(57)【要約】【課題】フォノン散乱効果が小さく、熱伝導性に優れた半導体材料ならび半導体基板を提供する。【解決手段】シリコン単結晶中にボロン、又はアンチモンをドーピングした半導体材料おいて、前記、ボロン、又はアンチモンの安定同位体のうち、その一つを同位体的に高純度にする。詳細には、ボロン、又はアンチモンについては、安定同位体の一つを同位体的に８５．０％以上（ボロン）、６５％以上（アンチモン）の高純度にすることである。シリコン中の炭素の含有量は、１０ａｔ％（原子パーセント）以上３０ａｔ％（原子パーセント）以下にすることである。ボロン、又はアンチモンのドーピング濃度は、１×１０１０ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下の範囲にすることである。【選択図】　図１
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【特許請求の範囲】
【請求項１】
シリコン単結晶材料に、ボロン又はアンチモンをドーピングした半導体材料であって、前記ボロン又はアンチモンは同位体的な純度を高めたものであることを特徴とする半導体材料。
【請求項２】
前記ボロンの同位体的な純度が８５．０％以上であることを特徴とする請求項１記載の半導体材料。
【請求項３】
前記アンチモンの同位体的な純度が６５．０％以上であることを特徴とする請求項１記載の半導体材料。
【請求項４】
前記ボロンまたはアンチモンのドーピング濃度が、１×１０１０ａｔｏｍｓ／ｃｍ３　以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１記載の半導体材料。
【請求項５】
前記シリコン単結晶材料に、ボロンまたはアンチモンの他に炭素、酸素のいずれかがドーピングされていることを特徴とする請求項１または請求項２記載の半導体材料。
【請求項６】
絶縁層と、この絶縁層に隣接するシリコン層とを具備するＳＯＩ基板であって、
前記シリコン層は、同位体的な純度を高めたボロン又はアンチモンがドーピングされていることを特徴とするＳＯＩ基板。
【請求項７】
シリコン単結晶材料に、ボロン又はアンチモンをドーピングする半導体材料の製造方法において、同位体的に純度を高めたボロン又はアンチモンをドーピングすることを特徴とするシリコン単結晶材料の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体材料に係わり、特に放熱特性に優れた半導体装置（集積回路）用半導体材料及びその材料を用いた半導体基板（ＳＯＩ基板）およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高性能化のために、集積回路は微細化し、集積度が向上している。微細化集積回路では、動作中に温度が上昇する自己発熱現象が生じ、この温度上昇によって半導体装置の電気的特性に影響を与えることが問題となっている。例えば、ジュール加熱効果による配線抵抗の増大や半導体装置の長期的な信頼性を低下させる問題である。上記課題を解決するために種々の技法が開示されている。
【０００３】
特開平５−２１７６３号公報の明細書には、ＳＯＩ構造半導体基板において、熱伝導率の大きい半導体基板が開示されている。窒化アルミニウム、炭化珪素、酸化ベリリウムの何れかから構成される半導体基板である。
【０００４】
一方、Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ第１１５巻、２４３頁、２０００年には、シリコン単結晶の同位体的な純度を高めると、シリコンの熱伝導率が、天然同位体存在比のシリコンと比較して高くなることが報告されている。シリコンの安定同位体には、質量数が２７．９７６９（２８Ｓｉと記す）、２８．９７６４（２９Ｓｉと記す）及び２９．９７３７（３０Ｓｉと記す）の３種類の安定同位体が、それぞれ、９２．２２９７％（２８Ｓｉ）、４．６８３２％（２９Ｓｉ）、及び３．０８７２％（３０Ｓｉ）の割合で存在する。このうち、２８Ｓｉの同位体存在比を９９．８５８８％に高めることで、熱伝導率が天然同位体存在比のシリコンと比較して６０％ほど向上する。シリコン半導体材料は、他の半導体材料に比べて高品質であり、バンドギャップの値が１．１２ｅＶで大きいため、接合のリーク電流も少ない。このため、同位体的に純度を高めたシリコンを半導体基板に応用することは、放熱特性にも優れ、半導体プロセス材料として最適である。炭化珪素半導体材料にあっては、シリコン半導体材料ほど優れた材料ではないが、熱伝導率が極めて良いため、放熱性の優れた材料である。このため、半導体装置用の基板として用いられている。
【０００５】
なお、本明細書中における同位体的な純度とは、複数の同位体中の最も多い同位体の純度を指す。例えば、Ｓｉの場合、天然同位体ではおおよそ、２８Ｓｉ：９２％、２９Ｓｉ：５％、３０Ｓｉ：３％であり、この場合は最も多い２８Ｓｉを対象にして同位体の純度（９２％）とし、同位体の比率を変化させ２８Ｓｉ：３０％、２９Ｓｉ：６０％、３０Ｓｉ：１０％の場合は最も多い２９Ｓｉを対象にして同位体の純度（６０％）とする。
【０００６】
【発明が解決しようとする課題】
上記のように、同位体的に高純度なシリコン半導体材料や炭化珪素半導体材料を基板に用いることにより、基板の熱伝導性が向上し、半導体装置の動作時における自己発熱現象が低減される。集積回路の微細化、高集積化が益々進むにつれて、更に熱伝導率が優れた半導体材料が必要である。しかし、シリコン半導体中にドーピングされる僅かな不純物元素の存在によって、局在フォノンが形成され、熱伝導率が低下する問題があった。炭化珪素半導体材料については、更に熱伝導率を向上させることが課題であった。
本発明は、上記事情を考慮してなされたものであり、その目的は、半導体装置の動作の高速化、省電力化等、高性能半導体装置を作成するための半導体材料及びその材料を用いた半導体基板を提供することである。
【０００７】
【課題を解決するための手段】
第１の本発明は、シリコン単結晶材料に、ボロン又はアンチモンをドーピングした半導体材料であって、前記ボロン又はアンチモンは同位体的な純度を高めたものであることを特徴とする半導体材料である。
【０００８】
前記第１の本発明において、前記ボロンの同位体的な純度は、８５．０％以上であることが望ましい。また、前記アンチモンの同位体的な純度は、６５．０％以上であることが望ましい。
【０００９】
また、前記第１の本発明において、前記ボロンまたはアンチモンのドーピング濃度が、１×１０１０ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。さらに、前記第１の本発明において、前記シリコン単結晶材料に、ボロンまたはアンチモンの他に炭素、酸素のいずれかをドーピングすることもできる。
【００１０】
第２の本発明は、絶縁層と、この絶縁層に隣接するシリコン層とを具備するＳＯＩ基板であって、
前記シリコン層は、同位体的な純度を高めたボロン又はアンチモンがドーピングされていることを特徴とするＳＯＩ基板である。
【００１１】
さらに第３の本発明は、シリコン単結晶材料に、ボロン又はアンチモンをドーピングする半導体材料の製造方法において、同位体的に純度を高めたボロン又はアンチモンをドーピングすることを特徴とするシリコン単結晶材料の製造方法である。
【００１２】
本発明は、上記目的を達成するためになされたものであり、以下のような知見に基づいてなされたものである。
即ち、本発明は、シリコン単結晶からなる半導体装置材料の放熱性を改善するためには、シリコン単結晶材料に含まれるボロン、又はアンチモンについては、安定同位体の一つを同位体的に８５．０％以上（ボロン）、または６５％以上（アンチモン）の高純度にすればよいことを知得し、発明を完成するに至ったものである。
【００１３】
一般に、結晶中の熱伝導は、フォノン、フォトン、自由電子、ホールなどによって引き起こされる現象である。金属の熱伝導は、主に自由電子の伝搬によって決まる。絶縁体や半導体の場合は、主にフォノンの伝搬によって決まる。フォノンによる熱伝導の場合、通常の結晶における熱伝導率が有限となる原因の一つは、同位体によるフォノン散乱である。従って、結晶を構成するすべての原子の質量が同一であれば、フォノン散乱が排除され、熱伝導が向上する。
【００１４】
本発明者の研究によれば、シリコン単結晶にドーピングする元素であるボロン、又はアンチモンの同位体的な純度を高めた半導体材料は、熱伝導率が大きく向上することを確認した。更に、ドーピング元素の同位体的な純度を高めるだけでなく、シリコンの同位体的な純度を９９．９０％以上にし、且つ、シリコン中の酸素濃度を１×１０１８ａｔｏｍｓ／ｃｍ３以下にすることで、熱伝導率が更に向上することも見出した。
シリコン単結晶に炭素をドーピングした半導体材料において、シリコンまたは炭素のいずれかの元素の同位体的な純度を９９．５０％以上に高めた半導体材料、或いはシリコンと炭素の両方の元素の同位体的な純度を９９．５０％以上に高めた半導体材料（ＳｉＣ半導体材料）は、天然同位体存在比で構成される半導体材料よりも熱伝導率が大幅に向上することを見出した。
【００１５】
上記現象は、シリコン中の不純物元素、それが僅かであっても、その元素が局在フォノンを形成するために、熱伝導率の低下が起こるからである。
又、上記半導体材料が薄膜であるとき、フォノン散乱による電子移動度の低下現象が抑制されることも判った。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態につき、実施例を基づき、図面を参照して説明する。
【００１７】
（実施例１）
図１は本発明に係わる半導体基板の一実施例の構成を示した断面図である。面方位（１００）、抵抗率５ｍＷｃｍ、ｐ導電型、厚さ６００μｍ、直径６インチのウェーハ（チョコラルスキー法で得られたウェーハ＝ＣＺウェーハ）１において、ウェーハ表面の金属不純物や有機化合物汚染を除去するために、薬液洗浄により洗浄化処理を行った。次に、ウェーハ１の内部に十分なＩＧ能（Ｉｎｔｒｉｎｓｉｃ　Ｇｅｔｔｅｒｉｎｇ）を付与するために、１２００℃で１時間の熱処理を還元性雰囲気ガス、或いは不活性ガス雰囲気中で行った。上記ウェーハ１の表面にエピタキシャル成長プロセスにて、エピタキシャル膜２を５μｍ成長させた。ここで、原料ガスには、モノシランガス（ＳｉＨ４）を用いた。モノシランガスの他に、ジクロロシランガス（ＳｉＨ２Ｃｌ２）等、他のシラン系ガスを用いても良い。ｎ型のドーピング用ガスとして、同位体分離を行った水素化アンチモンガス（１２１ＳｂＨ３）を用いた。原料ガスとして、同位体質量分離を行ったモノシランガス（２８ＳｉＨ４）を使用してエピタキシャル成長も行った。同位体質量分離を行ったモノシランガスの他に、同位体質量分離を行ったジクロロシランガス（２８ＳｉＨ２Ｃｌ２）等、他のシラン系ガスを用いても良い。本実施例で作成したエピタキシャルウェーハの構成を表１に示す。上記により作成したエピタキシャルウェーハのエピタキシャル層における室温での熱伝導率を熱物性顕微鏡（サーマルマイクロスコープ）により測定した。熱伝導率の同位体的純度依存性の測定結果を図２に示す。質量数が１２１のアンチモン（１２１Ｓｂ）の同位体存在比が高くなるにつれて、熱伝導率が向上することがわかる。具体的は母体であるシリコンに同位体的な純度を高めなく（Ａ群）とも、１２１Ｓｂの同位体存在比が６５％以上で熱伝導率が２００Ｗ／ｍＫ以上になり、８５％以上では、熱伝導率が２３０Ｗ／ｍＫ程度でほぼ一定になることが判った。１２３Ｓｂの同位体存在比依存性について同様な実験を行った結果も、同位体存在比が８５％以上で、熱伝導率が２００Ｗ／ｍＫ程度でほぼ一定となることが示された。図２におけるシリコンエピタキシャル層の同位体組成とドーピングしたアンチモンの同位体組成は表１に示す通りである。
【００１８】
【表１】
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【００１９】
なお、上記表１のＡ群の試料と比較してＢ群の試料の方が、熱伝導率の値が大きいのは、母材であるシリコンも同位体的な純度を高めたからである。
【００２０】
ｐ型のドーパント用ガスとして、同位体質量分離を行ったジボランガス（１０Ｂ２Ｈ６、或いは１１Ｂ２Ｈ６）を用いて、上記と同様の実験を行った結果でも、１０Ｂ、或いは１１Ｂの同位体存在比が８５％以上で、熱伝導率がほぼ一定となることが判った。
【００２１】
アンチモン、或いはボロンのドーピング濃度が、１×１０１０ａｔｏｍｓ／ｃｍ３未満では、半導体装置用の半導体材料として良好な電気的特性が得られない。又、上記元素の濃度が１×１０２２ａｔｏｍｓ／ｃｍ３を超えると、シリコン単結晶材料中に結晶欠陥が発生するため好ましくない。従って、ドーピング元素の濃度は、１×１０１０ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下にする必要がある。
シリコン単結晶中の酸素濃度は、半導体装置の製造における熱処理プロセスにおいて、転移等結晶欠陥の発生の原因となるため、８×１０１７ａｔｏｍｓ／ｃｍ３以下である必要がある。
【００２２】
（実施例２）
炭化珪素の第１の製造方法を説明する。面方位（１００）、抵抗率５Ｗｃｍ、ｐ導電型、厚さ６００μｍ、直径６インチのシリコンウェーハを用意した。ウェーハは、同位体的に高純度なシリコンから成るものである。上記ウェーハ表面の金属不純物や有機化合物汚染を除去するために、薬液洗浄により洗浄化処理を行った。次に、ウェーハの内部に十分なＩＧ能（Ｉｎｔｒｉｎｓｉｃ　Ｇｅｔｔｅｒｉｎｇ）を付与するために、１２００℃で１時間の熱処理を還元性雰囲気ガス、或いは不活性ガス雰囲気中で行った。次に、ウェーハを炭化珪素製造用の真空装置内に配置し、アセチレンガス等の炭素源をウェーハの表面に供給して、ウェーハをランプ加熱、或いは紫外線光を照射して、５００℃以上に加熱した。炭素源となるガスは、同位体質量分離を行った１２Ｃ、或いは１３Ｃを含むガスを用いた。
【００２３】
炭化珪素の第２の製造方法を説明する。同位体的に高純度なシリコン（例えば、２８Ｓｉ（９９．９４７３％）、２９Ｓｉ（０．０５１０９％）、３０Ｓｉ（０．００１６１％））のインゴットと、同位体的に高純度な炭素（例えば、１２Ｃ（９９．９５％）、１３Ｃ（０．０５％））から成るインゴットを用意した。次に、両方のインゴットを適量配合し、不活性ガス雰囲気中でアーク溶解して、炭化珪素を形成した。
【００２４】
炭化珪素の第３の製造方法を説明する。炭化珪素の第１の製造方法で説明したウェーハと同様の、同位体的に高純度で、ウェーハ表面の金属汚染や有機物汚染を除去し、ウェーハの内部に十分なＩＧ能（Ｉｎｔｒｉｎｓｉｃ　Ｇｅｔｔｅｒｉｎｇ）を付与したウェーハを用意した。次に、上記ウェーハを室温以上に加熱しながら、同位体的に高純度の炭素を含む単原子イオン、分子イオン、或いはクラスターイオン（例えば、１２Ｃ＋、１３Ｃ＋、１２ＣＨ４＋、１３ＣＨ４＋、１２Ｃ６０＋、或いは１３Ｃ６０＋）をウェーハ表面に照射して炭化珪素を形成した。ウェーハを加熱する理由は、炭化珪素を効率的に生成するためである。
【００２５】
上記のようにして製造した炭化珪素材料の熱伝導率について、炭素の同位体存在比依存性を評価した結果を図３に示す。熱伝導率の測定には、レーザフラッシュ法、並びに熱物性顕微鏡（サーマルマイクロスコープ）を用いた。同位体存在比が８５％以上で、ほぼ一定となることが示された。これは、同位体的な純度を高めることで、フォノン散乱が減少したために熱伝導率が向上したためであるとこが考えられる。
次に、炭化珪素材料の熱伝導率について、炭素含有量依存性を評価した。評価結果を図４に示す。図４の結果より、炭素含有量は、１０ａｔ％（原子パーセント）以上３０ａｔ％（原子パーセント）以下の範囲が最適であることが判る。
【００２６】
（実施例３）
ＳＯＩ技術は、半導体基板上に形成された絶縁膜上に半導体薄膜層を形成し、その半導体薄膜層上に集積回路を形成する技術である。上記絶縁膜には、通常シリコン酸化膜が採用されている。ＳＯＩ技術では、絶縁膜層を配置することで、シリコン層に吸収される電流の量を減らし、トランジスタ間を流れる信号量を増加させることができる。同じクロック周波数で動作する半導体装置に比べて、ＳＯＩ型半導体装置は、高速動作、省電力化を図ることができる。しかし、天然同位体比を有するシリコンの熱伝導率が１４８Ｗ／ｍＫ（室温）であるのに対して、シリコン酸化膜の熱伝導率は、１．３５Ｗ／ｍＫ（室温）であるため、集積回路を形成する半導体層に、動作時に発生する熱が蓄積され、配線抵抗の増大等、電気的特性に影響を与える問題があった。
本実施例では、絶縁膜上部の半導体層を構成する原子を同位体的に高純度化した検討例を示す。
【００２７】
まず、ＳＯＩ型ウェーハの製造方法を説明する。図５は、第１の製造方法の各工程（ａ）〜（ｃ）の断面図である。活性側シリコンウェーハ３と、これを支持して基台となる支持基板側シリコンウェーハ５を直接接着法で貼り合わせて一体化する方法である。活性層側シリコン基板（天然同位体比で構成されるシリコンウェーハ）として、面方位（１００）、ｎ型、抵抗率５〜１０Ｗｃｍ、厚さ６２５ｍｍのシリコンウェーハの表面に、ｎ型で同位体的に高純度のシリコン層１１（２８Ｓｉの同位体存在比が９９．９４７３％）をエピタキシャル成長プロセスにより形成する。原料ガスには、同位体質量分離を行ったモノシランガス（２８ＳｉＨ４）を用いた。ドーパント用ガスには、フォスフィン（ＰＨ３）を用いた。活性層側シリコン基板を支持して土台となる支持基板側シリコンウェーハ５を用意し、支持基板側シリコンウェーハ５の接着側の鏡面にリンをイオン注入（５０ｋｅＶ、１．５´１０１２ｉｏｎ／ｃｍ２）した後、アニール処理を行い、ｎ型不純物の高濃度層４を形成する。次に、熱酸化法により、活性層シリコンウェーハの接着面側の鏡面に、膜厚が０．０３〜０．０５ｍｍの酸化シリコン膜６、７を形成する。同様に、支持基板側シリコンウェーハの接着側の鏡面にも、熱酸化法により、膜厚が０．０３〜０．０５ｍｍの酸化シリコン８を形成する。次に、これらの両ウェーハの酸化シリコン膜同士を密着させ、１０００℃〜１３００℃、２〜５時間の熱処理を行い、活性層側ウェーハと支持基板側ウェーハの両者を貼り合わせた接着ウェーハができる。なお、２枚のウェーハを張り合わせる際、張り合わせる面を再度研磨し、鏡面にしておくことが好ましく、さらに貼り合せる時の雰囲気は清浄な状態が好ましい。
最後に、活性層側シリコンウェーハの天然同位体存在比で構成されるシリコン領域をグラインダ研削により除去し、更に鏡面研磨加工を行って仕上げた。
【００２８】
第２の製造方法は、エピタキシャル成長プロセスにより形成する方法である。まず、面方位（１００）、ｎ型、抵抗率５〜１０Ｗｃｍ、厚さ６２５ｍｍのシリコン基板（天然同位体比で構成されるシリコンウェーハ）１７を用意する。上記シリコンウェーハ１７の表面に、熱酸化法により、膜厚が０．１ｍｍのシリコン酸化膜１６を形成する。次に、上記シリコン酸化膜１６の表面に、化学気相成長法により、ｎ型で同位体的に高純度のシリコン層（２８Ｓｉの同位体存在比が９９．９４７３％）１５を形成する。原料ガスには、同位体質量分離を行ったモノシランガス（２８ＳｉＨ４）を用いた。ドーパント用ガスには、フォスフィン（ＰＨ３）を用いた。最後に、上部のシリコン層の表面を鏡面研磨して、平均二乗表面粗さが０．３ｎｍ以下になるようにした。
【００２９】
上記のようにして製造した絶縁層（シリコン酸化膜）１２、１６の上部のシリコン層が同位体的に高純度のシリコン（２８Ｓｉ（９９．９４７％）、２９Ｓｉ（０．０５１４％）、３０Ｓｉ（０．００１６９％））１１、１５で形成されているものと、天然同位体比のシリコン（２８Ｓｉ（９２．２１％）、２９Ｓｉ（４．７０％）、３０Ｓｉ（３．０９％））で形成されている２種類のＳＯＩ型半導体基板に、ｅｘｔｅｎｓｉｏｎ型ＭＯＳＦＥＴを形成し、動作時の基板表面の格子温度分布を計算機シミュレーションにより評価した。解析に用いたデバイス構造を図７と８に示す。図７は、集積回路を形成する活性層が同位体的に高純度のシリコン及びドーパント元素から構成されているデバイス構造の断面図である。図８は、集積回路を形成する活性層が天然同位体比のシリコン及びドーパント元素から構成されているデバイス構造の断面図である。図７、８ともに、ゲート電極長１４０ｎｍ、基板濃度３´１０１７ｃｍ−３、ソース／ドレイン領域にはコバルトシリサイド、ソース／ドレイン電極にはタングステン、ＳＴＩによる素子分離領域と保護膜にはシリコン酸化膜を用いた。絶縁層（シリコン酸化膜層）の厚さは１００ｎｍであった。なお、図７及び８において、１８はタングステンから成るソース／ドレイン電極、１９は酸化膜、２０はｎ＋型ポリシリコン電極、２１はゲート酸化膜、２２はｎ＋型ソース／ドレイン領域、２３は酸化層、２４はコバルトシリサイド膜、２５は同位体的に高純度なシリコンで形成される領域、２６はバリア酸化膜、２７は天然同位体存在比のシリコンで形成される領域である。
【００３０】
基板表面の温度分布の解析結果を図９に示す。図９から明らかなように、絶縁層上部のシリコン層を同位体的に高純度にすることで、基板表面の格子温度の上昇が抑制されることが判った。
【００３１】
更に、本発明者らが尖鋭研究を行った結果、本発明のＳＯＩ型基板では、基板表面の格子温度の上昇を抑制できる効果だけでなく、次のような優れた効果も確認された。以下、その効果を説明する。
本実施例の効果を説明するＳＯＩ　ＭＯＳＦＥＴの断面図を図１０に示す。半導体装置の性能に直接関係する重要な物理量の一つにキャリアの移動度がある。移動度は、キャリアの散乱によって決まるが、シリコン基板の散乱で重要な機構は、フォノンによる散乱である。フォノンは、温度とともに大きくなり、フォノンによる移動度は、絶対温度をＴとすると、Ｔ−３／２で減少する。上記現象が顕著に現れるのは、反転層３３の膜厚が５０ｎｍ以下になる場合で、電子の移動度が減少する。これは、フォノンによる散乱で、電子がトラップされるためであることが考えられている。バリア絶縁膜（シリコン酸化膜）上部のシリコン層を母材元素及びドーパント元素ともに、同位体的に高純度化したＳＯＩ　ＭＯＳＦＥＴと天然同位体比の母材およびドーパントから成るＳＯＩ　ＭＯＳＦＥＴの反転層３３における実効電場に対する電子の実効移動度（ｍｅｆｆ）を測定した。なお、図１０において、２８はアルミニウム電極、２９はポリシリコンゲート電極、３０はｎ＋型ソース領域、３１はゲート酸化膜、３２はｎ＋型ドレイン領域、３３はシリコン薄膜（反転層）、３４はバリア酸化膜である。
【００３２】
上記の電子の実効移動度（ｍｅｆｆ）は、数１式より、線形領域でのドレインコンダクタンス（ｇｄ）から決定した。
【００３３】
【数１】
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【００３４】
ＬとＷは、それぞれチャネル長とチャネル幅で、ともに５０ｍｍであった。ｑは素電荷量である。表面キャリア濃度（Ｎｓ（Ｖｇ））は、数２式より、ゲートチャネルキャパシタンス（Ｃｇｓ（Ｖｇ））から求めた。
【００３５】
【数２】
2004079930.tif 000005
【００３６】
実効電場の値は、数３式、数４式、及び数５式から求めた。
【００３７】
【数３】
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【００３８】
【数４】
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【００３９】
【数５】
2004079930.tif 000008
【００４０】
上記数３式、数４式、及び数５式において、ｅＳｉはシリコンの誘電率である。Ｎｄｐｌは空乏層の単位表面積当たりの電荷である。Ｎｓは反転層の単位表面積当たりの電荷である。ｆＢはバルクのフェルミエネルギーである。Ｎｓｕｂは基板の不純物濃度である。ｋＢはボルツマン定数である。ｎｉは真性キャリア濃度である。
【００４１】
以上のようにして求めた電子の実効移動度（ｍｅｆｆ）の結果を図１１に示す。図１１から明らかなように、本発明のＳＯＩ　ＭＯＳＦＥＴは、従来技術のＳＯＩ　ＭＯＳＦＥＴと比較して、電子の実効移動度（ｍｅｆｆ）が低減することがないことが示された。このため、スイッチングスピードも向上することが判った。
【００４２】
【発明の効果】
上述した本発明のように、シリコン単結晶中にボロン、又はアンチモンをドーピングした半導体材料において、前記ボロン、又はアンチモンの安定同位体のうち、その一つを同位体的に高純度にすることにより、その半導体材料の熱伝導率が大きく向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係わる半導体ウェーハの断面図。
【図２】本発明の第１の実施例に係わる半導体ウェーハの熱伝導率について、アンチモンの同位体存在比依存性を示す図で。
【図３】本発明の第２の実施例に係わる炭化珪素半導体材料の熱伝導率について、炭素（１２Ｃ）の同位体存在依存性を示す図。
【図４】本発明の第２の実施例に係わる炭化珪素半導体材料の熱伝導率について、炭素（１２Ｃ）の含有量依存性を示す図。
【図５】本発明の第３の実施例に係わるＳＯＩ型半導体ウェーハの第１の製造工程を示す図。
【図６】本発明の第３の実施例に係わるＳＯＩ型半導体ウェーハの第２の製造工程により形成したＳＯＩ型半導体ウェーハの断面図を示す図。
【図７】本発明の第３の実施例に係わるＳＯＩ型半導体ウェーハを用いた半導体装置の断面図を示す図。
【図８】本発明の第３の実施例に係わるＳＯＩ型半導体ウェーハを用いた半導体装置の断面図を示す図。
【図９】図７および図８に示す半導体装置を動作させたときの、基板表面の格子温度分布を示す図。
【図１０】本発明の第３の実施例に係わるＳＯＩ型半導体ウェーハを用いた半導体装置の断面図を示す図。
【図１１】図１０に示す半導体装置を動作させたときの、実効電場に対する電子の実効移動度を示す図。
【符号の説明】
１・・・ＣＺシリコンウェーハ
２・・・同位体的に高純度なドーピング元素を含有するエピタキシャル層
３・・・活性層側シリコンウェーハ
４、９、１３・・・ｎ型不純物の高濃度層
５、１０、１４・・・支持基板側シリコンウェーハ
６・・・酸化膜
７・・・酸化膜
８・・・酸化膜
１１・・・同位体的に高純度なドーピング元素を含有する同位体的に高純度なシリコンエピタキシャル層
１２・・・酸化膜
１５・・・ｎ型で、同位体的に高純度なシリコンエピタキシャル層
１６・・・酸化膜
１７・・・ＣＺシリコンウェーハ
１８・・・タングステンから成るソース／ドレイン電極
１９・・・酸化膜
２０・・・ｎ＋型ポリシリコン電極
２１・・・ゲート酸化膜
２２・・・ｎ＋型ソース／ドレイン領域
２３・・・酸化層
２４・・・コバルトシリサイド膜
２５・・・同位体的に高純度なシリコンで形成される領域
２６・・・バリア酸化膜
２７・・・天然同位体存在比のシリコンで形成される領域
２８・・・アルミニウム電極
２９・・・ポリシリコンゲート電極
３０・・・ｎ＋型ソース領域
３１・・・ゲート酸化膜
３２・・・ｎ＋型ドレイン領域
３３・・・シリコン薄膜（反転層）
３４・・・バリア酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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