(57)【要約】      （修正有）【課題】  埋込層の導電率を増加させ、且つ、接点と基板に対する接合分離の２つの機能を維持する集積回路を提供する。【解決手段】  主回路表面の平面にほぼ平行である平面内に、所定の導電型の埋込層１３を有する集積回路において、選択的にエッチングできる材料で作られた層部分１５が形成され、等方向性エッチングによって前記層部分１５が取り除かれ、前記埋込層１３の中央部分が金属型材料で埋められることを特徴とする集積回路。【選択図】  図２
2004274023.tif 000002
【特許請求の範囲】
【請求項１】
主回路表面の平面にほぼ平行である平面内に、所定の導電型の埋込層を有する集積回路において、
前記埋込層の中央部分が金属型材料（１５）で埋められることを特徴とする集積回路。
【請求項２】
前記埋込層がバイポーラトランジスタのサブコレクタ層であることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記金属型材料が窒化チタンであることを特徴とする請求項１に記載の集積回路。
【請求項４】
集積回路の半導体基板内に埋込層を形成する方法であって、
埋込層が形成されるべき位置に、半導体材料の残りの部分に関して選択的にエッチングできる材料でできた層部分を生成する段階と、
選択された導電型に従って、前記半導体基板を前記層部分の両側でドープする段階と、
前記集積回路表面から前記層部分に達する開口を開ける段階と、
等方性エッチングによって前記層部分を取り除き、且つ、このようにして形成されたキャビティを金属型材料（１５）で埋める段階と
を有する方法。
【請求項５】
前記層部分が絶縁壁（２６）によって区切られることを特徴とする請求項４に記載の方法。
【請求項６】
前記層部分がエピタキシによってシリコン基板上に形成されたシリコンゲルマニウム領域であり、それ自身がシリコンエピタキシャル層で覆われることを特徴とする請求項４に記載の方法。
【請求項７】
前記層部分が酸化シリコン領域であり、シリコン基板上に形成され、及びシリコン層で覆われることを特徴とする請求項４に記載の方法。
【請求項８】
前記層部分が前記半導体基板内に予め形成された中空領域であることを特徴とする請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の分野に関する。より詳細には、本発明は、埋込層の導電率を改善することに関する。
【０００２】
本発明は、バイポーラトランジスタの埋込コレクタ層の形成においてより詳細に述べられるが、当業者は、本出願を読むことから及び本明細書の最後に強調されるように、本発明が一般に半導体基板内に極めて強い導電層を形成することに適応すると理解するであろう。
【背景技術】
【０００３】
図１は、半導体基板内に形成されたバイポーラトランジスタ構造を極めて概略的に示している。具体的に述べられる実施形態において、このバイポーラトランジスタは、エピタキシによってＰ型基板２上に形成されたＮ型層１内に形成される。トランジスタが形成されるべき活性領域の下部には、一般的にはエピタキシより前に、重くドープされたＮ型埋込層３を形成するための注入が形成されている。活性トランジスタ領域は、エピタキシャル層１の表面にエッチングされた酸化シリコンのウェル５によって横方向が区切られ、そのウェルは、一般に、浅い溝絶縁を表すＳＴＩと示される。活性領域の内部にはＰ型ベース領域７とＮ型エミッタ領域８とが形成される。多くの方法が、適切に限定されたこのような領域を形成すること及びこれら領域に接触をとることで知られている。例えば、米国特許第５９５３６００号が参考のためにここに示される。トランジスタコレクタは、エピタキシャル層１の一部分と、Ｎ型でありエミッタの反対に注入された領域９とから形成される。コレクタは、Ｎ＋型埋込層３と、絶縁ウェル５を横切り埋込層３に結合するＮ＋型導電ウェル１０とに接触する。
【０００４】
このようなトランジスタが高周波数で動作するとき、主な制限パラメータの１つは、コレクタアクセス抵抗つまり埋込層３の横抵抗Ｒ１とコレクタウェル１０の垂直抵抗Ｒ２との合計であると考えられる。
【０００５】
種々の解決法は、ドーピングレベルを強く上げることによって、コレクタウェル１０の高さを減らすことによって、又は開口を形成しそれをポリシリコン及び／又は他の強い導電材料で埋めることによって、コレクタウェル１０の抵抗を最小化することで知られている。従って、コレクタアクセス抵抗の主要素は、埋込層３の抵抗Ｒ１を残したままである。さらに、この層のドーピングは最大値まで上げることはできない。特に、エピタキシャル層への拡散の危険とエピタキシ中のゴースト層の生成の危険とがあるからである。
【０００６】
更に、埋込層３は２つの機能を有することに注目すべきである。一方はコレクタ領域１，９との接点を確保することであり、もう一方は、接合分離を確実にし且つ基板の適切なバイアスを可能にするために、エピタキシャル層が形成される基板と反対の導電型にすることである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、埋込層の導電率を増加させることにあり、同時に、接点と基板に対する接合分離との２つの機能を維持することにある。
【０００８】
本発明の他の目的は、改善された導電率を備えたこのような埋込層を得るために種々の方法を提供することにある。
【０００９】
本発明のより具体的な他の目的は、埋込コレクタ層とバイポーラトランジスタに対する関連する接点とを形成することにある。
【課題を解決するための手段】
【００１０】
これら及び他の目的を達成するために、本発明は、主回路表面の平面にほぼ平行である平面内に所定の導電型の埋込層を有する集積回路において、この埋込層の中央部分が金属型材料で埋められる集積回路を提供する。
【００１１】
本発明の実施形態によると、埋込層はバイポーラトランジスタのサブコレクタ層である。
【００１２】
本発明の実施形態によると、金属型材料は窒化チタンである。
【００１３】
本発明はまた、集積回路の半導体基板内に埋込層を形成する方法であって、埋込層が形成されるべき位置に、半導体材料の残りの部分に関して選択的にエッチングできる材料でできた層部分を生成する段階と、選択された導電型に従って、半導体基板を前記層部分の両側でドープする段階と、集積回路表面から前記層部分に達する開口を開ける段階と、等方性エッチングによって前記層部分を取り除き、且つ、このようにして形成されたキャビティを金属型材料で埋める段階とを有する方法を提供する。
【００１４】
本発明の実施形態によると、層部分は絶縁壁によって区切られる。
【００１５】
本発明の実施形態によると、層部分はエピタキシによってシリコン基板上に形成されたシリコンゲルマニウム領域であり、それ自身がシリコンエピタキシャル層で覆われる。
【００１６】
本発明の実施形態によると、層部分は酸化シリコン領域であり、シリコン基板上に形成され、及びシリコン層で覆われる。
【００１７】
本発明の実施形態によると、層部分は半導体基板内に予め形成された中空領域である。
【００１８】
前述した本発明の目的、特徴及び利点は、添付の図面に関連して以下の何ら限定されることのない詳細な実施形態の説明で詳しく述べられる。
【発明を実施するための最良の形態】
【００１９】
図２は、本発明に従う改良された埋込層を有するバイポーラトランジスタを示している。埋込層３は、図１の埋込層３のように周辺部１４に望ましい導電型の重くドープされたシリコン層を有する埋込層１３に置き替えられる。しかしながら、この埋込層のコアは、好ましくは金属型層である強い導電層１５に置き替えられる。コレクタウェル１０は、好ましくは埋込層１３のコアを形成するのと同一の材料１５で埋められる。導電材料は、例えば、電気化学付着によって付着された銅であるか、導電酸化物、金属ケイ素化合物又は窒化チタン若しくは窒化タンタルのようなキャビティを埋めるのに適合する他の強い導電材料であるか、又は、同じ特徴を示す他の材料である。材料１５はまた、その周辺部に、金属、又は窒素若しくはケイ素化合物のような他の強い導電材料を有してもよく、例えばポリシリコン更には酸化シリコンのような他の性質のコアを有してもよい。
【００２０】
埋込層の導電率の大部分が金属コア１５によって確保される本発明によると、周辺の重くドープされた領域１４は、従来技術の埋込層３より軽くドープされることができる。実際、この層は金属コア１５で良好なオーム接触を示すのに十分である。エピタキシ中の上部エピタキシャル層への拡散の危険及びゴースト層の生成の危険は、このように制限される。
【００２１】
本発明に従う金属型コアを備えたエピタキシャル層の形成は、少なくとも１０のファクタによって図１に関して示される抵抗Ｒ１の値を減らすことができ、且つ、周辺領域１４のドーピングを減らすことができ、製造が簡単になる。特に、周辺領域１４が従来技術より軽くドープされるならば、アニール中のドープされた領域の拡張サイズが減少し、更に装置を改善する。
【００２２】
本発明に従う埋込層の３つの実施形態が単なる例として述べられる。
【００２３】
例１．ＳｉＧｅ層を有する基板
図３Ａから図３Ｄは、本発明に従う埋込層の第１製造例の４つの連続段階を示している。
【００２４】
図３Ａに示されるように、処理は、エピキタシによって上にシリコンゲルマニウム層（ＳｉＧｅ）２１が形成されているＰ型シリコン基板２０から始まる。層２１の上には、エピタキシによってＮ型シリコン層２２が形成される。製造されるのが望ましいコンポーネントの活性領域に対応する少なくとも一部分は、Ｎ＋領域２３と２４とで囲まれる。例えば、これは、エピタキシャル成長中にＳｉＧｅを重くドープすることによって得ることができ、Ｎ＋領域はそれから次のサーマル段階中に拡散することによってシリコン内に生じる。ＳｉＧｅの生成後の注入、又はエピタキシャル層２２の形成後の深い注入もまた、実行されてもよい。これら注入は、好ましくは局所的であり、活性領域の下部においてだけである。好ましくはやはり、重くドープされたＮ型層、ゲルマニウムシリコン層、重くドープされたＮ型シリコン層及び軽くドープされたＮ型層が、連続して生成されることであり、連続するエピタキシの利用は特にアニールを減らすことができる。
【００２５】
それから、図３Ｂに示されるように、図１に関して述べられたものと同様のバイポーラトランジスタ形成の通常の段階が実行される。しかしながら、この場合、ＳｉＧｅ層２１より深く参照番号２６で示される深い絶縁壁もまた、浅い絶縁ウェル５に加えて形成されている。このような絶縁壁の第１の利点は、種々のアニールにおいて、重くドープされたＮ型領域が、隣接コンポーネントに向かって横方向に拡散するのを避けることである。絶縁壁は、必ずしも絶縁体で完全に埋められる必要はなく、その外壁だけが絶縁体で覆われ、残りは、付着するのがより簡単なポリシリコンで埋められ得る。従って、図１に関して述べられたものと同一の素子が形成される。即ち、層、ベース及びエミッタ接点７、８であり、コレクタ注入９である。
【００２６】
図３Ｃに示される段階で、開口２８がウェル５内に作られ、この開口はＳｉＧｅ層２１に結合するように伸びている。実際には、一般に、その構造の上には上部絶縁層が存在し、エミッタ及びベース領域の製造工程が生じる。従って、開口２８もまた、示されていないこれら絶縁層を横切ることとなる。開口２８は、ＳｉＧｅ層にわずかに差し込むように示されている。実際には、エピタキシャル層２２のシリコンの第２垂直非等方性エッチングが後に続くウェル５の第１の垂直非等方性エッチングが、ＳｉＧｅ領域２１に達するように実行される。
【００２７】
図３Ｄに示される段階で、ＳｉＧｅを選択的にエッチングする材料による等方性エッチングが、壁２６によって区切られたＳｉＧｅ層の部分を完全に取り除き、且つ、この層部分に取り上げられた位置にキャビティを形成するために実行される。ＳｉＧｅエッチングとシリコン及び酸化シリコンエッチングとの間に３０以上の選択度を示す等方性ＳｉＧｅプラズマエッチング方法が知られている。最後に、このように形成されたキャビティを埋める又は少なくともその内壁を覆う窒化チタン（ＴｉＮ）２９が、化学気相付着法（ＣＶＤ）によって又はこの技術分野で現在ＡＬＤと称される原子付着法によって最後に付着される。図３Ｄに示されるように、通常、ＴｉＮ２９によってほとんど完全な充填が実行される。この充填に対して、前に述べられた他の導電材料の１つもまた用いられ得る。
【００２８】
例２．ＳＯＩ型基板
図４Ａから図４Ｃは、本発明に従う埋込層の第２製造例の連続段階を示している。
【００２９】
図４Ａに示されるように、工程は、例えばＰ型シリコン基板３０、酸化シリコン層３１及び軽くドープされたエピタキシャルＮ型シリコン層３２を有するＳＯＩ型構造から始まる。酸化層３１は、前に示されたように、既知の方法によって得られる重くドープされたＮ型領域３３及び３４で囲まれる。２つのシリコンウエハのアセンブリによって得られるＳＯＩ型構造において、これら重くドープされたＮ型領域は、その構造を形成しようとする２つのウエハをアセンブリする前に形成されてもよい。
【００３０】
それから、図３Ｂに関して述べられたものと同様の段階が、図４Ｂに示される構造を得るために実行される。
【００３１】
この後、図４Ｃに示されるように、酸化シリコン層３１に達するように伸びている開口３８が形成される。好ましくは、図４Ｂに示されるように、開口３８が形成される領域は、酸化ウェル５の内部の確保されたシリコン部分である。それから、図４Ｃに示されるように、開口３８は、ウェル５の端部には達しなく、完全にシリコン内に形成される。これは、次の段階で、壁２６によって区切られた酸化シリコン層部分２１がエッチングされる間に、ウェル５の壁が同時にエッチングされないという利点を有する。この場合においてはまた、深い周辺壁２６は、好ましくは、ＳｉＯ２領域３１と同時にこれら壁をエッチングしないように窒化シリコンで覆われた外面を示す。最後の段階において、開口３８と壁２６によって区切られたＳｉＯ２の層部分内に提供されたキャビティとは、第１例で述べられたように、導電材料で埋められる。
【００３２】
例３．予め形成されたキャビティを備えた基板
図５Ａに示されるように、基板４０内にキャビティ４１を有するシリコン構造もまた利用されることができる。このようなキャビティ４１は、狭い溝の近傍で上部基板表面にエッチングすることによって及び高い温度のアニールを実行することによって形成されることができる。従ってキャビティは、実質的に溝底の位置に生じ、上部シリコン表面が再び閉塞する。それから、基板がドープされたＰ型ならば、キャビティの上の層４２は軽くドープされたＮ型となるようにドーピング工程が実行される。
【００３３】
それから、重くドープされたＮ型領域がキャビティの両側に形成され、トランジスタの素子の第１形成によって前に述べられたのと同じ方法で工程が続き、それから、キャビティ４１に結合する開口４８を開ける。このキャビティはそれから、例えば前に述べられたようにＴｉＮによって埋められる。キャビティの周りに重くドープされたＮ領域を形成するために、キャビティの充填より前に、例えばポリシリコンから、Ｎ型ドーピングを拡散することが可能である。
【００３４】
勿論、本発明は、特に、充填材料及びエッチングモードの選択に関して、当業者に容易に生じる種々の変更、修正及び改良を行うことができる。本発明の基本概念は、埋込層が形成されることが望ましい位置にポリシリコンに対して異質の層部分を生成し、且つ、この異質領域にポートを形成した後、そこにキャビティを形成するためにこの領域を再エッチングし、それが強い導電材料で埋められることにある。最初の２つの製造例において、層部分は、連続する周辺壁によって区切られる連続する層の部分である。上部層のエピタキシより前に、例えば基板内にエッチングされたくぼみのような望ましい輪郭を有する層部分が直接形成されることもまた提供され得る。
【００３５】
更に、本発明は、ＮＰＮ型トランジスタのコレクタを形成することにおいてだけ述べられてきた。本発明は勿論、ＰＮＰ型バイポーラトランジスタのコレクタを形成することに適応する。より一般的には、このような層が有効である全ての場所で、極めて高い導電率レベルを備えた埋込層を形成することに適応する。本発明は、特に、サブマイクロニック構造において適応し、その構造において、例えば深い絶縁壁２６によって区切られる活性表面領域は、およそ０．８×１．４μｍ２の大きさであり、且つ、層の薄さは１０分の１マイクロメートルの値である。
【００３６】
本発明に従う埋込層は良好な電気導体であるだけでなく、良好な熱導体でもある。従って、本発明の具体的な利点は、埋込層の上部に配置された装置の熱放散が改善されるということである。コレクタウェルの上部構造は、この熱放散を改善するように最適化することができる。
【００３７】
このような変更、修正、及び改善は、この開示の一部であり、本発明の精神及び範囲内である。従って、前述の説明は、単なる例であり、限定しようとするものではない。本発明は請求項とそれに対する均等物とにおいてだけ限定される。
【図面の簡単な説明】
【００３８】
【図１】従来の技術に従うバイポーラトランジスタの簡略化した断面図である。
【図２】本発明に従う埋込層を備えたバイポーラトランジスタの簡略化した断面図である。
【図３Ａ】本発明に従うトランジスタの第１製造モードの連続段階を示す断面図である。
【図３Ｂ】本発明に従うトランジスタの第１製造モードの連続段階を示す断面図である。
【図３Ｃ】本発明に従うトランジスタの第１製造モードの連続段階を示す断面図である。
【図３Ｄ】本発明に従うトランジスタの第１製造モードの連続段階を示す断面図である。
【図４Ａ】本発明に従うトランジスタの第２製造モードの連続段階を示す断面図である。
【図４Ｂ】本発明に従うトランジスタの第２製造モードの連続段階を示す断面図である。
【図４Ｃ】本発明に従うトランジスタの第２製造モードの連続段階を示す断面図である。
【図５Ａ】本発明に従うトランジスタの第３実施形態の連続段階を示す断面図である。
【図５Ｂ】本発明に従うトランジスタの第３実施形態の連続段階を示す断面図である。
【符号の説明】
【００３９】
１  Ｎ型エピタキシャル層
２  Ｐ型基板
３  埋込層
５  酸化シリコンウェル
７  Ｐ型ベース領域
８  Ｎ型エミッタ領域
９  Ｎ型コレクタ領域
１０  導電ウェル
１３  埋込層
１４  周辺領域
１５  金属コア
２０  Ｐ型シリコン基板
２１  シリコンゲルマニウム層
２２  Ｎ型シリコン層
２３，２４  Ｎ＋型領域
２６  絶縁壁
２８  開口
２９  窒化チタン
３０  Ｐ型シリコン基板
３１  酸化層
３２  Ｎ型シリコン層
３３，３４  Ｎ＋型領域
４０  基板
４１  キャビティ
４２  層
４８  開口
【図１】
2004274023.tif 000003
【図２】
2004274023.tif 000004
【図３Ａ】
2004274023.tif 000005
【図３Ｂ】
2004274023.tif 000006
【図３Ｃ】
2004274023.tif 000007
【図３Ｄ】
2004274023.tif 000008
【図４Ａ】
2004274023.tif 000009
【図４Ｂ】
2004274023.tif 000010
【図４Ｃ】
2004274023.tif 000011
【図５Ａ】
2004274023.tif 000012
【図５Ｂ】
2004274023.tif 000013
【外国語明細書】
2004274023.tif 000014
2004274023.tif 000015
2004274023.tif 000016
2004274023.tif 000017
2004274023.tif 000018
2004274023.tif 000019
2004274023.tif 000020
2004274023.tif 000021
2004274023.tif 000022
2004274023.tif 000023
2004274023.tif 000024
2004274023.tif 000025
2004274023.tif 000026
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