(57)【要約】【課題】表示信号がドライバＩＣ間を伝送される液晶表示装置の画像品質を改善する。【解決手段】表示信号についてカスケード接続された複数ソース・ドライバＩＣ１２０が、２つの群２１０、２２０に分割され、それぞれの群にタイミング・コントローラ１０５から表示信号が入力される。一つのドライバＩＣに入力された表示信号をカスケード接続された全ての他のドライバＩＣに伝送する場合に比較して、基板上の伝送距離を小さくすることができる。これにより、ガラス基板上の配線に起因する表示信号の振幅レベルの減衰あるいは波形のなまりを抑制することができる。【選択図】  図２
2004354567.tif 000002
【特許請求の範囲】
【請求項１】
画像表示信号に従って画像を表示する表示パネルと、
前記表示パネル上に配置された複数の回路部と、
前記複数の回路部へ表示信号を出力する制御回路部と、を備え、
前記複数の回路部のそれぞれに前記制御回路部から表示信号が入力され、
前記複数の回路部のそれぞれは、前記入力された表示信号に基づいて前記表示パネルに対して画像表示信号を出力する複数の表示駆動回路部を有し、
前記入力された表示信号は、前記複数の回路部の各回路部内において、前記表示駆動回路部間を順次伝送される、表示装置。
【請求項２】
前記複数の回路部のそれぞれにおいて、前記複数の表示駆動回路部のそれぞれは１以上の他の表示駆動回路部と隣接して配置されている、請求項１に記載の表示装置。
【請求項３】
さらに、表示信号を伝送する複数の配線部を備え、
前記複数の配線部の各配線部は、前記複数の回路部のそれぞれに接続される、請求項１に記載の表示装置。
【請求項４】
前記複数の配線部のそれぞれは、前記制御回路部と前記複数の回路部とを接続するＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）である、請求項３に記載の表示装置。
【請求項５】
前記ＦＰＣのそれぞれは同一の配線構成を備えている、請求項４に記載の表示装置。
【請求項６】
前記入力された表示信号は、前記複数の回路部の各回路部内において、前記表示パネル上に形成された配線を介して、前記表示駆動回路部間を順次伝送される、請求項１に記載の表示装置。
【請求項７】
前記複数の回路部は、２つの回路部から構成される、請求項１に記載の表示装置。
【請求項８】
前記駆動回路部はＩＣチップであり、
前記２つの回路部のそれぞれに含まれる駆動回路部の数は同一である、もしくは駆動回路部の数の差は１である、請求項７に記載の表示装置。
【請求項９】
前記複数の回路部へは同一の表示信号が並行して伝送され、
前記複数の各回路部に対して、前記表示データの取り込み信号が異なるタイミングで伝送される、請求項１に記載の表示装置。
【請求項１０】
前記複数の回路部へは異なる表示信号が並行して伝送され、
前記複数の各回路部は、表示信号を並行して取り込む、請求項１に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に、画像表示信号を出力する表示駆動回路が表示パネルの基板上に配置された表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、その他各種モニタ用の画像表示装置として、液晶表示装置の普及は目覚しいものがある。液晶表示装置は、典型的には、液晶表示パネルと、その背面に配置されたバックライト・ユニットと、を有する。液晶表示パネルは、その透過光を制御することにより、画像表示を行う。いくつかのタイプの液晶表示装置の一つに、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）タイプの液晶表示装置が知られている。ＣＯＧタイプの液晶表示装置は、液晶表示パネルのガラス基板上に複数のソース・ドライバＩＣ及び／もしくは複数のゲート・ドライバＩＣが実装される。これにより、製造コストの削減と狭額縁化に大きく寄与することができる。
【０００３】
従来の典型的な液晶表示装置において、タイミング・コントローラと各ソース・ドライバＩＣは、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）を介して、各別の配線によって接続されている。タイミング・コントローラから各ソース・ドライバＩＣに対して、表示信号及び制御信号などが各配線を介して伝送される。しかし、ソース・ドライバＩＣ毎に配線を設けることによって全体の配線長が長くなり、また、配線間のクロストークが問題となっている。そこで、複数のソース・ドライバＩＣを表示信号伝送配線についてカスケード接続する方法が提案されている。
【０００４】
図５は、従来の典型的な、表示信号についてカスケード接続されたソース・ドライバＩＣを有する液晶表示装置の概略を示す構成図である。カスケード接続されたソース・ドライバＩＣ５０２間において、表示信号は液晶表示パネル５０１のガラス基板上の配線を介して、伝送される。つまり、基板上５０１に配置された端部のソース・ドライバＩＣ５０２ａに、制御基板上に配置されたタイミング・コントローラ５０３から、ＦＰＣ５０４上の配線を介して、表示信号が出力される。
【０００５】
端部のソース・ドライバＩＣ５０２ａは自らが信号線に出力する表示信号をラッチする。全ての表示信号をラッチすると、他のソース・ドライバＩＣのための表示信号を、後段のソース・ドライバＩＣへ伝送する。このように、各ソース・ドライバＩＣ５０２が順次必要な表示信号をラッチし、その後は、後段のソース・ドライバＩＣ５０２のために表示信号を伝送する。ソース・ドライバＩＣ５０２間の表示信号の伝送は、ガラス基板５０１上の配線を介して行われる。
【０００６】
カスケード接続されたソース・ドライバＩＣによって生ずる問題、及びそれを解決するためのいくつかの技術が知られている。例えば、ガラス基板上の配線が高抵抗であることによって、各ドライバＩＣに均一な電圧を供給、特にγ補正用の均一な基準電圧を供給することが困難であるとの観点から、基板上の配線抵抗を段階的に変化させる技術が知られている（例えば、特許文献１参照）。
【０００７】
この液晶表示装置は、連鎖的に接続された複数のドライバＬＳＩの基準電圧発生器に対して電圧を供給するため、基板上に配線を有している。この配線構造は、電圧供給点から配線抵抗を段階的に変化させ、往路配線と復路配線とによって基準電圧発生器に対して電圧を供給し、また、往路配線と復路配線とは一筆書き状に結線されている。このような構成を有することによって、各ドライバＬＳＩがうける電圧の差を小さくすることができる。
【０００８】
発明者らは、上記問題と異なる点において、カスケード接続されたソース・ドライバＩＣを備える液晶表示装置において、画像表示に問題が生じうることを見出した。この問題は、後段のソース・ドライバＩＣ、特に、最終段のソース・ドライバＩＣが、表示信号をサンプリングできなくなり表示に支障をきたすことである。この問題は、２０インチ程度もしくはそれ以上の大型液晶表示装置において、より明確に顕在化する。
【０００９】
【特許文献１】
特開平２００１−２８１６８６号公報
【００１０】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、表示信号が表示駆動回路間を伝送される表示装置において、表示駆動回路の動作安定性を向上することができる表示装置を提供することを一つの目的としている。
【００１１】
【課題を解決するための手段】
本発明の第１の態様に係る表示装置は、画像表示信号に従って画像を表示する表示パネルと、前記表示パネル上に配置された複数の回路部と、前記複数の回路部へ表示信号を出力する制御回路部と、を備え、前記複数の回路部のそれぞれに前記制御回路部から表示信号が入力され、前記複数の回路部のそれぞれは、前記入力された表示信号に基づいて、前記表示パネルに対して画像表示信号を出力する複数の表示駆動回路部を有し、前記入力された表示信号は、前記複数の回路部の各回路部内において、前記表示駆動回路部間を順次伝送されるものである。これにより、表示パネルの表示品質を改善することができる。
【００１２】
上記第１の態様において、前記複数の回路部のそれぞれにおいて、前記複数の表示駆動回路部のそれぞれは１以上の他の表示駆動回路と隣接して配置されていることが好ましい。これにより、駆動回路部間の配線長を短くすることができる。
【００１３】
上記第１の態様において、さらに、表示信号を伝送する複数の配線部を備え、前記複数の配線部の各配線部は、前記複数の回路部のそれぞれに接続されることが好ましい。これにより、さらに、前記複数の配線部のそれぞれは、前記制御回路部と前記複数の回路部とを接続するＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）であることが好ましい。これにより、表示装置の小型化に寄与する。さらに、前記ＦＰＣのそれぞれは、同一の配線構成を備えていることが好ましい。これにより伝送特性の均一化に寄与する。
【００１４】
上記第１の態様において、前記入力された表示信号は、前記複数の回路部の各回路部内において、前記表示パネル上に形成された配線を介して、前記表示駆動回路部間を順次伝送される。パネル上の伝送配線距離を小さくすることができ、表示品質を向上することができる。
【００１５】
上記第１の態様において、前記複数の回路部は、２つの回路部から構成されることが好ましい。これにより部品点数の削減に寄与する。さらに、前記駆動回路部はＩＣチップであり、前記２つの回路部のそれぞれに含まれる駆動回路部の数は同一である、もしくは駆動回路部の数の差は１であることが好ましい。これにより、信号伝送特性の均一化に寄与する。
【００１６】
上記第１の態様において、前記複数の回路部へは同一の表示信号がパラレルで伝送され、前記複数の各回路部に対して、前記表示信号の取り込み信号が異なるタイミングで伝送されることが好ましい。これにより、回路動作をシンプルにすることができる。あるいは、前記複数の回路部へは異なる表示信号が並行して伝送され、前記複数の各回路部は、表示信号を並行して取り込むことが好ましい。これにより、動作周波数を小さくすることができる。
【００１７】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００１８】
図１は、本実施の形態における液晶表示装置１００の概略構成を示すブロック図である。図１において、１０１は液晶表示パネル、１０２はゲート・ドライバ回路部、１０３はソース・ドライバ回路部、１０４は制御回路部である。制御回路部１０４は、タイミング・コントローラ１０５、及び電源回路部１０６を備えている。電源回路部１０６はＤＣ／ＤＣコンバータを備え、外部電源から供給されるＤＣ電圧から、各回路へ供給される電圧を生成する。ＤＣ／ＤＣコンバータからの電圧は、ゲート・ドライバ回路部１０２、ソース・ドライバ回路部１０３、あるいはタイミング・コントローラ１０５の各回路へ供給される。
【００１９】
液晶表示パネル１０１は、マトリックス状に配置された複数の画素から構成される表示領域と、その外周領域である額縁領域とを有している。又、液晶表示パネル１０１は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その２つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示パネルは、各画素が表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００２０】
カラー液晶表示装置は、対向基板上にＲＧＢのカラー・フィルター層を有している。液晶表示パネル１０１の表示領域内の各画素は、ＲＧＢいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数の信号線とゲート線がマトリックス状に配設されている。信号線とゲート線とはお互いにほぼ直角に重なるように配設され、交差点近傍にＴＦＴが配置される。ゲート・ドライバ回路部１０２から入力されるゲート電圧によって選択された各画素は、ソース・ドライバ回路部１０３から入力される表示信号電圧に基づき液晶に電界を印加する。
【００２１】
ゲート・ドライバ回路部１０２は、複数のゲート・ドライバＩＣ１１０を備えている。また、ソース・ドライバ回路部１０３は、表示駆動回路の一例であるソース・ドライバＩＣ１２０を複数備えている。ソース・ドライバ回路部１０３は、第１の回路部の一例である第１のソース・ドライバＩＣ群１２５と、第２の回路部の一例である第２のソース・ドライバＩＣ群１２６とから構成されている。本形態のドライバＩＣは、アレイ基板の絶縁基板上に直接に設置、あるいは絶縁基板上に直接に形成される。典型的には、図１に示すように、信号線用の複数のソース・ドライバＩＣ１２０が、ＴＦＴアレイ基板のＸ軸側に設けられ、ゲート電圧を制御するゲート線用の複数のゲート・ドライバＩＣ１１０が、Ｙ軸側に設けられる。
【００２２】
ソース・ドライバＩＣ１２０から入力される電圧が、ＴＦＴのソース／ドレインを介して画素電極に送られ、画素電極と共通電極とが液晶に電界を印加する。この電圧を変えることにより液晶への印加電圧を変化させることができ、液晶の光の透過率を制御する。共通電極に共通電位を与える回路は、制御回路基板上に構成される。液晶表示パネルは、上記のアクティブマトリックス型の他に、スイッチング素子を有していない単純マトリックス型などが知られている。本発明は様々なタイプ液晶表示パネル、あるいは、ドライバ回路部によってその表示が制御される様々なタイプの表示装置、例えば有機あるいは無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに適用することができる。
【００２３】
タイミング・コントローラ１０５には、外部のパーソナルコンピュータなどから、ビデオ・インターフェースを介して、ＲＧＢの画像信号及び、同期信号が入力される。同期信号は、１画素分の画像信号の入力サイクルであるドット・クロック信号、水平同期信号、垂直同期信号などを含む。タイミング・コントローラ１０５は、ビデオ・インターフェースを介して受信した信号を処理し、ゲート・ドライバ回路部１０２及びソース・ドライバ回路部１０３の各ドライバＩＣへ供給すべき各種信号を、必要なタイミングで出力する。
【００２４】
タイミング・コントローラ１０５は、ゲート・ドライバ回路部１０２に制御信号１５１を供給し、ソース・ドライバ回路部１０３へ制御信号１５２及び表示信号１５３を供給する。第１及び第２のソース・ドライバＩＣ群１２５、１２６のそれぞれに、表示信号１５３と制御信号１５２が供給される。ゲート・ドライバ回路部１０２、あるいはソース・ドライバ回路部１０３の各ドライバＩＣは、制御信号に従ったタイミングで、ゲート信号あるいは表示信号の入出力を行う。典型的な液晶表示装置において、ゲート・ドライバ回路部１０２は、１行目から後段の行に向けて、各行の画素を順次走査するようにゲート信号を出力する。
【００２５】
ゲート・ドライバ回路部１０２へは、典型的には、スタート・パルス信号、クロック信号、及びイネーブル信号が、タイミング・コントローラ１０５から入力される。ゲート・ドライバＩＣ１１０はカスケード接続されており、スタート・パルス信号が、クロック信号に従ってゲート・ドライバ回路部内を順次伝送される。スタート・パルス信号がＯＮ信号を出力するゲート線を選択し、イネーブル信号がゲート信号の出力制御を行うことによって、各ゲート線において順次ＯＮ信号が出力される。ソース・ドライバ回路部１０３の動作については、後に説明される。
【００２６】
図２は、本形態におけるタイミング・コントローラ１０５とソース・ドライバ回路部１０３との間の配線構造を示す図である。図２において、２０１あるいは２０２は、タイミング・コントローラ１０５からソース・ドライバ回路部１０３に対して、電源・グランド電圧、制御信号及び表示信号を伝送する配線構造を備える第１あるいは第２のＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）である。本形態のソース・ドライバ回路部１０３は、第１の回路部２１０と第２の回路部２２０を備えており、各回路部が複数のソース・ドライバＩＣを含む。
【００２７】
本形態において、各ソース・ドライバＩＣは一方の回路部に属する。好ましくは、第１の回路部２１０と第２の回路部２２０は、回路特性の均一化のため、同一数のソース・ドライバＩＣを含む、もしくは、両者の数の差が１であることが好ましい。ソース・ドライバＩＣ１２０は、表示領域の辺に沿って配置されており、各ソース・ドライバＩＣ１２０には、複数の信号線が接続されている。
【００２８】
第１及び第２の各回路部２１０、２２０において、各ソース・ドライバＩＣ１２０は、一つもしくは２つのソース・ドライバＩＣ１２０と隣接する。第１及び第２の回路部２１０、２２０のそれぞれにおいて、複数のソース・ドライバＩＣ１２０は、表示信号の伝送のためにカスケード接続されている。つまり、各ソース・ドライバＩＣ１２０のための表示信号が、ソース・ドライバＩＣ１２０間において伝送される。表示信号は、基板上に形成された配線を介して、隣接するソース・ドライバＩＣ１２０間を伝送される。
【００２９】
第１のＦＰＣ２０１は第１の回路部２１０に接続され、第２のＦＰＣ２０２は第２の回路部２２０に接続される。第１のＦＰＣ２０１は、第１の回路部２１０に対して、電源・グランド電圧、表示信号、及び制御信号を伝送する。第２のＦＰＣ２０２は、第２の回路部２２０に対して、電源・グランド電圧、表示信号、及び制御信号を伝送する。ＦＰＣ２０１、２０２は、制御信号用配線、表示用配線及び、電源・グランド電圧供給用の配線を備えている。２つのＦＰＣを備えることによって、一つのＦＰＣが全ての配線構造を有する場合と比較して、ＦＰＣ上の実装配線長が短くなり、実装精度を向上することができる。
【００３０】
ＦＰＣ２０１、２０２は、電源・グランド電圧供給用の配線を介して、各ソース・ドライバＩＣのそれぞれに並列に電源・グランド電圧を供給する。電源・グランド電圧供給用の配線を基板上に形成することも可能である。第１及び第２のＦＰＣ２０１、２０２は、好ましくは、同一の配線構成あるいは、全体として同一の構造を備えている。これにより、伝送特性を均一化する、あるいは、製造コストを低減することができる。
【００３１】
第１の回路部２１０の表示信号用配線及び制御信号用配線は、第１の回路部の最も端に配置されたソース・ドライバＩＣ１２０ａに接続される。本形態のソース・ドライバＩＣ１２０はカスケード接続されているため、タイミング・コントローラ１０５から第１の回路部２１０への表示信号及び制御信号は、ソース・ドライバＩＣ１２０ａに入力される。入力された表示信号及び制御信号は、ソース・ドライバＩＣ１２０間の基板上伝送配線と各ソース・ドライバＩＣ１２０を介して、後段のソース・ドライバＩＣ１２０に伝送される。
【００３２】
第２の回路部２２０の表示信号用配線及び制御信号用配線は、第２の回路部の最も端に配置されたソース・ドライバＩＣ１２０ｂに接続される。ソース・ドライバＩＣ１２０ｂは、第１の回路部２１０のドライバＩＣ１２０ｃとはカスケード接続されていない。入力された表示信号及び制御信号は、ソース・ドライバＩＣ１２０間の基板上伝送配線と各ソース・ドライバＩＣ１２０を介して、後段のソース・ドライバＩＣ１２０に伝送される。
【００３３】
従来の表示装置において、図５に示すように、基板上に配置されたすべてのソース・ドライバＩＣ５０２をカスケード接続し、一つのドライバＩＣ５０２ａに入力された表示信号をカスケード接続された全ての他のドライバＩＣに伝送する。このため、基板上の配線抵抗もしくは容量によって、表示信号の振幅レベルの減衰あるいは波形のなまりが生じ、特に後段のソース・ドライバＩＣが表示信号のサンプリングができなくなり、表示に問題が生じうる。
【００３４】
本形態において、タイミング・コントローラ１０５からソース・ドライバ回路部１０３への表示信号の伝送は、第１及び第２の回路部２１０、２２０のそれぞれに接続された異なる配線を介して行われる。各回路部２１０、２２０内において、表示信号はカスケード接続されたドライバＩＣ１２０間を伝送される。本形態の表示装置において、ソース・ドライバＩＣ群は２つの群に分割されており、それぞれの群に表示信号が入力される。これによりカスケード接続による表示信号伝送のための配線長を減少することができるため、表示信号の振幅レベルの減衰あるいは波形のなまりを抑制することができる。従って、ソース・ドライバＩＣの安定動作、あるいは、好ましい画像品質を得ることができる。
【００３５】
図３は、本形態におけるソース・ドライバＩＣ１２０の構成を示す回路ブロック図である。図３において、３０１はシフトレジスタ部、３０２は表示信号ラッチ部、３０３は入力ラッチ、３０４は出力ラッチ、３０５はＤＡ変換回路部である。表示信号ラッチ部３０２は、複数のラッチ３０６を備えており、各ラッチ３０６は各信号線に出力する表示信号をラッチする。
【００３６】
シフトレジスタ部３０１に、外部から、クロック信号３５１及びスタート・パルス信号３５２が入力される。表示信号３５３は入力ラッチ３０３に入力される。このほかに、ソース・ドライバＩＣには表示制御信号３５４が入力される。表示制御信号は、ＤＡ変換タイミングや、基準電圧信号などの制御を行う。これら信号は、カスケード接続されたソース・ドライバＩＣ１２０間を、基板上配線を介して伝送される。
【００３７】
シフトレジスタ部３０１に入力されたスタート・パルス信号３５２は、シフトレジスタ部３０１内において、クロック信号３５１に従って順次伝送される。シフトレジスタ部３０１の順次出力は、表示信号ラッチ部３０２の各ラッチ３０６に入力される。表示信号３５３は、タイミング調整のために入力ラッチ３０３によりラッチされた後、表示信号ラッチ部３０２に入力される。表示信号ラッチ部３０２において、順次伝送されるシフトレジスタ部３０１からの出力に従って、各ラッチ３０６が表示信号を順次ラッチする。
【００３８】
全てラッチ３０６が表示信号をラッチすると、次段のソース・ドライバＩＣに対し、クロック信号３６１、スタート・パルス信号３６２、表示信号３６３を転送する。表示信号３６３は、典型的には、Ｒ，Ｇ，Ｂ各６〜８ビット分の２値データで構成される。出力ラッチ３０４は、次段における表示信号取り込みタイミングのマージン確保のために、タイミング調整を行う。
【００３９】
図４は、表示信号及び制御信号の伝送タイミングを示すタイミング・チャートである。図４において、４０１はタイミング・コントローラ１０５からソース・ドライバ回路部１０３へ伝送される表示信号のタイミング、４０２はタイミング・コントローラ１０５から第１の回路部２１０へ伝送されるスタート・パルス信号のタイミング、４０３はタイミング・コントローラ１０５から第２の回路部２２０へ伝送されるスタート・パルス信号のタイミング、４０４はソース・ドライバ回路部１０３が液晶表示パネル１０１へ画像表示信号の出力を開始するタイミングを示している。
【００４０】
第１及び第２の回路部２１０、２２０へは、同一の表示信号がパラレルに伝送される。従って、第１の回路部２１０に対して第１の回路部のための表示信号に加えて第２の回路部のための表示信号が伝送され、第２の回路部２２０に対して第２の回路部のための表示信号に加えて第１の回路部のための表示信号が伝送される。表示信号が第１及び第２の回路部の端に配置された初段のドライバＩＣ１２０ａ、ｂに入力され、また、所定のタイミングで第１の回路部のためのスタート・パルス信号が第１の回路部へ、具体的には、ドライバＩＣ１２０ａへ入力される。
【００４１】
第２の回路部２２０へはスタート・パルス信号が入力されないため、第２の回路部２２０、具体的にはドライバＩＣ１２０ｂは表示信号をラッチしない。クロック信号に従って、スタート・パルス信号が第１の回路部２１０内のドライバＩＣ間を伝送され、同時に、各信号線に対応する表示信号がタイミング・コントローラ１０５からガラス基板上の配線であるカスケード接続配線を介して伝送される。
【００４２】
第１の回路部２１０による表示信号のラッチ処理が終了すると、第２の回路部のためのスタート・パルス信号が第２回路部２２０の初段のドライバＩＣ１２０ｂに入力される。第１の回路部２１０と同様に、第２の回路部２２０は、カスケード接続配線を介して伝送される表示信号をラッチする。第２の回路部２１０による表示信号のラッチ処理が終了すると、ＤＡ変換部３０５によって、液晶表示パネルに画像表示するために変換されたアナログ信号である画像表示信号３６４が、各信号線に同時に出力される。１水平期間の表示が終了した後、ゲート・ドライバ回路部１０１によって表示する画素行の選択が行われ、前記処理が繰り返される。
【００４３】
本形態において、ソース・ドライバ回路部を、３以上の複数の回路部へ分割することができる。ソース・ドライバ回路部における表示信号の伝送は、各回路部内において行われ、別の回路部へは伝送されない。また、各回路部へ異なる配線部を使用して、表示信号もしくは制御信号が伝送される。第１のＦＰＣ２０１は、ゲート・ドライバ回路１０２に対して制御信号を伝送するための配線部を有することができる。又、第２のＦＰＣ２０２は、コモン電位を与えるための配線部を備えることができる。このように、２つのＦＰＣが上記配線部を備えることによって、これらの配線構成を近似したもの、あるいは実質的に同一にすることができる。
【００４４】
タイミング・コントローラ１０５からソース・ドライバ回路部１０３への表示信号及び制御信号の伝送は、異なる形態を採用することができる。タイミング・コントローラ１０５は、第１の回路部２１０と第２の回路部２２０に、それぞれ異なる表示信号を出力することができる。例えば、第１の回路部２１０と第２の回路部２２０に同時に、それぞれの回路部のための異なる表示信号と、スタート・パルス信号を出力する。第１の回路部２１０と第２の回路部２２０は、クロック信号に従って、入力された表示信号を並列にラッチ処理する。この構成によって、クロック周波数を半分にすることができ、動作精度を向上することができる。
【００４５】
【発明の効果】
本発明によれば、表示信号が駆動回路部間を伝送される表示装置の画像表示を改善することができる。
【図面の簡単な説明】
【図１】本実施の形態における液晶表示装置の構成を示すブロック図である。
【図２】本実施の形態における、ソース・ドライバＩＣとタイミング・コントローラとの接続態様を示す構成図である。
【図３】本実施の形態における、ソース・ドライバＩＣの構成を示す、回路ブロック図である。
【図４】本実施の形態における、信号のタイミング関係を示す、タイミング・チャートである。
【図５】従来の液晶表示装置における、ソース・ドライバＩＣとタイミング・コントローラとの接続態様を示す構成図である。
【符号の説明】
１００  液晶表示装置、１０１  液晶表示パネル、１０２  ゲート・ドライバ回路部、１０３  ソース・ドライバ回路部、１０４  制御回路部、１０５  タイミング・コントローラ、１０６  電源回路部、１２０  ソース・ドライバＩＣ、１２５  第１のソース・ドライバＩＣ群、１２６  第２のソース・ドライバＩＣ群、２０１、２０２  ＦＰＣ、２１０  第１の回路部、２２０  第２の回路部、３０１  シフトレジスタ部、３０２  表示信号ラッチ部、３０３  入力ラッチ、３０４  出力ラッチ、３０５  ＤＡ変換回路部、３０６  ラッチ、３５１  クロック信号、３５２  スタート・パルス信号、３５３  表示信号、３５４  表示制御信号、３６４  画像表示信号
【図１】
2004354567.tif 000003
【図２】
2004354567.tif 000004
【図３】
2004354567.tif 000005
【図４】
2004354567.tif 000006
【図５】
2004354567.tif 000007