(57)【要約】【課題】下層Ｍｏ／ＡｌＮｄ／上層Ｍｏの３層構造を有する信号線を備えたアレイ基板において、ＷＥＴエッチング時の断線を防ぎ、且つ信号線を構成するＡｌが画素スイッチング素子のドレイン電極へ拡散することを防ぐ。【解決手段】下層Ｍｏ／ＡｌＮｄ／上層Ｍｏの３層構造を有する信号線において、下層Ｍｏの膜厚を１３ｎｍ〜２０ｎｍとする。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
少なくとも、複数の走査線と、前記走査線と交差して形成された複数の信号線と、前記走査線と前記信号線との各交差部近傍に形成された複数の画素スイッチング素子とを備え、
前記信号線は、下層金属がモリブデン（Ｍｏ）／低抵抗金属がアルミニウム／ネオジウムの合金（ＡｌＮｄ）／上層金属がモリブデン（Ｍｏ）の３層構造を有する表示装置用電極基板において、
前記下層金属の膜厚が１３ｎｍ〜２０ｎｍであることを特徴とする表示装置用電極基板。
【請求項２】
前記信号線の線幅が４μｍ以下であることを特徴とする請求項１に記載の表示装置用電極基板。
【請求項３】
前記信号線は、前記画素スイッチング素子のドレイン電極と一体に形成されていることを特徴とする請求項１又は２に記載の表示装置用電極基板。
【請求項４】
前記信号線は、ＷＥＴエッチングで形成されたものであることを特徴とする請求項１、２又は３に記載の表示装置用電極基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置用電極基板に係わり、詳しくは液晶表示装置のアレイ基板として用いられる表示装置用電極基板に関する。
【０００２】
【従来の技術】
近年、液晶ディスプレイなどの平面表示装置は、薄型軽量、低消費電力という大きな利点を持ち、携帯電話や電子ブックなどの携帯端末のディスプレイとして広く用いられている。
【０００３】
これら携帯端末では、低消費電力化を図るために、表示画素内に静止画データを保持可能なメモリを設け、待ち受け期間中に低消費電力で静止画表示を行うようにしたものがある。また、製造コストを低減させるために、従来は外付けであった駆動回路をアレイ基板上に内蔵する技術も開発されている。
【０００４】
上記のように表示画素内にメモリを配置したり、駆動回路をアレイ基板上に内蔵するためには、金属配線や素子の微細化が必要となる。しかし、単に配線を微細化すると、以下のような問題を生じることになる。
【０００５】
例えば、信号線を構成する金属にＡｌＮｄを用いた場合、Ａｌが画素スイッチング素子のドレイン電極である高濃度不純物注入された半導体層へ拡散して、接続箇所のコンタクト抵抗が高くなるという問題がある。また、Ａｌ表面が腐食するという問題もある。
【０００６】
これを解決するため、下層Ｍｏ／ＡｌＮｄ／上層Ｍｏの３層構造とした信号線が用いられている。
【０００７】
【発明が解決しようとする課題】
しかし、上記３層構造の信号線では、線幅を細くするとＷＥＴエッチングによる加工の際に断線が発生するという問題がある。
【０００８】
本発明者らは実験の結果、ＷＥＴエッチングで信号線を加工する際に、下層Ｍｏからサイドエッチングが進み、これにより断線が発生するという知見を得た。すなわち、下層Ｍｏの膜厚が厚いほどサイドエッチングの量が増え、断線しやすくなる。一方、下層Ｍｏの膜厚を薄くすると、Ａｌが画素スイッチング素子のドレイン電極である高濃度不純物注入された半導体層へ拡散し、接続箇所のコンタクト抵抗が高くなるという問題を生じる。
【０００９】
したがって、上記のようなアレイ基板で液晶表示装置を作製した場合は、品質、信頼性ともに劣ることになる。
【００１０】
本発明の目的は、３層構造を有する信号線の断線不良を防ぎ、且つ、信号線を構成するＡｌが画素スイッチング素子のドレイン電極へ拡散することを防ぐことにより、高い品質と信頼性を有する平面表示装置を製作することができる表示装置用電極基板を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係わる発明は、少なくとも、複数の走査線と、前記走査線と交差して形成された複数の信号線と、前記走査線と前記信号線との各交差部近傍に形成された複数の画素スイッチング素子とを備え、前記信号線は、下層金属がモリブデン（Ｍｏ）／低抵抗金属がアルミニウム／ネオジウムの合金（ＡｌＮｄ）／上層金属がモリブデン（Ｍｏ）の３層構造を有する表示装置用電極基板において、前記下層金属の膜厚を１３ｎｍ〜２０ｎｍとしたことを特徴とする。
【００１２】
請求項２の発明は、請求項１において、前記信号線の線幅を４μｍ以下とすることを特徴とする。
【００１３】
請求項３の発明は、請求項１又は２において、前記信号線は、前記画素スイッチング素子のドレイン電極と一体に形成されていることを特徴とする。
【００１４】
請求項４の発明は、請求項１、２又は３において、前記信号線は、ＷＥＴエッチングで形成されたものであることを特徴とする。
【００１５】
【発明の実施の形態】
以下、実施形態として、本発明に係わる表示装置用電極基板を適用した液晶表示装置について説明する。
【００１６】
図２は、本実施形態に係わる液晶表示装置１００の概略構成図である。アレイ基板１上には、複数の信号線１１−１〜１１−ｎ（以下、総称して信号線１１という）、及びこれと交差する複数の走査線１２−１〜１２−ｍ（以下、総称して走査線１２という）が図示しない絶縁膜を介してマトリクス状に配置されており、マトリクスの各格子毎に画素１０が形成されている。画素部１０１は、複数の画素１０により構成されている。
【００１７】
複数の信号線１１は、その一端が信号線駆動回路１０２に接続され、同じく複数の走査線１２は、その一端が走査線駆動回路１０３に接続されている。
【００１８】
画素１０は、部分拡大図となる破線枠内に示すように、画素電極１３，画素スイッチング素子（以下、画素ＴＦＴという）１４，対向電極１５，液晶層１６及び補助容量１７により構成されている。
【００１９】
各画素１０の画素ＴＦＴ１４のゲート電極は、１水平ライン毎に同一の走査線１２に共通に接続され、ドレイン電極は１垂直ライン毎に同一の信号線１１に共通に接続されている。またソース電極は画素電極１３と補助容量１７に接続されている。
【００２０】
画素電極１３はアレイ基板１上に形成され、この画素電極１３と相対する対向電極１５は図示しない対向基板上に形成されている。対向電極１５には、図示しない電源回路から所定の対向電極電圧が供給されている。また画素電極１３と対向電極１５との間には液晶層１６が保持され、アレイ基板１と前記対向基板の周囲は図示しないシール材により封止されている。
【００２１】
上記のように構成された液晶表示装置１００の動作を簡単に説明すると、走査線駆動回路１０３から走査信号を出力して、各信号線１２を順にオンレベルとし、これと同期して信号線１１に映像信号を出力する。すると、オンレベルの走査線１２に接続する画素ＴＦＴ１４では信号線１１と画素電極１３との間が導通して、信号線１１に出力された映像信号が画素ＴＦＴ１４を通じて画素電極１３に書き込まれる。この映像信号は液晶層１６及び補助容量１７に信号電荷として蓄積され、その信号電荷の大きさに応じて液晶層１６が応答することで各画素１０からの透過光量が制御される。このような書き込み動作を一フレーム期間内にすべての画素１０について実施することにより、一画面分の映像が表示される。
【００２２】
図３は、図２に示す画素１０の拡大図である。走査線１２−１，１２−２と、信号線１１−１，１１−２とに囲まれた領域内に、画素電極１３が形成されている。また、走査線１２−２と信号線１１−１との交差部に薄膜トランジスタで構成された画素ＴＦＴ１４が形成されている。この画素ＴＦＴ１４は、半導体層５０と、走査線１２−２と一体に形成されたゲート電極１５１と、信号線１１−１と一体に形成されたドレイン電極１７１、及びソース電極１７２とで構成されている。
【００２３】
また、補助容量１７を形成するための金属として補助容量線７０が走査線１２−２と並行に配線され、この補助容量線７０の下に補助容量用半導体層１２６が配置されている。
【００２４】
次に、上記のように構成された液晶表示装置１００に特徴的な配線構造を、液晶表示装置の製造手順にとともに説明する。
【００２５】
図１は、図３のＡ−Ａ″断面に対応する概略断面図である。なお、図１は画素１０と駆動回路（例えば、信号線駆動回路１０２）とを含めた断面図となっている。ここでは、駆動回路を構成するスイッチング素子として、Ｐ型駆動回路ＴＦＴ９０とＮ型駆動回路ＴＦＴ８０を示している。また、図１では、必要に応じて、他の図と同等部分に別の符号を割り当てている。
【００２６】
ガラス基板１００上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜からなるアンダーコート層１１０、及び活性層となる非晶質シリコン薄膜を５０ｎｍ程度成膜した。
【００２７】
ここで、イオンドーピング法により、Ｂ２Ｈ６／Ｈ２をソースガスとしてボロンを低濃度注入する。加速電圧は１０［ＫｅＶ］、ドーズ量を４×１０１１［ａｔｍｓ／ｃｍ２］とした。
【００２８】
続いて、ＥＬＡ（エキシマレーザーアニール）法により非晶質シリコン薄膜を多結晶化した後、フォトリソグラフィ工程により島状にエッチング加工し、画素ＴＦＴ１４、Ｐ型の駆動回路ＴＦＴ９０、Ｎ型の駆動回路ＴＦＴ８０を構成するそれぞれの半導体層５０、５０Ｐ、５０Ｎと、補助容量用の半導体層１２６を形成した。
【００２９】
その後、プラズマＣＶＤ法により全面に酸化シリコンからなるゲート絶縁膜１４０を１４０［ｎｍ］成膜した。
【００３０】
次に、所定の形状にパターンニングしたレジスト膜をマスクとして、補助容量用半導体層１２６、画素ＴＦＴ１４のドレイン領域１２１、ソース領域１２５及びＮ型駆動回路ＴＦＴ８０のドレイン領域１３０およびソース領域１３４に、加速電圧７０［ＫｅＶ］、２×１０１５［ａｔｏｍｓ／ｃｍ２］のドーズ量でＰＨ３／Ｈ２によりリンを高濃度注入した。
【００３１】
次に、レジストマスクを除去した後、ゲート絶縁膜１４０上の全面にスパッタ法によりＭｏＷ合金膜を３００［ｎｍ］程度被着し、フォトリソグラフィ工程により、Ｐ型駆動回路ＴＦＴ９０のチャネル領域１２８となる領域上において、ＭｏＷ合金を所定の形状にパターンニングし、ゲート電極１５４を形成した後、このゲート電極をマスクとして、加速電圧８０［ＫｅＶ］、ドーズ量２×１０１５［ａｔｏｍｓ／ｃｍ２］でＢ２Ｈ６／Ｈ２によりボロンを高濃度注入し、Ｐ型駆動回路ＴＦＴ９０のソース領域１２９、ドレイン領域１２７を形成した。
【００３２】
さらに、画素ＴＦＴ１４のチャネル領域１２３となる領域上、補助容量１７の上、及びＮ型駆動回路ＴＦＴ８０のチャネル領域１３２となる領域上において、ＭｏＷ合金を所定の形状にパターンニングし、画素ＴＦＴ１４およびＮ型駆動回路ＴＦＴ８０のゲート電極１５１、１５５及び補助容量線１５２を形成した。このとき、補助容量線１５２の端部は補助容量用半導体層１２６と重畳しないようにパターンニングした。
【００３３】
この後、画素ＴＦＴ１４およびＮ型駆動回路ＴＦＴ８０のゲート電極１５１、１５５をマスクとして、加速電圧８０［ＫｅＶ］、５×１０１３［ａｔｏｍｓ／ｃｍ２］のドーズ量でＰＨ３／Ｈ２によりリンを低濃度注入し、画素ＴＦＴ１４およびＮ型回路ＴＦＴ８０のＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）部１２２、１２４、１３１、１３３を形成した。この後、６００℃、１時間のアニール処理を行うことにより、注入した不純物を活性化させた。
【００３４】
次に、プラズマＣＶＤ法を用いて全面に酸化シリコンからなる層間絶縁膜１６０を６００［ｎｍ］程度被着した。
【００３５】
続いて、フォトエッチング法により、画素ＴＦＴ１４のドレイン領域１２１およびソース領域１２５に至るコンタクトホールとＰ型、Ｎ型駆動回路ＴＦＴ９０、８０のソース領域１２９、１３４とドレイン領域１２７、１３０に至るコンタクトホールを形成した。
【００３６】
なお、Ｐ型駆動回路ＴＦＴ９０のソース電極１７５、ドレイン電極１７４は、コンタクトホールを介してソース領域１２９、ドレイン領域１２７に接続される。また、Ｎ型駆動回路ＴＦＴ８０のソース電極１７７、ドレイン電極１７６は、コンタクトホールを介してソース領域１３４、ドレイン領域１３０に接続される。
【００３７】
次に、スパッタ法により下層Ｍｏ／ＡｌＮｄ／上層Ｍｏの３層構造を１５ｎｍ／６００ｎｍ／５０ｎｍ程度被着させた後、フォトエッチング法により所定の形状にパターニングして、画素ＴＦＴ１４のドレイン領域１２１と信号線との接続、及びソース領域１２５と補助容量線１５２との接続、及び駆動回路領域内の回路ＴＦＴの各種配線等を行った。図１において、画素ＴＦＴ１４のドレイン領域１２１とコンタクトホールを介して接続されたドレイン電極１７１は、図示していない信号線と一体に形成されたものとなっている。
【００３８】
なお、エッチングはＷＥＴエッチングにより行い、また、下層Ｍｏ／ＡｌＮｄ／上層Ｍｏからなる信号線１１は、その線幅の最小寸法を４μｍとした。
【００３９】
更に、プラズマＣＶＤ法により窒化シリコンからなる保護絶縁膜１８０を成膜し、フォトエッチング法により画素ＴＦＴ１４のソース電極１７２に至るコンタクトホールを形成した。
【００４０】
次に、透明有機絶縁膜１９０を全面に２［μｍ］ほど塗布した後、やはり画素ＴＦＴ１４のソース電極１７２に至るコンタクトホールを形成した。
【００４１】
次に、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）をスパッタ法により１００［ｎｍ］程度成膜し、フォトエッチング法により所定の形状にパターニングして、画素電極２００を形成した。
【００４２】
そして最後に、低温キュア型のポリイミドを印刷塗布し、ラビング処理を行って配向膜２１０を形成し、アレイ基板１を得た。
【００４３】
一方、対向基板２は、ガラス基板４００上に顔料が分散された赤、緑、青の３色の着色層４１０をそれぞれストライプ上に形成した。
【００４４】
そして、ＩＴＯをスパッタ法により１００［ｎｍ］程度成膜し、対向電極４２０とする。この上にポリイミドを印刷塗布し、ラビング処理を行って配向膜４３０を形成し、対向基板２を得た。
【００４５】
上記のように構成されたアレイ基板１と対向基板２とをセル化し、その間隙に液晶３００を注入し封止する。そして、両基板１、２の絶縁基板１００、４００側に図示しない偏光板を貼り付けることにより、液晶表示装置１００を完成させた。
【００４６】
以上に説明した製造方法により得られた液晶表示装置１００では、下層Ｍｏ／ＡｌＮｄ／上層Ｍｏの３層構造を有する信号線１１において、ＷＥＴエッチング時に下層Ｍｏのサイドエッチングによる断線が発生していないこと、及びＡｌの画素ＴＦＴ１４のドレイン電極１７１への拡散がほとんど無いことが確認された。
【００４７】
図４は、信号線１１における下層Ｍｏの膜厚と断線発生率との関係を示す説明図である。本発明者らの実験によると、下層Ｍｏの膜厚を１３ｎｍ〜２０ｎｍとした場合には、サイドエッチングによる断線が発生していないが、膜厚を２１ｎｍ以上とした場合には断線発生率が上がり、２５ｎｍでは断線発生率が３％に達することが明らかとなった。
【００４８】
なお、下層Ｍｏの膜厚を１２ｎｍ以下とした場合には、サイドエッチングによる断線は発生していないが、Ａｌの画素ＴＦＴ１４のドレイン電極１７１への拡散により、接続箇所のコンタクト抵抗が高くなることが認められた。
【００４９】
【発明の効果】
以上発明したように、本発明によれば、下層Ｍｏ／ＡｌＮｄ／上層Ｍｏの３層構造を有する信号線において、ＷＥＴエッチング時におけるサイドエッチングによる断線を防ぎ、且つ、信号線を構成するＡｌが画素ＴＦＴのドレイン電極へ拡散するのを防ぐことができる。
【００５０】
したがって、本発明に係わる表示装置用電極基板を用いることにより、高い品質と信頼性を有する平面表示装置を作製することができる。
【図面の簡単な説明】
【図１】図３のＡ−Ａ″断面に対応する液晶表示装置の概略断面図。
【図２】実施形態に係わる液晶表示装置の概略構成図。
【図３】図２に示す画素の拡大図。
【図４】信号線における下層Ｍｏの膜厚と断線発生率との関係を示す説明図。
【符号の説明】
１…アレイ基板、１１…信号線、１２…走査線、１０…画素、１４…画素ＴＦＴ、１５１…ゲート電極（画素ＴＦＴ）、１７１…ドレイン電極（画素ＴＦＴ）、１７２…ソース電極（画素ＴＦＴ）
【図１】
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【図２】
2004012692.tif 000004
【図３】
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【図４】
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