(57)【要約】 【課題】  低誘電率膜であるＳｉＯＣＨ膜の層間絶縁膜は、膜中にＣＨ３基が含まれるためにＯ２アッシング耐性が低く、ＳｉＯ２膜との密着性も低い。【解決手段】ＳｉＯＣＨ膜からなる層間絶縁膜を、膜中にＳｉ−ＣＨ２結合を含ませることにより、さらにＳｉ−ＣＨ３結合に対するＳｉ−ＣＨ２結合の割合を０．０３−０．０５とすることにより、低誘電率性を良好に保ち、かつ従来のＣＨ３基のみを持つＳｉＯＣＨ膜に比べアッシング耐性が改善し、ＳｉＯ２膜との密着性も向上する。【選択図】  図６
2004253791.tif 000002
【特許請求の範囲】
【請求項１】
炭素含有酸化珪素膜（ＳｉＯＣＨ）であって、膜内にＳｉ−ＣＨ２結合を有する絶縁膜。
【請求項２】
前記絶縁膜中のＳｉ−ＣＨ３結合（１２７０ｃｍ−１)に対するＳｉ−ＣＨ２結合（１３６０ｃｍ−１)の割合は、ＦＴＩＲのピーク高さ比で、０．０３−０．０５の間にあることを特徴とする請求項１に記載の絶縁膜。
【請求項３】
前記絶縁膜の比誘電率は、３．１以下であることを特徴とする請求項１又は２に記載の絶縁膜。
【請求項４】
前記炭素含有酸化珪素膜（ＳｉＯＣＨ）は、プラズマＣＶＤで成膜されたものであることを特徴とする請求項１乃至３のいずれかに記載の絶縁膜。
【請求項５】
前記炭素含有酸化珪素膜（ＳｉＯＣＨ）は、メチルシルセスキオキサンであることを特徴とする請求項１乃至３のいずれかに記載の絶縁膜。
【請求項６】
半導体基板上の層間絶縁膜層と、前記層間絶縁膜層に設けられた配線溝にバリアメタルを介してＣｕ含有金属が埋め込まれた金属配線を有する半導体装置において、前記層間絶縁膜層は、請求項１乃至５のいずれかに記載の絶縁膜を含むことを特徴とする半導体装置。
【請求項７】
半導体基板上の層間絶縁膜層と、前記層間絶縁膜層に形成され下層金属配線に達する開孔と、前記開孔にバリアメタルを介してＣｕ含有金属が埋め込まれた金属プラグを有する半導体装置において、前記層間絶縁膜層は、請求項１乃至５のいずれかに記載の絶縁膜を含むことを特徴とする半導体装置。
【請求項８】
半導体基板上の層間絶縁膜層と、前記層間絶縁膜層に形成された配線溝及び前記層間絶縁膜層に形成され前記配線溝の下部から下層金属配線に達する開孔を有し、前記配線溝及び前記開孔の内部にバリアメタルを介してＣｕ含有金属が埋め込まれた金属配線及び金属プラグを有する半導体装置において、前記層間絶縁膜層は、請求項１乃至５のいずれかに記載の絶縁膜を含むことを特徴とする半導体装置。
【請求項９】
前記絶縁膜の上層には、前記層間絶縁膜層の一部として、ＳｉＯ２膜が形成されていることを特徴とする請求項６乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記絶縁膜の下層には、前記層間絶縁膜層の一部として、金属拡散防止絶縁膜が形成されていることを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記Ｃｕ含有金属は、Ｃｕに加えて、Ｓｉ、Ａｌ、Ａｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｐｔ、Ｚｒ、Ｔｉ、Ｓｎ、Ｎｉ、およびＦｅのうち少なくとも一つを含有することを特徴とする請求項６乃至１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低誘電率の絶縁膜に関し、特に半導体装置の層間絶縁膜層に用いられる低誘電率の絶縁膜に関するものである。
【背景技術】
【０００２】
近年の半導体装置の高集積化への要求の高まりから、多層配線技術が注目されている。この多層配線構造において素子の高速動作のネックになるのが、配線間容量である。この配線間の容量を低減するには、層間絶縁膜の誘電率（比誘電率）を下げる必要がある。従来、一般に層間絶縁膜としてシリコン酸化膜（ＳｉＯ２）が用いられているが、より誘電率の低い絶縁膜材料の開発が近年盛んに行われてきている。従来のシリコン酸化膜は、SiH4またはSi(OC2H5)4などの材料ガスに酸化剤として酸素O2または酸化窒素N2Oを添加しプラズマＣＶＤ法などにより形成する。その誘電率は4.0程度である。これに対し、材料ガスにメチルシランベースの前駆体（例えば、トリメチルシランまたはテトラメチルシラン）を用いてプラズマＣＶＤ法で形成した炭素含有酸化珪素(SiOCH)膜は、誘電率3以下が報告されている。SiOCH膜は、−Ｏ−Ｓｉ−Ｏ−ネットワークに-末端基となるCH3基を導入することで密度を下げ、誘電率を低減している（例えば、特許文献１及び特許文献２）。
【０００３】
【特許文献１】米国特許第６１５９８７１号明細書（第３頁の欄２−第４頁の欄４）
【特許文献２】米国特許第６０５４３７９号明細書（第１１頁の欄４−第１６頁の欄）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、SiOCH膜は、膜中に含まれるCH3基が、溝やビア加工時のO2アッシングで壊され、膜収縮や吸湿などの膜質劣化を受けやすい。これはCH3基が、−Ｏ−Ｓｉ-Ｏ−ネットワークの末端にあり、アッシング雰囲気のOイオンやラジカルと反応しやすいことに起因する。
【０００５】
現在、次世代デバイスに向け、ＳｉＯＣH膜を多孔質化することによりさらに誘電率を下げていく検討が盛んに行われているが、アッシングダメージの問題は、多孔質化によりさらに顕著になる。また、デュアルダマシン形成工程のうち、最も代表的なビアファースト法においては、接続孔(ビア)側壁は、ビア形成時と溝形成の２回アッシング工程に晒される。ビア側壁がアッシングダメージにより変質して吸湿性が増加すると、ビア歩留まりの劣化が問題となる。
【０００６】
さらに、SiOCH膜は、パターニング時のマスクとしてその上層にＳｉＯ２膜（CAP-SiO2膜）を成膜するが、そのCAP-SiO2膜との密着性が、従来膜(SiO2, SiON, SiN，HSQ)より低いことも問題である。これは、膜中に含まれるCH3基が疎水性のため、SiO2膜との親和性が低いためである。
【０００７】
本発明は、上記のような問題点に鑑みてなされたものであって、層間絶縁膜の誘電率の上昇をもたらすことなく、アッシング耐性を向上させることを課題とする。また、SiO2膜との密着性の問題も改善させることを課題とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明の絶縁膜は、炭素含有酸化珪素膜（ＳｉＯＣＨ）であって、膜内にＳｉ−ＣＨ２結合を有することを要旨とする。
【０００９】
また本発明の半導体装置は、半導体基板上の層間絶縁膜層と、前記層間絶縁膜層に設けられた配線溝にバリアメタルを介してＣｕ含有金属が埋め込まれた金属配線を有する半導体装置において、前記層間絶縁膜層は、前記絶縁膜を含むことを要旨とする。
【００１０】
また本発明の半導体装置は、半導体基板上の層間絶縁膜層と、前記層間絶縁膜層に形成され下層金属配線に達する開孔と、前記開孔にバリアメタルを介してＣｕ含有金属が埋め込まれた金属プラグを有する半導体装置において、前記層間絶縁膜層は、前記絶縁膜を含むことを要旨とする。
【００１１】
また本発明の半導体装置は、半導体基板上の層間絶縁膜層と、前記層間絶縁膜層に形成された配線溝及び前記層間絶縁膜層に形成され前記配線溝の下部から下層金属配線に達する開孔を有し、前記配線溝及び前記開孔の内部にバリアメタルを介してＣｕ含有金属が埋め込まれた金属配線及び金属プラグを有する半導体装置において、前記層間絶縁膜層は、前記絶縁膜を含むことを要旨とする。
【００１２】
ここで、前記絶縁膜中のＳｉ−ＣＨ３結合（１２７０ｃｍ−１)に対するＳｉ−ＣＨ２結合（１３６０ｃｍ−１)の割合は、ＦＴＩＲのピーク高さ比で、０．０３−０．０５の間にあることが好ましい。また、前記絶縁膜の比誘電率は、３．１以下であることが好ましい。
【００１３】
また、前記炭素含有酸化珪素膜（ＳｉＯＣＨ）は、プラズマＣＶＤで成膜されたものであることが好ましい。
【００１４】
また、前記炭素含有酸化珪素膜（ＳｉＯＣＨ）は、メチルシルセスキオキサンであってもよい。
【００１５】
また、前記半導体装置における前記絶縁膜の上層には、前記層間絶縁膜層の一部として、ＳｉＯ２膜が形成されていることが好ましい。また、前記半導体装置における前記絶縁膜の下層には、前記層間絶縁膜層の一部として、金属拡散防止絶縁膜が形成されていることが好ましい。
【００１６】
また、前記半導体装置の前記Ｃｕ含有金属は、Ｃｕに加えて、Ｓｉ、Ａｌ、Ａｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｐｔ、Ｚｒ、Ｔｉ、Ｓｎ、Ｎｉ、およびＦｅのうち少なくとも一つを含有してもよい。
【発明の効果】
【００１７】
前記した構成によれば、炭素含有酸化珪素膜(SiOCH)であって、膜内に-Ｓｉ-CH2-結合を有する絶縁膜であるため、とくに低誘電率性が要求される層間絶縁膜の誘電率の上昇をもたらすことなく、アッシング耐性を向上させることができる。また、CAP-SiO2との密着性も改善できる。（図６）。
【発明を実施するための最良の形態】
【００１８】
以下、本発明による本発明の実施の形態例について図面を参照して説明する。
【実施例１】
【００１９】
本実施例では、半導体基板上に本発明による絶縁膜、つまり膜内にＳｉ−ＣＨ２結合を有するＳｉＯＣＨ膜を成膜する方法について説明する。図１は本発明によるＳｉＯＣＨ膜の成膜に用いられる平行平板型プラズマＣＶＤ装置の構成を略示したものである。
【００２０】
本装置は、半導体基板１１上に成膜処理を行うための処理室１７と、処理室１７内に載置された半導体基板１１の温度を一定に保つためのヒータを有し下部平板電極となるサセプタ１２と、半導体基板１１を処理室１７に搬入し、処理室１７から搬出する搬送手段（不図示）と、処理室１７内の圧力を一定に保つための排気手段１３と、処理室１７に複数種類の反応ガスを供給するためのガス供給部１４と、高周波発生機１５を備える構成である。処理室１７には上部平板電極１６と下部平板電極となるサセプタ１２が対向して設けられ、上部平板電極１６は上記高周波発生機１５に接続されている。また、サセプタ１２には上記ヒータが内蔵されている。高周波発生機１５は、所定の周波数および高周波電力（ＲＦパワー）の高周波を上部平板電極１６と下部平板電極となるサセプタ１２の間に発生させる。 
【００２１】
上記構成のプラズマＣＶＤ装置によってＳｉＯＣＨ膜を形成する場合、サセプタ１２上に載置された半導体基板１１をヒータにより所望の温度にし、反応ガスの種類および流量を調節して処理室内を所望のガス雰囲気で所望の処理圧力にし、所望の高周波のＲＦパワーを印加することで処理室内に反応ガスのプラズマを発生させて、半導体基板１１上にＳｉＯＣＨ膜を形成する。
【００２２】
次に、上記プラズマＣＶＤ装置を用いたＳｉＯＣＨ膜の成膜方法について説明する。ソースガスとしてトリメチルシランと酸素を用い、ＳｉＯＣＨ膜の成膜を行った。標準的な成膜条件は、成膜温度350℃、ソースガス：トリメチルシラン流量１１００sccm、O2 流量450sccm、RFパワー700Ｗ、4.5Torrであるが、これら成膜の条件（RFパワー、ガス流量、温度、圧力）を変化させ、さまざまな膜特性のＳｉＯＣＨ膜を成膜し、その膜特性を調べた。その結果、FTIRスペクトルにおける、膜中のSi-CH3結合(1270cm-1)に対するSi-CH2結合(1360cm-1)の割合と、膜の特性に密接な関係があり、Si-CH2結合を有し、Si-CH2結合/Si-CH3結合比が高くなるにつれ、アッシング耐性や密着性が向上し、誘電率の上昇が見られた。一方、Si-CH2結合/Si-CH3結合比が低くなると、その逆の傾向がみられることを見いだした。
【００２３】
図２は、ＲＦパワーを５６０Ｗ、６３０Ｗ、７００Ｗ、７７０Ｗ、８４０Ｗと変化させて成膜したＳｉＯＣＨ膜のFT-IRスペクトルにおけるSi-CH2、Si-CH3のピークと、それから算出したSi-CH3に対するSi-CH2比を示したものである。図２（ａ）は1360cm-1のSi-CH2結合のピークを示す。ＲＦパワーの増加に伴い、Si-CH2結合が増加している。また図２（ｂ）は1270cm-1のSi-CH3結合のピークを示す。ＲＦパワーの増加に伴い、Si-CH3結合が減少している。図２（ｃ）は、これからSi-CH3に対するSi-CH2比を算出した結果の表であり、ＲＦパワーの増加に伴いSi-CH3に対するSi-CH2比が増加している。
【００２４】
これらによって得た各Si-CH2/ Si-CH3比を有するＳｉＯＣＨ膜のサンプルについて、アッシング耐性、およびその上層に形成するＳｉＯ２膜（CAP-SiO2膜）との密着性を調べた。アッシング耐性に関しては、平行平板型O2アッシング装置を用い、アッシングガス：O2 流量500sccm、ＲＦパワー1000W、処理時間60sec、処理温度100℃でアッシング処理を行った。図３に処理前の各ＳｉＯＣＨ膜の比誘電率（縦軸左側）と、アッシング処理後の比誘電率上昇（縦軸右側）を示す。これより、Si-CH2結合が増加するとアッシング耐性が向上することが分かる。一方で、Si-CH3基の減少により比誘電率は上昇する。比誘電率3以下で、アッシングによる比誘電率上昇が0.1以下となるのは、Si-CH2/Si-CH3比が0.03〜0.05までの範囲である。つまり、この範囲でＳｉＯＣＨ膜の比誘電率をアッシング後でも３．１以下とすることができる。
【００２５】
図４に、4点曲げ法により測定したCAP-SiO2膜との密着性と、Si-CH2/Si-CH3比の関係を示す。Si-CH2/Si-CH3比が高くなると、密着性が向上することが分かる。これは、密着性を低下させる疎水性のCH3基が減少する一方で、増加するSi-CH2 結合の方は、-O-Si-O-ネットワーク中に-Si-CH2-Si-のように隠れるため、SiO2膜との密着性に悪影響を与えず、密着性が向上したものと考えられる。密着性の点から、Si-CH2/Si-CH3結合比は、高いことが望ましいが、誘電率も増加するため、Si-CH2/Si-CH3結合比としては0.03〜0.05の範囲が最適である。
【００２６】
なお、上記では、ＲＦパワーを変化させてSi-CH2/Si-CH3比を変化させた例を示したが、図５に各成膜パラメータとSi-CH2/Si-CH3比との関係をまとめて示す。これより、低O2流量,低圧,高温でSi-CH2/Si-CH3比が増加する。従って、これらの成膜パラメータを最適化することにより、Si-CH2/Si-CH3結合比が0.03〜0.05のSiOCH膜を成膜できる。
【００２７】
以上説明したようにして、本発明による絶縁膜、つまり膜内にSi-CH2結合を有するＳｉＯＣＨ膜を成膜することができる。このとき、Si-CH2/Si-CH3結合比としては0.03〜0.05の範囲が最適であり、ＳｉＯＣＨ膜の比誘電率をアッシング後でも３．１以下にすることができる。
【００２８】
また上記では、ＳｉＯＣＨ膜をプラズマＣＶＤ法によって形成する方法について説明したが、塗布系のメチルシルセスキオキサンによっても、ベース材料を調節することによって、Si-CH2結合を有し、さらSi-CH2/Si-CH3結合比が0.03〜0.05の範囲であり、比誘電率をアッシング後でも３．１以下にすることができるＳｉＯＣＨ膜を得ることができる。
【実施例２】
【００２９】
次に、本発明の第２の実施例について説明する。第２の実施例では、本発明のＳｉＯＣＨ膜をシングルダマシン配線構造に適用した場合について説明する。
【００３０】
図６は、本発明の第２実施例の半導体装置を示す断面図である。トランジスタおよびキャパシタなどの半導体素子が形成された半導体基板（不図示）上の下地絶縁膜８１上に、第１の層間絶縁膜層として、下層より、Ｃｕなどの金属の拡散を防止する金属拡散防止絶縁膜として第１のＳｉＣＮＨ膜８２が５０ｎｍ、Si-CH2結合を有し好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である第１のＳｉＯＣＨ膜８３が２５０ｎｍ、第１のＳｉＯ２膜（第１のＣＡＰ−ＳｉＯ２膜）８４が１００ｎｍ形成されている。第１の層間絶縁膜層に設けられた配線溝には、バリアメタルとして膜厚３０ｎｍの第１のＴａ／ＴａＮ膜８６を介して、Ｃｕ含有金属としてＣｕからなる第１の金属配線つまり第１のＣｕ配線８７が形成されている。第１のＳｉＯ２膜８４及び第１のＣｕ配線８７の上面には、第２の層間絶縁膜層として、下層より同様に、金属拡散防止絶縁膜である５０ｎｍの第２のＳｉＣＮＨ膜８８、Si-CH2結合を有し好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である２５０ｎｍの第２のＳｉＯＣＨ膜８９、１００ｎｍの第２のＳｉＯ２膜（第２のＣＡＰ−ＳｉＯ２膜）９０が形成されている。第２の層間絶縁膜層にはそれを連通し下層金属配線である第１のＣｕ配線８７に達する開孔（ビア）が形成され、開孔にはバリアメタルとして３０ｎｍの第２のＴａ／ＴａＮ膜９２を介してＣｕ含有金属としてＣｕからなる金属プラグ、つまりＣｕプラグ９３が形成されている。第２のＳｉＯ２膜９０及びＣｕプラグ９３上面には、第３の層間絶縁膜層として、下層より同様に、金属拡散防止絶縁膜である５０ｎｍの第３のＳｉＣＮＨ膜９５、Si-CH2結合を有し好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である２５０ｎｍの第３のＳｉＯＣＨ膜９６、１００ｎｍの第３のＳｉＯ２膜（第３のＣＡＰ−ＳｉＯ２膜）９７が形成されている。第３の層間絶縁膜層にはそれを連通し下層のＣｕプラグ９３に達する配線溝が形成され、バリアメタルとして３０ｎｍの第３のＴａ／ＴａＮ膜９８を介して、Ｃｕ含有金属としてＣｕからなる第２の金属配線つまり第２のＣｕ配線９９が形成されている。
【００３１】
次に、図６で示した本発明のＳｉＯＣＨ膜を適用したシングルダマシン配線構造の製造方法を工程順に説明する。図７、図８は、第２実施例の半導体装置の製造工程手順の途中を示す途中工程断面図である。トランジスタおよびキャパシタなどの半導体素子が形成された半導体基板（不図示）上の下地絶縁膜８１上にプラズマＣＶＤ法により第１のＳｉＣＮＨ膜８２を５０ｎｍ成膜する。次に上述したプラズマＣＶＤ法によって、Si-CH2結合を有する、好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である第１のＳｉＯＣＨ膜８３を２５０ｎｍ成膜する。ついで、処理温度２００〜４５０℃、Ｎ２Ｏガス流量１００〜６０００ｓｃｃｍ、ＳｉＨ４ガス流量１０〜１０００ｓｃｃｍ、処理圧力１〜２０Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件でのプラズマＣＶＤ法によって第１のＳｉＯ２膜８４を１００ｎｍ成膜する。第１のＳｉＯ２膜８４は第１のＳｉＯＣＨ膜８３の成膜と同一の真空装置内で連続的に成膜してもよい。以上により、下層よりＳｉＣＮＨ膜８２、第１のＳｉＯＣＨ膜８３、第１のＳｉＯ２膜８４の３層からなる第１の層間絶縁膜層が形成された。次に、フォトリソグラフィー技術とドライエッチング技術を用いて、第１のＳｉＯ２膜８４、第１のＳｉＯＣＨ膜８３、第１のＳｉＣＮＨ膜８２を連通する配線溝８５を形成する（図７（ａ））。
【００３２】
次に、露出した配線溝８５内壁および第１のＳｉＯ２膜８４上面に、Ｔａ／ＴａＮ膜８６を膜厚３０ｎｍで成膜し、その上に、電解メッキ法の陰極側下地層となるＣｕ層を膜厚１００ｎｍでスパッタリング法により成膜する。その後、電解メッキ法によりＣｕを配線溝８５に埋め込み、その後、結晶化のために１００〜４００℃の熱処理を行う。次に、第１のＳｉＯ２絶縁膜８４上のＣｕ層およびＴａ／ＴａＮ膜８６をＣＭＰ法により除去し、配線溝８５内部に第１のＣｕ配線８７を形成する(図７（ｂ）)。
【００３３】
次に、その上層に形成する第２の層間絶縁膜層として、上記と同様の手順により、第２のＳｉＣＮＨ膜８８を５０ｎｍ、プラズマＣＶＤ法によってSi-CH2結合を有する、好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である第２のＳｉＯＣＨ膜８９を２５０ｎｍ、第２のＳｉＯ２膜（第２のＣＡＰ−ＳｉＯ２膜）９０を１００ｎｍ成膜する。次に、フォトリソグラフィー技術とドライエッチング技術を用いて、第２の層間絶縁膜層を連通し第１のＣｕ配線８７に達する開孔（ビア）９１を形成する（図８（ｃ））。
【００３４】
次に、開孔９１の内壁と第２のＳｉＯ２膜９０の上面に、第２のＴａ／ＴａＮ膜９２を膜厚３０ｎｍで成膜し、その上に、電解メッキ法の陰極側下地層となるＣｕ層を膜厚１００ｎｍでスパッタリング法により成膜する。その後、電解メッキ法によりＣｕを開孔９１に埋め込んでから、結晶化のために１００〜４００℃の熱処理を行う。次に、第２のＳｉＯ２膜９０上のＣｕ層およびＴａ／ＴａＮ膜９２をＣＭＰ法により除去し、開孔９１の内部に金属プラグとしてＣｕプラグ９３を形成する（図８（ｄ））。
【００３５】
次に、図６に示すように、その上層に形成する第３の層間絶縁膜層として、上記と同様の手順により、第３のＳｉＣＮＨ膜８８を５０ｎｍ、プラズマＣＶＤ法によって、Si-CH2結合を有する、好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である第３のＳｉＯＣＨ膜８９を２５０ｎｍ、第３のＳｉＯ２膜（第３のＣＡＰ−ＳｉＯ２膜）９０を１００ｎｍ成膜する。次に、フォトリソグラフィー技術とドライエッチング技術を用いて、第３の層間絶縁膜層を連通し一部で下層のＣｕプラグ９３に達する配線溝を形成する。次に、同様に第３のＴａ／ＴａＮ膜９８、Ｃｕを形成、ＣＭＰを施し、配線溝内に第２のＣｕ配線９９を形成する。以上によって、シングルダマシン構造のＣｕによる２層配線を形成した。
【００３６】
図９は、上述したＣｕ配線を形成した際のＣｕのＣＭＰ後の欠陥数と、層間絶縁膜に用いたＳｉＯＣＨ膜の膜組成（Si-CH2/Si-CH3比）の関係である。これより、Si-CH2結合の割合が増えるにつれて、ＣＭＰ欠陥数がいったん減少し、再び増加していることがわかる。ＣＭＰ欠陥数が、いったん減少するのは、図４で示したように、Si-CH2結合の割合が増えると、CAP-SiO2膜とＳｉＯＣＨ膜との密着性が向上し、ＣＭＰ時のCAP-SiO2膜剥がれが減少するためと考えられる。また、再び欠陥数が増加するのは、Si-CH2結合の割合が過剰になると、―Ｏ−Ｓｉ−Ｏ―結合に−CH2−結合が挿入されることで膜強度が低下するため、と考えられる。従って、欠陥数を低いレベルに抑えるには、ＳｉＯＣＨ膜のSi-CH2/Si-CH3結合比が0.03〜0.05であることが望ましい。また、上記組成の範囲では組み立て時の剥がれ等の不具合発生も抑えられる。
【実施例３】
【００３７】
次に、本発明の第３の実施例について説明する。本実施例では本発明の層間絶縁膜によるデュアルダマシン配線構造を形成した。
【００３８】
図１０、図１１は第３の実施例の半導体装置の製造工程手順を示す断面図である。上述した実施例２と同様の手順で、図１０（ａ）に示すように、トランジスタおよびキャパシタなどの半導体素子が形成された半導体基板（不図示）上の下地絶縁膜８１上に、下層より金属拡散防止絶縁膜として第１のＳｉＣＮＨ膜８２を５０ｎｍ、第１のＳｉＯＣＨ膜８３を２５０ｎｍ、第１のＳｉＯ２膜（第１のＣＡＰ−ＳｉＯ２膜）８４を１００ｎｍ順次成膜することによって、これら３層からなる第１の層間絶縁膜層を形成する。次に、第１の層間絶縁膜層を連通して形成された配線溝内部に第１のバリアメタルＴａ／ＴａＮ膜８６を介して第１の金属配線である第１のＣｕ配線８７を形成する。
【００３９】
次に、第１のＳｉＯ２膜８４及び第１のＣｕ配線８７の上面に、第２の層間絶縁膜層として、金属拡散防止絶縁膜として第２のＳｉＣＮＨ膜８８を５０ｎｍ、プラズマＣＶＤ法によってSi-CH2結合を有する、好ましくはSi-CH2/Si-CH3結合比が0.03〜0.05である第２のＳｉＯＣＨ膜８９を５００ｎｍ、第２のＳｉＯ２膜（第２のＣＡＰ−ＳｉＯ２膜）９０を１００ｎｍ、順次成膜する。次に、フォトリソグラフィー技術とドライエッチング技術を用いて、第２のＳｉＯ２膜９０の表面から、第２のＳｉＣＮＨ膜８８に達する開孔９１を形成する(図１０（b）)。次に フォトリソグラフィー技術とドライエッチング技術を用いて開孔９１を含む領域に配線溝９４を形成し、開孔９１の底部のＳｉＣＮＨ膜８８を開口して、開孔９１を下層金属配線となる第１のＣｕ配線８７上面にまで達するようにする。配線溝９４の位置は第２のＳｉＯＣＨ膜８９の途中まで形成する。(図１１（ｃ）)。
【００４０】
次に、配線溝９４と開孔９１の内壁及び第２のＳｉＯ２膜９０上に、バリアメタルとして第２のＴａ／ＴａＮ膜１００を３０ｎｍ成膜し、その上に、電解メッキ法の陰極側下地層となるＣｕ含有金属としてＣｕ層を膜厚１００ｎｍでスパッタリング法により成膜する。その後、電解メッキ法によりＣｕ含有金属としてＣｕを開孔９１と配線溝９４に埋め込んでから、結晶化のために１００〜４００℃の熱処理を行う。次に、第２のＳｉＯ２絶縁膜９０上のＣｕ層およびＴａ／ＴａＮ膜をＣＭＰ法により除去し、金属プラグ及び第２の金属配線として、Ｃｕプラグと第２のＣｕ配線１０１を同時に形成し、デュアルダマシン構造のＣｕによる２層配線を形成した。（図１１（ｄ））
【００４１】
図１２は、このデュアルダマシン法で形成したＣｕ２層配線の100万個ビアチェーン歩留まりと、層間膜に用いたSiOCH膜のSi-CH2/Si-CH3結合比との関係を示す。これより、Si-CH2/Si-CH3結合比が低下すると、歩留まりが低下していることが分かる。これは、アッシング耐性が劣化するため、ビア加工側面からの水分等のアウトガスが増えることによるビア埋設不良が原因として考えられる。一方結合比が高い方でも劣化がみられるが、膜強度の低下によるCMP時の層間膜やられが原因として考えられる。従って、高い歩留まりを得るには、Si-CH2/Si-CH3結合比0.03〜0.05が望ましい。
【００４２】
ここではデュアルダマシン形成方法として開孔（ビア）を形成してから配線溝を形成するビアファーストと呼ばれる手法を用いたが、配線溝を形成してから開孔（ビア）を形成するトレンチファースト法でもよい。第２のＳｉＯＣＨ膜中にエッチングストッパ層となるＳｉＣＨ膜もしくはＳｉＣＮＨ膜を挿入し、前記エッチングストッパ層を先に加工してから配線溝とビア開孔を同時におこなうミドルファーストという手法を用いても良い。
【００４３】
また、上記の第２、第３の実施例において、金属配線および金属プラグを構成するＣｕ含有金属として、Ｃｕである場合、つまり、Ｃｕ配線およびＣｕプラグである場合を示したが、Ｃｕ含有金属としては、Ｃｕに加えてＳｉ、Ａｌ、Ａｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｐｔ、Ｚｒ、Ｔｉ、Ｓｎ、Ｎｉ、およびＦｅのうち少なくとも一つを含有したＣｕ含有金属でもよく、これらの材料を含有することにより、本構造にて形成された半導体装置の配線寿命がさらに向上する。
【図面の簡単な説明】
【００４４】
【図１】本発明の絶縁膜の成膜に使用するプラズマＣＶＤ装置を略示した図である。
【図２】本発明の絶縁膜のＦＴＩＲ特性のRFパワー依存性を示した図である
【図３】本発明の絶縁膜のSi-CH2/Si-CH3結合比と比誘電率、およびアッシングによる誘電率上昇の関係を示した図である。
【図４】本発明の絶縁膜のSi-CH2/Si-CH3結合比と密着性の関係を示した図である。
【図５】成膜パラメータとSi-CH2/Si-CH3結合比の関係を示した図である。
【図６】本発明の第２の実施例の半導体装置の断面を示す図である。
【図７】本発明の第２の実施例の半導体装置の途中製造工程の断面を示す図である。
【図８】本発明の第２の実施例の半導体装置の途中製造工程の断面を示す図である。
【図９】第２の実施例で、本発明の絶縁膜のSi-CH2/Si-CH3結合比とＣＭＰ後の欠陥の関係を示した図である。
【図１０】本発明の第３の実施例の半導体装置の製造工程の断面を示す図である。
【図１１】本発明の第３の実施例の半導体装置の製造工程の断面を示す図である。
【図１２】第３の実施例で、本発明の絶縁膜のSi-CH2/Si-CH3結合比と歩留まりの関係を示した図である。
【符号の説明】
【００４５】
１１  半導体基板
１２  サセプタ
１３  排気手段
１４  ガス供給部
１５  高周波発生機
１６  上部平板電極
１７  処理室
８１  下地絶縁膜
８２  第１のＳｉＣＮＨ膜
８３  第１のＳｉＯＣＨ膜
８４  第１のＳｉＯ２膜
８５  配線溝
８６  第１のＴａ／ＴａＮ膜
８７  第１のＣｕ配線
８８  第２のＳｉＣＮＨ膜
８９  第２のＳｉＯＣＨ膜
９０  第２のＳｉＯ２膜
９１  開孔
９２  第２のＴａ／ＴａＮ膜
９３  Ｃｕプラグ
９４  配線溝
９５  第３のＳｉＣＮＨ膜
９６  第３のＳｉＯＣＨ膜
９７  第３のＳｉＯ２膜
９８  第３のＴa／ＴaＮ膜
９９  第２のＣｕ配線
１００  第２のＴａ／ＴａＮ膜
１０１  Ｃｕプラグと第２のＣｕ配線
【図１】
2004253791.tif 000003
【図２】
2004253791.tif 000004
【図３】
2004253791.tif 000005
【図４】
2004253791.tif 000006
【図５】
2004253791.tif 000007
【図６】
2004253791.tif 000008
【図７】
2004253791.tif 000009
【図８】
2004253791.tif 000010
【図９】
2004253791.tif 000011
【図１０】
2004253791.tif 000012
【図１１】
2004253791.tif 000013
【図１２】
2004253791.tif 000014