(57)【要約】【課題】配線のエレクトロマイグレーション耐性を向上させる。【解決手段】プラグ１３ａの上部を層間絶縁膜９ｂの上面から突出させる。そして、層間絶縁膜９ｂ上に形成された第２層配線１１ｂの厚さ方向にプラグ１３ａの上部を突出させる。第２層配線１１ｂは、導体膜１１ｂ１〜１１ｂ３の３層構造を有しており、上下の導体膜１１ｂ１，１１ｂ３は高融点金属系材料からなり、それらの間の導体膜１１ｂ２はアルミニウム系材料からなる。さらに、プラグ１３ａの直上に平面的に重なるようにプラグ１３ｂを配置する。プラグ１３ａ，１３ｂの間には、第２層配線１１ｂのアルミニウム系材料からなる導体膜１１ｂ２を介在させず、高融点金属系材料からなる導体膜１１ｂ１，１１ｂ３のみを介在させる。【選択図】    図７
2004165526.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１接続部と、
（ｂ）前記第１接続部とは異なる層に設けられ、前記第１接続部に対して少なくとも一部が平面的に重なるように配置された第２接続部と、
（ｃ）前記第１接続部と第２接続部との間に設けられた配線とを有し、
前記第１接続部と第２接続部との少なくとも一方の一部は、前記配線の厚さ方向に突出されており、前記第１接続部と第２接続部とが前記配線の一部を介して接続されている構成を有することを特徴とする半導体装置。
【請求項２】
（ａ）第１接続部と、
（ｂ）前記第１接続部とは異なる層に設けられ、前記第１接続部に対して少なくとも一部が平面的に重なるように配置された第２接続部と、
（ｃ）前記第１接続部と第２接続部との間に設けられ、第１導体膜と前記第１導体膜よりもマイグレーション耐性の低い第２導体膜との積層構造を具備する配線とを有し、
前記第１接続部と第２接続部との少なくとも一方の一部は、前記配線の厚さ方向に突出されており、前記第１接続部と第２接続部とが前記配線の前記第２導体膜を介さずに前記第１導体膜を介して接続されている構成を有することを特徴とする半導体装置。
【請求項３】
（ａ）第１接続部と、
（ｂ）前記第１接続部とは異なる層に設けられ、前記第１接続部に対して少なくとも一部が平面的に重なるように配置された第２接続部と、
（ｃ）前記第１接続部と第２接続部との間に設けられ、第１導体膜と前記第１導体膜よりもマイグレーション耐性の低い第２導体膜との積層構造を具備する配線とを有し、
前記第１接続部と第２接続部との少なくとも一方の一部は、前記配線の厚さ方向に突出されており、前記第１接続部と第２接続部とが前記配線の前記第２導体膜を介さずに前記第１導体膜を介して接続されている構成を有し、
前記第１接続部、前記第２接続部および前記第１導体膜は高融点金属系材料からなり、前記第２導体膜はアルミニウム系材料からなることを特徴とする半導体装置。
【請求項４】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に第１絶縁膜を堆積する工程、
（ｂ）前記第１絶縁膜に第１の孔を形成する工程、
（ｃ）前記第１の孔内に第１接続部を形成する工程、
（ｄ）前記第１絶縁膜の上部を除去することにより、前記第１接続部の一部を前記第１絶縁膜の上面から突出させる工程、
（ｅ）前記第１絶縁膜上に配線形成用の第１導体膜および第２導体膜を下層から順に堆積する工程、
（ｆ）前記第２導体膜を、前記第１接続部上の前記第１導体膜が露出されるまで除去する工程、
（ｇ）前記配線形成用の第１導体膜および第２導体膜をパターニングすることにより、前記第１接続部が、前記第１導体膜および第２導体膜の厚さ方向に突出された状態で接続される配線を形成する工程、
（ｈ）前記第１絶縁膜上に前記配線を覆う第２絶縁膜を堆積する工程、
（ｉ）前記第２絶縁膜において、前記第１接続部に少なくとも一部が平面的に重なるように、前記配線の一部が露出される第２の孔を形成する工程、
（ｊ）前記第２の孔内に、前記第１接続部に少なくとも一部が平面的に重なるように配置され、前記第２導体膜を介さずに前記第１導体膜を介して前記第１接続部に接続される第２接続部を形成する工程。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板上に第１絶縁膜を堆積する工程、
（ｂ）前記第１絶縁膜に第１の孔を形成する工程、
（ｃ）前記第１の孔内に第１接続部を形成する工程、
（ｄ）前記第１絶縁膜上に配線形成用の第１導体膜および第２導体膜を下層から順に堆積する工程、
（ｅ）前記配線形成用の第１導体膜および第２導体膜をパターニングすることにより、前記第１接続部が接続される配線を形成する工程、
（ｆ）前記第１絶縁膜上に前記配線を覆う第２絶縁膜を堆積する工程、
（ｇ）前記第１接続部に少なくとも一部が平面的に重なるように、前記第２絶縁膜および前記配線の第２導体膜を貫通し、前記配線の第１導体膜が露出される第２の孔を形成する工程、
（ｈ）前記第２の孔内に、前記第１接続部に少なくとも一部が平面的に重なるように配置され、前記第２導体膜を介さずに前記第１導体膜を介して前記第１接続部に接続される第２接続部を形成する工程。
【請求項６】
層間絶縁膜を介して積層される複数の配線層間をプラグ構造による埋め込みビアで接続するようにした半導体装置において、前記プラグ構造を層間絶縁膜上に突出させた後、上層配線の高マイグレーション耐性を持つ下面導電膜を前記プラグ構造に被覆することにより前記プラグ構造の径を等価的に大きくしてマイグレーション耐性を高めた配線構造を有することを特徴とする半導体装置。
【請求項７】
層間絶縁膜を介して積層される複数の配線層間をプラグ構造による埋め込みビアで接続するようにした半導体装置において、前記プラグ構造を層間絶縁膜上に突出させた後、上層配線をデポジションすることによりプラグ周囲の配線層の総厚が周囲よりも厚くなるように形成することにより電流の通過する断面積を増やしてマイグレーション耐性を高めた配線構造を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、半導体装置の配線形成方法および配線構造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の配線技術については、例えば特開平７−２３５５９６号公報に記載があり、導電層上にアルミニウム系合金層が堆積されることで形成された下層配線と、下層配線を覆う層間絶縁膜と、その層間絶縁膜および下層配線のアルミニウム系合金層を貫通し上記導電層に達する開口部と、一部が上記開口部内に埋め込まれるように上記層間絶縁膜上に形成された上層配線とからなる配線構造が開示されている。また、例えば特開２０００−２０８６１７号公報や特開平１０−１８９７４８号公報には、プラグと配線との位置合わせずれによる抵抗の増大を抑えるべく、プラグが上層の配線を貫通する構造が開示されている。また、例えば特開平１１−２１４５０６号公報には、プラグとその上に重なる配線との間に平面的な位置ずれが生じていると、その配線のパターニング時にプラグの一部が露出してエッチングされ、プラグでの抵抗増大やエレクトロマイグレーション耐性の低下が生じるので、それを抑制すべく、絶縁膜に開口されたビアホールを埋め込むようにチタン膜およびアルミニウム膜を下方から順に堆積した後、そのチタン膜およびアルミニウム膜をパターニングする際に、アルミニウム膜をエッチングしたところで下層のチタン膜が残されるように一旦エッチングをストップさせ、続いてアルミニウム膜側壁とチタン膜とで形成される角部にサイドウォールを形成した後、サイドウォールから露出されるチタン膜をエッチングする方法が開示されている。
【０００３】
【発明が解決しようとする課題】
ところが、上記配線技術においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、異層の接続部が、断面的に配線部を介して平面的な位置を同じくして重なる箇所では配線のエレクトロマイグレーションやストレスマイグレーション等のようなマイグレーション耐性が低いという問題がある。このため、通常の配線レイアウトでは、異層の接続部が重ならないように配置するが、配線の面積が増大し集積度が低下する問題がある。また、自動配線の適用が困難となるという問題がある。
【０００５】
本発明の目的は、配線のマイグレーション耐性を向上させることのできる技術を提供することにある。
【０００６】
また、本発明の他の目的は、配線の集積度を向上させることのできる技術を提供することにある。
【０００７】
また、本発明のさらに他の目的は、配線設計を容易にすることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、互いに異なる層に設けられ、かつ、平面的に少なくとも一部が重なるように配置された第１接続部および第２接続部の少なくとも一方の一部が、前記第１接続部および第２接続部の間に設けられた配線の厚さ方向に突出されており、前記第１接続部と第２接続部とが前記配線の一部を介して接続されている構成を有するものである。
【００１１】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
ウエハ１の主面上には、ｎチャネル型のＭＩＳ・ＦＥＴ（以下、ｎＭＩＳと略す）およびｐチャネル型のＭＩＳ・ＦＥＴ（以下、ｐＭＩＳと略す）を覆うように層間絶縁膜９ａが堆積されている。層間絶縁膜９ａは、例えば酸化シリコン膜からなり、その一部には基板（半導体領域）の一部が露出するようなコンタクトホール１０が形成されている。また、層間絶縁膜９ａの上面上には、第１層配線１１ａが形成されている。第１層配線１１ａは、上記コンタクトホール１０を通じて半導体領域と電気的に接続されている。コンタクトホール１０は、例えばタングステン等のような高融点金属により埋め込まれている。導体膜１１ａ３は、主配線材料であり、例えばアルミニウム、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅合金（アルミニウム系材料、以下、アルミニウム等という）からなる。この導体膜１１ａ３の上下には、例えばタングステン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のような高融点材料による導体膜１１ａ１，１１ａ４の積層膜が形成されることもある。配線主材料である導体膜１１ａ３は、上記タングステン、チタンまたは窒化チタンに比べて融点が低く、またエレクトロマイグーレション（Ｅｌｅｃｔｒｏ−Ｍｉｇｒａｔｉｏｎ    以下、ＥＭという）耐性が低い材料からなる。
【００１３】
また、層間絶縁膜９ａ上には、上記第１層配線１１ａを覆うように層間絶縁膜（第１絶縁膜）９ｂが堆積されている。層間絶縁膜９ｂは、例えば酸化シリコン膜からなる。この層間絶縁膜９ｂには、第１層配線１１ａの導体膜１１ａ４の上面一部が露出されるような平面略円形状のスルーホール（第１の孔）１２ａが形成されている。
【００１４】
次に、ウエハ１上に、図２に示すように、スルーホール１２ａ内にプラグ（第１接続部）１３ａを形成する。プラグ１３ａは、上記タングステン等のような高融点金属膜からなり、プラグ１３ａの底部が第１層配線１１ａの導体膜１１ａ４と接した状態で電気的に接続されている。続いて、層間絶縁膜９ｂの上部を図３に示すようにエッチング法によってエッチバックすることにより、プラグ１３ａの上部を層間絶縁膜９ｂの上面から突出させる。この時のエッチバックではエッチング時間等によってエッチング量、すなわち、プラグ１３ａの突出量を制御することが可能である。また、後述するように、層間絶縁膜９ｂ上に、層間絶縁膜９ｂとは異なる材料のエッチバック用の層を形成して、この層を選択的にエッチングしてプラグ１３ａの上部を突出させても良い。また、層間絶縁膜９ｂの途中の位置、プラグ１３ａの突出させたい長さに合わせた位置に、層間絶縁膜９ｂとは異なる材料のエッチストッパ用の層を形成しておき、エッチストッパ用の層までの層間絶縁膜９ｂをエッチバックすることでプラグ１３ａを突出させても良い。いずれの場合もプラグ１３ａの突出量を高精度に制御できる。
【００１５】
次いで、図４に示すように、ウエハ１の主面上の層間絶縁膜９ｂ上にプラグ１３ａの突出部を覆うように導体膜１１ｂ１をスパッタリング法またはＣＶＤ法等によって堆積する。この導体膜１１ｂ１は、例えば上記導体膜１１ａ１と同様の材料からなり、上記導体膜１１ａ１と同様の機能を有している。この導体膜１１ｂ１は、プラグ１３ａの突出部の側面および上面と直接接した状態で被着されている。続いて、導体膜１１ｂ１上に導体膜１１ｂ２をスパッタリング法等によって堆積した後、その導体膜１１ｂ２の上部を、プラグ１３ａ上面上の導体膜１１ｂ１の上面が露出する程度までＣＭＰ法等によって研磨する。この導体膜１１ｂ２は第２層配線１１ｂの主配線材料であり、例えばアルミニウムまたはアルミニウム合金からなる。プラグ１３ａの上面には導体膜１１ｂ１が接した状態で残されている。続いて、導体膜１１ｂ１，１１ｂ２上に導体膜１１ｂ３をスパッタリング法またはＣＶＤ法等によって堆積する。この導体膜１１ｂ３は、例えば上記導体膜１１ａ４と同様の材料からなり、導体膜１１ａ４と同様の機能を有する。上記プラグ１３ａの上面上において導体膜１１ｂ３は導体膜１１ｂ１と直接接している。その後、フォトレジストパターンをエッチングマスクとして用いたドライエッチング法により、導体膜１１ｂ１〜１１ｂ３をパターニングすることにより、図５に示すように、第２層配線１１ｂを形成する。本実施の形態によれば、プラグ１３ａを第２層配線１１ｂの厚さ方向に突出させ、プラグ１３ａの上に導体膜１１ｂ１を形成したことにより、プラグ１３ａの径が実効的に増大したのと同等の効果を得ることができる。例としてプラグ１３ａの直径を０．２μｍ、導体膜１１ｂ１の厚さを０．１μｍとすれば配線主材料との界面はプラグ１３ａの直径が０．４μｍであるのと同等の界面の面積を得ることが可能であり、その接触面積（または電流透過断面積）を増大させることができるので、電流密度を低減でき、プラグ１３ａと第２層配線１１ｂとの接続部でのＥＭ耐性を向上させることが可能となる。
【００１６】
次いで、図６に示すように、層間絶縁膜９ｂ上に第２層配線１１ｂを覆うように層間絶縁膜（第２絶縁膜）９ｅをＣＶＤ法等によって堆積する。層間絶縁膜９ｅは、例えば酸化シリコン膜からなる。続いて、層間絶縁膜９ｅに、第２層配線１１ｂの導体膜１１ｂ３の上面一部が露出するような平面略円形状のスルーホール（第２の孔）１２ｂを形成する。
【００１７】
次いで、図７に示すように、上記プラグ１３ａと同様に、スルーホール１２ｂ内にプラグ（第２接続部）１３ｂを形成する。プラグ１３ｂは、プラグ１３ａと同様の材料からなり、プラグ１３ｂの上部は、プラグ１３ａと同様に層間絶縁膜９ｅの上面よりも突出している。このプラグ１３ｂを、その少なくとも一部（ここではその大半）がプラグ１３ａの上面と平面的に重なるようにプラグ１３ａの直上に形成した場合には、プラグ１３ｂは導体膜１１ｂ３，１１ｂ１を介してプラグ１３ａと接続されている。すなわち、上層のプラグ１３ｂと、下層のプラグ１３ａとは、それらの間に、相対的に融点の低い導体膜１１ｂ２が介在されず、高融点金属の導体膜１１ｂ３，１１ｂ１が介在されて接続されている。続いて、前記第２層配線１１ｂと同様に第３層配線１１ｃを形成する。第３層配線１１ｃの配線構造は第２層配線１１ｂと同じである。すなわち、第３層配線１１ｃは、導体膜１１ｃ１〜１１ｃ３を有している。最下層の導体膜１１ｃ１は、上記導体膜１１ａ１，１１ｂ１と同様の材料からなり、上記導体膜１１ａ１，１１ｂ１と同様の機能を有している。この導体膜１１ｃ１は、プラグ１３ｂの突出部の側面および上面と直接接した状態で被着されている。また、導体膜１１ｃ１の上面にはプラグ１３ｂの突出状態が反映されている。この導体膜１１ｃ１上の導体膜１１ｃ２は第３層配線１１ｃの主配線材料であり、上記導体膜１１ａ３，１１ｂ２と同様の材料で同様の構造で形成されている。導体膜１１ｃ１，１１ｃ２上の導体膜１１ｃ３は、例えば上記導体膜１１ａ４，１１ｂ３と同様の材料からなり、導体膜１１ａ４，１１ｂ３と同様の機能を有する。上記プラグ１３ｂの上面上において導体膜１１ｃ３は導体膜１１ｃ１と直接接している。本実施の形態によれば、プラグ１３ｂを第３層配線１１ｃの厚さ方向に突出させたことにより、プラグ１３ｂの突出上面と突出側面とを第３層配線１１ｃと接触させることができ、その接触面積（または電流透過断面積）を増大させることができるので、電流密度を低減でき、プラグ１３ｂと第３層配線１１ｃとの接続部でのＥＭ耐性を向上させることが可能となる。また、プラグ１３ａ，１３ｂの間に、相対的に融点の低い導体膜１１ｂ２を介在せず、高融点金属の導体膜１１ｂ３，１１ｂ１のみを介在させる構造とすることにより、プラグ１３ａ，１３ｂ間を貫通する電流は主配線材料（アルミニウム等）を通過しないため、プラグ１３ａ，１３ｂの接続部でのＥＭ耐性を向上させることができる。そして、このため、プラグ１３ａ上にプラグ１３ｂを平面的に重ねて配置することができるので、配線の占有面積を低減でき、配線の集積度を向上させることができる。また、プラグ１３ａ，１３ｂの配置上の禁止事項を無くせるので、配線設計時の自動配線を容易にすることができる。
【００１８】
このため、図８および図９に示すように、スタックドビア（Ｖｉａ）形成時のマイグレーション耐性が著しく向上する効果が生じる。図８および図９は、発明者が検討した技術（図８（ａ），（ｂ））と、本願実施の形態（図９（ａ），（ｂ））との接続部の構造を比較して示した説明図である。図８（ａ），（ｂ）の配線構造でのスタックドビアにおいては、図８（ｂ）に示すように、プラグ１３ａ，１３ｂに挟まれた配線主材料の導体膜１１ｂ２を貫通して電流が流れる。この時、配線主材料の貫通方向には高マイグレーション耐性材料を持つ導体膜１１ｂ１，１１ｂ３が形成されていないためマイグレーション耐性が著しく劣る。配線主材料をアルミニウム系材料としたままこれを防止するためには電流の通過する断面積を大きくする他に手段がないためスタックドビアに挟まれた導体膜１１ｂの層の配線幅または配線長を大きく取る必要があり、このため半導体製品の集積度の向上が妨げられる。これに対して、本実施の形態で述べられた配線構造（図９（ａ），（ｂ））を採用したスタックドビアを形成した場合においては、図９（ｂ）に示すように、電流がスタックドビアで挟まれた配線中のマイグレーション耐性の低いアルミニウム系の配線主材料を通過する必要がないため、導体膜１１ｂの層はレイアウトルールに従う最小寸法でデザイン可能となるため半導体製品の集積度の向上が可能となる。
【００１９】
（実施の形態２）
図１０〜図１２は本実施の形態２の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【００２０】
まず、前記実施の形態１の図１〜図３で説明した工程を経た後、図１０に示すように、導体膜１１ｂ１〜１１ｂ３を下層から順に堆積する。本実施の形態２では、主配線材料である導体膜１１ｂ２を堆積後に研磨せず、その上に導体膜１１ｂ３を堆積する。このため、プラグ１３ａ上において、導体膜１１ｂ１，１１ｂ３の間には、主配線材料である導体膜１１ｂ２が介在されている。そして、プラグ１３ａ上の導体膜１１ｂ３の上面は、その他の領域よりも若干上方に突出されている。続いて、この導体膜１１ｂ１〜１１ｂ３を前記実施の形態１と同様にパターニングすることにより、図１１に示すように、第２層配線１１ｂを形成する。その後、前記実施の形態１と同様に層間絶縁膜９ｅを堆積し、その一部に前記実施の形態１と同様にスルーホール１２ｂを形成する。本実施の形態２では、プラグ１３ａ上部の配線材料が盛り上がっていることにより、プラグ１３ａ上部周辺で配線材料の断面積が増加する。このため、前記実施の形態１で述べた等価ビア径の拡大と相まってプラグ１３ａから第２層配線１１ｂの延在方向へ流れる電流によるＥＭＤを緩和できる。また、配線中にプラグ１３ａの材料が侵入することに起因する配線抵抗の増大を緩和できる。続いて、前記実施の形態１と同様にして図１２に示すようにプラグ１３ｂおよび第３層配線１１ｃを形成する。プラグ１３ｂも同様に第３層配線１１ｃの延在方向へ流れる電流のＥＭＤを緩和できる。
【００２１】
（実施の形態３）
図１３〜図１７は本実施の形態３の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【００２２】
まず、図１３に示すように、前記実施の形態１の図１で説明したのと同様に第１層配線１１ａを形成し、層間絶縁膜９ｂを堆積した後、フォトリソグラフィ並びにエッチング工程により平面略円形状のスルーホール（第１の孔）１２ｃを形成する。この時、本実施の形態３では、スルーホール１２ｃが第１層配線１１ａの導体膜１１ａ４，１１ａ３をも貫通し、最下層の導体膜１１ａ１に達するようにする。すなわち、スルーホール１２ｃの底面からは導体膜１１ａ１が露出され、スルーホール１２ｃの側面からは導体膜１１ａ３，１１ａ４も露出されている。
【００２３】
次いで、図１４に示すように、前記実施の形態１と同様にスルーホール１２ｃ内にプラグ１３ａを形成する。本実施の形態３では、プラグ１３ａの下部が第１層配線１１ａの厚さ方向に突き出している。すなわち、プラグ１３ａは、その下部の突出側面が導体膜１１ａ３，１１ａ４に接触され、プラグ１３ａの下面が導体膜１１ａ１に接触されて、第１層配線１１ａと接続されている。したがって、本実施の形態３においても、プラグ１３ａの突出下面と突出側面とを第１層配線１１ａと接触させることができ、その接触面積（または電流透過断面積）を増大させることができるので、電流密度を低減でき、プラグ１３ａと第１層配線１１ａとの接続部でのＥＭ耐性を向上させることが可能となる。
【００２４】
続いて、前記実施の形態１と同様に、層間絶縁膜９ｂおよびプラグ１３ａ上に導体膜１１ｂ１〜１１ｂ３を堆積した後、前記実施の形態１と同様に導体膜１１ｂ１〜１１ｂ３をパターニングすることにより、図１５に示すように、第２層配線１１ｂを形成する。前記実施の形態１ではプラグ１３ａ形成後、層間絶縁膜９ｂをエッチバックすることでプラグ１３ａの上部を突出させたが、本実施の形態３ではそのエッチバック工程を施さずプラグ１３ａの上部を突出させない例を示した。したがって、本実施の形態３では、第２層配線１１ｂの底面の導体膜１１ｂ１がプラグ１３ａの上面のみと接触されて、第２層配線１１ｂとプラグ１３ａとが電気的に接続されている。その後、前記実施の形態１と同様に、層間絶縁膜９ｅを堆積した後、図１６に示すように、スルーホール（第２の孔）１２ｄを形成する。この時、本実施の形態３では、スルーホール１２ｄが第２層配線１１ｂの導体膜１１ｂ３，１１ｂ２をも貫通し、最下層の導体膜１１ｂ１に達するようにする。すなわち、スルーホール１２ｄの底面からは導体膜１１ｂ１が露出され、スルーホール１２ｄの側面からは導体膜１１ｂ２，１１ｂ３も露出されている。
【００２５】
次いで、図１６に示すように、前記実施の形態１と同様にスルーホール１２ｄ内にプラグ１３ｂを形成する。本実施の形態３では、プラグ１３ｂの下部が第２層配線１１ｂの厚さ方向に突き出している。すなわち、プラグ１３ｂは、その下部の突出側面が導体膜１１ｂ２，１１ｂ３に接触され、プラグ１３ｂの下面が導体膜１１ｂ１に接触されて、第２層配線１１ｂと接続されている。したがって、本実施の形態３においても、プラグ１３ｂの突出下面と突出側面とを第２層配線１１ｂと接触させることができ、その接触面積（または電流透過断面積）を増大させることができるので、電流密度を低減でき、プラグ１３ｂと第２層配線１１ｂとの接続部でのＥＭ耐性を向上させることが可能となる。また、本実施の形態３においても、プラグ１３ａ，１３ｂの間に、相対的に融点の低い導体膜１１ｂ２を介在せず、高融点金属の導体膜１１ｂ１のみを介在させる構造とすることにより、プラグ１３ａ，１３ｂ間を貫通する電流は主配線材料（アルミニウム等）を通過しないため、プラグ１３ａ，１３ｂの接続部でのＥＭ耐性を向上させることができる。そして、このため、プラグ１３ａ上にプラグ１３ｂを平面的に重ねて配置することができるので、配線の占有面積を低減でき、配線の集積度を向上させることができる。また、プラグ１３ａ，１３ｂの配置上の禁止事項を無くせるので、配線設計時の自動配線を容易にすることができる。
【００２６】
続いて、前記実施の形態１と同様に、層間絶縁膜９ｅおよびプラグ１３ｂ上に導体膜１１ｃ１〜１１ｃ３を堆積した後、前記実施の形態１と同様に導体膜１１ｃ１〜１１ｃ３をパターニングすることにより、図１７に示すように、第３層配線１１ｃを形成する。前記実施の形態１ではプラグ１３ｂ形成後、層間絶縁膜９ｅをエッチバックすることでプラグ１３ｂの上部を突出させたが、本実施の形態３ではそのエッチバック工程を施さずプラグ１３ｂの上部を突出させない例を示した。したがって、本実施の形態３では、第３層配線１１ｃの底面の導体膜１１ｃ１がプラグ１３ｂの上面のみと接触されて、第３層配線１１ｃとプラグ１３ｂとが電気的に接続されている。また、本実施の形態３では、第３層配線１１ｃのプラグ１３ｂが接続される部分でのＥＭ耐性を向上させるべく、第３層配線１１ｃの最下層の導体膜１１ｃ１の厚さが、前記実施の形態１の場合よりも厚くされている。また、第２層配線１１ｂでは、プラグ１３ｂの一部が第２層配線１１ｂの厚さ方向に貫通する構造としたことによりプラグ１３ｂの接続部でのＥＭ耐性を向上させることができるので、第２層配線１１ｂの最下層の導体膜１１ｂ１の厚さを第３層配線１１ｃの最下層の導体膜１１ｃ１の厚さの半分程度にできる。これ以降の製造工程は前記実施の形態１と同じなので説明を省略する。
【００２７】
本実施の形態３によれば、前記実施の形態１で得られた効果の他に、以下の効果を得ることができる。すなわち、プラグ１３ａ，１３ｂの上部を突出させるためのエッチバック工程を無くしたことにより、半導体装置の製造工程数を低減でき、半導体装置の製造時間の短縮および製造コストの低減を図ることができる。
【００２８】
（実施の形態４）
図１８〜図２１は本実施の形態４の半導体装置の製造工程中におけるウエハの配線層の要部断面図を示している。
【００２９】
まず、図１８に示すように、前記実施の形態１の図１で説明したのと同様に第１層配線１１ａを形成し、層間絶縁膜９ｂを堆積した後、前記実施の形態３と同様にスルーホール１２ｃを形成し、そのスルーホール１２ｃ内に前記実施の形態３と同様にプラグ１３ａを形成する。プラグ１３ａの下部は、前記実施の形態３と同様に第１層配線１１ａの厚さ方向に突出されており、その突出底面は第１層配線１１ａの最下層の導体膜１１ａ１と接触され、プラグ１３ａの突出側面は第１層配線１１ａの導体膜１１ａ３，１１ａ４と接触されている。これにより、前記実施の形態３と同様にＥＭ耐性を向上できる。続いて、層間絶縁膜９ｂの上部をドライエッチング法等によってエッチバックすることにより、プラグ１３ａの上部を突出させる。その後、図１９に示すように、前記実施の形態２と同様に層間絶縁膜９ｂ上に第２層配線１１ｂを形成する。プラグ１３ａの上部は、前記実施の形態２と同様に第２層配線１１ｂの厚さ方向に突出されている。これにより、前記実施の形態１，２と同様にＥＭ耐性を向上できる。この段階ではプラグ１３ａ上に、第２層配線１１ｂの主配線材料である導体膜１１ｂ２が残されている。
【００３０】
次いで、図２０に示すように、前記実施の形態１と同様に層間絶縁膜９ｅを堆積した後、前記実施の形態３と同様にスルーホール１２ｄを形成し、そのスルーホール１２ｄ内に前記実施の形態３と同様にプラグ１３ｂを形成する。プラグ１３ｂは、その少なくとも一部（ここでは大半）が下層のプラグ１３ａと平面的に重なるように形成されている。プラグ１３ｂの下部は、前記実施の形態３と同様に第２層配線１１ｂの厚さ方向に突出されており、その突出底面は第２層配線１１ｂの最下層の導体膜１１ｂ１と接触され、プラグ１３ｂの突出側面は第２層配線１１ｂの導体膜１１ｂ２，１１ｂ３と接触されている。これにより、前記実施の形態３と同様にＥＭ耐性を向上できる。プラグ１３ｂとプラグ１３ａとの間には、第２層配線１１ｂの主配線材料である導体膜１１ｂ２は介在されていない。すなわち、プラグ１３ｂは導体膜１１ｂ１のみを介してプラグ１３ａと接続されている。これにより、前記実施の形態１〜３と同様にＥＭ耐性を向上できる。続いて、層間絶縁膜９ｅの上部をドライエッチング法等によってエッチバックすることにより、プラグ１３ｂの上部を突出させる。その後、図２１に示すように、層間絶縁膜９ｅ上に第３層配線１１ｃを形成する。プラグ１３ｂの上部は、前記実施の形態２と同様に第３層配線１１ｃの厚さ方向に突出されているが、ここでは、プラグ１３ｂ上に、第３層配線１１ｃの主配線材料である導体膜１１ｃ２が残されている。第３層配線１１ｃは、最上層配線であり、この第３層配線１１ｃに対してその上層からプラグが接続されることもないので、プラグ１３ｂ上に導体膜１１ｃ２を残しておいてもＥＭ上の問題も生じ難いし、プラグ１３ｂ上に導体膜１１ｃ２を残しておくことにより、第３層配線１１ｃの配線抵抗を低減できる。これ以降の製造工程は前記実施の形態１と同様なので説明を省略する。
【００３１】
本実施の形態４によれば、前記実施の形態１〜３で得られたのと同様の効果を得ることができる。
【００３２】
（実施の形態５）
本実施の形態５では、プラグの上部を突出させる方法の変形例を説明する。図２２および図２３は、本実施の形態５の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【００３３】
本実施の形態５では、まず、図２２に示すように、層間絶縁膜９ｂ上にエッチバック用膜１５をＣＶＤ法等により堆積する。エッチバック用膜１５は、層間絶縁膜９ｂやプラグに対してエッチング選択比を大きくとれる材料からなり、例えば窒化シリコン膜（Ｓｉ３Ｎ４等）、ポリシリコン膜または金属膜等からなる。続いて、前記実施の形態１等と同様に層間絶縁膜９ｂおよびエッチバック用膜１５にスルーホール１２ａを形成した後、前記実施の形態１等と同様にスルーホール１２ａ内にプラグ１３ａを形成する。その後、エッチバック用膜１５を、図２３に示すように、選択的にエッチング除去する。この時、エッチバック用膜１５と層間絶縁膜９ｂとのエッチング選択比が大きくなるような条件でエッチングすることにより、エッチング制御性を向上できる。すなわち、プラグ１３ａの突出量をエッチバック用膜１５の厚さで設定できる。したがって、プラグ１３ａの突出量の精度を向上させることができる。また、エッチバック用膜１５を選択的にエッチングできるので、下層の層間絶縁膜９ｂの損傷および凹凸を低減できる。この時のエッチング方法は、ドライエッチングでもウエットエッチングでも良い。また、層間絶縁膜９ｂとエッチバック用膜１５との中途にエッチングのストッパ膜を形成し、プラグ１３ａを形成後にストッパ膜より上層のエッチバック用膜１５をストッパ膜までエッチングしてプラグ１３ａの上部を突出させた後に、ストッパ膜を除去することによっても同等の効果を得られることは言うまでもない。ストッパ膜を絶縁材料で形成した場合には、ストッパ膜を残したままの構造としても良い。これ以降は前記実施の形態１〜４と同様なので説明を省略する。
【００３４】
本実施の形態５でも、前記実施の形態１〜４と同様の効果を得ることができる。
【００３５】
（実施の形態６）
本実施の形態６では、配線構造の変形例を説明する。図２４および図２５は、本実施の形態６の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【００３６】
本実施の形態６では、まず、前記実施の形態１の図１〜図３や実施の形態５の図２２および図２３等と同様の工程を経た後、図２４に示すように、層間絶縁膜９ｂ上に導体膜１１ｂ１，１１ｂ２を前記実施の形態１と同様に堆積する。続いて、前記実施の形態１の図４で説明したのと同様に導体膜１１ｂ２の上部をＣＭＰ法により除去する。この時、本実施の形態６では、プラグ１３ａ上面上に導体膜１１ｂ１が残されないように、すなわち、プラグ１３ａの上面が露出されるように、導体膜１１ｂ２を除去する。その後、導体膜１１ｂ１，１１ｂ２およびプラグ１３ａ上面上に導体膜１１ｂ３を前記実施の形態１と同様に堆積する。このため、本実施の形態６では、プラグ１３ａ上面に最上の導体膜１１ｂ３が直接接する構造となる。これ以降は、前記実施の形態１〜５と同様なので説明を省略する。
【００３７】
本実施の形態６でも、前記実施の形態１〜５と同様の効果を得ることができる。
【００３８】
（実施の形態７）
本実施の形態７では、配線構造の変形例を説明する。図２６は本実施の形態７の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【００３９】
本実施の形態７では、図２６に示すように、スルーホール１２ｃが第１層配線１１ａにおける導体膜１１ａ３の厚さ方向の途中深さ位置まで穿孔されている。このため、スルーホール１２ｃ内に埋め込まれたプラグ１３ａは、その下面が導体膜１１ａ３に接した状態とされており、プラグ１３ａの下面と導体膜１１ａ１との間には主配線材料の導体膜１１ａ３が残されている。
【００４０】
本実施の形態７によれば、前記実施の形態３，４と比較するとプラグ１３ａと第１層配線１１ａとの接続部分でのＥＭ耐性は低下するものの通常の配線構造に比べればプラグ１３ａと第１層配線１１ａとの接続部分でのＥＭ耐性を向上させることができる。
【００４１】
（実施の形態８）
本実施の形態８では、配線構造の他の変形例を説明する。図２７は、本実施の形態８の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【００４２】
本実施の形態８では、図２７に示すように、スルーホール１２ｃが第１層配線１１ａを完全に貫通している。このため、スルーホール１２ｃ内に埋め込まれたプラグ１３ａは、その下面が下層のストッパ膜１６に接した状態とされており、プラグ１３ａと第１層配線１１ａとの接続はプラグ１３ａ下部の配線内突出側面を通じてなされている。ストッパ膜１６は、層間絶縁膜９ａと第１層配線１１ａとの間に形成されており、スルーホール１２ｃを穿孔する際の掘り過ぎを防止するための機能を有する膜で、その機能上、導体膜１１ａ１，１１ａ３，１１ａ４に対してエッチング選択比を大きく取れる絶縁材料からなることが好ましい。
【００４３】
本実施の形態８によれば、前記実施の形態１〜７と同様に、プラグ１３ａと第１層配線１１ａとの接続部でのＥＭ耐性を向上させることができる。
【００４４】
（実施の形態９）
本実施の形態９では、前記実施の形態４の変形例を説明する。図２８は、本実施の形態９の半導体装置の製造工程中におけるウエハ上の配線層の要部断面図を示している。
【００４５】
本実施の形態９では、図２８に示すように、プラグ１３ｂが下層のプラグ１３ａから離れた位置に形成されており、プラグ１３ａとは平面的に重ならないように形成されている。この例のようにプラグを上下に重ねない場合においても、プラグ１３ａ，１３ｂの上層の第２層配線１１ｂ、第３層配線１１ｃに対する突出を、導体膜１１ｂ１，１１ｃ１の層の高マイグレーション耐性層によりプラグ１３ａ，１３ｂを被覆することによりプラグ１３ａ，１３ｂの径が等価的に増大したのと同等の効果を生むことができ、ビア接続部のマイグレーション耐性を向上することが可能である。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４７】
例えば半導体装置内の全ての異層のプラグ同士を重ねて配置しなければならない訳ではなく、前記実施の形態１〜８で説明したように異層のプラグ同士を重ねて配置した箇所と、前記実施の形態９で説明したように異層のプラグ同士を重ねずに互いに離れるように配置した箇所とが同一の半導体装置内に混在されていても良い。この場合、通常の配線構造のみで構成される場合に比べて配線のＥＭ耐性を向上させることができる。
【００４８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳ回路を有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【００４９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５０】
すなわち、互いに異なる層に設けられ、かつ、平面的に少なくとも一部が重なるように配置された第１接続部および第２接続部の少なくとも一方の一部が、前記第１接続部および第２接続部の間に設けられた配線の厚さ方向に突出されており、前記第１接続部と第２接続部とが前記配線の一部を介して接続されている構成を有することにより、配線のマイグレーション耐性を向上させることができる。
【００５１】
また、異層の第１、第２接続部が平面的に重なるように配置できるので、配線の集積度を向上させることができる。
【００５２】
さらに、異層の第１、第２接続部が平面的に重なるように配置できるので、配線設計を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２】図１に続く半導体装置の製造工程中における配線層の要部断面図である。
【図３】図２に続く半導体装置の製造工程中における配線層の要部断面図である。
【図４】図３に続く半導体装置の製造工程中における配線層の要部断面図である。
【図５】図４に続く半導体装置の製造工程中における配線層の要部断面図である。
【図６】図５に続く半導体装置の製造工程中における配線層の要部断面図である。
【図７】図６に続く半導体装置の製造工程中における配線層の要部断面図である。
【図８】異層ビアに挟まれた配線層を貫通する電流の説明図であって、（ａ），（ｂ）は本発明者が検討した半導体装置の接続部の構成の説明図である。
【図９】異層ビアに挟まれた配線層を貫通する電流の説明図であって、（ａ），（ｂ）は本発明の一実施の形態である半導体装置の接続部の構成の説明図である。
【図１０】本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの配線層の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における配線層の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における配線層の要部断面図である。
【図１３】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における配線層の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における配線層の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における配線層の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における配線層の要部断面図である。
【図１８】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における配線層の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における配線層の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における配線層の要部断面図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における配線層の要部断面図である。
【図２４】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における配線層の要部断面図である。
【図２６】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図２７】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【図２８】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの配線層の要部断面図である。
【符号の説明】
９ａ，９ｂ，９ｅ  層間絶縁膜
１０  コンタクトホール
１１ａ  第１層配線
１１ａ１，１１ａ３，１１ａ４  導体膜
１１ｂ  第２層配線
１１ｂ１〜１１ｂ３  導体膜
１１ｃ  第３層配線
１１ｃ１〜１１ｃ３  導体膜
１２ａ〜１２ｄ  スルーホール
１３ａ  プラグ（第１接続部）
１３ｂ  プラグ（第２接続部）
１５  エッチバック用膜
１６  ストッパ膜
【図１】
2004165526.tif 000003
【図２】
2004165526.tif 000004
【図３】
2004165526.tif 000005
【図４】
2004165526.tif 000006
【図５】
2004165526.tif 000007
【図６】
2004165526.tif 000008
【図７】
2004165526.tif 000009
【図８】
2004165526.tif 000010
【図９】
2004165526.tif 000011
【図１０】
2004165526.tif 000012
【図１１】
2004165526.tif 000013
【図１２】
2004165526.tif 000014
【図１３】
2004165526.tif 000015
【図１４】
2004165526.tif 000016
【図１５】
2004165526.tif 000017
【図１６】
2004165526.tif 000018
【図１７】
2004165526.tif 000019
【図１８】
2004165526.tif 000020
【図１９】
2004165526.tif 000021
【図２０】
2004165526.tif 000022
【図２１】
2004165526.tif 000023
【図２２】
2004165526.tif 000024
【図２３】
2004165526.tif 000025
【図２４】
2004165526.tif 000026
【図２５】
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【図２６】
2004165526.tif 000028
【図２７】
2004165526.tif 000029
【図２８】
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