(57)【要約】【課題】シフトレジスタを制御する制御信号の電流消費を低減する。【解決手段】セルアレイ１ａ，１ｂ，…は、メモリセルを所定の行ごとにブロック化したセルアレイである。シフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…は、セルアレイ１ａ，１ｂ，…のワード線ごとに設けられ、リフレッシュするワード線を選択するための選択信号を、制御信号ｃｎｔｒ１，ｃｎｔｒ２，…に応じて順次入力して出力する。シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…は、セルアレイ１ａ，１ｂ，…ごとに設けられ、リフレッシュが終了するセルアレイ１ａ，１ｂ，…のシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に出力している制御信号ｃｎｔｒ１，ｃｎｔｒ２，…の出力を停止し、次にリフレッシュするセルアレイ１ａ，１ｂ，…のシフトレジスタ４ａ，４ｂ，４ｃ，…に制御信号ｃｎｔｒ１，ｃｎｔｒ２，…を出力する。【選択図】        図１
2004280957.tif 000002
【特許請求の範囲】
【請求項１】
記憶したデータをリフレッシュする半導体記憶装置において、
メモリセルを所定の行ごとにブロック化したセルアレイと、
前記セルアレイのワード線ごとに設けられ、リフレッシュする前記ワード線を選択するための選択信号を、制御信号に応じて順次入力して出力するシフトレジスタと、
前記セルアレイごとに設けられ、前記リフレッシュが終了する前記セルアレイの前記シフトレジスタに出力している前記制御信号の出力を停止し、次にリフレッシュする前記セルアレイの前記シフトレジスタに前記制御信号を出力するシフトレジスタ制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記シフトレジスタ制御回路は、前記リフレッシュが終了する前記セルアレイの前記シフトレジスタが出力する最後のワード線の前記選択信号を、次にリフレッシュする前記セルアレイの前記シフトレジスタに出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線は、メインワード線とサブワード線とに階層化されており、
前記シフトレジスタ制御回路は、前記リフレッシュ対象となっているメモリセルアレイにおける前記サブワード線の全てのリフレッシュが終了したとき、次のリフレッシュ対象となる前記メモリセルアレイのシフトレジスタに前記制御信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ワード線は、メインワード線とサブワード線とに階層化されており、前記メインワード線のアドレスが前記セルアレイにおいて一巡したとき、前記サブワード線のアドレスが進められることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記セルアレイは、複数にブロック化され、前記ブロック化された一部のセルアレイ間においてパーシャルリフレッシュを行うパーシャルリフレッシュ制御回路を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記パーシャルリフレッシュ制御回路は、前記リフレッシュが前記セルアレイのリフレッシュ開始点に戻ったとき、パーシャルリフレッシュの要求を受け付けることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記パーシャルリフレッシュ制御回路は、前記リフレッシュを行っていた周期を、前記セルアレイの全領域に対する前記パーシャルリフレッシュが行われる領域の比に分周することを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記パーシャルリフレッシュ制御回路は、前記パーシャルリフレッシュが終了するとき、前記リフレッシュする領域を全セルアレイの領域に戻してから、前記リフレッシュを行う周期に戻すことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記サブワード線のアドレスは、間引いて進められることを特徴とする請求項４記載の半導体記憶装置。
【請求項１０】
前記セルアレイがリフレッシュされている間は、前記セルアレイの外部／内部アドレス切替え信号を、内部アドレスを参照するように維持することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に記憶したデータをリフレッシュする半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置は、リーク電流によりデータの蓄積電荷が徐々に失われるため、一定時間ごとに同一データを繰り返し書き込むリフレッシュ動作が必要となる。
【０００３】
従来、このような半導体記憶装置において、リフレッシュするアドレスを生成するアドレスカウンタは、バイナリカウンタによって２のべき乗のアドレスを生成するのが一般的である。そのため、メモリ容量が２のべき乗でない場合、アドレスカウンタは、実際に存在するメモリアドレスとの差分だけ無駄なカウントをし、非効率的な動作をしてしまう。そこで、メモリセルアレイのワード線に対応してシフトレジスタを設け、このシフトレジスタでリフレッシュするアドレスを順次出力し、効率的に動作を行う半導体記憶装置がある。（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３１１４８７号公報（第４頁−第５頁、第１図−第３図）
【０００５】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置では、シフトレジスタを制御する制御信号が全てのシフトレジスタで共通に入力されており、メモリ容量が大きくなるにつれ、制御信号を駆動させることによる電流消費が大きくなるという問題点があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、シフトレジスタの制御信号の電流消費を低減した半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、記憶したデータをリフレッシュする半導体記憶装置において、メモリセルを所定の行ごとにブロック化したセルアレイ１ａ，１ｂ，…と、セルアレイ１ａ，１ｂ，…のワード線ＷＬ０〜ＷＬｎごとに設けられ、リフレッシュするワード線ＷＬ０〜ＷＬｎを選択するための選択信号を、制御信号ｃｎｔｒ１，ｃｎｔｒ２，…に応じて順次入力して出力するシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…と、セルアレイ１ａ，１ｂ，…ごとに設けられ、リフレッシュが終了するセルアレイ１ａ，１ｂ，…のシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に出力している制御信号ｃｎｔｒ１，２，…の出力を停止し、次にリフレッシュするセルアレイ１ａ，１ｂ，…のシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に制御信号ｃｎｔｒ１，２，…を出力するシフトレジスタ制御回路４ａ，４ｂ，４ｃ，…と、を有することを特徴とする半導体記憶装置が提供される。
【０００８】
このような半導体記憶装置によれば、シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…によって、セルアレイ１ａ，１ｂ，…ごとのシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に制御信号ｃｎｔｒ１，ｃｎｔｒ２，…を出力し、リフレッシュするワード線を選択するための選択信号を出力させるようにした。これにより、シフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に出力する制御信号ｃｎｔｒ１，ｃｎｔｒ２，…の電流消費を低減する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の半導体記憶装置の原理を説明する原理図である。図に示すように、半導体記憶装置は、セルアレイ１ａ，１ｂ，…、シフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…、及びシフトレジスタ制御回路４ａ，４ｂ，４ｃ，…を有している。
【００１０】
セルアレイ１ａ，１ｂ，…は、行列状に配置されたメモリセルが、所定の行ごとにブロック化されたメモリセルアレイである。セルアレイ１ａ，１ｂ，…は、ワード線ＷＬ０，ＷＬ１，…，ＷＬｎを有している。
【００１１】
シフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…は、セルアレイ１ａ，１ｂ，…のワード線ＷＬ０，ＷＬ１，…，ＷＬｎごとに設けられ、入出力において縦続接続されている。シフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…は、シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…から出力される制御信号ｃｎｔｒ１，ｃｎｔｒ２，…に応じて、リフレッシュするワード線ＷＬ０，ＷＬ１，…，ＷＬｎを選択するための選択信号を、順次前段のシフトレジスタから入力し、後段のシフトレジスタに順次出力する。
【００１２】
シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…は、セルアレイ１ａ，１ｂ，…ごとに設けられている。シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…は、セルアレイ１ａ，１ｂ，…ごとのシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に制御信号ｃｎｔｒ１，ｃｎｔｒ２，…を出力する。シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…は、セルアレイ１ａ，１ｂ，…のリフレッシュが終了すると、そのリフレッシュが終了したセルアレイ１ａ，１ｂ，…のシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…への制御信号ｃｎｔｒ１，ｃｎｔｒ２，…の出力を停止する。そして、次のリフレッシュ対象となるセルアレイ１ａ，１ｂ，…のシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に制御信号ｃｎｔｒ１，ｃｎｔｒ２，…を出力する。
【００１３】
以下、原理図の動作について説明する。セルアレイ１ａがリフレッシュ対象になっているとする。シフトレジスタ２ａ〜２ｎは、シフトレジスタ制御回路４ａから出力される制御信号ｃｎｔｒ１に応じて、セルアレイ１ａのワード線ＷＬ０，ＷＬ１，…，ＷＬｎを選択するための選択信号を順次入力し出力する。
【００１４】
セルアレイ１ａのリフレッシュが終了すると、シフトレジスタ制御回路４ａは、シフトレジスタ２ａ〜２ｎへの制御信号ｃｎｔｒ１の出力を停止する。そして、シフトレジスタ制御回路４ｂは、次にリフレッシュ対象となるセルアレイ１ｂのシフトレジスタ３ａ〜３ｎに制御信号ｃｎｔｒ２を出力する。シフトレジスタ３ａ〜３ｎは、シフトレジスタ制御回路４ｂから出力される制御信号ｃｎｔｒ２に応じて、セルアレイ１ｂのワード線ＷＬ０，ＷＬ１，…，ＷＬｎを選択するための選択信号を順次入力し出力する。
【００１５】
このように、シフトレジスタ制御回路４ａ，４ｂ，４ｃ，…によって、セルアレイ１ａ，１ｂ，…ごとのシフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に制御信号ｃｎｔｒ１，ｃｎｔｒ２，…を出力し、リフレッシュするワード線ＷＬ０，ＷＬ１，…，ＷＬｎを選択するための選択信号を順次出力させるようにした。これにより、シフトレジスタ２ａ〜２ｎ，３ａ〜３ｎ，…に出力する制御信号ｃｎｔｒ１，ｃｎｔｒ２，…の電流消費を低減することができる。
【００１６】
次に、本発明の第１の実施の形態について説明する。図２は、第１の実施の形態に係る半導体記憶装置の回路図である。図に示すように、半導体記憶装置は、セルアレイ１１ｘ，１１ａ，１１ｂ，…、Ｓ／Ａ（センスアンプ）１２ａ，１２ｂ，…、ワード線デコーダ（ｍｗｌｄｅｃ）１３ａ〜１３ｎ，１４ａ，１４ｂ，…、ワード線ドライバ（ｍｗｌｄｒｖ）１５ａ〜１５ｏ，１６ａ，１６ｂ，…、冗長回路１７ａ〜１７ｏ，１８ａ，１８ｂ，…、シフトレジスタ１９ａ〜１９ｎ，２０ａ，２０ｂ，…、シフトスイッチ２１ａ，２１ｂ，…、ＲＢＬＫ（ＲＯＷ  ＢＬＯＣＫ）ラッチ回路２２ａ，２２ｂ，…、シフト信号生成回路２３ａ，２３ｂ，…、制御信号生成回路２４ａ，２４ｂ，…を有している。
【００１７】
セルアレイ１１ｘ，１１ａ，１１ｂ，…は、行列状に配置されたメモリセルを、所定の行（ワード線）ごとにブロック化したメモリセルアレイである。セルアレイ１１ｘ，１１ａ，１１ｂ，…は、ワード線ごとにブロック化されているので、各々共通のメインワード線アドレス及びサブワード線アドレスを有している。また、ビット線アドレスは、セルアレイ１１ｘ、セルアレイ１１ａ、セルアレイ１１ｂ，…と続いている。
【００１８】
セルアレイ１１ａのメインワード線は、ワード線ドライバ１５ａ〜１５ｏによって駆動される。セルアレイ１１ｂのメインワード線は、ワード線ドライバ１６ａ，１６ｂ，…によって駆動される。
【００１９】
センスアンプ（Ｓ／Ａ）１２ａ，１２ｂ，…は、セルアレイ１１ｘ，１１ａ，１１ｂ，…のビット線に出力される電圧を検出し増幅する。センスアンプ１２ａ，１２ｂ，…は、シェアード方式であり、セルアレイ１１ｘ，１１ａ，１１ｂ，…の（ビット線アドレスが続く）両隣のセルアレイで共有される。例えば、図２において、センスアンプ１２ｂは、セルアレイ１１ａと（ビット線アドレスが続く）セルアレイ１１ｂとで共有される。
【００２０】
センスアンプ１２ａ，１２ｂ，…は、外部からの要求によって、データのリード・ライトの対象となった側のセルアレイ１１ａ，１１ｂ，…のビット線の電圧を検出し増幅する。また、センスアンプ１２ａ，１２ｂ，…は、リフレッシュ対象となった側のセルアレイ１１ｘ，１１ａ，１１ｂ，…のビット線の電圧を検出し増幅する。例えば、セルアレイ１１ａが、リフレッシュ対象となった場合、センスアンプ１２ａは、セルアレイ１１ａのビット線の電圧を検出して増幅する。センスアンプ１２ｂは、セルアレイ１１ａのビット線の電圧を検出して増幅する。
【００２１】
ワード線デコーダ１３ａ〜１３ｎ，１４ａ，１４ｂ，…は、セルアレイ１１ａ，１１ｂ，…ごとに対応して設けられている。ワード線デコーダ１３ａ〜１３ｎは、セルアレイ１１ａに対応して設けられ、ワード線デコーダ１４ａ，１４ｂ，…は、セルアレイ１１ｂに対応して設けられている。
【００２２】
ワード線デコーダ１３ａ〜１３ｎは、ＲＢＬＫラッチ回路２２ａから出力されるアドレス切替え信号ｓｒｅｆｃｘ／ｚ１が入力される。また、ワード線デコーダ１３ａ〜１３ｎは、外部から指定される通常アドレスｒａａｚ０〜ｒａａｚ７及び通常アドレスｒａｂｚ０〜ｒａｂｚ７が入力される。また、ワード線デコーダ１３ａは、シフトスイッチ２１ａから出力されるリフレッシュ信号ｒｅｆａ０００が入力される。ワード線デコーダ１３ｂは、シフトレジスタ１９ａから出力されるリフレッシュ信号ｒｅｆａ００１が入力される。以下、同様にして、ワード線デコーダ１３ｎは、シフトレジスタ１９ｍから出力されるリフレッシュ信号ｒｅｆａ０６３が入力される。
【００２３】
アドレス切替え信号ｓｒｅｆｃｘ／ｚ１，ｓｒｅｆｃｘ／ｚ２は、リフレッシュ要求及び外部からデータのリード・ライト要求を示す信号である。通常アドレスｒａａｚ０〜ｒａａｚ７は、外部から指定される下位のアドレスを、通常アドレスｒａｂｚ０〜ｒａｂｚ７は、外部から指定される上位のアドレスを示している。リフレッシュ信号ｒｅｆａ０００〜ｒｅｆａ０６３は、セルアレイ１１ａのメインワード線をリフレッシュするための信号である。リフレッシュ信号ｒｅｆａ１００，ｒｅｆａ１０１，…は、セルアレイ１１ｂのメインワード線をリフレッシュするための信号である。
【００２４】
ワード線デコーダ１３ａ〜１３ｎは、アドレス切替え信号ｓｒｅｆｃｘ／ｚ１に応じて、通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７、又は、リフレッシュ信号ｒｅｆａ０００〜ｒｅｆａ０６３をデコードし、セルアレイ１１ａのメインワード線を駆動するための信号を冗長回路１７ａ〜１７ｏに出力する。具体的には、ワード線デコーダ１３ａ〜１３ｎは、リフレッシュ要求を示すアドレス切替え信号ｓｒｅｆｃｘ／ｚ１が出力された場合（アドレス切替え信号ｓｒｅｆｃｘ１がＬ状態、アドレス切替え信号ｓｒｅｆｃｚ１がＨ状態）、リフレッシュ信号ｒｅｆａ０００〜ｒｅｆａ０６３により選択され、メインワード線を駆動するための信号を冗長回路１７ａ〜１７ｏに出力する。ワード線デコーダ１３ａ〜１３ｎは、データのリード・ライト要求を示すアドレス切替え信号ｓｒｅｆｃｘ／ｚ１が出力された場合（アドレス切替え信号ｓｒｅｆｃｘ１がＨ状態、アドレス切替え信号ｓｒｅｆｃｚ１がＬ状態）、通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７をデコードし、メインワード線を駆動するための信号を冗長回路１７ａ〜１７ｏに出力する。
【００２５】
ワード線デコーダ１４ａ，１４ｂ，…は、ワード線デコーダ１３ａ〜１３ｎと同様にして、ＲＢＬＫラッチ回路２２ｂから出力されるアドレス切替え信号ｓｒｅｆｃｘ／ｚ２に応じて、通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７をデコードするか、又は、リフレッシュ信号ｒｅｆａ１００，ｒｅｆａ１０１，…により選択される。そして、ワード線デコーダ１４ａ，１４ｂ，…は、セルアレイ１１ｂのメインワード線を駆動するための信号を冗長回路１８ａ，１８ｂに出力する。
【００２６】
図３は、ワード線デコーダの回路図の一例である。図に示すように、ワード線デコーダ１３ａは、トランジスタＭ１ａ〜１ｎ，Ｍ２〜Ｍ４を有している。トランジスタＭ１ａ〜１ｎは、ｐチャネル及びｎチャネルのＭＯＳトランジスタである。トランジスタＭ２〜Ｍ４は、ｎチャネルのＭＯＳトランジスタである。
【００２７】
トランジスタＭ１ａ〜Ｍ１ｎは、ソース、ドレインにおいて直列接続されている。トランジスタＭ１ａのソース又はドレインは、冗長回路１７ａ，１７ｂと接続されている。トランジスタＭ１ａ〜Ｍ１ｎのゲートは、通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７が入力される。トランジスタＭ１ａ〜Ｍ１ｎは、ゲートに所定の通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７が入力されることによって、トランジスタＭ１ａ−トランジスタＭ１ｎ間がオンする。
【００２８】
トランジスタＭ２のゲートは、アドレス切替え信号ｓｒｅｆｃｘ１が入力される。トランジスタＭ２のソースには、通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７が確定したとき、リフレッシュ信号ｒｅｆａ０００が確定したときに出力される電圧ｂｋｅｘが入力される。トランジスタＭ２は、データのリード・ライト要求を示すＨ状態のアドレス切替え信号ｓｒｅｆｃｘ１が入力された場合、ソース−ドレイン間をオンする。このとき、相補信号のアドレス切替え信号ｓｒｅｆｃｚ１はＬ状態となり、トランジスタＭ４はオフする。
【００２９】
すなわち、トランジスタＭ２にデータのリード・ライト要求を示すＨ状態のアドレス切替え信号ｓｒｅｆｃｘ１が入力され、トランジスタＭ１ａ〜Ｍ１ｎに所定の通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７が入力されたとき、トランジスタＭ１ａ〜Ｍｎ，Ｍ２はオンし、トランジスタＭ１ａに電圧ｂｋｅｘが出力される。トランジスタＭ１ａに出力された電圧ｂｋｅｘは、ワード線を選択するためのワード線ドライブ信号ｐｍｗｌｘとして冗長回路１７ａ，１７ｂに出力される。
【００３０】
トランジスタＭ３のソースは、トランジスタＭ４のドレインと接続されている。トランジスタＭ３のゲートは、リフレッシュ信号ｒｅｆａ０００が入力される。トランジスタＭ３のドレインは、トランジスタＭ１ａのドレインと接続されている。トランジスタＭ４のゲートは、アドレス切替え信号ｓｒｅｆｃｚ１が入力される。トランジスタＭ４のソースには、リフレッシュ信号ｒｅｆａ０００が確定したときに出力される電圧ｂｋｅｘが入力される。
【００３１】
すなわち、トランジスタＭ４にリフレッシュ要求を示すＨ状態のアドレス切替え信号ｓｒｅｆｃｚ１が入力され、トランジスタＭ３にリフレッシュ信号ｒｅｆａ０００が入力されたとき、トランジスタＭ３，Ｍ４はオンし、トランジスタＭ３のドレインに電圧ｂｋｅｘが出力される。トランジスタＭ３のドレインに出力された電圧ｂｋｅｘは、ワード線ドライブ信号ｐｍｗｌｘとして冗長回路１７ａ，１７ｂに出力される。
【００３２】
ワード線デコーダ１３ａとワード線デコーダ１３ｂ〜１３ｎの各々は、トランジスタＭ１ａ〜１ｎに入力する通常アドレスが異なり、トランジスタＭ３にリフレッシュ信号ｒｅｆａ００１，…，ｒｅｆａ０６３が入力される以外同様である。すなわち、ワード線デコーダ１３ａ〜１３ｎは、所定の通常アドレスｒａａｚ０〜ｒａａｚ７，ｒａｂｚ０〜ｒａｂｚ７が入力されることによって、一つのみがメインワード線を駆動するための信号（ワード線ドライブ信号ｐｍｗｌｘ）を出力する。なお、ワード線デコーダ１４ａ，１４ｂ，…も、ワード線デコーダ１３ａ〜１３ｎと同様の回路構成であり、その説明を省略する。
【００３３】
図２の説明に戻る。ワード線ドライバ１５ａ〜１５ｏ，１６ａ，１６ｂ，…は、セルアレイ１１ａ，１１ｂ，…ごとに対応して設けられている。ワード線デコーダ１３ａ〜１３ｎは、セルアレイ１１ａに対応して設けられ、ワード線デコーダ１４ａ，１４ｂ，…は、セルアレイ１１ｂに対応して設けられている。
【００３４】
ワード線ドライバ１５ａ〜１５ｏは、冗長回路１７ａ〜１７ｏを介して入力される、ワード線デコーダ１３ａ〜１３ｎからのメインワード線を駆動するための信号に応じて、セルアレイ１１ａのメインワード線を駆動する。同様に、ワード線ドライバ１６ａ，１６ｂ，…は、冗長回路１８ａ，１８ｂ，…を介して入力される、ワード線デコーダ１４ａ，１４ｂ，…からのメインワード線を駆動するための信号に応じて、セルアレイ１１ｂのメインワード線を駆動する。
【００３５】
冗長回路１７ａ〜１７ｏ，１８ａ，１８ｂ，…は、不良のメモリセルを救済するための回路である。ワード線デコーダ１３ａ〜１３ｎ，１４ａ，１４ｂ，…の出力は、２つの冗長回路と接続されている。冗長回路１７ａ〜１７ｏ，１８ａ，１８ｂ，…は、セルアレイ１１ａ，１１ｂ，…のあるメインワード線におけるメモリセルが不良だった場合、ワード線デコーダ１３ａ〜１３ｎ，１４ａ，１４ｂ，…から出力されるメインワード線を駆動するための信号を、良好なメモリセルと接続されているワード線ドライバ１５ａ〜１５ｏ，１６ａ，１６ｂ，…に出力するようにする。例えば、ワード線ドライバ１５ａが駆動するメインワード線のメモリセルに不良があったとする。この場合、冗長回路１７ａは、ワード線デコーダ１３ａから出力されるメインワード線を駆動するための信号をワード線ドライバ１５ａに出力せずワード線ドライバ１５ｂに出力する。
【００３６】
シフトレジスタ１９ａ〜１９ｎ，２０ａ，２０ｂ，…は、セルアレイ１１ａ，１１ｂ，…に対応して設けられている。シフトレジスタ１９ａ〜１９ｎは、セルアレイ１１ａに対応して設けられ、シフトレジスタ２０ａ，２０ｂ，…は、セルアレイ１１ｂに対応して設けられている。さらに、シフトレジスタ１９ａ〜１９ｎは、セルアレイ１１ａのメインワード線ごとに対応して、シフトレジスタ２０ａ，２０ｂ，…は、セルアレイ１１ｂのメインワード線ごとに対応して設けられている。
【００３７】
シフトレジスタ１９ａ〜１９ｎは、シフト信号生成回路２３ａから出力されるサブシフト信号ｓｓｆｔｘ／ｚ１が入力される。シフトレジスタ１９ａ〜１９ｎは、サブシフト信号ｓｓｆｔｘ／ｚ１に同期して、シフトスイッチ２１ａから出力されるリフレッシュ信号ｒｅｆａ０００を基に、順次リフレッシュ信号ｒｅｆａ００１〜ｒｅｆａ０６４を出力する。なお、リフレッシュ信号ｒｅｆａ００１〜ｒｅｆａ０６４は、１つずつ順に出力され、同時に出力されない。
【００３８】
シフトレジスタ２０ａ，２０ｂ，…もシフトレジスタ１９ａ〜１９ｎと同様に、シフト信号生成回路２３ｂから出力されるサブシフト信号ｓｓｆｔｘ／ｚ２に同期して、シフトスイッチ２１ｂから出力されるリフレッシュ信号ｒｅｆａ１００を基に、順次リフレッシュ信号ｒｅｆａ１０１…を出力する。
【００３９】
図４は、シフトレジスタの回路図の一例である。図では、リフレッシュ信号ｒｅｆａ００１の初期値としてＨ状態を持つ場合を示しているが、ラッチ回路３２の構成変更により、リフレッシュ信号ｒｅｆａ００１の初期値をＬ状態にした場合も、その他の構成は同様である。図に示すように、シフトレジスタ１９ａは、トランスファゲート３１，３３、ラッチ回路３２，３４を有している。
【００４０】
トランスファゲート３１は、トランジスタＭ５，Ｍ６から構成されている。トランジスタＭ５は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ６は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ５のゲートは、サブシフト信号ｓｓｆｔｚ１が入力されている。トランジスタＭ６のゲートは、サブシフト信号ｓｓｆｔｘ１が入力されている。トランスファゲート３１は、サブシフト信号ｓｓｆｔｘ／ｚ１に応じて、前段のシフトスイッチ２１ａから出力されるリフレッシュ信号ｒｅｆａ０００をラッチ回路３２に出力する。
【００４１】
ラッチ回路３２は、インバータ回路Ｚ１、ＮＡＮＤ回路Ｚ２から構成されている。ＮＡＭＤ回路Ｚ２の一端には、初期化信号ｃｌｒｎｘが入力される。初期化信号ｃｌｒｎｘは、図２に示す各種制御信号ｃｓｉｇが有している信号の１つである。ラッチ回路３２は、トランスファゲート３１から出力されるリフレッシュ信号ｒｅｆａ０００をラッチしてトランスファゲート３３に出力する。また、初期化信号ｃｌｒｎｘがＮＡＮＤ回路Ｚ２に入力されると、ラッチ回路３２は、ラッチしていたリフレッシュ信号ｒｅｆａ０００を初期化してトランスファゲート３３に出力する。
【００４２】
トランスファゲート３３は、トランジスタＭ７，Ｍ８から構成されている。トランジスタＭ７は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ８は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ７のゲートは、サブシフト信号ｓｓｆｔｚ１が入力されている。トランジスタＭ８のゲートは、サブシフト信号ｓｓｆｔｘ１が入力されている。トランスファゲート３３は、サブシフト信号ｓｓｆｔｘ／ｚ１に応じて、ラッチ回路３２によってラッチされたリフレッシュ信号をラッチ回路３４に出力する。トランスファゲート３３は、トランスファゲート３１がオンしているときオフし、オフしているときオンする。
【００４３】
ラッチ回路３４は、インバータ回路Ｚ３，Ｚ４から構成されている。ラッチ回路３４は、トランスファゲート３３から出力されるリフレッシュ信号ｒｅｆａ０００をラッチして後段のシフトレジスタ１９ｂにリフレッシュ信号ｒｅｆａ００１として出力する。なお、ラッチ回路３４もラッチ回路３２と同様の構成にして、初期化信号ｃｌｒｎｘによって、ラッチしていたリフレッシュ信号を初期化してトランスファゲート３３に出力するようにしてもよい。
【００４４】
サブシフト信号ｓｓｆｔｘ／ｚ１は、Ｈ状態及びＬ状態を交互に繰り返すクロック信号である。従って、前段のシフトスイッチ２１ａから出力されるリフレッシュ信号ｒｅｆａ０００は、トランスファゲート３１がサブシフト信号ｓｓｆｔｘ／ｚ１に応じてオンすることにより、ラッチ回路３２にラッチされる。
【００４５】
次のサブシフト信号ｓｓｆｔｘ／ｚ１が入力されると、トランスファゲート３１はオフし、トランスファゲート３３がオンする。よって、ラッチ回路３２によってラッチされていたリフレッシュ信号ｒｅｆａ０００は、ラッチ回路３４にラッチされる。そして、後段のシフトレジスタにリフレッシュ信号ｒｅｆａ００１として出力される。
【００４６】
なお、シフトレジスタ１９ｂ〜１９ｎ，２０ａ，２０ｂ，…は、シフトレジスタ１９ａと同様の回路構成を有しその説明を省略する。
図２の説明に戻る。シフトフラグ信号ｆｌａｇは、各セルアレイ１１ａ，１１ｂ，…のサブワード線において、リフレッシュが終了したか否かを示す信号である。例えば、メインワード線が２本のサブワード線を有しているとする。セルアレイ１１ａのメインワード線の、一本目のサブワード線のリフレッシュが終了したとする。この場合、各メインワード線の、２本目のサブワード線のリフレッシュが終了していないので、シフトフラグ信号ｆｌａｇは、リフレッシュが終了をしていないことを示す。セルアレイ１１ａの、２本目のサブワード線のリフレッシュが終了すると、シフトフラグ信号ｆｌａｇは、リフレッシュが終了したことを示す。
【００４７】
シフトスイッチ２１ａ，２１ｂ，…は、セルアレイ１１ａ，１１ｂ，…ごとに対応して設けられている。シフトスイッチ２１ａは、セルアレイ１１ａに対応して設けられ、シフトスイッチ２１ｂ，…は、セルアレイ１１ｂに対応して設けられている。また、シフトスイッチ２１ａ，２１ｂ，…は、各セルアレイ１１ａ，１１ｂ，…に対応して設けられているシフトレジスタの最終段と接続されている。
【００４８】
シフトスイッチ２１ｂは、最終段のシフトレジスタ１９ｎから出力されるリフレッシュ信号ｒｅｆａ０６４とシフトフラグ信号ｆｌａｇが入力される。シフトスイッチ２１ｂは、シフトフラグ信号ｆｌａｇが、セルアレイ１１ａのリフレッシュの終了を示していない場合、最終段のシフトレジスタ１９ｎから出力されるリフレッシュ信号を、先頭のシフトレジスタ１９ａにリフレッシュ信号ｒｅｆａ０００として出力する。なお、シフトレジスタ１９ａ〜１９ｎは、リフレッシュ信号ｒｅｆａ０００が入力されるとサブシフト信号ｓｓｆｔｘ／ｚ１に応じて、順にリフレッシュ信号ｒｅｆａ００１〜０６３を出力する。
【００４９】
シフトフラグ信号ｆｌａｇが、セルアレイ１１ａのリフレッシュの終了を示している場合、シフトスイッチ２１ｂは、シフトレジスタ１９ａ，１９ｂ，…を制御していたＲＢＬＫラッチ回路２２ａ、次にリフレッシュ対象となるセルアレイ１１ｂのシフトレジスタ２０ａ、及び次にリフレッシュ対象となるセルアレイ１１ｂのＲＢＬＫラッチ回路２２ｂにリフレッシュ信号を出力する。
【００５０】
同様にシフトスイッチ２０ａも、図示してないが、セルアレイに対応して設けられているシフトレジスタの最終段からリフレッシュ信号が入力される。そして、シフトスイッチ２０ａは、シフトフラグ信号ｆｌａｇに応じて、リフレッシュ信号を、当該図示してないセルアレイの先頭のシフトレジスタ、又は、そのシフトレジスタを制御していたＲＢＬＫラッチ回路、次にリフレッシュ対象となるセルアレイ１１ａのＲＢＬＫラッチ回路２２ａ及びシフトレジスタ１９ａに出力する。
【００５１】
すなわち、シフトスイッチ２１ａ，２１ｂ，…は、各セルアレイ１１ａ，１１ｂ，…において、サブワード線のリフレッシュが終了するまで、シフトレジスタに繰り返しリフレッシュ信号を出力させるようにする。サブワード線のリフレッシュが全部終了すると、シフトスイッチ２１ａ，２１ｂ，…は、リフレッシュを終了するセルアレイのＲＢＬＫラッチ回路、次のリフレッシュ対象となるセルアレイ１１ａ，１１ｂ，…のＲＢＬＫラッチ回路、及びシフトレジスタにリフレッシュ信号を出力する。
【００５２】
図５は、シフトスイッチの回路図の一例である。図に示すように、シフトスイッチ２１ｂは、トランジスタＭ９〜Ｍ１６、インバータ回路Ｚ５〜Ｚ７を有している。
【００５３】
トランジスタＭ９，Ｍ１０は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ１１，Ｍ１２は、ｎチャネルのＭＯＳトランジスタである。
トランジスタＭ９のソースは、電源Ｖｉｉに接続されている。トランジスタＭ９のドレインは、トランジスタＭ１０のソースと接続されている。トランジスタＭ１０のドレインは、トランジスタＭ１１のドレインと接続されている。トランジスタＭ１１のソースは、トランジスタＭ１２のドレインと接続されている。トランジスタＭ１２のソースは、Ｌレベルの電源と接続されている。
【００５４】
トランジスタＭ１０，Ｍ１１は、インバータ回路を構成しており、ゲートには、インバータ回路Ｚ７を介して、最終段のシフトレジスタ１９ｎのリフレッシュ信号ｒｅｆａ０６４が入力される。トランジスタＭ９のゲートは、インバータ回路Ｚ５，Ｚ６を介して、シフトフラグ信号ｆｌａｇが入力される。トランジスタＭ１２のゲートは、インバータ回路Ｚ５を介してシフトフラグ信号ｆｌａｇが入力される。トランジスタＭ１０，Ｍ１１のドレインは、セルアレイ１１ａの先頭のシフトレジスタ１９ａと接続されている。
【００５５】
従って、トランジスタＭ１０，Ｍ１１は、トランジスタＭ９，Ｍ１０がシフトフラグ信号ｆｌａｇに応じてオン・オフすることによって、インバータ回路Ｚ７を介して出力されるリフレッシュ信号ｒｅｆａ０６３を現在リフレッシュ対象となっているセルアレイ１１ａの先頭のシフトレジスタ１９ａに出力する。例えば、シフトフラグ信号ｆｌａｇがＬ状態のとき、リフレッシュが終了していないことを示しているとする。このとき、トランジスタＭ９，Ｍ１０はオンし、トランジスタＭ１０，Ｍ１１は、インバータ回路Ｚ７から出力されるリフレッシュ信号ｒｅｆａ０６４を現在リフレッシュ対象となっているセルアレイ１１ａの先頭のシフトレジスタ１９ａに出力する。
【００５６】
トランジスタＭ１３，Ｍ１４は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ１５，Ｍ１６は、ｎチャネルのＭＯＳトランジスタである。
トランジスタＭ１３のソースは、電源Ｖｉｉに接続されている。トランジスタＭ１３のドレインは、トランジスタＭ１４のソースと接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１５のドレインと接続されている。トランジスタＭ１５のソースは、トランジスタＭ１６のドレインと接続されている。トランジスタＭ１６のソースは、Ｌレベルの電源と接続されている。
【００５７】
トランジスタＭ１４，Ｍ１５は、インバータ回路を構成している。トランジスタＭ１４，Ｍ１５のゲートには、インバータ回路Ｚ７を介して、最終段のシフトレジスタのリフレッシュ信号ｒｅｆａ０６４が入力される。トランジスタＭ１３のゲートは、インバータ回路Ｚ５を介してシフトフラグ信号ｆｌａｇが入力される。トランジスタＭ１６のゲートは、インバータ回路Ｚ５，Ｚ６を介してシフトフラグ信号ｆｌａｇが入力される。トランジスタＭ１４，Ｍ１５のドレインは、当該セルアレイ１１ａのＲＢＬＫラッチ回路２２ａ、後段のセルアレイのＲＢＬＫラッチ回路２２ｂ、シフトレジスタ２０ａと接続されている。
【００５８】
従って、トランジスタＭ１４，Ｍ１５は、トランジスタＭ１３，Ｍ１６がシフトフラグ信号ｆｌａｇに応じてオン・オフすることによって、インバータ回路Ｚ７から出力されるリフレッシュ信号ｒｅｆａ０６４を、リフレッシュを終了するセルアレイ１１ａのＲＢＬＫラッチ回路２２ａ、次にリフレッシュ対象となるセルアレイ１１ｂのＲＢＬＫラッチ回路２２ｂ、及びシフトレジスタ２０ａに出力する。例えば、シフトフラグ信号ｆｌａｇがＨ状態のとき、リフレッシュが終了したことを示しているとする。このとき、トランジスタＭ１３，Ｍ１６はオンし、トランジスタＭ１４，Ｍ１５は、インバータ回路Ｚ７から出力されるリフレッシュ信号ｒｅｆａ０６４を、リフレッシュを終了するセルアレイ１１ａのＲＢＬＫラッチ回路２２ａ、次にリフレッシュ対象となるセルアレイ１１ｂのＲＢＬＫラッチ回路２２ｂ、及びシフトレジスタ２０ａに出力する。
【００５９】
なお、シフトスイッチ２０ａは、シフトスイッチ２０ｂと同様の回路構成を有しその説明を省略する。
図２の説明に戻る。ＲＢＬＫラッチ回路２２ａ，２２ｂ，…は、セルアレイ１１ａ，１１ｂ，…ごとに対応して設けられ、セルアレイ１１ａ，１１ｂ，…ごとに設けられたシフトレジスタ１９ａ〜１９ｎ、２０ａ、２０ｂ，…を制御する。ＲＢＬＫラッチ回路２２ａは、セルアレイ１１ａのシフトレジスタ１９ａ〜１９ｎを制御する。ＲＢＬＫラッチ回路２２ｂは、セルアレイ１１ｂのシフトレジスタ２０ａ，２０ｂ，…を制御する。
【００６０】
ＲＢＬＫラッチ回路２２ａは、リフレッシュを終了するセルアレイのシフトスイッチ２１ａからリフレッシュ信号が出力されると、次にセルアレイ１１ａをリフレッシュすることを認識する。ＲＢＬＫラッチ回路２２ａは、ワード線デコーダ１３ａ〜１３ｎにリフレッシュ要求を示すアドレス切替え信号ｓｒｅｆｃｘ／ｚ１を出力する。また、ＲＢＬＫラッチ回路２２ａは、セルアレイ１１ａがリフレッシュに選択されたことを示すロウブロック選択信号ｒｂｌｋｅｚ２をシフト信号生成回路２３ａに出力する。また、ＲＢＬＫラッチ回路２２ａは、制御信号生成回路２４ａにサブリフレッシュパルスｓｒｅｆｐｚ１／ｓｒｅｆｐｎｚ１を出力する。
【００６１】
ＲＢＬＫラッチ回路２２ａは、セルアレイ１１ａのリフレッシュが終了したとき、シフトスイッチ２１ｂから出力されるリフレッシュ信号が入力される。ＲＢＬＫラッチ回路２２ａは、シフトスイッチ２１ｂから出力されるリフレッシュ信号によって、当該セルアレイ１１ａのリフレッシュが終了することを認識する。ＲＢＬＫラッチ回路２２ａは、シフトレジスタ１９ａ〜１９ｎの動作を停止させるためロウブロック選択信号ｒｂｌｋｅｚ２の出力を停止する。
【００６２】
また、ＲＢＬＫラッチ回路２２ａは、前段のセルアレイがリフレッシュされているとき、前段のＲＢＬＫラッチ回路からロウブロック選択信号ｒｂｌｋｅｚ１が入力される。ＲＢＬＫラッチ回路２２ａは、前段のＲＢＬＫラッチ回路からのロウブロック選択信号ｒｂｌｋｅｚ１を受けて、サブリフレッシュパルスｓｒｅｆｐｎｚ１を制御信号生成回路２４ａに出力する。これは、上述したように、センスアンプ１２ａ，１２ｂ，…は、（セルアレイのビット線アドレスが続く）両隣のセルアレイで共有されるため（シェアード方式）、センスアンプ１２ａを駆動する必要があるためである。
【００６３】
すなわち、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…は、前段のリフレッシュを終了するセルアレイ１１ｘ，１１ａ，…のシフトスイッチ２１ａ，２１ｂ，…からリフレッシュ信号を受けると、対応するセルアレイ１１ａ，１１ｂをリフレッシュすることを認識し制御を開始する。また、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…は、対応するセルアレイ１１ａ，１１ｂ，…のシフトスイッチ２１ｂ，…からリフレッシュ信号を受けると、リフレッシュの終了を認識し制御を停止する。また、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…は、前段のリフレッシュを開始するセルアレイ１１ｘ，１１ａ，…のＲＢＬＫラッチ回路からロウブロック選択信号ｒｂｌｋｅｚを受けて、センスアンプ１２ａ，１２ｂ，…を駆動する。
【００６４】
図６は、ＲＢＬＫラッチ回路の回路図の一例である。図に示すように、ＲＢＬＫラッチ回路２２ａは、ＮＯＲ回路Ｚ８，Ｚ９、インバータ回路Ｚ１０，Ｚ１３，Ｚ１４，Ｚ１８〜Ｚ２０，Ｚ４９、ＮＡＮＤ回路Ｚ１１，Ｚ１２，Ｚ１５〜Ｚ１７、トランジスタＭ１７を有している。
【００６５】
ＮＯＲ回路Ｚ８，Ｚ９は、フリップフロップ回路を構成している。ＮＯＲ回路Ｚ８は、リフレッシュが終了する前段のセルアレイ１１ｘのシフトスイッチ２１ａから出力されるリフレッシュ信号が入力される。ＮＯＲ回路Ｚ９は、リフレッシュが終了する当該セルアレイのシフトスイッチ２１ｂから出力されるリフレッシュ信号が入力される。ＮＯＲ回路Ｚ８，Ｚ９に入力されたリフレッシュ信号は、インバータ回路Ｚ１０を介して、ロウブロック選択信号ｒｂｌｋｅｚ２として出力される。すなわち、リフレッシュが終了した前段のセルアレイのシフトスイッチ２１ａからリフレッシュ信号が出力されたとき、ロウブロック選択信号ｒｂｌｋｅｚ２がインバータ回路Ｚ１０から出力される。セルアレイ１１ａのシフトスイッチ２１ｂからリフレッシュ信号が出力されたとき、セルアレイ１１ａのリフレッシュを終了するため、インバータ回路Ｚ１０からはロウブロック選択信号ｒｂｌｋｅｚ２の出力が停止される。
【００６６】
ロウブロック選択信号ｒｂｌｋｅｚ２は、ＲＢＬＫラッチ回路２２ａが対応しているセルアレイ１１ａに設けられているシフト生成回路２３ａに出力される。また、ロウブロック選択信号ｒｂｌｋｅｚ２は、センスアンプ１２ｂを選択するため、後段のＲＢＬＫラッチ回路２２ｂに出力される。
【００６７】
ＮＡＮＤ回路Ｚ１１は、メインリフレッシュパルスｍｒｅｆｐｚと前段のＲＢＬＫラッチ回路から出力されるロウブロック選択信号ｒｂｌｋｅｚ１が入力される。ＮＡＮＤ回路Ｚ１１は、前段のＲＢＬＫラッチ回路から出力されるロウブロック選択信号ｒｂｌｋｅｚ１に応じて、メインリフレッシュパルス信号ｍｒｅｆｐｚをインバータ回路Ｚ１３に伝達する。それに応じて、インバータ回路Ｚ１３は、サブリフレッシュパルスｓｒｅｆｐｎｚ１を出力する。すなわち、センスアンプ１２ａ，１２ｂは、シェアード方式なので、前段のセルアレイがリフレッシュされるとき、後段となるＲＢＬＫラッチ回路２２ａは、サブリフレッシュパルス信号ｓｒｅｆｐｎｚ１を出力する。
【００６８】
ＮＡＮＤ回路Ｚ１２は、メインリフレッシュパルスｍｒｅｆｐｚとインバータ回路Ｚ１０から出力されるロウブロック選択信号ｒｂｌｋｅｚ１が入力される。ＮＡＮＤ回路Ｚ１２は、インバータ回路Ｚ１０から出力されるロウブロック選択信号ｒｂｌｋｅｚ１に応じて、メインリフレッシュパルス信号ｍｒｅｆｐｚをインバータ回路Ｚ１４に伝達する。それに応じて、インバータ回路Ｚ１４は、サブリフレッシュパルスｓｒｅｆｐｚ１を出力する。サブリフレッシュパルスｓｒｅｆｐｚ１は、当該ＲＢＬＫラッチ回路２２ａが設けられているセルアレイ１１ａの制御信号生成回路２４ａに出力される。
【００６９】
ＮＡＮＤ回路Ｚ１５は、ブロックリセット信号ｂｌｔｒｚと外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘが入力される。なお、ブロックリセット信号ｂｌｔｒｚと外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘは、図２に示す各種制御信号ｃｓｉｇが有している信号の一つである。ブロックリセット信号ｂｌｔｒｚは、活性化センスアンプと非活性化セルアレイの接続を切離すときにＬ状態が、接続するときにＨ状態が出力される。外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘは、セルアレイ１１ａがリード・ライトされる場合はＨ状態、リフレッシュされる場合はＬ状態となる。外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘは、リフレッシュが連続している間は、ワード線デコーダ１３ａ〜１３ｎ，１４ａ，１４ｂ，…に入力するアドレス切替え信号ｓｒｅｆｃｘ／ｚ１，ｓｒｅｆｃｘ／ｚ２，…の切替えを停止し、内部アドレスを選択する状態を維持させる信号である。
【００７０】
ＮＡＮＤ回路Ｚ１５は、リセットを示すブロックリセット信号ｂｌｔｒｚが入力されても、セルアレイ１１ａがリフレッシュされていることを示す外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘが出力されている間は、リセットを示すブロックリセット信号ｂｌｔｒｚを後段に伝達しない。
【００７１】
ＮＡＮＤ回路Ｚ１６，Ｚ１７は、フリップフロップ回路を構成している。ＮＡＮＤ回路Ｚ１６は、ＮＡＮＤ回路Ｚ１２からの出力が入力される。ＮＡＮＤ回路Ｚ１７は、ＮＡＮＤ回路Ｚ１５からの出力が入力される。すなわち、ＮＡＮＤ回路Ｚ１６，Ｚ１７は、メインリフレッシュ信号ｍｒｅｆｐｚに同期して、ＮＡＮＤ回路Ｚ１２から出力される信号でセットされ、外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘがＨ状態となっている間のリセット信号でリセットされる。ＮＡＮＤ回路Ｚ１６，Ｚ１７により構成されるフリップフロップの出力は、インバータ回路Ｚ１８によって反転され、アドレス切替え信号ｓｒｅｆｃｘ／ｚ１としてワード線ドライバ１５ａ〜１５ｏに出力される。
【００７２】
インバータ回路Ｚ２０には、各種制御信号ｃｓｉｇに含まれている初期化信号ｃｌｒｎｘが入力される。トランジスタＭ１７は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ１７のドレインはＮＯＲ回路Ｚ８の出力と接続され、ソースはＨ側電源に接続されている。インバータ回路Ｚ２０に初期化信号ｃｌｒｎｘが入力されると、トランジスタＭ１７はオンし、ＮＯＲ回路Ｚ８の出力は初期化される（Ｈ状態となる）。
【００７３】
なお、ＲＢＬＫラッチ回路２２ｂは、ＲＢＬＫラッチ回路２２ａと同様の回路構成を有しその説明を省略する。
図２の説明に戻る。シフト信号生成回路２３ａ，２３ｂ…は、セルアレイ１１ａ，１１ｂ，…ごとに対応して設けられる。シフト信号生成回路２３ａ，２３ｂ，…は、メインシフト信号ｍｓｆｔｘが入力される。メインシフト信号ｍｓｆｔｘは、Ｈ状態及びＬ状態を交互に繰り返すクロック信号である。
【００７４】
シフト信号生成回路２３ａ，２３ｂ，…は、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…から出力されるロウブロック選択信号ｒｂｌｋｅｚ２，ｒｂｌｋｅｚ３，…に応じて、サブシフト信号ｓｓｆｔｘ／ｚ１，ｓｓｆｔｘ／ｚ２，…を出力する。シフト信号生成回路２３ａ，２３ｂ，…は、ロウブロック選択信号ｒｂｌｋｅｚ１，ｒｂｌｋｅｚ２，…が出力されなくなった後も所定時間（所定クロック）サブシフト信号ｓｓｆｔｘ／ｚ１，ｓｓｆｔｘ／ｚ２，…を出力する。これは、図４で説明したように、シフトレジスタは、２つのラッチ回路を有しているので、最初のラッチ回路にラッチされている信号状態を出力させるためである。
【００７５】
図７は、シフト信号生成回路の回路図の一例である。図に示すように、シフト信号生成回路２３ａは、トランスファゲート３５，３７、ラッチ回路３６，３８、ＮＯＲ回路Ｚ２５，Ｚ２９，Ｚ３０、インバータ回路Ｚ２６，Ｚ２７、Ｚ３１〜Ｚ３３，Ｚ３５，Ｚ３８〜Ｚ４０、ＮＡＮＤ回路Ｚ２８，Ｚ３４，Ｚ３６，Ｚ３７を有している。
【００７６】
トランスファゲート３５は、トランジスタＭ１８，Ｍ１９から構成されている。トランジスタＭ１８は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ１９は、ｎチャネルのＭＯＳトランジスタである。トランスファゲート３５は、ロウブロック選択信号ｒｂｌｋｅｚ２が入力される。トランスファゲート３５は、ＮＯＲ回路３０、インバータ回路Ｚ３１，Ｚ３２を介して入力されるメインシフト信号ｍｓｆｔｘに応じて、入力されるロウブロック選択信号ｒｂｌｋｅｚ２をラッチ回路３６に出力する。
【００７７】
ラッチ回路３６は、ＮＡＮＤ回路Ｚ２１、インバータ回路Ｚ２２から構成されている。ラッチ回路３６は、トランスファゲート３５から出力されるロウブロック選択信号をラッチしてトランスファゲート３７に出力する。なお、ＮＡＮＤ回路Ｚ２１には、サブシフト信号ｓｓｆｔｘ／ｚ１を初期化するための初期化信号ｃｌｒｎｘが入力される。
【００７８】
トランスファゲート３７は、トランジスタＭ２０，Ｍ２１から構成されている。トランジスタＭ２１は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ２１は、ｐチャネルのＭＯＳトランジスタである。トランスファゲート３７は、ラッチ回路３６から出力されるロウブロック選択信号ｒｂｌｋｅｚ２が入力される。トランスファゲート３７は、ＮＯＲ回路３０、インバータ回路Ｚ３１，Ｚ３２を介して入力されるメインシフト信号ｍｓｆｔｘに応じて、入力されるロウブロック選択信号ｒｂｌｋｅｚ２をラッチ回路３８に出力する。
【００７９】
ラッチ回路３８は、インバータ回路Ｚ２３，Ｚ２４から構成されている。ラッチ回路３８は、トランスファゲート３７から出力されるロウブロック選択信号ｒｂｌｋｅｚ２をラッチしてＮＯＲ回路Ｚ２５に出力する。なお、トランスファゲート３７は、トランスファゲート３５がオンしているときオフし、オフしているときオンする。
【００８０】
トランスファゲート３５にロウブロック選択信号ｒｂｌｋｅｚ２が入力されなくなった場合、ロウブロック選択信号ｒｂｌｋｅｚ２はラッチ回路３６にラッチされている。従って、トランスファゲート３７が、次のメインシフト信号ｍｓｆｔｘが入力されオンすると、ラッチ回路３６にラッチされていたロウブロック選択信号ｒｂｌｋｅｚ２がラッチ回路３８に出力される。その後、ロウブロック選択信号ｒｂｌｋｅｚ２が入力されない状態の信号状態がＮＯＲ回路Ｚ２５に出力される。
【００８１】
ＮＯＲ回路Ｚ２５は、トランスファゲート３５に入力されるロウブロック選択信号ｒｂｌｋｅｚ２とラッチ回路３８から出力されるロウブロック選択信号ｒｂｌｋｅｚ２が入力される。すなわち、ＮＯＲ回路Ｚ２５は、トランスファゲート３５に入力されるロウブロック選択信号ｒｂｌｋｅｚをインバータ回路Ｚ２６に出力する。そして、ＮＯＲ回路Ｚ２５は、トランスファゲート３５にロウブロック選択信号ｒｂｌｋｅｚ２が入力されなくなっても、ラッチ回路３８から出力されるロウブロック選択信号ｒｂｌｋｅｚ２を、メインシフト信号ｍｓｆｔｘの１パルス分インバータ回路Ｚ２６に出力する。
【００８２】
インバータ回路Ｚ２６に入力されたロウブロック選択信号ｒｂｌｋｅｚ２は、インバータ回路Ｚ２７を介してＮＡＮＤ回路Ｚ２８に入力される。ＮＡＮＤ回路Ｚ２８は、さらに初期化信号ｃｌｒｎｘが入力される。従って、ＮＡＮＤ回路Ｚ２８は、初期化信号ｃｌｒｎｘが入力された場合、初期化状態の信号を出力する。
【００８３】
ＮＡＮＤ回路Ｚ２８から出力される初期化信号ｃｌｒｎｘ又はロウブロック選択信号ｒｂｌｋｅｚ２は、ＮＡＮＤ回路Ｚ３４、ＮＯＲ回路Ｚ２９に入力される。ＮＯＲ回路Ｚ２９は、ＲＢＬＫラッチ回路２２ａから出力されるロウブロック選択信号ｒｂｌｋｅｚ２と、ＮＡＮＤ回路Ｚ２８から出力される初期化信号ｃｌｒｎｘ又はロウブロック選択信号ｒｂｌｋｅｚ２のＮＯＲ演算をし、ＮＯＲ回路Ｚ３０に出力する。ＮＯＲ回路Ｚ３０は、ＮＯＲ回路Ｚ２９から初期化状態のＬ状態の信号が出力されれば、不図示の回路によりメインシフト信号ｍｓｆｔｘもＬ状態になっているので、その信号をインバータ回路Ｚ３１に出力する。ＮＯＲ回路Ｚ３０は、ＮＯＲ回路Ｚ２９からロウブロック選択信号ｒｂｌｋｅｚ２が出力されれば、メインシフト信号ｍｓｆｔｘをインバータ回路Ｚ３１に出力する。
【００８４】
ＮＡＮＤ回路Ｚ３４は、ＮＡＮＤ回路Ｚ２８からロウブロック選択信号ｒｂｌｋｅｚ２が出力されている場合、メインシフト信号ｍｓｆｔｘをＮＡＮＤ回路Ｚ３６とインバータ回路Ｚ３５を介してＮＡＮＤ回路Ｚ３７に出力する。ＮＡＮＤ回路Ｚ３６，Ｚ３７はフリップフロップ回路を構成している。
【００８５】
ＮＡＮＤ回路Ｚ３６から出力されるメインシフト信号ｍｓｆｔｘは、インバータ回路Ｚ３８，Ｚ４０を介して、サブシフト信号ｓｓｆｔｘ１としてシフトレジスタに出力される。また、ＮＡＮＤ回路Ｚ３６から出力されるメインシフト信号ｍｓｆｔｘは、インバータ回路Ｚ３９を介して、サブシフト信号ｓｓｆｔｚ１としてシフトレジスタに出力される。
【００８６】
すなわち、シフト信号生成回路２３ａは、ロウブロック選択信号ｒｂｌｋｅｚ２が入力されると、入力されているメインシフト信号ｍｓｆｔｘをサブシフト信号ｓｓｆｔｘ／ｚ１として出力する。シフト信号生成回路２３ａは、ロウブロック選択信号ｒｂｌｋｅｚ２が入力されなくなっても、メインシフト信号ｍｓｆｔｘの１クロック分、余分にサブシフト信号ｓｓｆｔｘ／ｚ２を出力する。これにより、最終段のシフトレジスタ１９ｎの、最初のラッチ回路にラッチされている信号状態を出力させることができる。
【００８７】
図２の説明に戻る。制御信号生成回路２４ａ，２４ｂ，…は、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…からサブリフレッシュパルスｓｒｅｆｐｚ１／ｓｒｅｆｐｎｚ１，ｓｒｅｆｐｚ２／ｓｒｅｆｐｎｚ２，…が入力される。また、制御信号生成回路２４ａ，２４ｂ，…は、制御信号ｃｓｉｇ、ＲＢＬＫ選択アドレス信号ｓｅａｄが入力される。制御信号生成回路２４ａ，２４ｂ，…は、セルアレイ１１ａ，１１ｂ，…が選択されていることを示す制御信号ｃｓｉｇ、ＲＢＬＫ選択アドレス信号ｓｅａｄが入力され、サブリフレッシュパルスｓｒｅｆｐｚ１／ｓｒｅｆｐｎｚ１，ｓｒｅｆｐｚ２／ｓｒｅｆｐｎｚ２，…が入力されると、アンプ制御信号ａｃｔｌ１，ａｃｔｌ２，…及びメインワード線制御信号ｍｗｌ１，ｍｗｌ２，…を出力する。センスアンプ１２ａ，１２ｂ，…は、アンプ制御信号ａｃｔｌ１，ａｃｔｌ２，…、メインワード線制御信号ｍｗｌ１，ｍｗｌ２，…に応じて動作する。なお、メインワード線制御信号ｍｗｌ１は、図２で示した電圧ｂｋｅｘの基となる信号である。
【００８８】
以下、図２の回路図の動作を説明する。ＲＢＬＫラッチ回路２２ａは、シフトスイッチ２１ａからリフレッシュ信号が出力されると、リフレッシュ要求を示すアドレス切り切替え信号ｓｒｅｆｃｘ／ｚ１をワード線デコーダ１３ａ〜１３ｎに出力する。ワード線デコーダ１３ａ〜１３ｎは、シフトレジスタ１９ａ〜１９ｎから順次出力されるリフレッシュ信号ｒｅｆａ０００〜０６３により選択され、セルアレイ１１ａのメインワード線を駆動するための信号を冗長回路１７ａ〜１７ｏに出力する。
【００８９】
ＲＢＬＫラッチ回路２２ａは、ロウブロック選択信号ｒｂｌｋｅｚ２をシフト信号生成回路２３ａ、ＲＢＬＫラッチ回路２２ｂに出力する。ＲＢＬＫラッチ回路２２ａは、制御信号生成回路２４ａにサブリフレッシュパルスｓｒｅｆｐｚ１を出力する。
【００９０】
シフト信号生成回路２３ａは、ＲＢＬＫラッチ回路２２ａからロウブロック選択信号ｒｂｌｋｅｚ２が出力されると、メインシフト信号ｍｓｆｔｘに応じて、サブシフト信号ｓｓｆｔｘ／ｚ１を出力する。シフトレジスタ１９ａ〜１９ｎは、サブシフト信号ｓｓｆｔｘ／ｚ１に同期して、順次リフレッシュ信号００１〜０６３を出力する。
【００９１】
ＲＢＬＫラッチ回路２２ｂは、ＲＢＬＫラッチ回路２２ａからロウブロック選択信号ｒｂｌｋｅｚ２が出力されると、制御信号生成回路２４ｂにサブリフレッシュパルスｓｒｅｆｐｎｚ２を出力する。制御信号生成回路２４ｂは、アンプ制御信号ａｃｔｌ２、メインワード線制御信号ｍｗｌ２を出力する。センスアンプ１２ｂは、セルアレイ１１ａに対して動作する。
【００９２】
シフトスイッチ２１ｂは、セルアレイ１１ａのサブワード線においてリフレッシュが終了していないことを示すＬ状態のシフトフラグ信号ｆｌａｇが入力され、シフトレジスタ１９ｎからリフレッシュ信号が出力されると、このリフレッシュ信号をシフトレジスタ１９ａに出力する。シフトレジスタ１９ａ〜１９ｎは、再び順次リフレッシュ信号ｒｅｆａ００１〜０６３を出力する。
【００９３】
シフトスイッチ２１ｂは、セルアレイ１１ａのサブワード線においてリフレッシュが終了したことを示すＨ状態のシフトフラグ信号ｆｌａｇが入力され、シフトレジスタ１９ｎからリフレッシュ信号が出力されると、このリフレッシュ信号をシフトレジスタ２０ａに（リフレッシュ信号ｒｅｆａ１００として）出力する。また、シフトスイッチ２１ｂは、リフレッシュ信号をＲＢＬＫラッチ回路２２ａ，２２ｂに出力する。
【００９４】
ＲＢＬＫラッチ回路２２ａは、シフトスイッチ２１ｂからのリフレッシュ信号によって、ロウブロック選択信号ｒｂｌｋｅｚ２、サブリフレッシュパルスｓｒｅｆｐｚ１の出力を停止する。また、ＲＢＬＫラッチ回路２２ａは、データのリード・ライト要求を示すアドレス切替え信号ｓｒｅｆｃｘ／ｚ１を出力する。
【００９５】
ＲＢＬＫラッチ回路２２ｂは、シフトスイッチ２１ｂからのリフレッシュ信号によって、上記ＲＢＬＫラッチ回路２２ａで説明したのと同様に、セルアレイ１１ｂをリフレッシュするための動作をする。
【００９６】
リフレッシュされるセルアレイが切替わるときの動作を、タイミングチャートを用いて説明する。図８は、リフレッシュされるセルアレイが切替わるときの動作を説明するタイミングチャートである。
【００９７】
ＲＢＬＫラッチ回路２２ａは、図８に示すように、メインリフレッシュパルスｍｒｅｆｐｚから、サブリフレッシュパルスｓｒｅｆｐｚ１を出力する。シフト信号生成回路２３ａは、メインシフト信号ｍｓｆｔｘから、サブシフト信号ｓｓｆｔｘ１を出力する。
【００９８】
シフトレジスタ１９ｍは、サブシフト信号ｓｓｆｔｘ１の立ち上がりでリフレッシュ信号ｒｅｆａ０６２をラッチし、立ち下がりでリフレッシュ信号ｒｅｆａ０６３を出力する。
【００９９】
リフレッシュ信号ｒｅｆａ０６３の立ち下がりと同時に、シフトスイッチ２１ｂ（シフトレジスタ１９ｎ）からは、リフレッシュ信号ｒｅｆａ１００が出力される。また、ロウブロック選択信号ｒｂｌｋｅｚ２の出力が停止され、ロウブロック選択信号ｒｂｌｋｅｚ３が出力される。
【０１００】
シフト信号生成回路２３ａは、ロウブロック選択信号ｒｂｌｋｅｚ２の出力が停止した後も、１パルスサブシフト信号ｓｓｆｔｘ１を出力する。これにより、シフトレジスタ１９ｎのリフレッシュ信号ｒｅｆａ１００の出力が停止される。
【０１０１】
シフト信号生成回路２３ｂは、サブシフト信号ｓｓｆｔ２を出力し、シフトレジスタ２０ｂ，…は、リフレッシュ信号ｒｅｆａ１０１，…を順次出力していく。
【０１０２】
また、図６で説明したように、リセットを示す（Ｈ状態の）ブロックリセット信号ｂｌｔｒｚが入力されても、セルアレイ１１ａがリフレッシュされていることを示す（Ｌ状態の）外部／内部アドレス切替え停止信号ｓｎｏｒｓｔｘが出力されている間は、リフレッシュ要求を示す（Ｈ状態の）アドレス切替え信号ｓｒｅｆｃｚと（Ｌ状態の）アドレス切替え信号ｓｒｅｆｃｘが出力される。
【０１０３】
図９は、リフレッシュ動作までのクリティカルパスを説明する図である。図に示す太線は、クリティカルパスを示している。アービタは、半導体記憶装置内部に設けられており、入力される信号の処理順を検討し、信号を所定の処理回路に出力する。
【０１０４】
アービタには、内部動作が行われていることを示す内部動作信号ｉｃｓｘが入力されている。例えば、信号ｉｃｓｘがＨ状態のときアービタに入力される順に信号を出力する。信号ｉｃｓｘがＬ状態のとき、外部コマンドやリフレッシュ要求は内部動作が終了するまで待たされる。なお、ここでは、内部動作信号ｉｃｓｘは、Ｈ状態であるとする。
【０１０５】
アービタには、内部の周辺回路から送られてくるリフレッシュの要求を示す内部リフレッシュコマンドｓｒｔｚが入力される。また、アービタには、リフレッシュの停止を要求するリフレッシュマスク信号ｒｅｆｍｓｋｚが入力される。リフレッシュマスク信号ｒｅｆｍｓｋｚは、外部から入力されるチップイネーブル信号／ＣＥ１から生成される。チップイネーブル信号／ＣＥ１は、外部からのデータのリード・ライト要求か、あるいはアウトプットディスエーブル状態への移行を示す信号である。
【０１０６】
アービタにて、内部リフレッシュコマンドｓｒｔｚが受け付けられ、リフレッシュを行うと判定された場合、半導体記憶装置内の周辺回路からメインリフレッシュパルスｍｒｅｆｐｚが出力される。メインリフレッシュパルスｍｒｅｆｐｚは、図２に示してないバッファ回路によってバッファされ、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…に出力される。図６で示したようにメインリフレッシュパルスｍｒｅｆｐｚは、ロウブロック選択信号ｒｂｌｋｅｚ１，ｒｂｌｋｅｚ２，…と論理積（ＡＮＤ）が取られ、サブリフレッシュパルスｓｒｅｆｐｚ１，ｓｒｅｆｐｚ２，…として出力される。
【０１０７】
図１０は、リフレッシュ動作までのクリティカルパスを説明するタイミングチャートである。図に示すように、チップイネーブル信号／ＣＥ１が入力されると、リフレッシュマスク信号ｒｅｆｍｓｋｚが生成される。リフレッシュマスク信号ｒｅｆｍｓｋｚより、内部リフレッシュコマンドｓｒｔｚが早くアービタに入力された場合、周辺回路からは、メインリフレッシュパルスｍｒｅｆｐｚが出力される。メインリフレッシュパルスｍｒｅｆｐｚは、バッファしてＲＢＬＫラッチ回路２２ａ，２２ｂ，…に出力される。メインリフレッシュパルスｍｒｅｆｐｚは、ロウブロック選択信号ｒｂｌｋｅｚｒ１，ｂｌｋｅｚ２，…と論理積（ＡＮＤ）が取られ、サブリフレッシュパルスｓｒｅｆｐｚとして出力される。そしてリフレッシュ動作が開始される。
【０１０８】
メインリフレッシュパルスｍｒｅｆｐｚは、バッファしてＲＢＬＫラッチ回路２２ａ，２２ｂ，…に出力される。ＲＢＬＫラッチ回路２２ａ，２２ｂ，…は、サブリフレッシュパルスｓｒｅｆｐｚを出力し、リフレッシュが行われる。リフレッシュするワード線のアドレスは、シフトレジスタ１９ａ〜１９ｎ、２０ａ，２０ｂ，…より順次出力される。従来のアドレスカウンタによる方法では、アドレス取りこみ・デコード動作、内部アドレス確定からセルアレイの活性化タイミング信号活性化など時間を要していたが、本発明の半導体記憶装置では、このタイミングマージンの分が削減され、アクセスタイムが高速化される。ここで、チップイネーブル信号／ＣＥ１のローレベルからのアクセス例を示したが、アドレスアクセス等、他の場合でも同様の効果が得られる。
【０１０９】
このように、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…によって、セルアレイ１１ａ，１１ｂ，…ごとのシフトレジスタ１９ａ〜１９ｎ，２０ａ，２０ｂ，…にサブシフト信号ｓｓｆｔｘ／ｚ１，ｓｓｆｔｘ／ｚ２，…を出力し、リフレッシュするメインワード線を選択するための選択信号を順次出力させるようにした。これにより、シフトレジスタ１９ａ〜１９ｎ，２０ａ，２０ｂ，…に出力するサブシフト信号ｓｓｆｔｘ／ｚ１，ｓｓｆｔｘ／ｚ２…の電流消費を低減することができる。
【０１１０】
次に、本発明の第２の実施の形態について説明する。図１１は、第２の実施の形態に係る半導体記憶装置の回路図である。図１１の半導体記憶装置では、図２に示すシフトスイッチ２１ａ，２１ｂ，…がバッファ４１ａ，４１ｂ，…となっている。図２の半導体記憶装置では、シフトスイッチ２１ｂは、対応するセルアレイ１１ａのサブワード線のリフレッシュが終了するまで、シフトレジスタ１９ａ〜１９ｎに繰り返しリフレッシュ信号ｒｅｆａ０００〜ｒｅｆａ０６３を出力させる。シフトスイッチ２０ａも同様である。図１１では、各セルアレイ１１ａ，１１ｂ，…のサブワード線のリフレッシュが終了しなくても、次のセルアレイのメインワード線を順次選択していき、メインワード線のアドレスが一巡したら、次のサブワード線アドレスに切り換えて、再度全セルアレイ１１ａ，１１ｂ，…でメインワード線を順次選択していく。すべてのサブワード線のリフレッシュが終了するまでこれを繰り返す。なお、図１１において、図２と同じものには同じ符号を付しその説明を省略する。
【０１１１】
バッファ４１ａ，４１ｂ，…は、セルアレイ１１ａ，１１ｂ，…ごとに対応して設けられている。
バッファ４１ｂは、シフトレジスタ１９ｎから出力されるリフレッシュ信号をシフトレジスタ２０ａ、ＲＢＬＫラッチ回路２２ａ，２２ｂに出力する。
【０１１２】
同様にバッファ４１ａも、図示してないが、前段のセルアレイに対応して設けられているシフトレジスタの最終段からリフレッシュ信号が入力される。そして、バッファ４１ａは、リフレッシュ信号を、当該シフトレジスタを制御していたＲＢＬＫラッチ回路、次にリフレッシュ対象となる後段のセルアレイ１１ａのＲＢＬＫラッチ回路２２ａ及びシフトレジスタ１９ａに出力する。
【０１１３】
バッファ４１ａ，４１ｂ，…には、図２で説明したようなシフトフラグ信号ｆｌａｇは、入力されない。そして、バッファ４１ａ，４１ｂ，…は、前段のシフトレジスタからリフレッシュ信号が出力されると後段のシフトレジスタに出力する。すなわち、各セルアレイ１１ａ，１１ｂ，…において、サブワード線のリフレッシュが終了しなくても、次のセルアレイのリフレッシュを順次行っていく。最後のセルアレイのリフレッシュが終了すると、再び先頭のセルアレイに戻り、次のサブワード線アドレスに切り換えて、リフレッシュを行っていく。
【０１１４】
このように、バッファ４１ａ，４１ｂ，…２よって、リフレッシュ信号を順次後段のシフトレジスタに出力し、セルアレイ１１ａ，１１ｂ，…の全体でリフレッシュを繰り返すようにした。よって、シフトフラグ信号ｆｌａｇを伝達するための配線、先頭のシフトレジスタにリフレッシュ信号を伝達するための配線が不要となり、回路を簡略化することができる。
【０１１５】
なお、第２の実施の形態における半導体記憶装置においても、ＲＢＬＫラッチ回路２２ａ，２２ｂ，…は、各セルアレイ１１ａ，１１ｂ，…に対応するシフトレジスタ１９ａ〜１９ｎ，２０ａ，２０ｂ，…ごとにサブシフト信号ｓｓｔｆｘ／ｚ１，ｓｓｔｆｘ／ｚ１を出力するよう制御するので消費電力が低減される。
【０１１６】
次に、本発明の第３の実施の形態について説明する。図１２は、第３の実施の形態に係る半導体記憶装置の回路図である。図１２では、図２の半導体記憶装置とは視点を変え、より広い範囲を示している。図１２では、セルアレイをパーシャルリフレッシュする点が異なる。図１２に示すセルアレイは、図２のセルアレイ１１ａ，１１ｂ，…に対応している。Ｓ／Ａは、センスアンプ１２ａ，１２ｂ，…に対応している。ＳＲ群は、シフトレジスタ１９ａ〜１９ｎ、２０ａ，２０ｂ，…に対応している。ＳＷ及びＳＷ５３は、シフトスイッチ２１ａ，２１ｂ，…に対応している。ただし、ＳＷ５３は、シフトスイッチ２１ａ，２１ｂ，…と一部機能が異なる。制御回路群（斜線を付した四角形）は、ＲＬＢＫラッチ回路２２ａ，２２ｂ，…、シフト信号生成回路２３ａ，２３ｂ，…、制御信号生成回路２４ａ，２４ｂ，…に対応している。ｒｂｌｋｅｚは、ロウブロック選択信号ｒｂｌｋｅｚ１，ｒｂｌｋｅｚ２，…に対応している。ｒｂｌｋｒｚは、シフトスイッチ２１，２１ｂ，…と、前段のセルアレイ１１ａ，１１ｂに対応するＲＢＬＫラッチ回路２２ａ，２２ｂ，…と接続される接続線に対応している。ｆｌａｇは、シフトフラグ信号ｆｌａｇに対応している。
【０１１７】
その他、図１２の半導体記憶装置は、パーシャルリフレッシュ制御回路５１、リフレッシュ周期生成回路５２、リフレッシュアレイラッチ回路５４、ＮＯＲ回路Ｚ４１，Ｚ４３、インバータ回路Ｚ４２，Ｚ４４〜Ｚ４６を有している。
【０１１８】
図１２では、セルアレイは、行列状に配置されたメモリセルが所定の行（ビット線）ごとにブロック化されるとともに、さらに大きく２つにブロック化される。２つにブロック化されたセルアレイの一方は、リフレッシュが途中で終了される。そして、もう一方のブロック化されたセルアレイにおいてリフレッシュが続けられる。なお、図１２では、セルアレイは、左右にブロック化されている。
【０１１９】
パーシャルリフレッシュ制御回路５１は、外部からパーシャルリフレッシュの要求を受け付けると、リフレッシュ領域切替え信号ｒｅｆｓｗを出力する。なお、パーシャルリフレッシュ制御回路５１は、リフレッシュがセルアレイのリフレッシュ開始点に戻ったとき、パーシャルリフレッシュの要求を受け付ける。また、パーシャルリフレッシュ制御回路５１は、リフレッシュ周期生成回路５２が出力する周期に応じてパーシャルリフレッシュを行う。さらに、パーシャルリフレッシュ制御回路５１は、パーシャルリフレッシュが終了するとき、リフレッシュする領域を全セルアレイの領域に戻してから、リフレッシュを行う周期に戻す。
【０１２０】
リフレッシュ周期生成回路５２は、パーシャルリフレッシュのリフレッシュ周期を生成する。リフレッシュ周期生成回路５２は、パーシャルリフレッシュする場合、全領域をリフレッシュする周期を、全領域に対するパーシャルリフレッシュする領域の比に分周する。
【０１２１】
ＳＷ５３は、パーシャルリフレッシュ制御回路５１からリフレッシュ領域切替え信号ｒｅｆｓｗが出力されると、ＳＲ群から出力されるリフレッシュ信号を後段のＳＲ群に出力しないで、もう一方のブロック化されたセルアレイ（右側のセルアレイ）の制御回路群に出力する。ＳＷ５３は、パーシャルリフレッシュ制御回路５１からリフレッシュ領域切替え信号ｒｅｆｓｗが出力されない場合は、後段ｎのＳＲ群にリフレッシュ信号を出力する。
【０１２２】
ＮＯＲ回路Ｚ４１は、ＳＷ５３がリフレッシュ信号を、右側のセルアレイの制御回路群に出力する場合、又は後段のＳＲ群に出力する場合においても、ＳＲ群に対応して設けられている制御回路群にインバータ回路Ｚ４２を介して出力する。
【０１２３】
ＮＯＲ回路Ｚ４３，インバータ回路Ｚ４４、及びインバータ回路Ｚ４５，Ｚ４６は、リフレッシュ信号が一方のブロックから他方のブロックに移ったこと検出し、リフレッシュアレイラッチ回路５４に出力する。
【０１２４】
リフレッシュアレイラッチ回路５４は、一方のブロックから他方のブロックに移るリフレッシュ信号から、現在どちらの（右又は左）ブロックのセルアレイがリフレッシュされているか認識し、リフレッシュ領域信号ｒｅｆｌｚ／ｒｅｆｒｚを出力する。例えば、図１２において、リフレッシュが左から右に移るとリフレッシュ領域信号ｒｅｆｌｚがローレベル、リフレッシュ領域信号ｒｅｆｒｚがハイレベルになり、右から左に移るとそれぞれハイレベル、ローレベルに遷移する。
【０１２５】
図１３は、パーシャルリフレッシュのエントリ・イクジットとリフレッシュ周期を説明する図である。図に示すセルアレイブロック６１は、図１２に示す左側のセルアレイに対応している。セルアレイブロック６２は、図１２に示す右側のセルアレイに対応している。また、図に示す番号と矢印は、セルアレイブロック６１，６２がリフレッシュされる経路を示している。セルアレイブロック６１，６２の斜線部は、パーシャルリフレッシュモード時にリフレッシュされる領域を示している。
【０１２６】
図１４は、図１３のリフレッシュ領域と分周の関係を示した図である。図に示すＣＥ２は、外部から入力されるパーシャルモードを選択するための信号を示している。ＣＥ２がＨ状態のときは、通常（全領域）のリフレッシュが行われる。ＣＥ２がＬ状態のときは、パーシャルリフレッシュが行われる。図のコアの欄に示す１／２は、全セルアレイ領域に対するパーシャルリフレッシュされる領域の割合を示している。ここでは、パーシャルリフレッシュは、セルアレイの全領域の、半分（１／２）の領域で行われるとする。
【０１２７】
ＣＥ２がＬ状態となったとき、すぐにパーシャルリフレッシュモードにエントリし、リフレッシュ領域やリフレッシュ周期を変えてしまうと、例えば、２から５の間をリフレッシュしている場合、リフレッシュ信号は、３から４へ伝達されなくなる。従って、リフレッシュ信号が１に戻ってからパーシャルリフレッシュにエントリする必要がある。１にリフレッシュ信号が戻ったことは、リフレッシュ領域信号ｒｅｆｌｚがＨ状態になることでわかる（Ｈ状態になったとき、左の領域リのリフレッシュが開始されるため）。このとき、セルアレイ領域は１／２となり、リフレッシュ周期生成回路５２は、リフレッシュする周期を２分周する。
【０１２８】
また、分岐点である２にいるときにパーシャルリフレッシュモードをイグジットすると、５に向かうのと３から始まる２つのリフレッシュ動作が起こってしまう。また、２の直前でイグジットしたとき、データ保持に必要なリフレッシュの周期ｔｒｅｆをＴとすると、３のデータを再びリフレッシュするまでに、３→４→１→２でＴ、２→５→６→３で６／８Ｔの合計１４／８Ｔかかってしまい、これを補償するためにリフレッシュ周期を１４／８にしなければならない。このため、ＣＥ２がＬ状態からＨ状態に変化し、リフレッシュ領域信号ｒｅｆｌｚが１回Ｈ状態になったときは、領域の変更だけ行う。すなわち、イグジット時には、周期を通常のリフレッシュ周期の１／２に分周して、セルアレイの全領域リフレッシュする。リフレッシュ領域信号ｒｅｆｌｚの２度目のＨ状態で、通常のリフレッシュ時の周期に戻す。
【０１２９】
なお、ＣＥ２がＨ状態で周期を１／２にする理由は、１でイグジットしたとすると１→２→３→４で１／４Ｔ、１→５→６→４→１でＴの合計５／４Ｔかかってしまい、それを補償するためリフレッシュ周期を４／５にしなければならず、スタンバイ時のデータ保持電流が増加してしまうためである。
【０１３０】
なお、図１２では、チップの左右にセルアレイを構成し、リフレッシュアレイが右から左に移るときを基準点として領域や周期の制御を行う例を示したが、リフレッシュ領域や分周の制御を、リフレッシュアドレスに基準点を設けそこで行うようにしてもよい。
【０１３１】
このように、ＳＷ５３は、パーシャルリフレッシュの要求を示すリフレッシュ領域切替え信号ｒｅｆｓｗに応じて、大きく２つにブロック化されたセルアレイブロックの一方のリフレッシュを途中で終了する。そして、もう一方のブロック化されたセルアレイブロックにおいてリフレッシュを続けるようにした。これにより、リフレッシュの必要なセルアレイのみリフレッシュすることができ、消費電力を低減することができる。
【０１３２】
次に、本発明の第４の実施の形態について説明する。図１５は、第４の実施の形態に係る半導体記憶装置の回路図である。図１５では、図１１の半導体記憶装置とは視点を変え、より広い範囲を示している。図１５では、セルアレイをパーシャルリフレッシュする点が異なる。図１５に示すセルアレイは、図１１のセルアレイ１１ａ，１１ｂ，…に対応している。Ｓ／Ａは、センスアンプ１２ａ，１２ｂ，…に対応している。ＳＲ群は、シフトレジスタ１９ａ〜１９ｎ、２０ａ，２０ｂ，…に対応している。ｂｕｆｆは、バッファ４１ａ，４１ｂ，…に対応している。制御回路群（斜線を付した四角形）は、ＲＬＢＫラッチ回路２２ａ，２２ｂ，…、シフト信号生成回路２３ａ，２３ｂ，…、制御信号生成回路２４ａ，２４ｂ，…に対応している。ｒｂｌｋｅｚは、ロウブロック選択信号ｒｂｌｋｅｚに対応している。ｒｂｌｋｒｚは、シフトスイッチ２１，２１ｂ，…と、前段のＲＢＬＫラッチ回路２２ａ，２２ｂ，…と接続される接続線に対応している。
【０１３３】
その他、図１５の半導体記憶装置は、パーシャルリフレッシュ制御回路７１、リフレッシュ周期生成回路７２、サブワード線アドレス生成回路７３、リフレッシュアレイラッチ回路７４，インバータ回路Ｚ４７，Ｚ４８を有している。
【０１３４】
図１５では、セルアレイは、行列状に配置されたメモリセルが所定の行（ビット線）ごとにブロック化されるとともに、さらに大きく２つにブロック化される。なお、図１５では、セルアレイは、左右にブロック化されている。
【０１３５】
パーシャルリフレッシュ制御回路７１は、外部からパーシャルリフレッシュの要求を受け付けると、リフレッシュ領域切替え信号ｒｅｆｓｗをサブワード線アドレス生成回路７３に出力する。パーシャルリフレッシュ制御回路７１は、リフレッシュがセルアレイのリフレッシュ開始点に戻ったとき、パーシャルリフレッシュの要求を受け付ける。また、パーシャルリフレッシュ制御回路７１は、リフレッシュ周期生成回路７２が生成する周期に応じてパーシャルリフレッシュを行う。
【０１３６】
リフレッシュ周期生成回路７２は、パーシャルリフレッシュのリフレッシュ周期を生成する。リフレッシュ周期生成回路７２は、パーシャルリフレッシュする場合、全領域をリフレッシュする周期を、全領域に対するパーシャルリフレッシュする領域の比に分周する。
【０１３７】
インバータ回路Ｚ４７，Ｚ４８は、リフレッシュ信号が一方のブロックから他方のブロックに移ったこと検出し、リフレッシュアレイラッチ回路７４に出力する。
【０１３８】
サブワード線アドレス生成回路７３は、パーシャルリフレッシュ制御回路７１からリフレッシュ領域切替え信号ｒｅｆｓｗを受け付けると、ＳＲ群のメインワード線のリフレッシュが１週すると、サブワード線のアドレスをカウントアップしていく。このとき、サブワード線アドレス生成回路７３は、サブワード線のアドレスを間引いてカウントアップする。なお、サブワード線のアドレスは、全アドレスの最上位アドレスから、必要なメモリ容量になるよう割り当てられる。従って、サブワード線アドレス生成回路７３は、サブワード線に割り当てられた上位アドレスを間引いてカウントアップする。
【０１３９】
リフレッシュアレイラッチ回路５４は、一方のブロックから他方のブロックに移るリフレッシュ信号から、現在どちらの（右又は左）ブロックのセルアレイがリフレッシュされているか認識し、リフレッシュ領域信号ｒｅｆｌｚ／ｒｅｆｒｚを出力する。例えば、図１５において、リフレッシュが左から右に移るとリフレッシュ領域信号ｒｅｆｌｚがローレベル、リフレッシュ領域信号ｒｅｆｒｚがハイレベルになり、右から左に移るとそれぞれハイレベル、ローレベルに遷移する。
【０１４０】
図１６は、パーシャルリフレッシュのエントリ・イクジットとリフレッシュ周期を説明する図である。図に示すセルアレイブロック８１は、図１２に示す左側のセルアレイに対応している。セルアレイブロック８２は、図１２に示す右側のセルアレイに対応している。また、図に示す番号と矢印は、セルアレイブロック８１，８２，…がリフレッシュされる経路を示している。セルアレイブロック８１，８２の斜線部は、パーシャルリフレッシュモード時にリフレッシュされる領域を示している。
【０１４１】
図１７は、図１６のリフレッシュ領域と分周の関係を示した図である。図に示すＣＥ２は、外部から入力されるパーシャルモードを選択するための信号を示している。ＣＥ２がＨ状態のときは、通常（全領域）のリフレッシュが行われる。ＣＥ２がＬ状態のときは、パーシャルリフレッシュが行われる。図のコアの欄に示す１／２は、全セルアレイ領域に対するパーシャルリフレッシュされる領域の割合を示している。ここでは、パーシャルリフレッシュは、セルアレイの全領域の、半分の領域で行われるとする。
【０１４２】
ＣＥ２がＬ状態となり、１回目のリフレッシュ領域信号ｒｅｆｌｚのＨ状態でリフレッシュする領域を１／２にする。このとき周期を２分周する。これは、図１５に示すように、リフレッシュする経路が常に１→２→３→４であるため、リフレッシュする領域が１／２となれば、リフレッシュ周期も１／２倍にする。
【０１４３】
ＣＥ２がＨ状態となり、パーシャルリフレッシュモードをイグジットする場合、リフレッシュする領域は全領域とし、分周も１倍する。図１５の半導体記憶装置では、図１２の半導体記憶装置に対し、イグジットの際の分周制御が不要である。これは、パーシャルリフレッシュモードになっても、常にリフレッシュする経路が常に１→２→３→４であるためである。よって、イグジットの際の制御が簡単となる。
【０１４４】
このように、セルアレイの全体でリフレッシュを繰り返すとともに、サブワード線のアドレスを間引いてカウントアップするようにした。これにより、リフレッシュの必要なセルアレイのみリフレッシュすることができ、消費電力を低減することができる。
【０１４５】
（付記１）  記憶したデータをリフレッシュする半導体記憶装置において、
メモリセルを所定の行ごとにブロック化したセルアレイと、
前記セルアレイのワード線ごとに設けられ、リフレッシュする前記ワード線を選択するための選択信号を、制御信号に応じて順次入力して出力するシフトレジスタと、
前記セルアレイごとに設けられ、前記リフレッシュが終了する前記セルアレイの前記シフトレジスタに出力している前記制御信号の出力を停止し、次にリフレッシュする前記セルアレイの前記シフトレジスタに前記制御信号を出力するシフトレジスタ制御回路と、
を有することを特徴とする半導体記憶装置。
【０１４６】
（付記２）  前記シフトレジスタ制御回路は、前記リフレッシュが終了する前記セルアレイの前記シフトレジスタが出力する最後のワード線の前記選択信号を、次にリフレッシュする前記セルアレイの前記シフトレジスタに出力することを特徴とする付記１記載の半導体記憶装置。
【０１４７】
（付記３）  前記ワード線は、メインワード線とサブワード線とに階層化されており、
前記シフトレジスタ制御回路は、前記リフレッシュ対象となっているメモリセルアレイにおける前記サブワード線の全てのリフレッシュが終了したとき、次のリフレッシュ対象となる前記メモリセルアレイのシフトレジスタに前記制御信号を出力することを特徴とする付記１記載の半導体記憶装置。
【０１４８】
（付記４）  前記ワード線は、メインワード線とサブワード線とに階層化されており、前記メインワード線のアドレスが前記セルアレイにおいて一巡したとき、前記サブワード線のアドレスが進められることを特徴とする付記１記載の半導体記憶装置。
【０１４９】
（付記５）  前記セルアレイは、複数にブロック化され、前記ブロック化された一部のセルアレイ間においてパーシャルリフレッシュを行うパーシャルリフレッシュ制御回路を有することを特徴とする付記１記載の半導体記憶装置。
【０１５０】
（付記６）  前記パーシャルリフレッシュ制御回路は、前記リフレッシュが前記セルアレイのリフレッシュ開始点に戻ったとき、パーシャルリフレッシュの要求を受け付けることを特徴とする付記５記載の半導体記憶装置。
【０１５１】
（付記７）  前記パーシャルリフレッシュ制御回路は、前記リフレッシュを行っていた周期を、前記セルアレイの全領域に対する前記パーシャルリフレッシュが行われる領域の比に分周することを特徴とする付記５記載の半導体記憶装置。
【０１５２】
（付記８）  前記パーシャルリフレッシュ制御回路は、前記パーシャルリフレッシュが終了するとき、前記リフレッシュする領域を全セルアレイの領域に戻してから、前記リフレッシュを行う周期に戻すことを特徴とする付記７記載の半導体記憶装置。
【０１５３】
（付記９）  前記サブワード線のアドレスは、間引いて進められることを特徴とする付記４記載の半導体記憶装置。
（付記１０）  前記セルアレイがリフレッシュされている間は、前記セルアレイの外部／内部アドレス切替え信号を、内部アドレスを参照するように維持することを特徴とする付記１記載の半導体記憶装置。
【０１５４】
（付記１１）  前記ワード線ごとに、前記メモリセルの不良を救済する冗長回路を有することを特徴とする付記１記載の半導体記憶装置。
（付記１２）  前記セルアレイは、シェアードセンスアンプによってデータがセンスされることを特徴とする付記１記載の半導体記憶装置。
【０１５５】
【発明の効果】
以上説明したように本発明では、シフトレジスタ制御回路によって、セルアレイごとのシフトレジスタに制御信号を出力してリフレッシュするワード線を選択するための選択信号を出力させるようにした。これにより、シフトレジスタに出力する制御信号の電流消費を低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の原理を説明する原理図である。
【図２】第１の実施の形態に係る半導体記憶装置の回路図である。
【図３】ワード線デコーダの回路図の一例である。
【図４】シフトレジスタの回路図の一例である。
【図５】シフトスイッチの回路図の一例である。
【図６】ＲＢＬＫラッチ回路の回路図の一例である。
【図７】シフト信号生成回路の回路図の一例である。
【図８】リフレッシュされるセルアレイが切替わるときの動作を説明するタイミングチャートである。
【図９】リフレッシュ動作までのクリティカルパスを説明する図である。
【図１０】リフレッシュ動作までのクリティカルパスを説明するタイミングチャートである。
【図１１】第２の実施の形態に係る半導体記憶装置の回路図である。
【図１２】第３の実施の形態に係る半導体記憶装置の回路図である。
【図１３】パーシャルリフレッシュのエントリ・イクジットとリフレッシュ周期を説明する図である。
【図１４】図１３のリフレッシュ領域と分周の関係を示した図である。
【図１５】第４の実施の形態に係る半導体記憶装置の回路図である。
【図１６】パーシャルリフレッシュのエントリ・イクジットとリフレッシュ周期を説明する図である。
【図１７】図１６のリフレッシュ領域と分周の関係を示した図である。
【符号の説明】
１ａ，１ｂ，１１ａ，１１ｂ，１１ｘ  セルアレイ
２ａ〜２ｎ，３ａ〜３ｎ，１９ａ〜１９ｎ，２０ａ，２０ｂ  シフトレジスタ
４ａ〜４ｃ  シフトレジスタ制御回路
２１ａ，２１ｂ  シフトスイッチ
２２ａ，２２ｂ  ＲＢＬＫラッチ回路
２３ａ，２３ｂ  シフト信号生成回路
２４ａ，２４ｂ  制御信号生成回路
４１ａ，４１ｂ  バッファ
５１，７１  パーシャルリフレッシュ制御回路
５２，７２  リフレッシュ周期生成回路
５４，７４  リフレッシュアレイラッチ回路
【図１】
2004280957.tif 000003
【図２】
2004280957.tif 000004
【図３】
2004280957.tif 000005
【図４】
2004280957.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004280957.tif 000013
【図１２】
2004280957.tif 000014
【図１３】
2004280957.tif 000015
【図１４】
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【図１５】
2004280957.tif 000017
【図１６】
2004280957.tif 000018
【図１７】
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