(57)【要約】【課題】極小の消費電力で確実にデータを保持でき、かつ高速アクセスが可能なメモリシステムを実現する。【解決手段】リフレッシュ制御手段によって、自発的データ保存能力のある高速不揮発性メモリセルに対して、機器不使用時（又はメモリ待機時）に定期的にリフレッシュを施す。このように不揮発性メモリセルの自発的なデータ保持能力と、不使用時における定期的リフレッシュ、さらにはスイッチ手段のオン／オフによる間歇的電源供給を組み合わせることで、待機時の消費電力を限りなく小さく抑えつつ、確実にデータを保持することを可能とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを含む半導体メモリ手段と、
装置の不使用期間において、上記半導体メモリ手段のリフレッシュ動作のための電源供給をオン／オフするスイッチ手段と、
上記不使用期間も常時電源が供給されており、上記不使用期間において、上記スイッチ手段をオンに制御するとともに、上記不揮発性メモリセルのリフレッシュ動作を実行させるリフレッシュ制御手段と、
を備えることを特徴とする情報処理装置。
【請求項２】
上記リフレッシュ制御手段は、定期的に、
上記スイッチ手段をオンに制御し、
上記不揮発性メモリセルのアドレスを指定して、当該指定したアドレスに対応した上記不揮発性メモリセルのリフレッシュ動作を実行させ、
その後上記スイッチ手段をオフに制御する処理を実行することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
上記不揮発性メモリセルは、
記憶材料に強誘電体膜を用い、上記強誘電体膜の分極方向の違いによって２値以上のデータを記憶する構造、
又は、記憶材料に磁性体膜を用い、上記磁性体膜の磁化方向の違いによって２値以上のデータを記憶する構造、
又は、記憶材料にカルコゲナイド膜を用い、上記カルコゲナイド膜の結晶状態の違いによって２値以上のデータを記憶する構造とされていることを特徴とする請求項１に記載の情報処理装置。
【請求項４】
上記スイッチ手段、及び上記リフレッシュ制御手段は、上記半導体メモリ手段を含むメモリチップ内に内蔵されることを特徴とする請求項１に記載の情報処理装置。
【請求項５】
不揮発性メモリセルと、
電源端子に対する電源投入に応じて、アドレス端子に入力されたアドレスに対応する上記不揮発性メモリセルのリフレッシュ動作の実行信号を発生する信号発生部と、
を備えたことを特徴とする半導体メモリ。
【請求項６】
不揮発性メモリセルと、
上記不揮発性メモリセルのリフレッシュ動作のための電源供給をオン／オフするスイッチ手段と、
上記スイッチ手段のオフ期間も電源供給され、上記オフ期間において、上記スイッチ手段をオンに制御するとともに、上記不揮発性メモリセルのリフレッシュ動作を実行させるリフレッシュ制御手段と、
を備えることを特徴とする半導体メモリ。
【請求項７】
上記リフレッシュ制御手段は、定期的に、
上記スイッチ手段をオンに制御し、
上記不揮発性メモリセルのアドレスを指定して、当該指定したアドレスに対応した上記不揮発性のメモリセルのリフレッシュ動作を実行させ、
その後上記スイッチ手段をオフに制御する処理を実行することを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
主電源が供給される第１の電源端子と、
バックアップ電源が常時供給される第２の電源端子と、
上記第１の電源端子からの電源供給状態を監視すると共に、上記第１の電源端子からの電源電圧が所定以下となることに応じて上記リフレッシュ制御手段に実行制御信号を与える電源感知手段とをさらに備え、
上記スイッチ手段は、上記第２の電源端子を介した上記不揮発性メモリセルのリフレッシュ動作のための電源供給をオン／オフし、
上記リフレッシュ制御手段は、上記電源感知手段から供給された上記実行制御信号に応じて上記スイッチ手段をオンに制御するとともに、上記不揮発性メモリセルのリフレッシュ動作を実行させることを特徴とする請求項６に記載の半導体メモリ。
【請求項９】
上記不揮発性メモリセルは、
記憶材料に強誘電体膜を用い、上記強誘電体膜の分極方向の違いによって２値以上のデータを記憶する構造、
又は、記憶材料に磁性体膜を用い、上記磁性体膜の磁化方向の違いによって２値以上のデータを記憶する構造、
又は、記憶材料にカルコゲナイド膜を用い、上記カルコゲナイド膜の結晶状態の違いによって２値以上のデータを記憶する構造とされていることを特徴とする請求項５又は請求項６に記載の半導体メモリ。
【請求項１０】
上記不揮発性メモリセルは、記憶材料に強誘電体膜を用い、上記強誘電体膜の分極方向の違いによって２値以上のデータを記憶する強誘電体キャパシタを含むとともに、
上記リフレッシュ動作時には、リフレッシュを行うメモリセル群からのデータの読み出し動作の後に、上記メモリセル群全体に「１」のデータを書き込み、その後に各々の上記メモリセル群に記憶されていたデータの復元を行うことを特徴とする請求項５又は請求項６に記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ及び半導体メモリが搭載された情報処理装置に関するものである。
【０００２】
【従来の技術】
【特許文献１】米国特許４８７３６６４
【特許文献２】特開平９−３２６２００
【特許文献３】特開２０００−１１６６５
【特許文献４】特開平１１−１６２１８２
【特許文献５】特開平５−６２４６９
【０００３】
近年、高速書き換えが可能な、新しい半導体不揮発性メモリが注目されている。それらは低電圧で高速に状態を変化させることが出来、かつ自発的にその状態を保持できる種々の素材を活用している。
その代表的な例としては、強誘電体メモリが挙げられる。現在主流となっている強誘電体メモリのセル構造と動作は上記特許文献１で提案されたものである。
【０００４】
その実現方法の一例を図１１に示す。これはメモリセルを一つのアクセストランジスタと一つの強誘電体キャパシタで構成するものであり、例えば対となったメモリセルに相補的にデータを書きこむことにより１ビットを記憶する。
図１１の例では、メモリアレイとして構成されるメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１、ＭＣ１２，ＭＣ２２，ＭＣ３２，ＭＣ４２を示している。これら各メモリセルＭＣは、アクセストランジスタと強誘電体キャパシタで構成される。例えばメモリセルＭＣ１１はアクセストランジスタＴ１１と強誘電体キャパシタＣ１１で構成される。またメモリセルＭＣ２１はアクセストランジスタＴ２１と強誘電体キャパシタＣ２１で構成される。
【０００５】
ワード線ＷＬ（ＷＬ１、ＷＬ２・・・）には、ワード線デコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。
ワード線ＷＬ１にはメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１を含むメモリセル行の各アクセストランジスタ（Ｔ１１，Ｔ１２・・・）のゲート電極が接続される。
ワード線ＷＬ２にはメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２，ＭＣ４２を含むメモリセル行の各アクセストランジスタのゲート電極が接続される。
【０００６】
ワード線ＷＬと直交する方向にはビット線ＢＬ（ＢＬ１，ＢＬ２・・・）が配されている。
例えばビット線ＢＬ１，ＢＬ２はセンスアンプ３−１によって電圧印加され、また電位検出されるビット線対とされる。またビット線ＢＬ３，ＢＬ４はセンスアンプ３−２によって電圧印加され、また電位検出されるビット線対とされる。プレート線ＰＬ（ＰＬ１、ＰＬ２・・・）には、プレート線デコーダ／ドライバ２によって所定の電圧印加が行われる。
プレート線ＰＬ１には、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１を含むメモリセル行の各強誘電体キャパシタ（Ｃ１１，Ｃ１２・・・）の一端が接続される。
プレート線ＰＬ２には、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２，ＭＣ４２を含むメモリセル行の各強誘電体キャパシタの一端が接続される。
そして各メモリセルＭＣにおいては、ワード線ＷＬによってアクセストランジスタがオンとされることで、それぞれ対応するビット線ＢＬに接続されることになる。
【０００７】
このような構成では、２つの強誘電体キャパシタを用いて、相補的に１ビットを記憶する。即ち一対のビット線ＢＬ１，ＢＬ２に接続されたメモリユニットＭＵ１１，ＭＵ２１を構成する各誘電体キャパシタＣ１１とＣ２１が対となり、その分極方向により相補的に１ビットづつのデータが記憶される。
例えばキャパシタＣ１１に「１」を書き込む場合、ワード線ＷＬ１を選択し、プレート線ＰＬ１を０Ｖとして、ビット線ＢＬ１、ＢＬ２を駆動して、キャパシタＣ１１に「１」の分極方向と成る電圧を印加する。一方、キャパシタＣ２１は「０」の分極方向とされるようにする。
また読出の際には、ワード線ＷＬ１を選択し、プレート線ＰＬ１を駆動すると、キャパシタＣ１１，Ｃ２１から相補的なデータとしてビット線対ＢＬ１，ＢＬ２に電荷が放出される。それによって生じた電位差を差動型のセンスアンプ３−１で検出することでデータを読み出すことができる。
【０００８】
この読出時の様子を図１２のヒステリシスカーブで説明する。横軸は強誘電体キャパシタに印加される電圧、縦軸は分極量を示す。
読み出しの初期状態ではプレート線ＰＬ１及びビット線対ＢＬ１．ＢＬ２が０Ｖにイコライズされており、かつビット線ＢＬ１，ＢＬ２は浮遊状態となっている。上記対となったキャパシタＣ１１，Ｃ２１は互いに反対方向に分極しており、例えばキャパシタＣ１１は図１２の（Ｈ０）、キャパシタＣ２１は（Ｈ１）の状態にある。
ここでプレート線ＰＬ１に電圧Ｖｃｃのパルスを印加することで、両キャパシタＣ１１，Ｃ２１には略Ｖｃｃが印加され、両者はともに（Ｈ２）の状態に移行する。これに伴って初期状態からの分極変異量の差に対応する信号差がビット線ＢＬ１とＢＬ２の間に生じる。
即ちキャパシタＣ１１，Ｃ２１のうち、キャパシタＣ２１のみが分極反転し、その反転に相応した信号差がビット線ＢＬ１，ＢＬ２間に顕れる。具体的には分極反転した側のビット線ＢＬ２の電位が高くなる。それを差動センスアンプ３−１でセンスすることによってデータを得る。
【０００９】
さらにセンスアンプ３−１を活性化することで、ビット線ＢＬ１は０Ｖに、ビット線ＢＬ２は電圧Ｖｃｃにまで増幅される。
この時キャパシタＣ１１は（Ｈ２）付近に留まるが、キャパシタＣ２１への印加電圧は０となって、その状態は（Ｈ０）に推移する。
次にプレート線ＰＬ１を再度０Ｖに駆動することで、キャパシタＣ１１、Ｃ２１への印加電圧はそれぞれ０及び（−Ｖｃｃ）に変わる。この時キャパシタＣ１１の状態は（Ｈ０）に戻り、キャパシタＣ２１の状態は（Ｈ３）に推移して、再度分極方向が反転する。最後にビット線ＢＬ１，ＢＬ２を０Ｖに戻すと、キャパシタＣ１１、Ｃ２１はそれぞれ（Ｈ０）（Ｈ１）の状態に復帰する。即ちデータの再書き込み、リフレッシュが行われる。
【００１０】
このような強誘電体膜の分極は自発的な状態保持能力があるので、強誘電体膜を挟んだ対向電極が等電位に保たれている限り、電力供給なしでもデータを保存しつづける。
また上記分極反転は３Ｖ以下の印加電圧で、数ナノ秒という短時間で実行できる。従ってフラッシュメモリのように、データ書き込みに多大な時間と電流消費を要することもない。
【００１１】
このような半導体メモリは、例えば以下のような用途に期待される。
現在多くの携帯用電子機器、例えば携帯電話やＰＤＡのメインメモリはＤＲＡＭで構成されている。それらの機器においては、電源を入れると即時に使用できるように、ユーザーデータやアプリケーションはＤＲＡＭに展開されたまま保存されている。即ち機器の不使用時にもＤＲＡＭ内のデータは保持されている。
しかしＤＲＡＭは揮発性であって、自発的にデータを保持する能力は無い。従ってそのデータを維持するには、待機時にもメモリセルアレイに常時通電が必要であり、さらに高頻度にリフレッシュ動作を行う必要がある。このため機器を使用していなくても、待機時には数ｍＷの電流を消費し、頻繁なバッテリー交換と余分な電池代が必要になる。
また、このようなバッテリーバックアップに限らず、近年環境に配慮して電気機器全般の待機時消費電力を削減する動きが広がっている。従ってそのような家電機器に搭載されたＤＲＡＭの、データ保持のための待機時消費電流は、深刻な問題になりつつある。
【００１２】
ここでＤＲＡＭの代替に強誘電体メモリを使用すれば、ＤＲＡＭと同等のアクセス性能を維持しつつ、メモリの待機時消費電流をゼロにできる。または強誘電体メモリによる高速ストレージにＤＲＡＭに展開したデータを高速転送して保存すれば、ＤＲＡＭのリフレッシュを止め、やはり待機時消費電流をゼロにすることができる。
なお、ここでは強誘電体膜を用いたメモリ（ＦｅＲＡＭ）について原理説明を行ったが、強誘電体メモリと同様に、高速低電圧での書き込みと自発的なデータ保持能力を有するメモリとして、磁性トンネル膜を用い、磁性膜の磁化方向でデータを記憶するＭＲＡＭや、カルコゲナイド膜の結晶状態でデータを記憶するＯＵＭなども提案されている。
【００１３】
【発明が解決しようとする課題】
上述のように高速低電圧でデータを書き込み、かつデータを自発的に保存するメモリ、例えば強誘電体膜を用いたＦｅＲＡＭ、磁性トンネル膜を用いたＭＲＡＭ、カルコゲナイド膜を用いたＯＵＭなどのメモリを、以下「高速不揮発性メモリ」と呼ぶ。
【００１４】
このような「高速不揮発性メモリ」は、理想的にはデータを長期間自発的に保存することが出来る。しかし高速かつ低電圧で書き込めるということは、その半面で、異なるデータ間のエネルギーバリアが低いということである。従ってそのデータを保持するのは、フラッシュメモリのそれのように容易ではなく、例えば製造工程において生じた僅かな膜中の欠陥によって、保持期間が理想よりはるかに短くなってしまう。一般に不揮発性メモリのデータ保持は８０℃１０年が保証されるが、仮にそれが１日になってしまうと、メモリのデータに欠落が発生し、使い物にならない。
【００１５】
このような事情から、高速不揮発性メモリの信頼性確保は極めて困難になっており、一般にデータ保持中の劣化に備えて必要以上に大きな動作マージンをその設計に加味している。例えば強誘電体メモリでは、キャパシタサイズを通常のセンシングに必要な量より２倍以上大きくする。このような状況は高集積化への進展を著しく阻害し、ビットコストの増加に直結している。
【００１６】
このような不揮発性メモリのデータ保持劣化への対策の一つとして、リフレッシュが考えられる。
例えば上記特許文献２の特開平９−３２６２００では、強誘電体膜の分極状態の残存を前提にしているので目的は異なるものの、時間が経過すると通常の読み出しではデータを取得できなくなるＦＥＴ型強誘電体メモリ特有の課題への対策として、動作中の定期的リフレッシュが提案されている。さらに電源投入時には特殊な読み出し方法で分極状態から保存された全データを読み出し、書き戻すことでリフレッシュを行う立ち上げ機構が提案されている。
【００１７】
また、特許文献３の特開２０００−１１６６５、特許文献４の特開平１１−１６２１８２には、外部コマンドによるリフレッシュ動作が提案されている。また、特許文献５の特開平５−６２４６９には内部アクセスカウンタによるイベント信号に基づいたリフレッシュ、及びＣＰＵプロセッサからのイベント信号に基づいたリフレッシュが提案されている。
【００１８】
しかしこれらの例で想定されているのは、いずれも機器動作中のリフレッシュであり、少なくとも機器がＣＰＵによる完全な動作管理下にあることが前提である。従って機器不使用時における長期データ保持は想定されていない。電源投入時のリフレッシュにしても、ユーザーが機器に電源を入れる頻度は保証も強制も出来ない為、機器不使用時のデータ保持という観点からいえば、この手法は極めて不確実であり、これをもって長期のデータ保持を保証することはできない。
【００１９】
さらに強誘電体メモリでは、同一のデータを長期保存していると、分極に伴う内部電界を相殺するように内部の可動電荷が最分布して固定し、ヒステリシスカーブにシフトや歪曲が生じる問題がある。これは「インプリント」と呼ばれ、程度が悪いと誤読み出し、または誤書き込みを発生させる。
上記可動電荷によるヒステリシスシフトはデータを反転させることで回復に向かうので、上記特許文献３の特開２０００−１１６６５に記されているリフレッシュ動作は、主としてこの対策を目的に、外部コマンドでデータ読み出し、反転書き込み、さらには正転書き込みを行うものである。当該文献に記載されているリフレッシュイベントは、通常書き込みから所定時間が経過した時点、機器の電源投入時、または機器の電源停止時である。
【００２０】
しかしながらこの場合、機器の不使用時は不定期の長時間、データが放置されるため、インプリントの悪化の度合いを保証できない。即ちそれが誤読み出しを発生させるに至るまで、状態が悪化することを完全には防止できない。しかもその場合は、リフレッシュを行っても読み出した時点でデータが欠損するので、もはやデータは回復できない。
【００２１】
さらに上記シーケンスでは、一度センスアンプに読み出したビット線データを反転させて書き込みを行い、さらにそれを反転させて再度書き込みを行う必要がある。この手順は非常に煩雑で、時間を要する。しかも大きな容量負荷を持つビット線をアレイ全体で反転させる場合、ノイズの発生等により誤動作を誘発し易い。
無論データ保持の劣化については十分な対策になり得ない点では上記各例と同様である。
【００２２】
【課題を解決するための手段】
これらの問題点に鑑みて本発明では、高速不揮発性メモリでの確実な長期間のデータ保持を実現すると共に、その最適な制御方式を提供することを目的とする。
【００２３】
このため本発明の情報処理装置は、不揮発性メモリセルを含む半導体メモリ手段と、装置の主電源がオフとされた不使用期間において、上記半導体メモリ手段のリフレッシュ動作のための電源供給をオン／オフするスイッチ手段と、上記不使用期間も常時電源が供給されており、上記不使用期間において、上記スイッチ手段をオンに制御するとともに、上記不揮発性メモリセルのリフレッシュ動作を実行させるリフレッシュ制御手段とを備える。
ここで、上記リフレッシュ制御手段は、定期的に、上記スイッチ手段をオンに制御し、上記不揮発性メモリセルのアドレスを指定して、当該指定したアドレスに対応した上記不揮発性メモリセルのリフレッシュ動作を実行させ、上記スイッチ手段をオフに制御する処理を実行する。
また、上記スイッチ手段、及び上記リフレッシュ制御手段は、上記半導体メモリ手段を含むメモリチップ内に内蔵されるようにもする。
【００２４】
本発明の半導体メモリは、不揮発性メモリセルと、電源端子に対する電源投入に応じて、アドレス端子に入力されたアドレスに対応するメモリセルのリフレッシュ動作の実行信号を発生する信号発生部とを備える。
【００２５】
本発明の半導体メモリは、不揮発性メモリセルと、上記不揮発性メモリセルのリフレッシュ動作のための電源供給をオン／オフするスイッチ手段と、上記スイッチ手段のオフ期間も電源供給され、上記オフ期間において、上記スイッチ手段をオンに制御するとともに、上記不揮発性メモリセルのリフレッシュ動作を実行させるリフレッシュ制御手段とを備える。
また上記リフレッシュ制御手段は、定期的に、上記スイッチ手段をオンに制御し、上記不揮発性メモリセルのアドレスを指定して、当該指定したアドレスに対応した上記不揮発性メモリセルのリフレッシュ動作を実行させ、上記スイッチ手段をオフに制御する処理を実行する。
また主電源が供給される第１の電源端子と、バックアップ電源が常時供給される第２の電源端子と、上記第１の電源端子からの電源供給状態を監視すると共に、上記第１の電源端子からの電源電圧が所定以下となることに応じて上記リフレッシュ制御手段に実行制御信号を与える電源感知手段とをさらに備える。そして上記スイッチ手段は、上記第２の電源端子からの、上記不揮発性メモリセルのリフレッシュ動作のための電源供給をオン／オフする構成とされ、上記リフレッシュ制御手段は、上記電源感知手段から供給された上記実行制御信号に応じて上記スイッチ手段をオンに制御するとともに、上記不揮発性メモリセルのリフレッシュ動作を実行させる。
【００２６】
また、本発明の半導体メモリにおいて、上記不揮発性メモリセルは、記憶材料に強誘電体膜を用い、上記強誘電体膜の分極方向の違いによって２値以上を記憶する強誘電体キャパシタによる構造とされるとともに、少なくとも上記リフレッシュ動作時には、リフレッシュを行うメモリセル群からのデータの読出動作の後、上記メモリセル群全体に「１」のデータを書き込み、その後に各メモリセル群に記憶されていたデータの復元を行う。
【００２７】
また本発明の情報処理装置或いは半導体メモリにおいて、上記メモリセルは、記憶材料に強誘電体膜を用い、上記強誘電体膜の分極方向の違いによって２値以上を記憶する構造、又は、記憶材料に磁性体膜を用い、上記磁性体膜の磁化方向の違いによって２値以上を記憶する構造、又は、記憶材料にカルコゲナイド膜を用い、上記カルコゲナイド膜の結晶状態の違いによって２値以上を記憶する構造とする。
【００２８】
本発明は、以上のように情報処理装置、半導体メモリを構成するが、これは不揮発性メモリ（高速不揮発性メモリ）について長期データ保持を補償するため、機器不使用時（又はメモリ待機時）にリフレッシュ動作を行うことを基本としている。
これまでの不揮発性メモリでは、上述した特許文献のように、リフレッシュ（動作中のリフレッシュ）を導入する場合も含めて、機器の不使用時（又はメモリ待機時）にはメモリへの電源投入を行わないことが前提となっている。即ち機器の不使用時（又はメモリ待機時）についてみれば、メモリは記憶素材の自発的な安定性のみで、長期データ保持を保証することが前提とされていた。例えば上記特許文献２の特開平９−３２６２００においても、強誘電体膜の分極状態が保持されていることがその前提となっており、その手法は分極状態そのものの消失に対しては無効である。
【００２９】
それに対して本発明では、高速不揮発性メモリに対して、リフレッシュをより積極的に導入する手法を提案する。上述の如く、記憶素材の自発的安定性のみで長期データ保持を保証すれば、確かに機器不使用時のメモリの消費電力はゼロにできる。しかし前述のＤＲＡＭ代替等、実際の機器におけるメモリ用途を勘案した場合、メモリの待機時消費電力は機器全体の電力消費に対して十分小さければ良いのであって、必ずしもゼロである必要はない。
【００３０】
強誘電体メモリの如く自発的なデータ保持能力を持つメモリであれば、例えばＤＲＡＭのように待機時に定期的にリフレッシュを行うとしても、その頻度は数桁小さくできる。さらに不使用時のメモリへの電源供給を適時停止することも可能なので、それによって回路への通電のみで電流を消費する所謂「暗電流」の発生も防止することができる。
即ち膜の自発的なデータ保持能力と定期的リフレッシュ、さらには間歇的電源供給を組み合わせることで、待機時の消費電力を限りなく小さく抑えつつ、確実にデータを保持することが可能になる。
【００３１】
また、半導体メモリにおいて、第１の電源端子と第２の電源端子を設置し、第一の電源端子を情報処理装置の主電源に、第二の電源端子を情報処理装置のバックアップ電源に接続する。（バックアップ電源とは、例えば機器の時計用ＩＣに接続されている二次電池であって、機器の主電源がオフされても、該バックアップ用電源からの電流供給は継続される）
この場合、メモリセルへのアクセスを含む、通常の機器使用時には、第１の電源端子（主電源）から電流が供給される。そして機器の不使用時にその主電源を落とすと、電源感知手段によっては第１の電源端子の供給電位の低下を感知し、リフレッシュ制御手段によるリフレッシュモードに入る。そしてリフレッシュモードでは、第２の電源端子から供給される電流を用いて、メモリチップ内部で定期的にリフレッシュを行う。このようなリフレッシュ動作においては、メモリはデータを保持するための最低限の電流を消費すればよく、特に強誘電体メモリ等自発的データ記憶能力を持つメモリであれば、上述の如くその値は極めて小さくできる。従って主電源と比較して容量のはるかに小さいバックアップ用電源でも、十分な長期間データを安全に保持することが可能である。
【００３２】
また、特にメモリセルが強誘電体メモリの場合においては、リフレッシュの際に、読み出し後まず反転データを書き込み、次に正転データを書き込む。または望ましくはシーケンスを単純化し、動作も安定化させるため、読み出し後まず”１”を書き込み、さらに選択的に”０”を書き込んでデータを回復させることが、インプリントによる誤動作の防止に有効となる。
また上記リフレッシュ制御手段を半導体メモリとしてのチップに内蔵させる場合は、そのクロックを発生させるＲＣ遅延回路に、メモリセルと同一工程で作製された強誘電体キャパシタを搭載することが好適である。
【００３３】
【発明の実施の形態】
以下、本発明の第１〜第４の実施の形態について説明し、またその後、各実施の形態のに好適なリフレッシュシーケンスを述べる。
【００３４】
＜第１の実施の形態＞
図１に第１の実施の形態の要部の構成を示す。この図１はコンピュータ機器（情報処理装置）１０内に搭載されたメモリチップ１１を示しており、特に、コンピュータ機器１０における、不使用時のメモリ制御構成を示している。
機器の不使用時とは、具体的にはユーザーインターフェースにおける電源スイッチがオフとされ、ユーザーが機器と交信しない状態であるが、機器自体には内部バッテリー、または外部電源とのアダプターを介して随時電源供給可能な状態を想定している。
【００３５】
この例では、メモリチップ１１は、例えば図１１で説明したような、強誘電体メモリとしてのメモリセルアレイ及びその駆動回路系（ワード線デコーダ／ドライバ、センスアンプ、プレート線デコーダ／ドライバ等）を備えたものとする。
このメモリチップ１１は、電源端子４８から動作電源が供給される。グランド端子４９は接地される。
この場合、スイッチ１４は、機器の不使用時においてオン状態となることによって動作電圧Ｖｃｃをメモリチップ１１の電源端子４８に供給する。つまりスイッチ１４は、不使用時においてメモリチップ１１の動作電源をオン／オフする部位としている。
なお、機器の動作時におけるメモリチップ１１への電源供給系は図示していないが、スイッチ１４を含む電源経路を通常の動作時の電源経路として兼用してもよい。
【００３６】
クロック発生回路１２は、例えば水晶振動子を用いた市販の時計用クロック素子などとし、３２ＫＨｚのクロック信号ＣＫを発生させる。
制御回路１３は、メモリチップ１１の待機時のための制御回路であり、クロック発生回路１２からのクロック信号ＣＫを得てタイマーとして動作し、定期的にスイッチ１４にパルス信号（電源投入パルスＳｐ）を送出するとともに、メモリチップ１１にリフレッシュ用のアドレス信号Ａｄを供給する。
スイッチ１４は、制御回路１３からの電源投入パルスＳｐによってオンとされ、メモリチップ１１に動作電圧Ｖｃｃを供給する。
【００３７】
このコンピュータ機器１０では、機器不使用時において、制御回路１３から定期的に電源投入パルスＳｐが供給される（定期的に電源投入パルスＳｐの信号値が「Ｌ」から「Ｈ」になる）。これによって定期的に、スイッチ１４を介してメモリチップ１１に電源が投入される。
強誘電体メモリにより構成されるメモリチップ１１は、電源が投入されると、パワーオンリフレッシュ信号発生回路２１が機能し、パワーオンリフレッシュ端子４０の状態を判定して、それが「Ｌ」であれば、アドレス端子４１に入力されたＲＯＷアドレス信号Ａｄに対応するメモリセル行を選択し、センスアンプへの読み出しと再書き込み、所謂リフレッシュを実行する。
一定時間が経過すると、電源投入パルスＳｐは「Ｈ」から「Ｌ」に落ち、これに伴ってスイッチ１４はオフとされて、メモリチップ１１への電源供給が停止される。
【００３８】
図２に制御回路１３の回路例を示す。
クロック発生回路１２から制御回路１３の端子３２に入力された３２ＫＨｚのクロック信号ＣＫは、１６ビットカウンタ分周器３０で分周され、その最上位ビットの値（ＭＳＢ信号）が出力される。
ＭＳＢ信号はＤフリップフロップ３１のＤ入力端子と、ＡＮＤゲートＡ１に供給される。Ｄフリップフロップ３１は、クロック信号ＣＫに基づいて、Ｄ入力をラッチし、出力Ｑとする。Ｄフリップフロップ３１のＱ出力はインバータＩＶ１で反転されてＡＮＤゲートＡ１に供給される。
これによりＡＮＤゲートＡ１の論理積出力は、２秒周期で発生する３０μ秒のパルスとなって端子３４に出力される。この端子３４の出力パルスが、上記したようにスイッチ１４を制御する電源投入パルスＳｐとなる。
また、このパルス発生と同時にアドレスカウンタ３３の値は１づつインクリメントされて端子３３に出力される。この端子３３の出力が、リフレッシュ用のＲＯＷアドレス信号Ａｄとして、メモリチップ１１のアドレス端子４１に供給される。
【００３９】
図３はメモリチップ１１におけるパワーオンリフレッシュ信号発生回路２１の回路例である。
上述したスイッチ１４を介して動作電源が供給される電源端子４８にはＲＣ遅延回路５２を介してボルテージディテクタ５３が接続されている。
ＲＣ遅延回路５２は、抵抗Ｒ１，コンデンサＣ１、ダイオードＤ１から構成され、電源端子４８への電源投入時、つまり電源線５１の立ち上がりに対してＲＣ遅延を経て、ボルテージディテクタ５３に電源電圧を入力する。
【００４０】
ボルテージディテクタ５３への入力電圧が一定値に達すると、その出力の立ち上がりエッジがパルス変換回路５４でワンショットパルスに変換されてＡＮＤゲートＡ３に出力される。パルス変換回路５４は、抵抗Ｒ２，コンデンサＣ２、インバータＩＶ２、ＡＮＤゲートＡ２が図示するように接続されて形成されている。従って、抵抗Ｒ２，コンデンサＣ２の時定数回路による期間がインバータＩＶ２により「Ｈ」信号となり、これがＡＮＤゲートＡ２でボルテージディテクタ５３の出力との論理積がとられるため、ＡＮＤゲートＡ２の出力は立ち上がりエッジに対応するワンショットパルスとなり、ＡＮＤゲートＡ３に供給される。
【００４１】
ＡＮＤゲートＡ３の他方の入力にはパワーオンリフレッシュ端子４０、抵抗Ｒ３、インバータＩＶ３による回路からの信号が供給される。つまり、パワーオンリフレッシュ端子４０が「Ｌ」レベルの場合に、ＡＮＤゲートＡ３には「Ｈ」レベルの信号が入力される。
ＡＮＤゲートＡ３の論理積出力は、メモリチップ１１におけるリフレッシュ開始のイベントパルスＥＰとなる。
即ち、パワーオンリフレッシュ端子４０が「Ｌ」の時の場合のみにおいて、電源端子４８に電源投入があったときに、当該パワーオンリフレッシュ信号発生回路２１からリフレッシュ開始のイベントパルスＥＰがに出力されることとなる。
メモリチップ１１内では、このようにイベントパルスＥＰが発生されることに応じて、アドレス端子４１に入力されたＲＯＷアドレス信号Ａｄで示されるメモリ行に対しリフレッシュ動作を実行するものである。
【００４２】
メモリチップ１１内の強誘電体メモリとしてのメモリセルに対するリフレッシュ動作は、例えば図１１において前述した読み出し動作と略同一である。
即ち、図１１のキャパシタＣ１１，Ｃ２１を例に挙げて述べると次のようになる。
初期状態ではプレート線ＰＬ１及びビット線対ＢＬ１．ＢＬ２が０Ｖにイコライズされており、かつビット線ＢＬ１，ＢＬ２は浮遊状態となっており、対となったキャパシタＣ１１，Ｃ２１は互いに反対方向に分極している。
ここでプレート線ＰＬ１に電圧Ｖｃｃのパルスを印加することで、両キャパシタＣ１１，Ｃ２１には略Ｖｃｃが印加する。これに伴って初期状態からの分極変異量の差に対応する信号差がビット線ＢＬ１とＢＬ２の間に生じる。
例えばキャパシタＣ１１，Ｃ２１のうち、キャパシタＣ２１のみが分極反転し、その反転に相応した信号差がビット線ＢＬ１，ＢＬ２間に顕れる。それを差動センスアンプ３−１でセンスすることによってデータを得る。
さらにセンスアンプ３−１を活性化し、ビット線ＢＬ１を０Ｖに、ビット線ＢＬ２を電圧Ｖｃｃに増幅する。
次にプレート線ＰＬ１を再度０Ｖに駆動することで、キャパシタＣ１１、Ｃ２１への印加電圧はそれぞれ０及び（−Ｖｃｃ）に変わる。
最後にビット線ＢＬ１，ＢＬ２を０Ｖに戻すと、キャパシタＣ１１、Ｃ２１はそれぞれ元の分極状態に復帰する。即ちリフレッシュが行われる。
このようなリフレッシュ動作が、アドレス端子４１に入力されたＲＯＷアドレス信号Ａｄで示されるメモリ行に対して実行される。
【００４３】
但し、このようなリフレッシュ動作においては、通常のデータ読出時と異なりセンスアンプ３のデータをメモリチップ１１の出力端子に転送する必要が無いので、その分回路動作を省略でき、通常の読み出し動作より消費電力は小さいものとなる。
【００４４】
以上のような第１の実施の形態においては、メモリチップ１１はスイッチ１４を介した電源投入に連動したイベントパルスＥＰで、１ＲＯＷアドレス分のみのリフレッシュが行なわれる。
これは電流消費を平均化させることでピーク電流を抑え、特にバッテリーバックアップの機器において安定動作を得る上で有効な手段である。
さらに短期間にワンサイクルの動作が終了するので、リフレッシュ中に何らかのアクシデントで外部電源が停止しても、コンデンサで内部電源が維持されているうちにサイクルを完了し、不測のデータ破壊を防止できる。従って機器の不使用時に定期的リフレッシュを実施する本発明においては最も適した仕様と言える。
【００４５】
そしてこのように、自発的データ保存能力のある高速不揮発性メモリとしてのメモリセルに対して、不使用時のリフレッシュが行われることは、確実なデータ保持を実現することになる。
また、ＤＲＡＭのように待機時に定期的にリフレッシュを行うといっても、そのリフレッシュ頻度は数桁小さくできる。
また、上記のようにメモリチップ１１への通電はリフレッシュ動作を実行する際のみであり、リフレッシュ動作直後には再びスイッチ１４がオフとされる。従って、不使用時のリフレッシュ処理に伴う消費電力を極力低減することができる。さらにリフレッシュ動作時以外はメモリチップ１１への電源供給が停止されることは、回路への通電のみで電流を消費する所謂「暗電流」の発生も防止することになる。
以上のことから、待機時の消費電力を限りなく小さく抑えつつ、確実にメモリセルのデータを保持することが可能になり、これによって、極小の消費電力で確実にデータを保持でき、かつ高速アクセスが可能なメモリシステムを実現できる。また通常の高速不揮発性メモリのように、セル信号に大きなデータ保持劣化用マージンを持たせる必要もなくなるため、メモリセルを小型化でき、ビットコストの低減も可能である。
【００４６】
なお、上記例の構成において、メモリチップ１１の内部にアドレスカウンターを設け、電源投入に伴って一気に全ＲＯＷアドレスをスキャンし、チップ全体のリフレッシュを行うようにしても良い。この場合には、メモリチップ１１の外部の制御回路１３からリフレッシュ用のアドレス信号Ａｄを入力する必要が無いという利点がある。
【００４７】
＜第２の実施の形態＞
ところで上記第１の実施の形態における図２に示した制御回路１３を、メモリチップ１１内に内蔵すれば、機器としてのメモリの扱いは非常に容易になる。その場合の構成を、第２の実施の形態として図４に示す。
【００４８】
コンピュータ機器１０は、不使用時にクロック発生回路１２からメモリチップ１１ｂのクロック入力端子４３にクロック信号ＣＫを送るだけ良い。
メモリチップ１１ｂは、電源端子４８に動作電源Ｖｃｃが供給される。この動作電源Ｖｃｃからのリフレッシュ動作のための電源オン／オフ制御は内部の制御回路１３ｂによって行われる。
即ち制御回路１３ｂによって、オートリフレッシュ端子４２が「Ｌ」であれば、供給されたクロック信号ＣＫから適時内部でイベントが発生され、自動的にリフレッシュが実行される。即ちその扱いはＤＲＡＭのオートリフレッシュと同様であり、機器設計者には使い慣れたものとなる。その上で、その消費電力はＤＲＡＭの場合より遥かに小さいものとなる。
【００４９】
図５に、メモリチップ１１ｂの待機時における回路接続例を示す。
メモリチップ１１ｂ内の制御回路１３ｂには、待機時は、電源端子４８から、常時通電されている。制御回路１３ｂの構成は上記図２と同様である。
この制御回路１３ｂは、クロック入力端子４３からの外部クロック信号ＣＫを受けて、図２で説明したように、電源投入パルスＳｐを出力し、またリフレッシュ用のアドレス信号Ａｄを出力する。
【００５０】
またメモリチップ１１ｂ内には、インバータＩＶ１１，及びＦＥＴ（ＰチャンネルＭＯＳトランジスタ）によるスイッチＱ１が設けられる。スイッチＱ１は、メモリチップ１１ｂの待機時において、電源端子４８からの動作電源をメモリコア１５に供給する電源経路に形成される。
そして、制御回路１３ｂからの電源投入パルスＳｐは、インバータＩＶ１１によって反転されてスイッチＱ１のゲートに入力されるため、スイッチＱ１は、電源投入パルスＳｐに応じてオンとされ、メモリコア１５に動作電源供給を行う。
【００５１】
強誘電体メモリによるメモリセルアレイを備えたメモリコア１５は、その内部に図３で説明したパワーオンリフレッシュ信号発生回路２１を備える。
従って、スイッチＱ１がオンとされてメモリコア１５に電源が投入されると、パワーオンリフレッシュ信号発生回路２１によりリフレッシュ開始のイベントパルスＥＰが発生され、これに応じて、制御回路１３ｂからのＲＯＷアドレス信号Ａｄに対応したリフレッシュ動作が実行されることになる。
【００５２】
このような第２の実施の形態でも、上記第１の実施の形態と同様の効果が得られ、さらに、メモリチップ１１ｂのリフレッシュの扱いをＤＲＡＭのオートリフレッシュと同様とできるため使いやすいものとなる。
【００５３】
＜第３の実施の形態＞
第３の実施の形態は、第２の実施の形態において図４に示したクロック発生回路１２も、メモリチップ内に内蔵させるものである。
この場合、クロック発生回路として、リングオシレータと分周器を用いてメモリチップに内蔵させる。
【００５４】
図６に第３の実施の形態のメモリチップ１１ｃの待機時における回路接続例を示す。
メモリチップ１１ｂには電源端子４８に動作電源Ｖｃｃが供給されている。
メモリチップ１１ｂ内に設けられるタイマー回路１８は、上記第１の実施の形態（図１〜図３）におけるクロック発生回路１２と制御回路１３の機能を兼ね備えたものであり、待機時は電源端子４８から常時通電される。またタイマ回路１８はグランド端子４９により常時グランドに接続されている。従ってタイマ回路１８は待機時において動作可能である。
そしてタイマー回路１８は、待機時において定期的にメモリコア１５ｃの電源をオン／オフ制御する電源投入パルスＳｐを出力する。また内部カウンターからのアドレス信号Ａｄをに出力する。さらにタイマー回路１８は、メモリコア１５ｃのリフレッシュ開始タイミング信号ＲｆＳも適時供給する形態となっている。
【００５５】
またメモリチップ１１ｂ内には、インバータＩＶ１１，及びＦＥＴ（ＰチャンネルＭＯＳトランジスタ）によるスイッチＱ１が設けられる。スイッチＱ１は、メモリチップ１１ｂの待機時において、電源端子４８からの動作電源をメモリコア１５ｃに供給する電源経路に形成される。
そして、タイマ回路１８からの電源投入パルスＳｐは、インバータＩＶ１１によって反転されてスイッチＱ１のゲートに入力されるため、スイッチＱ１は、電源投入パルスＳｐに応じてオンとされ、メモリコア１５ｃに動作電源供給を行う。
【００５６】
強誘電体メモリによるメモリセルアレイを備えたメモリコア１５ｃは、スイッチＱ１がオンとされてメモリコア１５に電源が投入された後、タイマ回路１８からのリフレッシュ開始タイミング信号ＲｆＳが入力されると、タイマ回路１８からのＲＯＷアドレス信号Ａｄに対応したリフレッシュ動作を実行する。
リフレッシュ動作後には、タイマ回路１８からの電源投入パルスＳｐが立ち下げられ、スイッチＱ１がオフとされることで、メモリコア１５ｃへの動作電源供給が遮断される。
【００５７】
またメモリチップ１１ｂ内には、ＮチャンネルＭＯＳトランジスタによるスイッチＱ２が設けられる。スイッチＱ１は、メモリコア１５ｃとグランドＧＮＤの接続をオン／オフするスイッチとされる。このスイッチＱ２のゲートには、タイマ回路１８からの電源投入パルスＳｐが入力されるため、スイッチＱ２は、電源投入パルスＳｐに応じてオンとされ、メモリコア１５ｃのグランドラインを接続する。
つまり、リフレッシュ動作のためにスイッチＱ１がオンとされ、メモリコア１５ｃへの動作電源供給が行われる期間のみ、スイッチＱ２によってメモリコア１５ｃはグランドラインに接続される。
【００５８】
図７にタイマー回路１８の構成例を示す。
クロック回路６１はリングオシレータを用いて構成される。クロック回路６１の出力は、１６ビットカウンタによる分周器６２で分周される。
分周器６２の最上位ビットの出力ｂ１６の立ち上がりは電源投入のタイミングを生成し、ＲＯＷアドレスカウンタ６３をインクリメントすると共に、電源投入パルスＳｐの立ち上げに使用される。
また分周器６２の第２ビットの出力ｂ２はＤフリップフロップ６５のクロックとして入力され、Ｄ入力が「Ｈ」であることを受けて、リフレッシュ開始タイミング信号ＲｆＳを生成する。
その後、分周器６２の第４ビットの出力ｂ４がＤフリップフロップ６４のクロックとして入力され、電源投入パルスＳｐの立ち下げに使用される。
【００５９】
即ち出力ｂ１６によってＲＯＷアドレスカウンタ６３がインクリメントされた出力は、ＲＯＷアドレス信号Ａｄとしてメモリコア１５ｃに供給される。
電源投入パルスＳｐは、出力ｂ１６が「Ｈ」とされる時点でＡＮＤゲートＡ４の論理積が「Ｈ」となって発生される。出力ｂ１６はＤフリップフロップ６４のＤ入力ともされるが、出力ｂ１６が「Ｈ」となった後、出力ｂ４が「Ｈ」となるタイミングで出力ｂ１６の「Ｈ」レベルがラッチされる。このＤフリップフロップ６４のラッチ出力はインバータＩＶ４で反転されてＡＮＤゲートＡ４に入力されるため、その時点でＡＮＤゲートＡ４の出力は「Ｌ」になり、つまり電源投入パルスＳｐが立ち下げられる。
【００６０】
リフレッシュ開始タイミング信号ＲｆＳについては、まずＤフリップフロップ６５で出力ｂ１６の「Ｈ」状態が出力ｂ２のタイミングでラッチされる。そしてそのラッチ出力が、その出力の立ち上がりエッジがパルス変換回路６６でワンショットパルスに変換されてリフレッシュ開始タイミング信号ＲｆＳとして出力される。
パルス変換回路６６は、抵抗Ｒ４，コンデンサＣ３、インバータＩＶ５、ＡＮＤゲートＡ５が図示するように接続されて形成されている。従って、抵抗Ｒ４，コンデンサＣ３の時定数回路による期間がインバータＩＶ５により「Ｈ」信号となり、これがＡＮＤゲートＡ５で、Ｄフリップフロップ６５のラッチ出力との論理積をとられるため、ＡＮＤゲートＡ５の出力は、Ｄフリップフロップ６５のラッチ出力の立ち上がりエッジに対応するワンショットパルス、即ちリフレッシュ開始タイミング信号ＲｆＳとなる。
【００６１】
第３の実施の形態では以上のように構成される。
上記第１、第２の実施の形態では、制御回路１３又は１３ｂによってメモリチップ１１又はメモリコア１５にまず電源が投入され、その電源投入に連動してリフレッシュのイベント信号ＥＰがメモリチップ内部のパワーオンリフレッシュ信号発生回路２１で発生されるようにしていた。これに対して本第３の実施の形態では、タイマー回路１８から直接リフレッシュ開始タイミング信号ＲｆＳとして、リフレッシュイベント開始の信号を発生する形態となっている。
【００６２】
このような実施の形態の場合でも、上記第１の実施の形態と同様な効果が得られる。そしてさらにこの場合、単にメモリチップ１１ｃに通電しておくだけで、ごく僅かな消費電力で確実にデータを保持でき、外部からクロックを送出する必要もない。さらに機器のプリント基板等にクロック配線を行う必要が無いので、その充放電に伴う消費電流も削減できる。
【００６３】
また本例では、ＰチャンネルＭＯＳトランジスタによるスイッチＱ１によって電源Ｖｃｃを適時遮断するだけでなく、ＮチャンネルＭＯＳトランジスタによるスイッチＱ２によって、グランドも同時に遮断している。
このようにすることで、メモリコア１５ｃ内部の電荷が一部保存され、次の電源投入時に再利用されることになる。従って電源のみを遮断する第１，第２の実施の形態の構成よりも、さらに消費電流を低減できる。
【００６４】
第１の実施の形態の如く、図３のようなパワーオンリフレッシュ信号発生回路２１で電源投入に連動したイベントパルスＥＰを発生する場合、グランド遮断は誤動作の原因になり得る。
ところが本例では、イベントパルスＥＰに相当するリフレッシュ開始タイミング信号ＲｆＳをタイマー回路１８ｃから供給するようにしているため、メモリコア１５ｃのグランドは問題なく遮断できる。
つまりタイマー回路１８ｃは、まず電源投入パルスＳｐを発生し、メモリコア１５ｃに電源とグランドを投入する。所定時間が経過した後、今度はメモリコア１５ｃにリフレッシュ開始を指示するリフレッシュ開始タイミング信号ＲｆＳを送出する。さらにリフレッシュ動作のための十分な時間が経過すると、電源投入パルスＳｐを「Ｌ」状態に戻し、メモリコア１５ｃへの電源とグランドの供給を停止する。
即ち電源投入パルスＳｐとともに、別途リフレッシュ開始パルス（リフレッシュ開始タイミング信号ＲｆＳ）を発生する機能を持つ制御部としてのタイマ回路１８をメモリチップ１１ｃに内蔵し、そちらには待機時に常時通電しておくことで、メモリコア１５ｃのグランド遮断が可能になり、メモリコア１５ｃの消費電流をさらに低減することが可能になる。
【００６５】
ところで強誘電体メモリ等の高速不揮発性メモリは、自発的なデータ保持能力があるので、消費電力低減のためには、そのリフレッシュ周期は十分長くしたい。一方、この第３の実施の形態のようにクロック発生回路６１をメモリチップ１１ｃに内蔵させる場合、分周器の規模を小さく留めつつ長いリフレッシュ周期を生成するには、クロック発生源であるリングオシレータの発振周期を長くする必要がある。
【００６６】
小さな回路規模でリングオシレータの周期を長くするには大きなＲＣ遅延が必要となるが、図１１のような強誘電体メモリの場合、メモリセルＭＣに使用した強誘電体キャパシタをその遅延回路に搭載すれば、大きな遅延を容易に獲得できる。
図８にその回路例を示す。
このクロック回路６１は、キャパシタＣ６１、抵抗Ｒ５、ＰチャンネルＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３、ＮチャンネルＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３、インバータＩＶ６，ＩＶ７を図のように接続して構成されている。
この場合、キャパシタＣ６１は強誘電体キャパシタであり、メモリコア１５ｃにおけるメモリセルＭＣのキャパシタと同一工程で製造される。その電圧印加範囲は０ＶからＶｃｃ間に限られるので、このキャパシタＣ６１の動作は分極反転を伴わない。従ってその容量は安定しており、小さなキャパシタサイズで通常のＭＯＳキャパシタより１桁以上大きな値が得られる。疲労による特性劣化も無いという利点もある。
【００６７】
＜第４の実施の形態＞
第４の実施の形態としてのメモリチップ１１ｄの構成を図９に示す。
この場合、メモリチップ１１ｄには、第１の電源端子４８ａ、第２の電源端子４８ｂが設けられている。
電源端子４８ａは、当該メモリチップ１１を搭載するコンピュータ機器の主電源Ｖ１に接続されており、機器の不使用時には電源供給が停止される。一方、電源端子４８ｂは機器のバックアップ用バッテリーによる電源Ｖ２に接続されており、こちらの電源Ｖ２は機器の使用の有無に関わらず常時供給されている。
【００６８】
メモリコア１５ｃは、例えば上記第３の実施の形態の場合と同様にメモリセルアレイを有する。
メモリコア１５ｃに対しては、メモリアクセスを伴う通常の機器使用時にはその駆動電流は電源端子４８ａからスイッチＱ１ａを介して供給される。またその際には、メモリコア１５ｃはスイッチＱ２ａを介してグランドＧＮＤに接続される。
機器不使用時、即ち主電源Ｖ１の供給が停止される期間は、メモリコア１５ｃに対してリフレッシュ動作のための電源供給が、電源端子４８ｂからスイッチＱ１ｂを介して供給される。またその際には、メモリコア１５ｃはスイッチＱ２ｂを介してグランドＧＮＤに接続される。
スイッチＱ１ａ、Ｑ１ｂはＰチャンネルＭＯＳトランジスタ、スイッチＱ２ａ、Ｑ２ｂはＮチャンネルＭＯＳトランジスタとされる。
【００６９】
タイマー回路１８は電源端子４８ｂからのバックアップ電源Ｖ２により動作電源を得ている。またタイマ回路１８はグランド端子４９により常時グランドに接続されている。従ってタイマ回路１８は、主電源Ｖ１の供給が停止される期間も動作可能である。
このタイマ回路１８は、機器不使用時において、定期的にメモリコア１５ｃの電源をオン／オフ制御する電源投入パルスＳｐを出力する。電源投入パルスＳｐはインバータＩＶ１１を介してスイッチＱ１ｂのゲートに供給される。また電源投入パルスＳｐはスイッチＱ２ｂのゲートにも供給される。
またタイマ回路１８は、内部カウンターからのアドレス信号Ａｄをメモリコア１５ｃに出力する。さらにメモリコア１５ｃの電源をオンとした後、リフレッシュを開始するためのパルスとしてリフレッシュ開始タイミング信号ＲｆＳを出力する。
即ちこの場合のタイマ回路１８は、上記第３の実施の形態のタイマ回路１８と同一の機能を有する。
【００７０】
電圧感知回路１９は、主電源Ｖ１の供給状態を監視する。
電圧感知回路１９は電源端子４８ｂからのバックアップ電源Ｖ２により動作電源を得ている。また電圧感知回路１９はグランド端子４９により常時グランドに接続されている。従って電圧感知回路１９は、主電源Ｖ１の供給が停止される期間も動作可能である。
【００７１】
この電圧感知回路１９は、電源端子４８ａから供給される主電源Ｖ１の電圧感知を行っており、その電圧に応じた制御信号ＳＶを出力する。
例えば機器の主電源がオンとされている期間、つまり電源端子４８ａの電源電圧が一定値以上の期間には、制御信号ＳＶを「Ｈ」レベルとしている。この場合、制御信号ＳＶはインバータＩＶ１２を介してスイッチＱ１ａのゲートに供給されるため、スイッチＱ１ａはオンとなり、メモリコア１５ｃに対して主電源Ｖ１の供給が行われる。また、制御信号ＳＶが「Ｈ」であることによってスイッチＱ２ａもオンとなるため、メモリコア１５ｃはグランド接続された状態となる。
一方、機器の主電源がオフとされ、電源端子４８ａの電源電圧が一定以下に低下すると、電圧感知回路１９は制御信号ＳＶを「Ｈ」から「Ｌ」に変える。これに伴ってスイッチＱ１ａ、Ｑ２ａがオフし、電源端子４８ａからメモリコア１５ｃへの電流供給が停止される。
また、制御信号ＳＶはタイマ回路１８にも供給されている。タイマ回路１８は、制御信号ＳＶが「Ｈ」から「Ｌ」に立ち下がることを検知して動作を開始するように構成されている。
【００７２】
つまりタイマ回路１８は、主電源Ｖ１がオフとされた際に制御信号ＳＶに基づいて動作が開始されると、上記のように電源投入パルスＳｐによりスイッチＱ１ｂ、Ｑ２ｂをオンとさせ、バックアップ用電源Ｖ２が供給される電源端子４８ｂをメモリコア１５ｃに接続する。つまり、メモリコア１５ｃへの電源供給及びグランド接続を行う。
所定時間が経過した後、タイマー回路１８は、今度はメモリコア１５ｃにリフレッシュ開始タイミング信号ＲｆＳ、及びアドレス信号Ａｄを送出する。メモリコア１５ｃは、アドレス信号Ａｄで指定されたメモリセル群を選択し、そのリフレッシュを実行する。
さらにリフレッシュ動作のための十分な時間が経過すると、タイマ回路１８は電源投入パルスＳｐを「Ｌ」状態に戻し、メモリコア１５ｃへの電源とグランドの供給を停止する。
このようにしてタイマー回路１８は定期的にアドレスＡｄをインクリメントしながらメモリコア１５ｃに電源を供給し、リフレッシュイベントを送る。これによってメモリコア１５ｃに保管されたデータは、安全に保持され続ける。
【００７３】
再び機器の主電源がオンとされて、主電源Ｖ１が供給される電源端子４８ａに電源が供給されると、電圧感知回路１９は、その電位上昇を検知して制御信号ＳＶを「Ｌ」から「Ｈ」に変える。
これによりタイマー回路１８は動作を停止する。またスイッチＱ１ａ、Ｑ２ａがオンとされ、電源端子４８ａからメモリコア１５ｃへの電流供給が再開される。
【００７４】
この第４の実施の形態では、機器の主電源が落とされている間、リフレッシュ動作の電流は全てバックアップ用バッテリーの電源Ｖ２が電源端子４８ｂから供給されている。即ち主電源Ｖ１の電源端子４８ａからの電源供給が止まり、その電位が低下すると、メモリチップ１１ｄは自動的にバックアップ電源Ｖ２からの電流供給を用いて定期的にリフレッシュを実行し、メモリのデータを保持している。一方大きな電流が消費されるメモリアクセス時には、主電源Ｖ１から電流が供給され、バックアップ電源は消費されない。
【００７５】
このようなメモリチップ１１ｄをコンピュータ機器に搭載すれば、例えば機器設計者は、機器のタイマークロック用の二次電池をタイマークロックと共有する形で電源端子４８ｂに接続し、機器の主電源を通常通り電源端子４８ａに接続すればよいのであって、それ以外は従来の機器設計に何も追加する必要が無い。
メモリコアに強誘電体メモリ等自発的データ保持能力のあるメモリ素子を用いれば、リフレッシュ等データ保持に要する電流は極めて小さくできるので、容量の小さいバックアップ用二次電池だけで十分な長期間にわたってデータを安全に保持することが可能である。従ってコスト、設計工数ともに変える事無く、メモリの信頼性を大幅に向上させることが可能になる。
【００７６】
＜各実施の形態におけるメモリセル構造＞
以上、第１，第２，第３，第４の実施の形態では、メモリに強誘電体メモリを想定した。強誘電体メモリは通常のアクセスがリフレッシュ動作を伴うため、特に上述のような機能の実現は容易である。
【００７７】
しかしながら基本的に、低電圧で高速に読み出しと書き込みが出来るメモリであれば、リフレッシュに要する消費電力は非常に小さいので、低頻度でそれを行っても機器の電力消費を悪化させることは無い。しかもそのようなメモリは、自発的保持能力がありながらも状態間のエネルギーバリアが低く、長期データ保存が困難である点で、同じ課題を持っている。
従って他の高速不揮発性メモリ、例えば磁性体膜の磁化方向によってデータを記憶するＭＲＡＭや、カルコゲナイド膜の結晶状態でデータを記憶するＯＵＭとしてのメモリセルアレイを有するメモリチップの場合でも、上記各実施の形態の構成を適用可能であり、かつその導入は有効である。
【００７８】
＜インプリントによる誤動作防止のためのシーケンス＞
ところで、リフレッシュ動作とともに、反転データを一旦メモリセルに書き込むことにより、強誘電体メモリのインプリント状態が回復することは、前述の特許文献３（特開２０００−１１６６５）に記載された通りである。
本発明においても、機器不使用時の際の定期的リフレッシュにデータの反転書き込みを導入することで、同様にインプリントが防止できる。
しかも本発明の定期的リフレッシュに上記手法を用いれば、インプリント状態は定期的に必ず回復するので、上記特許文献３のように不定期の長時間データが放置されることは無い。従って確実にインプリントによる誤動作を回避することが可能である。
【００７９】
そしてここでは本発明の各実施の形態に適用できる手法として、単にインプリントによる誤動作を防止するだけでなく、より小さな電力消費でインプリントを回復させるための動作を説明する。それは以下の原理による。
【００８０】
強誘電体メモリのデータ読み出しを行う工程は、前述の図１２のヒステリシスカーブの（Ｈ２）に分極状態を移行させる操作であり、”０”書き込みと同等である。従ってその後で、読み出した全セルに”１”を書き込めば、各セルには”０”と”１”の双方が一回づつ書き込まれたことになる。従ってメモリセルに保存されていたデータが何であっても、反転書き込みが一回は行われたことになるのである。
従って読み出し後にまず全選択セルに”１”を書き込み、その後”０”が保存されていたセルにのみ選択的に”０”を書き込めば、ビット線の余分な反転動作を伴うことなくインプリントを回復でき、かつリフレッシュを実行して元のデータを回復できる。つまり、インプリント回復のために、データ内容を判定してわざわざ反転させる必要はない。
【００８１】
このためのリフレッシュシーケンスの例を図１０で説明する。図１０（ａ）はリフレッシュシーケンスをタイミングチャートで示し、図１０（ｂ）はその説明のためのメモリアレイの構成の一部を示している。
なお、メモリアレイの構成は、上記図１１で説明したとおりであるが、さらに図１０（ｂ）のように、ビット線ＢＬを接地するリセット回路７０、センスアンプ３とビット線ＢＬの接続をオン／オフする接続スイッチＴＣＬ及び制御線ＣＬが設けられている。
図１０（ａ）においてリフレッシュシーケンスを構成する各タイミングをＲ１〜Ｒ６で示す。
【００８２】
・タイミング（Ｒ１）
まずビット線ＢＬ及びセンスアンプ３のノードＮＤ１を０Ｖから浮遊状態にし、次にワード線ＷＬとプレート線ＰＬをＶｃｃに立ち上げる。これにより各ノードＮＤ１，ＮＤ２にメモリセルＣからの読み出し信号が顕れる。
・タイミング（Ｒ２）
制御線ＣＬを「Ｌ」にして、ビット線ＢＬとセンスノードＮＤ１を切り離す。
・タイミング（Ｒ３）
リセット回路７０を用いてビット線ＢＬを０Ｖにする。これによりプレート線ＰＬと各ビット線間にＶｃｃが印加され、選択セルに”０”が書き込まれる。さらにセンスアンプ３を活性化する。
・タイミング（Ｒ４）
今度はプレート線ＰＬを０Ｖにするとともに、リセット回路７０によりビット線をＶｃｃにする。これによってプレート線ＰＬと各ビット線間に（−Ｖｃｃ）が印加され、選択セルに”１”が書き込まれる。
・タイミング（Ｒ５）
制御線ＣＬを「Ｈ」にして、ビット線ＢＬとセンスノードＮＤ１を接続し、センスノードＮＤ１のデータをビット線ＢＬに乗せる。さらにプレート線ＰＬを再度Ｖｃｃにする。これによって”０”が記憶されていたビット線のキャパシタにのみＶｃｃが印加され、”０”がリストアされる。
・タイミング（Ｒ６）
プレート線ＰＬ、各ビット線ＢＬ、及びワード線ＷＬを順次０Ｖに落として、リフレッシュ動作を終了する。
【００８３】
このようなリフレッシュシーケンスでは、データ判定後に反転データを書き込むという必要がないので、シーケンスは簡略化される。リストア前の”１”書き込みは、読み出しデータに関わらず、別途リセット回路を用いて行うので、判定結果を待つ必要もなく、動作も安定である。
【００８４】
なお、このシーケンス例では、読み出し後さらにタイミング（Ｒ３）にてビット線ＢＬを０Ｖに落とし、意図的に”０”の書き込みを行ったが、タイミング（Ｒ１）の読み出しにおけるビット線ＢＬの発生信号は通常十分に小さいので、この時点でほぼ”０”書き込みは行われている。従ってタイミング（Ｒ３）の工程は省略しても良い。
【００８５】
以上のように、リフレッシュ時にこのようなシーケンスを加えることにより、強誘電体膜のインプリントを防止し、それに伴う誤読み出し、誤書き込みを防止することが可能になる。
尚、このリフレッシュシーケンスに関しては、定期的なリフレッシュの場合のみならず、電源投入時や外部コマンドによるリフレッシュの際にに使用しても同様の効果を得ることが出来る。
【００８６】
また、上述の選択セル全体への”１”書き込み動作は、通常の読み出し動作では時間的なオーバーヘッドとなる。従ってリフレッシュ時にのみこれを行い、通常アクセスでは行わないのが望ましい。
【００８７】
【発明の効果】
以上の説明から理解されるように、本発明の情報処理装置或いは半導体メモリにおいては、リフレッシュ制御手段によって、自発的データ保存能力のある高速不揮発性メモリセルに対して、その機器不使用時（又はメモリ待機時）には定期的にリフレッシュを施すようにしている。このように不揮発性メモリセルの自発的なデータ保持能力と、不使用時における定期的リフレッシュ、さらにはスイッチ手段のオン／オフによる間歇的電源供給を組み合わせることで、待機時の消費電力を限りなく小さく抑えつつ、確実にデータを保持することが可能になる。これによって、極小の消費電力で確実にデータを保持でき、かつ高速アクセスが可能なメモリシステムを実現できる。
また通常の高速不揮発性メモリのように、セル信号に大きなデータ保持劣化用マージンを持たせる必要もなくなるため、メモリセルを小型化でき、ビットコストの低減も可能である。
【００８８】
また、本発明の情報処理装置或いは半導体メモリにおいてリフレッシュ制御手段は、定期的に、スイッチ手段をオンに制御し、不揮発性メモリセルのアドレスを指定して、当該指定したアドレスに対応する不揮発性メモリセルのリフレッシュ動作を実行させ、スイッチ手段をオフに制御する処理を実行することで、上記間歇的電源供給が実現され、リフレッシュ処理に伴う消費電力を極力低減することができる。
【００８９】
また、不揮発性メモリセルが強誘電体キャパシタによる場合、リフレッシュ制御手段内の遅延回路におけるキャパシタの少なくとも一部に、上記メモリセルのキャパシタと同一工程で製造した強誘電体キャパシタを使用することが好適となる。即ち、不揮発性メモリセルに使用した強誘電体キャパシタを遅延回路に搭載すれば、大きな遅延を容易に獲得でき、また疲労による特性劣化も無い。
【００９０】
また、主電源が供給される第１の電源端子と、バックアップ電源が常時供給される第２の電源端子と、第１の電源端子からの電源供給状態を監視すると共に、第１の電源端子からの電源電圧が所定以下となることに応じてリフレッシュ制御手段に実行制御信号を与える電源感知手段とをさらに備える。そしてスイッチ手段は、第２の電源端子からの、不揮発性メモリセルのリフレッシュ動作のための電源供給をオン／オフする構成とされ、リフレッシュ制御手段は、電源感知手段からの実行制御信号に応じてスイッチ手段をオンに制御するとともに、不揮発性メモリセルのリフレッシュ動作を実行させる構成とすることで、コストアップもなく、機器設計においても殆ど変更を必要としないという利点が得られる。
【００９１】
また、不揮発性メモリセルが強誘電体キャパシタによる場合、リフレッシュ動作時には、リフレッシュを行うメモリセル群からのデータの読出動作の後、メモリセル群全体に「１」データを書き込み、その後に各メモリセル群に記憶されていたデータの復元を行うことで、インプリントによる誤動作防止に効果があるとともに、シーケンスが単純化され動作も安定する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のブロック図である。
【図２】第１の実施の形態の制御回路のブロック図である。
【図３】第１の実施の形態のパワーオンリフレッシュ信号発生回路の回路図である。
【図４】本発明の第２の実施の形態のブロック図である。
【図５】第２の実施の形態のメモリチップの構成のブロック図である。
【図６】本発明の第３の実施の形態のブロック図である。
【図７】第３の実施の形態のタイマ回路のブロック図である。
【図８】実施の形態のクロック回路の回路図である。
【図９】本発明の第４の実施の形態のブロック図である。
【図１０】実施の形態のリフレッシュシーケンスの説明図である。
【図１１】強誘電体メモリのセル構造の説明図である。
【図１２】強誘電体メモリの分極動作の説明図である。
【符号の説明】
１０  コンピュータ機器、１１  メモリチップ、１２  クロック発生回路、１３，１３ｂ  制御回路、１４  スイッチ、１５  メモリコア、１８  タイマ回路、１９  電圧感知回路、２１  パワーオンリフレッシュ信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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