(57)【要約】【課題】１画面分のフレームメモリや専用のローカルメモリ等を必要とせず少ない容量のメモリを用いて、描画およびその表示が行える画像表示装置を提供する。【解決手段】２つのデータ格納領域を有して該２つのデータ格納領域から所定のタイミングで交互に画像表示用データを出力し、次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データが格納されるバッファメモリ（５）と、任意に定められたピクセルサイズを有する画像データのピクセルサイズに基づき仮想的に形成される画像フレームに対して定められる仮想アドレスをバッファメモリ（５）の物理アドレスに変換するアドレス変換手段（６）と、画像データのピクセルサイズを画像表示用データのピクセルサイズに変換しこれを画像表示用データとするピクセル変換手段（７）とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２つのデータ格納領域を有して該２つのデータ格納領域から所定のタイミングで交互に画像表示用データを出力し、次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データが格納されるバッファメモリと、
任意に定められたピクセルサイズを有する画像データのピクセルサイズに基づき仮想的に形成される画像フレームに対して定められる仮想アドレスを、前記バッファメモリの物理アドレスに変換するアドレス変換手段と、
前記画像データのピクセルサイズを前記画像表示用データのピクセルサイズに変換し、前記画像表示用データとするピクセル変換手段と、を具備する
ことを特徴とする画像表示装置。
【請求項２】
前記画像データまたは画像表示用データに対し所定の演算処理を施す演算処理手段を、さらに具備する
ことを特徴とする請求項１に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に関する。
【０００２】
【従来の技術】
従来より、描画機能を有する一般的な画像表示装置では、特許文献１に記載の技術のように、表示画面の１画面分のフレームメモリが用いられることが多い。一方、複数のラインメモリを用いて同様の機能を実現する方法もあるが、例えばＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）メモリ経由でしかアクセスできないなど、ハードウェアの制約を受け、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）からこれらのメモリに直接アクセスすることができなかった。
【０００３】
【特許文献１】
特開２００２−３４１８５９号公報
【０００４】
【発明が解決しようとする課題】
上記のように、表示画面の１画面分のフレームメモリを用いるのは、コスト的に問題がある。
また、上記特許文献１に記載の技術では、スプライト（表示位置などの属性を持ったキャラクタ）を表示するためのデータがパターンＲＯＭに記憶され、このスプライトの表示位置等を指示する属性データがスプライト属性テーブルに記憶されているが、上記ラインメモリのように、ＣＰＵやＤＭＡＣから、直接アクセスできないローカルなメモリ空間にある場合は、上記スプライトを表示するためのデータやその属性データのような表示に用いるデータを、予め格納する専用のローカルメモリ（キャラクタメモリ、属性データメモリ）を設ける必要があり、さらに専用の描画回路を必要とした。
【０００５】
本発明は、上記の点に鑑みてなされたもので、１画面分のフレームメモリや専用のローカルメモリ等を必要とせず少ない容量のメモリを用いて、描画およびその表示が行える画像表示装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の画像表示装置は、２つのデータ格納領域を有して該２つのデータ格納領域から所定のタイミングで交互に画像表示用データを出力し、次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データが格納されるバッファメモリと、任意に定められたピクセルサイズを有する画像データのピクセルサイズに基づき仮想的に形成される画像フレームに対して定められる仮想アドレスを、前記バッファメモリの物理アドレスに変換するアドレス変換手段と、前記画像データのピクセルサイズを前記画像表示用データのピクセルサイズに変換し、前記画像表示用データとするピクセル変換手段と、を具備することを特徴としている。
【０００７】
本発明では、画像データ（この画像データのピクセルサイズは、任意に定められる）のピクセルサイズに基づき仮想的に形成される画像フレームに対して定められる仮想アドレスを、前記アドレス変換手段により前記バッファメモリの物理アドレスに変換し、前記画像データのピクセルサイズを、前記ピクセル変換手段により前記画像表示用データのピクセルサイズに変換する。この変換したデータが画像表示用データとなる。この画像表示用データは、バッファメモリのデータ格納領域に格納されるが、次に出力するデータ格納領域に、先に出力される画像表示用データに後続する画像表示用データが格納される。
【０００８】
上記のようにしてバッファメモリが有する２つのデータ格納領域に格納される画像表示用データは、所定のタイミングで交互に出力される。そして、出力された画像表示用データは、この画像表示用データを受ける表示装置にて表示されることとなる。また、上記のように次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データが格納されるので、１つのデータ格納領域に格納された画像表示用データの出力に引き続き、後続する画像表示用データが出力される。この出力は、２つのデータ格納領域から所定のタイミングで交互になされるので、結果として１画面（１フレーム）の画像を表示装置に表示させることが可能となる。
【０００９】
また、請求項２に記載の発明は、請求項１に記載の画像表示装置において、前記画像データまたは画像表示用データに対し所定の演算処理を施す演算処理手段を、さらに具備することを特徴としている。
【００１０】
本発明では、演算処理手段が前記画像データまたは画像表示用データに対し所定の演算処理を行う。この演算処理としては、前記画像データが圧縮されている場合に圧縮された画像データを伸張（解凍）する処理や、回転等の画像処理が挙げられる。画像データに対する処理結果は、この処理結果の画像を表示するためピクセル毎の仮想アドレスをアドレス変換手段に供給してバッファメモリ上の物理アドレスに変換させるとともに、対応する（同仮想アドレスの）画像データをピクセル変換手段に供給し画像表示用データのピクセルサイズに変換させてバッファメモリに格納させる。画像表示用データに対しては、バッファメモリに格納されたデータに対して演算処理を行う。
以上のように、演算処理手段により、表示させる画像データまたは画像表示用データに対しさらに加工を加えることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の一実施の形態である画像表示装置の構成を示すブロック図である。
本実施の形態の画像表示装置１は、ＣＰＵ２、ＤＭＡＣ３、システムメモリ（Ｓｙｓｔｅｍ  Ｍｅｍｏｒｙ）４、ブロックピクセルバッファ５、アドレス変換装置６、ピクセル変換演算装置７、表示スキャンタイミング制御装置８とから構成されている。各部は、図示するバスラインおよび信号線（一部省略）により接続されている。
【００１２】
ＣＰＵ２は、いわゆる中央演算処理装置であり、画像表示装置１の各部を制御するとともに、表示のための描画を行う。また、ＣＰＵ２は下記のアドレス変換装置６およびピクセル変換演算装置７に、画像データのピクセルサイズを通知する。
ＤＭＡＣ３は、ダイレクト・メモリ・アクセス・コントローラであり、ＣＰＵ２に代わり、データの転送処理を行う。
システムメモリ４は、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）およびＲＡＭ（Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）により構成され、ＲＯＭには、ＣＰＵ２が実行するプログラムや後述のキャラクタデータが記憶され、ＲＡＭには後述のスプライト属性データが記憶されるとともにＣＰＵ２が実行する処理のためのワークエリア等が設定される。
【００１３】
ブロックピクセルバッファ５は、２つのデータ格納領域をもち、それぞれのデータ格納領域は、表示装置にて表示される１画素当たりのビット数（ピクセルサイズ）Ｂと、水平走査線（スキャンライン）数Ｙおよび１スキャンライン上の画素数Ｘからなる画面（Ｄｉｓｐｌａｙ  Ｓｃｒｅｅｎ）を複数に分割した場合の１ブロックに応じた容量（例えば、スキャンライン８ライン分の領域を１ブロックとすると、Ｂ×Ｘ×８ビット）をもつ。表示出力の際は、ブロックピクセルバッファ５の一方のデータ格納領域に格納された画像表示用データが出力される一方、他方のデータ格納領域には、後続する画像表示用データが供給され、格納される。
【００１４】
なお、このブロックピクセルバッファ５は、例えばＶＲＡＭを用いて構成し、一方のデータ格納領域からの表示出力と同時に他方のデータ格納領域へのデータの書き込みを可能として、一方を表示用、他方を描画用とし所定のタイミング（１フレーム内では、次のブロックの表示出力のタイミング）で切り替え使用する。また、１ブロックは、少なくともスキャンライン数で８ライン程度とする。これは静止画や動画などの圧縮データでは８×８ピクセルを１つのブロックとした単位で圧縮されていることが多く、ＣＰＵ２によりこれらの画像の展開を行う際に対応しやすいためである。
【００１５】
アドレス変換装置６は、ＣＰＵ２またはＤＭＡＣ３が扱う画像データ（後述のスプライトのデータ等）のピクセルサイズ（これは、ＣＰＵ２から通知される）に基づき仮想的に形成される画像フレーム（これは表示画面に対応するメモリ空間）に対して定められる仮想アドレスを（図２：ＣＰＵ／ＤＭＡＣから見たメモリマップ参照）、ブロックピクセルバッファ５の物理アドレス（図２：ブロックピクセルバッファ上のメモリマップ参照）に変換する。ブロックピクセルバッファ５は、上記のように２つのデータ格納領域を持ちその出力は所定のタイミングで切り替えられるが、描画の際は、アドレス変換装置６が、与えられた仮想アドレスをそのとき描画用となっているデータ格納領域に対応する物理アドレスに変換する。なお、いずれのデータ格納領域が描画用となっているかは、下記の表示スキャンタイミング制御装置８から通知される。
【００１６】
図２は、仮想的に形成される画像フレーム上のメモリマップ（画像データのピクセルサイズが、３２ｂｉｔ／Ｐｉｘｅｌまたは１６ｂｉｔ／Ｐｉｘｅｌまたは８ｂｉｔ／Ｐｉｘｅｌである場合（もちろん、これらに限られず１ｂｉｔ／Ｐｉｘｅｌや４ｂｉｔ／Ｐｉｘｅｌ等であってもよい））と、ブロックピクセルバッファ５上のメモリマップ（ここでは画像表示用データのピクセルサイズが、１６ｂｉｔ／Ｐｉｘｅｌ固定である場合）の関係を例示している。この図に示した仮想アドレスは８ライン分であるが、上記画像フレームは表示画面の１画面分に対応し、したがって仮想アドレスも１画面を構成するピクセル数分のアドレスからなる。一方、この図に例示した物理アドレスは、ブロックピクセルバッファ５の１つのデータ格納領域を指すものであり、もう一方のデータ格納領域の物理アドレスも同様にリニアに設定される（例えば、４０００ｈ〜７ＦＦＦｈ）。
【００１７】
本実施の形態では、表示が行われる際は、先に表示されている（表示しつつある場合を含む）ブロックに後続するブロック（例えば、図１の▲１▼のブロックが先に表示される場合に、この▲１▼のブロックに対し▲２▼のブロック）に対応する画像表示データが、次に出力をする方のデータ格納領域に供給される必要がある。例えば、図１に示す▲２▼のブロックに対応する画像データをブロックピクセルバッファ５に供給する場合、▲２▼のブロックに対応する仮想アドレス（例えば、図２で画像データが３２ｂｉｔ／Ｐｉｘｅｌの場合、８０００ｈ〜ＦＦＦＦｈ）が指定され、アドレス変換装置６は、この仮想アドレスを次に出力する側のデータ格納領域の物理アドレス（例えば、４０００ｈ〜７ＦＦＦｈ）に変換する。
【００１８】
ピクセル変換演算装置７は、供給される画像データのピクセルサイズ（この値は、ＣＰＵ２から通知される）を画像表示用データのピクセルサイズ（すなわち、ブロックピクセルバッファ５上のピクセルサイズ）に変換し、画像表示用データとして出力する。このピクセル変換演算装置７は、アドレス変換装置６から前述の物理アドレスの供給を受け、この物理アドレスと画像表示用データをブロックピクセルバッファ５に供給して格納させる。また、このピクセル変換演算装置７は、画像表示用データのピクセル毎に所定の演算処理を行うこともできる。
【００１９】
以上のようにアドレス変換装置６がアドレスの変換を行い、ピクセル変換演算装置７がピクセルサイズ（ピクセルのデータサイズ）の変換を行う。これらの変換を行うのは、例えば、ＣＰＵ２が描画する画像データに含まれるピクセルが、３２ｂｉｔ／Ｐｉｘｅｌで定義されている場合、ＣＰＵ２は、３２ｂｉｔ／Ｐｉｘｅｌのメモリ空間を想定して描画を行うが、実際のブロックピクセルバッファ５のメモリ空間は、例えば１６ｂｉｔ／Ｐｉｘｅｌ固定なので、アドレス変換装置６およびピクセル変換演算装置７による、アドレスおよびピクセルサイズの変換が必要となるからである（図２参照）。
【００２０】
表示スキャンタイミング制御装置８は、ブロックピクセルバッファ５に対し画像表示用データを出力させるタイミング信号を供給する。このタイミング信号に従って、各スキャンラインの表示出力が制御され、さらに、ブロック毎の、ブロックピクセルバッファ５のデータ格納領域の出力の切り替え制御がなされる。また、表示スキャンタイミング制御装置８はＣＰＵ２またはＤＭＡＣ３に対し、先に表示出力しているブロックあるいはこれに後続するブロックを識別可能とする情報（例えば、各ブロックに固有に割り当てた番号等）と描画のタイミングを通知する（例えば、割り込みにより通知する）。この通知を行うのは、ＣＰＵ２またはＤＭＡＣ３により表示のため転送あるいは描画できる画像データが、先に表示されているブロックに後続するブロックに対応する画像データに限られるためである。
さらに、表示スキャンタイミング制御装置８は、アドレス変換装置６に、ブロックピクセルバッファ５の２つのデータ格納領域の内一方の、描画可能な（現在描画用となっている）データ格納領域を通知する。
【００２１】
ここで、上記画像データとしてのスプライトについて説明する。
スプライトは、表示位置などの属性を持ったキャラクタであり、キャラクタデータとスプライト属性データの組からなる。スプライト属性データは、キャラクタデータ格納先の先頭番地と、キャラクタデータフォーマット（１ピクセルのビット数、サイズ）と、キャラクタの表示位置の情報を含んでいる。ＣＰＵ２は、スプライト属性データに基づいて、次の８スキャンラインで表示されるスプライトを特定し、ピクセル変換演算装置７を介してブロックピクセルバッファ５に展開する。このときＣＰＵ２は、キャラクタデータフォーマットで規定される１ピクセルのビット数（ピクセルサイズ）に基づき、それと同サイズに基づくメモリ空間（例えば、図２：ＣＰＵ／ＤＭＡＣから見たメモリマップ）があるものと仮定して描画を行うが、描画されるデータは、アドレス変換装置６とピクセル変換演算装置７により前述のように変換がなされブロックピクセルバッファ５に展開される。
【００２２】
次に、このように構成された本実施形態の画像表示装置１の動作について説明する。以下では、ＣＰＵ２が、アドレス変換装置６およびピクセル変換演算装置７を介してブロックピクセルバッファ５に対する描画を行うものとする。
【００２３】
はじめに、ＣＰＵ２が、アドレス変換装置６およびピクセル変換演算装置７に画像データのピクセルサイズ（例えば１ピクセル３２ビット）を指示する。
次いで、表示スキャンタイミング制御装置８が、描画可能なブロック（最初は、表示画面の最も上のブロック（図１：▲１▼））を識別可能とする情報をＣＰＵ２に通知する。
ＣＰＵ２は、この通知を起点として、上記描画可能なブロックに対応する画像データ（スプライト属性データにより規定される、このブロックに表示すべきキャラクタのデータ）をシステムメモリ４から読み出し、当該ブロックに対応する仮想アドレスを指定してこの画像データを転送する。
【００２４】
ＣＰＵ２により指定された仮想アドレスは、アドレス変換装置６により前述のように物理アドレスに変換されてピクセル変換演算装置７に供給される。一方、上記仮想アドレスに対応する画像データが、ＣＰＵ２によりピクセル変換演算装置７に供給され、このピクセル変換演算装置７によって、ブロックピクセルバッファ５に格納するためのピクセルサイズ（すなわち、画像表示用データのピクセルサイズ）への変換がなされる。ここでは、ピクセル変換演算装置７が、先にＣＰＵ２から与えられた画像データのピクセルサイズと、画像表示用データのピクセルサイズ（すなわち、ブロックピクセルバッファ５上のピクセルサイズ：固定）を基に、各ピクセルのデータサイズを変換する。さらにはピクセル毎に所定の演算処理がなされて、上記物理アドレスにより指定されるブロックピクセルバッファ５のデータ格納領域に格納される。
【００２５】
このように、ＣＰＵ２が、システムメモリ４から画像データを読み出し、最終的にブロックピクセルバッファ５に画像表示用データが供給されるので、従来のように、ローカルなバッファメモリに画像データを供給するための画像データ（スプライトのキャラクタデータ及びその属性データ）を記憶するローカルメモリは不要である。
【００２６】
ブロックピクセルバッファ５に格納された画像表示用データは、表示スキャンタイミング制御装置８からブロックピクセルバッファ５に供給されるタイミング信号に従って出力され、別途設けられる表示装置にて画像の表示が開始される。
この後、表示スキャンタイミング制御装置８からＣＰＵ２に、先に表示出力しているブロック（最初は、図１：▲１▼）あるいは後続するブロック（最初は、図１：▲２▼）を識別可能とする情報が通知される。
この通知を受けたＣＰＵ２は、この通知を起点として、先に描画した画像データに後続する画像データ（次のブロックの画像データ）をシステムメモリ４から読み出し、この画像データに対応する仮想アドレスをアドレス変換装置６に与え、当該画像データをピクセル変換演算装置７に転送する。
【００２７】
ＣＰＵ２により指定された仮想アドレスは、アドレス変換装置６により前述のように物理アドレス（この場合、先に出力をしているデータ格納領域ではない他方のデータ格納領域のアドレスとなる）に変換されてピクセル変換演算装置７に供給される。一方、ＣＰＵ２から転送された画像データは、ピクセル変換演算装置７によって、前述のようにピクセルサイズの変換がなされ、さらにはピクセル毎に所定の演算処理がなされて、上記物理アドレスにより指定されるブロックピクセルバッファ５のデータ格納領域に格納される。
【００２８】
ここで、先に表示される画像表示用データの表示が完了したとする。すると、後続する画像データを引き続き表示するためのタイミングを知らせるタイミング信号が、表示スキャンタイミング制御装置８からブロックピクセルバッファ５に供給され、このタイミング信号に従って上記他方のデータ格納領域から画像表示用データが出力される。
【００２９】
次いで、ＣＰＵ２は、表示スキャンタイミング制御装置８から通知される、先に表示出力しているブロックあるいは後続するブロックを識別可能とする情報を基に、後続するブロックに対応する画像データをシステムメモリ４から転送するが、この画像データは、アドレス変換装置６とピクセル変換演算装置７によって、ブロックピクセルバッファ５の２つのデータ格納領域の内、次に出力される方のデータ格納領域に格納される。
【００３０】
以上のように、２つのデータ格納領域は、所定のタイミングで（この例では、８スキャンライン分の期間の経過毎のタイミングで）表示用と描画用に役割が交互に切り替わり、以降、上記ブロックピクセルバッファ５への描画（画像データの転送とアドレスおよびピクセルサイズの変換とブロックピクセルバッファ５への格納）と画像表示用データの出力が順次繰り返され、画像の表示が繰り返し行われる。
以上、この発明の実施形態を、図面を参照して詳述してきたが、本発明の具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の構成等も含まれる。
【００３１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、前記バッファメモリと、アドレス変換手段と、ピクセル変換手段とを設け、バッファメモリが有する２つのデータ格納領域で、次に出力するデータ格納領域には、先に出力される画像表示用データに後続する画像表示用データを格納して、所定のタイミングで交互に格納された画像表示用データを出力するので、少ないメモリ容量で（すなわち、１フレーム分のフレームメモリを必要としない）、１フレーム分の画像を表示させることが可能となる。
【００３２】
また、前記アドレス変換手段とピクセル変換手段により、仮想アドレスの物理アドレスの変換および画像データのピクセルサイズの変換を行うので、バッファメモリに対し描画を行う装置（演算処理手段等）は、バッファメモリの容量にかかわらず、仮想的に形成される画像フレームが実在するかのように、１画面を構成する画像の描画あるいは演算処理を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である画像表示装置の構成を示すブロック図である。
【図２】ＣＰＵ／ＤＭＡＣから見たメモリマップとブロックピクセルバッファ上のメモリマップの関係を示す一例である。
【符号の説明】
１…画像表示装置、２…ＣＰＵ（演算処理手段）、３…ＤＭＡＣ、４…システムメモリ、５…ブロックピクセルバッファ（バッファメモリ）、６…アドレス変換装置（アドレス変換手段）、７…ピクセル変換演算装置（ピクセル変換手段、演算処理手段）、８…表示スキャンタイミング制御装置
【図１】
2004354747.tif 000003
【図２】
2004354747.tif 000004