(57)【要約】【課題】ペア指定する必要がある素子を含む半導体集積回路のレイアウト設計を正確かつ容易に行うレイアウト設計方法を提供する。【解決手段】半導体集積回路に含まれる素子の素子タイプと、素子が有する電極間の接続関係とを取得するステップＳ１０と、半導体集積回路に含まれる素子を順次着目素子として選択し、素子タイプ及び接続関係に基づいて着目素子と近接して配置すべき素子を求め、着目素子とその近接して配置すべき素子とをペアグループとして指定するステップＳ１２と、ペアグループとして指定された素子同士を近接に配置して半導体集積回路のレイアウトを行うステップＳ１４とを含むレイアウト設計方法。【選択図】        図３
2004280493.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定手段と、
前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト手段と、
を含むことを特徴とするレイアウト設計装置。
【請求項２】
複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定手段と、
前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト手段と、
を含むことを特徴とするレイアウト設計装置。
【請求項３】
請求項２に記載のレイアウト設計装置であって、
前記回路情報取得手段は、さらに素子の吊り電位の接続関係を取得する手段であり、
前記レイアウト手段は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する手段であることを特徴とするレイアウト設計装置。
【請求項４】
複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、
前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程と、
を含むことを特徴とするレイアウト設計方法。
【請求項５】
複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、
前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程と、
を含むことを特徴とするレイアウト設計方法。
【請求項６】
請求項５に記載のレイアウト設計方法であって、
前記回路情報取得工程は、さらに素子の吊り電位の接続関係を取得する工程であり、
前記レイアウト工程は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する工程であることを特徴とするレイアウト設計方法。
【請求項７】
複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、
コンピュータに、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、
前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程と、
を含む処理を実行させることを特徴とするレイアウト設計プログラム。
【請求項８】
複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、
コンピュータに、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象素子に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、
前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程と、
を含む処理を実行させることを特徴とするレイアウト設計プログラム。
【請求項９】
請求項８に記載のレイアウト設計プログラムであって、
前記回路情報取得工程は、さらに素子の吊り電位の接続関係を取得する工程であり、
前記レイアウト工程は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する工程であることを特徴とするレイアウト設計プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の素子のレイアウトを行うためのレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラムに関する。
【０００２】
【従来の技術】
半導体集積回路をアナログ回路に適用する際に要求されることとして、オフセット電圧やゲインのばらつきを小さくすることが挙げられる。アナログ回路に含まれる素子をレイアウトする際には、レイアウトツールを用いることによって特定の素子に対してペア指定を行い、これらのペア指定された素子の特性のばらつきによる回路特性の不良を抑制している。
【０００３】
ここで、ペアとは、アナログ回路のレイアウト設計時に比精度が問題となる素子の対又はグループをいう。例えば、カレントミラー回路や差動増幅回路等に用いられるバイポーラトランジスタや抵抗について、似通った特性を有する素子を選択して用いる必要がある場合等に素子のペア指定が行われる。この場合は、ベース−エミッタ間電圧ＶＢＥの比精度が数ｍＶ以下であること、抵抗の比精度が数％以下であることが要求される。
【０００４】
これらの比精度を実現するためには、ペアとなる素子が半導体チップ内の近接の領域に同一方向に向けて配置されるように素子のレイアウトを行う必要がある。ペア指定された素子を近接領域内に同一方向に向けて配置することによって、製造工程のばらつきによる同一ウェハ内における素子特性やサイズのばらつきや周辺から受ける熱や雑音の影響が不均一になることを避けることができる。
【０００５】
半導体集積回路においては、図１９及び図２０に示すように、トランジスタ、抵抗、容量等の素子は半導体基板上に形成される。各素子は、半導体基板１０表面の分離層１２によって分離されたエピタキシャル層、いわゆる島１４と呼ばれる領域内に形成される。分離層１２は、半導体基板１０に電気的に接続されており、半導体集積回路の中で最も低い電位（ＧＮＤ）にされている。すなわち、島１４内の電位は分離層１２の電位よりも高く維持される。
【０００６】
島１４内の電位が分離層１２の電位よりも低い場合、半導体集積回路内に回路図に存在しない寄生素子が構成され、その寄生素子によって予想されない動作が行われる可能性がある。その結果、半導体集積回路が正確に動作しなくなり、要求される性能を発揮することができなくなる問題が生ずる。従って、島１４と分離層１２の電位は常に正しい関係に維持されなければならない。
【０００７】
ここで、半導体集積回路に頻繁に用いられる素子の構成について説明をする。図１９（ａ）はＮＰＮトランジスタの平面図及び断面図である。ＮＰＮトランジスタは、半導体基板１０上にＮ型の埋め込み領域１６を介して積層されたＮ型のエピタキシャル層内に形成される。エピタキシャル層は、高濃度のＰ型不純物が添加されたＰ＋分離層１２によって周囲を囲まれて島１４を構成する。島１４内には、Ｎ型のコレクタ領域１８、Ｐ型のベース領域２０及びそのベース領域２０内にＮ型のエミッタ領域２２が形成される。
【０００８】
図１９（ｂ）は横型ＰＮＰトランジスタの平面図及び断面図である。横型ＰＮＰトランジスタは、半導体基板１０上にＮ型の埋め込み領域１６を介して積層されたＮ型のエピタキシャル層内に形成される。エピタキシャル層は、高濃度のＰ＋分離層１２によって周囲を囲まれて島１４を構成する。島１４はＮ型のベース領域２０となり、その島１４内にＰ型の不純物が添加されてコレクタ領域１８及びエミッタ領域２２が形成される。
【０００９】
図１９（ｃ）は縦型ＰＮＰトランジスタの平面図及び断面図である。縦型ＰＮＰトランジスタは、半導体基板１０上にＮ型の埋め込み領域１６及びＰ型の埋め込み領域２４を介して積層されたエピタキシャル層内に形成される。エピタキシャル層は、高濃度のＰ＋分離層１２によって周囲を囲まれて島１４を構成する。縦型ＰＮＰトランジスタでは、この島１４の内側を取り囲むように高濃度のＰ＋コレクタ領域１８がさらに形成される。このコレクタ領域１８で囲まれた領域をＮ型のベース領域２０とし、このベース領域２０内にＰ型のエミッタ領域２２が形成される。
【００１０】
図２０は抵抗の平面図及び断面図である。抵抗は、半導体基板１０上にＮ型の埋め込み領域１６を介して積層されたエピタキシャル層内に形成される。エピタキシャル層は、高濃度のＰ＋分離層１２によって周囲を囲まれて島１４を構成する。島１４内には、抵抗体となるＰ型の抵抗層２４が形成される。島１４であるＮ型エピタキシャル層には電極が設けられ、この電極に島１４内に配置された抵抗の端子電圧のうち最も高い電圧よりも高い電位に維持される。このように、島１４に設けられる電極を吊り電極２５といい、吊り電極２５の電位を吊り電位という。
【００１１】
以上のように、半導体集積回路を構成する各素子はＰ＋分離層１２によって囲まれた島１４内に形成される。このとき、ペア指定された素子同士を同一の島１４内に配置することによって、製造過程によるウェハ内における素子特性のばらつきの影響を避けることができる。また、ペア指定されない素子の場合であっても、所定の条件を満たす複数の素子を同一の島１４内に配置するアイランド化を行い、分離層１２で区画された島１４の電位を一定に保持することによって、他の島１４から電気的に隔離され、回路動作を安定に行わせることが可能となる。さらに、半導体チップのサイズを小さくできる等のメリットが得られる場合もある。
【００１２】
【特許文献１】
特開平５−２１８２０２号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト設計において素子のペア指定を行い、または複数の素子を同一の島にアイランド化する場合には次のような問題が生じていた。
【００１４】
１．半導体集積回路に使用される素子は多種多様であるため、ペア指定する必要がある素子の組み合わせが膨大となり、ペア指定の間違いや指定漏れ（指定忘れ）による回路特性不良が発生し易い。
【００１５】
２．レイアウト作業においてペア指定された素子群は、常に対又はグループとして配置する必要があり、ペア指定に対して理想的な素子配置ができた場合においても、半導体チップの縮小化が不十分であった場合等には、レイアウト設計者が手作業でペア指定を解除して素子を再配置する必要がある。複数の素子をアイランド化する場合も同様である。
【００１６】
３．ペア指定を解除して素子を配置した場合には、レイアウト設計後にペア指定されるべき素子が適切に配置されているか否かの確認作業もレイアウト作業者自身が行う必要がある。そのため、レイアウト作業が煩雑となり、作業時間が長大になる。また、確認作業を行う作業者の能力によって半導体集積回路の性能がばらついてしまう。
【００１７】
４．ペア指定される素子は同一種類の素子に限定され、素子の配置方向を同一とし、プロセスによる特性のばらつきを抑制するためにできるだけ近接に配置するなどの配慮が必要であり、これらを手動で行う場合にレイアウト作業者に掛かる負担が大きい。
【００１８】
本発明は、上記従来のレイアウト設計の問題を鑑み、上記課題の少なくとも１つを解決すべく、素子のペア指定及びそのレイアウトを容易にするレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラムを提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定手段と、前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト手段とを含むことを特徴とする。
【００２０】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定手段と、前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト手段とを含むことを特徴としても良い。
【００２１】
ここで、前記回路情報取得手段は、さらに素子の吊り電位の接続関係を取得する手段であり、前記レイアウト手段は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する手段であることが好適である。
【００２２】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程とを含むことを特徴とする。
【００２３】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程とを含むことを特徴としても良い。
【００２４】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、コンピュータに、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程とを含む処理を実行させることを特徴とする。
【００２５】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、コンピュータに、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象素子に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程とを含む処理を実行させることを特徴としても良い。
【００２６】
ここで、前記回路情報取得工程は、さらに素子の吊り電位の接続関係を取得する工程であり、前記レイアウト工程は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する工程であることが好適である。
【００２７】
【発明の実施の形態】
＜半導体チップの製造＞
半導体集積回路を半導体チップに組み込むまでの製造工程を図１の設計・製造のフロー図を参照して説明する。ステップＳ１００のシステム設計では、まず半導体集積回路のシステム設計が行われる。ここでは、回路に必要とされる特性、チップサイズ、デザインルール等のシステムの基本的な要求仕様が決定される。次に、ステップＳ１０２の回路設計では、要求仕様に基づいて、使用される素子の選択、素子間の配線等の回路設計が行われて回路図が作成される。ステップＳ１０４のレイアウト設計では、回路図に基づいて、半導体ウェハ上の素子や配線のレイアウトが行われる。レイアウト設計では、チップサイズ、デザインルール等の基本仕様を満たすように素子の配置、素子間を接続する配線のパターン等がレイアウト図として書き起こされる。このレイアウト図に基づいて、製造プロセスで使用されるマスクパターンが作成される。ステップＳ１０６では、レイアウト設計の結果を確認して、修正する箇所があればレイアウト設計にフィードバックを行い、素子のレイアウトを修正する。必要があれば、ステップＳ１０２の回路設計（素子レベル）までフィードバックして修正する。レイアウト設計の結果に不具合が無ければ、ステップＳ１０８の製造プロセスに移行する。
【００２８】
レイアウト設計では、半導体集積回路の特性を満たすために複数の素子をペア指定し、複数の素子を同一の島に形成するためにアイランド化を行う必要がある。これらの処理について説明を行う前に、レイアウト設計においてペア指定される条件及びアイランド化できる条件について説明を行う。ただし、ペア指定される条件及びアイランド化できる条件はこれに限られるものではなく、半導体集積回路の要求仕様等に応じて適宜変更しても良い。
【００２９】
＜ペア指定される条件＞
半導体集積回路において要求仕様を実現するため、複数の素子がペア指定される条件は、例えば以下のように分類される。
【００３０】
１−１．ＮＰＮトランジスタ同士、横型ＰＮＰトランジスタ同士、縦型ＰＮＰトランジスタ同士の場合
（１）ベース電極同士、エミッタ電極同士及びコレクタ電極同士が各々同一の端子に接続されている場合。例えば、大出力用トランジスタ等が挙げられる
（２）ベース電極同士及びエミッタ電極同士が各々同一の端子に接続されている場合。例えば、カレントミラー回路等が挙げられる
（３）ベース電極同士が同一の端子に接続されている場合。例えば、カレントミラー回路等が挙げられる
（４）エミッタ電極同士が同一の端子に接続されている場合。例えば、差動増幅入力回路等が挙げられる
（５）コレクタ電極同士が同一の端子に接続されている場合
１−２．抵抗同士の場合
（１）ペア指定された各トランジスタの同一電極に接続された抵抗同士の場合
（２）同一の直列接続、並列接続又はその組み合わせの接続構成を有する抵抗同士の場合
（３）その他特殊な場合
【００３１】
＜アイランド化できる条件＞
次に、半導体チップをできるだけ小さく形成するため、複数の素子を同一の島にアイランド化できる条件は以下のように分類される。
【００３２】
２−１．ＮＰＮトランジスタ同士の場合：島電位とコレクタ電位とが等しくされるため、コレクタ電極同士が接続されている場合
２−２．横型ＰＮＰトランジスタ同士の場合：島電位とベース電位とが等しくされるため、ベース電極同士が接続されている場合
２−３．縦型ＰＮＰトランジスタ同士の場合：複数の素子においてコレクタ領域と分離層との間の島に印加される吊り電位が等しいトランジスタ同士
２−４．抵抗同士の場合は：島に印加される吊り電位が等しい抵抗同士
２−５．縦型ＰＮＰトランジスタと抵抗の場合：上記２−３及び２−４の条件を満足し、かつ、縦型ＰＮＰトランジスタと抵抗との島の吊り電位が等しいトランジスタと抵抗
２−６．その他、２−１〜２−５の条件を満たし、かつ、島電位が同一の構成を有する素子同士
【００３３】
＜レイアウト設計＞
本発明におけるレイアウト設計装置は、図２に示すように、制御部３０、入力部３２、出力部３４、記憶部３６及びバス３８から基本的に構成される。制御部３０、入力部３２、出力部３４及び記憶部３６は、バス３８を介して、情報伝達可能に接続される。レイアウト設計装置は汎用コンピュータのハードウェア構成で実現することができる。
【００３４】
また、外部のコンピュータとの情報交換を可能とするためにインターフェース部４０を含むことも好適である。インターフェース部４０を介して、外部のネットワークと情報伝達可能に接続することによって、レイアウト設計に必要なデータをネットワークに繋がれた外部装置から受け取り、又は、レイアウト設計で得られた結果を外部装置に出力することができる。
【００３５】
制御部３０は、コンピュータの中央制御装置（ＣＰＵ）に相当し、記憶部３６に記憶されているオペレーションシステム（ＯＳ）を実行し、レイアウト設計装置に関連する各部の制御を統合的に行う。また、記憶部３６に記憶されているレイアウト設計プログラムに従ってレイアウト設計の処理を行う。
【００３６】
入力部３２は、システム設計で決定された回路の要求仕様や回路設計で決定された集積回路に関する情報をレイアウト設計装置に入力するために用いられる。また、これらの情報は、インターフェース部４０を介して外部装置から入力されても良い。入力された情報は、バス３８を介して、制御部３０に送られて処理に供され、記憶部３６に転送されて格納及び保持される。入力部３２としては、例えば、キーボード、マウス等を用いることができる。
【００３７】
出力部３４は、入力部３２から各種の情報を入力する際のユーザインターフェース画面を表示したり、レイアウト設計における中間結果や最終的なレイアウト図の確認画面を表示したりするために用いられる。出力部３４としては、例えば、ディスプレイ、プリンタ等を用いることができる。
【００３８】
記憶部３６は、ＯＳ、レイアウト設計プログラム、入力された各種情報、処理によって得られた結果等を恒久的又は一時的に格納及び保持する。記憶部３６に記憶されたデータやプログラムは、バス３８を介して、制御部３０から適宜参照することができる。記憶部３６としては、例えば、半導体メモリ、ハードディスク、フレキシブルディスク、光磁気ディスク、磁気テープ等を用いることができる。
【００３９】
以下、レイアウト設計の各工程を、図３のフローチャートを参照して詳細に説明する。以下に示すレイアウト設計の各工程は、コンピュータで実行可能なプログラムにコーディングすることができ、そのプログラムを記憶部３６に格納及び保持し、制御部３０によって実行することで処理を行う。
【００４０】
以下の説明では、ペア指定される条件やアイランド化できる条件は、制御部３０から参照可能なように記憶部３６に予めデータベース化されているものとする。
【００４１】
ステップＳ１０では、回路設計によって決定された回路図に関する情報を取得する。回路図に関する情報には、素子の仕様を示す素子情報及び素子の接続関係を示す接続情報が含まれているものとする。取得された回路図に関する情報は、素子情報は素子タイプ、素子サイズ、素子毎のレイアウトパターン形状等を具備し、接続情報は素子電極のノード、吊り電極のノード等を具備する。素子情報及び接続情報は、図４に示すように、素子毎に割り振られた素子番号に対応付けて回路データベースとして記憶部３６に記憶される。
【００４２】
ステップＳ１２では、ペア指定及びアイランド化の対象となる素子同士をグループ化する処理を行う。ステップＳ１２では、ペア指定される素子同士をグループ化した後に、アイランド化される素子同士のグループ化を行う。このステップＳ１２はサブルーチン化されており、図５のフローチャートに沿って実行される。
【００４３】
最初に、回路データベースを参照し、素子番号順に着目素子として選択してその素子タイプを取得する（Ｓ１２−１）。ここで、着目素子の素子タイプがＮＰＮトランジスタ、横型ＰＮＰトランジスタ、縦型ＰＮＰトランジスタ、抵抗、容量又はその他の特殊な素子タイプのいずれに該当するか定められる。
【００４４】
次に、回路データベースを参照して、着目素子の各電極と同一のノードに接続された電極を有する他の素子を検索する。その結果、検索された素子と着目素子との電極の接続関係がペア指定の条件を満たす場合には、それらの素子同士をグループ化する（Ｓ１２−２）。このとき、素子タイプ毎にペア指定に対する優先順位を定め、その優先順位に従ってペア指定する素子を決定することが好適である。
【００４５】
例えば、図４に示した回路データベースの例から素子番号Ｑ１のＮＰＮトランジスタが着目素子として選択されている場合、端子１（コレクタ電極）、端子２（ベース電極）、端子３（エミッタ電極）の各々が接続されているノード１，６，１０が特定され、そのノード１，６，１０に電極が接続されている他の素子が検索される。その結果、素子番号Ｑ２及びＱ３のＮＰＮトランジスタが選び出される。続いて、着目素子と選ばれた素子との接続関係が調査される。この場合、上記のペア指定条件１−１、すなわちＮＰＮトランジスタ同士であってベース電極同士、エミッタ電極同士及びコレクタ電極同士が各々同一の端子に接続されている、という条件に該当するので素子番号Ｑ１の着目素子が素子番号Ｑ２及びＱ３のＮＰＮトランジスタとグループ化される。
【００４６】
同様に、回路データベースから素子を着目素子として順次選択し、ペア指定条件を満たす素子のグループ化を繰り返す（Ｓ１２−３）。
【００４７】
ここで、ペア指定された素子にはそのペア指定を示す固有のペアグループ名を付け、図６に示すように、回路データベースの素子毎にペアグループ名を登録する。また、ペアグループの属性をペアタイプとして登録しておくことも好適である。さらに、図７に示すように、記憶部３６にグループデータベースを新たに作成し、ペアグループ名に対応付けてそのペアグループ名に対応するグループに含まれる素子の素子番号を登録する（Ｓ１２−４）。このとき、ペアグループ名は素子タイプ毎に分類できる名前とすることが好適である。
【００４８】
次に、回路データベースから素子を着目素子として選択する（Ｓ１２−５）。その着目素子と同一の各グループに含まれる素子の電極がアイランド化の条件を満たすか否かが判断され、条件を満たす素子同士に対してアイランド化が指定される（Ｓ１２−６）。このとき、グループデータベースが参照され、着目素子に対応付けられてペアグループ名が登録されている場合には、そのペアグループ名を有するグループに含まれる全ての素子の電極についてアイランド化条件が満たされるか否かが調査される。グループに含まれる全ての素子に対してアイランド化条件が満される場合には、それらの素子同士に対してアイランド化が指定される。
【００４９】
回路データベースに登録されている素子を順に着目素子として選択し、その着目素子に対してアイランド化条件を満たす他の素子が存在するか否かを調査する（Ｓ１２−７）。
【００５０】
ここで、アイランド化が指定された素子にはそのグループを示す固有のアイランドグループ名を付け、図８に示すように、回路データベースの素子毎にアイランドグループ名を登録する。また、図９に示すように、アイランド指定された素子がいずれかのペアグループに属している場合には、ペアグループ名に対応付けてアイランド化の有無、アイランドグループ名及び吊り電極のノードをグループデータベースに登録する（Ｓ１２−８）。
【００５１】
以上で、ステップＳ１２のサブルーチンにおける処理を終わり、次にステップＳ１４に進む。
【００５２】
ステップＳ１４では、ペア及びアイランド化の指定の情報が登録された回路データベース及びグループデータベースに基づいて回路図を修正する。この修正された回路図は、レイアウトを考慮した回路図作成とも言える。
【００５３】
修正された回路図は、素子生成及びグループ素子生成に用いられる。素子生成とは、個々の素子のサイズや形状、ドーピング領域や電極等の構成要素のサイズ、形状、配置を行うことを言う。グループ素子生成は、ペア指定の有無に基づいて複数の素子を隣接して同一方向に向けて配置したり、アイランド化の指定の有無に基づいて複数の素子を同一の島内に配置したり、島ノードの有無に基づいてアイランド化された島に吊り電極を配置することを言う。
【００５４】
この素子生成及びグループ素子生成について、ＮＰＮトランジスタを例にとって説明する。素子番号Ｑ１，Ｑ２，Ｑ３に対してペア指定及びアイランド化指定がされていない場合、図１０（ａ）のように、素子ごとにドーピング領域や電極のサイズ、形状及び配置が定められ、それぞれの素子は互いに離隔して各々独立の分離領域４６に囲まれた島４８内に配置される。アイランド化が指定されておらず、ペア指定のみがされている場合、図１０（ｂ）のように、それぞれの素子は半導体チップ上の隣接した領域に同一方向に向けて配置されるが、各々独立の島４８内に配置される。ペア及びアイランド化の両方が指定されている場合、図１０（ｃ）のように、それぞれの素子は半導体チップ上の隣接した領域に配置されると共に、共通の分離領域４６に囲まれた同一の島４８内に配置される。
【００５５】
横型ＰＮＰトランジスタにおいても同様に、ペア及びアイランド化の指定が無い場合には図１１（ａ）、ペア指定が有り、アイランド化指定が無い場合には図１１（ｂ）、ペア及びアイランド化の指定が有る場合には図１１（ｃ）のように素子が配置される。
【００５６】
縦型ＰＮＰトランジスタでは、ペア及びアイランド化の指定が無い場合には図１２（ａ）、ペア指定が有り、アイランド化指定が無い場合には図１２（ｂ）のように素子が配置される。このとき、各素子の島ごとに独立して吊り電極５０が配置される。ペア及びアイランド化の指定が有る場合、吊り電極５０を共通にするか否かによって処理を変える。吊り電極を共通にする場合には、図１２（ｃ）（ｄ）のように、同一の島４８内に配置された全ての素子に対して共通の吊り電極５０が配置される。吊り電極５０を共通にしない場合には、図１２（ｄ）のように、同一の島４８内に配置された素子ごとに対応付けて吊り電極５０が配置される。
【００５７】
抵抗においても同様に、ペア及びアイランド化の指定が無い場合には図１３（ａ）、ペア指定が有り、アイランド化指定が無い場合には図１３（ｂ）のように素子が配置される。また、ペア及びアイランド化の指定が有る場合、吊り電極を共通にするときは図１３（ｃ），（ｄ）のように素子が配置され、吊り電極を共通にしないときには図１３（ｄ）のように素子が配置される。
【００５８】
次に、ステップＳ１６では、素子生成及びグループ素子生成の結果に基づいて半導体集積回路全体のレイアウトを行うブロックレイアウト処理を実行する。ブロックレイアウトは、図１４に示すフローチャートに沿って実行することができる。
【００５９】
サブルーチンのステップＳ１６−１では、生成された素子やグループ素子を市販の自動配置ツールによって回路図に従って配置する。但し、自動配置ツールを用いる代わりに、汎用のＣＡＤシステム等を用いてレイアウト設計者が手動で配置を行っても良い。
【００６０】
ステップＳ１６−２では、半導体チップのサイズ、形状等の要求仕様を満たすように素子やグループ素子が配置できるか否かが判断される。素子やグループ素子の配置が要求仕様を満たす場合にはステップＳ１６−３に処理を移行させる。要求仕様が満たされない場合には、ステップＳ１６−４において、回路データベース及びグループデータベースの登録内容をレイアウト設計者が手動で修正し、メインルーチンのステップＳ１４の素子生成及びグループ素子生成に戻り、要求仕様が満たされるまで上記の処理を繰り返し行う。
【００６１】
生成された素子及びグループ素子の配置作業が終了した時点で、縦型ＰＮＰトランジスタ及び抵抗を除く素子タイプに対するアイランド化は完全に終了する。但し、縦型ＰＮＰトランジスタ及び抵抗は、さらに吊り電位が等しい素子又はグループ素子同士を同一の島内にアイランド化することができるので、条件を満たす素子又はグループ同士を同一の島内に配置する処理をステップＳ１６−３で行う。
【００６２】
まず、処理を半自動化して行う場合について説明する。レイアウト設計者は、回路図等を参照して吊り電位が等しく、さらにアイランド化を行う素子及びグループ素子を複数指定する。例えば、図１５のように、ディスプレイ等の表示画面にブロックレイアウト処理で得られた素子又はグループ素子の配置を表示し、マウス等のポインティングデバイスを用いて、吊り電位が等しく、アイランド化できる素子及びグループ素子を囲むポリゴン５２（長方形）を確定する２点（図中Ａ点及びＢ点）を指定する。ポリゴン５２が指定されると、そのポリゴン５２に少なくともその一部が含まれる素子及びグループ素子が選択され、回路データベース及びグループデータベースを参照して、選択された素子及びグループ素子の中から吊り電極が共通の素子及びグループ素子のみを取り囲む領域５４が求められる（図１６）。ここで、既にペア指定が行われている素子は、そのペアグループ内に含まれる全ての素子がポリゴン５２内に含まれる場合のみ、そのグループに含まれる素子が選別されるようにする。次に、領域５４に対して図形の縮小処理が行われる。このとき、レイアウト設計者が予め要求仕様等に基づいて設定した縮小幅（例えば、−２μｍ等）だけ、領域５４の境界線を領域５４内側方向に向けて移動させる。この処理により、例えば図１７の領域５６のように、不要な凸部５８を削除することができる。最後に、図１８のように、縮小処理された領域５６を取り囲むように分離領域６０を設け、分離領域内に必要に応じて吊り電極６２を配置して、素子及びグループ素子のアイランド化を行う。半導体チップ内で必要なアイランド化が全て終了すると、メインルーチンのステップＳ１８に処理を戻す。
【００６３】
以上の処理は、半導体チップに含まれる素子及びグループ素子の全てを含む領域を指定することによって自動で行うことも可能である。
【００６４】
ステップＳ１８では、回路データベース及びグループデータベースの接続情報に基づいて、半導体チップ内に配置された素子及びグループ素子間の配線を行う。配線には、既存の自動配線ツール等を用いることができる。
【００６５】
ステップＳ２０では、検証作業が行われる。検証作業は、ＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）やＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）に基づいて、自動又はレイアウト作業者の目視で行われる。このとき、回路データベースやグループデータベースの内容を確認しながら、検証作業を行うことができる。ここで、レイアウト結果に問題があれば、ステップＳ１２に処理を戻して、再度レイアウト設計を行う。
【００６６】
【発明の効果】
本発明によれば、以下の効果を奏することができる。
【００６７】
１．ペア又はアイランド化の指定を自動で行うことによって、指定ミスや指定漏れ（指定忘れ）を防ぐことができ、素子特性のばらつき等による回路特性不良の発生を抑制することができる。
【００６８】
２．ペアやアイランド化が指定された場合に、素子タイプごとに配置の規則が定められているため、素子の配置方向を揃えたり、できるだけ素子同士を近接に配置する等の考慮を取り入れたレイアウトを自動で行うことができる。
【００６９】
３．自動でペア指定された素子は、原則としてグループ単位で配置され、ブロックレイアウトを最適化する際に不都合が生じてペア指定を解除した場合のみレイアウト作業者の手作業を必要とする。従って、作業が容易になり、作業ミスを低減できる。
【００７０】
４．回路データベースやグループデータベースに登録された内容を確認しながらレイアウト設計の結果を検証できるため、レイアウト作業者のスキルに依存せず、容易に検証作業を行うことができる。
【図面の簡単な説明】
【図１】半導体集積装置の設計及び製造のフローチャートを示す図である。
【図２】本発明の実施の形態におけるレイアウト設計装置の構成を示すブロック図である。
【図３】本発明の実施の形態におけるレイアウト設計方法のフローチャートを示す図である。
【図４】回路データベースの登録内容を示す図である。
【図５】ペア及びアイランド化の指定を行うサブルーチンのフローチャートを示す図である。
【図６】回路データベースの登録内容を示す図である。
【図７】グループデータベースの登録内容を示す図である。
【図８】回路データベースの登録内容を示す図である。
【図９】グループデータベースの登録内容を示す図である。
【図１０】ＮＰＮトランジスタの素子及びグループ素子の作成例を示す図である。
【図１１】横型ＰＮＰトランジスタの素子及びグループ素子の作成例を示す図である。
【図１２】縦型ＰＮＰトランジスタの素子及びグループ素子の作成例を示す図である。
【図１３】抵抗の素子及びグループ素子の作成例を示す図である。
【図１４】ブロックレイアウトを行うサブルーチンのフローチャートを示す図である。
【図１５】ブロックレイアウトにおけるアイランド化を説明する図である。
【図１６】ブロックレイアウトにおけるアイランド化を説明する図である。
【図１７】ブロックレイアウトにおけるアイランド化を説明する図である。
【図１８】ブロックレイアウトにおけるアイランド化を説明する図である。
【図１９】各種のトランジスタの構造例を示す平面図及び断面図である。
【図２０】抵抗の構造例を示す平面図及び断面図である。
【符号の説明】
１０  半導体基板、１２  分離層、１４  島、１６  埋め込み領域、１８  コレクタ領域、２０  ベース領域、２２  エミッタ領域、２４  抵抗層、３０  制御部、３２  入力部、３４  出力部、３６  記憶部、３８  バス、４０  インターフェース部、４６  分離領域、４８  島、５０  吊り電極、５２  ポリゴン、５４  領域、５６  領域、５８  領域の凸部、６０  分離領域、６２  吊り電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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