(57)【要約】【課題】データ送受信装置のジッタトレランスを適切に測定できようにする。【解決手段】データ送受信装置１０Ａは、パラレルデータを送信用のシリアルデータ（送信データＴＤ）に変換するパラレルシリアル変換回路１５と、受信したシリアルデータ（受信データＲＤ）をパラレルデータに返還するシリアルパラレル変換回路１６と、入力データＤＩＮ［０：９］及び出力データＤＯＵＴ［０：９］のいずれか一方を選択してパラレルシリアル変換回路１５に入力するデータセレクタ１９と、内部クロックＣＬＫ及びリカバリクロックＲＣＬＫのいずれか一方を選択してパラレルシリアル変換回路１５に入力するクロックセレクタ２０とを備えている。ジッタトレランスを測定する場合には、パラレルシリアル変換回路１５には、データセレクタ１９から出力データＤＯＵＴ［０：９］が入力され且つクロックセレクタ２０からリカバリクロックＲＣＬＫが入力される。【選択図】        図１
2004274527.tif 000002
【特許請求の範囲】
【請求項１】
受信した第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、
前記第１のパラレルデータ及び外部から入力される第２のパラレルデータのいずれか一方を選択して出力するデータ選択回路と、
前記データ選択回路が出力する前記第１のパラレルデータ又は前記第２のパラレルデータを送信用の第２のシリアルデータに変換して出力するパラレルシリアル変換回路とを備えていることを特徴とするデータ送受信装置。
【請求項２】
前記パラレルシリアル変換回路は、前記データ選択回路が前記第１のパラレルデータを選択する場合に、前記シリアルパラレル変換回路と同期して動作することを特徴とする請求項１に記載のデータ送受信装置。
【請求項３】
第１のクロック信号と前記第１のシリアルデータとを受け、前記第１のクロック信号を調整して前記第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、
前記シリアルパラレル変換回路は前記第２のクロック信号と同期して動作することを特徴とする請求項１に記載のデータ送受信装置。
【請求項４】
前記第１のクロック信号及び前記第２のクロック信号のいずれか一方を選択して前記パラレルシリアル変換回路に入力するクロック選択回路をさらに備え、
前記クロック選択回路は、前記データ選択回路が前記第１のパラレルデータを選択する場合には前記第２のクロック信号を選択し、前記データ選択回路が前記第２のパラレルデータを選択する場合には前記第１のクロック信号を選択することを特徴とする請求項２に記載のデータ送受信装置。
【請求項５】
受信した第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、
第２のパラレルデータを出力するデータ処理回路と、
前記データ処理回路の動作を停止する制御回路と、
前記第１のパラレルデータ及び前記第２のパラレルデータのいずれか一方を選択して出力するデータ選択回路と、
前記データ選択回路が出力する前記第１のパラレルデータ又は前記第２のパラレルデータを送信用のシリアルデータに変換して出力するパラレルシリアル変換回路とを備えていることを特徴とするデータ送受信装置。
【請求項６】
前記パラレルシリアル変換回路は、前記データ選択回路が前記第１のパラレルデータを選択する場合、前記シリアルパラレル変換回路と同期して動作する請求項５に記載のことを特徴とするデータ送受信装置。
【請求項７】
第１のクロック信号と前記第１のシリアルデータとを受け、前記第１のクロック信号を調整して前記第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、
前記シリアルパラレル変換回路は前記第２のクロック信号と同期して動作することを特徴とする請求項６に記載のデータ送受信装置。
【請求項８】
前記第１のクロック信号及び前記第２のクロック信号のいずれか一方を選択して前記パラレルシリアル変換回路に入力するクロック選択回路をさらに備え、
前記クロック選択回路は、前記データ選択回路が前記第１のパラレルデータを選択する場合には前記第２のクロック信号を選択し、前記データ選択回路が前記第２のパラレルデータを選択する場合には前記第１のクロック信号を選択することを特徴とする請求項７に記載のデータ送受信装置。
【請求項９】
前記データ処理回路は、それぞれが前記クロック調整回路からの距離が互いに異なるように設けられた複数のユニットに分割されており、
前記制御回路は、前記データ処理回路の動作を前記各ユニット毎に独立して停止することを特徴とする請求項７又は８に記載のデータ送受信装置。
【請求項１０】
受信した第１のシリアルデータを格納するラッチ回路と、
前記第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、
外部から入力された第２のパラレルデータを第２のシリアルデータに変換して出力するパラレルシリアル変換回路と、
前記第１のシリアルデータ及び前記第２のシリアルデータのいずれか一方を選択して送信データとして出力するデータ選択回路とを備えていることを特徴とするデータ送受信装置。
【請求項１１】
第１のクロック信号と前記第１のシリアルデータとを受け、前記第１のクロック信号を調整して前記第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、
前記ラッチ回路及び前記シリアルパラレル変換回路は前記第２のクロック信号と同期して動作することを特徴とする請求項１０に記載のデータ送受信装置。
【請求項１２】
受信した第１のシリアルデータを格納するラッチ回路と、
前記第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、
第２のパラレルデータを出力するデータ処理回路と、
前記データ処理回路の動作を停止する制御回路と、
前記第２のパラレルデータを第２のシリアルデータに変換して出力するパラレルシリアル変換回路と、
前記第１のシリアルデータ及び前記第２のシリアルデータのいずれか一方を選択して送信データとして出力するデータ選択回路とを備えていることを特徴とするデータ送受信装置。
【請求項１３】
第１のクロック信号と前記第１のシリアルデータとを受け、前記第１のクロック信号を調整して前記第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、
前記ラッチ回路及び前記シリアルパラレル変換回路は前記第２のクロック信号と同期して動作することを特徴とする請求項１２に記載のデータ送受信装置。
【請求項１４】
前記制御回路が前記データ処理回路を停止する場合、前記パラレルシリアル変換回路及び前記シリアルパラレル変換回路はそれぞれの動作を停止することを特徴とする請求項１２又は１３に記載のデータ送受信装置。
【請求項１５】
前記データ処理回路は、それぞれが前記クロック調整回路からの距離が互いに異なるように設けられた複数のユニットに分割されており、
前記制御回路は、前記データ処理回路の動作を前記各ユニット毎に独立して停止することを特徴とする請求項１３に記載のデータ送受信装置。
【請求項１６】
前記制御回路が前記複数のユニットのうちの少なくとも１つを停止する場合、前記パラレルシリアル変換回路及び前記シリアルパラレル変換回路はそれぞれの動作を停止することを特徴とする請求項１５に記載のデータ送受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの送信及び受信を行うデータ送受信装置に関し、特にシリアルデータとパラレルデータとの変換を含むデータ送受信装置に関する。
【０００２】
【従来の技術】
従来より、データの送信と受信とを行うデータ送受信装置がＬＳＩ化されて広く利用されている。特に、シリアルデータにより送信及び受信を行うデータ送受信装置には、内部又は外部に設けられたデータ処理部からパラレルデータにより入出力されるため、パラレルシリアル変換回路及びシリアルパラレル変換回路が設けられている。
【０００３】
図８は従来のデータ送受信装置を示す回路構成を示している。図８に示すように、従来のデータ送受信装置１００は、差動信号を伝送する送信用シリアルポート１０１及び受信用シリアルポート１０２と、シリアルデータである送信データＴＤを差動信号（ＴＤ＋，ＴＤ−）として送信用シリアルポート１０１に出力するドライバ１０３と、受信用シリアルポート１０２から受信される差動信号（ＲＤ＋，ＲＤ−）をシリアルデータである受信データＲＤとして出力するレシーバ１０４と、１０ビット幅のパラレルデータをシリアルデータに変換して出力するパラレルシリアル変換回路（Ｐ／Ｓ回路）１０５と、シリアルデータを１０ビット幅のパラレルデータに変換して出力するシリアルパラレル変換回路（Ｓ／Ｐ回路）１０６とを備えている。また、パラレルシリアル変換回路１０５の動作クロックを供給する回路として位相同期ループ（ＰＬＬ：Ｐｈａｓｅ  ｌｏｃｋｅｄ  Ｌｏｏｐ  ）１０７が設けられており、シリアルパラレル変換回路１０６の動作クロックを供給する回路としてクロックリカバリユニット（ＣＲＵ）１０８が設けられている。
【０００４】
パラレルシリアル変換回路１０５は、ＰＬＬ１０７が出力する内部クロックＣＬＫを動作クロックとして、データ処理を行う外部回路（図示せず）からの入力データＤＩＮ［０：９］を１ビット幅の送信データＴＤに変換してドライバ１０３に出力する。ここで、ＰＬＬ１０７は、外部から入力される基準クロックＲｅｆＣＬＫの周波数を１０倍にして内部クロックＣＬＫとして出力する。
【０００５】
また、シリアルパラレル変換回路１０６は、リカバリクロックＲＣＬＫを動作クロックとして受信用シリアルポート１０２からレシーバ１０４を介して受信された受信データＲＤを１０ビット幅の出力データＤＯＵＴ［０：９］に変換して外部回路に出力する。
【０００６】
ここで、シリアルパラレル変換回路１０６において受信データＲＤをラッチしてパラレルデータに展開する際に、受信データＲＤの立ち上がりエッジから２分の１周期ずれたタイミングでラッチすることにより、ビットエラーを低減して確実なデータ抽出が可能となる。
【０００７】
そこで、ＣＲＵ１０８において、内部クロックＣＬＫの周波数及び位相を調整することにより受信データＲＤと周波数が一致し且つ位相が２分の１周期ずれたリカバリクロックＲＣＬＫを出力する。
【０００８】
ところで、従来のデータ送受信装置１００の信頼性評価方法として、送信用シリアルポート１０１と受信用シリアルポート１０２とを接続し、入力データＤＩＮ［０：９］と出力データＤＯＵＴ［０：９］とが一致するか否かを判定する、ループバックテストと呼ばれる評価方法が用いられる。ループバックテストは、ドライバ１０３、レシーバ１０４、パラレルシリアル変換回路１０５及びシリアルパラレル変換回路１０６の異常動作をチェックする上で有効である。
【０００９】
また、ループバックテストに加えて、受信データＲＤにジッタが付加されていても、ＣＲＵ１０８が受信データＲＤのジッタに追従してリカバリクロックＲＣＬＫを出力するかどうかを評価するために、データ送受信装置のジッタ追従性（ジッタトレランス）を測定することが好ましい。
【００１０】
図９は従来のデータ送受信装置１００に対するジッタトレランス測定システムを示している。図９に示すように、データジェネレータ１１１により１ビット幅の検査用データを生成し、生成した検査用データをデータ送受信装置１００の受信用シリアルポート１０２に入力する。そして、データ送受信装置１００が出力する出力データＤＯＵＴ［０：９］をデータアナライザ１１２に入力する。この際、クロック変調器１１３を用いてデータジェネレータ１１１の動作クロックを変調することにより、検査用データには所望のジッタが付加されている。また、データアナライザ１１２は１０ビット幅のパラレルデータを処理するため、データジェネレータ１１１に用いる動作クロックを分周器１１４により１０分の１に分周してデータアナライザ１１２の動作クロックとして供給する。
【００１１】
【特許文献１】
特開平１１−８８３１２号公報
【特許文献２】
特開２０００−６７５７７号公報
【特許文献３】
特開２００２−３００１４３号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、前記従来のデータ送受信装置に対するジッタトレランス測定システムにおいて、データアナライザ１１２は、内部のＰＬＬを介して動作クロックを得ているため、クロック変調器１１３により変調されたクロックを分周器１１４を介してデータアナライザ１１２に入力しても、データアナライザ１１２内部のＰＬＬによりクロックの変調がフィルタリングされてしまう。このため、データ送受信装置１００が出力する変調された出力データＤＯＵＴの周波数と、データアナライザ１１２の動作クロックとが一致せず、データ送受信装置１００が受信データＲＤのジッタに追従して受信したデータが誤りなく出力されている場合であっても、ビットエラーが生じたものと誤認識してしまい、ジッタトレランスを適切に測定できないという問題が生じる。
【００１３】
このような問題に対し、データアナライザ１１２に供給するデータをシリアルデータとすることにより、分周器１１４を用いずに且つデータアナライザ１１２内部のＰＬＬを非活性化してジッタトレランスを測定する方法が考えられる。
【００１４】
しかし、前記従来のデータ送受信装置では、ＣＲＵ１０８が出力するシリアルデータをそのままデータアナライザ１１２に供給しようとしても、データ送受信装置１００の出力バッファは出力データＤＯＵＴのビット速度に合わせて設計されているため、受信データＲＤのビット速度に対応できない。
【００１５】
以上説明したように、前記従来のデータ送受信装置によると、ジッタトレランスを測定する場合にパラレルデータを分析するため、データ送受信装置のジッタトレランスを適切に測定することが困難であるという問題を有している。
【００１６】
本発明は、前記従来の問題を解決し、データ送受信装置のジッタトレランスを適切に測定できようにする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、シリアルデータを用いてジッタトレランスを測定できるように、受信用シリアルポートが受信したデータを送信シリアルポートから送信できるようにする構成とする。
【００１８】
具体的に、本発明に係る第１のデータ送受信装置は、受信した第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、第１のパラレルデータ及び外部から入力される第２のパラレルデータのいずれか一方を選択して出力するデータ選択回路と、データ選択回路が出力する第１のパラレルデータ又は第２のパラレルデータを送信用の第２のシリアルデータに変換して出力するパラレルシリアル変換回路とを備えている。
【００１９】
本発明に係る第１のデータ送受信装置によると、第１のパラレルデータ又は第２のパラレルデータを選択してパラレルシリアル変換回路に入力するデータ選択回路を備えているため、ジッタトレランスを測定する際にはデータ選択回路にシリアルパラレル変換回路が出力するパラレルデータを選択させることができるので、ジッタが付加された検査用データを第１のシリアルデータとして第１のデータ送受信装置の受信ポートに入力し、シリアルパラレル変換回路及びパラレルシリアル変換回路を介して送信ポートに出力された第２のシリアルデータを分析することにより、ジッタトレランスを測定することができる。
【００２０】
本発明の第１のデータ送受信装置において、パラレルシリアル変換回路は、データ選択回路が第１のパラレルデータを選択する場合に、シリアルパラレル変換回路と同期して動作することがこのましい。
【００２１】
このようにすると、パラレルリアル変換回路がシリアルパラレル変換回路と同期して動作することにより、前述のようにしてジッタトレランスを測定する場合に、検査用データと同期したシリアルデータが送信ポートから出力されるので、検査用データを出力する装置の動作クロックを用いてデータを分析することにより、容易に且つ確実にジッタトレランスを測定することができる。
【００２２】
本発明の第１のデータ送受信装置は、第１のクロック信号と第１のシリアルデータとを受け、第１のクロック信号を調整して第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、シリアルパラレル変換回路は第２のクロック信号と同期して動作することが好ましい。
【００２３】
このようにすると、シリアルパラレル変換回路は受信したシリアルデータと同期するため、シリアルパラレル変換回路におけるビットエラーが低減される。
【００２４】
本発明の第１のデータ送受信装置は、第１のクロック信号及び第２のクロック信号のいずれか一方を選択してパラレルシリアル変換回路に入力するクロック選択回路をさらに備え、クロック選択回路は、データ選択回路が第１のパラレルデータを選択する場合には第２のクロック信号を選択し、データ選択回路が第２のパラレルデータを選択する場合には第１のクロック信号を選択することが好ましい。
【００２５】
このようにすると、データ選択回路が第１のパラレルデータを選択する場合、第２のクロック信号がパラレルシリアル変換回路に入力されるので、パラレルシリアル変換回路とシリアルパラレル変換回路との同期を確実にとることができる。
【００２６】
本発明に係る第２のデータ送受信装置は、受信した第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、第２のパラレルデータを出力するデータ処理回路と、データ処理回路の動作を停止する制御回路と、第１のパラレルデータ及び第２のパラレルデータのいずれか一方を選択して出力するデータ選択回路と、データ選択回路が出力する第１のパラレルデータ又は第２のパラレルデータを送信用のシリアルデータに変換して出力するパラレルシリアル変換回路とを備えている。
【００２７】
本発明に係る第２のデータ送受信装置によると、データ選択回路を備えているため、ジッタが付加された検査用データを第１のシリアルデータとして第１のデータ送受信装置の受信ポートに入力し、送信ポートに出力された第２のシリアルデータを分析することにより、ジッタトレランスを測定することができる。さらに、データ処理回路の動作を停止する制御回路を備えているため、データ処理回路が動作することによるノイズの影響の有無を評価しながらジッタトレランスの測定を測定することができる。
【００２８】
本発明の第２のデータ送受信装置において、パラレルシリアル変換回路は、データ選択回路が第１のパラレルデータを選択する場合、シリアルパラレル変換回路と同期して動作することが好ましい。
【００２９】
本発明の第２のデータ送受信装置は、第１のクロック信号と第１のシリアルデータとを受け、第１のクロック信号を調整して第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、シリアルパラレル変換回路は第２のクロック信号と同期して動作することが好ましい。
【００３０】
本発明の第２のデータ送受信装置は、第１のクロック信号及び第２のクロック信号のいずれか一方を選択してパラレルシリアル変換回路に入力するクロック選択回路をさらに備え、クロック選択回路は、データ選択回路が第１のパラレルデータを選択する場合には第２のクロック信号を選択し、データ選択回路が第２のパラレルデータを選択する場合には第１のクロック信号を選択することが好ましい。
【００３１】
本発明の第２のデータ送受信装置において、データ処理回路は、それぞれがクロック調整回路からの距離が互いに異なるように設けられた複数のユニットに分割されており、制御回路は、データ処理回路の動作を各ユニット毎に独立して停止することが好ましい。
【００３２】
このようにすると、データ処理回路の規模及びデータ処理回路とクロック調節回路との距離を評価しながらジッタトレランスを測定することができる。
【００３３】
本発明に係る第３のデータ送受信装置は、受信した第１のシリアルデータを格納するラッチ回路と、第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、外部から入力された第２のパラレルデータを第２のシリアルデータに変換して出力するパラレルシリアル変換回路と、第１のシリアルデータ及び第２のシリアルデータのいずれか一方を選択して送信データとして出力するデータ選択回路とを備えている。
【００３４】
本発明の第３のデータ送受信装置によると、第１のシリアルデータ及び第２のシリアルデータのいずれか一方を選択して送信データとして出力するデータ選択回路を備えているため、ジッタトレランスを測定する際にはデータ選択回路にラッチ回路に格納された第１のシリアルデータを選択させることができるので、ジッタが付加された検査用データを第１のシリアルデータとして入力し、ラッチ回路を介して送信ポートに出力されたデータ分析することによりジッタトレランスを測定することができる。また、シリアルパラレルシリアル変換回路及びシリアルパラレル変換回路を経由しないでシリアルデータが送信されるので、シリアルパラレルシリアル変換回路及びシリアルパラレル変換回路に不具合がある場合であってもデータ送受信装置のジッタトレランスを測定できる。
【００３５】
本発明の第３のデータ送受信装置は、第１のクロック信号と第１のシリアルデータとを受け、第１のクロック信号を調整して第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、ラッチ回路及びシリアルパラレル変換回路は第２のクロック信号と同期して動作することが好ましい。
【００３６】
本発明に係る第４のデータ送受信装置は、受信した第１のシリアルデータを格納するラッチ回路と、第１のシリアルデータを第１のパラレルデータに変換して出力するシリアルパラレル変換回路と、第２のパラレルデータを出力するデータ処理回路と、データ処理回路の動作を停止する制御回路と、第２のパラレルデータを第２のシリアルデータに変換して出力するパラレルシリアル変換回路と、第１のシリアルデータ及び第２のシリアルデータのいずれか一方を選択して送信データとして出力するデータ選択回路とを備えている。
【００３７】
本発明に係る第４のデータ送受信装置によると、データ選択回路を備えているため、ジッタが付加された検査用データを第１のシリアルデータとして入力し、ラッチ回路を介して送信ポートに出力されたデータ分析することによりジッタトレランスを測定することができる。さらに、データ処理回路の動作を停止する制御回路とを備えているため、データ処理回路が動作することによるノイズの影響の有無を評価しながらジッタトレランスの測定を測定することができる。
【００３８】
本発明の第４のデータ送受信装置は、第１のクロック信号と第１のシリアルデータとを受け、第１のクロック信号を調整して第１のシリアルデータと同期した第２のクロック信号を出力するクロック調整回路をさらに備え、ラッチ回路及びシリアルパラレル変換回路は第２のクロック信号と同期して動作することが好ましい。
【００３９】
本発明の第４のデータ送受信装置において、制御回路がデータ処理回路を停止する場合、パラレルシリアル変換回路及びシリアルパラレル変換回路はそれぞれの動作を停止することが好ましい。
【００４０】
このようにすると、データ処理回路、パラレルシリアル変換回路及びシリアルパラレル変換回路が動作することによるノイズの影響の有無を評価しながらジッタトレランスの測定を測定することができる。
【００４１】
本発明の第４のデータ送受信装置において、データ処理回路は、それぞれがクロック調整回路からの距離が互いに異なるように設けられた複数のユニットに分割されており、制御回路は、データ処理回路の動作を各ユニット毎に独立して停止することが好ましい。
【００４２】
このようにすると、データ処理回路の規模及びデータ処理回路とクロック調節回路との距離を評価しながらジッタトレランスを測定することができる。
【００４３】
本発明の第４のデータ送受信装置において、制御回路が複数のユニットのうちの少なくとも１つを停止する場合、パラレルシリアル変換回路及びシリアルパラレル変換回路はそれぞれの動作を停止することが好ましい。
【００４４】
このようにすると、パラレルシリアル変換回路及びシリアルパラレル変換回路が動作することによるノイズの影響が除去された状態で、データ処理回路の規模及びデータ処理回路とクロック調節回路との距離がジッタトレランスに与える影響をより正確に評価できる。
【００４５】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係るデータ送受信装置について図面を参照しながら説明する。
【００４６】
図１は本発明の第１の実施形態に係るデータ送受信装置のブロック構成を示している。図１に示すように、第１の実施形態に係るデータ送受信装置１０Ａは、それぞれが差動信号を伝送する送信用シリアルポート１１及び受信用シリアルポート１２と、シリアルデータを差動信号に変換して出力するドライバ１３と、入力された差動信号をシリアルデータに変換して出力するレシーバ１４と、１０ビット幅のパラレルデータをシリアルデータに変換するパラレルシリアル変換回路（Ｐ／Ｓ回路）１５と、シリアルデータを１０ビット幅のパラレルデータに変換するシリアルパラレル変換回路（Ｓ／Ｐ回路）１６と、入力されたクロック信号の周波数を１０倍にして出力する位相同期回路（ＰＬＬ：Ｐｈａｓｅ  ｌｏｃｋｅｄ  Ｌｏｏｐ  ）１７と、入力されたシリアルデータに合わせてクロック信号の位相及び周波数を調整して出力するクロックリカバリユニット（ＣＲＵ：Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｕｎｉｔ）１８とを備えている。
【００４７】
さらに、データ送受信装置１０Ａは、パラレルシリアル変換回路１５に入力されるパラレルデータを選択するデータセレクタ１９と、パラレルシリアル変換回路１５に入力されるクロック信号を選択するクロックセレクタ２０とが設けられている。
【００４８】
また、データ送受信装置１０Ａは、データ処理を行うＬＳＩ等の外部回路（図示せず）と接続されており、データセレクタ１９は、外部回路から入力される１０ビット幅の入力データＤＩＮ［０：９］とシリアルパラレル変換回路１６が出力する１０ビット幅の出力データＤＯＵＴ［０：９］とのいずれか一方を選択してパラレルシリアル変換回路１５に入力する。なお、入力データＤＩＮ及びパラレルデータＤＯＵＴにおいて、末尾に付した［０：９］は［０］〜［９］の１０本の信号線があることを表している。パラレルシリアル変換回路１５は、入力されたパラレルデータをシリアルデータに変換して送信データＴＤとしてドライバ１３に出力し、ドライバ１３は送信データＴＤを差動信号（ＴＤ＋，ＴＤ−）として送信用シリアルポート１１に送信する。
【００４９】
なお、パラレルシリアル変換回路１５の動作クロックとして、外部から入力される基準クロックＲｅｆＣＬＫに基づいてＰＬＬ１７が出力する内部クロックＣＬＫと、ＣＲＵ１８が出力するリカバリクロックＲＣＬＫとのいずれか一方がクロックセレクタ２０により選択される。
【００５０】
また、データ送受信装置１０Ａにおいて、受信用シリアルポート１２が受信した差動信号（ＲＤ＋，ＲＤ−）は、レシーバ１４によりシリアルデータに変換されて受信データＲＤとして出力される。レシーバ１４から出力された受信データＲＤは、ＣＲＵ１８を介してにシリアルパラレル変換回路１６に入力され、１０ビット幅の出力データＤＯＵＴ［０：９］に変換されて外部回路に出力される。
【００５１】
ここで、ＣＲＵ１８は、ＰＬＬ１７からの内部クロックＣＬＫを受け、レシーバ１４から入力された受信データＲＤと周波数が一致し且つ位相が２分の１周期ずれるように内部クロックＣＬＫを調整してリカバリクロックＲＣＬＫとして出力する。これにより、シリアルパラレル変換回路１６の動作クロックとしてリカバリクロックＲＣＬＫを用いて、受信データＲＤが確実にラッチされる。
【００５２】
一例として、基準クロックＲｅｆＣＬＫの周波数が１００ＭＨｚであり且つ入力データＤＩＮ［０：９］のビット速度が１００メガビット／秒（ｂｐｓ：ｂｉｔ  ｐｅｒ  ｓｅｃｏｎｄ）である場合、ＰＬＬ１７が出力する内部クロックＣＬＫの周波数は１ＧＨｚとなる。従って、パラレルシリアル変換回路１５は１ＧＨｚの内部クロックＣＬＫを動作クロックとして１Ｇｂｐｓの高速度で送信データＴＤを出力する。また、レシーバ１４は１Ｇｂｐｓの受信データＲＤを受信し、ＣＲＵ１８が出力するリカバリクロックＲＣＬＫの周波数は１ＧＨｚとなり、シリアルパラレル変換回路１６はビット速度が１００Ｍｂｐｓの出力データＤＯＵＴ［０：９］と周波数が１００ＭＨｚのクロックＣＬＫＯＵＴを出力する。
【００５３】
以下に、第１の実施形態のデータ送受信装置１０Ａの動作について、図１及び図２を用いてモード毎に説明する。
【００５４】
データ送受信装置１０Ａにおいて、データセレクタ１９及びクロックセレクタ２０は、データ送受信装置１０Ａの動作モードを選択する第１の選択信号Ｓｅｌ１により制御される。ここで、第１の選択信号Ｓｅｌ１は、“Ｌ”レベルの場合には外部回路のデータを送信する又は送信データＴＤを外部回路に入力する「通常動作モード」を指定し、“Ｈ”レベルの場合には、ジッタトレランス測定システムと接続してジッタトレランスを測定する「テストモード」を指定する。
【００５５】
第１の選択信号Ｓｅｌ１を“Ｌ”レベルとしてデータ送受信装置１０Ａを通常動作モードで用いる場合、データセレクタ１９は入力データＤＩＮ［０：９］を選択してパラレルシリアル変換回路１５に入力し、且つクロックセレクタ２０は内部クロックＣＬＫを選択してパラレルシリアル変換回路１５に入力する。これにより、パラレルシリアル変換回路１５は、内部クロックＣＬＫと同期しながら、外部から入力される入力データＤＩＮ［０：９］を送信データＴＤに変換してドライバ１３に出力する。従って、外部回路から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【００５６】
また、第１の選択信号Ｓｅｌ１を“Ｈ”レベルとしてデータ送受信装置１０Ａをテストモードで用いる場合、データセレクタ１９は出力データＤＯＵＴ［０：９］を選択してパラレルシリアル変換回路１５に入力し、且つクロックセレクタ２０はリカバリクロックＲＣＬＫを選択してパラレルシリアル変換回路１５に入力する。これにより、パラレルシリアル変換回路１５は、シリアルパラレル変換回路１６と同期しながら、出力データＤＯＵＴ［０：９］を送信データＴＤに変換してドライバ１３出力する。従って、受信用シリアルポート１２から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【００５７】
図２はテストモードに用いるジッタトレランス測定システムのブロック構成を示している。データ送受信装置１０Ａをテストモードで用いる場合、図２に示すように、検査用データを出力するデータジェネレータ２１をデータ送受信装置１０Ａの受信用シリアルポート１２と接続し、データアナライザ２２をデータ送受信装置１０Ａの送信用シリアルポート１１と接続する。
【００５８】
データジェネレータ２１はクロック変調器２３が出力する１ＧＨｚの変調クロックと同期してデータを生成することにより、所望の変動量のジッタが付加された検査用データを受信用シリアルポート１２に送信する。このとき、データ送受信装置１０Ａの送信用シリアルポート１１からは受信用シリアルポート１２が受信したデータを出力するため、データアナライザ２２により送信用シリアルポート１１から送信されたデータを解析してビットエラーの有無を調べることにより、データ送受信装置１０Ａのジッタトレランスを評価できる。
【００５９】
以上説明したように、第１の実施形態のデータ送受信装置１０Ａによると、出力データＤＯＵＴをパラレルシリアル変換回路に入力するデータセレクタ１９を備えているため、受信データＲＤを送信データＴＤとしてデータアナライザに送信して分析できるので、容易に且つ確実にジッタトレランスの測定試験ができる。
【００６０】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係るデータ送受信装置について図面を参照しながら説明する。
【００６１】
図３は本発明の第１の実施形態の第１変形例に係るデータ送受信装置のブロック構成を示している。図３において、図１に示す部材と同一の部材については同一の符号を付すことにより説明を省略する。
【００６２】
図３に示すように、第１の実施形態の第１変形例に係るデータ送受信装置３０は、パラレルデータの入力及び出力を行うデジタルブロック３１がデータ送受信装置３０の内部に設けられており、デジタルブロック３１の動作を停止する手段として論理セル３２を有している点が第１の実施形態と異なっている。
【００６３】
デジタルブロック３１は外部から入力される基準クロックＲｅｆＣＬＫを動作クロックとして動作し、データセレクタ１９を介してパラレルシリアル変換回路１５に入力データＤＩＮ［０：９］を入力すると共に、シリアルパラレル変換回路１６が出力する出力データＤＯＵＴ［０：９］及び出力クロックＣＬＫＯＵＴを受ける。
【００６４】
また、論理セル３２は、第２の選択信号Ｓｅｌ２を受けて基準クロックＲｅｆＣＬＫをデジタルブロック３１に供給するか否かを制御する。ここで、論理セル３２は、第２の選択信号Ｓｅｌ２が“Ｌ”レベルである場合にはデジタルブロック３１に基準クロックＲｅｆＣＬＫを供給し、第２の選択信号Ｓｅｌ２“Ｈ”レベルである場合には基準クロックＲｅｆＣＬＫの供給を停止してデジタルブロック３１の動作を停止する。
【００６５】
以下に、第１の実施形態の第１変形例に係るデータ送受信装置３０の動作について、図２及び図３を用いてモード毎に説明する。
【００６６】
第１の選択信号Ｓｅｌ１を“Ｌ”レベルとしてデータ送受信装置３０を通常動作モードで用いる場合、第２の選択信号Ｓｅｌ２を“Ｌ”レベルとしてデジタルブロック３１に動作クロックを供給しておく。また、データセレクタ１９はデジタルブロック３１が出力する入力データＤＩＮ［０：９］を選択してパラレルシリアル変換回路１５に入力し、且つクロックセレクタ２０は内部クロックＣＬＫを選択してパラレルシリアル変換回路１５に入力する。これにより、パラレルシリアル変換回路１５は、内部クロックＣＬＫと同期しながら、デジタルブロック３１から入力される入力データＤＩＮ［０：９］を送信データＴＤに変換してドライバ１３に出力する。従って、デジタルブロック３１のデータが送信用シリアルポート１１から出力されることとなる。
【００６７】
また、第１の選択信号Ｓｅｌ１を“Ｈ”レベルとしてデータ送受信装置３０をテストモードで用いる場合、データセレクタ１９は出力データＤＯＵＴ［０：９］を選択してパラレルシリアル変換回路１５に入力し、且つクロックセレクタ２０はリカバリクロックＲＣＬＫを選択してパラレルシリアル変換回路１５に入力する。これにより、パラレルシリアル変換回路１５は、シリアルパラレル変換回路１６と同期しながら、出力データＤＯＵＴ［０：９］を送信データＴＤに変換してドライバ１３出力する。従って、受信用シリアルポート１２から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【００６８】
なお、第１の実施形態の第１変形例に係るデータ送受信装置３０をテストモードで用いる場合には、図２に示すジッタトレランス測定システムと同様に、データジェネレータ２１をデータ送受信装置３０の受信用シリアルポート１２と接続し、データアナライザ２２をデータ送受信装置３０の送信用シリアルポート１１と接続する。そして、データジェネレータ２１から検査用データを送信し、データアナライザ２２によりビットエラーの有無を調べることにより、データ送受信装置３０のジッタトレランスを評価できる。
【００６９】
ここで、第２の選択信号Ｓｅｌ２が“Ｈ”レベルである場合には、論理セル３２は基準クロックＲｅｆＣＬＫのデジタルブロック３１への供給を停止するため、デジタルブロック３１は動作しない。従って、この場合には、デジタルブロック３１がＣＲＵ１８に与える影響が除去された状態でジッタトレランスを評価できる。
【００７０】
一方、第２の選択信号Ｓｅｌ２が“Ｌ”レベルである場合には、論理セル３２はデジタルブロック３１へ基準クロックＲｅｆＣＬＫを供給するため、デジタルブロック３１が動作してＣＲＵ１８の動作に影響を与える。従って、この場合には、デジタルブロック３１がＣＲＵ１８の影響を受けた状態でジッタトレランスが評価される。
【００７１】
このように、第１の実施形態の第１変形例に係るデータ送受信装置３０によると、第２の選択信号Ｓｅｌ２によりデジタルブロック３１の動作を停止することができるため、ジッタトレランスの測定時にデジタルブロック３１の動作に伴うノイズの影響の有無を評価できるので、ジッタトレランスを定量的に評価することが可能となる。
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係るデータ送受信装置について図面を参照しながら説明する。
【００７２】
図４は本発明の第１の実施形態の第２変形例に係るデータ送受信装置のブロック構成を示している。図４において、図１及び図３に示す部材と同一の部材については同一の符号を付すことにより説明を省略する。
【００７３】
図４に示すように、第１の実施形態の第２変形例に係るデータ送受信装置４０は、第１変形例のデジタルブロック３１に換えて、ＣＲＵ１８からの距離が互いに異なるユニットＡ〜Ｄに分割されたデジタルブロック４１が設けられている。また、４つのユニットＡ〜Ｄのそれぞれと接続された４つの論理セルからなる論理ブロック４２が設けられており、ユニットＡ〜Ｄと対応する４ビット幅の第２の選択信号Ｓｅｌ２［０：３］により基準クロックＲｅｆＣＬＫの入力が制御されている。
【００７４】
論理ブロック４２は、第２の選択信号Ｓｅｌ２［０：３］に応じてデジタルブロック４１の各ユニットに供給する動作クロックを独立に制御する。具体的に、第２の選択信号Ｓｅｌ２［０：３］の各信号Ｓｅｌ２［０］〜Ｓｅｌ［３］がそれぞれ論理ブロック４２の各ユニットＡ〜ユニットＤと対応し、各信号Ｓｅｌ２［０］〜Ｓｅｌ［３］が“Ｌ”レベルである場合には対応するユニットに基準クロックＲｅｆＣＬＫを供給し、“Ｈ”レベルである場合には対応するユニットに対する基準クロックＲｅｆＣＬＫの供給を停止する。
【００７５】
以下に、第１の実施形態の第２変形例に係るデータ送受信装置４０の動作について、図２及び図４を用いてモード毎に説明する。
【００７６】
第１の選択信号Ｓｅｌ１を“Ｌ”レベルとしてデータ送受信装置４０を通常動作モードで用いる場合、第２の選択信号Ｓｅｌ２［０：３］をすべて“Ｌ”レベルとしてデジタルブロック４１の各ユニットに動作クロックを供給しておく。また、データセレクタ１９はデジタルブロック４１が出力する入力データＤＩＮ［０：９］を選択してパラレルシリアル変換回路１５に入力し、且つクロックセレクタ２０は内部クロックＣＬＫを選択してパラレルシリアル変換回路１５に入力する。これにより、パラレルシリアル変換回路１５は、内部クロックＣＬＫと同期しながら、デジタルブロック４１から入力される入力データＤＩＮ［０：９］を送信データＴＤに変換してドライバ１３に出力する。従って、デジタルブロック４１のデータが送信用シリアルポート１１から出力されることとなる。
【００７７】
また、第１の選択信号Ｓｅｌ１を“Ｈ”レベルとしてデータ送受信装置４０をテストモードで用いる場合、データセレクタ１９は出力データＤＯＵＴ［０：９］を選択してパラレルシリアル変換回路１５に入力し、且つクロックセレクタ２０はリカバリクロックＲＣＬＫを選択してパラレルシリアル変換回路１５に入力する。これにより、パラレルシリアル変換回路１５は、シリアルパラレル変換回路１６と同期しながら、出力データＤＯＵＴ［０：９］を送信データＴＤに変換してドライバ１３出力する。従って、受信用シリアルポート１２から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【００７８】
なお、第１の実施形態の第２変形例に係るデータ送受信装置４０をテストモードで用いる場合には、図２に示すジッタトレランス測定システムと同様に、データジェネレータ２１をデータ送受信装置４０の受信用シリアルポート１２と接続し、データアナライザ２２をデータ送受信装置４０の送信用シリアルポート１１と接続する。そして、データジェネレータ２１から検査用データを送信し、データアナライザ２２によりビットエラーの有無を調べることにより、データ送受信装置４０のジッタトレランスを評価できる。
【００７９】
ここで、デジタルブロック４１の各ユニットＡ〜Ｄは、第２の選択信号Ｓｅｌ２［０：３］における対応する信号が“Ｈ”レベルとなっている場合には動作せず、“Ｌ”レベルとなっている場合には動作する。従って、例えば、ユニットＡのみを駆動した場合と、ユニットＤのみを駆動した場合とを比較することにより、ＣＲＵ１８とデジタルブロックとの距離に応じたノイズの影響を評価できる。また、ユニットＡのみを駆動した場合と、３つのユニットＡ〜Ｃを駆動した場合を比較することにより、デジタルブロックの規模に応じたノイズの影響を評価できる。
【００８０】
このように、第１の実施形態の第２変形例に係るデータ送受信装置４０によると、ジッタトレランスの測定時に、デジタルブロックの規模とＣＲＵ１８からの距離に応じたノイズの影響を評価できる。
【００８１】
なお、第１の実施形態の第２変形例において、デジタルブロック４１を構成するユニットは４つに限られず、複数のユニットに分割されていればよい。デジタルブロック４１を構成するユニットの数を変更する場合、第２の選択信号Ｓｅｌ２のビット幅をユニットの数と同数に変更してデジタルブロック４１の各ユニットを独立して制御することができる。
【００８２】
（第２の実施形態）
以下、本発明の第１の実施形態に係るデータ送受信装置について図面を参照しながら説明する。
【００８３】
図５は本発明の第２の実施形態に係るデータ送受信装置のブロック構成を示している。図５において、図１に示す部材と同一の部材については同一の符号を付すことにより説明を省略する。
【００８４】
図５に示すように、第２の実施形態に係るデータ送受信装置５０は、送信用シリアルポート１１及び受信用シリアルポート１２と、ドライバ１３と、レシーバ１４と、パラレルシリアル変換回路１５と、シリアルパラレル変換回路１６と、ＰＬＬ１７と、ＣＲＵ１８とを備えている。
【００８５】
さらに、データ送受信装置５０は、ドライバ１３に入力する送信データＴＤを選択するデータセレクタ５１と、ＣＲＵ１８が出力する受信データＲＤをラッチするラッチ回路５２とが設けられている。
【００８６】
ここで、ラッチ回路５２は、ＣＲＵ１８が出力するリカバリクロックＲＣＬＫと同期して動作し、受信データＲＤをデータセレクタ５１とシリアルパラレル変換回路１６とに出力する。また、データセレクタ５１は、ラッチ回路５２が出力するシリアルデータ及びパラレルシリアル変換回路１５が出力するシリアルデータのいずれか一方を選択してドライバ１３に入力する。
【００８７】
データ送受信装置５０は、データ処理を行うＬＳＩ等の外部回路（図示せず）と接続されており、パラレルシリアル変換回路１５は、外部回路から入力される１０ビット幅の入力データＤＩＮ［０：９］をシリアルデータに変換してデータセレクタ５１に入力し、シリアルパラレル変換回路１６は、ＣＲＵ１８及びラッチ回路５２を介して入力された受信データＲＤを１０ビット幅の出力データＤＯＵＴ［０：９］に変換して外部回路に出力する。
【００８８】
以下に、第２の実施形態のデータ送受信装置５０の動作について、図２及び図５を用いてモード毎に説明する。
【００８９】
第１の選択信号Ｓｅｌ１を“Ｌ”レベルとしてデータ送受信装置５０を通常動作モードで用いる場合、データセレクタ５１はパラレルシリアル変換回路１５が出力するシリアルデータを選択してドライバ１３に入力する。従って、外部回路から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【００９０】
また、第１の選択信号Ｓｅｌ１を“Ｈ”レベルとしてデータ送受信装置５０をテストモードで用いる場合、データセレクタ５１はラッチ回路５２が出力するシリアルデータを選択してドライバ１３に入力する。従って、受信用シリアルポート１２から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【００９１】
なお、第２の実施形態のデータ送受信装置５０をテストモードで用いる場合には、図２に示すジッタトレランス測定システムと同様に、データジェネレータ２１をデータ送受信装置５０の受信用シリアルポート１２と接続し、データアナライザ２２をデータ送受信装置５０の送信用シリアルポート１１と接続する。そして、データジェネレータ２１から検査用データを送信し、データアナライザ２２によりビットエラーの有無を調べることにより、データ送受信装置５０のジッタトレランスを評価できる。
【００９２】
第２の実施形態では、テストモード時に受信用データＲＤがパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６を経由しないで送信用シリアルポート１１に送信されるため、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の不具合の影響を受けることないので、ジッタトレランスを確実に測定することが可能となる。
【００９３】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係るデータ送受信装置について図面を参照しながら説明する。
【００９４】
図６は本発明の第２の実施形態の第１変形例に係るデータ送受信装置のブロック構成を示している。図６において、図５に示す部材と同一の部材については同一の符号を付すことにより説明を省略する。
【００９５】
図６に示すように、第２の実施形態の第１変形例に係るデータ送受信装置６０は、パラレルデータの入力及び出力を行うデジタルブロック６１がデータ送受信装置６０の内部に設けられており、デジタルブロック６１の動作を停止する手段として論理セル６２を有している点が第２の実施形態と異なっている。
【００９６】
デジタルブロック６１は外部から入力される基準クロックＲｅｆＣＬＫを動作クロックとして動作し、パラレルシリアル変換回路１５に入力データＤＩＮ［０：９］を入力すると共に、シリアルパラレル変換回路１６が出力する出力データＤＯＵＴ［０：９］及び出力クロックＣＬＫＯＵＴを受ける。
【００９７】
また、論理セル６２は、第２の選択信号Ｓｅｌ２を受けて基準クロックＲｅｆＣＬＫをデジタルブロック６１に供給するか否かを制御する。ここで、論理セル６２は、第２の選択信号Ｓｅｌ２が“Ｌ”レベルである場合にはデジタルブロック６１に基準クロックＲｅｆＣＬＫを供給し、第２の選択信号Ｓｅｌ２“Ｈ”レベルである場合には基準クロックＲｅｆＣＬＫの供給を停止してデジタルブロック６１の動作を停止する。
【００９８】
ここで、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６のそれぞれのディスイネーブル端子ＤＥＳには第２の選択信号Ｓｅｌ２が入力されている。これにより、第２の選択信号Ｓｅｌ２が“Ｈ”レベルである場合、パラレルシリアル変換回路１５とシリアルパラレル変換回路１６との動作が停止される。
【００９９】
以下に、第２の実施形態の第１変形例に係るデータ送受信装置６０の動作について、図２及び図３を用いてモード毎に説明する。
【０１００】
第１の選択信号Ｓｅｌ１を“Ｌ”レベルとしてデータ送受信装置６０を通常動作モードで用いる場合、第２の選択信号Ｓｅｌ２を“Ｌ”レベルとしデジタルブロック６１に動作クロックを供給しておく。すると、パラレルシリアル変換回路１５は、デジタルブロック６１が出力する入力データＤＩＮ［０：９］をデータセレクタ５１に入力し、データセレクタ５１が入力データＤＩＮを選択してドライバ１３に入力する。従って、デジタルブロック６１のデータが送信用シリアルポート１１から出力されることとなる。
【０１０１】
また、第１の選択信号Ｓｅｌ１を“Ｈ”レベルとしてデータ送受信装置６０をテストモードで用いる場合には、データセレクタ５１はラッチ回路５２から出力されたシリアルデータをを選択してドライバ１３に入力するため、受信用シリアルポート１２から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【０１０２】
ここで、送受信されるデータはパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６を経由しないため、第２の選択信号Ｓｅｌ２を“Ｈ”レベルとしてパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作を停止してもデータの送受信には問題が生じない。
【０１０３】
なお、第２の実施形態の第１変形例に係るデータ送受信装置６０をテストモードで用いる場合には、図２に示すジッタトレランス測定システムと同様に、データジェネレータ２１をデータ送受信装置６０の受信用シリアルポート１２と接続し、データアナライザ２２をデータ送受信装置６０の送信用シリアルポート１１と接続する。そして、データジェネレータ２１から検査用データを送信し、データアナライザ２２によりビットエラーの有無を調べることにより、データ送受信装置６０のジッタトレランスを評価できる。
【０１０４】
ここで、第２の選択信号Ｓｅｌ２が“Ｈ”レベルである場合には、論理セル６２は基準クロックＲｅｆＣＬＫのデジタルブロック６１への供給を停止するためデジタルブロック６１は動作せず、且つパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作も停止される。これにより、デジタルブロック６１、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６がＣＲＵ１８に与える影響が除去された状態でジッタトレランスを評価できる。
【０１０５】
一方、第２の選択信号Ｓｅｌ２が“Ｌ”レベルである場合には、論理セル６２はデジタルブロック６１へ基準クロックＲｅｆＣＬＫを供給するためデジタルブロック６１が動作し、且つパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６も動作する。これにより、ＣＲＵ１８がデジタルブロック６１、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の影響を受けた状態でジッタトレランスが評価される。
【０１０６】
このように、第２の実施形態の第１変形例に係るデータ送受信装置６０によると、第２の選択信号Ｓｅｌ２により、デジタルブロック６１、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作を停止することができるため、ジッタトレランスの測定時にデジタルブロック６１、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作に伴うノイズの影響の有無を評価できる。
【０１０７】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係るデータ送受信装置について図面を参照しながら説明する。
【０１０８】
図７は本発明の第２の実施形態の第２変形例に係るデータ送受信装置のブロック構成を示している。図７において、図５及び図６に示す部材と同一の部材については同一の符号を付すことにより説明を省略する。
【０１０９】
図７に示すように、第２の実施形態の第２変形例に係るデータ送受信装置７０は、第２変形例のデジタルブロック６１に換えて、ＣＲＵ１８からの距離が互いに異なるユニットＡ〜Ｄに分割されたデジタルブロック７１が設けられている。また、４つのユニットＡ〜Ｄのそれぞれに接続された４つの論理セルからなる論理ブロック７２が設けられており、ユニットＡ〜Ｄと対応する４ビット幅の第２の選択信号Ｓｅｌ２［０：３］により基準クロックＲｅｆＣＬＫの入力が制御されている。
【０１１０】
論理ブロック７２は、第２の選択信号Ｓｅｌ２［０：３］に応じてデジタルブロック７１の各ユニットに供給する動作クロックを独立に制御する。具体的に、第２の選択信号Ｓｅｌ２［０：３］における１ビット幅の各信号Ｓｅｌ２［０］〜Ｓｅｌ［３］は、それぞれが論理ブロック７２の各ユニットＡ〜ユニットＤと対応し、“Ｌ”レベルである場合には対応するユニットに基準クロックＲｅｆＣＬＫを供給し、“Ｈ”レベルである場合には対応するユニットに対する基準クロックＲｅｆＣＬＫの供給を停止する。
【０１１１】
ここで、第２の選択信号Ｓｅｌ２［０：３］は、４端子のＯＲ回路７３に入力され、ＯＲ回路７３の出力端子はパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６のそれぞれのディスイネーブル端子ＤＥＳと接続されている。これにより、第２の選択信号Ｓｅｌ２［０：３］のいずれかのビットが“Ｈ”レベルである場合はパラレルシリアル変換回路１５とシリアルパラレル変換回路１６との動作が停止される。
【０１１２】
以下に、第２の実施形態の第２変形例に係るデータ送受信装置７０の動作について、図２及び図７を用いてモード毎に説明する。
【０１１３】
第１の選択信号Ｓｅｌ１を“Ｌ”レベルとしてデータ送受信装置７０を通常動作モードで用いる場合、第２の選択信号Ｓｅｌ２［０：３］をすべて“Ｌ”レベルとして、デジタルブロック７１の各ユニットに動作クロックを供給しておく。すると、パラレルシリアル変換回路１５は、デジタルブロック７１が出力する入力データＤＩＮ［０：９］をデータセレクタ５１に入力し、データセレクタ５１が入力データＤＩＮを選択してドライバ１３に入力する。従って、デジタルブロック７１のデータが送信用シリアルポート１１から出力されることとなる。
【０１１４】
また、第１の選択信号Ｓｅｌ１を“Ｈ”レベルとしてデータ送受信装置７０をテストモードで用いる場合には、データセレクタ５１はラッチ回路５２から出力されたシリアルデータをを選択してドライバ１３に入力するため、受信用シリアルポート１２から入力されたデータが送信用シリアルポート１１から出力されることとなる。
【０１１５】
ここで、送受信されるデータはパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６を経由しないため、第２の選択信号Ｓｅｌ２［０：３］のいずれかのビットを“Ｈ”レベルとしてパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作を停止してもデータの送受信には問題が生じない。
【０１１６】
なお、第２の実施形態の第２変形例に係るデータ送受信装置７０をテストモードで用いる場合には、図２に示すジッタトレランス測定システムと同様に、データジェネレータ２１をデータ送受信装置７０の受信用シリアルポート１２と接続し、データアナライザ２２をデータ送受信装置６０の送信用シリアルポート１１と接続する。そして、データジェネレータ２１から検査用データを送信し、データアナライザ２２によりビットエラーの有無を調べることにより、データ送受信装置７０のジッタトレランスを評価できる。
【０１１７】
ここで、デジタルブロック７１の各ユニットＡ〜Ｄは、第２の選択信号Ｓｅｌ２［０：３］における対応する信号が“Ｈ”レベルとなっている場合には動作せず、“Ｌ”レベルとなっている場合には動作する。従って、ＣＲＵ１８とデジタルブロックとの距離に応じたノイズの影響とデジタルブロックの規模に応じたノイズの影響とを評価できる。
【０１１８】
また、デジタルブロック７１の各ユニットＡ〜Ｄのいずれかの動作が停止される場合、ＯＲ回路７３によりパラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作が停止されるため、パラレルシリアル変換回路１５及びシリアルパラレル変換回路１６の動作の影響を受けない状態で、デジタルブロックの規模とＣＲＵ１８からの距離に応じたノイズの影響を評価できる。
【０１１９】
【発明の効果】
本発明に係る第１のデータ送受信装置又は第２のデータ送受信装置によると、シリアルパラレル変換回路が出力するパラレルデータをパラレルシリアル変換回路に入力することができるため、ジッタトレランスを測定する際に外部から検査用データをデータ送受信装置に送信すると、検査用データはデータ送受信装置の送信ポートから出力される。従ってデータ送受信装置の送信ポートから出力されたデータを分析することにより確実にジッタトレランスの測定試験ができる。
【０１２０】
また、本発明に係る第３のデータ送受信装置又は第４のデータ送受信装置によると、受信データをラッチし、ラッチした受信データを送信ポートに出力できるため、ジッタトレランスを測定する際にはパラレルシリアル変換回路及びシリアルパラレル変換回路の不具合の影響を受けることなくジッタトレランスを試験ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るデータ送受信装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るデータ送受信装置に対するジッタトレランスを測定する測定システムを示すブロック図である。
【図３】本発明の第１の実施形態の第１変形例に係るデータ送受信装置の構成を示すブロック図である。
【図４】本発明の第１の実施形態の第２変形例に係るデータ送受信装置の構成を示すブロック図である。
【図５】本発明の第２の実施形態に係るデータ送受信装置の構成を示すブロック図である。
【図６】本発明の第２の実施形態の第１変形例に係るデータ送受信装置の構成を示すブロック図である
【図７】本発明の第２の実施形態の第２変形例に係るデータ送受信装置の構成を示すブロック図である
【図８】従来のデータ送受信装置の構成を示すブロック図である。
【図９】従来のデータ送受信装置に対するジッタトレランスを測定する測定システムを示すブロック図である。
【符号の説明】
１０  データ送受信装置
１１  送信用シリアルポート
１２  受信用シリアルポート
１３  ドライバ
１４  レシーバ
１５  パラレルシリアル変換回路（Ｐ／Ｓ回路）
１６  シリアルパラレル変換回路（Ｓ／Ｐ回路）
１７  ＰＬＬ
１８  ＣＲＵ（クロック調整回路）
１９  データセレクタ（データ選択回路）
２０  クロックセレクタ（クロック選択回路）
２１  データジェネレータ
２２  データアナライザ
２３  クロック変調器
３０  データ送受信装置
３１  デジタルブロック（データ処理回路）
３２  論理セル（制御回路）
４０  データ送受信装置
４１  デジタルブロック（データ処理回路）
４２  論理ブロック（制御回路）
５０  データ送受信装置
５１  ラッチ回路
５２  データセレクタ
６０  データ送受信装置
６１  デジタルブロック（データ処理回路）
６２  論理セル（制御回路）
７０  データ送受信装置
７１  デジタルブロック（データ処理回路）
７２  論理ブロック（制御回路）
７３  ＯＲ回路
ＤＩＮ        入力データ（第２のパラレルデータ）
ＤＯＵＴ      出力データ（第１のパラレルデータ）
ＴＤ          送信データ（第２のシリアルデータ）
ＲＤ          受信データ（第１のシリアルデータ）
ＲｅｆＣＬＫ  基準クロック
ＣＬＫ        内部クロック（第１のクロック信号）
ＲＣＬＫ      リカバリクロック（第２のクロック信号）
Ｓｅｌ１      第１の選択信号
Ｓｅｌ２      第２の選択信号
【図１】
2004274527.tif 000003
【図２】
2004274527.tif 000004
【図３】
2004274527.tif 000005
【図４】
2004274527.tif 000006
【図５】
2004274527.tif 000007
【図６】
2004274527.tif 000008
【図７】
2004274527.tif 000009
【図８】
2004274527.tif 000010
【図９】
2004274527.tif 000011