(57)【要約】【課題】チップ面積を削減することのできる半導体記憶装置を提供すること。【解決手段】ＳＷＤＥＣ領域１２とＳ／Ａ領域１３とが交差するＳＳＸ領域１４内に配置する活性信号生成回路にそれぞれラッチ回路を備えた。その結果、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数を、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）の数に依らず、メモリセルアレイ１１を区画するコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）の数に応じて各ＳＷＤＥＣ領域１２に１本とすることができる。【選択図】      図１
2004253027.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクが備えられ、ワード線が展開されるＸ方向に区画される複数の第１ブロックと、ビット線が展開されるＹ方向に区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置の制御方法であって、
前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号と、前記各バンク内で選択されるセンスアンプ列のうち活性させるセンスアンプを前記第２ブロック毎に選択するための活性領域選択信号とに基づいて、前記第１及び第２ブロックで選択されるアレイ領域に対応したセンスアンプを活性するための活性信号を生成してラッチすることを特徴とする半導体記憶装置の制御方法。
【請求項２】
前記複数のバンクは前記Ｘ方向に展開され、
前記活性列選択信号をバンク毎に生成し、前記活性領域選択信号をバンク間で共有したことを特徴とする請求項１記載の半導体記憶装置の制御方法。
【請求項３】
前記活性列選択信号により前記活性領域選択信号を取り込んで前記活性信号をセットし、前記バンク毎の非選択制御を行うリセット信号により前記活性信号をリセットすることを特徴とする請求項２記載の半導体記憶装置の制御方法。
【請求項４】
前記複数のバンクは前記Ｙ方向に展開され、
前記活性列選択信号をバンク間で共有し、前記活性領域選択信号をバンク毎に生成したことを特徴とする請求項１記載の半導体記憶装置の制御方法。
【請求項５】
前記活性領域選択信号により前記活性列選択信号を取り込んで前記活性信号をセットし、前記バンク毎の非選択制御を行うリセット信号により前記活性信号をリセットすることを特徴とする請求項４記載の半導体記憶装置の制御方法。
【請求項６】
複数のバンクと各バンクに対応して設けられる複数のメインワードデコーダとが備えられ、ワード線が展開されるＸ方向に区画される複数の第１ブロックと、ビット線が展開されるＹ方向に区画される複数の第２ブロックとにより、前記各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置の制御方法であって、
前記第１ブロックを選択する第１ブロック選択信号と、前記メインワードデコーダを制御する制御信号とに基づいて、前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号を生成してラッチすることを特徴とする半導体記憶装置の制御方法。
【請求項７】
前記複数のバンクと前記複数のメインワードデコーダは前記Ｘ方向にそれぞれ展開され、
前記制御信号をバンク間で共有し、前記第１ブロック選択信号をバンク毎に生成したことを特徴とする請求項６記載の半導体記憶装置の制御方法。
【請求項８】
前記第１ブロック選択信号により前記制御信号を取り込んで前記活性列選択信号をセットし、前記バンク毎の非選択制御を行うリセット信号により前記活性列選択信号をリセットすることを特徴とする請求項６又は７記載の半導体記憶装置の制御方法。
【請求項９】
複数のバンクが備えられ、センスアンプ列が形成されるセンスアンプ領域で区画される複数の第１ブロックと、サブワードデコーダが形成されるサブワードデコーダ領域で区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置であって、
前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号と、それによって選択されるセンスアンプ列のうち活性させるセンスアンプを前記第２ブロック毎に選択するための活性領域選択信号とに基づいて、前記第１及び第２ブロックで選択されるアレイ領域に対応したセンスアンプを活性するための活性信号を生成してラッチする活性信号生成回路を備えたことを特徴とする半導体記憶装置。
【請求項１０】
複数のバンクと各バンクに対応して設けられる複数のメインワードデコーダとが備えられ、センスアンプ列が形成されるセンスアンプ領域で区画される複数の第１ブロックと、サブワードデコーダが形成されるサブワードデコーダ領域で区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置であって、
前記第１ブロックを選択する第１ブロック選択信号と、前記メインワードデコーダを制御する制御信号とに基づいて、前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号を生成してラッチする選択信号生成回路を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその制御方法に関するものである。
近年、データ保持動作が随時必要な半導体メモリ（ダイナミックＲＡＭ：Ｄｙｎａｍｉｃ  ＲＡＭ）は、記憶容量の増大などに伴い、消費電流が増大する傾向にある。このような半導体メモリの消費電流は、その大部分がセンスアンプの活性化電流や各センスアンプに接続されるビット線の充放電電流によるアクティブ電流であり、このアクティブ電流を削減することは、半導体メモリの消費電力を削減する上で重要となっている。
【０００２】
【従来の技術】
従来、ＤＲＡＭのアクティブ電流を削減するために、各バンク内のメモリセルアレイをビット線方向に複数のブロック（コラムブロック）に分割してセンスアンプを活性化する領域を細分化する方法がある。
【０００３】
図１３は、従来の半導体記憶装置を示す説明図である。
半導体記憶装置７０は、１チップ内にｋ個のバンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）を含むメモリデバイスであって、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）は、複数のメモリセルがアレイ配置されて構成されたメモリセルアレイ７１を含む。各メモリセルは、Ｘ方向に展開されるワード線ＷＬとＹ方向に展開されるビット線ＢＬとに接続されている。
【０００４】
ワード線ＷＬは、メインワード線とメモリセルが接続される複数のサブワード線とからなり、サブワード線はサブワードデコーダによって駆動される。サブワードデコーダは、ワード線ＷＬが展開されるＸ方向に沿って、サブワードデコーダ領域（以下、ＳＷＤＥＣ領域）７２内に形成されている。
【０００５】
ビット線ＢＬはセンスアンプによって駆動され、該センスアンプは、ビット線ＢＬが展開されるＹ方向に沿って、センスアンプ領域（以下、Ｓ／Ａ領域）７３内に形成されている。このセンスアンプは、ＳＷＤＥＣ領域７２とＳ／Ａ領域７３とが交差するクロス領域（以下、ＳＳＸ領域）７４内に設けられる活性信号生成回路７５（図１４参照）によって活性化される。
【０００６】
各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）のメモリセルアレイ７１は、Ｘ方向に沿ってＳ／Ａ領域７３で区画されるｉ個のロウブロックＲＢＬＫ（０）  〜ＲＢＬＫ（ｉ−１）  と、Ｙ方向に沿ってＳＷＤＥＣ領域７２で区画されるｊ個のコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）とを含み、それらにより複数のアレイ領域に区画されている。
【０００７】
そして、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）において、それぞれ１つずつ選択されるロウブロックとコラムブロックとにより、メモリセルアレイ７１内の何れか１つのアレイ領域（図において例えばＡＲ０，ＡＲ１）が活性化されるようになっている。
【０００８】
ロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）のセンスアンプ列は、ｉ個のロウブロックに対応するアドレス信号（図示略）に基づいて生成される活性列選択信号ＲＢ（０）  〜ＲＢ（ｉ−１）  によって選択される。ここで、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）は、各Ｓ／Ａ領域７３内に１本ずつ設けられた配線を介してＳＳＸ領域７４内の活性信号生成回路７５に供給されるようになっている。
【０００９】
コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）に含まれるセンスアンプは、ｊ個のコラムブロックに対応するロウアドレス信号ＲＡとｋ個のバンクに対応するバンクアドレス信号ＢＡとに基づいて、コラムブロック選択回路７６により生成される活性領域選択信号ＣＢ（０，０）〜ＣＢ（ｊ−１，ｋ−１）によって選択される。
【００１０】
即ち、活性領域選択信号ＣＢ（０，０）〜ＣＢ（ｊ−１，ｋ−１）は、各コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）に対応して生成されるとともに、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）毎に生成される。このため、例えば、コラムブロックＣＢＬＫ（０）  を区画するＳＷＤＥＣ領域７２内には、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）に対応したｋ本の活性領域選択信号ＣＢ（０，０），ＣＢ（０，１），ＣＢ（０，２），…ＣＢ（０，ｋ−２），ＣＢ（０，ｋ−１）  の配線が設けられている。従って、各活性領域選択信号ＣＢ（０，０）〜ＣＢ（ｊ−１，ｋ−１）は、各ＳＷＤＥＣ領域７２内にバンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）毎に設けられた配線を介してＳＳＸ領域７４内の活性信号生成回路７５に供給されるようになっている。
【００１１】
図１４は、活性信号生成回路７５を示す回路図である。また、図１５は、その活性信号生成回路７５の動作波形図である。
図１４に示すように、活性信号生成回路７５は、ＮＡＮＤ回路７７とインバータ回路７８とから構成されている。この活性信号生成回路７５は、前記各ＳＳＸ領域７４内に１つずつ設けられ、それぞれ対応する活性領域選択信号と活性列選択信号とで選択されるセンスアンプ（列）を活性する活性信号（図において例えばＳＥＮ０，ＳＥＮ１）を生成する。
【００１２】
例えば、バンクＢＡＮＫ（０）  において、アレイ領域ＡＲ０（図１３参照）を活性するセンスアンプ列は、コラムブロックＣＢＬＫ（ｌ）  を選択する活性領域選択信号ＣＢ（ｌ，０）  とロウブロックＲＢＬＫ（ｍ）  を選択する活性列選択信号ＲＢ（ｍ）  とを入力する活性信号生成回路７５によって活性化される。即ち、この活性信号生成回路７５は、Ｈレベルの活性領域選択信号ＣＢ（ｌ，０）  とＨレベルの活性列選択信号ＲＢ（ｍ）  とに基づいて、コラムブロックＣＢＬＫ（ｌ）  に含まれるロウブロックＲＢＬＫ（ｍ）  のセンスアンプ列を活性させるＨレベルの活性信号ＳＥＮ０を生成する。
【００１３】
同様に、バンクＢＡＮＫ（１）  において、アレイ領域ＡＲ１（図１３参照）を活性するセンスアンプ列は、コラムブロックＣＢＬＫ（ｌ）  を選択する活性領域選択信号ＣＢ（ｌ，１）  とロウブロックＲＢＬＫ（ｎ）  を選択する活性列選択信号ＲＢ（ｎ）  とを入力する活性信号生成回路７５によって活性化される。即ち、この活性信号生成回路７５は、Ｈレベルの活性領域選択信号ＣＢ（ｌ，１）  とＨレベルの活性列選択信号ＲＢ（ｎ）  とに基づいて、コラムブロックＣＢＬＫ（ｌ）  に含まれるロウブロックＲＢＬＫ（ｎ）  のセンスアンプ列を活性させるＨレベルの活性信号ＳＥＮ１を生成する。
【００１４】
このような半導体記憶装置７０では、ロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）により選択されるセンスアンプ列が、コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）により選択される領域内のみ活性化されるため、アクティブ電流を低減して、低消費電力化を実現することができる。
【００１５】
ちなみに、このアクティブ電流は、メモリセルアレイ７１を区画するコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）の数を増加させる、即ち１回に活性するセンスアンプの数を少なくしてメモリセル活性領域を小さくすることで、さらなる低減を図ることが可能である。しかしながら、メモリセル活性領域を小さくすると、ページ長（コラムアドレスの深さであって活性するセンスアンプ数をＩ／Ｏ数で割った値）が短くなるため、アクセス速度が低下するという問題がある。
【００１６】
そこで、このようなトレードオフの関係にあるページ長の長さをユーザ側でデバイスの使用形態に応じて適宜選択できるようにしたプログラマブルページなる方法（即ち活性するセンスアンプ数を切り替える）も提案されている（例えば特許文献１）。
【００１７】
【特許文献１】
特開２０００−１６３９５２号公報
【００１８】
【発明が解決しようとする課題】
ところで、上記のような低消費電力化を図るために、あるいは選択可能なページ長の種類を増加させるために、メモリセルアレイ７１を細分化してコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）の数を増加させると、活性領域選択信号ＣＢ（０，０）〜ＣＢ（ｊ−１，ｋ−１）の数（配線数）が増大するという問題がある。
【００１９】
即ち、上記のような従来構成において、活性領域選択信号ＣＢ（０，０）〜ＣＢ（ｊ−１，ｋ−１）の配線は、ｊ個のコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）、各コラムブロックを区画するＳＷＤＥＣ領域７２（ブロック両側に２個所）、ｋ個のバンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）に応じて必要であり、１チップ当り、
ｊ×２×ｋ    …（式１）
本となる。
【００２０】
従って、活性領域選択信号の配線数は、コラムブロック数、バンク数が増加するにしたがって増大し、例えばコラムブロック数ｊ＝８、バンク数ｋ＝４の場合には、８×２×４＝６４（本）の配線が必要となり、この配線数の増大がチップ面積に与える影響が大きくなってきている。
【００２１】
この問題は、特にバンク数の増大による影響が大きい。近年は半導体記憶装置の大容量化・高速化に伴い、チップ内に設けられるバンク数が増大する傾向にある。このようなバンク数の増大は、上述した１チップ当りに必要な配線数の絶対値を増大させるだけでなく、各ＳＷＤＥＣ領域７２内に設ける配線数を増大させることになる。例えばバンク数ｋ＝８の場合には、各バンクに対応した８本の活性領域選択信号の配線が各ＳＷＤＥＣ領域７２内にそれぞれ必要となる。
【００２２】
従って、ＳＷＤＥＣ領域７２内に上記配線の占める割合が大きくなり、結果的にＳＷＤＥＣ領域７２が配線スペースのために増大し、チップ面積が増大するという問題があった。
【００２３】
因みに、このような問題解決の一手法として、コラムブロック選択回路７６を各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）に対応して設け、活性領域選択信号ＣＢ（０，０）  〜ＣＢ（ｊ−１，ｋ−１）  をバンク毎に生成することも考えられる。しかしながら、この方法は、各選択回路でアドレス信号を取り込む負荷が増大することにより、高速化を実現することができないという問題が生じる。
【００２４】
本発明は上記問題点を解決するためになされたものであって、その目的はチップ面積を削減することのできる半導体記憶装置及びその制御方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、請求項１，９に記載の発明によれば、複数のバンクが備えられ、ワード線が展開されるＸ方向に区画される複数の第１ブロックと、ビット線が展開されるＹ方向に区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置の制御方法であって、前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号と、前記各バンク内で選択されるセンスアンプ列のうち活性させるセンスアンプを前記第２ブロック毎に選択するための活性領域選択信号とに基づいて、前記第１及び第２ブロックで選択されるアレイ領域に対応したセンスアンプを活性するための活性信号を生成してラッチするようにした。その結果、活性領域選択信号の数（配線数）を削減して、チップ面積を削減することができる。
【００２６】
請求項２に記載の発明によれば、前記複数のバンクが前記Ｘ方向に展開される場合には、前記活性列選択信号をバンク毎に生成し、前記活性領域選択信号をバンク間で共有するようにした。これにより、活性領域選択信号の配線数を削減することができるとともに、連続してアクセスする２つのバンク間で同一の第２ブロックが選択される場合には、活性領域選択信号の充放電電流を削減することができる。
【００２７】
請求項３に記載の発明によれば、前記活性信号は、前記活性列選択信号によってセットされ、前記バンク毎の非選択制御を行うリセット信号によってリセットされる。この方法では、活性列選択信号及びリセット信号をパルス制御とすることができる。
【００２８】
請求項４に記載の発明によれば、前記複数のバンクが前記Ｙ方向に展開される場合には、前記活性列選択信号をバンク間で共有し、前記活性領域選択信号をバンク毎に生成するようにした。これにより、活性列選択信号の配線数を削減することができるとともに、連続してアクセスする２つのバンク間で同一の第１ブロックが選択される場合には、活性列選択信号の充放電電流を削減することができる。
【００２９】
請求項５に記載の発明によれば、前記活性信号は、前記活性領域選択信号によってセットされ、前記バンク毎の非選択制御を行うリセット信号によってリセットされる。この方法では、活性領域選択信号及びリセット信号をパルス制御とすることができる。
【００３０】
請求項６，１０に記載の発明によれば、複数のバンクと各バンクに対応して設けられる複数のメインワードデコーダとが備えられ、ワード線が展開されるＸ方向に区画される複数の第１ブロックと、ビット線が展開されるＹ方向に区画される複数の第２ブロックとにより、前記各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置の制御方法であって、前記第１ブロックを選択する第１ブロック選択信号と、前記メインワードデコーダを制御する制御信号とに基づいて、前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号を生成してラッチするようにした。その結果、各メインワードデコーダに供給する制御信号の数（配線数）を削減して、チップ面積を削減することができる。
【００３１】
請求項７に記載の発明によれば、前記複数のバンクと前記複数のメインワードデコーダは前記Ｘ方向にそれぞれ展開され、前記制御信号をバンク間で共有し、前記第１ブロック選択信号をバンク毎に生成するようにした。これにより、制御信号の配線数を削減することができるとともに、各バンクの切り替え時における制御信号の充放電電流を削減することができる。
【００３２】
請求項８に記載の発明によれば、前記活性列選択信号は、前記第１ブロック選択信号によってセットされ、前記バンク毎の非選択制御を行うリセット信号によってリセットされる。この方法では、第１ブロック選択信号及びリセット信号をパルス制御とすることができる。
【００３３】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図８に従って説明する。
【００３４】
図１は、第一実施形態の半導体記憶装置を示す説明図である。尚、図１３に示す従来の構成と同様の構成部分には同一符号を付して説明する。
半導体記憶装置１０は、１チップ内にｋ個のバンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）を含むメモリデバイスであって、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）は、複数のメモリセルがアレイ配置されて構成されたメモリセルアレイ１１を含む。各メモリセルは、Ｘ方向に展開されるワード線ＷＬとＹ方向に展開されるビット線ＢＬとに接続されている。
【００３５】
尚、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）とは、排他制御されないメモリブロックのことを言い、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）に対しては同時に別々の制御を行う（１回のアクセスで時分割により制御する）ことができる。
【００３６】
ワード線ＷＬは、メインワード線と、メモリセルが接続される複数のサブワード線とからなり、サブワード線はサブワードデコーダによって駆動される。尚、図１では省略するが、メインワード線はメインワードデコーダによって駆動される。サブワードデコーダは、ワード線ＷＬが展開されるＸ方向に沿って、サブワードデコーダ領域（以下、ＳＷＤＥＣ領域）１２内に形成され、外部からのアドレス信号又はそれにより選択される電源の供給を受けて動作する。
【００３７】
ビット線ＢＬは、センスアンプによって駆動される。センスアンプは、ビット線ＢＬが展開されるＹ方向に沿って、センスアンプ領域（以下、Ｓ／Ａ領域）１３内に形成され、後述する活性信号生成回路１５（図２参照）によって活性化される。この活性信号生成回路１５は、ＳＷＤＥＣ領域１２とＳ／Ａ領域１３とが交差するクロス領域（以下、ＳＳＸ領域）１４内に設けられている。
【００３８】
尚、図１に示すように、本実施形態ではセンスアンプがシェアードセンスアンプで構成される場合について説明する。シェアードセンスアンプは、それに接続される２本のビット線ＢＬの駆動を制御するようになっている。
【００３９】
各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）のメモリセルアレイ１１は、ワード線ＷＬの展開方向（Ｘ方向）に沿ってＳ／Ａ領域１３で区画されるｉ個のロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）と、ビット線ＢＬの展開方向（Ｙ方向）に沿ってＳＷＤＥＣ領域１２で区画されるｊ個のコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）とを含む。ここで、ロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）は第１ブロックとして形成され、コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）は第２ブロックとして形成されている。
【００４０】
即ち、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）のメモリセルアレイ１１は、ｉ個のロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）とｊ個のコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）とにより複数のアレイ領域に分割されている。そして、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）内で１つずつ選択されるロウブロックとコラムブロックとにより、メモリセルアレイ１１内の何れかのアレイ領域（図において例えばＡＲ０，ＡＲ１）がそれぞれ活性制御されるようになっている。
【００４１】
尚、ロウブロックＲＢＬＫ＜０＞〜ＲＢＬＫ＜ｉ−１＞及びコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）は、排他制御されるメモリブロックであり、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）内で２つのロウブロック又はコラムブロックを同時に活性化することはできない。
【００４２】
各ロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）のセンスアンプ列は、ｉ個のロウブロックに対応するアドレス信号に基づいて、前記メインワードデコーダにより生成される活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）によって選択される。活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）は、本実施形態では、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）毎に生成され、各Ｓ／Ａ領域１３内にＹ方向に沿って１本ずつ設けられた配線を介して、ＳＳＸ領域１４内の活性信号生成回路１５に供給されるようになっている。
【００４３】
各コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）に含まれるセンスアンプ（各センスアンプ列の一部領域）は、ｊ個のコラムブロックに対応するロウアドレス信号ＲＡに基づいて、コラムブロック選択回路１６により生成される活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）によって選択される。
【００４４】
活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）は、本実施形態では、コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）を区画するＳＷＤＥＣ領域１２毎に生成され、同一のＳＷＤＥＣ領域１２ではバンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）間で共有されるようになっている。即ち、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）は、各ＳＷＤＥＣ領域１２内にＸ方向に沿って１本ずつ設けられた配線を介して、ＳＳＸ領域１４内の活性信号生成回路１５に供給されるようになっている。
【００４５】
図２は、本実施形態の活性信号生成回路１５を示す回路図である。この活性信号生成回路１５は、例えばｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）から成るトランジスタＴｎ１〜Ｔｎ３とラッチ回路Ｌ１とを備え、ラッチ回路Ｌ１はインバータ回路ＩＮＶ１，ＩＮＶ２で構成されている。
【００４６】
活性信号生成回路１５は、前記各ＳＳＸ領域１４内に１つずつ設けられ、それぞれ対応する活性領域選択信号と活性列選択信号とにより選択されるセンスアンプ（列）を活性させる活性信号（図において例えばＳＥＮ０，ＳＥＮ１）を生成する。
【００４７】
ここでは、例として、ロウブロックＲＢＬＫ（ｍ）  のセンスアンプ列を選択する活性列選択信号ＲＢ（ｍ）  とコラムブロックＣＢＬＫ（ｌ）  に含まれるセンスアンプを選択する活性領域選択信号ＣＢ（ｌ）  とが交差するＳＳＸ領域１４内の活性信号生成回路１５（図２上に示す）について説明するが、その他についても同様である。
【００４８】
同図に示すように、トランジスタＴｎ１，Ｔｎ２は直列に接続されている。トランジスタＴｎ１のソースは接地（ＧＮＤ）され、トランジスタＴｎ２のドレインはインバータ回路ＩＮＶ２の入力端子に接続されている。トランジスタＴｎ１のゲートには活性列選択信号ＲＢ（ｍ）  が入力され、トランジスタＴｎ２のゲートには活性領域選択信号ＣＢ（ｌ）  が入力される。
【００４９】
トランジスタＴｎ３は、そのソースが接地（ＧＮＤ）され、そのドレインがインバータ回路ＩＮＶ１の入力端子に接続され、そのゲートにはリセット信号ＲＳ０が入力される。リセット信号ＲＳ０は、バンクＢＡＮＫ（０）  の非選択時に生成される信号であって、この信号としては例えばビット線プリチャージ信号などが用いられる。
【００５０】
このように構成された活性信号生成回路１５は、Ｈレベルの活性列選択信号ＲＢ（ｍ）  とＨレベルの活性領域選択信号ＣＢ（ｌ）  とに基づいてＨレベルの活性信号ＳＥＮ０を生成し、そのＨレベルの活性信号ＳＥＮ０をラッチする。
【００５１】
詳しくは、活性信号生成回路１５は、Ｈレベルの活性列選択信号ＲＢ（ｍ）  によってＨレベルの活性領域選択信号ＣＢ（ｌ）  を取り込んでラッチ回路Ｌ１をセットし、コラムブロックＣＢＬＫ（ｌ）  とロウブロックＲＢＬＫ（ｍ）  とで選択されるセンスアンプを活性するＨレベルの活性信号ＳＥＮ０を出力するとともにラッチする。そして、活性信号生成回路１５は、Ｈレベルのリセット信号ＲＳ０に応答してラッチ回路Ｌ１をリセットし、それにより活性信号ＳＥＮ０をＨレベルからＬレベル（非活性）に切り替える。
【００５２】
尚、図２下には、活性領域選択信号ＣＢ（ｌ）  と活性列選択信号ＲＢ（ｎ）  とにより、コラムブロックＣＢＬＫ（ｌ）  とロウブロックＲＢＬＫ（ｎ）  とで選択されるセンスアンプを活性する活性信号ＳＥＮ１を生成してラッチする活性信号生成回路１５について併せて示す。この場合も同様に、活性信号生成回路１５は、Ｈレベルの活性列選択信号ＲＢ（ｍ）  によりＨレベルの活性領域選択信号ＣＢ（ｌ）  を取り込んでラッチ回路Ｌ１をセット（即ちＨレベルの活性信号ＳＥＮ１を生成してラッチ）する。そして、その後、Ｈレベルのリセット信号ＲＳ１に応答してラッチ回路Ｌ１をリセット（即ち活性信号ＳＥＮ１をＨレベルからＬレベル（非活性）に切り替える）する。
【００５３】
図３は、活性信号生成回路１５の動作波形図である。尚、同図は上述した図２上に示す活性信号生成回路１５と図２下に示す活性信号生成回路１５の動作例を示す。
【００５４】
今、活性領域選択信号ＣＢ（ｌ）  がＨレベルに立ち上がり、コラムブロックＣＢＬＫ（ｌ）  内のセンスアンプが選択される。次いで、活性列選択信号（ｍ）  がＨレベルに立ち上がり、バンクＢＡＮＫ（０）  におけるロウブロックＲＢＬＫ（ｍ）  のセンスアンプ列が選択される。
【００５５】
すると、Ｈレベルの活性領域選択信号ＣＢ（ｌ）  とＨレベルの活性列選択信号（ｍ）  とを入力する活性信号生成回路１５（図２上）は、Ｈレベルの活性信号ＳＥＮ０を出力し、それによってコラムブロックＣＢＬＫ（ｌ）  に含まれるロウブロックＲＢＬＫ（ｍ）  のセンスアンプ（列）が活性化される。即ち、バンクＢＡＮＫ（０）  において、アレイ領域ＡＲ０（図１３参照）内のメモリセルが活性される。
【００５６】
次いで、活性列選択信号（ｎ）  がＨレベルに立ち上がり、バンクＢＡＮＫ（１）  におけるロウブロックＲＢＬＫ（ｎ）  のセンスアンプ列が選択される。
すると、Ｈレベルの活性領域選択信号ＣＢ（ｌ）  とＨレベルの活性列選択信号（ｎ）  とを入力する活性信号生成回路１５（図２下）は、Ｈレベルの活性信号ＳＥＮ１を出力し、それによってコラムブロックＣＢＬＫ（ｌ）  に含まれるロウブロックＲＢＬＫ（ｎ）  のセンスアンプ（列）が活性化される。即ち、バンクＢＡＮＫ（１）  において、アレイ領域ＡＲ１（図１３参照）内のメモリセルが活性される。
【００５７】
その後、アレイ領域ＡＲ０に対応したセンスアンプ列を活性させるＨレベルの活性信号ＳＥＮ０は、Ｈレベルのリセット信号ＲＳ０によりリセットされてＬレベル（非活性）となる。また、アレイ領域ＡＲ１に対応したセンスアンプ列を活性させるＨレベルの活性信号ＳＥＮ１は、Ｈレベルのリセット信号ＲＳ１によりリセットされてＬレベル（非活性）となる。
【００５８】
このような半導体記憶装置１０では、１チップ当りの活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数は、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）の数（ｋ個）に依らず、コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）の数（ｊ個）及び各コラムブロックを区画するＳＷＤＥＣ領域１２の数（本例ではブロック両側に２個所）に応じて、
ｊ×２    …（式２）
本となる。
【００５９】
従って、例えばコラムブロック数ｊ＝８、バンク数ｋ＝４の場合における配線数は、バンク数ｋ＝４の値に依存せず、８×２＝１６（本）となる。これは、従来の方式（式１に基づく値；８×２×４＝６４）に比べて４８本の配線が削減されることを意味する。
【００６０】
即ち、本実施形態では、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数が、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）の数に依存しないため、各ＳＷＤＥＣ領域１２内における配線数はそれぞれ１本となる。従って、配線数を削減することでチップ面積の削減を図ることができる。
【００６１】
尚、上述した本実施形態において、活性信号生成回路１５の構成は以下にそれぞれ記述する図４〜図８の態様に変更してもよい。尚、図４〜図８において、図２と同様の構成部分については同一符号を付して説明する。
【００６２】
図４は、図２に示す構成において、トランジスタＴｎ３をｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）にてなるトランジスタＴｐ１に変更したものである。詳しくは、トランジスタＴｐ１は、そのソースが電源ｖｄｄに接続され、そのドレインがインバータ回路ＩＮＶ２の入力端子に接続され、そのゲートにリセット信号ＲＳ０（ＲＳ１）の逆相信号が入力されるようになっている。このような構成に変更してもよい。
【００６３】
図５は、図４に示す構成において、トランジスタＴｎ１，Ｔｎ２をｐＭＯＳトランジスタにてなるトランジスタＴｐ２，Ｔｐ３に変更し、トランジスタＴｐ１をｎＭＯＳトランジスタにてなるＴｎ４に変更したものである。詳しくは、トランジスタＴｐ２，Ｔｐ３は直列に接続され、トランジスタＴｐ３のソースは電源ｖｄｄに接続され、トランジスタＴｐ２のドレインはインバータ回路ＩＮＶ１の入力端子に接続されている。トランジスタＴｐ２のゲートには活性列選択信号ＲＢ（ｍ）（ＲＢ（ｎ））の逆相信号が入力され、トランジスタＴｐ３のゲートには活性領域選択信号ＣＢ（ｌ）  の逆相信号が入力されるようになっている。また、トランジスタＴｎ４は、そのソースが接地（ＧＮＤ）され、そのドレインがインバータ回路ＩＮＶ１の入力端子に接続され、そのゲートにリセット信号ＲＳ０（ＲＳ１）が入力されるようになっている。このような構成に変更してもよい。
【００６４】
図６は、図２に示す構成において、トランジスタＴｎ１，Ｔｎ２をｐＭＯＳトランジスタにてなるトランジスタＴｐ２，Ｔｐ３に変更（図５と同様であるため詳細は省略）し、トランジスタＴｎ３をｐＭＯＳトランジスタにてなるＴｐ４に変更したものである。詳しくは、トランジスタＴｐ４は、そのソースが電源ｖｄｄに接続され、そのドレインがインバータ回路ＩＮＶ２の入力端子に接続され、そのゲートにリセット信号ＲＳ０（ＲＳ１）の逆相信号が入力されるようになっている。このような構成に変更してもよい。
【００６５】
図７は、活性信号生成回路１５を３つのＮＡＮＤ回路２１〜２３で構成したものである。この構成においては、ＮＡＮＤ回路２２，２３によりラッチ回路Ｌ２が構成されている。詳しくは、ＮＡＮＤ回路２２，２３の各出力端子は、それぞれ互いのＮＡＮＤ回路２３，２２の一方の入力端子に接続され、ＮＡＮＤ回路２２の他方の入力端子にはＮＡＮＤ回路２１の出力信号が入力されるようになっている。このＮＡＮＤ回路２１は、活性領域選択信号ＣＢ（ｌ）  と活性列選択信号ＲＢ（ｍ）（ＲＢ（ｎ））とを入力し、両入力がともにＨレベルのときにラッチ回路Ｌ２をセットする（Ｈレベルの信号をラッチさせる）。そして、ＮＡＮＤ回路２３の他方の入力端子には、リセット信号ＲＳ０（ＲＳ１）の逆相信号が入力されるようになっている。このような構成に変更してもよい。
【００６６】
図８は、活性信号生成回路１５を３つのＮＯＲ回路２４〜２６で構成したものである。この構成においては、ＮＯＲ回路２５，２６によりラッチ回路Ｌ３が構成され、ＮＯＲ回路２５から活性信号ＳＥＮ０（ＳＥＮ１）の逆相信号が出力されるようになっている。詳しくは、ＮＯＲ回路２５，２６の各出力端子はそれぞれ互いのＮＯＲ回路２６，２５の一方の入力端子に接続され、ＮＯＲ回路２５の他方の入力端子にはＮＯＲ回路２４の出力信号が入力されるようになっている。このＮＯＲ回路２４は、活性領域選択信号ＣＢ（ｌ）  の逆相信号と活性列選択信号ＲＢ（ｍ）（ＲＢ（ｎ））の逆相信号とを入力し、両入力（逆相信号）がともにＬレベルのときにラッチ回路Ｌ３をセットする（Ｌレベルの信号をラッチさせる）。そして、ＮＯＲ回路２６の他方の入力端子には、リセット信号ＲＳ０（ＲＳ１）が入力されるようになっている。このような構成に変更してもよい。
【００６７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）活性信号生成回路１５にラッチ回路Ｌ１を備えたことで、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数を、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）の数に依らず、メモリセルアレイ１１を区画するコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）の数に応じて、各ＳＷＤＥＣ領域１２内に１本とすることができる。これにより、ＳＷＤＥＣ領域１２内の配線数、延いては１チップ当りの活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数を削減して、チップ面積の削減を図ることができる。
【００６８】
（２）本実施形態では、活性信号生成回路１５は、３つのトランジスタＴｎ１〜Ｔｎ３とラッチ回路Ｌ１（インバータ回路ＩＮＶ１，ＩＮＶ２）とから成る極めて簡易な構成である。従って、活性信号生成回路１５を構成する素子面積が従来と比べて増大することもない。
【００６９】
（３）本実施形態では、図３に示すように活性信号ＳＥＮ０，ＳＥＮ１をセットする活性列選択信号（ｍ），（ｎ）や、活性信号ＳＥＮ０，ＳＥＮ１をリセットするリセット信号ＲＳ０，ＲＳ１はパルス制御される。従って、活性信号ＳＥＮ０，ＳＥＮ１の活性／非活性制御を簡素化することができる。
【００７０】
（４）本実施形態では、例えば図３に示すように、バンクＢＡＮＫ（０），ＢＡＮＫ（１）間で同一のコラムブロックＣＢＬＫ（ｌ）  が選択される場合には、各バンクＢＡＮＫ（０），ＢＡＮＫ（１）に共通の活性領域選択信号ＣＢ（ｌ）  が供給されることになる。従って、この場合には、バンクＢＡＮＫ（０）  とバンクＢＡＮＫ（１）  の切り替え時における活性領域選択信号ＣＢ（ｌ）  の充放電電流を削減することができる。
【００７１】
（５）本実施形態では、１チップ当りの活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数が削減されるため、低消費電力化あるいはページ長の種類を増加させるに伴い、メモリセルアレイ１１が細分化（メモリセル活性領域を小さく）される場合にもチップ面積の増大は抑止される。
【００７２】
（６）本実施形態は、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）の数を増加させても活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数が増加しないため、大容量・高速化に適した多バンク構成のデバイスに極めて有用な構成である。
【００７３】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図９に従って説明する。尚、本実施形態は、第一実施形態における活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線位置を変更するとともに、活性信号生成回路１５の配置を変更した例である。このため、図１と同様な構成部分には同一符号を付して説明する。
【００７４】
図９は、第二実施形態の半導体記憶装置を示す説明図である。
この半導体記憶装置３０において、各活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線は、それぞれ対応するコラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）のアレイ領域上を通過するように設けられている。
【００７５】
そして、活性信号生成回路１５は、前記アレイ領域上を通過する各配線の位置に対応してＳ／Ａ領域１３（センスアンプ列）内に配置されている。即ち、活性信号生成回路１５は、ＳＷＤＥＣ領域１２と交差しないＳ／Ａ領域１３内に配置され、コラムブロックＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）の各センスアンプ列内に１つずつ設けられている。
【００７６】
このように、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線位置及び活性信号生成回路１５の配置を変更した場合には、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線数を、第一実施形態に比べて、上記（式２）に示す配線数の半分（ｊ本）にすることができる。
【００７７】
また、本実施形態では、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）の配線をアレイ領域上を通過するように設けたことで、ＳＷＤＥＣ領域１２の配線を削減することができる。従って、ＳＷＤＥＣ領域１２の電源配線幅を大きくしてサブワードデコーダへの電源供給を安定して行うことが可能となる。
【００７８】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１０に従って説明する。尚、本実施形態において、上記各実施形態と同様の構成部分には同一符号を付して、その詳細な説明を省略する。
【００７９】
図１０は、第三実施形態の半導体記憶装置を示す説明図である。
半導体記憶装置４０は、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）に対応して設けられたメインワードデコーダＭＷＤＥＣ（０）〜ＭＷＤＥＣ（ｋ−１）と、メインワードデコーダ制御回路（以下、ＭＷＤＥＣ制御回路）４１とを備えている。
【００８０】
各メインワードデコーダＭＷＤＥＣ（０）〜ＭＷＤＥＣ（ｋ−１）には、ＭＷＤＥＣ制御回路４１から出力される制御信号ＭＷと、図示しないアドレスデコーダ（図示略）から出力される第１ブロック選択信号としてのロウブロック選択信号ＲＳ（０）〜ＲＳ（ｉ−１）が供給される。
【００８１】
各メインワードデコーダＭＷＤＥＣ（０）〜ＭＷＤＥＣ（ｋ−１）には、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）に展開される各Ｓ／Ａ領域１３に対応したＭＳＸ領域４２が設けられ、各ＭＳＸ領域４２には、上記各実施形態における活性信号生成回路１５と同様な構成を持つ選択信号生成回路がそれぞれ備えられている。そして、各選択信号生成回路は、制御信号ＭＷとそれぞれ対応するロウブロック選択信号ＲＳ（０）〜ＲＳ（ｉ−１）とに基づき、各活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）を生成してラッチする。
【００８２】
詳しくは、この選択信号生成回路は、例えば図２に示す活性信号生成回路１５と同様な構成であり、トランジスタＴｎ１のゲートにはロウブロック選択信号ＲＳ（ｍ）  が入力され、トランジスタＴｎ２のゲートには制御信号ＭＷが入力されるようになっている。
【００８３】
そして、選択信号生成回路は、ロウブロック選択信号ＲＳ（ｍ）  により制御信号ＭＷを取り込んでラッチ回路Ｌ１をセット（Ｈレベルの活性列選択信号ＲＢ（ｍ）  をラッチする）し、トランジスタＴｎ３に入力されるリセット信号ＲＳ０に応答してラッチ回路Ｌ１をリセットするようになっている。
【００８４】
このような構成では、ＭＷＤＥＣ制御回路４１から供給される制御信号ＭＷを各メインワードデコーダＭＷＤＥＣ（０）〜ＭＷＤＥＣ（ｋ−１）間、即ち各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）間で共有することができる。その結果、制御信号ＭＷの配線数をバンク数に依らず１本にすることができ、メインワードデコーダＭＷＤＥＣ（０）〜ＭＷＤＥＣ（ｋ−１）内の配線数を削減して、チップ面積の削減を図ることができる。
【００８５】
また、制御信号ＭＷを各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）間で共有することにより、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）の切り替え時における制御信号ＭＷの充放電電流を削減することができる。
【００８６】
また、この構成では、活性列選択信号ＲＢ（ｍ）  をセットするロウブロック選択信号ＲＳ（ｍ）  や、活性列選択信号ＲＢ（ｍ）  をリセットするリセット信号ＲＳ０はパルス制御されることにより、活性列選択信号ＲＢ（ｍ）  の活性／非活性制御を簡素化することができる。
【００８７】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１１に従って説明する。尚、本実施形態は、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）がＹ方向に展開される場合を説明するものであり、上記各実施形態と同様な構成部分には同一符号を付して説明する。
【００８８】
図１１は、第四実施形態の半導体記憶装置を示す説明図である。尚、図には、ＢＡＮＫ（０），ＢＡＮＫ（１）のみを示す。
半導体記憶装置５０において、バンクＢＡＮＫ（０），ＢＡＮＫ（１）はビット線ＢＬが展開されるＹ方向に展開され、各バンクＢＡＮＫ（０），ＢＡＮＫ（１）には、それぞれに対応したコラムブロック選択回路１６が設けられている。
【００８９】
第一実施形態と同様、ＳＷＤＥＣ領域１２とＳ／Ａ領域１３とが交差するＳＳＸ領域１４には活性信号生成回路１５（例えば図２）が設けられており、各活性信号生成回路１５は、それぞれ対応する活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）と活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）とにより活性信号を生成しラッチする。
【００９０】
ここで、本実施形態のようにバンクＢＡＮＫ（０），ＢＡＮＫ（１）がＹ方向に展開されている場合には、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）は各バンクＢＡＮＫ（０），ＢＡＮＫ（１）間で共有され、活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）は各バンクＢＡＮＫ（０），ＢＡＮＫ（１）毎に生成される。
【００９１】
従って、各ＳＳＸ領域１４の活性信号生成回路１５は、それぞれ対応する活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）により活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）を取り込んで活性信号をセットし、リセット信号に応答して活性信号をリセットするようになっている。
【００９２】
このような半導体記憶装置５０では、１チップ当りの活性列選択信号ＲＢ（０）  〜ＲＢ（ｉ−１）  の配線数は、バンク数に依らず、ロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）の数（ｉ個）及び各ロウブロックを区画するＳ／Ａ領域１３の数（本例ではブロック両側に２個所）に応じて、
ｉ×２    …（式３）
本となる。
【００９３】
即ち、本実施形態では、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）の配線数が、バンクＢＡＮＫ（０），ＢＡＮＫ（１）に依存しないため、各Ｓ／Ａ領域１３内における配線数はそれぞれ１本となる。
【００９４】
従って、本実施形態のようにバンクＢＡＮＫ（０），ＢＡＮＫ（１）がＹ方向に展開されている場合においては、Ｓ／Ａ領域１３内の配線数を削減してチップ面積の削減を図ることができ、第一実施形態で奏する効果と略同様の効果を得ることができる。
【００９５】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図１２に従って説明する。尚、本実施形態は、バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）がＹ方向に展開される場合について、第四実施形態における活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）の配線位置を変更するとともに、活性信号生成回路１５の配置を変更したものである。このため、図１１と同様な構成部分には同一符号を付して説明する。
【００９６】
図１２は、第五実施形態の半導体記憶装置を示す説明図である。尚、図には、ＢＡＮＫ（０），ＢＡＮＫ（１）のみを示す。
この半導体記憶装置６０において、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）の配線は、それぞれ対応するロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）のアレイ領域上を通過するように設けられている。
【００９７】
そして、活性信号生成回路１５は、前記アレイ領域上を通過する各配線の位置に対応してＳＷＤＥＣ領域１２（サブワードデコーダ列）内に配置されている。即ち、活性信号生成回路１５は、Ｓ／Ａ領域１３と交差しないＳＷＤＥＣ領域１２内に配置され、ロウブロックＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）内の各サブワードデコーダ列内に１つずつ設けられている。
【００９８】
このように、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）の配線位置及び活性信号生成回路１５の配置を変更した場合には、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）の配線数を、第四実施形態に比べて、上記（式３）に示す配線数の半分（ｉ本）にすることができる。
【００９９】
また、本実施形態では、活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）の配線をアレイ領域上を通過するように設けたことで、Ｓ／Ａ領域１３の配線を削減することができる。従って、Ｓ／Ａ領域１３の電源配線幅を大きくしてセンスアンプへの電源供給を安定して行うことが可能となる。
【０１００】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態における活性信号生成回路１５の構成は図２，図４〜図８に示す構成に限らない。また、第三実施形態における選択信号生成回路の構成は、図２に示す構成に限らず、図４〜図８に示す構成やその他の構成であってもよい。
【０１０１】
・第二実施形態において、活性信号生成回路１５を第一実施形態と同様にＳＳＸ領域１４に設け、Ｘ方向に沿ってアレイ領域上を通過する活性領域選択信号ＣＢ（０）〜ＣＢ（ｊ−１）をＳＳＸ領域１４内の活性信号生成回路１５に迂回させるようにしてもよい。
【０１０２】
・第五実施形態において、活性信号生成回路１５を第四実施形態と同様にＳＳＸ領域１４に設け、Ｙ方向に沿ってアレイ領域上を通過する活性列選択信号ＲＢ（０）〜ＲＢ（ｉ−１）をＳＳＸ領域１４内の活性信号生成回路１５に迂回させるようにしてもよい。
【０１０３】
・第三実施形態で説明した制御方式は、各バンクＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）がＸ方向に沿って展開されるメモリデバイスに適用可能であり、第一実施形態の半導体記憶装置１０、第二実施形態の半導体記憶装置３０の何れにも適用することができる。
【０１０４】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）  複数のバンクが備えられ、ワード線が展開されるＸ方向に区画される複数の第１ブロックと、ビット線が展開されるＹ方向に区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置の制御方法であって、
前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号と、前記各バンク内で選択されるセンスアンプ列のうち活性させるセンスアンプを前記第２ブロック毎に選択するための活性領域選択信号とに基づいて、前記第１及び第２ブロックで選択されるアレイ領域に対応したセンスアンプを活性するための活性信号を生成してラッチすることを特徴とする半導体記憶装置の制御方法。
（付記２）  前記複数のバンクは前記Ｘ方向に展開され、
前記活性列選択信号をバンク毎に生成し、前記活性領域選択信号をバンク間で共有したことを特徴とする付記１記載の半導体記憶装置の制御方法。
（付記３）  前記活性列選択信号により前記活性領域選択信号を取り込んで前記活性信号をセットし、前記バンク毎の非選択制御を行うリセット信号により前記活性信号をリセットすることを特徴とする付記２記載の半導体記憶装置の制御方法。
（付記４）  前記活性列選択信号及び前記リセット信号はパルス制御されることを特徴とする付記３記載の半導体記憶装置の制御方法。
（付記５）  前記複数のバンクは前記Ｙ方向に展開され、
前記活性列選択信号をバンク間で共有し、前記活性領域選択信号をバンク毎に生成したことを特徴とする付記１記載の半導体記憶装置の制御方法。
（付記６）  前記活性領域選択信号により前記活性列選択信号を取り込んで前記活性信号をセットし、前記バンク毎の非選択制御を行うリセット信号により前記活性信号をリセットすることを特徴とする付記５記載の半導体記憶装置の制御方法。
（付記７）  前記活性領域選択信号及び前記リセット信号はパルス制御されることを特徴とする付記６記載の半導体記憶装置の制御方法。
（付記８）  複数のバンクと各バンクに対応して設けられる複数のメインワードデコーダとが備えられ、ワード線が展開されるＸ方向に区画される複数の第１ブロックと、ビット線が展開されるＹ方向に区画される複数の第２ブロックとにより、前記各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置の制御方法であって、
前記第１ブロックを選択する第１ブロック選択信号と、前記メインワードデコーダを制御する制御信号とに基づいて、前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号を生成してラッチすることを特徴とする半導体記憶装置の制御方法。
（付記９）  前記複数のバンクと前記複数のメインワードデコーダは前記Ｘ方向にそれぞれ展開され、
前記制御信号をバンク間で共有し、前記第１ブロック選択信号をバンク毎に生成したことを特徴とする付記８記載の半導体記憶装置の制御方法。
（付記１０）  前記第１ブロック選択信号により前記制御信号を取り込んで前記活性列選択信号をセットし、前記バンク毎の非選択制御を行うリセット信号により前記活性列選択信号をリセットすることを特徴とする付記８又は９記載の半導体記憶装置の制御方法。
（付記１１）  前記第１ブロック選択信号及び前記リセット信号はパルス制御されることを特徴とする付記１０記載の半導体記憶装置の制御方法。
（付記１２）  複数のバンクが備えられ、センスアンプ列が形成されるセンスアンプ領域で区画される複数の第１ブロックと、サブワードデコーダが形成されるサブワードデコーダ領域で区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置であって、
前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号と、それによって選択されるセンスアンプ列のうち活性させるセンスアンプを前記第２ブロック毎に選択するための活性領域選択信号とに基づいて、前記第１及び第２ブロックで選択されるアレイ領域に対応したセンスアンプを活性するための活性信号を生成してラッチする活性信号生成回路を備えたことを特徴とする半導体記憶装置。
（付記１３）  前記活性信号生成回路は、前記センスアンプ領域と前記サブワードデコーダ領域とが交差するクロス領域に配置されることを特徴とする付記１２記載の半導体記憶装置。
（付記１４）  前記活性列選択信号の配線は前記センスアンプ領域に設けられ、前記活性領域選択信号の配線は前記サブワードデコーダ領域に設けられることを特徴とする付記１３記載の半導体記憶装置。
（付記１５）  前記活性信号生成回路は、前記サブワードデコーダ領域と交差しないセンスアンプ領域に配置されることを特徴とする付記１２記載の半導体記憶装置。
（付記１６）  前記活性列選択信号の配線は前記センスアンプ領域に設けられ、前記活性領域選択信号の配線は前記サブワードデコーダ領域に沿って前記アレイ領域上を通過するように設けられることを特徴とする付記１５記載の半導体記憶装置。
（付記１７）  前記活性信号生成回路は、前記センスアンプ領域と交差しないサブワードデコーダ領域に配置されることを特徴とする付記１２記載の半導体記憶装置。
（付記１８）  前記活性列選択信号の配線は前記センスアンプ領域に沿って前記アレイ領域上を通過するように設けられ、前記活性領域選択信号の配線は前記サブワードデコーダ領域に設けられることを特徴とする付記１７記載の半導体記憶装置。
（付記１９）  複数のバンクと各バンクに対応して設けられる複数のメインワードデコーダとが備えられ、センスアンプ列が形成されるセンスアンプ領域で区画される複数の第１ブロックと、サブワードデコーダが形成されるサブワードデコーダ領域で区画される複数の第２ブロックとにより、各バンク内のメモリセルアレイが複数のアレイ領域に分割される半導体記憶装置であって、
前記第１ブロックを選択する第１ブロック選択信号と、前記メインワードデコーダを制御する制御信号とに基づいて、前記各バンク内に展開される複数のセンスアンプ列のうち活性させるセンスアンプ列を前記第１ブロック毎に選択するための活性列選択信号を生成してラッチする選択信号生成回路を備えたことを特徴とする半導体記憶装置。
（付記２０）  前記選択信号生成回路は、前記制御信号が供給されるメインワードデコーダ内に配置され、前記センスアンプ領域に対応して設けられていることを特徴とする付記１９記載の半導体記憶装置。
【０１０５】
【発明の効果】
以上詳述したように、本発明によればチップ面積を削減することのできる半導体記憶装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態の半導体記憶装置を示す説明図である。
【図２】第一実施形態の活性信号生成回路を示す回路図である。
【図３】図２の活性信号生成回路の動作波形図である。
【図４】別の活性信号生成回路を示す回路図である。
【図５】別の活性信号生成回路を示す回路図である。
【図６】別の活性信号生成回路を示す回路図である。
【図７】別の活性信号生成回路を示す回路図である。
【図８】別の活性信号生成回路を示す回路図である。
【図９】第二実施形態の半導体記憶装置を示す説明図である。
【図１０】第三実施形態の半導体記憶装置を示す説明図である。
【図１１】第四実施形態の半導体記憶装置を示す説明図である。
【図１２】第五実施形態の半導体記憶装置を示す説明図である。
【図１３】従来の半導体記憶装置を示す説明図である。
【図１４】従来の活性信号生成回路を示す回路図である。
【図１５】図１４の活性信号生成回路の動作波形図である。
【符号の説明】
ＢＡＮＫ（０）〜ＢＡＮＫ（ｋ−１）    バンク
ＲＢＬＫ（０）〜ＲＢＬＫ（ｉ−１）    第１ブロックとしてのロウブロック
ＣＢＬＫ（０）〜ＣＢＬＫ（ｊ−１）    第２ブロックとしてのコラムブロック
ＭＷＤＥＣ（０）〜ＭＷＤＥＣ（ｋ−１）  メインワードデコーダ
ＲＢ（０）〜ＲＢ（ｉ−１）    活性列選択信号
ＲＳ（０）〜ＲＳ（ｉ−１）    第１ブロック選択信号としてのロウブロック選択信号
ＣＢ（０）〜ＣＢ（ｊ−１）    活性領域選択信号
ＭＷ  制御信号
ＷＬ  ワード線
ＢＬ  ビット線
ＡＲ０，ＡＲ１  アレイ領域
ＳＥＮ０，ＳＥＮ１  活性信号
ＲＳ０，ＲＳ１  リセット信号
１０，３０，４０，５０，６０  半導体記憶装置
１１  メモリセルアレイ
１２  サブワードデコーダ領域（ＳＷＤＥＣ領域）
１３  センスアンプ領域（Ｓ／Ａ領域）
１４  クロス領域（ＳＳＸ領域）
１５  活性信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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