(57)【要約】【課題】チップサイズを増大させることなくＳＲＡＭのメモリセルのソフトエラーに対する耐性を向上する。【解決手段】酸化シリコン膜１７３、窒化シリコン膜１７２および酸化シリコン膜１７０を穿孔して形成された深いスルーホール１７９、１８０内に、ＴｉＮ膜１８１Ａを下部電極とし、窒化シリコン膜１８１Ｂを容量絶縁膜とし、ＴｉＮ膜１８１Ｃを上部電極とする容量素子Ｃを形成し、この容量素子ＣをＳＲＡＭのメモリセルにおける蓄積ノードと電源電圧線との間、蓄積ノードと基準電圧線との間もしくは蓄積ノード間に接続する。【選択図】    図８９
2004253730.tif 000002
【特許請求の範囲】
【請求項１】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記第１容量素子の上部には前記第１および第２の負荷用ＭＩＳＦＥＴと電気的に接続する電源電圧線と、前記第１および第２の駆動用ＭＩＳＦＥＴと電気的に接続する基準電圧線とが形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第１開口部は、前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達していることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記第２導電性膜は前記第１絶縁膜上に延在し、前記第２導電性膜よりも上部に形成された導電層と前記第１絶縁膜上にて接続されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記第１および第２の負荷用ＭＩＳＦＥＴは、前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれよりも上部に形成され、前記第１の負荷用ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第２の負荷用ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１絶縁膜は、前記第１および第２の負荷用ＭＩＳＦＥＴを覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記半導体基板の主面上の第１領域に前記メモリセルが形成され、前記半導体基板の主面上の第２領域に電源回路が形成され、前記第２領域における前記第１絶縁膜に形成された第２開口部には、前記第２開口部の側壁および底部に沿って形成された前記第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された前記第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された前記第２導電性膜を上部電極とする第２容量素子が形成され、前記電源回路は前記メモリセルに動作電圧を供給し、前記第２容量素子は前記動作電圧と接地電位との間に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、前記第１開口部および前記第２開口部の少なくとも一方の底部は、前記第１絶縁膜の下層に形成された第３絶縁膜に達し、前記第１導電性膜および前記第２導電性膜はそれぞれ前記第１絶縁膜上に延在し、前記第１絶縁膜よりも上部に形成された導電層とそれぞれ前記第１絶縁膜上にて接続されていることを特徴とする半導体集積回路装置。
【請求項７】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルと、電源回路とを有する半導体集積回路装置であって、
前記半導体基板の主面上の第１領域に前記メモリセルが形成され、前記半導体基板の主面上の第２領域に前記電源回路が形成され、
前記半導体基板上に第１絶縁膜が形成され、
前記第２領域における前記第１絶縁膜に形成された第２開口部には、前記第２開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第２容量素子が形成され、
前記電源回路は前記メモリセルに動作電圧を供給し、前記第２容量素子は前記動作電圧と接地電位との間に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、前記第２開口部の底部は、前記第１絶縁膜の下層に形成された第３絶縁膜に達し、前記第１導電性膜および前記第２導電性膜はそれぞれ前記第１絶縁膜上に延在し、前記第１絶縁膜よりも上部に形成された導電層とそれぞれ前記第１絶縁膜上にて接続されていることを特徴とする半導体集積回路装置。
【請求項９】
半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第２開口部とを有し、
前記第２開口部の側壁および底部には、前記第２開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする容量素子が形成され、前記容量素子はアナログ回路を形成することを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、前記第１開口部の底部は前記第１絶縁膜の下層に形成された第３絶縁膜に達し、前記第１導電性膜および前記第２導電性膜はそれぞれ前記第１絶縁膜上に延在し、前記第１絶縁膜よりも上部に形成された導電層とそれぞれ前記第１絶縁膜上にて接続されていることを特徴とする半導体集積回路装置。
【請求項１１】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとを形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜に第１開口部を形成する工程、
（ｃ）前記第１開口部の側壁および底部に第１導電性膜を形成し、前記第１導電性膜を介して前記第１の駆動用ＭＩＳＦＥＴのドレインと前記第１の負荷用ＭＩＳＦＥＴのドレインと前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第１導電性膜を介して前記第２の駆動用ＭＩＳＦＥＴのドレインと前記第２の負荷用ＭＩＳＦＥＴのドレインと前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第２の蓄積ノードを形成する工程、
（ｄ）前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする第１容量素子を形成する工程、
（ｅ）前記第１容量素子の上部に電源電圧線および基準電圧線を形成する工程、を含み、前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記（ｂ）工程は、
（ｂ１）前記第１絶縁膜に第３開口部を形成する工程、
（ｂ２）前記第３開口部の内部を含む前記第１絶縁膜に第３導電性膜を堆積し、前記第２開口部に前記第３導電性膜を埋め込む工程、
（ｂ３）前記第３開口部の外部の前記第３導電性膜を除去し、前記第３開口部内に前記第３導電性膜を残す工程、
を含み、前記（ｂ１）〜（ｂ３）工程は、前記第１開口部を形成する前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１１記載の半導体集積回路装置の製造方法において、前記第１開口部は前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達するように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程は、
（ｄ１）前記第２導電性膜を前記第１絶縁膜上に延在するようにパターニングする工程、
（ｄ２）前記第１絶縁膜上に第４絶縁膜を形成する工程、
（ｄ３）前記第４絶縁膜を穿孔し、前記第１絶縁膜上に延在する前記第２導電性膜に達する接続孔を形成する工程、
（ｄ４）前記接続孔内に導電層を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１１記載の半導体集積回路装置の製造方法において、
前記第１の負荷用ＭＩＳＦＥＴは、半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２の負荷用ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部に前記ゲート絶縁膜を介して形成されたゲート電極とを有し、
（ｆ）前記第１および第２の転送用ＭＩＳＦＥＴと前記第１および第２の駆動用ＭＩＳＦＥＴの上部に、前記第２の駆動用ＭＩＳＦＥＴの前記ゲート電極と、前記第１の駆動用ＭＩＳＦＥＴのドレインとを電気的に接続する第１中間導電層を形成し、前記第１の駆動用ＭＩＳＦＥＴの前記ゲート電極と、前記第２の駆動用ＭＩＳＦＥＴのドレインとを電気的に接続する第２中間導電層を形成する工程、
（ｇ）前記第１および第２中間導電層の上部に絶縁膜を介して第１および第２ゲート引き出し電極を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第１および第２ゲート引き出し電極の上部に前記第１および第２積層体を形成することによって、前記第１積層体に形成された第１縦型ＭＩＳＦＥＴのドレインと前記第１中間導電層とを電気的に接続し、前記第２積層体に形成された第２縦型ＭＩＳＦＥＴのドレインと前記第２中間導電層とを電気的に接続する工程、
（ｉ）前記第１積層体の側壁部に前記ゲート絶縁膜を介して形成された前記第１の負荷用ＭＩＳＦＥＴの前記ゲート電極と前記第１ゲート引き出し電極とを電気的に接続し、前記第２積層体の側壁部に前記ゲート絶縁膜を介して形成された前記第２縦型ＭＩＳＦＥＴの前記ゲート電極と前記第２ゲート引き出し電極とを電気的に接続する工程、
（ｊ）前記第１積層体の側壁部に前記ゲート絶縁膜を介して形成された前記第１縦型ＭＩＳＦＥＴの前記ゲート電極と前記第１ゲート引き出し電極とを電気的に接続し、前記第２積層体の側壁部に前記ゲート絶縁膜を介して形成された前記第２縦型ＭＩＳＦＥＴのゲート電極と前記第２ゲート引き出し電極とを電気的に接続する工程、
（ｋ）前記第１ゲート引き出し電極の上部に、前記第１ゲート引き出し電極と前記第２中間導電層とに接するように前記第１開口部を形成し、前記第２ゲート引き出し電極と前記第１中間導電層とに接するように他の前記第１開口部を形成する工程、
（ｌ）前記第１開口部の側壁および底部に前記第１導電性膜を形成し、前記第１導電性膜を介して前記第１ゲート引き出し電極と前記第２中間導電層とを電気的に接続し、前記第１導電性膜を介して前記第２ゲート引き出し電極と前記第１中間導電層とを電気的に接続する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１１記載の半導体集積回路装置の製造方法において、前記半導体基板の主面上の第１領域に前記メモリセルを形成し、前記半導体基板の主面上の第２領域に前記メモリセルに動作電圧を供給する電源回路を形成し、
（ｆ）前記第２領域の前記第１絶縁膜に第２開口部を形成する工程、
（ｇ）前記第２開口部の側壁および底部に沿って前記第１導電性膜を形成し、前記第２開口部内の前記第１導電性膜上に前記第２絶縁膜を形成し、前記第２開口部内の前記第２絶縁膜上に前記第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とし、前記電源回路および前記メモリセルと接地電位との間に電気的に接続される第２容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルと、前記メモリセルに動作電圧を供給する電源回路とを有する半導体集積回路装置の製造方法であって、
半導体基板の主面上の第１領域に前記メモリセルを形成し、前記半導体基板の主面上の第２領域に前記電源回路を形成し、
（ａ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第２領域の前記第１絶縁膜に第２開口部を形成する工程、
（ｃ）前記第２開口部の側壁および底部に沿って第１導電性膜を形成し、前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とし、前記動作電圧と接地電位との間に電気的に接続される第２容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、前記（ｂ）工程は、
（ｂ１）前記第１絶縁膜に第３開口部を形成する工程、
（ｂ２）前記第３開口部の内部を含む前記第１絶縁膜に第３導電性膜を堆積し、前記第２開口部に前記第３導電性膜を埋め込む工程、
（ｂ３）前記第３開口部の外部の前記第３導電性膜を除去し、前記第３開口部内に前記第３導電性膜を残す工程、
を含み、前記（ｂ１）〜（ｂ３）工程は、前記第２開口部を形成する前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第２開口部を形成する工程、
（ｃ）前記第２開口部の側壁および底部に沿って第１導電性膜を形成し、前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする容量素子を形成する工程、
を含み、前記容量素子を用いてアナログ回路を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１９記載の半導体集積回路装置の製造方法において、
（ｂ１）前記第１絶縁膜に第３開口部を形成する工程、
（ｂ２）前記第３開口部の内部を含む前記第１絶縁膜に第３導電性膜を堆積し、前記第２開口部に前記第３導電性膜を埋め込む工程、
（ｂ３）前記第３開口部の外部の前記第３導電性膜を除去し、前記第３開口部内に前記第３導電性膜を残す工程、
を含み、前記（ｂ１）〜（ｂ３）工程は、前記第２開口部を形成する前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された複数の第２開口部とを有し、
前記複数の第２開口部の側壁および底部には、前記第２開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記複数の第２開口部内において前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする容量素子が形成されたことを特徴とする半導体集積回路装置。
【請求項２２】
請求項２１記載の半導体集積回路装置において、前記第１絶縁膜には複数の配線溝が形成され、前記配線溝に配線が形成されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、キャパシタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、電源が印加状態であればリフレッシュ動作が不要な、随時書き込みおよび読み出しが可能なＲＡＭであり、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とで構成される。また、そのフリップフロップ回路は、たとえば一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。
【０００３】
このようなメモリセルにおいては、たとえばα線等によるソフトエラーが問題となっている。これは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線がメモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。このα線対策のために、メモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、情報蓄積部の容量を増加させる方法が検討されている。
【０００４】
また、メモリセルのスケーリングが進み、動作電圧が低下することによって、メモリセル自体が保有する容量値が減少し、情報を破壊するソフトエラーがより発生しやすくなることが懸念されている。
【０００５】
たとえば、情報を記憶するフリップフロップ回路の入出力端子を交差結合する２本の配線の間にて、容量電極となる２層の金属膜およびこれらの間に介在する薄い絶縁膜を新たに追加することによって容量を形成し、メモリセルの蓄積ノードの容量を増加させ、ソフトエラー耐性の低下を防ぐ技術がある（たとえば、特許文献１参照）。
【０００６】
【特許文献１】
特開平９−３６２５２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、メモリセルの高集積化に伴う微細化および半導体チップ（以下、単にチップという）サイズの縮小化が進むと、容量を形成することができる領域も小さくなる。従って、情報蓄積部の容量を増加させることに限界が生じてくる。
【０００８】
すなわち、情報を記憶するフリップフロップ回路の入出力端子を交差結合する２本の配線の間にて、容量電極となる２層の金属層およびこれらの間に介在する薄い絶縁膜を新たに追加することによって容量を形成する方法の場合、容量を平面的に形成することとなり、容量を増加させるためには平面的に大きな面積が必要となる。そのため、チップサイズの縮小化を阻害してしまうことになる。
【０００９】
本発明の目的は、半導体集積回路装置の特性を向上できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明の半導体集積回路装置は、一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成され、前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達する第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記第１容量素子の上部には前記第１および第２の負荷用ＭＩＳＦＥＴと電気的に接続する電源電圧線と、前記第１および第２の駆動用ＭＩＳＦＥＴと電気的に接続する基準電圧線とが形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続されたものである。
【００１３】
また、上記の半導体集積回路装置は、たとえば以下の（ａ）〜（ｅ）工程を含む工程によって製造される。
（ａ）半導体基板の主面に前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとを形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜に前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達する第１開口部を形成する工程、
（ｃ）前記第１開口部の側壁および底部に第１導電性膜を形成し、前記第１導電性膜を介して前記第１の駆動用ＭＩＳＦＥＴのドレインと前記第１の負荷用ＭＩＳＦＥＴのドレインと前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第１導電性膜を介して前記第２の駆動用ＭＩＳＦＥＴのドレインと前記第２の負荷用ＭＩＳＦＥＴのドレインと前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第２の蓄積ノードを形成する工程、
（ｄ）前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする第１容量素子を形成する工程、
（ｅ）前記第１容量素子の上部に電源電圧線および基準電圧線を形成する工程。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１〜図３は、本実施の形態１の半導体集積回路装置であるＳＲＡＭのメモリセルの等価回路図を示したものである。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２から形成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで形成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで形成されている。
【００１６】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１はインバータＩＮＶ１を形成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２はインバータＩＮＶ２を形成している。これら一対のインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ１、Ｂ１）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を形成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ１）は、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に接続され、他方の入出力端子（蓄積ノードＢ１）は、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に接続されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ１のドレイン、負荷用ＭＩＳＦＥＴＱｐ１のドレイン、駆動用ＭＩＳＦＥＴＱｄ２のゲート、負荷用ＭＩＳＦＥＴＱｐ２のゲートは互いに電気的に接続され、蓄積ノードＡ１を構成する。また、駆動用ＭＩＳＦＥＴＱｄ２のドレイン、負荷用ＭＩＳＦＥＴＱｐ２のドレイン、駆動用ＭＩＳＦＥＴＱｄ１のゲート、負荷用ＭＩＳＦＥＴＱｐ１のゲートは互いに電気的に接続され、蓄積ノードＢ１を構成する。
【００１７】
また、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの他方はデータ線／ＤＬに接続されている。フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース）は電源電圧Ｖｃｃに接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（接地（基板）電位）Ｖｓｓに接続されている。電源電圧Ｖｃｃは基準電圧Ｖｓｓよりも高い電位（Ｖｃｃ＞Ｖｓｓ）である。
【００１８】
上記回路においては、蓄積ノードＡ１、Ｂ１と電源電圧Ｖｃｃとの間（図１参照）、蓄積ノードＡ１、Ｂ１と基準電圧Ｖｓｓとの間（図２参照）もしくは蓄積ノードＡ１、Ｂ１間（図３参照）に容量素子Ｃが接続されている。このような容量素子Ｃを配置することにより、メモリセルＭＣの蓄積ノードＡ１、Ｂ１の容量を増加させ、α線等によるソフトエラー耐性の低下を防ぐことができる。
【００１９】
上記回路は、一方のインバータＩＮＶ１の蓄積ノードＡ１が高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮとなり、他方のインバータＩＮＶ２の蓄積ノードＢ１が低電位（“Ｌ”）となる。従って、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡ１の高電位（“Ｈ”）が保持される。すなわち、一対のインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ１、Ｂ１の状態が保持され、電源電圧が印加されている間情報が保存される。
【００２０】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲートにはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）である時には、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ１、Ｂ１の電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００２１】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ１、Ｂ１に伝達する。
【００２２】
次に、上記のような本実施の形態１のＳＲＡＭの製造方法を図４〜図１７を用いて説明する。なお、図４〜図１７においては、本実施の形態１のＳＲＡＭの製造工程をわかりやすくするために、平面図であってもハッチングを付す場合がある。
【００２３】
まず、図４および図５に示すように、半導体基板（以下、単に基板と記す）１の主面（素子形成面）に素子分離部２を形成する。図４は、メモリセル約１個分の領域を示す基板１の平面図であり、図５は図４のＡ−Ａ線に沿った断面に対応する断面図である。
【００２４】
この素子分離部２は、たとえば以下のようにして形成することができる。まず、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１の主面をエッチングし溝部を形成する。次に、基板１を約１０００℃で熱酸化することによって、溝部の内壁に薄い酸化シリコン膜（図示は省略）を形成する。この酸化シリコン膜は、溝部の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝部の内部に埋め込まれる酸化シリコン膜と基板１との界面に生じるストレスを緩和するために形成するものである。続いて、溝部の内部を含む基板１上に絶縁膜としてたとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜３を堆積する。次いで、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜３を研磨し、溝部内に酸化シリコン膜３を残すことによって、素子分離部２を形成する。
【００２５】
次に、基板１にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））およびｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン打ち込みした後、基板１に熱処理を施すことによってその不純物を拡散させ、基板１にｐ型ウェル４およびｎ型ウェル５を形成する。この時、基板１には、２つのｐ型ウェル４および２つのｎ型ウェル５の主表面である活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成され、これらの活性領域は上記素子分離部２で囲まれる。
【００２６】
また、追って詳細に説明するが、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）のうち、ｎチャネル型ＭＩＳＦＥＴから形成される転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１は活性領域Ａｐ１（ｐ型ウェル３）上に形成され、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２は活性領域Ａｐ１（ｐ型ウェル３）上に形成される。一方、ｐチャネル型ＭＩＳＦＥＴから形成される負荷用ＭＩＳＦＥＴＱｐ２は活性領域Ａｎ１（ｎ型ウェル４）上に形成され、負荷用ＭＩＳＦＥＴＱｐ１は活性領域Ａｎ２（ｎ型ウェル４）上に形成される。図４に示すように、第１方向において、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１と、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２との間に、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２が配置され、夫々のＭＩＳＦＥＴのチャネル長は第１方向に交差する第２方向の幅で規定される。
【００２７】
次に、たとえばフッ酸系の洗浄液を用いて基板１（ｐ型ウェル４およびｎ型ウェル５）の表面をウェット洗浄した後、基板１に熱処理を施すことによってｐ型ウェル４およびｎ型ウェル５のそれぞれの表面にゲート絶縁膜として作用する清浄なゲート酸化膜７を形成する。
【００２８】
続いて、たとえばＣＶＤ法にて基板１上に導電膜として膜厚１００ｎｍ程度の低抵抗の多結晶シリコン膜をＣＶＤ法で堆積する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその多結晶シリコン膜をエッチングすることにより、多結晶シリコン膜からなるゲート電極８を形成する。この時、活性領域Ａｐ１上には、後の工程で形成される転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のそれぞれのゲート電極８が形成される。また、活性領域Ａｐ２上には、後の工程で形成される転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２のそれぞれのゲート電極８が形成される。また、活性領域Ａｎ１上には後の工程で形成される負荷用ＭＩＳＦＥＴＱｐ２のゲート電極８が形成され、活性領域Ａｎ２上には後の工程で形成される負荷用ＭＩＳＦＥＴＱｐ１のゲート電極８が形成される（図６参照）。これらのゲート電極は、それぞれ図６中のＡ−Ａと直交する方向（第１方向）に延在して形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極８と駆動用ＭＩＳＦＥＴＱｄ１のゲート電極８とは一体に構成されて共通となり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極８および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極８とは一体に構成されて共通となる。
【００２９】
次に、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）法によって異方的にエッチングすることによって、ゲート電極８の側壁にサイドウォールスペーサ９を形成する。続いて、ｐ型ウェル４上のゲート電極８の両側にｎ型の導電型を有する不純物（たとえばＰ）を注入することによって駆動用ＭＩＳＦＥＴＱｄおよび転送用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン（図示は省略））を形成し、また、ｎ型ウェル４上にｐ型の導電型を有する不純物（たとえばＢ）を注入することによって負荷用ＭＩＳＦＥＴＱｐのｐ型半導体領域（ソース、ドレイン）１０を形成する。なお、サイドウォールスペーサ９の形成前に低濃度のｎ型半導体領域およびｐ型半導体領域を形成し、サイドウォールスペーサ９の形成後に高濃度のｎ型半導体領域およびｐ型半導体領域を形成することによってＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成してもよい。ここまでの工程により、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が完成する。
【００３０】
続いて、基板１の表面を洗浄した後、基板１上に、スパッタリング法によりＣｏ膜およびＴｉ膜を順次堆積する。次いで、基板１に熱処理を施し、ｎ型半導体領域、ｐ型半導体領域１０およびゲート電極８上に、シリサイド層としてＣｏＳｉ２層１２を形成する。本実施の形態１においては、このようなＣｏＳｉ２層１２を形成する手段を例示するが、ＣｏＳｉ２層１２を形成する代わりに、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｔｉ（チタン）またはＴａ（タンタル）などを用いて、ＮｉＳｉｘ層、ＷＳｉｘ層、ＭｏＳｉｘ層、ＴｉＳｉｘ層、ＴａＳｉｘ層などの高融点金属シリサイド層を形成してもよい。
【００３１】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、基板１に熱処理を施し、ＣｏＳｉ２層１２を低抵抗化する。
【００３２】
次に、たとえばＣＶＤ法で基板１上に膜厚５０ｎｍ程度の窒化シリコン膜１７を堆積する。なお、窒化シリコン膜１７は、後述するコンタクトホールの形成時のエッチングストッパー層としての役割を果たす。
【００３３】
続いて、窒化シリコン膜１７の上部に層間絶縁膜としてたとえばＰＳＧ（Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（第１絶縁膜）２０を塗布し、熱処理を行い、平坦化する。次いで、このＰＳＧ膜２０上にプラズマＣＶＤ法により酸化シリコン膜（第１絶縁膜）２１を堆積する。また、ＰＳＧ膜２０の堆積を省略し、酸化シリコン膜２１を窒化シリコン膜１７の上部に堆積した後、酸化シリコン膜２１の表面をＣＭＰ法で研磨してその表面を平坦化する手段を用いてもよい。次いで、酸化シリコン膜２１上に、たとえばＣＶＤ法で窒化シリコン膜２２を堆積する。
【００３４】
次に、図６に示すように、フォトレジスト膜（図示は省略）をマスクとしたエッチングにより、窒化シリコン膜２２をパターニングする。続いて、そのフォトレジスト膜を除去した後、残った窒化シリコン膜２２をマスクとして酸化シリコン膜２１およびＰＳＧ膜２０を順次エッチングすることにより開孔部を形成する。次いで、窒化シリコン膜２２およびその開孔部の底部に現れた窒化シリコン膜１７をエッチングすることにより、ｎ型半導体領域およびｐ型半導体領域１０上および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極８上にコンタクトホール（第３開口部）２５を形成する。
【００３５】
続いて、たとえばスパッタリング法により、コンタクトホール２５の内部を含む酸化シリコン膜２１上にバリア膜としてたとえば膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、５００〜７００℃で１分間熱処理を施す。次いで、ＣＶＤ法により酸化シリコン膜２１およびバリア膜上に導電膜としてたとえばＷ膜（第３導電性膜）を堆積し、そのＷ膜でコンタクトホール２５を埋め込む。次いで、エッチバック法もしくはＣＭＰ法によって酸化シリコン膜２１上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去し、コンタクトホール２５内にＷ膜、ＴｉＮ膜およびＴｉ膜を残す。これにより、コンタクトホール２５内にＴｉＮ膜およびＴｉ膜をバリア膜としＷ膜を主導電層とするプラグ２６を形成する。次いで、基板１上に窒化シリコン膜２７を堆積する。
【００３６】
次に、図７に示すように、フォトレジスト膜ＲＥＳＩ１をマスクとして窒化シリコン膜２７、酸化シリコン膜２１およびＰＳＧ膜２０をエッチングし、続いて窒化シリコン膜１７をドライエッチングすることによって、ｎ型半導体領域およびｐ型半導体領域１０上に配線溝３１を形成する。このような配線溝（第１開口部）３１は、１つのメモリセル中にて２つ形成され、一方の配線溝３１は、第１方向において、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、第２方向に屈曲して駆動用ＭＩＳＦＥＴＱｄ２のゲート電極８上まで延在している。また、他方の配線溝３１は、第１方向において、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、第２方向に屈曲して駆動用ＭＩＳＦＥＴＱｄ１のゲート電極８上まで延在している。なお、このような平面パターンがＬ字状の配線溝３１の延在を示す平面図は、図９以降で示す。
【００３７】
次に、上記フォトレジスト膜ＲＥＳＩ１を除去した後、図８に示すように、配線溝３１内を含む基板１上に、たとえばスパッタリング法によって膜厚５０ｎｍ程度の窒化チタン（ＴｉＮ）膜（第１導電性膜）３２を堆積する。続いて、たとえばＣＶＤ法によってその窒化チタン（ＴｉＮ）膜３２上に膜厚１０ｎｍ〜２０ｎｍ程度の窒化シリコン膜（第２絶縁膜）３３を堆積する。さらに続いて、たとえばスパッタリング法によってその窒化シリコン膜３３上に膜厚５０ｎｍ程度の窒化チタン（ＴｉＮ）膜（第２導電性膜）３４を堆積する。次いで、たとえばＣＶＤ法によってその窒化チタン（ＴｉＮ）膜３４上にＷ膜３５を堆積し、配線溝３１を窒化チタン（ＴｉＮ）膜３２、窒化シリコン膜３３、Ｗ膜３５で埋め込む。
【００３８】
次に、図９および図１０に示すように、たとえば窒化シリコン膜２７を研磨終点としたＣＭＰ法による研磨により窒化シリコン膜２７上のＷ膜３５、窒化チタン膜３４、窒化シリコン膜３３および窒化チタン膜３２を除去する。これにより、配線溝３１内に窒化チタン膜３２を下部電極とし、窒化シリコン膜３３を容量絶縁膜とし、窒化チタン膜３４を上部電極とする容量素子（第１容量素子）Ｃ（図１〜図３も参照）と、Ｗ膜３５からなる配線３６とを形成することができる。すなわち、容量素子Ｃの下部電極（窒化チタン膜３２）は、配線溝３１内の底部および側壁全周にわたって形成されるとともに、配線溝３１内の底部および側壁全周において、容量素子Ｃの誘電体膜（窒化シリコン膜３３）を介して、容量素子Ｃの上部電極（窒化チタン膜３４）との間で容量を構成する。これにより、配線溝３１の底部および側壁全周を容量面積として用いることが出来るので、容量値を向上することができる。
【００３９】
このような本実施の形態１の容量素子Ｃにおいては、窒化チタン膜３２は、容量素子Ｃの下部電極（窒化チタン膜３２）となるばかりでなく、駆動用ＭＩＳＦＥＴＱｄ２（または駆動用ＭＩＳＦＥＴＱｄ１）および負荷用ＭＩＳＦＥＴＱｐ２（または負荷用ＭＩＳＦＥＴＱｐ１）のそれぞれのゲート電極と、駆動用ＭＩＳＦＥＴＱｄ１（または駆動用ＭＩＳＦＥＴＱｄ２）および負荷用ＭＩＳＦＥＴＱｐ１（または負荷用ＭＩＳＦＥＴＱｐ２）のそれぞれのドレイン領域と、蓄積ノードＡ１（または蓄積ノードＢ１）とを電気的に接続する配線（局所配線）としても機能させることができる。これにより、メモリセルサイズを増大させずに、容量素子Ｃの容量値を向上することができる。また、窒化チタン膜３４は、Ｗ膜３５から形成された配線３６のバリアメタル膜としても機能させることができる。また、このような配線３６を介して、負荷用ＭＩＳＦＥＴＱｐ１のドレインと駆動用ＭＩＳＦＥＴＱｄ１のドレインとを電気的に接続し、負荷用ＭＩＳＦＥＴＱｐ２のドレインと駆動用ＭＩＳＦＥＴＱｄ２のドレインとを電気的に接続することができる。なお、図９中においては、各部材の位置関係をわかりやすくするために、プラグ２６および配線３６（容量素子Ｃ）をハッチングを付して示してある。
【００４０】
このように、容量素子Ｃを配線溝３１の底部および側壁全周を利用して形成することにより、本実施の形態１のＳＲＡＭのメモリセル面積を大きくすることなく、ＳＲＡＭのメモリセルＭＣ（図１〜図３参照）にα線等によるソフトエラー耐性の低下を防ぐための容量を付加することが可能となる。すなわち、ソフトエラー耐性の低下を防ぐための容量をＳＲＡＭのメモリセルＭＣに付加した場合でも、本実施の形態１のＳＲＡＭのメモリセルＭＣを有するチップのサイズが大きくなってしまうことを抑制することができる。
【００４１】
たとえば配線溝３１が形成されたＰＳＧ膜２０、酸化シリコン膜２１またはその両方の膜厚を厚くし、容量素子の上部電極および下部電極の面積を増大することによって容量素子Ｃの容量値を増大し、より高いソフトエラー耐性を実現することができる。また、容量素子Ｃの容量絶縁膜として、窒化シリコン膜３３の代わりに窒化シリコン膜３３より比誘電率の高い絶縁膜（たとえば酸化タンタル膜など）を用いることによっても、容量素子Ｃの容量値を増大し、より高いソフトエラー耐性を実現することもできる。
【００４２】
続いて、図１１に示すように、たとえばＣＭＰ法による研磨によって酸化シリコン膜２１上の窒化シリコン膜２７を除去する。
【００４３】
次に、図１２および図１３に示すように、基板１上に酸化シリコン膜を堆積することによって層間絶縁膜３８を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその層間絶縁膜３８をエッチングし、プラグ２６に達するコンタクトホール３９および配線３６に達するコンタクトホール４０を形成する。この時、コンタクトホール４０の底部に容量素子Ｃが現れないようにコンタクトホール４０の開孔位置を設定する。
【００４４】
続いて、コンタクトホール３９、４０の内部を含む層間絶縁膜３８上に窒化シリコン膜４１を堆積する。この窒化シリコン膜４１の膜厚は、たとえば容量素子Ｃを形成する窒化チタン膜３２、３４および窒化シリコン膜３３の合計の膜厚より厚くなるようにする。次いで、その窒化シリコン膜４１を異方的にエッチングすることによって、窒化シリコン膜４１をコンタクトホール３９、４０の側壁にのみ残す。たとえば、コンタクトホール４０の開孔位置が配線溝３１の側壁方向にずれてしまい、コンタクトホール４０の底部に容量素子Ｃの上部電極および下部電極が現れてしまった場合には、後の工程でコンタクトホール４０内にプラグを形成した際に、そのプラグによって容量素子Ｃの上部電極と下部電極とが短絡されてしまうことが懸念される。そこで、本実施の形態１では、上記したようにコンタクトホール４０の側壁に窒化シリコン膜４１を形成することによって、容量素子Ｃの上部電極と下部電極とが短絡してしまうことを予め防ぐものである。なお、本実施の形態１では、コンタクトホール３９、４０の側壁に窒化シリコン膜４１を形成する場合について例示したが、窒化シリコン膜４１の代わりに酸化シリコン膜を形成してもよい。酸化シリコン膜を用いる場合には、層間絶縁膜３８とのエッチングレートの差が大きくなるような成膜方法でその酸化シリコン膜を成膜することによって、その酸化シリコン膜をコンタクトホール３９、４０の側壁に残すことができる。
【００４５】
続いて、たとえばスパッタリング法によってコンタクトホール３９、４０内を含む層間絶縁膜３８上にバリア膜としてたとえば膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、約５００〜７００℃で１分間熱処理を施す。次いで、たとえばＣＶＤ法によりバリア膜および層間絶縁膜３８上に導電膜としてたとえばＷ膜を堆積し、そのＷ膜によってコンタクトホール３９、４０を埋め込む。その後、層間絶縁膜３８上のＴｉ膜、ＴｉＮ膜およびＷ膜を除去し、そのＴｉ膜、ＴｉＮ膜およびＷ膜をコンタクトホール３９、４０内に残すことによって、コンタクトホール３９、４０内にそれぞれプラグ４２、４３を形成する。なお、図１２中において、プラグ４２、４３は、ハッチングを付して示してある。
【００４６】
次に、図１４および図１５に示すように、層間絶縁膜３８上に導電膜としてＴｉ膜、Ａｌ（アルミニウム）膜および窒化チタン膜を順次下層より堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＴｉ膜、Ａｌ膜および窒化チタン膜をエッチングすることにより、配線４４、４５を形成する。この時、配線４４は、プラグ２６、４２を介して駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のソース、ドレインのいずれかと電気的に接続する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極８をプラグ２６、４２を介して電気的に接続する配線４５は、ワード線ＷＬ（図１〜図３参照）となる。なお、図１４中において、配線４４、４５は、ハッチングを付して示してある。
【００４７】
次に、図１６および図１７に示すように、配線４４、４５の上部を含む層間絶縁膜３８上に窒化シリコン膜４６を堆積する。続いて、その窒化シリコン膜４６を異方的にエッチングすることによって、窒化シリコン膜４６を配線４４、４５の側壁にのみ残す。
【００４８】
続いて、たとえば基板１上に酸化シリコン膜を堆積することによって層間絶縁膜４７を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその層間絶縁膜４７をエッチングすることにより、配線４４に達するコンタクトホール４８およびプラグ４３に達するコンタクトホール４９を形成する。
【００４９】
たとえば、コンタクトホール４９の開孔位置が配線４５の側壁方向にずれてしまい、コンタクトホール４９の側壁に配線４５が現れてしまった場合には、後の工程でコンタクトホール４９内にプラグを形成した際に、そのプラグと配線４５とが短絡してしまう不具合が懸念される。そこで、本実施の形態１では、上記したように配線４５の側壁に側壁絶縁膜である窒化シリコン膜４６を形成し、窒化シリコン膜４６と層間絶縁膜４７を形成する酸化シリコン膜とのエッチングレートの差を利用して、コンタクトホール４９の開孔時にコンタクトホール４９の側壁に配線４５が現れてしまうことを防ぐものである。それにより、配線４５とコンタクトホール４９内に形成されるプラグとが短絡してしまうことを予め防ぐことができる。なお、本実施の形態１では、配線４４、４５の側壁に窒化シリコン膜４６を形成する場合について例示したが、窒化シリコン膜４６の代わりに酸化シリコン膜を形成してもよい。酸化シリコン膜を用いる場合には、層間絶縁膜４７とのエッチングレートの差が大きくなるような成膜方法でその酸化シリコン膜を成膜することによって、その酸化シリコン膜を配線４４、４５の側壁に残すことができる。なお、配線４４、４５および側壁絶縁膜（窒化シリコン膜４６）形成後であって、層間絶縁膜４７形成前に層間絶縁膜４７をエッチングする時のストッパーとしての役割を果たすエッチングストッパー層を堆積しても良い。エッチングストッパー層は、たとえば１００ｎｍ以下の膜厚の窒化シリコン膜で形成される。これにより、コンタクトホール４８、４９の形成工程におけるオーバエッチ量を制御しやすくなる。なお、以下の変形例および他の実施の形態において、層間絶縁膜４７等の層間絶縁膜形成前にこの種のエッチングストッパー層を設けてもよいのは無論である。
【００５０】
次いで、コンタクトホール４８、４９内にそれぞれプラグ５０、５１を形成する。このプラグ５０、５１は、たとえば上記プラグ４２、４３を形成した工程と同様の工程によって形成することができる。
【００５１】
続いて、層間絶縁膜４７上にプラグ５０と接続する配線５２と、プラグ５０およびプラグ５１と接続する配線５３とを形成することによって本実施の形態１のＳＲＡＭを製造する。この配線５２、５３は、たとえば上記配線４４、４５を形成した工程と同様の工程によって形成することができる。また、層間絶縁膜４７、プラグ５０、５１、および配線５２、５３を形成した工程と同様の工程を繰り返すことによって、さらに多層に配線を形成してもよい。なお、図１６中において、配線５２、５３は、ハッチングを付して示してある。
【００５２】
ここで、上記配線５２によって、たとえば駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソースに基準電圧Ｖｓｓを供給する。また、配線５３によって負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソースに電源電圧Ｖｃｃを供給する。また、配線５３によって容量素子Ｃの上部電極（窒化チタン膜３４（図１０参照））に電源電圧Ｖｃｃを供給する。また、容量素子Ｃの下部電極（窒化チタン膜３２（図１０参照））は、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のドレインおよび負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のドレインと電気的に接続する。その結果、容量素子Ｃは、蓄積ノードＡ１、Ｂ１と電源電圧Ｖｃｃとの間に電気的に接続される容量とすることができる。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のソース、ドレインの一方と電気的に接続されたさらに他の配線５２をデータ線ＤＬ、／ＤＬとする。これにより、前述の図１に示した回路を実現することができる。
【００５３】
次に、前述の図３に示した、蓄積ノードＡ１と蓄積ノードＢ１との間に電気的に接続される容量素子Ｃの形成方法について説明する。
【００５４】
前述の図８に示した窒化チタン（ＴｉＮ）膜（第１導電性膜）３２および窒化シリコン膜（第２絶縁膜）３３を堆積するまでの工程は同じである。窒化チタン膜３４を堆積する前に、図１８に示すように、２つある配線溝３１のうちの一方において窒化シリコン膜３３をエッチングし、その窒化シリコン膜３３に容量素子Ｃの下部電極となる窒化チタン膜３２に達する貫通孔ＴＨを形成する。このような貫通孔ＴＨの存在下で容量素子Ｃの上部電極となる窒化チタン膜３４を成膜すると、２つある配線溝３１のうちの一方においては、貫通孔ＴＨから窒化チタン膜３４が下層の窒化チタン膜３２に達し、窒化チタン膜３２と窒化チタン膜３４とが電気的に接続される。その後の工程は前述と基本的に同じであるが、図１９および図２０に示すように、配線５２、５３の平面パターンが図１６と異なる。すなわち、プラグ５０と電気的に接続し負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソースへ電源電圧Ｖｃｃの供給を行う配線５３（Ｖｃｃ）と、容量素子Ｃの上部電極３４におよび２つのプラグ５１と電気的に接続する配線５３Ａとは、それぞれ別の配線として配置する。これにより、配線５３Ａにより、２つある配線溝３１に形成された２つの上部電極（窒化チタン膜３４）は夫々、プラグ５１を介して電気的に接続され、２つある配線溝３１のうちの他方において、容量素子Ｃが形成される。図１８に示す例では、容量素子Ｃの下部電極（窒化チタン膜３２）は一方の蓄積ノードＢ１に電気的に接続され、その容量素子Ｃの上部電極（窒化チタン膜３４）は他方の蓄積ノードＡ１に電気的に接続される。このように、２つある配線溝３１のうちの一方において、その容量素子Ｃの下部電極（窒化チタン膜３２）は一方の蓄積ノードＡ１（または蓄積ノードＢ１）に電気的に接続され、上部電極（窒化チタン膜３４）は他方の蓄積ノードＢ１（または蓄積ノードＡ１）に電気的に接続され、その配線溝３１の底部および側壁全周にわたって容量素子Ｃを形成することができる。このような構成とすることによって、容量素子Ｃは、蓄積ノードＡ１と蓄積ノードＢ１との間に電気的に接続される容量とすることができる。すなわち、前述の図３に示した回路を実現することができる。
【００５５】
なお、図示しないが、たとえば、配線５２、５３の上部に層間絶縁膜を介して形成された配線層に、配線５３（Ｖｃｃ）に電気的に接続し、メモリセルＭＣへ電源電圧Ｖｃｃを供給する配線が形成される。
【００５６】
なお、蓄積ノードＡ１と蓄積ノードＢ１との間に電気的に接続される容量素子Ｃの形成方法は、上記に限定されず、図１８において、貫通孔ＴＨを設けなくても蓄積ノードＡ１と蓄積ノードＢ１との間の容量素子Ｃを形成することができる。この場合、容量素子Ｃの一方の電極は一方の配線溝３１に形成された下部電極（窒化チタン膜３２）で構成され、他方の電極は他方の配線溝３１に形成された下部電極（窒化チタン膜３２）で構成され、これらの容量素子Ｃの電極（窒化チタン膜３２）間には、誘電体膜（窒化シリコン膜３３）を介してフローティング状態の電極（窒化チタン膜３４）が形成される。前述の蓄積ノードＡ１・蓄積ノードＢ１間の容量素子に比べ、容量値は小さくなるが、製造工程を低減できる。
【００５７】
（実施の形態２）
次に、本実施の形態２の製造方法を図２１〜図２８を用いて説明する。なお、本実施の形態２においても、本実施の形態２のＳＲＡＭの製造工程をわかりやすくするために、平面図であってもハッチングを付す場合がある。
【００５８】
本実施の形態２のＳＲＡＭの製造工程は、前記実施の形態１において図４〜図７を用いて説明した工程までは同様である。
【００５９】
その後、図２１に示すように、前記実施の形態１における窒化チタン膜３２（図８参照）と同様の窒化チタン膜３２を配線溝３１内を含む基板１上に堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜ＲＥＳＩ２をマスクとしたエッチングにより、窒化シリコン膜２７上の窒化チタン膜３２を所定量残して除去し、配線溝３１内の窒化チタン膜３２（容量素子Ｃの下部電極）を残す。
【００６０】
次に、フォトレジスト膜ＲＥＳＩ２を除去した後、図２２に示すように、前記実施の形態１における窒化シリコン膜３３（図８参照）と同様の窒化シリコン膜３３、および窒化チタン膜３４（図８参照）と同様の窒化チタン膜３４を配線溝３１内を含む基板１上に順次堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜ＲＥＳＩ３をマスクとしたエッチングにより、容量素子Ｃの容量絶縁膜（誘電体膜）である窒化シリコン膜３３および窒化チタン膜３４（容量素子Ｃの上部電極）をパターニングで形成する。ここまでの工程により、窒化チタン膜３２を下部電極とし、窒化シリコン膜３３を容量絶縁膜とし、窒化チタン膜３４を上部電極とする容量素子Ｃを形成することができる。この時、上記窒化チタン膜３２（下部電極）を窒化シリコン膜３３によって覆い、窒化シリコン膜２７上にて窒化シリコン膜３３および窒化チタン膜３４（上部電極）が配線溝３１の片側（図２２中において、プラグ２６が形成されている方向とは反対側）に下層の窒化チタン膜３２よりも大きく延在するようにパターニングを行うが、その理由については後述する。
【００６１】
本実施の形態においても、前述の実施の形態１と同様に、容量素子Ｃの下部電極（窒化チタン膜３２）は、配線溝３１内の底部および側壁全周にわたって形成されるとともに、配線溝３１内の底部および側壁全周において、容量素子Ｃの誘電体膜（窒化シリコン膜３３）を介して、容量素子Ｃの上部電極（窒化チタン膜３４）との間で容量を構成する。これにより、配線溝３１の底部および側壁全周を容量面積として用いることが出来るので、容量値を向上することができる。
【００６２】
次に、上記フォトレジスト膜ＲＥＳＩ３を除去した後、図２３および図２４に示すように、基板１上に配線溝３１を埋め込む酸化シリコン膜を堆積することによって層間絶縁膜（第４絶縁膜）３８を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその層間絶縁膜３８をエッチングし、プラグ２６に達するコンタクトホール３９および窒化シリコン膜２７上にて容量素子Ｃの上部電極である窒化チタン膜３４に達するコンタクトホール（接続孔）４０を形成する。
【００６３】
続いて、コンタクトホール３９、４０内に、それぞれ前記実施の形態１におけるプラグ４２、４３（図１２および図１３参照）と同様のプラグ（導電層）４２、４３を形成する。なお、図２３中において、プラグ４２、４３は、ハッチングを付して示してある。
【００６４】
上記したように、窒化シリコン膜３３および窒化チタン膜３４は、窒化シリコン膜３３が窒化チタン膜３２を覆い、窒化シリコン膜２７上にて窒化シリコン膜３３および窒化チタン膜３４が配線溝３１の片側に下層の窒化チタン膜３２よりも大きく延在するようにパターニングされているので、コンタクトホール４０が窒化チタン膜３２まで達し、プラグ４３によって容量素子の上部電極と下部電極とが短絡されてしまう不具合を防ぐことができる。また、窒化シリコン膜２７上に窒化シリコン膜３３および窒化チタン膜３４が延在するようにパターニングし、窒化チタン膜２７上にてコンタクトホール４０の穿孔を行っているので、平面においてコンタクトホール４０の開孔位置に余裕ができる。すなわち、コンタクトホール４０の開孔位置が所定の位置から外れ、コンタクトホール４０が配線溝３１の下部のゲート電極８に達してしまい、プラグ４３とゲート電極８とが短絡してしまう不具合を防ぐことができる。
【００６５】
次に、図２５および図２６に示すように、層間絶縁膜３８上にＴｉ膜、Ａｌ膜および窒化チタン膜を順次下層より堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＴｉ膜、Ａｌ膜および窒化チタン膜をエッチングすることにより、配線４４、４５を形成する。この時、配線４４は、プラグ２６、４２を介して駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のソース、ドレインのいずれかと電気的に接続する。また、配線４４の一部は、プラグ４３を介して容量素子Ｃの上部電極（窒化チタン膜３４）と電気的に接続する。さらに、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極８をプラグ２６、４２を介して電気的に接続する配線４５は、ワード線ＷＬ（図１〜図３参照）となる。なお、図２５中において、配線４４、４５は、ハッチングを付して示してある。
【００６６】
その後、図２７および図２８に示すように、前記実施の形態１にて図１６および図１７を用いて説明した工程と同様の工程を経て、層間絶縁膜４７、コンタクトホール４８、プラグ５０および配線５２、５３を形成し、本実施の形態２のＳＲＡＭを製造する。本実施の形態２においても、前記実施の形態１と同様に、このような層間絶縁膜４７、プラグ５０および配線５２を形成した工程と同様の工程を繰り返すことによって、さらに多層に配線を形成してもよい。なお、図２７中において、配線５２、５３は、ハッチングを付して示してある。
【００６７】
ここで、上記配線５２によって、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソースに基準電圧Ｖｓｓを供給する。また、配線５３によって負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のドレインに電源電圧Ｖｃｃを供給する。また、配線５３によって容量素子Ｃの上部電極（窒化チタン膜３４（図２２参照））に電源電圧Ｖｃｃを供給する。また、容量素子Ｃの下部電極（窒化チタン膜３２（図２２参照））は、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソースと電気的に接続する。その結果、容量素子Ｃは、蓄積ノードＡ１、Ｂ１と電源電圧Ｖｃｃとの間に電気的に接続される容量とすることができる。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のソース、ドレインの一方と電気的に接続されたさらに他の配線５２をデータ線ＤＬ、／ＤＬとする。これにより、前記実施の形態１にて図１に示した回路を実現することができる。
【００６８】
また、容量素子Ｃの上部電極となる窒化チタン膜３４（図２２参照）をパターニングする際に、図２９に示すような平面パターンとし、窒化チタン膜３４を配線５３（図２９中での図示は省略）と電気的に接続せずに、配線５２（図２９中での図示は省略）と電気的に接続することによって、容量素子Ｃの上部電極（窒化チタン膜３４）に基準電圧Ｖｓｓを供給するようにする。それにより、容量素子Ｃは、蓄積ノードＡ１、Ｂ１と基準電圧Ｖｓｓとの間に電気的に接続される容量とすることができ、前記実施の形態１にて図２に示した回路を実現することができる。
【００６９】
また、容量素子Ｃの上部電極となる窒化チタン膜３４（図２２参照）をパターニングする際に、図１００に示すような平面パターンとし、２つの配線溝３１の容量素子Ｃの上部電極（窒化チタン膜３４）を一体に構成することにより、容量素子Ｃは、蓄積ノードＡ１と蓄積ノードＢ１との間に電気的に接続される容量とすることができ、前記実施の形態１にて図３に示した回路を実現することができる。
【００７０】
このような本実施の形態の２のＳＲＡＭにおいても、前記実施の形態１のＳＲＡＭと同様の効果を得ることができる。
【００７１】
（実施の形態３）
図３０は、たとえばＳＲＡＭのメモリセルが形成されたチップの平面図である。
【００７２】
図３０に示すように、チップＣＨＰには、ＳＲＡＭのメモリセルが形成されるメモリセル領域ＭＣＡ、ランダムロジック領域ＲＬＡ、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）領域ＣＡ、周辺回路領域ＡＣＡなどが配置されている。
【００７３】
メモリセル領域ＭＣＡにおいては、マトリクス状に配置された複数のワード線および複数のビット線とそれらの交点に配置された複数のＳＲＡＭのメモリセルとによって形成されたメモリアレイが配置されている。
【００７４】
周辺回路領域ＡＣＡにおいては、たとえばワードドライバ、データ線選択回路などの制御回路、入力回路、出力回路、欠陥メモリセルを救済する救済回路および基準電源回路（降圧回路を含む）などが配置されている。
【００７５】
図３１は、上記基準電源回路の説明図である。
【００７６】
図３１に示す基準電源回路ＳＧＣは、電源電圧Ｖｃｃ（たとえば３．３Ｖ）の入力に対して、たとえばＳＲＡＭのメモリセルを動作させるための一定の内部動作電圧ＶＤＤｉ（たとえば１．５Ｖ）およびＳＲＡＭのメモリセルにデータを保持するための一定のデータ保持電圧ＶＤＲ（たとえば１Ｖ）を出力するためのものである。本実施の形態３においては、たとえばサージなどの影響によって、この内部動作電圧ＶＤＤｉおよびデータ保持電圧ＶＤＲの出力が不安定になってしまうことを防ぐために、基準電源回路ＳＧＣから内部動作電圧ＶＤＤｉおよびデータ保持電圧ＶＤＲが出力される配線と接地電位との間に容量素子（第２容量素子）Ｃ１を電気的に接続するものである。また、サージ電圧などの大きなひずみ波からの影響を防ぐ目的から、容量素子Ｃ１には大きな容量値が求められる。
【００７７】
図３２は、上記メモリセル領域ＭＣＡ、ＣＰＵ領域ＣＡ（ランダムロジック領域ＲＬＡ）および周辺回路領域ＡＣＡのそれぞれの要部を示す断面図である。
【００７８】
本実施の形態３の半導体集積回路装置は、前記実施の形態１および前記実施の形態２で説明した製造工程とほぼ同様の製造工程で製造するが、詳しい製造工程については後述する。
【００７９】
図３２に示すように、メモリセル領域（第１領域）ＭＣＡ、ＣＰＵ領域ＣＡ（ランダムロジック領域ＲＬＡ）および周辺回路領域（第２領域）ＡＣＡのそれぞれには、ｐ型半導体領域１０をソース、ドレインとするｐチャネル型ＭＩＳＦＥＴおよびｎ型半導体領域１１をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴが形成されている。また、周辺回路領域ＡＣＡにおいては、層間絶縁膜３８に形成された孔部に上記容量素子Ｃ１が形成されている。この容量素子Ｃ１の下部電極は、プラグ２６を介してｎ型半導体領域１１と電気的に接続されている。さらに、本実施の形態３では、前記実施の形態１、２で説明した配線５２と同様の配線５２の上層に層間絶縁膜５５が形成され、その層間絶縁膜５５に形成されたプラグ５７を介して、さらに上層の配線５８と配線５２とが電気的に接続されている。
【００８０】
ところで、図３３および図３４は、それぞれ本発明者らが上記容量素子Ｃ１と比較および検討したいわゆるＭＯＳ型構造の容量素子Ｃ１１を形成した場合の平面図および断面図である。この容量素子は、前述の基板１（ｐ型ウェル４（ｎ型ウェル５でもよい））を下部電極とし、ゲート酸化膜７を容量絶縁膜とし、ゲート電極８を上部電極としたものである。
【００８１】
本発明者らの計算によれば、容量素子Ｃ１１の電極が平面において縦が４．３４μｍであり、横が５６．７μｍであった場合に、電極面積（基板１上で容量素子Ｃ１１が占める面積）は４．３４×３６．７＝２４６．０７８μｍ２となる。ゲート酸化膜７の膜厚を、たとえば２μｍとすると、容量素子Ｃ１１の容量値は、３．９×８．８５４×１０−１２×２４６．０７８×１０−１２／２／１０−９＝４．２８４６ｐＦとなる。
【００８２】
一方、図３２に示した本実施の形態３の容量素子Ｃ１については、容量素子Ｃ１が形成されている層間絶縁膜３８の膜厚および容量素子Ｃ１を形成するためにその層間絶縁膜３８に開孔された孔部の径を、たとえば、それぞれ０．８μｍおよび０．１８μｍとすると、容量素子Ｃ１の容量値は、３．９×８．８５４×１０−１２×０．４７７５９４×１０−１２／２／１０−９＝８．２４５８ｆＦとなる。つまり、本実施の形態３の容量素子Ｃ１を約５２０個並べて形成することで、上記容量素子Ｃ１１と同等の容量値を実現できることになる。
【００８３】
ここで、１３列４０行の配置とすることで５２０個の本実施の形態３の容量素子Ｃ１が形成できることから、容量素子Ｃ１が最小ピッチである０．１８μｍで形成可能であるとすると、平面で５２０個の容量素子Ｃ１が形成される領域は、列方向で１３×（０．１８＋０．１８）＋０．１８＝４．８６μｍとなり、行方向で４０×（０．１８＋０．１８）＋０．１８＝１４．５８μｍとなる。つまり、５２０個の容量素子Ｃ１が形成される領域の面積は、４．８６×１４．５８＝７０．８５８８μｍ２となる。この結果、本実施の形態３の容量素子Ｃ１を用いることにより、上記容量素子Ｃ１１を形成した場合に比べて、基板１上にて容量素子が形成される面積を約１／３以下にすることが可能となる。すなわち、本実施の形態３の容量素子Ｃ１を用いることにより、本実施の形態３の半導体集積回路装置を有するチップのサイズを縮小化することが可能となる。
【００８４】
図３２では、ＳＲＡＭのメモリセル（メモリセル領域ＭＣＡ）に前記実施の形態１、２で説明したような容量素子Ｃ（たとえば図１０または図２２を参照）が形成されていない場合について図示したが、図３５に示すように、ＳＲＡＭのメモリセル（メモリセル領域ＭＣＡ）に容量素子Ｃが形成された構成としてもよい。
【００８５】
次に、本実施の形態３の半導体集積回路装置の製造工程について、図３６〜図４８を用いて説明する。なお、図３６〜図４８は、図３２に示した周辺回路領域ＡＣＡの一部を拡大して図示したものであり、特に、図３８は上記容量素子Ｃ１が形成される領域の平面図を示したものであり、図３９、図４４および図４７は、図３８中に示したＡ−Ａ線に沿った断面を工程毎に示したものである。
【００８６】
本実施の形態３の半導体集積回路装置の製造工程は、たとえば前記実施の形態１で図４〜図６を用いて説明した工程までは同様である。その後、図３６に示すように、前記実施の形態１で示した層間絶縁膜３８（図１３参照）、コンタクトホール（図１３参照）３９およびプラグ４２（図１３参照）と同様の層間絶縁膜３８、コンタクトホール（第３開口部）３９およびプラグ４２を形成する。
【００８７】
次に、図３７〜図３９に示すように、フォトレジスト膜（図示は省略）をマスクとして層間絶縁膜（第１絶縁膜）３８および窒化シリコン膜（第１絶縁膜）２７をエッチングし、上記容量素子Ｃ１（図３３参照）が形成される位置にプラグ２６に達する孔部（第２開口部）ＶＨを形成する。この孔部ＶＨは、たとえば前述した１３列４０行のように複数個開孔される。続いて、図４０に示すように、孔部ＶＨの内部を含む層間絶縁膜３８上に、前記実施の形態１にて用いた窒化チタン膜３２（図８参照）と同様の窒化チタン膜３２を堆積する。
【００８８】
次に、図４１に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜ＲＥＳＩ４をマスクとしたエッチングにより、窒化チタン膜３２をパターニングする。これにより、後の工程で完成する容量素子Ｃ１の下部電極（窒化チタン膜３２）を孔部ＶＨ内に形成する。
【００８９】
上記フォトレジスト膜ＲＥＳＩ４を除去した後、図４２に示すように、前記実施の形態１にて用いた窒化シリコン膜３３（図８参照）および窒化チタン膜３４（図８参照）と同様の窒化シリコン膜３３および窒化チタン膜３４を孔部ＶＨの内部を含む層間絶縁膜３８上に順次堆積する。
【００９０】
次に、図４３および図４４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜ＲＥＳＩ５をマスクとしたエッチングにより、窒化シリコン膜３３および窒化チタン膜３４をパターニングし、窒化チタン膜３２を下部電極とし、窒化シリコン膜３３容量絶縁膜とし、窒化チタン膜３４を上部電極とする容量素子Ｃ１を孔部ＶＨ内に形成する。このように、容量素子Ｃの下部電極（窒化チタン膜３２）は、孔部ＶＨ内の底部および側壁全周にわたって形成されるとともに、孔部ＶＨ内の底部および側壁全周において、容量素子Ｃの誘電体膜（窒化シリコン膜３３）を介して、容量素子Ｃの上部電極（窒化チタン膜３４）との間で容量を構成する。これにより、孔部ＶＨ内の底部および側壁全周を容量面積として用いることが出来るので、容量値を向上することができる。
【００９１】
本実施の形態３では、容量素子Ｃ１の容量絶縁膜として窒化シリコン膜３３を用いたが、窒化シリコン膜３３の代わりに窒化シリコン膜３３より比誘電率の高い絶縁膜（たとえば酸化タンタル膜など）を用いてもよい。それにより、容量素子Ｃ１の容量値を増大することができる。
【００９２】
上記フォトレジスト膜ＲＥＳＩ５を除去した後、図４５に示すように、孔部ＶＨ内を含む層間絶縁膜３８上に、たとえばスパッタリング法にてＴｉ膜４４Ａを堆積する。続いて、スパッタリング法にて層間絶縁膜３８上に孔部ＶＨを埋め込むＡｌ膜４４Ｂを堆積する。さらに続いて、そのＡｌ膜４４Ｂ上に窒化チタン膜４４Ｃを堆積する。
【００９３】
次に、図４６および図４７に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＴｉ膜４４Ａ、Ａｌ膜４４Ｂおよび窒化チタン膜４４Ｃをエッチングすることにより、配線４４を形成する。
【００９４】
次に、図４８に示すように、上記層間絶縁膜３８、コンタクトホール３９、プラグ４２および配線４４を形成した工程と同様の工程を経て、配線４４の上層に層間絶縁膜４７、コンタクトホール４８、プラグ５０および配線５２を形成する。配線５２と配線４４とは、プラグ５０を介して電気的に接続される。その後、さらに同様の工程を繰り返して、層間絶縁膜５５（図３２参照）、プラグ５７（図３２参照）および配線５８（図３２参照）を形成し、本実施の形態３の半導体集積回路装置を製造する。
【００９５】
ところで、上記の本実施の形態３では、容量素子Ｃ１を形成するための平面円形の孔部ＶＨを形成する場合について示したが（図３８参照）、図４９に示すように、孔部ＶＨを形成する代わりに層間絶縁膜３８に溝部（第２開口部）ＶＨ１を複数本形成し、この溝部ＶＨ１内に容量素子Ｃ１を形成してもよい。
【００９６】
また、上記の本実施の形態３では、複数の孔部ＶＨを用いて容量素子Ｃ１を形成する場合について説明したが、このような容量素子Ｃ１が形成されたチップＣＨＰ（図３０参照）に図３３および図３４を用いて説明したようなＭＯＳ型構造の容量素子Ｃ１１を混在させて形成してもよい。ＭＯＳ型構造の容量素子Ｃ１１を形成する場合には、容量絶縁膜となるゲート酸化膜７を熱酸化処理によって形成することから、上記本実施の形態３の容量素子Ｃ１に比べて容量絶縁膜を薄く形成することができる。そのため、容量電極の面積が同一であれば、容量素子Ｃ１１の容量値は容量素子Ｃ１１の容量値より大きくすることができる。
【００９７】
（実施の形態４）
本実施の形態４は、前記実施の形態３で示した容量素子Ｃ１（図４３参照）を他の製造工程で形成するものである。
【００９８】
本実施の形態４の半導体集積回路装置の製造工程は、前記実施の形態３で図３６および図４０を用いて説明した工程までは同様である。
【００９９】
その後、図５０に示すように、たとえばＰ（リン）などのｎ型の導電型を有する不純物をドープしたアモルファスシリコン膜（第１導電性膜）３２ＡをＣＶＤ法によって窒化チタン膜３２上に堆積する。続いて、減圧雰囲気中にてそのアモルファスシリコン膜３２Ａの表面にＳｉＨ４（モノシラン）ガスを供給し、次いで基板１に熱処理を施す。これにより、アモルファスシリコン膜３２Ａを多結晶化させ、その表面に凹凸（シリコン粒）を形成する。
【０１００】
次に、図５１に示すように、フォトレジスト膜ＲＥＳＩ４をマスクとしたエッチングにより、アモルファスシリコン膜３２Ａおよび窒化チタン膜３２をパターニングする。これにより、後の工程で完成する容量素子の下部電極を孔部ＶＨ内に形成する。
【０１０１】
上記フォトレジスト膜ＲＥＳＩ４を除去した後、図５２に示すように、前記実施の形態３にて図４２を用いて説明した工程と同様に、窒化シリコン膜３３および窒化チタン膜３４を孔部ＶＨの内部を含む層間絶縁膜３８上に順次堆積する。続いて、図５３および図５４に示すように、フォトレジスト膜ＲＥＳＩ５をマスクとしたエッチングにより、窒化シリコン膜３３および窒化チタン膜３４をパターニングし、窒化チタン膜３２およびアモルファスシリコン膜３２Ａを下部電極とし、窒化シリコン膜３３容量絶縁膜とし、窒化チタン膜３４を上部電極とする容量素子Ｃ１を孔部ＶＨ内に形成する。なお、図５４は、その容量素子Ｃ１が形成される領域の断面図を示したものである。
【０１０２】
このような本実施の形態４の容量素子Ｃ１の形成手段より、容量素子Ｃ１の下部電極（アモルファスシリコン膜３２Ａ）の表面に凹凸を形成することによって、容量素子Ｃ１の電極面積を、たとえば２倍程度以上増加することができる。それにより、本実施の形態４の容量素子Ｃ１によれば、前記実施の形態３における容量素子Ｃ１に比べて、より大きな容量値を得ることができる。
【０１０３】
その後、前記実施の形態３にて図４５〜図４８を用いて説明した工程と同様の工程を経て本実施の形態４の半導体集積回路装置を製造する。
【０１０４】
上記のような容量素子Ｃ１における下部電極の凹凸の製造工程を前記実施の形態１、２における容量素子Ｃの製造工程に適用してもよい。それにより、前記実施の形態１、２においてもより大きな容量値を得ることができる。
【０１０５】
（実施の形態５）
本実施の形態５は、たとえば前記実施の形態３で示した容量素子Ｃ１（図４３参照）と同様の容量素子を他の工程で形成するものである。
【０１０６】
本実施の形態５の半導体集積回路装置の製造工程は、たとえば前記実施の形態１で図４〜図６を用いて説明した工程までは同様である。その後、図５５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして素子分離部２（酸化シリコン膜３）上の酸化シリコン膜２１およびＰＳＧ膜２０をエッチングし、窒化シリコン膜（第３絶縁膜）１７に達する孔部（第２開口部）２５Ａを形成する。本実施の形態５において、この孔部２５Ａは、前記実施の形態３における孔部ＶＨと同様に複数個開孔されるものであり、たとえば平面で１３列４０行のように配列される（後述の図５９参照）。
【０１０７】
次に、図５６に示すように、孔部２５Ａ内を含む基板１上に前記実施の形態１にて示した窒化チタン膜３２（図８参照）と同様の窒化チタン膜（第１導電性膜）２６Ａを堆積する。続いて、フォトレジスト膜をマスクとしたエッチングでその窒化チタン膜２６Ａをパターニングする。
【０１０８】
次に、図５７に示すように、孔部２５Ａ内を含む基板１上に前記実施の形態１にて示した窒化シリコン膜３３（図８参照）および窒化チタン膜３４（図８参照）と同様の窒化シリコン膜（第２絶縁膜）２６Ｂおよび窒化チタン膜（第２導電性膜）２６Ｃを堆積する。続いて、フォトレジスト膜をマスクとしたエッチングによりその窒化チタン膜２６Ｃをパターニングし、窒化チタン膜２６Ａを上部電極とし、窒化シリコン膜２６Ｂを容量絶縁膜とし、窒化チタン膜２６Ｃを上部電極とする容量素子Ｃ１を孔部２５Ａ内に形成する。このように、容量素子Ｃの下部電極（窒化チタン膜２６Ａ）は、孔部２５Ａ内の底部および側壁全周にわたって形成されるとともに、孔部２５Ａ内の底部および側壁全周において、容量素子Ｃの誘電体膜（窒化シリコン膜２６Ｂ）を介して、容量素子Ｃの上部電極（窒化チタン膜２６Ｃ）との間で容量を構成する。これにより、孔部２６Ａ内の底部および側壁全周を容量面積として用いることが出来るので、容量値を向上することができる。
【０１０９】
本実施の形態５では、容量素子Ｃ１は素子分離部２（酸化シリコン膜３）上に位置していることから、容量素子Ｃ１の上部電極および下部電極のそれぞれを引き出すためのプラグは酸化シリコン膜２１上に形成することになる。そこで、本実施の形態５では、上記窒化チタン膜２６Ａ、２６Ｃをパターニングする際に、下部電極に接続するプラグ（後の工程で形成する）が形成される領域では、下部電極が酸化シリコン膜２１上に延在し上部電極が下部電極上に延在しないようにパターニングを行う。一方、上部電極に接続するプラグ（後の工程で形成する）が形成される領域では、上部電極が酸化シリコン膜２１上に延在し、下部電極が延在しないようにパターニングを行う。上部電極に接続するプラグが形成される領域にて、このような上部電極および下部電極のパターニングを行うことにより、そのプラグが形成されるコンタクトホールが下部電極まで達し、プラグが上部電極と下部電極とを短絡してしまう不具合を未然に防ぐことができる。
【０１１０】
次に、図５８および図５９に示すように、たとえば基板１上に酸化シリコン膜を堆積することによって層間絶縁膜３８を形成する。なお、図５９は、容量素子Ｃ１が形成された領域の断面図を示したものであり、層間絶縁膜３８に複数個の孔部２５Ａが形成されている。なお、孔部２５Ａは、たとえば前述の実施の形態の図３８または図４９のように形成される。続いて、フォトレジスト膜をマスクとして層間絶縁膜３８および窒化シリコン膜２６Ｂをエッチングし、プラグ２６に達するコンタクトホール３９、容量素子Ｃ１の上部電極（窒化チタン膜２６Ｃ）に達するコンタクトホール３９Ａおよび容量素子Ｃ１の下部電極（窒化チタン膜２６Ａ）に達するコンタクトホール３９Ｂを開孔する。次いで、前記実施の形態１にてプラグ４２（図１３参照）を形成した工程と同様の工程により、コンタクトホール３９、３９Ａ、３９Ｂ内にそれぞれプラグ（導電層）４２、４２Ａ、４２Ｂを形成する。
【０１１１】
上記容量素子Ｃ１の上部電極（窒化チタン膜２６Ｃ）および下部電極（窒化チタン膜２６Ｃ）は、大きな電流は導通せず、バイアスのみかかる箇所であるので、プラグ４２Ａ、４２Ｂは、それぞれその側部で上部電極および下部電極と接する程度でよい。すなわち、本実施の形態５では、コンタクトホール３９Ａ、３９Ｂが窒化チタン膜２６Ａ、２６Ｃおよび窒化シリコン膜２６Ｂを突き抜けて酸化シリコン膜２１に達していてもよい。
【０１１２】
その後、図６０に示すように、前記実施の形態１にて配線４４（図１５参照）、層間絶縁膜４７（図１７参照）、プラグ５０（図１７参照）および配線５２（図１７参照）を形成した工程と同様の工程を経て、配線４４、層間絶縁膜４７、プラグ５０および配線５２を形成し、本実施の形態５の半導体集積回路装置を製造する。
【０１１３】
ところで、上記のような本実施の形態５では、容量素子Ｃ１を最下層の配線層またはプラグ層に形成する場合について説明したが、さらに上層の配線層に形成してもよい。
【０１１４】
図６１および図６２は、容量素子Ｃ１が最上層近く（最上層から２層目）の配線層に形成された場合を示したものであり、それぞれＡｌ（アルミニウム）を主導電層として最上層配線ＭＵ１、ＭＵ２、ＭＵ３を形成した場合（図６１）と、絶縁膜に形成された配線溝にＣｕ（銅）を主導電層とする導電材料を埋め込んで最上層配線ＭＵ１、ＭＵ２、ＭＵ３を形成した場合（図６２）とを示している。図６１および図６２において、最上層配線ＭＵ１、ＭＵ２、ＭＵ３よりも下層の配線層ＭＬ１、ＭＬ２は、層間絶縁膜ＩＬＤ１、ＩＬＤ３に形成された配線溝にたとえばＣＭＰ法を用いてＣｕまたはＷなどを主導電層とする導電材料を埋め込むこと（ダマシン法）で形成され、それら配線層間に、層間絶縁膜ＩＬＤ０、ＩＬＤ２に形成された接続孔にたとえばＣＭＰ法を用いてＣｕまたはＷなどを主導電層とする導電材料を埋め込むことでプラグＰＬＧ１〜ＰＬＧ４が形成される。
【０１１５】
容量素子Ｃ１は、下層の配線層ＭＬ１と同層の層間絶縁膜ＩＤＬ１に形成された複数個の溝（第２開口部）Ｔ内に形成され、図５９と同様に下部電極（窒化チタン膜２６Ａ）、容量絶縁膜（窒化シリコン膜２６Ｂ）、上部電極（窒化チタン膜２６Ｃ）で構成される。なお、溝（第２開口部）Ｔは、たとえば前述の実施の形態３の図３８または図４９のように形成される。
【０１１６】
このように、容量素子Ｃの下部電極（窒化チタン膜２６Ａ）は、複数個の溝（第２開口部）Ｔ内の底部および側壁全周にわたって形成されるとともに、溝（第２開口部）Ｔ内の底部および側壁全周において、容量素子Ｃの誘電体膜（窒化シリコン膜２６Ｂ）を介して、容量素子Ｃの上部電極（窒化チタン膜２６Ｃ）との間で容量を構成する。これにより、溝（第２開口部）Ｔ内の底部および側壁全周を容量面積として用いることが出来るので、容量値を向上することができる。
【０１１７】
最上層配線ＭＵ２はＣｕまたはＷ（タングステン）を主導電層とするプラグＰＬＧ１を介して容量素子Ｃ１の上部電極（窒化チタン膜２６Ｃ）と電気的に接続し、最上層配線ＭＵ３はプラグＰＬＧ１と同様のプラグＰＬＧ２を介して容量素子Ｃ１の下部電極（窒化チタン膜２６Ａ）と電気的に接続している。また、最上層配線ＭＵ１はＣｕまたはＷを主導電層とするプラグＰＬＧ３、４を介して下層の配線層ＭＬ１、ＭＬ２と電気的導通を取っている。なお、図６１および図６２では、配線層ＭＬ１、ＭＬ２が絶縁膜に形成された配線溝にＣｕまたはＷなどを主導電層とする導電材料を埋め込むことで形成されている場合について図示しているが、図６１で示した最上層配線ＭＵ１、ＭＵ２、ＭＵ３のようにＡｌを主導電層とする配線としてもよい。また、配線ＭＵ２を配線溝にＣｕまたはＷなどを主導電層とする導電材料を埋め込むことで形成してもよい。
【０１１８】
上記のような本実施の形態５によっても前記実施の形態３と同様の効果を得ることができる。
【０１１９】
なお、本実施の形態の容量素子Ｃ１に前記実施の形態４における容量素子Ｃの構造を適用してもよい。それにより、より大きな容量値を得ることができる。
【０１２０】
（実施の形態６）
図６３〜図６５は、本実施の形態６であるＳＲＡＭのメモリセルの等価回路図である。図６３〜図６５に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、２個の駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されている。
【０１２１】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。また、２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。この縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、周知の完全ＣＭＯＳ型ＳＲＡＭにおける負荷用ＭＩＳＦＥＴに相当するものであるが、通常の負荷用ＭＩＳＦＥＴとは異なり、後述するような縦型構造で構成されており、かつ駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）形成領域の上部に配置されている。
【０１２２】
メモリセル（ＭＣ）の駆動用ＭＩＳＦＥＴ（ＤＲ１）および縦型ＭＩＳＦＥＴ（ＳＶ１）は第１のインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴ（ＤＲ２）および縦型ＭＩＳＦＥＴ（ＳＶ２）は第２のインバータＩＮＶ２を構成している。これら一対のインバータＩＮＶ１、ＩＮＶ２はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【０１２３】
すなわち、駆動用ＭＩＳＦＥＴ（ＤＲ１）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ２）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成する。駆動用ＭＩＳＦＥＴ（ＤＲ２）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ１）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成する。
【０１２４】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方に電気的に接続されている。転送用ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線ＢＬＴに電気的に接続され、転送用ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線ＢＬＢに電気的に接続されている。また、フリップフロップ回路の一端、すなわち２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースは、基準電圧（Ｖｓｓ）よりも電位の高い、たとえば３Ｖの電源電圧（Ｖｄｄ）を供給する電源電圧線（Ｖｄｄ）に電気的に接続され、他端、すなわち２個の駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のソースは、たとえば０Ｖの基準電圧（Ｖｓｓ）を供給する基準電圧線（Ｖｓｓ）に電気的に接続されている。転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ、Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。
【０１２５】
上記回路においては、蓄積ノード（Ａ、Ｂ）と電源電圧Ｖｄｄとの間（図６３参照）、蓄積ノード（Ａ、Ｂ）と基準電圧Ｖｓｓとの間（図６４参照）もしくは蓄積ノード（Ａ、Ｂ）間（図６５参照）に容量素子Ｃが接続されている。このような容量素子Ｃを配置することにより、メモリセルＭＣの蓄積ノード（Ａ、Ｂ）の容量を増加させ、ソフトエラー耐性の低下を防ぐことができる。
【０１２６】
上記メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線（ＷＬ）にたとえば電源電圧（Ｖｄｄ）を印加し、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにして一対の蓄積ノード（Ａ、Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）にたとえば電源電圧（Ｖｄｄ）を印加して、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のＯＮ、ＯＦＦを反転させる。
【０１２７】
次に、図６６〜図９５を用いて本実施の形態６のＳＲＡＭの詳細な構造をその製造方法と共に説明する。ＳＲＡＭの製造方法を説明する各断面図において、符号Ａ、Ａを付した部分は、各平面図のＡ−Ａ線に沿ったメモリセルの断面、符号Ｂ、Ｂを付した部分は、各平面図のＢ−Ｂ線に沿ったメモリセルの断面、符号Ｃ、Ｃを付した部分は、各平面図のＣ−Ｃ線に沿ったメモリセルの断面、その他の部分は、周辺回路領域の一部の断面を示している。ＳＲＡＭの周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで構成されるが、これら２種類のＭＩＳＦＥＴは、導電型が互いに逆になっていることを除けば、ほぼ同一の構造を有しているので、図にはその一方（ｐチャネル型ＭＩＳＦＥＴ）のみを示す。ＳＲＡＭの製造方法を説明する各平面図（メモリアレイの平面図）には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。また、各平面図中、４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示している。なお、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成してもよい。
【０１２８】
まず、図６６および図６７に示すように、たとえばｐ型の単結晶シリコンからなる基板１０１の主面の素子分離領域に素子分離溝１０２を形成する。素子分離溝１０２を形成するには、たとえば基板１０１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１０１上にＣＶＤ法で酸化シリコン膜１０３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜１０３をＣＭＰ法で研磨、除去することによって、溝の内部に酸化シリコン膜１０３を残す。この素子分離溝１０２を形成することにより、メモリアレイの基板１０１の主面には、素子分離溝１０２によって周囲を規定された島状の活性領域（Ｌ）が形成される。
【０１２９】
次に、たとえば基板１０１の一部にリン（Ｐ）をイオン注入し、他の一部にホウ素（Ｂ）をイオン注入した後、基板１０１を熱処理してこれらの不純物を基板１０１中に拡散させることにより、基板１０１の主面にｐ型ウェル１０４およびｎ型ウェル１０５を形成する。図６６に示すように、メモリアレイの基板１０１には、ｐ型ウェル１０４のみが形成され、ｎ型ウェル１０５は形成されない。一方、周辺回路領域の基板１０１には、ｎ型ウェル１０５と図示しないｐ型ウェルとが形成される。
【０１３０】
次に、基板１０１を熱酸化してｐ型ウェル１０４およびｎ型ウェル１０５のそれぞれの表面に、たとえば酸化シリコンからなる膜厚３ｎｍ〜４ｎｍ程度のゲート絶縁膜１０６を形成する。続いて、たとえばｐ型ウェル１０４のゲート絶縁膜１０６上に導電膜としてｎ型多結晶シリコン膜を形成し、ｎ型ウェル１０５のゲート絶縁膜１０６上に導電膜としてｐ型多結晶シリコン膜を形成した後、ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜のそれぞれの上部にキャップ絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜を堆積する。
【０１３１】
上記ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜を形成するには、たとえばゲート絶縁膜１０６上にＣＶＤ法でノンドープの多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、ｐ型ウェル１０４上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にリン（またはヒ素）をイオン注入し、ｎ型ウェル１０５上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にホウ素をイオン注入する。
【０１３２】
次に、上記ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜を、たとえばドライエッチングすることにより、メモリアレイのｐ型ウェル１０４上にｎ型多結晶シリコン膜からなるゲート電極１０７Ａ、１０７Ｂを形成し、周辺回路領域のｎ型ウェル１０５上にｐ型多結晶シリコン膜からなるゲート電極１０７Ｃを形成する。図示はしないが、周辺回路領域のｐ型ウェル１０４上には、ｎ型多結晶シリコン膜からなるゲート電極が形成される。
【０１３３】
ゲート電極１０７Ａは、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極を構成し、ゲート電極１０７Ｂは、駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極を構成する。また、ゲート電極１０７Ｃは、周辺回路のｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する。
【０１３４】
ゲート電極１０７Ａ、１０７Ｂ、１０７Ｃを形成するには、たとえばフォトレジスト膜をマスクにしたドライエッチングで上記キャップ絶縁膜をゲート電極１０７Ａ、１０７Ｂ、１０７Ｃと同じ平面形状となるようにパターニングし、続いて、パターニングしたキャップ絶縁膜をマスクにしてｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜をドライエッチングする。キャップ絶縁膜を形成する酸化シリコンは、フォトレジストに比べて多結晶シリコンに対するエッチング選択比が大きいので、フォトレジスト膜をマスクにしてキャップ絶縁膜と多結晶シリコン膜を連続してエッチングする場合に比べて、微細なゲート長を有するゲート電極１０７Ａ、１０７Ｂ、１０７Ｃを精度よくパターニングすることができる。
【０１３５】
次に、たとえばｐ型ウェル１０４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域１０９を形成し、ｎ型ウェル１０５にｐ型の不純物としてホウ素をイオン注入することによって、比較的低濃度のｐ−型半導体領域（図示は省略）を形成する。ｎ−型半導体領域１０９は、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および周辺回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にするために形成し、ｐ−型半導体領域は、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ構造にするために形成する。
【０１３６】
次に、ゲート電極１０７Ａ、１０７Ｂ、１０７Ｃのそれぞれの側壁に絶縁膜からなるサイドウォールスペーサ１１３を形成する。サイドウォールスペーサ１１３を形成するには、たとえば基板１０１上にＣＶＤ法で酸化シリコン膜および窒化シリコン膜を堆積した後、この窒化シリコン膜と酸化シリコン膜とを異方性エッチングする。このとき、ゲート電極１０７Ａ、１０７Ｂ、１０７Ｃのそれぞれの上面を覆うキャップ絶縁膜および基板１０１の表面の酸化シリコン膜（ゲート絶縁膜１０６）をエッチングすることにより、ゲート電極１０７Ａ、１０７Ｂ、１０７Ｃのそれぞれの表面、およびｎ−型半導体領域１０９、ｐ−型半導体領域のそれぞれの表面を露出させる。
【０１３７】
次に、ｐ型ウェル１０４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のｎ＋型半導体領域１１４を形成し、ｎ型ウェル１０５にｐ型の不純物としてホウ素をイオン注入することによって比較的高濃度のｐ＋型半導体領域１１５を形成する。メモリアレイのｐ型ウェル１０４に形成されたｎ＋型半導体領域１１４は、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレインを構成し、周辺回路領域のｎ型ウェル１０５に形成されたｐ＋型半導体領域１１５は、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。また、周辺回路領域の図示しないｐ型ウェルには、ｎ型の不純物としてリンまたはヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する比較的高濃度のｎ＋型半導体領域を形成する。
【０１３８】
次に、たとえば基板１０１上にスパッタリング法でコバルト（Ｃｏ）膜を堆積する。続いて、基板１０１を熱処理してＣｏ膜とゲート電極１０７Ａ、１０７Ｂ、１０７Ｃとの界面、およびＣｏ膜と基板１０１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、ゲート電極１０７Ａ、１０７Ｂ、１０７Ｃの表面とソース、ドレイン（ｎ＋型半導体領域１１４、ｐ＋型半導体領域１１５）の表面とにシリサイド層であるＣｏシリサイド層が形成される。ここまでの工程により、メモリアレイにｎチャネル型の転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）およびｎチャネル型ＭＩＳＦＥＴ（図示せず）が形成される。
【０１３９】
図６６に示すように、一方の転送用ＭＩＳＦＥＴ（ＴＲ１）および駆動用ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送用ＭＩＳＦＥＴ（ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ２）とは、素子分離部を介して図の横方向（Ｘ方向）に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動用ＭＩＳＦＥＴ（ＤＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ１）のゲート電極１０７Ｂは、図の横方向（Ｘ方向）に延在するように配置され、Ｘ方向において、一方の転送用ＭＩＳＦＥＴ（ＴＲ１）および駆動用ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送用ＭＩＳＦＥＴ（ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ２）との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【０１４０】
次に、ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２、Ｑｐ）を覆う絶縁膜として、たとえばＣＶＤ法で窒化シリコン膜１１９および酸化シリコン膜１２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜１２０の表面を平坦化する。
【０１４１】
次に、図６８および図６９に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜１２０および窒化シリコン膜１１９をドライエッチングすることにより、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極１０７Ａの上部にコンタクトホール１２１を形成し、駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極１０７Ｂの上部にコンタクトホール１２２を形成する。また、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレイン（ｎ＋型半導体領域１１４）の上部にコンタクトホール１２３、１２４、１２５を形成し、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極１０７Ｃおよびソース、ドレイン（ｐ＋型半導体領域１１５）のそれぞれの上部にコンタクトホール１２６、１２７を形成する。
【０１４２】
次に上記コンタクトホール１２１〜１２７の内部にプラグ１２８を形成する。プラグ１２８を形成するには、たとえばコンタクトホール１２１〜１２７の内部を含む酸化シリコン膜１２０上にスパッタリング法でチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてタングステン（Ｗ）膜を堆積した後、コンタクトホール１２１〜１２７の外部のＷ膜、ＴｉＮ膜およびＴｉ膜をＣＭＰ法によって除去する。
【０１４３】
次に、図７０および図７１に示すように、絶縁膜として、たとえば基板１０１上にＣＶＤ法で窒化シリコン膜１２９および酸化シリコン膜１３０を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１３０および窒化シリコン膜１２９をドライエッチングすることにより、上記コンタクトホール１２１〜１２７のそれぞれの上部に溝１３１〜１３７を形成する。これらの溝１３１〜１３７のうち、メモリアレイに形成される溝１３２、１３３は、図７０に示すように、コンタクトホール１２２の上部とコンタクトホール１２３の上部とに跨るように形成される。
【０１４４】
次に、メモリアレイに形成された溝１３１〜１３５のそれぞれの内部に中間導電層１４１〜１４５を形成し、周辺回路領域に形成された溝１３６、１３７のそれぞれの内部に第１層配線１４６、１４７を形成する。中間導電層１４１〜１４５および第１層配線１４６、１４７を形成するには、たとえば溝１３１〜１３７の内部を含む酸化シリコン膜１３０上にスパッタリング法でＴｉＮ膜を堆積し、続いて金属膜としてＣＶＤ法でＷ膜を堆積した後、溝１３１〜１３７の外部のＷ膜およびＴｉＮ膜をＣＭＰ法によって除去する。
【０１４５】
メモリアレイに形成された中間導電層１４１〜１４５のうち、中間導電層１４１は、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ１）のゲート電極１０７Ａと、後の工程で形成されるワード線（ＷＬ）とを電気的に接続するために使用される。また、中間導電層１４４は、転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のｎ＋型半導体領域１１４（ソース、ドレインの一方）と相補性データ線（ＢＬＴ、ＢＬＢ）とを電気的に接続するために使用される。さらに、中間導電層１４５は、駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のｎ＋型半導体領域１１４（ソース）と後の工程で形成される基準電圧線（Ｖｓｓ）とを電気的に接続するために使用される。
【０１４６】
各メモリセル領域のほぼ中央部に形成された一対の中間導電層１４２、１４３の一方（中間導電層１４２）は、転送用ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動用ＭＩＳＦＥＴ（ＤＲ１）のドレインを構成するｎ＋型半導体領域１１４と、駆動用ＭＩＳＦＥＴ（ＤＲ２）のゲート電極１０７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ１）の下部半導体層（ドレイン）とを電気的に接続する局所配線として使用される。また、他方（中間導電層１４３）は、転送用ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動用ＭＩＳＦＥＴ（ＤＲ２）のドレインを構成するｎ＋型半導体領域１１４と、駆動用ＭＩＳＦＥＴ（ＤＲ１）のゲート電極１０７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ２）の下部半導体層（ドレイン）とを電気的に接続する局所配線として使用される。
【０１４７】
上記中間導電層１４１〜１４５は、Ｗ膜などのメタル膜で構成する。これにより、中間導電層１４１〜１４５を形成する工程で周辺回路のメタル配線（第１層配線１４６、１４７）を同時に形成することができるので、ＳＲＡＭの製造工程数およびマスク数を減らすことができる。
【０１４８】
次に、図７２および図７３に示すように、中間導電層１４２、１４３のそれぞれの表面にバリア層１４８を形成する。バリア層１４８は、中間導電層１４２、１４３の表面領域のうち、主として縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される領域の下方に位置する領域に形成される。バリア層１４８を形成するには、基板１０１上にスパッタリング法でＷＮ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＷＮ膜をパターニングする。このように、シリコン膜と中間導電層１４２、１４３との界面で所望しないシリサイド反応が生じるのを防ぐことができるバリア層１４８を、シリコン膜と、中間導電層１４２、１４３を構成するＷ膜との間に介在させる。
【０１４９】
バリア層１４８は、ＷＮ膜の他、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜とＷ膜との積層膜、ＴｉＮ膜とＷ膜との積層膜などで構成してもよい。Ｔｉ系薄膜はＷＮ膜に比べて酸化シリコン膜との密着性が良好との特徴を有する。一方、ＷＮ膜は酸化により容易に不動態化するため、装置汚染の可能性が低く簡便に扱える。密着性と簡便性のいずれを重視するかにより選択が可能である。従って、ＭＩＳＦＥＴを形成した後の配線形成工程のように、Ｔｉ系薄膜が基板１０１に再付着してもＭＩＳＦＥＴの特性を変動させる虞れが少ない工程でバリア膜を必要とする場合は、ＷＮ膜よりもＴｉ系薄膜を使用した方がよい。
【０１５０】
このように、中間導電層１４２、１４３は、タングステン（Ｗ）等の金属膜で構成し、バリア層１４８を介して中間導電層１４２、１４３の上部にシリコン膜で形成された縦型ＭＩＳＦＥＴを形成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。なお、バリア層１４８を形成する手段に代えてタングステンからなる中間導電層１４２、１４３の表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層１４８を形成するためのマスクが不要となる。
【０１５１】
次に、基板１０１上にＣＶＤ法で窒化シリコン膜１４９を堆積した後、窒化シリコン膜１４９の上部にＣＶＤ法で多結晶シリコン膜（またはアモルファスシリコン膜）を堆積する。窒化シリコン膜１４９は、後の工程で窒化シリコン膜１４９の上部に堆積する酸化シリコン膜をエッチングする際に、下層の酸化シリコン膜１３０（図７１参照）がエッチングされるのを防ぐエッチングストッパ膜として使用される。多結晶シリコン膜は、後の工程で形成する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極を構成する多結晶シリコン膜と同一の導電型（たとえばｐ型）とするために、成膜時または成膜後にホウ素をドープする。
【０１５２】
次に、フォトレジスト膜をマスクにしたドライエッチングで上記多結晶シリコン膜をパターニングすることにより、窒化シリコン膜１４９の上部に一対のゲート引き出し電極１５１ａ、１５１ｂを形成する。ゲート引き出し電極１５１ａ、１５１ｂは、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）に隣接する領域に配置され、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極と下層の転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）との接続に使用される。
【０１５３】
次に、図７４および図７５に示すように、窒化シリコン膜１４８の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜１５２を堆積してゲート引き出し電極１５１ａ、１５１ｂを被覆した後、フォトレジスト膜をマスクにして酸化シリコン膜１５２をドライエッチングすることにより、バリア層１４８の上部領域、すなわち縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される領域の酸化シリコン膜１５２にスルーホール１５３を形成する。
【０１５４】
次に、スルーホール１５３の側壁に絶縁膜からなるサイドウォールスペーサ１５４を形成する。サイドウォールスペーサ１５４を形成するには、スルーホール１５３の内部を含む酸化シリコン膜１５２上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングしてスルーホール１５３の側壁に残す。このとき、上記酸化シリコン膜のエッチングに続いてスルーホール１５３の底部の窒化シリコン膜１４９をエッチングすることにより、スルーホール１５３の底部にバリア層１４８を露出させる。
【０１５５】
このように、側壁に絶縁膜からなるサイドウォールスペーサ１５４を形成してスルーホール１５３の径を小さくすることにより、図７４に示すように、バリア層１４８の上部にその面積よりも小さい径を有するスルーホール１５３が形成される。これにより、フォトマスクの合わせずれによってスルーホール１５３の位置がバリア層１４８に対してずれた場合でも、スルーホール１５３の底部にバリア層１４８のみを露出させることができるので、次の工程でスルーホール５３の内部に形成されるプラグとバリア層１４８の接触面積を確保することができる。
【０１５６】
次に、スルーホール１５３の内部にプラグ１５５を形成する。プラグ１５５を形成するには、スルーホール１５３の内部を含む酸化シリコン膜１５２上にＣＶＤ法で多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、スルーホール１５３の外部の多結晶シリコン膜（またはアモルファスシリコン膜）をＣＭＰ法（またはエッチバック法）によって除去する。プラグ１５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）は、後の工程で形成する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の下部半導体層を構成する多結晶シリコン膜と同一の導電型（ｐ型）とするために、成膜時または成膜後にホウ素をドープする。
【０１５７】
スルーホール１５３の内部に形成されたプラグ１５５は、バリア層１４８を介して下層の中間導電層１４２、１４３と電気的に接続される。プラグ１５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）と中間導電層１４２、１４３を構成するＷ膜との間にＷＮ膜からなるバリア層１４８を介在させることにより、プラグ１５５と中間導電層１４２、１４３との界面で所望しないシリサイド反応が生じるのを防ぐことができる。なお、プラグ１５５は多結晶シリコン膜（またはアモルファスシリコン膜）に代えてタングステンで構成し、その表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層１４８を形成するためのマスクが不要となる。
【０１５８】
次に、図７６および図７７に示すように、酸化シリコン膜１５２の上部にｐ型シリコン膜１５７、シリコン膜１５８およびｐ型シリコン膜１５９を順次積層する。これら３層のシリコン膜（１５７、１５８、１５９）を形成するには、たとえばホウ素をドープしたアモルファスシリコン膜およびノンドープのアモルファスシリコン膜をＣＶＤ法で順次堆積した後、熱処理を行ってこれらのアモルファスシリコン膜を結晶化することにより、ｐ型シリコン膜１５７およびシリコン膜１５８を形成する。次に、シリコン膜にチャネル形成用のｎ型またはｐ型不純物をイオン注入した後、そのシリコン膜の上部にホウ素をドープしたアモルファスシリコン膜をＣＶＤ法で堆積し、続いて熱処理によってこのアモルファスシリコン膜を結晶化することにより、ｐ型シリコン膜１５９を形成する。
【０１５９】
このように、アモルファスシリコン膜を結晶化して上記３層のシリコン膜（１５７、１５８、１５９）を形成することにより、多結晶シリコン膜に比べて膜中の結晶粒を大きくできるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の特性が向上する。なお、上記シリコン膜１５８にチャネル形成用の不純物をイオン注入する際は、シリコン膜１５８の表面に酸化シリコン膜からなるスルー絶縁膜を形成し、このスルー絶縁膜を通して不純物をイオン注入してもよい。また、アモルファスシリコン膜の結晶化は、後述するゲート絶縁膜を形成するための熱酸化工程などを利用して行ってもよい。
【０１６０】
次に、上層のｐ型シリコン膜の上部にＣＶＤ法で酸化シリコン膜１６１および窒化シリコン膜１６２を順次堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜１６２をドライエッチングすることにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成する領域の上部に窒化シリコン膜１６２を残す。この窒化シリコン膜１６２は、上記３層のシリコン膜（１５７、１５８、１５９）をエッチングする際のマスクとして使用される。窒化シリコンは、シリコンに対するエッチング選択比がフォトレジストに比べて大きいので、フォトレジスト膜をマスクにしたエッチングに比べて、３層のシリコン膜（１５７、１５８、１５９）を精度よくパターニングすることができる。
【０１６１】
次に、窒化シリコン膜１６２をマスクにして３層のシリコン膜（１５７、１５８、１５９）をドライエッチングする。これにより、ｐ型シリコン膜１５７からなる下部半導体層、シリコン膜１５８からなる中間半導体層、ｐ型シリコン膜１５９からなる上部半導体層によって構成される四角柱状の積層体（Ｐ１、Ｐ２）が形成される。
【０１６２】
上記積層体（Ｐ１）の下部半導体層であるｐ型シリコン膜１５７は、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインを構成し、上部半導体層であるｐ型シリコン膜１５９は、ソースを構成する。下部半導体層と上部半導体層との間に位置する中間半導体層であるシリコン膜１５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ１）の基板を構成し、その側壁はチャネル領域を構成する。また、積層体（Ｐ２）の下部半導体層であるｐ型シリコン膜１５７は、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインを構成し、上部半導体層であるｐ型シリコン膜１５９は、ソースを構成する。中間半導体層であるシリコン膜１５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ２）の基板を構成し、その側壁はチャネル領域を構成する。
【０１６３】
また、平面的に見た場合、積層体（Ｐ１）は、その下層のスルーホール１５３、バリア層１４８、中間導電層１４２の一端部、コンタクトホール１２２および駆動用ＭＩＳＦＥＴＤＲ２のゲート電極１０７Ｂの一端部と重なるように配置される。また、積層体（Ｐ２）は、その下層のスルーホール１５３、バリア層１４８、中間導電層１４３の一端部、コンタクトホール１２２および駆動用ＭＩＳＦＥＴＤＲ１のゲート電極１０７Ｂの一端部と重なるように配置される。
【０１６４】
上記３層のシリコン膜（１５７、１５８、１５９）をドライエッチングする際には、たとえば図７７に示すように、積層体（Ｐ１、Ｐ２）の側壁底部にテーパを形成し、積層体（Ｐ１、Ｐ２）の下部（下部半導体層であるｐ型シリコン膜１５７）の面積を上部（中間半導体層であるシリコン膜１５８および上部半導体層であるｐ型シリコン膜１５９）の面積より大きくしてもよい。このようにすると、フォトマスクの合わせずれによって積層体（Ｐ１、Ｐ２）の位置がスルーホール１５３に対してずれた場合でも、スルーホール１５３内のプラグ１５５と下部半導体層（ｐ型シリコン膜１５７）との接触面積の減少が防止されるので、下部半導体層（ｐ型シリコン膜１５７）とプラグ１５５のコンタクト抵抗の増加を抑制することができる。
【０１６５】
また、積層体（Ｐ１、Ｐ２）を形成する際、上部半導体層であるｐ型シリコン膜１５９と中間半導体層であるシリコン膜１５８との界面近傍、下部半導体層であるｐ型シリコン膜１５７とシリコン膜１５８との界面近傍、シリコン膜１５８の一部などに窒化シリコン膜などで構成される１層または複数層のトンネル絶縁膜を設けてもよい。このようにすると、下部半導体層や上部半導体層を構成するｐ型シリコン膜（１５７、１５９）中の不純物が中間半導体層の内部に拡散するのを防ぐことができるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の性能を向上させることができる。この場合、トンネル絶縁膜は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流（Ｉｄｓ）の低下を抑制できる程度の薄い膜厚（数ｎｍ以下）で形成する。
【０１６６】
次に、図７８に示すように、基板１０１を熱酸化することによって、積層体（Ｐ１、Ｐ２）を構成する下部半導体層（ｐ型シリコン膜１５７）、中間半導体層（シリコン膜１５８）および上部半導体層（ｐ型シリコン膜１５９）のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜１６３を形成する。このとき、積層体（Ｐ１、Ｐ２）の下層に形成されている多結晶シリコン膜からなるゲート引き出し電極１５１ａ、１５１ｂやスルーホール１５３の内部のプラグ１５５は、酸化シリコン系の絶縁膜（酸化シリコン膜１５２、サイドウォールスペーサ１５４）で被覆されているので、ゲート引き出し電極１５１ａ、１５１ｂやプラグ１５５の表面が酸化されて抵抗が大きくなる虞れはない。また、積層体（Ｐ１、Ｐ２）とその上部の窒化シリコン膜１６２との間には酸化シリコン膜１６１が形成されているので、上部半導体層の表面に形成されるゲート絶縁膜１６３と窒化シリコン膜１６２との接触が防止され、積層体（Ｐ１、Ｐ２）の上端部近傍におけるゲート絶縁膜１６３の耐圧低下を防ぐことができる。
【０１６７】
積層体（Ｐ１、Ｐ２）の側壁のゲート絶縁膜１６３は、たとえば８００℃以下の低温熱酸化（たとえばウェット酸化）によって形成されるが、これに限定されず、たとえばＣＶＤ法で堆積した酸化シリコン膜や、ＣＶＤ法で堆積した酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）などの高誘電体膜で構成してもよい。この場合は、ゲート絶縁膜１６３をさらに低温で形成することができるので、不純物の拡散などに起因する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のしきい値電圧の変動を抑制することができる。
【０１６８】
次に、四角柱状の積層体（Ｐ１、Ｐ２）およびその上部の窒化シリコン膜１６２の側壁に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極の一部を構成する導電膜として、たとえば第１多結晶シリコン層１６４を形成する。第１多結晶シリコン層１６４を形成するには、酸化シリコン膜１５２の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、四角柱状の積層体（Ｐ１、Ｐ２）および窒化シリコン膜１６２の側壁を囲むようにサイドウォールスペーサ状に残す。このように、ゲート電極の一部を構成する第１多結晶シリコン層１６４は、四角柱状の積層体（Ｐ１、Ｐ２）およびゲート絶縁膜１６３に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。第１多結晶シリコン層１６４を構成する多結晶シリコン膜は、その導電型をｐ型とするためにホウ素をドープする。
【０１６９】
上記多結晶シリコン膜をエッチングして第１多結晶シリコン層１６４を形成する際は、多結晶シリコン膜のエッチングに引き続いて下層の酸化シリコン膜１５２をエッチングする。これにより、四角柱状の積層体（Ｐ１、Ｐ２）の直下を除いた領域の酸化シリコン膜１５２が除去され、ゲート引き出し電極１５１ａ、１５１ｂおよび窒化シリコン膜１４９が露出する。なお、第１多結晶シリコン層１６４の下端部とゲート引き出し電極１５１ａ、１５１ｂとの間には酸化シリコン膜１５２が残っているので、第１多結晶シリコン層１６４とゲート引き出し電極１５１ａ、１５１ｂとは電気的に接続されない。
【０１７０】
次に、第１多結晶シリコン層１６４の表面に導電膜として、たとえば第２多結晶シリコン層１６５を形成する。第２多結晶シリコン層１６５を形成するには、酸化シリコン膜１５２の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、第１多結晶シリコン層１６４の表面を囲むようにサイドウォールスペーサ状に残す。第２多結晶シリコン層１６５を構成する多結晶シリコン膜は、その導電型をｐ型とするためにホウ素をドープする。
【０１７１】
第２多結晶シリコン層１６５を構成する上記多結晶シリコン膜は、四角柱状の積層体（Ｐ１、Ｐ２）の直下に残った酸化シリコン膜１５２の側壁やゲート引き出し電極１５１ａ、１５１ｂの表面にも堆積されるので、この多結晶シリコン膜を異方的にエッチングすると、その下端部がゲート引き出し電極１５１ａ、１５１ｂの表面と接触する。
【０１７２】
このように、下端部がゲート引き出し電極１５１ａ、１５１ｂに電気的に接続する第２多結晶シリコン層１６５を第１多結晶シリコン層１６４に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。
【０１７３】
ここまでの工程により、四角柱状の積層体（Ｐ１、Ｐ２）および窒化シリコン膜１６２の側壁に、第１多結晶シリコン層１６４と第２多結晶シリコン膜１６５の積層膜からなる縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極１６６が形成される。このゲート電極１６６は、その一部を構成する第２多結晶シリコン層１６５を介してゲート引き出し電極１５１ａ、１５１ｂと電気的に接続される。
【０１７４】
このように、ゲート電極（１６６）の一部を構成する第１多結晶シリコン層１６４を、四角柱状の積層体（Ｐ１、Ｐ２）およびゲート絶縁膜１６３に対してサイドウォールスペーサ状に自己整合的に形成する。下端部がゲート引き出し電極１５１ａ、１５１ｂに電気的に接続する第２多結晶シリコン層１６５を第１多結晶シリコン層１６４に対してサイドウォールスペーサ状に自己整合的に形成する。これにより、メモリセルサイズを縮小できる。すなわち、ゲート電極（１６６）を、四角柱状の積層体（Ｐ１、Ｐ２）およびゲート絶縁膜１６３に対して自己整合的に形成する。また、ゲート電極（１６６）をゲート引き出し電極１５１ａ、１５１ｂに対して自己整合的に接続する。これにより、メモリセルサイズを縮小できる。
【０１７５】
上記のように、ゲート電極１６６を２層の導電膜（第１多結晶シリコン層１６４および第２多結晶シリコン層１６５）で構成する場合は、第２多結晶シリコン層１６５に代えてＷシリサイド膜やＷ膜を用いることにより、ゲート電極１６６を低抵抗のシリサイド構造あるいはポリメタル構造にすることもできる。
【０１７６】
次に、図７９および図８０に示すように、基板１０１上に絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜１７０を堆積した後、ＣＭＰ法でその表面を平坦化する。酸化シリコン膜（第１絶縁膜）１７０は、平坦化後の表面の高さが窒化シリコン膜１６２の表面より高くなるように厚い膜厚で堆積し、平坦化処理時に窒化シリコン膜１６２の表面が削れないようにする。
【０１７７】
次に、酸化シリコン膜１７０をエッチングしてその表面を積層体（Ｐ１、Ｐ２）の中途部まで後退させた後、積層体（Ｐ１、Ｐ２）および窒化シリコン膜１６２の側壁に形成されたゲート電極１６６をエッチングしてその上端部を下方に後退させる。
【０１７８】
上記ゲート電極１６６のエッチングは、後の工程で積層体（Ｐ１、Ｐ２）の上部に形成される電源電圧線とゲート電極１６６との短絡を防ぐために行う。従って、ゲート電極１６６は、その上端部が上部半導体層であるｐ型シリコン膜１５９の上端部よりも下方に位置するまで後退させる。ただし、ゲート電極１６６と上部半導体層（ソース（ｐ型シリコン膜１５９））とのオフセットを防ぐため、ゲート電極１６６の上端部が中間半導体層であるシリコン膜１５８の上端部より上方に位置するようにエッチング量を制御する。
【０１７９】
ここまでの工程により、メモリアレイの各メモリセル領域に、下部半導体層（ドレイン）であるｐ型シリコン膜１５７、中間半導体層（基板）であるシリコン膜１５８および上部半導体層（ソース）であるｐ型シリコン膜１５９からなる積層体（Ｐ１、Ｐ２）と、積層体（Ｐ１、Ｐ２）の側壁に形成されたゲート絶縁膜１６３およびゲート電極１６６とを有するｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【０１８０】
次に、図８１に示すように、酸化シリコン膜１７０の上部に露出した縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極１６６および上部半導体層であるｐ型シリコン膜１５９とその上部の窒化シリコン膜１６２の側壁に酸化シリコン膜からなるサイドウォールスペーサ１７１を形成した後、酸化シリコン膜１７０の上部にＣＶＤ法で窒化シリコン膜（第１絶縁膜）１７２を堆積する。サイドウォールスペーサ１７１は、ＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【０１８１】
次に、窒化シリコン膜１７２の上部にＣＶＤ法で酸化シリコン膜（第１絶縁膜）１７３を堆積した後、酸化シリコン膜１７３の表面をＣＭＰ法で平坦化する。
【０１８２】
次に、図８２および図８３に示すように、フォトレジスト膜をマスクにして酸化シリコン膜１７３、窒化シリコン膜１７２および酸化シリコン膜１７０をドライエッチングすることにより、中間導電層１４１、１４４、１４５のそれぞれの表面が露出するスルーホール（第３開口部）１７４、１７５、１７６を形成し、周辺回路の第１層配線１４６、１４７の表面が露出するスルーホール（第３開口部）１７７を形成する。
【０１８３】
次に、図８４および図８５に示すように、上記スルーホール１７４〜１７７の内部にプラグ１７８を形成する。プラグ１７８を形成するには、たとえばスルーホール１７４〜１７７の内部を含む酸化シリコン膜１７３上にスパッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール１７４〜１７７の外部のＷ膜、ＴｉＮ膜およびＴｉ膜をＣＭＰ法によって除去する。
【０１８４】
次に、フォトレジスト膜をマスクにして酸化シリコン膜１７３、窒化シリコン膜１７２および酸化シリコン膜１７０をドライエッチングすることにより、ゲート引き出し電極１５１ａおよび中間導電層１４２の表面が露出するスルーホール（第１開口部）１７９と、ゲート引き出し電極１５１ｂおよび中間導電層１４３の表面が露出するスルーホール（第１開口部）１８０を形成する。
【０１８５】
次に、図８６に示すように、たとえばスルーホール１７９、１８０の内部を含む酸化シリコン膜１７３上にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜（第１導電性膜）１８１Ａを堆積する。続いて、フォトレジスト膜をマスクとしてそのＴｉＮ膜１８１Ａをドライエッチングすることにより、ＴｉＮ膜１８１Ａをスルーホール１７９、１８０内に残す。このＴｉＮ膜１８１Ａにより、駆動用ＭＩＳＦＥＴＤＲ１、ＤＲ２および転送用ＭＩＳＦＥＴＴＲ１、ＴＲ２の電位を取ることができる。
【０１８６】
次に、図８７に示すように、たとえばスルーホール１７９、１８０の内部を含む酸化シリコン膜１７３およびＴｉＮ膜１８１Ａ上にＣＶＤ法で膜厚１０ｎｍ〜２０ｎｍ程度の窒化シリコン膜（第２絶縁膜）１８１Ｂを堆積する。続いて、その窒化シリコン膜１８１Ｂ上に、たとえばスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜（第２導電性膜）１８１Ｃを堆積する。
【０１８７】
次に、図８８および図８９に示すように、フォトレジスト膜をマスクとしたドライエッチングによりＴｉＮ膜１８１Ｃをパターニングする。続いて、新たにフォトレジスト膜をマスクとしたドライエッチングにより窒化シリコン膜１８１Ｂをパターニングする。これにより、スルーホール１７９、１８０内にＴｉＮ膜１８１Ａを下部電極とし、窒化シリコン膜１８１Ｂを容量絶縁膜とし、ＴｉＮ膜１８１Ｃを上部電極とする容量素子（第１容量素子）Ｃを形成することができる。この容量素子Ｃの下部電極は、ゲート引き出し電極１５１ａ、１５２ｂと電気的に接続される。このような本実施の形態６の容量素子Ｃにおいては、ＴｉＮ膜１８１Ａは、容量素子Ｃの下部電極（ＴｉＮ膜１８１Ａ）となるばかりでなく、駆動用ＭＩＳＦＥＴＤＲ２（または駆動用ＭＩＳＦＥＴＤＲ１）および縦型ＭＩＳＦＥＴＳＶ２（または縦型ＭＩＳＦＥＴＳＶ１）のそれぞれのゲート電極と蓄積ノードＡ（または蓄積ノードＢ）とを電気的に接続する配線としても機能させることができる。また、容量素子Ｃの上部電極（ＴｉＮ膜１８１Ｃ）は、後の工程で形成されるプラグを介して縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）であるｐ型シリコン膜１５９と電気的に接続される。すなわち、容量素子Ｃの上部電極は電源電圧線（Ｖｄｄ）に電気的に接続されるが、それについては、そのプラグが形成される工程と併せて後述する。なお、図８８においては、パターニング後に残ったＴｉＮ膜１８１Ｃを一点差線で囲んだ領域で示してある。
【０１８８】
このように、容量素子Ｃの下部電極（ＴｉＮ膜１８１Ａ）は、スルーホール１７９、１８０内の底部および側壁全周にわたって形成されるとともに、スルーホール１７９、１８０内の底部および側壁全周において、容量素子Ｃの誘電体膜（窒化シリコン膜１８１Ｂ）を介して、容量素子Ｃの上部電極（ＴｉＮ膜１８１Ｃ）との間で容量を構成する。これにより、スルーホール１７９、１８０内の底部および側壁全周を容量面積として用いることが出来るので、容量値を向上することができる。また、容量素子Ｃをスルーホール１７９、１８０を利用して形成することにより、本実施の形態６のＳＲＡＭのメモリセル面積を大きくすることなく、ＳＲＡＭのメモリセル（図６３〜図６５参照）にソフトエラー耐性の低下を防ぐための容量を付加することが可能となる。すなわち、ソフトエラー耐性の低下を防ぐための容量をＳＲＡＭのメモリセルに付加した場合でも、本実施の形態６のＳＲＡＭのメモリセルを有するチップのサイズが大きくなってしまうことを抑制することができる。
【０１８９】
また、本実施の形態６では、２層の酸化シリコン膜１７３、１７０は、縦型ＭＩＳＦＥＴＳＶ１、ＳＶ２と中間導電層１４２、１４３とを電気的に接続するプラグ１５５、縦型ＭＩＳＦＥＴＳＶ１、ＳＶ２を形成するｐ型シリコン膜１５７、シリコン膜１５８、ｐ型シリコン膜１５９、および窒化シリコン膜１６２、１７２を覆うように形成されている。そのため、２層の酸化シリコン膜１７３、１７０の合計の膜厚は厚くなり、酸化シリコン膜１７３、１７０を貫通して形成されているスルーホール１７９、１８０は、深い（アスペクト比の大きな）スルーホールとすることができる。そのため、スルーホール１７９、１８０内には、電極面積の大きな容量素子Ｃを形成することができる。すなわち、本実施の形態６によれば、容量値の大きな容量素子Ｃを形成できるので、より高いソフトエラー耐性を有するＳＲＡＭを製造することができる。
【０１９０】
また、本実施の形態６では、容量絶縁膜として窒化シリコン膜１８１Ｂを用いることを例示したが、窒化シリコン膜１８１Ｂの代わりに酸化タンタル膜または酸化シリコン膜を用いてもよい。特に、酸化タンタル膜を用いた場合には、酸化タンタル膜の比誘電率が高いことから、容量素子Ｃの容量値を増大し、本実施の形態６のＳＲＡＭにおいては、より高いソフトエラー耐性を実現することができる。また、前記実施の形態４で説明したような不純物をドープしたアモルファスシリコン膜３２Ａ（図５０参照）を用い、下部電極の表面に凹凸を形成することで容量素子Ｃの電極面積を増加させることでも容量素子Ｃの容量値を増大することができる。
【０１９１】
次に、図９０および図９１に示すように、酸化シリコン膜１７３の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜１８２を堆積し、その酸化シリコン膜１８２でスルーホール１７９、１８０を埋め込んだ後、ＣＭＰ法で酸化シリコン膜１８２の表面を研磨することによりその表面を平坦化、その表面の段差を緩和する。なお、スルーホール１７９、１８０のアスペクト比は大きいので、酸化シリコン膜１８２によるスルーホール１７９、１８０の完全な埋め込み構造を形成しなくてもよい。スルーホール１７９、１８０の内部にて、酸化シリコン膜１８２に空隙ができあがってしまっても、スルーホール１７９、１８０の開口部にて酸化シリコン膜１８２が開口せずに、酸化シリコン膜１８２がスルーホール１７９、１８０の開口部を完全に塞ぐ状態となればよい。
【０１９２】
続いて、フォトレジスト膜をマスクにしたドライエッチングで積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜１８２、ＴｉＮ膜１８１Ｃ（図８９参照）、窒化シリコン膜１８１Ｂ（図８９参照）、酸化シリコン膜１７３および窒化シリコン膜１７２、１６２を除去することにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）であるｐ型シリコン膜１５９が露出するスルーホール１８３を形成する。
【０１９３】
上記ドライエッチングを行う際は、まず積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜１８２、ＴｉＮ膜１８１Ｃ、窒化シリコン膜１８１Ｂおよび酸化シリコン膜１７３が除去された段階でエッチングを一旦停止し、次に窒化シリコン膜１７２、１６２をエッチングする。このとき、フォトマスクの合わせずれによって、スルーホール１８３と上部半導体層となるｐ型シリコン膜１５９の相対的な位置がたとえばＢ−Ｂ線方向にずれた場合でも、窒化シリコン膜１６２およびｐ型シリコン膜１５９の側壁には酸化シリコン膜からなるサイドウォールスペーサ１７１が形成されているので、窒化シリコン膜１７２、１６２をエッチングしたときに、ゲート電極１６６の上部がサイドウォールスペーサ１７１によって保護され、ゲート電極１６６の露出が防止される。
【０１９４】
次に周辺回路のスルーホール１７７の上部を覆っている酸化シリコン膜１８２および窒化シリコン膜１８１Ｂをエッチングしてスルーホール１８４を形成することにより、スルーホール１７７に埋め込まれたプラグ１７８の表面を露出させる。また、メモリアレイに形成されたスルーホール１７４〜１７６の上部を覆っている酸化シリコン膜１８２をエッチングしてスルーホール１８５を形成することにより、スルーホール１７４〜１７６に埋め込まれたプラグ１７８の表面を露出させる。
【０１９５】
次に、スルーホール１８３〜１８５の内部にプラグ１８６を形成する。プラグ１８６を形成するには、たとえばスルーホール１８３〜１８５の内部を含む酸化シリコン膜１８２上にスパッタリング法でＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール１８３〜１８５の外部のＴｉＮ膜およびＷ膜をＣＭＰ法によって除去する。
【０１９６】
これらプラグ１８６が形成されることによって、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）であるｐ型シリコン膜１５９と接続するプラグ１８６の側面には、容量素子Ｃの上部電極（ＴｉＮ膜１８１Ｃ（図８９参照））が接続する。ここで、容量素子Ｃには、大きな電流を導通させる必要はなく、必要な大きさの電圧が印加されればよいので、プラグ１８６と容量素子Ｃの上部電極との接触面積は小さくてもよい。
【０１９７】
次に、図９２および図９３に示すように、酸化シリコン膜１８２の上部にＣＶＤ法で炭化シリコン膜１８７と酸化シリコン膜１８８とを堆積した後、フォトレジスト膜をマスクにしてスルーホール１８３、１８４、１８５の上部の酸化シリコン膜１８８と炭化シリコン膜１８７とをドライエッチングすることにより、配線溝１８９を形成する。図９２に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上方に位置するスルーホール１８３の上部に形成された配線溝１８９と、この配線溝１８９の両側に隣接して形成された２つの配線溝１８９は、Ｙ方向に延在する帯状の平面パターンを有している。また、メモリセルの端部に形成された４つの配線溝１８９は、Ｙ方向に長辺を有する矩形の平面パターンを有している。
【０１９８】
次に、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上方を通る配線溝１８９の内部に電源電圧線１９０（Ｖｄｄ）を形成し、周辺回路領域の配線溝１８９の内部に第２層配線１９１を形成する。また、転送用ＭＩＳＦＥＴ（ＴＲ１）および駆動用ＭＩＳＦＥＴ（ＤＲ１）のｎ＋型半導体領域１１４（ソース、ドレイン）およびプラグ１７８の上方を通る配線溝１８９の内部に相補性データ線（ＢＬＴ、ＢＬＢ）の一方（データ線ＢＬＴ）を形成し、転送用ＭＩＳＦＥＴ（ＴＲ２）および駆動用ＭＩＳＦＥＴ（ＤＲ２）のｎ＋型半導体領域１１４（ソース、ドレイン）およびプラグ１７８の上方を通る配線溝１８９の内部に相補性データ線（ＢＬＴ、ＢＬＢ）の他方（データ線ＢＬＢ）を形成する。さらに、メモリセルの端部に形成された４つの配線溝１８９の内部に引き出し配線１９２（図９４にて図示）を形成する。
【０１９９】
電源電圧線１９０（Ｖｄｄ）、相補性データ線（ＢＬＴ、ＢＬＢ）、第２層配線１９１および引き出し配線１９２を形成するには、配線溝１８９の内部を含む酸化シリコン膜１８８上に導電性バリア膜として、たとえばスパッタリング法で窒化タンタル（ＴａＮ）膜またはＴａ膜を堆積し、さらにスパッタリング法またはめっき法で金属膜であるＣｕ膜を堆積した後、配線溝１８９の外部の不要なＣｕ膜およびＴａＮ膜をＣＭＰ法で除去する。
【０２００】
電源電圧線１９０（Ｖｄｄ）は、プラグ１８６を介して縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）であるｐ型シリコン膜１５９と電気的に接続される。また、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（データ線ＢＬＴ）は、プラグ１８６、１７８、中間導電層１４４およびプラグ１２８を介して転送用ＭＩＳＦＥＴ（ＴＲ１）のｎ＋型半導体領域１１４（ソース、ドレインの一方）と電気的に接続され、他方（データ線ＢＬＢ）は、プラグ１８６、１７８、中間導電層１４４およびプラグ１２８を介して転送用ＭＩＳＦＥＴ（ＴＲ２）のｎ＋型半導体領域１１４（ソース、ドレインの他方）と電気的に接続される。
【０２０１】
次に、図９４および図９５に示すように、上記電源電圧線１９０（Ｖｄｄ）、相補性データ線（ＢＬＴ、ＢＬＢ）、第２層配線１９１および引き出し配線１９２が形成された配線層の上部に基準電圧線１９３（Ｖｓｓ）およびワード線（ＷＬ）を形成する。基準電圧線１９３（Ｖｓｓ）およびワード線（ＷＬ）は、図９４のＸ方向に延在する帯状の平面パターンを有している。
【０２０２】
基準電圧線１９３（Ｖｓｓ）およびワード線（ＷＬ）を形成するには、まず酸化シリコン膜１８８の上部に絶縁膜１９４を堆積した後、この絶縁膜１９４に配線溝１９５を形成し、続いてこの配線溝１９５の内部を含む絶縁膜１９４上に前述した方法でＣｕ膜およびＴａＮ膜を堆積した後、配線溝１９５の外部の不要なＣｕ膜およびＴａＮ膜をＣＭＰ法で除去する。絶縁膜１９４は、たとえばＣＶＤ法で堆積した酸化シリコン膜と炭化シリコン膜と酸化シリコン膜との積層膜で構成する。また、絶縁膜１９４に配線溝１９５を形成する際には、メモリセルの端部に形成された４つの引き出し配線１９２のそれぞれの上部の配線溝１９５に開口１９５ａを形成し、これらの開口１９５ａを通じて４つの引き出し配線１９２のそれぞれの一部を配線溝１９５の底部に露出させる。
【０２０３】
基準電圧線１９３（Ｖｓｓ）は、引き出し配線１９２、プラグ１８６、１７８、中間導電層１４４およびプラグ１２８を介して駆動用ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのｎ＋型半導体領域１１４（ソース）と電気的に接続される。また、ワード線（ＷＬ）は、引き出し配線１９２、プラグ１８６、１７８、中間導電層１４１およびプラグ１２８を介して転送用ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のそれぞれｎ＋型半導体領域１１４（ソース、ドレインの他方）と電気的に接続される。ここまでの工程により、本実施の形態６のＳＲＡＭが完成し、前述の図６３に示した回路を実現できる。容量素子Ｃの上部電極（ＴｉＮ膜１８１Ｃ）は、電源電圧線１９０（Ｖｄｄ）と電気的に接続し、常に電源電圧（Ｖｄｄ）となるため、蓄積ノード（Ａ、Ｂ）が０Ｖ（Ｌｏｗ）となった時に容量素子Ｃに容量を生じさせることが可能となる。
【０２０４】
また、図９６に示すように、容量素子Ｃの上部電極となるＴｉＮ膜１８１Ｃのパターニングを行う際に、ＴｉＮ膜１８１Ｃが電源電圧線１９０（Ｖｄｄ）と電気的接続をせずに、基準電圧線１９３（Ｖｓｓ）と電気的接続をするようにパターニングを行う。すなわち、スルーホール１８３内に形成され電源電圧線１９０（Ｖｄｄ）と電気的に接続するプラグ１８６とは接続せずに、スルーホール１８６内に形成され基準電圧線１９０（Ｖｄｄ）と電気的に接続するプラグ１８６の側面に接続するようにＴｉＮ膜１８１Ｃのパターニングを行う。これにより、前述の図６４に示した回路を実現できる。容量素子Ｃの上部電極（ＴｉＮ膜１８１Ｃ）は、基準電圧線１９３（Ｖｓｓ）と電気的に接続し、常に基準電圧（Ｖｓｓ）となるため、蓄積ノード（Ａ、Ｂ）がｈｉｇｈとなった時に容量素子Ｃに容量を生じさせることが可能となる。
【０２０５】
（実施の形態７）
図９７〜図９９は、本実施の形態７であるアナログ回路の例を示す回路図もしくはブロック図である。本実施の形態７においては、これらのアナログ回路が有する容量素子として、たとえば前記実施の形態３で示した周辺回路領域ＡＣＡ（図３２参照）に形成された容量素子Ｃ１（図３２参照）と同様の工程で形成された容量素子を適用するものである。
【０２０６】
図９７は、本実施の形態７におけるサンプルホールド回路の一例を示したものである。このサンプルホールド回路は、信号サンプル用のスイッチＳＷ１と、電圧を保持するためのホールドコンデンサＣｈと、増幅率１のバッファーアンプＢＡＭＰとで構成される。スイッチＳＷ１が閉じている状態（サンプル状態）では、入力電圧がそのまま出力電圧となる。スイッチＳＷ１が開いている状態（ホールド状態）では、ホールドコンデンサＣｈの電圧が出力電圧となる。ホールドコンデンサＣｈは、サンプル時の電圧を保持しているので、出力電圧は、サンプル時の入力電圧の値が次のサンプル状態まで保持される。
【０２０７】
図９８は、本実施の形態７における一次フィルタ（ローパスフィルタ）回路の一例を示したものである。この一次フィルタ回路は、たとえば抵抗成分を含む回路ブロックＣＢとコンデンサＣＬ１とで構成される。この一次フィルタ回路によって、入力電圧のうち不要な高周波成分が除去されたものが出力電圧となる。
【０２０８】
図９９は、本実施の形態７におけるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の一例を示したものである。このＰＬＬ回路は、たとえば位相比較回路ＰＣと、チャージポンプＣＰと、抵抗ＲおよびコンデンサＣＬ２を有するループフィルタＬＦと、リングオシレータＲＯを有する電圧制御発振器ＶＣＯとで構成される。位相比較器ＰＣは、入力される基準クロックと電圧制御発振器ＶＣＯからのＰＬＬクロック（出力クロック）との位相差を検出して差信号電圧を出力する。この差信号電圧は、チャージポンプを介してループフィルタＬＦへ伝達され、そのループフィルタＬＦにて不要な高周波成分が除去された後に電圧制御発振器ＶＣＯの制御電圧端子に印加される。電圧制御発振器ＶＣＯは、基準クロックの周波数と出力クロックの周波数との差が縮まる方向に出力クロックの周波数を変化させる。この動作を繰り返し、出力クロックの周波数が基準クロックの周波数と同じになると前記位相差は０となり、ループが安定な状態（位相ロック状態）を保ち動作は完了する。なお、ループフィルタＬＦは、系の応答特性および定常特性の決定も行う。
【０２０９】
上記ホールドコンデンサＣｈおよびコンデンサＣＬ１、ＣＬ２は、サージまたは高周波ノイズなどが出力されることを防ぎ、出力電圧を安定化させるために比較的大きな容量値を必要とする。このような大きな容量値のホールドコンデンサＣｈおよびコンデンサＣＬ１、ＣＬ２を、たとえば前記実施の形態３にて図３３および図３４を用いて説明した容量素子Ｃ１１と同様の構成の容量素子とした場合には、チップ上にて容量素子が占める面積が増大し、本実施の形態７のアナログ回路を有するチップのサイズの大型化を招くことになる。そこで、ホールドコンデンサＣｈおよびコンデンサＣＬ１、ＣＬ２を前記実施の形態３にて説明した容量素子Ｃ１と容量素子とすることによって、ホールドコンデンサＣｈおよびコンデンサＣＬ１、ＣＬ２がチップ上にて占める面積を大幅に縮小することができる。すなわち、本実施の形態７のアナログ回路を形成するのに必要な面積を大幅に縮小できるので、本実施の形態７のアナログ回路を有するチップのサイズを小型化することができる。
【０２１０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２１１】
前記実施の形態１〜５では、Ａｌ膜を主導電層とした配線を形成する場合について例示したが、層間絶縁膜に配線形成用の溝を形成し、その溝内に銅を主成分とする導電性膜を埋め込むことで配線を形成してもよい。
【０２１２】
以下、本実施の形態において開示される発明のうち、代表的なものについて簡単に説明すれば、以下のとおりである。
１．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記第１容量素子の上部には前記第１および第２の負荷用ＭＩＳＦＥＴと電気的に接続する電源電圧線および前記第１および第２の駆動用ＭＩＳＦＥＴと基準電圧線が形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続され、
前記第１開口部は、前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達している。
【０２１３】
前記半導体集積回路装置において、前記第１導電性膜はシリコンを含み、前記第１絶縁膜と前記第２絶縁膜との界面において前記第１導電性膜はシリコン粒を有する。
２．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記第１容量素子の上部には前記第１および第２の負荷用ＭＩＳＦＥＴと電気的に接続する電源電圧線および前記第１および第２の駆動用ＭＩＳＦＥＴと基準電圧線が形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続され、
前記第１および第２の負荷用ＭＩＳＦＥＴは、前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれよりも上部に形成され、前記第１の負荷用ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第２の負荷用ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１絶縁膜は、前記第１および前記第２の負荷用ＭＩＳＦＥＴを覆うように形成されている。
【０２１４】
前記半導体集積回路装置において、前記第１導電性膜はシリコンを含み、前記第１絶縁膜と前記第２絶縁膜との界面において前記第１導電性膜はシリコン粒を有する。
３．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記第１容量素子の上部には前記第１および第２の負荷用ＭＩＳＦＥＴと電気的に接続する電源電圧線および前記第１および第２の駆動用ＭＩＳＦＥＴと基準電圧線が形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続され、
前記半導体基板の主面上の第１領域に前記メモリセルが形成され、前記半導体基板の主面上の第２領域に電源回路が形成され、
前記第２領域における前記第１絶縁膜に形成された第２開口部には、前記第２開口部の側壁および底部に沿って形成された前記第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された前記第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された前記第２導電性膜を上部電極とする第２容量素子が形成され、
前記電源回路は前記メモリセルに動作電圧を供給し、前記第２容量素子は前記動作電圧と接地電位との間に電気的に接続される。
【０２１５】
前記半導体集積回路装置において、前記第１導電性膜はシリコンを含み、前記第１絶縁膜と前記第２絶縁膜との界面において前記第１導電性膜はシリコン粒を有する。
４．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルと、電源回路とを有する半導体集積回路装置であって、
前記半導体基板の主面上の第１領域に前記メモリセルが形成され、前記半導体基板の主面上の第２領域に電源回路が形成され、
前記半導体基板上に第１絶縁膜が形成され、
前記第２領域における前記第１絶縁膜に形成された第２開口部には、前記第２開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第２容量素子が形成され、
前記電源回路は前記メモリセルに動作電圧を供給し、前記第２容量素子は前記動作電圧と接地電位との間に電気的に接続されている。
【０２１６】
前記半導体集積回路装置において、前記第１導電性膜はシリコンを含み、前記第１絶縁膜と前記第２絶縁膜との界面において前記第１導電性膜はシリコン粒を有する。
５．半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第２開口部とを有し、
前記第２開口部の側壁および底部には、前記第２開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする容量素子が形成され、前記容量素子はアナログ回路を形成する。
【０２１７】
前記半導体集積回路装置において、前記第１導電性膜はシリコンを含み、前記第１絶縁膜と前記第２絶縁膜との界面において前記第１導電性膜はシリコン粒を有する。
６．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとを形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜に第１開口部を形成する工程、
（ｃ）前記第１開口部の側壁および底部に第１導電性膜を形成し、前記第１導電性膜を介して前記第１の駆動用ＭＩＳＦＥＴのドレインと前記第１の負荷用ＭＩＳＦＥＴのドレインと前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第１導電性膜を介して前記第２の駆動用ＭＩＳＦＥＴのドレインと前記第２の負荷用ＭＩＳＦＥＴのドレインと前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第２の蓄積ノードを形成する工程、
（ｄ）前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする第１容量素子を形成する工程、
（ｅ）前記第１容量素子の上部に電源電圧線および基準電圧線を形成する工程、を含み、前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続する。
【０２１８】
前記製造方法において、前記第１導電性膜は、
（ｃ１）前記第１開口部の内部を含む前記第１絶縁膜上に不純物を含むアモルファスシリコン膜を形成する工程、
（ｃ２）減圧雰囲気中にて前記アモルファスシリコン膜の表面にＳｉＨ４ガスを含むガスを供給し、前記アモルファスシリコン膜の表面にシリコン粒を形成する工程、
を含む工程によって形成する。
７．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴとを形成する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜に第１開口部を形成する工程、
（ｃ）前記第１開口部の側壁および底部に第１導電性膜を形成し、前記第１導電性膜を介して前記第１の駆動用ＭＩＳＦＥＴのドレインと前記第１の負荷用ＭＩＳＦＥＴのドレインと前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第１導電性膜を介して前記第２の駆動用ＭＩＳＦＥＴのドレインと前記第２の負荷用ＭＩＳＦＥＴのドレインと前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とを電気的に接続して前記メモリセルの第２の蓄積ノードを形成する工程、
（ｄ）前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜上に第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする第１容量素子を形成する工程、
（ｅ）前記第１容量素子の上部に電源電圧線および基準電圧線を形成する工程、を含み、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと前記基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続し、
前記半導体基板の主面上の第１領域に前記メモリセルを形成し、前記半導体基板の主面上の第２領域に前記メモリセルに動作電圧を供給する電源回路を形成し、
（ｆ）前記第２領域の前記第１絶縁膜に第２開口部を形成する工程、
（ｇ）前記第２開口部の側壁および底部に沿って前記第１導電性膜を形成し、前記第２開口部内の前記第１導電性膜上に前記第２絶縁膜を形成し、前記第２開口部内の前記第２絶縁膜上に前記第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とし、前記電源回路および前記メモリセルと接地電位との間に電気的に接続される第２容量素子を形成する工程、
を含む工程によって形成する。
【０２１９】
前記製造方法において、前記第１導電性膜は、
（ｃ１）前記第１開口部の内部を含む前記第１絶縁膜上に不純物を含むアモルファスシリコン膜を形成する工程、
（ｃ２）減圧雰囲気中にて前記アモルファスシリコン膜の表面にＳｉＨ４ガスを含むガスを供給し、前記アモルファスシリコン膜の表面にシリコン粒を形成する工程、
を含む工程によって形成する。
【０２２０】
前記製造方法において、前記（ｂ）工程の前に前記半導体基板上に第３絶縁膜を形成する工程を含み、前記第１開口部および前記第２開口部は、少なくとも一方の底部が前記第３絶縁膜に達するように形成し、前記第１導電性膜および前記第２導電性膜をそれぞれ前記第１絶縁膜上に延在するように形成し、前記（ｄ）工程は、
（ｄ１）前記第１絶縁膜上に第４絶縁膜を形成する工程、
（ｄ２）前記第４絶縁膜を穿孔し、前記第１絶縁膜上に延在する前記第１導電性膜に達する接続孔および前記第１絶縁膜上に延在する前記第２導電性膜に達する接続孔を形成する工程、
（ｄ３）前記接続孔内に導電層を形成する工程、
を含む工程によって形成する。
８．一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルと、前記メモリセルに動作電圧を供給する電源回路とを有する半導体集積回路装置の製造方法であって、
半導体基板の主面上の第１領域に前記メモリセルを形成し、前記半導体基板の主面上の第２領域に前記電源回路を形成し、
（ａ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第２領域の前記第１絶縁膜に第２開口部を形成する工程、
（ｃ）前記第２開口部の側壁および底部に沿って前記第１導電性膜を形成し、前記第１導電性膜上に前記第２絶縁膜を形成し、前記第２絶縁膜上に前記第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とし、前記電源回路および前記メモリセルと接地電位との間に電気的に接続される第２容量素子を形成する工程、
を含む工程によって形成する。
【０２２１】
前記製造方法において、前記第１導電性膜は、
（ｃ１）前記第１開口部の内部を含む前記第１絶縁膜上に不純物を含むアモルファスシリコン膜を形成する工程、
（ｃ２）減圧雰囲気中にて前記アモルファスシリコン膜の表面にＳｉＨ４ガスを含むガスを供給し、前記アモルファスシリコン膜の表面にシリコン粒を形成する工程、
を含む工程によって形成する。
【０２２２】
前記製造方法において、前記（ａ）工程の前に前記半導体基板上に第３絶縁膜を形成する工程を含み、前記第２開口部は底部が前記第３絶縁膜に達するように形成し、前記第１導電性膜および前記第２導電性膜をそれぞれ前記第１絶縁膜上に延在するように形成し、
（ｄ）前記第１絶縁膜上に第４絶縁膜を形成する工程、
（ｅ）前記第４絶縁膜を穿孔し、前記第１絶縁膜上に延在する前記第１導電性膜に達する接続孔および前記第１絶縁膜上に延在する前記第２導電性膜に達する接続孔を形成する工程、
（ｆ）前記接続孔内に導電層を形成する工程、
を含む工程によって形成する。
９．（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第２開口部を形成する工程、
（ｃ）前記第２開口部の側壁および底部に沿って前記第１導電性膜を形成し、前記第１導電性膜上に前記第２絶縁膜を形成し、前記第２絶縁膜上に前記第２導電性膜を形成し、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする容量素子を形成する工程、
を含み、前記容量素子を用いてアナログ回路を形成することを特徴とする半導体集積回路装置の製造方法であって、前記第１導電性膜は、
（ｃ１）前記第１開口部の内部を含む前記第１絶縁膜上に不純物を含むアモルファスシリコン膜を形成する工程、
（ｃ２）減圧雰囲気中にて前記アモルファスシリコン膜の表面にＳｉＨ４ガスを含むガスを供給し、前記アモルファスシリコン膜の表面にシリコン粒を形成する工程、
を含む工程によって形成する。
【０２２３】
前記製造方法において、前記（ａ）工程の前に前記半導体基板上に第３絶縁膜を形成する工程を含み、前記第２開口部は、底部が前記第３絶縁膜に達するように形成し、前記第１導電性膜および前記第２導電性膜をそれぞれ前記第１絶縁膜上に延在するように形成し、
（ｄ）前記第１絶縁膜上に第４絶縁膜を形成する工程、
（ｅ）前記第４絶縁膜を穿孔し、前記第１絶縁膜上に延在する前記第１導電性膜に達する接続孔および前記第１絶縁膜上に延在する前記第２導電性膜に達する接続孔を形成する工程、
（ｆ）前記接続孔内に導電層を形成する工程、
を含む工程によって形成する。
１０．半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された複数の第２開口部とを有し、
前記複数の第２開口部の側壁および底部には、前記第２開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記複数の第２開口部内において前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする容量素子が形成された半導体集積回路装置であって、前記第１絶縁膜には複数の配線溝が形成され、前記配線溝に配線が形成される。
【０２２４】
以下、本実施の形態において開示される効果のうち、代表的なものについて簡単に説明すれば、以下のとおりである。
【０２２５】
すなわち、半導体基板上に成膜された絶縁膜に孔部を形成し、その孔部内に容量素子を形成することにより、その孔部の底部および側壁全周に容量を形成でき、チップサイズを増大させることなく容量素子の容量を向上でき、半導体集積回路装置の特性を向上できる。また、ＳＲＡＭのメモリセルのα線等によるソフトエラーに対する耐性を向上でき、メモリセルの信頼性を向上することができる。
【０２２６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【０２２７】
すなわち、半導体集積回路装置の特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の実施の形態１であるＳＲＡＭのメモリセルの等価回路図である。
【図３】本発明の実施の形態１であるＳＲＡＭのメモリセルの等価回路図である。
【図４】本発明の実施の形態１であるＳＲＡＭの製造方法を説明する要部平面図である。
【図５】本発明の実施の形態１であるＳＲＡＭの製造方法を説明する要部断面図である。
【図６】図５に続くＳＲＡＭの製造工程中の要部断面図である。
【図７】図６に続くＳＲＡＭの製造工程中の要部断面図である。
【図８】図７に続くＳＲＡＭの製造工程中の要部断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭの製造工程中の要部平面図である。
【図１０】図８に続くＳＲＡＭの製造工程中の要部断面図である。
【図１１】図１０に続くＳＲＡＭの製造工程中の要部断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭの製造工程中の要部平面図である。
【図１３】図１１に続くＳＲＡＭの製造工程中の要部断面図である。
【図１４】図１２に続くＳＲＡＭの製造工程中の要部平面図である。
【図１５】図１３に続くＳＲＡＭの製造工程中の要部断面図である。
【図１６】図１４に続くＳＲＡＭの製造工程中の要部平面図である。
【図１７】図１５に続くＳＲＡＭの製造工程中の要部断面図である。
【図１８】本発明の実施の形態１であるＳＲＡＭの製造工程中の要部平面図である。
【図１９】本発明の実施の形態１であるＳＲＡＭの製造工程中の要部平面図である。
【図２０】本発明の実施の形態１であるＳＲＡＭの製造工程中の要部断面図である。
【図２１】本発明の実施の形態２であるＳＲＡＭの製造方法を説明する要部断面図である。
【図２２】図２１に続くＳＲＡＭの製造工程中の要部断面図である。
【図２３】本発明の実施の形態２であるＳＲＡＭの製造工程中の要部平面図である。
【図２４】図２２に続くＳＲＡＭの製造工程中の要部断面図である。
【図２５】図２３に続くＳＲＡＭの製造工程中の要部平面図である。
【図２６】図２４に続くＳＲＡＭの製造工程中の要部断面図である。
【図２７】図２５に続くＳＲＡＭの製造工程中の要部平面図である。
【図２８】図２６に続くＳＲＡＭの製造工程中の要部断面図である。
【図２９】本発明の実施の形態２であるＳＲＡＭの製造工程中の要部平面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置を有するチップの平面図である。
【図３１】図３０に示したチップに形成された基準電源回路の説明図である。
【図３２】本発明の実施の形態３の一例である半導体集積回路装置の要部断面図である。
【図３３】本発明の実施の形態３の一例である半導体集積回路装置に形成された容量素子と比較検討した容量素子の平面図である。
【図３４】本発明の実施の形態３の一例である半導体集積回路装置に形成された容量素子と比較検討した容量素子の断面図である。
【図３５】本発明の実施の形態３の一例である半導体集積回路装置の要部断面図である。
【図３６】本発明の実施の形態３の一例である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３７】図３６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３８】本発明の実施の形態３の一例である半導体集積回路装置の製造工程中の要部平面図である。
【図３９】本発明の実施の形態３の一例である半導体集積回路装置の製造工程中の要部断面図である。
【図４０】図３７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４４】本発明の実施の形態３の一例である半導体集積回路装置の製造工程中の要部断面図である。
【図４５】図４３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４７】本発明の実施の形態３の一例である半導体集積回路装置の製造工程中の要部断面図である。
【図４８】図４６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４９】本発明の実施の形態３の一例である半導体集積回路装置の製造工程中の要部平面図である。
【図５０】本発明の実施の形態４である半導体集積回路装置の製造方法を説明する要部断面図である。
【図５１】図５０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５４】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部断面図である。
【図５５】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部断面図である。
【図５６】図５５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５８】図５７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５９】本発明の実施の形態５である半導体集積回路装置の製造工程中の要部断面図である。
【図６０】図５８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６１】本発明の実施の形態５である半導体集積回路装置の製造工程中の要部断面図である。
【図６２】本発明の実施の形態５である半導体集積回路装置の製造工程中の要部断面図である。
【図６３】本発明の実施の形態６であるＳＲＡＭのメモリセルの等価回路図である。
【図６４】本発明の実施の形態６であるＳＲＡＭのメモリセルの等価回路図である。
【図６５】本発明の実施の形態６であるＳＲＡＭのメモリセルの等価回路図である。
【図６６】本発明の実施の形態６であるＳＲＡＭの製造方法を説明する要部平面図である。
【図６７】本発明の実施の形態６であるＳＲＡＭの製造方法を説明する要部断面図である。
【図６８】図６６に続くＳＲＡＭの製造工程中の要部平面図である。
【図６９】図６７に続くＳＲＡＭの製造工程中の要部断面図である。
【図７０】図６８に続くＳＲＡＭの製造工程中の要部平面図である。
【図７１】図６９に続くＳＲＡＭの製造工程中の要部断面図である。
【図７２】図７０に続くＳＲＡＭの製造工程中の要部平面図である。
【図７３】図７１に続くＳＲＡＭの製造工程中の要部断面図である。
【図７４】図７２に続くＳＲＡＭの製造工程中の要部平面図である。
【図７５】図７３に続くＳＲＡＭの製造工程中の要部断面図である。
【図７６】図７４に続くＳＲＡＭの製造工程中の要部平面図である。
【図７７】図７５に続くＳＲＡＭの製造工程中の要部断面図である。
【図７８】図７７に続くＳＲＡＭの製造工程中の要部断面図である。
【図７９】本発明の実施の形態６であるＳＲＡＭの製造工程中の要部平面図である。
【図８０】図７８に続くＳＲＡＭの製造工程中の要部断面図である。
【図８１】図８０に続くＳＲＡＭの製造工程中の要部断面図である。
【図８２】本発明の実施の形態６であるＳＲＡＭの製造工程中の要部平面図である。
【図８３】図８１に続くＳＲＡＭの製造工程中の要部断面図である。
【図８４】図８２に続くＳＲＡＭの製造工程中の要部平面図である。
【図８５】図８３に続くＳＲＡＭの製造工程中の要部断面図である。
【図８６】図８５に続くＳＲＡＭの製造工程中の要部断面図である。
【図８７】図８６に続くＳＲＡＭの製造工程中の要部断面図である。
【図８８】本発明の実施の形態６であるＳＲＡＭの製造工程中の要部平面図である。
【図８９】図８７に続くＳＲＡＭの製造工程中の要部断面図である。
【図９０】図８８に続くＳＲＡＭの製造工程中の要部平面図である。
【図９１】図８９に続くＳＲＡＭの製造工程中の要部断面図である。
【図９２】図９０に続くＳＲＡＭの製造工程中の要部平面図である。
【図９３】図９１に続くＳＲＡＭの製造工程中の要部断面図である。
【図９４】図９２に続くＳＲＡＭの製造工程中の要部平面図である。
【図９５】図９３に続くＳＲＡＭの製造工程中の要部断面図である。
【図９６】本発明の実施の形態６であるＳＲＡＭの製造工程中の要部平面図である。
【図９７】本発明の実施の形態７であるアナログ回路の一例を説明する要部回路図である。
【図９８】本発明の実施の形態７であるアナログ回路の一例を説明する要部回路図である。
【図９９】本発明の実施の形態７であるアナログ回路の一例を説明する要部ブロック図である。
【図１００】本発明の実施の形態２であるＳＲＡＭの製造工程中の要部平面図である。
【符号の説明】
１  半導体基板
２  素子分離部
３  酸化シリコン膜
４  ｐ型ウェル
５  ｎ型ウェル
７  ゲート酸化膜
８  ゲート電極
９  サイドウォールスペーサ
１０  ｐ型半導体領域
１１  ｎ型半導体領域
１２  ＣｏＳｉ２層
１７  窒化シリコン膜（第３絶縁膜）
２０  ＰＳＧ膜（第１絶縁膜）
２１  酸化シリコン膜（第１絶縁膜）
２２  窒化シリコン膜
２５  コンタクトホール（第３開口部）
２５Ａ  孔部（第２開口部）
２６  プラグ
２６Ａ  窒化チタン膜（第１導電性膜）
２６Ｂ  窒化シリコン膜２６Ｂ（第２絶縁膜）
２６Ｃ  窒化チタン膜（第２導電性膜）
２７  窒化シリコン膜（第１絶縁膜）
３１  配線溝（第１開口部）
３２  窒化チタン膜（第１導電性膜）
３２Ａ  アモルファスシリコン膜（第１導電性膜）
３３  窒化シリコン膜（第２絶縁膜）
３４  窒化チタン膜（第２導電性膜）
３５  Ｗ膜
３６  配線
３８  層間絶縁膜（第１絶縁膜、第４絶縁膜）
３９  コンタクトホール（第３開口部）
３９Ａ、３９Ｂ  コンタクトホール
４０  コンタクトホール（接続孔）
４１  窒化シリコン膜
４２、４２Ａ、４２Ｂ、４３  プラグ（導電層）
４４  配線
４４Ａ  Ｔｉ膜
４４Ｂ  Ａｌ膜
４４Ｃ  窒化チタン膜
４５  配線
４６  窒化シリコン膜
４７  層間絶縁膜
４８、４９  コンタクトホール
５０、５１  プラグ
５２、５３、５３Ａ  配線
５５  層間絶縁膜
５７  プラグ
５８  配線
１０１  基板
１０２  素子分離溝
１０３  酸化シリコン膜
１０４  ｐ型ウェル
１０５  ｎ型ウェル
１０６  ゲート絶縁膜
１０７Ａ、１０７Ｂ、１０７Ｃ  ゲート電極
１０９  ｎ−型半導体領域
１１３  サイドウォールスペーサ
１１４  ｎ＋型半導体領域
１１５  ｐ＋型半導体領域
１１９  窒化シリコン膜
１２０  酸化シリコン膜
１２１〜１２７  コンタクトホール
１２８  プラグ
１２９  窒化シリコン膜
１３０  酸化シリコン膜
１３１〜１３７  溝
１４１〜１４５  中間導電層
１４６、１４７  第１層配線
１４８  バリア層
１４９  窒化シリコン膜
１５１ａ、１５２ｂ  ゲート引き出し電極
１５２  酸化シリコン膜
１５３  スルーホール
１５４  サイドウォールスペーサ
１５５  プラグ
１５７  ｐ型シリコン膜
１５８  シリコン膜
１５９  ｐ型シリコン膜
１６１  酸化シリコン膜
１６２  窒化シリコン膜
１６３  ゲート絶縁膜
１６４  第１多結晶シリコン層
１６５  第２多結晶シリコン層
１６６  ゲート電極
１７０  酸化シリコン膜（第１絶縁膜）
１７１  サイドウォールスペーサ
１７２  窒化シリコン膜（第１絶縁膜）
１７３  酸化シリコン膜（第１絶縁膜）
１７４〜１７７  スルーホール（第３開口部）
１７８  プラグ
１７９、１８０  スルーホール（第１開口部）
１８１Ａ  ＴｉＮ膜（第１導電性膜）
１８１Ｂ  窒化シリコン膜（第２絶縁膜）
１８１Ｃ  ＴｉＮ膜（第２導電性膜）
１８２  酸化シリコン膜
１８３〜１８５  スルーホール
１８６  プラグ
１８７  炭化シリコン膜
１８８  酸化シリコン膜
１８９  配線溝
１９０  電源電圧線
１９１  第２層配線
１９２  引き出し配線
１９３  基準電圧線
１９４  絶縁膜
１９５  配線溝
１９５ａ  開口
ＡＣＡ  周辺回路領域（第２領域）
Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２  活性領域
Ａ、Ａ１、Ｂ、Ｂ１  蓄積ノード
ＢＡＭＰ  バッファーアンプ
Ｃ  容量素子（第１容量素子）
Ｃ１  容量素子（第２容量素子）
ＣＡ  ＣＰＵ領域
ＣＢ  回路ブロック
Ｃｈ  ホールドコンデンサ
ＣＨＰ  チップ
ＣＬ１、ＣＬ２  コンデンサ
ＣＰ  チャージポンプ
ＢＬＢ、ＢＬＴ、ＤＬ、／ＤＬ  データ線
ＩＬＤ０〜ＩＬＤ３  層間絶縁膜
ＩＮＶ１、ＩＮＶ２  インバータ
Ｌ  活性領域
ＬＦ  ローパスフィルタ
ＭＣ  メモリセル
ＭＣＡ  メモリセル領域（第１領域）
ＭＵ１、ＭＵ２、ＭＵ３  最上層配線
ＭＬ１、ＭＬ２  配線層
Ｐ１、Ｐ２  積層体
ＰＣ  位相比較器
ＰＬＧ１〜ＰＬＧ４  プラグ
Ｑｄ１、Ｑｄ２、ＤＲ１、ＤＲ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２、ＴＲ１、ＴＲ２  転送用ＭＩＳＦＥＴ
Ｒ  抵抗
ＲＥＳＩ１〜ＲＥＳＩ５  フォトレジスト膜
ＲＬＡ  ランダムロジック領域
ＲＯ  リングオシレータ
ＳＶ１、ＳＶ２  縦型ＭＩＳＦＥＴ
ＳＷ１  スイッチ
Ｔ  溝（第２開口部）
ＴＨ  貫通孔
Ｖｃｃ、Ｖｄｄ  電源電圧
ＶＣＯ  電圧制御発振器
ＶＤＤｉ  内部動作電圧
ＶＤＲ  データ保持電圧
ＶＨ  孔部（第２開口部）
ＶＨ１  溝部（第２開口部）
Ｖｓｓ  基準電圧（接地（基板）電位）
ＷＬ  ワード線
【図１】
2004253730.tif 000003
【図２】
2004253730.tif 000004
【図３】
2004253730.tif 000005
【図４】
2004253730.tif 000006
【図５】
2004253730.tif 000007
【図６】
2004253730.tif 000008
【図７】
2004253730.tif 000009
【図８】
2004253730.tif 000010
【図９】
2004253730.tif 000011
【図１０】
2004253730.tif 000012
【図１１】
2004253730.tif 000013
【図１２】
2004253730.tif 000014
【図１３】
2004253730.tif 000015
【図１４】
2004253730.tif 000016
【図１５】
2004253730.tif 000017
【図１６】
2004253730.tif 000018
【図１７】
2004253730.tif 000019
【図１８】
2004253730.tif 000020
【図１９】
2004253730.tif 000021
【図２０】
2004253730.tif 000022
【図２１】
2004253730.tif 000023
【図２２】
2004253730.tif 000024
【図２３】
2004253730.tif 000025
【図２４】
2004253730.tif 000026
【図２５】
2004253730.tif 000027
【図２６】
2004253730.tif 000028
【図２７】
2004253730.tif 000029
【図２８】
2004253730.tif 000030
【図２９】
2004253730.tif 000031
【図３０】
2004253730.tif 000032
【図３１】
2004253730.tif 000033
【図３２】
2004253730.tif 000034
【図３３】
2004253730.tif 000035
【図３４】
2004253730.tif 000036
【図３５】
2004253730.tif 000037
【図３６】
2004253730.tif 000038
【図３７】
2004253730.tif 000039
【図３８】
2004253730.tif 000040
【図３９】
2004253730.tif 000041
【図４０】
2004253730.tif 000042
【図４１】
2004253730.tif 000043
【図４２】
2004253730.tif 000044
【図４３】
2004253730.tif 000045
【図４４】
2004253730.tif 000046
【図４５】
2004253730.tif 000047
【図４６】
2004253730.tif 000048
【図４７】
2004253730.tif 000049
【図４８】
2004253730.tif 000050
【図４９】
2004253730.tif 000051
【図５０】
2004253730.tif 000052
【図５１】
2004253730.tif 000053
【図５２】
2004253730.tif 000054
【図５３】
2004253730.tif 000055
【図５４】
2004253730.tif 000056
【図５５】
2004253730.tif 000057
【図５６】
2004253730.tif 000058
【図５７】
2004253730.tif 000059
【図５８】
2004253730.tif 000060
【図５９】
2004253730.tif 000061
【図６０】
2004253730.tif 000062
【図６１】
2004253730.tif 000063
【図６２】
2004253730.tif 000064
【図６３】
2004253730.tif 000065
【図６４】
2004253730.tif 000066
【図６５】
2004253730.tif 000067
【図６６】
2004253730.tif 000068
【図６７】
2004253730.tif 000069
【図６８】
2004253730.tif 000070
【図６９】
2004253730.tif 000071
【図７０】
2004253730.tif 000072
【図７１】
2004253730.tif 000073
【図７２】
2004253730.tif 000074
【図７３】
2004253730.tif 000075
【図７４】
2004253730.tif 000076
【図７５】
2004253730.tif 000077
【図７６】
2004253730.tif 000078
【図７７】
2004253730.tif 000079
【図７８】
2004253730.tif 000080
【図７９】
2004253730.tif 000081
【図８０】
2004253730.tif 000082
【図８１】
2004253730.tif 000083
【図８２】
2004253730.tif 000084
【図８３】
2004253730.tif 000085
【図８４】
2004253730.tif 000086
【図８５】
2004253730.tif 000087
【図８６】
2004253730.tif 000088
【図８７】
2004253730.tif 000089
【図８８】
2004253730.tif 000090
【図８９】
2004253730.tif 000091
【図９０】
2004253730.tif 000092
【図９１】
2004253730.tif 000093
【図９２】
2004253730.tif 000094
【図９３】
2004253730.tif 000095
【図９４】
2004253730.tif 000096
【図９５】
2004253730.tif 000097
【図９６】
2004253730.tif 000098
【図９７】
2004253730.tif 000099
【図９８】
2004253730.tif 000100
【図９９】
2004253730.tif 000101
【図１００】
2004253730.tif 000102