(57)【要約】【課題】ノイズが発生しても誤動作が生じにくいＡ／Ｄ変換回路、これを含む温度センサ回路、集積回路、温度センサ回路の調整方法を提供すること。【解決手段】Ａ／Ｄ変換回路は、カウント値ＣＴを出力するカウンタ３０と、単調増加又は単調減少するアナログ電圧ＡＶ１を発生する電圧発生回路４２と、アナログ電圧ＡＶ１と、Ａ／Ｄ変換の対象であるアナログ電圧ＡＶ２とを比較し、比較結果に応じた信号ＣＱを出力するコンパレータ５０と、信号ＣＱに対してデジタルフィルタリング処理を施して信号ＤＱを出力するデジタルフィルタ回路６０と、信号ＤＱに基づきカウンタ３０からのカウント値ＣＴを保持し、デジタル値ＤＯＵＴとして出力するカウント値保持回路ＥＦＦを含む。デジタルフィルタ回路６０は保持回路ＦＦ１〜ＦＦ３を含み、その出力信号Ｑ１〜Ｑ３のパターンが所定のパターンに一致した場合に信号ＤＱの電圧レベルを変化させる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
アナログ電圧をデジタル値に変換して出力するＡ／Ｄ変換回路であって、
カウント値を出力するカウンタと、
単調増加又は単調減少する第１のアナログ電圧を発生する第１の電圧発生回路と、
前記第１の電圧発生回路からの第１のアナログ電圧と、Ａ／Ｄ変換の対象である第２のアナログ電圧とを比較し、比較結果に応じた出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に対してデジタルフィルタリング処理を施し、デジタルフィルタリング処理が施された出力信号を出力するデジタルフィルタ回路と、
前記デジタルフィルタ回路からの出力信号に基づいて前記カウンタからのカウント値を保持し、保持されたカウント値を前記デジタル値として出力するカウント値保持回路と、
を含むことを特徴とするＡ／Ｄ変換回路。
【請求項２】
請求項１において、
前記デジタルフィルタ回路が、
前記コンパレータからの出力信号が第１の保持回路により保持され、保持された信号が後段の保持回路に順次シフト転送される第１〜第Ｎ（Ｎは２以上の整数）の保持回路を含み、前記第１〜第Ｎの保持回路の出力信号のパターンが所定のパターンに一致した場合に、デジタルフィルタ回路の出力信号の電圧レベルを変化させることを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項２において、
前記デジタルフィルタ回路が、
前記第１の保持回路の出力信号の電圧レベルが変化した以降に、デジタルフィルタ回路の出力信号の電圧レベルを変化させることを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記カウント値保持回路に保持されたカウント値に対して、前記デジタルフィルタ回路での位相遅れ値を減算又は加算する補正を行う補正回路を含むことを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の電圧発生回路が、
前記カウンタからのカウント値をアナログ電圧に変換することで、前記第１のアナログ電圧を発生するＤ／Ａ変換回路であることを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項５において、
前記Ｄ／Ａ変換回路が、
前記第２のアナログ電圧とは異なる温度勾配特性を有する基準電圧を、前記カウンタからのカウント値に基づいて電圧分割することで、前記第１のアナログ電圧を発生することを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項１乃至６のいずれかのＡ／Ｄ変換回路と、
第１の温度勾配特性を有する基準電圧を発生し、発生した基準電圧を、前記第１のアナログ電圧発生用の基準電圧として前記第１の電圧発生回路に供給する基準電圧発生回路と、
第２の温度勾配特性を有する前記第２のアナログ電圧を発生する第２の電圧発生回路と、
を含むことを特徴とする温度センサ回路。
【請求項８】
請求項７において、
前記第２の電圧発生回路が、
前記基準電圧発生回路からの基準電圧を電圧分割した第１の分割電圧を発生する調整回路と、
前記第１の分割電圧がゲート端子に供給されるトランジスタを有し、前記トランジスタのゲート電圧に応じた電流を発生する電流発生回路と、
前記電流発生回路からの電流が供給されるダイオード素子を有し、前記ダイオード素子の両端に発生するアナログ電圧を前記第２のアナログ電圧として出力する電流／電圧変換回路とを含むことを特徴とする温度センサ回路。
【請求項９】
請求項７又は８の温度センサ回路と、
電源回路と、
前記Ａ／Ｄ変換回路からの前記デジタル値を出力する第１の端子と、
前記第１の端子からの前記デジタル値に基づき決定される設定値が入力される第２の端子と、
前記第２の端子からの前記設定値に基づいて、前記電源回路の出力電圧を調整する電子ボリュームと、
を含むことを特徴とする集積回路。
【請求項１０】
請求項８の温度センサ回路を調整するための方法であって、
取り込んだ環境温度に対応した目標値を特定し、
前記Ａ／Ｄ変換回路からの前記デジタル値が前記目標値に一致するように、前記第１の分割電圧を調整することを特徴とする温度センサ回路の調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法に関する。
【０００２】
【背景技術】
従来よりアナログ電圧をデジタル値に変換するＡ／Ｄ変換回路としては、積分型や逐次比較型などの種々のタイプのものがある。
【０００３】
【特許文献１】
特開平７−５５８５７号公報
【０００４】
【発明が解決しようとする課題】
しかしながらこれまでのＡ／Ｄ変換回路では、アナログ電圧に発生するノイズについては、それほど考慮されていなかった。
【０００５】
また電気光学素子を用いた表示装置の表示制御回路では、電気光学素子の温度依存性を考慮した制御が必要となる。電気光学素子として液晶を例に挙げると、環境温度が相違すると、同一電圧が印加された場合でも液晶の透過率が異なったものになる。そのため表示制御回路は、温度補償を行って、環境温度に対応した電圧を液晶に印加する必要がある。このような理由から、表示制御回路に温度センサ回路を内蔵させることが望ましい。そして、このような温度センサ回路では、環境温度を特定するためのＡ／Ｄ変換回路が必要になる。ところが、このような温度センサ回路用のＡ／Ｄ変換回路では、ノイズが起因となってＡ／Ｄ変換の結果に誤りが生じる場合があることが判明した。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ノイズが発生しても誤動作が生じにくいＡ／Ｄ変換回路、これを含む温度センサ回路、集積回路、及び温度センサ回路の調整方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、アナログ電圧をデジタル値に変換して出力するＡ／Ｄ変換回路であって、カウント値を出力するカウンタと、単調増加又は単調減少する第１のアナログ電圧を発生する第１の電圧発生回路と、前記第１の電圧発生回路からの第１のアナログ電圧と、Ａ／Ｄ変換の対象である第２のアナログ電圧とを比較し、比較結果に応じた出力信号を出力するコンパレータと、前記コンパレータからの出力信号に対してデジタルフィルタリング処理を施し、デジタルフィルタリング処理が施された出力信号を出力するデジタルフィルタ回路と、前記デジタルフィルタ回路からの出力信号に基づいて前記カウンタからのカウント値を保持し、保持されたカウント値を前記デジタル値として出力するカウント値保持回路とを含むＡ／Ｄ変換回路に関係する。
【０００８】
本発明では第１の電圧発生回路が、単調増加又は単調減少する第１のアナログ電圧を発生する。この場合に第１の電圧発生回路は、カウンタからのカウント値に基づいて第１のアナログ電圧を発生してもよいし、カウンタのカウント動作開始と同じタイミングで、第１のアナログ電圧の単調増加又は単調減少を開始してもよい。そして本発明では、コンパレータが、第１、第２のアナログ電圧の比較処理を行い、デジタルフィルタ回路が、コンパレータの出力信号（例えば２値化された信号）に対してデジタルフィルタリング処理を行う。そしてカウント値保持回路が、デジタルフィルタリング処理後の出力信号（出力信号の変化）に基づいて、カウンタからのカウント値を取り込んで保持する。
【０００９】
このようにすることで、第２のアナログ電圧をデジタル値に変換することができる。そして本発明では、コンパレータとカウント値保持回路との間にデジタルフィルタ回路が設けられている。従ってコンパレータの出力信号に例えば周期の長いノイズが発生しても、これを除去することができ、ノイズ発生時の誤動作を防止できる。しかもデジタルフィルタ回路は、コンパレータからの例えば２値化信号に対してデジタルフィルタリング処理を行えば済むため、その回路規模を小さくできる。従ってノイズが発生しても誤動作が生じにくいＡ／Ｄ変換回路を小さな回路規模で実現できる。
【００１０】
また本発明では、前記デジタルフィルタ回路が、前記コンパレータからの出力信号が第１の保持回路により保持され、保持された信号が後段の保持回路に順次シフト転送される第１〜第Ｎ（Ｎは２以上の整数）の保持回路を含み、前記第１〜第Ｎの保持回路の出力信号のパターンが所定のパターンに一致した場合に、デジタルフィルタ回路の出力信号の電圧レベルを変化させるようにしてもよい。
【００１１】
本発明では、コンパレータからの出力信号は第１の保持回路に保持される。そして第１の保持回路に保持された信号は第２の保持回路にシフト転送される。また第２の保持回路に保持された信号は第３の保持回路にシフト転送される。このように本発明では、前段の保持回路に保持された信号が順次後段の保持回路にシフト転送される。そしてこれらの第１〜第Ｎの保持回路の出力信号のパターンが、所定のパターンに一致すると、デジタルフィルタ回路の出力信号の電圧レベルが変化し、カウント値保持回路に、その時のカウント値が保持される。このようにすることで、例えば複数クロックサイクル期間に亘って保持された信号に基づいてデジタルフィルタリング処理を行うことが可能になる。
【００１２】
また本発明では、前記デジタルフィルタ回路が、前記第１の保持回路の出力信号の電圧レベルが変化した以降に、デジタルフィルタ回路の出力信号の電圧レベルを変化させるようにしてもよい。
【００１３】
即ち、例えば第１の保持回路の出力信号の電圧レベルが変化するタイミングで、デジタルフィルタ回路の出力信号の電圧レベルを変化させたり、或いは、第２、第３、第４・・・第Ｎの保持回路の出力信号の電圧レベルが変化するタイミングで、デジタルフィルタ回路の出力信号の電圧レベルを変化させる。
【００１４】
また本発明では、前記カウント値保持回路に保持されたカウント値に対して、前記デジタルフィルタ回路での位相遅れ値を減算又は加算する補正を行う補正回路を含むようにしてもよい。
【００１５】
このようにすれば、変換誤差の少ないＡ／Ｄ変換結果を得ることができる。
【００１６】
また本発明では、前記第１の電圧発生回路が、前記カウンタからのカウント値をアナログ電圧に変換することで、前記第１のアナログ電圧を発生するＤ／Ａ変換回路であってもよい。
【００１７】
但し第１の電圧発生回路の構成はこれに限定されない。例えば定電流源からの電流でキャパシタを充電又は放電することで、単調増加又は単調減少する第１のアナログ電圧を発生してもよい。
【００１８】
また本発明では、前記Ｄ／Ａ変換回路が、前記第２のアナログ電圧とは異なる温度勾配特性を有する基準電圧を、前記カウンタからのカウント値に基づいて電圧分割することで、前記第１のアナログ電圧を発生するようにしてもよい。
【００１９】
このようにすれば、例えば温度センサ回路などに最適なＡ／Ｄ変換回路を実現できる。
【００２０】
また本発明は、上記のいずれかのＡ／Ｄ変換回路と、第１の温度勾配特性を有する基準電圧を発生し、発生した基準電圧を、前記第１のアナログ電圧発生用の基準電圧として前記第１の電圧発生回路に供給する基準電圧発生回路と、第２の温度勾配特性を有する前記第２のアナログ電圧を発生する第２の電圧発生回路とを含む温度センサ回路に関係する。
【００２１】
本発明によれば、基準電圧発生回路から供給される基準電圧に基づいて、第１の電圧発生回路が第１のアナログ電圧を発生する。そしてこの場合、第１のアナログ電圧は、基準電圧が有する第１の温度勾配特性と同等の温度勾配特性を有するようになる。そして本発明では、第２の電圧発生回路が、第１の温度勾配特性とは異なる第２の温度勾配特性を有する第２のアナログ電圧を発生する。そしてＡ／Ｄ変換回路は、第１の温度勾配特性と同等な温度勾配特性（例えばほぼフラットな温度勾配特性）を有し且つ単調増加又は単調減少する第１のアナログ電圧と、第２の温度勾配特性を有する第２のアナログ電圧とをコンパレータにより比較することで、第２のアナログ電圧に応じたデジタル値を出力する。これにより、環境温度に応じて、出力されるデジタル値が変化するようになり、温度センサ回路を実現できる。
【００２２】
また本発明では、前記第２の電圧発生回路が、前記基準電圧発生回路からの基準電圧を電圧分割した第１の分割電圧を発生する調整回路と、前記第１の分割電圧がゲート端子に供給されるトランジスタを有し、前記トランジスタのゲート電圧に応じた電流を発生する電流発生回路と、前記電流発生回路からの電流が供給されるダイオード素子を有し、前記ダイオード素子の両端に発生するアナログ電圧を前記第２のアナログ電圧として出力する電流／電圧変換回路とを含むようにしてもよい。
【００２３】
本発明によれば、調整回路において、調整時の環境温度に対応したアナログ電圧を発生させるように第１の分割電圧を調整することで、ダイオード素子に流れる電流を制御できる。これ以降、取得されるアナログ電圧を環境温度と対応付けることが可能になるので、簡素な制御で、高精度に環境温度を特定できる。特に、Ａ／Ｄ変換回路を用いてデジタル値を得ることで、Ａ／Ｄ変換回路の精度にそれほど依存することなく、温度補償制御を行うことが可能になる。
【００２４】
また本発明は、電源回路と、前記Ａ／Ｄ変換回路からの前記デジタル値を出力する第１の端子と、前記第１の端子からの前記デジタル値に基づき決定される設定値が入力される第２の端子と、前記第２の端子からの前記設定値に基づいて、前記電源回路の出力電圧を調整する電子ボリュームとを含む集積回路に関係する。
【００２５】
本発明によれば、製造メーカや材質等の相違により調整対象の電源回路の負荷特性が大きく異なるような場合であっても、柔軟かつ高精度な温度補償を実現できる。
【００２６】
また本発明は、上記の温度センサ回路を調整するための方法であって、取り込んだ環境温度に対応した目標値を特定し、前記Ａ／Ｄ変換回路からの前記デジタル値が前記目標値に一致するように、前記第１の分割電圧を調整する温度センサ回路の調整方法に関係する。
【００２７】
ここで取り込んだ環境温度とは、温度センサ回路の調整時の環境温度の測定結果が入力されることを意味する。また目標値は、例えば環境温度に対応付けられた目標値を記憶するテーブルを用い、そのテーブルを検索することで得ることができる。
【００２８】
【発明の実施の形態】
以下、本実施形態について説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２９】
１．Ａ／Ｄ変換回路
図１に本実施形態のＡ／Ｄ変換回路（Ａ／Ｄコンバータ）の構成例を示す。なお本実施形態のＡ／Ｄ変換回路では、図１の構成要素の一部を省略する構成としてもよい。
【００３０】
Ａ／Ｄ変換回路はカウンタ３０を含む。このカウンタ３０は、カウント値ＣＴをデクリメント或いはインクリメントする処理を行う。このカウンタ３０は、複数のカスケード接続されたフリップフロップ（シフトレジスタ）と、これらのフリップフロップの出力信号に基づいてカウント値ＣＴを出力する組み合わせ論理回路などにより構成できる。
【００３１】
Ａ／Ｄ変換回路は電圧発生回路４０（第１の電圧発生回路）を含む。この電圧発生回路４０は、単調増加又は単調減少（段階的に単調増加又は単調減少する場合を含む）するアナログ電圧ＡＶ１（第１のアナログ電圧）を発生する。より具体的には、例えばカウンタ３０がダウン・カウンタ（デクリメント型）である場合には、カウンタ３０に入力されるクロックに同期して順次デクリメントされるカウント値ＣＴを、電圧発生回路４０は受ける。そして電圧発生回路４０は、カウント値ＣＴがデクリメントされるにしたがって単調減少するアナログ電圧ＡＶ１（時間経過に伴い単調減少するＡＶ１）を出力する。またカウンタ３０がアップ・カウンタ（インクリメント型）である場合には、クロックに同期して順次インクリメントされるカウント値ＣＴを、電圧発生回路４０は受ける。そして電圧発生回路４０は、カウント値ＣＴがインクリメントされるにしたがって単調増加するアナログ電圧ＡＶ１（時間経過に伴い単調増加するＡＶ１）を出力する。なお電圧発生回路４０は、カウント値ＣＴを用いずに、単調増加又は単調減少するアナログ電圧ＡＶ１を発生する構成であってもよい。
【００３２】
Ａ／Ｄ変換回路はコンパレータ５０を含む。このコンパレータ５０は、電圧発生回路４０からのアナログ電圧ＡＶ１（第１のアナログ電圧）と、Ａ／Ｄ変換の対象となるアナログ電圧ＡＶ２（第２のアナログ電圧）とを比較し、比較結果に応じた出力信号ＣＱを出力する。より具体的にはコンパレータ５０は、アナログ電圧ＡＶ１、ＡＶ２が一致すると、その出力信号ＣＱを第１の電圧レベル（例えばＬレベル）から第２の電圧レベル（例えばＨレベル）に変化させる。例えばＡＶ１が単調減少する電圧である場合には、ＡＶ１＞ＡＶ２の時にはコンパレータ５０は第１の電圧レベルの信号ＣＱを出力し、ＡＶ１≦ＡＶ２になると第２の電圧レベルの信号ＣＱを出力する。一方、ＡＶ１が単調増加する電圧である場合には、ＡＶ１＜ＡＶ２の時にはコンパレータ５０は第１の電圧レベルの信号ＣＱを出力し、ＡＶ１≧ＡＶ２になると第２の電圧レベルの信号ＣＱを出力する。
【００３３】
Ａ／Ｄ変換回路はデジタルフィルタ回路６０（デジタルフィルタ）を含む。このデジタルフィルタ回路６０は、コンパレータの出力信号ＣＱに対してデジタルフィルタリング処理（信号ＣＱのノイズを除去する処理。１又は２クロックサイクル期間以上の周期のノイズを除去する処理）を施し、デジタルフィルタリング処理が施された信号ＤＱを出力する。
【００３４】
より具体的にはデジタルフィルタ回路６０は、コンパレータ５０により２値化された信号ＣＱを受ける。そして信号ＣＱを複数クロックサイクル期間（例えば２又は３以上のクロックサイクル期間）に亘って保持して、保持された信号に対してデジタルフィルタリング処理（２値化された信号に対するデジタルフィルタリング処理）を行う。またデジタルフィルタ回路６０は、信号ＣＱの電圧レベルの変化点であるエッジを検出する機能も併せ持つ。即ちデジタルフィルタ回路６０は、信号ＣＱの電圧レベルの変化（エッジ）がノイズ（複数クロックサイクル期間よりも短い周期のノイズ）である場合には、信号ＣＱの電圧レベルの変化（エッジ）を信号ＤＱとして出力しないようにする。一方、信号ＣＱの電圧レベルの変化（エッジ）がノイズではない場合には、信号ＣＱの電圧レベルの変化（エッジ）を信号ＤＱとして出力する。
【００３５】
更に具体的にはデジタルフィルタ回路６０にはカスケード接続された第１〜第Ｎの保持回路（Ｎは２以上の整数）を含ませることができる。そして第１の保持回路は所与のクロック（例えばカウンタ３０を動作させるクロック）に基づいて信号ＣＱをサンプリングして保持（ｈｏｌｄ）する。そして第２の保持回路は、前のクロックサイクルで第１の保持回路（フリップフロップ、ラッチ等）に保持された信号を、次のクロックサイクルで保持する。これにより第１の保持回路に保持された信号が第２の保持回路にシフト転送される。また第３の保持回路は、前のクロックサイクルで第２の保持回路に保持された信号を、次のクロックサイクルで保持する。これにより第２の保持回路に保持された信号が第３の保持回路にシフト転送される。そしてデジタルフィルタ回路６０では、このようにして第１〜第Ｎの保持回路に保持された信号（複数クロック期間に亘って保持された信号）に基づいてデジタルフィルタリング処理が行われ、デジタルフィルタリング処理が施された信号ＤＱが出力される。より具体的には、第１〜第Ｎの保持回路に保持された信号（第１〜第Ｎの信号）のパターンが、予め用意された所定のパターンに一致したか否かを判断し、一致した場合に、信号ＤＱの電圧レベルを変化させる。この場合に、信号ＣＱの電圧レベルが変化するタイミングから、所定のクロックサイクル期間（位相遅れ値）だけ遅れて、信号ＤＱの電圧レベルが変化するようになる。なおデジタルフィルタ回路６０の一部の機能をソフトウェアにより実現するようにしてもよい。
【００３６】
Ａ／Ｄ変換回路はカウント値保持回路７０を含む。このカウント値保持回路７０は、デジタルフィルタ回路６０からの出力信号に基づいてカウンタ３０からのカウント値ＣＴを保持する。より具体的にはデジタルフィルタ回路６０からの出力信号の電圧レベルが変化したタイミングで、カウンタ３０からのカウント値ＣＴを保持する。そして保持されたカウント値ＣＴをデジタル値ＤＯＵＴ（Ｍビットのデジタルデータ。Ｍは２以上の整数）として出力する。なおカウント値保持回路７０に保持されたカウント値ＣＴに対して所定のデジタル処理（例えば後述する位相遅れ値の補正処理）を施したものを、デジタル値ＤＯＵＴとして出力してもよい。
【００３７】
図１に示す本実施形態のＡ／Ｄ変換回路によれば、コンパレータ５０により２値化された信号ＣＱに対してデジタルフィルタリング処理が施された信号が、ＤＱとしてカウント値保持回路７０に出力される。従って、アナログ電圧ＡＶ１やＡＶ２のノイズ等が原因となって信号ＣＱにノイズが発生した場合にも、デジタルフィルタ回路６０がこのノイズを除去するようになる。従ってカウント値保持回路７０に誤った値が保持されることが防止され、Ａ／Ｄ変換回路の正常な変換動作を保証できる。
【００３８】
この点、このようなフィルタリング処理は、例えばカウント値保持回路７０の後段に、複数ビットのデジタルデータに対してデジタルフィルタリング処理を行うデジタルフィルタ回路を設けることでも実現できる。しかしながらこの手法によると、カウント値保持回路７０の後段に大規模なデジタルフィルタ回路を設ける必要があり、Ａ／Ｄ変換回路の大規模化を招く。
【００３９】
これに対して本実施形態のデジタルフィルタ回路６０は、コンパレータ５０とカウント値保持回路７０の間に設けられ、コンパレータ５０により２値化された信号ＣＱに対してデジタルフィルタリング処理を行うことができればよい。従って、デジタルフィルタ回路６０は小規模な回路構成で済むため、Ａ／Ｄ変換回路の小規模化、低コスト化を図れるという利点がある。
【００４０】
２．詳細例
図２に本実施形態のＡ／Ｄ変換回路（Ａ／Ｄコンバータ）の詳細例を示す。なお本実施形態のＡ／Ｄ変換回路では図２の構成要素の一部を省略する構成としてもよい。
【００４１】
カウンタ３０は、クロックＣＬＫに基づいてカウント値ＣＴのデクリメント又はインクリメント処理を行う（ＣＬＫに同期してデクリメント又はインクリメント処理を行う）。
【００４２】
Ｄ／Ａ変換回路４２は図１の電圧発生回路４０の一実現形態である。このＤ／Ａ変換回路４２は、カウンタ３０からのカウント値ＣＴを受け、ＣＴをアナログ電圧に変換することで、アナログ電圧ＡＶ１を発生する。より具体的にはＤ／Ａ変換回路４２は、基準電圧（例えばＡＶ２とは異なる温度勾配特性を有する基準電圧）を、カウンタ３０からのカウント値ＣＴに基づいて電圧分割することで、電圧ＡＶ１を発生する。即ちカウント値ＣＴに基づいて電圧の分割端子を選択し、選択された分割端子に発生する電圧をＡＶ１として出力する。但しＤ／Ａ変換回路４２はこのような構成に限定されるものではない。
【００４３】
デジタルフィルタ回路６０は、カスケード接続されたフリップフロップＦＦ１、ＦＦ２、ＦＦ３（広義には第１〜第Ｎの保持回路。Ｎは２以上の整数）を含む。そしてＦＦ１（第１の保持回路）は、コンパレータ５０からの信号ＣＱをクロックＣＬＫに基づいて保持する（ＣＬＫに同期してＣＱを保持する）。そしてＦＦ１に保持された信号は後段のＦＦ２（第２の保持回路）にシフト転送されて保持される。このようにＦＦ１〜ＦＦ３はいわゆるシフトレジスタとして機能する。なお図２ではフリップフロップ（広義には保持回路）の個数は３個となっているが、２個にしたり、４個以上にしてもよい。
【００４４】
デジタルフィルタ回路６０はパターン一致検出部６２を含む。このパターン一致検出部６２は、ＦＦ１〜ＦＦ３の出力信号Ｑ１〜Ｑ３（第１〜第Ｎの出力信号）のパターンが所定のパターンに一致するか否かを判断する。そして一致した場合には、デジタルフィルタ回路６０の出力信号ＤＱの電圧レベルを変化させる。
【００４５】
イネーブル端子付きのフリップフロップＥＦＦは、図１のカウント値保持回路７０の一実現形態である。フリップフロップＥＦＦのイネーブル端子ＥＮＢには、デジタルフィルタ回路６０の出力信号ＤＱが入力される。そして信号ＤＱの電圧レベルが変化してイネーブル端子がアクティブになると、フリップフロップＥＦＦは、クロックＣＬＫに基づいてその時のカウント値ＣＴを取り込み、保持する。そしてフリップフロップＥＦＦは、保持されたカウント値をデジタル値ＤＯＵＴとして出力する。
【００４６】
図３（Ａ）に、デジタルフィルタ回路６０が含むパターン一致検出部６２の構成例を示す。図３（Ａ）のパターン一致検出部６２は、排他的論理和ゲートＥＸＯＲ１〜ＥＸＯＲ３（広義には第１〜第Ｎの排他的論理和ゲート）とＮＯＲゲートＮＯＲ１を有する論理回路を含む。またパターン一致検出部６２は、パターン信号ＰＱ１〜ＰＱ３（広義には第１〜第Ｎのパターン信号）を発生するパターン発生部６４（パターンテーブル）を含む。そして各ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３の一方の入力にはＦＦ１、ＦＦ２、ＦＦ３からの各出力信号Ｑ１、Ｑ２、Ｑ３が入力され、他方の入力にはパターン発生部６４からの各パターン信号ＰＱ１、ＰＱ２、ＰＱ３が入力される。そしてＥＸＯＲ１〜ＥＸＯＲ３の出力はＮＯＲ１に入力され、ＮＯＲ１は信号ＤＱを出力する。
【００４７】
図３（Ａ）のパターン一致検出部６２では、ＦＦ１〜ＦＦ３からの出力信号Ｑ１〜Ｑ３のパターンが、パターン発生部６４からのパターン信号ＰＱ１〜ＰＱ３に一致すると、信号ＤＱの電圧レベルが変化する。
【００４８】
図３（Ａ）の構成によれば、パターン発生部６４が任意のパターン信号ＰＱ１〜ＰＱ３を出力できるため、デジタルフィルタ回路６０のデジタルフィルタリング処理を自由にプログラミングできるという利点がある。なおこのプログラミングは、パターン発生部６４が含むレジスタに、ＣＰＵ（広義にはプロセッサ）により所望のパターン値を設定することで実現できる。
【００４９】
なお、ＥＸＯＲ１〜ＥＸＯＲ３及びＮＯＲ１からなる論理回路は、少なくとも出力信号Ｑ１〜Ｑ３のパターンとパターン信号ＰＱ１〜ＰＱ３との一致を検出できる回路であればよく、種々の変形実施が可能である。
【００５０】
図３（Ｂ）にパターン一致検出部６２の他の例を示す。図３（Ａ）のパターン一致検出部６２は、ＡＮＤゲートＡＮＤ１とインバータ回路ＩＮＶ１を有する論理回路を含む。そしてＡＮＤ１には、フリップフロップＦＦ１、ＦＦ２からの出力信号Ｑ１、Ｑ２と、ＦＦ３の出力信号Ｑ３をＩＮＶ１により反転した信号Ｑ３’とが入力される。そしてＡＮＤ１は信号ＤＱを出力する。
【００５１】
図３（Ｂ）の構成では図３（Ａ）に比べて少ないゲート数でパターン一致検出部６２を実現できるという利点がある。なおＦＦ１〜ＦＦ３（第１〜第Ｎの保持回路）の出力信号Ｑ１〜Ｑ３（第１〜第Ｎの出力信号）を受けて信号ＤＱを出力する論理回路は、図３（Ｂ）に示すＩＮＶ１、ＡＮＤ１を含む論理回路に限定されず、少なくとも出力信号Ｑ１〜Ｑ３のパターンが所与の信号パターンに一致するか否かを検出できる論理回路であればよい。例えばＩＮＶ１を他の出力信号Ｑ１、Ｑ２に接続するようにしてもよい。或いは、ＡＮＤ１の代わりにＡＮＤゲートとは異なる論理ゲート（ＮＡＮＤゲート、ＯＲゲート、或いはＮＯＲゲート等）を用いることもできる。
【００５２】
３．動作
次に図２のＡ／Ｄ変換回路の動作の詳細を説明する。例えば図４に本実施形態の比較例のＡ／Ｄ変換回路を示す。図４のＡ／Ｄ変換回路では本実施形態とは異なり、コンパレータ５５０とフリップフロップＥＦＦとの間にデジタルフィルタ回路が設けられていない。そしてコンパレータ５５０の出力信号ＣＱがそのままフリップフロップＥＦＦに入力されている。
【００５３】
図５（Ａ）に図４の比較例の動作を説明する信号波形例を示す。図４の比較例では、図５（Ａ）のＡ１に示すようにアナログ電圧ＡＶ１（或いはＡＶ２）にノイズ（グリッチ）が発生すると、Ａ２に示すようにコンパレータ５５０の出力信号ＣＱにもノイズが発生する。そしてこの信号ＣＱに発生するノイズによって、フリップフロップＥＦＦが誤ったカウント値を保持してしまい、誤った変換結果が出力されてしまう可能性がある。この場合、例えばコンパレータ５５０とフリップフロップＥＦＦの間に、信号ＣＱを保持する１段のフリップフロップを設ける構成を採用すれば、グリッチのように周期の短いノイズ（周波数の高いノイズ）については除去可能である。しかしながらこのような構成を採用しても、その周期が複数クロックサイクル期間に亘るノイズについては除去できない。
【００５４】
一方、図５（Ｂ）に本実施形態のＡ／Ｄ変換回路の動作を説明する信号波形例を示す。図５（Ｂ）は図２のパターン一致検出部６２の構成として図３（Ｂ）の構成を採用した場合の信号波形例である。
【００５５】
本実施形態によれば図５（Ｂ）のＢ１に示すようにアナログ電圧ＡＶ１にノイズが発生し、Ｂ２に示すように信号ＣＱにもノイズが発生しても、このノイズがデジタルフィルタ回路６０により除去される。従ってＢ３に示すように信号ＤＱにはノイズが発生しないようになり、誤動作を防止できる。そして図５（Ｂ）のＢ４に示すようにＦＦ１、ＦＦ２、ＦＦ３の出力信号Ｑ１、Ｑ２、Ｑ３のパターンが、パターン（１、１、０）に一致すると、Ｂ５に示すように信号ＤＱの電圧レベルが変化する（１クロックサイクル分のパルスが発生する）。別の言い方をすれば、フリップフロップＦＦ１（第１の保持回路）の出力信号Ｑ１の電圧レベルが変化した以降（アクティブになった以降）に、出力信号ＤＱが変化する。そしてＢ５に示すように信号ＤＱの電圧レベルが変化することで（アクティブになることで）、その時のカウント値ＣＴがフリップフロップＥＦＦに取り込まれ、保持される。従って本実施形態によれば、Ｂ２に示すようなノイズが発生しても、フリップフロップＥＦＦが誤ったカウント値を取り込むことが防止される。
【００５６】
また本実施形態によれば、図６（Ａ）のＤ１に示すような１クロックサイクル期間に亘るノイズが信号ＣＱに発生しても、Ｄ２に示すようにこのノイズは信号ＤＱに伝わらない。そしてＤ３に示すように正常なタイミングで信号ＤＱがアクティブになる。また図６（Ｂ）のＥ１に示すような２クロックサイクル期間に亘るノイズが信号ＣＱに発生しても、Ｅ２に示すようにこのノイズは信号ＤＱに伝わらない。そしてＥ３に示すように正常なタイミングで信号ＤＱがアクティブになる。このように本実施形態のデジタルフィルタ回路６０は複数クロックサイクル期間に亘るノイズを除去するため、図４の比較例に比べてノイズに対する耐性を格段に向上できる。しかも、デジタルフィルタリング処理の対象が、コンパレータＣＱからの２値化信号ＣＱであるため、デジタルフィルタ回路６０の規模も図３（Ａ）（Ｂ）に示すように小規模化できるという利点がある。
【００５７】
なお図５（Ｂ）では、出力信号Ｑ１、Ｑ２、Ｑ３のパターンがパターン（１、１、０）に一致した場合に、信号ＤＱの電圧レベルを変化させている。しかしながら出力信号Ｑ１、Ｑ２、Ｑ３のパターンが例えば（１、０、０）、（１、１、１）に一致した場合に、信号ＤＱの電圧レベルを変化させてもよく、出力信号Ｑ１、Ｑ２、Ｑ３と比較されるパターンは任意である。別の言い方をすれば本実施形態のデジタルフィルタ回路６０は、フリップフロップＦＦ１（第１の保持回路）の出力信号Ｑ１が変化した以降、或いはＦＦ２やＦＦ３（第２、第３の保持回路）の出力信号Ｑ２、Ｑ３の電圧レベルが変化した以降に、信号ＤＱの電圧レベルを変化させればよい。
【００５８】
４．位相遅れ値の補正
図７に本実施形態のＡ／Ｄ変換回路の変形例を示す。図７ではフリップフロップＥＦＦの後段に補正回路８０が設けられている。この補正回路８０は、フリップフロップＥＦＦ（カウント値保持回路）に保持されたカウント値に対して、デジタルフィルタ回路６０での位相遅れ値ＰＤＬ（第１〜第Ｎの保持回路のシフト処理により発生した遅延値）を減算又は加算する補正を行う。そしてその結果をデジタル値ＤＯＵＴとして出力する。即ち補正回路８０は、デジタルフィルタ回路６０で発生する位相遅れを補正し、位相遅れが原因となって生じる変換誤差を無くすためのものである。
【００５９】
ここで位相遅れ値ＰＤＬは例えば図５（Ｂ）のＢ６に示す値であり、このＢ６では３クロックサイクル分の位相遅れが生じている。このような場合には、補正回路８０は、フリップフロップＥＦＦのデジタル値ＤＯＵＴ’からＰＤＬ＝３を減算することになる。即ち、変換誤差の無いＡ／Ｄ変換結果を得るためには、図５（Ｂ）のＢ７に示すタイミングでのカウント値ＣＴをフリップフロップＥＦＦに取り込む必要がある。しかしながら本実施形態では、デジタルフィルタ回路６０を設けているため、信号ＣＱの電圧レベルが変化した後、所定時間だけ遅れて信号ＤＱの電圧レベルが変化する。従って図５（Ｂ）のＢ５のタイミングで、フリップフロップＥＦＦにカウント値ＣＴを取り込むと、Ａ／Ｄ変換に変換誤差が生じる。即ち正しい値から位相遅れ値ＰＤＬの分だけずれてしまう。そこで本実施形態では図７の補正回路８０を設けることで、この変換誤差の発生を防止している。
【００６０】
なお例えば出力信号Ｑ１、Ｑ２、Ｑ３のパターンが（１、０、０）に一致した時に信号ＤＱの電圧レベルを変化させる場合には、位相遅れ値ＰＤＬは「２」になる。一方、出力信号Ｑ１、Ｑ２、Ｑ３のパターンが（１、１、１）に一致した時に信号ＤＱの電圧レベルを変化させる場合には、位相遅れ値ＰＤＬは「４」になる。このように位相遅れ値ＰＤＬは、出力信号Ｑ１、Ｑ２、Ｑ３の比較対象となるパターンによって変化する。別の言い方をすれば、信号ＣＱの電圧レベルの変化後、信号ＤＱの電圧レベルが変化するまでの期間の長さによって、位相遅れ値ＰＤＬは決まる。
【００６１】
また図５（Ｂ）では、アナログ電圧ＡＶ１が単調増加する電圧であるため、補正回路８０は、フリップフロップＥＦＦのデジタル値ＤＯＵＴ’から、位相遅れ値ＰＤＬを減算している。しかしながら、ＡＶ１が単調減少する電圧である場合には、補正回路８０は、デジタル値ＤＯＵＴ’に対して位相遅れ値ＰＤＬを加算すればよい。
【００６２】
以上のように本実施形態によれば、位相遅れ値ＰＤＬの減算又は加算処理を行う補正回路８０を設けるだけで、正しいＡ／Ｄ変換結果を得ることができる。従って例えばデータを保持するレジスタなどのゲート数の多い回路を設けなくても済むため、小規模化のＡ／Ｄ変換回路で正しいＡ／Ｄ変換結果を得ることができる。またアナログ電圧ＡＶ１やＡＶ２を補正することでも、誤りの少ないＡ／Ｄ変換結果を得ることができるが、このような場合にも、補正回路８０を設けることで、Ａ／Ｄ変換の分解能を最大限に高くできるという利点を得ることができる。
【００６３】
また特に本実施形態では、アナログ電圧ＡＶ２の周波数特性が変化しても、デジタルフィルタ回路６０での群遅延が一定であることに着目している。即ちデジタルフィルタ回路６０では群遅延が一定になるため、補正回路８０において減算又は加算すべき位相遅れ値ＰＤＬも一定になり、補正回路８０の構成を簡素化できる。
【００６４】
なお図３（Ａ）に示すように出力信号Ｑ１〜Ｑ３の比較対象となるパターンを可変に制御する場合には、そのパターンに応じて位相遅れ値ＰＤＬを変化させればよい。この場合には例えば、位相遅れ値ＰＤＬを特定するための情報をデジタルフィルタ回路６０が補正回路８０に出力してもよい。
【００６５】
５．電圧発生回路の具体例
図８（Ａ）に電圧発生回路４０（Ｄ／Ａ変換回路４２）の構成例を示す。図８（Ａ）では、基準電圧ＳＶを、カウンタＣＴからのカウント値に基づいて電圧分割することで、アナログ電圧ＡＶ１を発生している。より具体的には、アナログ電圧ＡＶ１（第２の分割電圧）は、基準電圧信号線と接地線（電源線）との間に直列に接続される抵抗群Ｒａ、Ｒｂ、Ｒｃのうち、抵抗群Ｒｂの分割点から取り出される電圧となる。そして、抵抗群Ｒｂのいずれかの分割点を選択するかは、可変制御回路４４により行われる。可変制御回路４４はカウンタ３０からのカウント値ＣＴにより制御される。また基準電圧ＳＶの温度勾配（温度に対する電圧の変化率）特性は、アナログ電圧ＡＶ２とは異なっている。
【００６６】
なお抵抗群Ｒａ、Ｒｂ、Ｒｃの抵抗比は、基準電圧の温度勾配特性（温度依存性）と、アナログ電圧の温度勾配特性とを考慮して決定されることが望ましい。
【００６７】
図８（Ｂ）では電圧発生回路４０が、直列に接続される定電流源ＩＳ、スイッチング素子ＳＷ１、キャパシタＣＰ１を含む。またキャパシタＣＰ１に対して並列に接続されるスイッチング素子ＳＷ２を含む。そしてスイッチング素子ＳＷ１、ＳＷ２は、スイッチング信号生成回路４６からのスイッチング信号ＳＳ１、ＳＳ２に基づいてオン・オフ制御される。
【００６８】
例えば信号ＳＴＡＲＴがアクティブになると、カウンタ３０のカウント動作が開始し、カウント値ＣＴがインクリメント（又はデクリメント）される。また信号ＳＴＡＲＴがアクティブになると、スイッチング信号生成回路４６が信号ＳＳ１をアクティブにする。これによりスイッチング素子ＳＷ１がオンになり、定電流源ＩＳからの電流によりキャパシタＣＰ１の充電動作が行われる。この結果、単調増加するアナログ電圧ＡＶ１が生成される。そしてＳＴＡＲＴ信号が非アクティブになると、信号ＳＳ１が非アクティブになると共に信号ＳＳ２がアクティブになる。これによりスイッチング素子ＳＷ１がオフになると共にスイッチング素子ＳＷ２がオンになる。この結果、キャパシタＣＰ１の放電動作が行われる。なお単調減少するＡＶ１を生成する場合も図８（Ｂ）と同様の構成で実現できる。
【００６９】
６．集積回路
次に、本実施形態のＡ／Ｄ変換回路の温度センサ回路への適用例について説明する。図９に、Ａ／Ｄ変換回路１５０を含む温度センサ回路１００を内蔵する集積回路１０の構成例を示す。
【００７０】
集積回路１０は、温度センサ回路１００、電子ボリューム２００、電源回路３００を含む。集積回路１０は、出力端子（広義には第１の端子）を介して温度センサ回路１００のセンサ出力であるデジタル値（或いはアナログ電圧）を出力する。また集積回路１０の電子ボリューム２００には、入力端子（広義には第２の端子）を介して設定値が設定される。
【００７１】
温度センサ回路１００は、環境温度に対応したアナログ電圧をＡ／Ｄ変換したデジタル値を出力する。このＡ／Ｄ変換はＡ／Ｄ変換回路１５０により行われる。電子ボリューム２００は、入力端子を介して設定される設定値に応じて、電源回路３００が発生する電圧値を調整する。
【００７２】
集積回路１０の外部に設けられた例えば中央処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：以下、ＣＰＵと略す）２０は、温度センサ回路１００からの出力（ＤＯＵＴ）を取り込み、電子ボリューム２００に設定値を設定することで電源回路３００の温度補償制御を行う。
【００７３】
このように、温度センサ回路１００からのセンサ出力（ＤＯＵＴ）を一旦外部に出力し、ＣＰＵ２０等により求められた設定値に基づいて電子ボリューム２００の調整を行うようにすることで、制御対象の温度依存性（温度勾配特性と同義。明細書中の他の説明でも同様）に柔軟に対応し、高精度な温度補償制御を行うことができる。
【００７４】
例えば本実施形態において、温度センサ回路１００の出力は、製造プロセスに依存しないようになっている。即ち温度センサ回路１００からの出力は、製造プロセスに依存しない絶対値となる。このような温度センサ回路１００の出力を用いることで、ユーザは、温度センサ回路１００からの出力を環境温度と対応付けることができる。従って、相対的な変化により温度依存性を特定する場合に比べて、より高精度な温度補償が可能となる。
【００７５】
７．温度センサ回路
図１０に、温度センサ回路１００の構成例を示す。温度センサ回路１００は、基準電圧発生回路１１０、電圧発生回路１１８（第２の電圧発生回路）、Ａ／Ｄ変換回路１５０を含む。なお図１０の一部の構成要素を省略する構成としてもよい。
【００７６】
基準電圧発生回路１１０は、調整可能な基準電圧ＳＶを発生する回路である。より具体的には第１の温度勾配の特性を有する基準電圧ＳＶを発生して、発生したＳＶを電圧発生回路１１８や電圧発生回路１５３に供給する。
【００７７】
電圧発生回路１１８（第２の電圧発生回路）は第２の温度勾配特性（例えば第１の温度勾配よりも傾きが大きい勾配）を有するアナログ電圧ＳＶＤ（第２のアナログ電圧）を発生する。この電圧発生回路１１８は、ヒューズ回路１２０（広義には調整回路）、電流発生回路１３０、電流／電圧変換回路１３８を含む。
【００７８】
ヒューズ回路１２０は、基準電圧発生回路１１０からの基準電圧ＳＶを電圧分割した電圧ＳＶＢ（第１の分割電圧）を発生する。より具体的には、ヒューズ回路１２０は、基準電圧が供給される基準電圧信号線と、接地線との間に、直列に接続された抵抗群Ｒ１、Ｒ２、Ｒ３を含む。そして、抵抗群Ｒ２に接続された溶断可能なヒューズ素子を選択することで、抵抗群Ｒ２の分割比を調整することができる。そして、この抵抗群Ｒ２の分割点に分割電圧ＳＶＢが発生する。
【００７９】
図１１に、ヒューズ回路の詳細な構成例を示す。ヒューズ回路１２０は、６ビットＢ０〜Ｂ５で表される６４種類の分割点のいずれか１つから、分割電圧ＳＶＢを出力する。そのためヒューズ回路１２０は、６４個の分割点ＤＶ０〜ＤＶ６３に接続された信号線が入力されるセレクタ群を含む。セレクタ群を構成する各セレクタ回路は、２入力１出力選択回路である。セレクタ群は、第１段目で６４種類の分割点から３２種類の分割点を選択し、第２段目で３２種類の分割点から１６種類の分割点を選択し、最終的に第６段目で選択した１つの分割点の電圧を、分割電圧ＳＶＢとして出力する。各段では、６ビットの各ビットが選択制御信号として供給されている。
【００８０】
各ビットの状態が保持されるビット信号線は、高抵抗の抵抗回路を介してプルアップされており、かつヒューズ素子を介して接地される。従って、ヒューズ素子が溶断されていないビット信号線の状態は「０」となり、ヒューズ素子が溶断されたビット信号線の状態は「１」となる。これにより、各ビット信号線に接続されたヒューズ素子を溶断するか否かを選択することで、抵抗群Ｒ２の任意の分割点を選択できる。
【００８１】
例えば抵抗群Ｒ１、Ｒ２、Ｒ３の抵抗比が「２：２：７」である場合、ヒューズ回路１２０は、基準電圧を「４：７」に分割した電圧から「２：９」に分割した電圧までの間の６４種類の電圧を、分割電圧ＳＶＢとして出力することができる。
【００８２】
なお図１１では、ヒューズ回路１２０は、基準電圧を抵抗群Ｒ１、Ｒ２、Ｒ３により抵抗分割されたものとして説明しているが、これに限定されるものではない。例えばヒューズ回路１２０は、基準電圧ＳＶ自体を分割電圧ＳＶＢとして出力させるように構成することも可能である。
【００８３】
図１０に戻って説明を続ける。ヒューズ回路１２０から出力された分割電圧ＳＶＢは、電流発生回路１３０に入力される。
【００８４】
電流発生回路１３０は、分割電圧ＳＶＢがそのゲート端子に供給されるトランジスタ１３６を有し、トランジスタ１３６のゲート電圧に応じた電流を発生する。より具体的には電流発生回路１３０は、そのソース端子が基準電圧信号線に接続されるｐ型トランジスタ（広義には第１導電型のトランジスタ）１３２、１３４と、そのソース端子が接地されるｎ型トランジスタ１３６（広義には第２の導電型のトランジスタ）とを含む。ｐ型トランジスタ１３２のゲート端子とドレイン端子とは互いに接続される。ｐ型トランジスタ１３２、１３４のゲート端子は、互いに接続される。ｐ型トランジスタ１３２のドレイン端子は、ｎ型トランジスタ１３６のドレイン端子に接続される。ｐ型トランジスタ１３４のドレイン端子は、電流／電圧変換回路１３８（ダイオード素子１４０）に接続される。
【００８５】
このような構成の電流発生回路１３０は、ヒューズ回路１２０で調整された分割電圧ＳＶＢが供給されるｎ型トランジスタ１３６のゲート電圧に応じて、ｎ型トランジスタ１３６のドレイン電流が制御される。ｐ型トランジスタ１３２、１３４はカレントミラー構造となっているため、例えばｐ型トランジスタ１３２、１３４のＷ／Ｌ（チャネル幅／チャネル長）が「１：２」の場合、ｐ型トランジスタ１３４のドレイン電流ＩＩＮは、ｎ型トランジスタ１３２のドレイン電流ＩＤの２倍となる。
【００８６】
電流／電圧変換回路１３８は、電流発生回路１３０からの電流が供給されるダイオード素子１４０（電流／電圧変換素子）を有し、ダイオード素子１４０の両端に発生するアナログ電圧をＳＶＤ（第２のアナログ電圧）として出力する。より具体的にはダイオード素子１４０のアノード（ａｎｏｄｅ）は、ｐ型トランジスタ１３４のドレイン端子に接続される。ダイオード素子のカソード（ｃａｔｈｏｄｅ）は接地される。従って、ダイオード素子１４０に流れるドレイン電流ＩＩＮに応じて、ダイオード素子の両端に電圧が発生し、アナログ電圧として出力される。図１０では駆動能力を高めるために、ボルテージフォロワ接続されたオペアンプ１４２を介して、アナログ電圧出力端子からアナログ電圧ＳＶＤ（ＡＶ２）が出力される。
【００８７】
Ａ／Ｄ変換回路１５０は、図１、図２等で説明したものであり、コンパレータ１５２、デジタルフィルタ回路１５８、カウント値保持回路１６０、電圧発生回路１５３（第１の電圧発生回路）、カウンタ１５６を含む。これらの回路については既に詳述したため、説明を省略する。
【００８８】
図１２に、基準電圧ＳＶとアナログ電圧ＳＶＤ（第２のアナログ電圧ＡＶ２）の温度依存性（温度勾配特性）を模式的に示す。
【００８９】
横軸に環境温度を−４０℃から８５℃までを示し、縦軸に基準電圧ＳＶとアナログ電圧ＳＶＤ（ＡＶ２）の変化を示す。基準電圧ＳＶ、アナログ電圧ＳＶＤは、環境温度が高くなると電圧が低くなり、ＳＶ、ＳＶＤの温度依存性を示す傾き（温度勾配）が異なる。即ち基準電圧ＳＶＤは、傾きが小さい第１の温度勾配（よりフラットの温度勾配）を有し、このＳＶＤを電圧分割した電圧ＳＶＣ（ＡＶ１）もこれと同等の温度勾配を有する。一方、アナログ電圧ＳＶＤ（ＡＶ２）は、傾きが大きい第２の温度勾配を有する。即ちアナログ電圧ＳＶＤの方がＳＶよりも温度勾配の傾きが大きく、温度依存性が大きい。
【００９０】
次に、このような抵抗群Ｒｂの分割点から分割電圧ＳＶＣ（ＡＶ１）を取り出す可変制御回路１５４について、より具体的に説明する。図１３に、カウンタ１５６のカウント値を用いて抵抗群Ｒｂの分割点から分割電圧ＳＶＣを取り出す可変制御回路１５４の構成例を示す。
【００９１】
可変制御回路１５４は、クロックＣＬＫに同期してインクリメント又はデクリメント処理を行う７ビットのカウンタ１５６からのカウント値ＣＴに基づき、７ビットで表される１２８種類の分割点の電圧のうちいずれか１つの電圧を分割電圧ＳＶＣとして出力する。このような可変制御回路１５４は、図１１で説明したヒューズ回路１２０のセレクタ群と同様の構成をなしている。従って、インクリメント又はデクリメントのたびにカウンタ１５６の出力Ｑａ〜Ｑｇが変化し、出力Ｑａ〜Ｑｇの値に応じて、選択される分割点が変化することになる。
【００９２】
例えばカウント値ＣＴが「０」の場合は、分割点ＤＶ１０の電圧が分割電圧ＳＶＣとして出力される。そしてカウント値ＣＴがインクリメントされる毎に、分割点ＤＶ１１、ＤＶ１２、・・・、ＤＶ１１２７の電圧が順次分割電圧ＳＶＣとして出力される。このとき分割電圧ＳＶＣは、基準電圧ＳＶを抵抗分割した分圧であり、図１４に示すように基準電圧ＳＶの温度勾配と同等の温度勾配を有する。
【００９３】
そして、カウント値ＣＴが大きくなると分割電圧ＳＶＣが低くなっていくので、アナログ電圧ＳＶＤの温度特性と分割電圧ＳＶＣの温度特性とが交わる交点が存在する。環境温度においてこの交点を検出するのが、図１０に示すコンパレータ１５２である。
【００９４】
即ち図１０において、コンパレータ１５２は、ＳＶＣ（ＡＶ１）とＳＶＤ（ＡＶ２）が一致した場合（ＳＶＣの温度特性とＳＶＤの温度特性の交点が検出された場合）に、パルス状の信号ＣＱをデジタルフィルタ回路１５８に出力する。そしてデジタルフィルタ回路１５８は、この信号ＣＱに対してデジタルフィルタリング処理を行って、処理後の信号ＤＱをカウント値保持回路１６０（レジスタ）に出力する。この場合、図１３で説明したようなセレクタ群の切り替え動作により信号ＳＶＣ（ＡＶ１）及び信号ＣＱには、図５（Ｂ）のＢ１、Ｂ２に示すようなノイズが発生する。しかしながら、これらのノイズはデジタルフィルタ回路１５８により除去される。
【００９５】
そしてカウント値保持回路１６０は、デジタルフィルタ回路１５８からパルス状の信号ＤＱを受けると、そのタイミングでのカウント値ＣＴを保持する。より具体的には、クロックＣＬＫに同期してカウント値ＣＴがインクリメントされて、アナログ電圧ＳＶＤと分割電圧ＳＶＣとが同等となると、コンパレータ１５２の出力信号ＣＱが変化する。そしてデジタルフィルタ回路１５８から出力されたパルス状の信号ＤＱにより、カウント値保持回路１６０はカウンタ１５６からのカウント値ＣＴを保持（ラッチ）する。そしてカウント値保持回路１６０に保持されたカウント値は、デジタル値ＤＯＵＴとして、図９の集積回路１０の出力端子（第１の端子。データ端子）を介して、ＣＰＵ２０により読み出される。
【００９６】
なお、７ビットにより１２８状態を表すことができるので、各状態を各環境温度に割り当てると、環境温度−４０℃から８７℃までの各状態をカウント値で特定できる。従って集積回路１０（温度センサ回路１００）の周囲の環境温度と、カウント値ＣＴ（デジタル値ＤＯＵＴ）とを対応付けることができる。
【００９７】
また図１０では、基準電圧ＳＶを基準電圧発生回路１１０で発生させるようにしているが、これに限定されるものではない。基準電圧発生回路１１０は、例えば６ビットで表される６４状態の抵抗Ｒの抵抗分割比を任意に変更することで、所望の基準電圧を発生させることができる。この基準電圧発生回路１１０でも、図１１に示すヒューズ回路１２０のセレクタ群を用いて、所与の設定レジスタに設定された６ビットデータに基づいて任意の抵抗比を設定できるように構成することができる。ここで、基準電圧ＳＶは、昇圧回路を用いずにレギュレータ等で電圧を調整するために、外部から供給されるシステム電源の電圧より低いことが望ましい。また基準電圧ＳＶは、システム電源の電圧より、レギュレータ等の電圧の調整誤差範囲分を考慮した電圧であることが望ましい。例えばシステム電源が３Ｖ電源の場合、基準電圧ＳＶは３Ｖの許容誤差が−１０％である２．７Ｖより低い電圧であることが望ましい。更に例えば調整誤差範囲が０．２Ｖであった場合には基準電圧ＳＶは、２．５Ｖ以下である例えば２．２Ｖ程度であることが望ましい。
【００９８】
８．温度センサ回路の調整方法
次に温度センサ回路１００の調整方法について説明する。一般に、図１５に示すように、図１０のダイオード素子１４０に流れる電流は、その電流が大きい場合と小さい場合とで、両端に発生する電圧の変化の温度特性が異なる。従って、ダイオード素子１４０に流れる電流を一定にすることが望ましい。
【００９９】
例えば図１６では、プロセス条件の異なる５種類のダイオード素子について、各環境温度における電流−電圧変換特性を示している。また図１７では、ダイオード素子に流れる電流ＩＩＮが６μＡのときの温度勾配を示している。このように、ダイオード素子の両端に発生する電圧は、電流ＩＩＮが一定で、かつ温度が一定のとき、製造プロセス依存が無いことがわかる。また、電流ＩＩＮが一定のとき、温度依存性を示す温度勾配も製造プロセス依存がないことがわかる。
【０１００】
従って、ダイオード素子に流れる電流が一定の場合には、ダイオード素子の両端の電圧も製造プロセス依存がなく一定である。そのため、環境温度に対応したアナログ電圧ＳＶＤ（ＡＶ２）を出力させるように、製造プロセスに応じてダイオード素子に流す電流を調整すればよい。より具体的には、アナログ電圧ＳＶＤが目標電圧となるように、ヒューズ回路１２０の分割点を選択し、出力される分割電圧ＳＶＢを調整することで、調整時の環境温度に対応したアナログ電圧ＳＶＤを得るためのダイオード素子の電流をトリミングできる。これにより、ユーザは、出力端子から取り出されるデジタル値ＤＯＵＴやアナログ電圧ＳＶＤを用いて、取り込み時の環境温度を特定できる。
【０１０１】
図１８に、デジタル値ＤＯＵＴを用いた温度センサ回路の調整方法を説明するフローチャートを示す。
【０１０２】
まず、目的とする基準電圧となるように、基準電圧発生回路１１０を調整する（ステップＳ５００）。次に、測定環境の周囲での環境温度を取り込み（ステップＳ５０１）、取り込んだ環境温度に対応して予め登録されたデジタル値（広義には目標値）を特定する（ステップＳ５０２）。これは、ＣＰＵ等が図１９に示す対応テーブルを参照して、取り込んだ環境温度Ｔ０に対応したデジタル値ＤＮ０（カウント値）をテーブルから読み出すことで実現できる。
【０１０３】
そして、カウンタ１５６の動作を開始させ（ステップＳ５０３）、コンパレータ１５２の出力が変化することでカウント値保持回路１６０に保持されたデジタル値ＤＯＵＴ（カウント値）を読み出す。そしてステップＳ５０２で特定されたデジタル値となるようにヒューズ回路１２０から出力される分割電圧ＳＶＢ（第１の分割電圧）を調整する（ステップＳ５０４）。
【０１０４】
以上のように本実施形態では、環境温度（周囲の温度）に対応した目標値を特定し、Ａ／Ｄ変換回路１５０からのデジタル値ＤＯＵＴが目標値に一致するように、分割電圧ＳＶＢを調整することで、温度センサ回路１００の調整を実現している。そしてこのように温度センサ回路１００を調整することで、集積回路１０の製造プロセスに依存しないデジタル値を取得できる。
【０１０５】
８．３  電子ボリュームの調整
図２０に、図９に示す集積回路の電子ボリュームの調整方法を説明するフローチャートを示す。まずＣＰＵ２０が温度センサ回路１００から出力されるデジタル値ＤＯＵＴを取り込む（ステップＳ６００）。そしてＣＰＵ２０は、取り込んだデジタル値ＤＯＵＴに対応する設定値を特定する（ステップＳ６０１）。これは、ＣＰＵ２０が、ステップＳ６００で取り込まれたデジタル値ＤＯＵＴから、ステップＳ６００の取り込みが行われた時の環境温度Ｔ１を特定することが実現できる。即ちＣＰＵ２０は、環境温度Ｔ１に対応して予め登録された設定値を、設定テーブルを参照して求めればよい。
【０１０６】
次にＣＰＵ２０は、ステップＳ６０１で特定した設定値を用いて集積回路１０の電子ボリューム２００の設定を行う（ステップＳ６０２）。
【０１０７】
ここで、本実施形態の効果を説明するために、比較例における電子ボリュームの調整方法について説明する。比較例では、温度センサ回路が、製造プロセス依存のセンサ出力しか行うことができないため、以下のような方法で温度補償が行われる。
【０１０８】
図２１に、比較例における集積回路の電子ボリュームの調整方法を説明するフローチャートを示す。比較例では、まずＣＰＵは、環境温度Ｔ０℃におけるアナログ電圧Ｖ０を取得する（ステップＳ７００）。続いて、ＣＰＵは、環境温度Ｔ１℃におけるアナログ電圧Ｖ１を取得する（ステップＳ７０１）。
【０１０９】
そしてＣＰＵは、取得した環境温度Ｔ０におけるアナログ電圧Ｖ０からアナログ電圧Ｖ１に変化したときの環境温度をＴ１として推測し、環境温度Ｔ１に対応する電子ボリュームに対する設定値を特定する（ステップＳ７０２）。次にＣＰＵは、ステップＳ７０２で特定した設定値を用いて集積回路の電子ボリュームの設定を行う（ステップＳ７０３）。
【０１１０】
このように比較例では、相対的な変化により温度依存性を特定するため、製造プロセス変動、取得したアナログ電圧の精度、相対的な評価を行う場合の評価アルゴリズムの誤差等によって電子ボリュームに設定すべき値が異なり、高精度な温度補償を行うことが困難となる。
【０１１１】
これに対して、本実施形態では、温度センサ回路１００からの出力が製造プロセスに依存しない絶対値であるため、その絶対値から環境温度を特定することができ、ＣＰＵ２０はその環境温度に対応する設定値を求めるだけでよい。従って、制御が簡素化され、より高精度な温度補償を実現できる。
【０１１２】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１３】
例えばＡ／Ｄ変換回路、デジタルフィルタ回路、温度センサ回路、集積回路等の構成は本実施形態で説明されたものに限定されず、種々の変形実施が可能である。例えばデジタルフィルタ回路が含む保持回路の段数やパターンの一致を検出する構成などについても、種々の変形実施が可能である。また本実施形態では、調整回路としてヒューズ回路を用いた場合について説明したが、これに限定されるものではない。調整回路は、調整可能な電圧を発生する回路であればよい。
【０１１４】
また、明細書又は図面中の記載において広義な用語（第１〜第Ｎの保持回路、保持回路、第１〜第Ｎの排他的論理和ゲート、第１〜第Ｎのパターン信号、プロセッサ、第１の端子、第２の端子、調整回路、第１導電型のトランジスタ、第２導電型のトランジスタ、目標値等）として引用された用語（ＦＦ１〜ＦＦ３、フリップフロップ、ＥＸＯＲ１〜ＥＸＯＲ３、ＰＱ１〜ＰＱ３、ＣＰＵ、出力端子、入力端子、ヒューズ回路、ｐ型トランジスタ、ｎ型トランジスタ、デジタル値等）は、明細書又は図面中の他の記載においても広義な用語に置き換えることができる。
【０１１５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】Ａ／Ｄ変換回路の構成例である。
【図２】Ａ／Ｄ変換回路の詳細な構成例である。
【図３】図３（Ａ）（Ｂ）はパターン一致検出部の構成例である。
【図４】本実施形態の比較例である。
【図５】図５（Ａ）（Ｂ）は本実施形態の動作を説明するための信号波形例である。
【図６】図６（Ａ）（Ｂ）は本実施形態の動作を説明するための信号波形例である。
【図７】補正回路を設けたＡ／Ｄ変換回路の構成例である。
【図８】図８（Ａ）（Ｂ）は電圧発生回路の構成例である。
【図９】温度センサ回路を内蔵する集積回路の構成例である。
【図１０】温度センサ回路の構成例である。
【図１１】ヒューズ回路の構成例である。
【図１２】基準電圧とアナログ電圧の温度勾配特性の例である。
【図１３】可変制御回路の構成例である。
【図１４】分割電圧ＳＶＣの温度勾配特性の例である。
【図１５】ダイオード素子の特性の例である。
【図１６】プロセス条件の異なるダイオード素子の各環境温度における電流−電圧変換特性の例である。
【図１７】プロセス条件の異なるダイオード素子の温度勾配特性の例である。
【図１８】温度センサ回路の調整方法を説明するフローチャートである。
【図１９】環境温度とデジタル値の対応テーブルの例である。
【図２０】電子ボリュームの調整方法を説明するフローチャートである。
【図２１】比較例における電子ボリュームの調整方法を説明するフローチャートである。
【符号の説明】
ＡＶ１  第１のアナログ電圧、ＡＶ２  第２のアナログ電圧、
ＣＴ  カウント値、ＣＱ  コンパレータの出力信号、
ＤＱ  デジタルフィルタ回路の出力信号、ＤＯＵＴ  デジタル値、
ＦＦ１〜ＦＦ３  フリップフロップ（第１〜第Ｎの保持回路）、
ＥＦＦ  カウント値保持回路、
１０  集積回路、２０  ＣＰＵ、３０  カウンタ、４０  第１の電圧発生回路、
４２  Ｄ／Ａ変換回路、５０  コンパレータ、６０  デジタルフィル回路、
６２  パターン一致検出部、６４  パターン発生部、
７０  カウント値保持回路、１００  温度センサ回路、
１１０  基準電圧発生回路、１１８  第２の電圧発生回路、
１２０  ヒューズ回路（調整回路）、１３０  電流発生回路、
１３８  電流／電圧変換回路、１４０  ダイオード素子、
１４２  オペアンプ、１５０  Ａ／Ｄ変換回路、１５２  コンパレータ
１５３  第１の電圧発生回路、１５４  可変制御回路、１５６  カウンタ、
１５８  デジタルフィルタ回路、１６０  カウント値保持回路、
２００  電子ボリューム、３００  電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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