(57)【要約】【課題】ゲートの幾何学的形状が異なる複数種類のトランジスタを有する場合に、そのプロセスシミュレーション時間が長い。【解決手段】イオン注入による不純物分布の計算を保持する記憶手段９と、製造工程が同じでゲート電極の幾何学的な大きさが異なる複数のトランジスタのうち１つのトランジスタに対しイオン注入による不純物分布の計算を実行し、その結果を記憶手段９に格納し、複数のトランジスタのうち残りの少なくとも１つのトランジスタのイオン注入による不純物分布の計算を、上記記憶手段９に格納してある計算結果を用いて実行する分布計算手段（プロセスシミュレーション部）３１とを有する。【選択図】　図１
2004079655.tif 000002
【特許請求の範囲】
【請求項１】
製造工程が同じで、ゲート電極の幾何学的な大きさが異なる複数のトランジスタのイオン注入後の不純物分布を予測する機能を有した半導体シミュレーション装置であって、
イオン注入による不純物分布の計算を保持する記憶手段と、
複数の前記トランジスタのうち１つのトランジスタに対し前記イオン注入による不純物分布の計算を実行し、その結果を前記記憶手段に格納し、複数の前記トランジスタのうち残りの少なくとも１つのトランジスタのイオン注入による不純物分布の計算を、前記記憶手段に格納してある計算結果を用いて実行する分布計算手段と、
を有する半導体シミュレーション装置。
【請求項２】
前記分布計算手段は、不純物分布の前記計算をモンテカルロ法により行う
請求項１に記載の半導体シミュレーション装置。
【請求項３】
前記分布計算手段は、不純物分布の前記計算を、解析式を用いた方法により行う
請求項１に記載の半導体シミュレーション装置。
【請求項４】
前記分布計算手段の結果を利用して前記トランジスタの電気特性を求める特性計算手段を
さらに有する請求項１に記載の半導体シミュレーション装置。
【請求項５】
製造工程が同じで、ゲート電極の幾何学的な大きさが異なる複数のトランジスタのイオン注入後の不純物分布を予測する工程を含む半導体シミュレーション方法であって、
不純物分布の前記予測の工程が、
イオン注入による不純物分布の計算を、複数の前記トランジスタのうち１つのトランジスタに対し実行する工程と、
前記計算の結果をメモリに格納する工程と、
複数の前記トランジスタのうち残りの少なくとも１つのトランジスタのイオン注入による不純物分布の計算を、前記メモリに格納してある計算結果を用いて実行する工程と、
を含む半導体シミュレーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造のイオン注入工程のシミュレーション方法および装置に関する。特定的に、本発明は、同じ製造工程で作製されたゲート電極の幾何学的大きさ（たとえばゲート長、ゲート幅など）が異なる複数のトランジスタのイオン注入シミュレーション結果の有効利用に関する。
【０００２】
【従来の技術】
イオン注入は、基板に不純物を導入するための方法で、現在、半導体製造において広く用いられている技術である。最近のＬＳＩの微細化に伴い、熱工程を減らして不純物の熱拡散を抑え、なるべく浅く不純物を導入することが求められるようになってきている。したがって、イオン注入工程によって導入された不純物の基板内部の分布を正確に求めることは、ますます重要になってきている。
【０００３】
イオン注入工程の不純物分布の計算方法において、解析式を使う方法がよく用いられる。この方法では、イオン注入による不純物の分布が、深さ方向、水平方向それぞれにおいて幾つかのパラメータを含む解析式から計算される。そして、これらパラメータは実験データを用いて決められるのが普通である。
【０００４】
深さ方向の分布を表す解析式としてよく用いられるものにＰｅａｒｓｏｎ関数がある。さらに、最近では、深さ方向の分布を表すのに２つのＰｅａｒｓｏｎ関数を用いることも多くなってきている。
これらの分布関数のパラメータは実験データとの関係式から求める場合もあるが、精度向上のために一般的には、実験データとの比較により求めることが多い。たとえばＰｅａｒｓｏｎ関数をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）の測定データと合わせ込み、最も一致度が高いときのＰｅａｒｓｏｎ関数のパラメータを抽出する。
【０００５】
一方、水平方向についてはＧａｕｓｓ関数がよく用いられる。
【０００６】
また、コンピュータ性能の向上に伴って、最近では、イオン注入計算においてもモンテカルロ法が採用されることも多くなってきている。
【０００７】
シリコン基板にイオン注入により導入した不純物の分布を３次元計算する場合、３次元計算領域を定め、この領域を細かなメッシュに分割して、それぞれのメッシュに対して深さ方向と水平方向の３次元計算を、決められた解析式を用いて実行する。計算方法としていろいろな方法が考えられる。不純物濃度に対応した各メッシュ点の密度を順次計算していく最も一般的な方法をとった場合、計算時間はメッシュの数にほぼ比例することになる。
【０００８】
３次元計算の場合、十分な計算精度を持ったメッシュ構造を考えると、メッシュの数は数万から数十万個になる。２次元構造の場合、数千個あれば十分であることを考えると、３次元計算では、２次元の場合に比べて、メッシュの数だけから言っても１０倍から１００倍の時間がかかることになる。
【０００９】
イオン注入は通常、チャネリング防止などの観点から多少なりとも角度をつけて行われる。また、垂直で行う場合でも注入イオンはランダムに角度を変えながら膜内を進行するため周囲のメッシュからの影響を考慮する必要がある。したがって３次元計算が必要になるが、３次元計算では考慮すべき周囲のメッシュが２次元計算時より多い。その結果、実際は、１点の濃度の計算も３次元的に計算するほうが２次元的に計算するよりはるかに時間がかかることとなる。
【００１０】
現在のコンピュータの性能下で２次元計算のアルゴリズムを実行すると、イオン注入計算は分オーダーで完了する。
しかし、同じ性能のコンピュータで３次元計算をしようとすると、計算時間は、数十分から１時間を越えることになる。
このように３次元構造のイオン注入計算に多くの時間を要する原因は、上記したように、メッシュ点の数が２次元構造に比べて２桁程度多いことに加え、周囲からの影響を３次元で考慮する必要があるためである。
【００１１】
ところで、ＬＳＩなどの半導体装置においては、製造工程が同じで幾何学的大きさ（ゲート長、ゲート幅など）が異なった多数のトランジスタを含む場合がほとんどである。
この場合に各トランジスタの電気特性を３次元でシミュレーションしようとすると、いわゆる統合型のシミュレーションを行う必要がある。統合シミュレーションは、通常、製造工程（デポジッション、エッチング、イオン注入、酸化、拡散など）をシミュレーションするプロセスシミュレーションと、プロセスシミュレーションの結果の不純物分布を利用してトランジスタの電気特性を計算するデバイスシミュレーションとの２つのステップに分かれている。
【００１２】
【発明が解決しようとする課題】
従来の統合シミュレーションでは、プロセスシミュレーション用の入力データと、デバイスシミュレーション用の入力データの２種類の入力データを準備する必要がある。このとき、ゲート長Ｌｇ、ゲート幅Ｗｇが異なったトランジスタをシミュレーションする場合、それぞれのＬｇ，Ｗｇに応じたプロセスシミュレーション用入力データとデバイスシミュレーション用の入力データを個別に作成し、その後、必要なデータを用いてトランジスタごとにシミュレーションを実行する。
【００１３】
異なった幾何学的大きさを有する多数のトランジスタが含まれる場合、計算時間の長さが問題となる。たとえば、ゲート長Ｌｇ、ゲート幅Ｗｇをそれぞれ５種類有している半導体装置のシミュレーションでは、プロセスシミュレーションが１回あたり平均で１０時間かかったとすると、この場合、プロセスシミュレーションだけで２５０時間（＝１０時間×５×５）かかることになる。
【００１４】
ゲート長Ｌｇ，ゲート幅Ｗｇを変えてシミュレーションする場合、なるべく計算時間の増大につながるようなことはしたくない。そこで問題となるのが、３次元イオン注入の計算時間である。すでに指摘したように、３次元となるとイオン注入の計算時間は１時間程度必要になる。しかも、ひとつのトランジスタを形成するのに、３次元計算が必要なイオン注入回数は少なくとも２，３回となる。
したがって、従来の方法でゲート長やゲート幅を変えてシミュレーションする場合に、３次元のイオン注入計算が何回も繰り返し実行され、その計算時間は非常に長くなるという不利益があった。
【００１５】
本発明の第１の目的は、ゲートの幾何学的形状が異なる複数種類のトランジスタを有する場合に、同じような繰り返し計算を出来るだけ回避するための手段を有しているシミュレーション装置を提供することにある。
本発明の第２の目的は、ゲートの幾何学的形状が異なる複数種類のトランジスタを有する場合に、計算時間を大幅に短縮できるシミュレーション方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の観点に係る半導体シミュレーション装置は、上述した第１の目的を達成するためのものであり、製造工程が同じで、ゲート電極の幾何学的な大きさが異なる複数のトランジスタのイオン注入後の不純物分布を予測する機能を有した半導体シミュレーション装置であって、イオン注入による不純物分布の計算を保持する記憶手段と、複数の前記トランジスタのうち１つのトランジスタに対し前記イオン注入による不純物分布の計算を実行し、その結果を前記記憶手段に格納し、複数の前記トランジスタのうち残りの少なくとも１つのトランジスタのイオン注入による不純物分布の計算を、前記記憶手段に格納してある計算結果を用いて実行する分布計算手段と、を有する。
【００１７】
本発明の第２の観点に係る半導体シミュレーション方法は、前記第２の目的を達成するためのものであり、製造工程が同じで、ゲート電極の幾何学的な大きさが異なる複数のトランジスタのイオン注入後の不純物分布を予測する工程を含む半導体シミュレーション方法であって、不純物分布の前記予測の工程が、イオン注入による不純物分布の計算を、複数の前記トランジスタのうち１つのトランジスタに対し実行する工程と、前記計算の結果をメモリに格納する工程と、複数の前記トランジスタのうち残りの少なくとも１つのトランジスタのイオン注入による不純物分布の計算を、前記メモリに格納してある計算結果を用いて実行する工程と、を含む。
【００１８】
このような半導体シミュレーション装置および方法によれば、前記分布計算手段が、前記ゲート電極の幾何学的形状が異なる複数のトランジスタのうち何れか１つについて、まず、イオン注入による不純物分布の計算を、たとえばモンテカルロ法あるいは解析式を用いた方法により実行する。つぎに、この結果を前記記憶手段に格納する。同じ条件のイオン注入による不純物分布計算が必要なときに、この記憶手段から計算結果を読み出して利用する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本実施形態に係るシミュレーション装置の概略構成を示すブロック図である。
本実施形態に係るシミュレーション装置（シミュレータ）１は、あるトランジスタに対して複数回行われる各イオン注入の計算結果を記憶手段に記憶しておき、それらを利用することにより、計算回数の増大を出来るだけ抑制しながらゲート長やゲート幅を変えた多数種類のトランジスタの特性等を繰り返し計算できるものである。これを、以下に説明する。
【００２０】
シミュレータ１は、大まかには、デバイスの計算領域を設定し各種データおよび計算条件を決めるなど、実計算の準備に必要な各種処理を行うプリプロセッサ２と、所定の解析式を基に不純物分布等を求め、それを基にデバイス特性を所定の物理式または粒子モデルに即して計算するメインプロセッサ３と、メインプロセッサ３の結果を所定の出力形式に適合するように変換し出力するポストプロセッサ４と、これら各プロセッサ２，３，４にデータおよび条件を与え、また計算結果を蓄積する記憶装置５と、表示装置６とから構成されている。また、イオン注入直後の不純物濃度分布データを実測するＳＩＭＳ測定装置７が記憶装置５にオンライン又はオフラインで接続されている。
【００２１】
記憶装置５内には、前記ＳＩＭＳ測定装置７からの不純物濃度分布データを記憶する実測値データベース８と、２次元または３次元のイオン注入計算により求められた不純物分布データを一時保管する不純物分布データの記憶手段９とを備える。
【００２２】
プリプロセッサ２内には、予め与えられたデバイス構造パラメータから構築されるデバイス形状を所定の規則に従って細かなメッシュに分割し、方形状の２次元計算領域あるいは直方体状の３次元計算領域を設定する。また、プリプロセッサ２は、メッシュの補間あるいは省略、または、メッシュ寸法の拡張や縮小を行うことができる。これはデバイス形状に基づいて自動的に行うようにしてもよく、あるいはオペレータの指示に基づいて行ってもよい。さらに、プリプロセッサ２は、必要に応じて、実測値データベース８からの不純物濃度分布データに対しバラツキを緩和する処理を行なう。その他、プリプロセッサ２は、オペレータの条件入力を受け付け、各種データからプロセスモデルを作成し、また境界等の条件を策定するなど、シミュレーションの実計算の準備に必要な処理すべてを行う。
【００２３】
メインプロセッサ３は、大別すると、プロセスシミュレーションを行うプロセスシミュレーション部３１と、デバイスシミュレーションを行うデバイスシミュレーション部３２とに分けることができる。
【００２４】
プロセスシミュレーション部３１は、各種熱工程（酸化、アニール）による不純物再分布を２次元または３次元で計算するほか、ここでは特にイオン注入工程の不純物分布を２次元または３次元で計算する。プロセスシミュレーション部３１は、本発明の“分布計算手段”に該当する。その他、レジスト等の形状シミュレーションを行う機能をプロセスシミュレーション部３１に備えさせても良い。この２次元または３次元の計算では、モンテカルロ法など粒子モデルに基づくシミュレーション方法、または、解析式を使う方法を実行する。
【００２５】
デバイスシミュレーション部３２では、所定の入力データをもとに所定の物理モデルにデバイスおよびプロセスのパラメータを設定した後、当該物理モデルに対応した物理方程式あるいは特性方程式にバイアス条件を代入して変化させるなどの操作を経て、所望のデバイス特性の予測値を求める。このとき、流体型モデルのほか、より複雑で高度な物理モデルとしてモンテカルロ型やエネルギーを考慮したモデルなどを用いる。
【００２６】
以下、本実施形態に係るイオン注入シミュレーション方法を、解析式を用いた場合を中心として述べ、最後に、モンテカルロ法を用いた場合についても簡単に触れる。なお、以下の説明では、ＭＯＳトランジスタのソース・ドレインへの注入不純物の分布を３次元計算することを前提とする。
【００２７】
図２は、本実施形態に係るイオン注入シミュレーション方法の主要工程を示すフローチャートである。
ステップＳＴ１において、プリプロセッサ２による各種処理（前処理）が実行される。まず、プリプロセッサ２がデバイス形状に応じて計算領域を細かいメッシュに分割する。このメッシュの形成方法は種々あるが、ここでは、直方体メッシュで区切られたシリコン等を適宜、たとえば８分割ベース法などを用いて４面体メッシュに変換する方法を採用することができる。全てを４面体メッシュにしてもよいし、シリコン上に形成されるデバイス構造に応じて非連続箇所あるいは計算精度を高めたい箇所を中心に部分的に４面体メッシュを形成してもよい。
【００２８】
また、プリプロセッサ２が、３次元計算を行うべき領域を直方体状のエリアで設定する。３次元計算領域の取り方は任意である。また、プリプロセッサ２は、前記した必要な各種処理を行う。
【００２９】
つぎに、ステップＳＴ２において、想定されるプロセスフローに基づいて、メインプロセッサ３のプロセスシミュレーション部３１が、プロセスシミュレーションを実行する。ここでは、イオン注入シミュレーションのみを説明する。このシミュレーションでは、解析式のパラメータを抽出して用いる解析式を確定し、これを３次元計算に利用する。
本例では、深さ方向の分布を表す解析式としてＰｅａｒｓｏｎ関数を用いる。これは、次式（１）の微分方程式で定義される関数ｆ（ｕ）である。
【数１】
ｄｆ（ｕ）／ｄｕ
＝（ｕ−ｂ１）ｆ（ｕ）／（ｂ０＋ｂ１ｕ＋ｂ２ｕ２）…（１）
【００３０】
ここで、ｚを基板の深さ方向の座標とすると、ｕ、ｂ０、ｂ１、ｂ２、Ａは次式（２−１）〜（２−５）のように表される。
【数２】
ｕ＝ｚ−Ｒｐ　　　　　　　　　　　…（２−１）
ｂ０＝−σ２（４β−３γ２）／Ａ　　…（２−２）
ｂ１＝−σγ（β−３）／Ａ　　　　…（２−３）
ｂ２＝（−２β＋３γ２＋６）／Ａ　…（２−４）
Ａ＝１０β−１２γ２−１８　　　　…（２−５）
【００３１】
Ｒｐ，σ，γ，βは、実験データ、特にＳＩＭＳのデータから求められる。ここで、Ｒｐはイオン注入の投影飛程、σは投影飛程の標準偏差、γは分布の偏りを表す“ひずみ（ｓｋｅｗｎｅｓｓ）”、βはピーク付近の分布形状を表す“とがり（ｋｕｒｔｏｓｉｓ）”のパラメータである。ＳＩＭＳの測定結果から得られる分布関数をＭ（ｚ）とすると、Ｒｐ，σ，γ，βは近似的に次式（３−１）〜（３−４）により表される。
【数３】
2004079655.tif 000003
【００３２】
しかし、この関係はあくまで近似で、通常、実際の分布関数Ｍ（ｚ）とＰｅａｒｓｏｎ関数を精度よく一致させるには、何らかの合わせ込み作業が必要になる。
この合わせ込み作業により、上記したＰｅａｒｓｏｎ関数のＲＰ，σ，γ，βといったパラメータが抽出される。具体的には、ＳＩＭＳデータが示す不純物濃度の分布関数Ｍ（ｚ）を、たとえば最小自乗法（Ｌｅｖｅｎｂｅｒｇ−Ｍａｒｑｕａｒｔ法等）を用いてＰｅａｒｓｏｎ関数ｆ（ｕ）と比較し、双方の一致度が高くなるようにｆ（ｕ）のパラメータＲＰ，σ，γ，βを変化させる。そして、この最も一致度が高いときのパラメータＲＰ，σ，γ，βを不純物濃度分布パラメータとして抽出する。
この作業を、想定されるイオン注入条件のもと、ソース・ドレイン不純物領域の濃度分布パラメータＲＰ，σ，γ，βを決定する。その後、これらのパラメータが確定した解析式を用いて３次元計算を行う。
【００３３】
本実施形態では、詳細は後述するように、同じイオン注入条件では、最初の１回のみ、これらのパラメータを求め、記憶装置５内の記憶手段９に保持させる。そして、同じイオン注入条件でのシミュレーション結果が必要となったときは、記憶装置５内の記憶手段９からにシミュレーション結果である、これらのパラメータを読み出して利用する。
なお、上記した分布関数Ｍ（ｚ）を規定するＳＩＭＳデータは、記憶装置５内に実測値データベース８として保管されている。
【００３４】
なお、深さ方向の分布を表すのに２つのＰｅａｒｓｏｎ関数（Ｄｕａｌ−Ｐｅａｒｓｏｎ関数）を用いてもよい。Ｄｕａｌ−Ｐｅａｒｓｏｎ関数Ｆ（ｚ）は、次式（４）により表される。
【数４】
2004079655.tif 000004
ここで、ｚは基板の深さ方向の座標、ｆ１とｆ２は規格化された２つのＰｅａｒｓｏｎ関数、ＤＯＳＥはイオン注入ドーズ、Ｒは注入ドーズに占めるｆ１の割合を示すパラメータである。また、Ｒｐ１，σ１，γ１，β１は第１Ｐｅａｒｓｏｎ関数ｆ１の分布形状を決定するパラメータ、Ｒｐ２，σ２，γ２，β２は第２Ｐｅａｒｓｏｎ関数ｆ２の分布形状を決定するパラメータを示し、具体的に、Ｒｐ１，Ｒｐ２はイオン注入の投影飛程、σ１，σ２はそれぞれ投影飛程Ｒｐ１，Ｒｐ２の標準偏差、γ１，γ２は分布の偏りを表す“ひずみ”、β１，β２はピーク付近の分布形状を表す“とがり”のパラメータである。
【００３５】
上記の式（４）に示されるように、Ｄｕａｌ−Ｐｅａｒｓｏｎ関数Ｆ（ｚ）は、２つのＰｅａｒｓｏｎ関数ｆ１とＰｅａｒｓｏｎ関数ｆ２から構成されている。Ｐｅａｒｓｏｎ関数ｆ１はランダムに散乱された不純物の濃度分布を表しており、Ｐｅａｒｓｏｎ関数ｆ２は基板格子間をチャネリングした不純物の濃度分布を表している。
このように、２つのＰｅａｒｓｏｎ関数が組み合わされていることから、他のＧａｕｓｓ関数、Ｐｅａｒｓｏｎ関数では再現が難しいイオン注入時の基板深さ方向の不純物濃度分布のチャネリングテールを高精度に表現できる。また、異なる注入ドーズ間で、Ｐｅａｒｓｏｎ関数ｆ１の占める割合Ｒを注入ドーズに応じて変化させることにより、チャネリングの度合いの注入ドーズ依存性を表現することが可能である。
このようなＤｕａｌ−Ｐｅａｒｓｏｎ関数Ｆ（ｚ）は、シリコン中の不純物濃度の計算に適している。
【００３６】
一方、水平方向は、たとえば次式（５）で定義されるＧａｕｓｓ関数を用いる。
【数５】
2004079655.tif 000005
ここで、ｒはイオン注入の軸からの水平方向の距離を表す。
【００３７】
一方、モンテカルロ法を行う場合は、正確な物理モデル、すなわちフォノン、イオンなどが散乱因子として取り扱われる粒子モデルに従って個々の電荷の挙動を追従させ、ボルツマン輸送方程式を解くことにより、イオン注入不純物の分布計算を行う。
【００３８】
その後、前記した所定の方法によってデバイスシミュレーションを行い（ステップＳＴ３）、その結果を表示装置６等に出力すると（ステップＳＴ４）、当該統合シミュレーションの全工程が終了する。
【００３９】
図３は、一般的なＮＭＯＳトランジスタの断面図である。
【００４０】
このＮＭＯＳトランジスタは、たとえばＰ型シリコンウェーハまたはＰウェルなどの半導体基板ＳＵＢに形成されている。基板ＳＵＢの表面に、必要に応じて、たとえばＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）などにより形成された素子分離絶縁層ＩＳＯが形成されている。この素子分離絶縁層ＩＳＯが形成されていない基板表面部分が当該トランジスタのチャネル形成領域となる。
【００４１】
チャネル形成領域上に、二酸化珪素または酸化窒化珪素からなるゲート絶縁膜ＧＤが形成されている。ゲート絶縁膜ＧＤの膜厚に限定はないが、例えばゲート長０．１３μｍ以下のデバイスでは２ｎｍ以下のごく薄い膜が用いられる。
ゲート絶縁膜ＧＤの上に、Ｎ型不純物が添加された多結晶珪素（ドープド多結晶珪素）からなるゲート電極ＧＥが積層されている。
【００４２】
このゲート電極ＧＥの両側の基板表面に、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を有した２つのソース不純物領域Ｓ，ドレイン不純物領域Ｄが互いに離れて形成されている。ソース不純物領域Ｓとドレイン不純物領域Ｄの濃度プロファイルは対称に形成されている。
また、ゲートの両側面には、いわゆるサイドウォール形状、すなわち略１／４円の断面形状の絶縁層（以下、サイドウォール絶縁層という）ＳＷが形成されている。サイドウォール絶縁層ＳＷ直下に位置する基板領域に、Ｎ型不純物が比較的低濃度で浅く導入されることにより、Ｎ−不純物領域（ＬＤＤ領域またはエクステンション領域）が形成されている。また、サイドウォール絶縁層ＳＷを自己整合マスクとして、その両外側にＮ型不純物を比較的高濃度で深くまで導入することにより、ソース不純物領域Ｓおよびドレイン不純物領域Ｄの主体をなすＮ＋不純物領域が形成されている。
なお、ゲート電極ＧＥは、その上層に例えばＷＳｉ２，ＴｉＮ，ＴａＳｉ２，ＴｉＳｉ２，ＴｉＷなどからなる高融点金属層を備えた構成でもよい。また、ゲート電極ＧＥの上に、必要に応じて、例えば窒化珪素からなるオフセット絶縁層を形成してもよい。なお、サイドウォール絶縁層ＳＷおよびＬＤＤ領域は省略可能である。
【００４３】
ソース不純物領域Ｓ，ドレイン不純物領域Ｄの上には、必要に応じて、図示を省略したソース電極，ドレイン電極が形成される。
【００４４】
以下、このＭＯＳトランジスタの製造方法の実施例を、図面を参照しながら説明する。図４（Ａ）〜図５（Ｂ）は、このＮＭＯＳトランジスタの製造における断面図である。
【００４５】
シリコンウェーハ（基板ＳＵＢ）に、図４（Ａ）に示すように、公知の方法でＳＩＴ構造の素子分離絶縁層ＩＳＯを形成した。その後、特に図示しないが、イオン注入のスルー膜を形成するため、基板ＳＵＢ表面を９００℃、１０分の条件でドライ酸化した。また、図示を省略したＰウェルを形成するために、ボロンイオンＢ＋を２５０ｋｅＶのエネルギー，５×１０１２ｉｏｎｓ／ｃｍ２のドーズでイオン注入した。さらに、ボロンイオンＢ＋を３５ｋｅＶのエネルギー，１×１０１３ｉｏｎｓ／ｃｍ２のドーズでイオン注入して閾値電圧を調整した。
【００４６】
必要なら上記イオン注入のスルー膜を除去し、その後、図４（Ｂ）に示すように、８５０℃、５分のドライ酸化を行ってゲート絶縁膜ＧＤを形成した。
【００４７】
ドープド多結晶珪素を０．２μｍほど堆積し、これをリソグラフィとドライエッチングにより加工して、図５（Ａ）に示すようにゲート電極ＧＥを形成した。
【００４８】
砒素イオンＡｓ＋を４０ｋｅＶのエネルギー，５×１０１３ｉｏｎｓ／ｃｍ２のドーズでイオン注入して、図５（Ｂ）に示すようにＮ−不純物領域（例えばＬＤＤ領域）を形成した。
【００４９】
その後は、図３に示すサイドウォール絶縁層ＳＷを形成するために、二酸化珪素膜を０．１μｍほど堆積し、これを全面エッチバックした。
続いて、砒素イオンＡｓ＋を６０ｋｅＶのエネルギー，２×１０１５ｉｏｎｓ／ｃｍ２のドーズでイオン注入してＮ＋不純物領域をサイドウォール絶縁層ＳＷの外側の基板表面に形成した。その後、１，０００℃、２０分のアニールを行うことにより、ソース不純物領域Ｓとドレイン不純物領域を形成した。
また、必要に応じて、ドレイン電極やソース電極を公知の方法を用いて形成し、当該ＭＯＳトランジスタを完成させた。
【００５０】
本実施形態に係る半導体装置は、このような製造工程で一括して形成されるが、それぞれゲート長Ｌｇおよび／またはゲート幅Ｌｇが異なる複数種類のＭＯＳトランジスタを多数有する。ゲート長Ｌｇやゲート幅Ｌｇは、図５（Ａ）のゲート電極加工時に用いるフォトマスク上のパターンで規定される。
【００５１】
パターン上でゲート長Ｌｇ，ゲート幅Ｗｇを変えた複数のトランジスタに対するシミュレーションでは、通常、イオン注入、熱工程（参加または拡散等）のプロセス条件は同じである。
拡散などでは、その不純物分布がゲート長やゲート幅の影響を受ける。トランジスタのソース不純物領域Ｓ，ドレイン不純物領域Ｄにイオン注入した際に基板ＳＵＢに導入される点欠陥がゲート電極ＧＥの下方領域に拡散してくるが、その際、点欠陥には不純物と結合して不純物の促進を促す作用がある。そして、この拡散はゲート電極ＧＥのチャネル方向の長さＬｇ、その幅Ｗｇに依存する。
【００５２】
一方、イオン注入による不純物の分布は、ゲート長Ｌｇ、ゲート幅Ｗｇが変わっても殆ど影響を受けない。これは、イオン注入による不純物の分布は表面の比較的局所的な構造にのみ依存していて、遠く離れた場所の表面構造、たとえば、ゲート電極ＧＥの反対側のエッジ位置などに依存しないからである。
【００５３】
もちろん、注入イオンのエネルギーを増大させていくと、そのイオンの分布に影響のある表面の局所的な範囲は大きくなる。したがって、非常に大きなエネルギーでイオン注入を行うと、ゲート電極ＧＥの反対側のエッジ位置までの距離によって不純物分布に影響が出てくることがある。しかし、ゲート電極ＧＥの形成後にこのような大きなエネルギーでイオン注入を行うと、ソース不純物領域Ｓとドレイン不純物領域Ｄがつながってしまい、トランジスタが正常動作しないので、まず、このような大きなエネルギーでイオン注入することはない。
また、最先端のデバイスのゲート長Ｌｇは０．１μｍ程度であるが、その微細化とともに注入エネルギーを小さくしてソース不純物領域Ｓおよびドレイン不純物領域Ｄを高濃度、薄層化する必要がある。したがって、プロセスルールが変化してもゲート長Ｌｇとイオン注入エネルギーの相対値はあまり変化しないため、イオン注入による不純物の分布がゲートパターン形状の影響を受けることはまず有り得ない。
【００５４】
このように、同じ製造工程で形成する複数のトランジスタをゲート長Ｌｇ，ゲート幅Ｗｇを変えてシミュレーションする場合、拡散工程などはトランジスタごとにシミュレーションする必要があるが、イオン注入工程では、あるトランジスタで一度計算しておくだけで、同じイオン注入条件のイオン注入工程を繰り返し計算する必要がない。本実施形態は、この点を利用している。
【００５５】
具体的に、図２のプロセスシミュレーション工程ＳＴ２において、ゲート長とゲート幅が同じで、かつイオン注入条件も同じ不純物分布の３次元シミュレーションを行うたびに、その結果を記憶手段９に格納しておく。そして、他のトランジスタのシミュレーション等で、上記条件が同じ不純物分布の３次元シミュレーションが必要となったときは、もう一度同じシミュレーションを繰り返すことはしないで、記憶手段９から既に行ったシミュレーションの結果を呼び出して、デバイス特性を求めるデバイスシミュレーション等に利用する。
【００５６】
このようにすると、とくに計算時間がかかるモンテカルロ法などのイオン注入工程のシミュレーション回数を最小限にすることができ、計算時間の増大を防ぎながら、シミュレーションの精度を向上させることが可能になる。
【００５７】
以下、具体的に計算時間を見積もったので、そのシミュレーション例を説明する。
ここでは、前記した製造工程により作製すべきトランジスタのゲートパターンにおいて、ゲート長Ｌｇを０．２μｍ、０．２２μｍ、０．２５μｍ、０．３μｍ、０．３５μｍ、０．５μｍ、５．０μｍと６種類用意し、ゲート幅Ｗｇを０．２μｍ、０．２５μｍ、０．３μｍ、０．５μｍ、１．０μｍ、５．０μｍと５種類用意した。
【００５８】
これらのトランジスタについて３次元のプロセスシミュレーションを行うのであるが、本来は、イオン注入時の不純物分布のシミュレーションに限って、３０（＝５×６）種類のトランジスタに対し、それぞれ３次元計算が必要となる。
つまり、ソース不純物領域Ｓおよびドレイン不純物領域Ｄを構成する、Ｎ−不純物領域（例えばＬＤＤ領域）の形成時のイオン注入とＮ＋不純物領域の形成時のイオン注入は、その不純物濃度のシミュレーション時に３次元計算が必要である。
【００５９】
そこで、本実施形態では、最初のトランジスタを計算する際に、この２つのイオン注入の計算を個別に行い、それぞれの結果を個別に図１の記憶手段９に予め記憶しておく。そして、この最初のトランジスタの場合、Ｎ−不純物領域のシミュレーション工程、Ｎ＋不純物領域のシミュレーション工程に達したら、予め記憶したシミュレーション結果（不純物濃度分布結果）を読み出してシミュレーションに利用する。
【００６０】
つぎに、２番目のトランジスタを計算する場合、Ｎ−不純物領域のシミュレーション工程、Ｎ＋不純物領域のシミュレーション工程に達したら、予め記憶したシミュレーション結果（不純物濃度分布結果）を、イオン注入条件等が適合することを条件に読み出してシミュレーションに利用する。
ただし、この２番目のトランジスタは、最初のトランジスタとは幾何学的寸法が異なりメッシュ分割のされ方も全ての部分で同一とは限らない。そのため、同じシミュレーション結果を利用するためには、２番目のトランジスタについてメッシュを補間あるいは省略し、または、メッシュ寸法を延長あるいは縮小するための変換プログラムの実行が必要となる。このメッシュ分割の変更は図１のプリプロセッサ２が行うが、これには数分程度の時間がかかるだけであり、全体の効率を殆ど損なわない。
同様にして、３番目以降の残りの２８個のトランジスタについても、１番目のトランジスタと同じシミュレーション結果を利用してイオン注入計算を行う。
【００６１】
このプロセスシミュレーションでは、最初のトランジスタの計算にのみ３次元のイオン注入計算が２回必要で、それに約２時間かかる。しかし、上記したように、それ以外の種類が異なる２９個のトランジスタについては３次元イオン注入計算が不要であり、単にメッシュ変換を行うだけでよい。このため、この２９種類のトランジスタのイオン注入計算はそれぞれ約１０分しか時間がかからない。つまり、３０回のイオン注入計算全体の所要時間は、（２時間）＋（１０分×２９回）＝６．８３時間となる。
【００６２】
これに対し、比較例として、従来のようにトランジスタの種類ごとにイオン注入計算を最初から行う方法を考える。この方法では、Ｎ−不純物領域とＮ＋不純物領域に対する３次元イオン注入計算の合計を２時間とすると、全ての種類のトランジスタ合計の３次元イオン注入計算の所要時間は、２時間×３０回＝６０時間と非常に長くなる。
つまり本実施形態のシミュレーション方法では、その３次元イオン注入計算に関わるゲートの幾何学的形状が異なる複数種類のトランジスタを有する場合に、その計算時間を短縮できる時間を比較例の１０分の１程度まで短縮できる利点がある。
また、イオン注入に関するデータの用意の時間も節約できる。
【００６３】
なお、上記では、いわゆる統合シミュレーションを説明したが、プロセスシミュレーションのみを行う場合でも、本発明が適用できる。
【００６４】
【発明の効果】
本発明に係るシミュレーション方法および装置によれば、ゲートの幾何学的形状が異なる複数種類のトランジスタを有する場合に、その計算時間を大幅に短縮し、コンピュータ資源の有効活用が達成できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るシミュレーション装置の概略構成を示すブロック図である。
【図２】本実施形態に係るイオン注入シミュレーション方法の主要工程を示すフローチャートである。
【図３】
本実施形態に係るＮＭＯＳトランジスタの断面図である。
【図４】
（Ａ），（Ｂ）は、本実施形態に係るＮＭＯＳトランジスタの製造において、
ゲート絶縁膜の形成までを示す断面図である。
【図５】
（Ａ），（Ｂ）は、本実施形態に係るＮＭＯＳトランジスタの製造において、
Ｎ−不純物領域の形成までを示す断面図である。
【符号の説明】
１…シミュレータ、２…プリプロセッサ、３…メインプロセッサ、４…ポストプロセッサ、５…記憶装置、６…表示装置、７…測定装置、８…実測値データベース、９…記憶手段、３１…プロセスシミュレーション部、３２…デバイスシミュレーション部、Ｓ…ソース不純物領域、Ｄ…ドレイン不純物領域、ＧＤ…ゲート絶縁膜、ＧＥ…ゲート電極、ＩＳＯ…素子分離絶縁層、ＬＤＤ…ＬＤＤ領域、ＳＵＢ…半導体基板、ＳＷ…サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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