(57)【要約】【課題】バイポーラトランジスタでは、サイドウオールを形成する際、ベース電極が異方性エッチングのエッチングストッパー膜をなるため、ベース電極がエッチングされてしまうこと。【解決手段】本発明に係るバイポーラトランジスタの製造方法は、コレクタ層、ベース層、第一の絶縁膜、第二の絶縁膜を堆積させた後、特定のマスクをエミッタの開口部を定義するのに使用し第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成し、次いで第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成し、第二の絶縁膜を除去し、第一の絶縁膜をウエットエッチングにより除去し、ベース電極を形成し、コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程（Ｊ）とを有する。【選択図】  図９
2004253722.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、第一の導電型のコレクタとして機能する第一の半導体層と、
上記第一の半導体層の上に設けられ、第二の導電型のベースとして機能する第二の半導体層と、
上記第二の半導体層の上に設けられた下敷き第一の絶縁膜と、
上記第一の絶縁膜の上にもうけられた下敷き第二の絶縁膜と、
上記第一の絶縁膜と第二の絶縁膜に設けられ、第二の半導体層に達する開口部と
第一の導電型の材料により構成され、上記下敷き絶縁膜の開口部を埋めて上記第二の半導体層に接触するエミッタ引出し電極とを備えたシングルポリシリコン型のバイポーラトランジスタにおいて、
外因性ベース及びエミッタ電極表面はシリサイド化されており、エミッタ電極側壁にサイドウオールが形成されていないことを特徴とするバイポーラトランジスタ。
【請求項２】
請求項１に記載のバイポーラトランジスタにおいて、第一の絶縁膜と第二の絶縁膜の膜厚和がシリサイド層の膜厚よりも厚いことを特徴とするバイポーラトランジスタ。
【請求項３】
請求項２に記載のバイポーラトランジスタにおいて、第二の絶縁膜のドライエッチングのエッチングレートが第一の絶縁膜エッチングレートに比べ少なくとも３倍以上大きく、ウエットエッチングのエッチングレートが１／３以下である材料により構成されていることを特徴とするバイポーラトランジスタ。
【請求項４】
請求項３に記載のバイポーラトランジスタにおいて、第一の絶縁膜がＴＥＯＳ、第二の絶縁膜がＢＰＳＧ又はＮＳＧ膜により構成させていることを特徴とするバイポーラトランジスタ。
【請求項５】
請求項４のバイポーラトランジスタにおいて、第二の半導体はＳｉ、Ｇｅ及びＣの元素（Ｓｉ及びＧｅのみで構成されていてもよい）により構成されているエピタキシャル成長膜であることを特徴とするバイポーラトランジスタ。
【請求項６】
請求項１〜５のうちいずれか１つに記載のバイポーラトランジスタを用いて構成したＢｉＣＭＯＳ型集積回路。
【請求項７】
半導体層上に第１の導電型のコレクタ層となる第一の半導体層を形成する工程（Ａ）と、
上記第一の半導体層上に非選択エピタキシャル成長により第２の導電型のベース層となる第二の半導体層を堆積する工程（Ｂ）と、
上記第二の半導体層の上に第一の絶縁膜を堆積させる工程（Ｃ）と、
上記第一の絶縁膜上に第二の絶縁膜を堆積させる工程（Ｄ）と、
上記工程（Ｄ）の後、特定のマスクをエミッタの開口部を定義するのに使用し上記第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成する工程（Ｅ）と、
上記工程（Ｅ）の後、第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成する工程（Ｆ）と、
上記工程（Ｆ）の後、第二の絶縁膜を除去する工程（Ｇ）と、
上記工程（Ｇ）の後、第一の絶縁膜をウエットエッチングにより除去する工程（Ｈ）と、
上記工程（Ｈ）の後、ベース電極を形成する工程（Ｉ）と、
上記工程（Ｉ）の後、コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程（Ｊ）と
を含むことを特徴とするバイポーラトランジスタの製造方法。
【請求項８】
請求項７のバイポーラトランジスタの製造方法において、上記工程（Ｅ）においては、エミッタ開口部上の第二の絶縁膜は異方性エッチング（ドライエッチング）により除去し、第一の絶縁膜は第二の絶縁膜をマスクとしウエットエッチングにより除去することを特徴とするバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型構造でエピタキシャルベース層を有するバイポーラトランジスタ及びバイポーラトランジスタと相補型ＭＯＳトランジスタを内臓するＢｉＣＭＯＳ型の集積回路の高性能化を実現する素子構造及び製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器で処理する情報量の増大に伴って、半導体装置に搭載されるバイポーラトランジスタに対して、より高い周波数での動作や、より高速のスイッチング動作が要求されている。このような要求を満たす為に、縦型バイポーラトランジスタが多く用いられている（特許文献１）。例えば縦型バイポーラトランジスタにＳｉ／ＳｉＧｅのヘテロ接合構造を含ませて２００ＧＨｚを越える遮断周波数をもつ高速バイポーラトランジスタが実現されている（非特許文献１参照）。
【０００３】
縦型バイポーラトランジスタの構造にはシングルポリシリコン構造とダブルポリシリコン構造の２種類の構造がある。その中でもシングルポリシリコン構造は、真性ベースと外部ベースの接続部の寄生抵抗が低減できベース抵抗を低減することができる。また、ダブルポリシリコン構造に比べシンプルな構造であるため工程数を大幅に削減することができる。従ってシングルポリシリコン構造を有する縦型バイポーラトランジスタは、高い周波数での動作ができ、製造コストを削減できるバイポーラトランジスタとして注目されている（特許文献２）。
【０００４】
図１に従来のシングルポリシリコン構造を有するバイポーラトランジスタの構造を示す。従来の縦型バイポーラトランジスタでは、真性ベース及び外部ベースが非選択エピタキシャル成長により成膜され、エミッタ引出し電極（エミッタ電極）は１層のポリシリコン膜で構成された構造となっている。
【０００５】
図２（Ａ）〜（Ｊ）は上記バイポーラトランジスタの製造方法を示す。まず、図２（Ａ）に示すようにＰ型のシリコン基板上にイオン注入法、エピタキシャル成長法により深さ１μｍ程度のＮ型埋め込み拡散層を形成する。
【０００６】
次に、図２（Ｂ）に示すように素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離（ＳＴＩ）とアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるディ−プトレンチ分離（ＤＴＩ）とが設けられている。ＳＴＩの深さは０．２５μｍ〜０．４μｍ程度、ＤＴＩの深さは２μｍ〜４μｍ程度である。また、コレクタ層はトレンチにより挟まれる部分に形成され、コレクタ電極とコンタクトするために燐などをイオン注入することによりＮ＋コレクタ引出し層が設けられている。
【０００７】
次に、図２（Ｃ）に示すようにシリコン基板上には厚さ約３０〜５０ｎｍの例えばＴＥＯＳ膜のような第一の堆積酸化膜、厚さ約５０〜１００ｎｍ程度の例えばアンドープＰｏｌｙＳｉ層のような第一の半導体層を堆積させる。これらの堆積膜をリソグラフィー技術、異方性ドライエッチング技術及びウエットエッチング技術によりパターニングして、ベース層（エピタキシャル成長）開口部を形成する。
【０００８】
次に、図２（Ｄ）に示すようにＳｉ基板上のコレクタ開口部にはベース層を非選択的にエピタキシャル成長する。この時Ｓｉ基板上では、単結晶構造を有しているが、ＳＴＩ上では多結晶構造となっている。ここでベース層としては例えばＳｉＧｅ膜が用いられ、ベース層の膜構造としては、例えばＮ型Ｓｉ層上に厚さ２０〜４０ｎｍ程度で、Ｇｅ組成が１０％〜２０％程度のアンドープＳｉＧｅ層（Ｉ−ＳｉＧｅ層）、Ｐ型に不純物がドープされた厚さ２０〜４０ｎｍ程度のｐ−ＳｉＧｅ層と厚さ１０〜３０ｎｍ程度のＳｉキャップ層により構成されている。ここでｐ−ＳｉＧｅ層はＧｅ組成をＳｉ基板側からＳｉキャップ方向に傾斜させたプロファイル（傾斜ベース層）を用いることによりさらに高周波特性を向上できることで知られている。そしてベース層の上には厚さ２０〜５０ｎｍ程度の例えばＴＥＯＳ膜のような第二の堆積酸化膜が設けられている。さらにこの絶縁膜の上には厚さ２０〜１００ｎｍ程度の例えばＰｏｌｙＳｉ膜のような第二の半導体層を堆積する。
【０００９】
次に図３（Ｅ）に示すようにエミッタ開口部を形成するため、ベース層上部にある第二の半導体層（ＰｏｌｙＳｉ膜）をリソグラフィー技術によりパターニングし異方性ドライエッチングする。その後レジストを除去し、第二の半導体層（ＰｏｌｙＳｉ膜）をマスクとしウエットエッチングにより第二の堆積酸化膜（ＴＥＯＳ膜）を除去し、エミッタ開口部を形成する。
【００１０】
次に図３（Ｆ）に示すようにエミッタ電極を形成するために厚さ１００〜４００ｎｍ程度のＮ型にドープされた第三の半導体層（ＰｏｌｙＳｉ膜）堆積させ、エミッタ開口部を埋める。そして、リソグラフィー技術によりパターニングし異方性ドライエッチングによりＮ型の第三の半導体層（ＰｏｌｙＳｉ膜）を除去し、エミッタ電極を形成する。エミッタ電極の外方（外部ベース上）にある第二の堆積酸化膜（ＴＥＯＳ膜）は、ウエットエッチングにより除去する。このためエッチングダメージのない外部ベースを形成することができる。
【００１１】
次に図３（Ｇ）に示すようにベース電極を形成するためにリソグラフィー技術によりパターニングし異方性ドライエッチングすることにより第一の堆積酸化膜、第一の半導体層、第二の堆積酸化膜及び第二の半導体層を除去しベース電極を形成する。
【００１２】
次に図３（Ｈ）に示すようにエミッタ電極とベース電極間を絶縁するためエミッタ電極側壁にサイドウオールを形成するために厚さ１００〜２００ｎｍ程度の例えばＴＥＯＳ膜のような第三の堆積酸化膜を堆積させる。
【００１３】
次に図４（Ｉ）に示すように第三の堆積酸化膜（ＴＥＯＳ膜）を異方性エッチング処理によりサイドウオールを形成する。そしてウエハ上に例えばコバルトのような金属を堆積させ、反応させコレクタ引出し層、ベース電極及びエミッタ電極表面にシリサイド層を形成する。
【００１４】
次に図４（Ｊ）に示すようにウエハ上に例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のような層間絶縁膜により覆われており、各電極上には接続孔（コンタクトホール）が形成されている。そして、この各接続孔を埋めるＷプラグと各Ｗプラグに接続されて、層間絶縁膜上に延びる金属配線とが形成されている。
【００１５】
【特許文献１】
特開平７−２３１０４３号公報
【特許文献２】
特開平１１−３５４５３７号公報
【非特許文献１】
Ｂ．  Ｊａｇａｎｎａｔｈａｎ，  Ｍ．  Ｋｈａｔｅｒ，  Ｆ．  Ｐａｇｅｔｔｅ，  Ｊ．  −Ｓ．  Ｒｉｅｈ，  Ｄ．  Ａｎｇｅｌｌ，  Ｈ．  Ｃｈｅｎ，  Ｌ．  Ｆｌｏｒｋｅｙ，  Ｄ．  Ｒ．  Ｇｒｅｅｎｂｅｒｇ，  Ｒ．  Ｇｒｏｖｅｓ，  Ｓ．  Ｊ．  Ｊｅｎｇ，  Ｊ．  Ｊｏｈｎｓｏｎ，  Ｅ．  Ｍｅｎｇｉｓｔｕ，  Ｋ．  Ｔ．  Ｓｃｈｏｎｅｎｂｅｒｇ，  Ｃ．  Ｍ．  Ｓｃｈｎａｂｅｌ，  Ｐ．  Ｓｍｉｔｈ，  Ａ．  Ｓｔｒｉｃｋｅｒ，  Ｄ．  Ａｈｌｇｒｅｎ，  Ｇ．  Ｆｒｅｅｍａｎ，  Ｋ．  Ｓｔｅｉｎ，  ａｎｄ  Ｓ．  Ｓｕｂｂａｎｎａ，  ’Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ＳｉＧｅ  ＮＰＮ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｗｉｔｈ  ２８５  ＧＨｚ  ｆｍａｘ  ａｎｄ  ２０７  ＧＨｚ  ｆｔ  ｉｎ  ａ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ’，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．  ２３，  ＮＯ．  ５，  Ｍａｙ，  ２００２
【００１６】
【発明が解決しようとする課題】
しかしながら、上記バイポーラトランジスタでは、上記サイドウオールを形成する際、ベース電極が異方性エッチングのエッチングストッパー膜をなるため、ベース電極がエッチングされるという問題がある。図５には外部ベース部膜厚（ここではＰｏｌｙＳｉ膜）とシート抵抗の関係を示す。縦軸は外部ベースの膜厚が十分に厚い場合のシート抵抗で規格化した値である。図３によるとシート抵抗は外部ベースの膜厚が３０ｎｍ以下になると急激に上昇するため、３０ｎｍ以上確保する必要がある。しかしながら外部ベースは、ベース層を非選択エピタキシャル成長によって堆積する際に堆積されるため、外部ベース層膜厚を厚膜化するとベース層膜厚も厚く設定する必要があり、高周波特性を劣化させることになる。このため外部ベースのエッチング量を抑制しなければならない。
【００１７】
また、バイポーラトランジスタの最大発振周波数（Ｆｍａｘ）を向上させるためには、ベース抵抗（Ｒｂ）を低減することが重要となる。ベース抵抗の抵抗成分の中に外部ベース部の抵抗成分がある。この外部ベース部の抵抗成分に中にはサイドウオール下部の抵抗成分があり、サイドウオール下部はシリサイド化されないため（ＰｏｌｙＳｉの方がシリサイドよりも抵抗が高いため）、Ｒｂを上昇させている。このためサイドウオール幅を小さくしＲｂを低減する必要がある。
【００１８】
さらに、従来の同一基板上にＣＭＯＳトランジスタとバイポーラトランジスタを形成するＢｉＣＭＯＳ型の集積回路を形成する場合（ＣＭＯＳ形成後にバイポーラトランジスタを形成）においては、シリサイド領域を定義する際バイポーラトランジスタ部のサイドウオールをも同時に形成する為、異方性エッチングによりシリサイド領域上の絶縁膜を除去する必要がある。このため、図６に示すようにＣＭＯＳ部のサイドウオール幅が従来のＣＭＯＳより広くなる。そして、ＣＭＯＳ部のソース／ドレイン領域のコンタクトホールのマージンが小さくなり、セルサイズを縮小することができないという問題がある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために本発明のバイポーラトランジスタは、半導体基板上に設けられ、第一の導電型のコレクタとして機能する第１の半導体層と、上記第一の半導体層の上に設けられ、第二の導電型のベースとして機能する第二の半導体層と、上記第二の半導体層の上に設けられた下敷き第一の絶縁膜と、上記第一の絶縁膜の上にもうけられた下敷き第二の絶縁膜と、上記第一の絶縁膜と第二の絶縁膜に設けられ、第二の半導体層に達する開口部と第一の導電型の材料により構成され、上記下敷き絶縁膜の開口部を埋めて上記第三の半導体層に接触するエミッタ引出し電極とを備えたバイポーラトランジスタにおいて、外因性ベース及びエミッタ電極表面はシリサイド化されており、エミッタ電極側壁にサイドウオールが形成されていないバイポーラトランジスタである。
【００２０】
本発明によれば、電極をシリサイドする際、ベース電極とエミッタ電極は下敷き絶縁膜（第一の絶縁膜、第二の絶縁膜）があるため電気的にショートすることがなく形成することができる。このため、本発明のバイポーラトランジスタではサイドウオールを形成する必要がなくなる。そして、真性ベースとベース電極間のシリサイド領域が増える（高抵抗成分であるＰｏｌｙＳｉ（Ｇｅ）領域が減少する）ため、Ｒｂを低減することを可能とする。
【００２１】
さらに、ＢｉＣＭＯＳ型の集積回路を形成する場合においては、バイポーラトランジスタにサイドウオールを形成する必要がなくなるためＣＭＯＳ部のサイドウオールを通常のＣＭＯＳ型の集積回路と同程度の厚みにすることが可能となりＣＭＯＳ部のソース／ドレイン領域のコンタクトホールとのマージン不足を解消することができる。
【００２２】
本発明のバイポーラトランジスタの製造方法は、半導体層上に第１の導電型のコレクタ層となる第一の半導体層を形成する工程（Ａ）と、上記第一の半導体層上に非選択エピタキシャル成長により第２の導電型のベース層となる第二の半導体層を堆積する工程（Ｂ）と、上記第二の半導体層の上に第一の絶縁膜を堆積させる工程（Ｃ）と、上記第一の絶縁膜上に第二の絶縁膜を堆積させる工程（Ｄ）と、上記工程（Ｄ）の後、特定のマスクをエミッタの開口部を定義するのに使用し上記第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成する工程（Ｅ）と、上記工程（Ｅ）の後、第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成する工程（Ｆ）と、上記工程（Ｆ）の後、第二の絶縁膜を除去する工程（Ｇ）と、上記工程（Ｇ）の後、第一の絶縁膜をウエットエッチングにより除去する工程（Ｈ）と、上記工程（Ｈ）の後、ベース電極を形成する工程（Ｉ）と、上記工程（Ｉ）の後、コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程（Ｊ）とを含むことを特徴とするバイポーラトランジスタの製造方法である。
【００２３】
この方法により、サイドウオールを形成しないため、ベース電極のＰｏｌｙＳｉ（Ｇｅ）膜のエッチング量を低減することができる。従って、Ｒｂの上昇を抑え、且つ容易なプロセスで高速動作が可能なバイポーラトランジスタを製造することを可能とする。
【００２４】
【発明の実施の形態】
（実施例１）
以下、図面を参照しながら、本発明の実施例について詳細に説明する。本実施例ではエピタキシャルベース層にＳｉＧｅ、エミッタ電極にＰｏｌｙＳｉを用いたヘテロバイポーラトランジスタ（ＨＢＴ）における実施例を示す。図７に本発明のシングルポリシリコン構造を有するＳｉＧｅ−ＨＢＴの断面構造を示す。
【００２５】
図７に示すように、Ｓｉ基板のコレクタ埋め込み層の上にはＳｉエピタキシャル層が設けられており、このＳｉエピタキシャル層には活性領域を区画するためのＳＴＩとＳＴＩよりさらに下方にＤＴＩが設けられている。このコレクタ層の上方にはエピタキシャル成長によって形成されたＧｅ組成が１５〜３０％で厚み３０〜１５０ｎｍ程度のＰ型に不純物ドープされた傾斜Ｇｅ組成ＳｉＧｅベース層が設けられている。ＳｉＧｅベース層上には厚み３０ｎｍのＴＥＯＳ膜と厚み７０ｎｍのＢＰＳＧ膜の下敷き酸化膜が設けられており、ＳｉＧｅベース層を露出させるエミッタ開口部が設けられている。エミッタ開口部及び下敷き酸化膜を埋めて下敷き酸化膜上に延びるエミッタ電極が設けられている。そして、ＳｉＧｅベース層のうちエミッタ開口部直下が真性ベース部であり、エミッタ電極の外方に位置する領域には、イオン注入によりＰ型不純物であるボロンがドープされた外部ベースが形成されている。エミッタ電極、ベース電極及びコレクタ電極の表面は低抵抗化するためシリサイド化されている。本実施例のＨＢＴでは下敷き酸化膜（ＴＥＯＳ膜、ＢＰＳＧ膜）によりエミッタ電極とベース電極が絶縁されていることが特徴である。
【００２６】
さらに、ウエハ上には、ＢＰＳＧ膜からなる層間絶縁膜が設けられている。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが設けられており、各コンタクトホールには、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が設けられている。
【００２７】
本実施例に係るＳｉＧｅ−ＨＢＴによると、サイドウオールを形成することなく下敷き酸化膜を厚く設定することでベース電極とエミッタ電極間を絶縁することができる。真性ベースとベース電極間のシリサイド領域が増える（高抵抗成分であるＰｏｌｙＳｉ（Ｇｅ）領域が減少する）ため、この領域の抵抗成分を従来に比べ約１／５程度に低減する。その結果、Ｒｂを従来に比べ約７〜１０％程度小さくなるので、ＨＢＴの最大発振周波数ｆｍａｘの向上を図ることができる。
【００２８】
次に本実施形態のＳｉＧｅ−ＨＢＴの製造方法について説明する。図８（Ａ）〜図１０（Ｋ）は、本実施形態のＳｉＧｅ−ＨＢＴの製造工程を示す断面図である。
【００２９】
まず、図８（Ａ）に示すようにＰ型のシリコン基板上に例えば燐のようなＮ型不純物をイオン注入法により注入し埋め込み層を形成した後、エピタキシャル成長法によりＳｉエピタキシャル成長を形成し深さ１μｍ程度のＮ型埋め込み拡散層を形成される。
【００３０】
次に、図８（Ｂ）に示すように素子分離として、酸化シリコンが埋め込まれたＳＴＩとアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるＤＴＩとが設けられている。ＳＴＩの深さは０．２５μｍ〜０．４μｍ程度、ＤＴＩの深さは２μｍ〜４μｍ程度である。また、コレクタ層はトレンチにより挟まれる部分に形成され、コレクタ電極とコンタクトするために燐などをイオン注入することによりＮ＋コレクタ引出し層が設けられている。
【００３１】
次に、図８（Ｃ）に示すようにシリコン基板上には厚さ約３０〜５０ｎｍのＴＥＯＳ膜（第１の絶縁膜）、厚さ約５０〜１００ｎｍ程度のアンドープポリシリコン層（第一の半導体層）を堆積させる。これらの堆積膜をリソグラフィー技術、異方性ドライエッチング技術及びウエットエッチング技術によりパターニングして、ベース層（エピタキシャル成長）開口部を形成する。
【００３２】
次に、図８（Ｄ）に示すようにＳｉ基板上のコレクタ開口部にはＳｉＧｅベース層を非選択的にエピタキシャル成長する。この時Ｓｉ基板上では、単結晶構造を有しているが、ＳＴＩ上では多結晶構造となっている。ここでＳｉＧｅベース層の膜構造は、Ｎ型Ｓｉ層上に厚さ２０〜４０ｎｍ程度で、Ｇｅ組成が１０％〜２０％程度のアンドープＳｉＧｅ層（Ｉ−ＳｉＧｅ層）、Ｐ型に不純物がドープされた厚さ２０〜４０ｎｍ程度のｐ−ＳｉＧｅ層と厚さ１０〜３０ｎｍ程度のＳｉキャップ層により構成されている。ここでｐ−ＳｉＧｅ層はＧｅ組成をＳｉ基板側からＳｉキャップ方向に傾斜させたプロファイルを用いることによりさらに高周波特性を向上できることで知られている。そしてＳｉＧｅベース層の上には厚さ２０ｎｍ程度のＴＥＯＳ膜の（第二の絶縁膜）が設けられている。さらにＴＥＯＳ膜の上には厚さ８０ｎｍ程度のＢＰＳＧ膜（第三の絶縁膜）が設けられている。
【００３３】
次に図９（Ｅ）に示すようにエミッタ開口部を形成するため、ＳｉＧｅベース層上部にＢＰＳＧ膜をリソグラフィー技術によりパターニングし異方性ドライエッチングする。使用するガスとしては例えばＣＦ４、ＣＨＦ３及びＣＯを使用し、ガス流量やバイアスを調整することにより下地ＴＥＯＳ膜との選択比が５程度実現できる。
【００３４】
次に図９（Ｆ）に示すようにＢＰＳＧ膜をマスクとしウエットエッチングによりＴＥＯＳ膜を除去することによりエミッタ開口部を形成する。ウエットエッチングの薬液としてはフッ酸を用い、濃度を調節することによりＴＥＯＳ膜のエッチングレートに比べ１／１０以下に設定することができる。このため、エミッタ幅が広がることなく微細なエミッタを実現することが可能となる。またＴＥＯＳ膜をウエットエッチングにより除去するためＳｉＧｅベース層へダメージを与えることはない。
【００３５】
次に図９（Ｇ）に示すようにエミッタを形成するためにＮ型にドープされたポリシリコンを厚さ２００〜４００ｎｍ程度堆積させ、エミッタ開口部を埋める。
【００３６】
次に図９（Ｈ）に示すようにリソグラフィーによりパターニングを行い、ドライエッチングによりＮ型ポリシリコン膜の除去を行い、エミッタ電極を形成する。
【００３７】
次に図１０（Ｉ）に示すようにエミッタ電極の外方にあるＢＰＳＧ膜の除去は、下地ＴＥＯＳ膜をストッパー膜としドライエッチングにより除去する。ウエットエッチングで除去することによりエッチングダメージのない外部ベースを形成することができる。そして、リソグラフィーによりパターニングを行い、ドライエッチングによりベース電極を形成する。
【００３８】
次に図１０（Ｊ）に示すようにウエハ上に例えばコバルト（Ｃｏ）やチタン（Ｔｉ）やニッケル（Ｎｉ）のような金属を堆積させ、Ｓｉと反応させシリサイド層を形成する。絶縁膜上ではシリサイド化されないため、本発明のＨＢＴではエミッタ電極とベース電極は絶縁されたままとなる。
【００３９】
次に図１０（Ｋ）に示すようにウエハ上には、ＢＰＳＧ膜からなる層間絶縁膜を形成する。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが形成されており、各接続孔には、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が形成されている。これにより本実施例のＳｉＧｅ−ＨＢＴを形成することができる。
【００４０】
本実施形態の製造方法によれば、下敷き酸化膜の膜構成及び膜厚を制御することで、エミッタ電極側壁にサイドウオールを形成することなくエミッタ‐ベース間のショートを防ぐことができる。さらに、外部ベース部の抵抗成分を小さくすることができるためにＲｂを低減することができる。従って、本発明によれば他の特性を劣化させることなく最大発振周波数ｆｍａｘの高い、ＨＢＴを容易に製造することができる。
【００４１】
（実施例２）
以下、図面を参照しながら、本発明の第２の実施例について詳細に説明する。本実施例ではＳｉＧｅ−ＢｉＣＭＯＳ集積回路における実施例を示す。図１６に本発明のＳｉＧｅ−ＢｉＣＭＯＳ断面構造を示す。本実施形態のＳｉＧｅ−ＢｉＣＭＯＳは実施例１に記載のＳｉＧｅ−ＨＢＴと従来のＣＭＯＳトランジスタで構成されている。ここではＰＮＰ型のバイポーラトランジスタ、バリアブルキャパシタ、抵抗素子、ＭＩＭ容量、インダクターなどの受動素子は省略している。
【００４２】
本実施形態のＳｉＧｅ−ＢｉＣＭＯＳの製造方法について説明する。図１１（Ａ）〜図１５（Ｊ）は、本実施形態のＳｉＧｅ−ＢｉＣＭＯＳの製造工程を示す断面図である。
【００４３】
まず、図１１（Ａ）に示すようにＰ型Ｓｉ基板上に例えば燐のようなＮ型不純物をイオン注入法により注入し埋め込み層を形成した後、エピタキシャル成長法によりＳｉエピタキシャル成長を形成し深さ１μｍ程度のＮ型埋め込み拡散層を形成する。
【００４４】
次に、図１１（Ｂ）に示すように素子分離として、酸化シリコンが埋め込まれたＳＴＩとアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるＤＴＩとが設けられている。ＳＴＩの深さは０．２５μｍ〜０．４μｍ程度、ＤＴＩの深さは２μｍ〜４μｍ程度である。また、コレクタ層はトレンチにより挟まれる部分に形成されている。
【００４５】
次に図１２（Ｃ）に示すようにコレクタ電極とコンタクトするために燐などをイオン注入することによりＮ＋コレクタ引出し層が設けられている。リソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ボロンのイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いてフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、燐のイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。そして、熱処理を行って、Ｎ＋コレクタ引出し層、Ｐ型のウェルおよびＮ型のウェルを形成する。
【００４６】
次に、図１２（Ｄ）に示すようにゲート酸化膜を形成する。本実施例では記載していないが、ＢｉＣＭＯＳ回路では入出力回路と内部回路で閾値電圧の異なるＭＯＳトランジスタが必要となる。このような場合、フォトリソグラフィーを用いて入出力回路用のＭＯＳトランジスタ領域にレジストを残し、続いてＢＨＦによるウエットエッチングをした後、レジストを除去することで、入出力回路用のＭＯＳトランジスタ領域にゲート酸化膜を残し、例えばＲＴＰ法のような方法で薄膜のゲート酸窒化膜を成長させ２種類の閾値電圧の異なるＭＯＳトランジスタを形成する。そして２００ｎｍ程度のアンドープポリシリコン膜を減圧ＣＶＤ法で堆積させる。
【００４７】
次に、図１３（Ｅ）に示すようにフォトリソグラフィーを用いてＮチャネルＭＯＳトランジスタ形成領域を開口したレジストをマスクに、ドーズ量が５×１０１５ｃｍ−２程度、加速エネルギーが１０〜１５ｋｅＶで燐をイオン注入した後、Ｎ型のゲートポリシリコン膜を形成する。そしてフォトリソグラフィーを用いてＰチャネルＭＯＳトランジスタ形成領域を開口すると同時にＨＢＴ形成領域を開口したレジストをマスクにドーズ量が３×１０１５ｃｍ−２程度、加速エネルギーが５ｋｅＶでボロンをイオン注入した後、Ｐ型のポリシリコン膜を形成する。
【００４８】
次に、図１３（Ｆ）に示すようにフォトリソグラフィーによりゲートポリシリコン電極を形成する領域にレジストを残し、このレジストをマスクにして前記ポリシリコン膜を異方性エッチングした後、ＮチャネルＭＯＳトランジスタのゲート電極およびＰチャネルＭＯＳトランジスタのゲート電極を形成する。
【００４９】
次に、図１４（Ｇ）に示すようにフォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタにライトドープドドレイン（ＬＤＤ）層を、ＰチャネルＭＯＳトランジスタにＬＤＤ層を形成した後、１００ｎｍ程度の酸化膜を減圧ＣＶＤ法で堆積させる。そして、前記酸化膜を異方性エッチングしＭＯＳトランジスタのゲート電極側壁にサイドウォールを形成する。続いて、フォトリソグラフィーとイオン注入を用いて、ＮチャネルＭＯＳトランジスタのソース層およびドレイン層を、ＰチャネルＭＯＳトランジスタのソース層およびドレイン層を形成し、続いて例えば温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして前記ソース層およびドレイン層を活性化させる。
【００５０】
次に、図１４（Ｈ）に示すように実施例１で記載した製造方法によりＳｉＧｅ−ＨＢＴを形成する。ＨＢＴの製造方法はここでは省略する（図９（Ｈ）〜図１０（Ｉ）を参照）。
【００５１】
次に図１５（Ｉ）に示すようにウエハ上に例えばＣｏやＴｉやＮｉのような金属を堆積させ、Ｓｉと反応させシリサイド層を形成する。絶縁膜上ではシリサイド化されないため、本発明のＨＢＴではエミッタ電極とベース電極は絶縁されたままである。
【００５２】
次に図１５（Ｊ）に示すようにウエハ上には、ＢＰＳＧ膜からなる層間絶縁膜を形成する。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが形成されており、各コンタクトホールには、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が形成されている。これにより本実施例のＳｉＧｅ−ＢｉＣＭＯＳを形成することができる。
【００５３】
本実施形態の製造方法によれば、下敷き酸化膜の膜構成及び膜厚を制御することで、エミッタ電極側壁にサイドウオールを形成することなくエミッタ‐ベース間のショートを防ぐことができる。さらに、外部ベース部の抵抗成分を小さくすることができるためにＲｂを低減することができる。従って、本発明によれば他の特性を劣化させることなく最大発振周波数ｆｍａｘの高い、ＨＢＴを容易に製造することができる。
【００５４】
さらに、従来のＢｉＣＭＯＳの製造方法ではベース電極形成後にエミッタ‐ベース電極間を絶縁するため、サイドウオールを形成する。このとき外部ベースとして機能するＰｏｌｙＳｉ（Ｇｅ）膜をエッチングストッパー膜とし酸化膜を異方性エッチングするためＰｏｌｙＳｉ（Ｇｅ）膜がエッチングされ、Ｒｂが上昇する可能性があった。しかしながら、本実施形態に記載の製造方法ではサイドウオールを形成する必要がないため、上記課題が生じることを回避することができる。
【００５５】
また、サイドウオールを形成する必要がないため、ＣＭＯＳ部のサイドウオール幅が従来のＣＭＯＳプロセスと同程度に設定することができるため、ＣＭＯＳ部のソース／ドレインとコンタクトホールのマージンが減少するという問題も解決することができる。
（その他の実施形態）
本実施例では、下敷き酸化膜である第一の絶縁膜にＴＥＯＳ膜、第二の絶縁膜にＢＰＳＧ膜を適応した例を説明したが、第二の絶縁膜が第一の絶縁膜に対してドライエッチングとウエットエッチングで選択比が３以上確保できる絶縁材料であれば同様の効果が得られることは言うまでもない。
【００５６】
また、本実施例では、バルク基板上にバイポーラトランジスタを製造する方法について示したが、バルク基板を用いず、ＳＯＩ基板を用いた場合にも同様の効果が得られることは言うまでもない。
【００５７】
また、本実施例では、ＮＰＮ型のバイポーラトランジスタに適応した例を説明したが、不純物の種類を変更することによりＰＮＰ型のＨＢＴにも適応することができることは言うまでもない。
【００５８】
【発明の効果】
以上説明したように、本発明のバイポーラトランジスタ及びその製造方法によれば、容易なプロセスでバイポーラトランジスタのサイドウオールを形成せずにＲｂを低減し、高周波特性を向上することができる。さらに、本発明を同一基板上にＭＯＳとバイポーラトランジスタを形成するＢｉＣＭＯＳ集積回路に適応すれば、ＭＯＳ部のマージンを拡大でき、外部ベースの加工ダメージを抑制したＢｉＣＭＯＳ集積回路を実現することができる。
【図面の簡単な説明】
【図１】従来の縦型バイポーラトランジスタの断面構造を示す図
【図２】従来の縦型バイポーラトランジスタの製造方法を示す図
【図３】従来の縦型バイポーラトランジスタの製造方法を示す図
【図４】従来の縦型バイポーラトランジスタの製造方法を示す図
【図５】外部ベースＰｏｌｙＳｉ膜厚とシート抵抗の相関関係を示す図
【図６】従来のＢｉＣＭＯＳプロセスにおけるＣＭＯＳ部のマージンを示す図
【図７】第１の実施の形態の縦型バイポーラトランジスタ断面構造を示す図
【図８】第１の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図９】第１の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１０】第１の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１１】第２の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１２】第２の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１３】第２の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１４】第２の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１５】第２の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図１６】第２の実施の形態のＳｉＧｅ−ＢｉＣＭＯＳ断面図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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