(57)【要約】【課題】ゲート絶縁膜厚が異なる複数種類のＴＦＴを、閾値特性がそろい、高周波数駆動可能で、高信頼性回路動作可能に高スループットで形成する。【解決手段】絶縁基板１０１上に、島状化した半導体層を形成しその上に第一ゲート絶縁膜１０３を堆積する。低電圧駆動ＴＦＴ２０１側の半導体層上に第一ゲート電極１０４を形成する。低電圧駆動ＴＦＴ２０１と高電圧駆動ＴＦＴ２０２の両方の半導体層に不純物を導入する。ゲートカバー膜１０６を堆積し、不純物の活性化処理を行う。続いて水素化処理を行う（ｅ）。高電圧駆動ＴＦＴ２０２の第二ゲート電極１０７を形成する（ｆ）。層間絶縁膜１０８を堆積し、金属配線１０９を形成する（ｇ）。【選択図】        図２
2004253596.tif 000002
【特許請求の範囲】
【請求項１】
同一絶縁基板上に、絶縁膜厚が異なる２種類以上のトップゲート型薄膜トランジスタを有する薄膜トランジスタ基板において、第一薄膜トランジスタは、第一ゲート絶縁膜と、第一ゲート電極と、該第一ゲート電極に対して自己整合的に形成された不純物導入領域とを有し、第二薄膜トランジスタは、前記第一ゲート絶縁膜およびゲートカバー膜との積層膜からなる第二ゲート絶縁膜と、第二ゲート電極と、該第二ゲート電極に対してオーバーラップする不純物導入領域とを有することを特徴とする薄膜トランジスタ基板。
【請求項２】
前記第二薄膜トランジスタが、前記第二ゲート電極に加えて、前記第一ゲート絶縁膜上に形成された前記第一ゲート電極と同層で同一材料の第三ゲート電極をも有するサブゲート型薄膜トランジスタであることを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記第二薄膜トランジスタの前記第三ゲート電極側の前記不純物導入領域は、前記第三ゲート電極に対して自己整合的に形成されていることを特徴とする請求項２に記載の薄膜トランジスタ基板。
【請求項４】
前記自己整合型に形成された不純物導入領域においては、ゲートに対して内側０．１μｍ以内の範囲で不純物導入領域が形成されていることを特徴とする請求項１から３のいずれかに記載の薄膜トランジスタ基板。
【請求項５】
前記オーバーラップ領域においては、ゲートに対して内側２．０μｍ以内の範囲で不純物導入領域が形成されていることを特徴とする請求項１から４のいずれかに記載の薄膜トランジスタ基板。
【請求項６】
前記第一ゲート電極および前記第二ゲート電極の少なくとも一方が、半導体と金属または半導体と金属シリサイドとの２層膜で形成されていることを特徴とする請求項１から４のいずれかに記載の薄膜トランジスタ基板。
【請求項７】
前記第二薄膜トランジスタの少なくとも一方の前記不純物導入領域は、ＬＤＤ構造に形成されていることを特徴とする請求項１から６のいずれかに記載の薄膜トランジスタ基板。
【請求項８】
前記第一薄膜トランジスタの前記不純物導入領域は、ＬＤＤ構造に形成されていることを特徴とする請求項１から７のいずれかに記載の薄膜トランジスタ基板。
【請求項９】
同一絶縁基板上に、第一ゲート絶縁膜を有するトップゲート型の第一薄膜トランジスタと、前記第一ゲート絶縁膜より膜厚の厚い第二ゲート絶縁膜を有するトップゲート型の第二薄膜トランジスタと、を有する薄膜トランジスタ基板を製造する方法において、
（１）絶縁基板上に複数の活性領域を形成しその上に第一ゲート絶縁膜を堆積する工程と、
（２）一部の活性領域上に第一ゲート電極を形成する工程と、
（３）前記活性領域に選択的に不純物を導入して活性領域に不純物導入領域を形成する工程と、
（４）ゲートカバー膜を堆積する工程と、
（５）第一ゲート電極の形成されていない活性領域上に第二ゲート電極を形成する工程と、
をこの順に行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
前記第（４）の工程と前記第（５）の工程との間に、不純物導入領域に導入された不純物の活性化を行う工程が挿入されることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記不純物の活性化が、光照射または熱した気体を吹き付ける急速加熱法により行われることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記第（４）の工程の後または前記不純物の活性化の工程の後前記第（５）の工程の前に、水素化処理の工程が挿入されることを特徴とする請求項９から１１のいずれかに記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記第一ゲート電極の形成工程または前記第二ゲート電極の形成工程は、プラズマＣＶＤ法による半導体薄膜の堆積を行う工程を含むことを特徴とする請求項９から１２のいずれかに記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記第一ゲート電極の形成工程または前記第二ゲート電極の形成工程は、プラズマＣＶＤ法による半導体薄膜の堆積を行う工程とこれに続く金属または金属シリサイドの堆積工程を含むことを特徴とする請求項９から１２のいずれかに記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
前記活性領域は前記絶縁基板上に島状に形成されることを特徴とする請求項９から１４のいずれかに記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ基板およびその製造方法に関し、より詳しくは絶縁基板上に、駆動回路や電源昇圧回路またはレベルシフト回路等の駆動電圧の異なる複数種類の薄膜トランジスタが形成された薄膜トランジスタ基板およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ポリシリコン（ｐｏｌｙ−Ｓｉ）薄膜トランジスタ（ＴＦＴ）により、安価なガラス基板上に形成される液晶あるいは有機ＥＬ等の表示装置において、画素用スイッチ素子に加えて駆動回路をも同一基板上に形成することが可能となっている。駆動回路においては低消費電力の観点から、動作電圧はより低い方が望ましい。しかし、画素動作にはある一定以上の電圧が必要であるため、異なる動作電圧のＴＦＴを複数種類、基板上に混載し、電源昇圧回路またはレベルシフト回路等を含む駆動回路を形成する技術が必須となる。
【０００３】
ＴＦＴの動作電圧が異なる場合、耐圧の問題からゲート絶縁膜厚を変えるのが一般的な手法である。例えば、特許文献１には、図１０に示すように、ソース・ドレイン領域となる不純物導入領域３０５ａ、３０５ｂの形成された島状活性層３０２を絶縁基板３０１上に形成し、全面にゲート絶縁膜３０３を形成してその上に周辺回路用ＴＦＴ４０１のゲート電極３０４を形成し、次いで全面に第一層間絶縁膜３０６を形成しマトリクス回路用（スイッチング）ＴＦＴ４０２のゲート電極３０７を形成した後、第二層間絶縁膜３０８を堆積し金属配線３０９を形成する技術が開示されている。また、特許文献２には、絶縁性基板上に島状活性層を形成し、スイッチングＴＦＴ用の島状活性層上に選択的に第１ゲート絶縁膜を形成した後、全面に第２ゲート絶縁膜を堆積し、スイッチングＴＦＴのゲート電極と周辺回路用ＴＦＴのゲート電極とを同時に形成し、不純物イオンの注入、レーザ光を用いて活性化処理を行う技術が開示されている。
【０００４】
【特許文献１】
特開平５−３３５５７３号公報
【特許文献２】
特開平８−２５０７４２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、特許文献２に開示されている方法では、フォトリソグラフィ工程を含めた絶縁膜のエッチング工程が増加するという問題がある。また、ＴＦＴ製造工程の中で、不純物導入工程、活性化工程、および水素化工程の各工程は、活性層上の絶縁膜厚に大きく依存するため、これらの各工程を膜厚の異なる絶縁膜（ゲート絶縁膜）を通して行った場合には、複数種類のＴＦＴにおいてＴＦＴ特性、特に閾値電圧をそろえることが困難となり、良好な回路動作が得られにくくなるという問題がある。
不純物導入工程においては、複数種類のＴＦＴを全て自己整合的に導入するとなると、フォトリソグラフィ工程および不純物導入工程数が増加するという問題が発生する。また、活性層上の絶縁膜厚が１２０ｎｍを超えると、絶縁膜透過能力に劣るリンの導入が困難になるという問題も発生する。これらの問題を回避するために、例えば、特許文献１に開示されているように、活性層形成直後に複数種類のＴＦＴに対して同時に不純物導入を行ってもよいが、自己整合的に不純物導入を行わない場合、ゲート目合わせ精度の観点からオーバーラップあるいはオフセット構造を招いてしまい、閾値電圧にばらつきが生じてしまう。また、これらの構造の前者では寄生容量が増加し、後者ではＴＦＴオン状態での電流値が低下し、いずれの場合も回路動作周波数の低下を招く。
【０００６】
活性化工程においては、通常の炉による熱活性化法は１０時間以上の処理時間が必要でスループットが低いために、高スループットの活性化法として、レーザ活性化法あるいはランプ加熱法等の光照射による活性化法、および６００℃以上程度に熱した気体を吹き付ける急速加熱法などが用いられる。しかしながら、これらの高スループット活性化法は熱衝撃も大きいために、ゲート電極が剥がれやすいという問題がある。また、熱拡散の影響で、直上の絶縁膜による活性層の冷却効果が熱活性化法に比べて極めて大きく、絶縁膜厚に依存して熱履歴が変化し、最高到達温度が変化するという問題がある。これにより、活性化率が異なるという問題に加え、特に６００℃程度以下で製造されるガラス基板上の低温ｐｏｌｙ−ＳｉＴＦＴにおいては、活性化工程の副次効果として得られるｐｏｌｙ−Ｓｉ膜の欠陥密度の減少および絶縁膜の緻密化等に、変動を与える。さらに、レーザ活性化法では、絶縁膜厚に依存して光の反射率が異なるという問題も生じる。すなわち、例えば、特許文献２に開示されているように、活性化工程において活性層上の絶縁膜厚が異なると、活性化率に差が生じ、活性層のチャネル領域および不純物導入領域の層抵抗が異なって形成され、移動度、閾値電圧、信頼性等が異なったＴＦＴが形成されることになる。
【０００７】
絶縁膜厚に依存したチャネル領域および不純物導入領域の層抵抗の変化を回避するために、例えば、特許文献１に開示されているような、絶縁膜形成前に不純物導入および活性化を行う方法を採用することは有効である。しかしこの場合、前述した活性化工程の副次効果が得られなくなる。
前述の文献には何れにも水素化工程についての記載がないが、水素化工程においても、水素原子あるいは水素ラジカル等の拡散の影響で、直上の絶縁膜厚に依存して活性層中の不対電子の不動態化の効率が変化する。すなわち、活性化工程と同様に水素化工程においても活性層上の絶縁膜厚が異なると、不対電子の不動態化率に差異が生じ、活性層のチャネル領域および不純物導入領域の層抵抗に差異が生じ、ＴＦＴの閾値等の諸特性の異なったＴＦＴが形成されることになる。また、ＴＦＴ信頼性も不対電子の不動態化効率に依存するため、絶縁膜厚の厚いＴＦＴはより早い劣化を招くことになる。
本願発明は、以上の問題点を鑑みてなされたものであって、その目的は、高スループットで形成可能な、閾値特性がそろい、高周波数で駆動可能な、高信頼性を有する回路動作が得られる、絶縁膜厚が異なる２種類の薄膜トランジスタを有する薄膜トランジスタ基板およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、同一絶縁基板上に、絶縁膜厚が異なる２種類以上のトップゲート型薄膜トランジスタを有する薄膜トランジスタ基板において、第一薄膜トランジスタは、第一ゲート絶縁膜と、第一ゲート電極と、該第一ゲート電極に対して自己整合的に形成された不純物導入領域とを有し、第二薄膜トランジスタは、前記第一ゲート絶縁膜およびゲートカバー膜との積層膜からなる第二ゲート絶縁膜と、第二ゲート電極と、該第二ゲート電極に対してオーバーラップする不純物導入領域とを有することを特徴とする薄膜トランジスタ、が提供される。
ここで、前記第二薄膜トランジスタは、前記第二ゲート電極に加えて、前記第一ゲート絶縁膜上に前記第一ゲート電極と同層の第三ゲート電極を有するサブゲート型薄膜トランジスタであってもよい。
そして、望ましくは、前記第一ゲート電極と前記第二ゲート電極の少なくとも一方が、半導体と金属または半導体と金属シリサイドとの２層構造である。
【０００９】
また、上記の目的を達成するため、本発明によれば、基板同一絶縁基板上に、第一ゲート絶縁膜を有するトップゲート型の第一薄膜トランジスタと、前記第一ゲート絶縁膜より膜厚の厚い第二ゲート絶縁膜を有するトップゲート型の第二薄膜トランジスタと、を有する薄膜トランジスタ基板を製造する方法において、
（１）絶縁基板上に複数の活性領域を形成しその上に第一ゲート絶縁膜を堆積する工程と、
（２）一部の活性領域上に第一ゲート電極を形成する工程と、
（３）前記活性領域に選択的に不純物を導入して活性領域に不純物導入領域を形成する工程と、
（４）ゲートカバー膜を堆積する工程と、
（５）第一ゲート電極の形成されていない活性領域上に第二ゲート電極を形成する工程と、
をこの順に行うことを特徴とする薄膜トランジスタ基板の製造方法、が提供される。
【００１０】
そして、望ましくは、前記第（４）の工程と前記第（５）の工程との間に、不純物導入領域に導入された不純物の活性化を行う工程が挿入される。また、一層望ましくは、前記不純物の活性化が、光照射または熱した気体を吹き付ける急速加熱法により行われる。
また、望ましくは、前記不純物の活性化の工程の後前記第（５）の工程の前に、水素化処理の工程が挿入される。そして、さらに望ましくは、前記第一ゲート電極の形成工程または前記第二ゲート電極の形成工程は、プラズマＣＶＤ法による半導体薄膜の堆積を行う工程を含む。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
（第１の実施の形態）
図１、図２は、本発明の第１の実施の形態を示す工程順の断面図である。絶縁基板１０１上に低電圧駆動ＴＦＴ２０１と高電圧駆動ＴＦＴ２０２を同時に形成するに当たり、まずレーザアニール法によって形成したｐｏｌｙ−Ｓｉ膜をパターニングして島状活性層１０２を形成する〔図１  （ａ）〕。次に、絶縁膜１０３を堆積する〔図１（ｂ）〕。ここで絶縁膜１０３は、低電圧駆動ＴＦＴ２０１のゲート絶縁膜となる。次に、第一ゲート電極１０４を形成する〔図１  （ｃ）  〕。ここで第一ゲート電極１０４は２層構造とし、下層にプラズマＣＶＤ法によって堆積された非単結晶半導体、上層に金属または金属シリサイドを用いるのが、ＴＦＴ閾値電圧の低電圧化および均一化に効果的である。
【００１２】
次に、島状活性層１０２に不純物を導入し、不純物導入領域１０５を形成する〔図１  （ｄ）  〕。ここで低電圧駆動ＴＦＴ２０１ではゲート電極１０４を利用し、自己整合的に不純物導入領域１０５ａを形成する。高電圧駆動ＴＦＴ２０２では、後の第二ゲート電極１０７を形成する際の目合わせ精度を考慮し、例えばフォトレジスト膜をマスクとして不純物導入領域１０５ｂがオーバーラップ構造となるように形成する。複数種類の駆動電圧を用いるＴＦＴを混載して回路を形成する場合、論理回路、シフトレジスタ等の主要部分を低電圧駆動ＴＦＴで構成し、レベルシフト回路は出来るだけ出力側に配置し、高電圧駆動ＴＦＴはレベルシフト回路、出力バッファ等のみに用いるのが、回路の低消費電力化に有利である。従って、低電圧駆動ＴＦＴ２０１は寄生容量を避ける必要があるが、回路構成しだいで高電圧駆動ＴＦＴ２０２では寄生容量は大きな問題とはならない。但し、オフセット構造は駆動能力の低下を招くので避けなければならない。本願発明においては低電圧駆動ＴＦＴ２０１は自己整合型、高電圧ＴＦＴ２０２はオーバーラップ型とした。これにより、高スループットで複数種類のＴＦＴからなる低消費電力で高速駆動可能な回路を有する薄膜トランジスタ基板を形成できる。なお、不純物導入領域１０５は、高濃度領域と低濃度領域を有するＬＤＤ構造となっていてもよい。例えば、特許文献１に開示されたものでは、図１０に示すように、いずれのＴＦＴもオーバーラップ構造となっているため、寄生容量の影響により高速動作の回路は得られない。
【００１３】
次に、ゲートカバー膜１０６を堆積する〔図２  （ｅ）  〕。ゲートカバー膜１０６は高スループットの活性化法を用いる際に、ゲート電極を保護するために必須の膜であり、また、絶縁膜１０３と合わせて、高電圧駆動ＴＦＴ２０２のゲート絶縁膜となる膜である。次に、光照射あるいは熱した気体を吹き付ける急速加熱法により不純物を活性化する。この熱処理時において、ゲートカバー膜１０６により、第一ゲート電極１０４の膜剥がれは回避される。また、両ＴＦＴにおいて不純物の活性化率および絶縁膜１０３およびゲートカバー膜１０６の緻密化の程度は同じとなる。次に、水素化を行う。ここで、両ＴＦＴにおいて島状活性層１０２および、絶縁膜１０３およびゲートカバー膜１０６中の欠陥の不動態化の程度は同じとなる。従って、両ＴＦＴの閾値電圧および信頼性は同等となる。
【００１４】
次に、第二ゲート電極１０７を不純物導入領域１０５ｂに対してオーバーラップ構造となるように形成する〔図２  （ｆ）  〕。ここで第二ゲート電極１０７は２層構造とし、下層にプラズマＣＶＤ法によって堆積された非単結晶半導体、上層に金属または金属シリサイドを用いるのが、ＴＦＴ閾値電圧の低電圧化および均一化に加え、前述の水素化工程の時間短縮に効果的である。一般に半導体薄膜成膜用の原料ガスは水素を含む。従って、プラズマＣＶＤ法による非単結晶半導体薄膜の成膜中にも島状活性層１０２および絶縁膜１０３およびゲートカバー膜１０６中の欠陥は水素ラジカルにより不動態化される。
【００１５】
次に、層間絶縁膜１０８を堆積し、コンタクトホールを形成し、金属配線１０９を形成することにより、低電圧駆動ＴＦＴ２０１および高電圧駆動ＴＦＴ  ２０２が完成する〔図２  （ｇ）  〕。低電圧駆動ＴＦＴ２０１のみを形成した場合と比較して、増加した工程は第二ゲート電極１０７形成工程のみであり、過度の成膜工程、エッチング工程、不純物導入工程等は含まない。この後、必要に応じて種々の配線、電極、層間膜等を形成して、ＴＦＴ基板が完成する。
なお、ここでは２種類のＴＦＴを同時に形成する方法のみについて説明したが、３種類以上の場合は図２（ｆ）以降において順次、第二ゲートカバー膜、第三ゲート電極、第三ゲートカバー膜、第四ゲート電極等を形成すればよい。ここで、第二ゲートカバー膜以降の緻密化および欠陥の不動態化に対しては、第三ゲート電極以降を下層にプラズマＣＶＤ法によって３００℃以上で堆積された非単結晶半導体を含むものにすれば効果的である。
また、低電圧駆動ＴＦＴ２０１と高電圧駆動ＴＦＴ  ２０２は、ｎチャネル型、ｐチャネル型のいずれであってもよい。さらに、同一絶縁基板状に両導電型の低電圧駆動ＴＦＴ２０１と高電圧駆動ＴＦＴを形成するようにしてもよい。
【００１６】
（第２の実施の形態）
図３、４は、本発明の第２の実施の形態を示す工程順の断面図である。なお、低電圧駆動ＴＦＴ２０１は第１の実施の形態と同じ構造のため、その説明は適宜省略し、サブゲート構造を有する高電圧駆動ＴＦＴ２０３を中心に説明する。サブゲート構造は、低ゲート電圧下での出力制御性に優れることから、レベルシフト回路に使用する高耐圧ＴＦＴに適している。
絶縁基板１０１上にレーザアニール法によって形成したｐｏｌｙ−Ｓｉ膜を島状化した島状活性層１０２を形成する〔図３  （ａ）  〕。次に、絶縁膜１０３を堆積する〔図３  （ｂ）  〕。次に、第一ゲート電極１０４と低電圧用ゲート電極１１０を同時に形成する〔図３  （ｃ）  〕。ここで、第一ゲート電極１０４と低電圧用ゲート電極１１０は２層構造とし、下層にプラズマＣＶＤ法によって堆積された非単結晶半導体、上層に金属または金属シリサイドを用いるのが、ＴＦＴ閾値電圧の低電圧化および均一化に効果的である。
次に、フォトレジストマスクを形成しこれとゲート電極をマスクとして島状活性層１０２に不純物を導入し、不純物導入領域１０５ａ、１０５ｂ、１０５ｃを形成する〔図３  （ｄ）  〕。ここで低電圧ゲート電極１１０側の不純物導入領域１０５ｃはゲート電極に対し自己整合的に、後に形成される第二ゲート電極１０７側の不純物導入領域１０５ｂはゲート電極に対しオーバーラップ構造となるように形成する。なお、不純物導入領域１０５ａ〜１０５ｃは、高濃度領域と低濃度領域を有するＬＤＤ構造となっていてもよい。次に、ゲートカバー膜１０６を堆積する〔図４  （ｅ）  〕。次に、光照射あるいは熱した気体を吹き付ける急速加熱法により不純物を活性化する。次いで、水素化を行う。
【００１７】
次に、第二ゲート電極１０７を、不純物導入領域１０５ｂに対してオーバーラップ構造となるように形成する〔図４  （ｆ）  〕。次に、層間絶縁膜１０８を堆積し、コンタクトホールを形成し、金属配線１０９を形成することにより、低電圧駆動ＴＦＴ２０１およびサブゲート構造の高電圧駆動ＴＦＴ２０３が完成する〔図４  （ｇ）  〕。サブゲート構造高電圧駆動ＴＦＴ２０３は低電圧用ゲート電極１１０側の不純物導入領域１０５ｃがソース、第二ゲート電極側１０７側の不純物導入領域１０５ｂがドレインとなるが、耐圧の必要性に応じてソース側にもサブゲート（第二ゲート電極と同層）を設けてもよい。この後、必要に応じて種々の配線、電極、層間膜等を形成して、ＴＦＴ基板が完成する。
【００１８】
【実施例】
（第１の実施例）
本発明の第１の実施例について、第１の実施の形態に基づき、図１、図２の工程順断面図を用いて説明する。絶縁基板１０１としては無アルカリガラス基板に下地膜として膜厚２００ｎｍのＳｉＯ２膜を堆積したものを用いた。島状活性層１０２としては、前駆膜としてアモルファスシリコン（ａ−Ｓｉ）膜を膜厚５０ｎｍとなるように堆積した後にエキシマレーザ光を、照射条件としてビーム径２００×０．４ｍｍ２、エネルギー密度３５０ｍＪ／ｃｍ２、重ね率９０％でスキャン照射したｐｏｌｙ−Ｓｉ膜を用いた。なお、ａ−Ｓｉ膜中にはＴＦＴ閾値電圧制御用のボロンをドーズ：８Ｅ１１ｃｍ−２の条件でイオン注入法を用いて導入した。
【００１９】
絶縁膜１０３としては、プラズマＣＶＤ法で堆積したＳｉＯ２膜を用いた。膜厚は低電圧ＴＦＴ２０１の駆動電圧を３．３Ｖとするため、４０ｎｍとした。第一ゲート電極１０４としては、下層をプラズマＣＶＤ法で膜厚７０ｎｍとなるように堆積したマイクロクリスタルシリコン（ｍｃ−Ｓｉ）膜とし、上層をスパッタ法で膜厚１００ｎｍとなるように堆積したＣｒ膜とした２層膜を用いた。ｍｃ−Ｓｉ膜はシラン（ＳｉＨ４）ガス、ホスフィン（ＰＨ３）ガス、水素ガス等を原料ガスに用いた。ここでゲート配線幅、すなわちチャネル長は１μｍとした。
不純物導入領域１０５ａ、１０５ｂは、イオンドーピング法を用いて形成し、ｎチャネルＴＦＴにはリンを４０ｋｅＶの加速電圧で１Ｅ１５ｃｍ−２のドーズで導入した。なお、リンのドーピング能力を考慮すると、第一ゲート絶縁膜厚は１２０ｎｍ程度が限界である。ｐチャネルＴＦＴにはボロンを３０ｋｅＶの加速電圧で２Ｅ１５ｃｍ−２のドーズで導入した。ここで高電圧駆動ＴＦＴ２０２の不純物導入領域１０５ｂ間距離はチャネル長となるが、ＴＦＴ駆動電圧２０Ｖを考慮して、４μｍとした。ここで、不純物導入領域１０５ａは自己整合的に不純物を導入したが、基板とビームの角度によってはゲート下の領域に不純物が導入されることもある。但し、その範囲は０．１μｍ以下である。
【００２０】
ゲートカバー膜１０６としては、プラズマＣＶＤ法で堆積したＳｉＯ２膜を用いた。膜厚は、第一ゲート電極１０４の保護能力から５０ｎｍ以上が必要である。ここでは、高電圧ＴＦＴ２０２の駆動電圧２０Ｖを考慮し、ゲート絶縁膜厚が合計１５０ｎｍとなるように、ゲートカバー膜１０６の膜厚は１１０ｎｍとした。次に、レーザ活性化法で不純物の活性化を行った。エキシマレーザ光を、照射条件としてビーム径２００×０．４ｍｍ２、エネルギー密度２００ｍＪ／ｃｍ２、重ね率９０％でスキャン照射した。次に、基板を水素プラズマに１０分間晒すことにより、水素化を行った。
第二ゲート電極１０７としては、下層をプラズマＣＶＤ法で膜厚７０ｎｍとなるように堆積したｍｃ−Ｓｉ膜とし、上層をスパッタ法で膜厚１００ｎｍとなるように堆積したＣｒ膜とした２層膜を用いた。ここでゲート配線幅は５μｍとし、不純物導入領域１０５ｂとのオーバーラップ距離は、左右両端とも０．５μｍとした。目合わせ制度は０．３μｍ以下であるため、オーバーラップ距離は０．５μｍとすれば十分である。オーバーラップ距離は寄生容量を考慮すると２μｍ以内が望ましい。
【００２１】
層間絶縁膜１０８としては、プラズマＣＶＤ法で堆積したＳｉＮ膜を用い、膜厚は４００ｎｍとした。金属配線１０９としてはＡｌ−２％Ｓｉ膜を用い、膜厚は６００ｎｍとした。
以上により形成された低電圧駆動ＴＦＴ２０１と高電圧駆動ＴＦＴ２０２のゲート電圧−ドレイン電流特性は、図５に示すように、閾値電圧がそろった良好なものであった。また、信頼性も高く、動作時間１０万時間を確保できることを確認した。なお、第一ゲート電極１０４および第二ゲート電極１０７をＣｒ膜一層のみで形成した場合、閾値電圧は０．５乃至３Ｖ程度大きくなり、同等の信頼性を得るには水素化時間を４０分にする必要があった。
【００２２】
（第２の実施例）
本発明の第２の実施例について、第１の実施の形態に基づき、図６のＴＦＴ断面図を用いて説明する。図６において、図２の部分と同等の部分には同一の参照番号を付した。第１の実施例とほぼ同様にＴＦＴ基板を形成したが、第１の実施例との違いは、高電圧駆動ＴＦＴ２０２のドレインをＬＤＤ構造とした点である。すなわち、ドレインを、高濃度領域である不純物導入領域１０５ｄと低不純物濃度領域１０５ｅとによって形成した。低不純物濃度領域１０５ｅはイオンドーピング法を用い、リンあるいはボロンを何れも１Ｅ１３ｃｍ−２のドーズでドーピングした。低不純物濃度領域１０５ｅの長さ（図示された断面での長さ）は２μｍとした。また、活性化法はアークランプ光照射法により行い、７００℃で１分間の活性化処理を行った。
ドレインをＬＤＤ構造としたことにより、高電圧駆動ＴＦＴ２０２のリーク電流は低下し、耐圧のマージンは増加し、信頼性は更に向上した。なお、ソースをＬＤＤ構造としてもよいし、低電圧駆動ＴＦＴ２０１のソース・ドレインをＬＤＤ構造としてもよい。ＴＦＴのリーク電流、耐圧、信頼性を考慮してソース・ドレインの一方または双方に採用すればよい。
【００２３】
（第３の実施例）
本発明の第３の実施例について、第２の実施の形態に基づき、図３、図４の工程順断面図を用いて説明する。絶縁基板１０１としては無アルカリガラス基板に下地膜として膜厚１００ｎｍのＳｉＮ膜と膜厚１００ｎｍのＳｉＯ２膜を順に堆積したものを用いた。島状活性層１０２としては、前駆膜としてａ−Ｓｉ膜を膜厚６０ｎｍとなるように堆積した後にエキシマレーザ光を、照射条件としてビーム径２００×０．４ｍｍ２、エネルギー密度３８０ｍＪ／ｃｍ２、重ね率９５％でスキャン照射したｐｏｌｙ−Ｓｉ膜を用いた。なお、ａ−Ｓｉ膜中にはＴＦＴ閾値電圧制御用のボロンをドーズ：１Ｅ１２ｃｍ−２でイオン注入法を用いて導入した。
絶縁膜１０３としては、プラズマＣＶＤ法で堆積したＳｉＯ２膜を用いた。膜厚は低電圧駆動ＴＦＴ２０１の駆動電圧を５Ｖとするため、５０ｎｍとした。第一ゲート電極１０４および低電圧用ゲート電極１１０としては、下層をプラズマＣＶＤ法で膜厚７０ｎｍとなるように堆積したｍｃ−Ｓｉ膜とし、上層をスパッタ法で膜厚１５０ｎｍとなるように堆積したＷＳｉ膜とした２層膜を用いた。ここでゲート配線幅、すなわちチャネル長は２μｍとした。低電圧用ゲート電極１１０の幅も２μｍとした。
【００２４】
不純物導入領域１０５ａ〜１０５ｃは、イオンドーピング法を用いて形成し、ｎチャネルＴＦＴにはリンを４０ｋｅＶの加速電圧で１Ｅ１５ｃｍ−２のドーズで導入した。ｐチャネルＴＦＴにはボロンを３０ｋｅＶの加速電圧で２Ｅ１５ｃｍ−２のドーズで導入した。ここでサブゲート型高電圧駆動ＴＦＴ２０３の不純物導入領域間距離（１０５ｃから１０５ｂ間の距離）は、高電圧側の駆動電圧４０Ｖを考慮して、８μｍとした。
ゲートカバー膜１０６としては、プラズマＣＶＤ法で堆積したＳｉＯ２膜を用いた。膜厚は高電圧側の駆動電圧４０Ｖを考慮し、ゲート絶縁膜厚が合計２００ｎｍとなるように、ゲートカバー膜１０６の膜厚は１５０ｎｍとした。次に、熱した気体を吹き付ける急速加熱法により不純物を活性化した。気体としては窒素ガスを用い、６５０℃で２分の活性化処理を行った。次に、基板を水素プラズマに１２分間晒すことにより、水素化を行った。
【００２５】
第二ゲート電極１０７としては、下層をプラズマＣＶＤ法で膜厚７０ｎｍとなるように堆積したｍｃ−Ｓｉ膜とし、上層をスパッタ法で膜厚１５０ｎｍとなるように堆積したＷＳｉ膜とした２層膜を用いた。ここでゲート配線幅は７μｍとし、低電圧用ゲート電極１１０および不純物導入領域１０５ｂとのオーバーラップ距離は何れも０．５μｍとした。すなわちサブゲート型高耐圧ＴＦＴ２０３において、低電圧用ゲート電極１１０下のチャネル領域のチャネル長は２μｍ、高電圧用第二ゲート電極１０７下のチャネル領域のチャネル長は６μｍとなる。
層間絶縁膜１０８としては、プラズマＣＶＤ法で堆積したＳｉＯ２膜を用い、膜厚は４００ｎｍとした。金属配線１０９としてはＡｌ−２％Ｓｉ膜を用い、膜厚は８００ｎｍとした。以上により低電圧用駆動ＴＦＴ２０１とサブゲート構造の高電圧駆動ＴＦＴ２０３を同時に形成できた。
【００２６】
（第４、５、６の実施例）
図７、図８、図９は、それぞれ、第２の実施の形態に基づく、本発明の第４、第５、第６の実施例を説明するための断面図である。図７〜図９において、図４、図６の部分と同等の部分には同一の参照番号が付せられている。
【００２７】
図７に示すように、第４の実施例では、第３の実施例と同様にサブゲート構造高電圧駆動ＴＦＴ２０３を作成したが、ここではドレインをＬＤＤ構造に作成した。すなわち、ドレインを、高濃度領域である不純物導入領域１０５ｄと低不純物濃度領域１０５ｅとによって形成した。ＬＤＤ構造の形成方法は第２実施例と同様である。低不純物濃度領域１０５ｅの長さ（図示した断面での長さ）は０．５乃至２μｍ程度である。
【００２８】
図８に示すように、第５の実施例では、第４の実施例と同様にサブゲート構造高電圧駆動ＴＦＴ２０３を作成したが、ここではドレインをＬＤＤ構造に形成したのに加え、チャネル領域内に低不純物濃度領域１０５ｅと同一導電型、同一濃度の低不純物濃度領域１０５ｆを、低電圧用ゲート電極１１０に自己整合させて形成した。ここで、低不純物濃度領域１０５ｅ、１０５ｆの長さは共に０．５乃至２μｍ程度である。
【００２９】
図９に示すように、第６の実施例では、第５の実施例と同様に、ドレインをＬＤＤ構造に形成し、チャネル領域内にチャネル領域と反対導電型の低不純物濃度領域１０５ｆを形成したが、ここでは第二ゲート電極１０７が低電圧用ゲート電極１１０に対しオフセットして形成されている。このオフセット量は、低不純物濃度領域１０５ｆの長さ（０．５〜２μｍ）以下に抑えることが望ましい。
【００３０】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ基板は、低電圧駆動ＴＦＴのソース・ドレイン領域は自己整合的に形成し、高電圧駆動ＴＦＴのソース・ドレイン領域はゲート電極に対してオーバーラップ状態に形成するようにしたものであるので、低電圧駆動ＴＦＴの動作速度を低下させることなく、かつ、高電圧駆動ＴＦＴの駆動能力を低下させることのないようにすることができると共に、両方のＴＦＴの活性層に対し同じ条件で、不純物導入およびその活性化および水素化処理を行うことが可能になる。したがって、本発明によれば、閾値特性がそろい、高周波数で駆動可能な、高信頼性を有する回路動作が得られる、絶縁膜厚が異なる複数種類の薄膜トランジスタを有する薄膜トランジスタ基板を、高スループットで形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の工程順の断面図（その１）。
【図２】本発明の第１の実施の形態の工程順の断面図（その２）。
【図３】本発明の第２の実施の形態の工程順の断面図（その１）。
【図４】本発明の第２の実施の形態の工程順の断面図（その２）。
【図５】本発明の第１の実施例におけるＴＦＴ特性を示す図。
【図６】本発明の第２の実施例を説明するための部分断面図。
【図７】本発明の第４の実施例を説明するための部分断面図。
【図８】本発明の第５の実施例を説明するための部分断面図。
【図９】本発明の第６の実施例を説明するための部分断面図。
【図１０】従来例のＴＦＴ断面図。
【符号の説明】
１０１、３０１  絶縁基板
１０２、３０２  島状活性層
１０３  絶縁膜
１０４  第一ゲート電極
１０５ａ〜１０５ｄ、３０５ａ、３０５ｂ  不純物導入領域
１０５ｅ、１０５ｆ  低不純物濃度領域
１０６  ゲートカバー膜
１０７  第二ゲート電極
１０８  層間絶縁膜
１０９、３０９  金属配線
１１０  低電圧用ゲート電極
２０１  低電圧駆動ＴＦＴ
２０２、２０３  高電圧駆動ＴＦＴ
３０３  ゲート絶縁膜
３０４、３０７  ゲート電極
３０６  第一層間絶縁膜
３０８  第二層間絶縁膜
４０１  周辺回路用ＴＦＴ
４０２  マトリクス回路用ＴＦＴ
【図１】
2004253596.tif 000003
【図２】
2004253596.tif 000004
【図３】
2004253596.tif 000005
【図４】
2004253596.tif 000006
【図５】
2004253596.tif 000007
【図６】
2004253596.tif 000008
【図７】
2004253596.tif 000009
【図８】
2004253596.tif 000010
【図９】
2004253596.tif 000011
【図１０】
2004253596.tif 000012
【手続補正書】
【提出日】平成16年1月26日(2004.1.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図９に示すように、第６の実施例では、第５の実施例と同様に、ドレインをLDD構造に形成し、チャネル領域内に低不純物濃度領域105eと同一導電型、同一濃度の低不純物濃度領域105fを、低電圧用ゲート電極110に自己整合させて形成したが、ここでは第二ゲート電極107が低電圧用ゲート電極110に対しオフセットして形成されている。このオフセット量は、低不純物濃度領域105fの長さ（0.5〜2μm）以下に抑えることが望ましい。