(57)【要約】【課題】本発明は、所望の立上り（立下り）時間内にスイッチ動作する大面積ＭＯＳトランジスタの回路シミュレーション用データを生成する装置およびその方法を提供することを目的とする。【解決手段】所望の素子サイズと許容遅延時間を入力する入力手段と、並列接続することにより前記所望の素子サイズを実現することができる寄生素子を付加した単位素子情報と、前記素子サイズと前記単位素子情報から素子サイズを実現するために必要となる個数を算出し、その個数分行列状に並列接続した回路情報を生成する並列素子生成手段と、前記回路情報と前記単位素子情報から遅延時間を算出する遅延時間算出手段と、前記許容遅延時間と前記算出された遅延時間を比較し遅延時間が許容範囲を満足するかを判断する遅延判定手段を具備し、大面積を必要とするスイッチ素子を高精度にシミュレーションする回路情報を生成する。【選択図】  図１
2004252867.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の回路設計装置であって、所望の素子サイズと特性許容値を入力する入力手段と、並列接続することにより前記所望の素子サイズを実現することができる寄生素子を付加した単位素子情報と、前記単位素子情報から前記素子サイズを実現するために必要となる個数を算出し、その個数分の単位素子を並列接続した回路情報を生成する並列素子生成手段と、前記並列接続した回路情報と前記単位素子情報の寄生素子から動作特性を算出する特性算出手段と、前記特性許容値と前記動作特性を比較し、特性許容値を満足するかを判断する許容特性判定手段と、前記特性許容値を満足した回路情報を出力する出力手段を具備したことを特徴とする大面積スイッチ素子設計装置。
【請求項２】
半導体集積回路の回路シミュレーション用のデータ生成方法において、寄生素子を含んだ単位素子を行列状に並列接続することによって、所望の素子サイズのＭＯＳトランジスタを実現する第１の工程と、前記単位素子から動作特性を算出する第２の工程と、前記動作特性が所望の特性許容値を満足するかを判定する第３の工程を含むことを特徴とする大面積スイッチ素子のシミュレーション用データ生成方法。
【請求項３】
特性許容値として所望の動作特性を満足する時定数を入力し、行列状に生成する回路情報において、時定数が最小値となる回路情報を初期値とし、前記第１の工程と、前記第２の工程と、前記第３の工程を特性許容値が満足する間繰り返し実施し、前記特性許容値を満足する回路情報を全て出力する第４の工程を付加した、請求項２に記載の回路シミュレーション用データ生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の回路設計装置および回路設計方法に属し、特に、大面積を必要とするスイッチ素子を設計するための装置および方法に関する。
【０００２】
【従来の技術】
電源分野などの半導体集積回路では、回路内部で大電流を扱うためスイッチ素子としてゲート幅が長大なＭＯＳトランジスタを使用している。回路動作の高速化が求められる近年、ゲート幅が長大なＭＯＳトランジスタを使用した回路であってもスイッチ速度の高速化が要望されている。従来の回路設計では、所望のゲート長とゲート幅を回路シミュレータに入力し、過渡解析を実施してＭＯＳトランジスタのスイッチ特性の検証を行っていた。さらに、半導体集積回路のマスクパターンでは長大なゲート幅のＭＯＳトランジスタは必然的に大面積となり、寄生抵抗であるゲート抵抗も大きくなり、ＭＯＳトランジスタのスイッチ速度も遅くなる。このため、設計者はマスクパターン設計後、コンピュータ処理によりマスクパターンからゲート抵抗を含めた回路データを生成（ＬＰＥ：Ｌａｙｏｕｔ  Ｐａｒａｓｉｔｉｃ  Ｅｘｔｒａｃｔｉｏｎ）し、この回路をシミュレーションすることでゲート抵抗の影響を含めた回路動作検証を実施している。
【０００３】
例えば、一時記憶部からマスクパターン情報と素子抽出情報を受け、寄生素子を含む素子接続情報を生成し、素子特性演算部は一時記憶部から素子接続情報と素子物理特性情報を受けてアナログ素子回路特性情報を生成していた（特許文献１参照）。
【０００４】
【特許文献１】
特開平５−２２５２８５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、ゲート長、ゲート幅だけを考慮した回路シミュレーションではゲート抵抗によるスイッチ速度の遅れを考慮することができない。また、ＬＰＥによる回路動作検証はマスクパターン設計を実施しなければ不可能であり、一般に半導体集積回路のマスクパターン設計はデザインルールの考慮、チップ面積や回路特性の制約、配線設計の複雑さなど制約条件が多く、多大な工数が必要である。さらに、半導体集積回路の開発フローにおいて、回路設計後にマスクパターン設計を実施するのが一般的であり、回路設計段階で高精度にＭＯＳトランジスタのスイッチ動作の検証を実施する方法が望まれている。本発明は、所望の立上り（立下り）時間内にスイッチ動作する大面積ＭＯＳトランジスタの回路シミュレーション用データを生成する装置およびその方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明では、所望の素子サイズと特性許容値を入力する入力手段と、並列接続することにより前記所望の素子サイズを実現することができる寄生素子を付加した単位素子情報と、前記素子サイズと前記単位素子情報から素子サイズを実現するために必要となる個数を算出し、その個数分の前記単位素子を行列状に並列接続した回路情報を生成する並列素子生成手段と、前記回路情報と前記単位素子情報から動作特性を算出する特性算出手段と、前記特性許容値と前記算出した特性値を比較し、許容範囲を満足するかを判断する許容特性判定手段を具備することを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００８】
図１は、本発明の実施形態の構成を説明するためのブロック図である。入力手段１はキーボード、マウスに代表される入力装置であり、設計者が所望の素子サイズと特性許容値を入力する。
【０００９】
単位素子情報２は基本となるＭＯＳトランジスタであり、この単位素子を並列接続することで所望の素子サイズのトランジスタを実現することができる。図５に単位素子情報を説明するための回路例を、図６に単位素子情報を説明するためのマスクパターン例を、図７に単位素子情報を説明するためのＭＯＳトランジスタ断面図を、図８に単位素子情報の登録データの例を示す。２１はＭＯＳトランジスタ、２２はＭＯＳトランジスタのゲート部に付随するゲート抵抗（寄生抵抗）、２３はＭＯＳトランジスタに付随する寄生容量、２４，２５はゲート端子であり、２６はドレイン端子、２７はソース端子である。一般にＭＯＳトランジスタのゲート部分の抵抗は金属配線より数十倍から数百倍ほど大きく、高速なスイッチ動作が必要な回路では無視できない存在である。そこで、図９のようにＭＯＳトランジスタが構成された場合、ゲート抵抗は直列接続するように、図５の単位素子情報ではゲート端子としてゲート端子２４、ゲート端子２５の２個を準備している。更に、図６に示すように、ＭＯＳトランジスタのゲート部の中心がゲート端子となるようにゲート抵抗を２等分して構成することで、図９のような構成でゲート幅を大きくした場合に、ゲート抵抗値を均等にかつ正確に表すことができる。また、図７に示すＭＯＳトランジスタの寄生容量はスイッチ動作を決定する要因となる。図５の単位素子情報にはこの寄生容量２３が付加されている。また、単位素子の素子値として、図８の単位素子情報２８に示すゲート長、ゲート幅、ゲート抵抗、寄生容量値が登録されている。
【００１０】
並列素子生成手段３は、前記単位素子情報２の素子値から、所望の素子サイズを実現するために必要とする単位素子の個数を求める工程と、単位素子を並列接続でかつ行列状に配置している回路情報（ネットリスト）を生成する工程からなる。
【００１１】
特性計算手段４は、前記単位素子情報２に定義されたＭＯＳトランジスタと、寄生抵抗、寄生容量から、前記回路情報の動作特性を求める。
【００１２】
許容特性判定手段５は、前記特性許容値と特性計算手段４で求めた特性値を比較し、許容範囲であるかを判定する。
【００１３】
出力手段６は、許容特性判定手段５で特性値が許容範囲を満足すると判定された回路情報を出力する。
【００１４】
図２は、本発明の実施形態の詳細を説明するためのブロック図である。
【００１５】
素子サイズ１１は設計者が所望する素子サイズである。図４にＭＯＳトランジスタのレイアウト図の例を示す。３０はＭＯＳトランジスタのゲート長であり、３１はＭＯＳトランジスタのゲート幅である。設計者は素子サイズとして、ゲート長、ゲート幅を入力する。
【００１６】
許容時定数１２は設計するＭＯＳトランジスタのオフからオン（またはオンからオフ）になるために必要となる時定数の許容値である。設計者は素子サイズ、許容時定数を図１に示す入力手段１から入力する。
【００１７】
単位素子情報２、並列素子生成手段３、特性計算手段４、許容特性判定手段５は前述の通りである。
【００１８】
回路情報１４は本発明により出力された出力結果である。
【００１９】
図３は本発明の実施形態の動作を説明するためのフローチャートである。次に、図３のフローチャートを用いて動作を説明する。
【００２０】
まず、設計者はＳＴＥＰ１で素子サイズ１１、ＳＴＥＰ２で許容時定数１２を入力手段１から入力し、ＳＴＥＰ３で素子サイズ１１を構成するために使用する単位素子情報２を選択する。
【００２１】
次に、並列素子生成手段３では、ＳＴＥＰ４で前記素子サイズ１１と前記単位素子情報２から、素子サイズ１１を実現するために必要となる単位素子の個数Ｎを計算する。さらに、ＳＴＥＰ５で、単位素子を並列接続した回路情報（ネットリスト）を生成する。図１０に単位素子を並列接続した回路例を示す。図１０では、ＭＯＳトランジスタのドレイン端子とソース端子はそれぞれ同じネットであり、寄生容量２３は並列接続になる。すなわち、ＭＯＳトランジスタ内の寄生容量２３は並列接続となり、寄生容量の総和Ｃは、単位素子の寄生容量値をＣｐとすると、
Ｃ＝  Ｃｐ×Ｎ
で算出することができ、単位素子の並びには依存しない値であることがわかる。
【００２２】
また、ゲート抵抗２２はＹ軸方向に直列接続した抵抗になる。つまり、ゲート抵抗の総抵抗値Ｒは、単位素子の寄生抵抗をＲｐ、Ｙ軸方向に並ぶ単位素子の行数をＬ，Ｘ軸方向に並ぶ単位素子の列数をＭとすると、
Ｒ＝Ｒｐ×Ｌ／Ｍ
となり、Ｌが最小（Ｍが最大）の場合にゲート抵抗が最小となる。
【００２３】
したがって、図１２に示すように、ゲート抵抗が最小となる回路情報を初期値（Ｙ軸方向には１個の単位素子にする）にし、順にＹ軸方向に単位素子３３を増加（Ｌを１ずつ増加）させて回路情報を生成して処理を行う。
【００２４】
このとき、単位素子の列数Ｍは、
Ｍ＝Ｎ／Ｌ
で算出することができるが、Ｍは正の整数である必要があるので、Ｍは小数以下を切り上げて求める。ここで、Ｍは小数点以下を切り上げて求めたが、長大なゲート幅を必要とするスイッチ素子の場合、切り上げ（切り下げ）によるゲート幅の差と、総寄生容量の差は問題にならない。
【００２５】
次に、特性計算手段４では、ＳＴＥＰ６で時定数Ｔを求める。ＳＴＥＰ５で生成した回路情報から総寄生容量値Ｃと総寄生抵抗値Ｒを算出し、時定数Ｔは
Ｔ＝Ｒ×Ｃ＝（Ｒｐ×Ｌ／Ｍ）×（Ｃｐ×Ｌ×Ｍ）＝Ｒｐ×Ｃｐ×Ｌ２
となる。
【００２６】
次に、許容特性判定手段５では、ＳＴＥＰ７で時定数Ｔと許容時定数１２を比較し、時定数Ｔが特性許容値である許容時定数１２を満足するかを判定する。ＳＴＥＰ７で判定がＮＧの場合は、これ以上許容時定数１２を満足する回路情報は生成できないので、処理を終了する。
【００２７】
次に、ＳＴＥＰ８では、ＳＴＥＰ７で判定がＯＫの回路情報を出力する。
【００２８】
以後、ＳＴＥＰ５からＳＴＥＰ８を繰り返し、所望の時定数を満足するスイッチ素子を得ることができる。図１１にＳＴＥＰ８で生成した回路情報（ネットリスト）の例を示す。図１１でゲート端子１、ゲート端子２、ドレイン端子、ソース端子のそれぞれの欄で、同一の文字列になる場合は電気的に接続されていることを意味している。
【００２９】
設計者はＳＴＥＰ８で生成された回路情報を回路シミュレータに入力することでシミュレーションすることができる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、大面積を必要とするスイッチ素子において、設計者が要望する時定数を満足する回路情報を容易に生成することができる。さらに、本発明によれば、寄生抵抗、寄生容量を含む回路情報（ネットリスト）を回路シミュレーションに使用することにより、高精度に半導体集積回路の動作検証を実施することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のブロック図
【図２】本発明の一実施形態を説明するためのブロック図
【図３】本発明の一実施形態の動作を説明するためのフローチャート
【図４】ＭＯＳトランジスタのマスクパターンを示す図
【図５】単位素子情報の回路例を示す図
【図６】単位素子情報を説明するためのＭＯＳトランジスタのマスクパターンを示す図
【図７】単位素子情報を説明するためのＭＯＳトランジスタの断面図
【図８】単位素子情報の例を示す図
【図９】単位素子を接続した場合のマスクパターンの例を示す図
【図１０】本発明により生成した回路図の一例を示す図
【図１１】本発明により生成した回路情報（ネットリスト）の一例を示す図
【図１２】繰り返し行列状の回路情報を説明するための図
【符号の説明】
１  入力手段
２  単位素子情報
３  並列素子生成手段
４  特性計算手段
５  許容特性判定手段
６  出力手段
１１  素子サイズ
１２  許容時定数
１４  回路情報（ネットリスト）
２１  ＭＯＳトランジスタ
２２  寄生抵抗
２３  寄生容量
２４、２５  ゲート端子
２６  ドレイン端子
２７  ソース端子
２８  単位素子情報
３０  ゲート長
３１  ゲート幅
３３  単位素子
【図１】
2004252867.tif 000003
【図２】
2004252867.tif 000004
【図３】
2004252867.tif 000005
【図４】
2004252867.tif 000006
【図５】
2004252867.tif 000007
【図６】
2004252867.tif 000008
【図７】
2004252867.tif 000009
【図８】
2004252867.tif 000010
【図９】
2004252867.tif 000011
【図１０】
2004252867.tif 000012
【図１１】
2004252867.tif 000013
【図１２】
2004252867.tif 000014