(57)【要約】【課題】ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成する。【解決手段】電子デバイスを試験するための試験パターンを発生するパターン発生器であって、基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、基本パターンデータ及びアルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、基本パターンデータ及びアルゴリズムパターンデータに対する当該一の演算を行って、演算パターンデータを生成する演算パターン生成部と、演算パターンデータに基づいて試験パターンを出力する試験パターン出力部とを備える。【選択図】　図３
2004012396.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを試験するための試験パターンを発生するパターン発生器であって、
基本パターンデータを生成する基本パターンデータ生成部と、
予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、
前記基本パターンデータ及び前記アルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、前記基本パターンデータ及び前記アルゴリズムパターンデータに対する前記一の演算を行って、演算パターンデータを生成する演算パターン生成部と、
前記演算パターンデータに基づいて前記試験パターンを出力する試験パターン出力部と
を備えることを特徴とするパターン発生器。
【請求項２】
前記演算パターン生成部は、それぞれが前記複数種類の演算のそれぞれを行う複数の演算器を有することを特徴とする請求項１に記載のパターン発生器。
【請求項３】
前記演算パターン生成部は、前記複数種類の演算として、論理和演算、論理積演算、及び排他論理和演算を行う演算器を有することを特徴とする請求項１に記載のパターン発生器。
【請求項４】
前記電子デバイスは、メモリと、前記メモリにアクセスするためのアドレス端子及びデータ端子とを備え、
前記試験パターン出力部が前記アドレス端子に前記試験パターンを出力する場合、前記演算パターン生成部は、前記アルゴリズムパターンデータの少なくとも一部を前記演算パターンデータとして前記試験パターン出力部に供給することを特徴とする請求項１に記載のパターン発生器。
【請求項５】
予め定められた開始命令に応じて、前記アルゴリズムパターン生成部に前記アルゴリズムパターンデータの生成を開始させるシーケンサを更に備えることを特徴とする請求項１に記載のパターン発生器。
【請求項６】
電子デバイスを試験するための試験パターンを発生するパターン発生器であって、
第１基本パターンデータ及び第２基本パターンデータを生成する基本パターンデータ生成部と、
予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、
前記第１基本パターンデータ及び前記アルゴリズムパターンデータに対する第１演算により、第１演算パターンデータを生成する第１演算パターン生成部と、
前記第２基本パターンデータ及び前記アルゴリズムパターンデータに対する第２演算により、前記第１演算パターンデータと異なる第２演算パターンデータを生成する第２演算パターン生成部と、
前記第１演算パターンデータに基づいて第１試験パターンを出力し、前記第２演算パターンデータに基づいて、前記第１試験パターンと異なる第２試験パターンを出力する試験パターン出力部と
を備えることを特徴とするパターン発生器。
【請求項７】
前記電子デバイスは、メモリと、前記メモリにアクセスするためのアドレス端子及びデータ端子とを備え、
前記試験パターン出力部は、前記第１試験パターンを前記電子デバイスの一のデータ端子に供給し、前記第２試験パターンを前記電子デバイスの他のデータ端子に供給することを特徴とする請求項６に記載のパターン発生器。
【請求項８】
前記第１演算パターン生成部は、前記アルゴリズムパターンデータの少なくとも一部である部分データに基づいて、前記部分データと同じビット数を有する前記第１演算パターンデータを生成し、
前記第２演算パターン生成部は、前記部分データに基づいて、前記第２演算パターンデータを生成することを特徴とする請求項６に記載のパターン発生器。
【請求項９】
前記第２演算パターン生成部は、前記第２演算として前記第１演算と異なる演算を行って、前記第１演算パターンデータと異なる前記第２演算パターンデータを生成することを特徴とする請求項６に記載のパターン発生器。
【請求項１０】
前記パターンデータ生成部は、互いに異なる前記第１パターンデータ及び前記第２パターンデータを生成し、
前記第２演算パターン生成部は、当該第２パターンデータに基づいて、前記第１演算パターンデータと異なる前記第２演算パターンデータを生成することを特徴とする請求項６に記載のパターン発生器。
【請求項１１】
電子デバイスを試験する試験装置であって、
基本パターンデータを生成する基本パターンデータ生成部と、
予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、
前記基本パターンデータ及び前記アルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、前記基本パターンデータ及び前記アルゴリズムパターンデータに対する前記一の演算を行って、演算パターンデータを生成する演算パターン生成部と、
前記演算パターンデータに基づいて試験パターンを出力する試験パターン出力部と、
前記試験パターンを整形する波形整形器と、
前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備えることを特徴とする試験装置。
【請求項１２】
電子デバイスを試験する試験装置であって、
第１基本パターンデータ及び第２基本パターンデータを生成する基本パターンデータ生成部と、
予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、
前記第１基本パターンデータ及び前記アルゴリズムパターンデータに対する第１演算により、第１演算パターンデータを生成する第１演算パターン生成部と、
前記第２基本パターンデータ及び前記アルゴリズムパターンデータに対する第２演算により、前記第１演算パターンデータと異なる第２演算パターンデータを生成する第２演算パターン生成部と、
前記第１演算パターンデータに基づいて第１試験パターンを出力し、前記第２演算パターンデータに基づいて、前記第１試験パターンと異なる第２試験パターンを出力する試験パターン出力部と、
前記試験パターンを整形する波形整形器と、
前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パターン発生器及び試験装置に関する。特に本発明は、電子デバイスを試験するための試験パターンを生成するパターン発生器に関する。
【０００２】
【従来の技術】
従来、電子デバイスを試験する試験装置において、パターン発生器が用いられている。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信号である試験パターンを生成する。また、メモリデバイスの試験においては、予め定められたアルゴリズムに基づく試験パターンを生成する試験装置が知られている。
【０００３】
【発明が解決しようとする課題】
しかし、ビット数又はパターン数の多い試験パターンを生成するためには、アルゴリズムによって多くのビットを生成する必要があり、必要なリソースが増大するという問題があった。そのため、例えばＡＳＩＣの内蔵メモリ等の、ビット数の多い試験パターンが必要な電子デバイスを適切に試験できない場合があった。
【０００４】
そこで本発明は、上記の課題を解決することのできるパターン発生器及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、電子デバイスを試験するための試験パターンを発生するパターン発生器であって、基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、基本パターンデータ及びアルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、基本パターンデータ及びアルゴリズムパターンデータに対する一の演算を行って、演算パターンデータを生成する演算パターン生成部と、演算パターンデータに基づいて試験パターンを出力する試験パターン出力部とを備える。
【０００６】
演算パターン生成部は、それぞれが複数種類の演算のそれぞれを行う複数の演算器を有してよい。演算パターン生成部は、複数種類の演算として、論理和演算、論理積演算、及び排他論理和演算を行う演算器を有してよい。
【０００７】
電子デバイスは、メモリと、メモリにアクセスするためのアドレス端子及びデータ端子とを備え、試験パターン出力部が当該アドレス端子に試験パターンを出力する場合、演算パターン生成部は、アルゴリズムパターンデータの少なくとも一部を演算パターンデータとして試験パターン出力部に供給してよい。また、予め定められた開始命令に応じて、アルゴリズムパターン生成部にアルゴリズムパターンデータの生成を開始させるシーケンサを更に備えてよい。
【０００８】
本発明の第２の形態によると、電子デバイスを試験するための試験パターンを発生するパターン発生器であって、第１基本パターンデータ及び第２基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、第１基本パターンデータ及びアルゴリズムパターンデータに対する第１演算により、第１演算パターンデータを生成する第１演算パターン生成部と、第２基本パターンデータ及びアルゴリズムパターンデータに対する第２演算により、第１演算パターンデータと異なる第２演算パターンデータを生成する第２演算パターン生成部と、第１演算パターンデータに基づいて第１試験パターンを出力し、第２演算パターンデータに基づいて、第１試験パターンと異なる第２試験パターンを出力する試験パターン出力部とを備える。
【０００９】
電子デバイスは、メモリと、メモリにアクセスするためのアドレス端子及びデータ端子とを備え、試験パターン出力部は、第１試験パターンを電子デバイスの一のデータ端子に供給し、第２試験パターンを電子デバイスの他のデータ端子に供給してよい。また、第１演算パターン生成部は、アルゴリズムパターンデータの少なくとも一部である部分データに基づいて、部分データと同じビット数を有する第１演算パターンデータを生成し、第２演算パターン生成部は、部分データに基づいて、第２演算パターンデータを生成してよい。第２演算パターン生成部は、第２演算として第１演算と異なる演算を行って、第１演算パターンデータと異なる第２演算パターンデータを生成してよい。また、パターンデータ生成部は、互いに異なる第１パターンデータ及び第２パターンデータを生成し、第２演算パターン生成部は、当該第２パターンデータに基づいて、第１演算パターンデータと異なる第２演算パターンデータを生成してよい。
【００１０】
本発明の第３の形態によると、電子デバイスを試験する試験装置であって、基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、基本パターンデータ及びアルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、基本パターンデータ及びアルゴリズムパターンデータに対する一の演算を行って、演算パターンデータを生成する演算パターン生成部と、演算パターンデータに基づいて試験パターンを出力する試験パターン出力部と、試験パターンを整形する波形整形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備える。
【００１１】
本発明の第４の形態によると、電子デバイスを試験する試験装置であって、第１基本パターンデータ及び第２基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、第１基本パターンデータ及びアルゴリズムパターンデータに対する第１演算により、第１演算パターンデータを生成する第１演算パターン生成部と、第２基本パターンデータ及びアルゴリズムパターンデータに対する第２演算により、第１演算パターンデータと異なる第２演算パターンデータを生成する第２演算パターン生成部と、第１演算パターンデータに基づいて第１試験パターンを出力し、第２演算パターンデータに基づいて、第１試験パターンと異なる第２試験パターンを出力する試験パターン出力部と、試験パターンを整形する波形整形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備える。
【００１２】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。
【００１５】
パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。
【００１６】
波形整形器４０は、試験パターンを受け取り、当該試験パターンを整形する。また、波形整形器４０は、所望のタイミングで受け取った試験パターンを、信号入出力部３０に供給する。
【００１７】
信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。
【００１８】
判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。
【００１９】
図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、メモリ制御部７０、パターン生成部８０、シーケンサ９０、バス制御部１１０、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。
【００２０】
メインメモリ６０は、試験パターンを生成するための試験データを格納する。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割したシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。
【００２１】
バス制御部１１０は、テスタ制御部１５０から、試験データブロックをパターン発生部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を受け取り、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ１１０から読み出すべきかを、メモリ制御部７０に順次指示する。メモリ制御部７０は、バス制御部１１０から受け取った指示に基づいて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。
【００２２】
パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。例えば、シーケンスデータブロックは、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が出力するべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。
【００２３】
また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。
【００２４】
キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。
【００２５】
また、キャプチャ制御部１４０は、一のパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。
【００２６】
また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイルメモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。
【００２７】
図３は、アルゴリズムパターン生成部１２０及びパターン生成部８０の詳細な構成の一例を示す。本実施形態において、アルゴリズムパターン生成部１２０及びパターン生成部８０は、ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成する。また、電子デバイス２００（図１参照）は、メモリと、当該メモリにアクセスするためのアドレス端子及びデータ端子とを備える。電子デバイス２００は、例えば、メモリを内蔵するＡＳＩＣ、又はメモリデバイスであってよい。
【００２８】
アルゴリズムパターン生成部１２０は、シーケンサ９０が生成する開始命令に応じて、アルゴリズムパターンデータを、予め定められたアルゴリズムに基づいて生成する。アルゴリズムパターン生成部１２０は、アドレス端子データ生成部３０２及びデータ端子データ生成部３０４を含む。アドレス端子データ生成部３０２は、電子デバイス２００に与えるべきアドレス信号を示すデータを、アルゴリズムパターンデータの一部として出力する。データ端子データ生成部３０４は、電子デバイス２００に与えるべきデータ信号を示すデータを、アルゴリズムパターンデータの一部として出力する。
【００２９】
パターン生成部８０は、アルゴリズムパターンデータに基づく試験パターンを生成する。パターン生成部８０は、アドレス端子データ生成部３０２から受け取るデータに基づいて生成した試験パターンを電子デバイス２００のアドレス端子に供給し、データ端子データ生成部３０４から受け取るデータに基づいて生成した試験パターンを電子デバイス２００のデータ端子に供給する。
【００３０】
パターン生成部８０は、複数の基本パターンデータ生成部（２０４−１〜２０４−ｎ）、複数の演算パターン生成部（２０２−１〜２０２−ｎ）、及び試験パターン出力部２０６を有する。
【００３１】
基本パターンデータ生成部２０４−１は、メモリ制御部７０を介してメインメモリ６０（図２参照）から受け取るパターンデータに基づいて基本パターンデータを生成し、演算パターン生成部２０２−１に供給する。基本パターンデータ生成部（２０４−２〜２０４−ｎ）のそれぞれは、基本パターンデータ生成部２０４−１と同一又は同様の機能を有するため説明を省略する。ここで、別の実施例においては、一の演算パターン生成部２０２が、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれに、同一の基本パターンデータを供給してもよい。
【００３２】
演算パターン生成部２０２−１は、アルゴリズムパターンデータ、及び基本パターンデータ生成部２０４−１から受け取る基本パターンデータに対する複数種類の演算を行う機能を有し、シーケンサ９０の指示に基づいて選択した演算を行って、演算パターンデータを生成する。本実施形態において、演算パターン生成部２０２−１は、複数種類の演算として、アルゴリズムパターンデータ及び基本パターンデータに対する論理和演算、論理積演算、及び排他論理和演算を行う機能を有する。別の実施例において、演算パターン生成部２０２−１は、アルゴリズムパターンデータに対する反転演算を行う機能を更に有してもよい。演算パターン生成部２０２−１は、アルゴリズムパターンデータが含む一部のデータに基づいて、当該一部のデータと同じビット数を有する演算パターンデータを生成する。演算パターン生成部（２０２−２〜２０２−ｎ）のそれぞれは、演算パターン生成部２０２−１と同一又は同様の機能を有するため、説明を省略する。
【００３３】
ここで、演算パターン生成部２０２−１は、アルゴリズムパターンデータの少なくとも一部である部分データに基づいて、部分データと同じビット数を有する演算パターンデータを生成する。また、演算パターン生成部２０２−２は、演算パターン生成部２０２−１が行う演算と異なる演算を行ことにより、演算パターン生成部２０２−１が受け取る部分データと同一の部分データに基づいて、演算パターン生成部２０２−１が生成する演算パターンデータと異なる演算パターンデータを生成する。
【００３４】
別の実施例において、演算パターン生成部２０２−２は、演算パターン生成部２０２−１が受け取る基本パターンデータと異なる基本パターンデータに基づいて、演算パターン生成部２０２−１が生成する演算パターンデータと異なる演算パターンデータを生成してもよい。この場合、基本パターンデータ生成部２０４−２は、基本パターンデータ生成部２０４−１が生成する基本パターンデータと異なる基本パターンデータを生成する。更には、この場合も、演算パターン生成部２０２−２は、演算パターン生成部２０２−１が行う演算と異なる演算を行って、演算パターンデータを生成してもよい。
【００３５】
試験パターン出力部２０６は、基本パターンデータ生成部（２０４−１〜２０４−ｎ）のそれぞれが生成する演算パターンデータに基づいて試験パターンを生成し、波形整形器４０を介して電子デバイス２００に供給する。この場合、試験パターン出力部２０６は、例えば、基本パターンデータ生成部２０４−１が生成する演算パターンデータに基づく試験パターンを電子デバイス２００の一のデータ端子に供給し、基本パターンデータ生成部２０４−２が生成する演算パターンデータに基づく試験パターンを電子デバイス２００の他のデータ端子に供給してよい。
【００３６】
本実施形態において、演算パターン生成部２０２−１及び演算パターン生成部２０２−２のそれぞれは、アルゴリズムパターンデータが含む同一の部分データに基づいて、互いに異なる演算パターンデータを生成する。このため、本実施形態によれば、ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成することができる。
【００３７】
ここで、本実施形態においては、一のアルゴリズムパターン生成部１２０が複数の演算パターン生成部（２０２−１〜２０２―ｎ）にアルゴリズムパターンデータを供給する。別の実施例においては、複数の演算パターン生成部（２０２−１〜２０２―ｎ）に対応する複数のアルゴリズムパターン生成部１２０を備えてもよい。この場合、複数のアルゴリズムパターン生成部１２０のそれぞれは、同じアルゴリズムパターンデータを生成してよい。この場合も、ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成することができる。
【００３８】
図４は、演算パターン生成部２０２−１の詳細な構成の一例を示す。演算パターン生成部２０２−１は、複数のビット選択部（４０２−１〜４０２−ｍ）、及び複数のビット演算部（４０４−１〜４０４−ｍ）を含む。
【００３９】
ビット選択部４０２−１は、アルゴリズムパターン生成部１２０から受け取るアルゴリズムパターンデータの一のビットをシーケンサ９０の指示に基づいて選択し、選択したビットをビット演算部４０４−１に供給する。ビット選択部（４０２−２〜４０２−ｍ）のそれぞれは、ビット選択部４０２−１と同一又は同様の機能を有するため説明を省略する。
【００４０】
ビット演算部４０４―１は、基本パターンデータ生成部２０４−１から受け取る基本データパターンの一のビットと、ビット選択部４０２−１から受け取るアルゴリズムパターンデータの一のビットに対して演算を行って演算パターンデータの一のビットを生成し、試験パターン出力部２０６に供給する。ビット演算部（４０４−２〜４０４−ｍ）のそれぞれは、ビット演算部４０４−１と同一又は同様の機能を有するため説明を省略する。
【００４１】
ビット演算部４０４−１は、複数の演算器（５０４―１〜５０４−３）、及び演算選択部５０２を含む。演算器（５０４―１〜５０４−３）のそれぞれは、演算パターン生成部２０２−１が有する複数種類の演算機能のそれぞれを有し、基本データパターンの一のビット、及びアルゴリズムパターンデータの一のビットに対して、それぞれ互いに異なる論理演算を行う。本実施形態において、演算器（５０４―１〜５０４−３）は、論理和演算、論理積演算、及び排他論理和演算をそれぞれ行い、演算結果を演算選択部５０２に供給する。
【００４２】
演算選択部５０２は、シーケンサ９０の指示に基づいて、演算器（５０４―１〜５０４−３）からいずれかを選択して、基本データパターンの一のビット、及びアルゴリズムパターンデータの一のビットを供給して演算を行わせる。そして、演算器５０４は、当該演算の結果を、演算パターンデータの一のビットとして試験パターン出力部２０６に供給する。
【００４３】
ここで、ビット演算部４０４−１が、アルゴリズムパターンデータの一のビットとしてアドレス端子データ生成部３０２（図３参照）が生成するデータが含むビットを受け取った場合、ビット演算部４０４−１は、受け取ったビットの値を演算パターンデータの一のビットとして出力する。そして、試験パターン出力部２０６は、当該演算パターンデータの一のビットに基づいて試験パターンの一のビットを生成し、電子デバイス２００のアドレス端子に供給する。これにより、試験パターン出力部２０６が電子デバイス２００のアドレス端子に試験パターンを出力する場合、演算パターン生成部２０２は、アルゴリズムパターンデータの少なくとも一部を演算パターンデータとして試験パターン出力部に供給することができる。
【００４４】
また、この場合、演算選択部５０２は、例えば、シーケンサ９０の指示に基づいて、受け取ったビットの値を演算パターンデータの一のビットとして出力してよい。別の実施例においては、基本パターンデータ生成部２０４−１が予め定められた論理値を出力し、演算器（５０４―１〜５０３―３）のいずれかが、当該予め定められた論理値に基づいて、受け取ったアルゴリズムパターンデータのビットの値を出力してもよい。
【００４５】
一方、ビット演算部４０４−１が、データ端子データ生成部３０４（図３参照）が生成するデータが含むビットを受け取った場合、ビット演算部４０４−１は、演算器（５０４―１〜５０４−３）のいずれかが演算により生成した演算パターンデータの一のビットを出力する。本実施形態によれば、アルゴリズムパターンデータにおけるデータ端子信号に対応するビットに対して、選択的に演算を行うことができる。
【００４６】
図５は、本実施形態に係るパターン生成部８０の動作の一例を示すフローチャートである。最初に、シーケンサ９０は、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれに、複数の演算から一の演算を選択させる（Ｓ１０２）。次に基本パターンデータ生成部（２０４−１〜２０４−ｎ）のそれぞれは、基本パターンデータを生成し（Ｓ１０４）、アルゴリズムパターン生成部１２０は、アルゴリズムパターンデータを生成する（Ｓ１０６）。
【００４７】
次に、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれは、対応する基本パターンデータ生成部２０４から受け取った基本パターンデータ、及びアルゴリズムパターンデータに対して、Ｓ１０２で選択した演算を行って、演算パターンデータを生成して試験パターン出力部２０６に供給する（Ｓ１０８）。そして、試験パターン出力部２０６は、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれから受け取った演算パターンデータに基づいて試験パターンを生成して電子デバイス２００に供給する（Ｓ１１０）。本実施形態において、パターン生成部８０はＳ１１０の次に試験パターンの生成を終了する。別の実施例において、パターン生成部８０は、Ｓ１１０の次に、更に別の試験パターンの生成を開始してもよい。
【００４８】
本実施形態によれば、ビット数の少ないアルゴリズムパターンデータからビット数の多い試験パターンを容易に生成し、ＡＳＩＣの内蔵メモリ等の、ビット数の多い試験パターンが必要な電子デバイスを適切に試験することができる。
【００４９】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
【発明の効果】
上記説明から明らかなように、本発明によればビット数の少ないアルゴリズムパターンデータから多様な試験パターンを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】パターン発生器５０の構成の一例を示す図である。
【図３】アルゴリズムパターン生成部１２０及びパターン生成部８０の詳細な構成の一例を示す図である。
【図４】演算パターン生成部２０２−１の詳細な構成の一例を示す図である。
【図５】パターン生成部８０の動作の一例を示すフローチャートである。
【符号の説明】
１０・・・フェイルメモリ、２０・・・判定部、３０・・・信号入出力部、４０・・・波形整形器、５０・・・パターン発生器、６０・・・メインメモリ、７０・・・メモリ制御部、８０・・・パターン生成部、９０・・・シーケンサ、１００・・・試験装置、１１０・・・バス制御部、１２０・・・アルゴリズムパターン生成部、１３０・・・キャプチャ部、１４０・・・キャプチャ制御部、１５０・・・テスタ制御部、２００・・・電子デバイス、２０２−１〜２０２−ｎ・・・演算パターン生成部、２０４−１〜２０４−ｎ・・・基本パターンデータ生成部、２０６・・・試験パターン出力部２０６、３０２・・・アドレス端子データ生成部３０２、３０４・・・データ端子データ生成部３０４、４０２−１〜４０２−ｍ・・・ビット選択部、４０４−１〜４０４−ｍ・・・ビット演算部、５０２・・・演算選択部５０２、５０４−１〜５０４−３・・・演算器、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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