(57)【要約】      （修正有）【課題】高温の熱処理工程で相変化が発生しない程度の低い界面エネルギーを有するエピタキシャルＣ４９−ＴｉＳｉ2層をシリコン層上に形成することによって、ＴｉＳｉ2層の凝集及びグルービング現象を防止してシリコン層と金属層とのコンタクト抵抗及びリーク電流を減少させることができる半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、シリコン層２０１と、シリコン層２０１上に形成され、シリコン層２０１の一部が露出されるようにコンタクトホールがオープンされた絶縁膜２０２と、コンタクトホール内のシリコン層２０１上にエピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド層２０３と、チタニウムシリサイド層２０３の上に形成された金属層２０４とを備えている。【選択図】  図２Ａ
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【特許請求の範囲】
【請求項１】
シリコン層と、
該シリコン層上に形成され、該シリコン層の一部が露出するようにコンタクトホールがオープンされた絶縁膜と、
前記コンタクトホール内の前記シリコン層上にエピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド層と、
該チタニウムシリサイド層の上に形成された金属層とを備えていることを特徴とする半導体素子。
【請求項２】
前記金属層が、前記シリコン層との原子拡散防止のため、前記チタニウムシリサイド層と接する部位にＴｉＮのバリア金属を備えていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記シリコン層と前記チタニウムシリサイド層とが、
（０６０）［００１］ＴｉＳｉ2／／（００２）［１１０］Ｓｉ
の方位関係を有することを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記シリコン層が、シリコン基板であることを特徴とする請求項１または２に記載の半導体素子。
【請求項５】
前記金属層が、ビットライン用金属層、キャパシタ電極用金属層、コンタクトプラグ用金属層、及び内部接続配線用金属層からなる群の中の一つであることを特徴とする請求項１または２に記載の半導体素子。
【請求項６】
シリコン基板と、
該シリコン基板に局部的に形成されてフィールド領域及びアクティブ領域を画定する素子分離膜と、
前記アクティブ領域に形成され、ゲート電極及びソース／ドレイン拡散領域を備えるＭＯＳトランジスタと、
前記ソース／ドレイン拡散領域上にエピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド層と
を備えていることを特徴とする半導体素子。
【請求項７】
前記シリコン基板と前記チタニウムシリサイド層とが、
（０６０）［００１］ＴｉＳｉ2／／（００２）［１１０］Ｓｉ
の方位関係を有することを特徴とする請求項６に記載の半導体素子。
【請求項８】
所定の工程が完了したシリコン基板を用意する第１ステップと、
前記シリコン基板の表面を窒素を含むガス雰囲気でプラズマ処理する第２ステップと、
前記プラズマ処理されたシリコン基板上にチタニウムをＰＶＤ法により蒸着する第３ステップと、
熱処理を行って前記シリコン基板と前記チタニウム層とを反応させて、Ｃ４９相のチタニウムシリサイド層をエピタキシャル成長で形成する第４ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項９】
前記プラズマ処理が、Ｎ2プラズマ処理またはＮＨ3プラズマ処理により行われることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記プラズマ処理が、４００〜４５０℃の温度、４００〜６６７Ｐａ（３〜５Ｔｏｒｒ）の圧力、及び４００〜５００Ｗのパワーの条件下で、３０〜６０秒間行われることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記ＰＶＤ法が、ＩＭＰ（Ion Metal Plasma）法であることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記熱処理が、窒素雰囲気下で前記チタニウム層の表面にＴｉＮ層を形成する処理であることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１３】
前記熱処理が、急速熱処理または炉アニール処理であることを特徴とする請求項８または１２に記載の半導体素子の製造方法。
【請求項１４】
前記熱処理が、
６７０〜８５０℃の温度で２０〜３０秒間急速熱処理する第５ステップと、
８５０〜９００℃の温度で２０〜３０秒間急速熱処理する第６ステップと
を含むことを特徴とする請求項８または１２に記載の半導体素子の製造方法。
【請求項１５】
前記プラズマ処理の前に前記シリコン基板を洗浄する第７ステップをさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１６】
前記洗浄が、ＢＯＥ若しくはＨＦを用いた湿式洗浄、またはＮＦ3を用いた乾式洗浄で行われることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
シリコン基板にフィールド領域及びアクティブ領域を画定するための素子分離膜を形成する第１ステップと、
前記アクティブ領域にゲート電極及びソース／ドレイン拡散領域を備えたトランジスタを形成する第２ステップと、
前記ソース／ドレイン拡散領域を窒素を含むガス雰囲気でプラズマ処理する第３ステップと、
前記プラズマ処理された前記ソース／ドレイン拡散領域上にチタニウムをＰＶＤ法により蒸着してチタニウム層を形成する第４ステップと、
熱処理を行って前記シリコン基板と前記チタニウム層とを反応させ、エピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド層を形成する第５ステップと、
前記熱処理で非反応の前記チタニウム層を除去する第６ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１８】
前記プラズマ処理が、Ｎ2プラズマ処理またはＮＨ3プラズマ処理であることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記プラズマ処理が、４００〜４５０℃の温度、４００〜６６７Ｐａ（３〜５Ｔｏｒｒ）の圧力、及び４００〜５００Ｗのパワーの条件下で、３０〜６０秒間行われることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記熱処理が、
６７０〜８５０℃の温度で２０〜３０秒間急速熱処理する第７ステップと、
８５０〜９００℃の温度で２０〜３０秒間急速熱処理する第８ステップと
を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項２１】
前記プラズマ処理の前に前記ソース／ドレイン拡散領域のシリコン基板を、ＢＯＥ若しくはＨＦを用いた湿式洗浄、又はＮＦ3を用いた乾式洗浄する第９ステップをさらに含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項２２】
所定の工程が完了したシリコン基板を用意する第１ステップと、
チタニウムソースガス及び還元ガスをフローさせて前記シリコン基板との表面反応及び気相反応を利用したＣＶＤ法によりＣ４９相のチタニウムシリサイド層をエピタキシャル成長させる第２ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２３】
前記ＣＶＤ法が、ＴｉＣｌ4／Ｈ2蒸着ガスを用いることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記ＣＶＤ法が、ＴｉＣ１4／Ｈ2／ＳｉＨ4蒸着ガスを用いることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２５】
前記ＣＶＤ法が、ＴｉＣ１4／ＳｉＨ4蒸着ガスを用いることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２６】
前記ＣＶＤ法が、５５０〜８００℃の温度、１３３〜２６７０Ｐａ（１〜２０Ｔｏｒｒ）の圧力、及び２００〜８００Ｗのプラズマパワーで行われるＰＥＣＶＤ蒸着法であることを特徴とする請求項２３ないし２５のいずれかの項に記載の半導体素子の製造方法。
【請求項２７】
前記ＣＶＤ法を行う前に、前記シリコン基板を、ＢＯＥ若しくはＨＦを用いた湿式洗浄、又はＮＦ3を用いた乾式洗浄する第３ステップをさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２８】
所定の工程が完了したシリコン基板を原子層堆積のためのチャンバーにローディングする第１ステップと、
前記チャンバー内にチタニウムソースガスをフローさせる第２ステップと、
前記チャンバーをパージする第３ステップと、
前記チャンバー内に還元ガスをフローさせる第４ステップと、
前記チャンバーを再びパージする第５ステップとを含み、
前記第２ステップから第５ステップまでを複数回繰り返し、前記シリコン基板上に原子層堆積法によりＣ４９相のチタニウムシリサイド層をエピタキシャル成長で形成することを特徴とする半導体素子の製造方法。
【請求項２９】
前記チタニウムソースガスが、ＴｉＣ１4を含み、
前記還元ガスが、Ｈ2またはＳｉＨ4を含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
【請求項３０】
前記原子層堆積法が、４００〜７００℃の温度、及び１３．３〜１３３０Ｐａ（０．１〜１０Ｔｏｒｒ）の圧力の条件下で行われることを特徴とする請求項２８に記載の半導体素子の製造方法。
【請求項３１】
前記原子層堆積法が、プラズマを用いることを特徴とする請求項２８に記載の半導体素子の製造方法。
【請求項３２】
前記原子層堆積法を行う前に、前記シリコン基板を、ＢＯＥ若しくはＨＦを用いた湿式洗浄、又はＮＦ3を用いた乾式洗浄する第６ステップをさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、特に、相互コンタクトするシリコン層と金属層との間に表面及び界面エネルギーが低いエピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド（以下、「Ｃ４９−ＴｉＳｉ2」と記す）層を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子の性能向上のためにビットラインやキャパシタ電極に金属を用いるが、この場合コンタクト抵抗減少のためにシリコン基板（またはシリコン層）と金属とのコンタクト部分にＴｉＳｉ2を形成している。
【０００３】
従来技術により形成されたＴｉＳｉ2は、多結晶（Polycrystalline）構造を有し、ＢＰＳＧ（Boro-Phospho-Silicate-Glass）フローやキャパシタ形成工程のような後続の高温処理工程によって、Ｃ４９−ＴｉＳｉ2がＣ５４相のＴｉＳｉ2（以下「Ｃ５４−ＴｉＳｉ2」と記す）に相変化する。これにより凝集（Agglomeration）及びグルービング（Grooving）現象が発生し、これによるリーク電流の発生などにより素子の特性が悪くなる。
【０００４】
図１ＡはＴｉＳｉ2層が形成された従来技術に係る半導体素子の構造を示す断面図であり、図１Ｂは従来技術に係るＴｉＳｉ2層の形成工程を示すフローチャートである。
【０００５】
図１Ａ及び図１Ｂを参照すると、所定の工程が完了したシリコン基板（またはシリコン層）１０１を用意した後（ステップＳ１０１）、シリコン基板１０１上にチタニウム（Ｔｉ）を物理蒸着（ＰＶＤ；Physical Vapor Deposition）法により蒸着する（ステップＳ１Ｏ２）。
【０００６】
次いで、窒素（Ｎ2）雰囲気で急速熱処理（ＲＴＰ；Rapid Thermal Process）を実施する（ステップＳ１０３）。これによって蒸着されたＴｉは、シリコンとの界面からシリサイド化されてＴｉＳｉ2１０２となり、蒸着されたＴｉの表面側にはＴｉＮ１０３が形成される。次いで、ＴｉＮ１０３上に、ビットライン用、キャパシタのストレージノード用、内部接続配線（Interconnection line）用、またはコンタクトプラグ用のアルミニウム（Ａｌ）またはタングステン（Ｗ）などの金属層１０３を形成する（ステップＳ１０４）。
【０００７】
この場合、急速熱処理は１ステップまたは２ステップで行われるが、急速熱処理の温度及びＴｉの厚さによって、ＴｉＳｉ2１０２はＣ４９相またはＣ５４相になる。蒸着時にＣ４９−ＴｉＳｉ2になったとしても、Ｃ４９−ＴｉＳｉ2は、例えばＢＰＳＧフロー、キャパシタ熱処理のような後続の高温熱処理工程時に、熱力学的に安定なＣ５４−ＴｉＳｉ2に相変化する。
【０００８】
しかし、Ｃ５４−ＴｉＳｉ2はＣ４９−ＴｉＳｉ2に比べて相対的にシリコン層との界面エネルギーが高いので、後続の高温熱処理工程時にＣ５４−ＴｉＳｉ2の新しい核生成と粒界成長（Grain growth）によりＴｉＳｉ2の凝集が生じ、この凝集はコンタクト抵抗とリーク電流とを増大させる原因になる。
【０００９】
また、Ｃ５４−ＴｉＳｉ2では、熱力学的エネルギーを低くするために、結晶粒界面積が減少するグルービング（Grooving）現象が発生し、この過程においてＣ５４−ＴｉＳｉ2の厚さがより不均一となって粗さが増加し、やはりコンタクト抵抗とリーク電流とを増大させる原因になる。
【００１０】
したがって、ＴｉＳｉ2層及びＳｉ層の接合部のコンタクト抵抗とリーク電流とを低く維持するためには、後続の熱処理工程中でもさらなる相変化及び凝集現象が生じない優れた熱安定性を有するＴｉＳｉ2を形成することが重要であり、これにはＴｉＳｉ2層及びＳｉ層間の界面エネルギーが低いＴｉＳｉ2層を形成することが有効な方法といえる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、高温の熱処理工程で相変化が発生しない程度の低い界面エネルギーを有するＣ４９−ＴｉＳｉ2層をシリコン上にエピタキシャル成長で形成する（以下、形成されたこの層をエピタキシャルＣ４９−ＴｉＳｉ2層と記す）ことによって、ＴｉＳｉ2層の凝集及びグルービング現象を防止してシリコン層と金属層とのコンタクト抵抗及びリーク電流を減少させることが可能な半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明に係るエピタキシャルＣ４９相のチタニウムシリサイド層を有する半導体素子（１）は、シリコン層と、該シリコン層上に形成され、該シリコン層の一部が露出されるようにコンタクトホールがオープンされた絶縁膜と、前記コンタクトホール内の前記シリコン層上にエピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド層と、該チタニウムシリサイド層の上に形成された金属層とを備えていることを特徴としている。
【００１３】
また、本発明に係るエピタキシャルＣ４９相のチタニウムシリサイド層を有する半導体素子（２）は、シリコン基板と、該シリコン基板に局部的に形成されてフィールド領域及びアクティブ領域を画定する素子分離膜と、前記アクティブ領域に形成され、ゲート電極及びソース／ドレイン拡散領域を備えているＭＯＳトランジスタと、前記ソース／ドレイン拡散領域上にエピタキシャル成長で形成されたＣ４９相のチタニウムシリサイド層とを備えていることを特徴としている。
【００１４】
また、本発明に係るエピタキシャルＣ４９相のチタニウムシリサイド層を有する半導体素子の製造方法（１）は、所定の工程が完了したシリコン基板を用意する第１ステップと、前記シリコン基板の表面を窒素を含むガス雰囲気でプラズマ処理する第２ステップと、前記プラズマ処理されたシリコン基板上にチタニウムをＰＶＤ法により蒸着する第３ステップと、熱処理を行って前記シリコン基板と前記チタニウム層とを反応させて、Ｃ４９相のチタニウムシリサイド層をエピタキシャル成長で形成する第４ステップとを含むことを特徴としている。
【００１５】
また、本発明に係るエピタキシャルＣ４９相のチタニウムシリサイド層を有する半導体素子の製造方法（２）は、シリコン基板にフィールド領域及びアクティブ領域を画定するための素子分離膜を形成する第１ステップと、前記アクティブ領域にソース／ドレイン拡散領域を含むトランジスタを形成する第２ステップと、前記ソース／ドレイン拡散領域を窒素を含むガス雰囲気でプラズマ処理する第３ステップと、前記プラズマ処理された前記ソース／ドレイン拡散領域上にチタニウムをＰＶＤ法により蒸着してチタニウム層を形成する第４ステップと、熱処理を行って前記シリコン基板と前記チタニウム層とを反応させ、Ｃ４９相のチタニウムシリサイド層をエピタキシャル成長で形成する第５ステップと、前記熱処理で非反応の前記チタニウム層を除去する第６ステップとを含むことを特徴としている。
【００１６】
また、本発明に係るエピタキシャルＣ４９相のチタニウムシリサイド層を有する半導体素子の製造方法（３）は、所定の工程が完了したシリコン基板を用意する第１ステップと、チタニウムソースガス及び還元ガスをフローさせて前記シリコン基板との表面反応及び気相反応を利用した ＣＶＤ法によりＣ４９相のチタニウムシリサイド層をエピタキシャル成長させる第２ステップとを含むことを特徴としている。
【００１７】
また、本発明に係るエピタキシャルＣ４９相のチタニウムシリサイド層を有する半導体素子の製造方法（４）は、所定の工程が完了したシリコン基板を原子層堆積のためのチャンバーにローディングする第１ステップと、前記チャンバー内にチタニウムソースガスをフローさせる第２ステップと、前記チャンバーをパージする第３ステップと、前記チャンバー内に還元ガスをフローさせる第４ステップと、前記チャンバーを再びパージする第５ステップとを含み、前記第２ステップから第５ステップまでを複数回繰り返し、前記シリコン基板上に原子層堆積によりＣ４９相のチタニウムシリサイド層をエピタキシャル成長で形成することを特徴としている。
【発明の効果】
【００１８】
上述した本発明は、高温の熱処理工程で相変化が生じない程度の低い界面エネルギーを有するＣ４９−ＴｉＳｉ2層をシリコン層上にエピタキシャルで形成することによって、ＴｉＳｉ2層の凝集及びグルービング現象を防止でき、シリコン層と金属層とのコンタクト抵抗及びリーク電流を減少させるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の最も好ましい実施の形態を、添付する図面を参照しながら説明する。
【００２０】
図２Ａ及び図２Ｂは、本発明の実施の形態に係るエピタキシャルＣ４９−ＴｉＳｉ2層が形成された半導体素子の構造を概略的に示す断面図である。
【００２１】
図２Ａは、絶縁膜がオープンされて形成されたコシタクトホールを介して金属層がシリコン基板にコンタクトする場合の素子構造を示す断面図である。ＤＲＡＭなどの半導体素子ではビットラインコンタクト、キャパシタのストレージノードコンタクト、内部接続配線のコンタクト、及びコンタクトプラグなどの構造がこれに該当する。
【００２２】
図２Ａを参照すると、シリコン基板（または単結晶シリコン層）２０１が露出するように絶縁膜２０２にコンタクトホールがオープンされた状態において、シリコン基板２０１上にエピタキシャルＣ４９−ＴｉＳｉ2層２０３が形成され、その上に金属層２０４が形成されている。金属層２０４にはアルミニウムまたはタングステンなどを使用することができ、金属層２０４は、シリコン基板２０１と金属層２０４との相互間の原子拡散防止のために、エピタキシャルＣ４９−ＴｉＳｉ2層２０３との界面側に、例えばＴｉＮ層のようなバリア金属（barrier metal）をさらに備えていてもよい。
【００２３】
図２Ｂは、エピタキシャルＣ４９−ＴｉＳｉ2層がサリサイド（Self-aligned Silicide）層として形成された場合の半導体素子の構造を示す断面図である。フィールド絶縁膜（ＦＯＸ）２５２によりフィールド領域とアクティブ領域とが画定されており、シリコン基板２５１のアクティブ領域に、ゲート２５３及びソース／ドレイン拡散領域２５４から構成されるＭＯＳトランジスタが形成され、シリコン基板２５１のソース／ドレイン拡散領域２５４上に、エピタキシャルＣ４９−ＴｉＳｉ2層２５５がサリサイド層として形成されている。
【００２４】
前記図２Ａ及び図２Ｂの構造において、エピタキシャルＣ４９−ＴｉＳｉ2層２０３、２５５は、（０６０）面を有するが、Ｃ４９−ＴｉＳｉ2層２０３、２５５の（０６０）面の格子定数はＳｉの（１００）面の格子定数とほぼ一致するため、（１００）面を有するシリコン（Ｓｉ）基板上にＣ４９−ＴｉＳｉ2の（０６０）面が形成される場合、エネルギー的に安定な半整合エピタキシャル（semi-matched epitaxial）成長が生じるようになる。
【００２５】
エピタキシャルＣ４９−ＴｉＳｉ2層２０３、２０５は、シリコン基板２０１、２５１と半整合界面（semi-matched interface）を形成し、ミスフィット転位（misfit dislocation）を形成することによって、シリコン基板２０１、２５１とエピタキシャルＣ４９−ＴｉＳｉ2層２０３、２０５との間の界面での変形エネルギーを最小化する。一般的なＣ４９−ＴｉＳｉ2において、Ｃ５４−ＴｉＳｉ2への相変化時、Ｃ５４相の核は結晶境界（grain boundary）の高いエネルギー地域で形成されるが、エピタキシャル成長で形成されたＴｉＳｉ2２０３、２０５は結晶境界が存在せずシリコン基板２０１、２５１との界面のみ存在する。シリコン基板２０１、２５１とエピタキシャルＣ４９−ＴｉＳｉ2層２０３、２０５との界面は半整合を形成することによって最小のエネルギーを有するため、一般的な多結晶構造のＣ４９−ＴｉＳｉ2に比べてＣ５４相の核生成が生じ難い。したがって、後続の熱処理工程時にＣ４９−ＴｉＳｉ2からエピタキシャルＣ５４−ＴｉＳｉ2への相変化や、Ｃ５４−ＴｉＳｉ2の核生成及び成長によるＴｉＳｉ2層の凝集及びグルービングが発生しない。よって、シリコン層と金属層との間のコンタクト抵抗の改善及びリーク電流の減少を実現することができる。
【００２６】
以下では、本発明の実施の形態に係るシリコン基板（またはシリコン層）にエピタキシャルＣ４９−ＴｉＳｉ2を形成する方法について説明するが、実質的にＤＲＡＭなどの半導体メモリ素子においてもエピタキシャルＣ４９−ＴｉＳｉ2が応用され得る。
【００２７】
本発明の実施の形態に係るエピタキシャルＣ４９−ＴｉＳｉ2の形成方法には、物理蒸着（ＰＶＤ；Physical Vapor Deposition）法、化学気相成長（ＣＶＤ；Chemical Vapor Deposition）法及び原子層堆積（ＡＬＤ；atomic layer deposition）法の方法が全て使用可能である。
【００２８】
図３Ａないし図３Ｅは、本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す半導体構造の断面図であって、サリサイドエ程での応用を示すものである。
【００２９】
まず、図３Ａに示すように、シリコン基板３０１に素子分離膜（ＦＯＸ）３０２を形成してフィールド領域と活性領域とを画定した後、シリコン基板３０１の活性領域にゲート絶縁膜３０３、ゲート電極３０４、ゲート電極３０４の上面及び側面を覆う絶縁膜３０５、ソース／ドレイン拡散領域３０６を形成して通常のＭＯＳトランジスタ構造を形成する。
【００３０】
次いで、図３Ｂに示すように、ＢＯＥ（Buffered Oxide Etchant）またはＨＦ（Hydrofluoric Acid）を用いた湿式洗浄やＮＦ3を用いた乾式洗浄によって、ソース／ドレイン拡散領域３０６上方の表面を洗浄した後、４００〜４５０℃の温度、４００〜６６７Ｐａ（３〜５Ｔｏｒｒ）の圧力、及び４００〜５００Ｗのパワーの条件下で、３０〜６０秒間Ｎ2プラズマ処理、またはＮＨ3プラズマ処理を行ってソース／ドレイン拡散領域３０６の表面上に窒素トラップ層（Ｎ2 trapped Layer）３０７を形成する。窒素トラップ層３０７は、窒素イオンが、シリコン（Ｓｉ）の空格子（Vacancy Site）（シリコンはダイアモンドのようなキュービック構造であって、０、３／４、１／４の位置に空格子が存在する）に侵入してトラップされることによって形成される。
【００３１】
次いで、図３Ｃに示すように、窒素トラップ層３０７を含むＭＯＳトランジスタ構造全面上に、ＰＶＤ法の一種であるＩＭＰ（Ion Metal Plasma）法を利用して、チタニウム層（Ｔｉ）３０８を５〜３０ｎｍ（５０〜３００Å）の厚さに蒸着する。
【００３２】
次いで、図３Ｄに示すように、シリサイド化のための急速熱処理（ＲＴＰ；Rapid Thermal Process）を実施してエピタキシャルＣ４９−ＴｉＳｉ2層３０９を形成する。この急速熱処理は、１つのステップ、または２つのステップで実施でき、２つのステップで実施する場合、第１ステップは６７０〜８５０℃で２０〜３０秒間実施し、第２ステップは８５０〜９００℃で２０〜３０秒間実施する。
【００３３】
本発明では窒素トラップ層３０７の形成後、シリサイド化を行うため、窒素トラップ層３０７がシリコンとチタニウムの拡散を防止してシリサイドの形成速度を遅延させる。すなわち、プラズマ工程の際、窒素とシリコン基板３０１との反応により窒素がＳｉに吸着されて不安定なＳｉＮx層が形成されること、または、Ｔｉ蒸着の際、Ｔｉと窒素との反応により不安定なＴｉＮx層が形成されることによって、ＳｉとＴｉの相互拡散を抑制することができ、シリサイド反応を抑制することができる。その結果、シリサイド化が非常に遅くシリコン基板（ソース／ドレイン拡散領域）で行われるため、シリサイド化時にエネルギー的に最も安定なエピタキシャル成長をするようになる。
【００３４】
最後に、図３Ｅは、未反応チタニウムを除去した後の、サリサイド工程が適用されたＭＯＳトランジスタの製造工程を完了した状態を示す。
【００３５】
図４Ａないし図４Ｅは、本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図であって、ビットライン金属、キャパシタの金属電極、プラグ用金属または内部接続配線用金属などの金属コンタクトエ程での応用を示すものである。
【００３６】
まず、図４Ａに示すように、シリコン基板（またはシリコン層）４０１上の絶縁膜４０２をエッチングしてシリコン基板４０１の一部が露出されるようにコンタクトホール４０３を形成する。絶縁膜４０２は、単層または多層の積層絶縁膜である。
【００３７】
次いで、図４Ｂに示すように、ＢＯＥまたはＨＦを用いた湿式洗浄や、ＮＦ3を用いた乾式洗浄によって、露出されたシリコン基板４０１を洗浄した後、４００〜５００Ｗのパワーで３０〜６０秒間Ｎ2プラズマ処理、またはＮＨ3プラズマ処理を実施し、シリコン基板４０１の表面上に窒素トラップ層４０４を形成する。
【００３８】
次いで、図４Ｃに示すように、窒素トラップ層４０４上に、例えばＩＭＰ法のようなＰＶＤ法で、チタニウム層４０５を５〜３０ｎｍ（５０〜３００Å）の厚さに蒸着する。
【００３９】
次いで、図４Ｄに示すように、窒素雰囲気で急速熱処理を行うと、窒素トラップ層４０４とシリコン基板４０１との界面にはシリサイド化によリエピタキシャルＣ４９−ＴｉＳｉ2層４０６が形成され、チタニウム層４０５の表面にはチタニウム窒化膜（ＴｉＮ）４０７が形成される。チタニウム窒化膜４０７は、後の工程で蒸着する金属層とシリコン基板４０１との間における相互の原子拡散の防止及び抑制のためのバリアの役割をする。
【００４０】
ここで、急速熱処理は１つのステップ、または２つのステップにより実施でき、２つのステップにより実施する場合、第１ステップは６７０〜８５０℃で２０〜３０秒間実施し、第２ステップは８５０〜９００℃で２０〜３０秒間実施する。
【００４１】
最後に、図４Ｅには、コンタクトホール４０３内に金属層４０８を埋め込んだ状態を示す。金属層４０８はビットライン、キャパシタの電極、プラグ、または内部接続配線として使用される。
【００４２】
このように図４Ａないし図４Ｅに示した実施の形態では、窒素トラップ層４０４を形成した後、ＰＶＤ法によりチタニウムを蒸着し、シリサイド化を行うので、シリコンとチタニウムとの拡散を抑制してシリサイド化を遅くすることができ、よってシリサイド化時にエネルギー的に最も安定したエピタキシャルＣ４９−ＴｉＳｉ2層４０６を形成でき、かつ急速熱処理によるシリサイド化時にバリア金属のチタニウム窒化膜（ＴｉＮ）４０７をも形成できる。
【００４３】
図５は、図１Ｂと対比して、本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示すフローチャートであり、上述した実施の形態で説明した工程を簡略に示すものである。
【００４４】
図５を参照すると、本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法は、所定の工程が完了したシリコン基板（またはシリコン層）を用意するステップＳ５０１と、シリコン基板の表面を窒素を含むガス雰囲気でプラズマ処理するステップＳ５０２と、窒素プラズマ処理されたシリコン基板上にチタニウムをＰＶＤ法により蒸着するステップＳ５０３と、熱処理を行ってエピタキシャルＣ４９−ＴｉＳｉ2層を形成するステップＳ５０４とからなる。ここで、熱処理は上述した実施の形態では急速熱処理のみを説明したが、炉アニール（Furnace annea1）処理も可能であり、熱処理時に窒素雰囲気を維持するか否かによってバリア金属ＴｉＮの形成如何が決まる。
【００４５】
図６、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、及び図９は、各々本発明に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法で形成された試料を分析した実験データである。試料は、（００１）面のシリコン基板の表面を洗浄して自然酸化膜を除去し、ＲＦ電圧４１０ＷでＮ2プラズマ処理を行ってシリコン表面にＮ2を吸着させた後、ＴｉをＩＭＰ法で２０ｎｍの厚さに蒸着し、６７０℃と８５０℃とで各々２０秒間Ｎ2ＲＴＰ処理してシリサイドを生成させたものである。
【００４６】
まず、図６は、Ｔｉ蒸着前にＮ2プラズマ処理を３０秒間実施した場合（Ｂ）と６０秒間実施した場合（Ｃ）、及びＮ2プラズマ処理を実施しなかった場合（Ａ）に対してＸＲＤ（X-ray diffractometric）分析を行った結果を示すグラフである。図６を参照すると、Ｎ2プラズマ処理を実施しなかった場合（Ａ）、Ｃ５４−ＴｉＳｉ2の（３１１）面及びＴｉＮのピークが観察されたが、Ｎ2プラズマ処理を実施した場合（Ｂ、Ｃ）には、Ｃ４９−ＴｉＳｉ2の（０６０）面とＴｉＮ（１１１）面のピークが高い強度を示している。
【００４７】
これにより、Ｎ2プラズマ処理によるシリコン基板の表面状態の変化がＴｉＳｉ2相の形成と相変化に大きく影響を与えていることがわかる。
【００４８】
図７Ａは、Ｎ2プラズマ処理を実施しなかった試料において形成されたＴｉＳｉ2層の相の微細構造を、ＴＥＭ（Transmission Electron Microscopy）で観測した結果である。また、図７Ｂは、６０秒間Ｎ2プラズマ処理を実施した試料において形成されたＴｉＳｉ2層の相の微細構造を、ＴＥＭで観測した結果である。
【００４９】
図７Ａを参照すると、Ｎ2プラズマ処理をしなかった場合において、Ｃ５４相の層とＴｉＮ（ＸＲＤ結果参考）層が各々１５〜３０ｎｍ、１０ｎｍの厚さで形成されており、結晶粒界グルービング（grooving）現象が観察できる。これに対し、図７Ｂを参照すると、Ｎ2プラズマ処理を６０秒間行なった場合には、連続的なＴｉＳｉ2層が形成されずシリコン基板の内部に島（island）が形成されており、ＴｉＮ層もＮ2プラズマ処理をしない場合に比べて２倍程度厚く形成されている。電子回折パターンから、この島はＣ４９相の中にある構造であることが確認された。島によっては数度傾いたものもあるが、基本的にＴｉＳｉ2島の（０６０）面がＳｉの（００２）面と平行であるエピタキシャル成長関係を有することが確認され、これはＸＲＤの結果とも一致することが分かる。即ち、シリコン基板とＴｉＳｉ2島の方位関係は、
（０６０）［００１］ＴｉＳｉ2／／（００２）［１１０］Ｓｉ
である。
【００５０】
図８Ａ及び図８Ｂは、ＴｉＳｉ2層とシリコン基板との間の界面を示すＨＲＴＥＭ（High Resolution Transmission Electron Microscopy）の顕微鏡写真であって、図８ＡはＮ2プラズマ処理を行わなかった場合の結果であり、図８ＢはＮ2プラズマ処理を６０秒間行なった場合の結果である。図８Ａに示したように、ランダム（random）な方位関係の下にＴｉＳｉ2層が形成された場合、ＴｉＳｉ2層とシリコン基板の界面には、シリコン基板及びＴｉＳｉ2の格子の重なりによるコントラストであるモアレ縞（Moire fringe）（Ｂ領域）が観察される。Ｓｉ及びＴｉＳｉ2の界面の大部分ではモアレ縞が観察される。しかし、結晶境界（Grain Boundary）を挟んで反対側のＡ領域では格子変形によるコントラストが観察される。
【００５１】
これに対し、Ｎ2プラズマ処理を行った場合の結果を示す図８Ｂでは、周期的なミスフィット界面転位（Misfit Dislocation）が観察される。この転位は、エピタキシャル成長時において、シリコン基板のＳｉとＴｉＳｉ2層との間の格子定数の差による界面の変形エネルギーを減少させるために形成される。
【００５２】
図９は、後続の急速熱処理温度によるＴｉＳｉ2層の構造変化を示すＸＲＤ分析グラフである。一般的に、シリコン基板のＣ４９相はランダムな方向（主に（１３１）、（０６０）面の優先方位）を有しているので、Ｃ５４相への相変化の挙動を直接観察できない。しかし、Ｎ2プラズマ処理により形成されたＣ４９相は、（０６０）面の優先方向のみを有しているため、例えばＲＴＰのような後続の熱処理過程を経ると、Ｃ５４相に相変化する。その挙動を直接観察しようと、９００℃、１０００℃、１０５０℃、及び１１００℃で、２０秒間Ｎ2雰囲気下で熱処理を行った。図９に示したＸＲＤ分析結果から、後続の熱処理工程である１０００℃でのＲＴＰ処理が行われた試料からＣ５４相のピークが観察され始め、ＲＴＰ温度が１０５０℃となると、Ｃ４９相がＣ５４相とＴｉＮ層とに相変化して消滅し、ＲＴＰ温度が１１００℃となると、Ｃ５４相が全て分解してＴｉＮ層が形成されてＴｉＮ層のみが存在することが分かる。結局、１０００℃までの熱処理では、エピタキシャルＣ４９−ＴｉＳｉ2層が相変化せずに存在することが分かり、本発明に係るエピタキシャルＣ４９−ＴｉＳｉ2層では後続の熱処理工程による凝集及びグルービング現象が抑制されることが分かる。
【００５３】
図１０は、本発明に係るＣＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。本発明に係るＣＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法は、上述したサリサイド形成及びコンタクトホール内の形成などに応用可能であるが、本実施の形態では、簡略にシリコン基板上にエピタキシャルＣ４９−ＴｉＳｉ2層をＰＥＣＶＤ（Plasma enhanced CVD）法により形成する場合を示す。
【００５４】
図１０を参照すると、所定の工程が完了されたシリコン基板（またはシリコン層）１００１を用意した後、ＢＯＥまたはＨＦを用いた湿式洗浄や、ＮＦ3を用いた乾式洗浄によってシリコン基板１００１を洗浄する。
【００５５】
次いで、チタニウムソースガスとしてのＴｉＣ１4と、還元ガスとしてのＨ2を共にフローさせ、シリコン基板１００１と反応させてエピタキシャルＣ４９−ＴｉＳｉ2層１００２を形成する。ＣＶＤ蒸着は、５５０〜８００℃の温度、１３３〜２６７０Ｐａ（１〜２０Ｔｏｒｒ）の圧力、及び２００〜８００Ｗのプラズマパワーで実施する。一方、蒸着ガスとしては、上述したようにＴｉＣ１4とＨ2との混合ガス（以下、ＴｉＣ１4／Ｈ2と記す）を使用しても、これにシリコンソースガス及び還元ガスの役割をするＳｉＨ4ガスをさらに付加してもよい。即ち、ＴｉＣｌ4／Ｈ2／ＳｉＨ4、またはＴｉＣ１4／ＳｉＨ4を蒸着ガスとして使用してもよい。
【００５６】
図１１Ａは、ＴｉＣ１4／Ｈ2蒸着ガス、６５０℃の蒸着温度、６６７Ｐａ（５Ｔｏｒｒ）の蒸着圧力条件でＣＶＤ蒸着されたエピタキシャルＣ４９−ＴｉＳｉ2層のＨＲＴＥＭ顕微鏡写真であり、図１１Ｂは同じ条件下で形成されたエピタキシャルＣ４９−ＴｉＳｉ2層のＴＥＭの観測結果である。
【００５７】
図１１Ａを参照すると、シリコン基板（Si-sub）とＣ４９−ＴｉＳｉ2層との間にはミスフィット転位（Misfit Dislocation）が形成され、Ｃ４９−ＴｉＳｉ2層には結晶境界が存在しないことが分かる。したがって、シリコンとＴｉＳｉ2との間の界面は、半整合を形成することによって、最小の変形エネルギーを有するので、後続の高温熱処理工程でもエピタキシャルＣ４９−ＴｉＳｉ2層はＣ５４相に相変化せず、またＴｉＳｉ2の凝集及びグルービング現象が発生しない。
【００５８】
また、図１１Ｂを参照すると、ＴｉＳｉ2層では、ＣＶＤ蒸着と同時に（０６０）面の大部分がＣ４９相を形成し、一部は未反応Ｔｉ相を形成しているが、未反応Ｔｉ相も後続の熱処理工程を経ると全てＣ４９相に相変化する。この場合、既存のＣ４９相はＣ５４相に相変化しない。
【００５９】
図１２は、後続の急速熱処理の経過に応じた、ＣＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の構造変化を示すグラフである。図１２では、最下段のグラフ（AS DEP）が急速熱処理前の分析結果を示し、時間経過に伴って分析結果のグラフを上方に配置した。図１２に示すように、８００℃の熱処理でもエピタキシャルＣ４９−ＴｉＳｉ2層は存在し、Ｃ５４−ＴｉＳｉ2層は存在しないことが分かる。
【００６０】
結局、本発明に係るＣＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層は、後続の急速熱処理工程において８００℃まで相変化せず安定な状態で存在することが分かる。
【００６１】
図１３Ａないし図１３Ｆは、本発明の実施の形態に係る原子層堆積（ＡＬＤ：Atomic Layer deposition）法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す図である。本発明の実施の形態に係るＡＬＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法は、上述したサリサイド形成及びコンタクトホール内の形成などに応用可能である。ここでは、簡略にシリコン基板上にエピタキシャルＣ４９−ＴｉＳｉ2層を原子層堆積法により形成することを説明する。
【００６２】
原子層堆積法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を述べると、まず、図１３Ａに示したように、所定の工程が完了したシリコン基板１３０１を原子層堆積のためのチャンバー（図示せず）にローディングする。次いで、図１３Ｂに示したように、チャンバー内にチタニウムソースガスＴｉＣｌ4をフローさせてＴｉＣ１4分子１３０２を吸着させ、図１３Ｃに示したように、パージ工程によって、吸着されていないＴｉＣ１4分子及び不安定に吸着されたＴｉＣ１4分子を取り除く。
【００６３】
次いで、図１３Ｄに示したように、還元ガスのＨ2ガスをフローさせると、Ｈ2分子１３０３が吸着され、先に吸着されたＴｉＣ１4分子をＨ2が還元し、Ｔｉ層のみが残るようになり、このＴｉ層がシリコン基板１３０１のＳｉと反応してシリサイド層１３０４が形成される。次いで、図１３Ｅに示したように、再びパージ工程によって未反応ガス及び反応副産物を除去する。
【００６４】
上記のように、図１３Ｂないし図１３Ｅの過程を複数回繰り返すと、図１３Ｆに示したように、シリコン基板１３０１上にエピタキシャルＣ４９−ＴｉＳｉ2層１３０４（Epi C49-TiSi2）を形成することができる。
【００６５】
原子層堆積法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成は４００〜７００℃の温度、１３．３〜１３３０Ｐａ（０．１〜１０Ｔｏｒｒ）の圧力の条件下で行っており、プラズマも使用可能である。また、還元ガスとしてＨ2のみを説明したが、例えばＳｉＨ4のようなシリコンを含むガスを使用してもよい。
【００６６】
なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で、種々の改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６７】
【図１Ａ】ＴｉＳｉ2層が形成された従来技術に係る半導体素子の構造を示す断面図である。
【図１Ｂ】従来技術に係るＴｉＳｉ2層の形成方法を示すフローチャートである。
【図２Ａ】本発明の実施の形態に係るエピタキシャルＣ４９−ＴｉＳｉ2層が形成された半導体素子の構造を概略的に示す断面図である。
【図２Ｂ】本発明の実施の形態に係るエピタキシャルＣ４９−ＴｉＳｉ2層が形成された半導体素子の構造を概略的に示す断面図である。
【図３Ａ】サリサイドエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図３Ｂ】サリサイドエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図３Ｃ】サリサイドエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図。
【図３Ｄ】サリサイドエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図。
【図３Ｅ】サリサイドエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図４Ａ】コンタクトエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図４Ｂ】コンタクトエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図４Ｃ】コンタクトエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図４Ｄ】コンタクトエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図４Ｅ】コンタクトエ程における本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図５】本発明の実施の形態に係るＰＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示すフローチャートである。
【図６】本発明の実施の形態に係るＰＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図７Ａ】本発明の実施の形態に係るＰＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図７Ｂ】本発明の実施の形態に係るＰＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図８Ａ】本発明の実施の形態に係るＰＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図８Ｂ】本発明の実施の形態に係るＰＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図９】本発明の実施の形態に係るＰＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図１０】本発明の実施の形態に係るＣＶＤ法によるエピタキシャルＣ４９−ＴｉＳｉ2層の形成方法を示す断面図である。
【図１１Ａ】本発明の実施の形態に係るＣＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図１１Ｂ】本発明の実施の形態に係るＣＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図１２】本発明の実施の形態に係るＣＶＤ法によりエピタキシャルＣ４９−ＴｉＳｉ2層が形成された試料の分析データを示す図である。
【図１３Ａ】本発明の実施の形態に係る原子層堆積（ＡＬＤ）法によるエピタキシャルＣ４９−ＴｉＳｉ2の形成方法を示す断面図である。
【図１３Ｂ】本発明の実施の形態に係る原子層堆積（ＡＬＤ）法によるエピタキシャルＣ４９−ＴｉＳｉ2の形成方法を示す断面図である。
【図１３Ｃ】本発明の実施の形態に係る原子層堆積（ＡＬＤ）法によるエピタキシャルＣ４９−ＴｉＳｉ2の形成方法を示す断面図である。
【図１３Ｄ】本発明の実施の形態に係る原子層堆積（ＡＬＤ）法によるエピタキシャルＣ４９−ＴｉＳｉ2の形成方法を示す断面図である。
【図１３Ｅ】本発明の実施の形態に係る原子層堆積（ＡＬＤ）法によるエピタキシャルＣ４９−ＴｉＳｉ2の形成方法を示す断面図である。
【図１３Ｆ】本発明の実施の形態に係る原子層堆積（ＡＬＤ）法によるエピタキシャルＣ４９−ＴｉＳｉ2の形成方法を示す断面図である。
【符号の説明】
【００６８】
２０１    シリコン基板
２０２    絶縁膜
２０３    エピタキシャルＣ４９−ＴｉＳｉ2層
２０４    金属層
【図１Ａ】
2004253797.tif 000003
【図１Ｂ】
2004253797.tif 000004
【図２Ａ】
2004253797.tif 000005
【図２Ｂ】
2004253797.tif 000006
【図３Ａ】
2004253797.tif 000007
【図３Ｂ】
2004253797.tif 000008
【図３Ｃ】
2004253797.tif 000009
【図３Ｄ】
2004253797.tif 000010
【図３Ｅ】
2004253797.tif 000011
【図４Ａ】
2004253797.tif 000012
【図４Ｂ】
2004253797.tif 000013
【図４Ｃ】
2004253797.tif 000014
【図４Ｄ】
2004253797.tif 000015
【図４Ｅ】
2004253797.tif 000016
【図５】
2004253797.tif 000017
【図６】
2004253797.tif 000018
【図９】
2004253797.tif 000019
【図１０】
2004253797.tif 000020
【図１２】
2004253797.tif 000021
【図１３Ａ】
2004253797.tif 000022
【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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