(57)【要約】【課題】逆ナロー効果及びナロー効果を制御することができるＭＯＳトランジスタを備えた半導体装置を提供する。【解決手段】半導体基板１上に形成された素子分離用のフィールド酸化膜５と、フィールド酸化膜５下に形成されたチャネルストッパ領域９と、フィールド酸化膜５及びチャネルストッパ領域９により電気的に分離されたＭＯＳトランジスタを備えた半導体装置において、ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域７を備え、ナロー効果制御用不純物領域７よりも深い位置にチャネルストッパ領域９と同程度の不純物濃度をもつ高濃度不純物領域１１を備えている。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離用のフィールド酸化膜と、フィールド酸化膜下に形成されたチャネルストッパ領域と、フィールド酸化膜及びチャネルストッパ領域により電気的に分離されたＭＯＳトランジスタを備えた半導体装置において、
ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域を備え、前記ナロー効果制御用不純物領域よりも深い位置に前記チャネルストッパ領域と同程度の不純物濃度をもつ高濃度不純物領域を備えていることを特徴とする半導体装置。
【請求項２】
前記ナロー効果制御用不純物領域が形成されたＭＯＳトランジスタとは逆導電チャネル型のＭＯＳトランジスタの形成領域において、チャネル幅方向でのチャネル領域の両端近傍に、前記ナロー効果制御用不純物領域を形成するための不純物と同じ不純物が同じ濃度で導入されている第２ナロー効果制御用不純物領域を備えている請求項１に記載の半導体装置。
【請求項３】
前記ナロー効果制御用不純物領域を形成する不純物と前記高濃度不純物領域を形成する不純物は互いに逆導電型のものである請求項１に記載の半導体装置。
【請求項４】
カレントミラー回路を備えた半導体装置において、
カレントミラー回路を構成するＭＯＳトランジスタとして請求項１、２又は３のいずれかに記載のＭＯＳトランジスタを備えていることを特徴とする半導体装置。
【請求項５】
検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、前記分割抵抗からの分割電圧と前記基準電圧源からの基準電圧を比較するための演算増幅器を備えたアナログ回路を備え、前記演算増幅器は請求項４に記載のカレントミラー回路を備えていることを特徴とする半導体装置。
【請求項６】
半導体基板上に形成された素子分離用のフィールド酸化膜と、フィールド酸化膜下に形成されたチャネルストッパ領域と、フィールド酸化膜及びチャネルストッパ領域により電気的に分離されたＭＯＳトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板上にフィールド酸化膜の形成領域を画定するための耐酸化性膜を形成する工程、
（Ｂ）前記耐酸化性膜をマスクにして半導体基板に逆ナロー効果制御用の第１不純物を注入する第１イオン注入工程、
（Ｃ）熱処理を施して半導体基板の表面にフィールド酸化膜を選択的に形成する工程、
（Ｄ）少なくともＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍において前記第１不純物よりも深い位置に注入するように、半導体基板に前記フィールド酸化膜上からチャネルストッパ領域用の第２不純物を注入する第２イオン注入工程。
【請求項７】
前記工程（Ａ）の前に、第１導電型ウェル領域及び第２導電型ウェル領域をそれぞれ形成する工程を含み、
前記第１イオン注入工程（Ｂ）は、前記第１導電型ウェル領域及び前記第２導電型ウェル領域に、前記第１不純物として第１導電型の不純物を注入し、
前記第２イオン注入工程（Ｄ）は、前記第２導電型ウェル領域を被覆した状態で前記第１導電型ウェル領域に、前記第２不純物として第１導電型の不純物を注入する請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に形成された素子分離用のフィールド酸化膜と、フィールド酸化膜下に形成されたチャネルストッパ領域と、フィールド酸化膜及びチャネルストッパ領域により電気的に分離されたＭＯＳトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｃ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板上にフィールド酸化膜の形成領域を画定するための耐酸化性膜を形成し、熱処理を施して半導体基板の表面にフィールド酸化膜を選択的に形成する工程、
（Ｂ）ナロー効果制御用不純物領域及びチャネルストッパ領域の形成予定領域に開口部をもつマスクパターンを形成し、そのマスクパターンをマスクにして半導体基板にナロー効果制御用不純物領域形成用の第１不純物を注入する第１イオン注入工程、
（Ｃ）前記マスクパターンをマスクにして、少なくともＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍において前記第１不純物よりも深い位置に注入するように、半導体基板にチャネルストッパ領域形成用の第２不純物を注入する第２イオン注入工程。
【請求項９】
前記第１イオン注入工程で用いる前記第１不純物は、前記第２イオン注入工程で用いる前記第２不純物とは逆導電型のものである請求項６又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタにおいてチャネル幅を小さくした場合、フィールド酸化膜下に設けられたチャネルストッパ領域からの不純物の染み出しによりナロー効果が生じることが知られている。
ナロー効果についてＮチャネル型ＭＯＳトランジスタに関する例を図１１に示す。図１１において（ａ）はしきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示し、（ｂ）はゲート電圧をアナログ回路で多用される比較的低い電圧値、例えば１Ｖ程度に固定した場合におけるＮチャネル型ＭＯＳトランジスタの飽和電流Ｉｄ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す。
以下、Ｎチャネル型ＭＯＳトランジスタをＮＭＯＳと略記し、Ｐチャネル型ＭＯＳトランジスタをＰＭＯＳと略記する。
【０００３】
（ａ）に示すように、チャネル幅が小さくなるほどしきい値電圧が上がっていく。このような現象をナロー効果という。
また、（ｂ）に示すように、飽和電流はチャネル幅に対して線形性をもつべきであるが（破線参照）、ナロー効果に起因してしきい値電圧がチャネル幅に対して依存性をもつため、チャネル幅が小さいところで線形性が大きく崩れている（実線参照）。この非線形性は回路設計に弊害をもたらす。
【０００４】
図１２にカレントミラー回路を示す。図１２を参照して飽和電流のチャネル幅に対する非線形性が回路設計にもたらす弊害の例を説明する。
カレントミラー回路は基準電流に対して同じ大きさの電流又は所望される電流比を正確に作り出すために用いられ、アナログ回路において広く用いられている一般的な回路であり、例えばバイアス用の定電流源、定電流負荷、電流比の分配などに用いられる。
【０００５】
例えば、図１２中のＭＯＳトランジスタＱ１とＱ２はチャンネル長Ｌが同一でチャネル幅をＱ１：Ｑ２＝１：１０と設計した場合、Ｉ１：Ｉ２＝１：１０とならなければならない。ＭＯＳトランジスタＱ１のチャネル幅が比較的小さく、図１１に示されたナロー効果が顕著に現れるチャネル幅領域で使われた場合には、Ｉ１：Ｉ２＞１：１０となってしまい、設計誤差が生じる。
【０００６】
このような不具合を防ぐためにはＭＯＳトランジスタＱ１のチャネル幅を線形性が保たれているチャネル幅領域まで大きくする方法が考えられるが、必然的に飽和電流Ｉ１，Ｉ２が大きくなってしまい、例えば携帯電話用のＬＳＩ（大規模集積回路）など、消費電流を極力小さくする必要がある半導体装置製品では好ましくない。また、レイアウトパターンの面からも、トランジスタサイズが大きくなるという問題があった。
【０００７】
以上のような理由からＭＯＳトランジスタのナロー効果を抑制する方法が従来から考えられてきた。
ナロー効果の物理的原因はＭＯＳトランジスタを電気的に分離するためのチャネルストッパ領域用の不純物がＭＯＳトランジスタのチャネル領域に染み出してくることが主要因とされている。
【０００８】
図１３に従来のＮＭＯＳのチャネル幅方向の断面図を示す。
Ｐ型シリコン基板１の表面に素子分離用のフィールド酸化膜５が形成されている。Ｐ型シリコン基板１には、フィールド酸化膜５で囲まれた活性領域のうちチャネル領域にしきい値電圧補正用不純物６として例えばボロンが導入されている。フィールド酸化膜５下に例えばボロンが高濃度に導入されてチャネルスストッパ領域９が形成されている。
Ｐ型シリコン基板１のチャネル領域上にゲート酸化膜１３を介して例えばポリシリコンからなるゲート電極（以下、ポリシリコンゲートと称す）１５が形成されている。
【０００９】
このＮＭＯＳでは、チャネルスストッパ領域９がチャネル領域に入り込んでいる。一般に、チャネルスストッパ領域９を形成する不純物はしきい値電圧補正用不純物６よりも濃度が濃いため、このような状態ではチャネル領域のエッジ部分のみ不純物濃度が上がる。このような、チャネルストッパ領域９からチャネル領域への染み出しにより、図１１（ａ）に示した、チャネル幅が小さくなるほどしきい値電圧が上がるしきい値電圧のチャネル幅依存性、すなわちナロー効果が生じる。
【００１０】
ナロー効果を抑制する方法として、例えば特開平３−６４９４６号公報には、チャネルストッパ領域用の不純物を導入する際の注入エネルギーを大きくし、注入ピーク位置を下げてフィールド酸化膜近傍のチャネルストッパ領域の濃度を薄くすることにより、チャネルストッパ領域からチャネル領域への不純物の染み出しを抑制する方法が開示されている。
【００１１】
また、特開平２−２７８７４７号公報には、フィールド酸化膜の形成領域を画定するためのシリコン窒化膜を形成した後、そのシリコン窒化膜パターンの側面にサイドウォールスペーサを形成し、チャネルストッパ領域用の不純物を注入する際に、後工程で形成されるチャネル領域との距離をかせぐと共に、チャネルストッパ領域用の不純物として拡散定数の異なる２種のイオン種（例えばヒ素とリン）を用いることにより、パンチスルー耐圧を高く保ちつつ、トランジスタの活性領域エッジ部は拡散定数の大きいイオン種のみで薄く不純物濃度を設定する方法が開示されている。
【００１２】
上記に示したように、チャネルストッパ領域用の不純物の注入ピーク位置を下げる方法や、チャネルストッパ領域用の不純物の注入時にチャネル領域との間にオフセット領域をもたせ、あらかじめチャネルストッパ領域の横方向拡散分を確保して活性領域への染み出しを抑える方法等が提案されている。
【００１３】
しかし、これらの方法では、最終的なオフセット領域幅が酸化膜のエッチング工程や熱処理工程などのプロセス要因によってばらつきやすく、ナロー効果をうまく制御することが困難である。
【００１４】
また、チャネルストッパ領域用の不純物と兼用されている例が多く、その場合、チャネルストップの効果を高めるために不純物濃度を高くすると、チャネル領域への染み出しが大きくなりナロー効果が増大し、逆にナロー効果を抑制するために不純物濃度を低くすると、チャネルストップの効果が低下してしまうので、チャネルストップの目的の制約からナロー効果を制御できる範囲が限定される。
【００１５】
また、チャネルストッパ領域用の不純物のチャネル領域への染み出しを過渡に抑え過ぎることにより、結果的にチャネル領域のエッジ部分にチャネルストッパ領域が全く入らない領域が生じ、図１４に示すように、チャネル領域のエッジ部分において不純物の低濃度領域６３が生じる可能性がある。
【００１６】
このような場合に、低濃度領域６３の濃度が、しきい値電圧補正用不純物６を含むチャネル領域の不純物濃度に比べて薄い場合、図１１を参照して説明した通常のナロー効果とは逆に、チャネル幅が小さくなるほどしきい値電圧が下がってしまう逆ナロー効果を示す。
【００１７】
図１５にＮＭＯＳの逆ナロー効果の例を示す。図１５において（ａ）はしきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示し、（ｂ）は例えば１Ｖ程度に固定した場合における飽和電流Ｉｄ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す。
【００１８】
逆ナロー効果では、図１５（ａ）に示すように、図１１（ａ）の場合とは逆にチャネル幅が小さくなるほどしきい値電圧が下がる。図１５（ｂ）中に実線で示すように、逆ナロー効果により、飽和電流の線形性（破線参照）が崩れている。
【００１９】
逆ナロー効果は、前述したカレントミラー回路においてナロー効果と同様にチャネル幅比の精度の問題を生じる。
また新たな問題として、低消費電流の半導体装置製品において比較的小さいチャネル幅のトランジスタを多用した場合、しきい値電圧低下によるスタンバイ電流の増加が懸念される。
【００２０】
さらに、ＰＭＯＳ及びＮＭＯＳを備えている場合、逆ナロー効果が一方の導電型のＭＯＳトランジスタ（例えばＮＭＯＳ）のみに起こったとき、通常のナロー効果を示す反対導電型のＭＯＳトランジスタ（例えばＰＭＯＳ）とのしきい値電圧のバランスは非常に悪く、一方は低く、他方は高くなるため、回路構成上問題になることが更なる懸念事項として挙げられる。
【００２１】
【発明が解決しようとする課題】
本発明は上述した従来の問題に鑑みなされたものであって、逆ナロー効果及びナロー効果を制御することができるＭＯＳトランジスタを備えた半導体装置を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成された素子分離用のフィールド酸化膜と、フィールド酸化膜下に形成されたチャネルストッパ領域と、フィールド酸化膜及びチャネルストッパ領域により電気的に分離されたＭＯＳトランジスタを備えた半導体装置であって、ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域を備え、上記ナロー効果制御用不純物領域よりも深い位置に上記チャネルストッパ領域と同程度の不純物濃度をもつ高濃度不純物領域を備えているものである。
本明細書において、第１導電型はＰ型又はＮ型を意味し、第２導電型は第１導電型とは逆導電型のＮ型又はＰ型を意味する。
【００２３】
ＭＯＳトランジスタのチャネル領域とチャネルストッパ領域及び高濃度不純物領域は間隔をもって形成されているので、チャネルストッパ領域及び高濃度不純物領域からチャネル領域への不純物の染み出しを防止できる。さらに、ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域を備えているので、ナロー効果制御用不純物領域を形成する不純物の濃度を適宜設定することにより、逆ナロー効果及びナロー効果を制御することができる。これらにより、逆ナロー効果及びナロー効果がないＭＯＳトランジスタを形成することができ、高精度なアナログ回路設計が容易になる。
【００２４】
本発明の半導体装置において、上記ナロー効果制御用不純物領域が形成されたＭＯＳトランジスタとは逆導電チャネル型のＭＯＳトランジスタが形成される領域において、チャネル幅方向でのチャネル領域の両端近傍に、上記ナロー効果制御用不純物領域を形成するための不純物と同じ不純物が同じ濃度で導入されている第２ナロー効果制御用不純物領域を備えていることが好ましい。その結果、ＰＭＯＳ及びＮＭＯＳの両方を備えている場合、ＰＭＯＳ又はＮＭＯＳ用のナロー効果制御用不純物領域とＮＭＯＳ又はＰＭＯＳ用の第２ナロー効果制御用不純物領域を同時に形成することができるので、製造工程数を削減して製造コストを低減することができる。
【００２５】
本発明の半導体装置において、上記ナロー効果制御用不純物領域を形成する不純物と上記高濃度不純物領域を形成する不純物は互いに逆導電型のものであってもよい。これにより、デプレッション型ＭＯＳトランジスタなど、チャネルストッパ領域を形成する不純物とは逆導電型の不純物がチャネル領域にしきい値電圧補正用として導入される場合であっても、逆ナロー効果及びナロー効果を制御することができる。
【００２６】
本発明の半導体装置の一例として、カレントミラー回路を備えたものを挙げることができる。カレントミラー回路を備えた半導体装置において、カレントミラー回路を構成するＭＯＳトランジスタとして、本発明の半導体装置を構成するＭＯＳトランジスタを備えていることが好ましい。その結果、本発明の半導体装置を構成するＭＯＳトランジスタでは逆ナロー効果及びナロー効果を制御することができるので、カレントミラー回路の出力精度を向上させることができる。ただし、本発明の半導体装置を構成するＭＯＳトランジスタが適用される回路はカレントミラー回路に限定されるものではない。
【００２７】
本発明の半導体装置の一例として、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための演算増幅器を備えたアナログ回路を備えたものを挙げることができる。そのアナログ回路において、上記演算増幅器は本発明の半導体装置の一例を構成するカレントミラー回路を備えていることが好ましい。その結果、演算増幅器の出力精度を向上させることができ、アナログ回路の検出精度を向上させることができる。
【００２８】
本発明の半導体装置の製造方法の第１局面は、半導体基板上に形成された素子分離用のフィールド酸化膜と、フィールド酸化膜下に形成されたチャネルストッパ領域と、フィールド酸化膜及びチャネルストッパ領域により電気的に分離されたＭＯＳトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）半導体基板上にフィールド酸化膜の形成領域を画定するための耐酸化性膜を形成する工程、
（Ｂ）上記耐酸化性膜をマスクにして半導体基板に逆ナロー効果制御用の第１不純物を注入する第１イオン注入工程、
（Ｃ）熱処理を施して半導体基板の表面にフィールド酸化膜を選択的に形成する工程、
（Ｄ）少なくともＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍において上記第１不純物よりも深い位置に注入するように、半導体基板に上記フィールド酸化膜上からチャネルストッパ領域用の第２不純物を注入する第２イオン注入工程。
【００２９】
本発明の半導体装置の製造方法の第１局面によれば、チャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域を備え、上記ナロー効果制御用不純物領域よりも深い位置に上記チャネルストッパ領域と同程度の不純物濃度をもつ高濃度不純物領域を備えているＭＯＳトランジスタを備えた本発明の半導体装置を製造することができる。
【００３０】
本発明の半導体装置の製造方法の第１局面において、上記工程（Ａ）の前に、第１導電型ウェル領域及び第２導電型ウェル領域をそれぞれ形成する工程を含み、上記第１イオン注入工程（Ｂ）は、上記第１導電型ウェル領域及び上記第２導電型ウェル領域に、上記第１不純物として第１導電型の不純物を注入し、上記第２イオン注入工程（Ｄ）は、上記第２導電型ウェル領域を被覆した状態で上記第１導電型ウェル領域に、上記第２不純物として第１導電型の不純物を注入することが好ましい。その結果、ＰＭＯＳ及びＮＭＯＳの両方を備えている場合、ＰＭＯＳ又はＮＭＯＳ用のナロー効果制御用不純物領域とＮＭＯＳ又はＰＭＯＳ用の第２ナロー効果制御用不純物領域を同時に形成することができ、製造工程数を削減して製造コストを低減することができる。
【００３１】
本発明の半導体装置の製造方法の第２局面は、半導体基板上に形成された素子分離用のフィールド酸化膜と、フィールド酸化膜下に形成されたチャネルストッパ領域と、フィールド酸化膜及びチャネルストッパ領域により電気的に分離されたＭＯＳトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｃ）を含む。
（Ａ）半導体基板上にフィールド酸化膜の形成領域を画定するための耐酸化性膜を形成し、熱処理を施して半導体基板の表面にフィールド酸化膜を選択的に形成する工程、
（Ｂ）ナロー効果制御用不純物領域及びチャネルストッパ領域の形成予定領域に開口部をもつマスクパターンを形成し、そのマスクパターンをマスクにして半導体基板にナロー効果制御用不純物領域形成用の第１不純物を注入する第１イオン注入工程、
（Ｃ）上記マスクパターンをマスクにして、少なくともＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍において上記第１不純物よりも深い位置に注入するように、半導体基板にチャネルストッパ領域形成用の第２不純物を注入する第２イオン注入工程。
【００３２】
本発明の半導体装置の製造方法の第２局面によれば、チャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域を備え、上記ナロー効果制御用不純物領域よりも深い位置に上記チャネルストッパ領域と同程度の不純物濃度をもつ高濃度不純物領域を備えているＭＯＳトランジスタを備えた本発明の半導体装置を製造することができる。
さらに、ナロー効果制御用不純物領域を形成するための第１イオン注入工程、並びに高濃度不純物領域を形成するための第２イオン注入工程において、同じマスクパターンをマスクにしてイオン注入を行なうので、製造コストの低減を図ることができる。
【００３３】
半導体装置の製造方法の第１局面及び第２局面において、上記第１イオン注入工程で用いる上記第１不純物は、上記第２イオン注入工程で用いる上記第２不純物とは逆導電型のものであってもよい。これにより、デプレッション型ＭＯＳトランジスタなど、チャネルストッパ領域を形成する不純物とは逆導電型の不純物がチャネル領域にしきい値電圧補正用として導入される場合であっても、逆ナロー効果及びナロー効果を制御することができる。
【００３４】
【発明の実施の形態】
図１は本発明の半導体装置を構成するＭＯＳトランジスタをエンハンスメント型ＮＭＯＳに適用した一実施例のチャネル幅方向での断面図である。
Ｐ型シリコン基板（半導体基板）１にＰウェル領域３が形成され、Ｐ型シリコン基板１の表面に素子分離用のフィールド酸化膜５が形成されている。Ｐウェル領域３の表面近傍に、フィールド酸化膜５で囲まれた活性領域のうちチャネル領域にしきい値電圧補正用不純物６として例えばボロンが導入されている。チャネル幅方向でのチャネル領域の両端近傍に例えばボロンが導入されてナロー効果制御用不純物領域７が形成されている。
【００３５】
フィールド酸化膜５下に例えばボロンが導入されてチャネルストッパ領域９が形成されている。ナロー効果制御用不純物領域７下の領域に、チャネル領域とは間隔をもって、例えばボロンが導入されて高濃度不純物領域１１が形成されている。チャネルストッパ領域９と高濃度不純物領域１１の不純物濃度は同程度であり、チャネルストッパ領域９及び高濃度不純物領域１１はナロー効果制御用不純物領域７よりも濃い不純物濃度をもっている。
Ｐウェル領域３のチャネル領域上にゲート酸化膜１３を介してポリシリコンゲート１１が形成されている。
【００３６】
このＮＭＯＳでは、チャネル領域とチャネルストッパ領域９及び高濃度不純物領域１１は間隔をもって形成されているので、チャネルストッパ領域９及び高濃度不純物領域１１からチャネル領域への不純物の染み出しを防止してナロー効果を防止することができる。
【００３７】
さらに、ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域７を備えているので、ナロー効果制御用不純物領域を形成する不純物の濃度を適宜設定することにより、逆ナロー効果及びナロー効果を制御することができる。これらにより、逆ナロー効果及びナロー効果がないＮＭＯＳを形成することができる。
【００３８】
図２は、半導体装置の製造方法の一実施例をチャネル幅方向で示す工程断面図である。この実施例はエンハンスメント型ＮＭＯＳの製造に適用したものである。
（１）Ｐ型シリコン基板１にＰウェル領域３を形成した後、シリコン酸化膜１７を形成する。この実施例では、例えばＰ型シリコン基板１として抵抗率は２０Ωｃｍ、Ｐ型不純物濃度は６×１０１４ｃｍ−３程度のものを用い、Ｐウェル領域３としてピーク値で１×１０１７ｃｍ−３程度のＰ型不純物をＰ型シリコン基板１に導入して形成した。
【００３９】
ここで、Ｐウェル領域３として、基板内部で濃度が高く、基板表面で濃度が低いレトログレードウェルを形成してもよい。この場合、表面付近の濃度は従来型ウェルに比べ薄くなるので、逆ナロー効果が出やすく、本発明による逆ナロー抑制効果が大きい。
【００４０】
続いて、シリコン酸化膜１７上に耐酸化被膜用のシリコン窒化膜を形成し、そのシリコン窒化膜をパターニングして耐酸化被膜１９を形成する。イオン注入法により、Ｐ型不純物、例えばボロン（Ｂ＋）をイオン注入する（（ａ）参照）。このイオン注入工程は本発明の半導体装置の製造方法の第１イオン注入工程を構成する。
【００４１】
工程（１）で行なうイオン注入工程の注入条件は例えば加速エネルギーは１５ｋｅＶ、ドーズ量は１．２×１０１３ｃｍ−２に設定し、従来型のフィールド酸化前にチャネルストッパ領域形成用に一括注入する方法に比べ１桁程度薄く注入する。これは、この時点での注入はチャネルストッパ領域の形成を目的とするのではなく、逆ナロー効果の抑制を目的とするからである。したがって、ドーズ量としては２×１０１３ｃｍ−２以下程度であることが好ましい。
【００４２】
（２）ＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）法によりＰ型シリコン基板１の表面にフィールド酸化膜５を形成した後、耐酸化被膜１９を除去する。工程（１）で注入されたボロンはボロン注入領域（×印参照）２１で示すようにフィールド酸化膜５下に分布している。
【００４３】
イオン注入法により、例えば加速エネルギーは１８０ｋｅＶ、ドーズ量は１×１０１３ｃｍ−２の注入条件でボロン（Ｂ＋）をイオン注入する。この工程で注入されたボロンは、ボロン注入領域（○印参照）２３で示すように、Ｐウェル領域３上に形成されたフィールド酸化膜５及びシリコン酸化膜１７の厚みに応じて注入深さが決定され、フィールド酸化膜５で覆われた部分では浅く注入され、シリコン酸化膜１７で覆われた部分では深く注入される（（ｂ）参照）。このイオン注入工程は本発明の半導体装置の製造方法の第２イオン注入工程を構成する。
また、チャネル領域にしきい値電圧補正用不純物を導入する場合は、目的のしきい値電圧に応じて注入条件を設定して、Ｐ型不純物、例えばボロンを加速エネルギーは１０ｋｅＶ、ドーズ量は３×１０１２ｃｍ−２程度の注入条件でイオン注入する。
【００４４】
（３）シリコン酸化膜１７を除去し、Ｐウェル領域３の表面にゲート酸化膜１３を例えば７ｎｍ（ナノメートル）程度の膜厚に形成した後、全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてポリシリコンゲート１５を形成する。その後、周知の方法により、ＭＯＳトランジスタのソース及びドレイン領域（図示は省略）を形成し、導入した不純物を活性化させるための熱処理を行なう。Ｐウェル領域３には、フィールド酸化膜５下にボロン注入領域２１及び２３からチャネルストッパ領域９が形成され、チャネル幅方向でのチャネル領域の両端近傍にボロン注入領域２１からナロー効果制御用不純物領域７が形成され、チャネル領域下及びナロー効果制御用不純物領域７下にチャネル領域とは間隔をもってボロン注入領域２３から高濃度不純物領域１１が形成される（（ｃ）参照）。
【００４５】
この実施例によれば、チャネル領域とチャネルストッパ領域９及び高濃度不純物領域１１は間隔をもって形成され、チャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域７が形成されたＮＭＯＳを形成することができる。これにより、逆ナロー効果及びナロー効果を制御することができ、逆ナロー効果及びナロー効果がないエンハンスメント型ＮＭＯＳを形成することができる。
【００４６】
また、図２（ｂ）を参照して説明した工程（２）において、ボロン注入領域２３を形成するためにボロンをイオン注入する際に、チャネル領域上を覆うようにシリコン酸化膜１７上にマスクパターンを形成するようにしてもよい。その場合、チャネル領域下にはボロンが注入されず、図１に示した構造を形成することができる。これにより、チャネル領域下の不純物濃度を低く保つことができるので、バックバイアス効果を抑えることができ、低電圧対応が容易になる。
【００４７】
この実施例により製造したエンハンスメント型ＮＭＯＳについて、図３（ａ）にしきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示し、図３（ｂ）に例えば１Ｖ程度に固定した場合における飽和電流Ｉｄ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す。
【００４８】
（ａ）に示すように、逆ナロー効果及びナロー効果をなくすことにより、チャネル幅Ｗが小さくなってもしきい値電圧は一定になっている。これにより、（ｂ）に示すように、飽和電流についてチャネル幅Ｗに対して線形性をもたせることができる。これにより、高精度なアナログ回路設計が容易になる。
【００４９】
図４は、半導体装置の製造方法の他の実施例をチャネル幅方向で示す工程断面図である。図４（ｃ）は半導体装置の他の実施例をチャネル幅方向で示す断面図である。図２と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。まず、図４（ｃ）を参照して半導体装置の実施例を説明する。この実施例はデプレッション型ＮＭＯＳに本発明を適用したものである。
【００５０】
Ｐ型シリコン基板１にＰウェル領域３が形成され、Ｐ型シリコン基板１の表面に素子分離用のフィールド酸化膜５が形成されている。Ｐウェル領域３の表面近傍に、フィールド酸化膜５で囲まれた活性領域のうちチャネル領域にしきい値電圧補正用不純物（図示は省略）として例えばリンが導入されている。チャネル幅方向でのチャネル領域の両端近傍に例えばリンが導入されてナロー効果制御用不純物領域２５が形成されている。
【００５１】
フィールド酸化膜５下に例えばボロンが導入されてチャネルストッパ領域９が形成されている。チャネル領域下の領域及びナロー効果制御用不純物領域２５下の領域に、チャネル領域とは間隔をもって高濃度不純物領域１１が形成されている。チャネルストッパ領域９及び高濃度不純物領域１１はナロー効果制御用不純物領域２５よりも濃い不純物濃度をもっている。
Ｐウェル領域３のチャネル領域上にゲート酸化膜１３を介してポリシリコンゲート１１が形成されている。
【００５２】
デプレッション型ＮＭＯＳでは、チャネル領域に導入されるしきい値電圧補正用不純物がＮ型不純物であるので、チャネルストッパ領域からのＰ型不純物の染み出しによるナロー効果の影響が大きい。
この実施例では、デプレッション型ＮＭＯＳにおいて、チャネル領域とチャネルストッパ領域９及び高濃度不純物領域１１は間隔をもって形成されているので、チャネルストッパ領域９及び高濃度不純物領域１１からチャネル領域への不純物の染み出しを防止してナロー効果を防止することができる。
【００５３】
さらに、ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にチャネルストッパ領域９及び高濃度不純物領域１１とは逆導電型のナロー効果制御用不純物領域２５を備えているので、ナロー効果制御用不純物領域を形成する不純物の濃度を適宜設定することにより、逆ナロー効果及びナロー効果を制御することができる。これらにより、逆ナロー効果及びナロー効果がないデプレッション型ＮＭＯＳを形成することができる。
【００５４】
次に、図４を参照して製造方法の実施例を説明する。
（１）Ｐ型シリコン基板１にＰウェル領域３を形成した後、シリコン酸化膜１７を形成し、さらにその上に耐酸化被膜１９を形成する。イオン注入法により、Ｎ型不純物、例えばリン（Ｐ＋）を加速エネルギーは７０ｋｅＶ、ドーズ量は１×１０１２〜５×１０１２ｃｍ−２程度の注入条件でイオン注入する（（ａ）参照）。このイオン注入工程は本発明の半導体装置の製造方法の第１イオン注入工程を構成する。このイオン注入工程は逆ナロー効果の抑制を目的とするので、ドーズ量としては２×１０１３ｃｍ−２以下程度であることが好ましい。
【００５５】
（２）ＬＯＣＯＳ法によりＰ型シリコン基板１の表面にフィールド酸化膜５を形成した後、耐酸化被膜１９を除去する。工程（１）で注入されたリンはリン注入領域（△印参照）２７で示すようにフィールド酸化膜５下に分布している。
イオン注入法により、例えば加速エネルギーは１８０ｋｅＶ、ドーズ量は１×１０１３ｃｍ−２の注入条件でボロン（Ｂ＋）をイオン注入し、ボロン注入領域（○印参照）２３を形成する（（ｂ）参照）。
また、チャネル領域にしきい値電圧補正用不純物を導入する場合は、目的のしきい値電圧に応じて注入条件を設定して、Ｎ型不純物、例えばリンを加速エネルギーは７０ｋｅＶ、ドーズ量は５×１０１２ｃｍ−２程度の注入条件でイオン注入する。
【００５６】
（３）シリコン酸化膜１７を除去し、Ｐウェル領域３の表面にゲート酸化膜１３を例えば７ｎｍ程度の膜厚に形成した後、全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてポリシリコンゲート１５を形成する。その後、周知の方法により、ＭＯＳトランジスタのソース及びドレイン領域（図示は省略）を形成し、導入した不純物を活性化させるための熱処理を行なう。Ｐウェル領域３には、チャネル幅方向でのチャネル領域の両端近傍にリン注入領域２７からナロー効果制御用不純物領域２５が形成され、チャネル領域下及びナロー効果制御用不純物領域２５下にチャネル領域とは間隔をもってボロン注入領域２３から高濃度不純物領域１１が形成される。さらに、フィールド酸化膜５下の領域には工程（１）でリン注入領域２７が形成され、工程（２）でボロン注入領域２３が形成されているが、ボロン濃度の方が大きいので、Ｐ型のチャネルストッパ領域９が形成される（（ｃ）参照）。
【００５７】
この実施例によれば、チャネル領域とチャネルストッパ領域９及び高濃度不純物領域１１は間隔をもって形成され、チャネル幅方向でのチャネル領域の両端近傍にＮ型のナロー効果制御用不純物領域２５が形成されたデプレッション型ＮＭＯＳを形成することができる。これにより、逆ナロー効果及びナロー効果を制御することができ、逆ナロー効果及びナロー効果がないデプレッション型ＮＭＯＳを形成することができる。
【００５８】
図５は、半導体装置の製造方法のさらに他の実施例をチャネル幅方向で示す工程断面図である。図５（ｃ）は半導体装置の他の実施例をチャネル幅方向で示す断面図である。図２と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。まず、図５（ｃ）を参照して半導体装置の実施例を説明する。この実施例はエンハンスメント型のＮＭＯＳ及びＰＭＯＳに本発明を適用したものである。
【００５９】
Ｐ型シリコン基板１にＰウェル領域３及びＮウェル２９が形成され、Ｐ型シリコン基板１の表面にフィールド酸化膜５が形成されている。
Ｐウェル領域３には、チャネル幅方向でのチャネル領域の両端近傍にＰ型のナロー効果制御用不純物領域７が形成され、フィールド酸化膜５下にＰ型のチャネルストッパ領域９が形成され、ナロー効果制御用不純物領域７下の領域及びチャネル領域下の領域にＰ型の高濃度不純物領域１１が形成されている。
【００６０】
Ｎウェル領域２９には、チャネル幅方向でのチャネル領域の両端近傍の領域及びフィールド酸化膜５下の領域に例えばボロンが導入されてＰ型のナロー効果制御用不純物領域３１が形成されている。ナロー効果制御用不純物領域３１に導入されているボロンはナロー効果制御用不純物領域７を形成するボロンと同時に導入されたものである。ナロー効果制御用不純物領域３１は本発明の半導体装置の第２ナロー効果制御用不純物領域を構成する。
Ｐウェル領域３及びＮウェル領域２９のチャネル領域上に、ゲート酸化膜１３を介してポリシリコンゲート１１がそれぞれ形成されている。
【００６１】
Ｐウェル領域３に形成されたＮＭＯＳでは、図２（ｃ）を参照して説明したＮＭＯＳと同様に、チャネル領域とチャネルストッパ領域９及び高濃度不純物領域１１は間隔をもって形成され、さらにチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域７を備えているので、逆ナロー効果及びナロー効果を制御することができ、逆ナロー効果及びナロー効果がないＮＭＯＳを形成することができる。
【００６２】
さらに、Ｎウェル領域２９に形成されたＰＭＯＳでは、チャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域３１を備えているので、逆ナロー効果及びナロー効果を制御することができ、逆ナロー効果及びナロー効果がないＰＭＯＳを形成することができる。
【００６３】
図５を参照して製造方法の実施例を説明する。
（１）Ｐ型シリコン基板１にＮウェル領域２９及びＰウェル領域３をそれぞれ形成した後、シリコン酸化膜１７を形成する。この実施例では、例えばＮウェル領域２９としてＮ型不純物濃度がピーク値で１×１０１７ｃｍ−３程度のものを形成した。また、Ｎウェル領域２９及びＰウェル領域３としてレトログレードウェルを形成してもよい。この場合、表面付近の濃度は従来型ウェルに比べ薄くなるので、逆ナロー効果が出やすく、この発明による逆ナロー抑制効果が大きい。
【００６４】
続いて、シリコン酸化膜１７上に耐酸化被膜１９を形成する。イオン注入法により、Ｐ型不純物、例えばボロン（Ｂ＋）を加速エネルギーは１５ｋｅＶ、ドーズ量は１．２×１０１３ｃｍ−２の注入条件で全面にイオン注入する。このイオン注入工程は本発明の半導体装置の製造方法の第１イオン注入工程を構成する。この時点での注入はチャネルストッパ領域の形成を目的とするのではなく、逆ナロー効果の抑制を目的とするので、ドーズ量としては２×１０１３ｃｍ−２以下程度であることが好ましい。
【００６５】
（２）ＬＯＣＯＳ法によりＰ型シリコン基板１の表面にフィールド酸化膜５を形成した後、耐酸化被膜１９を除去する。工程（１）で注入されたボロンはボロン注入領域（×印参照）２１で示すようにフィールド酸化膜５下に分布している。
【００６６】
写真製版技術によりＮウェル領域２９を覆うようにレジストパターン３３を形成する。イオン注入法により、レジストパターン３３をマスクにして、例えば加速エネルギーは１８０ｋｅＶ、ドーズ量は１×１０１３ｃｍ−２の注入条件でボロン（Ｂ＋）をイオン注入し、Ｐウェル領域３にボロン注入領域（○印参照）２３を形成する（（ｂ）参照）。このイオン注入工程は本発明の半導体装置の製造方法の第２イオン注入工程を構成する。
また、Ｐウェル領域３のチャネル領域にＮＭＯＳ用のしきい値電圧補正用不純物を導入する場合は、目的のしきい値電圧に応じて注入条件を設定して、Ｐ型不純物、例えばボロンを加速エネルギーは１０ｋｅＶ、ドーズ量は３×１０１２ｃｍ−２程度の注入条件でイオン注入する。Ｎウェル領域２９のチャネル領域にＰＭＯＳ用のしきい値電圧補正用不純物を導入する場合は、目的のしきい値電圧に応じて注入条件を設定して、Ｐ型不純物、例えばボロンを加速エネルギーは１０ｋｅＶ、ドーズ量は３×１０１２ｃｍ−２程度の注入条件でイオン注入し、かつ、Ｎ型不純物、例えばヒ素を加速エネルギーは１５０ｋｅＶ、ドーズ量は２×１０１２ｃｍ−２程度の注入条件でイオン注入する。
【００６７】
（３）シリコン酸化膜１７を除去し、Ｐウェル領域３及びＮウェル２９の表面にゲート酸化膜１３を形成した後、全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてポリシリコンゲート１５を形成する。その後、周知の方法により、ＭＯＳトランジスタのソース及びドレイン領域（図示は省略）を形成し、導入した不純物を活性化させるための熱処理を行なう。
【００６８】
Ｐウェル領域３には、フィールド酸化膜５下にボロン注入領域２１及び２３からチャネルストッパ領域９が形成され、チャネル幅方向でのチャネル領域の両端近傍にボロン注入領域２１からナロー効果制御用不純物領域７が形成され、チャネル領域下及びナロー効果制御用不純物領域７下にチャネル領域とは間隔をもってボロン注入領域２３から高濃度不純物領域１１が形成される。
Ｎウェル領域２９には、チャネル幅方向でのチャネル領域の両端近傍の領域及びフィールド酸化膜５下の領域にナロー効果制御用不純物領域３１が形成される（（ｃ）参照）。
【００６９】
この実施例によれば、ＮＭＯＳのナロー効果制御用不純物領域７を形成するためのＰ型不純物、及びＰＭＯＳのナロー効果制御用不純物領域３１を形成するためのＰ型不純物を、フィールド酸化膜の形成領域を画定するための耐酸化性膜１９をマスクにして同時に注入することができるので、製造工程数を削減して製造コストを低減することができる。
【００７０】
ここで、Ｎウェル領域２９において、フィールド酸化膜５下の領域のＮ型不純物はＮウェル領域２９を形成すると共にＰＭＯＳのチャネルストッパ領域用として兼用されている。そのため、フィールド酸化膜５下の領域において、Ｎ型不純物と、ナロー効果制御用不純物領域３１用のＰ型不純物について、濃度のバランスに注意が必要である。すなわち、Ｎウェル領域２９に形成されたＰＭＯＳのチャネルストッパ領域として十分な実効的なＮ型不純物濃度を確保しつつ、ナロー効果を抑制する程度の実効的なＮ型不純物濃度に抑える必要があるので、ナロー効果制御用不純物領域３１用のＰ型不純物の濃度は２×１０１３ｃｍ−２以下程度であることが好ましい。
【００７１】
このようにして作製したＰＭＯＳ及びＮＭＯＳ、並びにナロー効果制御用不純物領域を備えていない参照例としてのＰＭＯＳ及びＮＭＯＳの、しきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を図６に示す。図６において（Ａ）は実施例、（Ｂ）は参照例である。ここではチャネル長が２５μｍ（マイクロメートル）のものを用いた。
【００７２】
参照例（Ｂ）ではＰＭＯＳ、ＮＭＯＳともにナロー効果及び逆ナロー効果が顕著であったのに対し、実施例（Ａ）ではＰＭＯＳ、ＮＭＯＳともにナロー効果及び逆ナロー効果が大幅に改善されていることがわかる。
【００７３】
図７は半導体装置の製造方法のさらに他の実施例の一部を示す工程断面図である。図５と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７４】
（１−１）Ｐ型シリコン基板１にＮウェル領域２９及びＰウェル領域３をそれぞれ形成した後、シリコン酸化膜１７を形成する。シリコン酸化膜１７上に耐酸化被膜１９を形成する。写真製版技術により、Ｎウェル領域２９を覆うようにレジストパターン３５を形成する。イオン注入法により、レジストパターン３５をマスクにして、Ｐウェル領域３に、Ｐ型不純物、例えばボロン（Ｂ＋）を加速エネルギーは１５ｋｅＶ、ドーズ量は１×１０１３ｃｍ−２の注入条件でイオン注入し、ボロン注入領域（×印参照）２１を形成する（（ａ−１）参照）。
【００７５】
（１−２）レジストパターン３５を除去した後、写真製版技術により、Ｐウェル領域３を覆うようにレジストパターン３７を形成する。イオン注入法により、レジストパターン３７をマスクにして、Ｎウェル領域２９に、Ｐ型不純物、例えばボロン（Ｂ＋）を加速エネルギーは１５ｋｅＶ、ドーズ量は１．５×１０１３ｃｍ−２の注入条件でイオン注入し、ボロン注入領域（□印参照）３９を形成する（（ａ−２）参照）。
【００７６】
その後、図５（ｂ）を参照して説明した工程（２）と同様にしてフィールド酸化膜５を形成し、図５（ｃ）を参照して説明した工程（３）と同様にしてナロー効果制御用不純物領域７、チャネルストッパ領域９、高濃度不純物領域１１、ゲート酸化膜１３、ポリシリコンゲート１５、及びナロー効果制御用不純物領域３１を形成する。ナロー効果制御用不純物領域３１はボロン注入領域３９から形成される。
【００７７】
この実施例では、ナロー効果制御用不純物領域７を形成するためのイオン注入工程（１−１）、及びナロー効果制御用不純物領域３１を形成するためのイオン注入工程（１−２）において、互いに反対導電型のウェルとのバランスを考慮する必要をなくすことができるので、ナロー効果の制御範囲が広がる。
【００７８】
図８は半導体装置の製造方法のさらに他の実施例をチャネル幅方向で示す工程断面図である。図２と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。この実施例はエンハンスメント型ＮＭＯＳに本発明を適用したものである。
【００７９】
（１）Ｐ型シリコン基板１にＰウェル領域３を形成した後、シリコン酸化膜１７を形成し、さらにその上に耐酸化被膜を形成して、ＬＯＣＯＳ法によりフィールド酸化膜５を形成する。この段階では、ナロー効果制御用不純物領域を形成するためのイオン注入を行なっていない（（ａ）参照）。
【００８０】
（２）写真製版技術により、ナロー効果制御用不純物領域及びチャネルストッパ領域の形成予定領域に開口部をもつレジストパターン（図示は省略）を形成する。イオン注入法により、そのレジストパターンをマスクにして、Ｐ型不純物、例えば加速エネルギーは５０ｋｅＶ、ドーズ量は１．２×１０１３ｃｍ−２の注入条件でボロン（Ｂ＋）をイオン注入する。この工程で注入されたボロンは、ボロン注入領域（×印参照）２１ａで示すように、Ｐウェル領域３上に形成されたフィールド酸化膜５及びシリコン酸化膜１７の厚みに応じて注入深さが決定され、フィールド酸化膜５の中央側ではＰウェル領域３には注入されず、フィールド酸化膜５の端部近傍では浅く注入され、シリコン酸化膜１７で覆われた部分では比較的深く注入される（（ｂ）参照）。このイオン注入工程は本発明の半導体装置の製造方法の第１イオン注入工程を構成する。
【００８１】
（３）同じレジストパターンをマスクにして、イオン注入法により、例えば加速エネルギーは１８０ｋｅＶ、ドーズ量は１×１０１３ｃｍ−２の注入条件でボロン（Ｂ＋）をイオン注入する。この工程で注入されるボロンはボロン注入領域（○印参照）２３で示すようにボロン注入領域２１ａよりも深く注入される（（ｃ）参照）。このイオン注入工程は本発明の半導体装置の製造方法の第２イオン注入工程を構成する。
【００８２】
また、チャネル領域にしきい値電圧補正用不純物を導入する場合は、目的のしきい値電圧に応じて注入条件を設定して、Ｐ型不純物、例えばボロンを加速エネルギーは１０ｋｅＶ、ドーズ量は３×１０１２ｃｍ−２程度の注入条件でイオン注入する。
【００８３】
（４）シリコン酸化膜１７を除去し、Ｐウェル領域３の表面にゲート酸化膜１３を例えば７ｎｍ程度の膜厚に形成した後、全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてポリシリコンゲート１５を形成する。その後、周知の方法により、ＭＯＳトランジスタのソース及びドレイン領域（図示は省略）を形成し、導入した不純物を活性化させるための熱処理を行なう。Ｐウェル領域３には、チャネル幅方向でのチャネル領域の両端近傍及びチャネル領域下にボロン注入領域２１ａからナロー効果制御用不純物領域７ａが形成され、ナロー効果制御用不純物領域７ａ下にチャネル領域とは間隔をもってボロン注入領域２３から高濃度不純物領域１１が形成され、フィールド酸化膜５下の領域にボロン注入領域２３からチャネルストッパ領域９が形成される（（ｄ）参照）。
【００８４】
この実施例によれば、チャネル領域とチャネルストッパ領域９及び高濃度不純物領域１１は間隔をもって形成され、チャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域７ａが形成されたＮＭＯＳを形成することができる。これにより、逆ナロー効果及びナロー効果を制御することができ、逆ナロー効果及びナロー効果がないエンハンスメント型ＮＭＯＳを形成することができる。
【００８５】
さらに、ナロー効果制御用不純物領域７ａを形成するためのイオン注入工程（工程（２））、並びにチャネルストッパ領域９及び高濃度不純物領域１１を形成するためのイオン注入工程（工程（３））において、同じレジストパターンをマスクにしてイオン注入を行なうので、製造コストの低減を図ることができる。
【００８６】
この実施例では半導体装置の製造方法をエンハンスメント型ＮＭＯＳの作製に適用しているが、本発明の半導体装置の製造方法はこれに限定されるものではなく、ナロー効果制御用不純物領域を形成するためのイオン注入工程（工程（２））でＰ型不純物に替えてＮ型不純物をイオン注入するようにすれば、デプレッション型ＮＭＯＳの作製に適用することができる。
【００８７】
上記の実施例では、ＮＭＯＳが形成されるＰウェル領域３について、ナロー効果制御用不純物領域７、チャネルストッパ領域９及び高濃度不純物領域１１を形成する例を示しているが、本発明はこれに限定されるものではなく、ＰＭＯＳが形成されるＮウェル領域について、ナロー効果制御用不純物領域、チャネルストッパ領域及び高濃度不純物領域を形成するようにしてもよい。特に、ＰＭＯＳ及びＮＭＯＳの両方を備えている半導体装置及びその製造方法においては、ＰＭＯＳ及びＮＭＯＳの両方に本発明を適用することにより、より精度の高い逆ナロー効果及びナロー効果の制御の最適化が可能である。
【００８８】
また、上記に記載した半導体装置の製造方法の実施例では、通常のＬＯＣＯＳ法によりフィールド酸化膜５を形成しているが、本発明の半導体装置の製造方法はこれに限定されるものではなく、例えば、いわゆるポリバッファードＬＯＣＯＳ法によりフィールド酸化膜を形成するようにしてもよい。その場合、各実施例の工程（１）又は工程（１−１）において、例えばシリコン酸化膜１７を形成した後、シリコン酸化膜１７上にポリシリコン膜を２０〜５０ｎｍ程度の膜厚に形成し、そのポリシリコン膜上にシリコン窒化膜からなる耐酸化被膜を形成する。ポリバッファードＬＯＣＯＳ法は例えば特開平９−４５６７７号公報に記載されている。
【００８９】
本発明の半導体装置を構成するＭＯＳトランジスタを適用した半導体装置の実施例として、例えば図１２に示したカレントミラー回路を備えた半導体装置を挙げることができる。本発明の半導体装置を構成するＭＯＳトランジスタでは逆ナロー効果及びナロー効果を制御することができるので、カレントミラー回路の出力精度を向上させることができる。
【００９０】
図９は、アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源４１からの電源を負荷４３に安定して供給すべく、定電圧発生回路４５が設けられている。定電圧発生回路４５は、直流電源４１が接続される入力端子（Ｖｂａｔ）４７、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）４９、演算増幅器５１、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）５３、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）５５を備えている。
【００９１】
定電圧発生回路４５では、演算増幅器５１の出力端子がＰＭＯＳ５３のゲート電極に接続され、反転入力端子に基準電圧発生回路４９から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００９２】
定電圧発生回路４５において、演算増幅器５１内に本発明の半導体装置を構成するＭＯＳトランジスタを備えたカレントミラー回路が設けられている。半導体装置を構成するＭＯＳトランジスタを用いることによりカレントミラー回路の出力精度を向上させることができるので、演算増幅器５１の比較精度を向上させることができ、定電圧発生回路４５の出力の精度を向上させることができる。
【００９３】
図１０は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路５７において、５１は演算増幅器で、その反転入力端子に基準電圧発生回路４９が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）５９から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器５１の非反転入力端子に入力される。演算増幅器５１の出力は出力端子（Ｖｏｕｔ）６１を介して外部に出力される。
【００９４】
電圧検出回路５７において、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器５１の出力がＨを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器５１の出力がＬになる。
【００９５】
電圧検出回路５７において、演算増幅器５１内に本発明の半導体装置を構成するＭＯＳトランジスタを備えたカレントミラー回路が設けられている。半導体装置を構成するＭＯＳトランジスタを用いることによりカレントミラー回路の出力精度を向上させることができるので、演算増幅器５１の比較精度を向上させることができ、電圧検出回路５７の検出精度を向上させることができる。
【００９６】
図９及び図１０では、本発明の半導体装置を定電圧発生回路又は電圧検出回路を備えた半導体装置に適用しているが、本発明の半導体装置が適用される半導体装置はこれらに限定されるものではなく、ＭＯＳトランジスタを含む半導体装置であれば適用することができる。
【００９７】
以上、本発明の半導体装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００９８】
【発明の効果】
請求項１に記載された半導体装置では、ＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍にナロー効果制御用不純物領域を備え、ナロー効果制御用不純物領域よりも深い位置にチャネルストッパ領域と同程度の不純物濃度をもつ高濃度不純物領域を備えているようにしたので、逆ナロー効果及びナロー効果を制御することができる。
【００９９】
請求項２に記載された半導体装置では、請求項１に記載された半導体装置において、ナロー効果制御用不純物領域が形成されたＭＯＳトランジスタとは逆導電チャネル型のＭＯＳトランジスタが形成される領域においてチャネル幅方向でのチャネル領域の両端近傍に、ナロー効果制御用不純物領域を形成するための不純物と同じ不純物が同じ濃度で導入されている第２ナロー効果制御用不純物領域を備えているようにしたので、ＰＭＯＳ又はＮＭＯＳ用のナロー効果制御用不純物領域とＮＭＯＳ又はＰＭＯＳ用の第２ナロー効果制御用不純物領域を同時に形成することができ、製造工程数を削減して製造コストを低減することができる。
【０１００】
請求項３に記載された半導体装置では、請求項１に記載された半導体装置において、ナロー効果制御用不純物領域を形成する不純物と高濃度不純物領域を形成する不純物は互いに逆導電型のものであるようにしたので、デプレッション型ＭＯＳトランジスタなど、チャネルストッパ領域を形成する不純物とは逆導電型の不純物がチャネル領域にしきい値電圧補正用として導入される場合であっても、逆ナロー効果及びナロー効果を制御することができる。
【０１０１】
請求項４に記載された半導体装置では、カレントミラー回路を備えた半導体装置において、カレントミラー回路を構成するＭＯＳトランジスタとして、本発明の半導体装置を構成するＭＯＳトランジスタを備えているようにしたので、カレントミラー回路の出力精度を向上させることができる。ただし、本発明の半導体装置を構成するＭＯＳトランジスタが適用される回路はカレントミラー回路に限定されるものではない。
【０１０２】
請求項５に記載された半導体装置では、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、分割抵抗からの分割電圧と基準電圧源からの基準電圧を比較するための演算増幅器を備えたアナログ回路を備えた半導体装置において、演算増幅器は請求項４に記載されたカレントミラー回路を備えているようにしたので、演算増幅器の出力精度を向上させることができ、アナログ回路の検出精度を向上させることができる。
【０１０３】
請求項６に記載された半導体装置の製造方法では、半導体基板上にフィールド酸化膜の形成領域を画定するための耐酸化性膜を形成する工程（Ａ）、耐酸化性膜をマスクにして半導体基板に逆ナロー効果制御用の第１不純物を注入する第１イオン注入工程（Ｂ）、熱処理を施して半導体基板の表面にフィールド酸化膜を選択的に形成する工程（Ｃ）、及び、少なくともＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍において第１不純物よりも深い位置に注入するように、半導体基板にフィールド酸化膜上からチャネルストッパ領域用の第２不純物を注入する第２イオン注入工程（Ｄ）を含むようにしたので、本発明の半導体装置を製造することができる。
【０１０４】
請求項７に記載された半導体装置の製造方法では、請求項６に記載された半導体装置の製造方法において、工程（Ａ）の前に、第１導電型ウェル領域及び第２導電型ウェル領域をそれぞれ形成する工程を含み、第１イオン注入工程（Ｂ）は、第１導電型ウェル領域及び第２導電型ウェル領域に、第１不純物として第１導電型の不純物を注入し、第２イオン注入工程（Ｄ）は、第２導電型ウェル領域を被覆した状態で第１導電型ウェル領域に、第２不純物として第１導電型の不純物を注入するようにしたので、ＰＭＯＳ及びＮＭＯＳの両方を備えている場合に、製造工程数を削減して製造コストを低減することができる。
【０１０５】
請求項８に記載された半導体装置の製造方法では、半導体基板の表面にフィールド酸化膜を選択的に形成する工程（Ａ）、ナロー効果制御用不純物領域及びチャネルストッパ領域の形成予定領域に開口部をもつマスクパターンを形成し、そのマスクパターンをマスクにして半導体基板にナロー効果制御用不純物領域形成用の第１不純物を注入する第１イオン注入工程（Ｂ）、及び、上記マスクパターンをマスクにして、少なくともＭＯＳトランジスタのチャネル幅方向でのチャネル領域の両端近傍において第１不純物よりも深い位置に注入するように、半導体基板にチャネルストッパ領域形成用の第２不純物を注入する第２イオン注入工程（Ｃ）を含むようにしたので、本発明の半導体装置を製造することができ、さらに、ナロー効果制御用不純物領域を形成するための第１イオン注入工程、並びに高濃度不純物領域を形成するための第２イオン注入工程において、同じマスクパターンをマスクにしてイオン注入を行なうので、製造コストの低減を図ることができる。
【０１０６】
請求項９に記載された半導体装置の製造方法では、請求項６及び８に記載された半導体装置の製造方法において、第１イオン注入工程で用いる第１不純物は、第２イオン注入工程で用いる第２不純物とは逆導電型のものであるようにしたので、デプレッション型ＭＯＳトランジスタなど、チャネルストッパ領域を形成する不純物とは逆導電型の不純物がチャネル領域にしきい値電圧補正用として導入される場合であっても、逆ナロー効果及びナロー効果を制御することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例をチャネル幅方向で示す断面図である。
【図２】半導体装置の製造方法の一実施例をチャネル幅方向で示す工程断面図である。
【図３】同実施例により製造したＮＭＯＳの特性を示す図であり、（ａ）はしきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示し、（ｂ）は飽和電流Ｉｄ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す。
【図４】半導体装置の製造方法の他の実施例をチャネル幅方向で示す工程断面図であり、（ｃ）は半導体装置の他の実施例の断面図を示す。
【図５】半導体装置の製造方法のさらに他の実施例をチャネル幅方向で示す工程断面図であり、（ｃ）は半導体装置のさらに他の実施例の断面図を示す。
【図６】同実施例により作製したＰＭＯＳ及びＮＭＯＳ、並びに参照例としてのＰＭＯＳ及びＮＭＯＳの、しきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す図であり、（Ａ）は実施例、（Ｂ）は参照例を示す。
【図７】半導体装置の製造方法のさらに他の実施例の一部を示す工程断面図である。
【図８】半導体装置の製造方法のさらに他の実施例をチャネル幅方向で示す工程断面図である。
【図９】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１０】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】ナロー効果をもつ従来のＮＭＯＳの特性を示す図であり、（ａ）はしきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示し、（ｂ）は飽和電流Ｉｄ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す。
【図１２】本発明の半導体装置が適用されるカレントミラー回路の一例を示す回路図である。
【図１３】従来のＮＭＯＳをチャネル幅方向で示す断面図である。
【図１４】従来のＮＭＯＳの不具合をチャネル幅方向で示す断面図である。
【図１５】逆ナロー効果をもつ従来のＮＭＯＳの特性を示す図であり、（ａ）はしきい値電圧Ｖｔｈ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示し、（ｂ）は飽和電流Ｉｄ（縦軸）のチャネル幅Ｗ（横軸）に対する依存性を示す。
【符号の説明】
１　　　Ｐ型シリコン基板
３　　　Ｐウェル領域
５　　　フィールド酸化膜
７　　　ナロー効果制御用不純物領域
９　　　チャネルストッパ領域
１１　　　高濃度不純物領域
１３　　　ゲート酸化膜
１５　　　ポリシリコンゲート
１７　　　シリコン酸化膜
１９　　　耐酸化性膜
２１，２３　　ボロン注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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