(57)【要約】【課題】小型化及び高集積化を低コストにて実現することができる半導体装置及びその製造方法、並びに半導体パッケージを提供すること。【解決手段】第１の半導体チップ９を有する第１の半導体パッケージ２と、第１の半導体チップ９とは異なる第２の半導体チップ１４を有する第２の半導体パッケージ３とが積層されている、半導体装置１。また、半導体チップを有するパッケージの複数個が積層され、これらのパッケージのうち少なくとも下段半導体パッケージ２と上段半導体パッケージ３のサイズが互いに異なっている半導体装置１、及びその製造方法であって、外形サイズの小さい方の上段半導体パッケージ３のチップ基板１２上に導電性ペースト１８を付着し、外形サイズの大きい方の下段半導体パッケージ２のチップ基板６上にはんだボール１１を付着し、しかる後に導電性ペースト１８とはんだボール１１とを融合して前記積層を行う、半導体装置の製造方法。【選択図】          図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップを有する第１の半導体パッケージと、前記第１の半導体チップとは異なる第２の半導体チップを有する第２の半導体パッケージとが積層されている、半導体装置。
【請求項２】
半導体チップを有する半導体パッケージの複数個が積層され、これらの半導体パッケージのうち少なくとも第１の半導体パッケージと第２の半導体パッケージのサイズが互いに異なっている、半導体装置。
【請求項３】
請求項１又は２に記載した半導体チップ又は半導体パッケージを有する半導体装置。
【請求項４】
前記半導体チップのそれぞれが、これらを電気的に接続するインターフェイス回路を有すると共に、互いに異なる回路機能を有している、請求項１又は２に記載した半導体装置。
【請求項５】
前記第１及び第２の半導体パッケージの一方の外形サイズが他方の外形サイズより５０μｍ以上小さい、請求項１又は２に記載した半導体装置。
【請求項６】
前記外形サイズの大きい方の半導体パッケージのチップ基板にはんだボールが設けられている、請求項１又は２に記載した半導体装置。
【請求項７】
前記第１及び第２の半導体パッケージのモールド材のガラス転移温度が互いに異なる、請求項１又は２に記載した半導体装置。
【請求項８】
前記ガラス転移温度が高いモールド材が、外形サイズの大きい方の半導体パッケージに用いられている、請求項７に記載した半導体装置。
【請求項９】
請求項１〜３のいずれか１項に記載した半導体パッケージの少なくとも１つの半導体パッケージ又はその組み合わせ。
【請求項１０】
前記半導体チップのそれぞれが、これらを電気的に接続するインターフェイス回路を有すると共に、互いに異なる回路機能を有している、請求項９に記載した半導体パッケージ又はその組み合わせ。
【請求項１１】
前記第１及び第２の半導体パッケージの一方の外形サイズが他方の外形サイズより５０μｍ以上小さい、請求項９に記載した半導体パッケージ又はその組み合わせ。
【請求項１２】
前記外形サイズの大きい方の半導体パッケージのチップ基板にはんだボールが設けられている、請求項９に記載した半導体パッケージ又はその組み合わせ。
【請求項１３】
前記第１及び第２の半導体パッケージのモールド材のガラス転移温度が互いに異なる、請求項９に記載した半導体パッケージ又はその組み合わせ。
【請求項１４】
前記ガラス転移温度が高いモールド材が、外形サイズの大きい方の半導体パッケージに用いられている、請求項１３に記載した半導体パッケージ又はその組み合わせ。
【請求項１５】
半導体チップを有するパッケージの複数個が積層され、これらのパッケージのうち少なくとも第１の半導体パッケージと第２の半導体パッケージのサイズが互いに異なっている、半導体装置の製造方法であって、前記第１及び第２の半導体パッケージのうち外形サイズの小さい方の半導体パッケージのチップ基板上に導電性ペーストを付着し、外形サイズの大きい方の半導体パッケージのチップ基板上にボール状導電材を付着させ、しかる後に前記導電性ペーストと前記ボール状導電材とを融合して前記積層を行う、半導体装置の製造方法。
【請求項１６】
前記導電性ペーストとしてはんだペーストを印刷し、前記ボール状導電材としてはんだボールを用いる、請求項１５に記載した半導体装置の製造方法。
【請求項１７】
前記第１及び第２の半導体パッケージのモールド材のガラス転移温度を互いに異ならせる、請求項１５に記載した半導体装置の製造方法。
【請求項１８】
前記ガラス転移温度が高いモールド材を、外形サイズの大きい方の半導体パッケージに用いる、請求項１７に記載した半導体装置の製造方法。
【請求項１９】
前記ガラス転移温度の低いモールド材を外形サイズの小さい方の半導体パッケージに用い、この半導体パッケージを支持体上に支持した状態で前記積層を行う、請求項１７に記載した半導体装置の製造方法。
【請求項２０】
請求項４又は５に記載した半導体装置を製造する、請求項１５に記載した半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、並びに半導体パッケージに関するものである。
【０００２】
【従来の技術】
半導体デバイスの高集積化に伴い、１つの半導体集積回路に複数の機能を集積させるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）が注目を集めている。しかしながら、アナログ回路とロジック回路の混載や、ロジック回路と大規模メモリー回路を混載させる場合、その半導体製造プロセスに差異があるため、全体としての製造プロセスが複雑化し、コスト面で実現の限界が言われて久しい。
【０００３】
また、大規模回路の設計開発期間の長期化、開発費の高騰などの課題も多く、ＩＴ化時代といわれる電子機器の進化の早さに十二分に対応できないなどの課題が指摘されている。
【０００４】
これを補完する技術として注目を集めているのが、１つの半導体パッケージの中に複数個の半導体集積回路を封止させるＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）と呼ばれる技術である。
【０００５】
この技術を達成させる方法として、図１２（ａ）に示すように、半導体集積回路３０をダイの状態で平面方向に配置する方法、又は図１２（ｂ）に示すように、半導体集積回路３０をダイの状態で三次元的に配置する方法が提案され、具現化されている。
【０００６】
しかしながら、図１２に示すような方法の場合、半導体集積回路３０の電気的特性検査及び保証をダイのレベルで実施しなければならず、ＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）と呼ばれる、ダイレベルでの電気的特性の保証・品質保証が必須となり、ダイコストの高騰、組立後の品質保証等を考慮すると課題は大きい。このため、携帯電話向け半導体メモリーの高容量化等に用途が限定されているのが現状である。
【０００７】
この問題を解決する方法として、事前に電気的特性及び長期信頼性が保証された半導体パッケージを用い、これらを積層して形成される積層型マルチパッケージ構造についての提案がなされている（例えば、後記の特許文献１、特許文献２又は特許文献３参照。）。
【０００８】
【特許文献１】
特許第２８７８２４３号公報（４頁第６欄４６行目〜６頁第９欄３行目、第１及び２図）
【特許文献２】
特許第３２３９９０９号公報（５頁第７欄１５〜２８行目、第５図）
【特許文献３】
特開平１０−２８４６８３号公報（３頁第３欄１７〜３６行目、第１図）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の特許文献３等では、半導体メモリーの高容量化が中心に提案されているのが現状である。
【００１０】
また、上記の特許文献２等では、複数個の半導体パッケージを積層する方法について記載されており、具体的には、下段の半導体パッケージにはんだボールを設けた後、リフローによって上段の半導体パッケージを積層する方法が提案されている。しかしながら、この方法では、上下半導体パッケージの積層において、ズレ公差などを考慮しなければならず、また、積層する半導体パッケージの個数が増加するに伴い、各半導体パッケージのズレ公差が大きくなり、電子機器をメイン基板に実装する際の高密度化（高集積化）の妨げとなってしまう。
【００１１】
また、この積層工程におけるズレ公差を少なくするためには、搭載精度の±１０μｍレベルの搭載設備が必要となり、この場合は積層工程の高騰につながるために現実的ではない。
【００１２】
また、リフロー工程の熱履歴で半導体パッケージの熱変形が現れ、積層時の積層歩留まりの低下を招くことが容易に想像される。さらに、積層した半導体パッケージ間の接合部の接合信頼性を向上させ、かつ地球環境的にも負荷の少ない材料を積層材として選定する必要がある。
【００１３】
さらに、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）化に伴い、１つの半導体パッケージに搭載される半導体集積回路の出力端子数が増大し、これによってメイン基板の基板仕様が高騰するという課題も無視できない。
【００１４】
このため、古くより積層型半導体パッケージの提案はなされているが、サーバー、携帯電話等の一部の用途に採用が限定されているのが現状である。
【００１５】
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、小型化及び高集積化を低コストにて実現することができる半導体装置及びその製造方法、並びに半導体パッケージを提供することにある。
【００１６】
【課題を解決するための手段】
即ち、本発明は、第１の半導体チップを有する第１の半導体パッケージと、前記第１の半導体チップとは異なる第２の半導体チップを有する第２の半導体パッケージとが積層されている、半導体装置に係るものである（以下、本発明の第１の半導体装置と称する。）。
【００１７】
ここで、上記の「異なる」とは、前記半導体チップのサイズ及び／又は種類が異なることを意味する。
【００１８】
本発明の第１の半導体装置によれば、前記第１の半導体チップを有する前記第１の半導体パッケージと、前記第１の半導体チップとは異なる前記第２の半導体チップを有する前記第２の半導体パッケージとが積層されているので、小型化、集積度の向上を実現することができる。
【００１９】
また、例えば、前記積層において、従来例のようにズレ公差などを特に考慮する必要がない。さらに、外部端子をパターンで形成する際に、従来と比べてマージンを広く設けることができ、かつ外部端子数を多く設けることができる。従って、多ピン化に対応することができ、高集積化を低コストにて実現することができる。
【００２０】
また、本発明は、半導体チップを有するパッケージの複数個が積層され、これらのパッケージのうち少なくとも第１の半導体パッケージと第２の半導体パッケージのサイズが互いに異なっている、半導体装置に係るものであり（以下、本発明の第２の半導体装置と称する。）、さらに、半導体チップを有するパッケージの複数個が積層され、これらのパッケージのうち少なくとも第１の半導体パッケージと第２の半導体パッケージのサイズが互いに異なっている、半導体装置の製造方法であって、前記第１及び第２の半導体パッケージのうち外形サイズの小さい方の半導体パッケージのチップ基板上に導電性ペーストを付着し、外形サイズの大きい方の半導体パッケージのチップ基板上にボール状導電材を付着し、しかる後に前記導電性ペーストと前記ボール状導電材とを融合して前記積層を行う、半導体装置の製造方法に係るものである。
【００２１】
さらに、上記した第１及び第２の半導体装置における前記半導体パッケージのうち少なくとも１つの半導体パッケージ又はその組み合わせに係るものである。
【００２２】
本発明の第２の半導体装置及びその製造方法によれば、前記半導体チップを有する前記半導体パッケージの複数個が積層され、これらの半導体パッケージのうち少なくとも前記第１の半導体パッケージと前記第２の半導体パッケージのサイズが互いに異なっているので、小型化、集積度の向上を実現することができる。
【００２３】
また、前記第１及び第２の半導体パッケージのうち外形サイズの小さい方の半導体パッケージの前記チップ基板上に前記導電性ペーストを付着し、外形サイズの大きい方の半導体パッケージの前記チップ基板上に前記ボール状導電材を付着し、しかる後に前記導電性ペーストと前記ボール状導電材とを融合して前記積層を行うので、例えば、前記積層において、従来例のようにズレ公差などを特に考慮する必要がなく、積層歩留りの向上を図ることができる。さらに、外部端子をパターンで形成する際に、従来と比べてマージンを広く設けることができ、かつ外部端子数を多く設けることができる。
【００２４】
従って、ズレ公差などの心配が無く、多ピン化に対応することができ、小型化及び高集積化を低コストにて実現することができる。
【００２５】
【発明の実施の形態】
本発明に基づく第１及び第２の半導体装置において、前記半導体チップのそれぞれが、これらを電気的に接続するインターフェイス回路を有すると共に、互いに異なる回路機能を有していることが望ましい。
【００２６】
また、前記第１及び第２の半導体パッケージの一方の外形サイズが他方の外形サイズより５０μｍ以上小さいことが好ましく、さらに、前記外形サイズの大きい方の半導体パッケージの前記チップ基板にはんだボールが設けられていることが好ましい。
【００２７】
上記のように、前記第１及び第２の半導体パッケージの外形サイズの差を５０μｍ以上と特定することにより、外部端子をパターンで形成する際に、マージンをより広く設けることができ、かつ前記外部端子数をより多く設けることができる。従って、前記はんだボールを余裕を持って設けることができ、前記積層において従来例のようにズレ公差などを特に考慮する必要がなく、一層の多ピン化及び高集積化を低コストにて実現することができる。また、本発明に基づく半導体装置の最大外形サイズは、前記外形サイズが大きい方の半導体パッケージの外形精度に規定されるので、例えば本発明に基づく半導体装置のメイン基板への実装、或いはその他の電子部品の実装に悪影響を与えることはない。
【００２８】
また、前記外形サイズの大きい方の半導体パッケージの前記チップ基板に前記はんだボールを設けるので、一層の小型化、集積度の向上が可能となる。
【００２９】
なお、前記はんだボールの材質は特に限定されないが、例えば環境問題を考慮して鉛成分を含有しない材質を用いるのがよい。具体的には、Ｓｎ−Ａｇ−Ｃｕはんだ材等が挙げられ、これは接合強度及び長期信頼性に優れている。
【００３０】
また、前記第１及び第２の半導体パッケージのモールド材のガラス転移温度が互いに異なることが好ましく、前記ガラス転移温度が高いモールド材が、前記外形サイズの大きい方の半導体パッケージに用いられていることがより好ましい。これにより、積層時の積層歩留まりをより向上することができる。
【００３１】
以下に、本発明の好ましい実施の形態を図面参照下に説明する。
【００３２】
実施の形態１
図１は、本発明に基づく半導体装置の一例の概略断面図である。
【００３３】
図１に示すように、本発明に基づく半導体装置１は、下段半導体パッケージ２と上段半導体パッケージ３とが積層された構造を有し、仮想線で示すメイン基板４の電極５と図示省略したはんだボール等によって電気的に接続されている。
【００３４】
下段半導体パッケージ２は、チップ基板６と、チップ基板６上の電極７と金属ワイヤー８によって接続された半導体チップ９と、これらを覆うようにして形成されたモールド材１０と、上段半導体パッケージ３と電気的に接続するためのはんだボール１１とによって構成され、その外形サイズは１６．０ｍｍである。下段半導体パッケージ２の半導体チップ９は、論理処理を実施するＬｏｇｉｃ回路を搭載する半導体集積回路（外形サイズは例えば１６．０ｍｍ）である。
【００３５】
また、上段半導体パッケージ３は、チップ基板１２と、チップ基板１２上の電極１３と金属ワイヤー８によって接続された半導体チップ１４と、これらを覆うようにして形成されたモールド材１５とによって構成され、その外形サイズは１５．９５ｍｍである。上段半導体パッケージ３の半導体チップ１４は、下段の半導体チップ９との電気的インターフェイスを保有し、下段の半導体チップ９とはサイズ及び種類の異なった半導体メモリーデバイス等の半導体集積回路（外形サイズは例えば１５．９５ｍｍ）である。
【００３６】
即ち、本発明に基づく半導体装置１において、上段半導体パッケージ３の外形サイズが、下段半導体パッケージ２の外形サイズに比べて５０μｍ以上小さく形成されている。例えば、図１中のｄはそれぞれ２５μｍである。
【００３７】
また、上述したように、下段半導体パッケージ２と上段半導体パッケージ３とが、Ｓｎ−Ａｇ−Ｃｕ等の鉛成分を含有しないはんだボール１１によって電気的及び機械的に接合されている。Ｓｎ−Ａｇ−Ｃｕ等は、接合強度や長期信頼性に優れている。
【００３８】
さらに、下段半導体パッケージ２のモールド材１０のガラス転移温度は、上段半導体パッケージ３のモールド材１５のそれより高いことが好ましく、これにより、積層時の積層歩留まりを向上することができる。
【００３９】
この半導体装置１の製造方法としては、後記に詳細に説明するように、下段半導体パッケージ２にはんだボール１１を形成し、上段半導体パッケージ３の電極（接合用端子部）１３にはんだペーストを印刷法等で形成し、下段半導体パッケージ２を反転させて上段半導体パッケージ３上に搭載し、リフロー等による熱加熱を行うことによってはんだボール１１と前記はんだペーストとを融合し、前記積層を行うことができる。
【００４０】
本発明に基づく半導体装置１によれば、下段半導体パッケージ２と上段半導体パッケージ３とが積層された構造を有しており、上段半導体パッケージ３の外形サイズが、下段半導体パッケージ２の外形サイズに比べて５０μｍ以上小さく形成されているので、より小型化、高集積化を実現することができる。
【００４１】
また上記のように、下段半導体パッケージ２と上段半導体パッケージ３との外形サイズの差を５０μｍ以上と特定し、かつはんだボール１１と前記はんだペーストとを融合して前記積層を行うので、前記積層において従来例のようにズレ公差などを特に考慮する必要がなく、積層歩留りの向上を図ることができる。また、はんだボール１１をパターンで形成する際に、マージンをより広く設けることができ、前記外部端子数をより多く設けることができる。従って、一層の小型化及び高集積化を低コストにて実現することができる。
【００４２】
また、本発明に基づく半導体装置１の最大外形サイズは、前記外形サイズが大きい方の半導体パッケージ、即ち下段半導体パッケージ２の外形精度に規定されるので、例えば本発明に基づく半導体装置１のメイン基板４への実装、或いはその他の電子部品の実装に悪影響を与えることはない。
【００４３】
実施の形態２
図２は、本発明に基づく半導体装置における、２つの半導体集積回路（前記半導体チップ）の回路図のイメージである。なお、図１に示すような、下段半導体パッケージ２と上段半導体パッケージ３とが積層された場合を説明する。
【００４４】
図２に示すように、前記下段の半導体パッケージを構成する半導体集積回路９は、例えばデジタルスチルカメラの画像処理用論理半導体集積回路であり、前記上段の半導体パッケージを構成する半導体集積回路１４は、例えば１２８ＭｂｙｔｅのＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）である。そして、半導体集積回路９と半導体集積回路１４は、回路上電気的に接続されている。
【００４５】
半導体集積回路９は、図３に概略斜視図で示すように、インターポーザー（前記チップ基板）６と呼ばれる有機基板に実装され、インターポーザー６上の電極（図示省略）と金属ワイヤー８で接続され、１９０℃にガラス転移温度を有する多官能系エポキシ骨格系モールド樹脂１０で封止される。そして、モールド樹脂１０が存在しないインターポーザー６の周辺部に、Ｓｎ−３％Ａｇ−０．５％Ｃｕからなるはんだボール１１を、片側に２列づつ０．８ｍｍピッチで３８個、両側の合計で７６個付着し、かつインターポーザー６のモールド樹脂１０と反対側の面には０．６５ｍｍピッチで３０４個の端子からなる外部電極を設け（図示省略）、下段半導体パッケージ２を完成させることができる。
【００４６】
半導体集積回路１４は、図４に概略斜視図で示すように、インターポーザー（前記チップ基板）１２と呼ばれる有機基板に実装され、インターポーザー１２上の電極（図示省略）と金属ワイヤー８で接続される。そして、これらを１２０℃にガラス転移温度を有するビフェニル系エポキシ系モールド樹脂１５で封止することにより、上段半導体パッケージ３を作製することができる。なお、インターポーザー（前記チップ基板）１２には、図３に示すような半導体集積回路９と機械的・電気的に接続を行うことができる端子（電極）が形成されている。
【００４７】
また、上段半導体パッケージ３は、下段半導体パッケージ２より外形サイズが５０μｍ小さくなるように形成する。これにより、下段半導体パッケージ２と上段半導体パッケージ３との積層構造からなる本発明に基づく半導体装置の最大外形サイズは、下段半導体パッケージ２の外形精度に規定されるので、例えば本発明に基づく半導体装置の前記メイン基板への実装、或いはその他の電子部品の実装に悪影響を与えることはない。
【００４８】
前記外部電極（端子）は、下段の半導体集積回路９の単独の電気的入出力信号、下段の半導体集積回路９と上段の半導体集積回路１４との双方間の接合用電気的信号及び上段の半導体集積回路１４単独の電源等の入出力電極（端子）を備えているが、下段の半導体集積回路９と上段の半導体集積回路１４との双方間の接合用電気的信号は、積層時の電気的試験、及び本発明に基づく半導体装置を前記メイン基板に搭載した後の電気的不良発生時における電気的特性確認用であり、前記メイン基板上においては他の電子機器との接続は必要なく、前記電気的特性確認の必要がなければ、前記外部電極（端子）数は減らしてもよい。
【００４９】
これにより、本発明に基づく半導体装置は、前記メイン基板の設計仕様をより簡素化でき、一層の電気的な安定とコストダウン効果が期待できる。
【００５０】
また、図２に示すような下段の半導体集積回路９と上段の半導体集積回路１４との電気的な接続は、下段の半導体パッケージ２のはんだボール１１で行っている。はんだボール１１としては、上述したように、接合強度及び長期信頼性に優れた鉛成分を含有しないＳｎ−３．０％Ａｇ−０．５％Ｃｕからなるはんだ材を採用することが好ましい。
【００５１】
図５に、はんだボール１１として、Ｓｎ−３．０％Ａｇ−０．５％Ｃｕからなるはんだ材を用いた場合と、共晶はんだ材（６４％Ｓｎ−Ｐｂ）を用いた場合との、接合信頼性の測定結果を示す。評価方法としては、下段半導体パッケージ２と上段半導体パッケージ３とを積層した状態で温度サイクル試験を実施し、はんだボール１１による接合部の電気的接続を確認し、断線状態を故障（不良）と判断し、その回数を測定した。なお、温度サイクル条件は、−５５℃で３０ｍｉｎ、１２５℃で３０ｍｉｎを採用した。
【００５２】
図５より明らかなように、共晶はんだ材（６４％Ｓｎ−Ｐｂ）を用いた場合に比べて、Ｓｎ−３．０％Ａｇ−０．５％Ｃｕからなるはんだ材を用いた場合は、接合強度及び長期信頼性に優れていた。また、Ｓｎ−３．０％Ａｇ−０．５％Ｃｕからなるはんだ材は、鉛成分を含まないので、地球環境への負荷を低減することができる。
【００５３】
実施の形態３
次に、本発明に基づく半導体装置の製造方法を図６を参照して説明する。なお、図６は、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。
【００５４】
図３に示すような下段の半導体集積回路９を有する下段半導体パッケージ２、及び図４に示すような上段の半導体集積回路１４を有する上段半導体パッケージ３は、予め電気的仕様を満足する電気的特性が測定され、必要に応じてバーインにより初期故障は選別されている。
【００５５】
まず、図６（ａ）に示すように、支持体１６に半導体パッケージ３を収納できる凹部１７を予め形成する。そして、上段の半導体パッケージ３を、モールド材１５を有する側を支持体１６と接するようにして、支持体１６の凹部１７にＳＭＴ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）用マウンターで搭載する。
【００５６】
支持体１６の材質は特に限定されないが、例えばアルミニウム、ＳＵＳ等を用いることができる。或いは、エポキシ等の有機基材を使用してもよい。また、支持体１６に、上段の半導体パッケージ３を収納するための凹部１７を設けなくても、積層工程中に上段の半導体パッケージ３を固定できるものであればよく、粘着性シート等が使用可能である。
【００５７】
次に、図６（ｂ）に示すように、ＳＭＴ用はんだ印刷機を用いてスクリーン印刷法により、上段の半導体パッケージ３の端子部（電極）（図示省略）にはんだペースト１８を印刷する。
【００５８】
はんだペースト１８としては、一般的な共晶組成はんだ材で問題ないが、地球環境への配慮を鑑みＳｎ−３％Ａｇ−０．５％Ｃｕ等からなるはんだ材を用いることが好ましい。
【００５９】
次に、図６（ｃ）に示すように、下段半導体パッケージ２のはんだボール１１を有する面が下方に向いた状態で、上段半導体パッケージ３の個々の認識用マーク（図示省略）を認識させ、上段半導体パッケージ３のはんだペースト１８を有する前記端子部と、下段半導体パッケージ２のはんだボール１１とが合うように、下段半導体パッケージ２を搭載する。
【００６０】
次に、図７（ｄ）に示すように、上段半導体パッケージ３及び下段半導体パッケージ２をリフロー炉１９に配して熱処理を施し、はんだボール１１とはんだペースト１８を溶融させ、下段半導体パッケージ２と上段半導体パッケージ３とを電気的及び機械的に接合することによって前記積層を行うことができる。
【００６１】
ここで、本発明に基づく半導体装置の製造方法は、上述したように上段半導体パッケージ３の外形サイズを下段半導体パッケージ２より５０μｍ以上小さく形成しているので、はんだボール１１とはんだペースト１８の融合による前記接合を行うことができる。これにより、前記リフロー処理時にセルフアライメント効果が期待でき、例えば、搭載精度が端子ピッチの３割までずれても、積層可能となる。また、上段半導体パッケージ３の搭載位置精度について厳密な管理が不要となり、一般的なＳＭＴマウントラインでの積層工程が可能となり、さらに、安価に安定的に前記はんだ材を供給することができる。
【００６２】
そして、図７（ｅ）に示すように、下段半導体パッケージ２と上段半導体パッケージ３とが積層された本発明に基づく半導体装置１を、移載装置（図示省略）を用いて支持体１６からトレイ（図示省略）に移載することにより、積層工程が完了する。
【００６３】
ここで、図８に、図６及び図７のようにして作製した本発明に基づく半導体装置１、及びはんだペースト１８の代わりに重合ロジン６０％、ジエチレングリコールジブチルエーテル２２％にて構成されるフラックスをスクリーン印刷法にて塗布し、前記積層を行った場合について、接合時歩留まりと、セルフアライメント効果を測定した結果を示す。
【００６４】
前記セルフアライメント効果の測定は、下段半導体パッケージ２と上段半導体パッケージ３との積層において、下段半導体パッケージ２を端子ピッチ０．８ｍｍの３割強に当たる０．３ｍｍずらした場合の評価を行った。
【００６５】
上記の０．３ｍｍずらすことによる意義は、一般的なＳＭＴマウンターを用いて上段半導体パッケージ３を支持体１６に搭載する精度、はんだペースト１８のスクリーン印刷の精度、及び下段半導体パッケージ２に搭載する精度を鑑み、最大搭載ずれを想定した値である。
【００６６】
図８より明らかなように、本発明に基づく半導体装置１は、上段半導体パッケージ３の外形サイズを下段半導体パッケージ２より５０μｍ以上小さく形成し、はんだボール１１とはんだペースト１８の融合によって前記接合を行ったので、積層歩留まり及びリフロー戻り量が共に優れ、セルフアライメント効果が得られた。
【００６７】
これに対し、フラックスを用いた場合は、積層歩留り及びリフロー戻り量が低下し、セルフアライメント効果が得られなかった。従って、搭載精度を厳密に管理しなければならず、既存の搭載精度±１００μｍ程度のＳＭＴマウンターでの対応は困難であるため、搭載設備においては±１０μｍ程度の精度が要求される搭載設備を採用しなければならない。
【００６８】
本発明に基づく半導体装置１及び製造方法によれば、下段半導体パッケージ２と上段半導体パッケージ３とが積層された構造を有しており、上段半導体パッケージ３の外形サイズが、下段半導体パッケージ２の外形サイズに比べて５０μｍ以上小さく形成されているので、より小型化、集積度の向上を実現することができる。
【００６９】
また上記のように、下段半導体パッケージ２と上段半導体パッケージ３との外形サイズの差を５０μｍ以上と特定し、かつはんだボール１１とはんだペースト１８とを融合して前記積層を行うので、前記積層においてズレ公差などを特に考慮する必要がなく、積層歩留りの向上を図ることができる。
【００７０】
また、本発明に基づく半導体装置１の最大外形サイズは、前記外形サイズが大きい方の半導体パッケージ、即ち下段半導体パッケージ２の外形精度に規定されるので、例えば本発明に基づく半導体装置１の前記メイン基板への実装、或いはその他の電子部品の実装に悪影響を与えることはない。
【００７１】
従って、ズレ公差などの心配が無く、小型化及び高集積化を低コストにて実現することができる。
【００７２】
実施の形態４
上述したように、本発明に基づく半導体装置において、前記第１及び第２の半導体パッケージの前記モールド材のガラス転移温度が互いに異なることが好ましく、前記ガラス転移温度が高い前記モールド材が、外形サイズの大きい方の半導体パッケージに用いられていることがより好ましい。これにより、積層時の積層歩留まりを一層向上させることができる。
【００７３】
一般に、半導体装置の熱反り挙動は、半導体パッケージを構成する材質の線膨張係数差及び構成材質のガラス転移温度によって規定される。そして、前記モールド材を用いて前記半導体集積回路（前記半導体チップ）を保護してなる前記半導体パッケージでは、特開平１０−２８４６８３号及び特開平２００２−７６２６５号等に示されるように、フリップチップ方法で積層した場合と比較して熱処理時の半導体パッケージの熱反り挙動は複雑であり、積層歩留まりの低下という問題が潜在的に存在する。特に、本発明に基づく半導体装置及び製造方法は、前記半導体チップが互いに異なる前記半導体パッケージの積層、或いは互いにサイズが異なる前記半導体パッケージの積層を行うので、その熱挙動は複雑化し、工業化には大きな課題を提起することになる。
【００７４】
以下、図９を参照して説明する。
【００７５】
図９（ａ）は、上述したような、下段半導体パッケージ２のモールド材１０のガラス転移温度が、上段半導体パッケージ３のモールド材１５のガラス転移温度より高い場合の熱反り挙動を示す概略断面図である。
【００７６】
具体的には、下段半導体パッケージ２のモールド材１０として、多官能系骨格を有するエポキシ系モールド樹脂を採用し、上段半導体パッケージ３のモールド材１５として、ビフェニル骨格を有するエポキシ樹脂を採用したときのリフロー時熱反り挙動を示している。
【００７７】
前記多官能系骨格を有するのエポキシ系モールド樹脂のガラス転移温度は、一般的には１７０〜２１０℃であり、その線膨張係数は、ガラス転移温度以下においては一般的には８〜２０ｐｐｍ／℃の値を有し、ガラス転移温度以上においては一般的には３０〜４０ｐｐｍ／℃の値を有する。これはビフェニル骨格を有するエポキシ樹脂についても同様な値を有することが一般的に知られている。
【００７８】
ここで、インターポーザー（前記チップ基板）６、１２としては、両者共に有機系のプリント配線板を使用し、１５〜２０ｐｐｍ／℃程度の線膨張係数を有する材質を採用する。
【００７９】
この場合、熱時の反り挙動は、図９（ａ）に示すような挙動を示し、前記はんだボール及び前記はんだペーストのはんだ材が溶融する２００℃以上では、前記はんだボール及び前記はんだペーストが付着された部分、即ち下段半導体パッケージ２と上段半導体パッケージ２との接合部２０が近接する挙動を示す。
【００８０】
従って、下段半導体パッケージ２のモールド材１０として、上段半導体パッケージ３のモールド材１５のガラス転移温度より高いガラス転移温度を有する材質を用いることにより、積層歩留まりを一層向上させることが可能となる。
【００８１】
図９（ｂ）は、上段及び下段の半導体パッケージ２、３のモールド材１０、１５として、ビフェニル骨格を有するエポキシ樹脂を用いた場合の熱反り挙動を示す概略断面図である。
【００８２】
この場合、図９（ｂ）に示すような熱反り挙動を示すが、ダイサイズ、ダイの搭載位置、パッケージ断面寸法等にも大きく影響されるので、積層時の積層歩留まりを最適化するのが難しい。
【００８３】
図９（ｃ）は、上段半導体パッケージ３のモールド材１５として、多官能系骨格を有するモールド樹脂を採用し、下段半導体パッケージ２のモールド材１０として、ビフェニル骨格を有するエポキシ樹脂を採用した場合の熱反り挙動を示す概略断面図である。
【００８４】
この場合、図９（ｃ）に示すように、前記積層する際の前記熱処理時に、半導体パッケージ２、３の前記はんだボール及び前記はんだペーストが付着された部分、即ち下段半導体パッケージ２と上段半導体パッケージ２との接合部２０が離脱する方向に変形し、積層時の積層歩留まりが低下することは明らかである。
【００８５】
実施の形態５
上記に下段半導体チップ９として、を用い、また上段半導体チップ１４として、を用いた例を説明したが、これに代えて例えば、上段半導体チップ１４に２５６ＭｂｙｔｅのＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）を用いることが可能である。これによれば、上記の実施の形態と同様の方法で下段半導体チップ９としてのデジタルスチルカメラの画像処理用論理半導体集積回路と、上段半導体チップ１４としての２５６ＭのＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）のシステムを構築することができる。
【００８６】
従って、容易に電子機器の仕様に合わせたシステム構成を提供することができ、電子機器の商品化における設計工数の削減、部品共通化を図ることができる。
【００８７】
実施の形態６
図１０は、上記の実施の形態と同様の半導体集積回路構成において、上段及び下段の半導体チップ９、１４をはんだ材２１を介してフリップチップ接続法で、各々のインターポーザー（前記チップ基板）６、１２に実装し、前記積層を行った場合の概略断面図である。
【００８８】
この場合も上記したと同様にして、下段半導体パッケージ２にはんだボール１１を付着し、上段半導体パッケージ３に図示省略したはんだペーストを付着し、これらを融合して前記積層を行うことにより、本発明に基づく半導体装置１を容易に製造することができる。はんだボール１１は、例えば０．５ｍｍピッチで、０．３ｍｍΦのＳｎ−３．０％Ａｇ−０．５％Ｃｕ組成を用いていることができる。これにより、一層小型な半導体装置を提供することができる。
【００８９】
実施の形態７
図１１は、前記第１の半導体パッケージと、前記第２の半導体パッケージとの組み合わせ例を示す概略正面図である。
【００９０】
図１１に示すように、前記第１の半導体パッケージとしての下段半導体パッケージ２は、デジタルカムコーダーのシステム制御用マイコン機能を有する半導体集積回路（前記半導体チップ）９と、多官能系骨格を有するエポキシ系モールド材１０と、チップ基板６と、はんだボール１１とから構成されている。
【００９１】
はんだボール１１は、半導体パッケージ２の半導体チップ９を挟んだ左右にそれぞれ３列ずつ形成されており、外側２行２４列（９６ボール）のはんだボール１１ａは、半導体集積回路９のＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）用のインターフェイス回路に接続され、図中黒丸で表示した内側１行２４列（４８ボール）のはんだボール１１ｂは、半導体集積回路９のＮＯＲ型フラッシュメモリー用のインターフェイス回路に接続されている。
【００９２】
上段半導体パッケージ３ａは、１２８ＭｂｙｔｅのＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）をチップ基板１２ａ上に搭載し、これらをビフェニル骨格を有するエポキシ樹脂で封止することにより形成されている。また、上段半導体パッケージ３ａは、下段半導体パッケージ２のＳＤＲＡＭインターフェイス回路に接続されたはんだボール１１ａの位置に対応したランド１８ａを有しており、かつ下段半導体パッケージ２のフラッシュメモリー用インターフェイス回路に接続されたはんだボール１１ｂに対応する部分には端子１８ｃのみ有している。
【００９３】
上段半導体パッケージ３ｂは、６４ＭｂｙｔｅのＮＯＲ型フラッシュメモリーを置プ基板１２ｂ上に搭載し、これらをビフェニル骨格を有するエポキシ樹脂で封止することにより形成されている。また、上段半導体パッケージ３ｂは、下段半導体パッケージ２のフラッシュメモリー用インターフェイス回路に接続されたはんだボール１１ｂの位置に対応したランド１８ｂを有しており、かつ下段半導体パッケージ２のＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）メモリー用インターフェイス回路に接続されたはんだボール１１ａに対応する部分には端子１８ｄのみ有している。
【００９４】
そして、下段半導体パッケージ２と、ＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）の上段半導体パッケージ３ａとを積層した場合、デジタルカムコーダーのシステム制御用マイコン機能を有する半導体集積回路９とＳＤＲＡＭとからなる半導体装置を提供することができる。
【００９５】
或いは、下段半導体パッケージ２と、ＮＯＲ型フラッシュメモリーの上段半導体パッケージ３ｂとを積層した場合、デジタルカムコーダーのシステム制御用マイコン機能を有する半導体集積回路９とフラッシュメモリーとからなる半導体装置を提供することができる。
【００９６】
これによれば、電子機器のシステム構成、製品仕様に合わせたシステム構築を容易に提供することができ、電子機器の商品化における設計工程数の削減、部品共通化、セット設計の短縮化が図れることになる。
【００９７】
以上、本発明を実施の形態について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
【００９８】
例えば、サンプル構造や使用材料、液晶セルの駆動方法、調光装置の形態等は、発明の主旨を逸脱しない範囲で、適宜選択可能であることは言うまでもない。
【００９９】
また、上記に前記下段の半導体パッケージと前記上段の半導体パッケージとを積層する場合を例に挙げて説明したが、本発明は２段積層を限定するものではない。
【０１００】
また、本発明の第１の半導体装置は、前記第１の半導体チップと前記第２の半導体チップのサイズ及び／又は種類が異なることが特徴であり、前記サイズ或いは前記種類のうち少なくとも一方が異なっていればよい。
【０１０１】
さらに、本発明の第２の半導体装置は、少なくとも前記第１の半導体パッケージと前記第２の半導体パッケージのサイズが互いに異なることが特徴であり、この場合、前記半導体チップのサイズ及び種類は特に限定されない。
【０１０２】
【発明の作用効果】
本発明の第１の半導体装置によれば、前記第１の半導体チップを有する前記第１の半導体パッケージと、前記第１の半導体チップとは異なる前記第２の半導体パッケージとが積層されているので、小型化、集積度の向上を実現することができる。
【０１０３】
また、例えば、前記積層において、従来例のようにズレ公差などを特に考慮する必要がない。さらに、外部端子をパターンで形成する際に、従来と比べてマージンを広く設けることができ、かつ外部端子数を多く設けることができる。従って、多ピン化に対応することができ、高集積化を低コストにて実現することができる。
【０１０４】
また、本発明の第２の半導体装置及びその製造方法によれば、前記半導体チップを有する前記半導体パッケージの複数個が積層され、これらの半導体パッケージのうち少なくとも前記第１の半導体パッケージと前記第２の半導体パッケージのサイズが互いに異なっているので、小型化、集積度の向上を実現することができる。
【０１０５】
さらに、前記第１及び第２の半導体パッケージのうち外形サイズの小さい方の半導体パッケージの前記チップ基板上に前記導電性ペーストを付着し、外形サイズの大きい方の半導体パッケージの前記チップ基板上に前記ボール状導電材を付着し、しかる後に前記導電性ペーストと前記ボール状導電材とを融合して前記積層を行うので、例えば、前記積層において、従来例のようにズレ公差などを特に考慮する必要がなく、積層歩留りの向上を図ることができる。さらに、外部端子をパターンで形成する際に、従来と比べてマージンを広く設けることができ、かつ外部端子数を多く設けることができる。
【０１０６】
従って、ズレ公差などの心配が無く、多ピン化に対応することができ、小型化及び高集積化を低コストにて実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の概略断面図である。
【図２】同、半導体装置における半導体チップの回路図の模式図である。
【図３】同、半導体装置の下段半導体パッケージの概略斜視図である。
【図４】同、半導体装置の上段半導体パッケージの概略斜視図である。
【図５】同、半導体装置におけるはんだボール材の接合信頼性の効果をデータで比較して示す表である。
【図６】同、半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図７】同、半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図８】同、半導体装置の積層歩留りをデータで比較して示す表である。
【図９】同、半導体装置の各半導体パッケージのモールド材のガラス転移温度による形状変化を示す概略断面図である。
【図１０】同、半導体装置の他の例の概略断面図である。
【図１１】同、半導体装置の更に他の例の概略正面図である。
【図１２】従来例による半導体装置の概略断面図である。
【符号の説明】
１…半導体装置、２…下段半導体パッケージ、３…上段半導体パッケージ、
４…メイン基板、５、７、１３…電極、６…下段のチップ基板、
８…金属ワイヤー、９…下段の半導体チップ、１０…下段のモールド材、
１１、２１…はんだボール、１２…上段のチップ基板、
１４…上段の半導体チップ、１５…上段のモールド材、１６…支持体、
１７…凹部、１８…はんだペースト、１９…リフロー炉、２０…接合部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004253667.tif 000009
【図８】
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【図９】
2004253667.tif 000011
【図１０】
2004253667.tif 000012
【図１１】
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【図１２】
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