(57)【要約】【課題】低い電流で保持動作する保持機能を実現するとともに保持電流及び検出電流を自由に正確に設定でき、構成部品が少なく、素子の製造パラメータや動作電圧の影響を受けにくく、電源電圧及び出力電圧が１Ｖ以下でも安定に動作する過電流制御回路を有する電源回路を提案する。【解決手段】基準電圧発生手段と電圧電流出力手段と出力電圧検出手段と誤差増幅手段と過電流制御手段とを有している。【選択図】      図８
2004280136.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生手段と、
電圧出力を生成する電圧電流出力手段と、
前記電圧電流出力手段の出力電圧を検出する出力電圧検出手段と、
前記基準電圧発生手段の基準電圧に対する前記出力電圧検出手段の出力電圧の誤差ないし変動電圧を検出して増幅する誤差増幅手段と、
前記電圧電流出力手段の電流を検出して該電圧電流出力手段の出力電流を制御する過電流制御手段とを有しており、
前記過電流制御手段は、過電流検出回路と保持回路と検出信号増幅回路と電流制限回路とを有しており、
前記保持回路は、インピーダンス制御手段とそれに並列に接続された容量成分を有しており、前記インピーダンス制御手段の制御入力端子に、前記電圧電流出力手段の出力電圧が供給されるように接続されており、
前記検出信号増幅回路は増幅素子と分割された抵抗性素子で構成されており、該分割された抵抗素子の中点が前記電流制限回路に接続されていることを特徴とする、過電流制御回路を有する電源回路。
【請求項２】
基準電圧を発生する基準電圧発生手段と、
電圧出力を生成する電圧電流出力手段と、
前記電圧電流出力手段の出力電圧を検出する出力電圧検出手段と、
前記基準電圧発生手段の基準電圧に対する前記出力電圧検出手段の出力電圧の誤差ないし変動電圧を検出して増幅する誤差増幅手段と、
前記電圧電流出力手段の電流を検出して該電圧電流出力手段の出力電流を制御する過電流制御手段とを有しており、
前記過電流制御手段は、過電流検出回路と保持回路と第１の検出信号増幅回路と第２の検出信号増幅回路と電流制限回路とを有しており、
前記保持回路は、インピーダンス制御手段とそれに並列に接続された容量成分を有しており、前記インピーダンス制御手段の制御入力端子に、前記第２の検出信号増幅回路の出力電圧が供給されるように接続されており、
前記検出信号増幅回路は増幅素子と分割された抵抗性素子で構成されており、該分割された抵抗素子の中点が前記電流制御回路に接続されていることを特徴とする、過電流制御回路を有する電源回路。
【請求項３】
基準電圧を発生する基準電圧発生手段と、
電圧出力を生成する電圧電流出力手段と、
前記電圧電流出力手段の出力電圧を検出する出力電圧検出手段と、
前記基準電圧発生手段の基準電圧に対する前記出力電圧検出手段の出力電圧の誤差ないし変動電圧を検出して増幅する誤差増幅手段と、
前記電圧電流出力手段の電流を検出して該電圧電流出力手段の出力電流を制御する過電流制御手段とを有しており、
前記過電流制御手段は、過電流検出回路と保持回路と検出信号増幅回路と電流制限回路とを有しており、
前記保持回路は、インピーダンス制御手段とそれに並列に接続された容量成分を有しており、
前記検出信号増幅回路は増幅素子と分割された抵抗性素子で構成されており、該分割された抵抗素子の中点が前記電流制御回路に接続されており、
前記インピーダンス制御手段の制御入力端子が、前記検出信号増幅回路の増幅素子と抵抗性素子の接続点に接続されていることを特徴とする、過電流制御回路を有する電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過電流制御回路を有する電源回路、特に有利には、過電流制御回路を有する直流安定化電源回路に関する。
【０００２】
【従来の技術】
携帯電子機器に限らずその他の電子装置には通常、直流安定化電源回路が必ず複数個内蔵されている。電源回路には多くの場合、過電流状態もしくは出力短絡状態を検出して電源回路を熱破壊から保護する過電流保護回路が付加されている。
【０００３】
近年の半導体製造工程の微細化に伴って、ＣＰＵ、信号処理半導体回路は動作電圧が益々低下している。それに伴って過電流制御回路は低い電源電圧でも低い出力電圧の時でも正確に過電流状態検出して十分低い保持電流で保護することが、電源回路にとって重要になってきている。
【０００４】
従来の過電流制御回路は、制御用ＭＯＳトランジスタの入力電極及び出力電極が、それぞれ入力端子と出力端子の間に直列に接続され、その制御電極が差動増幅回路の出力端子に接続されており、差動増幅回路の入力端が、基準電圧源及び２つの抵抗からなる分圧用直列回路の接続点に接続されている。この場合、出力端子と制御用ＭＯＳトランジスタの出力端に挿入した電流モニター用手段と、入力端子と出力端子の間に挿入された抵抗とインバート用ＭＯＳトランジスタとの直列接続からなるインバート回路と、入力端子と制御用ＭＯＳトランジスタの制御電極とに接続されたＭＯＳトランジスタとからなり、インバート回路を形成するＭＯＳトランジスタと抵抗の接続点がＭＯＳトランジスタの制御電極に、さらにＭＯＳトランジスタの制御電極が制御用ＭＯＳトランジスタの出力電極に接続されており、かつ、インバート回路用ＭＯＳトランジスタの基板がＰ型のときは基板を、又Ｎ型のときはウエルを接地電位に接続する構成を有している（特許文献１参照。）。
【０００５】
また、別の従来の過電流制御回路は、負荷電流の増大に伴い、第２の抵抗器の電圧降下が増大し、その電圧が第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタの閾値電圧を超えると、第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタが導通し、それにより、第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタが導通し、さらに、第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタが導通し、出力トランジスタのゲート電位が負電圧ＶＳＳに保持され、出力トランジスタが非導通状態とされるため、過大な出力電流が流れることなく、短絡保護が図られるようになっている（特許文献２参照。）。
【０００６】
さらに、別の従来の過電流制御回路は、電源電圧からの電圧降下を極力少なくすることで低電源電圧で動作を行う。この場合、ＰＭＯＳを複数個設け、出力端子を含む出力部と、ＰＭＯＳのドレイン及びＮＭＯＳのゲートとＧＮＤの間に設けた抵抗からなる電流検出部とを分割することにより、オペアンプに入力される電源電圧からの電圧降下を少なくしているので、低電源電圧動作ができ、かつ電流検出部に抵抗を用いているので出力電流に直接関係なく任意に抵抗値が設定される（特許文献３参照。）。
【０００７】
［ＣＭＯＳ安定化電源回路の従来例］
［従来例１］
図１は、従来の過電流制御回路を用いたＣＭＯＳ型安定化電源回路の構成図を示す。図中では、Ｖｄｄ，Ｖｓｓが電源供給端子を示し、Ｖｏｕｔは出力端子を示す。誤差増幅器１００、出力回路３０、出力分圧回路４０、基準電圧回路５０、過電流制御回路７０から構成されている。誤差増幅器１００の具体的例は図２、基準電圧回路５０の具体的例は図３に示される。図２において、１０は差動増幅回路、２０は位相反転増幅回路を示す。Ｐ１，Ｐ２，Ｐ３はＰ−ＦＥＴ、Ｎ１からＮ４はＮ−ＦＥＴを示す。図３において、Ｎ３１はＮ−ＦＥＴ、ＮＤ１，ＮＤ２はデプレッションＮ−ＦＥＴを示し、ＶＲは基準電圧端子を示す。
【０００８】
図１における過電流制御回路７０は、特許文献１にて提案されているものである。過電流制御回路７０において、Ｐ−ＦＥＴ  Ｐ５と抵抗Ｒ５は電流検出回路を形成している。Ｎ−ＦＥＴ  Ｎ５と抵抗Ｒ６は検出信号増幅回路兼保持回路を形成している。Ｐ−ＦＥＴ  Ｐ６は出力電流制限回路を形成している。Ｎ５の基板バイアスはソース電位よりも低いＶｓｓ電源電位に接続されているので、Ｎ５はバックゲートバイアス効果のため高い閾値の状態にセットされている。
【０００９】
出力回路３０の出力トランジスタＰ４と検出回路のＰ−ＦＥＴ  Ｐ５はカレントミラーを形成しているので、Ｐ４の電流とＰ５の電流はおおむねトランジスタサイズに比例している。一般的に出力トランジスタＰ４は大きなチャネル幅で大きな電流を流す能力を有し、Ｐ５は負荷を駆動する必要がないので小さなチャネル幅が採用されている。出力トランジスタＰ４に一定以上の電流が流れると、Ｐ５にはサイズに比例した電流が流れて抵抗Ｒ５の両端の電位差が大きくなってＮ５を導通させ、抵抗Ｒ６の電圧降下によりＰ６を導通させてＰ４のゲート電位を逆バイアス方向に引いていく、その結果出力トランジスタＰ４の電流は制限されて出力電圧Ｖｏｕｔが低下する。Ｖｏｕｔが低下すると保持回路のトランジスタＮ５のソース電位がＶｓｓ側に近づいてＮ５の基板電位と同じになるので、Ｎ５のバックゲート効果が消えてＮ５の閾値が下がり、より小さなゲート電圧で同じ電流を流すことができて、Ｐ５の電流ひいてはＰ４の電流の小さな値で安定して保持することができる。過電流検出の前後において、Ｎ５の閾値が変化するので検出電流よりも低い保持電流を実現させることが可能になっている。
【００１０】
図４において、理想的な条件での動作特性がをシミュレーションにより示されている。図４（ａ）では、横軸に時間をｍＳの目盛単位でとり、縦軸に出力電流をｍＡの目盛単位でとって出力電流の特性が示されており、図４（ｂ）では、横軸に時間をｍＳの目盛単位でとり、縦軸にＰＤノードの電圧をＶの目盛単位でとって示す電圧特性が示されている。図４（ｃ）には、横軸に時間をｍＳの目盛単位でとり、縦軸に出力電圧をＶの目盛単位でとった出力電圧特性が示されている。なお、上記の理想的な条件とは、過電流回路が動作する電位差すなわち電源電圧Ｖｄｄと出力電圧の差Ｖｄｄ−Ｖｏｕｔ間の電圧が十分大きくて、ＦＥＴ素子パラメータが中心値にあるときを表す。図は、出力電圧Ｖｏｕｔが２Ｖの場合をシミュレーションにより示している。
【００１１】
図４（ａ）において、横軸は最大１０ｍＳの時間軸で、図１では表示されていない出力負荷抵抗を徐々に減少させて出力電流４１を鋸歯状に増加させていき、Ａ点で過電流状態を検出して直後、Ｂ領域で低い保持電流にて一定に保持されて、一定時間経てから徐々に前述の出力負荷抵抗を増加させて保持状態から復帰する動作をシミュレーションして示している。図４（ｂ）において、過電流検出後の保持状態Ｂ領域では誤差増幅器１００の出力電圧であるＰＤノードの電圧波形４２は電位がＶｄｄ側に上昇して出力Ｐ−ＦＥＴ  Ｐ４を電流制限している。図４（ｃ）に示すように、保持状態では出力電圧４３は低いレベルに固定され、低い保持電流と共に電力損失を低く抑えてジュール熱の発生をおさえて出力トランジスタＰ４が熱破壊するのを防止している。この際の損失電力は出力トランジスタＰ４の電圧降下すなわち電源電圧Ｖｄｄと出力電圧Ｖｏｕｔの差電圧と保持電流との掛け算になるので、保持電流は出来るだけ少ないことが望ましい。しかしゼロになると保持状態を解除できなくなるので少しは流れている必要がある。
【００１２】
［従来例１の過電流制御回路の簡略な理論式］
従来の過電流回路７０について理論的に考察する。
【００１３】
図１において出力ＦＥＴ  Ｐ４、過電流制御回路の検出ＦＥＴ  Ｐ５についてＭ倍の電流比と仮定して、過電流検出時のＰ４とＰ５の電流をそれぞれＩｏｋ，Ｉｋとすると
Ｉｏｋ＝Ｍ＊Ｉｋ
保持状態のＰ４とＰ５の電流をＩｏｈ、Ｉｈとすると
Ｉｏｈ＝Ｍ＊Ｉｈ
Ｎ５がオン状態になる時すなわちＮ５のゲート電位が閾値を少し越えたところで過電流検出を行うように設定されていると仮定する。
【００１４】
過電流検出時つまりバックゲートバイアスがかかっている時のＮ−ＦＥＴ  Ｎ５の閾値をＶｔｋ、バックゲートがかからない保持状態時の閾値をＶｔｈとして、
Ｉｋ＝Ｖｔｋ／Ｒ５………………（１）
Ｉｈ＝Ｖｔｈ／Ｒ５
出力電流制限回路のＦＥＴ  Ｐ６は抵抗Ｒ６の電圧降下によりオン状態に変化する。Ｐ６の電流の増加、出力電圧Ｖｏｕｔの低下、Ｎ５のバックゲート効果の減少、及びＮ５の電流の増加、の各ステップは、正帰還ループが形成されていて非常にループゲインが高いので、抵抗Ｒ６が一定以上なら過電流を検出してＰ６がオン状態になる出力電流は近似的に抵抗Ｒ６の値に無関係できる。つまり上式（１）のように過電流検出は、Ｖｔｋと抵抗Ｒ５が決定されると近似に行うことができる。
【００１５】
Ｔを過電流検出時閾値電圧と保持状態時のトランジスタＮ５の閾値電圧との比とすると
Ｖｔｋ＝Ｔ＊Ｖｔｈ……………（２）
上の式から検出電流Ｉｏｋと保持電流Ｉｏｈの関係について次式が求められる。
【００１６】
Ｉｏｋ＝Ｔ＊Ｉｏｈ
つまり検出電流Ｉｏｋは保持電流ＩｏｈのＴ倍に等しいことを意味し、検出電流Ｉｏｋと保持電流Ｉｏｈは一定の関係があることを示していて、独立には設計できないことも示している。
【００１７】
次にＴの値の実例を検討する。
【００１８】
ＶｔｎをバックゲートバイアスのかかったＦＥＴ  Ｎ５閾値とすると、
Ｖｔｎ＝Ｖｔ０＋γ（√（Ｖｓｂ＋２ΦＦ）−√ΦＦ）……………（３）
Ｖｔ０はＮ５にバックゲートがないときの閾値でこの例ではＶｔ０＝０．８５Ｖとする。Ｖｓｂはソース基板間電圧、ΦＦはフェルミ準位、γはバックゲート効果の係数で基板の不純物濃度によって決まる定数である。標準的な製造工程ではγは０．５ないし１．５程度、ΦＦは０．３５Ｖ程度であることが知られている。出力電圧Ｖｏｕｔが２Ｖの場合、バックゲート電圧Ｖｓｂ＝２Ｖであり、その時のＶｔｋは式（３）より、Ｖｔｋ＝Ｖｔｎ＝１．３５ないし２．３５になる。
【００１９】
式（２）より、Ｔ＝Ｖｔｋ／Ｖｔｈ、ＶｔｈはＶｔ０に等しいので
よってＴ＝１．５．．．２．８が得られる。
【００２０】
つまり従来の回路では保持電流の高々２．８倍の電流しか検出できないことになる。逆にいうと検出電流の１／２．８の保持電流しか設計できないことになり、より大きな電流を検出して、限りなく小さな保持電流に設定することができない。
【００２１】
このように従来の過電流制御回路は、検出電流と保持電流に制約があるとともに、電源電圧Ｖｄｄや閾値などＦＥＴパラメータの変動でその特性が大きく変化することが明白である。
【００２２】
図５（ａ），（ｂ）は、従来の過電流制御回路７０において、電源電圧ＶｄｄとＮ−ＦＥＴの閾値を変化させた時の動作特性を示すグラフで、横軸に時間をｍＳの目盛単位でとり、縦軸に出力電流をｍＡの目盛単位でとって特性を示している。図中５１，５２，３は電源電圧Ｖｄｄが出力電圧Ｖｏｕｔに等しいとき、２Ｖ大きいとき及び４Ｖ大きいときの出力電流波形を示し、５４，５５，５６はＮ−ＦＥＴの閾値が０．７Ｖ、０．８５Ｖ及び１．０Ｖの時の出力電流波形をそれぞれ示す。図中５４は過電流検出後に保持モードに移行せず、カーブは山型のままである。曲線５５と５６は過電流検出後に保持モードに移行していることを示しているが、過電流検出電流が曲線５５では３９０ｍＡであり、曲線５６では２６０ｍＡで大きく変化している。曲線５１，５２，５３は過電流検出も保持動作も正常に見られるがやはり過電流検出電流が大きく変化している。
【００２３】
従来例１の過電流制御回路７０は電源端子Ｖｄｄと出力端子Ｖｏｕｔの間で動作するので、両端子の電位差が小さくなると意図したとおりに動作しなくなる。これでは入出力間電位差の小さい安定化電源には適さない。それからトランジスタＰ５と抵抗Ｒ５で形成される過電流検出回路、トランジスタＮ５と抵抗Ｒ６から成る検出信号増幅回路が単純なシングルエンド回路なので、温度と素子パラメータに敏感であり、検出電流が大きく変動する。更に、保持電流はＮ−ＦＥＴ  Ｎ５の基板電位のバックゲートバイアス効果を利用して小さな保持電流を作り出しているので、出力電圧値が小さい場合はバックゲートバイアス効果が小さいので保持電流を小さくできないなど数々の問題を有していた。過電流制御回路にとって望ましい特性とは他のアナログ回路と同様に、検出電流が高精度で安定していること、つまり電源電圧変化、ＦＥＴトランジスタ等の素子パラメータ変化、温度変化に対して一定の値で動作することが重要である。したがって従来例１の過電流制御回路は改良されるべき問題を含んでいる。
【００２４】
［従来例２］
図６は、別の従来の過電流制御回路を用いたＣＭＯＳ型安定化電源回路を示す。過電流制御回路７１は特許文献２および特許文献３にて提案されている回路で、従来例１の過電流回路７０はＶｄｄ−Ｖｏｕｔ電位差が小さいときには動作しないので、その電圧領域で第２の従来例７１の回路を動作させて従来の欠点を改良しようとしている。
【００２５】
図６おいてＰ−ＦＥＴ  Ｐ７とＰ９と抵抗Ｒ７は電流検出回路を形成して、Ｎ−ＦＥＴ  Ｎ７と抵抗Ｒ８は検出信号増幅回路を構成していて、電流制限回路Ｐ−ＦＥＴ  Ｐ８を駆動している。電流制限回路のＰ８は、過電流を検出するとその電流を制限して保持する。電流検出回路のＰ９はドレイン電位をほぼ出力電圧Ｖｏｕｔに近い電位とする。それによって電流検出用Ｐ−ＦＥＴ  Ｐ７のソースドレイン間電圧が出力トランジスタＰ４のソースドレイン間電圧とおおむね等しく制御されていて、Ｐ４とＰ７の電流比がＦＥＴサイズ比とおおむね等しくなるように保っている。
【００２６】
［従来例２の過電流制御回路の簡略な理論式］
図６の従来例２の過電流制御回路７１について理論的に考察する。
【００２７】
図６において出力ＦＥＴ  Ｐ４、過電流制御回路７１の過電流検出ＦＥＴ  Ｐ７についてＭ倍の電流比と仮定して、過電流検出時のＰ４とＰ７の電流をそれぞれＩｏｋ、Ｉｋとすると
Ｉｏｋ＝Ｍ＊Ｉｋ
Ｎ−ＦＥＴ  Ｎ７の閾値はバックゲートがかからないので常に一定で、閾値をＶｔ７として、
Ｉｋ＝Ｖｔ７／Ｒ７
Ｉｏｋ＝Ｍ＊（Ｖｔ７／Ｒ７）……………（４）
Ｎ７と抵抗Ｒ８で構成される検出信号増幅回路のゲインが十分大きいと仮定すると、Ｎ７のドレイン電流は過電流検出時には急激に増加するので、Ｐ８がオン状態になる過電流検出ポイントはＲ８に依存しないから（４）式のみで検出電流Ｉｏｋを近似的に決定できる。
【００２８】
図７は図６の従来の過電流制御回路例２において、電源電圧Ｖｄｄを変化させた時のシミュレーションによる動作特性を示す曲線図である。図７（ａ）は横軸に時間をｍＳの目盛単位でとり、縦軸に出力電流をｍＡの目盛単位でとって特性を示している。図７（ｂ）は、横軸に時間をｍＳの目盛単位でとり、縦軸に出力電圧をＶの目盛単位でとって特性を示している。
【００２９】
図中７２，７３，７４は電源電圧Ｖｄｄが出力電圧Ｖｏｕｔに等しいとき、２Ｖ大きいとき及び４Ｖ大きいときの出力電流波形をそれぞれ示す。波形７２は電源電圧と出力電圧との電位差がなくても過電流検出しているが、低い電流での保持機能はないことがわかる。波形７３，７４も過電流検出後に一定の電流で固定されていることを示している。図１の従来例１のように検出電流よりも低い電流で保持する機能は持っていない。明細書には低い電流で保持する機能を有するかのごとく記述されているが、そのような機能が不可能であることが確認されている。なぜなら従来例２の回路は電流検出と検出信号増幅の回路であって、検出した電流で安定するのみで更に低い電流で保持する何らの機能も要素も存在しないので、低い電流に保持することは不可能である。したがって大きな出力電流を駆動する電源回路には不向きである。たとえば３００ｍＡで制限しても、電源電圧Ｖｄｄと出力電圧Ｖｏｕｔ間の電位差が３Ｖあったとすると、損失が９００ｍＷにもなり小型のパッケージでは許容損失を超えてしまう。したがって低い保持電流で維持する機能がなければ、大きな出力電流の安定化電源には利用することはできない。
【００３０】
従来例２は式（４）からわかるようにＮ−ＦＥＴ  Ｎ７の閾値Ｖｔ７や抵抗Ｒ７が変動すればＩｏｋは変化するので、製造ばらつきに対しては全く対応できていない。このことは従来例１についても同様で式（１）がそれを示している。
【００３１】
従来例１と組み合わせて利用すると低い保持電流で保持する機能、ひいては式（２）の制約つまり検出過電流と保持電流の比を大きくできない問題は未解決のままに残る。
【００３２】
【特許文献１】
特公平７−７４９７６号公報
【特許文献２】
特開２０００−１１５９８７号公報
【特許文献３】
特開２００１−３０６１６３号公報
【００３３】
【発明が解決しようとする課題】
本発明の課題は、したがって、低い電流で保持動作する保持機能を実現するとともに保持電流及び検出電流を自由に正確に設定でき、構成部品が少なく、素子の製造パラメータや動作電圧の影響を受けにくく、電源電圧及び出力電圧が１Ｖ以下でも安定に動作する過電流制御回路を有する電源回路を提供することにある。
【００３４】
【課題を解決するための手段】
本発明の請求項１に記載の電源回路は、上記課題を解決するために、
基準電圧を発生する基準電圧発生手段と、
電圧出力を生成する電圧電流出力手段と、
前記電圧電流出力手段の出力電圧を検出する出力電圧検出手段と、
前記基準電圧発生手段の基準電圧に対する前記出力電圧検出手段の出力電圧の誤差ないし変動電圧を検出して増幅する誤差増幅手段と、
前記電圧電流出力手段の電流を検出して該電圧電流出力手段の出力電流を制御する過電流制御手段とを有しており、
前記過電流制御手段は、過電流検出回路と保持回路と検出信号増幅回路と電流制限回路とを有しており、
前記保持回路は、インピーダンス制御手段とそれに並列に接続された容量成分を有しており、前記インピーダンス制御手段の制御入力端子に、前記電圧電流出力手段の出力電圧が供給されるように接続されており、
前記検出信号増幅回路は増幅素子と分割された抵抗性素子で構成されており、該分割された抵抗素子の中点が前記電流制限回路に接続されていることを特徴としている。
【００３５】
さらに、請求項２の発明は、請求項１の発明とは、
過電流制御手段は、過電流検出回路と保持回路と第１の検出信号増幅回路と第２の検出信号増幅回路と電流制限回路とを有しており、
インピーダンス制御手段の制御入力端子に、前記第２の検出信号増幅回路の出力電圧が供給されるように接続されている点で異なる特徴を有している。
【００３６】
さらに、請求項３の発明は、請求項１の発明とは、
インピーダンス制御手段の制御入力端子が、検出信号増幅回路の増幅素子と抵抗性素子の接続点に接続されている点で異なる特徴を有している。
【００３７】
【発明の実施の形態】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【００３８】
［第１の実施例］
図８は、本発明の１実施例である過電流制御回路を用いた安定化電源の回路図である。図中ではＶｄｄ，Ｖｓｓが電源供給端子を示し、Ｖｏｕｔが出力端子を示す。誤差増幅器１００、出力回路３０、出力分圧回路４０、基準電圧回路５０、本発明の過電流制御回路８０から構成されている。基準電圧回路５０は基準電圧発生及び誤差増幅器の動作電流を発生するのに用いられているが、誤差増幅器の動作電流は別の回路から供給するように変形できる。
【００３９】
過電流制御回路８０において、Ｐ−ＦＥＴ  Ｐ７とＰ９と抵抗性素子８１，８２は電流検出回路を形成しており、Ｎ−ＦＥＴ  Ｎ７と抵抗性素子８４，８５は検出信号増幅回路を構成していて、電流制限回路のＰ−ＦＥＴ  Ｐ８を駆動している。電流制限回路のＰ８は過電流を検出するとオン状態に遷移して、出力トランジスタＰ４のゲート端子を逆バイアス方向に引いて電流制限動作をしている。電流検出回路のＰ９は従来例２と同様に、ドレイン電位をほぼ出力電圧Ｖｏｕｔに近い電位とする作用をするトランジスタである。それによって電流検出用Ｐ−ＦＥＴ  Ｐ７のソースドレイン間電圧が出力トランジスタＰ４とおおむね等しく制御していて、Ｐ４とＰ７の電流比がＦＥＴのサイズ比におおむね等しくなるように保っている。
【００４０】
本発明により、従来例２では存在しなかった保持回路８３が新たに付加されていて、過電流検出後に低い電流で保持する動作をする。図９（ａ）（ｂ）は保持回路８３の例を示す。
【００４１】
図９（ａ）において、端子Ｃ，Ｄは検出回路の経路に接続されている。Ｎ−ＦＥＴ  Ｎ９１は過電流検出以前には抵抗Ｒ９１をショートしておき、過電流検出後はオフ状態に遷移してＲ９１を有効にする。端子ＩＮに、ハイレベル電位が供給されていれば端子ＣとＤ間はショート状態にあり、過電流検出後は端子ＩＮにローレベル電位が供給されてＮ−ＦＥＴトランジスタＮ９１がオフ状態になると、端子ＣとＤの間は抵抗Ｒ９１が有効になる。容量Ｃ９１は、保持状態に遷移する時に、抵抗性素子８１及び８２と共に形成されるＣＲ時定数による遅延作用による遅延によって、動作の安定を確保している。
【００４２】
図９（ｂ）は、保持回路の別の回路例を示し、抵抗Ｒ９１の代わりにＮ−ＦＥＴ  Ｎ９３が配置されていて、そのゲート端子にはＮ９３がオン状態を維持する電位が加えられる。図では基準電圧発生回路５０の出力Ｖｒｅｆが加えられている例を示す。
【００４３】
図８において、過電流検出前には保持回路８３の端子ＩＮは、出力電圧Ｖｏｕｔに接続されていてハイレベルが供給されているので、端子Ｃ−Ｄ間はショートされている。検出ＦＥＴ  Ｐ７に電流が流れると、抵抗性素子８１と８２による電位上昇で検出信号増幅回路のＦＥＴ  Ｎ７がオン状態になり、抵抗性素子８４と８５による電圧降下によりＰ８がオンになる。Ｐ８は出力トランジスタＰ４のゲート端子を逆バイアスに引いて出力電流を制限するとともに、出力電圧ＶｏｕｔをＶｓｓ側に低下させる。そうすると保持回路８３のＩＮ端子がローレベル電位に低下して、Ｎ９１がオフ状態になり、抵抗Ｒ９１が抵抗性素子８１と８２に直列に接続されるので、Ｐ７の電流はより小さな電流でＮ７のオン状態を維持でき、出力トランジスタＰ４も小さな電流で保持される。
【００４４】
抵抗性素子８１と８２はともに純抵抗の場合と、どちらかがトランジスタの場合とが考えられる。本発明の実施例１の過電流回路について、それぞれの場合につき近似的理論的に考察する。
【００４５】
Ｎ−ＦＥＴ  Ｎ７の閾値をＶｔ７、抵抗性素子８１，８２の抵抗をＲ８１，Ｒ８２とすると、抵抗性素子８１、８２ともに純抵抗の場合、検出電流Ｉｋは
Ｉｋ＝Ｖｔ７／（Ｒ８１＋Ｒ８２）……………（５）
８１が純抵抗、８２がＦＥＴの場合、動作点の閾値をＶｔ８２として
Ｉｋ＝（Ｖｔ７−Ｖｔ８２）／Ｒ８１…………（６）
８２が純抵抗、８１がＦＥＴの場合、動作点の閾値をＶｔ８１として
Ｉｋ＝（Ｖｔ７−Ｖｔ８１）／Ｒ８２…………（７）
ただし、Ｎ７のＦＥＴサイズよりも８１、８２のＦＥＴチャンネル幅を大きくすれば、
Ｖｔ７＞Ｖｔ８１
Ｖｔ７＞Ｖｔ８２
が保証できるので、式（６）（７）はゼロでない正の値をＲ８１，Ｒ８２について成立させることができ、かつＦＥＴサイズの差で閾値項（Ｖｔ７−Ｖｔ８１）と（Ｖｔ７−Ｖｔ８２）は決定されるので、Ｎ−ＦＥＴの閾値の差のみが寄与する相対値設計が可能になる。
【００４６】
出力の過電流検出電流値Ｉｏｋは、Ｐ４とＰ７のサイズ比をＭとすると次式によっておおむね決定することができる。
【００４７】
Ｉｏｋ＝Ｍ＊Ｉｋ
保持動作時には、保持回路のインピーダンスを（ａ）（ｂ）ともにＲ９１とすると、式（５）の場合、次式（８）が成り立つ。
【００４８】
Ｉｈ＝Ｖｔ７／（Ｒ８１＋Ｒ８２＋Ｒ９１）……………（８）
式（６）に対しては
Ｉｈ＝（Ｖｔ７−Ｖｔ８２）／（Ｒ８１＋Ｒ９１）………………（９）
式（７）に対しては
Ｉｈ＝（Ｖｔ７−Ｖｔ８１）／（Ｒ８２＋Ｒ９１）………………（１０）
つまり保持電流Ｉｈは、保持回路の付加インピーダンスＲ９１により決定することができることがわかる。しかも式（８）（９）（１０）からＲ８１とＲ８２よりもずいぶんＲ９１が大きければ、検出電流値との関連を少なくして保持電流を定めることができることを示している。Ｒ９１をＲ８１＋Ｒ８２の１０倍とすれば、保持電流は検出電流の約１／９に設定できるので、従来例に比べて約１／３に小さくできる。このように本発明によれば、保持電流の選定には、大きな自由度を実現することが可能となる。かつ保持回路の抵抗成分Ｒ９１と検出回路の抵抗成分Ｒ８１，Ｒ８２との比で決めることができて、保持電流に関して相対的に値を選定できる。
【００４９】
本発明の過電流制御回路は以上の説明のように、過電流検出状態と保持状態の２つの状態を持つので、一般的に２つの状態を遷移するときに不安定な状態が存在する。
【００５０】
図９において、Ｃ９１はその不安定状態を解決するために付加されているコンデンサであり、２つの状態を遷移するときに、電流検出回路の抵抗性素子８１及び８２とコンデンサＣ９１との時定数による遅延を作り出して、安定動作を実現している。
【００５１】
本発明において抵抗性素子８５は重要な役割を担っている。図６の従来例２によれば、抵抗性素子８５は存在しておらず、Ｎ−ＦＥＴ  Ｎ７と抵抗性素子８４による単純なシングルエンド増幅回路を構成している。単純シングルエンド増幅回路は回路中にひとつの閾値しかないので、電源電圧Ｖｄｄが非常に低い電圧から動作可能である。なお、この抵抗性素子８４と８５は、抵抗性素子８１と８２の場合において述べたように、純抵抗としたり、ＦＥＴトランジスタにすることができる。
【００５２】
出力電圧Ｖｄｄ＝２Ｖで、非常に低い電源電圧が出力電圧よりも低いたとえばＶｄｄ＝１．２Ｖ程度のときには、出力トランジスタＰ４と検出回路のＰ７はドレイン電位が全く違うので、カレントミラーとして電流の比例関係が成立していない。よって出力トランジスタＰ４にわずかな電流しか流れないときでも、Ｎ７と抵抗性素子８４が動作して、Ｐ８を駆動して誤って保持動作をしてしまう。抵抗性素子８５を付加すると、Ｐ８のゲート電位は抵抗性素子８４と８５との分割電位になるので、十分な電源電圧がない限りオン状態にはなりえない。しかもどのくらいの電源電圧から正常動作を開始するかは、８４と８５の抵抗比で設定できるので、８４と８５の絶対値に依存せず、ここでも相対的に値を選定できる。
【００５３】
本発明はただひとつの抵抗性素子８５の追加によって分圧しているので、電源電圧が非常に低いときでも誤動作しないことを保証することができる。図１０に、図８の回路の動作特性をシミュレーションにより、横軸に時間をｍＳの目盛単位で、縦軸に出力電流ｍＡの目盛単位でとり、出力電流の特性曲線を示す。図中出力電圧Ｖｏｕｔは２Ｖ、定格電流２５０ｍＡの安定化電源に本発明の過電流制御回路８０を接続している。図中Ｖｄｄを１．２Ｖ、１．６Ｖ、２．０Ｖ、２．８Ｖにしたときの出力電流の特性曲線がそれぞれ１０１，１０２，１０３，１０４で示されている。
【００５４】
曲線１０１，１０２は、電源電圧Ｖｄｄが規格電圧以下の状態であって、出力トランジスタＰ４に電流は流れるが、過電流検出動作が誤動作しないことを示している。１０３はＶｄｄ＝２Ｖなので正常動作が求められる電圧であり、４００ｍＡで過電流検出して低い保持電流にロックされていることを示している。１０４は十分な電源電圧Ｖｄｄが供給されていて４１０ｍＡで過電流が検出されて約４０ｍＡで保持されており、検出電流と保持電流が約１０倍になっていることを示している。
【００５５】
本発明の過電流制御回路８０は、検出電流と保持電流を独立に設定可能であり、特性ばらつきも小さくて、不安定動作も容易に解消され、かつ少ない素子で構成できるので、大きな効果が得られる。
【００５６】
電源電圧Ｖｄｄの依存性；
図８の実施例回路において、検出用トランジスタＰ７のドレイン電圧が出力トランジスタＰ４のドレイン電圧と等しければ、Ｐ７とＰ４の動作領域が飽和領域かリニア領域にかかわらずおおむねサイズに比例した電流が流れる。またＰ７とＰ４の動作点が飽和領域にあれば定電流領域なので、Ｐ７のソースドレイン電圧がＰ４のソースドレイン電圧よりも大きくても、おおむねトランジスタのサイズに比例して電流が流れる。
【００５７】
Ｐ７のドレイン電位はＰ−ＦＥＴ  Ｐ９のゲート電位ＶＦＢにＰ９の閾値ＶＴＨを加算した値におおむね等しいので、出力トランジスタＰ４と検出回路のＰ７の電流がおおむね比例する電圧範囲は次式で表される。
【００５８】
Ｖｄｄ＞Ｖｏｕｔ：電源電圧Ｖｄｄは出力電圧Ｖｏｕｔよりも大きい場合
ＶＦＢ＋ＶＴＨ≦Ｖｏｕｔ：Ｐ９のソース電位が出力電圧Ｖｏｕｔよりも低いか等しい場合。
【００５９】
図１１は、電源電圧変動、温度変化、Ｎ−ＦＥＴの閾値変化、Ｐ−ＦＥＴの閾値変化に対して図８における実施例回路の過電流動作特性のばらつきを、出力電圧２Ｖの場合についてシミュレーションにより示した波形図である。なお、図１１でも、横軸に時間をｍＳの目盛単位でとり、縦軸に出力電流をｍＡの目盛単位でとって、特性曲線が示されている。
【００６０】
図中１１（ａ）において、１１１，１１２，１１３は電源電圧Ｖｄｄを２Ｖ、３．５Ｖ、５Ｖと変化させたときの過電流動作特性を示す。曲線１１１は前述の条件Ｖｄｄ＞Ｖｏｕｔが成立する境界であり、曲線１１２よりも少し低い電流で過電流検出されている。過電流検出電流は、４００ｍＡ付近で２．５％以内に収まっている。
【００６１】
温度依存性；
前述の検出電流の式（５）、（６）、（７）において、右辺の項はすべて温度係数を持っている。その中でトランジスタＮ７の閾値Ｖｔ７はいわゆる閾値として定義された付近ではあらかじめ知られた温度係数を持っていて、温度１℃あたり２ｍＶ減少する。抵抗性素子８１もしくは抵抗性素子８２の代わりに用いられるＮ−ＦＥＴの閾値Ｖｔ８１とＶｔ８２は、動作点における温度係数の大きさは変化するが、閾値付近ではマイナスの極性を持つ。抵抗性素子に用いられる抵抗Ｒ８１、Ｒ８２は抵抗の材料により異なり、高抵抗のポリシリコン抵抗ではマイナス０．００１、濃度の薄いＮ−ＷＥＬＬの場合プラス０．００１の温度係数を有する。したがって前述の式においてマイナス極性の閾値とプラスの温度係数の抵抗を組み合わせて温度係数がゼロを実現可能である。
【００６２】
図１１（ｂ）において、特性曲線１１４〜１１６は、式（６）の場合で抵抗Ｒ８１にプラス係数を持つＮ−ｗｅｌｌによる抵抗を利用して、温度依存性をほぼゼロにしている。特性曲線１１４は温度が−４０℃、特性曲線１１５は２０℃、特性曲線１１６は８０℃のときの出力電流特性を示している。検出電流は４００ｍＡ付近で５％以内に収まり、保持電流は４０ｍＡ付近で１％以内に収まっている。
【００６３】
Ｎ−ＦＥＴ閾値依存性；
式（６）において、閾値項（Ｖｔ７−Ｖｔ８２）の２つの閾値が同時に同じ量変化すれば、閾値Ｖｔｈ依存性は解消できる。確実な方法は、トランジスタＮ７と、抵抗性素子８１として同じＮ−ＦＥＴで同じ寸法のＦＥＴ素子を使うと、式の閾値項がゼロにできる。回路動作の都合で寸法が同じでなくとも、同じＮ−ＦＥＴで似た寸法であれば、閾値項をゼロに近づける効果が期待できる。図１１（ｄ）において、特性曲線１１７，１１８，１１９は、Ｎ−ＦＥＴの閾値が０．７Ｖ、０．８５Ｖ、１．０Ｖのときの出力電流特性をそれぞれ示す。検出電流は曲線１１８を中心にわずか±２．５％しか変動していないこと、保持電流の変化もごく僅かであることがわかる。
【００６４】
Ｐ−ＦＥＴ閾値依存性；
式（５）、（６）、（７）において、Ｐ−ＦＥＴの閾値の項が存在しないのは、トランジスタＮ７、抵抗性素子８４，８５とＰ８からなる増幅回路が非常に大きなゲインを持つので、Ｐ８が急激にオン状態に遷移すると仮定している為である。実際には、有限な直流利得しか持たないので、Ｐ−ＦＥＴにより閾値変動がある。
【００６５】
図１１（ｃ）において、出力電流特性曲線１２０，１２１，１２２は、Ｖｔｈが−０．７Ｖ、−０．８５Ｖ、−１．０Ｖのときの特性をそれぞれ示す。検出電流は曲線１２１を中心にわずか±５％しか変動していないので、実用上十分である。Ｎ−ＦＥＴ閾値依存性を軽減したように、抵抗性素子８４にＰ−ＦＥＴを用いれば、閾値依存性は非常に少なくなる。
【００６６】
このように本発明は、閾値項（Ｖｔ７−Ｖｔ８２）および抵抗性素子８４と８５の比がそうであるように値を相対的に選定できるので、過電流検出電流のばらつきを小さくすることが容易に可能であり、平易な方法によって電源電圧依存性、温度依存性、閾値依存性をバランスよく最小化することが出来る。
【００６７】
［第２の実施例］
図１２は、本発明の第２の実施例の回路図である。図８の第１の実施例に、Ｎ−ＦＥＴ  Ｎ８と抵抗性素子８６が追加されている。ほかの構成要素は図８の実施例と同じである。トランジスタＮ８と抵抗性素子８６はシングルエンド増幅回路を形成していて、その出力は保持回路８３に接続されている。保持回路８３は第１の実施例では、出力電圧Ｖｏｕｔに接続されていて、保持動作の制御を出力電圧Ｖｏｕｔがローに落ちたときに行っている。然るに、近年ＣＰＵなどの動作電圧がますます低くなる方向にあり、出力電圧Ｖｏｕｔはたとえば１Ｖ以下になっている場合がある。したがって出力電圧Ｖｏｕｔを保持回路の制御信号とすると電圧が低すぎて制御しかねる不都合が生じることが考えられる。よって保持回路の制御のために、Ｎ８と８６で電源電圧をフルに活用できるように増幅回路が必要になってくる。同様な作用はＮ７のドレインから保持回路８３に接続しても可能である。しかしその場合、Ｎ７、８４，８５の定数が非常に狭く限られてくるので、Ｎ８、８６を付加したほうが定数の範囲を広く取ることが出来る。Ｎ７のドレインと保持回路８３を接続することも本発明に含まれる。
【００６８】
図１３に、図１２の第２実施例のシミュレーションによる特性曲線が、横軸に時間をｍＳの目盛単位でとり、縦軸に出力電圧をＶの目盛単位でとって示されている。シミュレーションは第一の実施例と比べて大幅に低い電圧でおこなわれ、出力電圧Ｖｏｕｔ＝０．９Ｖ、電源電圧Ｖｄｄは０．８Ｖから１．７Ｖまで変化されている。
【００６９】
図１３（ａ）の特性曲線１３１、１３２は電源電圧Ｖｄｄ＝０．８Ｖ、１．０Ｖのときで、低い電源電圧では保持動作が働かないでいる。特性曲線１３３はＶｄｄ＝１．１Ｖの場合で保持動作が働きはじめている。特性曲線１３４はＶｄｄ＝１．７Ｖの場合で、良好に過電流検出と保持動作が行われている。図１３（ｂ）の特性曲線１３５，１３６は電源電圧Ｖｄｄ＝０．８Ｖ、１．０Ｖのときの出力電圧Ｖｏｕｔを示していて、出力電圧Ｖｏｕｔ＝０．９Ｖに対して余裕のない電圧なのですぐ電圧降下を起こしている。特性曲線１３７，１３８は電源電圧Ｖｄｄ＝１．１Ｖ、１．７Ｖの時の出力電圧波形を示している。
【００７０】
このように本発明の実施例２によれば、出力電圧が１Ｖ以下で、電源電圧が出力電圧以下でも保持動作が誤動作しないで電源電圧Ｖｄｄが出力電圧以上から過電流検出が正しく動作することができる。これは本発明の回路はＦＥＴトランジスタの閾値が１つしか存在しないシングルエンド回路により構成されていることによるものである。本来シングルエンド回路は特性変動が大きいことが大きな欠点であるが、諸特性の決定が値を相対的に選定することのできる回路構成を実現でき、大きな望ましい効果が得られている。
【００７１】
ここに述べた実施例はいわゆるＣＭＯＳプロセスにて引用したが、製造工程はこれに限定されるものではなく、ＴＦＴプロセス、ＳｉＧｅ（シリコンゲルマニューム）プロセス、ＳＯＳプロセス、バイポーラプロセスに転用することは容易に可能である。更に、ここで引用した安定化電源は出力トランジスタとしてＰ型−ＦＥＴを用いているが、Ｎ型−ＦＥＴにても同様の効果を得られることはいうまでもない。
【００７２】
【発明の効果】
以上のように本発明は、過電流制御回路において、低い電流で保持動作する保持機能を実現するとともに保持電流及び検出電流を自由に設定可能し、更に電源電圧及び出力電圧が１Ｖ以下でも安定に動作して、電源電圧変動やトランジスタ閾値の変動に影響されにくい回路を少ない素子数で達成できる。
【図面の簡単な説明】
【図１】従来の過電流制御安定化電源回路図である。
【図２】１実施例の誤差増幅回路図である。
【図３】１実施例の基準電圧回路図である。
【図４】従来の過電流制御回路の動作特性を理想的な条件下でのシミュレーションにより示す曲線図である。
【図５】従来の過電流制御回路の動作特性を示す曲線図である。
【図６】従来の過電流制御安定化電源回路図である。
【図７】従来の過電流制御回路の動作特性を示す曲線図である。
【図８】本発明の第１実施例の安定化電源回路図である。
【図９】本発明の電源回路に用いられる保持回路の実施例の回路図である。
【図１０】本発明の電源回路に用いられる過電流制御回路の動作特性をシミュレーションにより示す曲線図である。
【図１１】本発明の電源回路に用いられる過電流制御回路の動作特性をシミュレーションにより示す曲線図である。
【図１２】本発明の第２実施例の安定化電源回路図である。
【図１３】本発明の第２実施例の安定化電源回路に用いられる過電流制御回路の動作特性をシミュレーションにより示す曲線図である。
【符号の説明】
１０  差動回路
２０  位相反転増幅器
３０  出力回路
４０  出力分圧回路
５０  基準電圧発生回路
７０，７１，８０  過電流制御回路
１００  誤差増幅器
【図１】
2004280136.tif 000003
【図２】
2004280136.tif 000004
【図３】
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【図４】
2004280136.tif 000006
【図５】
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【図６】
2004280136.tif 000008
【図７】
2004280136.tif 000009
【図８】
2004280136.tif 000010
【図９】
2004280136.tif 000011
【図１０】
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【図１１】
2004280136.tif 000013
【図１２】
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【図１３】
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