(57)【要約】【課題】更なる高速化を実現する。【解決手段】まず、リフレッシュ動作時にメモリセルから読み出したデータをすぐにメモリセルに書き戻さずに、リフレッシュ用のセンスアンプ9-2内にデータを退避させておく。続いて、外部からの読み出し・書き込み要求に対しては、読み出し・書き込み用のセンスアンプ9-1で読み出し・書き込み動作を行い、その動作終了後にリフレッシュ用のセンスアンプ9-2内に退避しておいたデータをメモリセルへ書き戻す。これにより、リフレッシュの読み出し動作後に外部アドレスの読み出しを行った場合はリフレッシュの書き込みに必要な時間だけ読み出し時間を速くすることができ、リフレッシュの書き込み動作後に外部アドレスの読み出しを行った場合はリフレッシュの読み出しに必要な時間だけ読み出し時間を速くすることができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
ＤＲＡＭと同じメモリセルのアレイを備えるとともに当該半導体記憶装置の外から見るとＳＲＡＭとして動作する半導体記憶装置において、リフレッシュアドレスに対応する前記メモリセルに記憶されたデータをリフレッシュするリフレッシュ用センスアンプと、当該半導体記憶装置の外から供給された入力アドレスに対応する前記メモリセルに対してデータを読み出したり書き込んだりする読み出し書き込み用センスアンプとを備え、
前記リフレッシュ用センスアンプは、前記リフレッシュアドレスに対応する前記メモリセルから前記データを読み出し、
続いて、前記読み出し書き込み用センスアンプは、前記入力アドレスに対応するメモリセルに対してデータを読み出し又は書き込み、
続いて、前記リフレッシュ用センスアンプは、前記リフレッシュアドレスに対応する前記メモリセルに、読み出した前記データを再び書き込む、
ことを特徴とする半導体記憶装置。
【請求項２】
前記リフレッシュアドレスと前記入力アドレスとを比較するアドレス比較回路を更に備えた、
請求項１記載の半導体記憶装置。
【請求項３】
前記アドレス比較回路によって前記リフレッシュアドレスと前記入力アドレスとが一致することが判明した場合は、
前記読み出し書き込み用センスアンプが読み出すデータとして、前記メモリセルのデータに代えて、前記リフレッシュ用センスアンプが読み出したデータを使用する、
請求項２記載の半導体記憶装置。
【請求項４】
前記アドレス比較回路によって前記リフレッシュアドレスと前記入力アドレスとが一致することが判明した場合は、
前記リフレッシュ用センスアンプが書き込むデータとして、当該リフレッシュ用センスアンプが読み出したデータに代えて、前記読み出し書き込み用センスアンプによって書き込まれたデータを使用する、
請求項２記載の半導体記憶装置。
【請求項５】
前記リフレッシュ用センスアンプは、前記データを読み出した後に、当該データを一時的に退避させる、
請求項１記載の半導体記憶装置。
【請求項６】
前記リフレッシュ用センスアンプは、読み出した前記データを一時的に退避させておく場所として、ＳＲＡＭのメモリセルを有する、
請求項５記載の半導体記憶装置。
【請求項７】
前記リフレッシュ用センスアンプは、前記リフレッシュアドレスに対応する前記メモリセルに記憶されたデータを読み出した後に、当該データを一時的に退避させ、
続いて、前記読み出し書き込み用センスアンプは、前記入力アドレスに対応する前記メモリセルに対してデータを読み出し、
続いて、前記リフレッシュ用センスアンプは、退避させておいた前記データを、前記リフレッシュアドレスに対応する前記メモリセルに再び書き込む、
請求項５又は６記載の半導体記憶装置。
【請求項８】
前記リフレッシュ用センスアンプは、前記リフレッシュアドレスに対応するメモリセルに記憶されたデータを読み出した後に、当該データを一時的に退避させ、
続いて、前記読み出し書き込み用センスアンプは、前記入力アドレスに対応するメモリセルに対してデータを書き込み、
続いて、前記リフレッシュ用センスアンプは、退避させておいた前記データを、前記リフレッシュアドレスに対応する前記メモリセルに再び書き込む、
請求項５又は６記載の半導体記憶装置。
【請求項９】
前記リフレッシュアドレスと前記入力アドレスとを比較するアドレス比較回路を更に備え、このアドレス比較回路によって前記リフレッシュアドレスと前記入力アドレスとが一致することが判明した場合は、
前記読み出し書き込み用センスアンプが読み出すデータとして、前記メモリセルのデータに代えて、前記リフレッシュ用センスアンプが退避させておいたデータを使用する、
請求項７記載の半導体記憶装置。
【請求項１０】
前記リフレッシュアドレスと前記入力アドレスとを比較するアドレス比較回路を更に備え、このアドレス比較回路によって前記リフレッシュアドレスと前記入力アドレスとが一致することが判明した場合は、
前記リフレッシュ用センスアンプが書きこむデータとして、退避させておいた前記データに代えて、前記読み出し書き込み用センスアンプが書き込んだ前記データを使用する、
請求項８記載の半導体記憶装置。
【請求項１１】
スタンバイ状態では、
前記読み出し書き込み用センスアンプは動作せず、
前記リフレッシュ用センスアンプは、前記リフレッシュアドレスに対応する前記メモリセルからデータを読み出して、直ちに当該メモリセルに当該データを再び書き込む、
請求項１乃至１０のいずれかに記載の半導体記憶装置。
【請求項１２】
スタンバイ状態であるか否かは、当該半導体記憶装置が外から選択されているか否かを示すチップセレクト信号に基づき判断する、
請求項１１記載の半導体記憶装置。
【請求項１３】
前記リフレッシュ用センスアンプ及び前記読み出し書き込み用センスアンプに代えて、当該リフレッシュ用センスアンプの機能と当該読み出し書き込み用センスアンプの機能とを併せ持つセンスアンプを備えた、
請求項１乃至１２のいずれかに記載の半導体記憶装置。
【請求項１４】
ＤＲＡＭと同じメモリセルのアレイを備え当該半導体記憶装置の外から見るとＳＲＡＭとして動作するとともに、リフレッシュアドレスに対応する前記メモリセルに記憶されたデータをリフレッシュするリフレッシュ用センスアンプと、当該半導体記憶装置の外から供給された入力アドレスに対応する前記メモリセルに対してデータを読み出したり書き込んだりする読み出し書き込み用センスアンプとを備えた半導体記憶装置を制御する方法であって、
前記リフレッシュ用センスアンプによって、前記リフレッシュアドレスに対応する前記メモリセルから前記データを読み出し、
続いて、前記読み出し書き込み用センスアンプによって、前記入力アドレスに対応するメモリセルに対してデータを読み出し又は書き込み、
続いて、前記リフレッシュ用センスアンプによって、前記リフレッシュアドレスに対応する前記メモリセルに、読み出した前記データを再び書き込む、
半導体記憶装置の制御方法。
【請求項１５】
前記半導体記憶装置は、前記リフレッシュアドレスと前記入力アドレスとを比較するアドレス比較回路を更に備え、
このアドレス比較回路によって前記リフレッシュアドレスと前記入力アドレスとが一致することが判明した場合は、
前記読み出し書き込み用センスアンプが読み出すデータとして、前記メモリセルのデータに代えて、前記リフレッシュ用センスアンプが読み出したデータを使用し、
又は、前記リフレッシュ用センスアンプが書き込むデータとして、当該リフレッシュ用センスアンプが読み出したデータに代えて、前記読み出し書き込み用センスアンプによって書き込まれたデータを使用する、
請求項１４記載の半導体記憶装置の制御方法。
【請求項１６】
ＤＲＡＭと同じメモリセルのアレイと、リフレッシュアドレスに対応する前記メモリセルに記憶されたデータをリフレッシュするとともに当該半導体記憶装置の外から供給された入力アドレスに対応する前記メモリセルに対してデータを読み出したり書き込んだりするセンスアンプとを備え、当該半導体記憶装置の外から見るとＳＲＡＭとして動作する半導体記憶装置を制御する方法において、
前記センスアンプによって、
前記リフレッシュアドレスに対応する前記メモリセルから前記データを読み出し（第一ステップ）、前記入力アドレスに対応するメモリセルに対してデータを読み出し又は書き込み（第二ステップ）、前記リフレッシュアドレスに対応する前記メモリセルに、読み出した前記データを再び書き込む（第三ステップ）、
半導体記憶装置の制御方法。
【請求項１７】
前記半導体記憶装置は、前記リフレッシュアドレスと前記入力アドレスとを比較するアドレス比較回路を更に備え、
このアドレス比較回路によって前記リフレッシュアドレスと前記入力アドレスとが一致することが判明した場合は、
前記第二ステップで読み出すデータとして、前記メモリセルのデータに代えて、前記第一ステップで読み出したデータを使用し、
又は、前記第三ステップで書き込むデータとして、前記第一ステップで読み出したデータに代えて、前記第二ステップで書き込まれたデータを使用する、
請求項１６記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭと同じメモリセルを有しＳＲＡＭ仕様で動作する半導体記憶装置及びその制御方法に関する。ここで、ＤＲＡＭ（dynamic random access memory）とは記憶保持動作が必要な随時書き込み読み出しメモリのことであり、ＳＲＡＭ（static random access memory）とは記憶保持動作が不要な随時書き込み読み出しメモリのことである。
【０００２】
【従来の技術】
近年の急速な携帯機器の性能向上、特に携帯電話の性能向上に大きな役割を演じているのが、メモリセルアレイがＤＲＡＭと同じメモリセルで構成されるとともに、外部からはＳＲＡＭと同様の仕様で動作する半導体記憶装置である。この種の半導体記憶装置の特長としては、ＤＲＡＭのようにメモリセルに記憶されたデータを保持するために、半導体記憶装置の外部から定期的にリフレッシュ制御を行う必要がないため取り扱いが容易であること、及びＤＲＡＭのメモリセルで構成されているためＳＲＡＭに比べて大容量化が容易であることが挙げられる。
【０００３】
ただし、メモリセルアレイにＤＲＡＭと同じメモリセルを使用しているので、メモリセルに記憶されたデータを保持するためにリフレッシュ動作が必要である。しかし、リフレッシュを外部から制御するためのリフレッシュ制御用端子等は、ＳＲＡＭ仕様ゆえに当然のことながら存在しない。そのため、リフレッシュ間隔に相当する時間が経過した時点でリフレッシュ要求信号を発生してリフレッシュ動作を行うための制御回路を、半導体記憶装置内に備えている。
【０００４】
メモリセルのリフレッシュ制御要求信号は、メモリセルのデータホールド時間に基づき算出されたリフレッシュタイマ周期によって出力される。このリフレッシュ制御要求信号はどの処理中に発生するかわからず、またリフレッシュ動作を途中で停止させてしまうとメモリセルのデータを破壊する可能性がある。そのため、リフレッシュ動作と半導体記憶装置の外部から供給されたアドレスの読み出し・書き込み動作との両方を行わなければならないサイクルが存在することになるので、リフレッシュ動作の不要なＳＲＡＭに比べて高速化が難しいことになる。今後、更に携帯電話の機能が拡大されていくと、半導体記憶装置には大容量化、低電圧化及び高速化が要求されていくことが考えられる。
【０００５】
従来技術１として、下記特許文献１に開示された半導体記憶装置が挙げられる。図１４は、従来技術１の半導体記憶装置の構成を示すブロック図である。図１５は、従来技術１の半導体記憶装置の動作を示すタイミングチャートである。以下、これらの図面に基づき説明する。
【０００６】
従来技術１の半導体記憶装置は、入力アドレス信号の変化又はチップセレクト信号/CSの立ち下がりに応答してアドレス変化検出信号ATDを発生し、このアドレス変化検出信号ATDに応答して、リフレッシュ動作を行った後、半導体記憶装置の外部から供給された入力アドレス信号ADDに対応する読み出し・書き込み動作を行っている。
【０００７】
リフレッシュ動作を読み出し・書き込み動作の前に行うことにより、入力アドレス信号ADDにスキューが含まれる場合でも、読み出し・書き込み動作を開始する時までに入力アドレス信号ADDが確定していればよいことになる。なお、「スキュー」とは、動作サイクル内の一番最初に半導体記憶装置にアドレスが到達してから一番最後のアドレスが確定するまでの時間をいう。入力アドレス信号は複数本存在し、それぞれ半導体記憶装置までの遅延時間が異なるため、スキューが発生する。半導体記憶装置としては一番最初に到達したアドレス信号の変化により動作をスタートするが、読み出し・書き込み動作は一番遅いアドレス信号が確定した後のアドレスに対して行う必要がある。
【０００８】
また、リフレッシュ動作後に読み出し・書き込み動作を行うことにより、これらの動作同士の衝突によるメモリセルデータの破壊を回避できるために、読み出し・書き込み動作の開始を遅らせるなどの対策をとる必要がない。更に、書き込み動作を行う時に、書き込みイネーブル信号/WEが遅れて入力されても、リフレッシュ動作と書き込み動作とは衝突することがない。
【０００９】
次に、従来技術１のリフレッシュ動作及び入力アドレスに対する読み出し動作を説明する。
【００１０】
チップセレクト信号/CSが“Ｌ”レベルかつアドレスラッチ信号LCが“Ｌ”レベルの状態で、入力アドレス信号ADDが変化すると、アドレス変化検出信号ATDに正のワンショットパルスが発生する。このときリフレッシュ要求信号REF1が“Ｈ”になっていると、リフレッシュ制御回路４’で生成されたリフレッシュアドレス信号R_ADDがアドレス変化検出信号ATDの立ち上がりによってマルチプレクサ回路５へ出力され、マルチプレクサ回路５からM_ADD信号として内部アドレス信号A_R1が出力される。一方、ロウ制御回路１３’からはロウイネーブル信号REに正のワンショットパルスが出力される。
【００１１】
これらのM_ADD信号及びRE信号によりリフレッシュアドレスのワード信号Ref_Wordが選択され、リフレッシュ動作が開始される。すなわち、センスアンプイネーブル信号SEの立ち上がりで読み出しが行われ、同信号が“Ｈ”レベルの間にメモリセルへの再書き込み動作が行われる。再書き込みが完了するとプリチャージ信号PEに正のワンショットパルスが発生し、ビット線のプリチャージが行われる。リフレッシュ動作はメモリセルのデータを出力する必要がないため、カラムイネーブル信号CEは“Ｌ”レベルのままである。
【００１２】
リフレッシュ動作が完了すると、アドレス変化検出信号ATDが“Ｌ”レベルになり、ラッチ制御回路１２から出力されるアドレスラッチ信号LCが“Ｈ”レベルになることにより、外部入力された入力アドレス信号ADDがラッチされる。アドレスのラッチタイミングは、リフレッシュ動作完了時間に設定されている。すなわち、リフレッシュ動作時間と同等のアドレススキューがあっても問題ないことになる。
【００１３】
ラッチ回路２でラッチされた入力アドレス信号L_ADDは、マルチプレクサ回路５からM_ADD信号として出力される。リフレッシュ動作と同様にロウイネーブル信号REの正のワンショットパルスにより、入力アドレス信号ADDのワード信号Nor_Wordが選択されて読み出し動作が開始される。読み出したデータを入出力端子Ｉ／Ｏに出力するために、カラムイネーブル信号CEを“Ｈ”レベルにし、ビット線選択信号Yjの立ち上がりによってライトリードバスWRBにデータを出力する。そして、出力バッファイネーブル信号CWOにより、ライトリードバスWRBのデータを入出力端子Ｉ／Ｏに出力する。この場合、図中のtAAがアドレスアクセス時間になる。
【００１４】
また、リフレッシュ要求信号REF1が“Ｈ”レベルに立ち上げられてから所定の遅延時間の間に、アドレス変化検出信号ATDを発生するトリガが半導体記憶装置の外部から与えられない場合は、遅延されたリフレッシュ要求信号REF1の立ち上がりでリフレッシュ制御回路４’内のパルス発生回路を起動し、リフレッシュ要求信号REF2に負のワンショットパルスを出力する。リフレッシュ要求信号REF2の立ち下がりにより、リフレッシュ制御回路４’で生成されたリフレッシュアドレス信号R_A1+1がマルチプレクサ回路５からM_ADD信号として出力される。一方、ロウ制御回路１３’はロウイネーブル信号REに正のワンショットパルスを出力する。
【００１５】
これらのM_ADD信号及びRE信号によりリフレッシュアドレスのワード信号Ref_Wordが選択され、リフレッシュ動作が開始される。すなわち、センスアンプイネーブル信号SEの立ち上がりで読み出しを行い、同信号が“Ｈ”レベルの間にメモリセルへの再書き込み動作が行われる。その再書き込みが完了するとプリチャージ信号PEに正のワンショットパルスを発生し、ビット線のプリチャージを行う。
【００１６】
この従来技術１の場合、必ずセルフリフレッシュ動作に必要な時間だけ待って入力アドレスに対する読み出し動作を行うため、アドレススキューや書き込みイネーブル信号/WEのタイミングに対して、読み出し・書き込み動作の開始を遅らせる必要はないが、入力アドレスに対する読み出し時間を速くできないという問題がある。
【００１７】
一方、従来技術２として、同じく特許文献１に開示された半導体記憶装置が挙げられる。この従来技術２は、従来技術１の読み出し時間を速くできない問題に対して、入力アドレスに対する読み出し動作時には読み出し動作後にリフレッシュ動作を行い、入力アドレスに対する書き込み動作時には従来技術１と同様に書き込み動作後にリフレッシュ動作を行うことで読み出し時間を高速化したものである。
【００１８】
この場合、リフレッシュ動作を行う前に読み出し動作か書き込み動作かを判定する必要があるため、アドレスチェンジから書き込みイネーブル信号/WEの確定までの制限tAW_maxが必要になる。つまりtAW_maxで設定された時間内に、読み出しか書き込みかが決定されていなければならないことになる。同様に、アドレスのスキューtskewについても考慮して読み出し動作の開始を決定する必要がある。
【００１９】
図１６のタイミングチャートに基づき、従来技術２のリフレッシュ動作及び読み出し動作を説明する。
【００２０】
チップセレクト信号/CSが“Ｌ”レベルかつアドレスラッチ信号LCが“Ｌ”レベルの状態で入力アドレス信号ADDが変化すると、tAW_max又はtskewで設定された時間が経過した後、アドレス変化検出信号ATDに正のワンショットパルスを発生する。書き込みイネーブル信号/WEが“Ｈ”レベルであるため読み出し動作を開始し、ラッチ制御回路１２から出力されるアドレスラッチ信号LCで、外部入力された入力アドレス信号ADDのラッチを行う。
【００２１】
その後は、従来技術１と同様に外部入力されたアドレスの読み出し動作を行い、読み出したデータを入出力端子Ｉ／Ｏに出力する。読み出し動作後にリフレッシュアドレスA_R1のリフレッシュ動作を行う。この場合、図中のtAAがアドレスアクセス時間になる。tAW_maxやtskewをリフレッシュ時間よりも短く設定できれば、アクセスは従来技術１よりも速いことになる。
【００２２】
【特許文献１】
特開２００２−７４９４４号公報
【００２３】
【発明が解決しようとする課題】
ただし、リフレッシュ制御信号REF1が“Ｈ”レベルに立ち上げられてから所定の遅延時間が経過するまでに、アドレス変化検出信号ATDを発生するトリガが外部から与えられない場合は、従来技術１と同様にリフレッシュ制御信号REF2によってリフレッシュ動作が開始される。しかしながら、このリフレッシュ動作が開始された直後に読み出し要求があった場合、リフレッシュ動作を停止すると、リフレッシュ動作中のメモリセルのデータが破壊される可能性があるため、リフレッシュ動作を途中で停止することができない。
【００２４】
つまり、アドレス信号等の外部入力信号の変化によりリフレッシュ動作を開始する場合は、読み出し動作の後にリフレッシュ動作を行うことは可能であるが、セルフリフレッシュ動作がスタートしていると、リフレッシュ動作が完了するまでは読み出し動作を行うことはできない。そのため、結果的には従来技術１と同様にリフレッシュ動作完了後に読み出し動作を行った時のアクセス時間になるので、高速化できないことになる。また、tAW_maxやtskewの間はリフレッシュ動作や読み出し・書き込み動作を開始することができないため、動作サイクル時間に無駄な時間が存在してしまうことになる。
【００２５】
【発明の目的】
そこで、本発明の目的は、更なる高速化を実現した半導体記憶装置及びその制御方法を提供することにある。
【００２６】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、ＤＲＡＭと同じメモリセルのアレイを備えるとともに、当該半導体記憶装置の外から見るとＳＲＡＭとして動作する。そして、リフレッシュアドレスに対応するメモリセルに記憶されたデータをリフレッシュするリフレッシュ用センスアンプと、当該半導体記憶装置の外から供給された入力アドレスに対応するメモリセルに対してデータを読み出したり書き込んだりする読み出し書き込み用センスアンプとを備えている。まず、リフレッシュ用センスアンプは、リフレッシュアドレスに対応するメモリセルから、データを読み出す。続いて、読み出し書き込み用センスアンプは、入力アドレスに対応するメモリセルに対して、データを読み出す又は書き込む。最後に、リフレッシュ用センスアンプは、リフレッシュアドレスに対応するメモリセルに、読み出したデータを再び書き込む。
【００２７】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、リフレッシュアドレスと入力アドレスとを比較するアドレス比較回路を更に備えた、というものである。
【００２８】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、アドレス比較回路によってリフレッシュアドレスと入力アドレスとが一致することが判明した場合は、読み出し書き込み用センスアンプが読み出すデータとして、メモリセルのデータに代えて、リフレッシュ用センスアンプが読み出したデータを使用する、というものである。
【００２９】
請求項４記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、アドレス比較回路によってリフレッシュアドレスと入力アドレスとが一致することが判明した場合は、リフレッシュ用センスアンプが書き込むデータとして、リフレッシュ用センスアンプが読み出したデータに代えて、読み出し書き込み用センスアンプによって書き込まれたデータを使用する、というものである。
【００３０】
請求項５記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、リフレッシュ用センスアンプは、データを読み出した後に、当該データを一時的に退避させる、というものである。
【００３１】
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置において、リフレッシュ用センスアンプは、読み出したデータを一時的に退避させておく場所として、ＳＲＡＭのメモリセルを有する、というものである。
【００３２】
請求項７記載の半導体記憶装置は、請求項５又は６記載の半導体記憶装置において、リフレッシュ用センスアンプは、リフレッシュアドレスに対応するメモリセルに記憶された前記データを読み出した後に、当該データを一時的に退避させ、続いて、読み出し書き込み用センスアンプは、入力アドレスに対応するメモリセルに対してデータを読み出し、続いて、リフレッシュ用センスアンプは、退避させておいたデータを、リフレッシュアドレスに対応するメモリセルに再び書き込む、というものである。
【００３３】
請求項８記載の半導体記憶装置は、請求項５又は６記載の半導体記憶装置において、リフレッシュ用センスアンプは、リフレッシュアドレスに対応するメモリセルに記憶されたデータを読み出した後に、当該データを一時的に退避させ、続いて、読み出し書き込み用センスアンプは、入力アドレスに対応するメモリセルに対してデータを書き込み、続いて、リフレッシュ用センスアンプは、退避させておいたデータを、リフレッシュアドレスに対応するメモリセルに再び書き込む、というものである。
【００３４】
請求項９記載の半導体記憶装置は、請求項７記載の半導体記憶装置において、リフレッシュアドレスと入力アドレスとを比較するアドレス比較回路を更に備え、アドレス比較回路によってリフレッシュアドレスと入力アドレスとが一致することが判明した場合は、読み出し書き込み用センスアンプが読み出すデータとして、メモリセルのデータに代えて、リフレッシュ用センスアンプが退避させておいたデータを使用する、というものである。
【００３５】
請求項１０記載の半導体記憶装置は、請求項８記載の半導体記憶装置において、リフレッシュアドレスと入力アドレスとを比較するアドレス比較回路を更に備え、アドレス比較回路によってリフレッシュアドレスと入力アドレスとが一致することが判明した場合は、リフレッシュ用センスアンプが書き込むデータとして、退避させておいたデータに代えて、読み出し書き込み用センスアンプが書き込んだデータを使用する、というものである。
【００３６】
請求項１１記載の半導体記憶装置は、請求項１乃至１０のいずれかに記載の半導体記憶装置において、スタンバイ状態では、読み出し書き込み用センスアンプは動作せず、リフレッシュ用センスアンプは、リフレッシュアドレスに対応するメモリセルからデータを読み出して、直ちに当該メモリセルに当該データを再び書き込む、というものである。
【００３７】
請求項１２記載の半導体記憶装置は、請求項１１記載の半導体記憶装置において、スタンバイ状態であるか否かは、当該半導体記憶装置が外から選択されているか否かを示すチップセレクト信号に基づき判断する、というものである。
【００３８】
請求項１３記載の半導体記憶装置は、請求項１乃至１２のいずれかに記載の半導体記憶装置において、リフレッシュ用センスアンプ及び読み出し書き込み用センスアンプに代えて、当該リフレッシュ用センスアンプの機能と当該読み出し書き込み用センスアンプの機能とを併せ持つセンスアンプを備えた、というものである。
【００３９】
請求項１４記載の半導体記憶装置の制御方法は、ＤＲＡＭと同じメモリセルのアレイを備え当該半導体記憶装置の外から見るとＳＲＡＭとして動作するとともに、リフレッシュアドレスに対応するメモリセルに記憶されたデータをリフレッシュするリフレッシュ用センスアンプと、当該半導体記憶装置の外から供給された入力アドレスに対応するメモリセルに対してデータを読み出したり書き込んだりする読み出し書き込み用センスアンプとを備えた半導体記憶装置を制御する方法である。そして、リフレッシュ用センスアンプによって、リフレッシュアドレスに対応するメモリセルからデータを読み出し、続いて、読み出し書き込み用センスアンプによって、入力アドレスに対応するメモリセルに対してデータを読み出し又は書き込み、続いて、リフレッシュ用センスアンプによって、リフレッシュアドレスに対応するメモリセルに、読み出したデータを再び書き込む、というものである。
【００４０】
請求項１５記載の半導体記憶装置の制御方法は、請求項１４記載の半導体記憶装置の制御方法において、半導体記憶装置は、リフレッシュアドレスと入力アドレスとを比較するアドレス比較回路を更に備え、アドレス比較回路によってリフレッシュアドレスと入力アドレスとが一致することが判明した場合は、読み出し書き込み用センスアンプが読み出すデータとして、メモリセルのデータに代えて、リフレッシュ用センスアンプが読み出したデータを使用し、又は、リフレッシュ用センスアンプが書き込むデータとして、リフレッシュ用センスアンプが読み出したデータに代えて、読み出し書き込み用センスアンプによって書き込まれたデータを使用する、というものである。
【００４１】
請求項１６記載の半導体記憶装置の制御方法は、ＤＲＡＭと同じメモリセルのアレイと、リフレッシュアドレスに対応するメモリセルに記憶されたデータをリフレッシュするとともに当該半導体記憶装置の外から供給された入力アドレスに対応するメモリセルに対してデータを読み出したり書き込んだりするセンスアンプとを備え、当該半導体記憶装置の外から見るとＳＲＡＭとして動作する半導体記憶装置を制御する方法である。そして、センスアンプによって、リフレッシュアドレスに対応するメモリセルからデータを読み出し（第一ステップ）、入力アドレスに対応するメモリセルに対してデータを読み出し又は書き込み（第二ステップ）、リフレッシュアドレスに対応するメモリセルに、読み出したデータを再び書き込む（第三ステップ）、というものである。
【００４２】
請求項１７記載の半導体記憶装置の制御方法は、請求項１６記載の半導体記憶装置の制御方法において、半導体記憶装置は、リフレッシュアドレスと入力アドレスとを比較するアドレス比較回路を更に備え、アドレス比較回路によってリフレッシュアドレスと入力アドレスとが一致することが判明した場合は、第二ステップで読み出すデータとして、メモリセルのデータではなく、第一ステップで読み出したデータを使用し、又は、第三ステップで書き込むデータとして、第一ステップで読み出したデータではなく、第二ステップで書き込まれたデータを使用する、というものである。
【００４３】
換言すると、本発明は次の特徴を有する。
【００４４】
（１）．ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置において、図２に示すようにリフレッシュ用のセンスアンプと読み出し・書き込み用のセンスアンプとを用いる構成となっている。
【００４５】
（２）．リフレッシュ用のセンスアンプと読み出し・書き込み用のセンスアンプとを用いることにより、リフレッシュ動作を読み出し部と書き込み部とに分離してリフレッシュ動作を行う。
【００４６】
（３）．図４に示すようにリフレッシュアドレスと入力アドレスとを比較するアドレス比較回路を用いることにより、リフレッシュ動作途中に読み出し・書き込み動作を行うことを可能にする。
【００４７】
（４）．図１０に示すようにＳＲＡＭのメモリセルを用いて、読み出し動作と書き込み動作とに分離してリフレッシュ動作を行う。
【００４８】
（５）．スタンバイ状態ではリフレッシュ動作を分離せずに行うことで、消費電力の増加を防ぐ。
【００４９】
【発明の実施の形態】
図５［ａ］に示すように、従来のリフレッシュ動作は、ワード選択からセンスアンプイネーブル動作までの読み出し動作部と、その読み出したデータをメモリセルへ書き戻す書き込み動作部と、に分けることができる。リフレッシュの読み出し動作では、ワードで選択されたメモリセルのデータを接続されたビット線に出力し、メモリセルのデータが出力されていないビット線をセンスアンプのリファレンスレベルとする。そして、ワード選択からセンス可能な差電位がビット線対に出力された時に、センスアンプをイネーブルにしてビット線をセンス・増幅し、メモリセルへの再書き込みを行う。
【００５０】
この例では“Ｈ”データを保持しているメモリセルのデータをビット線BTに出力して、ビット線BNをリファレンスとしてセンス・増幅を行っている。そして、ビット線BTをVCCレベル（電源電位）、かつビット線BNをGNDレベル（接地電位）にすることにより、メモリセルに“Ｈ”データの再書き込みを行っている。書き込み動作には、次の動作に備えてビット線対を1/2VCCレベルにプリチャージする動作も含まれる。
【００５１】
これに対し、本発明では、図５［ｂ］に示すように、メモリセルのデータを読み出した後、データを一時的に退避させることにより、読み出し動作と書き込み動作とに分離してリフレッシュ動作を行うことを特徴としている。
【００５２】
具体的には、図２に示すように、読み出し・書き込み用のセンスアンプ9-1とリフレッシュ用のセンスアンプ9-2とを準備して、リフレッシュ動作時にメモリセルから読み出したデータをすぐにメモリセルに書き戻さずに、リフレッシュ用のセンスアンプ9-2内にデータを退避させておく。外部からの読み出し・書き込み要求に対しては、読み出し・書き込み用のセンスアンプ9-1で読み出し・書き込み動作を行い、その動作終了後にリフレッシュ用のセンスアンプ9-2内に退避しておいたデータをメモリセルへ書き戻す。
【００５３】
図１は、本発明に係る半導体記憶装置の第一実施形態の構成を示すブロック図である。以下、この図面に基づき説明する。
【００５４】
アドレス信号ADDは、半導体記憶装置の外部から供給されるアドレス信号である。アドレスバッファ回路１は、半導体記憶装置の外部から入力されるアドレス信号ADDをバッファリングしてラッチ回路２に出力する。ラッチ回路２は、ラッチ制御信号LCが“Ｌ”レベルであるときに、アドレスバッファ回路１から出力されているアドレス信号をラッチアドレス信号L_ADDとして出力する。また、ラッチ回路２は、ラッチ制御信号LCが“Ｈ”レベルのときに、同信号の立ち上がりでラッチ回路２内に取り込んだアドレス信号L_ADDを保持する。アドレス信号L_ADDには、行アドレスL_ADDｍと列アドレスL_ADD_nとが含まれる。
【００５５】
アドレス変化検出（ＡＴＤ）回路３は、チップセレクト信号/CSが“Ｌ”レベルの状態で、ラッチアドレス信号L_ADDが１ビットでも変化したときに、アドレス変化検出信号ATDに正のワンショットパルス信号を発生する。また、チップセレクト信号/CSがイネーブル状態に変化したとき、すなわちチップセレクト信号/CSの立ち下がりにおいても、アドレス変化検出信号ATDに正のワンショットパルスを発生する。チップセレクト信号/CSは、“Ｌ”レベルで半導体記憶装置が選択状態とし、“Ｈ”レベルで半導体記憶装置が非選択状態とする。
【００５６】
リフレッシュ制御回路４は、リフレッシュを行うアドレス信号R_ADDを順次発生するアドレスカウンタ回路（図示せず）及びリフレッシュ要求信号を発生するリフレッシュタイマ回路（図示せず）を内蔵している。リフレッシュ制御回路４の構成としては、次のようなものが考えられる。
【００５７】
まず、リフレッシュアドレスR_ADDは、半導体記憶装置の外部から供給されるアドレス信号ADDの行アドレスと同じビット幅を持っており、リフレッシュタイマ回路に基づきアドレスカウンタ回路で１ビットずつカウントアップされる。リフレッシュタイマ回路は、リフレッシュを起動するためのトリガ信号を一定周期で発生させる回路である。リフレッシュ制御回路４は、リフレッシュタイマ回路に基づいてリフレッシュ動作を制御するためのリフレッシュ要求信号REF1，REF2，REF3を出力する。
【００５８】
リフレッシュ要求信号REF1は、半導体記憶装置の外部から供給されるアドレス信号ADD、チップセレクト信号/CS及び書き込みイネーブル信号/WEの変化に対して、リフレッシュを制御する信号である。リフレッシュ要求信号REF2，REF3は、外部から供給される入力信号が変化しないときに、リフレッシュを制御する信号である。
【００５９】
リフレッシュタイマ回路から出力されるトリガ信号に基づいて、リフレッシュ動作が必要になるタイミングでリフレッシュ要求信号REF1を“Ｈ”レベルにする。リフレッシュ要求信号REF1が“Ｈ”レベルで外部から供給される入力信号が変化したときは、リフレッシュ動作終了後にリフレッシュ要求信号REF1をリセットして“Ｌ”レベルにする。リフレッシュ要求信号REF1が“Ｈ”レベルで外部から供給される入力信号が変化しないときは、リフレッシュ要求信号REF1の立ち上がりを遅延した信号でリフレッシュ要求信号REF2に負のワンショットパルスを発生し、リフレッシュ要求信号REF1をリセットして“Ｌ”レベルにする。更に、リフレッシュ要求信号REF2に負のワンショットパルスを発生した後に外部から供給される入力信号が変化しないときは、リフレッシュ要求信号REF2の立ち下がりを遅延した信号でリフレッシュ要求信号REF3に負のワンショットパルスを発生する。
【００６０】
リフレッシュ動作が完了すると、リフレッシュアドレスR_ADDを１ビットカウントアップする。リフレッシュ要求信号REF2の負のワンショットパルス幅は、リフレッシュの読み出し動作に必要なワード選択時間に設定されている。リフレッシュ要求信号REF3の負のワンショットパルス幅は、リフレッシュの書き込み動作に必要なワード選択時間に設定されている。
【００６１】
マルチプレクサ（ＭＵＸ）回路５は、リフレッシュアドレス信号R_ADDと、外部から供給されたアドレス信号ADDをラッチしたアドレス信号L_ADDの行アドレスL_ADDmと、のどちらか一方を内部アドレス信号M_ADDとして出力する回路である。すなわち、ラッチ制御信号LCが“Ｌ”レベルのときにリフレッシュアドレス信号R_ADDを、ラッチ制御信号LCが“Ｈ”レベルのときにラッチアドレス信号L_ADDの行アドレスL_ADDmを、それぞれ内部アドレス信号M_ADDとして出力する。
【００６２】
メモリセルアレイ６は、ＤＲＡＭと同様の１トランジスタ１キャパシタで構成されるメモリセルが、行方向及び列方向に配置されている。
【００６３】
ロウデコーダ回路７は、ロウイネーブル信号REが“Ｈ”レベルのときに、内部アドレス信号M_ADDをデコードしてワード線を選択するデコーダ回路である。ロウイネーブル信号REが“Ｌ”レベルのときは、全てのワード線が非選択状態となる。
【００６４】
カラムデコーダ回路８は、カラムイネーブル信号CEが“Ｈ”レベルのときにラッチアドレス信号L_ADDの列アドレスL_ADDnをデコードして、ビット線を選択するためのカラム選択信号Yjを出力するデコーダ回路である。ロウデコーダ回路同様に、カラムイネーブル信号CEが“Ｌ”レベルのときは、全てのカラム選択信号Yjが非選択状態となる。
【００６５】
センスアンプ・スイッチ回路９は、図２に示すように読み出し・書き込み用のセンスアンプ9-1、リフレッシュ用のセンスアンプ9-2、センスアンプ選択スイッチ回路9-3、プリチャージ回路9-4、及びカラムスイッチ9-5が列方向に配置されて構成されている。
【００６６】
カラムスイッチ9-5は、カラムデコーダ回路８の出力するカラム選択信号Yj及びアドレス比較回路１５の出力するアドレス比較信号HITによって選択されたセンスアンプと、ライトリードバスWRBとを接続する。
【００６７】
読み出し・書き込み用のセンスアンプ9-1は、センスアンプイネーブル信号SEが“Ｈ”レベルで活性化されて、読み出しの時には選択されたメモリセルのデータをセンス・増幅してライトリードバスWRBに出力し、書き込みの時にはライトリードバスWRBの書き込みデータをビット線BT，BN経由でメモリセルに書き込む。
【００６８】
リフレッシュ用のセンスアンプ9-2は、センスアンプイネーブル信号R_SEが“Ｈ”レベルのときに活性化されて、選択されたメモリセルのデータをセンス・増幅してメモリセルへ再書き込みを行う。
【００６９】
プリチャージ回路9-4は、プリチャージイネーブル信号PEが“Ｈ”レベルのときに活性化され、ビット線電位を1/2VCCレベルにプリチャージする回路である。
【００７０】
センスアンプ選択スイッチ回路9-3は、読み出し・書き込み用のセンスアンプ9-1とリフレッシュ用のセンスアンプ9-2とを切り替えるスイッチ回路であり、センスアンプ選択信号S_SWが“Ｌ”レベルのときに読み出し・書き込み用のセンスアンプ9-1を選択し、センスアンプ選択信号S_SWが“Ｈ”レベルのときにリフレッシュ用のセンスアンプ9-2を選択する。
【００７１】
Ｉ／Ｏバッファ回路１０は、出力バッファイネーブル信号CWOが“Ｈ”レベルのときに、ライトリードバスWRB上の読み出しデータを出力バッファ回路（図示せず）でバッファリングして入出力端子Ｉ／Ｏに出力する。書き込み動作の場合は、出力バッファイネーブル信号CWOが“Ｌ”レベルになり、これにより出力バッファ回路をハイインピーダンス状態にし、半導体記憶装置の外部から入出力端子Ｉ／Ｏに供給された書き込みデータを入力バッファ回路（図示せず）でバッファリングしてライトリードバスWRBに出力する。
【００７２】
リード／ライト（Read/Write）制御回路１１は、チップセレクト信号/CS、書き込みイネーブル信号/WE及び出力イネーブル信号/OEにより、出力バッファイネーブル信号CWOを発生する回路である。出力バッファイネーブル信号CWOは、チップセレクト信号/CSが“Ｌ”レベル、書き込みイネーブル信号/WEが“Ｈ”レベル、又は出力イネーブル信号/OEが“Ｌ”レベルのときに“Ｈ”レベルになり、それ以外のときに“Ｌ”レベルとなる。
【００７３】
ラッチ制御回路１２は、アドレス変化検出信号ATD及びカラムイネーブル信号CEに基づき、半導体記憶装置の外部から供給されたアドレス信号ADDをラッチするためのラッチ制御信号LCを発生する。ラッチ制御回路１２は、図３に示すように、インバータ６８，６９、遅延回路７０、ナンドゲート７１、インバータ７２及びｎチャネルトランジスタ７３からなる回路を使って、アドレス変化検出信号ATDの立ち下がりでラッチ制御信号LCを“Ｈ”レベルにしてアドレス信号L_ADDを保持する。また、ラッチ制御回路１２は、インバータ６２，６３、遅延回路６４、ナンドゲート６５、インバータ６６及びｎチャネルトランジスタ６７からなる回路を使って、カラムイネーブル信号CEの立ち下がりでラッチ制御信号LCを“Ｌ”レベルにしてアドレス信号L_ADDの保持を解除する。インバータ７４，７５は、ラッチ信号LCを保持するための回路である。
【００７４】
ロウ制御回路１３は、リフレッシュ要求信号REF1，REF2，REF3、アドレス変化検出信号ATD、及び書き込みイネーブル信号/WEに基づき、ロウイネーブル信号RE、読み出し・書き込み用のセンスアンプイネーブル信号SE、リフレッシュ用のセンスアンプイネーブル信号R_SE、センスアンプ選択信号S_SW、プリチャージイネーブル信号PE、及びカラム制御信号CCを発生する。
【００７５】
図３にて詳細回路構成の説明を行う。インバータ１６、遅延回路１７及びナンドゲート１８は、リフレッシュ要求信号REF1が“Ｈ”レベルのときにアドレス変化検出信号ATDが“Ｈ”レベルになると、遅延回路１７によって定まる幅をもった負のワンショットパルスを発生し、ロウイネーブル信号REに正のワンショットパルスを発生する。遅延回路１７は、リフレッシュの読み出し動作に必要なワード幅（ロウイネーブル信号REのパルス幅）に設定されている。
【００７６】
また、ナンドゲート１８から負のワンショットパルスが発生すると、ナンドゲート３８、遅延回路３９、インバータ４０、遅延回路４１及びナンドゲート４２からなる回路で負のワンショットパルスを発生し、インバータ４３とｎチャネルトランジスタ４４とでリフレッシュ用センスアンプイネーブル信号R_SEを“Ｈ”レベルにし、遅延回路５６とナンドゲート５７とでプリチャージイネーブル信号PEを“Ｈ”レベルにする。遅延回路３９はワード線選択からセンスアンプ活性までの時間、遅延回路４１はリフレッシュ動作の読み出し後に必要なプリチャージ時間（プリチャージイネーブル信号PEのパルス幅）、遅延回路５６はプリチャージ開始時間、にそれぞれ設定されている。
【００７７】
ライトイネーブル信号/WEが“Ｈ”レベルの時にアドレス変化検出信号ATDが“Ｌ”レベルになると、インバータ２２、遅延回路２３、ナンドゲート２４及びナンドゲート２５からなる回路で負のワンショットパルスを発生し、ロウイネーブル信号RE、センスアンプイネーブル信号SE及びプリチャージ信号PEのそれぞれに正のワンショットパルスを発生し、カラム制御信号CCに負のワンショットパルスを発生する。遅延回路５０はワード線選択からセンスアンプ活性までの時間、遅延回路５２はプリチャージ開始時間、遅延回路５４は読み出し・書き込み動作後に必要なプリチャージ時間、にそれぞれ設定されている。
【００７８】
ナンドゲート２５が“Ｈ”レベルになると、遅延回路２７、インバータ２８、遅延回路２９及びナンドゲート３０からなる回路で負のワンショットパルスを発生し、ロウイネーブル信号REに正のワンショットパルスを発生する。遅延回路２７は読み出し・書き込み動作のプリチャージ完了時間、遅延回路２９はリフレッシュ動作の書き込み動作に必要なワード幅、にそれぞれ設定されている。
【００７９】
ナンドゲート３０が“Ｌ”レベルになると、ナンドゲート３１、遅延回路３２、インバータ３３、遅延回路３４及びナンドゲート３５からなる回路で負のワンショットパルスを発生し、インバータ３６とｎチャネルトランジスタ３７とでリフレッシュ用センスアンプイネーブル信号R_SEを“Ｌ”レベルにし、ナンドゲート５７でプリチャージイネーブル信号PEを“Ｈ”レベルにする。遅延回路３２はリフレッシュの書き込み動作のワード線選択から書き込みまでの時間、遅延回路３４はリフレッシュ動作の書き込み後に必要なプリチャージ時間、にそれぞれ設定されている。
【００８０】
ノアゲート４７及びインバータ４８は、ナンドゲート３１，３８のいずれかが“Ｈ”レベルのときにセンスアンプ選択信号S_SWを“Ｈ”レベルにする回路である。遅延回路１９、ノアゲート２０及びインバータ２１からなる回路は、アドレス変化検出信号ATDが“Ｈ”レベルになる前に、書き込みイネーブル信号/WEが“Ｌ”レベルになっても、ナンドゲート２５の出力に“Ｌ”レベルが出力されて、ロウイネーブル信号RE、センスアンプイネーブル信号SE、カラム制御信号CC及びプリチャージ信号PEの発生を防止するための回路である。
【００８１】
カラム制御回路１４は、図３に示すように、カラム制御信号CCをインバータ５９〜６１で遅延してカラムイネーブル信号CEを発生する。
【００８２】
アドレス比較回路１５は、リフレッシュ制御回路４で生成されるリフレッシュアドレス信号R_ADDと、ラッチ回路２から出力されたラッチアドレス信号L_ADDとの、行アドレス同士を比較する回路である。図４に示すように、リフレッシュアドレス信号R_ADDｍとラッチアドレス信号L_ADDｍとの同じビットを比較して一致すれば“Ｈ”レベルを出力する比較回路15-1を全ての行アドレスに持ち、全出力結果をアンドゲート15-2でアンドする。これにより、全行アドレスが一致した場合はアドレス比較信号HITに“Ｈ”レベルを出力し、１つでもアドレスが不一致の場合はアドレス比較信号HITに“Ｌ”レベルを出力する。
【００８３】
図６のタイミングチャートを用いて、リフレッシュ要求信号REF1が“Ｈ”レベルの場合に外部アドレス信号ADDが変化したときの読み出し動作について説明する。
【００８４】
チップセレクト信号/CSが“Ｌ”レベル、アドレスラッチ信号LCが“Ｌ”レベルの状態で入力アドレス信号ADDが変化すると、アドレス変化検出信号ATDに正のワンショットパルスを発生する。このとき、リフレッシュ要求信号REF1が“Ｈ”レベルになっているため、アドレス変化検出信号ATDの立ち上がりにより、リフレッシュ制御回路４で生成されたリフレッシュアドレス信号A_R1をマルチプレクサ回路５からM_ADD信号として出力し、ロウ制御回路１３のナンドゲート18から出力された負のワンショットパルスによってロウイネーブル信号RE及びセンスアンプ選択信号S_SWに正のワンショットパルスを出力する。
【００８５】
S_SW信号の立ち上りでリフレッシュ用センスアンプとビット線とを接続し、M_ADD信号及びRE信号でリフレッシュアドレス信号A_R1のワード信号Ref_Wordを選択してリフレッシュの読み出し動作が開始される。ワード信号Ref_Wordが選択されてから、遅延回路３９、インバータ４０、遅延回路４１、ナンドゲート４２、インバータ４３、ｎチャネルトランジスタ４４、及びインバータ４５，４６により、読み出しに必要な時間（遅延回路３９で設定された時間）を待って、リフレッシュ用のセンスアンプイネーブル信号R_SEを“Ｈ”レベルにしてセンス・増幅を行う。センスアンプイネーブル信号R_SEは、メモリセルにデータを書き戻すまでは、センスアンプ内のデータを保持するためにインバータ４５，４６によって“Ｈ”レベルに保持される。
【００８６】
リフレッシュ用センスアンプ内にデータが保持されて、センスアンプ選択信号S_SWが“Ｌ”レベルになった時点で、メモリセルのデータは破壊しても問題ない。そのため、ナンドゲート４２から出力された負のワンショットパルスを遅延回路５６でデータが保持される時間まで遅らせて、ナンドゲート５７によりプリチャージ信号PEに正のワンショットパルスを発生し、ビット線のプリチャージを行う。このとき、メモリセルへの再書き込み動作は行わないため、ビット線をVCCレベル又はGNDレベルまで増幅する必要がないことから、差電位は小さいのでプリチャージを短く設定することができる。
【００８７】
プリチャージ完了後、アドレス変化検出信号ATDが“Ｌ”レベルになり、ラッチ制御回路１２のナンドゲート７１から負のワンショットパルスが発生し、インバータ７２、ｎチャネルトランジスタ７３及びインバータ７４，７５によりアドレスラッチ信号LCを“Ｈ”レベルにし、外部入力されたアドレス信号A1のラッチを行う。アドレス変化検出信号ATDの正のワンショットパルス幅をリフレッシュの読み出し動作時間に調整しているため、リフレッシュの読み出し動作完了後に外部アドレスがラッチされることになる。すなわち、リフレッシュの読み出し動作時間と同等のアドレススキューがあっても問題ないことになる。
【００８８】
アドレスラッチ信号LCはラッチ回路２でラッチされたアドレス信号L_ADDの行アドレスをマルチプレクサ回路５からM_ADD信号として出力し、リフレッシュ動作と同様にRE信号の立ち上がりにより、入力アドレスA1のワード信号Nor_Wordが選択されて読み出し動作が開始される。ワード信号Nor_Wordが選択されてから読み出しに必要な時間（遅延回路５０で設定された時間）を待って、読み出し・書き込み用のセンスアンプイネーブル信号SEを“Ｈ”レベルにしてセンス・増幅を行う。
【００８９】
読み出したデータを入出力端子Ｉ／Ｏに出力するために、カラム制御信号CCをインバータ５９〜６１で遅延してカラムデコーダイネーブル信号CEを“Ｈ”レベルにし、カラムデコーダ回路８でラッチアドレスL_ADDの列アドレスをデコードしてビット線選択信号Yjを出力し、ライトリードバスWRBにセンスアンプで読み出したデータを出力する。ライトリードバスWRBに出力されたデータは、出力バッファイネーブル信号CWOが“Ｈ”レベルになっているため、入出力端子Ｉ／Ｏに出力される。この場合、図中のtAAがアドレスアクセス時間になる。
【００９０】
読み出し・書き込み用センスアンプに読み出されたデータをワード信号Nor_Wordが選択されている間にアドレスA1のメモリセルに書き戻した後、プリチャージ制御信号PEを“Ｈ”レベルにしてビット線BT，BNのプリチャージを行う。遅延回路５２は、メモリセルへの書き戻し完了後にPE信号を“Ｈ”レベルにするように調整されている。
【００９１】
また、カラムイネーブル信号CEの立ち下がりでラッチ制御回路１２のナンドゲート６５に負のワンショットパルスを発生し、インバータ６６、ｎチャネルトランジスタ６７及びインバータ７４，７５でアドレスラッチ信号LCを“Ｌ”レベルにして、マルチプレクサ回路５からリフレッシュアドレスR_A1をM_ADDとして出力する。
【００９２】
プリチャージ動作完了後、ロウ制御回路１３のナンドゲート３０に負のワンショットパルスが発生し、ナンドゲート４９でロウイネーブル信号REを“Ｈ”レベルにし、ナンドゲート３１、ノアゲート４７及びインバータ４８でS_SW信号を“Ｈ”レベルにしてリフレッシュ動作を再開する。S_SW信号の立ち上りでリフレッシュ用センスアンプとビット線BT,BNとを接続し、RE信号の立ち上りでリフレッシュアドレスA_R1のワード信号Ref_wordが選択され、リフレッシュ用センスアンプ内に保持しておいたデータをメモリセルへ書き込む。
【００９３】
メモリセルへのデータ書き込み動作が完了するとナンドゲート３５に負のワンショットパルスを発生し、インバータ３６、ｎチャネルトランジスタ３７及びインバータ４５，４６により、センスアンプイネーブル信号R_SEを“Ｌ”レベルにしてセンスアンプを非活性状態し、ナンドゲート５７でPE信号を“Ｈ”レベルにしてビット線のプリチャージを行い、リフレッシュ動作を完了する。
【００９４】
この場合、リフレッシュを行うアドレスA_R1と読み出しを行うアドレスA1とが一致した時に問題が生じる。つまり、リフレッシュの読み出し動作時にメモリセルデータを破壊していることから、読み出し・書き込み用センスアンプからデータを読み出すと誤動作となるため、リフレッシュ用センスアンプに保持しているデータを出力する必要がある。そこで、図４に示すようなリフレッシュアドレスと読み出しアドレスとを比較するアドレス比較回路１５を準備して、これらのアドレスが一致した場合はアドレス比較信号HITを“Ｈ”レベルにして、リフレッシュ用センスアンプをライトリードバスWRBに接続し、保持しておいたデータを出力する。
【００９５】
次に、図７のタイミングチャートに基づき、リフレッシュ要求信号REF1が“Ｈ”レベルの時に外部アドレス信号ADDが変化した場合の書き込み動作について説明する。
【００９６】
アドレス信号ADDが変化すると、読み出し動作同様にアドレス変化検出信号ATDに正のワンショットパルスを発生し、リフレッシュ要求信号REF1が“Ｈ”レベルになっているため、アドレス変化検出信号ATDの立ち上がりにより、ロウ制御回路１３でロウイネーブル信号RE及びセンスアンプ選択信号S_SWに正のワンショットパルスを発生し、リフレッシュアドレスA_R1のワード信号Ref_Wordを選択してリフレッシュの読み出し動作が開始される。
【００９７】
ロウ制御回路１３の遅延回路１９、ノアゲート２０及びインバータ２１からなる回路は、アドレス変化検出信号ATDが“Ｈ”レベルになる前に書き込みイネーブル信号/WEが“Ｌ”レベルになっても、ロウイネーブル信号REから発生する一連の書き込み信号の発生を防止するための回路である。これにより、書き込みイネーブル信号/WEが“Ｌ”レベルに変化しても、遅延回路１９で設定された時間だけインバータ２１の出力が“Ｌ”レベルに変化するのを遅らせることができる。
【００９８】
また、リフレッシュの読み出し動作中にインバータ２１の出力が“Ｌ”レベルになっても、インバータ２２の出力が“Ｌ”レベルであるため、ナンドゲート25の出力は“Ｈ”レベルに保持される。そのため、外部から供給されたアドレスA1の書き込み動作は開始されない。
【００９９】
リフレッシュの読み出し動作が完了すると、アドレス変化検出信号ATDの立ち下りでナンドゲート25の出力が“Ｌ”レベルになり、読み出し動作と同様にロウイネーブル信号REに正のワンショットパルスを発生し、入力アドレスA1のワード信号Nor_Wordが選択されて書き込み動作が開始される。ワード信号Nor_Wordが選択されてから、読み出し・書き込み用のセンスアンプイネーブル信号SEを“Ｈ”レベルにしてセンス・増幅を行う。
【０１００】
入出力端子Ｉ／Ｏに半導体記憶装置の外部から供給されたデータを、メモリセルに書き込むために、Ｉ／Ｏバッファ１０の入力バッファ回路からライトリードバスWRBにデータを取り込み、カラムイネーブル信号CEを“Ｈ”レベルにし、カラムデコーダ回路８でラッチアドレスL_ADDの列アドレスL_ADDnをデコードしてビット線選択信号Yjを出力し、センスアンプを経由してライトリードバスWRBのデータをメモリセルに書き込む。書き込みデータは書き込みイネーブル信号/WEの立ち上がりに対して半導体記憶装置の外部から供給されるため、書き込みイネーブル信号/WEが“Ｌ”レベルの間は、ロウイネーブル信号REを“Ｈ”レベルに保持して書き込みを行う。
【０１０１】
書き込みイネーブル信号/WEが“Ｈ”レベルになるとナンドゲート２５の出力が“Ｈ”レベルになり、ロウイネーブル信号REを“Ｌ”レベル、センスアンプイネーブル信号SEを“Ｌ”レベル、カラムイネーブル信号CEを“Ｌ”レベル、アドレスラッチ信号LCを“Ｌ”レベルにして書き込み動作を完了する。ナンドゲート２５の出力が“Ｈ”レベルになるとナンドゲート３０に負のワンショットパルスを発生し、リフレッシュアドレスA_R1のワード信号Ref_Wordを選択して読み出し動作と同様にリフレッシュの書き込み動作を行う。
【０１０２】
リフレッシュを行うアドレスA_R1と書き込みを行うアドレスA1とが一致した時は、メモリセルにデータを書き込んだ後にリフレッシュ用センスアンプ内のデータの書き戻しを行うと、古いデータに書き換えられてしまう。よって、書き込み動作の時にアドレス比較信号HITが“Ｈ”レベルであれば、リフレッシュ用のセンスアンプとライトリードバスWRBとを接続し、保持しておいたデータを書き直しておき、リフレッシュの書き込み動作でメモリセルにデータを書き込めば問題ないことになる。
【０１０３】
次に、図８のタイミングチャートに基づき、リフレッシュ制御信号REF1が“Ｈ”レベルに立ち上げられてから所定の遅延時間が経過するまでに、アドレス変化検出信号ATDを発生するトリガが外部から与えられない場合の動作説明を行う。
【０１０４】
リフレッシュ要求信号REF1が“Ｈ”レベルになると、リフレッシュ要求信号REF1の立ち上がりを遅延した信号でリフレッシュ制御回路４内のパルス発生回路を起動し、リフレッシュ要求信号REF2に負のワンショットパルスを出力する。リフレッシュ要求信号REF2の立ち下がりでロウ制御回路１３のナンドゲート４９からロウイネーブル信号REに正のワンショットパルスを出力し、ナンドゲート３８、ノアゲート４７，４８からセンスアンプ選択信号S_SWに正のワンショットパルスを出力する。M_ADD信号及びRE信号によりリフレッシュアドレスのワード信号Ref_Wordが選択され、リフレッシュの読み出し動作が開始される。
【０１０５】
ワード信号Ref_Wordが選択されてから読み出しに必要な時間を待って、リフレッシュ用のセンスアンプイネーブル信号R_SEを“Ｈ”レベルにしてセンス・増幅を行う。センスアンプイネーブル信号R_SEは、メモリセルにデータを書き戻すまで、センスアンプ内のデータを保持するために“Ｈ”レベルに保持される。読み出しが完了すると、プリチャージ信号PEに正のワンショットパルスを発生し、ビット線のプリチャージを行う。
【０１０６】
次にリフレッシュ要求信号REF2に負のワンショットパルスが出力されてから所定の遅延時間が経過するまで、アドレス変化検出信号ATDを発生するトリガが外部から与えられない場合、リフレッシュ要求信号REF2の立ち下がりを遅延した信号でパルス発生回路を起動し、リフレッシュ要求信号REF3に負のワンショットパルスを出力する。リフレッシュ要求信号REF2の負のワンショットパルスによりロウ制御回路１３のナンドゲート４９からロウイネーブル信号REに正のワンショットパルスを出力し、ナンドゲート３１、ノアゲート４７及びインバータ４８からセンスアンプ選択信号S_SWに正のワンショットパルスを出力する。
【０１０７】
M_ADD信号とRE信号とによりリフレッシュアドレスのワード信号Ref_Wordが選択され、リフレッシュの書き込み動作が開始される。リフレッシュ用センスアンプ内に保持しておいたデータをメモリセルに書き込み、センスアンプイネーブル信号R_SEを“Ｌ”レベルにして、プリチャージイネーブル信号PEに正のワンショットパルスを発生し、ビット線のプリチャージを行いリフレッシュ動作を完了する。
【０１０８】
また、リフレッシュ要求信号REF2に負のワンショットパルスが発生してから所定の遅延時間が経過するまでに、アドレス変化検出信号ATDを発生するトリガが外部から与えられた場合は図９に示すようなタイミングチャートになる。リフレッシュ要求信号REF2の立ち下がりでリフレッシュの読み出し動作が開始された後アドレス信号が変化した場合、アドレス変化検出回路３からアドレス変化検出信号ATDに正のワンショットパルスが発生する。また、リフレッシュ要求信号REF1はリフレッシュ要求信号REF2に負のワンショットパルスが発生した時点でリセットされているので、アドレス変化検出信号ATDの立ち上がりから開始されるリフレッシュの読み出し動作は行われないため、この読み出し動作とリフレッシュ要求信号REF2の立ち下がりで開始されたリフレッシュの読み出し動作とが衝突することはない。
【０１０９】
アドレス変化検出信号ATDの立ち下がりからは、リフレッシュ要求信号REF1が“Ｈ”レベルの時と同様に、外部から供給されたアドレスA2の読み出し動作を行う。この読み出し動作は、アドレス変化検出信号ATDの正のワンショットパルス幅がリフレッシュ動作完了時間に設定されているので、リフレッシュの読み出し動作と衝突することもない。
【０１１０】
外部から供給されたアドレスA2の読み出し動作完了後に、リフレッシュ用センスアンプ内に保持されているデータのリフレッシュアドレスA_R1への書き戻し動作を行う。この場合、リフレッシュ要求信号REF2に負のワンショットパルスが発生した後にアドレス変化検出信号ATDが発生したため、リフレッシュ要求信号REF3に負のワンショットパルスは発生しない。また、詳細動作説明は省略するが、リフレッシュ要求信号REF3に負のワンショットパルスが発生してから所定の遅延時間が経過するまでに、アドレス変化検出信号ATDを発生するトリガが外部から与えられた場合も、同様にリフレッシュの書き込み動作終了後に外部アドレスの読み出し動作を行う。外部アドレスの読み出し・書き込み動作はリフレッシュの読み出し動作後と書き込み動作後とのどちらにも発生する可能性があるため、アドレス変化検出信号ATDの正のワンショットパルス幅はリフレッシュの読み出し動作／書き込み動作のどちらか遅い方の完了時間に設定する必要がある。
【０１１１】
以上のように、リフレッシュ用センスアンプとアドレス比較回路とにより、メモリセルデータを破壊することなくリフレッシュ動作を中断し、リフレッシュ動作の途中に読み出し・書き込み動作を行うことが可能になる。
【０１１２】
図１０は本発明の第二実施形態のセンスアンプ・スイッチ回路の構成を示した回路図、図１１は第二実施形態のロウ制御回路の構成を示した回路図である。
【０１１３】
図１０は、リフレッシュ動作で読み出したデータの退避に、センスアンプに代えてＳＲＡＭセルを使用した場合のセンスアンプ・スイッチ回路の構成図で、センスアンプ9-6、ＳＲＡＭメモリセル9-7、スイッチ回路9-8、プリチャージ回路9-9、カラムスイッチ回路9-10及びナンドゲート9-11，9-12，9-13で構成される。
【０１１４】
センスアンプ9-6は、リフレッシュと読み出し・書き込みとの共用のセンスアンプである。スイッチ回路9-8は、ビット線とセンスアンプとを接続するスイッチ回路である。ＳＲＡＭメモリセル9-7は、フルＣＭＯＳ型のＳＲＡＭメモリセル又は高抵抗型のＳＲＡＭメモリセルであり、ナンドゲート9-13の出力がＳＲＡＭメモリセル9-7のトランスファーゲートに接続される。
【０１１５】
図１１のロウ制御回路は、リフレッシュ動作及び外部アドレスの読み出し・書き込み動作において、ロウイネーブル信号REの立ち上がりでセンスアンプ活性化信号SEを発生し、ロウイネーブル信号REの立ち下がりでプリチャージ信号PEを発生するようにした回路構成である。
【０１１６】
第二実施形態の動作説明を行う。まず、リフレッシュの読み出し動作の場合は、アドレスラッチ信号LCが“Ｌ”レベルであるためナンドゲート9-11の出力が“Ｈ”レベルになっており、スイッチ回路9-8でビット線とセンスアンプ9-6とを接続し、ＤＲＡＭのメモリセルからの読み出しを行う。リフレッシュ動作が開始されるとS_SW信号は“Ｈ”レベルになり、読み出しに必要な時間だけ待ってセンスアンプイネーブル信号SEが“Ｈ”レベルになり、センス・増幅される。これと同時に、R_SE信号の立ち上がりでナンドゲート9-12の出力は“Ｌ”レベルになり、ＳＲＡＭメモリセルのトランスファーゲートに接続されたナンドゲート9-13の出力が“Ｈ”レベルになるため、センスアンプ9-6を経由してＳＲＡＭメモリセルにデータの書き込みを行う。
【０１１７】
リフレッシュの書き込み動作の場合は、R_SE信号が“Ｈ”レベルに保持されているため、S_SW信号の立ち上がりでナンドゲート9-13の出力を“Ｈ”レベルにしてＳＲＡＭメモリセルのトランスファーゲートを選択状態にしてＳＲＡＭメモリセルのデータをビット線に出力して、SE信号の立ち上がりでセンス・増幅してＤＲＡＭのメモリセルにデータを書き込む。
【０１１８】
外部入力されたアドレスの読み出し・書き込み動作の場合は、スイッチ回路9-8でビット線とセンスアンプ9-6とを接続して、ＤＲＡＭセルからの読み出し及びＤＲＡＭセルへの書き込みを行う。ただし、リフレッシュアドレスR_ADDとラッチアドレスの行アドレスL_ADDmとが一致した場合は、アドレス比較信号HITによりスイッチ回路9-8を非選択状態にして、ＤＲＡＭのメモリセルではなくＳＲＡＭのメモリセルから読み出し及びＳＲＡＭのメモリセルへの書き込みを行う。書き込みの場合は、リフレッシュの書き込み動作でＤＲＡＭのメモリセルへの書き込みを行う。
【０１１９】
以上のようにリフレッシュ動作で読み出したデータの退避にＳＲＡＭのメモリセルを使用することで、センスアンプを使用した場合に比べてチップサイズを小さくすることができる。
【０１２０】
第一実施形態や第二実施形態のようにリフレッシュ動作を分離すると、ワード選択やプリチャージ動作を２度行う必要があり、この動作による消費電力の増加が考えられる。メモリセルアレイの構成や容量、プロセス条件にもよるが、１リフレッシュサイクルは数ｍｓから数十ｍｓであり、アドレスADDやチップセレクト信号/CSの変化によりアドレス変化検知信号ATDにワンショットパルスが発生する度にリフレッシュ動作を行う必要はない。１リフレッシュサイクルの消費電流は数十μAから百μAであり、読み出し・書き込み時の消費電流数十ｍＡと比較するとそれ程問題にはならない。
【０１２１】
ただし、読み出し・書き込み動作を行わないスタンバイ状態での消費電力は、１リフレッシュサイクルの消費電力に相当するため増加してしまうことになる。スタンバイ状態での消費電力を削減するためにチップセレクト信号/CSによりスタンバイ状態では、リフレッシュ要求信号REF2の負のワンショットパルス発生からリフレッシュ要求信号REF3の発生までの時間が短くなるように遅延回路を切り替え、図１３のタイミングチャートに示すようにリフレッシュ要求信号REF2，REF3を発生し、ロウイネーブル信号に正のワンショットパルスが２回発生しないようにする。
【０１２２】
図１２のタイミングチャートになるようにロウ制御回路を構成することにより、リフレッシュの読み出し動作後のプリチャージ信号PEが発生しなくなるので、プリチャージ動作によるデータ破壊を起こさずにリフレッシュ動作を行うことができる。スタンバイ状態ではリフレッシュ動作を分離せずに行うことができるため、１リフレッシュサイクル内のワード選択やプリチャージ動作が１回になり消費電力を削減することができる。
【０１２３】
【発明の効果】
本発明によれば次の効果を奏する。
【０１２４】
（１）．セルフリフレッシュ動作を読み出し動作と書き込み動作とに分離することにより、リフレッシュの読み出し動作後に外部アドレスの読み出しを行った場合はリフレッシュの書き込みに必要な時間だけ読み出し時間を速くすることができ、リフレッシュの書き込み動作後に外部アドレスの読み出しを行った場合はリフレッシュの読み出しに必要な時間だけ読み出し時間を速くすることができる。例えば、セルフリフレッシュ時間が２０ｎｓで、読み出し時間が１０ｎｓ、書き込み時間が１０ｎｓ、読み出し・書き込み後のプリチャージがともに２ｎｓである場合は、読み出し時間が８ｎｓ速くなる。
【０１２５】
（２）．リフレッシュ動作を読み出し・書き込み動作の前に開始することができるため、アドレス信号変化から書き込みイネーブル信号の確定までの制約がなくなる。
【０１２６】
（３）．リフレッシュの読み出し動作後のデータ退避にＳＲＡＭのメモリセルを使用することにより、チップサイズを小さくすることができる。
【０１２７】
（４）．スタンバイ状態ではリフレッシュの読み出し動作と書き込み動作とを分離しないように制御することで、スタンバイ状態でのワード選択やプリチャージ動作の消費電流を数十μＡ削減することができる。
【０１２８】
（５）．リフレッシュ動作を分離することで速くなった読み出し時間を、リフレッシュ動作の読み出し時間とリフレッシュ動作の書き込み動作時間とに割り振ることができ、メモリセルからの読み出しマージンの拡大及び書き込み効率（リストア効率）ＵＰにより、リフレッシュタイマの周期を長くすることが可能になるため消費電流を削減できる。
【０１２９】
上記（１）の「リフレッシュの読み出し動作後に外部アドレスの読み出しを行った場合はリフレッシュの書き込みに必要な時間だけ読み出し時間を速くすることができる」その理由は、次のとおりである。従来技術ではリフレッシュの書き込みが終わらなければ外部アドレスの読み出しができなかったのに対し、本発明ではリフレッシュの読み出し動作後に外部アドレスの読み出しができるからである。
【０１３０】
上記（１）の「リフレッシュの書き込み動作後に外部アドレスの読み出しを行った場合はリフレッシュの読み出しに必要な時間だけ読み出し時間を速くすることができる」その理由は、次のとおりである。従来技術ではリフレッシュの読み出し及び書き込みが終わらなければ外部アドレスの読み出しができなかったのに対し、本発明ではリフレッシュの書き込み動作後に外部アドレスの読み出しができるからである。
【０１３１】
更に詳しく説明する。従来技術では、外部アドレス変化が発生した場合、必ず（リフレッシュ読み出し動作＋リフレッシュ書き込み動作）に必要な時間だけ待った後に、外部アドレスの読み出し動作を行なう。これに対し、本発明では、リフレッシュ動作を読み出し動作と書き込み動作とに分離したことにより、次のように動作する。リフレッシュ読み出し動作前に外部アドレスが変化した場合は、リフレッシュ読み出し動作後に外部アドレスの読み出し動作を行なう。一方、リフレッシュ書き込み動作前に外部アドレスが変化した場合は、リフレッシュ書き込み動作後に外部アドレスの読み出し動作を行う。
【０１３２】
例えば、タイマによるセルフリフレッシュ動作がスタートし、リフレッシュ読み出し動作が完了した時に、外部アドレスが変化した場合で説明する。従来技術では、アドレスが変化してから（リフレッシュ読み出し動作＋リフレッシュ書き込み動作）に必要な時間を待って、外部アドレス読み出し動作を行なう。これに対し、本発明では、リフレッシュ読み出し動作が完了しているため、リフレッシュ書き込み動作に必要な時間を待って外部アドレス読み出し動作を行なう。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第一実施形態の構成を示すブロック図である。
【図２】図１の半導体記憶装置におけるセンスアンプ・スイッチ回路の詳細構成を示す回路図である。
【図３】図１の半導体記憶装置におけるロウ制御回路の詳細構成を示す回路図である。
【図４】図１の半導体記憶装置におけるアドレス比較回路の詳細構成を示す回路図である。
【図５】ＤＲＡＭメモリセルのリフレッシュ動作を示したタイミングチャートであり、図５［１］が従来技術、図５［２］が本発明である。
【図６】図１の半導体記憶装置におけるリフレッシュ動作及び読み出し動作を示すタイミングチャート（その１）である。
【図７】図１の半導体記憶装置におけるリフレッシュ動作及び書き込み動作を示すタイミングチャートである。
【図８】図１の半導体記憶装置におけるリフレッシュタイマによるリフレッシュ動作を示すタイミングチャートである。
【図９】図１の半導体記憶装置におけるリフレッシュタイマによるリフレッシュ動作及び読み出し動作を示すタイミングチャートである。
【図１０】本発明に係る半導体記憶装置の第二実施形態におけるセンスアンプ・スイッチ回路の詳細構成を示す回路図である。
【図１１】図１０の半導体記憶装置におけるロウ制御回路の詳細構成を示す回路図である。
【図１２】図１の半導体記憶装置におけるリフレッシュ動作及び読み出し動作を示すタイミングチャート（その２）である。
【図１３】図１０の半導体記憶装置におけるスタンバイ状態でのリフレッシュ動作を示すタイミングチャートである。
【図１４】従来技術１の半導体記憶装置の構成を示すブロック図である。
【図１５】従来技術１の半導体記憶装置の動作を示すタイミングチャートである。
【図１６】従来技術２の半導体記憶装置の動作を示すタイミングチャートである。
【符号の説明】
１  アドレスバッファ回路
２  ラッチ回路
３  アドレス変化検出（ＡＴＤ）回路
４  リフレッシュ制御回路
５  マルチプレクサ（ＭＵＸ）回路
６  メモリセルアレイ
７  ロウデコーダ回路
８  カラムデコーダ回路
９  センスアンプ・スイッチ回路
9-1  読み出し・書き込み用のセンスアンプ
9-2  リフレッシュ用センスアンプ
9-3  センスアンプ選択スイッチ回路
9-4  プリチャージ回路
9-5  カラムスイッチ回路
１０  Ｉ／Ｏバッファ回路
１１  リード／ライト（Read/Write）制御回路
１２  ラッチ制御回路
１３  ロウ制御回路
１４  カラム制御回路
１５  アドレス比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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