(57)【要約】【課題】本発明は、Ｔ型ゲート電極の脚が長く、頭の部分と半導体基板上の絶縁層との間に広い中空構造が設けられることにより寄生容量が低減された半導体装置を提供するものである。また、電極を短絡の虞なく形成でき、寄生容量の低減を可能にするＴ型ゲート電極の形成を、工程数を増やすことなく可能とし、さらに、素子の微細化を図ることが可能な半導体装置の製造方法を提供するものである。【解決手段】半導体基板２上に形成された絶縁層４と、絶縁層４上に、この絶縁層４に形成された穴９を通じて半導体基板２に接続して形成されたＴ型ゲート電極５とを有し、Ｔ型ゲート電極５の周囲の半導体基板２上に電極６１，６２が形成され、Ｔ型ゲート電極５の頭の部分５２と絶縁層４との間が中空構造７とされ、この中空構造７により、Ｔ型ゲート電極５の頭の部分５２と半導体基板２上の電極６１，６２とが離間されている半導体装置１を構成する。【選択図】  図１
2004253484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁層と、
前記絶縁層上に、前記絶縁層に形成された穴を通じて前記半導体基板に接続して形成されたＴ型ゲート電極とを有し、
前記Ｔ型ゲート電極の周囲の前記半導体基板上に電極が形成され、
前記Ｔ型ゲート電極の頭の部分と前記絶縁層との間が中空構造とされ、
前記中空構造により、前記Ｔ型ゲート電極の頭の部分と前記半導体基板上の前記電極とが離間されている
ことを特徴とする半導体装置。
【請求項２】
前記電極は前記Ｔ型ゲート電極に対して自己整合的に形成されたオーミック電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の表面の前記Ｔ型ゲート電極との接続部分の周囲にリセス溝が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上に絶縁層を形成する工程と、
前記絶縁層上に第１のレジスト層を形成し該第１のレジスト層に所定パターンの穴を形成する工程と、
前記第１のレジスト層を用いて前記絶縁層をパターニングする工程と、
表面を覆って、少なくとも最下層が前記第１のレジスト層と材料が異なるレジスト層である第２のレジスト層を形成する工程と、
前記第２のレジスト層にＴ型ゲート電極の頭の部分に対応するパターンを形成する工程と、
少なくとも前記穴内の前記第２のレジスト層を除去する工程と、
全面に金属膜を形成する工程と、
前記第１のレジスト層及び前記第２のレジスト層を同時に除去して前記Ｔ型ゲート電極を形成する工程と、
前記Ｔ型ゲート電極の周囲の前記半導体基板上に電極を形成する工程とを有し、
前記第１のレジスト層を用いて前記絶縁層をパターニングする工程の後、或いは少なくとも前記穴内の前記第２のレジスト層を除去する工程の後の少なくとも一方で、前記第１のレジスト層に形成された穴の幅を広げる工程を行い、その後前記金属膜を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２のレジスト層は、それぞれ異なる材料からなる２つのレジスト層が積層されていることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に前記電極を形成する工程は、前記Ｔ型ゲート電極をマスクとして自己整合的にオーミック電極を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記全面に金属膜を形成する工程の前に、前記半導体基板にリセス構造となる溝を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記穴の幅を広げる工程は、Ｏ２ガスを用いたドライエッチングにより行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にゲート電極がＴ型ゲート電極とされた電界効果トランジスタを有する半導体装置及びその製造方法である。
【０００２】
【従来の技術】
従来より、電界効果トランジスタのゲート抵抗を低減させるために、ゲート電極にＴ型ゲート電極を用いる構成が知られている。このようなＴ型ゲート電極は、例えば多層のレジストマスクを用いたリフトオフ法により形成することが一般的である（特許文献１参照）。
【０００３】
先ず、図７に、ゲート電極がＴ型ゲート電極とされた電界効果トランジスタを有する半導体装置の一例を示す。尚、図７の例では電極部付近の構成を示している。
半導体装置５０は、半導体基板５１、例えばＩｎＡｌＡｓ層５１１の表面にｎ＋ＩｎＧａＡｓ層５１２が形成された多層の半導体基板５１上に、絶縁層５３が形成され、絶縁層５３の所定の位置に形成された穴５４を通じて、半導体基板５１のＩｎＡｌＡｓ層５１１に接続してＴ型ゲート電極５５が形成されている。
【０００４】
Ｔ型ゲート電極５５は、脚の部分５５１と頭の部分５５２から構成されており、その脚の部分５５１が穴５４を通じて半導体基板５１のＩｎＡｌＡｓ層５１１に接続して形成され、この接続部分の周囲、即ち半導体基板５１表面のｎ＋ＩｎＧａＡｓ層５１２におけるＴ型ゲート電極５５の脚の部分５５１の周囲にはリセス溝５２が形成されている。
【０００５】
半導体基板５１上にはそれぞれ電極（自己整合的に形成されたオーミック電極）５６１，５６２が形成されている。
これらオーミック電極５６１，５６２は、半導体基板５１上の絶縁層５３が除去された部分に形成され、図中破線で示すように、その側壁面がＴ型ゲート電極５５の側壁面と同一面上になるように形成されている。
【０００６】
次に、このような半導体装置の製造方法、特に、Ｔ型ゲート電極の形成方法を図８〜図１１に示す。尚、図８〜図１１の例では図７と同様に電極部付近の断面を示している。
先ず、図８Ａに示すように、ＩｎＡｌＡｓ層５１１の表面にｎ＋ＩｎＧａＡｓ層５１２が形成された多層の半導体基板５１上に例えばＳｉＯ２からなる薄い絶縁層５３を形成し、さらに絶縁層５３上に第１のレジスト層５７を成膜する。
【０００７】
次に、図８Ｂに示すように、例えば電子描画法を用いて第１のレジスト層５７を露光・現像することにより、Ｔ型ゲート電極５５のパターン（Ｔ型ゲート電極５５の脚の部分５５１のパターン）を有する第１のレジストマスク５７１を形成する。
【０００８】
次に、図８Ｃに示すように、第１のレジストマスク５７１を用いて、ドライエッチング、例えば反応性イオンエッチング（ＲＩＥ）により、絶縁層５３にＴ型ゲート電極５５の脚の部分５５１のパターンを転写する。これにより、第１のレジストマスク５７１に形成された脚の部分５５１のパターンである穴と、絶縁層５３に転写された、即ちエッチングにより絶縁層５３に形成された穴とからなり、半導体基板５１の表面まで露出した穴５８が形成される。
【０００９】
次に、図９Ｄに示すように、穴５８を含んで第１のレジストマスク５７１上の全面に第２のレジスト層５９、第３のレジスト層６０を順次成膜する。
【００１０】
次に、第３のレジスト層６０に対して露光・現像を行うことで、図９Ｅに示すＴ型ゲート電極５５の頭の部分５５２のパターンを有する第３のレジストマスク６０１を形成する。
【００１１】
次に、第２のレジスト層５９を現像液により除去する。この際、図９Ｆに示すように、現像液が第３のレジストマスク６０１の下に廻りこんで、第２のレジスト層５９にサイドエッチによる空洞６１が形成される。そして、さらに穴５８内の第２のレジスト層５９も除去される。
【００１２】
次に、例えば選択エッチング（ウェットエッチング）を用いて、半導体基板５１の表面のｎ＋ＩｎＧａＡｓ層５１２のみにサイドエッチをいれて、図１０Ｇに示すリセス溝５２を形成する。
【００１３】
次に、図１０Ｈに示すように、全面に金属膜６４を蒸着する。
続いて、リフトオフ法を行って第１のレジストマスク５７１、第２のレジスト層５９及び第３のレジストマスク６０１をすべて同時に除去することにより、図１１Ｉに示すＴ型ゲート電極５５が形成される。この際、Ｔ型ゲート電極５５の頭の部分５５２と半導体基板５１上の絶縁層５３との間に中空構造７０が形成される。
この後、例えば形成されたＴ型ゲート電極５５をマスクとして絶縁膜５３をドライエッチングで除去し、引き続き同じＴ型ゲート電極５５をマスクとして金属膜を蒸着し、図１１Ｊに示すように、半導体基板５１上に自己整合的にオーミック電極５６１，５６２を形成する。
【００１４】
ここで、例えばＴ型ゲート電極５５の脚の部分５５１の幅、つまりゲート長ｄを現状のままとし、素子サイズを微細化していった場合、図８Ｃに示す工程においてアスペクト比の高い穴５８が形成されるため、この後の金属膜６４の蒸着の際に、図１２Ａに示すように、金属膜６４が横方向に埋積し、穴５８内への埋め込み性が悪化して、頭の部分５５２と脚の部分５５１で金属膜６４が分離してＴ型形状が形成されなかったり、図１２Ｂに示すように、Ｔ型ゲート電極５５中に空洞（所謂ボイド）６８が形成されるといった問題が生じる。
【００１５】
このような問題を回避する方法として、絶縁層５３上に成膜される第１のレジスト層５７の厚さを薄くして、絶縁層５３と第１のレジストマスク５７１の積層膜の高さを低くすることで（即ち形成される穴５８の高さｈを低くすることで）、アスペクト比の低い穴５８を形成し、穴５８内への金属膜６４の埋め込み性を良好にする方法が知られている（非特許文献１参照）。
【００１６】
一方、他の方法として、例えばＳｉＯ２膜（下層）５３１とＳｉＮ膜（上層）５３２の２つの膜からなる絶縁層５３（図１３Ａ参照）を用いて、ＳｉＯ２膜５３１，ＳｉＮ膜５３２の選択エッチングとＳｉＮ膜５３２のサイドエッチングを利用することで、形成される穴５８を階段状として、穴５８内への金属膜の埋め込み性を良好にする方法も知られている（非特許文献２参照）。
具体的に説明すると、前述したように、絶縁膜５３をＳｉＯ２膜５３１及びＳｉＮ膜５３２から構成し、上述した図８Ａ〜図８Ｂと同様の工程を行うことにより、図１３Ａに示す、Ｔ型ゲート電極の脚の部分のパターンを有する第１のレジストマスク５７１を形成する。そして、Ｃ２Ｆ６による反応性イオンエッチング（ＲＩＥ）により、ＳｉＯ２膜５３１及びＳｉＮ膜５３２をエッチング除去して開口を形成した後、図１３Ｂに示すように、例えばＳＦ６ガスを用いた反応性イオンエッチングにより、絶縁膜５３の上層のＳｉＮ膜５３２のみにサイドエッチによる空洞６８をそれぞれ形成し、第１のレジストマスク５７１を除去して、図１３Ｃに示すように、形成される穴５８を階段状の穴５８として、金属膜の埋め込み性を良好にする方法である。
この後は、再び上述した図９Ｄ〜図１１Ｈと同様の工程を行うことで、図１３Ｄに示すように、脚が２段式とされたＴ型ゲート電極（以下、２段式Ｔ型ゲート電極と示す）５５が形成される。
【００１７】
【特許文献１】
特開平７−１６９６６９号公報
【非特許文献１】
電子情報通信学会信学技報，２００１．１（ｐ．４３〜ｐ．４７）
【非特許文献２】
榎木孝知／博士学位論文／東京工業大学，（ｐ．９７〜ｐ．１０１）
【００１８】
【発明が解決しようとする課題】
しかし、前者の第１のレジスト層５７を薄く形成する方法では、穴５８の高さｈが低くなる分、Ｔ型ゲート電極５５の脚の部分５５１が短く形成され、脚の部分５５１が長いＴ型ゲート電極５５を形成することはできない。
【００１９】
このように、Ｔ型ゲート電極５５の脚の部分５５１が短く形成された場合、上述したように、Ｔ型ゲート電極５５をマスクとして自己整合的にオーミック電極５６１，５６２を形成した際に、図１４に示すように、オーミック電極５６１，５６２の上端部とＴ型ゲート電極５５の頭の部分５５２の下端部とが接触して短絡を起こしてしまう。
また、このように、オーミック電極５６１，５６２とＴ型ゲート電極５５の頭の部分５５２とが接触することで、Ｔ型ゲート電極５５の頭の部分５５２の下が閉空間（空洞）７１となってしまうため、例えばリフトオフ法を行った際に汚れが入り込んでしまうと、洗浄しても汚れが抜けきらなくなるため、汚れが溜まってデバイス特性の悪化を招いてしまう。
【００２０】
また、後者の２段式ゲートを形成する方法では、例えばＴ型ゲート電極５５をマスクとして自己整合的にオーミック電極５６１，５６２を形成する場合は、短絡を防ぐために上述したように脚の部分５５１が長いＴ型ゲート電極５５を形成し、且つ寄生容量を低減するためにＴ型ゲート電極５５の頭の部分５５２とその下の半導体基板５１との間に広い中空構造７０を形成する必要があるが、図１３Ｄに示したように、第１のレジストマスク５７１をリフトオフした後もＴ型ゲート電極（２段式Ｔ型ゲート電極）５５の頭の部分５５２と半導体基板５１との間に絶縁層５３が残存している。従って、オーミック電極５６１，５６２を形成する前に、この部分を中空構造７０にするために絶縁層５３（例えば上層のＳｉＮ膜５３２）を除去する工程が必要となり工程数が増加してしまう。
【００２１】
従って、脚の部分５５１が長く、頭の部分５５２と半導体基板５１との間に中空構造７０が形成されるＴ型ゲート電極５５を上述したような問題が生じることなく形成する方法が望まれる。
【００２２】
本発明は、上述の点に鑑み、脚の部分が長いＴ型ゲート電極を有し、寄生容量が低減された半導体装置を提供するものである。
また、本発明は、電極を短絡の虞なく形成でき、寄生容量を低減することを可能にする、脚の部分が長いＴ型のゲート電極を、工程数を増やすことなく形成することができる半導体装置の製造方法を提供するものである。
【００２３】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上に形成された絶縁層と、絶縁層上に、この絶縁層中に形成された穴を通じて半導体基板に接続して形成されたＴ型ゲート電極とを有し、Ｔ型ゲート電極の周囲の半導体基板上に電極が形成され、Ｔ型ゲート電極の頭の部分と絶縁層との間が中空構造とされ、中空構造により、Ｔ型ゲート電極の頭の部分と半導体基板上の電極とが離間されている構成とする。
【００２４】
本発明に係る半導体装置によれば、Ｔ型ゲート電極の頭の部分と前記絶縁層との間が中空構造とされているので、寄生容量が低減でき高周波特性を向上できる。また、中空構造により、Ｔ型ゲート電極の頭の部分と半導体基板上の電極とが離間されているので、半導体基板上に形成された電極とＴ型ゲート電極とが短絡しないようにすることができる。
【００２５】
本発明に係る半導体装置の製造方法は、半導体基板上に絶縁層を形成する工程と、絶縁層上に第１のレジスト層を形成しこの第１のレジスト層に所定パターンの穴を形成する工程と、第１のレジスト層を用いて絶縁層をパターニングする工程と、表面を覆って、少なくとも最下層が第１のレジスト層と材料が異なるレジスト層である第２のレジスト層を形成する工程と、第２のレジスト層にＴ型ゲート電極の頭の部分に対応するパターンを形成する工程と、少なくとも穴内の第２のレジスト層を除去する工程と、全面に金属膜を形成する工程と、第１のレジスト層及び第２のレジスト層を同時に除去してＴ型ゲート電極を形成する工程と、Ｔ型ゲート電極の周囲の半導体基板上に電極を形成する工程とを有し、第１のレジスト層を用いて絶縁層をパターニングする工程の後、或いは少なくとも穴内の第２のレジスト層を除去する工程の後の少なくとも一方で、第１のレジスト層に形成された穴の幅を広げる工程を行い、その後金属膜を形成する工程を行う。
【００２６】
本発明に係る半導体装置の製造方法によれば、少なくとも、絶縁層上に第１のレジスト層を形成しこの第１のレジスト層に所定パターンの穴を形成する工程、さらに第１のレジスト層を用いて絶縁層をパターニングする工程とを行った後に、穴の幅を広げる工程を行うので、第１のレジスト層を用いて絶縁層をパターニングする工程でＴ型ゲート電極のゲート長を絶縁層に転写してゲート長を決定した後に、このゲート長自体を変化させることなく第１のレジスト層に形成された穴の幅を広げて階段状の穴を形成することができる。これにより、この後金属膜を形成する工程を行った際、穴内に金属膜を良好に埋め込むことが可能となり、脚の部分の長いＴ型ゲート電極を形成することが可能となる。
【００２７】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
本発明に係る半導体装置、特にゲート電極がＴ型ゲート電極とされた電界効果トランジスタを有する半導体装置の一実施の形態を図１に示す。
尚、図１では、電極部付近の断面を示している。
本実施の形態に係る半導体装置１は、半導体基板２、例えばＩｎＡｌＡｓ層２１の表面にｎ＋ＩｎＧａＡｓ層２２が形成された多層の半導体基板２上に、絶縁層４が形成され、絶縁層４の所定の位置に形成された穴９を通じて、半導体基板２に接続するようにＴ型ゲート電極５が形成されている。
【００２８】
Ｔ型ゲート電極５は下側の脚の部分５１と上側の頭の部分５２から構成されており、このうち脚の部分５１は幅の異なる２つの段５１１，５１２から構成されていて、幅の狭い下段５１１は穴９を通じて半導体基板２のＩｎＡｌＡｓ層２１に接続して形成されている。
また、本実施の形態では、半導体基板２表面のｎ＋ＩｎＧａＡｓ層２２の穴９の周囲の所定の領域にリセス溝３が形成されている。
【００２９】
Ｔ型ゲート電極５の周囲の半導体基板２上には電極（自己整合的に形成されたオーミック電極）６１，６２が形成されている。
これらオーミック電極６１及び６２（例えばソース電極及びドレイン電極）は、半導体基板２上の絶縁層４が除去された部分に形成され、図中破線で示すように、その側壁面がＴ型電極５の頭の部分５２の側壁面と同一面上となるように形成されている。尚、６３はオーミック電極６１，６２を形成した際にＴ型ゲート電極５上に形成されたオーミック電極材料である。
そして、Ｔ型ゲート電極５の頭の部分５２と半導体基板２上の絶縁層４との間には中空構造７が形成されている。これにより、Ｔ型ゲート電極５の頭の部分５２と半導体基板２上のオーミック電極６１及び６２は離間された構成となる。
【００３０】
本実施の形態では、半導体基板２として、例えば化合物半導体に用いられるＩｎＡｌＡｓ層２１，ｎ＋ＩｎＧａＡｓ層２２の多層からなる半導体基板２を用いており、表面のｎ＋ＩｎＧａＡｓ層２２にリセス溝３を形成するようにしているが、半導体基板の構成によっては、リセス溝３は、必要とされる特性に応じて形成することができる。
【００３１】
本実施の形態の半導体装置によれば、Ｔ型ゲート電極５の頭の部分５２と半導体基板２上の絶縁層４との間に中空構造７が形成されているので、Ｔ型ゲート電極５と半導体基板２との間で発生する寄生容量が低減され、半導体装置の高周波特性を良好にできる。
また、絶縁層４の上面から充分高い位置にＴ型ゲート電極５の頭の部分５２があり、Ｔ型ゲート電極５の頭の部分５２と半導体基板１上に自己整合的に形成されたオーミック電極６１，６２とが接触しないように形成することができる。
Ｔ型ゲート電極５をマスクに、自己整合的に形成されたオーミック電極（例えばソース電極及びドレイン電極）６１，６２を有する場合は、オーミック電極６１，６２間が充分近接しているのでオン抵抗を低減できる。
【００３２】
次に、本発明の半導体装置の製造方法の一実施の形態を図２〜図６を用いて説明する。
本実施の形態では、図１に示した、ゲート電極がＴ型ゲート電極とされた電界効果トランジスタを有する半導体装置を製造する方法を示す。尚、図２〜図６では、図１と同様に電極部付近の断面図を示す。
先ず、図２Ａに示すように、半導体基板、例えば上述したようなＩｎＡｌＡｓ層２１の表面にｎ＋ＩｎＧａＡｓ層２２が形成された多層の半導体基板２上に、例えば真空蒸着法を用いて絶縁層（ＳｉＯ２膜）４を例えば３０ｎｍの膜厚に形成する。
ここで、絶縁層４は例えばプラズマＣＶＤ法等により形成されたＳｉＯ２膜やＳｉＮ膜でも構わない。絶縁層４は後述するＴ型のゲート電極５の脚の部分５１のパターンが転写される膜であるので、転写時のドライエッチング等によってパターン寸法が変化しないようにするために数十ｎｍの膜厚に抑えることが好ましい。
【００３３】
次に、図２Ｂに示すように、絶縁層４上に１層目となる第１のレジスト層８、例えばポリメチルメタクリレート（ＰＭＭＡ）やポリスチレン系共重合体を、例えば５００ｎｍの膜厚に成膜し、例えば電子線描画法を用いて露光・現像することにより、Ｔ型ゲート電極５の脚の部分５１の形成パターンを有する第１のレジストマスク８１を形成する。
尚、この工程は、電子線描画法の他にもレジスト層の組み合わせを変えて公知のリソグラフィ法を用いて同様に行うこともできる。
【００３４】
次に、図２Ｃに示すように、ドライエッチング、例えばＣＦ４ガスを用いた反応性イオンエッチングにより絶縁層４にＴ型ゲート電極５の脚の部分５１のパターンを転写する。これにより、第１のレジストマスク８１に形成された脚の部分５１のパターンである穴１１Ａと、絶縁層４に転写された、即ちエッチングにより絶縁層４に形成された穴１１Ｂとで穴１１が形成される。
絶縁層４への脚の部分５１のパターンの転写にはＣＦ４ガスを用いたが、Ｆ系ガス（例えばＳＦ６，ＣＦ４ガス等）を用いた高密度のドライエッチング、例えば誘導結合プラズマ（ＩＣＰ）、電子サイクロトロン共鳴反応性イオンエッチング（ＥＣＲＲＩＥ）等の方法を用いて行うこともできる。
【００３５】
次に、図３Ｄに示すように、本実施の形態では、アッシング（１回目）により、上側の第１のレジストマスク８１の穴１１Ｂの幅Ｂｄを広げる。ここで、Ｔ型ゲート電極５の脚の部分５１の幅（所謂ゲート長）は既に前の工程（図２Ｃ参照）で絶縁層４に転写され、アッシングの際に絶縁層４の穴１１Ａの幅は広がらないので、第１のレジストマスク８１の穴１１Ｂの幅Ｂｄが広がってもゲート長自体は変化しない。
【００３６】
アッシングは、例えばＯ２ガス＝４００ｓｃｃｍ（流量）／０．６Ｔｏｒｒ（圧力）／２５０Ｗ（電力）／２０秒の条件で行うことで、第１のレジストマスクの穴１１Ｂの幅Ｂｄをそれぞれ５０ｎｍずつ広げることができる。これにより、階段状の穴１１が形成される。
このような階段状の穴１１とすることで、後述する金属膜の蒸着工程（図５Ｊ参照）にて、金属膜の埋め込み性が良好となる。
第１のレジストマスク８１の穴１１Ｂの幅Ｂｄを広げるには、アッシング等のＯ２ガスを用いたドライエッチングにより行ったが、これ以外にも、Ｏ２プラズマを用いた乾式エッチングであってもよく、例えば反応性イオンエッチング（ＲＩＥ）、また高密度のドライエッチング、例えば誘導結合プラズマ（ＩＣＰ）、電子サイクロトロン共鳴反応性イオンエッチング（ＥＣＲＲＩＥ）等の方法を用いることができる。
【００３７】
次に、図３Ｅに示すように、階段状の穴１１を含んで第１のレジストマスク８１の全面に、２層目となる第２のレジスト層１３、３層目となる第３のレジスト層１４を順次成膜する。第２のレジスト層としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）１３を膜厚２００ｎｍで成膜し、第３のレジスト層１４としては、例えばポリメチルメタクリレート（ＰＭＭＡ）やポリスチレン系共重合体を膜厚１０００ｎｍで成膜する。
【００３８】
次に、例えば電子線描画法を用いて第３のレジスト層１４を露光・現像して、図４Ｆに示すように、第３のレジストマスク１４１を形成する。
この工程においても、上述したように、レジスト層の組み合わせを変えて公知のリソグラフィ技術を用いて同様に行うことができる。
【００３９】
次に、現像液を用いたウェットエッチングにより、第２のレジスト層１３をエッチング除去する。この際、現像液が第３のレジストマスク１４１の下まで廻り込み、図４Ｇに示すように、第２のレジスト層１３にサイドエッチによる空洞１５が形成される。
【００４０】
次に、本実施の形態では、再びアッシング（２回目）を行い、穴１１の上側の第１のレジストマスク８１にサイドエッチによる空洞１２をいれ、上側の第１のレジストマスク８１の穴１１Ｂの幅Ｂｄをさらに拡大する。これにより、本実施の形態では、図２Ｄに示した工程と合わせて２回アッシングを行ったこととなる。
この２回目のアッシング工程も上述した１回目のアッシング工程の際と同じ条件で行うことができる。これにより、図４Ｈに示すように、穴１１Ｂの幅Ｂｄが図２Ｃに示した状態からそれぞれ１００ｎｍ（５０×２）が広がることになる。
【００４１】
次に、穴１１より例えば選択エッチングを用いて半導体基板２の表面のｎ＋ＩｎＧａＡｓ層２２にサイドエッチをいれて、図５Ｉに示すようにリセス溝３を形成する。これは、例えば表面のｎ＋ＩｎＧａＡｓ層２２は除去できるがＩｎＡｌＡｓ層２１は除去できないエッチング溶液、例えばクエン酸、琥珀酸、アジピン酸等のカルボン酸と過酸化水素水との混合液を用いて行うことができる。
【００４２】
次に、図５Ｊに示すように、穴１１を含んで第３のレジストマスク１４１を覆って全面に金属膜１０を蒸着する。この際、上述したように、穴１１は２回のアッシング工程により（図２Ｄ及び図４Ｈ参照）、第１のレジストマスク８１の穴１１Ｂの幅Ｂｄが拡大された階段状の穴１１となっているので、金属膜１０を穴１１内に良好に埋め込むことができる。
この後、例えばｎメチル２ピロリドン（ＮＭＰ）等の薬剤を用いてリフトオフ法を行い、第１のレジストマスク８１、第２のレジストマスク１３、第３のレジストマスク１４１を同時に除去することにより、図６Ｋに示すＴ型ゲート電極５が形成される。
ここで、形成されたＴ型ゲート電極５は、上述したように、脚の部分５１が２段式に形成され、頭の部分５２と半導体基板２上の絶縁層４との間に中空構造７が形成されている。即ち、本実施の形態では、リフトオフが終了した時点で、その頭の部分５２と半導体基板２上の絶縁層４との間に中空構造７を有するＴ型ゲート電極５が形成される。
【００４３】
次に、このＴ型ゲート電極５をマスクとして、半導体基板２上の絶縁層４を除去し、さらに、Ｔ型ゲート電極５をマスクとした状態のまま、金属膜（図示せず）を全面に蒸着することにより、図６Ｌに示すように、半導体基板２上の絶縁層４が除去された部分に自己整合的にオーミック電極６１，６２が形成される。
ここで、半導体基板２上に形成されたオーミック電極６１，６２は、Ｔ型ゲート電極５をマスクとして形成されたので、図中破線で示すように、その側壁面がＴ型ゲート電極５の側壁面と同一面上になって形成される。
尚、６３はオーミック電極６１，６２を形成した際にＴ型ゲート電極５上に形成されたオーミック電極材料である。
【００４４】
本実施の形態の半導体装置の製造方法によれば、Ｔ型ゲート電極５の脚の部分５１のパターンとなる穴１１の幅、特に上側の第１のレジストマスク８１の穴１１Ｂの幅Ｂｄを広げるようにしたので、深い穴１１であったとしても、穴１１内に金属膜１０を良好に埋め込むことが可能となり、これにより、脚の部分５１の長いＴ型ゲート電極５を形成することが可能となる。
【００４５】
従来は、このような上側の穴の幅が拡大された穴（即ち階段状の穴）を形成するために、絶縁層を２つの層（ＳｉＯ２膜，ＳｉＮ膜）から構成していたので、２種類の膜を形成する必要があり、また従来は、ＳｉＯ２膜とＳｉＮ膜の選択エッチングの条件を吟味がする必要があったが、本実施の形態では、形成する絶縁層４は１つの層のみでよく、また、アッシング等の方法により、Ｏ２ガス１種類の単純なエッチングにより階段状の穴１１を形成できる。
【００４６】
また、リフトオフ工程が終了した時点でＴ型ゲート電極５の頭の部分５２と半導体基板２上の絶縁層４との間に中空構造７が自動的に形成されるので、リフトオフ工程の後に、Ｔ型ゲート電極５の頭の部分５２と半導体基板２との間に中空構造７を形成するためのエッチング工程を行う必要がなく、工程数が増加することがない。
【００４７】
従って、本実施の形態では、頭の部分５２と半導体基板２上の絶縁層４との間に中空構造７を有し、階段状の穴１１を有するＴ型ゲート電極５を、製造工程数を増やすことなく容易に形成できる。
【００４８】
また、本実施の形態においては、必然的にＴ型ゲート電極５の頭の部分５２と半導体基板２上の絶縁層４との間に中空構造７が形成されるので、Ｔ型ゲート電極５を利用してオーミック電極６１，６２を形成する際に、半導体基板２上のオーミック電極６１，６２とＴ型ゲート電極５の頭の部分５２とが接触して短絡することを抑制できる。
さらに、この中空構造７によって、寄生容量を低減することができる。
【００４９】
上述した実施の形態では、半導体基板２として、例えば化合物半導体で用いられる多層の半導体基板を用いたが、例えばＧａＡｓの単一層からなる半導体基板を用いることも可能である。
尚、このように、半導体基板をＧａＡｓの単一層で形成した場合は、図５Ｉに示したような、選択エッチングによりリセス溝３を形成することができないため、リセス溝３の形成は例えば絶縁層４が形成される前に行う（図２Ａ参照）。
【００５０】
また、上述した実施の形態では、絶縁層４上に第１のレジスト層８を形成しこの第１のレジスト層８に所定パターンの穴を形成する工程（図２Ｃ参照）の後と、第２のレジスト層１３を除去する工程（図４Ｇ参照）の後の２回にわたってアッシングを行ったが、このアッシングはどちらか一方で行っても構わない。
例えば、本実施の形態のように２回にわたって行った場合は、２回目のアッシング工程の際に、階段状の穴１１の各面に残った第２のレジスト層１３を除去することができる。
【００５１】
上述した実施の形態では、第１のレジスト層８と、第３のレジスト層１４は、同じ材料膜（ポリメチルメタクリレート）を用いており、第２のレジスト層１３のみ第１及び第３のレジスト層８及び１４と異なる材料膜（ＰＭＧＩ）を用いている。
このように、第２のレジスト層１３のみ異なる材料膜を用いるのは、本実施の形態では、第１のレジスト層８及び第３のレジスト層１４に、それぞれＴ型ゲート電極５の脚の部分５１のパターン及び頭の部分５２のパターンを形成する際、Ｔ型ゲート電極５の脚の部分５１や頭の部分５２のパターンの寸法精度を高いものとするために例えば電子描画法を用いているが、例えば第３のレジスト層１４にＴ型ゲート電極５の頭の部分５２のパターンを形成する際、第２のレジスト層１３も同時に除去されて、第１のレジストマスク８１の形状に影響を与えないようにするためである。
【００５２】
また、上述した実施の形態では、３つのレジスト層８，１３，１４をそれぞれ用いてＴ型ゲート電極５を形成しているが、２つのレジスト層８，１３を用いてＴ型ゲート電極５を形成することもできる。この場合は、それぞれのレジスト層８，１３を異なる材料膜で形成して、Ｔ型ゲート電極５の頭の部分５２を形成することができるようにする。
【００５３】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００５４】
【発明の効果】
本発明の半導体装置によれば、Ｔ型ゲート電極の頭の部分と半導体基板上の絶縁層との間に中空構造が設けられ、また脚の部分が長いので寄生容量を低減することができる。従って、高周波特性が向上された半導体装置を得ることができる。
【００５５】
本発明の半導体装置の製造方法によれば、脚の部分が長く、頭の部分と半導体基板上の絶縁層との間に中空構造を有する階段状のＴ型ゲート電極を、製造工程数を増やすことなく形成することが可能となる。
これにより、素子を微細化しても穴内に金属膜を良好に埋め込むことが可能となる。
また、半導体基板上の電極との短絡の虞がなく電極を形成することができ、寄生容量が低減されたＴ型ゲート電極を容易に形成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施の形態、特にゲート電極を示す概略断面図である。
【図２】Ａ〜Ｄ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図３】Ｅ〜Ｆ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図４】Ｇ〜Ｈ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その３）である。
【図５】Ｉ〜Ｊ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その４）である。
【図６】Ｋ〜Ｌ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その５）である。
【図７】従来の半導体装置、特にゲート電極の部分の概略断面図である。
【図８】Ａ〜Ｃ  従来の半導体装置の製造方法を示す製造工程図（その１）である。
【図９】Ｄ〜Ｆ  従来の半導体装置の製造方法を示す製造工程図（その２）である。
【図１０】Ｇ〜Ｈ  従来の半導体装置の製造方法を示す製造工程図（その３）である。
【図１１】Ｉ〜Ｊ  従来の半導体装置の製造方法を示す製造工程図（その４）である。
【図１２】Ａ、Ｂ  従来の問題点を示す説明図である。
【図１３】Ａ〜Ｄ  ２層の絶縁膜を用いる方法の説明図である。
【図１４】従来の問題点を示す説明図である。
【符号の説明】
１・・・半導体装置、２・・・半導体基板、２１・・・ＩｎＧａＡｌ層、２２・・・ＩｎＧａＡｓ層、３・・・リセス溝、４・・・絶縁層、５・・・Ｔ型ゲート電極、５１・・・脚の部分、５１１，５１２・・・段、５２・・・頭の部分、６１，６２・・・オーミック電極、７・・・中空構造、８・・・第１のレジスト層、１０・・・金属膜、９，１１（１１Ａ，１１Ｂ）・・・穴、１２・・・空洞、１３・・・第２のレジスト層、１４・・・第３のレジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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