(57)【要約】【課題】サイドウォール側壁にシリサイドが形成されることを防止する。【解決手段】高融点金属膜８を異方性スパッタにより積層することにより、サイドウォール６ａ、６ｂ側壁への高融点金属膜８の付着を抑制しつつ、ソース／ドレイン拡散領域７ａ、７ｂ上および多結晶シリコンゲート４上に高融点金属膜８を形成する。【選択図】　　　図１
2004079885.tif 000002
【特許請求の範囲】
【請求項１】
シリコン系基板上にゲート絶縁膜を介してシリコン系ゲート電極を形成する工程と、
前記シリコン系ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォール両側の前記シリコン系基板内にソース／ドレイン拡散層を形成する工程と、
異方性スパッタを用いることにより、前記ソース／ドレイン拡散層が形成されたシリコン系基板上に高融点金属層を形成する工程と、
前記高融点金属層上にキャップ層を形成する工程と、
前記シリコン系ゲート電極および前記ソース／ドレイン拡散層を前記高融点金属層と反応させることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上にシリサイド層を形成する工程と、
前記シリサイド層の形成後に、前記キャップ層および未反応の高融点金属層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記高融点金属層を形成した後、等方性エッチングを用いることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上の高融点金属層を残したまま、前記サイドウォール側壁の高融点金属層を除去する工程をさらに備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
シリコン系基板上にゲート絶縁膜を介してシリコン系ゲート電極を形成する工程と、
前記シリコン系ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォール両側の前記シリコン系基板内にソース／ドレイン拡散層を形成する工程と、
異方性スパッタを用いることにより、前記ソース／ドレイン拡散層が形成されたシリコン系基板上に高融点金属層を形成する工程と、
異方性スパッタを用いることにより、前記高融点金属層上にキャップ層を形成する工程と、
等方性エッチングを用いることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上のキャップ層を残したまま、前記サイドウォール側壁のキャップ層および高融点金属層を除去する工程と、
前記シリコン系ゲート電極および前記ソース／ドレイン拡散層を前記高融点金属層と反応させることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上にシリサイド層を形成する工程と、
前記シリサイド層の形成後に、前記キャップ層および未反応の高融点金属層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
シリコン系基板上にゲート絶縁膜を介してシリコン系ゲート電極を形成する工程と、
前記シリコン系ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォール両側の前記シリコン系基板内にソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層が形成されたシリコン系基板上に高融点金属層を形成する工程と、
異方性スパッタを用いることにより、前記高融点金属層上にキャップ層を形成する工程と、
等方性エッチングを用いることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上のキャップ層を残したまま、前記サイドウォール側壁のキャップ層を除去する工程と、
前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上に残されたキャップ層をマスクとして等方性エッチングを行うことにより、前記サイドウォール側壁の高融点金属層を除去する工程と、
前記シリコン系ゲート電極および前記ソース／ドレイン拡散層を前記高融点金属層と反応させることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上にシリサイド層を形成する工程と、
前記シリサイド層の形成後に、前記キャップ層および未反応の高融点金属層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記サイドウォール側壁のキャップ層および高融点金属層を除去した後、前記シリサイド層の形成前に、第２のキャップ層を前記シリコン系基板上に形成する工程をさらに備えることを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
前記キャップ層の除去には等方性ドライエッチング、前記高融点金属層の除去にはウェットエッチングが用いられることを特徴とする請求項３〜５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記異方性スパッタは、ロングスロースパッタ、コリメートスパッタ、またはイオン化スパッタであることを特徴とする請求項１〜６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、サリサイドプロセスに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体装置の微細化に対応しつつ、ソース／ドレイン拡散層およびゲート電極の低抵抗化を図るため、サリサイドプロセスを用いる方法がある。
図４は、従来のサリサイドプロセスを用いた半導体装置の製造方法を示す断面図である。
【０００３】
図４（ａ）において、例えば、ＬＯＣＯＳ法により、シリコン基板４１上に素子分離領域４２を形成する。
そして、シリコン基板４１表面の熱酸化を行った後、ＣＶＤなどの方法により多結晶シリコン層を積層し、フォトリソグラフィー技術およびエッチング技術を用いることにより、ゲート酸化膜４３を介して多結晶シリコンゲート４４をシリコン基板４１上に形成する。
【０００４】
その後、この多結晶シリコンゲート４４をマスクとして、シリコン基板４１内に不純物をイオン注入することにより、多結晶シリコンゲート４４の両側にＬＤＤ領域４５ａ、４５ｂを形成する。
さらに、ＣＶＤなどの方法により、酸化珪素膜または窒化珪素膜などの絶縁膜を多結晶シリコンゲート４４が形成されたシリコン基板４１上に積層し、この絶縁膜の異方性エッチングを行うことにより、多結晶シリコンゲート４４の側壁にサイドウォール４６ａ、４６ｂを形成する。
【０００５】
そして、多結晶シリコンゲート４４およびサイドウォール４６ａ、４６ｂをマスクとして、シリコン基板４１内に不純物をイオン注入することにより、サイドウォール４６ａ、４６ｂの両側にソース／ドレイン拡散領域４７ａ、４７ｂを形成する。
次に、図４（ｂ）に示すように、スパッタにより、高融点金属膜４８およびキャップ層４９を、ソース／ドレイン拡散領域４７ａ、４７ｂが形成されたシリコン基板４１上に順次積層する。ここで、高融点金属膜４８には、例えば、ＴｉやＣｏ、キャップ層４９には、例えば、ＴｉＮを用いることができる。
【０００６】
次に、図４（ｃ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、高融点金属膜４８とシリコンとを反応させ、ソース／ドレイン拡散領域４７ａ、４７ｂ上および多結晶シリコンゲート４４上にシリサイド５０ａ〜５０ｃを自己整合的にそれぞれ形成する。
次に、図４（ｄ）に示すように、ウェットエッチングを行うことにより、キャップ層４９および未反応の高融点金属膜４８を除去する。ここで、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【０００７】
次に、図４（ｅ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、シリサイド５０ａ〜５０ｃを相変化させ、シリサイド５０ａ〜５０ｃを低抵抗化する。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のサリサイドプロセスでは、図４（ｃ）において、シリサイド５０ａ〜５０ｃを形成するための熱処理を行うと、ソース／ドレイン拡散領域４７ａ、４７ｂおよび多結晶シリコンゲート４４に含まれるシリコンが高融点金属膜４８を伝わって這い出す。
【０００９】
このため、サイドウォール４６ａ、４６ｂ側壁にもシリサイドが形成され、ソース／ドレイン拡散領域４７ａ、４７ｂと多結晶シリコンゲート４４との間で、リークやショートが発生するという問題があった。
図５は、従来の半導体装置におけるシリサイドの這い上がり現象を示す断面図である。
【００１０】
図５において、シリサイド５０ａ〜５０ｃを形成するための熱処理が行われると、ソース／ドレイン拡散領域４７ａ、４７ｂおよび多結晶シリコンゲート４４に含まれるシリコンが高融点金属膜４８を伝わって這い出し、サイドウォール４６ａ、４６ｂ側壁にもシリサイド５０ｄ〜５０ｆが形成される。
そこで、本発明の目的は、サイドウォール側壁にシリサイドが形成されることを防止することが可能な半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介してシリコン系ゲート電極を形成する工程と、前記シリコン系ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォール両側の前記シリコン系基板内にソース／ドレイン拡散層を形成する工程と、異方性スパッタを用いることにより、前記ソース／ドレイン拡散層が形成されたシリコン系基板上に高融点金属層を形成する工程と、前記高融点金属層上にキャップ層を形成する工程と、前記シリコン系ゲート電極および前記ソース／ドレイン拡散層を前記高融点金属層と反応させることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上にシリサイド層を形成する工程と、前記シリサイド層の形成後に、前記キャップ層および未反応の高融点金属層を除去する工程とを備えることを特徴とする。
【００１２】
これにより、製造プロセス上の単なる変更のみで、シリコン系ゲート電極上および前記ソース／ドレイン拡散層上の高融点金属層の厚みを確保しつつ、サイドウォール側壁の高融点金属層を薄くすることが可能となる。
このため、半導体装置の構造を複雑化することなく、ソース／ドレイン拡散層およびシリコン系ゲート電極に含まれるシリコンが高融点金属層に這い出すことを抑制することができ、ソース／ドレイン拡散層とシリコン系ゲート電極との間でのリークやショートを低減させて、製造歩留まりを容易に向上させることが可能となる。
【００１３】
また、請求項２記載の半導体装置の製造方法によれば、前記高融点金属層を形成した後、等方性エッチングを用いることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上の高融点金属層を残したまま、前記サイドウォール側壁の高融点金属層を除去する工程をさらに備えることを特徴とする。これにより、サイドウォール側壁に高融点金属層が残存する場合においても、シリコン系ゲート電極上および前記ソース／ドレイン拡散層上の高融点金属層の必要な厚みを確保しつつ、サイドウォール側壁の高融点金属層を除去することができる。
【００１４】
このため、ソース／ドレイン拡散層およびシリコン系ゲート電極に含まれるシリコンが高融点金属層に這い出すことを防止することができ、ソース／ドレイン拡散層とシリコン系ゲート電極との間でのリークやショートを防止して、製造歩留まりをより一層向上させることが可能となる。
また、請求項３記載の半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介してシリコン系ゲート電極を形成する工程と、前記シリコン系ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォール両側の前記シリコン系基板内にソース／ドレイン拡散層を形成する工程と、異方性スパッタを用いることにより、前記ソース／ドレイン拡散層が形成されたシリコン系基板上に高融点金属層を形成する工程と、異方性スパッタを用いることにより、前記高融点金属層上にキャップ層を形成する工程と、等方性エッチングを用いることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上のキャップ層を残したまま、前記サイドウォール側壁のキャップ層および高融点金属層を除去する工程と、前記シリコン系ゲート電極および前記ソース／ドレイン拡散層を前記高融点金属層と反応させることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上にシリサイド層を形成する工程と、前記シリサイド層の形成後に、前記キャップ層および未反応の高融点金属層を除去する工程とを備えることを特徴とする。
【００１５】
これにより、製造プロセス上の単なる変更のみで、シリコン系ゲート電極上および前記ソース／ドレイン拡散層上の高融点金属層およびキャップ層の必要な厚みを確保しつつ、サイドウォール側壁の高融点金属層およびキャップ層を除去することが可能となる。
このため、キャップ層による高融点金属層の保護作用を維持しつつ、ソース／ドレイン拡散層およびシリコン系ゲート電極に含まれるシリコンが高融点金属層に這い出すことを抑制することができ、製造工程の複雑化を抑制しつつ、ソース／ドレイン拡散層とシリコン系ゲート電極との間でのリークやショートを低減させて、製造歩留まりを容易に向上させることが可能となる。
【００１６】
また、請求項４記載の半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介してシリコン系ゲート電極を形成する工程と、前記シリコン系ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォール両側の前記シリコン系基板内にソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層が形成されたシリコン系基板上に高融点金属層を形成する工程と、異方性スパッタを用いることにより、前記高融点金属層上にキャップ層を形成する工程と、等方性エッチングを用いることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上のキャップ層を残したまま、前記サイドウォール側壁のキャップ層を除去する工程と、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上に残されたキャップ層をマスクとして等方性エッチングを行うことにより、前記サイドウォール側壁の高融点金属層を除去する工程と、前記シリコン系ゲート電極および前記ソース／ドレイン拡散層を前記高融点金属層と反応させることにより、前記シリコン系ゲート電極上および前記ソース／ドレイン拡散層上にシリサイド層を形成する工程と、前記シリサイド層の形成後に、前記キャップ層および未反応の高融点金属層を除去する工程とを備えることを特徴とする。
【００１７】
これにより、サイドウォール側壁の高融点金属層をエッチングする際に、シリコン系ゲート電極上およびソース／ドレイン拡散層上の高融点金属層をキャップ層で保護することが可能となり、シリコン系ゲート電極上およびソース／ドレイン拡散層上の高融点金属層の厚みを減らすことなく、サイドウォール側壁の高融点金属層を除去することが可能となる。
【００１８】
このため、サイドウォール側壁の高融点金属層を除去する際に、オーバーエッチングを行うことが可能となり、サイドウォール側壁の高融点金属層を完全に除去することが可能となることから、ソース／ドレイン拡散層とシリコン系ゲート電極との間でのリークやショートをより一層低減させて、製造歩留まりをより一層に向上させることが可能となる。
【００１９】
また、請求項５記載の半導体装置の製造方法によれば、前記サイドウォール側壁のキャップ層および高融点金属層を除去した後、前記シリサイド層の形成前に、第２のキャップ層を前記シリコン系基板上に形成する工程をさらに備えることを特徴とする。
これにより、サイドウォール側壁のキャップ層が除去されたために、高融点金属層に露出部分が発生した場合においても、高融点金属層を完全に覆い直すことが可能となり、高融点金属層の保護作用を向上させることが可能となることから、シリサイドの形成を効率よく行うことが可能となる。
【００２０】
また、請求項６記載の半導体装置の製造方法によれば、前記キャップ層の除去には等方性ドライエッチング、前記高融点金属層の除去にはウェットエッチングが用いられることを特徴とする。
これにより、サイドウォール側壁のキャップ層および高融点金属層のエッチングの制御性を向上させることが可能となり、サイドウォール側壁のキャップ層および高融点金属層の除去精度を向上させることが可能となる。
【００２１】
また、請求項７記載の半導体装置の製造方法によれば、前記異方性スパッタは、ロングスロースパッタ、コリメートスパッタ、またはイオン化スパッタであることを特徴とする。
これにより、高融点金属層がサイドウォール側壁に付着することを抑制しつつ、シリコン系ゲート電極上およびソース／ドレイン拡散層上に高融点金属層を効率よく形成することが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００２３】
図１（ａ）において、例えば、ＬＯＣＯＳ法により、シリコン基板１上に素子分離領域２を形成する。
そして、シリコン基板１表面の熱酸化を行った後、ＣＶＤなどの方法により多結晶シリコン層を積層し、フォトリソグラフィー技術およびエッチング技術を用いることにより、ゲート酸化膜３を介して多結晶シリコンゲート４をシリコン基板１上に形成する。
【００２４】
その後、この多結晶シリコンゲート４をマスクとして、シリコン基板１内に不純物をイオン注入することにより、多結晶シリコンゲート４の両側にＬＤＤ領域５ａ、５ｂを形成する。
さらに、ＣＶＤなどの方法により、酸化珪素膜または窒化珪素膜などの絶縁膜を多結晶シリコンゲート４が形成されたシリコン基板１上に積層し、この絶縁膜の異方性エッチングを行うことにより、多結晶シリコンゲート４の側壁にサイドウォール６ａ、６ｂを形成する。
【００２５】
そして、多結晶シリコンゲート４およびサイドウォール６ａ、６ｂをマスクとして、シリコン基板１内に不純物をイオン注入することにより、サイドウォール６ａ、６ｂの両側にソース／ドレイン拡散領域７ａ、７ｂを形成する。
そして、異方性スパッタにより、ソース／ドレイン拡散領域７ａ、７ｂが形成されたシリコン基板１上に高融点金属膜８を積層する。
【００２６】
ここで、高融点金属膜８を異方性スパッタにより積層することにより、サイドウォール６ａ、６ｂ側壁への高融点金属膜８の付着を抑制しつつ、ソース／ドレイン拡散領域７ａ、７ｂ上および多結晶シリコンゲート４上に高融点金属膜８を効率よく形成することができる。
なお、高融点金属膜８には、例えば、ＴｉやＣｏなどを用いることができる。また、異方性スパッタとしては、例えば、ロングスロースパッタ、コリメートスパッタ、またはイオン化スパッタなどを用いることができる。
【００２７】
また、シリコン基板１上に高融点金属膜８を積層した後、サイドウォール６ａ、６ｂ側壁へ付着した高融点金属膜８を除去するために、高融点金属膜８の等方性エッチングを行うようにしてもよい。
ここで、高融点金属膜８の等方性エッチングとしては、等方性ドライエッチングを用いるようにしてもよいし、ウェットエッチングを用いるようにしてもよい。また、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【００２８】
次に、スパッタにより、高融点金属膜８が形成されたシリコン基板１上にキャップ層９を積層する。ここで、キャップ層９には、例えば、ＴｉＮを用いることができる。
次に、図１（ｂ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、高融点金属膜８とシリコンとを反応させ、ソース／ドレイン拡散領域７ａ、７ｂ上および多結晶シリコンゲート４上にシリサイド１０ａ〜１０ｃを自己整合的にそれぞれ形成する。
【００２９】
ここで、サイドウォール６ａ、６ｂ側壁への高融点金属膜８の付着が抑制されているので、ソース／ドレイン拡散領域７ａ、７ｂおよび多結晶シリコンゲート４に含まれるシリコンがサイドウォール６ａ、６ｂ側壁に這い出すことを防止することができる。
このため、サイドウォール６ａ、６ｂ側壁にシリサイドが形成されることを防止することができ、ソース／ドレイン拡散領域７ａ、７ｂと多結晶シリコンゲート４との間で、リークやショートが発生することを防止することができる。
【００３０】
次に、図１（ｃ）に示すように、ウェットエッチングを行うことにより、キャップ層９および未反応の高融点金属膜８を除去する。ここで、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【００３１】
次に、図１（ｄ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、シリサイド１０ａ〜１０ｃを相変化させ、シリサイド１０ａ〜１０ｃを低抵抗化する。
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００３２】
図２（ａ）において、例えば、ＬＯＣＯＳ法により、シリコン基板１１上に素子分離領域１２を形成する。
そして、シリコン基板１１表面の熱酸化を行った後、ＣＶＤなどの方法により多結晶シリコン層を積層し、フォトリソグラフィー技術およびエッチング技術を用いることにより、ゲート酸化膜１３を介して多結晶シリコンゲート１４をシリコン基板１１上に形成する。
【００３３】
その後、この多結晶シリコンゲート１４をマスクとして、シリコン基板１１内に不純物をイオン注入することにより、多結晶シリコンゲート１４の両側にＬＤＤ領域１５ａ、１５ｂを形成する。
さらに、ＣＶＤなどの方法により、酸化珪素膜または窒化珪素膜などの絶縁膜を多結晶シリコンゲート１４が形成されたシリコン基板１１上に積層し、この絶縁膜の異方性エッチングを行うことにより、多結晶シリコンゲート１４の側壁にサイドウォール１６ａ、１６ｂを形成する。
【００３４】
そして、多結晶シリコンゲート１４およびサイドウォール１６ａ、１６ｂをマスクとして、シリコン基板１１内に不純物をイオン注入することにより、サイドウォール１６ａ、１６ｂの両側にソース／ドレイン拡散領域１７ａ、１７ｂを形成する。
そして、異方性スパッタにより、ソース／ドレイン拡散領域１７ａ、１７ｂが形成されたシリコン基板１１上に高融点金属膜１８およびキャップ層１９を順次積層する。
【００３５】
ここで、異方性スパッタを用いて高融点金属膜１８およびキャップ層１９を積層することにより、サイドウォール１６ａ、１６ｂ側壁への高融点金属膜１８およびキャップ層１９の付着を抑制しつつ、ソース／ドレイン拡散領域１７ａ、１７ｂ上および多結晶シリコンゲート１４上に高融点金属膜１８およびキャップ層１９を効率よく形成することができる。
【００３６】
なお、高融点金属膜１８には、例えば、ＴｉやＣｏなどを用いることができ、キャップ層１９には、例えば、ＴｉＮを用いることができる。
また、異方性スパッタとしては、例えば、ロングスロースパッタ、コリメートスパッタ、またはイオン化スパッタなどを用いることができる。
次に、図２（ｂ）に示すように、高融点金属膜１８およびキャップ層１９の等方性エッチングを行うことにより、サイドウォール１６ａ、１６ｂ側壁へ付着した高融点金属膜１８およびキャップ層１９を除去する。
【００３７】
ここで、高融点金属膜１８およびキャップ層１９の等方性エッチングとしては、等方性ドライエッチングを用いるようにしてもよいし、ウェットエッチングを用いるようにしてもよい。また、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【００３８】
ただし、キャップ層１９のエッチングには等方性ドライエッチング、高融点金属膜１８のエッチングにはウェットエッチングを用いることが好ましい。
これにより、サイドウォール１６ａ、１６ｂ側壁のキャップ層１９および高融点金属膜１８のエッチングの制御性を向上させることが可能となり、サイドウォール側壁のキャップ層１９および高融点金属膜１８の除去精度を向上させることが可能となる。
【００３９】
次に、図２（ｃ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、高融点金属膜１８とシリコンとを反応させ、ソース／ドレイン拡散領域１７ａ、１７ｂ上および多結晶シリコンゲート１４上にシリサイド２０ａ〜２０ｃを自己整合的にそれぞれ形成する。
ここで、サイドウォール１６ａ、１６ｂ側壁の高融点金属膜１８が除去されているので、ソース／ドレイン拡散領域１７ａ、１７ｂおよび多結晶シリコンゲート１４に含まれるシリコンがサイドウォール１６ａ、１６ｂ側壁に這い出すことを防止することができる。
【００４０】
このため、サイドウォール１６ａ、１６ｂ側壁にシリサイドが形成されることを防止することができ、ソース／ドレイン拡散領域１７ａ、１７ｂと多結晶シリコンゲート１４との間で、リークやショートが発生することを防止することができる。
次に、図２（ｄ）に示すように、ウェットエッチングを行うことにより、キャップ層１９および未反応の高融点金属膜１８を除去する。ここで、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【００４１】
次に、図２（ｅ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、シリサイド２０ａ〜２０ｃを相変化させ、シリサイド２０ａ〜２０ｃを低抵抗化する。
なお、上述した第２実施形態では、高融点金属膜１８およびキャップ層１９の等方性エッチングを行うことにより、サイドウォール１６ａ、１６ｂ側壁の高融点金属膜１８およびキャップ層１９を一括して除去する方法について説明したが、サイドウォール１６ａ、１６ｂ側壁のキャップ層１９のみを除去した後、ソース／ドレイン拡散領域１７ａ、１７ｂ上および多結晶シリコンゲート１４上に残存するキャップ層１９をマスクとして、サイドウォール１６ａ、１６ｂ側壁の高融点金属膜１８を除去するようにしてもよい。
【００４２】
ここで、キャップ層１９に対する高融点金属膜１８の選択比を上げることにより、ソース／ドレイン拡散領域１７ａ、１７ｂ上および多結晶シリコンゲート１４上の高融点金属膜１８をキャップ層１９で保護しつつ、サイドウォール１６ａ、１６ｂ側壁の高融点金属膜１８をエッチングすることができる。
このため、サイドウォール１６ａ、１６ｂ側壁の高融点金属膜１８のオーバエッチを行うことが可能となり、サイドウォール１６ａ、１６ｂ側壁の高融点金属膜１８が完全に除去されるまで、高融点金属膜１８のエッチングを行うことが可能となることから、ソース／ドレイン拡散領域１７ａ、１７ｂと多結晶シリコンゲート１４との間でのリークやショートの発生をより一層低減することができる。
【００４３】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、例えば、ＬＯＣＯＳ法により、シリコン基板２１上に素子分離領域２２を形成する。
そして、シリコン基板２１表面の熱酸化を行った後、ＣＶＤなどの方法により多結晶シリコン層を積層し、フォトリソグラフィー技術およびエッチング技術を用いることにより、ゲート酸化膜２３を介して多結晶シリコンゲート２４をシリコン基板２１上に形成する。
【００４４】
その後、この多結晶シリコンゲート２４をマスクとして、シリコン基板２１内に不純物をイオン注入することにより、多結晶シリコンゲート２４の両側にＬＤＤ領域２５ａ、２５ｂを形成する。
さらに、ＣＶＤなどの方法により、酸化珪素膜または窒化珪素膜などの絶縁膜を多結晶シリコンゲート２４が形成されたシリコン基板２１上に積層し、この絶縁膜の異方性エッチングを行うことにより、多結晶シリコンゲート２４の側壁にサイドウォール２６ａ、２６ｂを形成する。
【００４５】
そして、多結晶シリコンゲート１４およびサイドウォール２６ａ、２６ｂをマスクとして、シリコン基板２１内に不純物をイオン注入することにより、サイドウォール２６ａ、２６ｂの両側にソース／ドレイン拡散領域２７ａ、２７ｂを形成する。
そして、異方性スパッタにより、ソース／ドレイン拡散領域２７ａ、２７ｂが形成されたシリコン基板２１上に高融点金属膜２８およびキャップ層２９を順次積層する。
【００４６】
ここで、高融点金属膜２８およびキャップ層２９を異方性スパッタにより積層することにより、サイドウォール２６ａ、２６ｂ側壁への高融点金属膜２８およびキャップ層２９の付着を抑制しつつ、ソース／ドレイン拡散領域２７ａ、２７ｂ上および多結晶シリコンゲート２４上に高融点金属膜２８およびキャップ層２９を効率よく形成することができる。
【００４７】
なお、高融点金属膜２８には、例えば、ＴｉやＣｏなどを用いることができ、キャップ層２９には、例えば、ＴｉＮを用いることができる。
また、異方性スパッタとしては、例えば、ロングスロースパッタ、コリメートスパッタ、またはイオン化スパッタなどを用いることができる。
次に、図３（ｂ）に示すように、高融点金属膜２８およびキャップ層２９の等方性エッチングを行うことにより、サイドウォール２６ａ、２６ｂ側壁へ付着した高融点金属膜２８およびキャップ層２９を除去する。
【００４８】
ここで、高融点金属膜２８およびキャップ層２９の等方性エッチングとしては、等方性ドライエッチングを用いるようにしてもよいし、ウェットエッチングを用いるようにしてもよい。また、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【００４９】
ただし、キャップ層２９のエッチングには等方性ドライエッチング、高融点金属膜２８のエッチングにはウェットエッチングを用いることが好ましい。
次に、図３（ｃ）に示すように、サイドウォール２６ａ、２６ｂ側壁の高融点金属膜２８およびキャップ層２９が除去されたシリコン基板２１上に、スパッタによりキャップ層３０を積層する。ここで、キャップ層３０には、例えば、ＴｉＮを用いることができる。
【００５０】
これにより、サイドウォール２６ａ、２６ｂ側壁の高融点金属膜２８およびキャップ層２９を除去する際に、高融点金属膜２８がキャップ層２９から露出した場合においても、高融点金属膜２８をキャップ層３０で完全に覆い直すことができる。
次に、図３（ｄ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、高融点金属膜２８とシリコンとを反応させ、ソース／ドレイン拡散領域２７ａ、２７ｂ上および多結晶シリコンゲート２４上にシリサイド３１ａ〜３１ｃを自己整合的にそれぞれ形成する。
【００５１】
ここで、サイドウォール２６ａ、２６ｂ側壁の高融点金属膜２８が除去されているので、ソース／ドレイン拡散領域２７ａ、２７ｂおよび多結晶シリコンゲート２４に含まれるシリコンがサイドウォール２６ａ、２６ｂ側壁に這い出すことを防止することができる。
このため、サイドウォール２６ａ、２６ｂ側壁にシリサイドが形成されることを防止することができ、ソース／ドレイン拡散領域２７ａ、２７ｂと多結晶シリコンゲート２４との間で、リークやショートが発生することを防止することができる。
【００５２】
また、高融点金属膜２８はキャップ層３０で完全に覆われているので、高融点金属膜２８が酸化されることを抑制することができ、シリサイド３１ａ〜３１ｃを効率よく形成することができる。
次に、図３（ｅ）に示すように、ウェットエッチングを行うことにより、キャップ層２９、３０および未反応の高融点金属膜２８を除去する。ここで、ウェットエッチングを行う際の薬液としては、例えば、アンモニア過水（ＮＨ４ＯＨ−Ｈ２Ｏ２）、塩酸過水（ＨＣｌ−Ｈ２Ｏ２）、硫酸過水（Ｈ２ＳＯ４−Ｈ２Ｏ２）などを用いることができる。
【００５３】
次に、図３（ｆ）に示すように、ラピッドサーマルアニール（ＲＴＰ）などの熱処理を行うことにより、シリサイド３１ａ〜３１ｃを相変化させ、シリサイド３１ａ〜３１ｃを低抵抗化する。
なお、上述した実施形態では、シリコン基板上にシリサイドを形成する方法について説明したが、シリコン基板以外にも、例えば、ＳｉＧｅ層上などにシリサイドを形成する方法に適用してもよい。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、サイドウォール側壁の高融点金属層を薄くすることが可能となることから、ソース／ドレイン拡散層およびシリコン系ゲート電極に含まれるシリコンが高融点金属層に這い出すことを抑制することができ、ソース／ドレイン拡散層とシリコン系ゲート電極との間でのリークやショートを低減させて、製造歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】従来のサリサイドプロセスを用いた半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置におけるシリサイドの這い上がり現象を示す断面図である。
【符号の説明】
１、１１、２１、４１　シリコン基板、２、１２、２２、４２　素子分離領域、３、１３、２３、４３　ゲート酸化膜、４、１４、２４、４４　多結晶シリコンゲート、５ａ、５ｂ、１５ａ、１５ｂ、２５ａ、２５ｂ、４５ａ、４５ｂ　ＬＤＤ領域、６ａ、６ｂ、１６ａ、１６ｂ、２６ａ、２６ｂ、４６ａ、４６ｂ　サイドウォール、７ａ、７ｂ、１７ａ、１７ｂ、２７ａ、２７ｂ、４７ａ、４７ｂソース／ドレイン拡散領域、８、１８、２８、４８　高融点金属膜、９、１９、２９、３０、４９　キャップ層、１０ａ〜１０ｃ、２０ａ〜２０ｃ、３１ａ〜３１ｃ、５０ａ〜５０ｃ　シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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