(57)【要約】【課題】  リセット及びクロック再生成回路を有する半導体装置、それを含む高速デジタルシステム、そしてリセット及びクロック再生成方法を提供する。【解決手段】  ここに開示される半導体装置は、複数個のフリップフロップ及びリセット及びクロック再生成回路を含み、リセット及びクロック再生成回路は外部クロック信号と外部リセット信号に応答してフリップフロップに供給される内部クロック信号と内部リセット信号を発生する。特に、リセット及びクロック再生成回路は外部リセット信号が非活性化された後に、所定の時間の間内部クロック信号を生成することを中止し、内部リセット信号が前記所定の時間内に非活性化されるようにする。これによって、内部リセット信号の非活性化時点で内部クロック信号のアクティブエッジが一致しなくて、リセット信号とクロック信号間のタイミング問題を根本的に防止することができる。【選択図】    図７
2004199661.tif 000002
【特許請求の範囲】
【請求項１】
リセット及びクロック信号を再生成する装置において、
外部クロック信号が入力されて、内部クロック信号を発生するクロック回路と、
前記内部クロック信号は複数個の同期回路を同期させるために前記同期回路に送信され、外部リセット信号が入力されて、内部リセット信号を発生するリセット回路と、
前記内部リセット信号は前記同期回路をリセットするために、前記同期回路に送信され、前記同期回路がマスキング区間の間同期されないように、前記マスキング区間の間前記内部クロック信号をマスキングするクロックマスキング回路と、
を含むことを特徴とする装置。
【請求項２】
前記リセット回路は、前記マスキング区間の間非活性化状態に遷移する時に、前記内部リセット信号を発生することを特徴とする請求項１に記載の装置。
【請求項３】
前記内部リセット信号は、前記マスキング区間の中間で非活性化状態に遷移することを特徴とする請求項２に記載の装置。
【請求項４】
前記外部クロック信号のサイクルのカウントを発生するカウンタ回路をさらに含む、ことを特徴とする請求項１に記載の装置。
【請求項５】
前記カウントと第１臨界値を比較し、前記カウントが前記第１臨界値に到達する時に、前記マスキング区間をスタートする第１比較器をさらに含む、ことを特徴とする請求項４に記載の装置。
【請求項６】
前記カウントと第２臨界値を比較し、前記カウントが前記第２臨界値に到達する時に、前記マスキング区間を終了させる第２比較器をさらに含む、ことを特徴とする請求項５に記載の装置。
【請求項７】
前記カウントと第３臨界値を比較し、前記カウントが前記第３臨界値に到達する時に、前記内部リセット信号を非活性化状態に遷移させる第３比較器をさらに含む、ことを特徴とする請求項６に記載の装置。
【請求項８】
前記第３臨界値は前記第１及び第２臨界値の間の値であることを特徴とする請求項７に記載の装置。
【請求項９】
前記第３臨界値は前記第１及び第２臨界値の間の中間値であることを特徴とする請求項７に記載の装置。
【請求項１０】
前記第１乃至第３臨界値は、前記すべての同期回路において、前記同期回路を同期させてリセットさせるタイミングに対する曖昧が除去されるように選択される、ことを特徴とする請求項７に記載の装置。
【請求項１１】
前記内部クロック信号が活性化状態から非活性化状態に遷移した後まで、前記マスキング区間を遅延させるマスク遅延回路をさらに含む、ことを特徴とする請求項１に記載の装置。
【請求項１２】
所定の外部クロック信号を送信するための遅延時間の以後まで、前記マスキング区間を遅延させるマスク遅延回路をさらに含む、ことを特徴とする請求項１に記載の装置。
【請求項１３】
前記同期回路はフリップフロップであることを特徴とする請求項１に記載の装置。
【請求項１４】
前記同期回路はＤフリップフロップであることを特徴とする請求項１に記載の装置。
【請求項１５】
前記マスキング回路は、前記マスキング区間をスタートして終了させるのに使用されるマスク信号を発生する、ことを特徴とする請求項１に記載の装置。
【請求項１６】
リセット及びクロック信号を再生成する方法において、
外部リセット信号が入力される段階と、
前記外部リセット信号から内部リセット信号を発生する段階と、
前記内部リセット信号は複数個の同期回路をリセットさせるために前記同期回路に伝達され、前記外部クロック信号から内部クロック信号を発生する段階と、
前記内部クロック信号は前記同期回路を同期させるために前記同期回路に伝達され、前記同期回路がマスキング区間の間同期されないように、前記マスキング区間の間前記内部クロック信号をマスキングする段階と、を含むことを特徴とする方法。
【請求項１７】
前記マスキング区間の間非活性化状態に遷移する時に、前記内部リセット信号を発生する段階をさらに含む、ことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記内部リセット信号は前記マスキング区間の中間で非活性化状態に遷移することを特徴とする請求項１７に記載の方法。
【請求項１９】
前記外部クロック信号のサイクルのカウントを発生する段階をさらに含む、ことを特徴とする請求項１６に記載の方法。
【請求項２０】
前記カウントと第１臨界値を比較し、前記カウントが前記第１臨界値に到達する時に、前記マスキング区間をスタートする段階をさらに含む、ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記カウントと第２臨界値を比較し、前記カウントが前記第２臨界値に到達する時に、前記マスキング区間を終了させる段階をさらに含む、ことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記カウントと第３臨界値を比較し、前記カウントが前記第３臨界値に到達する時に、前記内部リセット信号を非活性化させる状態に遷移させる段階をさらに含む、ことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記第３臨界値は前記第１及び第２臨界値の間の値であることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記第３臨界値は前記第１及び第２臨界値の間の中間値であることを特徴とする請求項２２に記載の方法。
【請求項２５】
前記第１乃至第３臨界値は、前記すべての同期回路において、前記同期回路を同期させてリセットさせるタイミングに対する曖昧が除去されるように選択される、ことを特徴とする請求項２２に記載の方法。
【請求項２６】
前記内部クロック信号が活性化状態から非活性化状態に遷移した後まで前記マスキング区間を遅延させる段階をさらに含む、ことを特徴とする請求項１６に記載の装置。
【請求項２７】
所定の外部クロック信号を送信するための遅延時間の以後まで、前記マスキング区間を遅延させる段階をさらに含む、ことを特徴とする請求項１６に記載の方法。
【請求項２８】
前記同期回路はフリップフロップであることを特徴とする請求項１６に記載の方法。
【請求項２９】
前記同期回路はＤフリップフロップであることを特徴とする請求項１６に記載の方法。
【請求項３０】
前記マスキング区間をスタートして終了させるのに使用されるマスク信号を発生する段階をさらに含む、ことを特徴とする請求項１に記載の方法。
【請求項３１】
複数個の機能ブロックと、
前記機能ブロックが連結されたバスと、
リセット信号及びクロック信号を再生成する装置と、を含み、
前記リセット信号及びクロック信号を再生成する装置は、
リセット及びクロック信号を再生成する装置において、
外部クロック信号が入力されて内部クロック信号を発生するクロック回路と、
前記内部クロック信号は複数個の同期回路を同期させるために前記同期回路に送信され、外部リセット信号が入力されて内部リセット信号を発生するリセット回路と、
前記内部リセット信号は前記同期回路をリセットするために前記同期回路に送信され、前記同期回路がマスキング区間の間同期されないように、前記マスキング区間の間前記内部クロック信号をマスキングするクロックマスキング回路と、を含む、ことを特徴とする高速デジタルシステム。
【請求項３２】
前記リセット回路は、前記マスキング区間の間非活性化状態に遷移する時に、前記内部リセット信号を発生する、ことを特徴とする請求項３１に記載の高速デジタルシステム。
【請求項３３】
前記内部リセット信号は前記マスキング区間の中間で非活性化状態に遷移することを特徴とする請求項３２に記載の高速デジタルシステム。
【請求項３４】
前記外部クロック信号のサイクルのカウントを発生するカウンタ回路をさらに含むことを特徴とする請求項３１に記載の高速デジタルシステム。
【請求項３５】
前記カウントと第１臨界値を比較し、前記カウントが前記第１臨界値に到達する時に、前記マスキング区間をスタートする第１比較器をさらに含む、ことを特徴とする請求項３４に記載の高速デジタルシステム。
【請求項３６】
前記カウントと第２臨界値を比較し、前記カウントが前記第２臨界値に到達する時に、前記マスキング区間を終了させる第２比較器をさらに含む、ことを特徴とする請求項３５に記載の高速デジタルシステム。
【請求項３７】
前記カウントと第３臨界値とを比較し、前記カウントが前記第３臨界値に到達する時に、前記内部リセット信号を非活性化状態に遷移させる第３比較器をさらに含む、ことを特徴とする請求項３６に記載の高速デジタルシステム。
【請求項３８】
前記第３臨界値は前記第１及び第２臨界値の間の値であることを特徴とする請求項３７に記載の高速デジタルシステム。
【請求項３９】
前記第３臨界値は前記第１及び第２臨界値の間の中間値であることを特徴とする請求項３７に記載の高速デジタルシステム。
【請求項４０】
前記第１乃至第３臨界値は、前記すべての同期回路において、前記同期回路を同期させてリセットさせるタイミングに対する曖昧が除去されるように選択される、ことを特徴とする請求項３７に記載の高速デジタルシステム。
【請求項４１】
前記内部クロック信号が活性化状態から非活性化状態に遷移した後まで、前記マスキング区間を遅延させるマスク遅延回路をさらに含む、ことを特徴とする請求項３１に記載の高速デジタルシステム。
【請求項４２】
所定の外部クロック信号を送信するために遅延時間の以後まで前記マスキング区間を遅延させるマスク遅延回路をさらに含む、ことを特徴とする請求項３１に記載の高速デジタルシステム。
【請求項４３】
前記同期回路はフリップフロップであることを特徴とする請求項４１に記載の高速デジタルシステム。
【請求項４４】
前記同期回路はＤフリップフロップであることを特徴とする請求項４１に記載の高速デジタルシステム。
【請求項４５】
前記マスキング回路は、前記マスキング区間をスタートして終了させるのに使用されるマスク信号を発生する、ことを特徴とする請求項４１に記載の高速デジタルシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、さらに具体的には、外部からリセット及びクロック信号が供給される半導体装置及びそれを含む高速デジタルシステムに関するものである。
【背景技術】
【０００２】
すべてのデジタルシステム設計で、フリップフロップ回路は必須的な構成要素であり、大部分の集積回路に使用される。フリップフロップ回路は、デジタル回路によって実行される計算結果であるデータを貯蔵するために使用され、また、いくつかの計算方式を利用するために集積回路内のデータを順次に配列するのに使用される。二進フリップフロップは、二つの可能な信号レベル、すなわちロジックロー及びロジックハイを貯蔵するフリップフロップ回路である。フリップフロップに印加されたすべての信号は、先に言及した二つの可能なロジックレベルを有する。そのようなフリップフロップの一例を示す回路図を図１に示している。
【０００３】
図１を参照すると、一般的なフリップフロップ回路（図面で“ＦＦ”に表記）１０は、四つの端子、すなわちデータ入力端子Ｄ、クロック端子ＣＫ、データ出力端子Ｑ、及びリセット端子ＲＮを有する。よく知られたように、フリップフロップ回路１０は、クロック端子ＣＫに印加される信号（以下、“クロック信号”という）がローレベルからハイレベルに遷移する時に、データ入力端子Ｄに印加される信号をラッチする。フリップフロップ回路１０は、クロック端子ＣＫに印加される信号がハイレベルからローレベルに遷移する時に、以前にラッチされた信号を維持する。リセット端子ＲＮに印加される信号（以下、“リセット信号”という）が活性化される時に、フリップフロップ回路１０の出力Ｑはロジックローレベルに初期化される。
【０００４】
一般的に、フリップフロップ回路は、下のタイミング条件が満足されるように設計されなければならない。一番目のタイミング条件によると、リセット端子ＲＮに印加されるリセット信号が非活性化され、回復時間（ｒｅｃｏｖｅｒｙ  ｔｉｍｅ、ｔＲＣ）が経過した後に、クロック信号ＣＫがトリガされなければならない。ここで、クロック信号ＣＫのトリガは、クロック信号ＣＫのローからハイへの遷移（ｌｏｗ−ｔｏ−ｈｉｇｈ  ｔｒａｎｓｉｔｉｏｎ）を意味する。二番目のタイミング条件によると、クロック信号ＣＫがトリガされ、除去時間（ｒｅｍｏｖａｌ  ｔｉｍｅ、ｔＲＭ）が経過した後に、リセット信号が非活性化されなければならない。
【０００５】
リセット端子ＲＮに印加されるリセット信号が非活性化され、回復時間ｔＲＣが経過する以前に、図２に示したように、クロック信号ＣＫがトリガされることができる。このような場合に、データ入力端子Ｄに印加される値が正しくラッチされることを保障し難い。同様に、クロック信号ＣＫがトリガされた後に、図３に示したように、除去時間ｔＲＭより短い時間内にリセット信号が非活性化されることができる。このような場合も、データ入力端子Ｄに印加される値が正しくラッチされることを保障し難い。したがって、リセット信号の非活性化時点がクロック信号の上昇エッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）（または、“ポジティブエッジ”という）と一致しないように、フリップフロップ回路を設計しなければならない。
【０００６】
先の説明のタイミング制約を克服するための一つの設計方法は、クロック信号の下降エッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）（または、“ネガティブエッジ”という）でリセット信号が非活性化されるように、フリップフロップ回路を設計することである。このような方式に従って設計された半導体装置の一例を図４に示している。
【０００７】
図４を参照すると、半導体装置２０は、複数のフリップフロップ回路（例えば、半導体装置内には数千個から数万個のフリップフロップ回路が存在することができる。）を含む。図４には、二つのフリップフロップ回路ＦＦ１、ＦＦ２を図示している。フリップフロップ回路ＦＦ１、ＦＦ２各々は、四つの端子、すなわちデータ入力端子Ｄ、クロック端子ＣＫ、データ出力端子Ｑ、及びリセット端子ＲＮを有する。フリップフロップＦＦ１のリセット端子ＲＮにはバッファＢ１を通じてリセット信号ＲＥＳＥＴが印加され、そのクロック端子ＣＫにはバッファＢ２を通じてクロック信号ＣＬＯＣＫが印加され、そのデータ入力端子ＤにはデータＤＡが印加される。フリップフロップ回路ＦＦ２のリセット端子ＲＮにはバッファＢ１、Ｂ３、Ｂ４を通じてリセット信号ＲＥＳＥＴが印加され、そのクロック端子ＣＫにはバッファＢ２を通じてクロック信号ＣＬＯＣＫが印加され、そのデータ入力端子ＤにはデータＤＢが印加される。
【０００８】
先の設計方式に従って、図５に示したように、リセット信号ＲＥＳＥＴがクロック信号ＣＬＯＣＫの下降エッジで非活性化される。一番目のフリップフロップ回路ＦＦ１の場合、リセット信号ＲＥＳＥＴ１の非活性化時点は、クロック信号ＣＬＯＣＫ１の上昇エッジと一致しない。これは、フリップフロップ回路ＦＦ１が正常にデータをラッチすることを意味する。一方、二番目のフリップフロップ回路ＦＦ２の場合に、図５で点線に表示されたように、リセット信号ＲＥＳＥＴ２の非活性化時点はクロック信号ＣＬＯＣＫ２の上昇エッジと一致する。これは、フリップフロップＦＦ２が正常にデータをラッチすることを保障することができないことを意味する。なぜなら、半導体装置内には数千個から数万個のフリップフロップ回路が分散されているためである。すなわち、クロック信号を送信するための信号ラインによる遅延時間が、リセット信号を送信するための信号ラインによる遅延時間と異なるので、リセット信号の非活性化時点がクロック信号の上昇エッジと一致するフリップフロップ回路が存在することができる。
【０００９】
このような問題は、クロック及びリセット信号の最大遅延時間がシステムクロック信号の半周期より大きくないように、信号経路を設計することによって解決可能である。しかし、このような方式は、システムクロックが速ければ速いほど設計に負担になる。すなわち、リセット信号経路の遅延時間を減らすために他の重要な信号経路を迂回することによって、また他のタイミング問題が発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、システムクロック速度に関係なしに、クロック信号とリセット信号間のタイミングマージンを確保することができる半導体装置を提供することである。
【００１１】
本発明の他の目的は、システムクロック速度に関係なしに、クロック信号とリセット信号間のタイミングマージンを確保することができるリセット及びクロック再生成装置を含む高速デジタルシステムを提供することである。
【００１２】
本発明のまた他の目的は、システムクロック速度に関係なしに、クロック信号とリセット信号間のタイミングマージンを確保することができるリセット及びクロック再生成方法を提供することである。
【課題を解決するための手段】
【００１３】
上述の目的を達成するための本発明の一特徴によると、リセット及びクロック信号を再生成する装置において、外部クロック信号が入力されて、内部クロック信号を発生するクロック回路と、前記内部クロック信号は複数個の同期信号を同期させるために前記同期回路に送信され、外部リセット信号が入力されて内部リセット信号を発生するリセット回路と、前記内部リセット信号は前記同期回路をリセットするために前記同期回路に送信され、前記同期回路がマスキング区間の間同期されないように、前記マスキング区間の間前記内部クロック信号をマスキングするクロックマスキング回路と、を含む。
【００１４】
本発明の他の特徴によると、複数個の機能ブロックと、前記機能ブロックが連結されたバスと、リセット信号及びクロック信号を再生成する装置とを含み、前記リセット信号及びクロック信号を再生成する装置は、リセット及びクロック信号を再生成する装置において、外部クロック信号が入力されて内部クロック信号を発生するクロック回路と、前記内部クロック信号は複数個の同期回路を同期させるために前記同期回路に送信され、外部リセット信号が入力されて内部リセット信号を発生するリセット回路と、前記内部リセット信号は前記同期回路をリセットさせるために前記同期回路に送信され、前記同期回路がマスキング区間の間同期されないように、前記マスキング区間の間前記内部クロック信号をマスキングするクロックマスキング回路と、を含む。
【発明の効果】
【００１５】
外部リセット信号が非活性化され、所定の時間が経過した後に、外部クロック信号を遮断することによって、内部リセット信号の非活性化時点が内部クロック信号のアクティブエッジ（すなわち、上昇エッジ）と一致することを防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の望ましい実施の形態が、参照図面に基づいて詳細に説明される。
【００１７】
本発明による半導体装置を示すブロック図を図６に示している。図６を参照すると、本発明の半導体装置１００は、外部クロック信号（例えば、システムクロック信号）ＸＣＬＫと外部リセット信号ＸＲＳＴとが供給される。外部リセット信号ＸＲＳＴは、半導体装置１００内のメモリ素子（例えば、フリップフロップ）を初期化するのに使用される。半導体装置１００は、入力端子１０１、１０２に連結されたリセット及びクロック再生成回路１２０を含む。入力端子１０１には外部クロック信号ＸＣＬＫが印加され、入力端子１０２には外部リセット信号ＸＲＳＴが印加される。リセット及びクロック再生成回路１２０は、外部クロック信号ＸＣＬＫと外部リセット信号ＸＲＳＴとに応答して、内部クロック信号ＣＬＫ＿ＩＮと内部リセット信号ＲＳＴ＿ＩＮとを発生する。ここで、外部クロック信号ＸＣＬＫと内部クロック信号ＣＬＫ＿ＩＮとは同一の周期を有する。
【００１８】
リセット及びクロック再生成回路１２０で生成される内部クロック信号ＣＬＫ＿ＩＮと内部リセット信号ＲＳＴ＿ＩＮとは、信号ライン１０３、１０４を通じて各々伝達される。信号ライン１０３、１０４には、複数個のフリップフロップＦＦ１０〜ＦＦ１２が連結されている。フリップフロップＦＦ１０〜ＦＦ１２各々は、四つの端子、すなわち内部回路ブロック１４０からデータを受け入れるデータ入力端子Ｄ、信号ライン１０３に連結されるクロック端子ＣＫ、信号ライン１０４に連結されるリセット端子ＲＮ、及び内部回路ブロックにラッチされたデータを出力するデータ出力端子Ｑを有する。図６は、フリップフロップＦＦ１０〜ＦＦ１２が内部回路ブロック１４０と通信する実施の形態を示しており、一部のフリップフロップがデータ入出力端子（図示しない）を通じて外部と通信することができることは、この分野の通常の知識を持つ者に自明である。
【００１９】
本発明によるリセット及びクロック再生成回路１２０は、外部リセット信号ＸＲＳＴが非活性化され、所定の時間が経過した後に、内部クロック信号ＣＬＫ＿ＩＮを生成することを中止する。これと同時に、リセット及びクロック再生成回路１２０は、内部リセット信号ＲＳＴ＿ＩＮが内部クロック信号ＣＬＫ＿ＩＮが生成されない区間内で非活性化されるようにする。これは、内部リセット信号ＲＳＴ＿ＩＮの非活性化時点が内部クロック信号ＣＬＫ＿ＩＮのアクティブエッジ（すなわち、上昇エッジまたはポジティブエッジ）と一致しないことを意味する。したがって、本発明によるリセット及びクロック再生成回路１２０を通じて生成される内部クロック信号ＣＬＫ＿ＩＮ及び内部リセット信号ＲＳＴ＿ＩＮが供給されるフリップフロップＦＦ１０〜ＦＦ１２は、安定的にデータをラッチすることができる。
【００２０】
ここで、内部クロック信号ＣＬＫ＿ＩＮが生成されない区間は調節が可能である。内部クロック信号ＣＬＫ＿ＩＮ及び内部リセット信号ＲＳＴ＿ＩＮの最大遅延時間とクロック周波数とを考慮して、その区間（内部クロック信号が生成されない区間）を調節することによって、外部クロック信号ＸＣＬＫの周期（周波数または速度）に関係なしに、内部クロック信号と内部リセット信号間のタイミング問題を容易に解決することができる。
【００２１】
図７は、本発明の望ましい実施の形態によるリセット及びクロック再生成回路を示すブロック図である。図７を参照すると、リセット及びクロック再生成回路１２０は、カウンタ１２１、三つの比較器１２２、１２３、１２４、インバータ１２５、１２６、ＯＲゲート１２７、遅延回路１２８、及びクロックマスキング回路１２９を含む。
【００２２】
カウンタ１２１は、外部クロック信号ＸＣＬＫと外部リセット信号ＸＲＳＴとに応答して動作する。例えば、外部リセット信号ＸＲＳＴが非活性化される時に、カウンタ１２１は、外部クロック信号ＸＣＬＫに同期されてカウント動作を実行する。カウンタ１２１は出力値ＣＮＴ［ｉ：０］が予め設定された値に到達するまでカウント動作を実行する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］は比較器１２２、１２３、１２４に各々供給される。この実施の形態において、カウンタ１２１は４ビットカウンタで構成される。しかし、本発明のカウンタ１２１が４ビットカウンタに極限されないことは、この分野の通常の知識を持つ者においては自明である。
【００２３】
比較器１２２は、外部リセット信号ＸＲＳＴ、外部クロック信号ＸＣＬＫ、基準値Ｂ［ｉ：０］、及びカウンタ１２１の出力値ＣＮＴ［ｉ：０］が供給される。比較器１２２の出力信号、すなわち内部リセット信号ＲＳＴ＿ＩＮは、外部リセット信号ＸＲＳＴが活性化される時に、ロジックローレベルに初期化される。すなわち、比較器１２２から出力される内部リセット信号ＲＳＴ＿ＩＮは、外部リセット信号ＸＲＳＴの活性化に同期されて活性化される。比較器１２２は、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ｂ［ｉ：０］と一致するか否かを判別する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ｂ［ｉ：０］と一致する時に、比較器１２２の出力信号、すなわち内部リセット信号ＲＳＴ＿ＩＮは非活性化される。内部リセット信号ＲＳＴ＿ＩＮは、外部リセット信号ＸＲＳＴの活性化に同期されて活性化される。以後、外部リセット信号ＸＲＳＴが非活性化されても、内部リセット信号ＲＳＴ＿ＩＮは非活性化されない。内部リセット信号ＲＳＴ＿ＩＮは、外部リセット信号ＸＲＳＴが非活性化され、所定の時間が経過した後に非活性化される。
【００２４】
ここで、所定の時間は、カウンタ１２１が外部クロック信号ＸＣＬＫに同期されて“０”から“Ｂ［ｉ：０］”までカウント動作を実行するのにかかる時間である。
【００２５】
比較器１２３、１２４は、インバータ１２５を通じて伝達される外部クロック信号ＸＣＬＫの相補クロック信号ＸＣＬＫＢに同期されて動作し、外部リセット信号ＸＲＳＴの非活性化によって初期化される。初期化される時に、比較器１２３、１２４の出力ＣＯＭＰ１、ＣＯＭＰ２はロジックローレベルを有する。
【００２６】
比較器１２３は、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ａ［ｉ：０］に到達したか否かを判別する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ａ［ｉ：０］より小さい時に、比較器１２３の出力ＣＯＭＰ１は初期化状態（すなわち、ロジックローレベル）を維持する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ａ［ｉ：０］に到達する時に、比較器１２３の出力ＣＯＭＰ１はロジックローレベルからロジックハイレベルに遷移する。比較器１２４はカウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ｃ［ｉ：０］に到達したか否かを判別する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ｃ［ｉ：０］より小さい時に、比較器１２４の出力ＣＯＭＰ２は初期化状態（すなわち、ロジックローレベル）を維持する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ｃ［ｉ：０］に到達する時に、比較器１２４の出力ＣＯＭＰ２はロジックローレベルからロジックハイレベルに遷移する。
【００２７】
比較器１２３の出力信号ＣＯＭＰ１は、インバータ１２６を通じてＯＲゲート１２７の一入力端子に印加され、比較器１２４の出力信号ＣＯＭＰ２はＯＲゲート１２７の他の入力端子に印加される。ＯＲゲート１２７は、入力信号を組み合わせてクロック遮断信号ＭＡＳＫを出力する。先の説明によると、クロック遮断信号ＭＡＳＫは、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ａ［ｉ：０］より小さい時に、ロジックハイレベルを有する。クロック遮断信号ＭＡＳＫは、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ａ［ｉ：０］より大きく、基準値Ｃ［ｉ：０］より小さい時に、ロジックハイレベルからロジックローレベルに遷移する（すなわち、活性化される）。クロック遮断信号ＭＡＳＫは、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が基準値Ｃ［ｉ：０］より大きい時に、ロジックローレベルからロジックハイレベルに遷移する（または非活性化される）。Ａ［ｉ：０］、ＣＮＴ［ｉ：０］及びＣ［ｉ：０］値によるクロック遮断信号ＭＡＳＫのロジック状態は、次の通りである。
【００２８】
【表１】
2004199661.tif 000003
【００２９】
この実施の形態において、比較器１２２の基準値Ｂ［ｉ：０］は、比較器１２３の基準値Ａ［ｉ：０］より大きく、比較器１２４の基準値Ｃ［ｉ：０］より小さい。たとえば、基準値Ｂ［ｉ：０］は、Ａ［ｉ：０］＋Ｃ［ｉ：０］／２の値を有するように設定されてもよい。基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］は、外部から直接提供されることができる。また、基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］は、予め半導体装置１００内のレジスタ内に貯蔵されることができる。これは、基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］が可変可能であることを意味する。これは、以後詳細に説明される。
【００３０】
続いて図７を参照すると、遅延回路１２８はクロック遮断信号ＭＡＳＫを所定の時間遅延させる。この実施の形態において、望ましくは、クロック遮断信号ＭＡＳＫは外部クロック信号ＸＣＬＫの１／４周期だけ遅延される。遅延回路１２８の遅延時間は外部クロック信号ＸＣＬＫの半周期の以内で決められなければならず、これはクロックマスキング回路１２９から出力される内部クロック信号ＣＬＫ＿ＩＮのグリッチ現象を防止するためのことである。これは以後詳細に説明される。クロックマスキング回路１２９は、遅延回路１２８から出力される遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹが非活性化される間（すなわち、クロック遮断信号のハイレベル区間の間）、外部クロック信号ＸＣＬＫに応答して内部クロック信号ＣＬＫ＿ＩＮを発生する。クロックマスキング回路１２９は、遅延回路１２８から出力される遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹが活性化される間（すなわち、クロック遮断信号のローレベル区間の間）、内部クロック信号ＣＬＫ＿ＩＮを生成することを中止する。
【００３１】
この実施の形態において、比較器１２２は内部リセット信号ＲＳＴ＿ＩＮを発生する内部リセット発生回路を構成し、クロックマスキング回路１２９は、内部クロック信号ＣＬＫ＿ＩＮを発生する内部クロック発生回路を構成する。カウンター１２１、比較器１２３、１２４、インバータ１２６及びＯＲゲート１２７は、クロック遮断信号ＭＡＳＫを発生するタイミング制御回路を構成する。
【００３２】
先の説明のように、比較器１２２の基準値Ｂ［ｉ：０］が比較器１２３の基準値Ａ［ｉ：０］より大きく、比較器１２４の基準値Ｃ［ｉ：０］より小さくて、内部リセット信号ＲＳＴ＿ＩＮは、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹの活性化区間内で非活性化される。すなわち、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が比較器１２３の基準値Ａ［ｉ：０］に到達する時に、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹは活性化される。これによって、内部クロック信号ＣＬＫ＿ＩＮの生成が中止される。その次に、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が比較器１２２の基準値Ｂ［ｉ：０］に到達する時に、内部リセット信号ＲＳＴ＿ＩＮが非活性化される。最後に、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が比較器１２４の基準値Ｃ［ｉ：０］に到達する時に、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹは非活性化される。クロックマスキング回路１２９は、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹの非活性化に応答して、内部クロック信号ＣＬＫ＿ＩＮの生成を再開する。結果的に、内部リセット信号ＲＳＴ＿ＩＮの非活性化時点が内部クロック信号ＣＬＫ＿ＩＮのアクティブエッジ（すなわち、上昇エッジ）と一致することを防止することができる。
【００３３】
この実施の形態において、望ましくは、内部リセット信号ＲＳＴ＿ＩＮは遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹの活性化の区間の中間に非活性化される。
【００３４】
図８は、図７に示した比較器１２２の望ましい実施の形態を示す回路図である。図８を参照すると、比較器１２２は、四つの排他的ＮＯＲゲート（ｅｘｃｌｕｓｉｖｅ  ＮＯＲ  ｇａｔｅｓ、以下、“ＸＮＯＲゲート”という）Ｇ１、Ｇ２、Ｇ３、Ｇ４、二つのＮＡＮＤゲートＧ５、Ｇ６、及び一つのフリップフロップＦＦ１３を含む。各ＸＮＯＲゲートは、基準値の対応するビットとカウンタ１２１の出力値の対応するビットを受け入れる。例えば、ＸＮＯＲゲートＧ１は、基準値Ｂ［３：０］のＢ０ビットとカウンタ１２１の出力値ＣＮＴ［３：０］のＣＮＴ０ビットを受け入れ、ＸＮＯＲゲートＧ２は、基準値Ｂ［３：０］のＢ２ビットとカウンタ１２１の出力値ＣＮＴ［３：０］のＣＮＴ２ビットを受け入れる。ＸＮＯＲゲートＧ３は、基準値Ｂ［３：０］のＢ１ビットとカウンタ１２１の出力値ＣＮＴ［３：０］のＣＮＴ１ビットを受け入れる。ＸＮＯＲゲートＧ４は、基準値Ｂ［３：０］のＢ３ビットとカウンタ１２１の出力値ＣＮＴ［３：０］のＣＮＴ３ビットを受け入れる。ＸＮＯＲゲートＧ１〜Ｇ４の出力はＮＡＮＤゲートＧ５に印加される。ＮＡＮＤゲートＧ６には、ＮＡＮＤゲートＧ５の出力とフリップフロップＦＦ１３の出力／Ｑとが印加される。フリップフロップＦＦ１３のデータ入力端子ＤはＮＡＮＤゲートＧ６の出力に連結され、それのクロック端子ＣＫは外部クロック信号ＸＣＬＫに連結され、それのリセット端子ＲＮは外部リセット信号ＸＲＳＴに連結される。
【００３５】
回路動作において、フリップフロップＦＦ１３の出力、すなわち、内部リセット信号ＲＳＴ＿ＩＮは、外部リセット信号ＸＲＳＴの活性化（すなわち、ハイからローへの遷移）に従ってロジックローレベルに初期化される。この時に、ＸＮＯＲゲートＧ１〜Ｇ４のうち少なくとも一つの入力値が互いに異なるので、ＮＡＮＤゲートＧ５の入力のうち一つはロジックローレベルになる。これは、ＮＡＮＤゲートＧ５の出力がロジックハイレベルになるようにする。内部リセット信号ＲＳＴ＿ＩＮがロジックローレベルであるので、ＮＡＮＤゲートＧ６の一入力信号／Ｑはロジックハイレベルになる。この時に、ＮＡＮＤＧ６の入力信号が全部ロジックハイレベルを有するので、ＮＡＮＤゲートＧ６の出力はロジックローレベルになる。したがって、フリップフロップＦＦ１３は、ＸＮＯＲゲートＧ１〜Ｇ４各々の入力信号が同一の値を有するまで外部クロック信号ＸＣＬＫの上昇エッジに同期されて、ロジックローレベルを続いてラッチするようになる。すなわち、ＸＮＯＲゲートＧ１〜Ｇ４各々の入力信号が同一の値を有するまで、内部リセット信号ＲＳＴ＿ＩＮは続いてロジックローレベルを維持する。
【００３６】
図８に示した比較器１２２は、カウンタ１２１から出力される出力値が４ビットデータと仮定して設計されたものである。しかし、カウンタ１２１の出力値が可変することによって、ＸＮＯＲゲートの数も可変することは、この分野の通常の知識を持つ者には自明である。
【００３７】
図９は、図７に示した比較器１２３の望ましい実施の形態を示す回路図であり、図１０は、図７に示した比較器１２４の望ましい実施の形態を示す回路図である。図９及び図１０に示したように、比較器１２３、１２４は図８に示したことと同一に構成される。図９及び図１０に示した比較器１２３、１２４は、フリップフロップＦＦ１４、ＦＦ１５のクロック端子ＣＫに外部クロック信号ＸＣＬＫに代えて、外部クロック信号の相補クロック信号ＸＣＬＫＢが印加されることを除いては、図８の比較器１２２と同一である。したがって、図９及び図１０に示した比較器１２３、１２４に対する説明はここで省略する。
【００３８】
図１１は、図７に示した遅延回路１２８の望ましい実施の形態を示す回路図である。図１１を参照すると、本発明による遅延回路１２８は、クロック遮断信号ＭＡＳＫを所定の時間だけ遅延させて出力し、複数個のインバータＩＮＶ１〜ＩＮＶｎからなったインバータチェーインで構成される。ここで、インバータＩＮＶ１〜ＩＮＶｎの数は、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹがクロック遮断信号ＭＡＳＫと同一の位相を有するように偶数個である。
【００３９】
図１２は、図７に示したクロックマスキング回路１２９の望ましい実施の形態を示す回路図である。本発明によるクロックマスキング回路１２９はＡＮＤゲートＧ１９で構成され、ＡＮＤゲートＧ１０は、外部クロック信号ＸＣＬＫと遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹとに応答して、内部クロック信号ＣＬＫ＿ＩＮを出力する。遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹがロジックハイレベルである時に、ＡＮＤゲートＧ１９は外部クロック信号ＸＣＬＫを内部クロック信号ＣＬＫ＿ＩＮとして出力する。遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹがロジックローレベルである時に、ＡＮＤゲートＧ１９は外部クロック信号ＸＣＬＫの出力を遮断する。
【００４０】
図１３は、本発明による半導体装置のリセット及びクロック再生成回路の動作を説明するための流れ図である。
【００４１】
本発明によるリセット及びクロック再生成回路１２０は、外部リセット信号ＸＲＳＴがロジックローレベルになるか否かを判別する（Ｓ１００）。外部リセット信号ＸＲＳＴがロジックローレベルになると、カウンタ１２１及び比較器１２２、１２３、１２４が初期化される（Ｓ１１０）。この時に、内部リセット信号ＲＳＴ＿ＩＮはロジックローレベルになり、カウンタ１２１の出力ＣＮＴは‘０’に初期化され、クロック遮断信号ＭＡＳＫはロジックハイレベルになる。
【００４２】
外部リセット信号ＸＲＳＴがロジックローレベルからロジックハイレベルに遷移する時に、カウンタ１２１は、外部クロック信号ＸＣＬＫに同期されてカウント動作を実行する（Ｓ１２０）。Ｓ１３０段階で、カウンタ１２１の出力ＣＮＴが比較器１２３の基準値Ａと一致するか否かが判別される。もしそうすると、クロック遮断信号ＭＡＳＫはロジックローレベルになる（Ｓ１４０）。もしそうではなければ、カウンタ１２１の出力ＣＮＴが比較器１２２の基準値Ｂと一致するか否かが判別される(Ｓ１５０)。もしそうすると、内部リセット信号ＲＳＴ＿ＩＮは、ロジックローレベルからロジックハイレベルに遷移する（Ｓ１６０）。もしそうではなければ、カウンタ１２１の出力ＣＮＴが比較器１２４の基準値Ｃと一致するか否かが判別される（Ｓ１７０）。もしそうすると、クロック遮断信号ＭＡＳＫはロジックローレベルからロジックハイレベルに遷移する（Ｓ１８０）。もしそうではなければ、カウンタ１２１の出力値ＣＮＴが最大値に到達するか否かが判別される（Ｓ１９０）。カウンタ１２１の出力値ＣＮＴが最大値に到達する時に、リセット及びクロック再生成回路の動作が終了する。
【００４３】
図１４は本発明による半導体装置のリセット及びクロック再生成回路の動作を説明するためのタイミング図である。
【００４４】
図１４を参照すると、外部リセット信号ＸＲＳＴがロジックハイレベルからロジックローレベルに遷移する時に（すなわち、外部リセット信号ＸＲＳＴが活性化される時）、比較器１２２、１２３、１２４が初期化される。この時に、内部リセット信号ＲＳＴ＿ＩＮはハイからローへの遷移を有し、比較器１２３、１２４の出力信号ＣＯＭＰ１、ＣＯＭＰ２はロジックローレベルに初期化される。このような条件によると、図１４に示したように、クロック遮断信号ＭＡＳＫはロジックハイレベルを有する。クロック遮断信号ＭＡＳＫがロジックハイレベルである時に、クロックマスキング回路１２９は外部クロック信号ＸＣＬＫに応答して内部クロック信号ＣＬＫ＿ＩＮを発生する。
【００４５】
外部リセット信号ＸＲＳＴがロジックローレベルからロジックハイレベルに遷移する時に（すなわち、外部リセット信号ＸＲＳＴが非活性化される時）、カウンタ１２１は外部クロック信号ＸＣＬＫに同期されてカウント動作を実行する。カウンタ１２１の出力値ＣＮＴ［ｉ：０］が比較器１２３の基準値Ａ［ｉ：０］に到達する時に、比較器１２３の出力信号ＣＯＭＰ１はクロック信号ＸＣＬＫＢの上昇エッジに同期されてロジックローレベルからロジックハイレベルに遷移する一方、比較器１２４の出力信号ＣＯＭＰ２は初期状態（すなわち、ロジックローレベル）を維持する。このような条件によると、ＯＲゲート１２７から出力されるクロック遮断信号ＭＡＳＫはハイからローへの遷移を有する。この信号は遅延回路１２８を通じて外部クロック信号ＸＣＬＫの１／４周期だけ遅延される。クロックマスキング回路１２９はそのように遅延された信号ＭＡＳＫ＿ＤＬＹがロジックハイレベルからロジックローレベルに遷移する時に、内部クロック信号ＣＬＫ＿ＩＮを生成することを中止する。すなわち、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹがローに活性化される時に、外部クロック信号ＸＣＬＫは内部クロック信号ＣＬＫ＿ＩＮとして出力されない。
【００４６】
続いて、カウンタ１２１の出力値ＣＮＴ［ｉ：０］が比較器１２３の基準値Ａ［ｉ：０］に到達し、所定の時間が経過した後に、図１４に示したように、カウンタ２１の出力値ＣＮＴ［ｉ：０］は比較器１２２の基準値Ｂ［ｉ：０］に到達する。比較器１２２の出力信号（すなわち、内部リセット信号ＲＳＴ＿ＩＮはカウンタ１２１の出力値ＣＮＴ［ｉ：０］が比較器１２２の基準値Ｂ［ｉ：０］に到達したクロックサイクルの次のクロックサイクルで非活性化される。カウンタ１２１が続いてカウント動作を実行してそれの出力値ＣＮＴ［ｉ：０］が比較器１２４Ｃ［ｉ：０］の基準値Ｃ［ｉ：０］に到達する時に、比較器１２４の出力信号ＣＯＭＰ２はクロック信号ＸＣＬＫＢのローからハイへの遷移に同期されてロジックローレベルからロジックハイレベルに遷移する。
【００４７】
比較器１２４の出力信号ＣＯＭＰ２がロジックハイレベルに遷移することによって、ＯＲゲート１２７から出力されるクロック遮断信号ＭＡＳＫはロジックローレベルからロジックハイレベルに遷移する。この信号は遅延回路１２７を通じて外部クロック信号ＸＣＬＫの１／４周期だけ遅延される。クロックマスキング回路１２９は、遅延されたクロック遮断信号ＭＡＳＫ＿ＤＬＹに応答して、内部クロック信号ＣＬＫ＿ＩＮの生成を再開する。すなわち、外部クロック信号ＸＣＬＫが、内部クロック信号ＣＬＫ＿ＩＮとして出力される。
【００４８】
図１４に示したように、外部リセット信号ＸＲＳＴが非活性化された後に、内部リセット信号ＲＳＴ＿ＩＮの非活性化時点と内部クロック信号ＣＬＫ＿ＩＮのアクティブエッジ間には、各々ｔ１及びｔ２時間だけタイミングマージンが確保される。ｔ１時間は内部リセット信号ＲＳＴ＿ＩＮの除去時間ｔＲＭより十分に大きく、ｔ２時間は内部リセット信号ＲＳＴ＿ＩＮの除去時間ｔＲＣより十分に大きい。したがって、半導体装置１００内に散在しているフリップフロップ各々に印加される、本発明の再生成回路１２０から出力される、内部クロック信号ＣＬＫ＿ＩＮと内部リセット信号ＲＳＴ＿ＩＮのタイミング問題は、根本的に解決されることができる。外部クロック信号ＸＣＬＫの周期が短くても、比較器の基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］を可変させることによって、そのようなタイミング問題を根本的に防止することができる。
【００４９】
先の説明によると、クロック遮断信号ＭＡＳＫが遅延回路１２８を通じて外部クロック信号ＸＣＬＫの１／４周期だけ遅延される。クロック遮断信号ＭＡＳＫを遅延させる理由は、図１５に示したように、遅延なしに外部クロック信号ＸＣＬＫを遮断する場合に、内部クロック信号ＣＬＫ＿ＩＮに間違ったまたはシュード（ｐｓｅｕｄｏ）信号（すなわち、グリッチ）が発生することができるためである。半導体装置１００内のフリップフロップは、多様なタイミング問題を惹起するそのような信号、すなわちグリッチを内部クロック信号として認識することができる。
【００５０】
比較器１２２、１２３、１２４には、多様な方式を通じて、基準値Ｂ［ｉ：０］、Ａ［ｉ：０］、Ｃ［ｉ：０］が提供されることができる。例えば、図７に示したように、基準値Ｂ［ｉ：０］、Ａ［ｉ：０］、Ｃ［ｉ：０］が、外部から直接比較器１２２、１２３、１２４に提供されることができる。また、本発明の他の実施の形態による半導体装置を示す図１６に示したように、基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］を貯蔵するためのレジスタ１６０が、半導体装置２００内に追加的に具備されることができる。図１６に示した半導体装置のリセット及びクロック再生成回路１２０は、図６に示したことと実質的に同一であるので、それに対する説明は省略する。レジスタ１６０は、基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］を全部貯蔵することができる。または、レジスタ１６０には、基準値Ａ［ｉ：０］、Ｂ［ｉ：０］、Ｃ［ｉ：０］のうち一つのみが貯蔵されることができる。この場合に、貯蔵された基準値を利用して残りの基準値が作られることが可能であろう。このような方式以外にも他の方式が利用されることができることは、この分野の通常の知識を持つ者には自明である。
【００５１】
図１７は本発明によるリセット及びクロック再生成方式を利用した高速デジタルシステムを示すブロック図である。
【００５２】
図１７を参照すると、本発明による高速デジタルシステム３００は、データバス３０１に連結された複数個の機能ブロック３１０、３２０、３３０、３４０、３５０、リセット及びクロック再生成ブロック３６０、内部リセット信号ＲＳＴ＿ＩＮを伝達するための信号ライン３０２、そして内部クロック信号ＣＬＫ＿ＩＮを伝達するための信号ライン３０３を含む。各機能ブロックには、図示しないが、複数のメモリ素子、すなわちフリップフロップが含まれる。各機能ブロックのフリップフロップは、信号ライン３０２、３０３を通じて伝達される内部リセット及びクロック信号ＲＳＴ＿ＩＮ、ＣＬＫ＿ＩＮに応答して動作する。内部リセット及びクロック信号ＲＳＴ＿ＩＮ、ＣＬＫ＿ＩＮは、リセット及びクロック再生成ブロック３６０で生成され、リセット及びクロック再生成ブロック３６０は図７に示したものと同一に構成されるので、それに対する説明はここで省略する。
【００５３】
この実施の形態において、レジスタ１６０を含むリセット及びクロック再生成ブロックが使用されることができる。または、図１６に示したようにリセット及びクロック再生成ブロックの外部にレジスタが配置されることができる。
【００５４】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００５５】
【図１】一般的なフリップフロップ回路を示すロジック図。
【図２】図１に示したフリップフロップに使用されるリセット信号とクロック信号間の回復時間を説明するためのタイミング図。
【図３】図１に示したフリップフロップに使用されるリセット信号とクロック信号間の除去時間を説明するためのタイミング図。
【図４】一般的な半導体装置を概略的に示すブロック図。
【図５】図４に使用される信号間の遅延関係を示すタイミング図。
【図６】本発明による半導体装置を示すブロック図。
【図７】本発明の望ましい実施の形態による図６のリセット及びクロック再生成回路を示すブロック図。
【図８】図７に示した比較器の望ましい実施の形態を示す回路図。
【図９】図７に示した比較器の望ましい実施の形態を示す回路図。
【図１０】図７に示した比較器の望ましい実施の形態を示す回路図。
【図１１】図７に示した遅延回路の望ましい実施の形態を示す回路図。
【図１２】図７に示したクロックマスキング回路の望ましい実施の形態を示す回路図。
【図１３】本発明による半導体装置のリセット及びクロック再生成回路の動作を説明するための流れ図。
【図１４】本発明による半導体装置のリセット及びクロック再生成回路の動作を説明するためのタイミング図。
【図１５】図７の遅延回路が使用されない時に、内部クロック信号にグリッチが生じることを説明するためのタイミング図。
【図１６】本発明の他の実施の形態による半導体装置を示すブロック図。
【図１７】本発明のまた他の実施の形態による高速デジタルシステムを示すブロック図。
【符号の説明】
【００５６】
１００，２００    半導体装置
１２０，１６０，３６０    リセット及びクロック再生成回路
１２１    カウンタ
１２２，１２３，１２４    比較器
１２８    遅延回路
１２９    クロックマスキング回路
【図１】
2004199661.tif 000004
【図２】
2004199661.tif 000005
【図３】
2004199661.tif 000006
【図４】
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【図５】
2004199661.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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