(57)【要約】      （修正有）【課題】選択トランジスタを有するＥＥＰＲＯＭ及びその製造方法を提供する。【解決手段】この素子は、半導体基板上に互いに離隔されて配置されたセルゲートパターンＷＬｎ及び選択ゲートパターンＧＳＬ，ＳＳＬを有する。セルゲートパターンＷＬｎは半導体基板上に順次に積層されたトンネル酸化膜５８ａ、浮遊ゲート６０ｆ、第１ゲート層間誘電膜６２ａ，６４ａ及び制御ゲート電極６８ａで構成され、選択ゲートパターンＧＳＬ，ＳＳＬは前記半導体基板上に順次に積層されたゲート酸化膜５８ｂ、下部ゲートパターン６０ｂ、第２ゲート層間誘電膜６２ｂ，６４ｂ及び上部ゲートパターン６８ｂで構成される。第２ゲート層間誘電膜６２ｂ，６４ｂの幅は前記選択ゲートパターンＧＳＬ，ＳＳＬの幅より狭く、選択ゲートパターンの一側壁から中心を向いて側方に延長されて上部ゲートパターン６８ｂ及び下部ゲートパターン６０ｂの間の一部分に介在される。【選択図】図７（Ｂ）
2004274062.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に互いに離隔されて配置されたメモリゲートパターン及び選択ゲートパターンを含み、
前記メモリゲートパータンは前記半導体基板上に順次に積層されたトンネル酸化膜、浮遊ゲート、第１ゲート層間誘電膜及び制御ゲート電極を含み、
前記選択ゲートパターンは前記半導体基板上に順次に積層されたゲート酸化膜、下部ゲートパターン、第２ゲート層間誘電膜及び上部ゲートパターンを含み、
前記第２ゲート層間誘電膜の幅は前記選択ゲートパターンの幅より狭く、前記選択ゲートパターンの一側壁から中心を向いて側方に延長されて前記上部ゲートパターン及び前記下部ゲートパターンの間の一部分に介在されることを特徴とする不揮発性記憶素子。
【請求項２】
前記メモリゲートパターン及び前記選択ゲートパターンは各々前記第１ゲート層間誘電膜及び前記第２ゲート層間誘電膜上に形成されたマスク導電膜をさらに含むことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記上部ゲートパターン及び前記下部ゲートパターンは電気的に接続されることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
半導体基板上に配置されて複数個の平行な活性領域を画定する素子分離膜と、
前記活性領域の。0上部を互いに平行に横切り、各々順次に積層された下部ゲートパターン、第２ゲート層間誘電膜及び上部ゲートパターンを含む一対の選択ラインと、
前記一対の選択ラインの間に配置されて前記活性領域の上部を互いに平行に横切り、各々順次に積層された浮遊ゲートパターン、第１ゲート層間誘電膜及び制御ゲート電極を含む複数本のワードラインとを含み、
前記第２ゲート層間誘電膜は前記各選択ラインの幅より狭く、前記選択ラインの一側壁から中心を向いて側方に延長されて、前記上部ゲートパターン及び前記下部ゲートパターンの間の一部分に介在されることを特徴とする不揮発性記憶素子。
【請求項５】
前記浮遊ゲートパターンは前記ワードラインの下部の前記各活性領域上に形成され、
前記下部ゲートパターンは前記上部ゲートパターンの下部に配置され、前記活性領域の上部を横切ることを特徴とする請求項４に記載の不揮発性記憶素子。
【請求項６】
前記第２ゲート層間誘電膜は、
前記活性領域の上部を横切ることを特徴とする請求項４に記載の不揮発性記憶素子。
【請求項７】
前記第１ゲート層間誘電膜と前記制御ゲート電極との間、および前記第２ゲート層間誘電膜と前記上部ゲートパターンとの間に各々介在されたマスク導電膜をさらに含むことを特徴とする請求項４に記載の不揮発性記憶素子。
【請求項８】
前記第１ゲート層間誘電膜及び前記第２ゲート層間誘電膜は各々シリコン酸化膜より高い誘電常数を有する少なくとも一層の誘電膜を含むことを特徴とする請求項４に記載の不揮発性記憶素子。
【請求項９】
前記素子分離膜により画定された第２活性領域と、
前記第２活性領域の上部を横切る周辺回路ゲートパターンとをさらに含み、
前記周辺回路ゲートパターンは、
順次に積層されて電気的に互いに接続された下部導電膜パターン及び上部導電膜パターンを含むことを特徴とする請求項４に記載の不揮発性記憶素子。
【請求項１０】
半導体基板に素子分離膜を形成して複数個の平行な活性領域を画定する段階と、
前記活性領域上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンが形成された基板上にコンフォーマルなゲート層間誘電膜を形成する段階と、
前記ゲート層間誘電膜をパターニングして前記活性領域の上部を横切るオープニングを形成する段階と、
前記オープニングが形成された基板の全面に第２導電膜を形成する段階と、
前記第２導電膜、前記ゲート層間誘電膜及び前記第１導電膜パターンを順次にパターニングして、前記活性領域の上部を横切るワードラインと、前記オープニングに一部重畳して前記オープニングと平行に前記活性領域の上部を横切る選択ラインを形成する段階とを含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項１１】
前記ゲート層間誘電膜上にマスク導電膜をコンフォーマルに形成する段階をさらに含み、前記オープニングは前記マスク導電膜及び前記ゲート層間誘電膜を順次にパターニングして形成することを特徴とする請求項１０に記載の不揮発性記憶素子の製造方法。
【請求項１２】
前記ワードライン及び前記選択ラインを形成する段階は、
前記ゲート層間誘電膜をエッチング阻止膜として使用して前記第２導電膜及び前記オープニングに露出した前記第１導電膜パターンをパターニングして、前記活性領域の上部を横切る制御ゲート電極と、この制御ゲート電極と隣接して前記活性領域の上部を横切る上部ゲートパターンを形成する段階と、
前記ゲート層間誘電膜及び前記第１導電膜をパターニングして前記制御ゲート電極及び前記上部ゲートパターンの下部に各々整列された浮遊ゲート及び下部ゲートパターンを形成する段階とを含むことを特徴とする請求項１０に記載の不揮発性記憶素子の製造方法。
【請求項１３】
セル領域及び周辺領域が定義された半導体基板に素子分離膜を形成して、前記セル領域に複数個の平行な第１活性領域を画定し、前記周辺領域に第２活性領域を画定する段階と、
前記半導体基板上に第１導電膜を形成する段階と、
前記セル領域の前記第１導電膜をパターニングして前記第１活性領域上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンが形成された基板上にコンフォーマルなゲート層間誘電膜を形成する段階と、
前記ゲート層間誘電膜をパターニングして前記第１活性領域の上部を横切るオープニングを形成すると同時に前記周辺領域の第１導電膜を露出させる段階と、
前記オープニングが形成された基板の全面に第２導電膜を形成する段階と、
前記第２導電膜、前記ゲート層間誘電膜、前記第１導電膜パターン及び前記周辺領域の前記第１導電膜を順次にパターニングして、前記第１活性領域の上部を横切るワードラインと、前記オープニングに一部重畳して前記オープニングと平行に前記第１活性領域の上部を横切る選択ラインと、前記第２活性領域の上部を横切る周辺回路ゲートパターンを形成する段階とを含むことを特徴とする不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶素子及びその製造方法に関するものであり、さらに具体的には、選択トランジスタを有するＥＥＰＲＯＭ及びその製造方法に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭはデータを電気的に記憶及び消去する記憶素子であり、代表的には、フラッシュ記憶素子及びＦＬＯＴＯＸ記憶素子がある。ＦＬＯＴＯＸ記憶素子は二つのトランジスタ、すなわち、メモリトランジスタ及び選択トランジスタで構成された記憶セルを有する。これに比べてフラッシュ記憶素子は一つのトランジスタが記憶セルを構成する。フラッシュ記憶素子セルアレイは記憶セルの配置形態に従って、ＮＡＮＤ型セルアレイ及びＮＯＲ型セルアレイに区分される。ＮＡＮＤ型セルアレイはセルアレイ領域に、複数個の記憶セルが直列に連結されたセル領域が平行に配置される。ＮＡＮＤ型セルアレイのセル列はその両端部にＦＬＯＴＯＸ記憶素子と類似して選択トランジスタを含んでいる。しかし、ＦＬＯＴＯＸ記憶素子の選択トランジスタが記憶セルを選択するのに比べて、ＮＡＮＤ型フラッシュ記憶素子の選択トランジスタはセル列を選択する。
【０００３】
図１は通常のＮＡＮＤ型フラッシュ記憶素子のセルアレイの一部分を示す平面図である。
【０００４】
図１を参照すると、通常のＮＡＮＤ型フラッシュ記憶素子は半導体基板に複数個の平行な活性領域４を限定する素子分離膜２が配置され、前記活性領域４の上部を横切って列選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）ＳＳＬ、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＧＳＬ及び複数本のワードラインＷＬが配置される。前記列選択ラインＳＳＬと前記接地選択ラインＧＳＬ及びこれらの間に配置された複数本のワードラインＷＬは記憶セル単位であるブロックを構成する。ＮＡＮＤ型セルアレイは対称的に繰り返されて配置された複数個の記憶セル単位で構成される。隣接して配置された接地選択ラインＧＳＬの間に活性領域４を電気的に連結する共通ソースラインＣＳＬが配置され、隣接して配置された列選択ラインＳＳＬの間の各活性領域４にはビットラインプラグ４４が配置される。
【０００５】
前記ワードラインＷＬは前記活性領域４の上部を横切る制御ゲート電極４９と各活性領域４上に形成された浮遊ゲート３２を含み、前記接地選択ラインＧＳＬ及び前記列選択ラインＳＳＬは順次に積層された下部ゲートパターン２４及び上部ゲートパターン３０を含む。前記ワードラインＷＬは前記制御ゲート電極４９と前記浮遊ゲート３２を電気的に絶縁させるゲート層間誘電膜を含む。これに対して、前記上部ゲートパターン３０及び前記下部ゲートパターン２４は電気的に接続されなければならない。上部ゲートパターン３０及び下部ゲートパターンを電気的に連結する方法は特許文献１及び特許文献２に記述されている。
【０００６】
図２及び図３は図１のＡ−Ａ線に沿って切断した従来のＥＥＰＲＯＭの製造方法を説明するための工程断面図である。
【０００７】
図２を参照すると、半導体基板１０に活性領域４を限定する素子分離膜２を形成し、前記半導体基板１０上にゲート絶縁膜１２、第１導電膜を形成し、前記第１導電膜をパターニングして第１導電膜パターン１４を形成する。この第１導電膜パターン１４が形成された基板上にゲート層間誘電膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）１６及びマスク導電膜１８を順次に形成する。このマスク導電膜１８及びゲート層間誘電膜１６を順次にパターニングして前記第１導電膜パターン１４が露出したオープニング２０を形成する。図示しないが、前記オープニング２０は前記活性領域４の上部を横切る。前記オープニング２０は選択ラインが形成される領域Ｓの中央に位置するように形成することが望ましい。
【０００８】
図３を参照すると、前記オープニング２０が形成された前記マスク導電膜１８上に第２導電膜を形成し、この第２導電膜、前記マスク導電膜１８、前記ゲート層間誘電膜１６及び前記第１導電膜パターン１４を順次にパターニングしてワードラインＷＬ及び選択ラインＳＬを形成する。前記ワードラインＷＬは順次に積層された浮遊ゲート３４、第１ゲート層間誘電膜３６、第１マスク導電膜３８及び制御ゲート電極４０を含み、前記選択ラインＳＬは下部ゲートパターン２４、第２ゲート層間誘電膜２６、第２マスク導電膜２８、及び上部ゲートパターン３０を含む。前記浮遊ゲート３４及び前記制御ゲート電極４０は電気的に絶縁されるが、前記下部ゲートパターン２４及び前記上部ゲートパターン３０は前記オープニング２０を通じて電気的に互いに連結される。このオープニング２０の幅は例えば、前記選択ラインの幅Ｌの１／２で形成することができる。この場合に、前記オープニング２０と前記選択ラインＳＬの誤整列許容度はＬ／４になる。
【０００９】
図４乃至図６は従来の問題点を説明するための工程断面図である。
【００１０】
図４を参照すると、前記オープニング２０が誤整列されるか、前記選択ラインＳＬが誤整列されれば、前記オープニング２０の一部分４６は前記選択ライン領域Ｓを外れる。
【００１１】
図５を参照すると、前記第２導電膜を形成する。前記ゲート層間誘電膜１６をエッチング阻止膜として使用して、前記第２導電膜及び前記マスク導電膜をパターニングして制御ゲート電極４０、上部ゲートパターン３０、及び第１、第２マスク導電膜３８、２８を形成する。この時に、前記選択ライン領域Ｓを外れたオープニング領域４６の前記第１導電膜パターン１４が除去されて前記ゲート絶縁膜１２が露出する。
【００１２】
図６を参照すると、前記ゲート層間誘電膜１６及び前記第１導電膜パターン１４をパターニングして浮遊ゲート３４、下部ゲートパターン２４及び第１、第２ゲート層間誘電膜３６、２６を形成する。この時に、前記オープニング領域２０の半導体基板１０がエッチング損傷されるか、さらに激しい場合は、前記選択ラインＳＬに隣接した溝（ｎｏｔｃｈ）４８が形成されることがある。
【特許文献１】米国特許４，７８０，４３１号
【特許文献２】米国特許６，２２１，７１７号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の課題は、選択ラインの上部導電層及び下部導電層がオープニングを通じて電気的に連結されることによって、集積度が高いＥＥＰＲＯＭ及びその製造方法を提供することにある。
【００１４】
本発明の他の課題は、前記オープニングと選択ライン間の誤整列許容度が高いＥＥＰＲＯＭ及びその製造方法を提供することにある。
【００１５】
本発明のさらに他の課題は、記憶セルと周辺回路トランジスタを集積する方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述の課題を達成するために本発明は、選択トランジスタを有するＥＥＰＲＯＭを提供する。この素子は、半導体基板上に互いに離隔されて配置されたメモリゲートパターン及び選択ゲートパターンを含む。前記メモリゲートパターンは前記半導体基板上に順次に積層されたトンネル酸化膜、浮遊ゲート、第１ゲート層間誘電膜及び制御ゲート電極を含み、前記選択ゲートパターンは前記半導体基板上に順次に積層されたゲート酸化膜、下部ゲートパターン、第２ゲート層間誘電膜及び上部ゲートパターンを含む。前記第２ゲート層間誘電膜の幅は前記選択ゲートパターンの幅より狭く、前記選択ゲートパターンの一側壁から中心を向いて側方に延長されて前記上部ゲートパターン及び前記下部ゲートパターンの間の一部分に介在される。
【００１７】
本発明はＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルアレイに適用することができる。
【００１８】
本発明によるＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルアレイは半導体基板に配置されて、複数個の平行な活性領域を画定する素子分離膜を含む。一対の選択ラインが前記活性領域の上部を互いに平行に横切る。前記選択ラインは各々順次に積層された下部ゲートパターン、第２ゲート層間誘電膜及び上部ゲートパターンを含む。前記選択ラインの間に複数本のワードラインが平行に配置される。このワードラインは前記活性領域の上部を横切り、各々順次に積層された浮遊ゲートパターン、第１ゲート層間誘電膜及び制御ゲート電極を含む。前記第２ゲート層間誘電膜は前記各選択ラインの幅より狭く、前記選択ラインの一側壁から中心を向いて側方に延長されて前記上部ゲートパターン及び前記下部ゲートパターンの間の一部分に介在される。前記メモリゲートパターンはＮＡＮＤ型フラッシュ記憶素子のワードラインに該当し、前記選択ゲートパターンはＮＡＮＤ型フラッシュ記憶素子の選択ラインに該当する。
【００１９】
上述の課題を達成するために本発明は、ＥＥＰＲＯＭの製造方法を提供する。この方法は、半導体基板に素子分離膜を形成して複数個の平行な活性領域を画定し、この活性領域上に第１導電膜パターンを形成することを含む。前記第１導電膜パターンが形成された基板上にコンフォーマルなゲート層間誘電膜を形成する。前記ゲート層間誘電膜をパターニングして前記活性領域の上部を横切るオープニングを形成する。前記オープニングが形成された基板の全面に第２導電膜を形成する。前記第２導電膜、前記ゲート層間誘電膜及び前記第１導電膜パターンを順次にパターニングして、前記活性領域の上部を横切るワードラインと、前記オープニングに一部重畳して、前記オープニングと平行に前記活性領域の上部を横切る選択ラインを形成する。
【発明の効果】
【００２０】
本発明によると、選択ラインに含まれたゲート層間誘電膜の一部を除去することによって、下部ゲートパターン及び上部ゲートパターンを電気的に連結することができる。両側端部が隣り合う二つの選択ラインに各々重畳する領域のゲート層間誘電膜を除去することによって、前記ゲート層間誘電膜の幅は前記選択ラインの幅より狭く、前記ゲート層間誘電膜の一側壁は前記選択ラインの一側壁に整列するように形成される。
【００２１】
上部ゲートパターンと下部ゲートパターンの接触幅が選択ラインの１／２である時に、従来の技術によると、図３に示したように、誤整列許容度はＬ／４であるが、本発明によると、図１２（Ｂ）に示したように、誤整列許容度はＬ／２である。したがって、本発明によると、上部ゲートパターン及び下部ゲートパターンの間に同一の接触面積を有する時に、誤整列許容度を高めることができる。もし製造工程がＬ／４の整列誤差を有したら、本発明による場合、上部ゲートパターンと下部ゲートパターンの接触面積を増加させて選択ラインの信号伝送速度を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化することもできる。むしろ、ここで紹介される実施の形態は開示される内容を徹底させ、かつ完全になるように、そして当業者に本発明の思想が十分に伝達されるために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張されている。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層、または基板上に直接形成されることもあるし、またはそれらの間に第３の層が介在される場合もある。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００２３】
図７（Ａ）は本発明の望ましい実施の形態によるＥＥＰＲＯＭを説明するためのＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルアレイを示す平面図である。
【００２４】
図７（Ｂ）は図７（Ａ）のＩ−Ｉ線に沿って切断した断面図である。
【００２５】
図７（Ｃ）は本発明の望ましい実施の形態によるＥＥＰＲＯＭを説明するための周辺回路トランジスタを示す平面図である。図７（Ｄ）は図７（Ｃ）のII−II線断面図である。
【００２６】
図７（Ａ）及び図７（Ｂ）を参照すると、このＥＥＰＲＯＭセルアレイは、半導体基板５０に複数個の平行な第１活性領域５４を限定する素子分離膜５２を含む。接地選択ラインＧＳＬ及び列選択ラインＳＳＬが前記第１活性領域５４の上部を横切る。前記接地選択ラインＧＳＬ及び前記列選択ラインＳＳＬの間に複数本の平行なワードラインＷＬが配置されて、前記第１活性領域５４の上部を横切る。前記接地選択ラインＧＳＬと前記列選択ラインＳＳＬ及びこれらの間の前記ワードラインＷＬは記憶セル単位を構成し、セルアレイは複数個の記憶セル単位を含む。隣接した記憶セル単位は互いに対称的に配置される。隣り合う接地選択ラインＧＳＬの間には共通ソースラインＣＳＬが配置され、隣り合う列選択ラインＳＳＬの間の第１活性領域５４の各々にビットラインプラグ７８が接続される。前記共通ソースラインＣＳＬは前記ワードラインＷＬ及び前記選択ラインＳＳＬと平行に配置されて前記第１活性領域５４の上部を横切り、前記第１活性領域５４を電気的に連結する。
【００２７】
前記ワードラインＷＬは前記第１活性領域５４の上部を横切る制御ゲート電極６８ａ及び各々の第１活性領域５４と前記制御ゲート電極６８ａとの間に介在された浮遊ゲート６０ｆを含む。この浮遊ゲート６０ｆと前記制御ゲート電極６８ａとの間には第１ゲート層間誘電膜６２ａが介在されて、前記浮遊ゲート６０ｆと前記制御ゲート電極６８ａとが電気的に絶縁される。前記第１ゲート層間誘電膜６２ａは前記制御ゲート電極６８ａに整列されて前記第１活性領域５４の上部を横切る。
【００２８】
前記接地選択ラインＧＳＬ及び前記列選択ラインＳＳＬは各々下部ゲートパターン６０ｂ及び上部ゲートパターン６８ｂを含む。これら下部ゲートパターン６０ｂ及び上部ゲートパターン６８ｂは前記第１活性領域５４の上部を横切る。前記下部ゲートパターン６０ｂ及び前記上部ゲートパターン６８ｂの間には第２ゲート層間誘電膜６２ｂが介在される。この第２ゲート層間誘電膜６２ｂは前記各選択ラインの一側壁から選択ラインの中央に向いて延長されている。この第２ゲート層間誘電膜６２ｂの幅は、これを含む各選択ラインの幅より狭く、したがって前記下部ゲートパターン６０ｂ及び前記上部ゲートパターン６８ｂは電気的に互いに接続されることができる。
【００２９】
前記制御ゲート電極６８ａ上に第１ハードマスクパターン７０ａがさらに形成されるようにすることができ、前記上部ゲートパターン６８ｂ上に第２ハードマスクパターン７０ｂがさらに形成されるようにすることができる。また、前記第１ゲート層間誘電膜６２ａ上に第１マスク導電膜６４ａがさらに形成されるようにすることもでき、前記第２ゲート層間誘電膜６２ｂ上に第２マスク導電膜６４ｂがさらに形成されるようにすることもできる。
【００３０】
前記共通ソースラインＣＳＬ及び前記ビットラインプラグ７８は前記ワードラインＷＬ、前記接地選択ラインＧＳＬ及び前記列選択ラインＳＳＬが配置された半導体基板５０の全面を覆う層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）７４内に形成されるようにすることもできる。
【００３１】
前記浮遊ゲート６０ｆと前記第１活性領域５４との間にトンネル酸化膜５８ａが介在され、前記下部ゲートパターン６０ｂと前記第１活性領域５４との間にゲート酸化膜５８ｂが介在される。
【００３２】
図７（Ｃ）及び図７（Ｄ）を参照すると、このＥＥＰＲＯＭの周辺回路領域は、素子分離膜５２が形成されて第２活性領域５６を画定する。便宜上、周辺回路領域は周辺回路トランジスタのみを図示する。前記活性領域５６の上部を横切って周辺回路ゲート電極８０ｃが配置される。この周辺回路ゲート電極８０ｃは順次に積層された下部導電膜パターン６０ｃ及び上部導電膜パターン６８ｃを含む。前記上部導電膜パターン６８ｃ上にハードマスクパターン７０ｃがさらに形成される。前記下部導電膜パターン６０ｃは前記浮遊ゲート６０ｆ及び前記下部ゲートパターン６０ｂと同一層であり、前記上部導電膜パターン６８ｃは前記制御ゲート電極６８ａ及び前記上部ゲートパターン６８ｂと同一層である。また、前記ハードマスクパターン７０ｃは前記第１ハードマスクパターン７０ａ及び前記第２ハードマスクパターン７０ｂと同一層である。前記下部導電膜パターン６０ｃと前記第２活性領域５６との間にゲート絶縁膜５８が介在される。前記層間絶縁膜７４はこの周辺回路領域にも形成される。前記層間絶縁膜７４内の前記第２活性領域５６に接続されたプラグ電極８４が前記周辺回路ゲート電極８０ｃの両側に配置され、前記周辺回路ゲート電極８０ｃ上にもゲートプラグ８２が接続される。
【００３３】
図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）及び図１２（Ａ）は本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するためにセルアレイの一部分を示す平面図である。
【００３４】
図８（Ｂ）、図９（Ｂ）、図１０（Ｂ）、図１１（Ｂ）及び図１２（Ｂ）は各々図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）及び図１２（Ａ）のIV−IV線に沿って切断した断面図である。
【００３５】
図８（Ｃ）、図９（Ｃ）、図１０（Ｃ）、図１１（Ｃ）及び図１２（Ｃ）は本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するために周辺回路トランジスタを示す平面図である。
【００３６】
図８（Ｄ）、図９（Ｄ）、図１０（Ｄ）、図１１（Ｄ）及び図１２（Ｄ）は各々図８（Ｃ）、図９（Ｃ）、図１０（Ｃ）、図１１（Ｃ）及び図１２（Ｃ）のＶ−Ｖ線に沿って切断した断面図である。
【００３７】
図８（Ａ）、図８（Ｂ）、図８（Ｃ）及び図８（Ｄ）を参照すると、半導体基板５０に素子分離膜５２を形成してセルアレイ領域に複数個の平行な第１活性領域５４を画定する。周辺回路領域には第２活性領域５６が画定される。前記第１活性領域５４と前記第２活性領域５６上に各々ゲート絶縁膜５８を形成し、前記半導体基板の全面に第１導電膜６０を形成する。この第１導電膜６０をパターニングして前記第１活性領域５４の上部に第１導電膜パターン６０ａを形成する。この第１導電膜パターン６０ａは前記第１活性領域５４と平行な部分と、前記第１活性領域５４と交差する部分を有する。前記第１活性領域５４と交差する部分は列選択ライン及び接地選択ラインが形成される選択ライン領域ＳＬを含む領域に形成される。前記周辺回路領域の前記第１導電膜６０はそのまま維持する。
【００３８】
前記第１導電膜パターン６０ａが形成された半導体基板上にゲート層間誘電膜６２をコンフォーマルに形成する。このゲート層間誘電膜６２上にマスク導電膜６４をさらに形成することもできる。前記ゲート層間誘電膜６２はシリコン酸化膜より高い誘電常数を有する物質であり、例えば、ＯＮＯ膜または金属酸化膜で形成することができる。前記マスク導電膜６４は前記ゲート層間誘電膜６２を保護するための膜であり、ポリシリコン膜を使用して１００Å乃至２００Åの厚さで形成することが望ましい。
【００３９】
図９（Ａ）、図９（Ｂ）、図９（Ｃ）及び図９（Ｄ）を参照すると、前記マスク導電膜６４及び前記ゲート層間誘電膜６２をパターニングして前記第１活性領域５４の上部を横切るオープニング６６を形成する。このオープニング６６は隣り合う一対の選択ライン領域ＳＬに重畳するように形成する。例えば、前記オープニング６６の両側の端部は隣り合う選択ライン領域ＳＬの中央に各々位置するように形成することが望ましい。この時に、前記周辺回路領域の前記マスク導電膜６４及び前記ゲート層間誘電膜６２も除去して前記第１導電膜６０を露出させる。
【００４０】
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）及び図１０（Ｄ）を参照すると、前記半導体基板５０の全面に第２導電膜６８を形成する。この第２導電膜６８はポリシリコン膜で形成することができ、そのポリシリコン膜上に低抵抗の金属シリサイド膜をさらに含むことができる。また、前記第２導電膜６８上にハードマスク膜７０をさらに形成することもできる。
【００４１】
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）及び図１１（Ｄ）を参照すると、前記半導体基板上に周辺回路ゲート電極、ワードライン及び選択ラインを定義するフォトレジストパターンを形成し、このフォトレジストパターンをエッチングマスクとして使用して、前記ハードマスク膜７０、前記第２導電膜６８、前記マスク導電膜６４及び前記セル領域の前記第１導電膜パターン６０ａと前記周辺回路領域の前記第１導電膜６０を順次にパターニングする。その結果、前記第１活性領域５４の上部を横切る上部ゲートパターン６８ｂと複数個の平行な制御ゲート電極６８ａが形成され、前記第２活性領域５６の上部を横切る上部導電膜パターン６８ｃが形成される。この時に、ゲート層間誘電膜６２はエッチング阻止膜として使用される。したがって、前記ゲート層間誘電膜６２が除去された隣り合う上部ゲートパターン６８ｂの間の前記第１導電膜パターン６０ａが前記上部ゲートパターン６８ｂの側壁に整列されてエッチングされる。その結果、前記制御ゲート電極６８ａの下部には第１マスクパターン６４ｂが形成され、前記上部ゲートパターン６８ｂの下部には第２マスクパターン６４ｂが形成される。前記上部ゲートパターン６８ｂの一部分は前記第１導電膜パターン６０ａと接する。
【００４２】
本発明で、前記第１導電膜６０及び前記第１導電膜パターン６０ａがエッチングされる間、前記第１活性領域５４及び前記第２活性領域５６は前記ゲート絶縁膜５８により保護される。前記制御ゲート電極６８ａ及び前記上部ゲートパターン６８ｂ上に各々第１ハードマスクパターン７０ａ及び第２ハードマスクパターン７０ｂが形成される。
【００４３】
図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）及び図１２（Ｄ）を参照すると、前記周辺回路領域を覆い、前記セル領域に隣り合う前記上部ゲートパターン６８ｂの間のギャップ領域を覆うフォトレジストパターン７２を形成する。このフォトレジストパターン７２は前記上部ゲートパターン６８ｂの一部分も覆う。このフォトレジストパターン７２をエッチングマスクとして使用して、前記ゲート層間誘電膜６２、前記第１導電膜パターン６０ａをパターニングして前記制御ゲート電極６８ａに整列された第１ゲート層間誘電膜６２ａ及び浮遊ゲート６０ｆを形成し、前記上部ゲートパターン６８ｂに整列された第２ゲート層間誘電膜６２ｂ及び下部ゲートパターン６０ｂを形成する。ＮＡＮＤ型セルアレイのワードラインは前記浮遊ゲートパターン６０ｆ、前記第１ゲート層間誘電膜６２ａ及び前記制御ゲート電極６８ａを含む。また、接地選択ラインＧＳＬ及び列選択ラインＳＳＬは前記下部ゲートパターン６０ｂ、前記第２ゲート層間誘電膜６２ｂ及び前記上部ゲートパターン６８ｂを含む。
【００４４】
前記浮遊ゲートパターン６０ｆは各々の第１活性領域５４上に隔離されて形成され、前記第１ゲート層間誘電膜６２ａは前記制御ゲート電極６８ａに整列されて前記第１活性領域５４の上部を横切る。前記浮遊ゲートパターン６０ｆは前記素子分離膜５２上に延長された部分を有する。前記下部ゲートパターン６０ｂは前記上部ゲートパターン６８ｂに整列されて前記第１活性領域５４の上部を横切る。前記第２ゲート層間誘電膜６２ｂは前記第１活性領域５４の上部を横切る。しかし、前記第２ゲート層間誘電膜６２ｂの幅は前記上部ゲートパターン６８ｂの幅より狭い。例えば、前記オープニング６６の側端が選択ラインの中央に位置するようにデザインする場合、前記第２ゲート層間誘電膜６２ｂの幅は前記上部ゲートパターン６８ｂの幅の半分になる。前記第２ゲート層間誘電膜６２ｂは一側壁が前記上部ゲートパターン６８ｂの一側壁に整列され、前記上部ゲートパターン６８ｂの中心を向いて側方に延長される。
【００４５】
以上の実施の形態のように、本発明はＮＡＮＤ型フラッシュ記憶素子に適用することができる。それだけではなく、本発明はメモリトランジスタ及び選択トランジスタを有するＦＬＯＴＯＸ  ＥＥＰＲＯＭに適用することもできる。簡略に要約すると、本発明のワードラインはＦＬＯＴＯＸ  ＥＥＰＲＯＭのメモリトランジスタのゲート電極に該当し、本発明の選択ラインはＦＬＯＴＯＸ  ＥＥＰＲＯＭの選択トランジスタのゲートラインに該当する。
【図面の簡単な説明】
【００４６】
【図１】通常のＮＡＮＤ型フラッシュＥＥＰＲＯＭセルを示す平面図である。
【図２】図１のＡ−Ａ線に沿って切断した従来のＥＥＰＲＯＭの製造方法を説明するための工程断面図である。
【図３】図１のＡ−Ａ線に沿って切断した従来のＥＥＰＲＯＭの製造方法を説明するための工程断面図である。
【図４】従来のＥＥＰＲＯＭの問題点を説明するための工程断面図である。
【図５】従来のＥＥＰＲＯＭの問題点を説明するための工程断面図である。
【図６】従来のＥＥＰＲＯＭの問題点を説明するための工程断面図である。
【図７（Ａ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭを説明するためにＮＡＮＤ型フラッシュＥＥＰＲＯＭセルアレイの一部分を示す平面図である。
【図７（Ｂ）】図７（Ａ）のＩ−Ｉ線に沿って切断したＮＡＮＤ型フラッシュＥＥＰＲＯＭセルアレイの断面図である。
【図７（Ｃ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭを説明するために周辺回路トランジスタを示す平面図である。
【図７（Ｄ）】図７（Ｃ）のII−II線に沿って切断した周辺回路トランジスタの断面図である。
【図８（Ａ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するためにセルアレイの一部分を示す平面図である。
【図８（Ｂ）】図８（Ａ）のIV−IV線に沿って切断した断面図である。
【図８（Ｃ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するために周辺回路トランジスタを示す平面図である。
【図８（Ｄ）】図８（Ｃ）のＶ−Ｖ線に沿って切断した断面図である。
【図９（Ａ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するためにセルアレイの一部分を示す平面図である。
【図９（Ｂ）】図９（Ａ）のIV−IV線に沿って切断した断面図である。
【図９（Ｃ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するために周辺回路トランジスタを示す平面図である。
【図９（Ｄ）】図９（Ｃ）のＶ−Ｖ線に沿って切断した断面図である。
【図１０（Ａ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するためにセルアレイの一部分を示す平面図である。
【図１０（Ｂ）】図１０（Ａ）のIV−IV線に沿って切断した断面図である。
【図１０（Ｃ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するために周辺回路トランジスタを示す平面図である。
【図１０（Ｄ）】図ｌ０（Ｃ）のＶ−Ｖ線に沿って切断した断面図である。
【図１１（Ａ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するためにセルアレイの一部分を示す平面図である。
【図１１（Ｂ）】図１１（Ａ）のIV−IV線に沿って切断した断面図である。
【図１１（Ｃ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するために周辺回路トランジスタを示す平面図である。
【図１１（Ｄ）】図１１（Ｃ）のＶ−Ｖ線に沿って切断した断面図である。
【図１２（Ａ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するためにセルアレイの一部分を示す平面図である。
【図１２（Ｂ）】図１２（Ａ）のIV−IV線に沿って切断した断面図である。
【図１２（Ｃ）】本発明の望ましい実施の形態によるＥＥＰＲＯＭの製造方法を説明するために周辺回路トランジスタを示す平面図である。
【図１２（Ｄ）】図１２（Ｃ）のＶ−Ｖ線に沿って切断した断面図である。
【符号の説明】
【００４７】
５２    素子分離膜
５４    第１活性領域
ＧＳＬ    接地選択ライン
ＳＳＬ    列選択ライン
ＷＬ    ワードライン
ＣＳＬ    共通ソースライン
６０ａ    第１導電膜パターン
６０ｂ    下部ゲートパターン
６０ｆ    浮遊ゲート
６２ａ    第１ゲート層間誘電膜
６２ｂ    第２ゲート層間誘電膜
６８ａ    制御ゲート電極
６８ｂ    上部ゲートパターン
７０ａ    第１ハードマスクパターン
７０ｂ    第２ハードマスクパターン
７８    ビットラインプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７（Ａ）】
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【図７（Ｂ）】
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【図７（Ｃ）】
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【図７（Ｄ）】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図８（Ｃ）】
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【図８（Ｄ）】
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【図９（Ａ）】
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【図９（Ｂ）】
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【図９（Ｃ）】
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【図９（Ｄ）】
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【図１０（Ａ）】
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【図１０（Ｂ）】
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【図１０（Ｃ）】
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【図１０（Ｄ）】
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【図１１（Ａ）】
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【図１１（Ｂ）】
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【図１１（Ｃ）】
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【図１１（Ｄ）】
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【図１２（Ａ）】
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【図１２（Ｂ）】
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【図１２（Ｃ）】
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【図１２（Ｄ）】
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