(57)【要約】【課題】低抵抗で、動作バランスのとれたデュアルゲート構造を有する半導体装置を提供する。【解決手段】デュアルゲート構造を有する半導体装置は、半導体基板と、この半導体基板上に形成され第１のゲート電極と第１の導電型のチャネル拡散領域とを有する第１トランジスタと、半導体基板上に形成され第２のゲート電極と第２の導電型のチャネル拡散領域とを有するび第２トランジスタとを備え、第１または第２のゲート電極の少なくとも一方は、仕事関数調整メタルを含有する置換メタル材で構成され、前記仕事関数調整メタルを含有する置換メタル材は、対応するトランジスタが他方のトランジスタのしきい値電圧とほぼ対称なしきい値電圧で動作し得る仕事関数を有する。【選択図】        図４
2004165346.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と、第１の導電型のチャネル拡散領域を有する第１トランジスタと、
前記半導体基板上に形成され、第２のゲート電極と、第２の導電型のチャネル拡散領域を有する第２トランジスタと
を備え、前記第１または第２のゲート電極の少なくとも一方は、仕事関数調整メタルを含有する置換メタル材で構成され、前記仕事関数調整メタルを含有する置換メタル材は、対応するトランジスタのしきい値電圧が、他方のトランジスタのしきい値電圧とほぼ対称となるような仕事関数を有することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と、第１の導電型のチャネル拡散領域を有する第１トランジスタと、
前記半導体基板上に形成され、第２のゲート電極と、第２の導電型のチャネル拡散領域を有する第２導電型の第２トランジスタと、
を備え、前記第１または第２のゲート電極の一方のゲート電極が、置換メタル材または仕事関数調整メタルを含有する置換メタル材で構成され、他方のゲート電極はシリサイドで構成され、前記シリサイドは、対応するトランジスタのしきい値電圧が、前記一方のトランジスタのしきい値電圧とほぼ対称となるような仕事関数を有することを特徴とする半導体装置。
【請求項３】
半導体基板上に、第１の初期ゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、第２の初期ゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを形成する工程と、
熱処理により、前記第１または第２の初期ゲート電極の少なくとも一方を、仕事関数調整メタルを含有する置換メタル材と置換して、仕事関数調整メタル含有置換メタルゲート電極を形成する工程と
を含み、前記仕事関数調整メタルを含有する置換メタル材は、仕事関数調整メタル含有置換メタルゲート電極に対応するトランジスのしきい値電圧が他方のトランジスタのしきい値電圧とほぼ対称となるような仕事関数を有するように選択されることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、第１の初期ゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、第２の初期ゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを形成する工程と、
前記第１の初期ゲート電極の少なくとも一部と、前記第２の初期ゲート電極の少なくとも一部を、同時または個別に露出させる工程と、
前記第１の初期ゲート電極の露出箇所に第１のメタル層を形成する工程と、
前記第２の初期ゲート電極の露出箇所に、仕事関数調整メタルを含有するメタル層、または前記第１のメタル層と異なる第２のメタル層を形成する工程と、
熱処理を施すことにより、前記第１の初期ゲート電極を第１の置換メタルゲート電極に置換し、前記第２の初期ゲート電極を、対応する第２トランジスタのしきい値電圧が前記置換後の第１トランジスタのしきい値電圧とほぼ対称となるような仕事関数を有する第２の置換ゲート電極に置換する工程と
を含む半導体装置の製造方法。
【請求項５】
前記第１の初期ゲート電極と前記第２の初期ゲート電極は、同一の熱処理工程により、同時に前記第１の置換メタルゲート電極と、前記第２の置換ゲート電極に置換されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、とくに置換メタルゲートを用いたデュアルゲートトランジスタの構造と製造方法に関する。
【０００２】
【従来の技術】
大容量高速通信の発達、高機能携帯情報端末の普及に伴い、半導体デバイスの高集積化と高機能化が強く市場から望まれている。このような要望に答えるためには、半導体デバイス自体の機能の向上に加え、半導体デバイスを構成するトランジスタの性能向上が必要である。トランジスタの性能向上を図る一つの手段として、メタルゲートの採用があげられる。メタルゲートは、ゲートの寄生抵抗を大幅に低減し、ゲートの空乏化問題を回避できるという点から、トランジスタの高速化、高性能化に寄与できるものとして期待されている。
【０００３】
トランジスタに寄生する寄生抵抗を低減して高速動作を可能にするために、ゲート電極を抵抗の低い材料、とりわけ金属材料で形成することが本来的に望ましい。しかし、トランジスタの製造過程を考えると、ゲート電極の形成後に、ソース・ドレインに注入された不純物を活性化する９００℃以上の高温の熱処理が必要であり、ゲート電極を、抵抗は低いが融点が低い金属で形成することは困難とされていた。また、高融点金属や高融点金属シリサイドでゲート電極を構成しても、抵抗自体が高くなる、あるいはコンタクト抵抗が高くなるという高温熱処理による被害は避けられなかった。
【０００４】
この問題を解決するために、ゲート電極をあらかじめポリシリコン等の耐熱材料で形成しておき、高温熱処理の後にアルミニウム（Ａｌ）等の低抵抗メタルに置き換える技術が提案されている（たとえば、特許文献１〜６参照）。
【０００５】
このような金属置換の技術を用いると、金属電極に対する高温の熱処理が回避されるとともに、最終的にトランジスタのゲート電極を置換メタル材、たとえば抵抗の低いアルミニウム（Ａｌ）で形成することができる。
【０００６】
【特許文献１】
特開平１１−９７５３５号公報
【０００７】
【特許文献２】
特開平１０−３０８５１５号公報
【０００８】
【特許文献３】
特開平１１−２６１０６３号公報
【０００９】
【特許文献４】
特願平１１−１９２０１１号公報
【００１０】
【特許文献５】
特開２００１−２７４３７９号公報
【００１１】
【特許文献６】
特開平１０−３６８１４６号公報
【００１２】
【発明が解決しようとする課題】
ところで、近年の低消費電力化、高集積化に適したデバイスとして、ＣＭＯＳデバイスが有力な回路形式とされている。図１（ａ）は、従来から提案されている置換Ａｌゲート構造を、高性能トランジスタとしてのＣＭＯＳ１０００に適用した例を示す。図１（ｂ）は、図１（ａ）のａ−ａ’ラインあるいはｂ−ｂ’ラインに沿った断面図である。ＣＭＯＳ１０００は、Ｐ型のチャネルを形成するＰ型ＭＯＳＦＥＴ（以下、単にＰＭＯＳと称する）と、Ｎ型のチャネルを形成するＮ型ＭＯＳＦＥＴ（以下、単にＮＭＯＳと称する）とで構成され、それぞれがＡｌを材料とする置換メタルゲート１００３を有する。各ＭＯＳＦＥＴのソース・ドレイン領域１００４は、プラグ１００７を介して上部配線１００５に接続されている。
【００１３】
しかし、従来の置換Ａｌゲート構成をＣＭＯＳ１０００に適用するだけでは、近年のＣＭＯＳデバイスの主流であるデュアルゲート構造に対応することができない。近年の高性能半導体デバイスでは、ＰＭＯＳとＮＭＯＳの双方をサーフェース型トランジスタで構成している。サーフェース型トランジスタは、トランジスタの微細化（ゲート長の微細化に伴うショートチャネル効果など）に対して性能の劣化が少ないからである。したがって、メタルゲートへの置換を行う場合でも、サーフェース型のトランジスタであることが前提条件として望まれる。サーフェース型トランジスタでは、通常、ソース・ドレイン形成時にゲート電極をマスクとして不純物の注入が行われ、このとき、Ｎ型トランジスタのゲート電極はＮ型に、Ｐ型トランジスタの電極はＰ型にドープされる。
【００１４】
図２は、従来の置換Ａｌゲート技術を用いてゲート電極を形成したＮＭＯＳとＰＭＯＳのしきい値電圧Ｖｔｈのシフトを示すグラフである。図２（ａ）はＮＭＯＳのＶｔｈシフト示し、図２（ｂ）はＰＭＯＳのＶｔｈシフトを示す。それぞれのグラフにおいて、破線は、対応する導電型にドープされたポリシリコンゲートの電流電圧特性を、実線は置換Ａｌゲートの電流電圧特性である。
【００１５】
ＣＭＯＳの動作バランスを考えるなら、置換メタルゲートのＮＭＯＳは、ＰＭＯＳの置換メタルゲートのしきい値電圧Ｖｔｈと符号が逆で値がほぼ等しくなるべきである。したがって、たとえばポリシリコンゲートに対応する設計において、置換メタルゲートのＮＭＯＳはＮ型ポリシリコンをゲート電極に用いたトランジスタとしきい値電圧Ｖｔｈがほぼ等しく、置換メタルゲートのＰＭＯＳは、Ｐ型ポリシリコンをゲート電極に用いたトランジスタとしきい値電圧Ｖｔｈがほぼ等しくなるべきである。しかし、図２（ａ）および２（ｂ）に示すように、Ａｌ置換ゲートを用いたＮＭＯＳは、Ｎ型ポリシリコンゲート電極としきい値電圧Ｖｔｈが近接するが、Ａｌ置換ゲートのＰＭＯＳでは、Ｐ型ポリシリコンゲート電極と０．７Ｖものしきい値電圧シフトが生じる。これは、動作バランスの点で大きな問題となる。
【００１６】
【課題を解決するための手段】
上述した問題を解消して、置換メタルゲートを高性能半導体デバイスに良好に適用するには、ＰＭＯＳとＮＭＯＳの動作バランスを維持すべく、メタル置換後の最終的なＮ型トランジスタとＰ型トランジスタのしきい値電圧の絶対値がほぼ等しくなるように維持する必要がある。
【００１７】
たとえば、本発明を現状のＣＭＯＳの設計に適用する場合、Ｎ型トランジスタのゲート電極をＮ型のポリシリコンとほぼ同じ仕事関数を持つメタルで形成し、Ｐ型トランジスタのゲート電極をＰ型のポリシリコンとほぼ同じ仕事関数を持つメタルで形成して、デュアルゲート構造を実現することが望まれる。
【００１８】
そこで、本発明は、低抵抗化を図るとともに、メタル置換後もＰＭＯＳとＮＭＯＳとのしきい値電圧差の少ない、動作バランスのとれたデュアルゲート構成を有する半導体装置を提供することを目的とする。
【００１９】
また、このような半導体装置を効率的に製造する方法を提供することを目的とする。
【００２０】
しきい値電圧差を抑制するためには、電圧シフトが大きいトランジスタ（たとえばＰＭＯＳ）のゲート電極に、このトランジスタが他方のトランジスタのしきい値電圧とほぼ対称なしきい値電圧で動作し得るような、適切な仕事関数を有するメタル材料を導入する必要がある。また、トランジスタ形成時の高温熱処理を避けるため、高温熱処理後に母材と置換メタルとを置き換えるメタル置換を前提とすることが望ましい。これらの点から、高温熱処理後に、仕事関数の異なるメタル材料を、それぞれ対応する導電型のトランジスタのゲート母材に導入してデュアルゲートを構成する手法を提案する。
【００２１】
仕事関数の異なるメタル材をゲートに導入する方法として、
（１）アルミニウム（Ａｌ）置換の方法をベースとし、アルミニウムに、仕事関数を調整できる他のメタルを混合し、アルミニウム置換時のアルミニウムの拡散とともに仕事関数調整用のメタルを母材に注入する
（２）デュアルゲートの一方を、第１の置換メタル材または仕事関数調整メタルを含有する置換メタル材を用いた置換メタルゲートとし、他方をシリサイドまたは第１の置換メタル材と異なる第２のメタル材の電極で構成することによって双方のゲート電極の仕事関数を調整する。
という方法が考えられる。
【００２２】
このような原理に基づき、第１の側面では、半導体装置は、半導体基板と、半導体基板上に形成され第１のゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、半導体基板上に形成され第２のゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを備え、第１または第２のゲート電極の少なくとも一方は、仕事関数調整メタルを含有する置換メタル材で構成され、仕事関数調整メタルを含有する置換メタル材は、対応するトランジスタのしきい値電圧が、他方のトランジスタのしきい値電圧とほぼ対称となる仕事関数を有する。
【００２３】
この構成により、ゲート電極の抵抗を低減するとともに、第１トランジスタと第２トランジスタとの間のしきい値電圧のずれを回避し、対応するトランジスタにふさわしい仕事関数を有する動作バランスの取れたデュアルゲート構造の半導体デバイスが実現される。
【００２４】
本発明の第２の側面では、半導体装置は、半導体基板と、半導体基板上に形成され第１のゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、半導体基板上に形成され第２のゲート電極と第２の導電型のチャネル拡散領域を有する第２導電型の第２トランジスタとを備え、第１または第２のゲート電極の一方のゲート電極が、置換メタル材または仕事関数調整メタルを含有する置換メタル材で構成され、他方のゲート電極はシリサイドで構成され、シリサイドは、対応するトランジスタのしきい値電圧が前記一方のトランジスタのしきい値電圧とほぼ対称となる仕事関数を有する。
【００２５】
この構成によっても、ゲート電極の抵抗が低減され、同時に、仕事関数のずれに起因するしきい値電圧のシフトを回避して、第１および第２のトランジスタ間で動作バランスの取れたデュアルゲート構造の半導体デバイスを実現することができる。
【００２６】
本発明の第３の側面として、動作バランスのとれたデュアルゲート構造の半導体装置の製造方法を提供する。半導体装置の製造方法は、
（ａ）半導体基板上に、第１の初期ゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、第２の初期ゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを形成する工程と、
（ｂ）熱処理により、第１または第２の初期ゲート電極の少なくとも一方を、仕事関数調整メタルを含有する置換メタル材と置換して、仕事関数調整メタル含有置換メタルゲート電極を形成する工程と
を含み、仕事関数調整メタルを含有する置換メタル材は、仕事関数調整メタル含有置換メタルゲート電極に対応するトランジスのしきい値電圧が、他方のトランジスタのしきい値電圧とほぼ対称となる仕事関数を有するように選択される。
【００２７】
この方法では、高温熱処理を伴うトランジスタ形成時には初期ゲート電極を使用し、その後、この初期ゲート電極を、対応するトランジスタにふさわしい仕事関数を有する仕事関数調整メタル含有メタルのゲート電極で置き換える。したがって、高温熱処理を避けて、より抵抗の低いゲート電極を有する半導体装置が作製される。また、置換メタルによるゲート電極は、対応するトランジスタが他方のトランジスタのしきい値とほぼ対称のしきい値電圧で動作し得る仕事関数を有するので、第１および第２のトランジスタ間での動作バランスが維持される。
【００２８】
本発明の第４の側面では、半導体装置の製造方法は、
（ａ）半導体基板上に、第１の初期ゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、第２の初期ゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを形成する工程と、
（ｂ）第１の初期ゲート電極の少なくとも一部と、前記第２の初期ゲート電極の少なくとも一部を、同時または個別に露出させる工程と、
（ｃ）第１の初期ゲート電極の露出箇所に第１のメタル層を形成する工程と、
（ｄ）第２の初期ゲート電極の露出箇所に、仕事関数調整メタルを含有するメタル層、または前記第１のメタル層と異なる第２のメタル層を形成する工程と、
（ｅ）熱処理を施すことにより、前記第１の初期ゲート電極を第１の置換メタルゲート電極に置換し、前記第２の初期ゲート電極を、対応する第２トランジスタのしきい値電圧が前記置換後の第１トランジスタのしきい値電圧とほぼ対称となるような仕事関数を有する第２の置換ゲート電極に置換する工程と
を含む。
【００２９】
第１の初期ゲート電極の置換と、第２の初期ゲート電極の置換は、同一の熱処理工程で同時に行ってもよい。これにより、半導体装置の迅速な作製が可能になる。
【００３０】
第２の初期ゲート電極の露出箇所に第２のメタル層を形成した場合、用いるメタル材の種類と熱処理温度によって、第２の初期ゲート電極は、置換メタルゲート電極またはシリサイド電極に置換される。いずれの場合も、対応する第２トランジスタが他方の第１トランジスタのしきい値電圧とほぼ対称なしきい値電圧で動作し得る仕事関数を有するとともに、第２の初期ゲート電極よりも低い抵抗値を有する。
【００３１】
【発明の実施の形態】
まず、本発明の実施の形態について述べる前に、仕事関数調整メタルを含有する置換メタルを用いたメタル置換の手法を説明する。
【００３２】
図３は、仕事関数調整メタル３を含有する置換メタル材１によるメタル置換の手法を説明するための図である。一例として、アルミニウム（Ａｌ）を置換メタルとして用い、ポリシリコンゲート電極を置換する例に基づいて説明する。この場合、ＰＭＯＳにおいて、Ｐ型にドープされたポリシリコンのゲート電極と、メタル置換後のＡｌゲート電極との仕事関数の差が大きくなり、ＮＭＯＳとの動作バランスが乱れる。この仕事関数の差を解消するために、最終的な置換メタルゲートの仕事関数が、Ｐ型にドープされたポリシリコンゲートの仕事関数とほぼ等しくなるように、メタル置換の過程で仕事関数調整メタル３を導入する。すなわち、初期ゲート電極として用いられたポリシリコン（母材）ゲートの少なくとも一部を露出させ、低温熱処理により、置換アルミニウム（Ａｌ）材１の拡散の流れにのせて、露出部分から仕事関数調整メタル３をポリシリコン（母材）中に拡散させる。
【００３３】
仕事関数調整メタル３の種類と含有量は、基本となる置換メタル材およびターゲットとする仕事関数に応じて選択されるが、たとえば、Ｐ型ポリシリコンの仕事関数をターゲットとする場合は、Ａｌよりも仕事関数の大きいＣｏ，Ｎｉ，Ｒｕ，Ｉｒ，Ｃｒ，Ｃｕ，Ｐｄ，Ｏｔ，Ｏｓ，Ｒｅ，Ｒｈ，Ｗ，Ａｇ，Ａｕ，Ｍｏ，Ｆｅ，Ｒｕなどを使用する。
【００３４】
置換Ａｌ材の拡散の流れにのせて仕事関数調整メタル３を導入する場合、仕事関数調整メタル３の置換距離は、仕事関数調整メタルの単純拡散長よりもはるかに長く、低温アニール処理であってもゲート電極全体に行きわたる。仕事関数調整メタル３は、あらかじめ置換Ａｌ材１の中に含有されていてもよいし、置換前の状態において置換Ａｌ材１と積層にされていてもよい。熱処理により、仕事関数調整メタル３を置換メタル１とともに拡散させて、最終的な置換メタルゲートの仕事関数を調整することにより、動作バランスの取れたデュアルゲートが実現する。
【００３５】
この手法は、ＰＭＯＳゲートの仕事関数（あるいはしきい値電圧）の調整に限定されず、ＮＭＯＳのわずかな仕事関数のずれを補正する目的にも使用できる。仕事関数調整メタルを拡散させる置換メタル材料は、アルミニウム（Ａｌ）に限定されるものではないが、アルミニウムは他のメタルと比べて抵抗が２．７μΩｃｍと低く、ゲート電極の低抵抗化を達成し易い。またＡｌ置換の置換距離はきわめて長いので、長ゲートでも実用的な温度と時間で置換することができる。
【００３６】
以下に、このような仕事関数調整メタルを含有する置換メタル材を用いたデュアルゲート構成の具体的な実施の形態について説明する。
【００３７】
［第１実施形態］
図４は、本発明の第１実施形態に係る半導体装置１０の構成を示す図である。半導体装置１０は、シリコン（Ｓｉ）基板１１上に、Ｎ型のチャネルを形成するＮＭＯＳ（第１のトランジスタ）と、Ｐ型のチャネルを構成するＰＭＯＳ（第２のトランジスタ）を備え、ＮＭＯＳとＰＭＯＳの少なくとも一方は、他方のトランジスタとのしきい値電圧特性がほぼ対称となるような仕事関数調整メタルを含有する置換メタルゲート電極を有する。図４の例では、現状のＣＭＯＳの設計をそのまま維持して、ゲート材料を置換メタル材に置き換えることとし、ＮＭＯＳを置換アルミニウム（Ａｌ）のゲート電極２６で、ＰＭＯＳを仕事関数調整メタルを含有する置換Ａｌのゲート電極２８で構成する。この場合、仕事関数調整メタル含有Ａｌゲート電極２８の仕事関数は、Ｐ型にドープされたシリコンの仕事関数とほぼ等しい。
【００３８】
ＰＭＯＳのゲート電極２８の基本置換メタル材料としてアルミニウム（Ａｌ）を用いた場合、ＰＭＯＳのゲート電極にＡｌとともに導入する仕事関数調整メタルは、Ｃｏ、Ｎｉ、Ｒｕ、Ｉｒ、Ｐｔなど、アルミニウム（Ａｌ）よりも仕事関数の大きいメタルであるのが望ましい。これにより、ＰＭＯＳにおける仕事関数調整メタル含有の置換メタルゲートの仕事関数が、Ｐ型ポリシリコンゲートの仕事関数とほぼ等しくなり、ＮＭＯＳのしきい値電圧の絶対値からのずれ（電圧シフト）を解消して、ＣＭＯＳの動作特性のバランスを図ることができる。
【００３９】
なお、ＮＭＯＳの置換Ａｌ電極２６と、ＰＭＯＳの仕事関数調整メタル含有置換Ａｌゲート電極２８の上部配線３８への接続例を、図４のＡ−Ａ’断面図およびＢ−Ｂ’断面図に示しておく。
【００４０】
図５〜図１３は、図４に示すデュアルゲート構造を有する半導体装置１０の作製工程を示す図である。このうち図５および６については従来のＣＭＯＳプロセスと同じであるので簡単な説明にとどめておく。
【００４１】
（１）まず、図５（１）に示すように、通常の半導体デバイスの製造と同様に、たとえばシリコン（Ｓｉ）基板１１などの半導体基板領域に、素子分離領域（ＳＴＩ）１２、ウエル拡散領域１８を形成する。基板はＳｉ基板に限定されず、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
【００４２】
（２）次に、ゲート絶縁膜１３を形成する。ゲート絶縁膜１３としては、半導体基板１１の表面を酸化・窒化して得られる絶縁膜、あるいはＣＶＤ法により形成されたＨｉｇｈ  Ｋ誘電体膜等を用いることができる。
【００４３】
（３）ゲート絶縁膜１３およびＳｉ基板１１上に、初期ゲート電極の母料としてポリシリコン膜１４をＣＶＤ法で形成する。
【００４４】
（４）リソグラフィ法およびエッチング法を用いて、堆積したポリシリコン膜１４を、凸型電極形状に加工して初期ゲート電極１４を形成する。また、ＬＤＤ（あるいはエクステンション）１５を形成するためのイオン注入を行い、後の熱処理で活性化する。
【００４５】
（５）ＣＶＤ法により絶縁膜を形成後、異方性エッチングを行い、先のゲート電極の側壁にサイドウオール１７として残す。高濃度のソース・ドレイン１６を形成するためのイオン注入を行い、後の熱処理で不純物の活性化をおこなう。このときのイオン注入で、Ｐ型ウエル上のポリシリコンゲート１４Ｎ  をＮ型に、Ｎ型ウエル上のポリシリコンゲート１４Ｐ  をＰ型にドープしてもよいし、あるいは、上記の工程（４）でポリシリコン膜１４上にキャップ絶縁膜を残す場合は、ポリシリコンゲート１４Ｐ  、１４Ｎ  をノンドープにしてもよい。後者の場合、ポリシリコン膜１４上に酸化膜などのキャップ絶縁膜を形成した後、キャップ絶縁膜とポリシリコン膜とを一括してゲート形状に加工する。初期ゲート電極は後工程で置換メタル材と置換されるので、この段階では導電性や抵抗を考慮する必要はないので、かならずしもドープする必要はないからである。
【００４６】
（６）次に、ソース・ドレイン１６と上部配線とを接続するプラグを形成するために、ゲート電極１４を完全に覆って絶縁膜２１を堆積し、ソース・ドレイン１６に達するホールを形成する。ホール内壁にまずＴｉ膜を形成し、その上にＴｉＮ膜を形成してバリアメタル１９を形成する。
【００４７】
（７）その後、図６（７）に示すように、ホール内をタングステン（Ｗ）で埋め込む。
【００４８】
（８）絶縁膜２１に達するまで表面を研磨し、プラグ２３を形成する。
【００４９】
（９）次に、図６（９）に示すように、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  の上部に開口を有するようなパターン形状のレジストマスク２５を形成する。図６（９）のａ−ａ’断面図は、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  上に開口を有するレジストマスク２５のパターン形状の一例を示すものである。
【００５０】
（１０）次に、図７（１０）のａ−ａ’断面図に示すように、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  に達するゲート開口２４を形成する。これにより、ＮＭＯＳのポリシリコンゲート電極の一部が露出される。このとき、ＰＭＯＳのポリシリコンゲート電極１４Ｐ  は絶縁膜に２１に覆われたままである（ｂ−ｂ’断面図）。
【００５１】
（１１）次に、図８（１１）のａ−ａ’断面図に示すように、ゲート開口２４を埋め込み、ウエハ全面に置換メタル材としてアルミニウム（Ａｌ）２６を堆積する。Ａｌ膜２６上に、効率よくシリコン（Ｓｉ）を吸い取るための、言わば吸い取り紙の役割をするチタン（Ｔｉ）２７を成膜する。ＴｉはＡｌ置換の効率を上げる目的で形成されるものであり、Ａｌ膜２６を厚くする等する場合は省略することができる。なお、ｂ−ｂ’断面図に示すように、絶縁膜２１で覆われたＰＭＯＳのポリシリコンゲート電極１４Ｐ  の上部にも、Ａｌ膜２６とＴｉ膜２７が順次堆積される。
【００５２】
（１２）次に、図９（１２）に示すように、Ａｌ置換のため、４００℃程度でアニールをおこなう。この低温熱処理により、ＮＭＯＳのゲート母材であるシリコン（Ｓｉ）とＡｌが相互拡散し、ポリシリコンゲート電極１４はＡｌに置換される（ａ−ａ’断面図）。Ａｌ膜２６上のＴｉ膜２７により、置換が促進され、比較的低温のアニール処理を施すことにより短時間で置換を行うことができる。このとき、ＰＭＯＳのポリシリコンゲート電極１４Ｐ  は不動である（ｂ−ｂ’断面図）。
【００５３】
（１３）次に、図１０（１３）に示すように、ＣＭＰあるいはエッチバックを行い、表面のチタン膜２７および置換メタル（Ａｌ）２６を除去する。
【００５４】
（１４）〜（１６）次に、図１１（１４）〜（１６）に示すように、ＰＭＯＳのポリシリコンゲート１４Ｐ  を、仕事関数調整メタル含有Ａｌ材２８と置換する。すなわち、ＰＭＯＳのポリシリコンゲート電極１４Ｐ  に達するゲート開口２４’を形成し、ゲート開口２４’内部およびウエハ全面に、仕事関数調整メタル含有Ａｌ膜２８と、チタン（Ｔｉ）膜２９を成膜する。４００℃程度でアニール処理を行い、仕事関数調整メタルをアルミニウム（Ａｌ）の拡散の流れにのせてポリシリコンゲート中に拡散させる。上層のＴｉ膜２９によりシリコン（Ｓｉ）の吸い取りが促進される。
【００５５】
仕事関数調整メタルは、第１実施形態ではＰＭＯＳのしきい値電圧シフトを解消する方向に仕事関数を補正するため、Ｃｏ、Ｎｉ、Ｒｕ、Ｉｒ、Ｃｒ、Ｃｕ、Ｐｄ、Ｐｔ、Ｏｓ、Ｒｅ、Ｒｈ、Ｗ、Ａｇ、Ａｕ、Ｍｏ、Ｆｅ、Ｒｕなどを用いる。なお、図１１の例では仕事関数調整メタル含有Ａｌ材２８を単一の層として描いているが、Ａｌ層と仕事関数調整メタル層とを積層にしたものであってもよい。
【００５６】
（１７）次に、図１２に示すように、ＣＭＰまたはエッチバックにより、表面の仕事関数含有メタルＡｌ材２８を除去する。これにより、ＮＭＯＳでは置換Ａｌ材のゲート電極２６を有し、ＰＭＯＳでは仕事関数調整メタル含有Ａｌ材のゲート電極２８を有するデュアルゲートが完成する。
【００５７】
（１８）最後に、図１３に示すように、たとえばＴｉＮ膜３９を介して配線層３６、３８を形成し、デュアルゲート構造を有する半導体装置１０が完成する。第１実施形態の半導体装置では、ＮＭＯＳの置換Ａｌゲート電極２６の仕事関数がＮ型シリコンの仕事関数とほぼ等しく、ＰＭＯＳの仕事関数調整メタル含有Ａｌゲート電極２８がＰ型シリコンの仕事関数とほぼ等しくなり、双方のしきい値電圧Ｖｔｈがほぼ対称に（符号が反対で絶対値がほぼ等しく）なる。これにより、しきい値電圧シフトを回避して、動作バランスのとれた低抵抗高性能の半導体装置が提供される。
【００５８】
［第２実施形態］
図１４〜１６は、本発明の第２実施形態に係る半導体装置の作製工程を示す図である。第１実施形態では、まずＮＭＯＳのポリシリコンゲートを置換Ａｌ材２６で置換し、その後、別工程でＰＭＯＳのポリシリコンゲートを、仕事関数調整メタル含有Ａｌ材２８で置換した。すなわち、一方のゲート電極を単体のＡｌ材と置換し、他方のゲート電極に置換Ａｌ材とともに仕事関数調整メタルを導入するために、類似する工程を２度繰り返した。
【００５９】
第２実施形態では、作製工程を短縮し、効率よくデュアルゲートを作製するために、ＮＭＯＳとＰＭＯＳにおいて、置換Ａｌ材２６と、仕事関数調整メタル含有Ａｌ材２８のメタル置換を、一度のアニール処理で同時に行う。なお、工程（１）〜（９）については、第１実施形態と同様であるので説明を省略し、工程（１０）から説明することとする。
【００６０】
（１０）メタル置換を行うに際して、図１４（１０）のａ−ａ’断面およびｂ−ｂ’断面に示すように、ＮＭＯＳとＰＭＯＳのトランジスタのポリシリコン初期ゲート電極１４Ｎ  、１４Ｐ  に達するゲート開口２４、２４’を形成する。
【００６１】
（１１）次に、図１５（１１）に示すように、ＰＭＯＳに設けたゲート開口２４’とその周辺領域に仕事関数調整メタル含有Ａｌ材２８を形成する。ＮＭＯＳに設けたゲート開口２４とその周辺領域は、仕事関数調整メタル含有Ａｌ材２８で被覆されずに露出されている。具体的には、まず、仕事関数調整メタル含有Ａｌ材２８を全面に形成する。そして、リソグラフィ工程とエッチング工程により、仕事関数調整メタル含有Ａｌ材２８を、ＰＭＯＳのゲート開口２４’およびその周辺に残るように除去する。この結果、ａ−ａ’断面図に示すように、ＮＭＯＳのゲート開口２４は露出して残る。
【００６２】
（１２）次に、図１６（１２）に示すように全面に置換Ａｌ材２６を成膜する。このＡｌ材２６は、ａ−ａ’断面図およびｂ−ｂ’断面図に示すように、ＮＭＯＳのゲート開口２４を埋め込み、先の工程で形成した仕事関数調整メタル含有Ａｌ材２８を被覆する。さらに、必要に応じて、Ａｌ材２６上に全面にわたってポリシリコンゲート電極１４からシリコン（Ｓｉ）の吸収を促進するためにＴｉ膜２７を形成してもよい。なお、Ｃｏ、Ｎｉ、Ｒｕ、Ｐｔなどのシリサイド化しやすい材料を、Ｔｉに代えて吸収材として使用することができる。この状態で、メタル置換のためのアニールを４００℃程度で行う。このアニール処理の結果、ＮＭＯＳではａ−ａ’断面図に示すように、シリコン（Ｓｉ）とＡｌが相互拡散し、ゲート電極１４Ｎ  が置換Ａｌ材２６に置き換わる。一方、ＰＭＯＳではｂ−ｂ’断面図に示すように、仕事関数調整メタルがＡｌの拡散の流れにのってゲート開口２４’からポリシリコンゲート電極１４Ｐ  に入り込み、ゲート電極１４Ｐ  が仕事関数調整メタル含有Ａｌ材２８に置き換わる。
【００６３】
第２実施形態の場合、ＰＭＯＳのゲート電極１４Ｐ  のゲート開口２４’上で、仕事関数調整メタルＡｌ材２８と、置換Ａｌ材２６とが積層されるので、最終的な混合比を考慮して、双方の膜厚を調整するのが望ましい。
【００６４】
この後の工程、すなわち置換メタル層の除去、表面平坦化、上部配線の形成については、第１実施形態の工程（１７）と同様であるので、説明を省略する。なお、第２実施形態では、仕事関数調整メタルＡｌ材２８を開口２４’周辺に残し、その上の全面に置換Ａｌ膜２６を形成したが、上下の関係を逆にしてもよい。すなわち、全面に置換Ａｌ材２６を形成し、その上の開口２４’周辺にのみ仕事関数調整メタルＡｌ材２８を残すようにしてもよい。
【００６５】
このように、第２実施形態によれば、一度のアニール処理で、ＮＭＯＳとＰＭＯＳのゲート電極の双方を、仕事関数の異なる置換メタル材料で同時に置換することができる。また、メタル置換にともなうゲート開口の形成やＣＭＰ工程も一度で済むため、製造工程全体として工程が大幅に短縮される。結果として、ＰＭＯＳとＮＭＯＳとの間のしきい値電圧特性の対称性が維持された動作バランスのよいデュアルゲート構成が効率よく実現される。
【００６６】
［第３実施形態］
図１７〜図２１は、本発明の第３実施形態に係る半導体装置の製造工程を示す図である。第２実施形態では、ＰＭＯＳにおいて、仕事関数調整メタル含有Ａｌ材２６上に置換Ａｌ材２８を積層したままアニールをしてメタル置換を行った。第３実施形態では、ＮＭＯＳ用に形成される置換Ａｌ材２６と、ＰＭＯＳ用に形成される仕事関数調整メタル含有Ａｌ材２８とがオーバーラップしないように配置し、互いに独立して対応するポリシリコンゲート１４とメタル置換させる。これにより、オーバーラップによる置換メタル材の混入を防止しつつ、一度のアニール処理で双方のＭＯＳトランジスタのゲート電極のメタル置換を行う。なお、工程（１）〜（９）については、第１実施形態と同様であり、その説明を省略する。
【００６７】
（１０）前工程でのプラグ形成の後、図１７（１０）に示すように、ＮＭＯＳおよびＰＭＯＳにおいて、ポリシリコンゲート電極１４に到達するゲート開口２４、２４’を形成する。
【００６８】
（１１）次に、図１８（１１）に示すように、ＰＭＯＳのゲート開口２４’とその周辺に仕事関数調整メタル含有Ａｌ材２８を形成する。具体的には、まず全面に仕事関数調整メタル含有Ａｌ材２８を形成し、リソグラフィとエッチング技術により、仕事関数調整メタル含有Ａｌ材２８をＰＭＯＳのゲート開口２４’上にのみ残して、ＮＭＯＳのゲート開口２４上から除去する。
【００６９】
（１２）次に、図１９（１２）に示すように、全面に置換Ａｌ材２６を堆積する。ＰＭＯＳのゲート開口２４’では、仕事関数調整メタル含有Ａｌ材２８の上に、置換Ａｌ材２６が重なって堆積される。
【００７０】
（１３）次に、図２０（１３）に示すように、リソグラフィとエッチング技術により、置換Ａｌ材２６を、ＮＭＯＳのゲート開口２４上にのみ残して、ＰＭＯＳのゲート開口２４’の上部から除去する。これにより、ＮＭＯＳのゲート開口２４と、ＰＭＯＳのゲート開口２４’を独立して、それぞれ対応する置換材料２６、２８で被覆する。置換Ａｌ材２６の加工については、リソグラフィとエッチングを用いる方法に代えて、ＣＭＰを用いてもよい。この場合、まず表面をＣＭＰで軽く研磨する。この結果、ＰＭＯＳ上部でＮＭＯＳ上の置換Ａｌ材の高さよりも高く盛り上がっている置換Ａｌ材２６だけが研磨される。この研磨を、仕事関数調整メタル含有Ａｌ材２８の表面が露出し、ＰＭＯＳ側の置換Ａｌ材２６の表面高さと揃うまで行う。リソグラフィとエッチング技術を用いた場合は、図２０に示すように、ＮＭＯＳ上の置換アルミニウム材２６の領域と、ＰＭＯＳ上の置換アルミニウム材２８の領域が間隔をおいて形成されるが、ＣＭＰを用いた場合、２つの領域は隣接して残る。しかし、後工程によるアニールによる置換の効果に変わりはない。
【００７１】
（１４）次に、図２１（１４）に示すように、置換促進のためのＴｉ膜２７を形成して、４００℃程度でアニール処理を行う。この熱処理により、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  は置換Ａｌ電極２６に、ＰＭＯＳのポリシリコンゲート電極１４Ｐ  は仕事関数調整メタル含有Ａｌ電極に置換される。
【００７２】
第３実施形態によれば、それぞれのＭＯＳトランジスタのゲート電極に互いの材料が混入することがなく、仕事関数調整の精度が向上し、ＣＭＯＳデバイスとしての動作の信頼性もいっそう向上する。
【００７３】
［第４実施形態］
図２２〜図２７は、本発明の第４実施形態に係る半導体装置の製造工程を示す図である。第４実施形態では、第１〜第３実施形態と異なり、層間絶縁膜２１にゲート開口２４、２４’を形成することなく、ポリシリコン（母材）のゲート電極の表面領域全体を露出させてメタル置換を行う。
【００７４】
図２２（５）’は、第１実施形態における工程（５）（図５（５））に引き続く工程である。すなわち、層間絶縁膜２１を堆積後、ＮＭＯＳおよびＰＭＯＳのポリシリコン初期ゲート電極１４Ｎ  、１４Ｐ  の表面が露出するように絶縁膜２１を平坦化する。
【００７５】
（６）次に、絶縁膜２１にＮＭＯＳおよびＰＭＯＳのソース・ドレイン１６に達するコンタクトホールを形成し、コンタクトホール内壁に密着層としてＴｉ膜およびＴｉＮ膜を順次形成して、バリアメタル１９を形成する。
【００７６】
（７）バリアメタル１９を介して、コンタクトホールをタングステン（Ｗ）２３で埋め込んだ後、図２３（１０）に示すように、タングステン（Ｗ）２３を、ポリシリコンゲート電極１４Ｎ  、１４Ｐ  の表面が露出するまで平坦化する。
【００７７】
（１１）次に、図２４（１１）に示すように、ＰＭＯＳの露出されたポリシリコンゲート電極ポリシリコンゲート電極１４Ｐ  とその周辺を覆って、仕事関数調整メタル含有Ａｌ材２８を形成する。仕事関数調整メタル含有Ａｌ材２８による部分的な被覆については、図１５（１１）に示す第２実施形態の工程（１１）と同様であり、説明を省略する。
【００７８】
（１２）次に、図２５（１２）に示すように、全面に置換Ａｌ材２６および置換促進用のＴｉ膜２７を形成する。これにより、ＰＭＯＳのポリシリコンゲート電極１４Ｐ  の表面は、仕事関数調整メタル含有Ａｌ材２８で被覆され、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  の表面は、置換Ａｌ材２６で被覆されることになる。この状態で、４００℃程度でアニールし、ＰＭＯＳとＮＭＯＳのゲート電極で同時にメタル置換を行う。
【００７９】
次に、図２６（１３）および図２７（１４）に示すように、当初のポリシリコンゲート電極の高さになるように、上層のＴｉ膜２７、置換Ａｌ材２６、および仕事関数調整メタル含有Ａｌ材２８を除去し、ＮＭＯＳの置換Ａｌゲート電極２６と、ＰＭＯＳの仕事関数調整メタル含有Ａｌゲート電極２８を形成する。そして、ソース・ドレイン１６に接続する上部配線３６と、それぞれのゲート電極２６、２８に接続する上部配線３８を形成する。
【００８０】
第４実施形態によれば、別工程で改めてゲート電極を露出するためのゲート開口を形成する必要がない。また、置換すべき母材であるポリシリコンゲート１４と置換材料との接触領域が広くなり、シリコンとメタル材との相互拡散による置換、および置換メタル材の拡散の流れにのせた仕事関数調整メタルの導入が、より迅速に進行する
第４実施形態の製造工程は、第３実施形態と同様に、ＮＭＯＳとＰＭＯＳについて、それぞれ対応する置換メタル材２６および仕事関数調整メタル含有メタル材２８をオーバーラップしないように独立して形成する手法にも適用できる。この場合も、一度のアニールで、ＮＭＯＳとＰＭＯＳのゲート電極のメタル置換を同時に行える。
【００８１】
図２８〜３０は、第４実施形態に係る半導体装置の作製方法の変形例を示す図である。変形例では、層間絶縁膜２１に、いずれか一方（たとえばＮＭＯＳ）のポリシリコンゲートゲート電極に達するゲート開口２４を、そのゲート電極の表面領域全体にわたって形成し、メタル置換を行う。次に、他方（たとえばＰＭＯＳ）のポリシリコンゲートに達するゲート開口を、そのゲート電極の表面領域全体にわたって形成し、仕事関数調整メタル含有メタル材あるいは異なる置換メタル材により、置換を行う。なお、ポリシリコンのゲート電極１４を覆う層間絶縁膜２１に、開口パターンを有するレジストマスク２５を形成する工程（９）までは、第１実施形態の作製工程と同様であり、開口パターンの形状が異なるだけである。
【００８２】
（１０）レジストマスク２５を用いて、図２８（１０）に示すように、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  に達するゲート開口２４を、ポリシリコンゲート電極１４Ｎ  の表面領域がほぼ全体にわたって露出するように形成する。このとき、ＰＭＯＳのポリシリコンゲート電極１４Ｐ  は、層間絶縁膜２１に被覆されたままである。
【００８３】
（１１）ゲート開口２４内部と、ウエハ全面にわたって置換Ａｌ材２６を形成する。必要であれば、置換促進のためのＴｉ膜２７をＡｌ材２６の上に形成する。
【００８４】
（１２）４００℃程度でアニールを行い、ＮＭＯＳのポリシリコンゲート電極１４Ｎ  のシリコンをＡｌに置換する。
【００８５】
（１３）メタル置換後、図２９（１３）に示すように、層間絶縁膜２１が露出するまで、Ｔｉ膜２７および置換Ａｌ材２６を除去する。
【００８６】
次に、図示はしないが、工程（１４）〜（１７）として、ＰＭＯＳに対して工程（１０）〜（１３）を繰り返し、ポリシリコンゲート電極１４Ｐ  のシリコンを、仕事関数調整メタル含有Ａｌ材２８と置換する。
【００８７】
（１８）最後に、図３０（１８）に示すように、上部配線３６および３８を形成する。
【００８８】
［第５実施形態］
図３１は、本発明の第５実施形態に係る半導体装置４０の図である。半導体装置４０は、シリコン（Ｓｉ）基板１１上に、Ｎ型のチャネルを形成するＮＭＯＳと、Ｐ型のチャネルを形成するＰＭＯＳを有する。ＮＭＯＳは、置換Ａｌ材、または仕事関数調整メタルを含む置換Ａｌ材で構成される（図３１の例では、置換Ａｌ材を使用）ゲート電極４６を有し、ＰＭＯＳは、シリサイドのゲート電極４８を有する。
【００８９】
ここで、シリサイドと、相互拡散に基づくメタル置換とは明確に区別される。シリサイドは金属とシリコンとの化合物であり、金属原子とシリコン原子が整数倍の比率で化学結合したものである。アルミニウム（Ａｌ）はシリサイドを構成しないとして知られており、シリサイド電極４８は、アルミニウム（Ａｌ）以外の第２の金属を使用して形成される。
【００９０】
一方、メタル置換は、結晶中への金属の拡散、置き換えによるもので、最終的な混合比は必ずしも整数倍ではなく、そのほとんどが置換メタル材料に置き換わる。たとえば、シリコンとアルミニウム（Ａｌ）の置換の場合、最終的に０．４％のシリコンを含み、９９．６％がＡｌになる。Ａｌに仕事調整メタルを含有させた場合も、仕事関数調整メタルが均一に拡散して置換され、最終的にほとんどが仕事関数調整メタルを含む置換メタル材となる。
【００９１】
第５実施形態では、シリサイドのゲート電極は、頭部だけではなく、ゲート絶縁膜に至るまで、全体をシリサイドとして構成する。このとき、ＰＭＯＳのシリサイド電極４８の仕事関数は、ＮＭＯＳとほぼ対称のしきい値電圧で動作するように選択される。第５実施形態の例では、シリサイドの金属材料は、Ｐ型にドープされたシリコンとほぼ等しい仕事関数を有するように選択される。図のようにＰＭＯＳにシリサイド電極４８を用いる場合、ＣｏｘＳｉｙ  、ＮｉｘＳｉｙ  、ＰｔｘＳｉｙ  など、仕事関数の大きな金属を用いる。
【００９２】
同じシリサイドであっても、ｘとｙの比率を変えることにより、よりターゲットとする仕事関数に近いものが得られる。さらに、ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、イリジウム（Ｉｒ）などを添加することにより、仕事関数をさらに微調整することができる。
【００９３】
図３１の例とは逆に、ＮＭＯＳのゲート電極をシリサイド、ＰＭＯＳのゲート電極を仕事関数調整メタル含有のＡｌ材で構成してもよい。この場合も、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧がほぼ対称となる仕事関数を有するように、シリサイド材料と仕事関数調整メダルの材料を選択する。
【００９４】
第５実施形態の半導体装置４０の作製工程は、第１〜第４実施形態のいずれの方法を採用してもよい。第１実施形態の作製方法または第４実施形態の変形例を採用すると、ＮＭＯＳの置換Ａｌ材または仕事関数調整メタル含有Ａｌ材のゲート電極と、ＰＭＯＳのシリサイドゲート電極は、別々のアニール工程で置換形成される。したがって、メタル置換温度とシリサイド化の反応温度が個別に調整可能となり、材料の選択の自由度が増す。シリサイド化の熱処理温度が、メタル置換の処理温度より高い場合は、一方のゲート電極でのシリサイド化を先に行った後で、他方のゲート電極のメタル置換を行う。
【００９５】
第２実施形態〜第４実施形態の作製方法を使用すると、置換Ａｌ材または仕事関数調整メタル含有置換Ａｌ材から成るゲート電極４６と、シリサイドのゲート電極４８は、同一のアニール工程で同時に形成される。このとき、一方（たとえばＮＭＯＳ）のポリシリコン初期ゲート電極の露出箇所に、第１の置換メタル材（たとえばＡｌ）を形成し、他方（たとえばＰＭＯＳ）のポリシリコン初期ゲート電極の露出箇所に、第１の置換メタル材と異なる第２のメタル材料を形成する。同一の熱処理により、一方のゲートではアルミニウム（Ａｌ）とシリコンの相互拡散によるメタル置換が進行し、他方のゲートでは、Ａｌ以外の第２の金属とシリコンの化学結合によりシリサイド化が進行する。この場合、シリサイドとしてＣｏ２Ｓｉ  、ＣｏＳｉ２  、Ｎｉ２Ｓｉ  、ＮｉＳｉ  、Ｐｔ２Ｓｉ  、ＭｏＳｉ２  などを用いると、メタル置換の温度（たとえば４００℃程度）で、十分にシリサイド化される。
【００９６】
なお、シリサイド電極が形成された中に、Ａｌが含まれても良い。たとえば、第２実施形態の方法でアニールを行うと、シリサイドが形成されたところにさらにＡｌが入り込む場合があるが、それでもよい。この場合、シリサイド中のＡｌは、ＭｘＳｉｙ（Ｍはメタルを意味する）のＳｉにとって代わるので、Ｓｉの割合分だけＡｌが入り込む。たとえばＣｏＳｉ２  にさらにＡｌが入り込み、最終的に７０％程度のＡｌが入ってもよい。
【００９７】
また、第４実施形態を適用すると、初期ゲート電極の表面全体からメタル置換およびシリサイド化が進行するので、双方のゲート電極でのそれぞれ独立したメタル置換とシリサイド化が促進される。
【００９８】
これにより、抵抗を下げるとともに、動作バランスのよい相補型の高性能トランジスタ回路が実現する。
【００９９】
［その他の実施形態］
上述した実施形態では、置換メタルにＡｌを使用しており、ＮＭＯＳでしきい値電圧シフトがほとんど生じないので、ＰＭＯＳのゲート電極を仕事関数調整メタルが添加されたＡｌ材で置換した。しかし、Ａｌ以外の置換メタル（たとえばＰ型ポリシリコンの仕事関数に近いメタル材料）を使用した場合、ＰＭＯＳを基準とし、ＮＭＯＳの側で仕事関数調整メタルを添加した置換メタル材を用いてデュアルゲートを実現する構成としてもよい。この場合、ＰＭＯＳで使用した置換メタル材よりも仕事関数の小さいメタルを仕事関数調整メタルとして用いることができる。
【０１００】
また、第１実施形態では、まずＮＭＯＳ用のゲート電極のメタル置換を行ってから、ＰＭＯＳ用のゲート電極を仕事関数調整メタル含有の置換メタルで置き換えたが、メタル置換の順序はこれに限定されず、ＰＭＯＳ用のゲート電極のメタル置換を先に行ってもよい。
【０１０１】
また、ＮＭＯＳのゲート電極を置換Ａｌ材で構成する場合に、ボロン（Ｂ），リン（Ｐ），砒素（Ａｓ），アンチモン（Ｓｂ）、イリジウム（Ｉｒ）などの不純物を添加することによって、仕事関数をさらに微調整してもよい。
【０１０２】
さらに、第１〜第５実施形態において、仕事関数調整メタルを添加した置換メタルゲート電極に代えて、あるいはシリサイドゲート電極に代えて、仕事関数の異なる第２のメタルで置換メタルゲートを構成してもよい。たとえば、第１の置換メタル材料をアルミニウム（Ａｌ）とし、第２のメタル材料をＰｔ、Ｃｕ、Ａｕ、Ａｇ、Ｐｄ、，Ｎｉ等とすることができる。
【０１０３】
また、置換される側の母材に関しても、シリコン（ポリシリコン）以外に、ＳｉＧｅ，Ｇｅ、Ｃ等の単結晶、多結晶、アモルファスの形態を採用することができる。
【０１０４】
これらの場合も、メタル置換の原理は同じであり、作成工程に変化はないが、一方のトランジスタにおいて、仕事関数調整メタル含有メタル電極あるいはシリサイド電極に代えて、他方の置換メタル電極と異なる仕事関数の第２置換メタルゲート電極が形成されることになる。結果として、仕事関数が調製された２つのゲート電極を有する動作バランスのとれた低抵抗のデュアルゲート構成が実現される。
【０１０５】
メタル置換技術をベースとして、基本の置換メタル材の拡散流にのせて仕事関数調整メタルを母材に導入することにより、デュアルゲートのみならず、広くハイブリッドＣＭＯＳに置換メタルゲート構成を適用することもできる。
【０１０６】
上述した実施形態では、現状のＣＭＯＳの設計におけるＰ型トランジスタとＮ型トランジスタの少なくとも一方のポリシリコンゲート電極を、仕事関数調整メタル含有の置換メタル材で置換する例に基づいて説明したので、仕事関数調整メタルは、対応する導電型のポリシリコンの仕事関数とほぼ等しくなるように選択された。しかし本発明はこの例に限定されず、置換後のＮＭＯＳとＰＭＯＳが動作するしきい値電圧Ｖｔｈの対称性を維持できればよいので、設計に応じて、ＰＭＯＳとＮＭＯＳとのしきい値電圧Ｖｔｈのバランスが維持できるような仕事関数を選択することができる。しきい値電圧Ｖｔｈは、仕事関数にも依存するが、半導体表面の不純物濃度や海面の電荷量にも依存するので、これらも考慮して最終的にＰＭＯＳとＮＭＯＳが、符号（プラスまたはマイナス）が反対で絶対値が等しくなるようなしきい値電圧で動作するような仕事関数を選択すればよい。
【０１０７】
最後に、以上の説明に関して、以下の付記を開示する。
【０１０８】
（付記１）  半導体基板と、半導体基板上に形成され第１のゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、半導体基板上に形成され第２のゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを備え、第１または第２のゲート電極の少なくとも一方は、仕事関数調整メタルを含有する置換メタル材で構成され、仕事関数調整メタルを含有する置換メタル材は、対応するトランジスタのしきい値電圧が、他方のトランジスタのしきい値電圧とほぼ対称となる仕事関数を有することを特徴とする半導体装置。
【０１０９】
（付記２）  半導体基板と、半導体基板上に形成され第１のゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、半導体基板上に形成され第２のゲート電極と第２の導電型のチャネル拡散領域を有する第２導電型の第２トランジスタとを備え、第１または第２のゲート電極の一方のゲート電極が、置換メタル材または仕事関数調整メタルを含有する置換メタル材で構成され、他方のゲート電極はシリサイドで構成され、シリサイドは、対応するトランジスタのしきい値電圧が前記一方のトランジスタのしきい値電圧とほぼ対称となるような仕事関数を有することを特徴とする半導体装置。
【０１１０】
（付記３）前記置換メタル材はアルミニウムであり、前記仕事関数調整メタルは、Ｃｏ、Ｎｉ、Ｒｕ、Ｉｒ、Ｃｒ、Ｃｕ、Ｐｄ、Ｐｔ、Ｏｓ、Ｒｅ、Ｒｈ、Ｗ、Ａｇ、Ａｕ、Ｍｏ、Ｆｅから選択されることを特徴とする付記１または２に記載の半導体装置。
【０１１１】
（付記４）前記シリサイドは、ＣｏｘＳｉｙ  、ＴｉｘＳｉｙ 、ＲｕｘＳｉｙ、ＮｉｘＳｉｙ  、ＰｔｘＳｉｙ  、ＭｏｘＳｉｙ  から選択されることを特徴とする付記２または３に記載の半導体装置。
【０１１２】
（付記５）前記仕事関数調整メタルを含有する置換メタル材は、対応するトランジスタと同じ導電型にドープされた前記半導体基板材料の仕事関数とほぼ等しい仕事関数を有することを特徴とする付記１に記載の半導体装置。
【０１１３】
（付記６）前記シリサイドは、対応するトランジスタと同じ導電型にドープされた前記半導体基板材料の仕事関数とほぼ等しい仕事関数を有することを特徴とする付記２に記載の半導体装置。
【０１１４】
（付記７）半導体基板上に、第１の初期ゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、第２の初期ゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを形成する工程と、
熱処理により、前記第１または第２の初期ゲート電極の少なくとも一方を、仕事関数調整メタルを含有する置換メタル材と置換して、仕事関数調整メタル含有置換メタルゲート電極を形成する工程と
を含み、前記仕事関数調整メタルを含有する置換メタル材は、仕事関数調整メタル含有置換メタルゲート電極に対応するトランジスのしきい値電圧が他方のトランジスタのしきい値電圧とほぼ対称となる仕事関数を有するように選択されることを特徴とする半導体装置の製造方法。
【０１１５】
（付記８）  半導体基板上に、第１の初期ゲート電極と第１の導電型のチャネル拡散領域を有する第１トランジスタと、第２の初期ゲート電極と第２の導電型のチャネル拡散領域を有する第２トランジスタとを形成する工程と、
前記第１の初期ゲート電極の少なくとも一部と、前記第２の初期ゲート電極の少なくとも一部を、同時または個別に露出させる工程と、
前記第１の初期ゲート電極の露出箇所に第１のメタル層を形成する工程と、
前記第２の初期ゲート電極の露出箇所に、仕事関数調整メタルを含有するメタル層、または前記第１のメタル層と異なる第２のメタル層を形成する工程と、
熱処理を施すことにより、前記第１の初期ゲート電極を第１の置換メタルゲート電極に置換し、前記第２の初期ゲート電極を、対応する第２トランジスタのしきい値電圧が前記置換後の第１トランジスタのしきい値電圧とほぼ対称となるような仕事関数を有する第２の置換ゲート電極に置換する工程と
を含む半導体装置の製造方法。
【０１１６】
（付記９）  第１の初期ゲート電極の置換と、第２の初期ゲート電極の置換は、同一の熱処理工程で同時に行われることを特徴とする付記８に記載の半導体装置の製造方法。
【０１１７】
（付記１０）  第１の初期ゲート電極の置換と、第２の初期ゲート電極の置換は、個別の熱処理工程で行われることを特徴とする付記８に記載の半導体装置の製造方法。
【０１１８】
（付記１１）  前記第２の置換ゲート電極の形成は、前記熱処理により、第２の初期ゲート電極を第２のメタルにメタル置換することによって形成されることを特徴とする付記８に記載の半導体装置の製造方法。
【０１１９】
（付記１２）  前記第２の置換ゲート電極の形成は、前記熱処理により、第２の初期ゲート電極を前記第２のメタルでシリサイド化することによって形成されることを特徴とする付記８に記載の半導体装置の製造方法。
【０１２０】
（付記１３）  初期ゲート電極の露出工程は、当該初期ゲート電極の全面を露出させることを特徴とする付記８に記載の半導体装置の製造方法。
【０１２１】
（付記１４）  第１のメタル層と第２のメタル層は、互いに積層方向に重複しないように形成されることを特徴とする付記８に記載の半導体装置の製造方法。
【０１２２】
（付記１５）  第１のメタル層と第２のメタル層は、一部積層方向に重複して形成されることを特徴とする付記８に記載の半導体装置の製造方法。
【０１２３】
（付記１６）  第１の初期ゲート電極を、この第１の初期ゲート電極の仕事関数とほぼ等しい仕事関数を有する第１の置換メタルゲート電極に置換し、前記第２の初期ゲート電極を、この第２の初期ゲート電極の仕事関数とほぼ等しい仕事関数を有する第２の置換ゲート電極に置換することを特徴とする付記８に記載の半導体装置の製造方法。
【０１２４】
【発明の効果】
ゲート電極の低抵抗化を図るとともに、しきい値電圧シフトを解消し、動作バランスのとれたデュアルゲート構成を有する半導体装置が実現される。
【０１２５】
また、優れたメタル置換材料であるＡｌの利点を利用して、ゲート電極の仕事関数の調整を高い自由度で行うことができる。
【図面の簡単な説明】
【図１】従来の置換メタルゲートをＣＭＯＳデバイスに適用した例を示す図である。
【図２】従来の置換メタルゲートをＣＭＯＳデバイスに適用したときに生じるしきい値電圧シフトと、動作の不均衡を説明するためのグラフである。
【図３】本発明の仕事関数調整メタル含有の置換メタルを用いたメタル置換を説明するための図である。
【図４】本発明の第１実施形態に係る置換メタルによるデュアルゲート構造を有する半導体装置の図である。
【図５】第１実施形態の半導体装置の作製工程図（その１）である。
【図６】第１実施形態の半導体装置の作製工程図（その２）であり、図５の工程（６）に引き続く図である。
【図７】第１実施形態の半導体装置の作製工程図（その３）であり、図６の工程（９）に引き続く図である。
【図８】第１実施形態の半導体装置の作製工程図（その４）である。
【図９】第１実施形態の半導体装置の作製工程図（その５）である。
【図１０】第１実施形態の半導体装置の作製工程図（その６）である。
【図１１】第１実施形態の半導体装置の作製工程図（その７）である。
【図１２】第１実施形態の半導体装置の作製工程図（その８）である。
【図１３】第１実施形態の半導体装置の作製工程図（その９）である。
【図１４】本発明の第２実施形態に係る半導体装置の作成工程図（その１）であり、図６の工程（９）に引き続く工程を示す図である。
【図１５】第２実施形態の半導体装置の作製工程図（その２）である。
【図１６】第２実施形態の半導体装置の作製工程図（その３）である。
【図１７】本発明の第３実施形態に係る半導体装置の作製工程図（その１）であり、図６の工程（９）に引き続く工程を示す図である。
【図１８】第３実施形態の半導体装置の作製工程図（その２）である。
【図１９】第３実施形態の半導体装置の作製工程図（その３）である。
【図２０】第３実施形態の半導体装置の作製工程図（その４）である。
【図２１】第３実施形態の半導体装置の作製工程図（その５）である。
【図２２】本発明の第４実施形態に係る半導体装置の作製工程図（その１）であり、図５の工程（５）に引き続く工程を示す図である。
【図２３】第４実施形態の半導体装置の作製工程図（その２）であり、ＮＭＯＳおよびＰＭＯＳの双方で初期ゲート電極の表面全体を露出する工程を示す図である。
【図２４】第４実施形態の半導体装置の作製工程図（その３）である。
【図２５】第４実施形態の半導体装置の作製工程図（その４）である。
【図２６】第４実施形態の半導体装置の作製工程図（その５）である。
【図２７】第４実施形態の半導体装置の作製工程図（その６）である。
【図２８】第４実施形態の変形例に係る作製工程図（その１）である。
【図２９】第４実施形態の変形例に係る作製工程図（その２）である。
【図３０】第４実施形態の変形例に係る作製工程図（その３）である。
【図３１】第５実施形態に係る半導体装置を示す図である。
【符号の説明】
１、２６  置換Ａｌ材
３  仕事関数調整メタル
１０、４０  半導体装置
１１  半導体基板
１２  素子分離領域（ＳＴＩ）
１３  ゲート絶縁膜
１４  ポリシリコンゲート電極（初期ゲート電極）
１５  ソース・ドレイン（拡散領域）
１７  サイドウォール
２３  プラグ
２５  レジスト
２７、２９  Ｔｉ膜（メタル置換促進材）
２８  仕事関数調整メタル含有Ａｌ材
４６  置換メタル電極（第１の置換メタル電極）
４８  シリサイド電極（第２の置換ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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