(57)【要約】【課題】従来マイクロプロセッサにアクセスされるメモリはＰＲＯＭ／ＦＬＡＳＨ−ＲＯＭ等の低速メモリへのアクセスする割合が多く、マイクロプロセッサの処理能力が低くなるという問題がある。【解決手段】ＰＲＯＭ２の内容をＲＡＭモジュール３の指定領域に書込む手段と、マイクロプロセッサ（ＭＰＵ）１のメモリアクセス指示を受け、ＲＡＭモジュール３／ＰＲＯＭ２の何れをアクセスするかを制御するアドレス管理手段５と、アクセス先切替に応じウェイト信号を調整するウェイト制御部４を含み、アドレス管理手段５は、前記コピー後にセットされる変換モードＦＦ７３と、変換モードではアクセスアドレスがＰＲＯＭ２の域であればアドレス上位をＲＡＭモジュール３の指定領域（変換アドレスレジスタ６２が指定）に変換するアドレス変換手段６と、変換後アドレスを受けるＣＳ／制御信号生成部８手段を有する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
高速メモリと、プログラム情報が格納された低速メモリと、これらをアクセスするマイクロプロセッサを含む装置において、低速メモリの内容を高速メモリの指定された領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速／低速メモリのどちらをアクセスするかを制御するアドレス管理手段と、アクセス先の切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、
前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、マイクロプロセッサから受けたメモリアクセスアドレスが低速メモリ域であった場合、前記変換モードフラグがセットされていれば前記アクセスアドレスを高速メモリの前記指定の領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とするマイクロプロセッサの高速メモリアクセス方式。
【請求項２】
前記アドレス管理手段には、前記低速メモリの内容を書き込む高速メモリの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする請求項１記載のマイクロプロセッサの高速メモリアクセス方式。
【請求項３】
前記低速メモリの内容を高速メモリに書き込む手段が、割込ベクタも含めて書き込み、前記変換モードで、マイクロプロセッサが割込ベクタの読出要求をするとアドレス変換を行い、割込ベクタを高速メモリより読み出す様にしたことを特徴とする請求項１、又は２記載のマイクロプロセッサの高速メモリアクセス方式。
【請求項４】
前記アドレス管理手段には、前記アドレス変換を行うアクセスアドレスの範囲を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする請求項２記載のマイクロプロセッサの高速メモリアクセス方式。
【請求項５】
マイクロプロセッサがアドレス変換の対象とする低速メモリの領域をアドレス範囲指定レジスタに設定する際に、メモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムが含まれる領域を除いて設定し、前記変換モードにおいてもメモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムは低速メモリから読み出す様にしたことを特徴とする請求項４記載のマイクロプロセッサの高速メモリアクセス方式。
【請求項６】
高速メモリと、プログラム情報が格納された第１の低速メモリと、第２の低速メモリとこれらをアクセスするマイクロプロセッサを含む装置において、第１の低速メモリと第２の低速メモリの内容を、それぞれ高速メモリの指定された第１の領域、第２の領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速メモリ／第１の低速メモリ／第２の低速メモリの何れにアクセスするかを制御するアドレス管理手段と、アクセス先のメモリ切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、
前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、前記変換モードではマイクロプロセッサから受けたメモリアクセスアドレスが第１、或いは第２の低速メモリ域であった場合、前記アクセスアドレスを高速メモリの前記第１、或いは第２の指定領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とするマイクロプロセッサの高速メモリアクセス方式。
【請求項７】
前記アドレス管理手段には、前記第１、第２の低速メモリの内容を書き込む高速メモリ上のそれぞれの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする請求項６記載のマイクロプロセッサの高速メモリアクセス方式。
【請求項８】
高速メモリと、プログラム情報が格納された低速メモリと、これらをアクセスするマイクロプロセッサを含む装置であって、低速メモリの内容を高速メモリの指定された領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速／低速メモリのどちらをアクセスするかを制御するアドレス管理手段と、アクセス先の切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、
前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、マイクロプロセッサから受けたメモリアクセスアドレスが低速メモリ域であった場合、前記変換モードフラグがセットされていれば前記アクセスアドレスを高速メモリの前記指定の領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とする高速メモリアクセス装置。
【請求項９】
前記アドレス管理手段には、前記低速メモリの内容を書き込む高速メモリの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする請求項８記載の高速メモリアクセス装置。
【請求項１０】
前記低速メモリの内容を高速メモリに書き込む手段が、割込ベクタも含めて書き込み、前記変換モードで、マイクロプロセッサが割込ベクタの読出要求をするとアドレス変換を行い、割込ベクタを高速メモリより読み出す様にしたことを特徴とする請求項８、又は９記載の高速メモリアクセス装置。
【請求項１１】
前記アドレス管理手段には、前記アドレス変換を行うアクセスアドレスの範囲を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする請求項９記載の高速メモリアクセス装置。
【請求項１２】
マイクロプロセッサがアドレス変換の対象とする低速メモリの領域をアドレス範囲指定レジスタに設定する際に、メモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムが含まれる領域を除いて設定し、前記変換モードにおいてもメモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムは低速メモリから読み出す様にしたことを特徴とする請求項１１記載の高速メモリアクセス装置。
【請求項１３】
高速メモリと、プログラム情報が格納された第１の低速メモリと、第２の低速メモリとこれらをアクセスするマイクロプロセッサを含む装置であって、第１の低速メモリと第２の低速メモリの内容を、それぞれ高速メモリの指定された第１の領域、第２の領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速メモリ／第１の低速メモリ／第２の低速メモリの何れにアクセスするかを制御するアドレス管理手段と、アクセス先のメモリ切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、
前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、前記変換モードではマイクロプロセッサから受けたメモリアクセスアドレスが第１、或いは第２の低速メモリ域であった場合、前記アクセスアドレスを高速メモリの前記第１、或いは第２の指定領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とする高速メモリアクセス装置。
【請求項１４】
前記アドレス管理手段には、前記第１、第２の低速メモリの内容を書き込む高速メモリ上のそれぞれの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする請求項１３記載の高速メモリアクセス装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサを有する装置においてマイクロプロセッサが動作するためのプログラムが格納されている低速メモリ（ＰＲＯＭ）と高速メモリ（ＲＡＭ、ＳＤＲＡＭ）等を有している装置においてマイクロプロセッサからの低速メモリアクセス時間を削減することでマイクロプロセッサの処理速度の向上を行う高速メモリアクセス方式及び高速メモリアクセス装置に関する。
【０００２】
【従来の技術】
従来、マイクロプロセッサ制御による小型の装置やコントローラでは、マイクロプロセッサが動作するプログラムが設定されているメモリは主にＰＲＯＭ／ＦＬＡＳＨ−ＲＯＭ（低速アクセスメモリ）が使用され、マイクロプロセッサのワーク用のメモリにはＳＲＡＭ（スタティックラム）や、ＳＤＲＡＭ（シンクロナスダイナミックラム）等の高速アクセスメモリが使用されることが多い。
【０００３】
又、従来より、マイクロプロセッサを含む装置では、動作プログラムを書き込んだＲＯＭを最初は外付の書き換え可能なＲＯＭとし、量産移行時に内蔵のマスクＲＯＭとする。
【０００４】
この際にプログラム読出が高速になるので、モータ制御等実時間処理を正確に実行しなければならない応用分野では問題となり、高速内蔵ＲＯＭについても外付けＲＯＭのアクセスタイムに同じアクセスタイミングを設定出来る様にする技術が示されている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開昭６３−１２０４９号公報（第２頁右上欄第５行から左下欄第２０行）
【０００６】
【発明が解決しようとする課題】
上記最初の従来技術においては、マイクロプロセッサが動作する場合にアクセスされるメモリはＰＲＯＭ／ＦＬＡＳＨ−ＲＯＭ等の低速メモリへのアクセスする割合が多く、マイクロプロセッサの処理能力が低くなるという問題がある。
【０００７】
又、上記二番目の従来技術では、量産移行時に内蔵のマスクＲＯＭにするにあたって動作プログラムを含めた再評価が必要になるか、或いは内蔵のマスクＲＯＭを外付けＲＯＭのアクセスタイムで使うこともあり充分に性能を向上できないといった問題がある。
【０００８】
ところで近年より半導体の製造技術のめざましい進歩によりＤＲＡＭやＳＲＡＭの集積度が増加しこれらの製品の多くが大容量化している。従って、上記低速メモリのプログラム情報を装置の初期設定時等に高速メモリにコピーし、以降高速メモリから読み出す様にすればよい。
【０００９】
これにより上記低速メモリアクセスによる処理能力の問題は解決できる。又、外付けＲＯＭによる時期、内蔵マスクＲＯＭ移行後に係わらず、開発当初からコピーしたプログラム情報を高速メモリから読み出す様にしてプログラムの評価、デバッグを行うことで処理実行時間の変更を無くすことができる。
【００１０】
ここで、低速メモリのプログラム情報を高速メモリに展開する際にプログラムだけでなく、マイクロプロセッサが頻繁にアクセスする割込ベクタも含めて展開しておくことが肝要である。
【００１１】
そうしなければ低速メモリアクセスが発生してしまい、命令やワークメモリに高速メモリを使用しても、マイクロプロセッサの処理能力を充分活用出来ない。
【００１２】
【課題を解決するための手段】
本発明の第１のマイクロプロセッサの高速メモリアクセス方式は、高速メモリと、プログラム情報が格納された低速メモリと、これらをアクセスするマイクロプロセッサを含む装置において、低速メモリの内容を高速メモリの指定された領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速／低速メモリのどちらをアクセスするかを制御するアドレス管理手段と、アクセス先の切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、マイクロプロセッサから受けたメモリアクセスアドレスが低速メモリ域であった場合、前記変換モードフラグがセットされていれば前記アクセスアドレスを高速メモリの前記指定の領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とする。
【００１３】
本発明の第２のマイクロプロセッサの高速メモリアクセス方式は、前記第１のマイクロプロセッサの高速メモリアクセス方式に於いて、前記アドレス管理手段には、前記低速メモリの内容を書き込む高速メモリの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする。
【００１４】
本発明の第３のマイクロプロセッサの高速メモリアクセス方式は、前記第１、又は第２のマイクロプロセッサの高速メモリアクセス方式に於いて、前記低速メモリの内容を高速メモリに書き込む手段が、割込ベクタも含めて書き込み、前記変換モードで、マイクロプロセッサが割込ベクタの読出要求をするとアドレス変換を行い、割込ベクタを高速メモリより読み出す様にしたことを特徴とする。
【００１５】
本発明の第４のマイクロプロセッサの高速メモリアクセス方式は、前記第２のマイクロプロセッサの高速メモリアクセス方式に於いて、前記アドレス管理手段には、前記アドレス変換を行うアクセスアドレスの範囲を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする。
【００１６】
本発明の第５のマイクロプロセッサの高速メモリアクセス方式は、前記第４のマイクロプロセッサの高速メモリアクセス方式に於いて、マイクロプロセッサがアドレス変換の対象とする低速メモリの領域をアドレス範囲指定レジスタに設定する際に、メモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムが含まれる領域を除いて設定し、前記変換モードにおいてもメモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムは低速メモリから読み出す様にしたことを特徴とする。
【００１７】
本発明の第６のマイクロプロセッサの高速メモリアクセス方式は、高速メモリと、プログラム情報が格納された第１の低速メモリと、第２の低速メモリとこれらをアクセスするマイクロプロセッサを含む装置において、第１の低速メモリと第２の低速メモリの内容を、それぞれ高速メモリの指定された第１の領域、第２の領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速メモリ／第１の低速メモリ／第２の低速メモリの何れにアクセスするかを制御するアドレス管理手段と、アクセス先のメモリ切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、前記変換モードではマイクロプロセッサから受けたメモリアクセスアドレスが第１、或いは第２の低速メモリ域であった場合、前記アクセスアドレスを高速メモリの前記第１、或いは第２の指定領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とする。
【００１８】
本発明の第７のマイクロプロセッサの高速メモリアクセス方式は、前記第６のマイクロプロセッサの高速メモリアクセス方式に於いて、前記アドレス管理手段には、前記第１、第２の低速メモリの内容を書き込む高速メモリ上のそれぞれの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする。
【００１９】
本発明の第１の高速メモリアクセス装置は、高速メモリと、プログラム情報が格納された低速メモリと、これらをアクセスするマイクロプロセッサを含む装置であって、低速メモリの内容を高速メモリの指定された領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速／低速メモリのどちらをアクセスするかを制御するアドレス管理手段と、アクセス先の切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、マイクロプロセッサから受けたメモリアクセスアドレスが低速メモリ域であった場合、前記変換モードフラグがセットされていれば前記アクセスアドレスを高速メモリの前記指定の領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とする。
【００２０】
本発明の第２の高速メモリアクセス装置は、前記第１の高速メモリアクセス装置に於いて、前記アドレス管理手段には、前記低速メモリの内容を書き込む高速メモリの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする。
【００２１】
本発明の第３の高速メモリアクセス装置は、前記第１、又は第２の高速メモリアクセス装置に於いて、前記低速メモリの内容を高速メモリに書き込む手段が、割込ベクタも含めて書き込み、前記変換モードで、マイクロプロセッサが割込ベクタの読出要求をするとアドレス変換を行い、割込ベクタを高速メモリより読み出す様にしたことを特徴とする。
【００２２】
本発明の第４の高速メモリアクセス装置は、前記第２の高速メモリアクセス装置に於いて、前記アドレス管理手段には、前記アドレス変換を行うアクセスアドレスの範囲を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする。
【００２３】
本発明の第５の高速メモリアクセス装置は、前記第４の高速メモリアクセス装置に於いて、マイクロプロセッサがアドレス変換の対象とする低速メモリの領域をアドレス範囲指定レジスタに設定する際に、メモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムが含まれる領域を除いて設定し、前記変換モードにおいてもメモリ障害やメモリ内容不良を要因に含む割込のベクタや割込処理プログラムは低速メモリから読み出す様にしたことを特徴とする。
【００２４】
本発明の第６の高速メモリアクセス装置は、高速メモリと、プログラム情報が格納された第１の低速メモリと、第２の低速メモリとこれらをアクセスするマイクロプロセッサを含む装置であって、第１の低速メモリと第２の低速メモリの内容を、それぞれ高速メモリの指定された第１の領域、第２の領域に書き込む手段と、マイクロプロセッサのメモリアクセス指示を受け、高速メモリ／第１の低速メモリ／第２の低速メモリの何れにアクセスするかを制御するアドレス管理手段と、アクセス先のメモリ切替に応じてマイクロプロセッサへのウェイト信号を調整する手段を含み、前記アドレス管理手段には、前記高速メモリへの書込を終えた後にセットされる変換モードフラグと、前記変換モードではマイクロプロセッサから受けたメモリアクセスアドレスが第１、或いは第２の低速メモリ域であった場合、前記アクセスアドレスを高速メモリの前記第１、或いは第２の指定領域へのアドレスに変換するアドレス変換手段と、変換後のアドレスに従って対応するメモリのチップセレクト信号を発生する手段を有することを特徴とする。
【００２５】
本発明の第７の高速メモリアクセス装置は、前記第６の高速メモリアクセス装置に於いて、前記アドレス管理手段には、前記第１、第２の低速メモリの内容を書き込む高速メモリ上のそれぞれの領域を指定するレジスタを含み、これがマイクロプロセッサにより設定できることを特徴とする。
【００２６】
【発明の実施の形態】
次に本発明の第１の実施形態について図面を参照して詳細に説明する。図１は、本発明の高速メモリアクセス装置の構成を示したブロック図である。
【００２７】
装置には、全体の動作を制御するマイクロプロセッサ１と、マイクロプロセッサ１が動作するためのプログラムが格納されているＰＲＯＭ２と、マイクロプロセッサ１がワーク等で使用するためのＲＡＭモジュール３と、マイクロプロセッサ１のウエイトを制御するウェイト制御部４と、ＰＲＯＭ２／ＲＡＭモジュール３のどちらをアクセスするかを制御するアドレス管理部５を含む。
【００２８】
アドレス管理部５は、ＰＲＯＭアクセスを高速メモリアクセスに見せるアドレス変換部６、どのメモリにアクセスに行くかを制御するＣＳ（チップセレクト）／制御信号生成部８と、メモリ切替を行うかの設定を制御する変換モード制御部７を含む。尚、アクセスメモリ切り替え時ウエイト制御部４のウェイト時間が調整される。
【００２９】
次にメモリのアドレスマップを図２に示す。ＲＡＭモジュール３を２５６Ｋバイト、ＰＲＯＭ２を６４Ｋバイトとしている。０００００〜３ＦＦＦＦ（１６進）がＲＡＭエリアであり、４００００〜４ＦＦＦＦ（１６進）がＲＯＭエリアである。
【００３０】
ＲＯＭエリアには４００００〜４０３ＦＦバイト目に割込ベクタが、４１０００〜４３ＦＦＦバイト目に割込・例外処理プログラムがそれぞれ格納されている。４４０００〜４４ＦＦＦバイト目には初期設定プログラムが、以降には通常プログラムが格納されている。
【００３１】
ＰＲＯＭ２のこの内容は、装置の初期設定でＲＡＭモジュールの３００００〜３ＦＦＦＦバイト目にコピーされる。ＲＡＭモジュール３の０〜２ＦＦＦＦバイト目はワークエリアである。
【００３２】
図３は本実施形態の高速メモリアクセス装置の要部を詳細に示したブロック図である。アドレス変換部６の変換アドレスレジスタ６２（図中はＲＥＧ６２）は、本例では３ビットのレジスタであり、ＰＲＯＭへのアクセスアドレス（Ａ０〜Ａ１８）をＲＡＭモジュール３へのアクセスアドレスに変換する際の３ビット（Ａ０〜Ａ２）の付け替えアドレスを保持している（例えば０１１）。
【００３３】
セレクタ６３はアクセスアドレスの前記３ビットと変換アドレスレジスタ６２出力とを切り替えるセレクタである。ＡＮＤゲート６４はアクセスアドレス最上位ビット（Ａ０：ＰＲＯＭアクセスを示す）と、変換モードＦＦ７３との論理積を出力し、この信号はアドレス変換指示でありセレクタ６３に変換アドレスレジスタ６２を選択させる。
【００３４】
デコーダ６１はアドレス信号９が変換アドレスレジスタ６２を指定するＩＯポート番号（ＩＯアドレス）であること、且つＩＯＷ（ＩＯライト）が指示されているとデータ信号１０中の３ビットを変換アドレスレジスタ６２に設定する信号を出力する。
【００３５】
ＣＳ／制御信号生成部８は変換後アドレスの上位３ビットを受け、ＭＲ（メモリリード）信号又はＭＷ（メモリライト）信号とあわせＲＡＭモジュール３やＰＲＯＭ２のチップセレクト信号或いはこれとアドレス上位の一部を作成し供給する。
【００３６】
変換モード制御部７の変換モードＦＦ７３はＰＲＯＭ２アクセスをＲＡＭモジュール３アクセスに変換するモードを示すＦＦ（フリップフロップ）である。本実施形態ではＰＲＯＭ２内のアドレスに関わりなく全てＲＡＭモジュール３から読み出すことにしており、このモードＦＦ信号はメモリアクセスを全てＲＡＭモジュール３アクセスにする指示になる。
【００３７】
デコーダ７１は、アドレス信号９をデコードし、ＩＯＷ指示と、データ信号１０の２ビットと合わせ変換モードＦＦ７３のセット、リセット信号を作成する。
【００３８】
変換モードＦＦ７３は装置のパワーＯＮ時リセットでリセットされ、ＰＲＯＭ２の内容がＲＡＭモジュール３にコピー（ミラー化）された後にセットされる。
【００３９】
ウェイト制御部４のウェイト回路４１、４２はマイクロプロセッサ１からＡＤＳ（アドレス開始）と、ＭＲ信号やＭＷ信号を受けると、それぞれＲＡＭモジュール３、ＰＲＯＭ２のアクセス時間に応じた期間（例えば２マシンサイクル、６マシンサイクル）オンのウェイト信号を発生する。
【００４０】
セレクタ４３の選択信号には変換モードＦＦ７３の反転信号とＡ０信号の論理積出力が入っており、変換モードＦＦ７３オフではＡ０＝１で、変換モードＦＦ７３オンでは無条件にウェイト回路４１が選択される。
【００４１】
本実施形態の動作について、図面を参照し説明をする。図３を参照し、マイクロプロセッサ１は装置立ち上げでＨＷリセットを行った後、ＰＲＯＭ２の初期設定プログラムを読出し順次実行する。この初期設定の終わりのほうで変換アドレスレジスタ６２にＰＲＯＭ２内容のコピー先バンクアドレス「０１１」を設定するＩＯ命令を発行する。
【００４２】
次にＰＲＯＭ２の０番地をオペランドとして読出し、ＲＡＭモジュール３のコピー先バンクの０番地に書き込み、以降ＰＲＯＭ２のＦＦＦＦ（１６進）番地の内容のコピーまで行う。次に、変換モードＦＦ７３をセットするＩＯ命令を発行し、初期設定を終える。
【００４３】
尚、ＰＲＯＭ２のＲＡＭモジュール３へのコピーは、マイクロプロセッサ１が直接実行せずＤＭＡコントローラ等にメモリ−メモリ転送を指示してもよい。
【００４４】
通常の動作で、全体の動作を制御するマイクロプロセッサ１が外部要因を受けると（例えば、割り込み要因等を受け付けると）マイクロプロセッサ１は外部要因の処理を行うがこの時は外部要因用にアサインされているＰＲＯＭ２（プログラムメモリ）用のアドレス（割込ベクタアドレス）を出力する。
【００４５】
アドレス変換部６では、変換モードＦＦ７３がオンしており、Ａ０が１につきアクセスアドレス上位が０１１に変換される。
【００４６】
ＣＳ／制御信号生成部８はこれを受けてＲＡＭモジュール３へのＣＳ信号を送出しＲＡＭモジュール３から割込ベクタが読み出される。
【００４７】
この間マイクロプロセッサ１へのウェイトはウェイト回路４１が選択されており、マイクロプロセッサ１は高速に割込ベクタをフェッチする。
【００４８】
次に本発明の第２の実施形態について説明する。本実施形態では変換モードになってもプログラムや割込ベクタをＰＲＯＭ２から読み出したほうが処理の成功率が圧倒的に高い処理がありこれを考慮したものである。
【００４９】
例えば、メモリの読出エラーや障害が原因となってＮＭＩ（マスク禁止割込）が発生した場合にはアクセスしてないＰＲＯＭ２でなくＲＡＭモジュール３に不良がある可能性が高く、ＮＭＩ等の割込ベクタ、ＮＭＩ等の例外処理プログラムはＰＲＯＭ２から読み出す。
【００５０】
この為、アドレス変換部６ＡはＲＡＭモジュール３のバンク３のアドレス範囲を指定し該当すればＲＡＭモジュール３からの読出とする。
【００５１】
図４を参照し、ＮＭＩ等を含むグループ（ＮＭＩやメモリ内容破壊で起こりやすいフォルト等）の割込ベクタ群と、これら対応の割込・例外処理プログラムを除いた内容をＲＡＭモジュール３からの読出とする。
【００５２】
図５は本実施形態のアドレス変換部６Ａの詳細ブロック図である。対象アドレス範囲レジスタ６６はアドレス変換の対象となるアクセスアドレスの例えば下位５ビットを除いたアドレスが設定され、対象範囲の開始アドレス部と上限アドレス部を持つ。
【００５３】
比較回路６７はアドレス信号９の（Ａ０〜Ａ１３）が上記開始アドレス以上であり、且つ上記上限アドレス以下であるかを検出する回路である。
【００５４】
対象アドレス範囲レジスタ６６と比較回路６７を数組備え、何れかがヒットすればＯＲ回路６５がオンし変換モードＦＦ７３出力とＡＮＤされアドレス変換を指示する。又このＡＮＤ出力の反転信号がセレクタ４３に供給される。
【００５５】
デコーダ６１Ａは対象アドレス範囲レジスタ６６〜６９、変換アドレスレジスタ６２を設定する指示を解釈する回路である。
【００５６】
次に本実施形態の動作について前記実施形態と異なる点を説明する。マイクロプロセッサ１は初期設定で、対象アドレス範囲レジスタ６６に図４の割込ベクタ（通常の外部割込）の開始アドレスと割込ベクタの最後のアドレスをＩＯ命令で設定する。
【００５７】
又、次の対象アドレス範囲レジスタ６８に割込処理プログラム（通常の割込処理）の開始アドレス、通常のプログラムの最後のアドレスを設定しておく。変換アドレスレジスタ６２も前記同様に「０１１」に設定する。
【００５８】
ＰＲＯＭ２からＲＡＭモジュール３へのコピーを実行し最後に変換モードＦＦ７３をセットする。
【００５９】
通常動作でマイクロプロセッサ１はプログラム読出を行い、これらはアドレス変換されＲＡＭモジュール３のバンク３のプログラムが読み出される。この際にＲＡＭモジュール３のバンク３等の不良で読出エラー（パリティエラー等）が起こると、ＮＭＩ割込要因がセットされ又直前にエラー種類もレジスタ等にセットされる。
【００６０】
マイクロプロセッサ１がＮＭＩ割込ベクタ読出しを指示すると、対象アドレス範囲レジスタ６６、６８はいずれもヒットしないのでセレクタ６３でのアドレス差し替えが行われずＰＲＯＭ２からＮＭＩ割込ベクタがフェッチされる。
【００６１】
ＮＭＩ対応の割込・例外処理プログラムも同様にＰＲＯＭ２からフェッチされる。これが実行され、エラー種類が判定され少なくともＲＡＭモジュール３の動作不良をオペレータに確実に通知ないし表示出来る。
【００６２】
ＮＭＩ対応の割込・例外処理プログラムはＲＡＭモジュール３のワークエリアが正常と判定すれば、変換モードＦＦ７３のリセットをＩＯ命令で行なう。以降プログラム等がＰＲＯＭ２から読み出され低速になるが処理の続行ができる。
【００６３】
次に第３の実施形態について説明する。本実施形態では、低速メモリを２種類持つ装置でのメモリアクセスを高速化する。
【００６４】
図６を参照し、アドレス変換部６Ｂは各低速メモリに対応した変換アドレスレジスタ６２ー１、６２−２、３ウェイのセレクタ６３Ｂ、ゲートロジック６４Ｂ、デコーダ６１Ｂを含む。
【００６５】
ゲートロジック６４Ｂは、変換モードＦＦ７３がオンでアドレス上位ビットが第１或いは第２の低速メモリ域であれば、対応の変換アドレスレジスタをセレクタ６３Ｂに選択させる。アドレス上位ビットが第１、第２の低速メモリ域であることを示す信号はセレクタ４３へ送出する。
【００６６】
変換アドレスレジスタ６２−１、６２−２のそれぞれにはデータ信号１０の異なるビット群が入力されており、個別の変換アドレスを設定出来る。
【００６７】
又、図示してないがウェイト制御部４は第２の低速メモリアクセス時間に対応した第３のウェイト回路も持ち、セレクタ４３は３ウェイである。
【００６８】
マイクロプロセッサ１は初期設定で、変換アドレスレジスタ６２−１、６２−２にはそれぞれに割り当てたＲＡＭモジュール３の第１、第２の領域を設定する。次にそれぞれの低速メモリの内容を高速メモリ（ＲＡＭモジュール３）の前記各領域にコピーし変換モードＦＦ７３をセットする。
【００６９】
以降マイクロプロセッサ１の送出する第１の低速メモリアクセス、第２の低速メモリアクセスがＲＡＭモジュール３の第１、第２の領域アクセスに自動変換される。
【００７０】
【発明の効果】
以上説明した様に、本発明によれば、メモリアドレスマップで低速メモリにアサインしている割込ベクタやプログラムへのアクセスを高速メモリアクセスに見せることで、マイクロプロセッサは恰も低速メモリアクセスを行っても高速メモリへアクセスされ、１アクセス当たりに要する時間が短縮され、マイクロプロセッサの処理能力を向上できる。
【００７１】
また、ソフトウェア側の処理効率を上げるよりもＨ／Ｗで低速メモリアクセスを常に高速メモリ側にアドレス変換した方が全体的な処理能力の向上になる。
【００７２】
本発明の第２実施形態によれば、ＮＭＩ割込やメモリ内容不良による例外については割込ベクタや割込・例外処理プログラム読出を常に低速メモリから行う為、高速メモリにコピーされたプログラム情報の内容不良や、高速メモリの部分的障害が発生した場合にも割込・例外プログラムによる処理を確実に実行できる。
【００７３】
又、プログラムが変換モードフラグをオフにできるので、上記割込・例外処理プログラムが変換モードフラグをオフにし低速メモリからプログラムを読み出し処理の続行やリトライが出来る。
【００７４】
本発明の第３実施形態によれば、２種類の低速メモリへのアクセスを高速メモリアクセスに変換できるので、２種類の低速メモリを持つ装置の処理能力を向上できる。
【図面の簡単な説明】
【図１】本発明の高速メモリアクセス装置の構成を示したブロック図。
【図２】本発明の高速メモリアクセス装置の第１実施形態のメモリアドレスマップを示した図。
【図３】本発明の高速メモリアクセス装置の第１実施形態の要部の詳細を示したブロック図。
【図４】本発明の高速メモリアクセス装置の第２実施形態のＰＲＯＭ２がＲＡＭモジュール３にコピーされた内容を示した図。
【図５】本発明の高速メモリアクセス装置の第２実施形態のアドレス変換部６Ａの詳細ブロック図。
【図６】本発明の高速メモリアクセス装置の第３実施形態のアドレス変換部６Ｂの詳細ブロック図。
【符号の説明】
１    マイクロプロセッサ
２    ＰＲＯＭ
３    ＲＡＭモジュール
４    ウェイト制御部
４１、４２    ウェイト回路
４３    セレクタ
５    アドレス管理部
６、６Ａ、６Ｂ    アドレス変換部
６１、６１Ａ    デコーダ
６２、６２−１、６２−２    変換アドレスレジスタ
６３、６３Ｂ    セレクタ
６４    ＡＮＤゲート
６４Ｂ    ゲートロジック
６５    ＯＲ回路
６６、６８    対象アドレス範囲レジスタ
６７、６９    比較回路
７    変換モード制御部
７１    デコーダ
７３    変換モードＦＦ
８    ＣＳ／制御信号生成部
９    アドレス信号
１０    データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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