(57)【要約】【課題】ツェナーザップダイオードによって抵抗調整を安定的に行うことが困難であった。【解決手段】半導体素子形成領域、抵抗素子形成領域等を含む半導体基板の上に第１の絶縁膜を介して多結晶シリコンから成るツェナーザップダイオード半導体層１３を設ける。このツェナーザップダイオード半導体層１３にＮ＋型半導体領域２１とこれを包囲するＰ型半導体領域２２及びＰ＋型半導体領域２３を設ける。Ｎ＋型半導体領域２１にカソード電極の複数の分割接続部分１７ａを接続する。Ｐ＋型半導体領域２３にアノード電極の複数の分割接続部分１８ａを接続する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、前記第１の半導体領域に隣接配置された第２導電型の第２の半導体領域と、前記第１の半導体領域に接続された第１の電極と、前記第２の半導体領域に接続された第２の電極とを有するツェナーザップダイオードにおいて、
前記第１の電極が、前記第１の半導体領域に対して相互に電気的に分離された複数の接続部分、又は高い抵抗値を有する部分を介して相互に接続された複数の接続部分によって電気的に接続されていることを特徴とするツェナーザップダイオード。
【請求項２】
更に、前記第１及び第２の半導体領域の表面を覆う絶縁膜を有し、前記絶縁膜に前記第１の半導体領域に至る複数の第１の開口及び前記第２の半導体領域に至る単数又は複数の第２の開口が形成され、前記第１の電極は前記複数の第１の開口を通して前記第１の半導体領域に接続され、前記第２の電極は前記単数又は複数の第２の開口を通して前記第２の半導体領域に接続されていることを特徴とする請求項１記載のツェナーザップダイオード。
【請求項３】
平面的に見て前記第２の半導体領域は前記第１の半導体領域を包囲するように配置されていることを特徴とする請求項１又は２記載のツェナーザップダイオード。
【請求項４】
前記第２の半導体領域は前記第１の半導体領域に隣接している第１の部分と、前記第１の部分に隣接し且つ前記第１の部分よりも高い不純物濃度を有している第２の部分とから成り、前記第２の電極は前記第２の部分に接続されていることを特徴とする請求項１又は２又は３記載のツェナーザップダイオード。
【請求項５】
半導体素子形成領域を含む半導体基板と、
前記半導体基板の表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に配置された多結晶シリコンから成る第１の導電型の第１の半導体領域と、
前記第１の絶縁膜の上に配置され且つ平面的に見て前記第１の半導体領域に隣接配置された多結晶シリコンから成る第２導電型の第２の半導体領域と、
前記第１の半導体領域に至る複数の第１の開口又は複数の開口面積の大きい部分とこれ等を連結し且つこれ等よりも小さい開口面積を有している部分とから成る１つの第１の開口を有し、且つ前記第２の半導体領域に至る単数又は複数の第２の開口を有して前記第１及び第２の半導体領域の表面上に配置された第２の絶縁膜と、
前記第１の開口を通して前記第１の半導体領域に接続された第１の電極と、
前記第２の開口を通して前記第２の半導体領域に接続された第２の電極と
を有していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗調整等に使用するためのツェナーザップダイオード及びこれを有する半導体装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開平８−３３０６０６号公報
半導体集積回路内において基準電圧を得るためには、基準電圧発生回路に含まれている抵抗素子の抵抗値を調整することが必要になる。抵抗値の調整方法として例えば前記特許文献１に開示されているツェナーザップダイオードを使用したトリミング方法がある。このツェナーザップダイオードを使用したトリミング方法では、半導体基板内に不純物拡散領域から成る複数の抵抗素子を形成し、これ等を直列に接続し、且つ各抵抗素子にツェナーザップダイオードを並列に接続する。ツェナーザップダイオードの極性は抵抗素子の両端子間の電圧で逆バイアスされるように設定される。従って、ツェナーザップダイオードが破壊されていない場合には、ツェナーザップダイオードは非導通であり、抵抗素子は正常な抵抗値を示す。複数の抵抗素子の直列回路の抵抗値が所定値よりも大きい時には、複数のツェナーザップダイオードから選択されたものに電流を流してツェナ−破壊即ち２次降伏させる。ツェナーザップダイオードが破壊すると、この部分が導体と見なせる状態になるので、抵抗素子が破壊したツェナーザップダイオードで短絡され、複数の抵抗素子の直列回路の抵抗値が減少する。
【０００３】
トリミングに使用される従来のツェナーザップダイオードは、例えば半導体基板の表面上に絶縁膜を形成し、この上に多結晶シリコン層を形成し、この多結晶シリコン層に図１に示すようにＮ＋型半導体領域１と、Ｐ型半導体領域２と、Ｐ＋型半導体領域３とを設け、Ｎ＋型半導体領域１にカソード電極４を設け、Ｐ＋型半導体領域３にアノード電極５を設けることによって製作されている。Ｐ型半導体領域２はＮ＋型半導体領域１を囲むように配置され、Ｐ＋型半導体領域３はＰ型半導体領域２を囲むように配置される。金属層から成るカソード電極４は、Ｎ＋型半導体領域１の露出表面の大部分にオーミック接触している。金属層から成るアノード電極５はＰ＋型半導体領域３にオーミック接触している。
【０００４】
ツェナーザップダイオードが２次降伏を引き起す逆方向電圧をカソード電極４とアノード電極５との間に印加すると、ＰＮ接合部に大電流が流れて接合部の温度が上昇し、局所的な電流集中領域が形成され、更にその中の特定部分の温度が一層上昇して、ホットスポットが形成される。このホットスポットが真性温度に達すると、キャリアの急激な増大によって低抵抗領域が形成され、接合破壊が発生する。そして、金属層から成るアノード電極５及びカソード電極４の一部が溶融して、半導体基板の表面、即ちＮ＋型半導体領域１からＰ＋型半導体領域３までの表面に短絡部即ち低抵抗領域が形成され、この低抵抗領域によってＰＮ接合が電気的に短絡される。
【０００５】
【発明が解決しようとする課題】
ところで、図１のツェナーザップダイオードでは、Ｎ＋型半導体領域１に対してカソード電極４が比較的大きな接触面積で接続されている。このため、次のような問題点があった。
（１）  比較的大きな接触面積を有するカソード電極４を通じて電流が分散して流れるため、ホットスポットを所定値の電流で安定して形成できない。このため、一定の電流でツェナーザップ即ち２次降伏によるＰＮ接合の破壊による短絡を再現性良く、安定して生じさせることができない。
（２）  電流が分散して流れるため、ホットスポットの形成が不完全となり、短絡部（低抵抗領域）の抵抗値を十分に低くすることができない。このため、トリミング抵抗値にばらつきが生じ易く、トリミング抵抗が相対的に高く設定される。
（３）  短絡部（低抵抗領域）を安定して形成するためには、金属膜を相対的に低融点の金属（アルミニウム等）で形成しなければならないが、低融点金属は高融点金属に比較して微細加工が難しく、半導体装置の微細加工、高集積化にとって不利である。このため、トリミング抵抗値にばらつきをなくすために、半導体装置の微細加工、高集積化を犠牲にせざるを得なかった。
【０００６】
そこで、本発明の目的は、ホットスポットを安定的に形成することができるツェナーザップダイオード及びこれを有する半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、第１導電型の第１の半導体領域と、前記第１の半導体領域に隣接配置された第２導電型の第２の半導体領域と、前記第１の半導体領域に接続された第１の電極と、前記第２の半導体領域に接続された第２の電極とを有するツェナーザップダイオードにおいて、前記第１の電極が、前記第１の半導体領域に対して相互に電気的に分離された複数の接続部分、又は高い抵抗値を有する部分を介して相互に接続された複数の接続部分によって電気的に接続されていることを特徴とするツェナーザップダイオードに係わるものである。
本願発明における上記の高い抵抗値を有する部分は、前記第１の半導体領域の表面上において複数の接続部分の幅よりも十分に狭い幅の導体によって複数の接続部分を相互に接続する部分を意味する。
【０００８】
なお、請求項２に示すように、更に、前記第１及び第２の半導体領域の表面を覆う絶縁膜を有し、前記絶縁膜に前記第１の半導体領域に至る複数の第１の開口及び前記第２の半導体領域に至る単数又は複数の第２の開口が形成され、前記第１の電極は前記複数の第１の開口を通して前記第１の半導体領域に接続され、前記第２の電極は前記単数又は複数の第２の開口を通して前記第２の半導体領域に接続されていることが望ましい。
また、請求項３に示すように、平面的に見て前記第２の半導体領域は前記第１の半導体領域を包囲するように配置されていることが望ましい。
また、請求項４に示すように、前記第２の半導体領域は前記第１の半導体領域に隣接している第１の部分と、前記第１の部分に隣接し且つ前記第１の部分よりも高い不純物濃度を有している第２の部分とから成り、前記第２の電極は前記第２の部分に接続されていることが望ましい。
また、請求項５に示すように、半導体素子形成領域を含む半導体基板と、前記半導体基板の表面上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に配置された多結晶シリコンから成る第１の導電型の第１の半導体領域と、前記第１の絶縁膜の上に配置され且つ平面的に見て前記第１の半導体領域に隣接配置された多結晶シリコンから成る第２導電型の第２の半導体領域と、前記第１の半導体領域に至る複数の第１の開口又は複数の開口面積の大きい部分とこれ等を連結し且つこれ等よりも小さい開口面積を有している部分とから成る１つの第１の開口を有し、且つ前記第２の半導体領域に至る単数又は複数の第２の開口を有して前記第１及び第２の半導体領域の表面上に配置された第２の絶縁膜と、前記第１の開口を通して前記第１の半導体領域に接続された第１の電極と、前記単数又は複数の第２の開口を通して前記第２の半導体領域に接続された第２の電極とを有している半導体装置を構成することができる。
【０００９】
【発明の効果】
各請求項の発明によれば次の効果が得られる。
（１）  第１の半導体領域に対して第１の電極が、連続する１つの広い面積で接続されず、分離された又は高抵抗部分で相互に接続された複数の接続部分によって接続されているので、ツェナーザッピング即ち２次降伏によるＰＮ接合の破壊のために電流を比較的集中して流すことができる。このため、ホットスポットを所定値の電流で安定して形成することができ、所定値の電流によるツェナーザッピングの再現性が良くなる。
（２）  単数又は少数のホットスポットに電流が集中して流れるため、短絡部（低抵抗領域）の抵抗値を十分に低くでき、トリミング抵抗値のばらつきが小さくなる。
（３）  電流が比較的集中して流れるので、電極が高融点の金属であっても溶融させることができる。高融点の金属で電極を形成すると、電極の微細加工が容易になり、半導体装置の微細加工及び高集積化等の点で有利になる。
請求項２の発明によれば、絶縁膜の開口を利用して電極の複数の接続部分を形成することができるので、その製造が容易になる。
また、請求項３及４の発明によれば、第１の半導体領域と第２の半導体領域との間の電流集中が生じ易くなる。
また、請求項５の発明によれば、ツェナーザップダイオードを容易に形成することができ且つ半導体装置の小型化を図ることができる。
【００１０】
【第１の実施形態】
次に、図２〜図４を参照して第１の実施形態に係わるツェナーザップダイオード及びこれを有する半導体装置を説明する。
【００１１】
第１の実施形態に従う半導体装置は、図４に示すように半導体基板１１と、半導体基板１１の上面に形成された第１の絶縁膜１２と、この第１の絶縁膜１２の上面に形成された多結晶シリコン膜から成るツェナーザップダイオード半導体層１３と、ツェナーザップダイオード半導体層１３の上面に形成された第２の絶縁膜１４と、この第２の絶縁膜１４に形成された第１及び第２の開口１５、１６を通じてツェナーザップダイオード半導体層１３に電気的に接続されたカソード電極１７及びアノード電極１８とを有する。
【００１２】
半導体基板１１は、例えば単結晶シリコン基板から形成されており、概略的に示すトランジスタ、ＦＥＴ等の周知の能動素子が形成された半導体素子形成領域１９と周知の抵抗素子形成領域２０等を含む。抵抗素子形成領域２０は基準電圧を得るためのものであって、図２において破線で原理的に示す第１及び第２の抵抗素子Ｒ１  、Ｒ２  等の多くの抵抗素子を含む。第１及び第２の抵抗素子Ｒ１  、Ｒ２  等の多くの抵抗素子は半導体基板１１に対する不純物拡散によって形成され、互いに直列に接続され且つ電圧源に接続されている。
【００１３】
第１の絶縁膜１２は例えばシリコン酸化膜から成り、半導体素子形成領域１９及び抵抗素子形成領域２０を含む半導体基板１１の一方の主面を覆うように配置されている。図示はされていないが、第１の絶縁膜１２には開口が形成され、この開口に半導体素子形成領域１９の半導体素子のための電極又は端子及び抵抗素子形成領域２０の抵抗素子のための電極又は端子が形成されている。
【００１４】
第１の絶縁膜１２の上に配置されたツェナーザップダイオード半導体層１３は多結晶シリコン（ポリシリコン）から成る。図２〜図４には１個のツェナーザップダイオード半導体層１３のみが示されているが、実際には複数の抵抗素子に対応させて複数個のツェナーザップダイオード半導体層又は複数個のツェナ−ザップダイオ−ドを含む半導体層及びこれ等の電極が形成されている。
【００１５】
ツェナーザップダイオード半導体層１３は、図３に示すように第１導電型を有する第１の半導体領域としてのＮ＋型半導体領域２１と、第２導電型を有する第２の半導体領域としてのＰ型半導体領域２２及びＰ＋型半導体領域２３とから成る。なお、Ｐ型半導体領域２２を第２の半導体領域の第１の部分、Ｐ＋型半導体領域２３を第２の半導体領域の第２の部分と呼ぶこともできる。Ｐ＋型半導体領域２３はＰ型半導体領域２２よりも高い不純物濃度を有する領域である。ツェナーザップダイオードに要求されている耐圧によっては、Ｐ型半導体領域２２を省いて第２導電型の第２の半導体領域をＰ＋型半導体領域２３のみで構成することができる。
【００１６】
ツェナーザップダイオード半導体層１３は平面的に見て即ち半導体基板１１の主面に対して垂直な方向から見て四角形即ちほぼ正方形である。図３から明らかなようにＮ＋型半導体領域２１は平面的に見てほぼ正方形の四角形のパターンを有してツェナーザップダイオード半導体層１３の中央に配置され、第１、第２、第３及び第４の辺２４、２５、２６、２７を有している。
【００１７】
Ｐ型半導体領域２２は平面的に見てＮ＋型半導体領域２１に隣接し且つＮ＋型半導体領域２１を包囲するように配置されている。Ｐ＋型半導体領域２３は平面的に見てＰ型半導体領域２２に隣接し且つＰ型半導体領域２２を包囲するように配置されている。更に詳細には、Ｐ＋型半導体領域２３は、Ｎ＋型半導体領域２１の第１、第２、第３及び第４の辺２４、２５、２６、２７に対して平行に配置されている第１、第２、第３及び第４の内周側辺２８、２９、３０、３１と第１、第２、第３及び第４の外周側辺３２、３３、３４、３５とを有し、平面的に見て環状に形成されている。
【００１８】
ツェナーザップダイオード半導体層１３は、第１の絶縁膜１２の上に周知のＣＶＤ（化学的気相成長法）によって多結晶シリコン（ポリシリコン）層を形成し、Ｎ型不純物（例えばリン）及びＰ型不純物（例えばボロン）を周知の方法で選択的にドープし、これに熱処理を施して活性化することによって形成されている。
【００１９】
第２の絶縁膜１４は例えばシリコン酸化膜から成り、ツェナーザップダイオード半導体層１３の上面を覆うように配置され、カソード電極用の複数個即ち９個の第１の開口１５とアノード電極用の複数個即ち３３個の第２の開口１６とを有する。９個の第１の開口１５はＮ＋型半導体領域２１の表面を露出させるように形成され、３行３列に分散配置されている。第１の開口１５の配置は図３のカソ−ド電極１７の分割接続部分１７ａの配置に一致しており、第１の開口１５の行の延びる方向はＸ軸方向即ち第１及び第２の辺２４、２５の延びる方向に一致し、列の延びる方向はＹ軸方向即ち第３及び第４の辺２６、２７の延びる方向に一致している。また、９個の第１の開口１５の相互間隔は同一又はほぼ均一である。
【００２０】
第２の絶縁膜１４の３３個の第２の開口１６は、Ｐ＋型半導体領域２３の第１の内周側辺２８とこれに対向する第１の外周側辺３２との間の部分を露出させるように配置されている。この実施形態では、３３個の第２の開口１６が３行１１列に分散配置されている。第２の開口１６の配置は図３のアノ−ド電極１８の分割接続部分１８ａの配置に一致しており、第２の開口１６の行はＸ軸方向即ち第１の内周側辺２８に一致するように延び、第２の開口１６の列はＹ軸方向即ち第３及び第４の内周側辺３０、３１に一致するように延びている。また、３３個の第２の開口１６の相互間隔は均一又はほぼ均一である。第２の開口１６の１個の面積は第１の開口１５の１個の面積と同一又はほぼ同一であり、第２の開口１６の相互間隔は第１の開口１５の相互間隔と同一又はほぼ同一である。従って、第２の開口１６の各行の長さは、第１の開口１５の各行の長さよりも長い。
【００２１】
カソード電極１７は図３及び図４に示すように９個の第１の開口１５にそれぞれ充填されてＮ＋型半導体領域２１にオーミック接触している複数（９個）の分割接続部分１７ａとこれ等を第２の絶縁膜１４の上側で相互に接続している共通接続部分１７ｂとから成る。共通接続部分１７ｂは図２に示すように第２の絶縁膜１４上の配線導体１７ｃに一体に形成されている。
【００２２】
アノード電極１８は図３及び図４に示すように第２の絶縁膜１４の３３個の開口１８ａに充填されてＰ＋型半導体領域２３にオーミック接触している３３個の分割接続部分１８ａと、３３個の分割接続部分１８ａを第２の絶縁膜１４の上側で相互に電気的に接続している共通接続部分１８ｂとから成る。共通接続部分１８ｂは図２に示すように第２の絶縁膜１４上の配線導体１８ｃに一体に形成されている。
【００２３】
カソード電極１７、アノード電極１８及び配線導体１７ｃ、１８ｃは、Ａｌよりも高い融点を有する例えばＴｉ等から成る高融点金属で形成されている。なお、半導体基板１１内に形成された半導体素子及び素子のための電極及び配線導体もＴｉ等の高融点金属膜で形成されている。
図２に説明的に示す半導体基板１１内の抵抗素子Ｒ１  に対してツェナーザップダイオードを並列接続するように図２の配線導体１７ｃ、１８ｃが設けられている。
【００２４】
複数の抵抗素子の直列回路の抵抗値を減少させることが必要な時には、複数の抵抗素子にそれぞれ並列接続され複数のツェナーザップダイオードから選択されたもののカソード電極１７とアノード電極１８との間に２次降伏可能な逆方向電圧を印加する。これにより、カソード電極１７の複数（９個）の分割接続部分１７ａから選択された１つ又は複数とアノード電極１８の複数（３３個）の分割接続部分１８ａから選択された１つ又は複数との間において電流が集中的に流れ、Ｎ＋型半導体領域２１とＰ型半導体領域２２との間のＰＮ接合が破壊し、且つカソード電極１７とアノード電極１８との一方又は両方の溶融が生じ、ツェナーザップダイオード半導体層１３の表面の一部が金属化して抵抗値の低い短絡状態が得られ、例えば、図２の第１の抵抗素子Ｒ１  の両端子間の抵抗及び電圧が零又はほぼ零になる。
【００２５】
本実施形態のツェナーザップダイオード及びこれを備えた半導体装置によれば次の効果が得られる。
（１）  Ｎ＋型半導体領域２１に対してカソード電極１７が連続する１つの広い面積で接続されず、電気的に分離された複数の分割接続部分１７ａによって接続されているので、ツェナーザッピング即ち２次降伏によるＰＮ接合の破壊のために電流を比較的集中して流すことができる。このため、ホットスポットを所定値の電流で安定して形成することができ、所定値の電流によるツェナーザップの再現性が良くなる。
（２）  単数又は少数のホットスポットに電流が集中して流れるため、短絡部（低抵抗領域）の抵抗値を十分に低くでき、トリミング抵抗値のばらつきが小さくなる。
（３）  電流が比較的集中して流れるので、カソード電極１７及びアノード電極１８が例えばＴｉのような高融点の金属であっても溶融させることができる。高融点の金属でカソード電極１７及びアノード電極１８を形成すると、これ等の電極１７、１８の微細加工が容易になり、半導体装置の微細加工及び高集積化等が有利になる。
（４）  第２の絶縁膜１４の第１及び第２の開口１５、１６を利用して各電極１７、１８の電気的に分離された複数の分割接続部分１７ａ、１８ａを形成することができるので、その製造が容易になる。
（５）  Ｎ＋型半導体領域２１がＰ型半導体領域２２及びＰ＋型半導体領域２３で包囲されているので、Ｎ＋型半導体領域２１とＰ＋型半導体領域２３との間の電流集中が生じ易くなる。
（６）  半導体基板１１の上に第１の絶縁膜１２を介して多結晶シリコンから成るツェナーザップダイオード半導体層１３を形成するので、ツェナーザップダイオードを容易に形成することができ且つ半導体装置の小型化を図ることができる。
【００２６】
【第２の実施形態】
図５は第２の実施形態に従う変形されたカソード電極１７′のＮ＋型半導体領域２１に対する接続を示す。図５ではカソ−ド電極１７′が図２〜図４と同様に形成されたＮ＋型半導体領域２１に対して完全に分離した分割接続部分１７ａで接続されずに、複数個（例えば４個）の比較的幅が広く且つ面積が大きい第１の接続部分１７ａ′とこれ等を相互に接続する幅の狭い第２の接続部分４１とによって接続されている。第２の接続部分４１は第１の接続部分１７ａ′に比べて幅及び面積が小さいので、単位長さ当りの抵抗値が第１の接続部分１７ａ′よりも大きい。従って、４つの第１の接続部分１７ａ′は比較的高い抵抗値を有する第２の接続部分４１を介して相互に接続されている。この結果、４つの第１の接続部分１７ａ′は相互に電気的に分割されている場合と同様に働き、第１の実施形態と同様な効果を得ることができる。
【００２７】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  図３のカソード電極１７の分割接続部分１７ａの数及び図５のカソード電極１７′の第１の接続部分１７ａ′の数を好ましくは２〜２０個の範囲で増減できる。また、アノード電極１８の分割接続部分１８ａの数を好ましくは３〜５０個の範囲で増減できる。アノード電極１８は分割接続部分１８ａを有さない図１のアノード電極５と同様なパターンとすることもできる。しかし、ホットスポットを安定的に形成するためにアノード電極１８を図３に示すように分割することが望ましい。また、アノード電極１８の分割接続部分１８ａの代りに、図５のカソード電極１７′の第１及び第２の接続部分１７ａ′、４１に相当する部分を設けることができる。
（２）  図３ではアノード電極１８の分割接続部分１８ａが平面的に見てＰ＋型半導体領域２３の第３及び第４の内周側辺３０、３１の延長線の内側に配置されているが、これよりも外側にも配置してもよい。なお、ホットスポットを形成するためには図３に示すように配置するのが望ましい。
（３）  Ｐ型半導体領域２２及びＰ＋型半導体領域２３がＮ＋型半導体領域２１を包囲しないパターンにすることができる。例えば、図３の上半分を省いた構成にすることができる。
（４）  多結晶シリコン層にツェナーザップダイオードを形成する代りに、図４の半導体基板１１内にツェナーザップダイオードを形成する場合にも本発明を適用することができる。
（５）  実施形態には、電圧源に接続された抵抗素子の直列回路から基準電圧を得る回路に対してツェナーザップダイオードが使用されているが、これ以外の目的のためのツェナーザップダイオードにも本発明を適用することができる。
（６）  抵抗素子Ｒ１  、Ｒ２  等を第１の絶縁膜１２等の上に形成することができる。
（７）  Ｐ型半導体領域２２及びＰ＋型半導体領域２３の部分を同一不純物濃度にすることができる。
【図面の簡単な説明】
【図１】従来のツェナーザップダイオードを概略的に示す平面図である。
【図２】本発明の第１の実施形態に従うツェナーザップダイオードを備えた半導体装置の一部を示す平面図である。
【図３】図２のツェナーザップダイオードの半導体層の表面とカソード電極の分割接続部分とアノード電極の分割接続部分とを示す平面図である。
【図４】図２のＡ−Ａ線断面図である。
【図５】第２の実施形態のＮ＋型半導体領域とカソード電極の接続部分とを示す平面図である。
【符号の説明】
１１  半導体基板
１２、１４  第１及び第２の絶縁膜
１５、１６  第１及び第２の開口
１７  カソード電極
１７ａ  分割接続部分
１８  アノード電極
１８ａ  分割接続部分
１９  半導体素子形成領域
２０  抵抗素子形成領域
２１  Ｎ＋型半導体領域
２２  Ｐ型半導体領域
２３  Ｐ＋型半導体領域
【図１】
2004253550.tif 000003
【図２】
2004253550.tif 000004
【図３】
2004253550.tif 000005
【図４】
2004253550.tif 000006
【図５】
2004253550.tif 000007