(57)【要約】【課題】レシオレスを実現してメモリセルの面積を縮小し、高集積化を実現するとともに、低電圧下で安定かつ高速に動作する半導体記憶装置を提供する。【解決手段】メモリセル１００において、ＮチャネルＭＯＳトランジスタ１０２，１０４とＮチャネルＭＯＳトランジスタ１０６，１０８とのセル比は１であり、記憶ノード１１８，１２０には、それぞれキャパシタ１１４，１１６が接続される。ワード線ドライバ１５０は、電源電圧Ｖｃｃが昇圧された電圧Ｖｐｐを昇圧電源発生回路３８から受け、ワード線１４８を電圧Ｖｐｐで活性化する。ビット線プリチャージ回路１３０は、ＢＬＰＣ信号発生回路１５２から出力される信号に応じて、ワード線１４８の不活性時、ビット線１４０，１４２を電源電位Ｖｃｃにプリチャージする。【選択図】        図２
2004199726.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルと接続されるワード線と、
前記メモリセルと接続され、各ビット線が第１の容量値を有するビット線対と、
前記ビット線対を電源電位にプリチャージするビット線プリチャージ回路と、
前記電源電位よりも高い第１の電位の電圧を発生する昇圧回路と、
前記昇圧回路から前記第１の電位の電圧を受け、前記第１の電位の電圧で前記ワード線を活性化するワード線活性化回路とを備え、
前記メモリセルは、
各々が負荷素子および駆動素子からなり、交差接続される第１および第２のインバータと、
前記第１のインバータの出力ノードおよび前記第２のインバータの入力ノードに接続され、前記第１の容量値の１／８以上の第２の容量値を有する第１の記憶ノードと、
前記第２のインバータの出力ノードおよび前記第１のインバータの入力ノードに接続され、前記第２の容量値を有する第２の記憶ノードと、
前記第１および第２の記憶ノードを前記ビット線対の一方および他方のビット線とそれぞれ接続する第１および第２のゲート素子とを含み、
前記駆動素子の電流駆動能力は、前記第１および第２のゲート素子の電流駆動能力の２倍よりも小さい、半導体記憶装置。
【請求項２】
前記メモリセルは、
一方が前記第１の記憶ノードに接続され、他方が定電位ノードに接続される第１の容量素子と、
一方が前記第２の記憶ノードに接続され、他方が前記定電位ノードに接続される第２の容量素子とをさらに含み、
前記第１および第２の記憶ノードは、それぞれ前記第１および第２の容量素子が接続されることによって前記第２の容量値を有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記駆動素子は、第１の導電型の第１のトランジスタからなり、
前記第１および第２のゲート素子は、第１の導電型の第２のトランジスタからなり、
前記負荷素子は、高抵抗のポリシリコンで形成された抵抗素子からなる、請求項１に記載の半導体記憶装置。
【請求項４】
前記抵抗素子は、第２の導電型の薄膜トランジスタからなる、請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の容量値は、読出動作時、前記一方のビット線から前記第１の記憶ノードに供給される電荷によって上昇する前記第１の記憶ノードの電位が前記第１のトランジスタのしきい値電圧を超えない値である、請求項３に記載の半導体記憶装置。
【請求項６】
前記電源電位は、前記第１のトランジスタのしきい値電圧の値と前記第２のトランジスタのしきい値電圧の値との和からなる第２の電位よりも低い、請求項３に記載の半導体記憶装置。
【請求項７】
前記第１の電位は、前記電源電位よりも前記第２のトランジスタのしきい値電圧だけ高い第２の電位よりも高い、請求項３に記載の半導体記憶装置。
【請求項８】
前記ビット線プリチャージ回路は、前記第１の電位の電圧をゲートに受けて動作する第１の導電型のトランジスタで構成される、請求項３に記載の半導体記憶装置。
【請求項９】
前記ビット線プリチャージ回路は、前記電源電位の電圧をゲートに受けて動作する第２の導電型のトランジスタで構成される、請求項３に記載の半導体記憶装置。
【請求項１０】
外部電源電圧に基づいて一定の前記電源電位からなる内部電圧を発生する内部電源発生回路をさらに備え、
前記メモリセルおよび前記ビット線プリチャージ回路は、前記内部電源発生回路から供給される前記内部電圧を受けて動作する、請求項１に記載の半導体記憶装置。
【請求項１１】
前記駆動素子の電流駆動能力は、前記第１および第２のゲート素子の電流駆動能力の０．８以上１．２以下である、請求項１に記載の半導体記憶装置。
【請求項１２】
行列状に配置され、かつ、データを記憶する複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行ごとに配列される複数のワード線と、
前記メモリセルアレイの列ごとに配列され、各ビット線が第１の容量値を有する複数のビット線対と、
対応するビット線対を電源電位にプリチャージする複数のビット線プリチャージ回路と、
前記電源電位よりも高い所定の電位の電圧を発生する昇圧回路と、
前記昇圧回路から前記所定の電位の電圧を受け、前記所定の電位の電圧で対応するワード線を活性化する複数のワード線活性化回路とを備え、
前記複数のメモリセルの各々は、
各々が負荷素子および駆動素子からなり、交差接続される第１および第２のインバータと、
前記第１のインバータの出力ノードおよび前記第２のインバータの入力ノードに接続され、前記第１の容量値の１／８以上の第２の容量値を有する第１の記憶ノードと、
前記第２のインバータの出力ノードおよび前記第１のインバータの入力ノードに接続され、前記第２の容量値を有する第２の記憶ノードと、
前記第１および第２の記憶ノードを対応するビット線対の一方および他方のビット線とそれぞれ接続する第１および第２のゲート素子とを含み、
前記駆動素子の電流駆動能力は、前記第１および第２のゲート素子の電流駆動能力の２倍よりも小さく、
前記複数のワード線のいずれかが活性化されているとき、その活性化されているワード線に直交するビット線対に対応するビット線プリチャージ回路は、不活性化される、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、スタティック型のメモリセルを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
代表的な半導体記憶装置の１つであるＳＲＡＭ（Static Random Access Memory）は、記憶データを保持するためのリフレッシュ動作が不要なＲＡＭである。
ＳＲＡＭのメモリセルは、負荷素子およびドライバトランジスタからなる２つのインバータを交差接続したフリップフロップがアクセストランジスタを介してビット線に接続される構成となっている。
【０００３】
ＳＲＡＭのメモリセルにおいては、フリップフロップにおける２つの記憶ノードの電位状態が記憶データに対応し、たとえば、２つの記憶ノードの電位がそれぞれＨ（論理ハイ）レベル，Ｌ（論理ロー）レベルに相当するときが記憶データ“１”に対応し、その逆の状態が記憶データ“０”に対応する。交差接続された記憶ノード上のデータは双安定状態であり、電源電圧が供給されている限りは状態が維持される。
【０００４】
ＳＲＡＭのメモリセルにおいてデータの書込みが行なわれるときは、書込データに対応してビット線対に相反する電圧を印加し、ワード線を活性化してアクセストランジスタをＯＮすることによってフリップフロップの状態を設定する。一方、データの読出しは、ワード線を活性化してアクセストランジスタをＯＮし、２つの記憶ノードの電位をビット線対にそれぞれ伝達し、このときのビット線対の電位変化を検出することによって行なわれる。
【０００５】
また、ＳＲＡＭには、ビット線対をプリチャージするビット線プリチャージ回路が備えられている。ビット線プリチャージ回路は、ＮチャネルＭＯＳトランジスタで構成され、プリチャージ指令を受けている期間、ビット線対を電源電圧Ｖｃｃ−Ｖｔｈの電位にプリチャージする。ここで、Ｖｔｈは、ビット線プリチャージ回路を構成するＮチャネルＭＯＳトランジスタのしきい値電圧である。
【０００６】
従来より、ＳＲＡＭのメモリセルは、読出動作時に記憶データが破壊されるのを防止するため、ドライバトランジスタとアクセストランジスタとの電流駆動能力比（「セル比」や「β比」とも称される。）が２．５〜３以上になるように設計される。セル比を設ける理由は、データ読出しの際にワード線が活性化されると接地電位にある記憶ノードにビット線から電荷が供給されるが、その供給される電荷をドライバトランジスタが十分な駆動力をもって放電できないと、供給された電荷によって記憶ノードの電位が上昇し、もう一方のドライバトランジスタがＯＮすることによって記憶データが破壊されてしまうからである。
【０００７】
このため、一般に、ＳＲＡＭにおいてはドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要があり、これによってＳＲＡＭのメモリセルは大型化する。
【０００８】
そこで、セル比を１もしくは１近傍（以下、「レシオレス」とも称する。）にすることができ、それによってメモリセルの面積の縮小を図ったＳＲＡＭが特公平６−８０８０６号公報に開示されている（特許文献１）。このＳＲＡＭは、ビット線対に接続されるフリップフロップ型センス増幅器を備える。このセンス増幅器は、データの読出動作が開始されてビット線対上に記憶データが読出された後、レシオレスにしたことによって記憶データが破壊されるまでのわずかな時間に活性化され、その読出データを増幅して再度メモリセルへ書込む。これによって、レシオレスにしても結果として記憶データが破壊されないＳＲＡＭが実現されている。
【０００９】
ＳＲＡＭにおいては、メモリセルが大型化するという問題がある一方で、読出速度の向上という観点からはドライバトランジスタの電流駆動能力は大きい方がよい。しかしながら、ドライバトランジスタの電流駆動能力を大きくすると、ドライバトランジスタの導通時のインピーダンスが小さくなりすぎ、書込み不能になるという問題がある。反対に、書込みがしやすいようにドライバトランジスタの電流駆動能力を小さくすると、上述したように、読出動作時に記憶データが破壊される。
【００１０】
そこで、このような問題の解決を図ったＳＲＡＭが特開昭６２−２５７６９８号公報に開示されている（特許文献２）。このＳＲＡＭは、ドライバトランジスタのドレインと一定電位との間に容量が接続される。これによって、この容量の放電状態を利用して記憶データの読出速度の向上が図られるとともに、この容量の蓄電電荷により読出動作時の記憶データの破壊が防止される。
【００１１】
【特許文献１】
特公平６−８０８０６号公報
【００１２】
【特許文献２】
特開昭６２−２５７６９８号公報
【００１３】
【発明が解決しようとする課題】
近年、ＩＴ技術の飛躍的な進展とともに、様々な電子機器において小型化および高性能化の要求がますます高まっている。そして、電子機器に搭載される半導体記憶装置に対しても、高集積化および高性能化（高速化かつ低消費電力化）をともに満足するものが要求されている。
【００１４】
上述した特公平６−８０８０６号公報に開示されたＳＲＡＭは、レシオレスを実現し、高集積化に適するものといえるが、このＳＲＡＭにおける読出動作は、メモリセル内の記憶データが一旦破壊される破壊読出しであり、読出動作に際してメモリセルの外部からメモリセルに記憶データを再度書込む動作が必要となる。そして、この再書込動作は、活性化されるワード線に接続されるすべてのメモリセルについて実行されなければならない。このことから、このＳＲＡＭでは、さらなる高速化や低消費電力化は実現できない。
【００１５】
また、ここ数年は、電子機器の携帯化や省エネルギー化を背景に、半導体記憶装置に対する低消費電力化のニーズが特に高まってきている。消費電力は電源電圧の２乗に比例するため、低消費電力化に対しては、電源電圧の低電圧化が最も有効である。したがって、新たに提案される半導体記憶装置も、低電圧下での使用が当然に想定され、低電圧下においても高いパフォーマンスを有することが必要とされる。
【００１６】
上述した特公平６−８０８０６号公報や特開昭６２−２５７６９８号公報に開示されたＳＲＡＭを含む従来のＳＲＡＭは、このような低電圧化に十分に対応することができない。すなわち、たとえば外部電源電圧が１．８Ｖであり、メモリセルを構成するアクセストランジスタおよびドライバトランジスタのしきい値電圧が１．０Ｖであるとすると、従来のＳＲＡＭではメモリセルの記憶ノードの電位を最大０．８Ｖまでしか上昇させることができず、ドライバトランジスタをＯＮさせることができなくなる。
【００１７】
ここで、トランジスタのしきい値電圧を下げることが考えられるが、しきい値電圧を下げるとＯＦＦ時のリーク電流が増加し、スタンバイ中の消費電力が増加してしまう。したがって、従来のＳＲＡＭでは、低消費電力化に十分に対応することができない。
【００１８】
さらに、上述した特開昭６２−２５７６９８号公報に開示されたＳＲＡＭは、読出速度の向上および読出破壊の防止を実現できるが、書込動作については、設けた容量の充放電が必要であるため、その分書込動作に要する時間は長くなる。
そして、上述した低電圧化が進むにつれて容量の充放電時間はますます長くなり、半導体記憶装置の高速化を実現することが困難となる。
【００１９】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、レシオレスを実現してメモリセルの面積を縮小し、高集積化を実現するとともに、低電圧下で安定かつ高速に動作する半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルと、メモリセルと接続されるワード線と、メモリセルと接続され、各ビット線が第１の容量値を有するビット線対と、ビット線対を電源電位にプリチャージするビット線プリチャージ回路と、電源電位よりも高い第１の電位の電圧を発生する昇圧回路と、昇圧回路から第１の電位の電圧を受け、第１の電位の電圧でワード線を活性化するワード線活性化回路とを備え、メモリセルは、各々が負荷素子および駆動素子からなり、交差接続される第１および第２のインバータと、第１のインバータの出力ノードおよび第２のインバータの入力ノードに接続され、第１の容量値の１／８以上の第２の容量値を有する第１の記憶ノードと、第２のインバータの出力ノードおよび第１のインバータの入力ノードに接続され、第２の容量値を有する第２の記憶ノードと、第１および第２の記憶ノードをビット線対の一方および他方のビット線とそれぞれ接続する第１および第２のゲート素子とを含み、駆動素子の電流駆動能力は、第１および第２のゲート素子の電流駆動能力の２倍よりも小さい。
【００２１】
また、この発明によれば、半導体記憶装置は、行列状に配置され、かつ、データを記憶する複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行ごとに配列される複数のワード線と、メモリセルアレイの列ごとに配列され、各ビット線が第１の容量値を有する複数のビット線対と、対応するビット線対を電源電位にプリチャージする複数のビット線プリチャージ回路と、電源電位よりも高い所定の電位の電圧を発生する昇圧回路と、昇圧回路から所定の電位の電圧を受け、所定の電位の電圧で対応するワード線を活性化する複数のワード線活性化回路とを備え、複数のメモリセルの各々は、各々が負荷素子および駆動素子からなり、交差接続される第１および第２のインバータと、第１のインバータの出力ノードおよび第２のインバータの入力ノードに接続され、第１の容量値の１／８以上の第２の容量値を有する第１の記憶ノードと、第２のインバータの出力ノードおよび第１のインバータの入力ノードに接続され、第２の容量値を有する第２の記憶ノードと、第１および第２の記憶ノードを対応するビット線対の一方および他方のビット線とそれぞれ接続する第１および第２のゲート素子とを含み、駆動素子の電流駆動能力は、第１および第２のゲート素子の電流駆動能力の２倍よりも小さく、複数のワード線のいずれかが活性化されているとき、その活性化されているワード線に直交するビット線対に対応するビット線プリチャージ回路は、不活性化される。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２３】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置１０の構成を概念的に示す全体ブロック図である。
【００２４】
図１を参照して、半導体記憶装置１０は、行アドレス端子１２と、列アドレス端子１４と、制御信号端子１６と、データ入出力端子１８と、電源端子２０とを備える。また、半導体記憶装置１０は、行アドレスバッファ２２と、列アドレスバッファ２４と、制御信号バッファ２６と、入出力バッファ２８とを備える。さらに、半導体記憶装置１０は、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／ライトドライバ３４と、マルチプレクサ３５と、メモリセルアレイ３６と、昇圧電源発生回路３８とを備える。
【００２５】
行アドレス端子１２および列アドレス端子１４は、それぞれ行アドレス信号Ｘ０〜Ｘｍおよび列アドレス信号Ｙ０〜Ｙｎ（ｍ，ｎは自然数）を受ける。制御信号端子１６は、書込制御信号／Ｗ、出力許可信号／ＯＥおよびチップセレクト信号／ＣＳを受ける。
【００２６】
行アドレスバッファ２２は、行アドレス信号Ｘ０〜Ｘｍを取込み、内部行アドレス信号を発生して行アドレスデコーダ３０へ出力する。列アドレスバッファ２４は、列アドレス信号Ｙ０〜Ｙｎを取込み、内部列アドレス信号を発生して列アドレスデコーダ３２へ出力する。制御信号バッファ２６は、書込制御信号／Ｗ、出力許可信号／ＯＥおよびチップセレクト信号／ＣＳを取込み、書込許可信号ＷＥおよび出力許可信号ＯＥをセンスアンプ／ライトドライバ３４へ出力する。
【００２７】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００２８】
入出力バッファ２８は、データ書込時は、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱ０〜ＩＤＱｉをセンスアンプ／ライトドライバ３４へ出力する。一方、入出力バッファ２８は、データ読出時は、センスアンプ／ライトドライバ３４から受ける内部データＩＤＱ０〜ＩＤＱｉをデータ入出力端子１８へ出力する。
【００２９】
電源端子２０は、外部から電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを受ける。昇圧電源発生回路３８は、電源端子２０から電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを受けて電圧Ｖｐｐ（Ｖｐｐ＞電源電圧Ｖｃｃ＋Ｖｔｈｎ）を発生し、発生した電圧Ｖｐｐを行アドレスデコーダ３０に含まれるワード線ドライバへ出力する。
ここで、電圧Ｖｔｈｎは、メモリセルアレイ３６に含まれるメモリセルを構成するＮチャネルＭＯＳトランジスタのしきい値電圧である。なお、この昇圧電源発生回路３８は、「昇圧回路」を構成する。
【００３０】
行アドレスデコーダ３０は、行アドレス信号Ｘ０〜Ｘｍに対応するメモリセルアレイ３６上のワード線を選択し、選択されたワード線を図示されないワード線ドライバによって電圧Ｖｐｐで活性化する。また、列アドレスデコーダ３２は、列アドレス信号Ｙ０〜Ｙｎに対応するメモリセルアレイ３６上のビット線対を選択するための列選択信号をマルチプレクサ３５へ出力する。
【００３１】
センスアンプ／ライトドライバ３４は、データ書込時は、制御信号バッファ２６から書込許可信号ＷＥを受け、入出力バッファ２８から受ける内部データＩＤＱ０〜ＩＤＱｉの論理レベルに応じて、各内部データに対応するＩ／Ｏ線対のいずれか一方のＩ／Ｏ線に電源電圧Ｖｃｃを印加し、他方のＩ／Ｏ線に接地電圧ＧＮＤを印加する。また、センスアンプ／ライトドライバ３４は、データ読出時は、制御信号バッファ２６から出力許可信号ＯＥを受け、読出データに対応してＩ／Ｏ線対に発生する微小の電圧変化を検出／増幅し、読出データの論理レベルを判定して読出データを入出力バッファ２８へ出力する。
【００３２】
マルチプレクサ３５は、列アドレスデコーダ３２から受ける列選択信号に応じて、Ｉ／Ｏ線対を選択されたビット線対と接続する。
【００３３】
メモリセルアレイは３６は、メモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してマルチプレクサ３５と接続される。
【００３４】
この半導体記憶装置１０においては、データ書込時は、行アドレス信号Ｘ０〜Ｘｍに応じたワード線が行アドレスデコーダ３０によって電圧Ｖｐｐで活性化され、列アドレス信号Ｙ０〜Ｙｎに応じたビット線対が列アドレスデコーダ３０によって選択されてマルチプレクサ３５によってＩ／Ｏ線対と接続される。そして、センスアンプ／ライトドライバ３４は、入出力バッファ２８から受ける内部データＩＤＱ０〜ＩＤＱｉをＩ／Ｏ線対に書込み、これによって、行アドレス信号Ｘ０〜Ｘｍおよび列アドレス信号Ｙ０〜Ｙｎにより選択されたメモリセルに内部データＩＤＱ０〜ＩＤＱｉが書込まれる。
【００３５】
一方、データ読出時は、図示されないビット線プリチャージ回路によって各ビット線対が電源電位Ｖｃｃにプリチャージされた後、列アドレス信号Ｙ０〜Ｙｎに応じたビット線対が列アドレスデコーダ３０によって選択され、選択されたビット線対がマルチプレクサ３５によってＩ／Ｏ線対と接続される。そして、行アドレス信号Ｘ０〜Ｘｍに応じたワード線が行アドレスデコーダ３０によって電圧Ｖｐｐで活性化されると、選択されたメモリセルからビット線対およびＩ／Ｏ線対にデータが読出される。
【００３６】
そして、センスアンプ／ライトドライバ３４は、読出データに対応してＩ／Ｏ線対に発生した微小の電圧変化を検出／増幅し、読出データを入出力バッファ２８へ出力する。これによって、行アドレス信号Ｘ０〜Ｘｍおよび列アドレス信号Ｙ０〜Ｙｎにより選択されたメモリセルから内部データＩＤＱ０〜ＩＤＱｉが読出される。
【００３７】
図２は、実施の形態１による半導体記憶装置１０におけるメモリセルアレイ３６に行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【００３８】
図２を参照して、メモリセルアレイ３６には、ビット線対１４０，１４２およびワード線１４８が直交して配置され、ビット線対１４０，１４２およびワード線１４８にメモリセル１００が接続される。また、ビット線対１４０，１４２には、ビット線プリチャージ回路１３０が接続される。
【００３９】
ワード線ドライバ１５０は、電源電圧Ｖｃｃが昇圧された電圧Ｖｐｐを昇圧電源発生回路３８から受け、図示されない行アドレスデコーダ３０によってワード線１４８が選択されると、電圧Ｖｐｐでワード線１４８を活性化する。一方、ワード線ドライバ１５０は、ワード線１４８が選択されていないときは、接地電圧ＧＮＤでワード線１４８を不活性化する。なお、このワード線ドライバ１５０は、「ワード線活性化回路」を構成する。
【００４０】
ＢＬＰＣ信号発生回路１５２は、ワード線１４８が不活性化されている期間またはワード線１４８が活性化される直前に、ビット線プリチャージ信号ＢＬＰＣをＨレベルで出力する。インバータ１５６は、ビット線プリチャージ信号ＢＬＰＣを受け、その反転信号／ＢＬＰＣをビット線プリチャージ回路１３０へ出力する。
【００４１】
ビット線プリチャージ回路１３０は、ＰチャネルＭＯＳトランジスタ１３２〜１３６と、電源ノード１２２とを含む。ＰチャネルＭＯＳトランジスタ１３２は、電源ノード１２２とビット線１４０との間に接続され、信号／ＢＬＰＣをゲートに受ける。ＰチャネルＭＯＳトランジスタ１３４は、電源ノード１２２とビット線１４２との間に接続され、信号／ＢＬＰＣをゲートに受ける。ＰチャネルＭＯＳトランジスタ１３６は、ビット線１４０，１４２の間に接続され、信号／ＢＬＰＣをゲートに受ける。
【００４２】
ビット線プリチャージ回路１３０は、信号／ＢＬＰＣがＬレベルの間、すなわち、ビット線プリチャージ信号ＢＬＰＣがＨレベルの間、ビット線対１４０，１４２を電源電位Ｖｃｃにプリチャージする。
【００４３】
メモリセル１００は、ＮチャネルＭＯＳトランジスタ１０２〜１０８と、Ｐチャネル薄膜トランジスタ（以下、薄膜トランジスタを「ＴＦＴ（Thin Film Transistor）」とも称する。）１１０，１１２と、記憶ノード１１８，１２０と、キャパシタ１１４，１１６と、電源ノード１２２と、接地ノード１２４とを含む。
【００４４】
ＰチャネルＴＦＴ１１０，１１２は、ポリシリコンで形成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
【００４５】
ＰチャネルＴＦＴ１１０は、電源ノード１２２と記憶ノード１１８との間に接続され、ゲートが記憶ノード１２０に接続される。ＰチャネルＴＦＴ１１２は、電源ノード１２２と記憶ノード１２０との間に接続され、ゲートが記憶ノード１１８に接続される。ＮチャネルＭＯＳトランジスタ１０２は、記憶ノード１１８と接地ノード１２４との間に接続され、ゲートが記憶ノード１２０に接続される。ＮチャネルＭＯＳトランジスタ１０４は、記憶ノード１２０と接地ノード１２４との間に接続され、ゲートが記憶ノード１１８に接続される。
【００４６】
ポリシリコンからなるＰチャネルＴＦＴ１１０，１１２は、基板中に形成されるバルクのＮチャネルＭＯＳトランジスタ１０２，１０４の上層に形成できるので、メモリセルのサイズ縮小に寄与している。
【００４７】
ＰチャネルＴＦＴ１１０およびＮチャネルＭＯＳトランジスタ１０２ならびにＰチャネルＴＦＴ１１２およびＮチャネルＭＯＳトランジスタ１０４は、それぞれインバータを構成し、この２つのインバータが交差接続されることによってフリップフロップが構成されている。これによって、記憶ノード１１８，１２０において相補なデータが双安定状態でラッチされ、メモリセル１００にデータが記憶される。
【００４８】
ＮチャネルＭＯＳトランジスタ１０６は、記憶ノード１１８とビット線１４０との間に接続され、ゲートがワード線１４８に接続される。ＮチャネルＭＯＳトランジスタ１０８は、ビット線１４０に相補なビット線１４２と記憶ノード１２０との間に接続され、ゲートがワード線１４８に接続される。
【００４９】
ＮチャネルＭＯＳトランジスタ１０６，１０８は、ワード線１４８が活性化されたときにメモリセル１００をビット線対１４０，１４２と接続するゲート素子（以下、「アクセストランジスタ」とも称する。）を構成する。一方、ＮチャネルＭＯＳトランジスタ１０２，１０４は、それぞれ記憶ノード１１８，１２０の電荷を引抜く駆動素子（以下、「ドライバトランジスタ」とも称する。）を構成する。
【００５０】
ドライバトランジスタであるＮチャネルＭＯＳトランジスタ１０２，１０４とアクセストランジスタであるＮチャネルＭＯＳトランジスタ１０６，１０８とは、セル比が１であり、かつ、各ＮチャネルＭＯＳトランジスタは、製造上許容される最小寸法のゲート幅およびゲート長を有する。
【００５１】
キャパシタ１１４は、記憶ノード１１８と定電位のセルプレートＣＰとの間に接続される。キャパシタ１１６は、記憶ノード１２０とセルプレートＣＰとの間に接続される。キャパシタ１１４，１１６は、基板の上部に形成され、したがって、キャパシタ１１４，１１６が設けられることによるメモリセル１００の面積増加はない。
【００５２】
なお、キャパシタ１４４，１４６は、ビット線１４０，１４２の寄生容量を表わしている。
【００５３】
以下、このメモリセル１００の動作について説明する。
（１）読出動作
メモリセル１００にデータ“１”が書込まれている場合、すなわち、記憶ノード１１８，１２０の電位がそれぞれ“Ｈレベル”，“Ｌレベル”に相当する電位である場合の読出動作について説明する。
【００５４】
読出動作に先立ち、ＢＬＰＣ信号発生回路１５２は、ビット線プリチャージ信号ＢＬＰＣをＨレベルで出力してビット線プリチャージ回路１３０を活性化し、ビット線プリチャージ回路１３０は、ビット線１４０，１４２を電源電位Ｖｃｃにプリチャージする。そして、ワード線ドライバ１５０によってワード線１４８が電圧Ｖｐｐで活性化されるまでに、ＢＬＰＣ信号発生回路１５２は、ビット線プリチャージ信号ＢＬＰＣをＬレベルにし、ビット線プリチャージ回路１３０は、不活性化される。
【００５５】
その後、ワード線１４８が電圧Ｖｐｐで活性化され、ＮチャネルＭＯＳトランジスタ１０６，１０８がＯＮすると、記憶ノード１１８，１２０の電位に応じてそれぞれビット線１４０，１４２の電位が変化し、その変化を図示されないセンスアンプにより検出することによってメモリセル１００の記憶データが読出される。
【００５６】
図３は、データ読出時における記憶ノード１１８，１２０、ビット線対１４０，１４２およびワード線１４８の電位変化を示す図である。
【００５７】
図３を参照して、縦軸および横軸は、それぞれ電位および経過時間を表わす。曲線Ｃ１，Ｃ２は、それぞれ記憶ノード１１８，１２０の電位変化を示し、曲線Ｃ３，Ｃ４は、それぞれビット線１４０，１４２の電位変化を示し、曲線Ｃ５は、ワード線１４８の電位変化を示す。
【００５８】
読出動作が開始される前の時刻Ｔ０においては、記憶ノード１１８，１２０の電位は、それぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤであり、ビット線１４０，１４２は、ビット線プリチャージ回路１３０によって電源電位Ｖｃｃにプリチャージされている。また、ワード線１４８の電位は、接地電位ＧＮＤである。
【００５９】
時刻Ｔ１において、ワード線１４８が活性化されると、ワード線１４８の電位が上昇し始める。時刻Ｔ２において、ワード線１４８の電位がＮチャネルＭＯＳトランジスタ１０６，１０８のしきい値電圧Ｖｔｈｎを超えると、ＮチャネルＭＯＳトランジスタ１０６，１０８がＯＮする。そうすると、ビット線１４２からＮチャネルＭＯＳトランジスタ１０８を介して記憶ノード１２０およびそれに接続されるキャパシタ１１６に電荷が供給され、記憶ノード１２０の電位は上昇し始め、ビット線１４２の電位は下降し始める。
【００６０】
時刻Ｔ３において、ワード線１４８の電位はＶｐｐに達し、その直後の時刻Ｔ４において、記憶ノード１２０の電位は最も高くなる。ビット線１４２から記憶ノード１２０に供給される電荷は、ＮチャネルＭＯＳトランジスタ１０４を介して放電されるので、時刻Ｔ４以降は、ビット線１４２の電位は低下し、応じて記憶ノード１２０の電位も低下する。
【００６１】
ここで、このメモリセル１００は、セル比が１であり、ドライバトランジスタであるＮチャネルＭＯＳトランジスタ１０４の電流駆動能力が十分でないところ、ＮチャネルＭＯＳトランジスタ１０４によって放電されずに記憶ノード１２０の電位上昇を引き起こす電荷を記憶ノード１２０に接続されたキャパシタ１１６が吸収するため、記憶ノード１２０の電位の上昇がしきい値電圧Ｖｔｈｎよりも小さい範囲に抑えられている。
【００６２】
すなわち、もしかりに、キャパシタ１１６が設けられておらず、記憶ノード１２０自体の容量も小さいとすると、記憶ノード１２０の電位は、ＮチャネルＭＯＳトランジスタ１０２のしきい値電圧Ｖｔｈｎを超えてしまう。そうすると、ＮチャネルＭＯＳトランジスタ１０２がＯＮして記憶ノード１１８の電位が低下し、応じてＮチャネルＭＯＳトランジスタ１０４がＯＦＦして記憶データが反転する。すなわち、記憶データは破壊される。
【００６３】
キャパシタ１１６の容量は、記憶ノード１２０の電位がＮチャネルＭＯＳトランジスタ１０２のしきい値電圧Ｖｔｈｎを超えないように適切に決定される。
【００６４】
図４は、図２に示したメモリセル１００における読出動作において、キャパシタ１１６の容量値に対する記憶ノード１２０の最大電位の依存性を示した図である。
【００６５】
図４を参照して、横軸および縦軸は、それぞれキャパシタ１１６の容量値および記憶ノード１２０の最大電位を表わす。菱形印がプロットされた曲線は、ビット線１４２の寄生容量が１８０ｆＦの場合を示し、四角印がプロットされた曲線は、ビット線１４２の寄生容量が３６０ｆＦの場合を示す。また、この実施の形態１では、電源電圧Ｖｃｃは１．６Ｖであり、ＮチャネルＭＯＳトランジスタ１０２のしきい値電圧Ｖｔｈｎは１．０Ｖ程度である。
【００６６】
記憶ノード１２０の最大電位が１．０Ｖとなるのは、ビット線１４２の寄生容量が１８０ｆＦのときは約２３ｆＦ、ビット線１４２の寄生容量が３６０ｆＦのときは約４３ｆＦである。したがって、たとえば、ビット線１４２の寄生容量が１８０ｆＦのときは、容量値が２３ｆＦよりも大きいキャパシタ１１６を設ければ、記憶ノード１２０の電位は、ＮチャネルＭＯＳトランジスタ１０２のしきい値電圧である１．０Ｖを超えることはなく、メモリセル１００のセル比が１であっても記憶データが反転することなく、記憶データを破壊することなく読出すことができる。
【００６７】
そして、許容可能な記憶ノード１２０の最大電位を１．０Ｖとしたとき、ビット線１４２の寄生容量とキャパシタ１１６の容量との比（以下、単に「容量比」とも称する。）は、ビット線１４２の寄生容量が１８０ｆＦのときは約７．８、ビット線１４２の寄生容量が３６０ｆＦのときは約８．３となる。通常、ＤＲＡＭにおけるビット線とメモリセルとの容量比は３前後であり、上述した値はＤＲＡＭの値よりも大きい。
【００６８】
上述した例においては、記憶ノード１２０の最大電位を１．０Ｖとしたが、電源電圧の低電圧化においては、ＮチャネルＭＯＳトランジスタ１０２のしきい値電圧を低電圧化することが望ましく（ＮチャネルＭＯＳトランジスタ１０４についても同様）、したがって、記憶ノード１２０の最大電位も下げることが望ましい。記憶ノード１２０の最大電位が１．０Ｖよりも低い場合、図４からわかるように容量比を小さくする必要があり、記憶ノード１２０の電位の上昇を抑えるためには、上述したデータを考慮して少なくとも容量比を８以下にするのが望ましい。また、このメモリセル１００は、ＤＲＡＭと異なりデータを保持するラッチ回路を有するため、容量比がＤＲＡＭの値を下回る必要はない。したがって、容量比は、３以上８以下にするのが望ましいと考えられる。
【００６９】
以上のように、このメモリセル１００においては、ＤＲＡＭに対して容量比を大きくすることができ、ＤＲＡＭに対して容量比の許容範囲が広くなる。したがって、ＤＲＡＭと比較して、１対のビット線対に多くのメモリセルを接続したり、ビット線対を長くすることが可能となり、設計の自由度が向上する。
【００７０】
なお、キャパシタ１１６の容量値が大きすぎると、データ書込時に記憶ノード１２０およびキャパシタ１１６の充電時間が長くなるため、書込動作が遅くなる。したがって、キャパシタ１１６の容量値は、図４において説明した容量値を基準とし、電源電圧変動などによる記憶ノード１２０への供給電荷の変動を考慮した上で、動作が保証されるマージンを有する値に適切に決定される必要がある。
【００７１】
また、この実施の形態１では、上述したように、ビット線対１４０，１４２は、ＰチャネルＭＯＳトランジスタで構成されるビット線プリチャージ回路１３０によって電源電位Ｖｃｃにプリチャージされる。ビット線対１４０，１４２を電源電位Ｖｃｃ（電源電位Ｖｃｃ−Ｖｔｈｎではなく）にプリチャージする理由は以下のとおりである。
【００７２】
上述したように、ＮチャネルＭＯＳトランジスタ１０２〜１０８のしきい値電圧Ｖｔｈｎは１．０Ｖ程度である。この半導体記憶装置１０が低電圧下で使用される場合、すなわち、たとえば電源電圧Ｖｃｃが１．６Ｖの場合、従来のＳＲＡＭのようにビット線対１４０，１４２のプリチャージ電位が電源電位Ｖｃｃ−Ｖｔｈｎすなわち０．６Ｖであるとすると、Ｈレベルである記憶ノード１１８の電位は、読出動作に伴って１．６Ｖから０．６Ｖに低下する。したがって、ＮチャネルＭＯＳトランジスタ１０４がＯＦＦしてしまうため、メモリセル１００は誤動作する。
【００７３】
そこで、ビット線プリチャージ回路１３０は、電源ノード１２２の電源電位Ｖｃｃからしきい値電圧Ｖｔｈｎの低下を起こさないようにＰチャネルＭＯＳトランジスタで構成される。これによって、ビット線対１４０，１４２は、電源ノード１２２から供給される電源電位Ｖｃｃにプリチャージされる。
【００７４】
なお、上述した例では、メモリセル１００にデータ“１”が記憶されている場合について説明したが、データ“０”が記憶されている場合についても同様に考えることができる。
【００７５】
（２）書込動作
メモリセル１００にデータ“１”を書込む場合、すなわち、記憶ノード１１８，１２０の電位をそれぞれ“Ｈレベル”，“Ｌレベル”に相当する電位にする場合について説明する。
【００７６】
再び図２を参照して、ワード線ドライバ１５０によってワード線１４８が電圧Ｖｐｐで活性化され、ＮチャネルＭＯＳトランジスタ１０６，１０８がＯＮした状態で、図示されないセンスアンプ／ライトドライバ３４によってビット線１４０，１４２にそれぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤが印加されると、ビット線１４０からＮチャネルＭＯＳトランジスタ１０６を介して記憶ノード１１８およびキャパシタ１１４に電荷が供給される。一方、記憶ノード１２０およびキャパシタ１１６からはＮチャネルＭＯＳトランジスタ１０８を介してビット線１４２に電荷が放電され、ＰチャネルＴＦＴ１１０，１１２およびＮチャネルＭＯＳトランジスタ１０２，１０４で構成されるフリップフロップの状態が設定される。
【００７７】
ここで、ＮチャネルＭＯＳトランジスタ１０６，１０８のしきい値電圧Ｖｔｈｎ分電源電位Ｖｃｃよりも高い電位よりもさらに高い電圧Ｖｐｐでワード線１４８を活性化する理由は以下のとおりである。
【００７８】
半導体記憶装置１０が低電圧下で使用される場合、すなわち電源電圧Ｖｃｃが１．６Ｖである場合、かりに、活性化されたワード線１４８の電位が電源電位Ｖｃｃであったとすると、ＮチャネルＭＯＳトランジスタ１０２〜１０８のしきい値電圧Ｖｔｈｎが１．０Ｖ程度であるので、記憶ノード１１８の電位は０．６Ｖまでしか上昇しない。したがって、ドライバトランジスタであるＮチャネルＭＯＳトランジスタ１０４はＯＮせず、フリップフロップの状態を設定することができない。
【００７９】
ここで、ＮチャネルＭＯＳトランジスタ１０２〜１０８のしきい値電圧Ｖｔｈｎを下げることも考えられるが、しきい値電圧Ｖｔｈｎを下げるとＮチャネルＭＯＳトランジスタ１０２〜１０８のＯＦＦ時のリーク電流が増加し、スタンバイ中の消費電力が増加してしまう。
【００８０】
また、ＰチャネルＴＦＴ１１０のＯＮ電流によって記憶ノード１１８を充電することも考えられるが、ＰチャネルＴＦＴ１１０（ＰチャネルＴＦＴ１１２も同様）は基板上に形成されるため、ＯＦＦ電流に対するＯＮ電流の比を大きくすることができず、ＯＦＦ電流の大きさはスタンバイ中の低消費電力化の要請から決定されるため、ＯＮ電流を大きくすることはできない。
【００８１】
すなわち、このメモリセル１００では、ＰチャネルＴＦＴ１１０，１１２のＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａ（アンペア）および１×１０-13Ａ程度であり、キャパシタ１１４，１１６の容量は、２５ｆＦ（フェムトファラッド、「ｆ」は１０-15を表わす。）程度であるため、ＰチャネルＴＦＴ１１０のＯＮ電流によって記憶ノード１１８の電位をＮチャネルＭＯＳトランジスタ１０４のしきい値電圧Ｖｔｈｎである１．０Ｖ以上にするには、下記の時間ｔを要する。
【００８２】
ｔ＝電荷Ｑ／電流Ｉ＝（２５×１０-15Ｆ）×（１．０Ｖ−０．６Ｖ）／（１×１０-11Ａ）＝１．０×１０-3秒  …（１）
したがって、ＰチャネルＴＦＴ１１０のＯＮ電流によって記憶ノード１１８を１．０Ｖ以上にするには、ｍ（ミリ）秒オーダの時間を要し、短期間の書込サイクルで記憶ノード１１８の電位をＮチャネルＭＯＳトランジスタ１０４のしきい値電圧Ｖｔｈｎ以上に引き上げることは難しい。
【００８３】
以上のことから、昇圧された電圧Ｖｐｐ（Ｖｐｐ＞Ｖｃｃ＋Ｖｔｈｎ）でワード線１４８を活性化し、ビット線１４０からの電荷の供給のみによって記憶ノード１１８を電源電位Ｖｃｃにする必要がある。
【００８４】
そして、このようにワード線１４８の電圧を昇圧することによってＮチャネルＭＯＳトランジスタ１０６，１０８の電流駆動能力が高められるので、キャパシタ１１４，１１６が付加されたことによる記憶ノード１１８，１２０の充放電時間の増大も抑制され、ＰチャネルＴＦＴ１１０，１１２の電流駆動能力に拘わらず、メモリセル１００は、高速かつ安定して動作する。
【００８５】
なお、上述した例では、メモリセル１００にデータ“１”を書込む場合について説明したが、データ“０”を書込む場合についても同様に考えることができる。
【００８６】
図５は、図１に示したメモリセルアレイ３６におけるメモリセル１００のアレイ配置を示す図である。
【００８７】
図５を参照して、メモリセルアレイ３６には、図２に示したメモリセル１００が行列状に配置され、各メモリセル１００は、行および列ごとにそれぞれ配列されたワード線１４８およびビット線対１４０，１４２と接続される。各ワード線１４８に対応して、そのワード線を活性化するワード線ドライバ１５０が設けられ、各ビット線対１４０，１４２に対応して、そのビット線対を電源電位にプリチャージするビット線プリチャージ回路１３０が設けられる。また、各ビット線プリチャージ回路１３０に対応してＢＬＰＣ信号発生回路１５２が設けられる。
【００８８】
このメモリセルアレイ３６においては、活性化されたワード線１４８に接続される非選択のメモリセル１００と接続されるビット線対１４０，１４２に対応するビット線プリチャージ回路１３０は、そのワード線１４８が活性化されている期間不活性化される。すなわち、ある選択されたメモリセル１００からのデータ読出動作に伴ってワード線１４８が活性化されると、その活性化されたワード線１４８に接続される非選択のメモリセルにおいてもアクセストランジスタであるＮチャネルＭＯＳトランジスタ１０６，１０８はＯＮするが、このとき、すべてのビット線プリチャージ回路１３０が不活性化される。
【００８９】
したがって、非選択のメモリセルに対応するビット線対１４０，１４２は、通常のデータ読出時と同じ状態であり、非選択のメモリセルにおいて、ワード線１４８が活性化されてアクセストランジスタがＯＮしても、読出動作の説明で述べたように記憶データが破壊されることはなく、当該メモリセル１００がアレイ配置されたメモリセルアレイ３６が実現される。
【００９０】
図６は、図５に示したビット線プリチャージ回路１５２の活性状態を説明するタイミングチャートである。
【００９１】
図６を参照して、ワード線１４８が不活性化されている時刻Ｔ１以前、時刻Ｔ２〜Ｔ３および時刻Ｔ４以降においては、ＢＬＰＣ信号発生回路１５２は、ビット線プリチャージ信号ＢＬＰＣをＨレベルで出力する。したがって、ビット線プリチャージ回路１３０は、上記期間中活性化されており、対応するビット線対１４０，１４２を電源電位にプリチャージしている。
【００９２】
ワード線１４８が活性化される時刻Ｔ１〜Ｔ２および時刻Ｔ３〜Ｔ４の期間においては、ＢＬＰＣ信号発生回路１５２は、ビット線プリチャージ信号ＢＬＰＣをＬレベルで出力する。したがって、ビット線プリチャージ回路１３０は、上記期間中は不活性化され、活性化されたワード線１４８に接続される非選択のメモリセル１００の記憶データが破壊されることはない。
【００９３】
なお、上述した例では、メモリセルアレイ３６がブロック分割されている場合については言及していないが、メモリセルアレイ３６が複数のブロックに分割されている場合は、少なくとも活性化されたワード線１４８を含むブロックにおいて、ビット線プリチャージ回路１３０が上記期間中に不活性化されていればよい。
【００９４】
以上のように、この実施の形態１による半導体記憶装置１０によれば、記憶ノード１１８，１２０に接続されるキャパシタ１１４，１１６を設け、ビット線プリチャージ回路１３０によってビット線対１４０，１４２を電源電位Ｖｃｃにプリチャージし、ワード線１４８を電圧Ｖｐｐで活性化するようにしたので、メモリセル１００をレシオレスとすることができ、セル面積が縮小され、したがって装置面積を縮小できる。
【００９５】
また、メモリセル１００は、低電圧下でも安定して動作し、半導体記憶装置１０の低消費電力化が実現できる。さらに、メモリセル１００は、データを非破壊で読出すことができ、そのため再書込動作が不要であり、したがって半導体記憶装置１０の高速動作化が実現できる。
【００９６】
［実施の形態２］
実施の形態２では、ビット線プリチャージ回路がＮチャネルＭＯＳトランジスタで構成される。
【００９７】
再び図１を参照して、実施の形態２による半導体記憶装置１０Ａは、実施の形態１による半導体記憶装置１０の構成において、昇圧電源発生回路３８に代えて昇圧電源発生回路３８Ａを備える。昇圧電源発生回路３８Ａは、発生した電圧Ｖｐｐを行アドレスデコーダ３０に含まれるワード線ドライバへ出力するとともに、図示されないＢＬＰＣ信号発生回路へも出力する点において、昇圧電源発生回路３８と異なる。
【００９８】
なお、半導体記憶装置１０Ａにおけるその他の構成は、半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【００９９】
図７は、実施の形態２による半導体記憶措置１０Ａにおけるメモリセルアレイ３６に行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【０１００】
図７を参照して、ＢＬＰＣ信号発生回路１５２Ａは、昇圧電源発生回路３８Ａから電源電圧Ｖｃｃが昇圧された電圧Ｖｐｐを受け、ワード線１４８が不活性化されている期間またはワード線１４８が活性化される直前に、電圧ＶｐｐからなるＨレベルのビット線プリチャージ信号ＢＬＰＣをビット線プリチャージ回路２３０へ出力する。
【０１０１】
ビット線プリチャージ回路２３０は、ＮチャネルＭＯＳトランジスタ２３２〜２３６と、電源ノード１２２とを含む。ＮチャネルＭＯＳトランジスタ２３２は、電源ノード１２２とビット線１４０との間に接続され、ビット線プリチャージ信号ＢＬＰＣをゲートに受ける。ＮチャネルＭＯＳトランジスタ２３４は、電源ノード１２２とビット線１４２との間に接続され、ビット線プリチャージ信号ＢＬＰＣをゲートに受ける。ＮチャネルＭＯＳトランジスタ２３６は、ビット線１４０，１４２の間に接続され、ビット線プリチャージ信号ＢＬＰＣをゲートに受ける。
【０１０２】
ビット線プリチャージ回路２３０は、ビット線プリチャージ信号ＢＬＰＣがＨレベルの間、すなわち、ＢＬＰＣ信号発生回路１５２Ａからビット線プリチャージ信号ＢＬＰＣとして電圧Ｖｐｐを受けているとき、ビット線対１４０，１４２を電源電位Ｖｃｃにプリチャージする。
【０１０３】
図７に示されるその他の回路の構成は、図２に示した回路の構成と同じであるので、その説明は繰返さない。また、実施の形態２におけるメモリセル１００およびその周辺回路の動作も、実施の形態１におけるメモリセル１００およびその周辺回路の動作と同じであるので、その説明は繰返さない。
【０１０４】
実施の形態２による半導体記憶装置１０Ａによれば、メモリセル１００を構成するバルクトランジスタと同じ導電型のＮチャネルＭＯＳトランジスタでビット線プリチャージ回路２３０が構成されるので、メモリセル周辺に新たにＮ型ウェル領域を形成する必要がなく、装置面積が縮小される。
【０１０５】
［実施の形態３］
図８は、この発明の実施の形態３による半導体記憶装置１０Ｂの構成を概念的に示す全体ブロック図である。
【０１０６】
図８を参照して、半導体記憶装置１０Ｂは、図１に示した実施の形態１による半導体記憶装置１０の構成において、降圧電源発生回路４０をさらに備え、昇圧電源発生回路３８およびメモリセルアレイ３６に代えてそれぞれ昇圧電源発生回路３８Ｂおよびメモリセルアレイ３６Ａを備える。
【０１０７】
降圧電源発生回路４０は、電源端子２０から電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを受けて一定電位からなる電圧ＶDCを発生し、発生した電圧ＶDCを昇圧電源発生回路３８Ｂ、図示されないビット線プリチャージ回路、およびメモリセルアレイ３６Ａに含まれるメモリセルへ出力する。なお、この降圧電源発生回路４０は、「内部電源発生回路」を構成する。
【０１０８】
昇圧電源発生回路３８Ｂは、降圧電源発生回路４０から電圧ＶDCを受けて電圧Ｖｐｐ（Ｖｐｐ＞ＶDC＋Ｖｔｈｎ）を発生し、発生した電圧Ｖｐｐを行アドレスデコーダ３０に含まれるワード線ドライバへ出力する。
【０１０９】
メモリセルアレイ３６Ａは、実施の形態１，２におけるメモリセルアレイ３６と構成は同じであるが、それに含まれる各メモリセルに供給される電圧が降圧電源発生回路４０から出力される電圧ＶDCである点においてメモリセルアレイ３６と異なる。
【０１１０】
半導体記憶装置１０Ｂにおけるその他の構成は、実施の形態１による半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【０１１１】
図９は、実施の形態３による半導体記憶措置１０Ｂにおけるメモリセルアレイ３６Ａに行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【０１１２】
図９を参照して、メモリセル１００Ａおよびビット線プリチャージ回路１３０Ａは、それぞれ実施の形態１におけるメモリセル１００およびビット線プリチャージ回路１３０の構成において、電源電位Ｖｃｃの電源ノード１２２に代えて図示されない降圧電源発生回路４０から出力される電圧ＶDCが印加される電源ノード２２２を含む。
【０１１３】
メモリセル１００Ａおよびビット線プリチャージ回路１３０Ａにおけるその他の構成は、それぞれメモリセル１００およびビット線プリチャージ回路１３０の構成と同じであるので、その説明は繰返さない。また、実施の形態３におけるメモリセル１００Ａおよびその周辺回路の動作も、実施の形態１におけるメモリセル１００およびその周辺回路の動作と同じであるので、その説明は繰返さない。
【０１１４】
実施の形態３では、降圧電源発生回路４０によって一定電位に制御された電圧ＶDCがメモリセル１００Ａおよびビット線プリチャージ回路１３０Ａに供給されるため、メモリセル１００Ａに含まれるキャパシタ１１４，１１６の容量値を必要最低限にすることができる。
【０１１５】
すなわち、ビット線１４０，１４２の寄生容量をＣｂ、ビット線の電位をＶｂとすると、書込動作時にビット線から接地電位にある記憶ノードに流れ込む電荷量Ｑは、下記（２）式で表わされる。
【０１１６】
Ｑ＝Ｃｂ×Ｖｂ…（２）
（２）式からわかるように、電圧Ｖｂが変動すると流入される電荷量Ｑが変動し、特に、電圧Ｖｂが高くなる方に変動すると、電荷量Ｑは増加する。電荷量Ｑの増加は、記憶ノードの電位上昇を招き、ドライバトランジスタの誤動作を引き起こす。したがって、電圧変動に対して頑強なメモリセルであるためには、キャパシタ１１４，１１６の容量値にマージンを持たせておく必要がある。
【０１１７】
しかしながら、実施の形態３では、電圧Ｖｂは降圧電源発生回路４０によって一定電位に制御された電圧ＶDCであるため、メモリセル１００Ａに流入される電荷量Ｑも一定となる。そのため、メモリセル１００Ａに含まれるキャパシタ１１４，１１６は、その容量値が必要最低限に抑えられている。したがって、メモリセル１００Ａにおいては、データ書込時にキャパシタ１１４またはキャパシタ１１６の充電時間が必要最小限に抑えられる。
【０１１８】
以上のように、実施の形態３による半導体記憶装置１０Ｂによれば、データの読書き時にビット線からメモリセルに供給される電荷量を安定化したので、メモリセルに含まれるキャパシタの容量値を必要最低限にすることができ、その結果、書込動作時間が短縮される。
【０１１９】
［実施の形態４］
実施の形態４では、降圧電源発生回路４０によって一定電位に制御された電圧ＶDCが用いられるうえ、さらに、ビット線プリチャージ回路がＮチャネルＭＯＳトランジスタで構成される。
【０１２０】
再び図８を参照して、実施の形態４による半導体記憶装置１０Ｃは、実施の形態３による半導体記憶装置１０Ｂの構成において、昇圧電源発生回路３８Ｂに代えて昇圧電源発生回路３８Ｃを備える。昇圧電源発生回路３８Ｃは、発生した電圧Ｖｐｐを行アドレスデコーダ３０に含まれるワード線ドライバへ出力するとともに、図示されないＢＬＰＣ信号発生回路へも出力する点において、昇圧電源発生回路３８Ｂと異なる。半導体記憶装置１０Ｃにおけるその他の構成は、半導体記憶装置１０Ｂの構成と同じであるので、その説明は繰返さない。
【０１２１】
図１０は、実施の形態４による半導体記憶装置１０Ｃにおけるメモリセルアレイ３６Ａに行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【０１２２】
図１０を参照して、ビット線対１４０，１４２には、ビット線プリチャージ回路２３０Ａが接続される。ビット線プリチャージ回路２３０Ａは、実施の形態２におけるビット線プリチャージ回路２３０の構成において、電源電位Ｖｃｃの電源ノード１２２に代えて一定電位に制御された電圧ＶDCが印加される電源ノード２２２を含む。ビット線プリチャージ回路２３０Ａのその他の構成は、ビット線プリチャージ回路２３０の構成と同じであるので、その説明は繰返さない。
【０１２３】
また、図１０に示されるその他の回路の構成は、図７に示した回路の構成と同じであるので、その説明は繰返さない。また、実施の形態４におけるメモリセル１００Ａおよびその周辺回路の動作も、実施の形態１におけるメモリセル１００およびその周辺回路の動作と同じであるので、その説明は繰返さない。
【０１２４】
実施の形態４による半導体記憶装置１０Ｃによれば、データの読書き時にビット線からメモリセルに供給される電荷量を安定化した上、さらに、メモリセル１００Ａを構成するバルクトランジスタと同じ導電型のＮチャネルＭＯＳトランジスタでビット線プリチャージ回路２３０Ａが構成されるので、書込動作時間が短縮されるとともに、装置面積も縮小される。
【０１２５】
なお、これまでに示した実施の形態では、メモリセルのセル比は１としたが、セル比が２よりも小さければ、セル比が２．５〜３以上であった従来のＳＲＡＭに対してセル面積の縮小効果がある。
【０１２６】
また、これまでに示した実施の形態では、キャパシタ１１４，１１６を設けることによってセル比が１であっても安定した読出動作が実現されたが、記憶ノード１１８，１２０がキャパシタ１１４，１１６に相当する容量値を備えれば、記憶ノード１１８，１２０に別途キャパシタを設ける必要はなく、この場合もキャパシタ１１４，１１６が設けられる場合と同様の機能が実現できる。
【０１２７】
さらに、これまでに示した実施の形態では、負荷素子としてＰチャネルＴＦＴ１１０，１１２が設けられたが、ＰチャネルＴＦＴ１１０，１１２に代えてポリシリコンで形成された高抵抗素子を設けてもよい。
【０１２８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２９】
【発明の効果】
この発明による半導体記憶装置によれば、メモリセルに含まれる記憶ノードの容量値を確保してメモリセルをレシオレスとし、また、データの読書きの際にビット線対から記憶ノードに供給される電荷量が十分に確保されるようにしたので、メモリセルの面積が縮小されて高集積化が実現されるとともに、低電圧下で安定かつ高速な動作が実現される。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の構成を概念的に示す全体ブロック図である。
【図２】実施の形態１による半導体記憶装置におけるメモリセルアレイに行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【図３】データ読出時における記憶ノード、ビット線対およびワード線の電位変化を示す図である。
【図４】図２に示すメモリセルにおける読出動作において、キャパシタの容量値に対する記憶ノードの最大電位の依存性を示した図である。
【図５】図１に示すメモリセルアレイにおけるメモリセルのアレイ配置を示す図である。
【図６】図５に示すビット線プリチャージ回路の活性状態を説明するタイミングチャートである。
【図７】実施の形態２による半導体記憶措置におけるメモリセルアレイに行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【図８】この発明の実施の形態３による半導体記憶装置の構成を概念的に示す全体ブロック図である。
【図９】実施の形態３による半導体記憶措置におけるメモリセルアレイに行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【図１０】実施の形態４による半導体記憶措置におけるメモリセルアレイに行列状に配置されるメモリセルおよびその周辺回路の構成を示す回路図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，１０Ｃ  半導体記憶装置、１２  行アドレス端子、１４  列アドレス端子、１６  制御信号端子、１８  データ入出力端子、２０  電源端子、２２  行アドレスバッファ、２４  列アドレスバッファ、２６  制御信号バッファ、２８  入出力バッファ、３０  行アドレスデコーダ、３２  列アドレスデコーダ、３４  センスアンプ／ライトドライバ、３５  マルチプレクサ、３６，３６Ａ  メモリセルアレイ、３８，３８Ａ，３８Ｂ，３８Ｃ  昇圧電源発生回路、４０  降圧電源発生回路、１００，１００Ａ  メモリセル、１０２〜１０８，２３２〜２３６  ＮチャネルＭＯＳトランジスタ、１１０，１１２  ＰチャネルＴＦＴ、１１４，１１６，１４４，１４６  キャパシタ、１１８，１２０記憶ノード、１２２，２２２  電源ノード、１２４  接地ノード、１３０，１３０Ａ，２３０，２３０Ａ  ビット線プリチャージ回路、１３２〜１３６  ＰチャネルＭＯＳトランジスタ、１４０，１４２  ビット線、１４８  ワード線、１５０  ワード線ドライバ、１５２，１５２Ａ  ＢＬＰＣ信号発生回路、１５６  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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