(57)【要約】【課題】メモリセルアレイのブロック毎にアクセス動作の許否制御をコンパクトな回路構成で実現することができる半導体記憶装置及びその制御方法を提供すること【解決手段】ロックレジスタ１１は、論理合成部１（１４）から出力される選択信号Ｓ１＃で活性化されセット／リセット信号ＬＳ／ＬＲによりロック情報ＤＱ０＃が格納される。ロックダウンレジスタ１２に格納されるロックダウン情報ＤＱ１＃は、論理合成部２（１５）を介してロックダウン制御情報ＤＱ２＃として論理合成部１（１４）を制御する。ロックダウン制御情報ＤＱ２＃がロック情報ＤＱ０＃の書き換え許可状態を示す場合には、ブロック選択信号Ｓ＃に応じてロックレジスタ１１が活性化され書き換え可能となる。ロックダウン制御情報ＤＱ２＃が書き換え不許可状態を示す場合には、ブロック選択信号Ｓ＃に関わらずロックレジスタ１１が非活性化され書き換え禁止となる。【選択図】  図１
2004199825.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを備え、ブロックごとにアクセス動作の許否が制御される半導体記憶装置であって、
前記ブロックに対するアクセス動作の許否状態の設定を示すロック情報を、書き換え可能に格納するロックレジスタと、
ブロック選択信号に応じて活性化され、前記ロックレジスタに格納されている前記ロック情報が書き換え可能状態か否かを示す書換許否情報を、書き換え可能に格納するロックダウンレジスタと、
書き換え許可状態を示す前記書換許否情報に基づく情報により活性化され、前記ブロック選択信号に応じた選択信号を出力して、前記ロックレジスタを活性化する第１論理合成部とを、前記ブロックごとに備えることを特徴とする半導体記憶装置。
【請求項２】
前記ロック情報に基づき、前記ブロックに対するアクセス動作の許否を制御するロック制御信号が出力されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
強制書換許可信号に応じて、前記第１論理合成部に前記書換許否情報に基づく情報を供給する第２論理合成部を備え、
前記書換許否情報に基づく情報として、前記強制書換許可信号が活性である場合には、前記ロックダウンレジスタに格納されている前記書換許否情報に関わらず書き換え可能状態を示す書換許可情報が供給され、前記強制書換許可信号が非活性である場合には、前記書換許否情報に応じた情報が供給されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ロック情報と、前記第２論理合成部から供給される前記書換許否情報に基づく情報とが入力され、前記ブロックに対するアクセス動作の許否を制御するロック制御信号が出力される出力論理合成部を備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記強制書換許可信号は、外部より入力される信号であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記ロックレジスタおよび前記ロックダウンレジスタは、レジスタ内容を初期化する初期化端子を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１論理合成部は、前記書換許否情報に基づく情報および前記ブロック選択信号により各々導通制御され、前記選択信号の出力端子と所定電源端子との間に直列接続された、第１および第２トランジスタを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
複数のブロックに分割され、ブロックごとにアクセス動作の許否が制御される半導体記憶装置の制御方法であって、
前記ブロックの選択指示に応じて、前記ブロックに対するアクセス動作の許否状態の設定を示すロック情報が書き換え可能状態か否かを示す、書換許否情報を書き換え可能状態とする書換許否情報格納ステップと、
書き換え許可状態を示す前記書換許否情報により、前記ブロックの選択指示に応じて、前記ロック情報の書き換え可能状態を指示し、書き換え不許可状態を示す前記書換許否情報により、前記ブロックの選択指示をマスクして前記ロック情報の書き換え禁止状態を指示するロック情報書換判断ステップと、
前記ロック情報書換判断ステップにおいて前記ロック情報の書き換え可能状態が指示される場合、前記ロック情報を書き換え可能状態にするロック情報格納ステップとを、前記ブロックごとに分散制御することを特徴とする半導体記憶装置の制御方法。
【請求項９】
前記ロック情報により、前記ブロックに対するアクセス動作の許否が制御されることを特徴とする請求項８に記載の半導体記憶装置の制御方法。
【請求項１０】
前記ロック情報書換判断ステップでは、前記ロック情報の強制書換指令が発行されている場合には、前記書換許否情報に関わらず前記ロック情報の書き換え可能状態を指示し、前記ロック情報の強制書換指令が発行されていない場合には、前記書換許否情報に応じて前記ロック情報の書き換え許可状態の指示が決定されることを特徴とする請求項８に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置において、所定ブロック領域ごとに区画される活性化領域の選択に関するものであり、特に、活性化領域へのアクセス動作のプロテクト機能を有する半導体記憶装置とその制御方法に関するものである。
【０００２】
【従来の技術】
従来より半導体記憶装置においては、メモリセルアレイを複数のブロックに分け、ブロックごとにアクセス制御が行なわれることが一般的である。アクセス制御としては、データの読み出し、書き込み、消去の他にこれらのアクセス動作を禁止する、いわゆるプロテクト機能なるものがありブロックごとに設定される。
【０００３】
特許文献１には、図６に示すような各ブロックへのプロテクト機能の設定を行うためのプロテクト制御回路が開示されている。ロック制御信号ＬＳ０乃至ＬＳＮにより各ブロックへのプロテクト状態が設定される。ロック制御信号ＬＳ０乃至ＬＳＮは、ブロックプロテクト制御部１００から出力される。ブロックプロテクト制御部１００は、ブロックへのアクセス状態の許否を記憶するロックレジスタ１１０と、ロックレジスタ１１０への書き込みを禁止するロックダウンレジスタ１２０とを備えている。
【０００４】
ロックレジスタ１１０には、ブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）と共に、ロックセット信号ＬＳまたはロックリセット信号ＬＲとが入力される。ブロック選択信号Ｓ＃によりロックセット信号ＬＳまたはロックリセット信号ＬＲが入力可能状態となり、ロックセット信号ＬＳまたはロックリセット信号ＬＲに応じてプロテクト機能の設定状態または解除状態が記憶され、ロック情報ＤＱ００乃至ＤＱ０Ｎが出力される。ロックダウンレジスタ１２０には、ブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）と共にロックダウンセット信号ＬＤＳが入力される。ブロック選択信号Ｓ＃によりロックダウンセット信号ＬＤＳが入力可能状態となり、ロックダウンセット信号ＬＤＳに応じてロックレジスタ１１０の書き換えが禁止され、ロックダウン情報ＤＱ１０乃至ＤＱ１Ｎが出力される。ロック情報ＤＱ００乃至ＤＱ０Ｎとロックダウン情報ＤＱ１０乃至ＤＱ１Ｎとは、論理合成部１３０に入力されてロック制御信号ＬＳ０乃至ＬＳＮが出力される。
【０００５】
ロックダウンセット信号ＬＤＳは、ロックダウンレジスタ書換回路３００からコマンドに応じて出力される。またブロック選択信号Ｓ＃は、ブロック選択回路４００からコマンドに応じて出力される。更にロックセット信号ＬＳおよびロックリセット信号ＬＲは、ロックレジスタ書換回路２００からコマンドに応じて出力される。ここで、ロックレジスタ書換回路２００には、ブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）と各ブロックプロテクト制御部１００からのロックダウン情報ＤＱ１０乃至ＤＱ１Ｎとが入力される。ロックダウン状態が設定されているブロックについては、ロックセット信号ＬＳおよびロックリセット信号ＬＲの出力を禁止してロックレジスタ１１０の書き換えを禁止するためである。
【０００６】
【特許文献１】
米国特許第６１５４８１９号明細書（第５図）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の従来技術では、ロックレジスタ１１０の書き換え許否を判断するに際し、選択されるブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）ごとに、ロックダウンの状態を確認するためのロックダウン情報ＤＱ１０乃至ＤＱ１Ｎが必要となる。ロックレジスタ１１０の書き換え許否の判断は、ロックレジスタ書換回路２００において行われるので、ブロック選択回路４００からのブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）を伝播する（Ｎ＋１）本の信号配線と、各ブロックプロテクト制御部１００からのロックダウン情報ＤＱ１０乃至ＤＱ１Ｎを伝播する（Ｎ＋１）本の信号配線とを配線する必要がある。
【０００８】
合計で（２Ｎ＋２）本の信号配線を配線するために多大な配線領域を確保しなければならず、コンパクトなダイサイズを実現することが困難となるおそれがあり問題である。大容量化に伴いブロック数が増大する場合には、必要信号配線数は更に増加することとなり、ダイサイズにおける信号配線領域の割合は更に増加してしまい問題である。
【０００９】
本発明は前記従来技術の課題を解消するためになされたものであり、メモリセルアレイを複数のブロックに分割して活性化制御する際、ブロックごとに設定されるプロテクト機能に伴うロックレジスタへのアクセス動作の許否の制御を、コンパクトな回路構成で実現することができる半導体記憶装置およびその制御方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、複数のブロックを備え、ブロックごとにアクセス動作の許否が制御される半導体記憶装置であって、ブロックに対するアクセス動作の許否状態の設定を示すロック情報を、書き換え可能に格納するロックレジスタと、ブロック選択信号に応じて活性化され、ロックレジスタに格納されているロック情報が書き換え可能状態か否かを示す書換許否情報を、書き換え可能に格納するロックダウンレジスタと、書き換え許可状態を示す書換許否情報に基づく情報により活性化され、ブロック選択信号に応じた選択信号を出力して、ロックレジスタを活性化する第１論理合成部とを、ブロックごとに備えることを特徴とする。
【００１１】
請求項１の半導体記憶装置では、ブロック選択信号に応じて活性化されるロックダウンレジスタに書換許否情報が格納される。第１論理合成部は、書換許否情報が書き換え許可状態を示すことに基づいて活性化され、ブロック選択信号に応じて選択信号を出力しロックレジスタを活性化する。活性化されたロックレジスタには、ブロックに対するアクセス動作の許否状態の設定を示すロック情報が書き換えられて格納される。これらはブロックごとに備えられる。
【００１２】
また、請求項８に係る半導体記憶装置の制御方法は、複数のブロックに分割され、ブロックごとにアクセス動作の許否が制御される半導体記憶装置の制御方法であって、ブロックの選択指示に応じて、ブロックに対するアクセス動作の許否状態の設定を示すロック情報が書き換え可能状態か否かを示す、書換許否情報を書き換え可能状態とする書換許否情報格納ステップと、書き換え許可状態を示す書換許否情報により、ブロックの選択指示に応じて、ロック情報の書き換え可能状態を指示し、書き換え不許可状態を示す書換許否情報により、ブロックの選択指示をマスクしてロック情報の書き換え禁止状態を指示するロック情報書換判断ステップと、ロック情報書換判断ステップにおいてロック情報の書き換え可能状態が指示される場合、ロック情報を書き換え可能状態にするロック情報格納ステップとを、ブロックごとに分散制御することを特徴とする。
【００１３】
請求項８の半導体記憶装置の制御方法では、書換許否情報格納ステップにより、ブロックの選択指示に応じて、ブロックに対するアクセス動作の許否状態の設定を示すロック情報が書き換え可能な状態であるか否かを示す、書換許否情報が書き換え可能とされる。ロック情報書換判断ステップでは、書換許否情報による書き換えの許可・禁止状態に応じて、ブロックの選択指示に応じてロック情報の書き換え可能状態を指示し、またはブロックの選択指示をマスクしてロック情報の書き換え禁止状態を指示する。更に、ロック情報格納ステップでは、ロック情報の書き換え可能状態が指示される場合に、ロック情報を書き換え可能とする。これらの各制御ステップはブロックごとに分散して行なわれる。
【００１４】
これにより、ロック情報の書き換え許否の判断は、ブロックごとに格納される書換許否情報に基づき、第１論理合成部が活性化されることにより、またはロック情報書換判断ステップにより、ブロック内で分散制御される。従って、ロック情報の書き換え制御のために書換許否情報を外部に出力する必要がない。複数のブロックを備える半導体記憶装置において、ブロックごとの書換許否情報の信号経路を配線する配線領域が不要となり、ロック情報の書き換え制御を実現するためのチップ面積の増大を必要最小限に抑制することができる。
【００１５】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、ロック情報に基づき、ブロックに対するアクセス動作の許否を制御するロック制御信号が出力されることを特徴とする。また、請求項９に係る半導体記憶装置の制御方法は、請求項８に記載の半導体記憶装置の制御方法において、ロック情報により、ブロックに対するアクセス動作の許否が制御されることを特徴とする。これにより、ロック情報により設定されるブロックへのアクセス動作の許否情報に応じてブロックのロック状態が制御され、格納されているロック情報とブロックのロック状態が一致する。
【００１６】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、強制書換許可信号に応じて、第１論理合成部に書換許否情報に基づく情報を供給する第２論理合成部を備え、書換許否情報に基づく情報として、強制書換許可信号が活性である場合には、ロックダウンレジスタに格納されている書換許否情報に関わらず書き換え可能状態を示す書換許可情報が供給され、強制書換許可信号が非活性である場合には、書換許否情報に応じた情報が供給されることを特徴とする。
【００１７】
また、請求項１０に係る半導体記憶装置の制御方法は、請求項８に記載の半導体記憶装置の制御方法において、ロック情報書換判断ステップでは、ロック情報の強制書換指令が発行されている場合には、書換許否情報に関わらずロック情報の書き換え可能状態を指示し、ロック情報の強制書換指令が発行されていない場合には、書換許否情報に応じてロック情報の書き換え許可状態の指示が決定されることを特徴とする。
【００１８】
これにより、強制書換許可信号が活性である場合、またはロック情報の強制書換指令が発行されている場合には、ブロックごとに格納される書換許否情報に関わらず、第１論理合成部が活性化されることにより、またはロック情報書換判断ステップにより、ブロックごとに分散制御されてロック情報が書き換え可能とされる。従って、書換許否情報に関わらず強制的にロック情報を書き換える場合にも、ロック情報の書き換え制御のために書換許否情報を外部に出力する必要はない。
【００１９】
また、請求項４に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、ロック情報と、第２論理合成部から供給される書換許否情報に基づく情報とが入力され、ブロックに対するアクセス動作の許否を制御するロック制御信号が出力される出力論理合成部を備えることを特徴とする。これにより、ロック情報と書換許否情報に基づく情報との論理合成に応じてロック制御信号を出力することができる。
【００２０】
また、請求項５に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、強制書換許可信号は、外部より入力される信号であることが好ましい。
【００２１】
また、請求項６に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、ロックレジスタおよびロックダウンレジスタには、レジスタ内容を初期化する初期化端子が備えられている。
【００２２】
また、請求項７に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、第１論理合成部は、書換許否情報に基づく情報およびブロック選択信号により各々導通制御され、選択信号の出力端子と所定電源端子との間に直列接続された、第１および第２トランジスタを備えることを特徴とする。これにより、簡易な構成で第１論理合成部を構成することができる。
【００２３】
【発明の実施の形態】
以下、本発明の半導体記憶装置、およびその制御方法について具体化した実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。
【００２４】
図１には第１実施形態のブロックプロテクト制御部１０を示す。ブロックに対するアクセス動作の許否状態の設定を示すロック情報ＤＱ０＃が格納されるロックレジスタ１１は、論理合成部１（１４）から出力される選択信号Ｓ１＃と、ロック情報ＤＱ０＃のセット／リセットを制御するロックセット／リセット信号ＬＳ／ＬＲとが入力される。選択信号Ｓ１＃によりロックレジスタ１１が活性化された状態で、ロックセット／リセット信号ＬＳ／ＬＲによりロック情報ＤＱ０＃のセット／リセットが行われる。
【００２５】
ロックレジスタ１１に格納されているロック情報ＤＱ０＃が書き換え許可状態か否かを示すロックダウン情報ＤＱ１＃が格納されるロックダウンレジスタ１２は、ブロック選択信号Ｓ＃とロックダウンセット信号ＬＤＳとが入力される。ブロック選択信号Ｓ＃によりロックダウンレジスタ１２が活性化された状態で、ロックダウンセット信号ＬＤＳによりロックダウン情報ＤＱ１＃の格納が行われる。尚、ロックダウンレジスタ１２にはリセット信号は入力されておらず、一旦セットされたロックダウン情報ＤＱ１＃は、図示しない制御回路により電源の再投入時または半導体記憶装置への強制リセット信号の投入時にのみリセットされる構成である。
【００２６】
論理合成部２（１５）は、ロックダウン情報ＤＱ１＃の入力に対して、強制書換許可信号ＷＰ＃により制御されてロックダウン制御情報ＤＱ２＃が出力される。ロックダウン制御情報ＤＱ２＃は、論理合成部１（１４）および出力論理合成部１３０に入力される。ロックダウン制御情報ＤＱ２＃は、強制書換許可信号ＷＰ＃が非活性状態であり強制的なロック情報ＤＱ０＃の書き換え可能状態を指示しない場合には、ロックダウン情報ＤＱ１＃に応じて出力される。すなわち、ロックダウン情報ＤＱ１＃がロック情報ＤＱ０＃の書き換え許可状態を指示する場合には、ロックダウン制御情報ＤＱ２＃は書き換え許可状態を指示し、ロック情報ＤＱ０＃の書き換え不許可状態を指示する場合には、ロックダウン制御情報ＤＱ２＃は書き換え不許可状態を指示する。これに対して、強制書換許可信号ＷＰ＃が活性状態であり強制的なロック情報ＤＱ０＃の書き換え可能状態を指示する場合には、ロックダウン情報ＤＱ１＃の書換許否状態に関わらずロックダウン制御情報ＤＱ２＃は書き換え許可状態を指示する。
【００２７】
論理合成部１（１４）は、ロックダウン制御情報ＤＱ２＃により制御され、入力されるブロック制御信号Ｓ＃に応じて選択信号Ｓ１＃を出力する。すなわち、ロックダウン制御情報ＤＱ２＃がロック情報ＤＱ０＃の書き換え許可状態を指示する場合には、ブロック選択信号Ｓ＃に応じた選択信号Ｓ１＃をロックレジスタ１１に入力する。ブロックが選択されることを示すブロック選択信号Ｓ＃に対して選択信号Ｓ１＃によりロックレジスタ１１が活性化されロック情報ＤＱ０＃が書き換え可能状態となる。ロックダウン制御情報ＤＱ２＃がロック情報ＤＱ０＃の書き換え不許可状態を指示する場合には、ブロック選択信号Ｓ＃に関わらず選択信号Ｓ１＃は活性化されず、ロックレジスタ１１が非活性化されロック情報ＤＱ０＃が書き換えられることはない。
【００２８】
出力論理合成部１３０は、ロック情報ＤＱ０＃とロックダウン制御情報ＤＱ２＃との論理和演算を行い、演算結果をロック制御信号ＬＳ＃として出力する。従って、ブロックへのアクセス動作は、ロック情報ＤＱ０＃がアクセス動作の不許可状態に設定されている場合、またはロックダウン制御情報ＤＱ２＃がロック情報ＤＱ０＃の書き換え不許可状態を指示している場合に禁止される。ロック情報ＤＱ０＃によるアクセス動作の不許可状態に加えてロック情報ＤＱ２＃の書き換え不許可状態においてアクセス動作が禁止される構成である。
【００２９】
図２に第１実施形態のブロックプロテクト制御部１０の具体例を示す。ロックレジスタ１１Ａは、ラッチ回路Ｌ１でロック情報ＤＱ０＃が保持される。ラッチ回路Ｌ１の各々の端子は、ロック情報ＤＱ０＃のロックセット／リセット信号ＬＳ／ＬＲで制御されるＮＭＯＳトランジスタＭ１、Ｍ２が接続され、論理合成部１（１４Ａ）を介して接地電圧に接続される。
【００３０】
論理合成部１（１４Ａ）は、ロックレジスタ１１Ａに接続されているＮＭＯＳトランジスタＭ７と、接地電圧に接続されているＮＭＯＳトランジスタＭ８とが直列に接続された構成である。ＮＭＯＳトランジスタＭ７はブロック選択信号Ｓ＃で制御されると共に、ＮＭＯＳトランジスタＭ８は後述する論理合成部２（１５Ａ）から出力されるロックダウン制御情報ＤＱ２＃、／ＤＱ２＃のうち、ローアクティブ信号／ＤＱ２＃で制御される。ローアクティブのロックダウン制御情報／ＤＱ２＃は、ロック情報ＤＱ０＃の書き換えの不許可状態を指示する場合にローレベル信号となり、許可状態を指示する場合にハイレベル信号となる。従って、書き換え許可状態においてＮＭＯＳトランジスタＭ８が導通状態となり、ブロック選択信号Ｓ＃によるブロック選択に応じてＮＭＯＳトランジスタＭ７が導通することに応じてラッチ回路Ｌ１が活性化されて後述するロック情報ＤＱ０＃の書き換えが行われる。書き換え不許可状態においては、ＮＭＯＳトランジスタＭ８は非導通状態を維持する。ブロック選択信号Ｓ＃に関わらずラッチ回路Ｌ１は非活性状態を維持しロック情報ＤＱ０＃の書き換えは禁止される。
【００３１】
ラッチ回路Ｌ１が活性化された状態において、ロックセット信号ＬＳによりＮＭＯＳトランジスタＭ１が導通するとラッチ回路Ｌ１はセットされ、ロック情報ＤＱ０＃としてハイレベル信号が格納される。ロックリセット信号ＬＲによりＮＭＯＳトランジスタＭ２が導通するとラッチ回路Ｌ１はリセットされロック情報ＤＱ０＃としてローレベル信号が格納される。これにより、ロック情報ＤＱ０＃の書き換えが行われる。
【００３２】
更に、ＮＭＯＳトランジスタＭ１と並列にＮＭＯＳトランジスタＭ３が接続されており、リセット信号ＲＳＴにより制御される。ハイレベルのリセット信号ＲＳＴに応じてＮＭＯＳトランジスタＭ３が導通するとラッチ回路Ｌ１はセットされ、ロック情報ＤＱ０＃としてハイレベル信号が格納される。ここでリセット信号ＲＳＴとは、電源投入時または強制リセット時に活性化され、内部回路を初期化状態にする信号である。初期化状態においてはロック情報ＤＱ０＃をセット状態にし（ＤＱ０＃＝“Ｈ”）、ブロックへのアクセス動作を不許可状態にセットすることにより不測の誤アクセスを防止することができる。
【００３３】
ロックダウンレジスタ１２Ａはロックレジスタ１１Ａと同様な回路構成を備えている。ラッチ回路Ｌ２でロックダウン情報ＤＱ１＃が保持される。ラッチ回路Ｌ２の各々の端子には、直列接続されたＮＭＯＳトランジスタＭ４、Ｍ５と、ＮＭＯＳトランジスタＭ６とが接続されている。ＮＭＯＳトランジスタＭ４、Ｍ５は、各々、ロックダウンセット信号ＬＤＳ、ブロック選択信号Ｓ＃で制御される。ブロック選択信号Ｓ＃がハイレベル信号となりブロック選択がされた状態で、ハイレベルのロックダウンセット信号ＬＤＳが入力されることによりハイレベルのロックダウン情報ＤＱ１＃が格納される。尚、ラッチ回路Ｌ２に格納されたロックダウン情報ＤＱ１＃のリセットは、ＮＭＯＳトランジスタＭ６を制御するリセット信号ＲＳＴのハイレベル信号に応じて行われる。前述したように、リセット信号ＲＳＴは、電源投入時または強制リセット時に活性化される信号である。従って、通常使用状態において、一旦セットされたロックダウン情報ＤＱ１＃が誤ってリセットされることはない。
【００３４】
論理合成部２（１５Ａ）は、ナンドゲートＡ１による論理演算により強制書換許可信号ＷＰ＃に応じたロックダウン制御情報ＤＱ２＃の出力制御が行われる。ナンドゲートＡ１の入力端子には、ロックダウン情報ＤＱ１＃と、インバータゲートＩ２を介した強制書換許可信号ＷＰ＃の反転信号とが入力されている。ナンドゲートＡ１からは、ハイレベルのロックダウン情報ＤＱ１＃とローレベルの強制書換許可信号ＷＰ＃との場合、すなわちロックダウン情報ＤＱ１＃により書き換え不許可状態が指示されている状態で、かつ強制書換許可信号ＷＰ＃が非活性で強制的なロック情報ＤＱ０＃の書き換え指示のない場合についてのみ、ロックダウン制御情報ＤＱ２＃が活性状態となる（ＤＱ２＃＝“Ｈ”、／ＤＱ２＃＝“Ｌ”）。ロック情報ＤＱ０＃の書き換えが禁止されると共に、ノアゲートＯ１とインバータゲートＩ１により論理和演算を行う出力論理合成部１３Ａにより、ロック制御信号ＬＳ＃が活性化されてブロックへのアクセス動作が禁止される。これに対して、ロックダウン情報ＤＱ１＃により書き換えの不許可状態がセットされていない場合（ＤＱ１＃＝“Ｌ”）、または強制書換許可信号ＷＰ＃が活性で強制的な書き換えが許可されている場合（ＷＰ＃＝“Ｈ”）、の少なくとも何れか一方の状態が維持されている場合には、ロックダウン制御情報ＤＱ２＃は非活性状態となる（ＤＱ２＃＝“Ｌ”、／ＤＱ２＃＝“Ｈ”）。
【００３５】
図３には、第１実施形態のブロックプロテクト制御部１０（図１）、具体的には図２に示す具体例に対する動作波形を示す。図３においては、コマンドに応じてロック情報ＤＱ０＃やロックダウン情報ＤＱ１＃が格納される場合を示している。
【００３６】
先ず、ロックセットコマンドに応じて、ブロック選択信号Ｓ＃がハイレベルとなりブロックが選択されると共にハイレベルパルスのロックセット信号ＬＳが入力される。この時点では、ロックダウンセット信号ＬＤＳは入力されないため、ロックダウンレジスタ１２、１２Ａには書き換え不許可状態は格納されず、ロックダウン情報ＤＱ１＃はローレベルに維持される。従って、論理合成部２（１５、１５Ａ）からは書き換え許可状態を示すローレベルのロックダウン制御情報ＤＱ２＃が出力される。その反転信号／ＤＱ２＃はハイレベルとなり、論理合成部１（１４、１４Ａ）が活性化され、ロックレジスタ１１、１１Ａが活性化される。活性化されたロックレジスタ１１、１１Ａは、ハイレベルパルスのロックセット信号ＬＳによりハイレベルのロック情報ＤＱ０＃が格納されブロックへのアクセス動作の禁止状態が設定される。ハイレベルのロック情報ＤＱ０＃は出力論理合成部１３、１３Ａを介してハイレベルのロック制御信号ＬＳ＃として出力され、ブロックへのアクセスは禁止される。プロテクト状態に移行する。
【００３７】
次に、ロックダウンセットコマンドに応じて、ロックダウンレジスタ１２、１２Ａにロックダウンセット信号ＬＤＳが入力され、ハイレベルのロックダウン情報ＤＱ１＃が格納される。この時点では、強制書換許可信号ＷＰ＃はローレベルが維持されており強制的な書き換えは許可されていない。従って、論理合成部２（１５、１５Ａ）からのロックダウン制御情報ＤＱ２＃はハイレベルに遷移すると共に、反転信号／ＤＱ２＃がローレベルに遷移する。論理合成部１（１４、１４Ａ）が非活性化されることに応じてロックレジスタ１１、１１Ａへのロック情報ＤＱ０＃の書き換えは禁止される。ロック情報ＤＱ０＃に加えロックダウン制御情報ＤＱ２＃もハイレベルとなり、出力論理合成部１３、１３Ａを介して出力されるロック制御信号ＬＳ＃はハイレベルに維持され、ブロックへのアクセス動作は禁止状態に維持される。
【００３８】
ロックダウン情報ＤＱ１＃がセットされた後にロックリセットコマンドが入力され、ハイレベルパルスのロックリセット信号ＬＲが入力されるとする。この場合には、ロックダウンレジスタ１２、１２Ａにハイレベルのロックダウン情報ＤＱ１＃が保持されており、論理合成部２（１５、１５Ａ）からはハイレベルのロックダウン制御情報ＤＱ２＃が出力されている（反転信号／ＤＱ２＃はローレベル）。このため、論理合成部１（１４、１４Ａ）は非活性状態に維持され、ロックレジスタ１１、１１Ａの書き換えは禁止状態である。従って、ハイレベルパルスのロックリセット信号ＬＲが入力されてもロックレジスタ１１、１１Ａの内容は書き換えられずハイレベルのロック情報ＤＱ０＃が保持され続ける。ロックリセットコマンドは無効となる。
【００３９】
ロックダウンレジスタ１２、１２Ａへの書き換え不許可状態の格納の後、強制書換許可信号ＷＰ＃がハイレベルとなり強制的な書き換え許可指令が入力されると、論理合成部２（１５、１５Ａ）の出力は、書き換え不許可状態を示すハイレベルのロックダウン情報ＤＱ１＃に関わらずロックダウン制御情報ＤＱ２＃が書き換え許可状態を示すローレベルに遷移する（反転信号／ＤＱ２＃はハイレベルに遷移する）。これにより、論理合成部１（１４、１４Ａ）が活性状態に遷移してロックレジスタ１１、１１Ａは活性化される。この状態でロックリセットコマンドが再度入力されると、ハイレベルパルスのロックリセット信号ＬＲによりロックレジスタ１１、１１Ａに格納されているロック情報ＤＱ０＃はローレベルに遷移し、ブロックへのアクセス動作の許可状態が設定される。ローレベルのロック情報ＤＱ０＃は出力論理合成部１３、１３Ａを介してローレベルのロック制御信号ＬＳ＃として出力され、ブロックへのアクセスは許可される。アンプロテクト状態に移行する。
【００４０】
図１乃至図３において説明したブロックプロテクト制御部１０を各ブロックに展開したプロテクト制御回路を図４に示す。図４の制御回路では、各ブロックプロテクト制御部１０内において、論理合成部１（１４）から出力される選択信号Ｓ＃（Ｓ１０乃至Ｓ１Ｎ）に応じてロックレジスタ１１の活性化状態を制御することによりロック情報ＤＱ０＃（ＤＱ００乃至ＤＱ０Ｎ）の書き換え制御を行う。従って、従来技術のプロテクト制御回路（図６）において、ロックレジスタ書換回路２００から出力されるロックセット／リセット信号ＬＳ／ＬＲの出力制御によりロックレジスタ１１０へのロック情報ＤＱ０＃（ＤＱ００乃至ＤＱ０Ｎ）の格納が行なわれる場合に比して、以下の点が異なる。
【００４１】
すなわち、従来技術のプロテクト制御回路（図６）では、各ブロックプロテクト制御部１００に格納されているロックダウン情報ＤＱ１＃（ＤＱ１０乃至ＤＱ１Ｎ）をロックレジスタ書換回路２００に入力するための（Ｎ＋１）本の信号配線が必要であるところ、第１実施形態のプロテクト制御回路（図４）では、ロックレジスタ書換回路１６へのロックダウン情報ＤＱ１＃（ＤＱ１０乃至ＤＱ１Ｎ）の（Ｎ＋１）本の信号配線が不要となる。更に、ロックレジスタ書換回路２００では、選択されるブロックに応じてロックセット／リセット信号ＬＳ／ＬＲの出力制御を行う必要からブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）の入力が必要であるところ、第１実施形態のプロテクト制御回路（図４）では、ロックレジスタ書換回路１６へのブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）の（Ｎ＋１）本の信号配線が不要となる。
【００４２】
以上、詳細に説明したように第１実施形態のブロックプロテクト制御部１０によれば、ロック情報ＤＱ０＃の書き換え許否の判断は、ブロックごとに格納される書換許否情報であるロックダウン情報ＤＱ１＃に基づき、第１論理合成部である論理合成部１（１４）が活性化されることにより、ブロックプロテクト制御部１０内でブロックごとに分散制御される。従って、ロック情報ＤＱ０＃の書換制御のためにロックダウン情報ＤＱ１＃を外部に出力する必要がない。複数のブロックを備える半導体記憶装置において、ブロックごとのロックダウン情報ＤＱ１＃の信号経路を配線する配線領域が不要となり、ロック情報ＤＱ０＃の書換制御を実現するためのチップ面積の増大を必要最小限に抑制することができる。
【００４３】
また、強制書換許可信号ＷＰ＃が活性である場合には、ブロックごとに格納されるロックダウン情報ＤＱ１＃に関わらず、論理合成部１（１４）が活性化されることにより、ブロックプロテクト制御部１０内でブロックごとに分散制御されてロック情報ＤＱ０＃が書き換え可能状態となる。従って、ロックダウン情報ＤＱ１＃に関わらず強制的にロック情報ＤＱ０＃を書き換える場合にも、ロック情報ＤＱ０＃の書き換え制御のためにロックダウン情報ＤＱ１＃を外部に出力する必要はない。
【００４４】
また、ロックレジスタ書換回路１６への、ロックダウン情報ＤＱ１＃（ＤＱ１０乃至ＤＱ１Ｎ）の（Ｎ＋１）本の信号配線、およびブロック選択信号Ｓ＃（Ｓ０乃至ＳＮ）の（Ｎ＋１）本の信号配線が不要となり、ロック情報ＤＱ０＃（ＤＱ００乃至ＤＱ０Ｎ）の書換制御を実現するためのチップ面積の増大を必要最小限に抑制することができる。
【００４５】
ここで、論理合成部１４Ａは、ＮＭＯＳトランジスタＭ７と、Ｍ８とが直列に接続された簡略な構成である。簡略な構成で第１論理合成部を構成することができる。
【００４６】
図５に示す第２実施形態のブロックプロテクト制御部２０は、第１実施形態のブロックプロテクト制御部１０（図１）における出力論理合成部１３０を削除し、ロック情報ＤＱ０＃とロックダウン制御情報ＤＱ２＃との論理和演算結果として出力されていたロック制御信号ＬＳ＃に代えて、ロック情報ＤＱ０＃をロック制御信号ＬＳ＃として出力する構成である。
【００４７】
第２実施形態のブロックプロテクト制御部２０によれば、ロック情報ＤＱ０＃により設定されるブロックへのアクセス動作の許否情報に応じてロック制御信号ＬＳ＃が出力され、ブロックのロック状態が制御される。ロックレジスタ１１に格納されているロック情報ＤＱ０＃とブロックのロック状態が一致する。出力論理合成部１３０が不要となる。
【００４８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
本発明における半導体記憶装置とは、揮発性、不揮発性を問わずブロックごとにアクセス動作の許否が制御されるものであれば適用可能であることは言うまでもない。
また、本発明においては、半導体記憶装置において適用することを例にとり説明したが、本発明ははこれに限定されるものではなく、半導体記憶装置が半導体集積回路装置の一機能としてチップ上に構成されている場合にも適用できる。
更に、本発明は、半導体記憶装置以外の半導体集積回路装置に対しても、ブロックごとにアクセス動作の許否制御が行なわれる半導体集積回路装置についても適用可能であることは言うまでもない。
【００４９】
【発明の効果】
本発明によれば、メモリセルアレイを複数のブロックに分割して活性化制御する際、ブロックごとに設定されるプロテクト機能に伴うロックレジスタへのアクセス動作の許否の制御を、コンパクトな回路構成で実現することができる半導体記憶装置およびその制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】第１実施形態のブロックプロテクト制御部を示す回路ブロック図である。
【図２】第１実施形態の具体例を示す回路図である。
【図３】第１実施形態の具体例の動作波形図である。
【図４】第１実施形態のプロテクト制御回路を示す回路ブロック図である。
【図５】第２実施形態のブロックプロテクト制御部を示す回路ブロック図である。
【図６】従来技術のプロテクト制御回路を示す回路図である。
【符号の説明】
１０                    ブロックプロテクト制御部
１１、１１Ａ            ロックレジスタ
１２、１２Ａ            ロックダウンレジスタ
１４、１４Ａ            論理合成部１
１５、１５Ａ            論理合成部２
１６、２００            ロックレジスタ書換回路
１３０                  出力論理合成部
ＤＱ０＃                ロック情報
ＤＱ１＃                ロックダウン情報
ＤＱ２＃、／ＤＱ２＃    ロックダウン制御情報
ＬＤＳ                  ロックダウンセット信号
ＬＲ                    ロックリセット信号
ＬＳ                    ロックセット信号
ＬＳ＃                  ロック制御信号
Ｓ＃                    ブロック選択信号
Ｓ１＃                  選択信号
ＷＰ＃                  強制書換許可信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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