(57)【要約】【課題】プリチャージ回路による面積増大、動作の低速化、および信頼性低下等を防止する。【解決手段】セルアレイ１内にメモリセルＭＣと、いわゆるダミーセルＤＣとを有している。メモリセルＭＣは、電源電圧供給線間に直列接続されている第１および第２トランジスタＭ１，Ｍ２と、その接続中点とビット線ＢＩＴｉ（ｉ＝０，１，…）の間に接続されゲートがワード線ＷＬに接続されている第３トランジスタＭ３と、を有している。一方、ダミーセルＤＣにおいて、第１トランジスタＭ１をビット線ＢＩＴｉに直接接続し、そのゲートにプリチャージ信号線ＰＣＬを接続し、第３トランジスタＭ３をビット線ＢＩＴｉとワード線ＷＬに非接続とし、且つ、第２および第３トランジスタＭ２，Ｍ３を第１トランジスタＭ１に非接続としている。【選択図】  図３
2004272955.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルがマトリクス状に配置されているセルアレイ内にデータ記憶に用いる第１セルと、当該第１セルと同じトランジスタの配置構造を有しているがデータ記憶に用いられない第２セルと、を有し、セル間がビット線とワード線により相互接続されている半導体メモリ装置であって、
前記第１セルは、電源電圧の供給線と基準電圧の供給線との間に直列接続されている第１および第２トランジスタと、当該第１および第２トランジスタの接続中点とビット線との間に接続されゲートがワード線に接続されている第３トランジスタと、を有し、
前記第２セルにおいて、ソースおよびドレインの一方が電源電圧の供給線に接続されている前記第１トランジスタのソースおよびドレインの他方をビット線に接続し、当該第１トランジスタのゲートにプリチャージ信号線を接続し、前記第３トランジスタをビット線とワード線に非接続とし、且つ、前記第２および第３トランジスタを前記第１トランジスタに非接続としている
半導体メモリ装置。
【請求項２】
前記第１セルは、電源電圧の供給線と基準電圧の供給線との間に直列接続されている第４および第５トランジスタと、当該第４および第５トランジスタの接続中点とビット線との間に接続されゲートが前記ワード線に接続されている第６トランジスタと、をさらに有し、
前記第２セルにおいて、ソースおよびドレインの一方が電源電圧の供給線に接続されている前記第４トランジスタのソースおよびドレインの他方をビット線に接続し、当該第４トランジスタのゲートに前記プリチャージ信号線を接続し、前記第６トランジスタをビット線とワード線に非接続とし、且つ、前記第５および第６トランジスタを前記第４トランジスタに非接続とし、
前記ビット線が、列方向の途中でツイストした第１ビット線と第２ビット線からなるツイストビット線対から構成され、
前記ツイストビット線対のツイスト部分に前記第２セルが配置され、
前記第１および第２セルにおいて、前記第１または第３トランジスタが前記第１ビット線に接続されているときは前記第４または第６トランジスタが前記第２ビット線に接続され、逆に、前記第４または第６トランジスタが前記第１ビット線に接続されているときは前記第１または第３トランジスタが前記第２ビット線に接続されている
請求項１に記載の半導体メモリ装置。
【請求項３】
前記セルアレイが前記第２セルのみからなる行を有する場合に、当該第２セル行の前記プリチャージ信号線が、前記第１セルにおけるワード線と同じレイヤにより形成されている
請求項１に記載の半導体メモリ装置。
【請求項４】
それぞれ６トランジスタ構成を有しビット線対に接続されている複数のＳＲＡＭセルがセルアレイ内に配置され、前記ＳＲＡＭセルと同じ６トランジスタ構成を有するがデータ記憶に用いられないダミーセルを前記セルアレイ内に有する半導体メモリ装置であって、
前記ダミーセルを構成する６つのトランジスタのうち、前記ＳＲＡＭセルの負荷トランジスタに対応するＰチャネル型トランジスタを、前記ビット線対のプリチャージ用トランジスタとして用いる
半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、正規のメモリセル（第１セル）と、当該第１セルと同じトランジスタの配置構造を有しているがデータ記憶に用いられない、いわゆるダミーセル（第２セル）と、をセルアレイ内に有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
図８は、プリチャージ回路を有する従来の半導体メモリの一例を示すブロック図である。図８では半導体メモリの各ブロックとブロック間の信号に符号を付しているが、ワード線およびビット線についての符号は、信号と信号配線の双方を示すものである。
図８に例示した半導体メモリは、メモリセルアレイ（ＭＣＡ）１０、ロウデコーダ２、カラム制御回路３、カラム動作回路４、カラムスイッチ回路（Ｃ．ＳＷ）５、および、ローカルプリチャージ回路（Ｌ．ＰＣＨＧ）６を有する。カラム制御回路３は、カラムデコーダ（Ｃ．ＤＥＣ）およびクロックジェネレータ（ＣＬＫ．ＧＥＮ）を含む。カラム動作回路４は、グローバルプリチャージ回路（Ｇ．ＰＣＨＧ）、書き込み回路（Ｗ）およびセンスアンプ等の読み出し回路（Ｒ）を含む。
【０００３】
特に図示していないが、メモリセルアレイ１０内に多数のメモリセルがマトリクス状に配置されている。同一行内のメモリセルは複数のワード線ＷＬの何れかに共通に接続され、同一列内のメモリセルはビット線対（ＢＩＴ０，ＢＩＴＸ０）、（ＢＩＴ１，ＢＩＴＸ１）、…の何れかに共通に接続されている。
カラム制御回路３に、アドレス信号ＡＡ、クロックＣＫ、および、動作イネーブル信号ＯＥ等が入力される。カラム制御回路３は、これらの信号に基づいてプリチャージ信号ＰＲＥ、カラム選択信号ＣＯＬ、センスアンプイネーブル信号ＳＡＥ、および、書き込みイネーブル信号ＷＲＥを生成する。プリチャージ信号ＰＲＥはローカルプリチャージ回路６、および、カラム動作回路４内のグローバルプリチャージ回路（Ｇ．ＰＣＨＧ）に供給され、カラム選択信号ＣＯＬはカラムスイッチ回路５に供給され、センスアンプイネーブル信号ＳＡＥおよび書き込みイネーブル信号ＷＲＥはカラム動作回路４に供給される。
【０００４】
以下、半導体メモリの動作について、データの書き込みを例に説明する。
データ書き込みサイクルの開始時点で、プリチャージ信号ＰＲＥに応じて、ローカルプリチャージ回路６およびカラム動作回路４内のグローバルプリチャージ回路が、ローカルビット線対（ＢＩＴｉ，ＢＩＴＸｉ：ｉ＝０，１，…）およびグローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）を電源電圧Ｖｄｄ又は電源電圧に近いハイレベルの電圧にプリチャージしている。このとき、カラムスイッチ回路５の全てのカラムスイッチがオフしている。
【０００５】
データ書き込みサイクルが開始すると、まず、アドレス信号ＡＡおよび入力データ信号Ｉ等が変化し確定する。また、カラム制御回路３に入力されている動作イネーブル信号ＯＥが“書き込み許可”の状態に変化する。
これにより、カラム制御回路３がアドレス信号ＡＡをデコードし、デコード後のカラム選択信号ＣＯＬをカラムスイッチ回路５に出力する。カラムスイッチ回路５は、入力したカラム選択信号ＣＯＬに基づいて特定されるローカルビット線対をグローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）に接続させる。
【０００６】
ロウデコーダ２は、カラム制御回路３内のクロックジェネレータにより生成されたロウクロックＲＯＷＣＫにより動作し、カラム制御回路３から入力されるロウアドレス信号ＲＡに応じて複数のワード線ＷＬの何れかを選択し、書き込みに必要な電圧を、選択したワード線に印加する。
【０００７】
カラム制御回路３から出力された書き込みイネーブル信号ＷＲＥに応じてカラム動作回路４内の書き込み回路が動作し、入力データ信号Ｉに応じてハイレベルまたはローレベルをとる書き込みデータを、強制的に、グローバルビット線対、および、オン状態のカラムスイッチを介してグローバルビット線対に接続された所定のビット線対に設定する。これにより、上記所定のビット線対と活性化されたワード線との交点に位置するメモリセルに、書き込みデータが入力される。その後、ワード線が非活性になると、その時点のビット線対電位により当該メモリセルの記憶データが確定する。
【０００８】
図９は、従来のローカルプリチャージ回路の等価回路図である。
図９に示すローカルプリチャージ回路６は、ビット線対ごとに３つのＰチャネルトランジスタ、即ち、ビット線対（ＢＩＴｉ，ＢＩＴＸｉ）間に接続されたイコライズ用のトランジスタＴｅと、第１ビット線ＢＩＴｉと電源電圧Ｖｄｄの供給線との間に接続されたプリチャージ用のトランジスタＴｃ１と、第２ビット線（ビット補線）ＢＩＴＸｉと電源電圧Ｖｄｄの供給線との間に接続されたプリチャージ用のトランジスタＴｃ２と、を有する。
これら３つのトランジスタＴｅ，Ｔｃ１およびＴｃ２に共通のプリチャージ信号線ＰＣＬが接続され、動作時にインバータ６１によって反転されたプリチャージ信号ＰＲＥが印加される。このため、プリチャージ信号ＰＲＥの反転信号がローレベルのとき、全てのビット線対に対応したプリチャージ回路において、３つのトランジスタＴｅ，Ｔｃ１およびＴｃ２がオンする。プリチャージ後のビット線対の電位は電源電圧Ｖｄｄとなる。
【０００９】
なお、グローバルプリチャージ回路は、図９と等価な回路構成を有し、複数のビット線対ごとに１つずつ設けられている。
【００１０】
【発明が解決しようとする課題】
セルアレイのロウ数が大きい半導体メモリでは、ビット線およびビット補線が長く、これらに多数のメモリセルが接続されている。このため、ビット線およびビット補線の負荷容量が大きく、この負荷容量を急速に充電するにはローカルプリチャージ回路６およびグローバルプリチャージ回路で使用しているＰ型チャネルのトランジスタＴｅ，Ｔｃ１およびＴｃ２のサイズを大きくする必要がある。その結果、プリチャージ回路の占有面積が大きくなる、さらには、ビット線対の間隔を広げるなどのエリアペナルティを被るという不利益がある。
【００１１】
また、とくにグローバルプリチャージ回路は消費電流量の大きいセンスアンプ回路部分（読み出し回路Ｒ）の近くにあるため、ローカルプリチャージ回路の能力が低いと、グローバルプリチャージ回路にかかる負荷が大きくなり、プリチャージ開始時に電流供給がセンスアンプ回路部分に集中する。その結果、このセンスアンプ回路部分でＩＲ（Ｉｎｔｅｒｎａｌ  Ｒｅｓｉｓｔａｎｃｅ）−ｄｒｏｐによる電源電圧Ｖｄｄの低下、あるいは、エレクトロマイグレーション等による電源電圧供給線の信頼性低下の問題が発生しやすくなる。これらの影響が無いようにするためには電源配線供給線の幅を大きく取る必要があり、配線のための面積が増加するという不利益を被る。また、電源電圧供給線の幅を大きくするスペースがとれない場合、上記したＩＲ−ｄｒｏｐの影響がないように動作タイミングを遅らせることによる動作サイクルタイムの長期化、あるいは誤動作が生じやすくなり、また、エレクトロマイグレーションによる信頼性が低下するという様々な不利益を被る。
【００１２】
本発明は、メモリセルと同じトランジスタ構成を有しているがデータ記憶に用いられない、いわゆるダミーセルを有する半導体メモリ装置において、プリチャージ回路による面積増大、動作の低速化、および信頼性低下等を防止することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る第１の半導体メモリ装置は、複数のセルがマトリクス状に配置されているセルアレイ内にデータ記憶に用いる第１セルと、当該第１セルと同じトランジスタの配置構造を有しているがデータ記憶に用いられない第２セルと、を有し、セル間がビット線とワード線により相互接続されている半導体メモリ装置であって、前記第１セルは、電源電圧の供給線と基準電圧の供給線との間に直列接続されている第１および第２トランジスタと、当該第１および第２トランジスタの接続中点とビット線との間に接続されゲートがワード線に接続されている第３トランジスタと、を有し、前記第２セルにおいて、ソースおよびドレインの一方が電源電圧の供給線に接続されている前記第１トランジスタのソースおよびドレインの他方をビット線に接続し、当該第１トランジスタのゲートにプリチャージ信号線を接続し、前記第３トランジスタをビット線とワード線に非接続とし、且つ、前記第２および第３トランジスタを前記第１トランジスタに非接続としている。
【００１４】
上記目的を達成するために、本発明に係る第２の半導体メモリ装置は、それぞれ６トランジスタ構成を有しビット線対に接続されている複数のＳＲＡＭセルがセルアレイ内に配置され、前記ＳＲＡＭセルと同じ６トランジスタ構成を有するがデータ記憶に用いられないダミーセルを前記セルアレイ内に有する半導体メモリ装置であって、前記ダミーセルを構成する６つのトランジスタのうち、前記ＳＲＡＭセルの負荷トランジスタに対応するＰチャネル型トランジスタを、前記ビット線対のプリチャージ用トランジスタとして用いる。
【００１５】
本発明の半導体メモリでは、データ記憶に用いられる第１セル（或いはＳＲＡＭセル）と、データ記憶に用いられない第２セル（或いはダミーセル）とは、同じトランジスタ構造、即ちトランジスタの数と配置が同じ構造を有する。ただし、第２セルのトランジスタの一部をプリチャージ用に用いる。
具体的に、例えば前記第１の半導体メモリ装置では、第２セルにおいて、ソースおよびドレインの一方が電源電圧の供給線に接続されている第１トランジスタ（第１セルの負荷トランジスタに対応するＰチャネル型トランジスタ）のソースおよびドレインの他方を、第３トランジスタを介することなく直接ビット線に接続し、当該第１トランジスタのゲートにプリチャージ信号線を接続している。また、第２セルにおいて、第３トランジスタをビット線とワード線に非接続としている。さらに、第１セルでは第１トランジスタと基準電圧の供給線との間に接続されている第２トランジスタ、および、ビット線と第１トランジスタとの間に接続されている第３トランジスタを、第２セルにおいて第１トランジスタに非接続としている。
【００１６】
プリチャージ信号線が活性化されると、第２セルの第１トランジスタがオンし、電源電圧によりビット線が充電される。第２セルは、例えば、ビット線対をツイストする箇所を確保するためにセルアレイ内に分散して配置され、あるいは、セルアレイの最外周部分に設けられていることが多い。このため、第２セルをプリチャージに用いると特定の箇所に電流が集中することなく、ビット線充電のための電源電圧供給が行われる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を、６トランジスタ構成のセルを有するＳＲＡＭを例として、図面を参照して説明する。
【００１８】
図１は、本発明の実施の形態に係るＳＲＡＭのブロック図である。図１ではＳＲＡＭの各ブロックとブロック間の信号に符号を付しているが、ワード線およびビット線についての符号は、信号と信号配線の双方を示すものである。
図１に示すＳＲＡＭは、メモリセルアレイ（ＭＣＡ）１、ロウデコーダ２、カラム制御回路３、カラム動作回路４、カラムスイッチ回路（Ｃ．ＳＷ）５、および、ビット線イコライズ回路（ＢＬ．ＥＱ）７を有する。カラム制御回路３は、カラムデコーダ（Ｃ．ＤＥＣ）およびクロックジェネレータ（ＣＬＫ．ＧＥＮ）を含む。カラム動作回路４は、グローバルプリチャージ回路（Ｇ．ＰＣＨＧ）、書き込み回路（Ｗ）およびセンスアンプ等の読み出し回路（Ｒ）を含む。
【００１９】
図８に示す場合と同様、カラム制御回路３に、アドレス信号ＡＡ、クロックＣＫ、および、動作イネーブル信号ＯＥ等が入力される。カラム制御回路３は、これらの信号に基づいてプリチャージ信号ＰＲＥ、カラム選択信号ＣＯＬ、センスアンプイネーブル信号ＳＡＥ、および、書き込みイネーブル信号ＷＲＥを生成する。プリチャージ信号ＰＲＥはビット線イコライズ回路７、カラム動作回路４内のグローバルプリチャージ回路（Ｇ．ＰＣＨＧ）、および、メモリセルアレイ１に供給される。カラム選択信号ＣＯＬはカラムスイッチ回路５に供給され、センスアンプイネーブル信号ＳＡＥおよび書き込みイネーブル信号ＷＲＥはカラム動作回路４に供給される。
【００２０】
メモリセルアレイ１内に多数のセルがマトリクス状に配置されている。同一行内のセルは複数のワード線ＷＬの何れかに共通に接続され、同一列内のセルはビット線対（ＢＩＴ０，ＢＩＴＸ０）、（ＢＩＴ１，ＢＩＴＸ１）、…の何れかに共通に接続されている。
メモリセルアレイ１内のセルは、その大多数を占める“第１のセル”としてのメモリセルと、“第２のセル”としての比較的少数のダミーセルとからなる。
【００２１】
図２（Ａ）〜図２（Ｃ）に、セル配置の幾つかの態様を示す。
図２（Ａ）において、ダミーセルＤＣがメモリセルＭＣの配置領域の周囲に設けられている。このように配置されるダミーセルＤＣは、半導体プロセスの繰り返しパターン形成の精度が、セルアレイの外周部分と内部とで異なることによるセル特性のばらつきを防止する目的で設けられる。したがって、このセル特性がばらつきの程度に応じて、ダミーセルＤＣは、メモリセルＭＣの配置領域の周囲に２重、３重あるいはそれ以上に設けてもよい。
【００２２】
図２（Ｂ）および図２（Ｃ）においては、ダミーセルが、ツイストビット線構造でビット線をツイストさせる領域を確保するために設けられている。ツイストビット線構造とは、ビット線間でノイズを相殺する、或いは、いわゆるミラー効果を低減する目的で、ビット線およびビット補線の行方向の相対位置関係を、列方向の所定数のセルごとに入れ替えるビット線の配線構造をいう。ミラー効果は、ビット線対の一方のラインの電位が上昇し、同時に他方のラインの電位が低下するとき、見かけ上、各ビット線の負荷容量が２倍になる現象である。ミラー効果は誤動作が起きる原因となるし、ミラー効果を前提としたタイミング設計では動作サイクルタイムが長くなり、高速動作を阻害する。図２（Ｂ）では、ダミーセルＤＣが行方向に連続して設けられている。また、図２（Ｃ）では、ダミーセルＤＣが１列おきに飛び飛びに設けられている。
ダミーセルＤＣが行内で連続して配置される場合は、ダミーセル行のワード線をプリチャージ信号線として利用することができる。例えば、図２（Ａ）に示すセルアレイの最初の行ＲＯＷ１あるいは最後の行ＲＯＷ２、または、図２（Ｂ）に示すセルアレイの中間の行ＲＯＷ３およびＲＯＷ４は何れもダミーセルＤＣのみからなるので、ワード線をプリチャージ信号線として利用可能である。以下、図２（Ｂ）の場合を例として、より詳細な構成を説明する。
【００２３】
図３に、メモリセルアレイ１、カラム動作回路４、カラムスイッチ回路５、および、ビット線イコライズ回路７の詳細な構成例を示す。また、図４にメモリセルの回路図、図５にダミーセルの回路図を示す。
メモリセルＭＣおよびダミーセルＤＣは、それぞれ、２つのＰ型チャネルを有するＭＯＳトランジスタＭ１およびＭ４と、４つのＮ型チャネルを有するＭＯＳトランジスタＭ２，Ｍ３，Ｍ５およびＭ６と、を有する。これらのトランジスタＭ１〜Ｍ６が、それぞれ本発明の“第１〜第６トランジスタ”の実施の形態を構成する。
【００２４】
図４に示すメモリセルＭＣにおいて、第１トランジスタＭ１と第２トランジスタＭ２が、電源電圧Ｖｄｄの供給線と基準電圧、例えば接地電圧ＧＮＤの供給線との間に直列接続されている。同様に、第４トランジスタＭ４と第５トランジスタＭ５が、電源電圧Ｖｄｄの供給線と接地電圧ＧＮＤの供給線との間に直列接続されている。第１トランジスタＭ１と第２トランジスタＭ２との接続中点（第１の記憶ノードＮＤ１）が第４トランジスタのゲートおよび第５トランジスタのゲートに接続されている。同様に、第４トランジスタＭ４と第５トランジスタＭ５との接続中点（第２の記憶ノードＮＤ２）が第１トランジスタのゲートおよび第２トランジスタのゲートに接続されている。第１の記憶ノードＮＤ１とビット線ＢＩＴｉ（ｉ＝０，１，…）との間に第３トランジスタＭ３が接続されている。同様に、第２の記憶ノードＮＤ２とビット補線ＢＩＴＸｉとの間に第６トランジスタＭ６が接続されている。第３および第６トランジスタＭ３，Ｍ６の各ゲートはワード線ＷＬｊ（ｊ＝０，１，…，ｎ）に接続されている。
なお、トランジスタＭ１とＭ４は負荷トランジスタ、トランジスタＭ２とＭ５はドライバトランジスタ、トランジスタＭ３とＭ６はアクセストランジスタとして、それぞれ機能する。
【００２５】
図５に示すダミーセルＤＣは、トランジスタの配置構造、即ちトランジスタの個数および位置はメモリセルＭＣと共通するが、トランジスタ間あるいはトランジスタと配線との接続関係がメモリセルＭＣと一部異なる。
ダミーセルＤＣがメモリセルＭＣと異なる点としては、第１に、第１トランジスタＭ１のドレインが、第２および第３トランジスタの接続中点と切り離され、ビット線ＢＬｉに直接接続されている。同様に、第４トランジスタＭ４のドレインが、第５および第６トランジスタの接続中点と切り離され、ビット補線ＢＬＸｉに直接接続されている。
第２に、第３トランジスタＭ３のドレインがビット線ＢＬｉから切り離され、オープン状態となっている。同様に、第６トランジスタＭ６のドレインがビット補線ＢＬＸｉから切り離され、オープン状態となっている。
第３に、第１，第２，第４および第５トランジスタのゲートの接続関係がメモリセルＭＣと異なる。つまり、メモリセルＭＣではインバータを構成する２つのトランジスタ（Ｍ１とＭ２、または、Ｍ４とＭ５）のゲートが他のインバータ出力である記憶ノードと相互接続されていたが、ダミーセルＤＣでは、第１トランジスタＭ１のゲートと第４トランジスタＭ４のゲートが共にプリチャージ信号線ＰＣＬに接続され、第２および第５トランジスタの各ゲートはオープンとなっている。プリチャージ信号線ＰＣＬは、メモリセルＭＣにおけるワード線ＷＬｊと同じレイヤの配線層から構成される。
【００２６】
一方、図３にも示すように、ビット線イコライズ回路７は、列ごとに１つ設けられビット線対（ＢＩＴ０とＢＩＴＸ０、ＢＩＴ１とＢＩＴＸ１、…）間に接続された複数のＰ型のイコライズトランジスタＴｅからなる。カラム制御回路３から出力されるプリチャージ信号ＰＲＥは、インバータ７１を通って反転され、複数のイコライズトランジスタＴｅのゲート、および、プリチャージ信号線ＰＣＬに印加される。
【００２７】
ビット線対（ＢＩＴ０とＢＩＴＸ０、ＢＩＴ１とＢＩＴＸ１、…）は、ダミーセルＤＣ部分でたすき掛け状に交差（ツイスト）している。ビット線ＢＩＴ０，ＢＩＴ１，…が本発明における“第１ビット線”に該当し、ビット補線ＢＩＴＸ０，ＢＩＴＸ１，…が“第２ビット線”に該当する。
【００２８】
カラムスイッチ回路５は、図３に示すように、ビット線およびビット補線のそれぞれに接続されている複数のトランスファゲートＴＧおよびＴＧＸからなる。トランスファゲートＴＧおよびＴＧＸのそれぞれは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのソース同士、ドレイン同士を相互接続した構成を有する。各列において、ビット線に接続されたトランスファゲートＴＧとビット補線に接続されたトランスファゲートＴＧＸのＰＭＯＳゲート同士、ＮＭＯＳゲート同士が接続されている。このＮＭＯＳゲートにカラム選択信号ＣＯＬｉ（ｉ＝０，１，…）が印加される。また、インバータ５１を通って反転されたカラム選択信号がＰＭＯＳゲートに印加される。
【００２９】
カラムスイッチ回路５の反セルアレイ側では、ビット線同士、ビット補線同士が所定数の列を単位としてまとめられ、これにより、グローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）が形成されている。グローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）は、カラム制御回路４に接続されている。
カラム制御回路４内で、グローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）に対し、グローバルプリチャージ回路４１と、書き込みおよび読み出し回路（Ｗ／Ｒ）４２とが接続されている。グローバルプリチャージ回路４１は、図９と同様な３つのＰ型トランジスタ構成を有し、プリチャージ信号ＰＲＥの反転信号により制御される。
【００３０】
図６に、書き込み回路の構成例を示す。
書き込み回路Ｗは、４つのＮ型トランジスタＭ７〜Ｍ１０と、２つのＮＡＮＤゲート４３および４４と、インバータ４５とを有する。トランジスタＭ７とＭ８が電源電圧Ｖｄｄの供給線と接地電圧ＧＮＤの供給線との間に直列接続され、トランジスタＭ９とＭ１０が電源電圧Ｖｄｄの供給線と接地電圧ＧＮＤの供給線との間に直列接続されている。トランジスタＭ７とＭ８との接続中点がグローバルビット線ＧＢＩＴに接続され、トランジスタＭ９とＭ１０との接続中点がグローバルビット補線ＧＢＩＴＸに接続されている。トランジスタＭ７とＭ１０とのゲート同士が接続され、その接続中点がＮＡＮＤゲート４４の出力に接続されている。同様に、トランジスタＭ８とＭ９とのゲート同士が接続され、その接続中点がＮＡＮＤゲート４３の出力に接続されている。２つのＮＡＮＤゲート４３および４４の一方の入力に書き込みイネーブル信号ＷＲＥが入力される。ＮＡＮＤゲート４４の他方の入力に入力データ信号Ｉが入力され、インバータ４５を通って反転された入力データ信号ＩＸがＮＡＮＤゲート４３の他方の入力に入力される。
【００３１】
このような構成の書き込み回路Ｗにおいて、トランジスタＭ７とＭ９の閾値電圧の大きい方をＶｔｈとする。書き込みイネーブル信号ＷＲＥが“ハイレベル（Ｈ）”のときに論理が“ローレベル（Ｌ）”の入力データ信号Ｉが入力されると、グローバルビット線ＧＢＩＴに（Ｖｄｄ−Ｖｔｈ）のハイレベルの電圧がプリチャージされ、グローバルビット補線ＧＢＩＴＸが接地される。逆に、書き込みイネーブル信号ＷＲＥが“ハイレベル（Ｈ）”のときに論理が“Ｈ”の入力データ信号Ｉが入力されると、グローバルビット線ＧＢＩＴが接地され、グローバルビット補線ＧＢＩＴＸが（Ｖｄｄ−Ｖｔｈ）のハイレベルの電圧でプリチャージされる。
【００３２】
以下、ＳＲＡＭの動作について、最初のサイクルでデータの書き込みを行い、次のサイクルでデータの読み出しを行う場合を例に説明する。
図７（Ａ）〜図７（Ｈ）は、各種の信号の波形を示すタイミングチャートである。
【００３３】
図７（Ｈ）に示すように、データ書き込みサイクルＣ１の開始時点でプリチャージ信号ＰＲＥが“Ｈ”であることから、ダミーセルＤＣのプリチャージ用の第１および第４トランジスタＭ１，Ｍ４、並びに、ビット線イコライズトランジスタＴｅがオンしている。これにより、ビット線対（ＢＩＴｉ，ＢＩＴＸｉ）が短絡されながら電源電圧Ｖｄｄにまでプリチャージされている。一方、グローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）は、グローバルプリチャージ回路４１によって短絡されながら電源電圧Ｖｄｄにまでプリチャージされている。このとき、トランスファゲート対（ＴＧ，ＴＧＸ）はオフしている。
【００３４】
データ書き込みサイクルＣ１が開始すると、まず、図７（Ｂ）に示すように、アドレス信号ＡＡおよび入力データ信号Ｉ等が変化して確定し、また、図７（Ｃ）に示すように、カラム制御回路３に入力されている動作イネーブル信号ＯＥが“Ｈ”に変化する。
これにより、カラム制御回路３がアドレス信号ＡＡをデコードし、デコード後のカラム選択信号ＣＯＬｉをカラムスイッチ回路５に出力する。カラムスイッチ回路５は、入力したカラム選択信号ＣＯＬｉに基づいて、グローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）に接続されるローカルビット線対を選択する。
【００３５】
その後、図７（Ｈ）に示すように、時刻Ｔ０においてプリチャージ信号ＰＲＥが“Ｌ”に変化し、ビット線対（ＢＩＴｉ，ＢＩＴＸｉ）がフローティング状態となる。
【００３６】
ロウデコーダ２は、カラム制御回路３内のクロックジェネレータにより生成されたロウクロックＲＯＷＣＫ（図７（Ａ））により動作し、カラム制御回路３から入力されるロウアドレス信号ＲＡに応じて複数のワード線の何れかを選択し、図７（Ｆ）に示す書き込みに必要な電圧のパルスＰｇｗを、選択したワード線ＷＬｊに印加する。これにより、選択された行のメモリセルＭＣのセレクトトランジスタ（第１および第４トランジスタＭ１，Ｍ４）がオンする。
【００３７】
ロウクロックＲＯＷＣＫ（図７（Ａ））の立ち上がりに同期して、カラム制御回路３から出力された書き込みイネーブル信号ＷＲＥが“Ｈ”に変化する。これにより、図６に示す書き込み回路Ｗが動作し、入力データ信号Ｉに応じてハイレベル（Ｖｄｄ−Ｖｔｈ）またはローレベル（ＧＮＤ）をとる書き込みデータを、強制的に、グローバルビット線対（ＧＢＩＴ，ＧＢＩＴＸ）、オン状態のトランスファゲート対（ＴＧ，ＴＧＸ）を経由して、選択列のビット線対（ＢＩＴｉ，ＢＩＴＸｉ）に設定する。その結果、この選択された列のビット線対と選択された行のワード線との交点に位置するメモリセルＭＣに対して、その第１および第２の記憶ノードＮＤ１，ＮＤ２に書き込みデータがオン状態のセレクトトランジスタＭ１，Ｍ４を介して入力される。ワード線ＷＬおよび書き込みイネーブル信号ＷＲＥが非活性になると、その時点のビット線対電位により当該メモリセルＭＣの記憶データが確定する。その後、カラムスイッチ回路５が全てのトランスファゲートをオフし、時刻Ｔ１においてプリチャージ信号が“Ｈ”となって再びプリチャージ状態に戻されると、当該データ書き込みサイクルＣ１が終了する。
【００３８】
データ読み出しサイクルＣ２では、書き込みイネーブル信号ＷＲＥは、サイクルＣ２の期間の間“Ｌ”のままである。その代わりに、読み出し回路（Ｒ）としてのセンスアンプのイネーブル信号ＳＡＥが、図７（Ｇ）に示すように、選択されたワード線で読み出しゲートパルスＰｇｒが立ち上がってから十分時間を経た時点で“Ｌ”から“Ｈ”に立ち上がる。
データ読み出しでは、このセンスアンプの駆動までは、書き込みイネーブル信号ＷＲＥは“Ｌ”なのでビット線対が所定の電圧に強制的に変化されられることはなく、フローティング状態のままである。したがって、読み出しゲートパルスＰｇｒが立ち上がり、選択された行のメモリセルＭＣにおいてセレクトトランジスタＭ１，Ｍ４がオンすると、第１および第２記憶ノードＮＤ１，ＮＤ２に蓄積されている電荷量に応じてビット線対に電位変化が生じる。この電位変化は、センスアンプの駆動によって電源電圧Ｖｄｄ振幅の信号に増幅され、出力データ信号Ｏとして不図示のＩ／Ｏバスに排出される。読み出しゲートパルスＰｇｒおよびセンスアンプイネーブル信号ＳＡＥが非活性とされ、プリチャージ信号が“Ｈ”となって再びプリチャージ状態に戻されると、当該データ読み出しサイクルＣ２が終了する。
なお、読み出しでは、ロウクロックＲＯＷＣＫ、動作イネーブル信号ＯＥ、アドレス信号ＡＡの確定動作、カラムスイッチング、プリチャージ動作などのサイクル前半の動作タイミングは、前述した書き込み時とほぼ同じである。ただし、入力データ信号Ｉの入力およびその確定動作はない。
【００３９】
本発明の実施の形態では、以下の効果を奏する。
第１に、メモリの面積削減およびコストの低減が達成できる。
本実施の形態では、従来は動作に何ら用いられていなかったダミーセルＤＣのトランジスタ間およびトランジスタと配線間の接続関係をメモリセルＭＣのそれと変えて、ダミーセルＤＣをローカルプリチャージ回路として用いている。このプリチャージ回路のトランジスタサイズおよび配置はメモリセルＭＣのものと同じにできるため、ダミーセルＤＣのサイズがメモリセルサイズと異なるようなことがない。また、プリチャージ線ＰＣＬはワード線ＷＬと同じレイヤから構成している。つまり、セルベースのレイアウト設計において、ダミーセルＤＣの幾つかのレイヤのパターン形状と、コンタクトの有無とを変更するだけで、ローカルプリチャージ回路の機能をダミーセルＤＣに実現している。その結果、半導体ウエハプロセスにおいて、フォトマスクおよび工程の追加が一切なく、プロセスコストの増大は生じない。
一方で、従来は列ごとに設けられ３トランジスタ構成であったローカルプリチャージ回路６を、１つのトランジスタからなるビット線イコライズ回路７で置き換えている。従来のローカルプリチャージ回路６は、大きなビット線負荷容量を放電するために、大きなサイズの２つのプリチャージトランジスタと、１つのビット線イコライズ用のトランジスタは不可欠であった。これに対し、本実施の形態では、プリチャージトランジスタが不要で、その分面積が削減され、コスト低減が可能となった。また、ダミーセルＤＣが比較的多く配置され、１つのダミーセルＤＣによりプリチャージすべき単位負荷容量が小さい場合などにあっては、ビット線イコライズ用のトランジスタまでも省略することが可能である。
【００４０】
第２に、プリチャージ回路がセルアレイ１内に分散配置されるため、プリチャージ開始直後に起こるＩＲ−ｄｒｏｐによる誤動作、ＩＲ−ｄｒｏｐの影響がないように動作タイミングを遅らせることによる動作サイクルタイムの長期化、または、エレクトロマイグレーションによる配線の信頼性低といった様々な不利益が解消される。
【００４１】
第３に、メモリ容量が異なる製品、或いは、メモリ容量を顧客の要望に応じて変化可能な、いわゆるパラメトリックセル設計ベースの半導体メモリにあって、上述した第２の効果で述べた種々の不利益が容易に解消できるという利益がある。
つまり、従来は、メモリ容量が大きくなるとビット線負荷容量も増大し、それに応じてプリチャージ回路の能力を高める必要があった。このような状況下でエリアペナルティを最小限にするには、設計において能力が異なるプリチャージ回路を幾つも用意する必要があったし、そうでない場合は、想定される最大能力のプリチャージ回路を搭載することによってプリチャージ能力のオーバーヘッドがあり、その分、エリアペナルティも大きい場合があった。
これに対し、本実施の形態では、上記第２の効果を発揮させるために１つのダミーセルが負担するビット線の単位負荷容量に上限が決まり、これにミラー効果やノイズ低減等を加味すると、１列内でダミーセルを配置すべきセル間隔は容易に求まる。したがって、メモリ容量が変化しても、この条件さえ守られれば、エリアペナルティを余り被ることなくＩＲ−ｄｒｏｐやエレクトロマイグレーションによる影響の防止を容易に達成でき、設計が楽であるという利益が得られる。
【００４２】
【発明の効果】
本発明によれば、メモリセルと同じトランジスタ構成を有しているがデータ記憶に用いられない、いわゆるダミーセルを有する半導体メモリ装置において、プリチャージ回路による面積増大、動作の低速化、および信頼性低下等を防止することが可能となった。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＳＲＡＭのブロック図である。
【図２】（Ａ）〜（Ｃ）は、本発明が適用可能なセルアレイのセル配置の幾つかの態様を示す図である。
【図３】メモリセルアレイ、カラム動作回路、カラムスイッチ回路、および、ビット線イコライズ回路の詳細な構成例を示す回路ブロック図である。
【図４】メモリセルの回路図である。
【図５】ダミーセルの回路図である。
【図６】書き込み回路の回路図である。
【図７】（Ａ）〜（Ｈ）は、各種の信号の波形を示すタイミングチャートである。
【図８】プリチャージ回路を有する従来の半導体メモリの一例を示すブロック図である。
【図９】従来のローカルプリチャージ回路の回路図である。
【符号の説明】
１…セルアレイ、ＭＣ…第１セルとしてのメモリセル、ＤＣ…第２セルとしてのダミーセル、Ｍ１〜Ｍ６…第１〜第６トランジスタ、ＢＩＴ…第１ビット線としてのビット線、ＢＩＴＸ…第２ビット線としてのビット補線、ＷＬ０〜ＷＬｎ，ＷＬｉ…ワード線、ＰＣＬ…プリチャージ信号線、ＰＲＥ…プリチャージ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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