(57)【要約】【課題】仕事関数がチャネル方向に変化しているゲート電極を形成する際に、ゲート絶縁膜および半導体がアタックされ、特性および信頼性が低下する。【解決手段】チャネルが形成される半導体４に形成した不純物領域のうち、少なくともソース領域８の側を厚い絶縁膜１０で覆い、チャネル形成領域の上にゲート絶縁膜１１を形成し、これにより段差を形成する。第１の導電層１２を形成し、段差の側面に対向する部分に保護層１３を形成し、第２の導電層１４を形成する。その後、第２の導電層１４に接触した第１の導電層１２の部分を改質し、チャネル形成領域の上方で、第１の導電層１２のチャネル形成領域に対する仕事関数差を、保護層１３により保護されて改質しない未改質部分１２ａと改質部分１２ｂとで異ならしめる工程を有する。【選択図】　図５
2004079722.tif 000002
【特許請求の範囲】
【請求項１】
チャネルが形成される半導体にソース領域とドレイン領域を互いに離れて形成する工程と、
少なくとも前記ソース領域の側を厚い絶縁膜で覆う工程と、
少なくとも前記ソース領域と前記ドレイン領域との間の前記半導体の部分であるチャネル形成領域の上にゲート絶縁膜を形成し、当該ゲート絶縁膜と前記厚い絶縁膜とにより段差を形成する工程と、
前記ゲート絶縁膜の上面、前記厚い絶縁膜の上面、および、前記段差の側面を覆う第１の導電層を形成する工程と、
前記段差の側面に対向する前記第１の導電層の表面部分に保護層を形成する工程と、
前記第１の導電層の露出面および前記保護層を覆う第２の導電層を形成する工程と、
前記第２の導電層に接触した前記第１の導電層の部分を改質し、前記チャネル形成領域の上方で、前記第１の導電層の前記チャネル形成領域に対する仕事関数差を、前記保護層により保護されて改質しない未改質部分と改質部分とで異ならしめる工程と、
前記第１の導電層と前記第２の導電層をゲート電極のパターンに加工する工程と、
を含む絶縁ゲート電界効果トランジスタの製造方法。
【請求項２】
前記保護層の形成工程において、窒素を含む膜を全面に堆積し、堆積した当該膜を異方性エッチングし、前記段差の側面に対向する部分を残して他の部分を除去する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項３】
チャネルが形成される半導体の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極とほぼ同じパターンの犠牲層を形成する工程と、
前記犠牲層をマスクとしたイオン注入により、前記半導体にソース領域とドレイン領域を互いに離れて形成する工程と、
前記犠牲層の周囲を層間絶縁膜で埋める工程と、
犠牲層を除去し、前記ゲート絶縁膜と前記層間絶縁膜とにより段差を形成する工程と、
前記ゲート絶縁膜の上面、前記層間絶縁膜の上面、および、前記段差の側面を覆う第１の導電層を形成する工程と、
前記段差の側面に対向する前記第１の導電層の表面部分に保護層を形成する工程と、
前記前記第１の導電層の露出面および前記保護層を覆う第２の導電層を形成する工程と、
前記第２の導電層に接触した前記第１の導電層の部分を改質し、前記ソース領域と前記ドレイン領域の間の前記半導体の部分であるチャネル形成領域の上方で、前記第１の導電層の前記チャネル形成領域に対する仕事関数差を、前記保護層により保護されて改質しない未改質部分と改質部分とで異ならしめる工程と、
前記第１の導電層と前記第２の導電層をゲート電極のパターンに加工する工程と、
を含む絶縁ゲート電界効果トランジスタの製造方法。
【請求項４】
前記保護層の形成工程において、窒素を含む膜を全面に堆積し、堆積した当該膜を異方性エッチングし、前記段差の側面に対向する部分を残して他の部分を除去する
請求項３に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項５】
チャネルが形成される半導体に形成されているソース領域と、
前記ソース領域と離れた前記半導体の箇所に形成されているドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間の半導体表面に形成されているゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されているゲート電極と、を有し、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分が単一の導電膜からなり、当該導電膜について、前記ソース領域側の部分と他の部分との少なくとも一方が改質され、前記半導体に対する仕事関数差が異なっている
絶縁ゲート電界効果トランジスタ。
【請求項６】
前記ゲート電極が、部分的に改質された前記第１の導電層と、前記第１の導電層の上に形成された第２の導電層とからなり、
前記ゲート電極内に、前記改質を阻止するために前記第１の導電層と前記第２の導電層との間に局所的に埋め込まれた保護層を有している
請求項５に記載の絶縁ゲート電界効果トランジスタ。
【請求項７】
前記保護層が窒素を含む材料からなる
請求項６に記載の絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
ゲート電極内でチャネル形成領域に対する仕事関数差に変化をもたせた絶縁ゲート電界効果トランジスタと、その製造方法に関する。
【０００２】
【従来の技術】
従来、バルク・シリコン基板に形成されたＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ）トランジスタの閾値電圧Ｖｔｈは、チャネル形成領域の不純物濃度を変えて制御する方法が一般的であった。
閾値電圧Ｖｔｈに関し、短チャネル効果、即ち“ドレイン電界によるチャネル形成領域のバリア低下による閾値電圧Ｖｔｈの低下がゲート長Ｌｇの短縮に伴って顕著になる”という現象が知られている。
短チャネル効果を抑制するには、ゲート長Ｌｇが十分長いときに現れる本来の閾値電圧Ｖｔｈをゲート長Ｌｇが短いほど上昇させるように、高電界が印加されるドレイン端のチャネル不純物プロファイルを最適化することによって対処してきた。
【０００３】
ゲート長Ｌｇに依存したチャネル不純物プロファイルの制御のために、通常、ポケット（Ｐｏｃｋｅｔ）、もしくは、ハロー（Ｈａｌｏ）と呼ばれるイオン注入技術が知られている。これらのイオン注入技術において、ゲート電極に対して自己整合的に斜めイオン注入を行う。これにより、チャネル形成領域の端部、すなわちＰ型のチャネル形成領域がＮ型のソース・ドレイン領域と接する部分の不純物濃度が高められる。その結果、ゲート長Ｌｇの縮小による閾値電圧Ｖｔｈの低下分を補償することができる。
【０００４】
しかしながら、素子の微細化に伴って、ポケットイオン注入、もしくは、ハローイオン注入による不純物プロファイルの制御のみでは、短チャネル効果を十分に抑制することが困難になりつつある。これは、微細トランジスタで接合リークの増大とのトレードオフにより、ハローイオン注入の不純物濃度を高めるには限界があるためである。また、ハローイオン注入の適用そのものができない場合も多くなってきている。例えば、いわゆるＦｉｎ型ＭＯＳトランジスタにおいては、単結晶シリコンの突条部（いわゆるフィン部）に対し、その上面と２つの側面にチャネルが形成されるデバイスである。このような３次元チャネルを有するデバイスでは、ゲート電極をマスクとした斜めイオン注入がチャネル全体に均一にできないためハローイオン注入が構造上適用できない。
【０００５】
以上のような背景から、ハローイオン注入等のチャネル形成領域の不純物プロファイルの制御以外の手法で、短チャネル効果を有効に抑制することが可能な手法が求められている。
【０００６】
従来の絶縁ゲート電界効果トランジスタにおいて、チャネル電流が流れるゲート長の方向に仕事関数が異なる材料を配置し、両者を電気的に接続することにより形成したゲート電極を用いて、トランジスタの短チャネル効果の抑制を図るという提案がされている（例えば、特許文献１参照）。
特許文献１には種々のタイプのゲート電極構造が開示されている。大別すると、ゲート電極を形成して、その後、層間絶縁膜により覆う従来型の第１の方法と、先に層間絶縁膜などに溝を形成し、その溝にゲート電極材料を埋め込む第２の方法とに分類できる。
第１の方法において、第１の導電材料からなるゲート電極の外側に、仕事関数が異なる第２の導電材料からなるゲート電極部分を付加する。ところが、この方法では、２種類の材料によりゲート電極を形成する過程でゲート長が増大するため、最終的なゲート長Ｌｇがリソグラフィの最小寸法より長くなり微細ＭＯＳトランジスタのゲート構造に向かない。
一方、第２の方法は、溝によって最終ゲート寸法が規定される点で、第１の方法より微細化に適している。
【０００７】
図６（Ａ）〜図６（Ｄ）は、特許文献１に記載された電界効果トランジスタのゲート電極の製造方法を示す断面図である。
図６（Ａ）に示すように、シリコン基板３１上に埋め込み酸化膜３２を介して半導体層３３が設けられるＳＯＩ基板において、その表面にパッド酸化膜６０とダミー窒化膜６１との積層パターンを形成する。ダミー窒化膜６１の両側の半導体層にソース・ドレイン領域３８を形成し、ＣＶＤ酸化膜６２で覆う。
【０００８】
図６（Ｂ）に示すように、ＣＶＤ酸化膜６２に、フォトリソグラフィとＲＩＥにより開口部７０を設け、ダミー窒化膜６１の上部を露出させる。
【０００９】
図６（Ｃ）において、熱リン酸によるウエットエッチングにより、ダミー窒化膜６１を除去する。そして希フッ酸によりパッド酸化膜６０を除去する。この時、ＣＶＤ酸化膜６２の表面も一部エッチングされるので、その表面状態を整えるために、酸化膜側壁を形成する。
半導体層３３の露出面にゲート酸化膜４０を形成し、続いて、全体にＮ＋ドープトポリシリコンを堆積する。Ｎ＋ドープトポリシリコンをＲＩＥによりエッチバックして、ＣＶＤ酸化膜６２の側面に、Ｎ＋ポリシリコン層５３を設ける。
【００１０】
図６（Ｄ）において、全面にＷ層５４を堆積し、これをフォトリソグラフィとＲＩＥにより加工しゲート電極を形成する。
【００１１】
この電界効果トランジスタの製造方法によれば、リソグラフィの最小線幅に近い寸法のゲート電極を溝部に形成しつつも、ゲート電極の仕事関数をチャネル方向に変化させることが可能となる。すなわち、図６（Ｄ）のように、チャネル方向において、ゲート電極材料が、Ｎ＋ポリシリコン層５３、Ｗ層５４、Ｎ＋ポリシリコン層５３と変化している。これに応じて、チャネル形成領域（半導体層３３のＰ型領域）に対するゲート電極の仕事関数が変化している。
【００１２】
【特許文献１】
特開２０００−１２８５１号公報
（第１４頁〜第１５頁、第１９図〜第２４図）
【００１３】
【発明が解決しようとする課題】
特許文献１に記載された電界効果トランジスタの製造方法において、図６（Ｃ）でＮ＋ドープトポリシリコンのエッチバックが、下地の薄いゲート酸化膜４０およびチャネル形成領域に悪影響を及ぼすという課題がある。
【００１４】
前述したように、図６（Ｃ）の工程において、異方性を高めることができるＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）を用いてエッチバックを行い、溝の壁面に、いわゆるサイドウォール（Ｓｉｄｅ　Ｗａｌｌ）形状のＮ＋ポリシリコン層５３を形成する。このとき、エッチングする膜（Ｎ＋ドープトポリシリコン膜）の膜厚ばらつき、および、エッチングのウエハ面内ばらつきを考慮して、オーバーエッチング量を最低でも数１０％ほどに設定するのが普通である。このため、エッチングの最終段階で、ゲート酸化膜４０の一部がＲＩＥのプラズマ中に曝されることになる。この結果、オーバーエッチングによるゲート酸化膜４０不均一な“けずれ”が生じる。また、このとき、ゲート酸化膜４０およびＳｉ活性領域（チャネル形成領域）に多少なりともダメージが導入される。
以上の不都合は、素子が微細化したときに特性および信頼性の低下という形で顕著に現れる。このため、上述したゲート電極の形成方法では、微細トランジスタの特性や信頼性の向上のために仕事関数を変化させたゲート電極を形成しようとして、かえって特性や信頼性が低下するおそれがあり、この点で、微細トランジスタのゲート形成方法としては不完全である。
【００１５】
本発明の目的は、ゲート絶縁膜およびその下の半導体に特性および信頼性を低下させる影響を与えることなく、仕事関数がチャネル方向に変化しているゲート電極を形成する工程を含む絶縁ゲート電界効果トランジスタの製造方法と、当該絶縁ゲート電界効果トランジスタとを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の観点の絶縁ゲート電界効果トランジスタの製造方法は、チャネルが形成される半導体にソース領域とドレイン領域を互いに離れて形成する工程と、少なくとも前記ソース領域の側を厚い絶縁膜で覆う工程と、少なくとも前記ソース領域と前記ドレイン領域との間の前記半導体の部分であるチャネル形成領域の上にゲート絶縁膜を形成し、当該ゲート絶縁膜と前記厚い絶縁膜とにより段差を形成する工程と、前記ゲート絶縁膜の上面、前記厚い絶縁膜の上面、および、前記段差の側面を覆う第１の導電層を形成する工程と、前記段差の側面に対向する前記第１の導電層の表面部分に保護層を形成する工程と、前記第１の導電層の露出面および前記保護層を覆う第２の導電層を形成する工程と、前記第２の導電層に接触した前記第１の導電層の部分を改質し、前記チャネル形成領域の上方で、前記第１の導電層の前記チャネル形成領域に対する仕事関数差を、前記保護層により保護されて改質しない未改質部分と改質部分とで異ならしめる工程と、前記第１の導電層と前記第２の導電層をゲート電極のパターンに加工する工程と、を含む。
【００１７】
この製造方法によれば、第１の導電層と第２の導電層との積層体によりゲート電極を形成する。ゲート電極の形成時に、最初に、ゲート絶縁膜に接するように第１の導電層を形成し、形成した第１の導電層をエッチングすることなく、その上に、第２の導電層を形成する。
仕事関数差を設けるためには、仕事関数が違う材料の層をゲート絶縁膜の上に配置するのではなく、第１の導電層の一部を改質し、仕事関数を変化させる。具体的には、段差を含む箇所に第１の導電層を形成しておき、段差を利用して保護膜を段差の側面に形成する。その上に、第２の導電層を形成する。これによって、段差の側面に接する部分において第２の導電層に直接接触しない第１の導電層部分が生じ、第１の導電層の他の部分は第２の導電層に接触する。次に改質を行うが、この２つの導電層が接触しているか否かで改質されるか否かが決まる。したがって、ゲート絶縁膜上に接触したゲート電極部分として、段差側面寄りの未改質部分と、それ以外の改質部分とが形成される。この導電層の積層体をパターニングすると、チャネル形成領域に対する仕事関数差が異なるゲート電極が完成する。
【００１８】
本発明の第２の観点の絶縁ゲート電界効果トランジスタの製造方法は、チャネルが形成される半導体の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極とほぼ同じパターンの犠牲層を形成する工程と、前記犠牲層をマスクとしたイオン注入により、前記半導体にソース領域とドレイン領域を互いに離れて形成する工程と、前記犠牲層の周囲を層間絶縁膜で埋める工程と、犠牲層を除去し、前記ゲート絶縁膜と前記層間絶縁膜とにより段差を形成する工程と、前記ゲート絶縁膜の上面、前記層間絶縁膜の上面、および、前記段差の側面を覆う第１の導電層を形成する工程と、前記段差の側面に対向する前記第１の導電層の表面部分に保護層を形成する工程と、前記前記第１の導電層の露出面および前記保護層を覆う第２の導電層を形成する工程と、前記第２の導電層に接触した前記第１の導電層の部分を改質し、前記ソース領域と前記ドレイン領域の間の前記半導体の部分であるチャネル形成領域の上方で、前記第１の導電層の前記チャネル形成領域に対する仕事関数差を、前記保護層により保護されて改質しない未改質部分と改質部分とで異ならしめる工程と、前記第１の導電層と前記第２の導電層をゲート電極のパターンに加工する工程と、を含む。
【００１９】
この第２の観点は、溝ゲートプロセスに対応したものである。
最初に犠牲層を形成し、その周囲に層間絶縁膜を埋め込み、その後、犠牲層を除去する。犠牲層の除去によって露出した半導体表面に、ゲート絶縁膜を形成する。薄いゲート絶縁膜と厚い層間絶縁膜とによって段差が形成される。
以後は、第１の観点と同様に、第１の導電層形成、段差を利用した保護層の形成、第２の導電層の形成、第１の導電層の一部改質、導電層のパターンニングを経て、ゲート電極を完成させる。
【００２０】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）およびその製造方法の実施の形態を、チャネル導電型がＮ型のＳＯＩ型ＭＯＳトランジスタを例として、図面を参照しながら説明する。ＭＯＳトランジスタがＰ型の場合、各所に添加する不純物の導電型を逆極性にすることで、以下の説明が類推適用できる。
【００２１】
図１に、ＭＯＳトランジスタの断面図を示す。
図１に図解したＭＯＳトランジスタ１において、半導体またはガラスなどの基板２に、例えば酸化シリコンなどからなる埋め込み絶縁膜３が形成されている。埋め込み絶縁膜３の上に、Ｐ型の単結晶シリコンなどからなり、ＳＯＩ型の基板分離構造を有する半導体（以下、ＳＯＩ層という）４が形成されている。ＳＯＩ層４の厚さは、トランジスタを部分空乏型とするか完全空乏型とするかにより異なる。例えば、完全空乏型とするためのＳＯＩ層４の厚さは５０ｎｍ以下に設定される。このような薄いＳＯＩ層４の形成方法として、いわゆる基板貼り合わせ法、あるいは、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法の採用が可能である。
【００２２】
ＳＯＩ層４が部分的に絶縁化され、これにより素子分離絶縁層５が形成されている。素子分離絶縁層５に周囲を囲まれることによって、ＭＯＳトランジスタの形成領域となるＳＯＩ層４が島状に形成されている。ＳＯＩ層４および素子分離絶縁層５の上に、例えば酸化シリコンからなる厚い絶縁膜（以下、第１の層間絶縁膜という）１０が形成されている。第１の層間絶縁膜１０は、ＳＯＩ層４のほぼ中央で開口している。
第１の層間絶縁膜１０の開口部底面に露出するＳＯＩ層４の表面に、例えば酸化シリコンからなるゲート絶縁膜１１が形成されている。薄いゲート絶縁膜１１と厚い絶縁膜（第１の層間絶縁膜）１０との膜厚差によって十分な段差が形成されている。
【００２３】
ゲート電極１５が、ゲート絶縁膜１１の上に形成され、かつ、第１の層間絶縁膜１０の開口部内に埋め込まれている。ゲート電極１５は、例えばＰ型不純物が添加されて導電率が高められたポリシリコンからなる第１の導電層１２と、例えばタングステンＷなどの高融点金属からなる第２の導電層１４とから構成されている。
第１の導電層１２は、開口部の側面と、開口部の底面に位置するゲート絶縁膜１１の上面と、に接した単一の導電膜（Ｎ型ポリシリコン膜）からなる。第１の導電層１２の表面にできた凹部のほぼ全域に、第２の導電層１４が埋め込まれている。但し、開口部の側面、すなわち段差の側面に沿った第１の導電層１２の部分と第２の導電層１４との間に、保護層１３が埋め込まれている。保護層１３は、例えば、窒化シリコンなどの緻密な絶縁材料からなり、チャネル方向両側の２つの段差にそれぞれ埋め込まれている。
【００２４】
第１の導電層１２は、保護層１３に保護されて改質されていないＰ型ポリシリコンからなる未改質部１２ａと、保護層１３がない開口部の底面部分で改質された改質部１２ｂとからなる。改質は仕事関数を有効に変化させるのであれば、その方法に限定はないが、本例では、熱処理により第１の導電層材料であるＰ型ポリシリコンと、第２の導電層材料である高融点金属（例えば、タングステンＷ）とを反応させてシリサイド化している。
なお、熱処理によりゲート電極材料の反応などによる改質方法が採用される場合に保護層１３が必要となる。したがって、採用される改質方法によっては保護層１３が必ずしも必要でない。
【００２５】
ＳＯＩ層４において、第１の層間絶縁膜１０の開口部のチャネル方向の一方側にＮ型のソース領域８が形成され、他方側にＮ型のドレイン領域９が形成されている。ソース領域８とドレイン領域９に挟まれたＳＯＩ層部分が、当該トランジスタの動作時にチャネルが形成されるチャネル形成領域となる。
なお、ソース領域８およびドレイン領域９の不純物プロファイルに限定はない。１回のイオン注入により形成される最も単純な不純物プロファイルのほかに、いわゆるＳ／Ｄエクステンション（Ｅｘｔｅｎｓｉｏｎ）と称され、チャネル中央に向けて張り出した浅いＮ型領域を具備する不純物プロファイル、あるいは、いわゆるハロー（Ｈａｌｏ）と称され、Ｎ型領域の周囲に形成されたＰ型領域を具備する不純物プロファイルなど、種々の形態が実施できる。
【００２６】
このように形成されたＭＯＳトランジスタのゲート電極１５の上面と、第１の層間絶縁膜１０の上面に、第２の層間絶縁膜１６が形成されている。
層間絶縁膜１６，１０を厚さ方向に貫通した２つのコンタクトホール１７と１８が形成されている。コンタクトホール１７はソース領域８に接続され、コンタクトホール１８はドレイン領域９に接続されている。コンタクトホール１７，１８内に導電材料、例えばタングステンＷなどのメタルやポリシリコンなどが埋め込まれている。
第２の層間絶縁膜１６の上に、コンタクトホール１７に接続されているソース配線層１９と、コンタクトホール１８に接続されているドレイン配線層２０とが形成されている。
【００２７】
以下、図１に図解したＭＯＳトランジスタの製造方法を、図面を参照して説明する。
図２（Ａ）〜図４（Ｃ）は、本発明の実施の形態に係るＭＯＳトランジスタにおいて、製造途中の断面図である。図５（Ａ）と図５（Ｂ）は、図４（Ｃ）に続く熱処理前後でのゲート電極の改質の様子を示す拡大した断面図である。
【００２８】
例えば基板貼り合わせ法またはＳＩＭＯＸ法などにより、ＳＯＩ基板、すなわち基板２に埋め込み絶縁膜３が形成され、埋め込み絶縁膜３の上にＳＯＩ層４が形成された基板を形成する。ＳＯＩ層４は、その形成途中で、あるいは形成後にＰ型不純物が添加された単結晶シリコンからなり、その厚さは最大で５０ｎｍとする。
トランジスタの形成領域をマスクして行う部分的な熱酸化法、あるいは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法などの方法により、ＳＯＩ層４の一部を絶縁化し、図２（Ａ）に示すように、ＳＯＩ層４に所定パターンの素子分離絶縁層５を形成する。
【００２９】
図２（Ｂ）において、素子分離絶縁層５が形成されていないＳＯＩ層４の表面にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば熱酸化法により形成された酸化シリコンからなる。
次に、犠牲層７を形成する。犠牲層とは、溝ゲートプロセスにおいて溝形状を規定するために用いられ、最終的には除去される層をいう。具体的には、例えばポリシリコンを１５０ｎｍほどＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、形成されたポリシリコン膜をほぼゲート電極と同様なパターンにパターンニングする。
【００３０】
図２（Ｃ）において、ソース領域８およびドレイン領域９を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としての砒素イオンＡｓ＋を、加速エネルギー２．５ｋｅＶ、ドーズ１．８×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてＳＯＩ層４にイオン注入する。このとき、犠牲層７および素子分離絶縁層５が自己整合マスクとして機能し、ゲート絶縁膜６がＳＯＩ層表面の汚染を防止する保護膜、あるいは、注入時に導入される欠陥を軽減するスルー膜として機能する。必要ならば、続いて、ハロー領域形成のためのイオン注入を行う。ハロー領域の形成のイオン注入は、Ｐ型不純物を用い、注入角度を０°より大きくして行う。
これにより、犠牲層７の両側のＳＯＩ層部分に、Ｎ型のソース領域８およびドレイン領域９が同時に形成される。
なお、犠牲層７の側面にサイドウォール・スペーサを形成し、その形成の前にＮ型不純物を、上記とは異なる条件にて注入する工程を追加してもよい。これにより、ソース領域８およびドレイン領域９をエクステンション構造にすることができる。
【００３１】
犠牲層７を完全に覆うように、酸化シリコンなどの厚い絶縁膜（第１の層間絶縁膜）１０をＣＶＤ法により堆積する。
その後、図３（Ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等の手法により第１の層間絶縁膜１０の表面を研磨する。研磨は犠牲層７の上面が表出するまで行う。これにより第１の層間絶縁膜１０が犠牲層７と厚さにおいてほぼ揃い、それらの表面が平坦化される。
【００３２】
図３（Ｂ）に示すように、表出した犠牲層７を、例えばウエット処理で除去する。犠牲層７がポリシリコンからなる場合、例えば、０．５％エチレンジアミン（ＮＨ２（ＣＨ２）２ＮＨ２）水溶液を用いた処理を、室温（２０℃）で２分ほど行う。この２分の処理時間は、１６０ｎｍ／ｍｉｎのエッチ・レートで計算して約１００％のオーバーエッチングを施す場合に相当する。
続いて、ゲート絶縁膜６をＨＦ系の溶液を用いてエッチングし、除去する。そして、再度、ゲート絶縁膜１１を例えば熱酸化法によりＳＯＩ層４の表面に形成する。
なお、ゲート絶縁膜６は、除去せずに最後まで残してトランジスタのゲート絶縁膜として活用してもよい。その場合、ゲート絶縁膜６の除去工程と、ゲート絶縁膜１１の形成工程が省略できる。ただし、ここでは、膜品質の担保、信頼性の観点からゲート絶縁膜を形成し直している。
【００３３】
図３（Ｃ）において、第１の導電層１２としてのポリシリコン膜を、例えば、縦型ＣＶＤ装置を用いて３０ｎｍほど堆積する。ＣＶＤの原料ガスとして、シランＳｉＨ４、水素Ｈ２、窒素Ｎ２を、それぞれ３０ｓｃｃｍ、１００ｓｃｃｍ、５００ｓｃｃｍの流量で混合したガスを用いる。基板温度は６１０℃、炉内圧力は４０Ｐａとする。
続いて、保護層１３として、例えばＳｉ３Ｎ４膜を、縦型ＣＶＤ装置を用いて１０ｎｍほど堆積する。ＣＶＤの原料ガスとして、ジクロルシランＳｉＨ２Ｃｌ２、アンモニアＮＨ３、水素Ｈ２を、それぞれ９０ｓｃｃｍ、６００ｓｃｃｍ、５００ｓｃｃｍの流量で混合したガスを用いる。基板温度は７６０℃、炉内圧力は５３Ｐａとする。
ポリシリコンへのドーピング（ｄｏｐｉｎｇ）を行うために、Ｐ型不純物イオンを注入する。例えば、イオン種としてのホウ素イオンＢ＋を、加速エネルギー１０ｋｅＶ、ドーズ３×１０１５ｉｏｎｓ／ｃｍ２にて第１の導電層１２となるポリシリコンにイオン注入する。
【００３４】
ここで、保護層１３は、続いて堆積される第２の導電層と第１の導電層との反応や不純物の相互拡散を抑制する機能を有するものである。本例のように第１の導電層１２としてポリシリコン膜を用いる場合には、ポリシリコン膜を直接窒化し、このとき成長するＳｉ３Ｎ４膜（最大で、例えば２ｎｍ）を保護層１３として用いてもよい。この時の窒化は、例えばＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）処理であり、具体的には、アンモニアＮＨ３雰囲気中で、８５０℃、６０秒の短時間加熱を行う。
【００３５】
形成された保護層１３を、例えば、マグネトロン型エッチャーを用いて全面エッチング（エッチバック）する。エッチングガスとして、トリフルオルメタンＣＨＦ３を４５ｓｃｃｍの流量で流し、チャンバー内の温度を２０℃、圧力を２．７Ｐａとし、ＲＦパワー１０００Ｗを印加する。この条件で所定時間のエッチバックを行うと、図４（Ａ）に示すように、段差の側面（溝側面）に、適度な厚さの保護層１３が残される。
【００３６】
図４（Ｂ）に示すように、第２の導電層１４として、タングステンＷの膜を、例えばＷを３００ｎｍ堆積させる。この時の堆積では、ＣＶＤの原料ガスとして、シランＳｉＨ４、六フッ化タングステンＷＦ６、水素Ｈ２を、それぞれ３ｃｃ／ｍｉｎ、５ｃｃ／ｍｉｎ、５０ｃｃ／ｍｉｎの流量で混合したガスを用いる。基板温度は４５０℃、炉内圧力は７０Ｐａとする。
【００３７】
図４（Ｃ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を行ない、第１の層間絶縁膜１０の上面に位置していた導電層部分を除去する。このときのＣＭＰにおいては、研磨パッドとして湿式発泡系不織布タイプクロス（型番：Ｓｕｂａ４００）、研磨剤として過酸化水素水Ｈ２Ｏ２にアモルファス状態のアルミナ（α−Ａｌ２Ｏ３）を混ぜたものを用いる。ウエハの加重圧力を４００ｇ／ｃｍ２とし、研磨剤を５０ｃｃ／ｍｉｎの流量で流しながら回転数４０ｒｐｍで回転研磨を行う。これにより、溝部分に埋め込まれたゲート電極１５が残される。
【００３８】
次に、第１の導電層１２を部分的に改質するための熱処理を行う。この熱処理は、例えばＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）処理であり、具体的には、アルゴンＡｒ雰囲気中で、５５０℃、６０秒の短時間加熱を行う。この加熱によって溝低部の保護膜（Ｓｉ３Ｎ４膜）１３が除去された部分で、第１の導電層１２のポリシリコンと第２の導電層のタングステンとが反応し、タングステンシリサイドＷＳｉ２（改質部１２ｂ）に改質される。タングステンとの間に保護層１３が介在するソース側端部とドレイン側端部は、未反応で元のポリシリコンのままとなる（未改質部１２ａ）。
この熱処理により、チャネル中央部においてゲート電極の仕事関数が、Ｐ型ポリシリコンの仕事関数（約５．２ｅＶ）から、タングステンシリサイドの仕事関数（約４．５〜４．６ｅＶ）程度まで低下する。これにより、トランジスタのゲート長の縮小に伴って閾値電圧Ｖｔｈが上昇し、短チャネル効果のロールオフ現象が抑制される。
【００３９】
その後は、とくに図示しないが、第２の層間絶縁膜１６の堆積、コンタクトホール１７，１８の開口、メタルの埋め込み、配線１９，２０の形成を順次行ない、当該ＭＯＳトランジスタ１を完成させる。
【００４０】
以上、ＳＯＩ型のＮＭＯＳトランジスタに本発明を適用した場合について説明したが、これはあくまでも一例である。本発明は、上述したデバイス構造やその形成条件等に限定されるものではない。
例えば、トランジスタはバルク・シリコン基板上に形成されるものであってもよい。ＳＯＩ型トランジスタであっても、ＳＯＩ基板の種類やＳＯＩ層の厚さ等は適時設計変更が可能である。
ＮＭＯＳのトランジスタの作製方法について説明したが、不純物の導電型を変更することによってＰＭＯＳのトランジスタに本発明を適用できる。
マスクを用いて、不純物を打ち分けることにより、ＣＭＯＳ構造のトランジスタを作製することも可能である。
犠牲層７としては、ポリシリコン以外に窒化シリコンＳｉ３Ｎ４の膜、あるいはタングステンＷ等の金属の膜を用いることも可能である。
【００４１】
また、保護層の材質として窒化シリコンＳｉ３Ｎ４を例示したが、これは、本発明では窒素原子を含む材質が望ましく、その代表例として窒化シリコンＳｉ３Ｎ４を例示したものである。窒素の含有率としては、望ましくは、０．５重量％以上含有する薄膜であればよい。このような材質として、窒化シリコンＳｉ３Ｎ４の他に、酸化窒化シリコン（ｏｘｙｎｉｔｒｉｄｅ）ＳｉＯＮ、窒化チタンＴｉＮ、酸化窒化チタンＴｉＯＮ、窒化タングステンＷＮ、窒化タングステンシリサイドＷＳｉＮ等がある。
【００４２】
また、第１の導電層１２と第２の導電層１４との材質の組み合わせは、相互に固相反応が生じる材質の組み合わせであればよい。高いＮ型不純物濃度のポリシリコン（Ｎ＋ポリシリコン）、高いＰ型不純物濃度のポリシリコン（Ｐ＋ポリシリコン）、および、高融点金属（Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｐｔ、Ｎｉ等）の任意の２または３種以上の種類の組み合わせを選択してもよい。この組み合わせに際しては、変化させたい仕事関数差を考慮して決める。
Ｎ＋ポリシリコンとＰ＋ポリシリコンとの組み合わせの場合は、両者の“反応”では無く不純物の相互の拡散による溝低部での改質が行われ、これによって仕事関数が変化する。相互拡散後のポリシリコンの仕事関数は、前述したタングステンシリサイドと同程度であり、同じような効果が得られる。
【００４３】
本発明の実施の形態は、溝埋め込みゲートプロセスに限定されない。少なくとも、閾値電圧Ｖｔｈの変化に影響が大きいソース領域側の局部でゲート電極の仕事関数を変化させればよい。この場合、厚い絶縁膜などで段差を形成して、ゲート絶縁膜１１、第１の導電層１２を順次形成し、段差に保護層１３を形成し、第２の導電層１４を形成し、これらを、ＣＭＰではなくフォトリソグラフィとエッチングでパターンニングする。この場合も、ゲート長Ｌｇをフォトリソグラフィの最小寸法とすることができる。
また、いわゆるＦｉｎ型ＭＯＳＦＥＴのように、３次元チャネルを有するデバイス構造に本発明を適用することも可能である。
【００４４】
本実施形態において、以下に述べる効果が得られる。
リソグラフィにて規定される線幅を維持しながら、チャネル方向内で仕事関数が制御されたゲート電極１５を形成することができる。この結果、ハローイオン注入以外の手法にて、短チャネル効果を抑制することが可能となる。
ゲート電極の形成工程において、第１の導電層を一旦ゲート絶縁膜１１の上に堆積して覆った後は、ゲート絶縁膜１１が表出し、ＲＩＥ等のプラズマ中に直接曝されることがない。この結果、ゲート絶縁膜１１の不均一な“けずれ”が防止され、また、ゲート絶縁膜１１、および、その下のチャネル形成領域にダメージが導入されない。したがって、膜厚均一性および信頼性に優れ、高い特性が維持されたＭＯＳトランジスタが実現される。
【００４５】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタおよびその製造方法によれば、ゲート絶縁膜およびその下の半導体に特性および信頼性を低下させる影響を与えることなく、仕事関数がチャネル方向に変化しているゲート電極を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるＭＯＳトランジスタの断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施の形態に係るＭＯＳトランジスタの製造において、ソース領域およびドレイン領域の形成のためのイオン注入工程までを示す断面図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｃ）に続く断面図であり、第１の導電層となるポリシリコンへのドーピング工程までを示す。
【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）に続く断面図であり、ＣＭＰによるゲート電極のパターニング工程までを示す。
【図５】（Ａ）は図４（Ｃ）の工程直後のゲート部分の拡大した断面図、（Ｂ）はゲート電極の一部を改質する熱処理後のゲート部分の拡大した断面図である。
【図６】特許文献１に記載された、従来のゲート電極形成方法を示すＭＯＳＦＥＴの断面図である。
【符号の説明】
１…絶縁ゲート電界効果トランジスタ、２…基板、３…埋め込み絶縁膜、４…チャネルが形成される半導体ＳＯＩ層、５…素子分離絶縁層、６…ゲート絶縁膜、７…犠牲層、８…ソース領域、９…ドレイン領域、１０…厚い絶縁膜または第１の層間絶縁膜、１１…ゲート絶縁膜、１２…第１の導電層、１２ａ…未改質部、１２ｂ…改質部、１３…保護層、１４…第２の導電層、１５…ゲート電極、１６…第２の層間絶縁膜、１７，１８…コンタクトホール、１９，２０…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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