(57)【要約】【課題】半導体基板上の多層配線上に形成するのに適した高容量・高密度ＭＩＭキャパシタであり、ＡＤコンバータ等のアナログ回路への応用に適する印加電圧に対する良好な線形性を示すキャパシタを提供する。【課題手段】ＭＩＭキャパシタが２つの実質的に上部電極面積１２４、１２５が等しい一対の素子（第１の素子及び第２の素子）から構成され、一方のキャパシタの下部電極１２７又は１２６ともう一方のキャパシタの上部電極１２４又は１２５とが互いに配線１２９（１２４と１２７とを接続する）又は１２９′（１２５と１２６とを接続する）で電気的に接続された構造を有する。電圧に対する線形性の極めて優れたキャパシタが実現する。電極界面での反応が起こり易い高誘電率材料や大面積基板上での均一な界面形成が困難なような成膜方法を用いても、印加電圧に対する良好な線形性を確保することができる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板と、
前記半導体基板上に各々が層間絶縁膜を介して複数層積層された多層金属配線層と、
前記多層金属配線層上に層間絶縁膜を介して形成された上部金属電極、誘電体膜及び下部金属電極から構成されたキャパシタと、
前記キャパシタを被覆するように形成された絶縁膜上に設けられた上層の配線層とを備え、
前記キャパシタは、第１及び第２の素子から構成され、これら第１及び第２の素子は、それぞれ積層された下部金属電極、誘電体膜及び上部金属電極から構成され、各々の上部金属電極は、実質的に同じ大きさ形状であり、且つそれぞれの上部金属電極は、各々前記下部金属電極及び前記誘電体膜が形成配置されている領域内に形成され、前記第１の素子の下部金属電極と前記第２の素子の上部金属電極とは電気的に接続され、前記第１の素子の上部金属電極と前記第２の素子の下部金属電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第１の素子の下部金属電極と前記第２の素子の上部金属電極とは前記上層の配線層を構成する第１の配線により接続され、前記第１の素子の上部金属電極と前記第２の素子の下部金属電極とは前記上層の配線層を構成する第２の配線により接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタを構成する誘電体膜は、高誘電体材料からなる第１の膜とリーク電流の低い材料からなる第２の膜とから構成された積層膜からなることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の膜には、Ｔａ２  Ｏ５  膜、Ｎｂ２  Ｏ３  、ＺｒＯ２  、ＨｆＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  のいずれかを用い、前記第２の膜には、Ａｌ２  Ｏ３  膜、ＳｉＯ２  、ＳｉＮのいずれかを用いることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャパシタを構成する下部金属電極は、ＴｉＮからなり、上部金属電極は、ＴｉＮからなることを特徴とする請求項３乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記キャパシタを構成する誘電体膜は、高誘電体材料からなる第１の膜とリーク電流の低い材料からなり、前記第１の膜を挟む第２及び第３の膜とから構成された積層膜からなることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項７】
前記第１の膜には、Ｔａ２  Ｏ５  膜、Ｎｂ２  Ｏ３  、ＺｒＯ２  、ＨｆＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  のいずれかを用い、前記第２及び第３の膜には、Ａｌ２  Ｏ３  膜、ＳｉＯ２  、ＳｉＮのいずれかを用いることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記キャパシタを構成する下部金属電極及び上部金属電極は、ＴｉＮからなることを特徴とする請求項６又は請求項７に記載の半導体装置。
【請求項９】
前記第１の膜と前記第２の膜とは厚さが互いに異なることを特徴とする請求項６乃至請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記キャパシタを構成する誘電体膜は、酸素欠損を有し、前記キャパシタを構成する上部金属電極及び下部金属電極は、ニッケルからなることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記誘電体膜は、比誘電率が２０以上の高誘電率材料からなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記高誘電率材料は、Ｔａ２  Ｏ５  、Ｎｂ２  Ｏ３  、ＺｒＯ２  、ＨｆＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  のいずれかからなることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
半導体素子が形成された半導体基板と、
前記半導体基板上に各々が層間絶縁膜を介して複数層積層された多層金属配線層と、
前記半導体基板上に前記多層金属配線層を被覆するように形成された誘電体膜と、
前記誘電体膜上に形成された実質的に同じ大きさ形状の第１及び第２の上部金属電極と、
前記第１及び第２の上部金属電極及び誘電体膜を被覆するように形成された絶縁膜上に設けられた上層の配線層とを備え、
前記第１及び第２の上部金属配線、前記誘電体膜及び前記多層金属配線層の最上層の金属配線層はキャパシタを構成し、前記キャパシタは、第１及び第２の素子から構成され、前記第１の素子は、前記第１の上部金属電極、前記誘電体膜及び前記最上層の金属配線層の一部からなる第１の下部金属電極からなり、前記第２の素子は、前記第２の上部金属電極、前記誘電体膜及び前記最上層の金属配線層の一部からなる第２の下部金属電極からなり、前記第１及び第２の上部金属電極は、それぞれ前記第１の下部金属電極、前記第２の下部電極及び前記誘電体膜が形成配置されている領域内に形成され、前記第１の素子の第１の下部金属電極と前記第２の素子の第２の上部金属電極とは電気的に接続され、前記第１の素子の第１の上部金属電極と前記第２の素子の第２の下部金属電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
前記第１の素子の第１の下部金属電極と前記第２の素子の第２の上部電極とは前記上層の配線層を構成する第１の配線により接続され、前記第１の素子の第１の上部金属電極と前記第２の素子の第２の下部金属電極とは前記上層の配線層を構成する第２の配線により接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記誘電体膜は、比誘電率が２０以上の高誘電体材料からなることを特徴とする請求項Ｗ又は請求項１６に記載の半導体装置。
【請求項１６】
前記高誘電率材料は、Ｔａ２  Ｏ５  、Ｎｂ２  Ｏ３  、ＺｒＯ２  、ＨｆＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  のいずれかからなることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記最上層の金属配線層は、Ｃｕからなることを特徴とする請求項１３至１６のいずれかに記載の半導体装置。
【請求項１８】
前記多層金属配線層は、少なくとも２層の金属配線層を有していることを特徴とする請求項１乃至請求項１７のいずれかに記載の半導体装置。
【請求項１９】
前記半導体基板にはアナログ回路が形成され、このアナログ回路には前記キャパシタが含まれていることを特徴とする請求項１乃至請求項１８のいずれかに記載の半導体装置。
【請求項２０】
前記アナログ回路は、アナログ−デジタルコンバータを含むことを特徴とする請求項１９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＦ通信用などに用いられるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）  キャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
通信技術の発達に伴い、パーソナルコンピュータ（ＰＣ）や携帯情報機器（ＰＤＡ）をスタンドアローンで用いることは稀になり、ネットワークに接続して用いることが常態化している。今後は冷蔵庫やエアコンなどの家庭電化製品についてもネットワークに接続されるようになることが予測される。このような多数の機器でネットワークを形成する場合、とくに一般家庭内においては、従来オフィス等で行われてきた個々の機器間にＬＡＮケーブルを配線してネットワークを構成する方法は適しておらず、無線を利用したワイヤレス接続が今後の主流となると考えられる。したがって、今後殆どのＬＳＩチップにＲＦ通信機能が付加されることも考えられる。従来、このような用途に用いられるＬＳＩは、用途に合せて複数のチップ（ＲＦアナログデバイス（ＳｉＧｅ−ＢｉＣＭＯＳなど）とＣＭＯＳロジックデバイス）で構成されていたが、携帯情報機器等では小型化重視されるためにより小さいプリント基板占有面積で所望の回路性能を実現することが求められているため、ＲＦ混載ＬＳＩによるさらなる小型化が求められる。
【０００３】
また、ＲＦ通信をより手軽に機器メーカーが利用できるようにするために、ＲＦアナログデバイスとＣＭＯＳロジックデバイスとをワンチップ内に混載することで、従来ＲＦ回路を設計した経験のないユーザでもＲＦ通信機能を利用できるようにすることが求められている。
一方、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ化するためには、両デバイスの製造プロセスの統合を図る必要がある。ＲＦアナログデバイスは、抵抗、インダクタンス、キャパシタなどを含み、ＣＭＯＳロジックデバイスは、ＭＯＳトランジスタから構成されている。したがって、混載ＬＳＩを実現するためには、例えば、ＣＭＯＳロジックプロセスをベースにして、これにＲＦアナログデバイスのプロセスを統合して新規なＲＦ−ＣＭＯＳプロセスを開発する必要が生じる。
【０００４】
両プロセスの統合を図るに当たって、最初に問題となるのがキャパシタの構造とプロセスである。これは、ＲＦアナログ回路を混載するためには複数の目的のキャパシタの混載が必要となり、それぞれの目的に応じて要求される仕様が異なるが、これを単一の仕様（単位面積当たりの容量密度、リーク電流特性など）のキャパシタで実現しなくてはならなくなるためである。例えば、ＲＦ受信部のノイズフィルタに用いられるキャパシタには数十マイクロボルトの電圧しか印加されないのに対して、アナログデジタル変換器（ＡＤコンバータ）では２．５〜３．６ボルトの電圧が印加される。
【０００５】
したがって、アナログ回路に搭載されるキャパシタは、数十マイクロボルトでの使用に対しても、３ボルト程度の使用に対しても低リーク電流を実現できる絶縁性の高いキャパシタであることが要求される。また、キャパシタ蓄積電荷量の印加電圧に対する線形性（Ｖｏｌｔａｇｅ  Ｌｉｎｅａｒｉｔｙ）に対する要求も目的によって異なる。前述のノイズフィルタ用途では線形性は重要ではないが、ＡＤコンバータでは非常に良好な線形性が要求される。なぜならＡＤコンバータは、模式的には図１０に示すような１個のキャパシタ６０１と２個のスイッチング素子６０２、６０３とから構成される。スイッチング素子６０２、６０３は、ＲＦの周期より速いスイッチングサイクルで開閉する。入力されたＲＦ信号は、スイッチング素子６０２が開の時に、キャパシタ６０１に書き込まれ、続いてスイッチング素子６０２を閉じ、スイッチング素子６０３を開にすることで、キャパシタ６０２に蓄えられた電荷が出力され、出力側の演算回路で離散数値に変換される。上記過程を繰り返すことによりＲＦのアナログ信号は時分割されてデジタル信号に変換される。このようなＡＤコンバータにおける変換精度を決定する重要なパラメータの１つがキャパシタ６０１の蓄積電荷の印加に対する線形性である。
【０００６】
一般にキャパシタに蓄積される電荷量Ｑは、容量Ｃ、印加電圧をＶとすると、
Ｑ＝ＣＶ                                                    （１）
の関係で表される。Ｃは、通常定数と見なされるが、実際には（２）式に示す微弱な摂動項が存在している。
Ｑ＝ＣＶ＝Ｃ０  （１＋ＶＣＣ１×Ｖ＋ＶＣＣ２×Ｖ２  ）          （２）
理想的な系ではＶＣＣ１＝ＶＣＣ２＝０である。ＶＣＣ１＝ＶＣＣ２＝０の場合、キャパシタ２０１に書き込まれた電荷は、波形を崩さずデジタル変換されるが、ＶＣＣ１やＶＣＣ２が０ではない場合には、とくにＲＦ波形の振幅の大きい部分で波形が歪んでデジタル変換されることになる。とくにＶＣＣ２に比べてＶＣＣ１は０ボルト付近でも、波形を大きく歪ませてしまうので、ＡＤコンバータ性能への影響が大きい。そのため、ＲＦ混載回路に作り込まれるキャパシタは、従来半導体装置に広く用いられてきたＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  キャパシタやＰＩＰ（Ｐｏｌｙ−Ｓｉ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ−Ｓｉ）  キャパシタではシリコン電極の空乏化による非線形性が問題になるので、電極空乏化が起こり得ないＭＩＭキャパシタでなければならない。
【０００７】
すなわちＲＦ混載ＬＳＩを実現するためには、非常に高性能のＭＩＭキャパシタが要求される。一方、ＬＳＩに対する微細化、チップ面積の縮小の要請は常にあり、ＭＩＭキャパシタの場合、個々のキャパシタの面積がそれぞれ数百平方ミクロンと大きいので、キャパシタ面積の削減、すなわち、単位面積当りキャパシタ容量の向上が非常に重要になる。しかし、このような面積の大きいキャパシタでの容量密度の向上には従来ＤＲＡＭのキャパシタ等で用いられた、電極を３次元化して側面積を利用して実効的なキャパシタ表面積を増大することで単位投影面積当りの容量を増大させる方法は困難である。なぜなら、巨大な投影面積に見合うだけ側面積を増大させるには、単に柱状に電極を加工して側面積を利用する方法では数十ミクロンの高さの電極が必要になり、非現実的であるので、電極表面に微細な凹凸を形成するような複雑な加工工程が要求されるからである。
このような目的のために、ＭＩＭキャパシタの誘電体として従来用いられてきたシリコン窒化膜に代えてアルミナ、タンタルオキサイド等の高誘電率材料を用いることが検討されており、一部商業生産も始まっている。
【０００８】
ところで、ＲＦ混載回路用キャパシタは、半導体基板上の多層配線上に形成することができれば、工程が単純になると共に半導体基板からの距離が取れるので対地寄生容量が小さくなるという利点があるため、銅あるいはアルミニウムの多層配線上に形成されるが、代償としてＭＩＭキャパシタの形成温度の上限が４００℃程度になってしまう。プロセス温度の上限に制限があることは良質な高誘電率膜を形成することが困難になると共に（高誘電率材料をゲート絶縁膜として検討する場合、８００℃以上の熱工程が膜中の欠陥除去のために通常用いられている）、プロセスダメージにより高誘電率材料中に形成された欠陥を熱処理により除去することができないことを示している。
なお、半導体基板上に形成されたキャパシタを電圧依存性の少ない構造にすることは、特許文献１及び特許文献２に記載されている。
【０００９】
【特許文献１】
特開昭５９−５５０４７号公報（第４図及び第５図、第５頁）
【特許文献２】
特開平１−２４１８５８号公報（第１図及び第２図、第２頁）
【００１０】
【発明が解決しようとする課題】
このようなプロセス起因で生じるダメージとしては、キャパシタ上部電極をスパッタリング法により形成する際に、例えば、比誘電率が２０以上の高誘電率材料に加わるプラズマダメージ、キャパシタ上部電極を加工するときに高誘電率膜に加わるエッチングダメージ、キャパシタをプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成される層間絶縁膜で被覆するときに加わるプラズマダメージや還元性雰囲気による酸素欠損生成等を上げることができる。
また、高誘電率材料の成膜時に下部電極の金属膜との反応（最も典型的なのは下部電極金属による高誘電率材料の還元）が起ることもプロセス起因のダメージとして考えられる。とくにプラズマプロセスによるダメージは、プラズマの半導体基板上での分布と密接な相関があり、現在のＣＭＯＳデバイスのように３００ｍｍφ基板上に作成される場合、基板面内で一様なダメージが入ることは期待できず、ダメージ自体が通常分布を持っている。そのため、大口径基板全面で印加電圧に対する線形性の良好な高誘電率ＭＩＭキャパシタを作成することは非常に困難であった。
本発明は、半導体基板上の多層配線上に形成するのに適した高容量・高密度ＭＩＭキャパシタであり、ＡＤコンバータ等のアナログ回路への応用に適する印加電圧に対する良好な線形性を示すキャパシタを提供する。
【００１１】
【課題を解決するための手段】
本発明は、ＭＩＭキャパシタを備えた半導体装置において、ＭＩＭキャパシタが２つの実質的に面積の等しい一対のキャパシタから構成され、一方のキャパシタの下部電極ともう一方のキャパシタの上部電極とが互いに配線で電気的に接続された構造を有することを特徴としている。このような構造により、電圧に対する線形性の極めて優れたキャパシタが実現する。
電極界面での反応が起こり易い、例えば、比誘電率が２０以上の高誘電率材料や大面積基板上での均一な界面形成が困難なような成膜方法（スパッタリングやプラズマＣＶＤなど多くのプラズマプロセス）を用いても、印加電圧に対する良好な線形性を確保することができるので、今後あらゆる機器に搭載されるであろうＲＦ混載ＬＳＩの面積削減、ひいてはこれらの機器の小型化に貢献することが可能になる。
【００１２】
すなわち、本発明の半導体装置は、半導体素子が形成された半導体基板と、前記半導体基板上に各々が層間絶縁膜を介して複数層積層された多層金属配線層と、前記多層金属配線層上に層間絶縁膜を介して形成された上部金属電極、誘電体膜及び下部金属電極から構成されたキャパシタと、前記キャパシタを被覆するように形成された絶縁膜上に設けられた上層の配線層とを備え、前記キャパシタは、第１及び第２の素子から構成され、これら第１及び第２の素子は、それぞれ積層された下部金属電極、誘電体膜及び上部金属電極から構成され、各々の上部金属電極は、実質的に同じ大きさ形状であり、且つそれぞれの上部金属電極は、各々前記下部金属電極及び前記誘電体膜が形成配置されている領域内に形成され、前記第１の素子の下部金属電極と前記第２の素子の上部金属電極とは電気的に接続され、前記第１の素子の上部金属電極と前記第２の素子の下部金属電極とは電気的に接続されていることを特徴としている（請求項１）。前記第１の素子の下部金属電極と前記第２の素子の上部金属電極とは前記上層の配線層を構成する第１の配線により接続され、前記第１の素子の上部金属電極と前記第２の素子の下部金属電極とは前記上層の配線層を構成する第２の配線により接続されているようにしても良い（請求項２）。
【００１３】
前記キャパシタを構成する誘電体膜は、高誘電体材料からなる第１の膜とリーク電流の低い材料からなる第２の膜とから構成された積層膜からなるようにしても良い（請求項３）。前記キャパシタを構成する誘電体膜は、高誘電体材料からなる第１の膜とリーク電流の低い材料からなり、前記第１の膜を挟む第２及び第３の膜とから構成された積層膜からなるようにしても良い（請求項６）。前記キャパシタを構成する誘電体膜は、酸素欠損を有し、前記キャパシタを構成する上部金属電極及び下部金属電極は、ニッケルからなるようにしても良い（請求項１０）。
【００１４】
本発明の半導体装置は、半導体素子が形成された半導体基板と、前記半導体基板上におのおのが層間絶縁膜を介して複数層積層された多層金属配線層と、前記半導体基板上に前記多層金属配線層を被覆するように形成された誘電体膜と、前記誘電体膜上に形成された実質的に同じ大きさ形状の第１及び第２の上部金属電極と、前記第１及び第２の上部金属電極及び誘電体膜を被覆するように形成された絶縁膜上に設けられた上層の配線層とを備え、前記第１及び第２の上部金属配線、前記誘電体膜及び前記多層金属配線層の最上層の金属配線層はキャパシタを構成し、前記キャパシタは、第１及び第２の素子から構成され、前記第１の素子は、前記第１の上部金属電極、前記誘電体膜及び前記最上層の金属配線層の一部からなる第１の下部金属電極からなり、前記第２の素子は、前記第２の上部金属電極、前記誘電体膜及び前記最上層の金属配線層の一部からなる第２の下部金属電極からなり、前記第１及び第２の上部金属電極は、それぞれ前記第１の下部金属電極、前記第２の下部電極及び前記誘電体膜が形成配置されている領域内に形成され、前記第１の素子の第１の下部金属電極と前記第２の素子の第２の上部金属電極とは電気的に接続され、前記第１の素子の第１の上部金属電極と前記第２の素子の第２の下部金属電極とは電気的に接続されていることを特徴としている（請求項１３）。前記第１の素子の第１の下部金属電極と前記第２の素子の第２の上部電極とは前記上層の配線層を構成する第１の配線により接続され、前記第１の素子の第１の上部金属電極と前記第２の素子の第２の下部金属電極とは前記上層の配線層を構成する第２の配線により接続されているようにしても良い（請求項１５）。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図１乃至図５を参照して第１の実施例を説明する。
図１乃至図４は、キャパシタを有する半導体装置の製造工程を説明する工程断面図及び半導体基板上のキャパシタ平面図、図５は、図４に示すキャパシタの模式図である。本発明のシリコン半導体基板１０１に既存の技術を用いて素子分離領域１０２を形成し、例えば、半導体素子としてゲート電極１０３、ソース・ドレイン領域１０４等を順次形成してＭＯＳトランジスタを設け、次いで、半導体基板１０１上に層間絶縁膜１０５をこのＭＯＳトランジスタを被覆するように堆積させてこれを平坦化する。半導体基板上の配線は、ダマシン法などにより形成される。次に、層間絶縁膜１０５にビアホールを形成してこのビアホール内にコンタクト配線となる金属膜１０６を埋め込む。そして、その上に窒化シリコン膜１０７を形成し、この窒化シリコン膜１０７の上に多層配線層を構成する第１の配線層１０８を形成する。
【００１６】
第１の配線層１０８は、Ｃｕなどの金属膜とこの金属膜の側面及び底面を被覆するＴｉＮなどのバリア層１１１とから構成されている。バリア層１１１は、金属膜が絶縁膜中に拡散するのを防止するために設けられている。金属配線層１０８は、バリア層（ＴｉＮ）１１１を介して窒化シリコン膜１０７上に形成される層間絶縁膜（ＣＶＤ−ＳｉＯ２  ）１１４中に埋め込まれている。金属配線層１０８は、銅などの金属を埋め込んだあとにダマシン法により加工することで形成されている。第１の配線層１０８は、コンタクト配線である金属膜１０６と電気的に接続されている。この層間絶縁膜１１４の上に窒化シリコン膜１１７を形成し、この窒化シリコン膜１１７の上に層間絶縁膜１１５を堆積させてこれを平坦化する。この層間絶縁膜１１５に第１の配線層１０８が露出するビアホール及び層間絶縁膜表面に開口部が形成された配線溝を形成し、このビアホール及び配線溝に金属膜を埋め込んで第１の配線層１０８と接続する第２の配線層１０９を形成する。第２の配線層１０９は、Ｃｕなどの金属膜とこの金属膜の側面及び底面を被覆するＴｉＮなどのバリア層１１２とから構成されている。
【００１７】
層間絶縁膜１１５の上に窒化シリコン膜１１８を形成し、この窒化シリコン膜１１８の上に層間絶縁膜１１６を堆積させてこれを平坦化する。この層間絶縁膜１１６に第２の配線層１０９が露出するビアホール及び層間絶縁膜表面に開口部が形成された配線溝を形成し、このビアホール及び配線溝に金属膜を埋め込んで第２の配線層１０９と接続する第３の配線層１１０を形成する。第３の配線層１１０は、Ｃｕなどの金属膜とこの金属膜の側面及び底面を被覆するＴｉＮなどのバリア層１１３とから構成されている。層間絶縁膜１１６の上に窒化シリコン膜１１９を形成する。
次に、半導体基板１０１全面にチタン膜１２０、窒化チタン膜１２１、窒化シリコン膜１２２及び窒化チタン膜１２３を順次堆積させる。窒化チタン膜は、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成される。窒化シリコン膜は、例えば、ＰＶＤ、プラズマＣＶＤなどで形成される（図１）。
【００１８】
次に、窒化チタン膜１２３上にフォトレジスト（図示しない）を塗布し、これをパターニングし、このパターニングされたフォトレジストをマスクにして窒化チタン膜１２５をエッチングして（リソグラフィ技術）、窒化チタン膜１２３から１対の素子（第１の素子及び第２の素子）の上部電極１２４、１２５が形成される。
窒化チタン膜１２３をパターニングして形成された上部電極１２４及び上部電極１２５は、ほぼ同じ形状（即ち、実質的に両者は同じ面積である）である（図２）。
次に、全面にフォトレジスト（図示しない）を塗布して、公知のリソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術、アッシング技術により窒化シリコン膜１２２、窒化チタン膜１２１、チタン膜１２０を順次エッチングして、ＭＩＭキャパシタを構成する各層の処理が完了し、第１の素子のキャパシタ下部電極１２６と第２の素子のキャパシタ上部電極１２７が形成される。ここで形成されるキャパシタは、第１の素子とこの第１の素子と離れた位置に形成された第２の素子から構成される。
【００１９】
第１の素子は、キャパシタ下部電極１２６−窒化シリコン膜（誘電体膜）１２２−キャパシタ上部電極１２４のキャパシタ構造を有し、第２の素子は、キャパシタ下部電極１２７−窒化シリコン膜（誘電体膜）１２２−キャパシタ上部電極１２５のキャパシタ構造を有している。第１及び第２の素子は、いずれもチタン膜１２０上に形成される。各素子のキャパシタ下部電極及び誘電体膜は、積層され、同じパターンである。また、それぞれのキャパ上部電極１２４、１２５は、いずれも誘電体膜及びキャパ下部電極が形成されている範囲の内側に設けられている。
【００２０】
次に、酸化シリコン膜などの層間絶縁膜１２８がキャパシタを被覆するように形成されている（図３）。次に、半導体基板全面にフォトレジスト（図示せず）を塗布し、公知のリソグラフィ技術、ＲＩＥ技術及びアッシング技術により、層間絶縁膜１２８にキャパシタ電極１２４、１２５、１２６、１２７に連通するコンタクトホールが形成される。続いて層間絶縁膜１２８全面に金属膜を形成し、更に金属膜全面にフォトレジスト（図示しない）を塗布し、公知のリソグラフィ技術、ＲＩＥ技術及びアッシング技術により金属膜を加工して上層の配線層を形成する。このときの上層の配線層は、第１の素子のキャパシタ上部電極１２４と第２の素子のキャパシタ下部電極１２７とを接続する配線１２９、第１の素子のキャパシタ下部電極１２６と第２の素子のキャパシタ上部電極１２５とを接続する配線１２９′を有している（図４）。この実施例で形成される半導体装置は、さらに工程を進めて、配線１２９、１２９′及び層間絶縁膜１２８が被覆され表面が平坦化された絶縁膜（図示しない）が形成される。そして、その絶縁膜表面に接続パッドが形成され、保護膜が施されて製品化される。
【００２１】
この様にして、半導体基板の多層配線層上に第１の素子及び第２の素子からなるキャパシタが形成される。その等価回路は、図５に示す通りである。このキャパシタは、上下対称でＶＣＣ１がほぼ０である。本発明のＭＩＭキャパシタと通常のＭＩＭキャパシタの製造工程の違いは、単にリソグラフィのマスクの相違のみであり、工程の変更や増加を伴わない。
なお、この実施例では誘電体膜としてシリコン窒化膜、電極膜として窒化チタン膜を用いたが、本発明は、これに限定されるものではなく、例えば、キャパシタ誘電体膜としてアルミナ膜、タンタルオキサイド膜、ハフニウムオキサイド膜、ジルコニウムオキサイド膜等の利用が可能であり、電極膜としても窒化タングステン膜、窒化タンタル膜、窒化チタン／ＡｌＣｕ／窒化チタン積層膜等の利用も可能である。また、例えば、誘電体膜としてタンタルオキサイド／アルミナ積層膜等の上下非対称な膜構造、あるいは上部電極が窒化チタン、下部電極が銅膜等の上下非対称な電極構造を用いてもＶＣＣ１をほぼ０にすることができる。
この実施例で形成される半導体装置のキャパシタは、例えば、アナログ−デジタルコンバータ（ＡＤＣ）に用いられ、アナログ信号を入力してデジタル信号を出力する。この実施例では多層配線層は、３層であるが、本発明では層数に制限はない。
【００２２】
次に、図６を参照して第２の実施例を説明する。
図６は、半導体基板上の多層配線層の上に形成されたキャパシタの断面図、平面図及び模式図である。この図では半導体基板は示さず、多層配線層の上部及びその上に形成されたキャパシタを示している。この実施例では、比誘電率が２０以上である高誘電率材料としてＴａ２  Ｏ５  をキャパシタ誘電体膜として用いることで高容量・高密度化をはかるものである。一般に、Ｔａ２  Ｏ５  とＴｉＮ電極で形成されるＭＩＭキャパシタは、リーク電流が大きい（  リーク電流はキャパシタに蓄積された電荷損失によってＶＣＣ１と同様の信号の歪みをもたらす）  という欠点があるので、従来はリーク電流を抑制する目的で電極の一方とＴａ２  Ｏ５  膜との間にＡｌ２  Ｏ３  膜を挟み込んで絶縁性を改善している。
しかし、この構造では図６（ａ）に示すようにキャパシタ誘電体膜が積層構造で非対称な構造ＤＥあるためにＶＣＣ１が約１０００ｐｐｍと大きかった。そこで本発明の構造（即ち、積層構造が同じで上部電極の形状が同一の２つのキャパシタを用意し、それぞれの上部電極と相手の下部電極とをそれぞれ電気的に接続してこれらキャパシタを１つのキャパシタとする構造）を採用することによりＶＣＣ１をほぼ０にしながら、しかも低リーク電流化を実現することができた。
なお、ＭＩＭキャパシタ下地となる半導体基板上の多層配線層の形成工程は第１の実施例と同じであるので説明を省略する。
【００２３】
第１の実施例と同様、ＭＩＭキャパシタは、多層金属配線層上に形成される。最上層の金属配線層１１０はバリア層（ＴｉＮ）１１３を介して層間絶縁膜（ＣＶＤＳｉＯ２  ）１１６中に埋め込まれている。金属配線層は、銅などの金属を埋め込んだあとにダマシン法により加工することで形成されている。金属配線層上には窒化シリコン層１１９が形成されている。
次に、半導体基板全面にチタン膜２２０、窒化チタン膜を形成し、その後、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法によりＡｌ２  Ｏ３  膜２２１を形成し、更にＬＰＣＶＤ法によりＴａ２  Ｏ５  膜２２２、スパッタ法により上部電極として成形される窒化チタン膜を順次形成する。次に、第１の実施例と同様に、積層された膜を加工して、第１及び第２の素子からなる一対のキャパシタを形成する。その後、層間絶縁膜２２８を形成後、配線工程において、第１の素子のキャパシタ上部電極２２４と第２の素子のキャパシタ下部電極２２７、第１の素子のキャパシタ下部電極２２６と第２の素子のキャパシタ上部電極２２５とがそれぞれ独立の配線２２９、２２９′で接続することにより、上下対称な構造を有するＭＩＭキャパシタが形成される。配線２２９、２２９′は、キャパシタの上に層間絶縁膜２２８を介して形成された上層の金属配線層を構成している（  図６（ｂ））  。
【００２４】
なお、この実施例ではリーク電流を抑制するためにＡｌ２  Ｏ３  膜を用いたが、本発明は、この材料に限定されるものではなく、ＳｉＯ２  、ＳｉＮｘ  （ｘ＝１〜１．３３）等の絶縁膜を用いることも可能である。
なお、この実施例では、比誘電率が２０以上である高誘電率材料としてＴａ２  Ｏ５  膜を用いたが、本発明は、この材料に限定されるものではなく、Ｎｂ２  Ｏ３  、ＺｒＯ２  、ＨｆＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  などの高誘電率材料を用いることができる。
【００２５】
次に、図７を参照して第３の実施例を説明する。
図７は、半導体基板上の多層配線層の上に形成されたキャパシタの断面図、平面図及び模式図である。この図では半導体基板は示さず、多層配線層の上部及びその上に形成されたキャパシタを示している。この実施例では、比誘電率が２０以上の高誘電率材料であるＴａ２  Ｏ５  の上下をＳｉＮ膜で挟み込んだ構造のキャパシタ誘電体膜として用いるＭＩＭキャパシタ上下のＳｉＮ膜の膜厚が異なることに起因するＶＣＣ１成分を本発明の構造によって抑制するものである。第２の実施例ではリーク電流を抑制するために下部電極側にＴａ２  Ｏ５  と別の絶縁膜を挟み込む構造であったが、１２５℃などの高温で動作を保証するＬＳＩ用途ではリーク電流抑制のためにＴａ２  Ｏ５  の上下に絶縁膜を挟み込む必要が生じる。リーク電流低減のための絶縁膜は、一般にＴａ２  Ｏ５  に比べて低誘電率であるために高容量密度化を実現するにはその膜厚を可能な限り薄くした方がよい。下部電極側に比べて上部電極側の絶縁膜は上部電極スパッタ時のプラズマダメージを受けるため、下部電極側と同等のリーク電流抑制効果を得るためには厚膜化する必要がある。例えば、ＰＶＤで形成するＳｉＮを上部電極とＴａ２  Ｏ５  との界面に５ｎｍ、Ｔａ２  Ｏ５  と下部電極との界面に２ｎｍ挿入することで、１２５℃±３．６Ｖで１．０×１０−１０  Ａ／ｍｍ２  以下の低リーク電流が実現できた。
【００２６】
しかし、この構造では図７（ａ）に示すようにキャパシタ誘電体膜が積層構造で非対称な構造をしているためにＶＣＣ１が約６００ｐｐｍと大きかった。そこで、本発明の構造を採用することにより、ＶＣＣ１をほぼ０にしながら低リーク電流を実現することができた。
ＭＩＭキャパシタを支持する半導体基板上の多層金属配線層の形成工程は第１の実施例と同じなので説明を省略する。
ＭＩＭキャパシタは多層金属配線層上に形成される。最上層の金属配線層１１０はバリア層１１３を介して層間絶縁膜１１６中に埋め込まれている。金属配線層は銅などの金属を埋め込んだあとにダマシン法などにより加工することで形成されている。配線層上には窒化シリコン層１１９が形成されている。
【００２７】
次に、半導体基板全面にチタン膜３２０、窒化チタン膜を形成したあとに、スパッタリング法によりＳｉＮ膜３２１、Ｔａ２  Ｏ５  膜３２２、ＳｉＮ膜３２３、上部電極となる窒化チタン膜を順次形成する。次に、第１及び第２の実施例と同様に、第１の素子及び第２の素子からなる一対のキャパシタを加工し、層間絶縁膜３２８の形成と配線とを行うことにより、ＭＩＭキャパシタを形成する。ここで第１の素子のキャパシタ上部電極３２４と第２の素子のキャパシタ下部電極３２７、第１の素子のキャパシタ下部電極３２６と第２の素子のキャパシタ上部電極３２５とがそれぞれ独立の配線３２９、３２９′で接続されることにより、上下対称な構造を有するＭＩＭキャパシタが形成される。配線３２９、３２９′は、キャパシタの上に層間絶縁膜３２８を介して形成された上層の金属配線層を構成している（図７（ｂ））。
なお、ここではリーク電流を抑制するためにＳｉＮ膜を用いたが、本発明は、ＳｉＯ２  、ＺｒＯ２  、ＨｆＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  等の絶縁膜を用いることも可能である。また、ＳｉＮ、Ｔａ２  Ｏ５  膜形成にはスパッタリング法を用いたが、本発明は、ＣＶＤ法あるいは塗布法による形成も可能である。
【００２８】
次に、図８を参照して第４の実施例を説明する。
図８は、半導体基板上の多層配線層の上に形成されたキャパシタの断面図、平面図及び模式図である。この図では半導体基板は示さず、多層配線層の上部及びその上に形成されたキャパシタを示している。この実施例では比誘電率が２０以上の高誘電率材料であるＴａ２  Ｏ５  を用いるＭＩＭキャパシタの上下電極としてＮｉ電極を用いるものである。Ｎｉ電極／Ｔａ２  Ｏ５  界面は、熱的に安定なので第２乃至第３の実施例に示したようなＳｉＮなどのバリア層は不要であり、容易に低リーク電流を得ながら、なおかつ非常に高い容量密度（３０ｎｍのＴａ２  Ｏ５  で〜７ｆＦ／μｍ２  、Ｔａ２  Ｏ５  と電極との界面に低誘電率材料を挿入する構造では４ｆＦ／μｍ２  程度が高容量密度化の限界である）  が得られるが、ＶＣＣ１を評価したところ８００ｐｐｍと大きかった。これは、とくに上部電極のＮｉをスパッタリングで形成する際に、Ｔａ２  Ｏ５  膜中にプラズマダメージによる欠陥（  酸素欠損）  が生じる。図８（ａ）及び図８（ｂ）では酸素欠損を“×”で模式的に示している。酸素欠損は、２価のドナーとして働くので、エネルギーバンドは湾曲し、バンド構造の上下対称性が崩れるためにＶＣＣ１が増大する。しかし、本発明の構造を採用することにより、ＶＣＣ１をほぼ０にしながら低リーク電流と高容量密度とを実現することができる。
【００２９】
ＭＩＭキャパシタを支持する半導体基板上の多層配線層の形成工程は、第１の実施例と同じなので説明を省略する。
ＭＩＭキャパシタは、多層金属配線層上に形成される。最上層の金属配線層１１０は、バリア層１１３を介して層間絶縁膜１１６中に埋め込まれている。金属配線層は銅などの金属を埋め込んだあとにダマシン法により加工することで形成されている。配線層上には窒化シリコン層１１９が形成されている。
【００３０】
次に、半導体基板上の窒化シリコン膜１１９全面にスパッタリング法により下部電極となるニッケル（Ｎｉ）膜４０１、Ｔａ２  Ｏ５  膜４０２、上部電極となるニッケル（Ｎｉ）膜４０３を順次形成する。次に、第１乃至第３の実施例と同様に、第１の素子と第２の素子からなる一対のキャパシタを加工し、層間絶縁膜４０８の形成と配線接続とを行うことにより、ＭＩＭキャパシタを形成する。ニッケル（Ｎｉ）膜４０１は、第１及び第２の素子の下部電極４０６、４０７に加工され、Ｔａ２  Ｏ５  膜４０２は、第１及び第２の素子の誘電体膜に加工され、ニッケル（Ｎｉ）膜４０３は、第１及び第２の素子の上部電極４０４、４０５に加工される。ここで、第１の素子のキャパシタ上部電極４０４と第２の素子のキャパシタ下部電極４０６、第１の素子のキャパシタ下部電極４０５と第２の素子のキャパシタ上部電極４０４とがそれぞれ独立の配線４０９、４０９′で接続することにより、上下対称な構造を有するＭＩＭキャパシタが形成される。配線４０９、４０９′は、キャパシタの上に層間絶縁膜４０８を介して形成された上層の金属配線層を構成している（図８（ｂ））。
【００３１】
次に、図９を参照して第５の実施例を説明する。
図９は、半導体基板上の多層配線層の上に形成されたキャパシタの断面図、平面図及び模式図である。この図では半導体基板は示さず、多層配線層の上部及びその上に形成されたキャパシタを示している。この実施例は、上部及び下部電極に異種材料を用いることによる非対称性を本発明により相殺するものである。ＭＩＭキャパシタの電極は、低抵抗であるほど回路特性（Ｑ値）が向上するので低抵抗であることが望ましい。低抵抗の電極として半導体装置（ＬＳＩ）の多層配線に用いられる銅（Ｃｕ）は有望であり、配線層形成時にＭＩＭキャパシタの下部電極が同時に形成できるという製造上の利点もある。しかし、Ｃｕの加工は通常ダマシン法で形成されており、ＭＩＭキャパシタの上部電極には用い難い。何故ならＭＩＭキャパシタの上部電極加工は通常ＲＩＥ技術を用いて行うからである。そこで上部電極には従来用いてきたＴｉＮを用いると、ＳｉＮとＴｉＮ、ＳｉＮとＣｕとの間のショットキーバリア高さが異なるために、図９（ａ）に示すように、エネルギーバンドは非対称な構造になり、ＶＣＣ１の値は約１８０ｐｐｍとなった。
そこで、本発明の構造を採用することにより、ＶＣＣ１をほぼ０にしながら良好なＱ値が得られるＭＩＭキャパシタを実現できた。
【００３２】
半導体基板及びＭＩＭキャパシタを支持する多層金属配線層の形成工程は、第１の実施例と同じなので説明を省略する。
この実施例のＭＩＭキャパシタの下部電極５０５は、多層金属配線層の最上層の金属配線層１１０の一部を兼用することを特徴としている。金属配線層１１０は、バリア層１１３を介して層間絶縁膜１１６中に埋め込まれている。金属配線層は銅などの金属を埋め込んだあとにダマシン法により加工することで形成されている。
次に、スパッタリング法により一部が下部電極となる多層金属配線層の最上層の金属配線層１１０上及び層間絶縁膜１１６上に窒化シリコン膜５０１、上部電極となる窒化チタン膜５０２を順次形成する。次に、第１乃至第４の実施例と同様に、第１の素子及び第２の素子からなる一対のキャパシタが形成されるように窒化チタン膜５０２を加工し、層間絶縁膜５０８の形成と配線とを行うことによりＭＩＭキャパシタが形成される。ここで、最上層の金属配線層１１０は、一部を第１及び第２の素子の下部電極５０５、５０６として用いられる。そして、その上の窒化シリコン膜５０１は、第１及び第２の素子の誘電体膜として共用される。さらに、窒化チタン膜５０２は、誘電体膜を介して下部電極５０５、５０６上にそれぞれ載置される上部電極５０３、５０４に加工される。
【００３３】
ここで、第１の素子のキャパシタ上部電極５０３と第２の素子のキャパシタ下部電極５０６、第１の素子のキャパシタ下部電極５０５と第２の素子のキャパシタ上部電極５０４とがそれぞれ独立の配線５０９、５０９′で接続することにより、上下対称な構造を有するＭＩＭキャパシタが形成される。配線５０９、５０９′は、キャパシタの上に層間絶縁膜５０８を介して形成された上層の金属配線層を構成している（図９（ｂ））。
以上の実施例ではＳｉＮ膜はスパッタリング法で形成した。これは、上部電極である窒化チタンも連続にスパッタリングで形成できるので製造時間短縮に有効であるからである。しかし、本発明は、スパッタリングに代えてＳｉＮを通常のＰＥＣＶＤ（プラズマＣＶＤ）法で形成することも可能である。
本発明は、以上のような構成により、半導体基板上のキャパシタが上下対称な構造にあるためＶＣＣ１をほぼ０にすることができる。したがって、キャパシタに入力するアナログ信号は歪みのないデジタル信号となって出力される。
【００３４】
また、プロセスダメージ等に起因して発生するキャパシタ絶縁膜中の欠陥が上下電極界面に対称に存在しない場合であってもＶＣＣ１への寄与が相殺される。この効果はプロセスダメージ除去のための熱処理が事実上不可能な多層配線層上のＭＩＭキャパシタに対して極めて有効である。
また、通常、ＭＩＭキャパシタの配線はＭＩＭキャパシタの面積が極めて大きいので下部電極への配線と上部電極への配線の長さが異なり、インダクタンスも大きく異なるために回路のＱ値が悪化する傾向にある。本発明のように一対のキャパシタの各電極間を接続する配線を上層の配線層を介してとることによりキャパシタ電極に接続される配線のインダクタンスをほぼ等しくすることが可能になるので回路のＱ値向上に有効である。
また、本発明の構造を採用しても製造工程の数は増大しない。ＭＩＭキャパシタの面積はもともと数百ミクロンオーダーと大きいのに対して、現在のＣＭＯＳの加工寸法は０．１ミクロンオーダーの加工が容易にできるので、本発明の構造を採用しても半導体装置面積への影響は殆ど認められない。
【００３５】
【発明の効果】
以上、本発明は、半導体基板上のキャパシタが上下対称な構造にあるためＶＣＣ１をほぼ０にすることができる。したがって、キャパシタに入力するアナログ信号は歪みのないデジタル信号となって出力される。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例の半導体装置の製造工程を説明する工程断面図。
【図２】本発明に係る第１の実施例の半導体装置の製造工程を説明する工程断面図及び半導体基板上のキャパシタの平面図。
【図３】本発明に係る第１の実施例の半導体装置の製造工程を説明する工程断面図及び半導体基板上のキャパシタの平面図。
【図４】本発明に係る第１の実施例の半導体装置の製造工程を説明する工程断面図及び半導体基板上のキャパシタの平面図。
【図５】図４の半導体基板に形成されたキャパシタの模式図。
【図６】本発明に係る第２の実施例の半導体装置の断面図及び半導体基板上のキャパシタの平面図及びキャパシタ模式図。
【図７】本発明に係る第３の実施例の半導体装置の断面図及び半導体基板上のキャパシタの平面図及びキャパシタ模式図。
【図８】本発明に係る第４の実施例の半導体装置の断面図及び半導体基板上のキャパシタの平面図及びキャパシタ模式図。
【図９】本発明に係る第５の実施例の半導体装置の断面図及び半導体基板上のキャパシタの平面図及びキャパシタ模式図。
【図１０】ＡＤコンバータの動作原理を示す模式図。
【符号の説明】
１０１・・・半導体基板
１０２・・・素子分離領域
１０３・・・ゲート電極
１０４・・・ソース・ドレイン領域
１０５、１１４、１１５、１１６、１２８、２２８、３２８、４０８、５０８・・・層間絶縁膜
１０６・・・金属膜
１０７、１１７、１１８、１１９、１２２、３２１、３２３、５０１・・・窒化シリコン膜（ＳｉＮ）
１０８、１０９、１１０・・・金属配線層
１１１、１１２、１１３・・・バリア層
１２０、２２０、３２０・・・チタン膜
１２１、１２３、５０２・・・窒化チタン膜
１２４、１２５、２２４、２２５、３２４、３２５、４０４、４０５、５０３、５０４・・・キャパシタ上部電極
１２６、１２７、２２６、２２７、３２６、３２７、４０６、４０７、５０５、５０６・・・キャパシタ上部電極
１２９、１２９′、２２９、２２９′、３２９、３２９′、４０９、４０９′、５０９、５０９′・・・配線
２２１・・・Ａｌ２  Ｏ３  膜
２２２、３２２、４０２・・・Ｔａ２  Ｏ５  膜
４０１、４０３・・・ニッケル（Ｎｉ）膜
６０１・・・キャパシタ
６０２、６０３・・・スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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