(57)【要約】【課題】本発明は、多段にデータバスを接続する構成において効率的なバッファ駆動制御が可能な半導体記憶装置を提供することを目的とする。【解決手段】半導体記憶装置は、複数のメモリブロックに夫々対応して設けられる複数のデータバスと、該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し１つのブロック選択信号をアサートすることで１つのメモリブロックを選択活性化するブロック活性化回路と、該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いは該データバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路を含む。【選択図】　　　図２
2004079077.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックと、
該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、
該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、
該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し１つのブロック選択信号をアサートすることで１つのメモリブロックを選択活性化するブロック活性化回路と、
該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いは該データバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路
を含むことを特徴とする半導体記憶装置。
【請求項２】
該バッファ制御回路は、該上流方向にある隣のバッファ制御回路からバッファ制御信号を受け取り、該対応するブロック選択信号がアサートされる場合或いは該バッファ制御信号がアサートされる場合に該対応するバッファ回路を活性化させると共に、下流方向にある隣のバッファ制御回路に供給するバッファ制御信号をアサートすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該複数のメモリブロックに夫々対応して設けられ該バッファ回路が非活性の場合に該データバスのデータレベルを保持する複数の情報保持回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
該バッファ制御回路は、該対応するバッファ回路が該データバスのデータを受け取るタイミングと同時或いはそれ以降のタイミングで該対応するバッファ回路を活性化することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該ブロック活性化回路が該ブロック選択信号を供給する信号線は該データバスと略並行に配置され、該信号線上を該ブロック選択信号が伝播する方向と該データバス上をデータ信号が伝播する方向は同一の方向であることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
該メモリブロックのワードを選択するワードデコーダを更に含み、該バッファ回路は該ワードデコーダと該データバスとのクロス領域に設けられることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
該データバスに該メモリブロックから供給するデータを増幅するアンプを更に含み、該データバスは該メモリブロックの領域に重なって配置され、該バッファ回路は該アンプの領域に設けられることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
複数のメモリブロックと、
該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、
該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、
該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し１つのブロック選択信号をアサートすることで１つのメモリブロックを選択活性化するブロック活性化回路と、
該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合のみ対応するバッファ回路を非活性とすると共にそれ以外の場合には該対応するバッファ回路を活性化状態に維持するバッファ制御回路
を含むことを特徴とする半導体記憶装置。
【請求項９】
該バッファ回路は対応するメモリブロックにおいて対応するデータバスの上流端に設けられることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
該バッファ制御回路は、該ブロック活性化回路からブロック活性化期間を指定するタイミング信号を受け取り、該対応するブロック選択信号がアサートされる場合に該タイミング信号により指定される期間のみ該対応するバッファ回路を非活性とすることを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは複数のメモリブロックを有する半導体記憶装置に関する。
【従来の技術】
半導体記憶装置においては、メモリセル配列から読み出されるデータはデータバスを介して出力回路に供給され、出力回路から出力端子を介して外部に出力される。データバスは一般に長距離配線となる場合が多く、特にメモリセル配列が複数のブロックから構成され各ブロックからの出力をデータバスで直列に接続するような場合には、データバス長が長くなることによる信号伝達時間の遅れが問題となる。
【０００２】
データバスの信号遅延時間は、データバスのドライバ能力とデータバス配線のＣＲ時定数により決まる。従って信号遅延時間を短くするためには、ドライバ能力を大きくしたり、配線幅を太くしてＲ（抵抗）を小さくしたり、隣接配線との距離を大きくしてＣ（容量）を小さくすることが考えられる。一般にドライバ能力を上げることによる信号伝達時間短縮には限界があり、配線幅や配線間隔を大きくすることが必要になるが、この場合配線領域が増大し、その結果チップ面積が大きくなるという問題があった。
【０００３】
これらの問題を解決するために、特開昭５８−１９９４９０は、データバスを中継バッファにより分割して配線遅延を低減する技術を開示している。
【発明が解決しようとする課題】
上記特開昭５８−１９９４９０に記載の技術では、複数のメモリブロックに対応する複数の分割データバスを、中継バッファを介して多段に接続する。各メモリブロックに対応する分割データバスは直列に接続されるので、データ出力のあるメモリブロックの段及びその下流においてのみ中継バッファを駆動し、上流では中継バッファを停止する必要がある。これを実現するために、ブロックアドレスのＯＲ論理を求める回路を設け、この回路の働きによりデータ出力のある段より下流（出力側）の中継バッファのみをイネーブルにしている。
【０００４】
この構成では、アドレスのＯＲ論理を求める回路及びアドレス配線を新たに設ける必要があり、チップ面積や動作電流が増大してしまう。また仕様の変更に応じてアレイ構成を変えるメモリマクロにおいては、ブロックを何個接続するかによって、アドレスによるバッファ指定回路及び配線を変更する必要があり、同一の回路で仕様変更に対応することが出来ない。
【０００５】
以上を鑑みて本発明は、多段にデータバスを接続する構成においてチップ面積及び動作電流の観点から効率的なバッファ駆動制御が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、複数のメモリブロックと、該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し１つのブロック選択信号をアサートすることで１つのメモリブロックを選択活性化するブロック活性化回路と、該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いは該データバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路を含むことを特徴とする。
【０００６】
上記半導体記憶装置においては、データバスに中継バッファを挿入することにより、データバスの配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化のためのブロック選択信号をそのまま利用して、中継バッファ回路の活性／非活性を制御する。従って、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。
【０００７】
また本発明の別の側面によれば、半導体記憶装置は、複数のメモリブロックと、該複数のメモリブロックに夫々対応して設けられる複数のデータバスと、該複数のメモリブロックに夫々対応して設けられ該データバスのデータを中継することで該複数のデータバスを直列に接続する複数のバッファ回路と、　該複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し１つのブロック選択信号をアサートすることで１つのメモリブロックを選択活性化するブロック活性化回路と、該複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合のみ対応するバッファ回路を非活性とすると共にそれ以外の場合には該対応するバッファ回路を活性化状態に維持するバッファ制御回路を含むことを特徴とする。
【０００８】
上記半導体記憶装置においては、メモリブロックからのデータ出力時には、データ出力するブロックの直ぐ上流側に設けられるバッファ回路だけを非活性化し、他のバッファ回路は活性化しておく。またデータ出力時以外の時には、バッファ回路を常時活性化しておく。これによって、データ出力時以外の時でもデータバスのデータが浮遊状態となることはなく、バッファ回路等に貫通電流が流れることは無い。従って、データバスのデータをＨＩＧＨ或いはＬＯＷ状態に保持するためのデータ保持回路等を用いる必要が無く、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００９】
図１は、本発明を適用する半導体記憶装置の概略構成を示すブロック図である。
【００１０】
図１の半導体記憶装置１０は、アドレスバッファ１１、入力データバッファ１２、出力データバッファ１３、クロック＆コマンドバッファ１４、パルス信号生成ユニット１５、ロープリデコーダ１６、コラムプリデコーダ１７、マスクイネーブルバッファ１８、及びメモリコア回路１９を含む。メモリコア回路１９は、図示されない複数のコラムデコーダ、複数のワードデコーダ２１、複数のメモリセル配列２２、複数のリードライトアンプ２３等を含む。
【００１１】
メモリセル配列２２には、データを記憶する単位である複数のメモリセルが縦横に配置され、ワード線、ビット線、コラム線等を含み、その周囲には各セルに対してデータを読み書きする際のアドレス指定やデータ増幅等のための回路や配線が設けられている。各メモリセル配列２２は、一纏まりのブロックとして提供される。メモリセル配列２２に設けられるワード線を、アドレス指定により選択的に活性化するのがワードデコーダ２１である。リードライトアンプ２３は、選択ワードのメモリセルに対する読み書きデータを増幅する。
【００１２】
アドレスバッファ１１は、外部からアドレス信号を受け取り、適当なタイミングでアドレスをロープリデコーダ１６及びコラムプリデコーダ１７に供給する。
【００１３】
入力データバッファ１２は、外部から書き込まれるデータを、メモリコア回路１９に適切なタイミングで供給する。出力データバッファ１３は、メモリコア回路１９から読み出されるデータを、適切なタイミングで外部に出力する。
【００１４】
クロック＆コマンドバッファ１４は、外部からクロック信号ＣＬＫを受け取ると共に、コントロール信号ＲＥやＷＥ等を受け取り、コントロール信号で示されるコマンドをデコードして解釈する。クロック＆コマンドバッファ１４は、デコード結果及びクロック信号をパルス信号生成ユニット１５に供給すると共に、クロック信号をアドレスバッファ１１、マスクイネーブルバッファ１８等に供給する。
【００１５】
パルス信号生成ユニット１５は、クロック信号及びデコード結果に従って、ロープリデコーダ１６、コラムプリデコーダ１７、メモリコア回路１９等の各ユニットの動作及び動作タイミングを制御するパルス信号を生成して各ユニットに供給する。即ちパルス信号生成ユニット１５が、制御タイミング信号を半導体記憶装置内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、半導体記憶装置のデータ書き込み・データ読み出し動作が実現される。
【００１６】
ロープリデコーダ１６及びコラムプリデコーダ１７は、それぞれアドレスバッファ１１から供給されるローアドレス及びコラムアドレスをプリデコードし、プリデコードアドレスをメモリコア回路１９に供給する。
【００１７】
メモリコア回路１９のワードデコーダ２１は、ロープリデコーダ１６から供給されたプリデコードアドレスをデコードし、一つのローアドレスに対応するワード線を活性化する。コラムデコーダは、コラムプリデコーダ１７から供給されたプリデコードアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。
【００１８】
読み出し動作の場合には、活性化ワード線に対応するメモリセルのデータがビット線に読み出され、活性化コラム線に対応するデータがビット線からリードライトアンプ２３を介してデータバスに読み出される。データバスのデータは出力データバッファ１３に供給され、その後外部に出力される。書き込み動作の場合には、読み出し動作の場合と逆の経路を辿り、活性化されたコラム線及び活性化されたワード線に対応するメモリセルにデータが書き込まれる。
【００１９】
図２は、本発明によるデータバスのバッファ駆動制御回路の第１実施例を示す図である。
【００２０】
図２において、図１に示す１つのワードデコーダ２１、１つのメモリセル配列２２、１つのリードライトアンプ２３を纏めたセットを、１つのブロックとして示してある。図２において、メモリセル配列２２は複数のメモリマット３５を含む構成となっている。
【００２１】
図２の例においては、複数個のブロックをデータバス３６の延展する方向に並べて配置することで、図１のメモリコア回路１９を構成している。各ブロックからの出力を伝達するデータバス３６は、バッファ回路３３を介して直列多段に接続される。複数のバッファ制御回路３２が複数のブロックにそれぞれ対応して設けられ、対応するバッファ回路３３の活性／非活性を制御する。バッファ回路３３は、ワードデコーダ列とデータバス領域のクロス部に設けられる。
【００２２】
ブロック活性化回路３１は、プリデコードアドレスに基づいて、各ブロックに対して対応するブロック選択信号とタイミング信号とを供給する。外部からの入力アドレスによりあるブロックが指定されると、そのブロックに対応するブロック選択信号がアサートされる。図２の例においては、ブロック選択信号とタイミング信号とを別々の信号として供給する構成を示すが、両信号を合わせてブロック選択信号によりタイミングを指定する構成としてもよい。複数のブロックに対して設けられる複数のバッファ制御回路３２は、対応するブロック選択信号とタイミング信号とを受け取る。
【００２３】
即ち例えばブロックｎ−１に着目すると、このブロックに対応するブロック活性化信号は、図示される信号線Ｌ１を介して、対応するバッファ制御回路３２に供給される。またタイミング信号は、図示される信号線Ｌ２を介してこのバッファ制御回路３２に供給される。ブロック活性化信号を伝達する信号線Ｌ１は、バッファ制御回路３２で終端することなく、例えばバッファ制御回路３２の上下層を通る信号線Ｌ３を介してコントロール回路２１に供給される。このようにしてブロック選択信号は、対応するバッファ制御回路３２と対応するコントロール回路２１との両方に提供される。
【００２４】
バッファ制御回路３２は、対応するブロック選択信号と上流に隣接するバッファ制御回路３２から供給されるバッファ制御信号ｒｄｂｅｎｚとにより、バッファ回路３３の活性／非活性を制御する。具体的には、対応するブロック選択信号がアサートされ自ブロックからのデータ出力がある場合にはバッファ回路３３を活性化し、更に下流のバッファ制御回路３２に対してバッファ制御信号ｒｄｂｅｎｚをアサートする。また対応するブロック選択信号がアサートされずに自ブロックからデータ出力がない場合であっても、上流のバッファ制御回路３２からのバッファ制御信号ｒｄｂｅｎｚがアサートされる場合には、バッファ回路３３を活性化する。これによって、データ出力のあるブロックに対応するバッファ回路３３及びそれより下流のバッファ回路３３を活性化することが出来る。
【００２５】
本発明においては、データバス３６に中継バッファ３３を挿入することにより、データバス３６の配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化の信号をそのまま利用して中継バッファ回路３３の活性／非活性を適切に制御することが出来る。
【００２６】
図３は、バッファ制御回路３２の構成の一例を示す回路図である。
【００２７】
図３のバッファ制御回路３２は、タイミング回路４１、ＮＯＲ回路４２、及びインバータ４３乃至４５を含む。タイミング回路４１は、ブロック活性化回路３１から自ブロックに対応するブロック選択信号ｂｌｋとタイミング信号ｔｉｍを受け取り、両信号がアサートされると出力信号ｂｔｉｍｚをアサートする。タイミング回路４１の基本的な構成はＡＮＤ論理であるが、適宜タイミング調整のための回路が含まれてよい。ＮＯＲ回路４２には、タイミング回路４１からの信号ｂｔｉｍｚと上流隣接するバッファ制御回路３２からのバッファ制御信号ｒｄｂｅｎｚ＿ｉｎが入力される。ＮＯＲ回路４２とインバータ４３とによって、信号ｂｔｉｍｚと入力バッファ制御信号ｒｄｂｅｎｚ＿ｉｎとのＯＲが求められ、下流次段へのバッファ制御信号ｒｄｂｅｎｚ＿ｏｕｔとして出力される。また信号ｂｔｉｍｚと入力バッファ制御信号ｒｄｂｅｎｚ＿ｉｎとのＯＲは、インバータ４４及び４５を介して、相補のバッファ活性化信号ｒｄｂｅｚ及びｒｄｂｅｘとして、バッファ回路３３に供給される。
【００２８】
タイミング回路４１により信号ｂｔｉｍｚのタイミングを適宜調整することで、バッファ回路３３の活性化タイミングを所望のタイミングに設定することが出来る。これにより、データバス３６からのデータ入力が確定すると同時又はその直後にバッファ回路３３を活性化するようにバッファ活性化タイミングを設定すれば、データバス駆動のための消費電流を削減することが出来る。
【００２９】
図４は、バッファ回路３３の構成の一例を示す回路図である。
【００３０】
図４のバッファ回路３３は、ＮＡＮＤ回路５１、ＮＯＲ回路５２、ＰＭＯＳトランジスタ５３、及びＮＭＯＳトランジスタ５４を含む。ＮＡＮＤ回路５１は、データバス３６からの入力データ信号ｒｄｂｚ＿ｉｎとバッファ制御回路３２からのバッファ活性化信号ｒｄｂｅｚとを受け取る。ＮＯＲ回路５２は、データバス３６からの入力データ信号ｒｄｂｚ＿ｉｎとバッファ制御回路３２からのバッファ活性化信号ｒｄｂｅｘとを受け取る。ＮＡＮＤ回路５１の出力がＰＭＯＳトランジスタ５３を駆動し、ＮＯＲ回路５２の出力がＮＭＯＳトランジスタ５４を駆動する。具体的には、バッファ活性化信号ｒｄｂｅｚ及びｒｄｂｅｘがそれぞれＨＩＧＨ及びＬＯＷの場合に、バッファ回路３３が活性化される。
【００３１】
図５は、情報保持回路３４の構成の一例を示す回路図である。
【００３２】
情報保持回路３４は、図２に示すように各段のデータバス３６においてバッファ回路３３の直前に設けられる回路であり、データバス３６の信号レベルを浮遊状態とせずにＨＩＧＨ或いはＬＯＷのデータ値に固定するよう機能する。スタンバイ状態のようにメモリブロックからデータが出力されない状態では、全てのバッファ回路３３は非活性状態にあるので、情報保持回路３４のような回路を設けないとデータバス３６は浮遊状態となってしまう。データバス３６が浮遊状態となると、データバスを入力している素子（図２の構成では最も下流にあるバッファ回路３３のＮＡＮＤ回路５１、ＮＯＲ回路５２、更にはＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４等）に貫通電流が流れ、無駄な電力が消費されることになる。これを避けるために、情報保持回路３４が設けられる。
【００３３】
情報保持回路３４は、図５に示されるように、インバータ６１及び６２から構成されるラッチを含む。このラッチにデータ出力時のデータを保持することにより、スタンバイ時においてもデータバス３６が浮遊状態になることを防ぐ。
【００３４】
図６は、本発明によるデータバスのバッファ駆動制御回路の第２実施例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３５】
図６の第２実施例の構成は、図２の第１実施例の構成におけるバッファ制御回路３２の代わりにバッファ制御回路７１及び７２を含み、また第１実施例における情報保持回路３４が削除されている。図６の第２実施例においては、メモリコア回路からのデータ出力時には、データ出力するブロックの直ぐ上流側に設けられるバッファ回路３３だけを非活性化し、他のバッファ回路３３は活性化しておく。またデータ出力時以外の時には、バッファ回路３３を常時活性化しておく。これによって、データ出力時以外の時でもデータバス３６のデータが浮遊状態となることはなく、貫通電流が流れることは無い。
【００３６】
具体的には、あるメモリブロックに対応するバッファ制御回路７１は、そのメモリブロックに対応するブロック選択信号とタイミング信号とをブロック活性化回路３１から受け取る。両信号がアサートされる場合に、バッファ制御回路７１はその出力信号であるバッファ制御信号ｒｄｂｅｎｚを非活性化し、当該ブロックの上流側に設けられるバッファ制御回路７２に供給する。バッファ制御信号ｒｄｂｅｎｚの非活性化に応答して、バッファ制御回路７２は、対応するバッファ回路３３即ち当該ブロックに対応するデータバス３６の上流端に設けられるバッファ回路３３を非活性化する。それ以外のブロックのバッファ回路３３は活性化状態にある。なお最上流のバッファ回路３３への入力はＨＩＧＨ或いはＬＯＷに固定しておけばよい。
【００３７】
図７は、バッファ制御回路７１とバッファ制御回路７２との構成の一例を示す回路図である。
【００３８】
図７に示されるように、バッファ制御回路７１は、タイミング回路４１とインバータ７５とを含む。タイミング回路４１は、図３においてバッファ制御回路３２に使用されるタイミング回路４１と同一である。従って、ブロック選択信号ｂｌｋとタイミング信号ｔｉｍとが両方アサートされると、タイミング回路４１の出力はＨＩＧＨとなり、インバータ７５から出力されるバッファ制御信号ｒｄｂｅｎｚはＬＯＷとなる。
【００３９】
バッファ制御回路７２は、インバータ７６及び７７を含み、バッファ制御信号ｒｄｂｅｎｚがＬＯＷとなると、バッファ活性化信号ｒｄｂｅｚ及びｒｄｂｅｘをそれぞれＬＯＷ及びＨＩＧＨとして、対応するバッファ回路３３を非活性化する。
【００４０】
このように本発明の第２実施例においては、データバス３６に中継バッファ３３を挿入することにより、データバス３６の配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化の信号をそのまま利用して中継バッファ回路３３の活性／非活性を適切に制御することが出来る。この際、データ出力があるブロックの上流にある中継バッファ３３のみを非活性にするよう制御し、非活性の期間をライトリードアンプ２３の活性化期間と同一にすれば、第１実施例の場合のような情報保持回路を設ける必要が無い。特にデータバスの信号線数が多く情報保持回路３４を配置する領域が確保できない場合等には、面積を有効に使用する第２実施例の構成が利点を発揮する。
【００４１】
図８は、本発明によるデータバスのバッファ駆動制御回路の第３実施例を示す図である。図８において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４２】
図８の第３実施例の構成は、図２の第１実施例の構成とは、データバス３６のデータ伝播方向が逆になっている。即ち、図２の第１実施例では、図面右側のブロック活性化回路３１からブロック選択信号及びタイミング信号を供給し、データバス３６のデータは図面右側の出力回路１３に供給される。それに対して図８の第３実施例では、図面右側のブロック活性化回路３１からブロック選択信号及びタイミング信号を供給し、データバス３６のデータは図面左側の出力回路１３に供給される。図２の構成では、ブロック活性化回路３１から出力回路１３までの信号伝達経路が、ブロック０に対して最も短くブロックｎ−１に対して最も長い状態となっており、データが出力されるブロック位置によるタイミング差が大きい。図８の構成では、ブロック活性化回路３１から出力回路１３までの信号伝達経路が、各ブロックに対して略均一な状態となっており、データ出力ブロック位置によるタイミング差を小さくすることが出来る。
【００４３】
なお図８の構成では、あるブロックに対応するバッファ制御回路３２には、一段上流のブロックに対するブロック選択信号が供給される。これは各バッファ制御回路３２が、対応メモリブロックの対応データバス３６の上流端に設けられているために、その対応メモリブロックのブロック選択信号を基にバッファ回路３３を活性化してしまうと、データ出力ブロックのデータバス３６が上流からの影響を受けてしまうからである。
【００４４】
これに対して、例えば図２の構成でブロック活性化回路３１を図面左側に移動させた場合のように、各バッファ制御回路３２を対応データバス３６の下流端に設ける場合には、その対応メモリブロックのブロック選択信号を基にバッファ回路３３を活性化すればよい。また更に言えば、図８の構成であっても、各バッファ制御回路３２と各メモリブロックの対応関係をずらせて考えれば、対応メモリブロックのブロック選択信号を基にバッファ回路３３を活性化していると考えることが出来る。
【００４５】
図９は、本発明によるデータバスのバッファ駆動制御回路の第４実施例を示す図である。図８において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４６】
前述の第１乃至第３実施例は、データバス３６のバッファ回路３３をワードデコーダ２１とデータバス領域のクロス部或いはその周辺に配置する構成であったが、図９に示す第４実施例では、リードライトアンプ２３領域にバッファ回路３３を設けることを特徴とする。
【００４７】
図９においては、メモリブロックに相当するメモリセルマット８３上にデータバス８０を重ねて配置する。メモリセルマット８３を複数並べてデータバス８０を直列に多段接続し、各データバス８０間をバッファ回路３３で中継する。データバス８０には、ローカルデータバス８１からリードライトアンプ２３を介して読み出しデータが供給される。なお物理的なレイアウト以外の論理的な回路構成は図２の第１実施例の場合と同様であり、バッファ回路３３は各メモリブロックに対応するバッファ制御回路３２により制御される。またデータバス８０の信号レベルが浮遊状態となることを防ぐために、情報保持回路３４がデータバス８０上に設けられる。
【００４８】
図９に示されるように、バッファ回路３３はリードライトアンプ２３領域に配置される。このような回路配置により、半導体記憶装置のチップ面積を有効に使用することが出来る。
【００４９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
上記半導体記憶装置においては、データバスに中継バッファを挿入することにより、データバスの配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化のためのブロック選択信号をそのまま利用して、中継バッファ回路の活性／非活性を制御する。従って、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。
【図面の簡単な説明】
【図１】本発明を適用する半導体記憶装置の概略構成を示すブロック図である。
【図２】本発明によるデータバスのバッファ駆動制御回路の第１実施例を示す図である。
【図３】バッファ制御回路の構成の一例を示す回路図である。
【図４】バッファ回路の構成の一例を示す回路図である。
【図５】情報保持回路の構成の一例を示す回路図である。
【図６】本発明によるデータバスのバッファ駆動制御回路の第２実施例を示す図である。
【図７】バッファ制御回路の構成の一例を示す回路図である。
【図８】本発明によるデータバスのバッファ駆動制御回路の第３実施例を示す図である。
【図９】本発明によるデータバスのバッファ駆動制御回路の第４実施例を示す図である。
【符号の説明】
１０　半導体記憶装置
１１　アドレスバッファ
１２　入力データバッファ
１３　出力データバッファ
１４　クロック＆コマンドバッファ
１５　パルス信号生成ユニット
１６　ロープリデコーダ
１７　コラムプリデコーダ
１８　マスクイネーブルバッファ
１９　メモリコア回路
【図１】
2004079077.tif 000003
【図２】
2004079077.tif 000004
【図３】
2004079077.tif 000005
【図４】
2004079077.tif 000006
【図５】
2004079077.tif 000007
【図６】
2004079077.tif 000008
【図７】
2004079077.tif 000009
【図８】
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【図９】
2004079077.tif 000011