(57)【要約】【課題】薄膜酸化物を製造する方法であって、熱酸化のバルク特性および界面特性に近いバルク特性および界面特性を有する薄膜酸化物を生成する方法が提供される。  【解決手段】本発明の方法は、第１のシリコン層を形成する工程と、第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化する工程と、第１のシリコン層の上に重なる酸化物層を形成する工程とを含む。この方法のいくつかの局面において、薄膜酸化物層は、酸化された第２のシリコン層の上に重なり、４００℃未満の温度で、高密度プラズマ励起化学蒸着処理および誘導結合プラズマソースによって形成される。  【選択図】  図８
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【特許請求の範囲】
【請求項１】
薄膜酸化物を製造する方法であって、
第１のシリコン層を形成する工程と、
該第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、
誘導結合プラズマソースを用いて、４００℃未満の温度で、該第２のシリコン層を酸化する工程と、
該第１のシリコン層の上に重なる酸化物層を形成する工程と
を包含する、方法。
【請求項２】
前記誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化する工程は、該第２のシリコン層をプラズマ酸化する工程を含む、請求項１に記載の方法。
【請求項３】
前記第２のシリコン層をプラズマ酸化する工程は、
２０ナノメートル（ｎｍ）よりも厚い酸化物層を形成する工程と、
約１．４５〜１．４７の間の屈折率を有する該酸化物層を形成する工程と
を含む、請求項２に記載の方法。
【請求項４】
前記第２のシリコン層をプラズマ酸化する工程は、１分につき約４．４ｎｍまでの速度で酸化物を形成する工程を含む、請求項２に記載の方法。
【請求項５】
前記第２のシリコン層をプラズマ酸化する工程は、２０ｎｍ未満の厚さの酸化物層を形成する工程を含む、請求項４に記載の方法。
【請求項６】
前記第２のシリコン層をプラズマ酸化する工程は、
パワー密度が１平方センチメートルにつき約０．１〜１．６ワット（Ｗ／ｃｍ２）の状態で、約１３．５６メガヘルツ（ＭＨｚ）で、
圧力が約１５〜５００ミリＴｏｒｒ（ｍＴｏｒｒ）で、
約２０：１から２００：１の比の希ガスと酸素との混合物を用い、
総ガスフローが、１分につき、５０〜２００標準立方センチメートル（ｓｃｃｍ）で、プラズマを誘導結合する工程を含む、請求項４に記載の方法。
【請求項７】
前記プラズマを、希ガスと酸素との混合物と誘導結合する工程は、酸素を、ヘリウム、アルゴン、およびクリプトンを含む群から選択される希ガスと混合する工程を含む、請求項６に記載の方法。
【請求項８】
透明基板層を形成する工程と、
該基板層の上に重ねられ、前記シリコン層の下にある拡散隔壁を形成する工程と
をさらに包含する方法であって、
前記第１のシリコン層を形成する工程は、前記第１のシリコン層に、トランジスタチャネル、ソース、およびドレイン領域を形成する工程を含み、
前記第１のシリコン層の上に重なる酸化物の層を形成する工程は、ゲート誘電体層を形成する工程を含み、該方法は、
該ゲート誘電体層の上に重なるゲート電極を形成する工程をさらに包含する、請求項７に記載の方法。
【請求項９】
前記ゲート誘電体層を形成する工程は、
固定酸化物電荷密度が５×１０１１（／ｃｍ２）未満であり、
界面トラップ密度が１平方センチメートルにつき約０．９×１０１０〜８×１０１０電子ボルト（／ｃｍ２  ｅＶ）であり、
フラットバンド電圧シフトが、１５０℃、１センチメートルにつき±２メガボルト（ＭＶ／ｃｍ）での３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、
漏れ電流の密度が、印加される電界が８ＭＶ／ｃｍで１平方センチメートルにつき１０−７アンペア（Ａ／ｃｍ２）未満であり、
ブレークダウン電界強度が、１０ＭＶ／ｃｍより高い層を形成する工程を含む、請求項８に記載の方法。
【請求項１０】
前記第１のシリコン層の上に重なる酸化物層を形成する工程は、
前記酸化された第２のシリコン層を上に重ねる工程と、
４００℃未満の温度で、高密度プラズマ励起化学蒸着堆積（ＨＤ−ＰＥＣＶＤ）処理および誘導結合プラズマソースを用いる工程と
を含む、請求項１に記載の方法。
【請求項１１】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、酸化物を、１分につき約１０ｎｍよりも速い速度で堆積する工程を含む、請求項１０に記載の方法。
【請求項１２】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、酸化物を、約１０〜１００ｎｍの間の厚さの層に堆積する工程を含む、請求項１１に記載の方法。
【請求項１３】
前記第１のシリコン層の上に重なる酸化物の層を形成する工程は、約１０〜１００ｎｍの厚さの酸化物の層を形成する工程を含む、請求項１１に記載の方法。
【請求項１４】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、
約３８０℃で、
パワー密度が１平方センチメートルにつき、約０．２〜１．６Ｗ／ｃｍ２の状態で、１３．５６ＭＨｚで、
圧力が約５０〜２５０ｍＴｏｒｒで、
約１０：１００：５０から２５：１００：５０の比のＳｉＨ４、Ｎ２Ｏ、およびＮ２の混合物を用いて、プラズマを誘導結合する工程を含む、請求項１１に記載の方法。
【請求項１５】
透明基板層を形成する工程と、
該基板層の上に重ねられ、前記シリコン層の下にある拡散隔壁を形成する工程と
をさらに包含する方法であって、
第１のシリコン層を形成する工程は、該第１のシリコン層に、トランジスタチャネル、ソース、およびドレイン領域を形成する工程を形成する工程を含み、
前記第１のシリコン層の上に重なる酸化物層を形成する工程は、ゲート誘電体層を形成する工程を含み、該方法は、
該ゲート誘電体層の上に重なるゲート電極を形成する工程をさらに包含する、請求項１４に記載の方法。
【請求項１６】
前記ゲート誘電体層を形成する工程は、
固定酸化物電荷密度が５×１０１１／ｃｍ２未満であり、
界面トラップ密度が約０．９×１０１０〜８×１０１０／ｃｍ２  ｅＶであり、
フラットバンド電圧シフトが、１５０℃、±２ＭＶ／ｃｍでの３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、
漏れ電流の密度が、印加される電界が８ＭＶ／ｃｍで１０−７Ａ／ｃｍ２未満であり、
ブレークダウン電界強度が、１０ＭＶ／ｃｍより高い層を形成する工程を含む、請求項１５に記載の方法。
【請求項１７】
前記第１のシリコン層を形成する工程は、アモルファスシリコン、微結晶シリコン、多結晶シリコンを含む群から選択される層を形成する工程を含む、請求項１に記載の方法。
【請求項１８】
前記第１のシリコン層の上に重なる第２のシリコン層を付与する工程は、アモルファスシリコンを付与する工程を含む、請求項１に記載の方法。
【請求項１９】
前記第２のシリコン層を、４００℃未満の温度で酸化する工程は、シリコン酸化物およびシリコンオキシニトリドを含む群から選択される酸化物を形成する工程を含む、請求項１に記載の方法。
【請求項２０】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、シリコン酸化物およびシリコンオキシニトリドを含む群から選択される酸化物を形成する工程を含む、請求項１０に記載の方法。
【請求項２１】
薄膜酸化物を製造する方法であって、
第１のシリコン層を形成する工程と、
該第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、
伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で、該第２のシリコン層を酸化する工程と、
該第１のシリコン層の上に重なる酸化物層を、伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で形成する工程と
を包含する、方法。
【請求項２２】
前記伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化する工程は、該第２のシリコン層をプラズマ酸化する工程を含む、請求項２１に記載の方法。
【請求項２３】
前記第２のシリコン層をプラズマ酸化する工程は、
２０ナノメートル（ｎｍ）よりも厚い酸化物界面層を形成する工程と、
約１．４５〜１．４７の間の屈折率を有する該酸化物界面層を形成する工程と
を含む、請求項２２に記載の方法。
【請求項２４】
薄膜酸化物のインサイチュ製造方法であって、該方法は、
第１の膜処理チャンバ内で、
第１のシリコン層を形成する工程と、
該第１のシリコン層の上に重ねて、第２のシリコン層を付与する工程と
を含み、該方法は、
該第１および第２のシリコン層を、該第１の膜処理チャンバに残す工程と、
該第２のシリコン層を、誘導結合プラズマソースを用いて、４００℃未満の温度で酸化する工程と、
該第１のシリコン層の上に重なる酸化物層を形成する工程と
を包含する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路（ＩＣ）デバイスの製造、より具体的には、高密度プラズマを用いて、シリコン上に酸化物の界面を形成する方法に関する。
【背景技術】
【０００２】
図１は、薄膜トランジスタ（従来技術）用の多重ゲート構造の模式図である。ＩＣデバイスの適切な性能は、部分的には、デバイス構造内の酸化物層の特性に依存する。薄膜トランジスタ（ＴＦＴ）が例として用いられるが、記載は、他のＩＣデバイスにも適用されることが理解される。図１において、酸化物層は、ゲート絶縁層を形成する。ゲート絶縁体のバルク特性、およびゲート絶縁体とシリコン層との間の界面の特性の両方は、ＴＦＴの動作にとって非常に重要である。シリコンデバイスに関して、良好なゲート絶縁膜は二酸化シリコン（ＳｉＯ２）であり、優れたバルク特性および界面特性を有する高品質なＳｉＯ２膜を形成する良好な方法は、熱酸化である。ＴＦＴに関して、熱酸化は、拡散隔壁および基板の上にシリコンの膜を形成する工程と、得られる多重構造を加熱して、シリコン層の上に重ねられるＳｉＯ２層を形成する工程を含む。酸化物層を、経済性の面で実際的にするために十分な速さの成長速度で生成するため、熱酸化は、典型的には、約８００〜１２００℃の間の温度で行われる。限られた数の基板の材料（例えば、シリコン）のみが、熱酸化に必要な温度に適合する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２は、プラズマ励起化学蒸着（ＰＥＣＶＤ）システム（従来技術）の模式図である。しかし、熱酸化に伴う温度に不適合な基板材料を用いることに対して関心が高まっている。例えば、液晶ディスプレイ（ＬＣＤ）技術の向上によって、ガラスポリマーのような透明基板上の高性能ＴＦＴドライバコンポーネントに対する需要が生まれてきた。不運なことに、上記の透明基板は、熱酸化に必要な温度に不適合である。実際、これらの基板は、４００℃未満の温度（以下、低温と呼ぶ）で処理されることが望ましい。不運なことに、ＰＥＣＶＤを低温で用いることは、４００℃より高い温度で形成される熱酸化物またはＰＥＣＶＤ酸化物において典型的なレベルよりも、酸化層の不純物レベルが高くなることにつながる。さらに、低温ＰＥＣＶＤは、４００℃よりも高い温度でのＰＥＣＶＤの酸化物の堆積率よりも低い堆積率につながり得る。典型的な低温ＰＥＣＶＤ酸化物層において、屈折率、固定酸化物電荷密度、ブレークダウン電界強度、漏れ電流密度、および界面トラップ密度は、典型的な熱酸化物層と比較すると、全て劣っている。例えば、熱酸化物の屈折率は、１．４６であるが、低温ＰＥＣＶＤ酸化物の屈折率は、１．４５未満である。低温ＰＥＣＶＤ処理パラメータを変更して、堆積率を増大させることによって、得られる酸化物のバルク特性および界面特性の質が低下する。図２に示す処理は、容量性結合プラズマを用いる。高周波数パワーは、上部電極に直接結合され、底部電極に容量的に結合される。従って、２つの電極は結合されており、上部電極および底部電極に向けられるエネルギーを独立して制御することは不可能である。従って、高周波数パワーを増大させることによって成長速度を高める試みは、酸化物のバルク特性および界面特性に悪影響を及ぼす、シース電位の増大につながる。
【０００４】
シリコン層の上に重なる酸化物の層を形成する低温処理が現在研究されている。これらの処理のいくつかは、シリコン層の一部を酸化物に変換することによってプラズマ酸化物を形成する。ある状況においては、シリコン層の元の厚さを維持しながら、シリコン層上にプラズマ酸化物層を形成することは、簡便であり得る。
【０００５】
低温処理によって、ＰＥＣＶＤのような低温方法によって形成される酸化物の層よりも優れたバルク特性および界面特性を有する酸化物層を形成することができれば、有用である。
【０００６】
低温処理によって、熱酸化のバルク特性および界面特性に近いバルク特性および界面特性を有する酸化物層を形成することができれば、有用である。
【０００７】
低温処理によって、ＰＥＣＶＤのような低温方法での速度よりも速い速度で酸化物を堆積することができれば、有用である。
【０００８】
低温処理によって、シリコン層の元の厚さを維持しながら、シリコン層上に酸化物層を形成することができれば、有用である。
【課題を解決するための手段】
【０００９】
本発明の方法は、４００℃未満の温度で製造され、熱酸化のバルク特性および界面特性に近いバルク特性および界面特性を有する薄膜酸化物を生成する処理を記載する。この処理は、犠牲シリコン層のプラズマ酸化を含み、高密度誘導結合プラズマソースおよび化学蒸着を用いる。本発明は、ガラスおよびポリマーのような透明基板上に、薄膜トランジスタ（ＴＦＴ）のような集積回路（ＩＣ）デバイスを形成することを可能にする。
【００１０】
従って、薄膜酸化物を製造する方法が提供される。この方法は、第１のシリコン層を形成する工程と、第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化させて、第１のシリコン層の上に重なる酸化物層を形成する工程とを含む。第２のシリコン層は、プラズマ酸化され、１分につき約４．４ｎｍまでの速度で（１分後）形成される。この方法のいくつかの局面において、酸化物層は、２０ナノメートル（ｎｍ）よりも厚く、屈折率が約１．４５〜１．４７の間である。プラズマ酸化物は、特定のパラメータ（パワー密度、圧力、処理ガス組成、および処理ガスフローを含む）で第２のシリコン層をプラズマ酸化させることによって形成される。
【００１１】
この方法のいくつかの局面において、酸化物層は、酸化された第２のシリコン層の上に重なり、４００℃未満の温度で、高密度プラズマ励起化学蒸着（ＨＤ−ＰＥＣＶＤ）処理および誘導結合プラズマソースによって形成される。この方法のいくつかの局面において、酸化物層および第１のシリコン層は、透明基板層を形成し、拡散隔壁を基板の上に重ね、シリコン層を拡散隔壁の上に重ねることによって、ＴＦＴに組み込まれる。その後、トランジスタチャネル、ソース、およびドレイン領域が、シリコン層に形成され、酸化物層は、ゲート誘電体層を形成し、ゲート誘電体層の上に重なるゲート電極が形成される。ゲート誘電体層は、１平方センチメートルにつき５×１０１１未満の固定酸化物電荷密度を有する。
【００１２】
本発明の方法は、薄膜酸化物を製造する方法であって、第１のシリコン層を形成する工程と、該第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、誘導結合プラズマソースを用いて、４００℃未満の温度で、該第２のシリコン層を酸化する工程と、該第１のシリコン層の上に重なる酸化物層を形成する工程とを包含し、それによって上記目的を達成する。
【００１３】
前記誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化する工程は、該第２のシリコン層をプラズマ酸化する工程を含んでもよい。
【００１４】
前記第２のシリコン層をプラズマ酸化する工程は、２０ナノメートル（ｎｍ）よりも厚い酸化物層を形成する工程と、約１．４５〜１．４７の間の屈折率を有する該酸化物層を形成する工程とを含んでもよい。
【００１５】
前記第２のシリコン層をプラズマ酸化する工程は、１分につき約４．４ｎｍまでの速度で酸化物を形成する工程を含んでもよい。
【００１６】
前記第２のシリコン層をプラズマ酸化する工程は、２０ｎｍ未満の厚さの酸化物層を形成する工程を含んでもよい。
【００１７】
前記第２のシリコン層をプラズマ酸化する工程は、パワー密度が１平方センチメートルにつき約０．１〜１．６ワット（Ｗ／ｃｍ２）の状態で、約１３．５６メガヘルツ（ＭＨｚ）で、圧力が約１５〜５００ミリＴｏｒｒ（ｍＴｏｒｒ）で、約２０：１から２００：１の比の希ガスと酸素との混合物を用い、総ガスフローが、１分につき、５０〜２００標準立方センチメートル（ｓｃｃｍ）で、プラズマを誘導結合する工程を含んでもよい。
【００１８】
前記プラズマを、希ガスと酸素との混合物と誘導結合する工程は、酸素を、ヘリウム、アルゴン、およびクリプトンを含む群から選択される希ガスと混合する工程を含んでもよい。
【００１９】
透明基板層を形成する工程と、該基板層の上に重ねられ、前記シリコン層の下にある拡散隔壁を形成する工程とをさらに包含する方法であって、前記第１のシリコン層を形成する工程は、前記第１のシリコン層に、トランジスタチャネル、ソース、およびドレイン領域を形成する工程を含み、前記第１のシリコン層の上に重なる酸化物の層を形成する工程は、ゲート誘電体層を形成する工程を含み、該方法は、該ゲート誘電体層の上に重なるゲート電極を形成する工程をさらに包含してもよい。
【００２０】
前記ゲート誘電体層を形成する工程は、固定酸化物電荷密度が５×１０１１（／ｃｍ２）未満であり、界面トラップ密度が１平方センチメートルにつき約０．９×１０１０〜８×１０１０電子ボルト（／ｃｍ２  ｅＶ）であり、フラットバンド電圧シフトが、１５０℃、１センチメートルにつき±２メガボルト（ＭＶ／ｃｍ）での３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、漏れ電流の密度が、印加される電界が８ＭＶ／ｃｍで１平方センチメートルにつき１０−７アンペア（Ａ／ｃｍ２）未満であり、ブレークダウン電界強度が、１０ＭＶ／ｃｍより高い層を形成する工程を含んでもよい。
【００２１】
前記第１のシリコン層の上に重なる酸化物層を形成する工程は、前記酸化された第２のシリコン層を上に重ねる工程と、４００℃未満の温度で、高密度プラズマ励起化学蒸着堆積（ＨＤ−ＰＥＣＶＤ）処理および誘導結合プラズマソースを用いる工程とを含んでもよい。
【００２２】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、酸化物を、１分につき約１０ｎｍよりも速い速度で堆積する工程を含んでもよい。
【００２３】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、酸化物を、約１０〜１００ｎｍの間の厚さの層に堆積する工程を含んでもよい。
【００２４】
前記第１のシリコン層の上に重なる酸化物の層を形成する工程は、約１０〜１００ｎｍの厚さの酸化物の層を形成する工程を含んでもよい。
【００２５】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、約３８０℃で、パワー密度が１平方センチメートルにつき、約０．２〜１．６Ｗ／ｃｍ２の状態で、１３．５６ＭＨｚで、圧力が約５０〜２５０ｍＴｏｒｒで、約１０：１００：５０から２５：１００：５０の比のＳｉＨ４、Ｎ２Ｏ、およびＮ２の混合物を用いて、プラズマを誘導結合する工程を含んでもよい。
【００２６】
透明基板層を形成する工程と、該基板層の上に重ねられ、前記シリコン層の下にある拡散隔壁を形成する工程とをさらに包含する方法であって、第１のシリコン層を形成する工程は、該第１のシリコン層に、トランジスタチャネル、ソース、およびドレイン領域を形成する工程を形成する工程を含み、前記第１のシリコン層の上に重なる酸化物層を形成する工程は、ゲート誘電体層を形成する工程を含み、該方法は、該ゲート誘電体層の上に重なるゲート電極を形成する工程をさらに包含してもよい。
【００２７】
前記ゲート誘電体層を形成する工程は、固定酸化物電荷密度が５×１０１１／ｃｍ２未満であり、界面トラップ密度が約０．９×１０１０〜８×１０１０／ｃｍ２  ｅＶであり、フラットバンド電圧シフトが、１５０℃、±２ＭＶ／ｃｍでの３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、漏れ電流の密度が、印加される電界が８ＭＶ／ｃｍで１０−７Ａ／ｃｍ２未満であり、ブレークダウン電界強度が、１０ＭＶ／ｃｍより高い層を形成する工程を含んでもよい。
【００２８】
前記第１のシリコン層を形成する工程は、アモルファスシリコン、微結晶シリコン、多結晶シリコンを含む群から選択される層を形成する工程を含んでもよい。
【００２９】
前記第１のシリコン層の上に重なる第２のシリコン層を付与する工程は、アモルファスシリコンを付与する工程を含んでもよい。
【００３０】
前記第２のシリコン層を、４００℃未満の温度で酸化する工程は、シリコン酸化物およびシリコンオキシニトリドを含む群から選択される酸化物を形成する工程を含んでもよい。
【００３１】
前記４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、シリコン酸化物およびシリコンオキシニトリドを含む群から選択される酸化物を形成する工程を含んでもよい。
【００３２】
本発明の方法は、薄膜酸化物を製造する方法であって、第１のシリコン層を形成する工程と、該第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で、該第２のシリコン層を酸化する工程と、該第１のシリコン層の上に重なる酸化物層を、伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で形成する工程とを包含し、それにより上記目的を達成する。
【００３３】
前記伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化する工程は、該第２のシリコン層をプラズマ酸化する工程を含んでもよい。
【００３４】
前記第２のシリコン層をプラズマ酸化する工程は、２０ナノメートル（ｎｍ）よりも厚い酸化物界面層を形成する工程と、約１．４５〜１．４７の間の屈折率を有する該酸化物界面層を形成する工程とを含んでもよい。
【００３５】
本発明の方法は、薄膜酸化物のインサイチュ製造方法であって、該方法は、第１の膜処理チャンバ内で、第１のシリコン層を形成する工程と、該第１のシリコン層の上に重ねて、第２のシリコン層を付与する工程とを含み、該方法は、該第１および第２のシリコン層を、該第１の膜処理チャンバに残す工程と、該第２のシリコン層を、誘導結合プラズマソースを用いて、４００℃未満の温度で酸化する工程と、該第１のシリコン層の上に重なる酸化物層を形成する工程とを包含し、それにより上記目的を達成する。
【発明の効果】
【００３６】
本発明の方法によれば、第１のシリコン層の上に重なる第２のシリコン層が付与され、誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層が酸化される。
【００３７】
その結果、低温処理によって、ＰＥＣＶＤのような低温方法によって形成される酸化物の層よりも優れたバルク特性および界面特性を有する酸化物層を形成することができる。低温処理によって、熱酸化のバルク特性および界面特性に近いバルク特性および界面特性を有する酸化物層を形成することができれる。低温処理によって、ＰＥＣＶＤのような低温方法での速度よりも速い速度で酸化物を堆積することができる。低温処理によって、シリコン層の元の厚さを維持しながら、シリコン層上に酸化物層を形成することができる。
【発明を実施するための最良の形態】
【００３８】
上記の方法のさらなる細部は、以下に示される。
【００３９】
図３は、犠牲シリコン層を示す、多重構造３００の部分的な断面図である。図３は、ゲート多重製造処理における工程を示す。この処理は、アクティブシリコン層の元の厚さを維持しながら、シリコン層上に重なる酸化物層を形成することに適用可能である。すなわち、この方法は、アクティブシリコン層を直接酸化することを避ける。これを達成するため、透明基板３０２の上に、厚さ３０６の第１のシリコン層３０４が重ねられる。層３０４の上に、第２の犠牲シリコン層３０８が重ねられる。層３０４は、以下に記載するように、酸化雰囲気中、高密度プラズマに露出させることによって、酸化物層に変換される。プラズマ酸化は、犠牲層３０８が完全にプラズマ酸化物に変換されるときであって、アクティブシリコン層３０４がプラズマ酸化にかけられ始める前に停止される。従って、シリコン層３０４は、その厚さ３０６を維持する。透明基板３０２は、ガラスまたはポリマーであり得るが、これらの材料に限定されない。シリコン層３０４は、アモルファスシリコン、微結晶シリコン、多結晶シリコンを含む群から選択され得る。犠牲層３０８は、典型的には、アモルファスシリコンである。
【００４０】
図４は、図３の多重構造に、本発明の酸化物界面４００を形成する酸化処理を行った後の部分的な断面図である。厚さ４０４の酸化物層４０２（上述したように、犠牲層３０８の酸化によって形成される）は、シリコン層３０４の上に重ねられる。高密度誘導結合プラズマ（ＩＣＰソース）（図示せず）が用いられて、４００℃未満の温度で酸化物層４０２が形成される。４００℃未満の温度で酸化物層４０２を形成することによって、熱酸化に伴う温度（８００〜１２００℃）に対して不適合な透明基板３０２を用いることが可能になる。その結果として、透明基板３０２が、ディスプレイデバイス、例えば液晶ディスプレイ（ＬＣＤ）を有するデバイスにおいて、酸化物界面４００を用いることを容易にする。
【００４１】
酸化物層４０２は、熱酸化のバルク特性に近いバルク特性を有する。バルク特性は、例えばＩＣデバイスにおける、酸化物層４０２の電気性能を測定する界面特性と比較すると、酸化物層４０２の物理組成に固有である。この方法のいくつかの局面において、厚さ４０４は、２０ナノメートル（ｎｍ）よりも厚い。２０ｎｍを超える厚さ４０４について、酸化物層４０２の屈折率は、典型的には、約１．４５〜１．４７の間である。比較として、熱酸化の屈折率は、１．４６である。厚さ４０４の値が２０ｎｍ未満である場合、プラズマ酸化の界面特性（以下に記載）は、熱酸化の界面特性に匹敵するものであり、プラズマ酸化を、特に、比較的薄い層についての使用に適切にする。
【００４２】
図５は、図３の多重構造に酸化二分子層を形成した後の部分的な断面図である。図６は、高密度プラズマ励起化学蒸着（ＨＤ−ＰＥＣＶＤ）システムの模式図である。図７は、本発明の方法を用いて製造された薄膜トランジスタ（ＴＦＴ）の部分的な断面図である。図５において、厚さ５０４の酸化二分子層５０２は、シリコン層３０４の上に重なる。二分子層５０２は、図６に示すＨＤ−ＰＥＣＶＤ処理を用いることによって、酸化物層４０２および堆積酸化物サブ層５０６を含む。サブ層５０６は厚さ５０７である。ＨＤ−ＰＥＣＶＤ処理にともなう、より高いプラズマ密度およびエネルギーレベルは、４００℃未満で行われる従来のＰＥＣＶＤ処理よりも、不純物が少ない酸化物を堆積することを可能にする。プラズマ酸化物および堆積酸化物は、最適な層の厚さ、および形成の速度について、それぞれ、利点を有する。プラズマ酸化物層４０２は、２０ｎｍ未満の厚さの堆積酸化物よりも良好な界面特性を有する。これらの界面特性は以下にさらに説明される。しかし、プラズマ酸化物の成長速度（４．４ｎｍ／分）は、堆積酸化物の成長速度（１０ｎｍ／分よりも速い）よりも遅い。４．４ｎｍ／分のプラズマ成長速度は、プラズマ酸化処理が開始して１分後に確立される速度である。１０ｎｍ／分よりも速い堆積酸化物の成長速度は、ＨＤ−ＰＥＣＶＤ処理が開始して１０分後に確立される速度である。従って、厚さ４０４を２０ｎｍ未満に制限することが好ましい。１０ｎｍを超える厚さで、成長速度がより速く、バルク特性および界面特性が良好な堆積酸化物は、二分子層５０２を完成させるサブ層５０６において用いられる。本発明のいくつかの局面において、厚さ５０７は、１０〜１００ｎｍの範囲である。２０ｎｍを超える厚さ５０７について、サブ層５０６の屈折率は、典型的には、約１．４５〜１．４７の間である。本発明のいくつかの局面において、厚さ５０４は、１０〜１００ｎｍの範囲である。２０ｎｍを超える厚さ５０４について、二分子層５０２の屈折率は、典型的には、約１．４５〜１．４７の間である。厚さ５０４および厚さ５０７は、１００ｎｍに限定されない。１００ｎｍは、例えば、酸化物二分子層５０２およびサブ層５０６を組み込む、図７におけるＴＦＴのようなＩＣデバイスの典型的な酸化物層の厚さを示すために選択される。
【００４３】
酸化物層４０２およびサブ層５０６は、シリコン酸化物およびシリコンオキシニトリドを含むが、これらの材料に限定されない。堆積酸化物について、サブ層５０６を形成する酸化物のタイプは、ＨＤ−ＰＥＣＶＤ処理において用いられる前駆ガスに依存する。シラン、テトラエトキシシラン、および他のシリコンを含む化合物が、シリコンの適切な前駆物質である。不活性ガスとして、ネオン、アルゴン、およびヘリウムが用いられ得る。酸化ガスとして、酸素またはＮ２Ｏに用いられ得る。窒素およびフッ素をサブ層５０６に組み込むため、これらの元素を含んだ適切な前駆物質、例えば、フルオロカーボンおよびアンモニアなどが用いられ得る。
【００４４】
いくつかの局面において、酸化物層４０２およびサブ層５０６は、伝送／変成器と結合されたプラズマ（ＴＣＰ）ソース（図示せず）を用いて形成される。ＴＣＰソースを用いることによって、ＩＣＰソースを用いることに伴うバルク特性および界面特性と同じ酸化物層４０２およびサブ層５０６のバルク特性および界面特性が得られる。しかし、ＴＣＰソースは、処理が、より大きい用途、例えば、ＬＣＤ用に拡大されることを可能にする。
【００４５】
図７のＴＦＴは、本発明の一例として提供された過ぎないことが理解されるべきである。ＴＦＴ７０２において、拡散隔壁７０４は、基板３０２の上に重ねられ、シリコン層３０４の下にある。シリコン層３０４は、チャネル領域７０６、ソース領域７０８、およびドレイン領域７１０を含む。ゲート電極７１２は、酸化物層４０２の上に重ねられる。酸化物層４０２は、ゲート絶縁体として機能する。図７においては酸化物層４０２が示されているが、酸化物二分子層５０２がゲート絶縁体として用いられてもよいことが理解される。
【００４６】
酸化物層４０２および酸化物二分子層５０２の界面特性および電気特性は、ＴＦＴ７０２の構造内で測定され得る。ＴＦＴ７０２において、酸化物層４０２および酸化物二分子層５０２の界面特性は以下の通りである。固定酸化物電荷密度は５×１０１１／ｃｍ２未満であり、界面トラップ密度は１平方センチメートルにつき約０．９×１０１０〜８×１０１０電子ボルト（／ｃｍ２  ｅＶ）であり、フラットバンド電圧シフトは、１５０℃、１センチメートルにつき±２メガボルト（ＭＶ／ｃｍ）での３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、漏れ電流の密度は、印加される電界が８ＭＶ／ｃｍで１平方センチメートルにつき１０−７アンペア（Ａ／ｃｍ２）未満であり、ブレークダウン電界強度は、１０ＭＶ／ｃｍより高い。堆積酸化物について、界面トラップ密度は、約２×１０１０〜８×１０１０／ｃｍ２ｅＶである。これらの界面特性は、熱酸化物の界面特性と近い。例えば、フラットバンド電圧シフト、漏れ電流密度、ブレークダウン電界強度は、熱酸化物、プラズマ酸化物、および堆積酸化物（約１０ｎｍよりも厚い）とほぼ同じオーダーである。
（機能的な説明）
本発明の方法は、犠牲シリコン層をプラズマ酸化させ、４００℃未満の基板温度で動作する、高密度誘導結合プラズマ（ＨＤ−ＩＣＰ）ソースの使用と、高密度プラズマ励起化学蒸着（ＨＤ−ＰＥＣＶＤ）処理の使用とを組み合わせる。本発明の方法は、従来の熱酸化よりも大幅に速い成長速度で、酸化物層が上に形成されるシリコン層の元の厚さを維持しながら、高品質な酸化層を生成する。本発明の方法は、薄膜トランジスタ（ＴＦＴ）および他の集積回路（ＩＣ）用途のため、薄膜酸化物層を形成するインサイチュ処理である。４００℃未満（以下、低温と呼ぶ）での処理によって、ガラスおよびポリマーなどの透明基板上での集積が可能になる。本発明は、図６に示すＨＤ−ＰＥＣＶＤシステム構成を用いる。ＨＤ−ＰＥＣＶＤシステム構成を用いることによって、図６における電極が切り離されることが可能になる、その結果、基板でのセルフバイアスが低くなる。従って、ＨＤ−ＰＥＣＶＤシステム構成は、プラズマイオン／電子密度およびエネルギーの独立した制御を可能にして、膜成長速度とバルク特性および界面特性の両方を強化することを可能にする。ＨＤ−ＰＥＣＶＤシステム構成は、シリコンのプラズマ酸化およびＳｉＯ２薄膜のＨＤ−ＰＥＣＶＤ堆積の両方について用いられる。
【００４７】
従来技術の部分で上述したように、熱酸化は、良好なバルク特性および界面特性を有する酸化物を生成する。しかし、熱ＳｉＯ２成長速度は、８００℃未満の温度では、非現実的である。本発明の犠牲シリコン層の高密度プラズマ酸化は、熱酸化の成長速度よりも大幅に速い成長速度を示す。さらに、プラズマ酸化物は、薄層（２０ｎｍ未満）において良好な特性を維持する。
【００４８】
ＨＤ−ＰＥＣＶＤ処理は、低い処理温度での堆積の間に膜に組み込まれる不純物、および膜における不純物に起因する結合を最小限にすることにおいて有効である。これは、プラズマ密度およびエネルギーレベルが、ＨＤ−ＰＥＣＶＤ処理について、従来のＰＥＣＶＤ処理のプラズマ密度およびエネルギーレベルよりも高いので可能である。
【００４９】
また、本発明は、図５に示すように、プラズマ酸化物とＨＤ−ＰＥＣＶＤ酸化物とを結合する。酸化物の二分子層の１つの適用例は、図７に示すようなＴＦＴデバイス用の低温高品質ゲート酸化物多重である。ゲート酸化物層の界面特性およびバルク特性は、犠牲シリコン層およびＨＤ−ＰＥＣＶＤ技術のプラズマ酸化の組合せを用いて、多重構造におけるシリコン層の元の厚さを維持しながら大幅に高められ得る。ＨＤ−ＩＣＰソースを用いる、４００℃未満の温度での犠牲シリコン層のプラズマ酸化は、ＨＤ−ＰＥＣＶＤ処理の速い堆積速度を利用しながら、ゲート界面特性を高めることを可能にする。すなわち、本発明は、まず、犠牲シリコン層をプラズマ酸化させて、その後、（概して）より厚いＨＤ−ＰＥＣＶＤ酸化物層を堆積して、プラズマ酸化物およびＨＤ−ＰＥＣＶＤ酸化物に関連する性質の利点を利用する。プラズマ酸化物の酸化速度が比較的遅いので、必要に応じて、所望の界面特性を得るために、プラズマ酸化物の厚さを最小限にすることが好ましい。これは、典型的には、２０ｎｍ未満である。その後、ＨＤ−ＰＥＣＶＤ酸化物が、より速い成長速度で、プラズマ酸化物層の上に堆積される。プラズマ酸化とＨＤ−ＰＥＣＶＤ処理との組合せを用いることによって、４００℃未満の基板温度で、インサイチュで製造されたゲート多重構造は、現在ＴＦＴおよび他のＩＣ用途に用いられている従来のＰＥＣＶＤ処理によって処理されたゲート多重構造のゲート酸化物の品質と比較して、ゲート酸化物の品質が大幅に向上する。また、これらのゲート多重構造は、低温基板の集積、界面品質、およびゲート構造の信頼性に関連する主な問題を解決する。さらに、ＩＣデバイス製造について、本発明は、温度収支を低減させ、デバイスのスループットを増大させることができる。
【００５０】
図８は、薄膜酸化物を製造する本発明の方法を示すフローチャートである。図８（ならびに以下で説明する図９、１０および１１）の方法は、明瞭にするため、数字が付けられた一連の工程として表されているが、明確に記載されていない限り、付けられた数字から順序が推測されるべきではない。これらの工程のうちの一部は、とばされたり、平行して行われたり、一連の厳密な順序を維持する必要なしに行われたりしてもよい。この方法は工程８００から開始される。工程８０４において、第１のシリコン層が形成される。工程８０６において、第１のシリコン層の上に重なる第２のシリコン層が付与される。工程８０８において、第２のシリコン層が、誘導結合プラズマソースを用いて、４００℃未満の温度で酸化される。工程８１０において、第１のシリコン層の上に重なる薄膜酸化物層が形成される。工程８１２において、第２のシリコン層がプラズマ酸化される。工程８１４において、プラズマ酸化物が、１分につき約４．４ｎｍまでの速度で（１分後）形成される。工程８１６において、パワー密度が、１平方センチメートルにつき約０．１〜１．６ワット（Ｗ／ｃｍ２）の状態で、約１３．５６メガヘルツ（ＭＨｚ）で、圧力が約１５〜５００ミリＴｏｒｒ（ｍＴｏｒｒ）で、約２０：１から２００：１までの比の希ガスと酸素との混合物を用いて、１分につき約５０〜２００標準立方センチメートル（ｓｃｃｍ）の総ガスフローで、プラズマが誘導結合される。工程８１８において、酸素が、ヘリウム、アルゴン、およびクリプトンを含む群から選択される希ガスと混合される。
【００５１】
以下に、本発明の方法を用いてＴＦＴを形成するある可能な順序を説明する。他の順序も可能であることが理解される。この方法のいくつかの局面において、工程８０１において、透明基板が形成される。その後、工程８０２において、基板層の上に重ねられ、第１のシリコン層の下にある、拡散隔壁が形成される。この方法のいくつかの局面において、工程８０４における第１のシリコン層の形成に続いて、工程８０５において、第１のシリコン層に、トランジスタチャネル、ソース、およびドレイン領域が形成される。この方法のいくつかの局面において、工程８１０における第１のシリコン層の上に重なる薄膜酸化物層を形成する工程に続いて、工程８１１において、固定酸化物電荷密度は５×１０１１／ｃｍ２未満であり、界面トラップ密度は１平方センチメートルにつき約０．９×１０１０〜８×１０１０電子ボルト（／ｃｍ２  ｅＶ）であり、フラットバンド電圧シフトは、１５０℃、１センチメートルにつき±２メガボルト（ＭＶ／ｃｍ）での３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、漏れ電流の密度は、印加される電界が８ＭＶ／ｃｍで１平方センチメートルにつき１０−７アンペア（Ａ／ｃｍ２）未満であり、ブレークダウン電界強度は、１０ＭＶ／ｃｍより高いゲート誘電体層が形成される。その後、工程８２０において、ゲート誘電体層の上に重なるゲート電極が形成される。
【００５２】
この方法のいくつかの局面において、工程８１２における第２のシリコン層のプラズマ酸化は、２０ナノメートル（ｎｍ）より厚い酸化物層を形成する工程および屈折率が約１．４５〜１．４７の間の酸化物を形成する工程を含む。この方法のいくつかの局面において、工程８１２において、第２のシリコン層をプラズマ酸化する工程は、２０ｎｍよりも薄い酸化物の層を形成する工程を含む。
【００５３】
この方法のいくつかの局面において、工程８０４において第１のシリコン層を形成する工程は、アモルファスシリコン、微結晶シリコン、多結晶シリコンを含む群から選択される層を形成する工程を含む。この方法のいくつかの局面において、工程８０６において第１のシリコン層の上に重なる第２のシリコン層を適用する工程は、任意の適切な技術によって、インサイチュまたはエクスサイチュで、シリコンの層を付与する工程を含む。この方法のいくつかの局面において、工程８０８において、誘導結合プラズマソースを用いて、４００℃未満の温度で、プラズマの第２のシリコン層を酸化する工程は、シリコン酸化物およびシリコンオキシニトリドを含む群から選択される酸化物を形成する工程を含む。
【００５４】
図９は、図８に示す方法をさらに示すフローチャートである。この方法は、工程９００から開始される。工程９０４において、第１のシリコン層が形成される。工程９０６において、第１のシリコン層の上に重なる第２のシリコン層が形成される。工程９０８において、誘電結合プラズマソースを用いて、４００℃未満の温度で第２のシリコン層が酸化される。工程９１０において、第１のシリコン層の上に重なる薄膜酸化物層が形成される。工程９１２において、４００℃未満の温度で、高密度プラズマ励起化学蒸着（ＨＤ−ＰＥＣＶＤ）処理および誘導結合プラズマソースを用いて、酸化された第２のシリコン層の上に重なる薄膜酸化物層が形成される。工程９１４において、１分につき約１０ｎｍまでの速度で（１０分後）、酸化物が堆積され得る。工程９１６において、約３８０℃で、パワー密度が約０．２〜１．６Ｗ／ｃｍ２の状態の約１３．５６ＭＨｚで、約５０〜２５０ｍＴｏｒｒ圧力で、約１０：１００：５０から２５：１００：５０の比のＳｉＨ４、Ｎ２Ｏ、およびＮ２の混合物を用いて、プラズマが誘導結合される。
【００５５】
以下に、本発明の方法を用いてＴＦＴを形成する、ある可能な順序を説明する。他の順序も可能であることが理解される。この方法のいくつかの局面において、工程９０１において、透明基板層が形成される。その後、工程９０２において、基板層の上に重ねられ、第１のシリコン層の下にある拡散隔壁が形成される。この方法のいくつかの局面において、工程９０４における第１のシリコン層の形成に続いて、工程９０５において、第１のシリコン層に、トランジスタチャネル、ソースおよびドレイン領域が形成される。この方法のいくつかの局面において、工程９１０における第１のシリコン層の上に重なる薄膜酸化物層を形成する工程に続いて、工程９１１において、固定酸化物電荷密度は５×１０１１／ｃｍ２未満であり、界面トラップ密度は１平方センチメートルにつき約２×１０１０〜８×１０１０／ｃｍ２  ｅＶであり、フラットバンド電圧シフトは、１５０℃、±２ＭＶ／ｃｍでの３０分のバイアス温度応力信頼性試験で、１Ｖ未満であり、漏れ電流の密度は、印加される電界が８ＭＶ／ｃｍで１０−７Ａ／ｃｍ２未満であり、ブレークダウン電界強度は、１０ＭＶ／ｃｍより高いゲート誘電体層が形成される。その後、工程９１８において、ゲート誘電体層の上に重なるゲート電極が形成される。
【００５６】
この方法のいくつかの局面において、工程９１０において第１のシリコン層の上に重なる薄膜酸化物層を形成する工程は、約１０〜１００ｎｍの厚さの薄膜酸化物層を形成する工程を含む。この方法のいくつかの局面において、工程９１２において、４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、約１０〜１００ｎｍの間の厚さの層に酸化物を堆積する工程を含む。この方法のいくつかの局面において、工程９１２において、４００℃未満の温度で、ＨＤ−ＰＥＣＶＤ処理および誘導結合プラズマソースを用いる工程は、シリコン酸化物およびシリコンオキシニトリドを含む群から選択される酸化物を形成する工程を含む。
【００５７】
図１０は、薄膜酸化物を製造する本発明の方法を示すフローチャートである。この方法は、工程１０００から開始される。工程１００２において、第１のシリコン層が形成される。工程１００４において、第１のシリコン層の上に重なる第２のシリコン層が形成される。工程１００６において、伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で第２のシリコン層が酸化される。工程１００８において、伝送／変成器に結合されたプラズマソースを用いて、４００℃未満の温度で、第１のシリコン層の上に重なる薄膜酸化物層が形成される。工程１０１０において、第２のシリコン層がプラズマ酸化される。この方法のいくつかの局面において、工程１０１０における第２のシリコン層のプラズマ酸化は、２０ナノメートル（ｎｍ）より厚い酸化物層を形成する工程および屈折率が約１．４５から１．４７の間の薄膜酸化物層を形成する工程を含む。
【００５８】
図１１は、薄膜のインサイチュ製造を行う本発明の方法を示すフローチャートである。この方法は、工程１１００から開始される。工程１１０２において、第１の膜処理チャンバ内で、第１のシリコン層が形成される。工程１１０４において、第１の膜処理チャンバ内で、第１のシリコン層の上に重なる第２のシリコン層が形成される。工程１１０６において、第１および第２のシリコン層が、第１の膜処理チャンバに残される。工程１１０８において、第２のシリコン層が、誘導結合プラズマソースを用いて、４００℃未満の温度で酸化される。工程１１１０において、第１のシリコン層の上に重なる酸化物層が形成される。上記の工程は、第１の膜処理チャンバに関連して行われ、インサイチュ処理を記載するように意図される。
【００５９】
薄膜酸化物を製造する方法が提供されてきた。本発明の方法は、透明基板を用いて提示されてきた。しかし、本発明の使用は、透明基板に限定されない。本発明は、約４００℃の温度に適合する、任意の基板において用いられ得る。さらに、本発明は、ＴＦＴまたは他のＩＣデバイス用に拡散隔壁を形成するなど、他の用途において、酸化物層を形成するために用いられてもよい。材料の厚さの一部、および一部の構成、例えば、ＴＦＴの例が提供されてきた。同様に、一部の処理の詳細は、基本的な概念を明瞭に説明するために述べられている。しかし、本発明は、これらの厚さ、構成、および詳細に限定されるものではない。当業者であれば、本発明の変形例および実施形態に想到する。
【００６０】
薄膜酸化物を製造する方法が提供される。この方法は、第１のシリコン層を形成する工程と、第１のシリコン層の上に重なる第２のシリコン層を付与する工程と、誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層を酸化する工程と、第１のシリコン層の上に重なる酸化物層を形成する工程とを含む。この方法のいくつかの局面において、薄膜酸化物層は、酸化された第２のシリコン層の上に重なり、４００℃未満の温度で、高密度プラズマ励起化学蒸着処理および誘導結合プラズマソースによって形成される。この方法のいくつかの局面において、薄膜酸化物層および第１のシリコン層は、薄膜トランジスタに組み込まれ、薄膜酸化物層は、１平方センチメートルにつき３×１０１１の固定酸化物電荷密度を有する。
【００６１】
本発明は、特定の実施形態を参照しながら説明されてきたが、この説明は、本発明の用途の一例に過ぎず、限定するものとして理解されるべきではない。従って、各種の適用例および実施形態の特徴の組合せは、上掲の特許請求の範囲に含まれる本発明の範囲内である。
【産業上の利用可能性】
【００６２】
本発明の方法によれば、第１のシリコン層の上に重なる第２のシリコン層が付与され、誘導結合プラズマソースを用いて、４００℃未満の温度で、第２のシリコン層が酸化される。
【００６３】
その結果、低温処理によって、ＰＥＣＶＤのような低温方法によって形成される酸化物の層よりも優れたバルク特性および界面特性を有する酸化物層を形成することができる。低温処理によって、熱酸化のバルク特性および界面特性に近いバルク特性および界面特性を有する酸化物層を形成することができれる。低温処理によって、ＰＥＣＶＤのような低温方法での速度よりも速い速度で酸化物を堆積することができる。低温処理によって、シリコン層の元の厚さを維持しながら、シリコン層上に酸化物層を形成することができる。
【図面の簡単な説明】
【００６４】
【図１】図１は、薄膜トランジスタ（従来技術）用の多重ゲート構造の模式図である。
【図２】図２は、プラズマ励起化学蒸着（ＰＥＣＶＤ）システム（従来技術）の模式図である。
【図３】図３は、犠牲シリコン層の多重構造の部分的な断面図である。
【図４】図４は、図３の多重構造に、本発明の酸化物界面を形成する酸化処理を行った後の部分的な断面図である。
【図５】図５は、図３の多重構造に酸化二分子層の形成した後の部分的な断面図である。
【図６】図６は、高密度プラズマ励起化学蒸着（ＨＤ−ＰＥＣＶＤ）システムの模式図である。
【図７】図７は、本発明の方法を用いて製造された薄膜トランジスタ（ＴＦＴ）の部分的な断面図である。
【図８】図８は、薄膜を製造する本発明の方法を示すフローチャートである。
【図９】図９は、図８に示す方法のさらなる細部を示すフローチャートである。
【図１０】図１０は、薄膜を製造する本発明の方法を示すフローチャートである。
【図１１】図１１は、薄膜のインサイチュ製造を行う本発明の方法を示すフローチャートである。
【符号の説明】
【００６５】
３００  多重構造
３０２  透明基板
３０４  第１のシリコン層
３０６  第１のシリコン層の厚さ
３０８  第２の犠牲シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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