(57)【要約】【課題】ゲート長が２μｍ以下のＭＩＳＦＥＴにおいて、接合容量を増加させることなく短チャネル効果を抑制することのできる技術を提供する。【解決手段】ＬＤＤ構造のソース・ドレインと第２および第３パンチスルーストッパ層９，１０とを備えるｎチャネルＭＩＳＦＥＴＱｎの半導体基板１の表層部に、ソース・ドレイン拡張領域８の深さと同等またはそれ以下の深さを有する第１パンチスルーストッパ層７ｎを形成して３段階パンチスルーストッパ層を形成することにより、半導体基板１の表層部に発生するソース・ドレイン空乏層の伸びを抑制して、ｎチャネルＭＩＳＦＥＴＱｎの短チャネル効果を抑制する。【選択図】      図７
2004253580.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜およびゲート電極を順に形成する工程と、
（ｂ）前記ゲート電極をマスクとして第１導電型の不純物を前記半導体基板にイオン注入し、前記半導体基板の表層部に第１パンチスルーストッパ層を形成する工程と、
（ｃ）前記ゲート電極をマスクとして前記第１導電型とは異なる第２導電型の不純物を前記半導体基板にイオン注入し、ソース・ドレイン拡張領域を形成する工程と、
（ｄ）前記ゲート電極をマスクとして第１導電型の不純物を前記半導体基板にイオン注入し、前記第１パンチスルーストッパ層の下方に第２パンチスルーストッパ層および第３パンチスルーストッパ層を順に深く形成する工程と、
（ｅ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極および前記サイドウォールスペーサをマスクとして第２導電型の不純物を前記半導体基板にイオン注入し、ソース・ドレイン拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板の主面に電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜およびゲート電極を順に形成する工程と、
（ｂ）前記ゲート電極をマスクとして第１導電型の不純物を前記半導体基板にイオン注入し、前記半導体基板の表層部に第１パンチスルーストッパ層を形成する工程と、
（ｃ）前記ゲート電極をマスクとして前記第１導電型とは異なる第２導電型の不純物を前記半導体基板にイオン注入し、ソース・ドレイン拡張領域を形成する工程と、
（ｄ）前記ゲート電極をマスクとして第１導電型の不純物を前記半導体基板にイオン注入し、前記第１パンチスルーストッパ層の下方に第２パンチスルーストッパ層および第３パンチスルーストッパ層を順に深く形成する工程と、
（ｅ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極および前記サイドウォールスペーサをマスクとして第２導電型の不純物を前記半導体基板にイオン注入し、ソース・ドレイン拡散領域を形成する工程とを有し、
前記第１パンチスルーストッパ層の深さは、前記ソース・ドレイン拡張領域の深さ以下であることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の主面にＣＭＯＳデバイスを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板にｐ型不純物を導入してなる第１領域とｎ型不純物を導入してなる第２領域とを形成した後、前記第１および第２領域の前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとしてｐ型不純物を前記第１および第２領域の前記半導体基板にイオン注入し、前記第１領域の前記半導体基板の表層部に第１パンチスルーストッパ層、前記第２領域にソース・ドレイン拡張領域をそれぞれ形成する工程と、
（ｃ）前記ゲート電極をマスクとしてｎ型不純物を前記第１領域の前記半導体基板にイオン注入し、ソース・ドレイン拡張領域を形成する工程と、
（ｄ）前記ゲート電極をマスクとしてｐ型不純物を前記第１領域の前記半導体基板にイオン注入し、前記第１パンチスルーストッパ層の下方に第２パンチスルーストッパ層および第３パンチスルーストッパ層を順に深く形成する工程と、
（ｅ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極および前記サイドウォールスペーサをマスクとしてｎ型不純物を前記第１領域の前記半導体基板にイオン注入することにより、ソース・ドレイン拡散領域を形成し、前記ゲート電極および前記サイドウォールスペーサをマスクとしてｐ型不純物を前記第２領域の前記半導体基板にイオン注入することにより、ソース・ドレイン拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の主面にＣＭＯＳデバイスを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板にｐ型不純物を導入してなる第１領域とｎ型不純物を導入してなる第２領域とを形成した後、前記第１および第２領域の前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとしてｐ型不純物を前記第１および第２領域の前記半導体基板にイオン注入し、前記第１領域の前記半導体基板の表層部に第１パンチスルーストッパ層、前記第２領域にソース・ドレイン拡張領域をそれぞれ形成する工程と、
（ｃ）前記ゲート電極をマスクとしてｎ型不純物を前記第１領域の前記半導体基板にイオン注入し、ソース・ドレイン拡張領域を形成する工程と、
（ｄ）前記ゲート電極をマスクとしてｐ型不純物を前記第１領域の前記半導体基板にイオン注入し、前記第１パンチスルーストッパ層の下方に第２パンチスルーストッパ層および第３パンチスルーストッパ層を順に深く形成する工程と、
（ｅ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極および前記サイドウォールスペーサをマスクとしてｎ型不純物を前記第１領域の前記半導体基板にイオン注入することにより、ソース・ドレイン拡散領域を形成し、前記ゲート電極および前記サイドウォールスペーサをマスクとしてｐ型不純物を前記第２領域の前記半導体基板にイオン注入することにより、ソース・ドレイン拡張領域を形成する工程とを有し、
前記第１パンチスルーストッパ層の深さは、前記第１領域の前記半導体基板に形成された前記ソース・ドレイン拡張領域の深さ以下であることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の主面にＣＭＯＳデバイスを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板にｐ型不純物を導入してなる第１領域とｎ型不純物を導入してなる第２領域とを形成した後、前記第１および第２領域の前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとしてｐ型不純物を前記第１および第２領域の前記半導体基板にイオン注入し、前記第１領域の前記半導体基板の表層部に第１パンチスルーストッパ層、前記第２領域にソース・ドレイン拡張領域をそれぞれ形成する工程と、
（ｃ）前記ゲート電極をマスクとしてｎ型不純物を前記第１領域の前記半導体基板にイオン注入し、ソース・ドレイン拡張領域を形成する工程と、
（ｄ）前記ゲート電極をマスクとしてｐ型不純物を前記第１領域の前記半導体基板にイオン注入し、前記第１パンチスルーストッパ層の下方に第２パンチスルーストッパ層および第３パンチスルーストッパ層を順に深く形成する工程と、
（ｅ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極および前記サイドウォールスペーサをマスクとしてｎ型不純物を前記第１領域の前記半導体基板にイオン注入することにより、ソース・ドレイン拡散領域を形成し、前記ゲート電極および前記サイドウォールスペーサをマスクとしてｐ型不純物を前記第２領域の前記半導体基板にイオン注入することにより、ソース・ドレイン拡散領域を形成する工程とを有し、
さらに前記（ｅ）工程の前に、前記ゲート電極をマスクとしてｎ型不純物を前記第２領域の前記半導体基板にイオン注入し、少なくとも１つのパンチスルーストッパ層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ゲート長が０．２μｍ以下の電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＩＳＦＥＴと記す）を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴ったＭＩＳＦＥＴの微細化が進むにつれてＭＩＳＦＥＴの短チャネル効果は顕著となり、ソースとドレインとの間の耐圧低下が問題となっている。すなわち、ゲート電極のチャネル長が短くなるとドレイン空乏層とソース空乏層とが繋がり、ドレイン電界がソース近傍の拡散電位を下げるため、チャネルが形成されなくてもソースとドレインとの間に電流が流れるようになる。これはパンチスルーと呼ばれる現象であり、パンチスルーが起こり始めると、ドレイン電流はドレイン電圧の増加とともに急増し、飽和電流が流れなくなる。
【０００３】
そこで、相対的に低濃度の半導体領域（以下、拡張領域と記す）と相対的に高濃度の半導体領域（以下、拡散領域と記す）とからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース・ドレインを採用し、さらにソース・ドレインの下部にソース・ドレインを構成する不純物とは反対の導電型の不純物からなるパンチスルーストッパ層を形成することにより、ソース空乏層およびソース空乏層の広がりを抑えて上記パンチスルーを抑制する方法が採用されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平４−５８５６２号公報
【０００５】
【発明が解決しようとする課題】
本発明者らは、ＬＤＤ構造のソース・ドレインおよび深さが異なる２つのパンチスルーストッパ層からなる２段階パンチスルーストッパ層を備えたゲート長が０．２μｍ以下のＭＩＳＦＥＴの検討を行った。このＭＩＳＦＥＴでは、ソース・ドレインの一部を構成する拡張領域の濃度を高くすることによって寄生抵抗を減らし、電流駆動力を上げており、またこれによって生ずる短チャネル効果は、深い位置にあるパンチスルーストッパ層の濃度を相対的に高くすることにより抑制されている。
【０００６】
しかしながら、本発明者らが検討したところ、ｎチャネルＭＩＳＦＥＴにおいて、深い位置にあるパンチスルーストッパ層の濃度を相対的に高くすると接合容量が増加して、回路スピードの低下や接合リーク電流の増大などの問題が生じることが明らかとなった。さらにドレイン電界が強くなることから、ホットキャリア寿命の悪化も懸念された。
【０００７】
本発明の目的は、ゲート長が０．２μｍ以下のＭＩＳＦＥＴにおいて、接合容量を増加させることなく短チャネル効果を抑制することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、ゲート長が０．２μｍ以下のＭＩＳＦＥＴの製造方法であって、第１導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に形成する工程と、ゲート電極をマスクとして第１導電型の不純物を半導体基板にイオン注入し、半導体基板の表層部に第１パンチスルーストッパ層を形成する工程と、ゲート電極をマスクとして第２導電型の不純物を半導体基板にイオン注入し、ソース・ドレイン拡張領域を形成する工程と、ゲート電極をマスクとして第１導電型の不純物を半導体基板にイオン注入し、第１パンチスルーストッパ層の下方に第２パンチスルーストッパ層および第３パンチスルーストッパ層を順に深く形成する工程と、ゲート電極の側壁にサイドウォールスペーサを形成する工程と、ゲート電極およびサイドウォールスペーサをマスクとして半導体基板に第２導電型の不純物をイオン注入し、ソース・ドレイン拡散領域を形成する工程とを有するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
本発明の一実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図１〜図８に示す半導体基板の要部断面図を用いて工程順に説明する。図中、ＱｎはｎチャネルＭＩＳＦＥＴ、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００１３】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を用意する。次にこの半導体基板１を熱酸化してその表面に膜厚０．０１μｍ程度の薄い酸化シリコン膜を形成し、次いでその上層にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ０．１μｍ程度の窒化シリコン膜を堆積した後、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜および半導体基板１を順次エッチングすることにより、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝２ａを形成する。
【００１４】
次に、熱リン酸を用いたウェットエッチングで窒化シリコン膜を除去した後、半導体基板１上にＣＶＤ法で酸化シリコン膜２ｂを堆積し、続いてこの酸化シリコン膜２ｂをエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝２ａの内部に酸化シリコン膜２ｂを残すことにより素子分離部２を形成する。次いで半導体基板１を１０００℃程度で熱処理することにより、素子分離溝２ａに埋め込んだ酸化シリコン膜２ｂを焼き締める。
【００１５】
次に、ｎチャネルＭＩＳＦＥＴＱｎ形成領域の半導体基板１にｐ型不純物、例えばボロンをイオン注入し、続いてｐチャネルＭＩＳＦＥＴＱｐ形成領域の半導体基板１にｎ型不純物、例えばリンをイオン注入した後、半導体基板１に熱処理を施して、ｎチャネルＭＩＳＦＥＴＱｎ形成領域の半導体基板１にｐウェル３を、ｐチャネルＭＩＳＦＥＴＱｐ形成領域の半導体基板１にｎウェル４を形成する。この後、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのチャネル領域にしきい値電圧を制御するための不純物をイオン注入してもよい。次いで半導体基板１を熱酸化して、半導体基板１の表面にゲート絶縁膜５を２ｎｍ程度の厚さで形成する。
【００１６】
次に、図２に示すように、半導体基板１上にＣＶＤ法で厚さ２００ｎｍ程度の多結晶シリコン膜を堆積する。次いでｎチャネルＭＩＳＦＥＴＱｎ形成領域の多結晶シリコン膜にｎ型不純物、例えばリンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐ形成領域の多結晶シリコン膜にｐ型不純物、例えばボロンをイオン注入して、ｎチャネルＭＩＳＦＥＴＱｎ形成領域にｎ型多結晶シリコン膜６ｎａ、ｐチャネルＭＩＳＦＥＴＱｐ形成領域にｐ型多結晶シリコン膜６ｐａを形成する。
【００１７】
次に、図３に示すように、レジストパターンをマスクとしてｎ型多結晶シリコン膜６ｎａをエッチングし、ｎチャネルＭＩＳＦＥＴＱｎ形成領域にゲート長０．１８μｍ程度のゲート電極６ｎを形成する。同時に、レジストパターンをマスクとしてｐ型多結晶シリコン膜６ｐａをエッチングし、ｐチャネルＭＩＳＦＥＴＱｐ形成領域にゲート長０．１８μｍ程度のゲート電極６ｐを形成する。この後、半導体基板１に、例えば８００℃程度の熱酸化処理を施す。
【００１８】
次に、図４に示すように、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極６ｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極６ｐをマスクとして、ｐウェル３およびｎウェル４にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの第１パンチスルーストッパ層７ｎおよびｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン拡張領域７ｐを形成する。この第１パンチスルーストッパ層７ｎは、その深さが後の工程で形成されるｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン拡張領域の深さと同等またはそれ以下となるように形成される。上記フッ化ボロンのイオン注入条件として、例えば注入エネルギー５ＫｅＶ、ドーズ量１×１０１４ｃｍ−２を例示することができる。
【００１９】
次に、図５に示すように、ｐチャネルＭＩＳＦＥＴＱｐ形成領域をレジストパターンで覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極６ｎをマスクとしてｐウェル３にｎ型不純物、例えばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン拡張領域８を形成する。上記ヒ素のイオン注入条件として、例えば注入エネルギー１０ＫｅＶ、ドーズ量１×１０１４ｃｍ−２を例示することができる。
【００２０】
続いてｐウェル３にｐ型不純物、例えばボロンを２回イオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの第２パンチスルーストッパ層９および第３パンチスルーストッパ層１０を形成する。第２パンチスルーストッパ層９は第１パンチスルーストッパ層７ｎよりも深い位置に形成され、第３パンチスルーストッパ層１０は第２パンチスルーストッパ層９よりも深い位置に形成されて、第１、第２および第３パンチスルーストッパ層からなる３段階パンチスルーストッパ層が形成される。第２パンチスルーストッパ層９を形成する上記ボロンのイオン注入条件として、例えば１０ＫｅＶ、ドーズ量１×１０１４ｃｍ−２、第３パンチスルーストッパ層１０を形成する上記ボロンのイオン注入条件として、例えば２５ＫｅＶ、ドーズ量５×１０１２ｃｍ−２を例示することができる。
【００２１】
次に、図６に示すように、ｎチャネルＭＩＳＦＥＴＱｎ形成領域をレジストパターンで覆った後、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極６ｐをマスクとしてｎウェル４にｎ型不純物、例えばヒ素またはリンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのパンチスルーストッパ層１１を形成する。この後、半導体基板１に熱処理を施す。
【００２２】
次に、図７に示すように、半導体基板１に絶縁膜、例えば窒化シリコン膜または酸化シリコン膜をＣＶＤ法で堆積した後、絶縁膜をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法で異方性エッチングして、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極６ｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極６ｐのそれぞれの側壁にサイドウォールスペーサ１２を形成する。
【００２３】
次いで、ｐチャネルＭＩＳＦＥＴＱｐ形成領域をレジストパターンで覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極６ｎおよびサイドウォールスペーサ１２をマスクとしてｐウェル３にｎ型不純物、例えばヒ素およびリンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン拡散領域１３を形成する。上記ヒ素のイオン注入条件として、例えば注入エネルギー５０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２、上記リンのイオン注入条件として、例えば注入エネルギー５０ＫｅＶ、ドーズ量５×１０１４ｃｍ−２を例示することができる。
【００２４】
同様に、ｎチャネルＭＩＳＦＥＴＱｎ形成領域をレジストパターンで覆った後、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極６ｐおよびサイドウォールスペーサ１２をマスクとしてｎウェル４にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン拡散領域１４を形成する。
【００２５】
次に、図８に示すように、半導体基板１上に、例えば酸化シリコン膜からなる層間絶縁膜１５を形成した後、レジストパターンをマスクとして層間絶縁膜１５をエッチングし、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン拡散領域１３およびｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン拡散領域１４などの必要部分に達するコンタクトホール１６を開孔する。
【００２６】
次いで、層間絶縁膜１５の上層に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することにより、上記コンタクトホール１６の内部に金属膜を埋め込みプラグ１７を形成する。その後、層間絶縁膜１５の上層に金属膜、例えばアルミニウム合金膜を堆積し、この金属膜をエッチングして配線層１８を形成することにより、ＣＭＯＳデバイスが略完成する。
【００２７】
なお、本実施の形態では、ｎチャネルＭＩＳＦＥＴＱｎの第１パンチスルーストッパ層７ｎとｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン拡張領域７ｐとを同一工程で形成したが、異なる工程でそれぞれ形成してもよい。
【００２８】
また、本実施の形態では、ｐチャネルＭＩＳＦＥＴＱｐに１つのパンチスルーストッパ層１１を形成したが、２段階パンチスルーストッパ層またはｎチャネルＭＩＳＦＥＴＱｎと同様な半導体基板１の表層部にパンチスルーストッパ層を備えた３段階パンチスルーストッパ層を形成してもよい。
【００２９】
次に、本実施の形態である３段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴの短チャネル特性（しきい値電圧（Ｖｔｈ）とゲート長（Ｌｇ）との関係）を図９に示す。図中、本発明者らが検討した２段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴの短チャネル特性を比較のために記す。
【００３０】
図９に示すように、３段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴのしきい値電圧のｒｏｌｌ−ｏｆｆは、２段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴのしきい値のｒｏｌｌ−ｏｆｆに比べて改善されており、３段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴにおいて短チャネル効果が抑制できることがわかる。さらに、３段階パンチスルーストッパ層を備えるｎチャネルＭＩＳＦＥＴでは、しきい値電圧のｒｏｌｌ−ｏｆｆを改善できることから、ゲート寸法がばらついてもしきい値電圧の変動を抑えることができる。
【００３１】
これは、ソース・ドレイン拡張領域の深さと同等またはそれ以下の位置にパンチスルーストッパ層を設けたことにより、半導体基板１の表層部に発生するソース・ドレイン空乏層の延びが抑制されたためと考えられる。なお、電流駆動力が必要な場合は、チャネル領域に不純物をイオン注入することにより、しきい値電圧を低くすればよい。
【００３２】
次に、本実施の形態である３段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴのホットキャリア特性（ホットキャリア寿命（ＨＣ  Ｌｉｆｅｔｉｍｅ）とゲート長（Ｌｇ）との関係）を図１０に示す。図中、本発明者らが検討した２段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴのホットキャリア特性を比較のために記す。
【００３３】
図１０に示すように、本発明の３段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴのホットキャリア寿命は、２段階パンチスルーストッパ層を備えたｎチャネルＭＩＳＦＥＴのホットキャリアに比べて、約５．７倍長くなっていることがわかる。これは、ソース・ドレイン拡張領域の深さと同等またはそれ以下の位置にパンチスルーストッパ層を設けたことにより、ソース・ドレイン拡張領域の濃度が薄くなり、電界が緩和されたためと考えられる。
【００３４】
このように、本実施の形態によれば、ＬＤＤ構造のソース・ドレインを備えるｎチャネルＭＩＳＦＥＴの半導体基板１の表層部に、ソース・ドレイン拡張領域８の深さと同等またはそれ以下の深さを有する第１パンチスルーストッパ層７ｎを形成することにより、寄生抵抗を減らすためにソース・ドレイン拡張領域８の濃度を高くしても半導体基板１の表層部に発生するソース・ドレイン空乏層の伸びを抑制できるので、短チャネル効果を抑制することができる。これにより、最も深い位置にある第３パンチスルーストッパ層１０の濃度を相対的に高くする必要がないので、接合容量の増加がない。
【００３５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３６】
例えば、前記実施の形態では、ＣＭＯＳデバイスを構成するｎチャネルＭＩＳＦＥＴに適用した場合について説明したが、ＣＭＯＳデバイスを構成するｐチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴ単体またはｐチャネルＭＩＳＦＥＴ単体にも適用することができる。
【００３７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３８】
ＬＤＤ構造のソース・ドレインと２段階パンチスルーストッパ層とを備えるｎチャネルＭＩＳＦＥＴの半導体基板の表層部に、ソース・ドレイン拡張領域の深さと同等またはそれ以下の深さを有するパンチスルーストッパ層を形成して、３段階パンチスルーストッパ層とすることにより、接合容量を増加させることなく短チャネル効果を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるｎチャネルＭＩＳＦＥＴのしきい値電圧とゲート長との関係を示すグラフ図である。
【図１０】本発明の一実施の形態であるｎチャネルＭＩＳＦＥＴのホットキャリア寿命とゲート長との関係を示すグラフ図である。
【符号の説明】
１  半導体基板
２  素子分離部
２ａ  素子分離溝
２ｂ  酸化シリコン膜
３  ｐウェル
４  ｎウェル
５  ゲート絶縁膜
６ｎ  ゲート電極
６ｎａ  ｎ型多結晶シリコン膜
６ｐ  ゲート電極
６ｐａ  ｐ型多結晶シリコン膜
７ｎ  第１パンチスルーストッパ層
７ｐ  ソース・ドレイン拡張領域
８  ソース・ドレイン拡張領域
９  第２パンチスルーストッパ層
１０  第３パンチスルーストッパ層
１１  パンチスルーストッパ層
１２  サイドウォールスペーサ
１３  ソース・ドレイン拡散領域
１４  ソース・ドレイン拡散領域
１５  層間絶縁膜
１６  コンタクトホール
１７  プラグ
１８  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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