(57)【要約】【課題】被検査クロックの他に別途、特殊なクロック入力を必要とせず、クロックの異常を検出するクロック異常検出回路及びその検出方法を提供する。【解決手段】被検査クロック１０１を一定時間分遅延させる遅延手段１０２、１０３と、遅延手段の出力信号を基に被検査クロックの一定時間経過後の状態を格納するクロック状態格納手段１０４、１０５と、クロック状態格納手段の出力と検査クロックの一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出する判定手段１０７、１０８とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
被検査クロックを一定時間分遅延させる遅延手段と、該遅延手段の出力信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するクロック状態格納手段と、該クロック状態格納手段の出力と前記検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出する判定手段とを備えることを特徴とするクロック異常検出回路。
【請求項２】
上記判定手段が、クロック状態格納手段からの出力を入力とし、かつ、遅延手段の出力信号を基に加算を行って被検査クロック異常の発生を計数するカウンタ手段を有する請求項１記載のクロック異常検出回路。
【請求項３】
遅延させる一定時間がそれぞれ相違する上記遅延手段と上記クロック状態格納手段と上記カウンタ手段とからなる組を複数備え、かつ、複数の前記カウンタ手段の出力を比較するカウンタ比較手段を備える請求項１または２に記載のクロック異常検出回路。
【請求項４】
上記遅延手段の遅延時間を自由に設定できるプログラマブル遅延手段を持つ請求項１から３のいずれか１項に記載のクロック異常検出回路。
【請求項５】
被検査クロックを一定時間分遅延させるステップと、遅延した信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するステップと、格納したその出力と前記被検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出するステップとを有するクロック異常検出方法。
【請求項６】
上記遅延させるステップはプログラマブルで設定可能であり、そして、上記遅延時間を段階的に変化させて被検査クロックのデューティ比を測定するステップを有する請求項５記載のクロック異常検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック異常検出回路及びその検出方法であり、特に電子回路のクロックのデューティ比異常、及び不連続的な周期異常を検出するクロック異常検出回路に関する。
【０００２】
【従来の技術】
多くの電子回路は、クロック信号を基準に動作する。クロック信号を基準に動作する電子回路は、クロック信号が常に一定の周期とデューティ比で出力されることを前提に設計される。しかし、クロック信号発生回路が経年劣化や故障などで、異常な信号を出力する場合がある。このとき、電子回路はクロック信号を誤認識して正常動作をすることができない。そこで、電子回路では、クロック信号の異常を検出するための回路を備えることや、定期的なクロック信号発生回路の校正を行うことで、クロック信号に起因する誤動作対策を行うのが一般的である。
【０００３】
また、一つのクロック異常検出方法として、特許文献１に示されているように、クロック信号の不連続的な周期異常やデューティ比異常の検出を行う従来技術がある。図５に従来技術の回路構成図を示す。５０１は被検査クロックである。５０２は１周期遅延回路である。５０３は比較回路であり、被検査クロック５０１と１周期遅延回路５０２との排他的論理和をとる。５０４はカウンタであり、比較回路５０３の出力データに対応して５０５のクロック信号のクロック入力により加算する。５０６はラッチ回路であり、カウンタ５０４のオーバーフローにより、被検査クロック５０１において不連続的なクロック周期異常やデューティ比が変化した場合の異常を検出するものである。
【０００４】
【特許文献１】
特開平１０−２４０３７号公報
【０００５】
【発明が解決しようとしている課題】
しかしながら、上記先行特許では、被検査クロックと被検査クロックを１周期遅延させた信号波形を排他的論理和回路で比較するため、信号変化点で信号波形にノイズが発生しやすい。このノイズ除去のために或る一定周期内のパルスを無視する機構があるが、ノイズ除去の対象とするパルス周期設定の調整が必要で、周期調整が不適切な場合には、異常な被検査クロックを正常と判定する場合や、正常な被検査クロックを異常と判定する場合があった。
【０００６】
また、ノイズ除去機構では被検査クロックと被検査クロックを１周期遅延させた信号波形の排他的論理和をカウンタの入力として、或る周期でカウンタにクロック入力を行い、カウンタがオーバーフローした場合に被検査クロックのデューティ比異常や不連続的な周期異常を認識する。従って、被検査クロックに対してカウンタのクロック入力は十分に周期が短いクロックを準備する必要があった。
【０００７】
本発明は、従来の問題を解決するものであり、被検査クロックを一定時間分遅延させる遅延手段を有し、前記遅延手段の出力信号エッジで前記被検査クロックの一定時間後の状態を格納するクロック状態格納手段を有し、前記クロック状態格納手段の出力から被検査クロックの異常を検出する判定手段を有することで、被検査クロックの他に別途、特殊なクロック入力を必要とせず、クロックの異常を検出することを特徴とするクロック異常検出回路及びその検出方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、被検査クロックを一定時間分遅延させる遅延手段と、該遅延手段の出力信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するクロック状態格納手段と、該クロック状態格納手段の出力と前記検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出する判定手段とを備えるクロック異常検出回路である。
【０００９】
また、本発明は、上記判定手段が、クロック状態格納手段からの出力を入力とし、かつ、遅延手段の出力信号を基に加算を行って被検査クロック異常の発生を計数するカウンタ手段を有するクロック異常検出回路である。
【００１０】
そして、本発明は、遅延させる一定時間がそれぞれ相違する上記遅延手段と上記クロック状態格納手段と上記カウンタ手段とからなる組を複数備え、かつ、複数の前記カウンタ手段の出力を比較するカウンタ比較手段を備えるクロック異常検出回路である。
【００１１】
更に、本発明は、上記遅延手段の遅延時間を自由に設定できるプログラマブル遅延手段を持つクロック異常検出回路である。
【００１２】
また、本発明は、被検査クロックを一定時間分遅延させるステップと、遅延した信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するステップと、格納したその出力と前記被検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出するステップとを有するクロック異常検出方法である。
【００１３】
そして、本発明は、上記遅延させるステップはプログラマブルで設定可能であり、そして、上記遅延時間を段階的に変化させて被検査クロックのデューティ比を測定するステップを有するクロック異常検出方法である。
【００１４】
本発明に従えば、被検査クロックのみで一定周期後の被検査クロックの状態を検知、判定することができ、被検査クロックのデューティ比異常や不連続的な周期異常を検出することができる。
【００１５】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明のクロック異常検出回路及びその検出方法の実施例について、図１〜図４を用いて説明する。図１は、実施例１のクロック異常検出回路のシステム構成図の一例の説明図である。図２は、実施例１による被検査クロックのデューティ比が１：１の時の回路中における信号波形の一例の説明図である。図３は、実施例１による被検査クロックのデューティ比が７：１の時の回路中における信号波形の一例の説明図である。図４は、実施例１による被検査クロックのデューティ比が１：７の時の回路中における信号波形の一例の説明図である。
【００１６】
実施例１を説明する。図１に本実施例のシステム構成の一例を示す。１０１は被検査クロックで、クロック異常検出回路の入力である。１０２は１／４周期遅延回路で、被検査クロック１０１を１／４周期（一定時間）遅延させる。１０３は３／４周期遅延回路で、被検査クロック１０１を３／４周期（一定時間）遅延させる。１０４と１０５はフリップフロップで、被検査クロック１０１を１／４周期遅延回路１０２と３／４周期遅延回路１０３の出力エッジで格納（ラッチ）する。１０６はＮＯＴ回路で、フリップフロップ１０４の出力を反転させる。１０７と１０８はカウンタで１／４周期遅延回路１０２と３／４周期遅延回路１０３の出力エッジで入力データに応じて加算を行う。クロック状態格納手段１０４、１０５の出力と検査クロックの一定時間経過後における出力期待値とを比較判定することにより、被検査クロックの異常を検出することができる。
【００１７】
被検査クロック１０１が１周期の間にＨＩＧＨからＬＯＷに変化するとき、１／４周期経過までにＨＩＧＨからＬＯＷにデータが変化すると、フリップフロップ１０４には、ＬＯＷデータが格納（ラッチ）され、ＮＯＴ回路１０６で反転することで、ＮＯＴ回路１０６からはＨＩＧＨデータが出力され、カウンタ１０７の値が加算されることにより、被検査クロック１０１のデューティ比が１：３より大きくなっていることが分かる。このようにして、被検査クロック１０１の異常が検出できる。
【００１８】
同様に、被検査クロック１０１が３／４周期経過してもＨＩＧＨのままだと、フリップフロップ１０５には、ＨＩＧＨデータが格納（ラッチ）され、カウンタ１０８の値が加算されることにより、被検査クロック１０１のデューティ比が３：１より大きくなっていることが分かる。これにより、被検査クロック１０１の異常が検出できる。
【００１９】
尚、周期遅延回路１０２、１０３はインバータ回路の縦続接続段数を所定の段数に調整した遅延回路や、ロジックゲートとＣＲ（キャパシタと抵抗）で構成された遅延回路や、インダクタとキャパシタで構成された遅延回路で段数やタップ位置を調整する等で容易に所望の遅延回路を得ることはできるものである。
【００２０】
そして、１／４周期遅延回路１０２と３／４周期遅延回路１０３について遅延時間を自由に設定できるプログラマブル遅延回路（段数やタップ位置の選択手段を有する）で図１のシステムを構成することで、プログラマブル遅延回路の設定を順次変えていくことにより、被検査クロック１０１がＨＩＧＨからＬＯＷへ遷移するポイントを特定することができ、被検査クロック１０１のデューティ比を特定することができる。
【００２１】
図２に被検査クロックのデューティ比と周期が正常時の信号波形を示す。２０１は被検査クロックの信号波形で、２０２と２０３はそれぞれ１／４周期遅延回路１０２と３／４周期遅延回路１０３の出力である。２０４はフリップフロップ１０４の出力信号波形で、２０５はＮＯＴ回路１０６の出力信号である。２０６はフリップフロップ１０５の出力である。２０７はカウンタ１０７の計数値を表しており、２０８はカウンタ１０８の計数値を表している。この場合、カウンタ１０７の計数値は０であり、かつカウンタ１０８の計数値も０なのでクロックに異常は無い。
【００２２】
図３に被検査クロックにデューティ比異常が発生した時の信号波形を示す。３０１は被検査クロックの信号波形で、第２サイクルと第４サイクルにデューティ比異常がある。３０２と３０３はそれぞれ１／４周期遅延回路１０２と３／４周期遅延回路１０３の出力である。３０４はフリップフロップ１０４の出力信号波形で、３０５はＮＯＴ回路１０６の出力信号である。３０６はフリップフロップ１０５の出力である。３０７はカウンタ１０７の計数値で、３０８はカウンタ１０８の計数値である。この場合、カウンタ１０７の計数値は１であり、一方、カウンタ１０８の計数値も１なのでクロックに異常があることが分かる。
【００２３】
図４に被検査クロックに不連続的な周期異常がある時の信号波形を示す。４０１は被検査クロックの信号波形で、第２サイクルと第４サイクルに不連続的な周期異常がある。４０２と４０３はそれぞれ１／４周期遅延回路１０２と３／４周期遅延回路１０３の出力である。４０４はフリップフロップ１０４の出力信号波形で、４０５はＮＯＴ回路１０６の出力信号である。４０６はフリップフロップ１０５の出力である。４０７はカウンタ１０７の計数で、４０８はカウンタ１０８の計数である。この場合、カウンタ１０７の計数は１であり、カウンタ１０８の計数は２なのでクロックに異常があることが分かる。
【００２４】
尚、実施例１において、カウンタ１０７、１０８を用いることにより、図３のようにデューティ比異常が発生した場合、あるいは図４のように周期異常が発生した場合で、図３（デューティ比異常）の場合は２つのカウンタの計数値は同じ値で加算されるが、図４（周期異常）の場合は２つのカウンタの計数値が異なる値で加算されることから、２つのカウンタの計数値を検出し比較することで、異常の種類を選別できる。これにより、クロック発生回路のクロック異常対策や異常解析を可能とする。
【００２５】
また、遅延させる一定時間がそれぞれ相違する遅延手段とクロック状態格納手段と上記カウンタ手段とからなる組を複数備え、かつ、複数のカウンタ手段の出力を比較するカウンタ比較手段を備えることにより、多種類の異常を検出することが可能となる。
【００２６】
【発明の効果】
実施例で説明したように、本発明によれば、被検査クロックを一定時間分遅延させ、遅延させた信号をクロック入力とするフリップフロップに被検査クロックの状態を格納することで、他に特殊なクロックを準備することなく、一定時間後の被検査クロックの状態を検知でき、クロックのデューティ比異常や不連続的な周期異常を検出することができる。
【図面の簡単な説明】
【図１】実施例１のクロック異常検出回路のシステム構成図の一例の説明図。
【図２】実施例１による被検査クロックのデューティ比が１：１の時の回路中における信号波形の一例の説明図。
【図３】実施例１による被検査クロックのデューティ比が７：１の時の回路中における信号波形の一例の説明図。
【図４】実施例１による被検査クロックのデューティ比が１：７の時の回路中における信号波形の一例の説明図。
【図５】従来のシステム構成例の説明図。
【符号の説明】
１０１  被検査クロック
１０２  １／４周期ディレイ回路
１０３  ３／４周期ディレイ回路
１０４、１０５  フリップフロップ回路
１０６  ＮＯＴ回路
１０７、１０８  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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