(57)【要約】【課題】従来、スタンバイ時にリフレッシュ要求が発生すると、リフレッシュコマンドを起点としリフレッシュに関連する回路の電源とチップ全体の電源とを接続しなければならず、アクセススピードの低下を招いていた。【解決手段】外部コマンドの入力を受け付ける外部コマンド入力受付回路１と、内部的にメモリコアのリフレッシュ制御を行う内部リフレッシュ制御回路２と、前記外部コマンド入力受付回路および前記内部リフレッシュ制御回路の出力を比較する比較回路４と、グローバル電源とローカル電源とを接続する電源接続回路９，１０と、該電源接続回路を制御する電源接続制御回路３とを備え、前記内部リフレッシュ制御回路の出力を前記電源接続制御回路に供給し、該内部リフレッシュ制御回路の出力を遅延させた信号を前記比較回路に供給するように構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部コマンドの入力を受け付ける外部コマンド入力受付回路と、
内部的にメモリコアのリフレッシュ制御を行う内部リフレッシュ制御回路と、
前記外部コマンド入力受付回路および前記内部リフレッシュ制御回路の出力を比較する比較回路と、
グローバル電源とローカル電源とを接続する電源接続回路と、
該電源接続回路を制御する電源接続制御回路とを備え、
前記内部リフレッシュ制御回路の出力を前記電源接続制御回路に供給し、該内部リフレッシュ制御回路の出力を遅延させた信号を前記比較回路に供給することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、前記電源接続制御回路は、チップ活性化信号と、内部動作状態信号またはその拡張信号と、内部リフレッシュ制御信号を起点としてそれをリセットする信号を遅延させた信号と、の論理和により生成した信号を出力して前記電源接続回路を制御することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、前記電源接続回路は複数設けられていることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、前記電源接続回路は第１の電源接続回路および第２の電源接続回路を備え、
前記第１の電源接続回路は、第１の局所回路に対して設けられ、且つ、前記第２の電源接続回路は、第２の局所回路に対して設けられていることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、前記第１の電源接続回路は、前記電源接続制御回路の出力信号により直接制御され、且つ、前記第２の電源接続回路は、該電源接続制御回路の出力信号を遅延した信号により制御されることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体記憶装置において、該半導体記憶装置は、ＤＲＡＭのセルアレイでＳＲＡＭのように動作させる擬似ＳＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は内部リフレッシュ動作を搭載した半導体記憶装置に関し、特に、ＤＲＡＭのセルアレイでＳＲＡＭのように動作させる擬似ＳＲＡＭのアクセススピードを高速化する技術に関する。
【０００２】
従来、擬似ＳＲＡＭは、内部でリフレッシュコマンドを定期的に発生させており、この内部リフレッシュコマンドと外部コマンドのどちらを優先するかを決める回路が設けられている。また、擬似ＳＲＡＭは、携帯電話等のモバイル製品に適用されることが多いため、複数の電源接続回路を設けて回路の電源を部分的に分け、チップ全体で使う電源から切り離して消費電力の低減を図るようになっている。従って、スタンバイ時にリフレッシュ要求が発生した場合には、リフレッシュコマンドを起点としリフレッシュに関連する回路の電源とチップ全体の電源とを接続しなければならず、アクセススピードの低下を招いていた。そこで、このことによるスピード低下を回避し、アクセススピードを高速化することのできる半導体記憶装置（疑似ＳＲＡＭ）の提供が要望されている。
【０００３】
【従来の技術】
従来、内部リフレッシュ動作を搭載したＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルアレイでＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように動作させる擬似ＳＲＡＭ（ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  ＲＡＭ）が提案されている（例えば、特許文献１〜３参照）。
【０００４】
すなわち、擬似ＳＲＡＭは、ＤＲＡＭを外見上ＳＲＡＭのように動作させているので外部からリフレッシュコマンドは入力されない。そのため、ＤＲＡＭのセルアレイを持つ擬似ＳＲＡＭは、リフレッシュコマンドを内部で発生させなければならず、擬似ＳＲＡＭのアクセスは、１つの外部から入力されるコマンド動作（リード動作およびライト動作等）と、１つのリフレッシュ動作とから構成され、外部コマンドの前後にリフレッシュ動作が行なわれることが多い。
【０００５】
リフレッシュコマンドは、内部で持っているオシレーターの周期により定期的に発生される。そして、定期的に発生されるリフレッシュ要求は、外部コマンドとぶつかることが多いため、チップ内部に持つ比較回路で常にどちらを優先するか決めなければならない。なお、従来、正規ビット線対およびリフレッシュビット線対を設け、リフレッシュと通常アクセスとが競合してもリフレッシュおよびデータアクセスのいずれが早く指示されたかを判断して、正規ビット線対およびリフレッシュビット線対の一方を内部データ線に接続し、アクセス時間が増大することのないようにした半導体記憶装置も提案されている（例えば、特許文献４参照）。
【０００６】
また、擬似ＳＲＡＭは、携帯電話等のモバイル製品に適用されることが多く、消費電力の削減は必須要件となっている。そのため、チップがスタンバイ状態の時には、不必要な回路の電源を部分的にチップ全体で使う電源から切り離し、その回路で使っているトランジスタのリーク電流の削減を行っている。
【０００７】
【特許文献１】
特開２００１−２１００７４号公報
【特許文献２】
特開２００１−３５７６７０号公報
【特許文献３】
特開２００２−７４９４４号公報
【特許文献４】
特開２００２−１１７６７０号公報
【０００８】
【発明が解決しようとする課題】
上述したように、チップがスタンバイ状態時に不必要な回路の電源を部分的にチップ全体で使う電源から切り離すようにした半導体記憶装置（疑似ＳＲＡＭ）においては、スタンバイ時に内部リフレッシュ要求（内部リフレッシュコマンド）が発生すると、この内部リフレッシュコマンドを起点としてリフレッシュに関連する回路の電源をチップ全体の電源に接続しなければならない。
【０００９】
しかしながら、内部リフレッシュコマンドの発生時から上記の電源接続処理を行うと、内部リフレッシュコマンド（信号）がリフレッシュに関連する回路に到達するまでに関連回路の電源立ち上げが間に合わず、信号到達時点から電源が立ち上がるまで回路動作を待たせなければならなかった。そして、擬似ＳＲＡＭでは、リフレッシュ動作がアクセススピードに直結しているため、この回路動作の待ちがアクセススピードの低下を招くことになっていた。
【００１０】
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、アクセススピードを高速化することのできる半導体記憶装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明によれば、外部コマンドの入力を受け付ける外部コマンド入力受付回路と、内部的にメモリコアのリフレッシュ制御を行う内部リフレッシュ制御回路と、前記外部コマンド入力受付回路および前記内部リフレッシュ制御回路の出力を比較する比較回路と、グローバル電源とローカル電源とを接続する電源接続回路と、該電源接続回路を制御する電源接続制御回路とを備えた半導体記憶装置が提供される。電源接続制御回路には、内部リフレッシュ制御回路の出力が供給され、また、比較回路には、内部リフレッシュ制御回路の出力を遅延させた信号が供給されている。
【００１２】
すなわち、本発明によれば、リフレッシュ要求（リフレッシュコマンド）の発生を起点にして、リフレッシュ動作に関連する局所的な回路に対するローカル電源（内部電源）とチップ全体で使用するグローバル電源（外部電源）が接続され、そのリフレッシュ動作に関連する回路の電源が立ち上がってからリフレッシュ制御回路の出力が外部コマンド入力受付回路の出力との比較回路に入るように、リフレッシュ制御回路の出力を遅延させるようになっている。
【００１３】
本発明に係る半導体記憶装置は、内部リフレッシュ制御回路の出力を遅延させて比較回路に供給することで、リフレッシュに関連する回路（関連回路）の電源が確定してからその関連回路に比較結果が入力されるため、関連回路の電源立ち上げを待つことなくリフレッシュ動作が行なわれることになる。
【００１４】
ここで、比較回路の比較結果によりリフレッシュ要求が優先した場合には、リフレッシュ動作が行われるが、関連回路の電源が立ち上がっていれば、立ち上がっていない時に比べてリフレッシュ動作自体は早く終わることになる。また、リフレッシュ実行時に外部コマンドが入力された場合、その外部コマンドはリフレッシュの終了を待って実行されることになるが、リフレッシュ動作の終了を待っている時間が短縮されることでアクセススピードを向上することが可能になる。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を、添付図面を参照して詳述する。
【００１６】
図１は本発明に係る半導体記憶装置の一実施例を概略的に示すブロック図である。
【００１７】
まず、内部でリフレッシュコマンドが発生すると、内部リフレッシュ制御回路２から信号ｐｓｒｔｚが出力され、この信号ｐｓｒｔｚは電源接続制御回路３に直接供給されると共に、遅延回路５で遅延されて比較回路４に供給される。外部コマンド入力受付回路１は、外部から与えられる外部コマンド（読み出しコマンドＲＥＡＤおよび書き込みコマンドＷＲＩＴＥ等）を受け付けて信号ｒｅａｄｚ／ｗｒｉｔｅｚ等を電源接続制御回路３、比較回路４および第２の論理回路７に供給する。
【００１８】
すなわち、比較回路４には、外部コマンド入力受付回路１の出力信号ｒｅａｄｚ／ｗｒｉｔｅｚ、および、遅延回路５により遅延された内部リフレッシュ制御回路２の出力信号ｐｓｒｔｚが供給され、これらの信号の比較を行う。ここで、遅延回路５の遅延量（遅延時間）としては、例えば、電源の立ち上げに５ｎｓ程度かかる場合には、２０ｎｓ程度に設定するのが好ましい。なお、遅延回路５としては、一般的な、インバータ、並びに、容量（Ｃ）および抵抗（Ｒ）を組み合わせて構成することができるが、他の様々な遅延回路も適用することができる。
【００１９】
図２は図１の半導体記憶装置における比較回路４の一構成例を示す回路図である。
【００２０】
図２に示されるように、比較回路４は、インバータ４１〜４３およびＮＡＮＤゲート４４〜４７を備え、インバータ４１は信号ｃｅｌｂｚを受け取り、インバータ４２は遅延回路５の出力である信号ｓｒｔｄｚを受け取り、そして、インバータ４３は信号ｒｅｓｅｔを受け取る。ここで、交差接続されたＮＡＮＤゲート４４および４５は第１のフリップフロップを構成し、また、交差接続されたＮＡＮＤゲート４６および４７は第２のフリップフロップを構成している。なお、信号ｃｅｌｂｚは、外部コマンド（ＲＥＡＤ，ＷＲＩＴＥ等）が入力すると低レベル『Ｌ』になる信号であり、また、信号ｒｅｓｅｔは、リセット信号である。
【００２１】
第１のフリップフロップ４４，４５は、リフレッシュ動作が終了するまでリフレッシュ要求（ｓｒｔｄｚ）を保持し、また、第２のフリップフロップ４６，４７は、リフレッシュ要求（ｓｒｔｄｚ）と外部コマンド（ｃｅｌｂｚ）との比較結果（ｃｏｍｐ）を保持して出力する。
【００２２】
比較回路４の比較結果により、外部コマンド（ＲＥＡＤ，ＷＲＩＴＥ等）よりも内部リフレッシュ要求が優先されると判断された場合、リフレッシュ動作が行なわれるように、比較回路４の出力信号ｃｏｍｐは、第１〜第３の論理回路６〜８を経てメモリコア１１へとアクセスして行く。
【００２３】
この過程で、第１の論理回路６および第３の論理回路８（リフレッシュ動作に関連する回路：局所回路）の電源（ローカル電源）とチップ全体で使っている電源（グローバル電源ｖｉｉ，ｖｓｓ）との接続を制御している第１の電源接続回路９および第２の電源接続回路１０は活性化され、ローカル電源が立ち上がって第１の論理回路６および第３の論理回路８も活性化する。このローカル電源とグローバル電源との接続は、チップの活性化時には接続され、チップのスタンバイ時にはリセットされるように制御されている。すなわち、チップがスタンバイ状態の時には、不必要な回路の電源を部分的にチップ全体で使う電源から切り離し、その回路で使っているトランジスタのリーク電流の削減を行うようになっている。
【００２４】
内部リフレッシュ要求がスタンバイ時に発生した場合、その内部リフレッシュ要求を起点として電源が接続され、メモリコア１１のアクセスを終了すると共にリセットされる。また、内部リフレッシュ要求が外部コマンド動作時に発生した場合（すなわち、比較回路４の比較結果により、内部リフレッシュ制御回路２の出力を遅延した信号ｓｒｔｄｚよりも外部コマンド入力受付回路１からの信号ｒｅａｄｚ／ｗｒｉｔｅｚの方が早い場合、第１および第３の論理回路６，８のローカル電源に関係なくメモリコア１１へのアクセスが行なわれる。
【００２５】
ここで、リフレッシュコマンド動作時は、チップがスタンバイ状態であれば、リフレッシュコマンド発生時にはローカル電源が立ち上がっていないので、内部リフレッシュ制御回路２の出力信号ｐｓｒｔｚからローカル電源の活性化を行ない、遅延回路５で信号ｐｓｒｔｚを遅延させた信号ｓｒｔｄｚにより、第１および第３の論理回路６，８の電源（ローカル電源ｖｉｉｚ，ｖｓｓｘ）が立ち上がった頃に比較回路４の比較結果（出力信号ｃｏｍｐ）が出力されるように構成されている。
【００２６】
これにより、論理回路の電源立ち上げを待たずに、リフレッシュ動作を行うことが可能になる。
【００２７】
図３は図１の半導体記憶装置における第１の論理回路６の一構成例を示す回路図である。
【００２８】
図３に示されるように、第１の論理回路６は、パルス幅が極端に狭い信号を排除するための回路であり、インバータ６１〜６４、および、ＮＯＲゲート６５〜６７を備えている。インバータ６１は、比較回路の出力信号ｃｏｍｐを受け取り、また、フリップフロップ６５，６６を構成する一方のＮＯＲゲート６６にはリセット信号ｒｅｓｅｔが入力されている。ここで、インバータ６２〜６４およびＮＯＲゲート６７は、第１の電源接続回路９の出力であるローカル電源ｖｉｉｚおよびｖｓｓｘにより駆動される。そして、インバータ６４から出力される信号ｒｅｆｐｚが高レベル『Ｈ』になると、リフレッシュ動作が開始される。
【００２９】
図４は図１の半導体記憶装置における第２の論理回路７の一構成例を示す回路図であり、図５は図１の半導体記憶装置における第３の論理回路８の一構成例を示す回路図である。
【００３０】
図４に示されるように、第２の論理回路７は、リフレッシュ状態でなければ、外部コマンド受付回路１からの信号（ｒｅａｄｚ，ｗｒｉｔｅｚ）をパルス信号（ｒｄｐｘ，ｗｒｐｘ）にして出力する回路であり、インバータ７０１〜７１０、ＮＡＮＤゲート７１１〜７１７、および、ＣＲ遅延回路７１８を備えている。インバータ７０１は、第１の論理回路６の出力信号ｒｅｆｚを受け取り、インバータ７０２は、外部コマンド受付回路１からの信号ｒｅａｄｚを受け取り、そして、インバータ７０３は、外部コマンド受付回路１からの信号ｗｒｉｔｅｚを受け取る。ここで、ＮＡＮＤゲート７１１および７１２、並びに、７１３および７１４は、それぞれフリップフロップを構成している。なお、信号ｒｅｆｚは、リフレッシュ時に高レベル『Ｈ』になる信号で、信号ｒｅｆｐｚから生成される。
【００３１】
図５に示されるように、第３の論理回路８は、第１の論理回路６の出力信号ｒｅｆｐｚおよび信号ｒａｓｚを受け取り、メモリコア１１の動作を開始させる信号ｂｌｔｓｐｘを出力するものであり、インバータ８０１〜８０５、ＮＡＮＤゲート８０６〜８０８、ＮＯＲゲート８０９，８１０、および、ＣＲ遅延回路８１１〜８１４を備えている。ＮＯＲゲート８０９は、その第１の入力端子で信号ｒｅｆｐｚを受け取ると共に、その第２の入力端子でＣＲ遅延回路８１１により遅延された信号ｒａｓｚを受け取る。ここで、ＮＡＮＤゲート８０７および８０８は、フリップフロップを構成している。なお、信号ｒａｓｚは、第２の論理回路７で信号ｒｄｐｘまたはｗｒｐｘが出力されると、或いは、リフレッシュコマンドが発生すると、すなわち、メモリコア１１がアクセスされていると、高レベル『Ｈ』になる信号で、コアの活性化状態を示す。
【００３２】
図６は図１の半導体記憶装置における電源接続制御回路３の一構成例を示す回路図であり、図７は図１の半導体記憶装置における第１および第２の電源接続回路９，１０の一構成例を示す回路図である。
【００３３】
図６に示されるように、電源接続制御回路３は、内部リフレッシュ制御回路の出力信号ｐｓｒｔｚ、リセット信号ｒｅｓｅｔ、および、信号ｃｅｌｂｚ，ｉｃｓｘを受け取り、第１の電源接続回路９および第２の電源接続回路１０を制御するための信号ｉｏｆｆｃｚ，ｉｏｆｆｃｘを出力する回路であり、リフレッシュまたは外部コマンドが受け付けられると、信号ｉｏｆｆｃｚを低レベル『Ｌ』にすると共に、信号ｉｏｆｆｃｘを高レベル『Ｈ』にして、第１および第２の電源接続回路９，１０においてグローバル電源（外部電源）とローカル電源（内部電源）との接続を行わせるためのものである。
【００３４】
電源接続制御回路３は、インバータ３０１〜３０５、ＮＡＮＤゲート３０６〜３０９、ＮＯＲゲート３１０、および、ＣＲ遅延回路３１１を備えている。ＮＯＲゲート３０６は、その第１の入力端子で信号ｉｃｓｘを受け取ると共に、その第２の入力端子でＣＲ遅延回路３１１により遅延された信号ｉｃｓｘを受け取る。ＮＯＲゲート３０６の出力信号は、インバータ３０１を介してＮＡＮＤゲート３０７の第１の入力端子に供給され、このＮＡＮＤゲート３０７の第２の入力端子には、信号ｃｅｌｂｚが供給されている。
【００３５】
交差接続されたＮＡＮＤゲート３０８および３０９はフリップフロップを構成しており、ＮＡＮＤゲート３０８の入力端子にはインバータ３０２を介して信号ｐｓｒｔｚが供給され、また、ＮＡＮＤゲート３０９の入力端子にはリセット信号ｒｅｓｅｔが供給されている。ここで、信号ｉｃｓｘは、信号ｒｄｐｘまたはｗｒｐｘが出力されると低レベル『Ｌ』になる信号である。
【００３６】
図７に示されるように、第１の電源接続回路９および第２の電源接続回路１０は、それぞれｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）９１および１０１、並びに、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）９２および１０２を備え、第１の電源接続回路９におけるｐＭＯＳトランジスタ９１およびｎＭＯＳトランジスタ９２のゲートには、信号ｉｏｆｆｃｚおよびｉｏｆｆｃｘが直接供給され、また、第２の電源接続回路１０におけるｐＭＯＳトランジスタ１０１およびｎＭＯＳトランジスタ１０２のゲートには、それぞれ縦列接続されたインバータ１１１〜１１４および１１５〜１１８を介した信号ｉｏｆｆｃｚおよびｉｏｆｆｃｘが供給されている。
【００３７】
すなわち、図１に示す実施例の場合、第１の論理回路６は、ローカル電源（内部電源）ｖｉｉｚ，ｖｓｓｘをできるだけ早く立ち上げる必要があるため、この第１の論理回路６にローカル電源を供給するための第１の電源接続回路９は、電源接続制御回路３の出力信号ｉｏｆｆｃｚ，ｉｏｆｆｃｘを直接各トランジスタ（電源接続用トランジスタ）９１，９２のゲートに与えるようになっている。一方、第２の論理回路７は、第１の論理回路６よりも電源の立ち上げが遅くてよいため、第２の論理回路７にローカル電源を供給するための第２の電源接続回路１０は、電源接続制御回路３の出力信号ｉｏｆｆｃｚ，ｉｏｆｆｃｘを、インバータ（バッファ）１１１〜１１４，１１５〜１１８を介して各トランジスタ（電源接続用トランジスタ）１０１，１０２のゲートに与えるようになっている。
【００３８】
ここで、第１の電源接続回路９における電源接続用トランジスタ（例えば、ｐＭＯＳトランジスタ９１）のゲート幅Ｗ１は、第２の電源接続回路１０における電源接続用トランジスタ（例えば、ｐＭＯＳトランジスタ１０１）のゲート幅Ｗ２よりも小さく（例えば、１／５程度に）形成されている。なお、第１の電源接続回路９および第２の電源接続回路１０に対して共通の電源接続回路を設ける場合には、電源接続用トランジスタのゲート幅Ｗは、第２の電源接続回路１０における電源接続用トランジスタのゲート幅Ｗ２よりも大きくなるため、インバータ１１１〜１１４，１１５〜１１８によるバッファの段数をより多くする必要が生じて、電源の立ち上げ時間が遅くなる。
【００３９】
なお、本発明は、ＤＲＡＭのセルアレイでＳＲＡＭのように動作させる擬似ＳＲＡＭに限定されるものではなく、例えば、アクセススピードがリフレッシュ動作＋外部コマンドで構成されるような形式の半導体記憶装置に対しても適用することができ、リフレッシュ動作のスピードアップによりアクセススピードの改善を行うことができる。
【００４０】
【発明の効果】
以上、詳述したように、本発明によれば、アクセススピードを高速化することのできる半導体記憶装置の提供が可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施例を概略的に示すブロック図である。
【図２】図１の半導体記憶装置における比較回路の一構成例を示す回路図である。
【図３】図１の半導体記憶装置における第１の論理回路の一構成例を示す回路図である。
【図４】図１の半導体記憶装置における第２の論理回路の一構成例を示す回路図である。
【図５】図１の半導体記憶装置における第３の論理回路の一構成例を示す回路図である。
【図６】図１の半導体記憶装置における電源接続制御回路の一構成例を示す回路図である。
【図７】図１の半導体記憶装置における第１および第２の電源接続回路の一構成例を示す回路図である。
【符号の説明】
１…外部コマンド入力受付回路
２…内部リフレッシュ制御回路
３…電源接続制御回路
４…比較回路
５…遅延回路
６…第１の論理回路
７…第２の論理回路
８…第３の論理回路
９…第１の電源接続回路
１０…第２の電源接続回路
１１…メモリコア
ｖｉｉ，ｖｓｓ…グローバル電源
ｖｉｉｚ，ｖｓｓｘ…ローカル電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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