(57)【要約】【課題】回路面積を大きくすることなく、高速なランダムサイクルのライト動作とバウンダリスキャンテスト動作とを選択的に実行する半導体記憶装置を提供する。【解決手段】半導体記憶装置（メモリコア）内のバウンダリスキャンセル１は、バウンダリスキャンテストを行なうために各端子２２に対応して設けられる。ストコントローラ２００および読出し／書込み制御回路１００は、レイトライト動作時に、端子２２よりライトデータが入力されたライトサイクルの次のライトサイクルまで、入力されたライトデータをバウンダリスキャンセル１にラッチさせる。【選択図】        図１
2004280926.tif 000002
【特許請求の範囲】
【請求項１】
ロジックとメモリとが混載され、レイトライト動作とバウンダリスキャンテスト動作とを選択的に実行する半導体記憶装置であって、
ライトデータを受ける端子と、
前記端子に対応して設けられた入力バッファと、
前記端子に対応して設けられ、前記バウンダリスキャンテスト時にはバウンダリスキャンテストデータを、前記レイトライト時には前記端子から与えられる前記メモリへのライトデータをライト制御信号の非活性化に応じて保持する第１のレジスタを含むバウンダリスキャンセルと、
前記入力バッファの出力と前記バウンダリスキャンセルの出力とを受け、前記レイトライト動作時に前記バウンダリスキャンセルの出力を選択する第１のセレクタと、
前記セレクタにより選択された出力を前記メモリに書込む為の書込みドライバとを備えた半導体記憶装置。
【請求項２】
前記バウンダリスキャンセルは、
前記バウンダリスキャンテストデータと前記入力バッファの出力とを受け、前記第１のレジスタは、前記レイトライト動作時には前記入力バッファからの出力を保持する請求項１記載の半導体記憶装置。
【請求項３】
前記入力バッファは、
アーリーライト動作時には、前記端子より入力されるライトデータをライト制御信号の活性化に応じて保持し、前記レイトライト動作時には、前記ライトデータをスルーで出力するラッチ回路を含む請求項２記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、さらに、
前記アーリーライト動作時には、前記ライト制御信号のパルスの前縁に基づいて、ワンショットパルスのライトデータ取込み信号を生成し、前記レイトライト動作時には、前記ライト制御信号のパルスの後縁に基づいて、ワンショットパルスのライトデータ取りこみ信号を生成する制御回路を含み、
前記バウンダリスキャンセルは、さらに、
前記入力バッファの出力と、前記端子からの入力と、前段のバウンダリスキャンセルの出力とを受け、前記バウンダリスキャンテストのシフト動作時には、前記前段のバウンダリスキャンセルの出力を出力し、前記レイトライト動作時には、前記入力バッファの出力を出力し、前記シフト動作時および前記レイトライト動作時以外には、前記対応する端子からの入力を出力する第２のセレクタと、
レイトライト動作時には、前記ライトデータ取込み信号を出力し、バウンダリスキャンテストのキャプチャおよびシフト動作時には、バウンダリスキャンテストのキャプチャおよびシフト用のクロック信号を出力する論理ゲートとを含み、
前記第１のレジスタは、前記論理ゲートの出力にしたがって、前記第２のセレクタの出力をラッチし、次段のバウンダリスキャンセル、および前記第１のセレクタへ出力し、
前記第１のセレクタは、前記アーリーライト動作時には、前記入力バッファの出力を出力し、前記レイトライト動作時には、前記バウンダリスキャンセルの出力を出力する、請求項３記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、さらに、
前記アーリーライト動作時には、前記ライト制御信号のパルスの前縁に基づいて、ワンショットパルスのライトデータ取込み信号を生成し、前記レイトライト動作時には、前記ライト制御信号のパルスの後縁に基づいて、ワンショットパルスのライトデータ取込み信号を生成する制御回路を含み、
前記バウンダリスキャンセルは、さらに、
前記端子からの入力と、前段のバウンダリスキャンセルの出力とを受け、前記バウンダリスキャンテストのシフト動作時には、前記前段のバウンダリスキャンセルの出力を出力し、前記シフト動作時以外には、前記端子からの入力を出力する第２のセレクタと、
前記バウンダリスキャンテストのキャプチャおよびシフト用のクロック信号にしたがって、前記第２のセレクタの出力をラッチし、次段のバウンダリスキャンセルへ出力する第２のレジスタと、
前記入力バッファの出力と、前記第２のレジスタの出力とを受け、前記レイトライト動作時には、前記入力バッファの出力を出力し、前記レイトライト動作時以外には、前記第２のレジスタの出力を出力する第３のセレクタと、
レイトライト動作時には、前記ライトデータ取込み信号を出力し、バウンダリスキャンテストのアップデート動作時には、バウンダリスキャンテストのアップデート用のクロック信号を出力する論理ゲートとを含み、
前記第１のレジスタは、前記論理ゲートの出力にしたがって、前記第３のセレクタの出力をラッチし、前記第１のセレクタへ出力し、
前記第１のセレクタは、前記アーリーライト動作時には、前記入力バッファの出力を出力し、前記レイトライト動作時には、前記バウンダリスキャンセルの出力を出力する、請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ロジックと同一基板上に混載され、高速なランダムサイクルのライト動作と、バウンダリスキャンテスト動作とを選択的に実行する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、入力されたデータをコア回路へ書込みまでに多くの動作ステップが存在するため、処理時間が長くなり、高速なサイクルで書込みができないという問題がある。
【０００３】
この問題に対処する方法として、たとえば、特許文献１では、レイトライト動作において、高速なランダムサイクルのライト動作を可能としている。レイトライト動作とは、制御信号の立上がりに応じて書込み動作が開始されるような書込み動作である。特許文献１では、レイトライト動作時に、あるデータとそのデータに対する書込み命令が入力されたときに、そのデータをコア回路のメモリセルに書込むことなく、内部バッファに一旦保持する。その後、次のデータに対する書込み命令が入力されたときに初めて、内部バッファに保持しているデータをコア回路のメモリセルに書込む。後の書込み命令に対応するデータは、データバッファに格納され、次の書込み命令が入力されるまでデータバッファに残る。
【０００４】
一方、ライト制御信号の立下りに応じて書込み動作が開始されるような書込み動作をアーリーライト動作という。
【０００５】
ところで、半導体記憶装置を１つの回路ブロック（集積回路装置）として、この回路ブロック（集積回路装置）と、ロジック機能を有する回路ブロック（集積回路装置）と同一基板上に混載するシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）が種々提案されている。このようなシステムＬＳＩは、携帯機器などの用途において広く用いられている。
【０００６】
実装基板レベルでのテストに関しては、ＩＥＥＥで標準化（ＩＥＥＥ  Ｓｔｄ．１１４９．１）されているバウンダリスキャンテスト（ＪＴＡＧ（ジョイント・テスト・アクション・グループ）テスト）がある。このバウンダリスキャンテストは、集積回路装置のすべての外部入出力ピン端子を順次走査してバウンダリスキャンテストデータの入出力を行ない、この集積回路装置の内部機能および実装されている基板のテストを行なう方法である。ＪＴＡＧテストでは、各入出力ピン端子に対応してシフトレジスタを配置し、このシフトレジスタを介してバウンダリスキャンテストデータをシリアルに転送し、集積回路装置間の接続、集積回路装置ピン端子と基板との接続などのテストが行なわれる。
【０００７】
【特許文献１】
特開２００１−２４３７９８号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述のように、高速なランダムサイクルのライト動作、およびバウンダリスキャンテスト動作の機能を備えた半導体記憶装置では、以下の問題がある。
【０００９】
まず、高速なランダムサイクルのライト動作を行なうためには、次サイクルまでデータを保持するバッファをデータ入力端子の数だけ備えなければならない。特に、システムＬＳＩに搭載される半導体記憶装置では、このデータ入力端子数が膨大になる。
【００１０】
また、バウンダリスキャンテスト機能も備えるとなると、さらに入出力端子数だけシフトレジスタが必要となる。
【００１１】
したがって、高速なランダムサイクルのライト動作のためのバッファ、およびバウンダリスキャンテストのためのシフトレジスタを備える半導体記憶装置は、回路面積が膨大なものになってしまう。
【００１２】
そこで、本発明は、回路面積を大きくすることなく、高速なランダムサイクルのライト動作とバウンダリスキャンテスト動作とを選択的に実行する半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体記憶装置は、ロジックとメモリとが混載され、レイトライト動作とバウンダリスキャンテスト動作とを選択的に実行する半導体記憶装置であって、ライトデータを受ける端子と、端子に対応して設けられた入力バッファと、端子に対応して設けられ、バウンダリスキャンテスト時にはバウンダリスキャンテストデータを、レイトライト動作時には端子から与えられるメモリへのライトデータをライト制御信号の非活性化に応じて保持する第１のレジスタを含むバウンダリスキャンセルと、入力バッファの出力とバウンダリスキャンセルの出力を受け、レイトライト動作時にバウンダリスキャンセルの出力を選択する第１のセレクタと、セレクタにより選択された出力をメモリに書込む為の書込みドライバとを備える。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１５】
＜第１の実施形態＞
（構成）
図１は、第１の実施形態に係るシステムＬＳＩの構成を示す。同図を参照して、このシステムＬＳＩは、ロジック部１１とメモリコア１０とを含む。
【００１６】
ロジック部１１と、メモリコア１０とは、簡易な制御が可能なＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）インタフェースで接続される。すなわち、ＳＲＡＭインタフェースによって、メモリコア１０には、アドレス信号がマルチプレックスせずにロウアドレスとコラムアドレスとが別個に入力されるとともに、ライトまたはリード制御信号が直接入力される。
【００１７】
ロジック部１１は、コア・ロジック１３と、複数のバウンダリスキャンセル１２とを含む。
【００１８】
（コア・ロジック１３）
コア・ロジック１３は、所定の処理を行なうものであり、ライト制御信号／Ｗ、ライトデータを出力する。
【００１９】
アーリーライト動作時には、ライト制御信号／Ｗの立下りに対してセットアップｔｓｕ（Ｄ）、およびホールドｔｈ（Ｄ）で規定されるタイミングを満足するように、ライトデータが出力される。
【００２０】
一方、レイトライト動作時には、ライト制御信号／Ｗの立上がりに対してセットアップｔｓｕ（Ｄ）、およびホールドｔｈ（Ｄ）で規定されるタイミングを満足するように、ライトデータが出力される。
【００２１】
（バウンダリスキャンセル１２）
バウンダリスキャンセル１２は、シリアルに接続されて、コアロジックのスキャンチェーンを構成する。
【００２２】
バウンダリスキャンセル１２は、ライト制御信号／Ｗをスルーで出力し、ライト動作時には、ライトデータをスルーで出力し、バウンダリスキャンテスト時には、保持しているデータを出力する。
【００２３】
メモリコア１０は、半導体記憶装置であって、複数のバウンダリスキャンセル１と、複数の入力バッファ２と、複数のライトドライバ３と、複数のマルチプレクサ４と、ＤＲＡＭセルアレイ２５と、入力バッファ６と、バウンダリスキャンセル５と、テストコントローラ２００と、読出し／書込み制御回路１００とを含む。図１に示すように、テストコントローラ２００、読出し／書込み制御回路１００、およびライトコントローラ７は、制御回路３００を構成する。
【００２４】
（ＤＲＡＭセルアレイ２５）
ＤＲＡＭセルアレイ２５には、行列上にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルが配列される。各ＤＲＡＭセルは、記憶素子としてキャパシタを用い、ＳＲＡＭセルに比べて占有する面積が小さい。
【００２５】
（テストコントローラ２００）
テストコントローラ２００は、ＪＴＡＧテストに対応したコントローラであり、バウンダリスキャンテストに必要な制御信号を生成する。
【００２６】
すなわち、テストコントローラ２００は、図示しない外部からの制御信号に基づいて、シフト動作モード指示信号ＳｈｉｆｔＤＲ、および転送クロック信号ＣｌｏｃｋＤＲを生成する。シフト動作モード指示信号ＳｈｉｆｔＤＲは、バウンダリスキャンテストのシフト動作時に「Ｈ」レベルとなり、転送クロック信号ＣｌｏｃｋＤＲは、バウンダリスキャンテストのシフト動作時、およびキャプチャ時に、一定の周期で、アサート（「Ｈ」レベル）になる。
【００２７】
（読出し／書込み制御回路１００）
読出し／書込み制御回路１００は、メモリセルへのデータの書込みおよび読出しに際して、メモリコア１０内の各回路の制御を行なう。読出し／書込み制御回路１００は、ライト動作モード選択信号ＤＬＹＷＴを生成する。読出し／書込み制御回路１００は、アーリーライト動作時には、ライト動作モード選択信号ＤＬＹＷＴを「Ｌ」レベルに、レイトライト動作時には、ライト動作モード選択信号ＤＬＹＷＴを「Ｈ」レベルに設定する。
【００２８】
（入力バッファ６）
入力バッファ６は、図示しない遅延回路を含み、入力ポート２２から入力されるライト制御信号／Ｗを所定時間Δｔ１だけ遅延させた遅延ライト制御信号を出力する。
【００２９】
（ライトコントローラ７）
ライトコントローラ７は、入力バッファ６から出力される遅延ライト制御信号に基づいて、ライトデータ取込み信号／ＷＴＤＩＬおよびライトドライバ制御信号ＷＴＥを生成する。すなわち、ライトコントローラ７は、遅延ライト制御信号の立下りに同期して、ワンショットパルス（「Ｈ」レベル）のライトドライバ制御信号ＷＴＥを生成し、アーリーライト動作時には、遅延ライト制御信号の立下りに同期して、レイトライト動作時には、遅延ライト制御信号の立上がりに同期して、ワンショットパルス（「Ｌ」レベル）のライトデータ取込み信号／ＷＴＤＩＬを生成する。
【００３０】
（バウンダリスキャンセル５）
バウンダリスキャンセル５は、ライト制御制御／Ｗに対応して設けられ、従来のバウンダリスキャンセルと同一である。バウンダリスキャンセル５およびバウンダリスキャンセル１は、シリアルに接続される。バウンダリスキャンテストのシフト動作時には各バウンダリスキャンセルからバウンダリスキャンテストデータがシフトアウト信号Ｓｈｉｆｔ  ｏｕｔとして出力され、次段のバウンダリスキャンセルにシフトイン信号Ｓｈｉｆｔ  ｉｎとして入力される。
【００３１】
図２は、バウンダリスキャンセル５の詳細な構成を示す。同図を参照して、マルチプレクサ７１には、入力ポート２２からの入力信号／Ｗと、前段のバウンダリスキャンセル１からのシフトイン信号Ｓｈｉｆｔ  ｉｎとが入力される。
【００３２】
バウンダリスキャンテストのキャプチャ動作時には、テストコントローラ２００から与えられるシフト動作モード選択信号ＳｈｉｆｔＤＲは「Ｌ」で、マルチプレクサ７１は、入力信号／Ｗとして与えられるバウンダリスキャンテストデータ（つまり、テスト時の入力ポート２２の状態を示すデータ）を選択して出力する。
【００３３】
バウンダリスキャンテストのシフト動作時には、シフト動作モード指示信号ＳｈｉｆｔＤＲが「Ｈ」となり、マルチプレクサ７１は、シフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウダリスキャンセルから送られてきたバウンダリスキャンテストデータ）を選択して出力する。
【００３４】
フリップフロップ７２は、バウンダリスキャンテストのキャプチャ動作時には、テストコントローラ２００から与えられる転送クロック信号ＣｌｏｃｋＤＲにしたがって、入力信号／Ｗとして与えられたバウンダリスキャンテストデータをラッチする。
【００３５】
また、フリップフロップ７２は、バウンダリスキャンテストのシフト動作時には、転送クロック信号ＣｌｏｃｋＤＲにしたがって、前段のバウンダリスキャンセルから出力されたシフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）をラッチし、シフトアウト信号Ｓｈｉｆｔ  ｏｕｔを出力する。このシフトアウト信号Ｓｈｉｆｔ  ｏｕｔは、次段のバウンダリスキャンセルにシフトイン信号Ｓｈｉｆｔ  ｉｎとして入力される。
【００３６】
（入力バッファ２）
図３は、入力バッファ２の詳細な構成を示す。同図を参照して、入力バッファ２には、入力ポート２２から入力信号Ｄｉｎが入力される。遅延回路９０は、入力信号ＤｉｎをΔｔ２だけ遅延させる。ライト動作時には、ライトデータ取込み信号／ＷＴＤＩＬが「Ｌ」となる。
【００３７】
アーリーライト動作時には、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」となる。このときには、ライトデータ取込み信号／ＷＴＤＩＬが「Ｈ」レベルのときには、トランスファゲートＴＧ１０は、導通し、トランスファゲートＴＧ１１は、導通しない。一方、ライトデータ取込み信号／ＷＴＤＩＬが「Ｌ」レベルのときには、トランスファゲートＴＧ１０は、導通せず、トランスファゲートＴＧ１１は、導通する。
【００３８】
つまり、アーリーライト動作時には、入力信号Ｄｉｎは、Δｔ２だけ遅延させられた後、ライトデータ取込み信号／ＷＴＤＩＬが「Ｈ」レベルの間に、トランスファゲートＴＧ１０を通過し、ラッチ回路８１でラッチされ、ライトデータ取込み信号／ＷＴＤＩＬが「Ｌ」レベルになると、トランスファゲートＴＧ１１を通過し、ラッチ回路８２でラッチされるともに、バッファ出力信号ＯｕｔＢｕｆとして出力される。
【００３９】
一方、レイトライト動作時には、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」となる。このときには、ライトデータ取込み信号／ＷＴＤＩＬのレベルにかかわらず、トランスファゲートＴＧ１０およびＴＧ１１は、いずれも導通する。つまり、レイトライト動作時には、入力信号Ｄｉｎは、Δｔ２だけ遅延させられた後、そのままスルーでバッファ出力信号ＯｕｔＢｕｆとして出力される。
【００４０】
（バウンダリスキャンセル１）
図４は、バウンダリスキャンセル１の詳細な構成を示す。同図を参照して、マルチプレクサ５１には、入力ポート２２からの入力信号Ｄｉｎと、入力バッファ２からのバッファ出力信号ＯｕｔＢｕｆと、前段のバウンダリスキャンセル１からのシフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）とが入力される。
【００４１】
アーリーライト動作時には、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」となり、マルチプレクサ５１は、入力信号Ｄｉｎとして与えられるライトデータを選択して出力する。
【００４２】
レイトライト動作時には、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」となり、マルチプレクサ５１は、バッファ出力信号ＯｕｔＢｕｆを選択して出力する。
【００４３】
バウンダリスキャンテストのキャプチャ動作時には、シフト動作モード指示信号ＳｈｉｆｔＤＲが「Ｌ」なので、マルチプレクサ５１は、入力信号Ｄｉｎとして与えられるバウンダリスキャンテストデータを選択して出力する。
【００４４】
バウンダリスキャンテストのシフト動作時には、シフト動作モード指示信号ＳｈｉｆｔＤＲが「Ｈ」となり、マルチプレクサ５１は、シフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）を選択して出力する。
【００４５】
ＡＮＤゲート５４は、ライトデータ取込み信号／ＷＴＤＩＬの反転信号と、ライト動作モード選択信号ＤＬＹＷＴが入力される。ＡＮＤゲート５４は、レイトライト動作時（つまり、ＤＬＹＷＴ＝「Ｈ」レベルのとき）に、ライトデータ取込み信号／ＷＴＤＩＬを反転した信号を出力する。ＡＮＤゲート５４は、アーリーライト動作時（つまり、ＤＬＹＷＴ＝「Ｌ」レベルのとき）に、常に「Ｌ」レベルの信号を出力する。
【００４６】
ＯＲゲート５２は、バウンダリスキャンテストの転送クロック信号ＣｌｏｃｋＤＲと、ＡＮＤゲート５４の出力信号とが入力され、その出力をフリップフロップ５３に与える。
【００４７】
ＡＮＤゲート５４およびＯＲゲート５２により、レイトライト動作時には、ライトデータ取込み信号／ＷＴＤＩＬを反転した信号が出力され、アーリーライト動作時には、常に、「Ｌ」レベルの信号が出力され、バウンダリスキャンテストのキャプチャおよびシフト動作時には、転送クロック信号ＣｌｏｃｋＤＲが出力される。
【００４８】
フリップフロップ５３は、従来のバウンダリスキャンセルに含まれる１ビットのシフトレジスタである。フリップフロップ５３は、ＯＲゲート５２から出力される信号にしたがって、マルチプレクサ５１から出力される信号をラッチし、出力信号を出力する。
【００４９】
すなわち、フリップフロップ５３は、レイトライト動作時には、ライトデータ取込み信号／ＷＴＤＩＬにしたがって、バッファ出力信号ＯｕｔＢｕｆをラッチし、スキャンセル出力信号ＯｕｔＳｃａｎを出力する。
【００５０】
また、フリップフロップ５３は、バウンダリスキャンテストのキャプチャ動作時には、転送クロック信号ＣｌｏｃｋＤＲにしたがって、入力信号Ｄｉｎとして与えられたバウンダリスキャンテストデータをラッチし、このバウンダリスキャンテストデータをシフトアウト信号Ｓｈｉｆｔ  ｏｕｔとして出力する。このシフトアウト信号Ｓｈｉｆｔ  ｏｕｔは、次段のバウンダリスキャンセルにシフトイン信号Ｓｈｉｆｔ  ｉｎとして入力される。
【００５１】
また、フリップフロップ５３は、バウンダリスキャンテストのシフト動作時には、転送クロック信号ＣｌｏｃｋＤＲにしたがって、前段のバウンダリスキャンセルから出力されたシフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）をラッチし、シフトアウト信号Ｓｈｉｆｔ  ｏｕｔを出力する。このシフトアウト信号Ｓｈｉｆｔ  ｏｕｔは、次段のバウンダリスキャンセルにシフトイン信号Ｓｈｉｆｔ  ｉｎとして入力される。
【００５２】
図４において、点線（１）〜（３）で示される部分が従来のバウンダリスキャンセルから追加されたところである。図４に示すように、本実施の形態のバウンダリスキャンセルは、従来のバウンダリスキャンセルにＡＮＤゲート５４とＯＲゲート５２からなる複合ゲートを追加し、従来のバウンダリスキャンセル内の２入力マルチプレクサを３入力マルチプレクサに変更するだけで構成されるので、本実施の形態のバウンダリスキャンセルの回路面積は、従来のバウンダリスキャンセルの回路面積と比べて、増加する面積は小さいといえる。
【００５３】
（マルチプレクサ４）
図５は、マルチプレクサ４の入出力信号を示す図である。同図に示すように、マルチプレクサ４には、入力バッファ２からのバッファ出力信号ＯｕｔＢｕｆと、バウンダリスキャンセル１からのスキャンセル出力信号ＯｕｔＳｃａｎが入力される。
【００５４】
アーリーライト動作時には、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」となり、マルチプレクサ４は、バッファ出力信号ＯｕｔＢｕｆを選択して出力する。レイトライト動作時には、ライト動作モード選択信号が「Ｈ」となり、マルチプレクサ４は、スキャンセル出力信号ＯｕｔＳｃａｎを選択して出力する。
【００５５】
（ライトドライバ３）
ライトドライバ３は、マルチプレクサ４から出力されたバッファ出力信号ＯｕｔＢｕｆ、またはスキャンセル出力信号ＯｕｔＳｃａｎを、ライトドライバ制御信号ＷＴＥのアサート（「Ｈ」レベル）のタイミングで、ＤＲＡＭセルアレイ２５内の所定のメモリセルに書込む。
【００５６】
（レイトライト動作時の動作）
次に、図６に示すタイミングチャートを参照して、レイトライト動作時の動作について説明する。
【００５７】
レイトライト動作時には、ライト制御信号／Ｗの立上がりに対してセットアップｔｓｕ（Ｄ）、およびホールドｔｈ（Ｄ）で規定されるタイミングを満足するように、ライトデータＤＡＴＡ（ｎ）が入力される（図６の（１）に示す）。
【００５８】
入力バッファ６は、入力されるライト制御信号／Ｗを所定時間Δｔ１だけ遅延させた遅延ライト制御信号を出力する。ライトコントローラ７は、遅延ライト制御信号の立上がりに同期して、ワンショットパルス（「Ｌ」レベル）のライトデータ取込み信号／ＷＴＤＩＬを生成する（図６の（２）に示す）。
【００５９】
入力バッファ２では、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」により、入力信号Ｄｉｎとして入力されたライトデータＤＡＴＡ（ｎ）は、所定時間Δｔ２だけ遅延させられた後、そのままスルーでバッファ出力信号ＯｕｔＢｕｆとして出力される。
【００６０】
バウンダリスキャンセル１内のマルチプレクサ５１は、シフト動作モード指示信号ＳｈｉｆｔＤＲが「Ｌ」であり、かつライト動作モード選択信号ＤＬＹＷＴが「Ｈ」により、バッファ出力信号ＯｕｔＢｕｆを選択して出力する。フリップフロップ５３は、ライトデータ取込み信号／ＷＴＤＩＬにしたがって、マルチプレクサ５１から出力されたバッファ出力信号ＯｕｔＢｕｆをラッチし、スキャンセル出力信号ＯｕｔＳｃａｎを出力する。ここで、フリップフロップ５３は、ライトデータ取込み信号／ＷＴＤＩＬがアサート（「Ｌ」レベル）になってから、ライトデータ取込み信号／ＷＴＤＩＬが次にアサート（「Ｌ」レベル）になるまで、バッファ出力信号ＯｕｔＢｕｆを保持する。つまり、フリップフロップ５３は、入力ポート２２より入力されたライトデータを次の書込みサイクルまで保持する。マルチプレクサ４は、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」により、スキャンセル出力信号ＯｕｔＳｃａｎを選択して出力する（図６の（３）に示す）。
【００６１】
ライトコントローラ７は、遅延ライト制御信号の立下りに同期して、ワンショットパルス（「Ｈ」レベル）のライトドライバ制御信号ＷＴＥを生成する（図６の（４）に示す）。
【００６２】
ライトドライバ３は、マルチプレクサ４から出力されるスキャンセル出力信号ＯｕｔＳｃａｎを、ライトドライバ制御信号ＷＴＥのアサート（Ｈレベル）のタイミングで、ＤＲＡＭセルアレイ２５内の所定のメモリセルに書込む（図６の（５）に示す）。
【００６３】
（アーリーライト動作時の動作）
次に、図７に示すタイミングチャートを参照して、アーリーライト動作時の動作について説明する。
【００６４】
アーリーライト動作時には、ライト制御信号／Ｗの立下がりに対してセットアップｔｓｕ（Ｄ）、およびホールドｔｈ（Ｄ）で規定されるタイミングを満足するように、ライトデータＤＡＴＡ（ｎ）が入力される（図７の（１）に示す）。
【００６５】
入力バッファ６は、入力されるライト制御信号／Ｗを所定時間Δｔ１だけ遅延させた遅延ライト制御信号を出力する。ライトコントローラ７は、遅延ライト制御信号の立下がりに同期して、ワンショットパルス（「Ｌ」レベル）のライトデータ取込み信号／ＷＴＤＩＬを生成する（図７の（２）に示す）。
【００６６】
入力バッファ２では、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」により、入力信号Ｄｉｎとして入力されたライトデータＤＡＴＡ（ｎ）は、所定時間Δｔ２だけ遅延させられた後、ライトデータ取込み信号／ＷＴＤＩＬが「Ｈ」レベルの間に、トランスファゲートＴＧ１０を通って、ラッチ回路８１でラッチされ、ライトデータ取込み信号／ＷＴＤＩＬが「Ｌ」レベルになると、トランスファゲートＴＧ１１を通り、ラッチ回路８２でラッチされるともに、バッファ出力信号ＯｕｔＢｕｆとして出力される。マルチプレクサ４は、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」により、バッファ出力信号ＯｕｔＢｕｆを選択して出力する（図７の（３）に示す）。
【００６７】
ライトコントローラ７は、遅延ライト制御信号の立下りに同期して、ワンショットパルス（「Ｈ」レベル）のライトドライバ制御信号ＷＴＥを生成する（図７の（４）に示す）。
【００６８】
ライトドライバ３は、マルチプレクサ４から出力される入力バッファ出力信号ＯｕｔＢｕｆを、ライトドライバ制御信号ＷＴＥのアサート（Ｈレベル）のタイミングで、ＤＲＡＭセルアレイ２５内の所定のメモリセルに書込む（図７の（５）に示す）。
【００６９】
（バウンダリスキャンテスト動作）
次に、バウンダリスキャンテスト時の動作について説明する。
【００７０】
バウンダリスキャンテストのキャプチャ動作時には、バウンダリスキャンセル１内のマルチプレクサ５１は、入力信号Ｄｉｎとして入力されたバウンダリスキャンテストデータを選択して出力する。フリップフロップ５３は、転送クロック信号ＣｌｏｃｋＤＲにしたがって、マルチプレクサ５１から出力された入力信号Ｄｉｎをラッチし、シフトアウト信号Ｓｈｉｆｔ  ｏｕｔを出力する。
【００７１】
バウンダリスキャンテストのシフト動作時には、バウンダリスキャンセル１内のマルチプレクサ５１は、シフトイン信号Ｓｈｉｆｔ  ｉｎを選択して出力する。フリップフロップ５３は、転送クロック信号ＣｌｏｃｋＤＲにしたがって、マルチプレクサ５１から出力されたシフトイン信号Ｓｈｉｆｔ  ｉｎをラッチし、シフトアウト信号Ｓｈｉｆｔ  ｏｕｔを出力する。
【００７２】
以上のように、本実施の形態に係るメモリコアは、通常のメモリコアに、バウンダリスキャンセル１，５と、マルチプレクサ４と、テストコントローラ２００を追加するだけで、高速なランダムサイクルのライト動作が可能なレイトライト動作と、アーリーライト動作と、バウンダリスキャンテスト動作を行なうことができ、回路面積が大きくならないようにすることができる。
【００７３】
＜第２の実施形態＞
本実施の形態は、第１の実施形態のバウンダリスキャンセルとは、異なる型のバウンダリスキャンセルを備えたメモリコアにおいて、レイトライト動作時に、ライトデータを保持する構成に関する。
【００７４】
（構成）
図８は、第２の実施形態に係るシステムＬＳＩの構成を示す。同図を参照して、第２の実施形態のメモリコア２０は、第１の実施形態とは別のバウンダリスキャンセル１５と、テストコントローラ２０１を含み、第１の実施形態には含まれないマルチプレクサ９と、出力バッファ８を含む点において、第１の実施形態のメモリコア１０と相違する。図８に示すように、テストコントローラ２０１、読出し／書込み制御回路１００、およびライトコントローラ７は、制御回路３０１を構成する。以下、上記相違点について説明する。
【００７５】
（テストコントローラ２０１）
テストコントローラ２０１は、第１の実施の形態に係るテストコントローラ２００と同様に、図示しない外部からの制御信号に基づいて、シフト動作モード指示信号ＳｈｉｆｔＤＲ、および転送クロック信号ＣｌｏｃｋＤＲを生成する。テストコントローラ２０１は、さらに、図示しない外部からの制御信号に基づいて、アップデート動作モード指示信号ＰＲＥＬＯＡＤ、およびアップデートクロック信号ＵｐｄａｔｅＤＲを生成する。アップデート動作モード指示信号ＰＲＥＬＯＡＤは、バウンダリスキャンテストのアップデート動作時に「Ｈ」レベルとなり、アップデートクロック信号ＵｐｄａｔｅＤＲは、バウンダリスキャンテストのアップデート動作時に、一定の周期で、アサート（「Ｈ」レベル）になる。
【００７６】
（バウンダリスキャンセル１５）
バウンダリスキャンセル１５は、バウンダリスキャンテストのキャプチャ動作およびシフト動作に加えて、
アップデート動作にも対応したものである。
【００７７】
図９は、バウンダリスキャンセル１５の詳細な構成を示す。同図を参照して、マルチプレクサ６１には、入力ポート２２からの入力信号Ｄｉｎと、前段のバウンダリスキャンセル１からのシフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）とが入力される。
【００７８】
バウンダリスキャンテストのシフト動作時には、シフト動作モード指示信号ＳｈｉｆｔＤＲが「Ｈ」となり、マルチプレクサ６１は、シフトイン信号Ｓｈｉｆｔ  ｉｎを選択して出力する。
【００７９】
バウンダリスキャンテストのシフト動作時以外のときには、マルチプレクサ６１は、入力信号Ｄｉｎを選択して出力する。
【００８０】
フリップフロップ６３は、従来のバウンダリスキャンセルに含まれる１ビットのシフトレジスタである。フリップフロップ６３は、転送クロック信号ＣｌｏｃｋＤＲにしたがって、マルチプレクサ６１から出力される入力信号Ｄｉｎとして与えられたバウンダリスキャンテストデータ（つまり、テスト時の入力ポート２２の状態を示すデータ）、またはシフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）をラッチし、これをシフトアウト信号Ｓｈｉｆｔ  ｏｕｔとして出力する。このシフトアウト信号Ｓｈｉｆｔ  ｏｕｔは、次段のバウンダリスキャンセルにシフトイン信号Ｓｈｉｆｔ  ｉｎとして入力される。
【００８１】
マルチプレクサ６４には、入力バッファ２からのバッファ出力信号ＯｕｔＢｕｆと、フリップフロップ６３からのシフトアウト信号Ｓｈｉｆｔ  ｏｕｔとが入力される。
【００８２】
レイトライト動作時には、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」となり、マルチプレクサ６４は、バッファ出力信号ＯｕｔＢｕｆを選択して出力する。
【００８３】
ＡＮＤゲート６６は、ライトデータ取込み信号／ＷＴＤＩＬの反転信号と、ライト動作モード選択信号ＤＬＹＷＴが入力される。ＡＮＤゲート６６は、レイトライト動作時（つまり、ＤＬＹＷＴ＝「Ｈ」レベルのとき）に、ライトデータ取込み信号／ＷＴＤＩＬを反転した信号を出力する。ＡＮＤゲート６６は、アーリーライト動作時（つまり、ＤＬＹＷＴ＝「Ｌ」レベルのとき）に、常に「Ｌ」レベルの信号を出力する
ＯＲゲート６２は、バウンダリスキャンテストのアップデートクロック信号ＵｐｄａｔｅＤＲと、ＡＮＤゲート６６の出力信号とが入力され、その出力をフリップフロップ６５に与える。
【００８４】
ＡＮＤゲート６６およびＯＲゲート６２により、レイトライト動作時には、ライトデータ取込み信号／ＷＴＤＩＬを反転した信号が出力され、アーリーライト動作時には、常に「Ｌ」レベルの信号が出力され、バウンダリスキャンテストのアップデート動作時には、アップデートクロック信号ＵｐｄａｔｅＤＲが出力される。
【００８５】
フリップフロップ６５は、従来のバウンダリスキャンセルに含まれるアップデートレジスタである。フリップフロップ６５は、ＡＮＤゲート６６とＯＲゲート６２からなる複合ゲートから出力される信号にしたがって、マルチプレクサ６４から出力される信号をラッチし、出力信号を出力する。
【００８６】
すなわち、フリップフロップ６５は、レイトライト動作時には、ライトデータ取込み信号／ＷＴＤＩＬにしたがって、バッファ出力信号ＯｕｔＢｕｆをラッチし、スキャンセル出力信号ＯｕｔＳｃａｎを出力する。
【００８７】
また、フリップフロップ６５は、バウンダリスキャンテストのアップデート動作時には、アップデートクロック信号ＵｐｄａｔｅＤＲのアサートにしたがって、フリップフロップ６３から出力されるシフトアウト信号Ｓｈｉｆｔ  ｏｕｔをラッチし、スキャンセル出力信号ＯｕｔＳｃａｎを出力する。
【００８８】
図９において、点線（１）および（２）で示される部分が従来のバウンダリスキャンセルから追加されたところである。図９に示すように、本実施の形態のバウンダリスキャンセル１５は、従来のバウンダリスキャンセルにＡＮＤゲート６６とＯＲゲート６２の複合ゲートと、マルチプレクサ６４を追加しただけで構成されるので、本実施の形態のバウンダリスキャンセルの回路面積は、従来のバウンダリスキャンセルの回路面積と比べて、増加する面積は小さいといえる。
【００８９】
（マルチプレクサ９）
図１０は、マルチプレクサ９の入出力信号を示す図である。同図に示すように、マルチプレクサ９には、バウンダリスキャンセル１５からのスキャンセル出力信号ＯｕｔＳｃａｎと、ＤＲＡＭセルアレイ２５からの読出しデータＲＤが入力される。
【００９０】
バウンダリスキャンテストのアップデート動作時には、アップデート動作モード指示信号ＰＲＥＬＯＡＤが「Ｈ」となり、マルチプレクサ９は、スキャンセル出力信号ＯｕｔＳｃａｎを選択して出力する。
【００９１】
バウンダリスキャンテストのアップデート動作時以外には、アップデート動作モード指示信号ＰＲＥＬＯＡＤが「Ｌ」となり、マルチプレクサ９は、読出しデータＲＤを選択して出力する。
【００９２】
（出力バッファ８）
出力バッファ８は、マルチプレクサ９から送られてくるスキャンセル出力信号ＯｕｔＳｃａｎ、または読出しデータＲＤを出力する。
【００９３】
（レイトライト動作時の動作）
次に、図６に示すタイミングチャートを参照して、レイトライト動作時の動作について説明する。
【００９４】
レイトライト動作時には、ライト制御信号／Ｗの立上がりに対してセットアップｔｓｕ（Ｄ）、およびホールドｔｈ（Ｄ）で規定されるタイミングを満足するように、ライトデータＤＡＴＡ（ｎ）が入力される（図６の（１）に示す）。
【００９５】
入力バッファ６は、入力されるライト制御信号／Ｗを所定時間Δｔ１だけ遅延させた遅延ライト制御信号を出力する。ライトコントローラ７は、遅延ライト制御信号の立上がりに同期して、ワンショットパルス（「Ｌ」レベル）のライトデータ取込み信号／ＷＴＤＩＬを生成する（図６の（２）に示す）。
【００９６】
入力バッファ２では、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」により、入力信号Ｄｉｎとして入力されたライトデータＤＡＴＡ（ｎ）は、所定時間Δｔ２だけ遅延させられた後、そのままスルーでバッファ出力信号ＯｕｔＢｕｆとして出力される。
【００９７】
バウンダリスキャンセル１５内のマルチプレクサ６４は、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」により、バッファ出力信号ＯｕｔＢｕｆを選択して出力する。フリップフロップ６５は、ライトデータ取込み信号／ＷＴＤＩＬにしたがって、マルチプレクサ６４から出力されたバッファ出力信号ＯｕｔＢｕｆをラッチし、スキャンセル出力信号ＯｕｔＳｃａｎを出力する。ここで、フリップフロップ６５は、ライトデータ取込み信号／ＷＴＤＩＬがアサート（「Ｌ」レベル）になってから、ライトデータ取込み信号／ＷＴＤＩＬが次にアサート（「Ｌ」レベル）になるまで、バッファ出力信号ＯｕｔＢｕｆを保持する。つまり、フリップフロップ６５は、入力ポート２２より入力されたライトデータを次の書込みサイクルまで保持する。マルチプレクサ４は、ライト動作モード選択信号ＤＬＹＷＴが「Ｈ」により、スキャンセル出力信号ＯｕｔＳｃａｎを選択して出力する（図６の（３）に示す）。
【００９８】
ライトコントローラ７は、遅延ライト制御信号の立下りに同期して、ワンショットパルス（「Ｈ」レベル）のライトドライバ制御信号ＷＴＥを生成する（図６の（４）に示す）。
【００９９】
ライトドライバ３は、マルチプレクサ４から出力されるスキャンセル出力信号ＯｕｔＳｃａｎを、ライトドライバ制御信号ＷＴＥのアサート（Ｈレベル）のタイミングで、ＤＲＡＭセルアレイ２５内の所定のメモリセルに書込む（図６の（５）に示す）。
【０１００】
（アーリーライト動作時の動作）
次に、図７に示すタイミングチャートを参照して、アーリーライト動作時の動作について説明する。
【０１０１】
アーリーライト動作時には、ライト制御信号／Ｗの立下がりに対してセットアップｔｓｕ（Ｄ）、およびホールドｔｈ（Ｄ）で規定されるタイミングを満足するように、ライトデータＤＡＴＡ（ｎ）が入力される（図７の（１）に示す）。
【０１０２】
入力バッファ６は、入力されるライト制御信号／Ｗを所定時間Δｔ１だけ遅延させた遅延ライト制御信号を出力する。ライトコントローラ７は、遅延ライト制御信号の立下がりに同期して、ワンショットパルス（「Ｌ」レベル）のライトデータ取込み信号／ＷＴＤＩＬを生成する（図７の（２）に示す）。
【０１０３】
入力バッファ２では、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」により、入力信号Ｄｉｎとして入力されたライトデータＤＡＴＡ（ｎ）は、所定時間Δｔ２だけ遅延させられた後、ライトデータ取込み信号／ＷＴＤＩＬが「Ｈ」レベルの間に、トランスファゲートＴＧ１０を通って、ラッチ回路８１でラッチされ、ライトデータ取込み信号／ＷＴＤＩＬが「Ｌ」レベルになると、トランスファゲートＴＧ１１を通り、ラッチ回路８２でラッチされるともに、バッファ出力信号ＯｕｔＢｕｆとして出力される。マルチプレクサ４は、ライト動作モード選択信号ＤＬＹＷＴが「Ｌ」により、バッファ出力信号ＯｕｔＢｕｆを選択して出力する（図７の（３）に示す）。
【０１０４】
ライトコントローラ７は、遅延ライト制御信号の立下りに同期して、ワンショットパルス（「Ｈ」レベル）のライトドライバ制御信号ＷＴＥを生成する（図７の（４）に示す）。
【０１０５】
ライトドライバ３は、マルチプレクサ４から出力される入力バッファ出力信号ＯｕｔＢｕｆを、ライトドライバ制御信号ＷＴＥのアサート（Ｈレベル）のタイミングで、ＤＲＡＭセルアレイ２５内の所定のメモリセルに書込む（図７の（５）に示す）。
【０１０６】
（バウンダリスキャンテスト動作）
次に、バウンダリスキャンテスト時の動作について説明する。
【０１０７】
バウンダリスキャンテストのキャプチャ動作時には、バウンダリスキャンセル１５内のマルチプレクサ６１は、入力信号Ｄｉｎとして入力されたバウンダリスキャンテストデータを選択して出力する。フリップフロップ６３は、転送クロック信号ＣｌｏｃｋＤＲにしたがって、マルチプレクサ６１から出力された入力信号Ｄｉｎをラッチし、シフトアウト信号Ｓｈｉｆｔ  ｏｕｔを出力する。
【０１０８】
バウンダリスキャンテストのシフト動作時には、バウンダリスキャンセル１５内のマルチプレクサ６１は、シフトイン信号Ｓｈｉｆｔ  ｉｎ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）を選択して出力する。フリップフロップ６３は、転送クロック信号ＣｌｏｃｋＤＲにしたがって、マルチプレクサ６１から出力されたシフトイン信号Ｓｈｉｆｔ  ｉｎをラッチし、これをシフトアウト信号Ｓｈｉｆｔ  ｏｕｔとして出力する。
【０１０９】
バウンダリスキャンテストのアップデート動作時には、マルチプレクサ６４は、フリップフロップ６３から出力されたシフトアウト信号Ｓｈｉｆｔ  ｏｕｔ（つまり、前段のバウンダリスキャンセルから送られたバウンダリスキャンテストデータ）を選択して出力する。フリップフロップ６５は、アップデートクロック信号ＵｐｄａｔｅＤＲにしたがって、マルチプレクサ６４から出力されたシフトアウト信号Ｓｈｉｆｔ  ｏｕｔをラッチし、これをスキャンセル出力信号ＯｕｔＳｃａｎとして出力する。マルチプレクサ９は、バウンダリスキャンテストのアップデート動作時には、アップデート動作モード指示信号ＰＲＥＬＯＡＤが「Ｈ」となるので、スキャンセル出力信号ＯｕｔＳｃａｎを選択して出力する。出力バッファ８は、スキャンセル出力信号ＯｕｔＳｃａｎを出力ポート２３に出力する。
【０１１０】
以上のように、本実施の形態に係るメモリコアは、通常のメモリコアに、バウンダリスキャンセル１５，５と、マルチプレクサ４，９と、テストコントローラ２０１を追加するだけで、高速なランダムサイクルのライト動作が可能なレイトライト動作と、アーリーライト動作と、バウンダリスキャンテスト動作を行なうことができ、回路面積が大きくならないようにすることができる。
【０１１１】
＜変形例＞
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含まれる。
【０１１２】
（１）ライト動作モード選択信号ＤＬＹＷＴ
本発明の実施の形態において、読出し／書込み制御回路１００が、ライト動作モード選択信号ＤＬＹＷＴのレベルを切替えるものとしたが、これに限定するものではない。
【０１１３】
たとえば、マスクによるメタル配線の切替え、ワイヤボンティングによるボンティング切替え、またはメモリコアの初期化シーケンスにロジック部１１からの制御信号で切替えるものとしてもよい。
【０１１４】
（２）アーリーライト動作
本発明の実施の形態では、アーリーライト動作、高速なランダムサイクルのライト動作が可能なレイトライト動作、およびバウンダリスキャンテストのいずれかを選択して実行できる構成について説明したが、これに限定するものではない。高速なランダムサイクルのライト動作が可能なレイトライト動作、およびバウンダリスキャンテストのいずれかを選択して実行できるものとしてもよい。この場合には、装置の構成は、より簡易となる。
【０１１５】
（３）テストコントローラ
本発明の実施の形態では、メモリコア１０，２０がテストコントローラを備えるものとしたが、これに限定するものではなく、ロジック部１１内にテストコントローラを設けて、ロジック部１１から、メモリコア１０，２０にバウンダリスキャンテスト用の制御信号を送るものとしてもよい。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
【発明の効果】
この発明に係わる半導体記憶装置は、ロジックとメモリとが混載され、レイトライト動作とバウンダリスキャンテスト動作とを選択的に実行する半導体記憶装置であって、ライトデータを受ける端子と、端子に対応して設けられた入力バッファと、端子に対応して設けられ、バウンダリスキャンテスト時にはバウンダリスキャンテストデータを、レイトライト動作時には端子から与えられるメモリへのライトデータをライト制御信号の非活性化に応じて保持する第１のレジスタを含むバウンダリスキャンセルと、入力バッファの出力とバウンダリスキャンセルの出力を受け、レイトライト動作時にバウンダリスキャンセルの出力を選択する第１のセレクタと、セレクタにより選択された出力をメモリに書込む為の書込みドライバとを備えるので、回路面積を大きくすることなく、高速なランダムサイクルのライト動作とバウンダリスキャンテスト動作とを選択的に実行することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るシステムＬＳＩの構成を示す図である。
【図２】バウンダリスキャンセル５の詳細な構成を示す図である。
【図３】入力バッファ２の詳細な構成を示す図である。
【図４】バウンダリスキャンセル１の詳細な構成を示す図である。
【図５】マルチプレクサ４の入出力信号を示す図である。
【図６】レイトライト動作を示すタイミングチャートである。
【図７】アーリーライト動作を示すタイミングチャートである。
【図８】第２の実施形態に係るシステムＬＳＩの構成を示す図である。
【図９】バウンダリスキャンセル１５の詳細な構成を示す図である。
【図１０】マルチプレクサ９の入出力信号を示す図である。
【符号の説明】
１，５，１２  バウンダリスキャンセル、２，６  入力バッファ、３  ライトドライバ、４，９，５１，６１，６４、７１  マルチプレクサ、７  ライトコントローラ、８  出力バッファ、１０，２０  メモリコア、１１  ロジック部、１３  コア・ロジック、２２  入力ポート、２３  出力ポート、２５  ＤＲＡＭセルアレイ、５２，６２，９１，９２  ＯＲゲート、５３，６３，６５，７２  フリップフロップ、８１，８２  ラッチ回路、９０  遅延回路、９３，９６，９９インバータ、１００  読出し／書込み制御回路、２００，２０１  テストコントローラ、ＴＧ１０，ＴＧ１１  トランスファゲート、５４，６６  ＡＮＤゲート、３００，３０１  制御回路。
【図１】
2004280926.tif 000003
【図２】
2004280926.tif 000004
【図３】
2004280926.tif 000005
【図４】
2004280926.tif 000006
【図５】
2004280926.tif 000007
【図６】
2004280926.tif 000008
【図７】
2004280926.tif 000009
【図８】
2004280926.tif 000010
【図９】
2004280926.tif 000011
【図１０】
2004280926.tif 000012