(57)【要約】【課題】論理回路図からそのレイアウト面積を正確に予測するのは困難であった。【解決手段】トランジスタを最小単位として構成された論理回路図からレイアウト面積を見積もるために、階層構造を持った論理回路図情報からトランジスタレベルまでの情報に展開する階層展開手段（１−２）と、各トランジスタのゲート長、ゲート幅等の情報を抽出する形状パラメータ情報抽出手段（１−４）と、前記情報からトランジスタ１個あたりの面積を算出する面積算出式によって各トランジスタの面積を算出する面積算出手段（１−７）と、各トランジスタに対して算出した面積を総和してレイアウト面積を得るレイアウト面積見積もり手段（１−９）とを備える。【選択図】        図１
2004252622.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを最小単位として構成された論理回路図を基に、レイアウト面積を見積もる論理回路図入力装置において、
階層構造を持った論理回路図情報からトランジスタレベルまでの情報に展開する階層展開手段と、各トランジスタにプロパティとして付加されていたゲート長、ゲート幅、ドレイン領域面積、ソース領域面積の形状パラメータ情報を抽出する形状パラメータ情報抽出手段と、前記形状パラメータ情報からトランジスタ１個あたりの面積を算出するトランジスタ面積算出式により、各トランジスタの面積を算出する面積算出手段と、各トランジスタに対して算出した面積を総和してレイアウト面積を見積もるレイアウト面積見積もり手段とを備えたことを特徴とする論理回路図入力装置。
【請求項２】
予め定義したトランジスタ１個あたりの面積占有率を用いて、上記各トランジスタの面積を補正する請求項１記載の論理回路図入力装置。
【請求項３】
スタンダードセルで構成された論理回路図を基に、レイアウト面積を見積もる論理回路図入力装置において、
階層構造を持った論理回路図情報からスタンダードセルレベルまでの情報に展開する階層展開手段と、スタンダードセル個々の面積をインスタンス別に保持するスタンダードセル別面積保持部と、前記スタンダードセル別面積保持部のデータに基づき、前記展開された各スタンダードセルの面積を当該セルのインスタンス別に導出する面積導出手段と、各スタンダードセルに対して導出した面積を総和してレイアウト面積を見積もるレイアウト面積見積もり手段とを備えたことを特徴とする論理回路図入力装置。
【請求項４】
スタンダードセルの種類毎に定義した面積占有率を用いて、上記各スタンダードセルの面積を補正する請求項３記載の論理回路図入力装置。
【請求項５】
上記階層構造を持った論理回路図情報から配線情報を抽出する配線情報抽出手段と、
レイアウト面積およびセル数に応じて定義した配線占有面積予想値を保持する配線占有面積予想値保持手段とを備え、
配線毎に、配線占有面積予想値保持手段から抽出した配線占有面積予想値の総計を、上記レイアウト面積に加算する請求項３記載の論理回路図入力装置。
【請求項６】
レイアウト面積およびセル数に応じて定義した配線容量予想値を保持するブロック面積別配線容量保持部と、
配線毎に、前記ブロックの面積別配線容量保持部から配線の容量予想値を抽出する配線容量予想値抽出手段とを備えた請求項５記載の論理回路図入力装置。
【請求項７】
上記配線の容量予測値の情報が、スタンダードセルで構成された論理回路図上の配線データにプロパティまたは素子として付加される請求項６記載の論理回路図入力装置。
【請求項８】
トランジスタ素子にプロパティとして付加されていた、ゲート長、ゲート幅、ドレイン領域面積、ソース領域面積の形状パラメータ以外に、最大ゲート幅、単位抵抗値、単位容量値等のより詳細な物理情報が付加される請求項１もしくは２記載の論理回路図入力装置。
【請求項９】
トランジスタ／スタンダードセル毎に設定していた面積占有率に替えて、より上位のブロックに対して面積占有率を設定する請求項２もしくは４に記載の論理回路入力装置。
【請求項１０】
当該装置で見積もった各セル、ブロックの面積、ＢＣ（ベーシックセル）数をレイアウト設計装置に入力ファイルとして提供する請求項１〜９のいずれかに記載の論理回路入力装置。
【請求項１１】
当該装置で見積もった各セル、ブロックの面積、ＢＣ（ベーシックセル）数を論理回路図上の各インスタンス素子にプロパティとして保存する請求項１〜１０のいずれかに記載の論理回路入力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
チップ面積の制約が厳しいメモリＬＳＩ等の設計においては、レイアウト設計前の論理回路設計段階から、実際のレイアウトの面積を考慮した設計が必要である。本発明は、論理回路図中に配置されたトランジスタ（あるいは論理ゲートやマイクロプロセッサ）のインスタンスに付加されている形状を表すプロパティ情報（以下、形状パラメータ値情報と記す）等をもとに容易に実際のレイアウトの面積を見積もることのできる機能を有した論理回路図入力装置に関するものである。
【０００２】
【従来の技術】
同期回路で構成されるＡＳＩＣ設計においては、テクノロジライブラリ（スタンダードセル毎の遅延／タイミング／面積および配線の面積占有率が定義されている）を用いた論理合成手法を適用することにより、論理設計段階で実際のレイアウト面積を有る程度正確に見積もることが可能である。しかしながら、チップの面積制約が厳しいメモリＬＳＩ等の設計においては、論理回路は非同期で動作するため、トランジスタ等を手入力しながらそれらのサイズを微調節してタイミング調整を行うフルカスタム設計手法が主流である。
【０００３】
このため、論理回路がほぼ確定しないと実際のレイアウト面積を予測するのは難しく、仮に論理が確定した段階であってもトランジスタで構成されているため、そのレイアウト面積見積もりは設計者の経験に頼ったり、配置したトランジスタから手計算によって求めるため精度が低くなるという問題がある。この結果、レイアウト設計段階で与えられた面積制約に納まらないといった事態が発生して、最悪の場合、論理回路の見直しが必要となり設計工期の遅延を招く恐れがある。
【０００４】
この種の回路設計として、回路設計時に、素子を配置する毎に、その都度、素子の外形寸法からレイアウト時の面積を算出して順次加算するものが知られている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開第２００１−２２７９９号「回路の設計方法および回路設計支援システム」（請求項１、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１は、回路設計時に、レイアウト面積の算出を併行して行なっていくものであるが、素子の面積を単純に加算していくものに過ぎず（設計過程で計算したレイアウト面積が目標値をオーバーしないかを知ることを主眼としている）、回路設計の終了後に得られるレイアウト面積は、トランジスタの種類とそれらの個数から瞬時に計算できる値でしかなく、しかも、外形寸法としては単に最大出っ張り幅での縦と横の寸法から計算しているために計算精度も低いものとなっていた。
【０００７】
この発明は、個々の素子面積を正確に捉えるだけでなく、実際の素子のレイアウト時の状況（インスタンス）に則したレイアウト面積を得ることができ、更には配線をも考慮したレイアウト面積を得ることのできる論理回路図入力装置を提供するものである。
【０００８】
【課題を解決するための手段】
トランジスタを最小単位として構成された論理回路図を基に、レイアウト面積を見積もる論理回路図入力装置は、
階層構造を持った論理回路図情報からトランジスタレベルまでの情報に展開する階層展開手段と、各トランジスタにプロパティとして付加されていた形状パラメータ情報を抽出する形状パラメータ情報抽出手段と、前記形状パラメータ情報からトランジスタ１個あたりの面積を算出するトランジスタ面積算出式により、各トランジスタの面積を算出する面積算出手段と、各トランジスタに対して算出した面積を総和してレイアウト面積を見積もるレイアウト面積見積もり手段とを備える。
【０００９】
【発明の実施の形態】
実施の形態１．
本実施の形態１では、「トランジスタを最小単位として構成された論理回路図」を基に、そのレイアウト面積を容易に見積もることが可能な「論理回路図入力装置」について説明する。
【００１０】
図１はこの実施の形態１の「論理回路図入力装置」の構成を示したブロック図である。同図において、「階層構造を持った論理回路図情報格納部」１−１は、面積算出対象とする、階層構造を持った論理回路図の情報を格納しており、この論理回路図情報は、トランジスタ素子を最小単位にして構成されたものであり、各トランジスタ素子には、形状パラメータ情報がプロパティとして付加されている。
【００１１】
「階層展開手段」１−２は、「階層構造を持った論理回路図情報格納部」１−１に格納の情報をトランジスタレベルまで展開するためのものであり、「トランジスタレベル階層展開情報保持部」１−３は、前記「階層展開手段」１−２により階層展開されたトランジスタ素子情報を保持する。「形状パラメータ情報抽出手段」１−４は、トランジスタレベル階層展開情報保持部」１−３に保持されたそれぞれのトランジスタ素子情報からプロパティとして付加されていた形状パラメータ情報を抽出する。
【００１２】
「形状パラメータ情報保持部」１−５は、「形状パラメータ情報抽出手段」１−４により抽出されたそれぞれのトランジスタ素子の形状パラメータ情報を保持する。「トランジスタ面積算出式保持部」１−６は、トランジスタ１個あたりの面積算出式を保持する。「トランジスタ素子別面積算出手段」１−７は、「形状パラメータ情報保持部」１−５に保持されたそれぞれのトランジスタ素子の形状パラメータ情報から「トランジスタ面積算出式保持部」１−６に定義された算出式を用いてそれぞれのトランジスタ素子の面積を算出する。
【００１３】
「トランジスタ素子別面積保持部」１−８は、「トランジスタ面積算出手段」１−７により算出されたトランジスタ素子それそれの面積を保持する。「レイアウト面積見積もり手段」１−９は、「トランジスタ素子別面積保持部」１−８に保持されたトランジスタ素子それぞれの面積を足し合わせることにより、図３の階層構造を持った論理回路図情報を基に、レイアウト見積もり面積を導き出し、「レイアウト見積もり面積格納部」１−１０に格納する。
【００１４】
図２は、上述した構成の「論理回路図入力装置」の動作を示したフローチャートであり、図３に示した例を用いてその動作を説明する。まず、図３の階層構造を持った論理回路図情報を「階層構造を持った論理回路図情報格納部」１−１から読み出し、「階層展開手段」１−２によりトランジスタレベルまで展開し、その展開された個々のトランジスタ素子  Ｉｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ２２の情報を「トランジスタレベル階層展開情報保持部」１−３に保持する（ＳＴ２０１）。
【００１５】
次に「トランジスタレベル階層展開情報保持部」１−３に保持されたトランジスタ素子内のＩｎｓｔ１１を対象に、プロパティとして付加されていた形状パラメータ情報を抽出し、「形状パラメータ情報保持部」１−５に保持する（ＳＴ２０２）。ここで抽出する形状パラメータ情報は、図４中に示したゲート長Ｌ、ゲート幅Ｗ、ドレイン領域面積ＡＤ、ソース領域面積ＡＳとする。
【００１６】
次に、「トランジスタ面積算出式保持部」１−６に格納されているトランジスタ１個あたりの面積算出式（図５）
トランジスタ１個の面積＝Ｌ×Ｗ＋ＡＤ＋ＡＳ
を用いて、「形状パラメータ情報保持部」１−５に格納したＩｎｓｔ１１の形状パラメータ情報から、Ｉｎｓｔ１１の面積：２０Ｅ−７μｍ２を導き出し（ＳＴ２０２）、そして、「トランジスタ素子別面積保持部」１−８に格納する（ＳＴ２０３）。ＳＴ２０２からＳＴ２０３の動作を、Ｉｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ２２といった残りの全てのトランジスタ素子に対して実施する（ＳＴ２０４）。
【００１７】
最後に、ＳＴ２０２からＳＴ２０４で「トランジスタ素子別面積保持部」１−８に格納したＩｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ２２  それぞれの面積値を足し合わせ、レイアウト見積もり面積：８０Ｅ−７μｍ２を得る（ＳＴ２０５）。
【００１８】
このように、論理回路設計段階で容易にレイアウト後の面積を正確に見積もることができるため、レイアウト設計時にしばしば発生する面積制約違反により論理回路の設計変更を余儀なくされるといったことをなくせる。
【００１９】
実施の形態２．
本実施の形態２では、実施の形態１で算出した各トランジスタの面積を、予め定義したトランジスタ素子１個あたりの“面積占有率”で補正することにより、「トランジスタを最小単位として構成された論理回路図」を基に、そのレイアウト面積をさらに高精度に見積もることが可能な「論理回路図入力装置」について説明する。
【００２０】
図６はこの実施の形態２の「論理回路図入力装置」の構成を示すブロック図である。同図において１−１から１−８の各ブロックは、実施の形態１で説明した図１の同番号のものと同様である。「トランジスタ面積占有率格納部」６−９は、トランジスタに対して定義した面積占有率を格納する。なお、トランジスタの面積占有率は、本装置の使用者が外部入力装置により任意の値を入力することも可能である。
【００２１】
「トランジスタ素子別面積算出手段」６−１０は、「トランジスタ素子別面積保持部」１−８に保持されたトランジスタ素子それぞれの面積に「トランジスタの面積占有率保持部」６−９に定義された占有率で割って、それぞれのトランジスタ素子のレイアウト上での占有面積を導き出す。「トランジスタ素子別面積保持部」６−１１は、「トランジスタ素子別面積算出手段」６−１０により導き出きれたトランジスタ素子のレイアウト面積を保持する。本実施形態では、「トランジスタの面積占有率保持部」６−９に保持されたトランジスタの面積占有率を０．５とする。
【００２２】
「レイアウト面積見積もり手段」６−１２は、「トランジスタ素子別レイアウト占有面積保持部」６−１１に保持されたトランジスタ素子それぞれの占有面積を足し合わせることにより、レイアウト見積もり面積を導き出し、「レイアウト見積もり面積格納部」６−１３に格納する。
【００２３】
図７は、上述した構成の「論理回路図入力装置」の動作を示したフローチャートであり、図３に示した例を用いてその動作を説明する。まず、図７のＳＴ２０１からＳＴ２０３は、実施の形態１の図２で説明したＳＴ２０１からＳＴ２０３と全く同様の動作でＩｎｓｔ１１の面積：２０Ｅ−８μｍ２を導き出し、「トランジスタ素子別面積保持部」１−８に格納する。
【００２４】
次に「トランジスタ素子別面積保持部」１−８に保持されたＩｎｓｔ１１の面積：２０Ｅ−８μｍ２を「トランジスタの面積占有率保持部」６−９に定義された占有率  ０．５で割ってＩｎｓｔ１１の面積：２０Ｅ−８μｍ２を得て「トランジスタ素子別面積保持部」６−１１に格納する（ＳＴ７０４）。ＳＴ２０２からＳＴ７０４の動作をＩｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ２２といった残りのすべてのトランジスタ素子に対して実施する（ＳＴ７０５）。
【００２５】
最後に、ＳＴ２０２からＳＴ７０５で「トランジスタ素子別面積保持部」６−１１に格納したＩｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ２２  それぞれのレイアウト上占有面積値を足し合わせ、レイアウト見積もり面積：１６０Ｅ−８μｍ２  を得る（ＳＴ７０６）。
【００２６】
このように、各トランジスタに対し算出した面積を、トランジスタの面積占有率で補正したので、実施の形態１よりも更に高精度なレイアウト後の面積を容易に見積もることができ、レイアウト設計時にしばしば発生する面積制約違反による論理回路の設計変更を余儀なくされるといったことをなくせる。
【００２７】
実施の形態３．
本実施の形態３では、「スタンダードセルで構成された論理回路図」を基に、“セルの配置状況”をも考慮して、そのレイアウト面積を容易に見積もることが可能な「論理回路図入力装置」について説明する。
【００２８】
図９はこの実施の形態３の「論理回路図入力装置」の構成を示すブロック図である。同図において、「階層構造を持った論理回路図情報格納部」９−１は、面積算出対象とする情報を格納しており、この情報は、スタンダードセルを最小単位として構成されたものである。このスタンダードセルとは、インバータやＮＡＮＤのごとき、ゲートレベルで１つの機能を有するものを指す。
【００２９】
「階層展開手段」９−２は、「階層構造を持った論理回路図情報格納部」９−１に格納の論理回路図情報をスタンダードセルレベルまで展開するためのものであり、「スタンダードセルレベル階層展開情報保持部」９−３は、前記「階層展開手段」９−２により階層展開されたスタンダードセル素子情報を保持する。この素子情報には、セルの配置状況（配置密度や隣接との関係）を示すインスタンスも含まれる。「スタンダードセル別面積保持部」９−４は、スタンダードセル個々の面積をインスタンス別に保持する。「インスタンス面積導出手段」９−５は、「スタンダードセルレベル階層展開情報保持部」９−３に保持されたスタンダードセルのそれぞれに対し、「スタンダードセル別面積保持部」９−４から、当該セルのインスタンスに対応た面積値を抽出し割り当てる。
【００３０】
図１０は、上述した図９の「論理回路図入力装置」の動作を示したフローチャートであり、図８に示した例を用いてその動作を説明する。まず、図８の階層構造を持った論理回路図情報を「階層構造を持った論理回路図情報格納部」９−１から読み出し、階層展開手段」９−２によりスタンダードセルレベルまで展開し、その展開された個々のスタンダードセルインスタンスＩｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ１３、Ｉｎｓｔ２１、Ｉｎｓｔ２２の情報を「スタンダードセルレベル階層展開情報保持部」９−３に格納する（ＳＴ１００１）。
【００３１】
次に、「スタンダードセルレベル階層展開情報保持部」９−３に保持されたスタンダードセルインスタンスの内のＩｎｓｔ１１についてその面積値を、「スタンダードセル別面積保持部」９−４から検索して抽出し、「インスタンス面積保持部」９−６に格納する（ＳＴ１００２）。本実施の形態３では「スタンダードセル別面積保持部」９−４は図１１のように定義されているものとすると、スタンダードセル  ＮＯＴＸＸ４のインスタンスであるＩｎｓｔ１１の面積は  ４０Ｅ−８μｍ２  である。このＳＴ１００２の動作を  Ｉｎｓｔ１２、Ｉｎｓｔ１３、Ｉｎｓｔ２１、Ｉｎｓｔ２２といった残りの全てのインスタンスに対して実施する（ＳＴ１００３）。
【００３２】
最後に、ＳＴ１００２からＳＴ１００３で「インスタンス面積保持部」９−６に格納したＩｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ２２  それぞれの面積値を足し合わせ、レイアウト見積もり面積：９０Ｅ−８μｍ２  を得る（ＳＴ７０６）。
【００３３】
このように、スタンダードセル設計手法において、単にセル自身の面積だけでなく、セルの配置状況に応じて的確なレイアウト面積を得るようにしたので、レイアウト設計時にしばしば発生する面積制約違反による論理回路の設計変更を余儀なくされるといったことをなくせる。
【００３４】
実施の形態４．
本実施の形態４では、実施の形態３で算出した各スタンダードセルの面積を、スタンダードセルの種類毎に予め定義した“面積占有率”で補正することにより、「スタンダードセルで構成された論理回路図」を基に、そのレイアウト面積をさらに高精度に見積もることが可能な「論理回路図入力装置」について説明する。
【００３５】
図１２はこの実施の形態４の「論理回路図入力装置」の構成を示すブロック図である。同図において９−１から９−６の各ブロックは、実施の形態３で説明した図９の同番号のものと同様である。「スタンダードセル別面積占有率保持部」１２−７は、スタンダードセル１個あたり対して定義した占有率を保持している。
【００３６】
「スタンダードセルインスタンス別レイアウト面積算出手段」１２−８は、「インスタンス面積保持部」９−６に保持されたスタンダードセルインスタンスそれぞれの面積を「スタンダードセル別面積占有率保持部」１２−７に定義された該当する占有率で割って、それぞれのスタンダードセルインスタンスのレイアウト面積を導き出す。
【００３７】
「スタンダードセルインスタンス別レイアウト面積保持部」１２−９は、「スタンダードセルインスタンス別レイアウト面積算出手段」１２−８により導き出されたスタンダードセルインスタンスのレイアウト上での見積もり面積を保持する。「レイアウト面積見積もり手段」１２−１０は、「スタンダードセルインスタンス別レイアウト面積保持部」１２−９に保持されたそれぞれのインスタンスのレイアウト見積もり面積を足し合わせることにより、レイアウト見積もり面積を導き出し、「レイアウト見積もり面積格納部」１２−１１に格納する。
【００３８】
図１４は、上述した構成の「論理回路図入力装置」の動作を示したフローチャートであり、図８に示した例を用いてその動作を説明する。まず、図１４のＳＴ１００１からＳＴ１００２は、実施の形態３の図１０で説明したＳＴ１００１からＳＴ１００２と全く同様の動作で、Ｉｎｓｔ１１１の面積：４０Ｅ−８μｍ２を導き出し、「インスタンス面積保持部」９−６に格納する。
【００３９】
次に、「スタンダードセル別面積占有率保持部」１２−７に定義されたスタンダードセル毎の面積占有率、例えば、定義例の図１３からＮＯＴＸＸ４に該当する値：０．８を抽出し、その値で「インスタンス面積保持部」９−６に格納されたＩｎｓｔ１１の面積：４０Ｅ−８μｍ２で割って、Ｉｎｓｔ１１のレイアウト上での占有面積：５０Ｅ−８μｍ２  を得て「スタンダードセルインスタンス別レイアウト面積保持部」１２−９に格納する（ＳＴ１４０３）。このＳＴ１００２からＳＴ１４０３の動作を  Ｉｎｓｔ１２、Ｉｎｓｔ２１、Ｉｎｓｔ１３、Ｉｎｓｔ２１、Ｉｎｓｔ２２  といった残りの全てのインスタンスに対して実施する（ＳＴ１４０４）。
【００４０】
最後に、ＳＴ１００２からＳＴ１４０４で「スタンダードセルインスタンス別面積保持部」１２−１０に格納したＩｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ１３、Ｉｎｓｔ２１、Ｉｎｓｔ２２  それぞれの面積値を足し合わせ、レイアウト見積もり面積：１２Ｅ−８μｍ２  を得る（ＳＴ１４０５）。
【００４１】
このように、各スタンダードセルに対し導出した面積を、スタンダードセル別の面積占有率で補正したので、実施の形態３よりも更に高精度なレイアウト後の面積を容易に見積もることができ、レイアウト設計時にしばしば発生する面積制約違反による論理回路の設計変更を余儀なくされるといったことをなくせる。
【００４２】
実施の形態５．
本実施の形態５では、「スタンダードセルで構成された論理回路図」を基に、そのレイアウト面積を“配線領域”まで考慮して容易に見積もることが可能な「論理回路図入力装置」について説明する。
【００４３】
図１５は、この実施の形態５の「論理回路図入力装置」の構成を示すブロック図である。同図において、９−１から９−３の各ブロックは、実施の形態３で説明した図９の同番号と同様である。「配線情報抽出手段」１５−４は「スタンダードセルレベル階層展開情報保持部」９−３に保持されたスタンダードセルレベル展開回路図から配線情報を抽出する。「配線情報保持部」１５−５はその配線情報を保持する。「ブロックの面積別配線占有面積予想値保持部」１５−６は、図１７に示すように、レイアウト見積もり面積を、複数のブロック範囲に分け、それぞれのブロック範囲に対して、配線にぶら下がるセル数に応じて定義した配線占有面積予想値を保持する。
【００４４】
「１配線あたり配線占有面積予想値抽出手段」１５−７は、「レイアウト見積もり面積（この面積がまだ求められていない時はデフォルト値を採用）」が、前記ブロック範囲のいずれに含まれるかを選択し、選択したブロック範囲において、「配線情報保持部」１５−５に格納されていた各配線情報（セル数）から、該当する占有面積予想値を「ブロックの面積別配線占有面積予想値保持部」１５−６から抽出する。「配線占有面積予想値保持部」１５−８は「１配線あたり配線占有面積予想値抽出手段」１５−７で抽出された配線ごとの配線占有面積予想値を保持する。
【００４５】
「レイアウト面積見積もり手段」１５−９は、図９の「レイアウト見積もり面積格納部」９−８で導き出されていた「レイアウト見積もり面積」に、「配線占有面積予想値保持部」１５−８に保持されている全配線の配線占有面積予想値を足し合わせることにより、配線領域まで考慮したレイアウト面積を導き出す。
【００４６】
図１６は、図１５の「論理回路図入力装置」の動作を示したフローチャートであり、図８に示した例を用いてその動作を説明する。まず、図１６のＳＴ１００１からＳＴ１００４は、実施の形態３の図１０で説明したＳＴ１００１からＳＴ１００４と全く同様の動作により、「階層構造を持った論理回路図情報」９−１に格納の情報中のスタンダードセルが占有する面積（配線領域を考慮していない）：９０Ｅ−８μｍ２  を算出し、図９の「レイアウト見積もり面積格納部」９−８に格納する。
【００４７】
次に、「スタンダードセルレベル階層展開情報保持部」９−３に保持されたデータ中からＮＥＴ１１の配線情報を抽出し（ＳＴ１６０５）、その配線にぶら下がるスタンダードセル数を抽出する（ＳＴ１６０６）。この場合、ＮＥＴ１１には、Ｉｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ１３の３個のスタンダードセルがぶら下がっている。「ブロック面積別配線占有面積予想値保持部」１５−６には、図１７で示すように「論理回路ブロックの面積範囲」で分類して、配線にぶら下がっているセル数毎に配線面積予想数が定義されている。
【００４８】
次に図１７中、最初は、最大の「論理回路ブロックの面積範囲」エリア“３００Ｅ−８μｍ２＞ＷＩＲＥ＿ＡＲＥＡ＞２００Ｅ−８μｍ２”のブロック範囲を選択し、そのブロック範囲に対し、ＳＴ１６０６で抽出したセル数（＝３）に対応する配線面積予想値：１５Ｅ−８μｍ２  を抽出する（ＳＴ１６０７）。このＳＴ１６０５からＳＴ１６０７の動作を、ＮＥＴ１、ＮＥＴ２、ＮＥＴ３、ＮＥＴ２１といった残りの全配線について実施し「配線占有面積予想保持部」１５−８にそれぞれ保持する（ＳＴ１６０８）。
【００４９】
次に、「論理回路図面積算出手段」１５−９により、「配線占有面積予想保持部」１５−８に保持していたそれぞれの配線の面積予想値を足し合わせて「レイアウト中の配線占有面積」：６０Ｅ−８μｍ２  を求め（ＳＴ１６０９）、その値と、ＳＴ１００１からＳＴ１００４での算出で「レイアウト見積もり面積格納部」９−８に保持されていた「レイアウト中のスタンダードセル占有面積」：９０Ｅ−８μｍ２  とを足し合わせて「配線領域を考慮したレイアウト見積もり面積」：１５０Ｅ−８μｍ２  を算出する（ＳＴ１６１０）。
【００５０】
次に、ＳＴ１６１０で算出した「配線領域を考慮したレイアウト見積もり面積」：１５０Ｅ−８μｍ２をもとに、図１７中に該当する「論理回路ブロックの面積範囲」エリアとして“２００Ｅ−８μｍ２＞ＷＩＲＥ＿ＡＲＥＡ＞１００Ｅ−８μｍ２”のブロック範囲を選択し、このブロック範囲からセル数に対応する配線面積予想値：７Ｅ−８μｍ２  を抽出し、再度、ＳＴ１６０５からＳＴ１６１０までを実施して面積値を補正する。これを繰返して、前記面積値が一定の値に収束すれば、「階層構造を持った論理回路図情報格納部」９−１に格納の情報に対し、最適な「配線領域を考慮したレイアウト面積」の見積もり値：１１９Ｅ−８μｍ２  を得る（ＳＴ１６１１）。
【００５１】
このように、論理回路設計段階で、配線領域まで考慮してレイアウト後の面積を容易に見積もることができるため、レイアウト設計時にしばしば発生する面積制約違反による論理回路の設計変更を余儀なくされるといったことをなくせる。
【００５２】
実施の形態６．
本実施の形態６では、「スタンダードセルで構成された論理回路図」中のそれぞれの配線に対する容量見積もり値を容易に得ることが可能な「論理回路図入力装置」について説明する。
【００５３】
図１８は、この実施の形態６の「論理回路図入力装置」の構成を示すブロック図である。同図において、９−１から９−３、及び１５−４から１５−１０の各ブロックは、実施の形態５で説明した図１５の同番号と同様である。
【００５４】
「ブロック面積別配線容量保持部」１８−１１は、図２０に示すように、論理回路図のレイアウト面積を、複数ブロック範囲に分け、それぞれのブロック範囲に対して、配線にぶら下がるセル数に応じて定義した配線容量予想値を保持する。
【００５５】
「配線ごとの容量予想値抽出手段」１８−１２は、「配線情報保持部」１５−５に格納された各配線情報（セル数を含む）に従い、「ブロックの面積別配線容量保持部」１８−１１において、「配線領域を考慮した論理回路図面積」１５−１０で得た面積値を包含する「ブロック範囲」を選択し、選択した「ブロック範囲」内でセル数に対応する該当容量値を抽出して「配線容量予想値格納部」１８−１３に格納する。
【００５６】
図１９は、上述した構成の「論理回路図入力装置」の動作を示したフローチャートであり、図８に示した例を用いてその動作を説明する。まず、図１９のＳＴ１００１  から  ＳＴ１００４  および  ＳＴ１６０５  から  ＳＴ１６１１  は、実施の形態５の図１６で説明したＳＴ１００１からＳＴ１００４  および  ＳＴ１６０５  から  ＳＴ１６１１  と全く同様の動作であり、これにより、図８の例の「階層構造を持った論理回路図情報」から「配線領域を考慮したレイアウト見積もり面積」：１９Ｅ−８μｍ２  を算出し、「配線領域を考慮したレイアウト見積もり面積格納部」１５−１０に格納する。
【００５７】
次に、「スタンダードセルレベル階層展開情報保持部」９−３に保持されたデータ中から  ＮＥＴ１１  の配線情報を抽出し（ＳＴ１９１２）、その配線にぶら下がっているスタンダードセル数を抽出する（ＳＴ１９１３）。この場合、ＮＥＴ１１には、Ｉｎｓｔ１１、Ｉｎｓｔ１２、Ｉｎｓｔ１３の３個のスタンダードセルがぶら下がっている。
【００５８】
次に「配線領域を考慮したレイアウト面積」１５−１０に格納された面積予想値：１１９Ｅ−８μｍ２  を包含する「ブロック範囲」として“２００Ｅ−８μｍ２＞ＷＩＲＥ＿ＡＲＥＡ＞１００Ｅ−８μｍ２”を選択し、選択したブロック範囲の中から、ＳＴ１９１３で抽出したセル数：３に該当する配線容量予想値：０．０８ｐｆ  を抽出する（ＳＴ１９１４）。ＳＴ１９１２からＳＴ１９１４を繰返し、「階層構造を持った論理回路図情報格納部」９−１中に存在する全ての配線についての容量予想値を得る。
【００５９】
このように、レイアウト前に配線容量の概算値を容易に予想することができるので、その配線容量概算値をレイアウト設計前シミュレーションに与えることにより、精度の良いシミュレーションがレイアウト設計前に可能となる。
【００６０】
実施の形態７．
本実施の形態７は、実施の形態６で得た配線容量の概算値を、「階層構造を持った論理回路図情報格納部」９−１に格納されている情報に反映させることが可能な「論理回路図入力装置」である。
【００６１】
実施の形態６で得た配線容量の概算値それぞれを、配線ごとにプロパティ情報として容量素子用シンボルに付加し、そのシンボルを「階層構造を持った論理回路図情報格納部」９−１中の該当する配線中に挿入する。
【００６２】
このようにすれば、論理回路図情報上で、回路接続情報と併せて、配線容量概算値も管理可能となり、その後のシミュレーション用ネットリストへの配線容量概算値の反映が容易となる。
【００６３】
実施の形態８．
本実施の形態８は、実施の形態１において、論理回路図にトランジスタのプロパティとして付加されている、Ｌ、Ｗ、ＡＤ、ＡＳ  以外に「最大ゲート幅」、「単位抵抗値」、「単位容量値」等のより詳細な物理情報を付加することにより、更に高精度なレイアウト面積見積もり値を得ることが可能な「論理回路図入力装置」を提供する。もちろん、スタンダードセルで構成された部分に関しては、実施の形態３、４、５、６でレイアウト面積見積もりを実施することが可能であることはいうまでもない。
【００６４】
図２１は本実施の形態８の「論理回路図入力装置」の構成を示すブロック図である。図２１において、１−１から１−３、１−９、１−１０の各ブロックは、実施の形態１で説明した図１の同番号のものと同様である。「形状パラメータ情報抽出手段」２１−１４は、「トランジスタレベル展開情報保持部」１−３に保持されたそれぞれのトランジスタ、抵抗、容量などの素子情報からプロパティとして付加されいる形状パラメータ情報を抽出する。
【００６５】
「形状パラメータ情報保持部」２１−５は、「形状パラメータ抽出手段」２１−４により抽出されたそれぞれのトランジスタ、抵抗、容量素子の形状パラメータ情報を保持する。「素子面積算出保持部」２１−６は、トランジスタ、抵抗、容量それぞれに定義された面積算出式を保持する。
【００６６】
「素子別面積算出手段」２１−７は、「形状パラメータ情報保持部」２１−５に保持されたそれぞれの素子の形状パラメータ情報から、「素子面積算出式保持部」２１−６に定義された算出式を用いてそれぞれの素子の面積を算出する。「素子別面積保持部」２１−８は、「素子別面積算出手段」２１−７により算出されたトランジスタ、抵抗、容量素子それぞれの面積を保持する。
【００６７】
図２２は、図２１の「論理回路図入力装置」の動作を示したフローチャートである。図２２において、まず、実施の形態１と同様に階層構造を持った論理回路図をトランジスタレベルまで展開し、展開されたトランジスタ、抵抗、容量素子の情報を「トランジスタレベル階層展開情報保持部」１−３に格納する（ＳＴ１２０１）。
【００６８】
次に「トランジスタレベル階層展開情報保持部」１−３に格納されたトランジスタ、抵抗、容量素子それぞれを対象にプロパティとして付加されている形状パラメータを抽出し、「形状パラメータ情報保持部」２２−５に格納する（ＳＴ１２２２）。ここで抽出するパラメータ情報は図２３に示すとおり、トランジスタの場合は、ゲート長Ｌ、ゲート幅Ｗ、ドレイン領域面積ＡＤ、ソース領域面積ＡＳ、ゲート本数、ゲート間距離Ｄとし、抵抗素子の場合は抵抗値、容量素子の場合は容量値とする。複数のゲートから構成されるトランジスタの場合、ゲート幅Ｗは各ゲートで異なる場合が存在するが、値の大きい方を選択するものとする。
【００６９】
次に「素子面積算出式保持部」２１−６に格納されているトランジスタ、抵抗、容量素子それぞれの面積算出式（図２４）を用いて、素子毎に面積値を算出し、「素子別面積保持部」２１−８に格納する（ＳＴ２２３）。同様にＳＴ２２２、ＳＴ２２３の動作を残りの素子に対して実行する（ＳＴ２０４）。最後に、ＳＴ２２２からＳＴ２０４で「素子別面積保持部」２１−８に格納したそれぞれの素子面積値を足し合わせ、その値を「レイアウト見積もり面積格納部」１−１０に格納する。
【００７０】
これにより、実施の形態１および実施の形態２での「論理回路入力装置」よりも、より高精度なレイアウト面積見積もりが行え、レイアウト後に発生した面積制約違反による論理回路の設計変更を余儀なくされるといったことをなくせる。
【００７１】
実施の形態９．
本実施の形態９では、異なる機能をもつブロック毎に占有率を与えることにより高精度に面積見積もりが可能な「論理回路図入力装置」について説明する。本実施の形態が実施の形態２、３、４と異なるのは、トランジスタ等の各素子やスタンダードセルの種類別に面積占有率を与えるだけでなく、さらに上位のブロックに対して占有率を与えることである。また実施の形態６と異なるのは、実施の形態６が各スタンダードセルのＦａｎＯｕｔ数（接続本数）からブロックの配線面積を見積もるのに対し、本実施の形態では、ブロックの特性を考慮し、各ブロックに占有率を与えることである。
【００７２】
つまり、ＤＲＡＭ  メモリの例にとると、メモリセル部分、パッド部分、センスアンプ等の直接周辺部分、制御系部分等に各機能が分割されており、さらに各機能で使用される素子サイズ、形状、レイアウト集積度が異なっている。面積見積もりを行う際、それらの各部を１つのブロックとして捕らえ、各ブロックでの特性を考慮して適切な面積占有率を与えることにより、面積見積もりの精度を向上させることが可能である。
【００７３】
図２５は、この実施の形態９の「論理回路図入力装置」の構成を示すブロック図である。同図おいて、９−１から９−６の各ブロックは実施の形態３で説明した図９の同番号のものと同じ機能である。「ブロック別占有率保持部」２５−７は、各ブロック毎に定義した占有率を保持するものであり、その占有率は、ファイルとして与えてもよく、ＧＵＩを用いて使用者が直接与えてもよい。「ブロック別面積導出手段」２５−８は、「インスタンス面積保持部」９−６に保持されていた各インスタンスの面積値を用いて、各ブロック毎に属するインスタンスの面積総和を算出し、さらに占有率を考慮して面積見積もり値を算出し、「レイアウト見積もり面積格納部」２５−１０に格納する。
【００７４】
図２６は、図２５の「論理回路図入力装置」の動作を示したフローチャートである。ＳＴ１００１〜ＳＴ１００３は、図１０における同ステップと同じ動作である。「ブロック別占有率保持部」２５−７に定義された各ブロックにおいて、該当ブロックに属する各インスタンスの面積を足し合わせ、該当ブロックの面積を算出する（ＳＴ２６０４）。各インスタンスがどのブロックに属しているかは、階層展開時にインスタンス名に属するブロックのインスタンス名が付加されているので容易に識別可能である。さらに「ブロック別占有率保持部」２５−７に定義された占有率を用いて、各ブロックの面積見積もりを行う（ＳＴ２６０５）。
【００７５】
最後に、前ステップで算出したすべてのブロックの面積を足し合わせ、対象の論理回路図のレイアウト面積見積もりを得る。これにより、ブロックの特性を考慮した高精度なレイアウト面積見積もりが可能になり、レイアウト設計後に発生する面積制約違反による論理回路の設計変更を余儀なくされるといったことをなくせる。
【００７６】
実施の形態１０．
本実施の形態１０は、実施の形態１〜６、実施の形態８、９のレイアウト面積見積もり機能に加え、見積もった各セル、ブロックの面積、ＢＣ（ベーシックセル）数をレイアウト設計装置に入力ファイルとして受け渡す機能を備えた「論理回路図入力装置」である。
【００７７】
この論理回路図入力装置によれば、レイアウト設計者はレイアウト設計時に目標となる面積に従いレイアウト設計することが可能となり、さらに目標面積と大きな差異が発生する場合には即座に論理回路設計者へフィードバックが可能となる。
【００７８】
実施の形態１１．
本実施の形態１１は、実施の形態１〜６、実施の形態８、９のレイアウト面積見積もり機能に加え、見積もった各セル、ブロックの面積、ＢＣ（ベーシックセル）数を論理回路図上の各インスタンス素子にプロパティとして保存しておく機能を備えた「論理回路図入力装置」である。
【００７９】
この論理回路図入力装置によれば、論理変更を行わないかぎり、一度、面積見積もりを行った場合には、変更したセルのみに再度、見積もりを行えばよく、処理時間の短縮が図れる。
【００８０】
【発明の効果】
この発明によれば、論理回路図を基に、容易にレイアウト後の面積を見積もることができるため、レイアウト設計時にしばしば発生する面積制約違反により論理回路の設計変更を余儀なくされるといったことをなくせる。また、その論理回路図の情報からトランジスタの階層関係や個々のプロパティまで自動的に読み出されるため作業効率も高い。
【図面の簡単な説明】
【図１】実施の形態１を示した論理回路図入力装置のブロック図
【図２】図１のブロック図の動作を示したフローチャート
【図３】階層構造を持った論理回路図の例と、その情報を示した図
【図４】トランジスタの形状パラメータを示した図
【図５】トランジスタの面積算出式保持部を示した図
【図６】実施の形態２を示した論理回路図入力装置のブロック図
【図７】図６のブロック図の動作を示したフローチャート
【図８】階層構造を持った論理回路図の例と、その情報を示した図
【図９】実施の形態３を示した論理回路図入力装置のブロック図
【図１０】図９のブロック図の動作を示したフローチャート
【図１１】スタンダードセル別面積保持部での定義例を示した図
【図１２】実施の形態４を示した論理回路図入力装置のブロック図
【図１３】スタンダードセル別面積占有率保持部での定義例を示した図
【図１４】図１２のブロック図の動作を示したフローチャート
【図１５】実施の形態５を示した論理回路図入力装置のブロック図
【図１６】図１５のブロック図の動作を示したフローチャート
【図１７】ブロックの面積別配線面積予想値保持部での定義例を示した図
【図１８】実施の形態６を示した論理回路図入力装置のブロック図
【図１９】図１８のブロック図の動作を示したフローチャート
【図２０】ブロックの面積別配線容量予想値保持部での定義例を示した図
【図２１】実施の形態８を示した論理回路図入力装置のブロック図
【図２２】図２１のブロック図の動作を示したフローチャート
【図２３】トランジスタ、抵抗及び容量のパラメータを示した図
【図２４】トランジスタ面積算出式保持部を示した図
【図２５】実施の形態９を示した論理回路図入力装置のブロック図
【図２６】図２５のブロック図の動作を示したフローチャート
【符号の説明】
１−１  階層構造を持った論理回路図情報格納部、１−２  階層展開手段、１−３  トランジスタレベル階層展開情報保持部、１−４  形状パラメータ情報抽出手段、１−５  形状パラメータ情報保持部、１−６  トランジスタ面積算出式保持部、１−６  トランジスタ素子別面積保持部、１−９  レイアウト面積見積もり手段、１−１０  レイアウト見積もり面積格納部、６−９  トランジスタの面積占有率保持部、９−４  スタンダードセル別面積保持部、１２−７  スタンダードセル別面積占有保持部、１５−６  ブロックの面積別配線占有面積予想値保持部、１８−１１  ブロックの面積別配線容量予想値保持部、２５−７  ブロック別占有率保持部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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