(57)【要約】【課題】ソースドレインエクステンション領域における不純物濃度の低減を抑制する半導体装置の製造方法を提供する。【解決手段】基板１１におけるＮＭＯＳ形成領域Ａにゲート電極１５ａを形成するとともに、ＰＭＯＳ形成領域Ｂにゲート電極１５ｂを形成する工程と、ＰＭＯＳ形成領域Ｂ上をレジストマスクで覆った状態で、ゲート電極１５ａの両側における基板１１の表面側にｎ型の不純物を注入し、ＳＤエクステンション領域１６ａを形成した後、レジストマスクを除去する工程と、ＳＤエクステンション領域１６ａを保護膜３１で覆う工程と、ＮＭＯＳ形成領域Ａ上をレジストマスク２５で覆った状態で、ゲート電極１５ｂの両側における基板１１の表面側にｐ型の不純物を注入し、ＳＤエクステンション領域１６ｂを形成する工程と、レジストマスク２５を除去する工程とを有する半導体装置の製造方法である。【選択図】        図３
2004165464.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、
前記第１の素子領域に第１のゲート電極を形成するとともに、第２の素子領域に第２のゲート電極を形成する第１工程と、
前記第２の素子領域上を第１のレジストマスクで覆った状態で、前記第１のゲート電極の両側における前記基板の表面側に第１の不純物を注入し、第１のソースドレインエクステンション領域を形成した後、前記第１のレジストマスクを除去する第２工程と、
前記第２の素子領域における前記基板表面を露出した状態で、前記第１のソースドレインエクステンション領域を保護膜で覆う第３工程と、
前記保護膜が形成された前記第１の素子領域上を第２のレジストマスクで覆った状態で、前記第２のゲート電極の両側における前記基板の表面側に第２の不純物を注入し、第２のソースドレインエクステンション領域を形成する第４工程と、
前記第１のソースドレインエクステンション領域を前記保護膜で覆った状態で、前記第２のレジストマスクを除去する第５工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３工程の後に、熱処理を行うことによって前記第１の不純物または前期第２の不純物を活性化する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３工程では、前記第１のゲート電極と前記第２のゲート電極とを覆うように前記基板上に保護膜を形成した後、前記第２のゲート電極の側壁を覆う前記保護膜を残した状態で、前記第２の素子領域における前記基板上の前記保護膜を除去して当該基板表面を露出し、
前記第４工程では、前記保護膜で側壁を覆われた前記第２のゲート電極の両側における前記基板の表面側に前記第２の不純物を注入する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の不純物と前記第２の不純物とが異なる導電型である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の不純物の導電型がｎ型であり、前記第２の不純物の導電型がｐ型である
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ＣＭＯＳトランジスタにおけるＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれソースドレインエクステンション（ＳＤエクステンション）領域を形成するための半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタの製造において、ＳＤエクステンション領域の形成は、ソース／ドレインの寄生抵抗を低減し、トランジスタの電流駆動能力（Ｉｄｓ）を確保するという意味で重要である。
従来では、ホットキャリアによる能力劣化抑制の主目的として、ＳＤエクステンション）領域に、低濃度のイオン注入を行うＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造がとられていたが、最近では、実効ゲート長を小さくし、Ｉｄｓを確保する目的で、１×１０１５／ｃｍ３程度までの比較的高濃度のイオン注入を行い、ＳＤエクステンション領域を形成することが多くなりつつある。
【０００３】
このＳＤエクステンション領域はトランジスタの短チャンネル効果を抑制するために、基板表面から数十ｎｍの深さで浅く形成する必要があり、イオン注入は比較的低エネルギーで行われる。
このような低エネルギーのイオン注入によるＳＤエクステンション領域の形成について、イオン注入の際の注入角度を調整することにより、ゲート電極直下のチャネル領域への回り込み量を大きくすることで、ソースドレインの寄生抵抗の低下を図る例が報告されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−２６１７９２号公報（第３−４頁、第１図）
【０００５】
ここで、ＣＭＯＳトランジスタの一般的な製造方法を例にとり、ＳＤエクステンション領域の形成について、図５〜図７を用いて説明する。
【０００６】
まず、図５（ａ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術によりシリコン基板からなる基板１１に各素子領域を分離するための素子分離領域１２を形成して、ＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂとを設ける。
次に、図５（ｂ）に示すように、通常のリソグラフィー技術とイオン注入により、ＮＭＯＳ形成領域ＡにＰｗｅｌｌ１３ａを形成し、ＰＭＯＳ形成領域ＢにＮｗｅｌｌ１３ｂをそれぞれ形成する。
【０００７】
続いて、図５（ｃ）に示すように、基板１１上にゲート絶縁膜１４を成膜し、ゲート絶縁膜１４上に例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極膜（図示省略）を成膜して、レジストパターンをマスクに用いてエッチングを行うことにより、ＮＭＯＳ形成領域Ａにゲート電極１５ａを形成するとともに、ＰＭＯＳ形成領域Ｂにゲート電極１５ｂを形成する。
なお、このエッチングにより、ゲート電極１５ａ、１５ｂの直下以外のゲート絶縁膜１４は除去される。
【０００８】
次に、図６（ｄ）に示すように、浅い接合のＳＤエクステンション領域１６を形成する。
ここで、ＣＭＯＳトランジスタの製造方法では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのＳＤエクステンション領域１６をそれぞれ別工程で形成するが、ここではＮＭＯＳトランジスタにおけるＳＤエクステンション領域１６ａを先に形成する例について説明する。
【０００９】
まず、基板１１におけるＰＭＯＳ形成領域Ｂ上をレジストマスク２１で覆った後、ＮＭＯＳ形成領域Ａにおいてゲート電極１５ａをマスクとし、Ａｓ＋またはＰｈｏｓ＋等のｎ型の不純物イオンを基板１１の表面側に注入することにより、ＳＤエクステンション領域１６ａを自己整合的に形成する。
【００１０】
次に、図６（ｅ）に示すように、アッシング処理によりＰＭＯＳ形成領域Ｂにおけるレジストマスク２１（前記図６（ｄ）参照）を除去し、硫酸過水により基板１１表面を洗浄してレジスト残渣を除去する。この後、アンモニア過水により基板１１表面を洗浄することで、上記アッシング処理および硫酸過水による洗浄により基板１１表面に形成される酸化膜とともに、有機物やパーティクルを除去する。
続いて、短時間アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ（ＲＴＡ））により、ＳＤエクステンション領域１６ａの不純物を活性化させる。
【００１１】
次に、図６（ｆ）に示すように、基板１１におけるＮＭＯＳ形成領域Ａ上をレジストマスク２２で覆った後、ＰＭＯＳ形成領域Ｂにおいてゲート電極１５ｂをマスクとし、Ｂ＋またはＢＦ２＋等のｐ型の不純物イオンを基板１１の表面側に注入することにより、ＳＤエクステンション領域１６ｂを自己整合的に形成する。
【００１２】
続いて、図７（ｇ）に示すように、アッシング処理によりレジストマスク２２（前記図６（ｆ）参照）を除去し、硫酸過水で基板１１表面を洗浄した後、アンモニア過水により基板１１表面を洗浄する。
この後、ＲＴＡにより、ＳＤエクステンション領域１６ｂの不純物を活性化させる。
【００１３】
その後、図７（ｈ）に示すように、ゲート電極１５ａ、１５ｂを覆うように、基板１１上に絶縁膜（図示省略）を堆積し、ゲート電極１５ａ、１５ｂの表面が露出するまでエッチバックすることにより、ゲート電極１５ａ、１５ｂにサイドウォール１７を形成する。
【００１４】
続いて、基板１１におけるＮＭＯＳ形成領域ＡおよびＰＭＯＳ形成領域Ｂの表面側に、サイドウォール１７の形成されたゲート電極１５ａ、１５ｂをマスクとして不純物イオンを注入する。
これにより、ＮＭＯＳ形成領域ＡにＳＤエクステンション領域１６ａと連結するＳＤ領域１８ａを形成し、ＰＭＯＳ形成領域ＢにＳＤエクステンション領域１６ｂと連結するＳＤ領域１８ｂを形成する。
なお、このＳＤ領域１８ａおよびＳＤ領域１８ｂの形成は、レジストマスクを用いてそれぞれ別工程で行う。
【００１５】
次に、図７（ｉ）に示すようにサイドウォール１７の形成されたゲート電極１５ａ、１５ｂを覆うように、基板１１上に金属膜（図示省略）を堆積し、熱処理を行うことにより、基板１１におけるＳＤ領域１８ａ、１８ｂの表面側およびゲート電極１５ａ、１５ｂの上部をシリサイド化してシリサイド層１９を形成し、その後、未反応の金属膜を除去する。
【００１６】
このようにして、ＣＭＯＳトランジスタを形成する。
この後は、サイドウォール１７の形成されたゲート電極１５ａ、１５ｂを覆うように、基板１１上に層間絶縁膜２０を形成して、この素子に接続する配線を形成する。
【００１７】
【発明が解決しようとする課題】
しかし、上述したような半導体装置の製造方法では、図６（ｅ）を用いて説明したように、レジストマスク除去工程におけるアッシング処理および硫酸過水による洗浄により、基板１１表面には酸化膜が形成されるが、ＳＤエクステンション領域１６には不純物が浅く注入されているため、上記酸化膜中に不純物の一部が取り込まれ、その後のアンモニア過水による洗浄により、この酸化膜とともに不純物が除去されて、不純物濃度が低減するという問題が生じていた。
【００１８】
また、このアンモニア過水による基板１１表面の洗浄により、基板１１表面がエッチングされることによっても、ＳＤエクステンション領域１６の不純物濃度の低減が認められていた。
さらに、ＳＤエクステンション領域１６の不純物を活性化するために行われるＲＴＡによっても、不純物が外方拡散されることにより、ＳＤエクステンション領域１６における不純物濃度が低減するという問題があった。
【００１９】
このようなレジスト剥離工程やＲＴＡ工程をＳＤエクステンション領域１６を露出した状態で繰り返すほど、不純物濃度は低減するため、ＳＤエクステンション領域１６の抵抗が高くなる。
上述した従来の半導体装置の製造方法では、図６（ｅ）、図７（ｇ）に示すように、ＮＭＯＳ形成領域ＡにおけるＳＤエクステンション領域１６ａ、すなわち先に形成するＳＤエクステンション領域１６を露出した状態で、２回のレジストマスク除去工程と２回のＲＴＡが行われることから、ＳＤエクステンション領域１６ａにおける不純物濃度の低減が顕著であった。
【００２０】
これにより、ＳＤエクステンション領域１６ａの抵抗が高くなることから、ソースドレインの寄生抵抗が上昇し、トランジスタのＩｄｓが低下するという問題が生じていた。
【００２１】
したがって、ＳＤエクステンション領域における不純物濃度の低減を抑制する半導体装置の製造方法が望まれていた。
【００２２】
【課題を解決するための手段】
上述したような課題を解決するために、本発明の半導体装置の製造方法は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、第１の素子領域に第１のゲート電極を形成するとともに、第２の素子領域に第２のゲート電極を形成する第１工程と、第２の素子領域上を第１のレジストマスクで覆った状態で、第１のゲート電極の両側における基板の表面側に第１の不純物を注入し、第１のソースドレインエクステンション領域を形成した後、第１のレジストマスクを除去する第２工程と、第２の素子領域における基板表面を露出した状態で、第１のソースドレインエクステンション領域を保護膜で覆う第３工程と、保護膜が形成された前記第１の素子領域上を第２のレジストマスクで覆った状態で、第２のゲート電極の両側における基板の表面側に第２の不純物を注入し、第２のソースドレインエクステンション領域を形成する第４工程と、第１のソースドレインエクステンション領域を保護膜で覆った状態で、第２のレジストマスクを除去する第５工程とを有することを特徴としている。
【００２３】
このような半導体装置の製造方法によれば、第２のソースドレインエクステンション領域を形成した後の第１の素子領域上を覆う第２のレジストマスクを除去する際には、第１のソースドレインエクステンション領域は保護膜で覆われている。
【００２４】
これにより、例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えたＣＭＯＳ構造の半導体装置を製造する場合のように、同一基板に複数のＭＯＳトランジスタを形成するに際し、複数のＭＯＳトランジスタのソースドレインエクステンション領域を形成する場合には、先にソースドレインエクステンション領域を形成する素子領域では、ソースドレインエクステンション領域を露出した状態で複数回のレジスト除去工程が行われていたが、本発明における半導体装置の製造方法によれば、先に形成する第１のソースドレインエクステンション領域が露出された状態でのレジスト除去工程の回数を減らすことができる。
このため、レジスト除去工程において第１のソースドレインエクステンション領域から不純物が除去されるのを抑制することができるため、第１のソースドレインエクステンション領域における不純物濃度の低減を抑制することができる。
【００２５】
また、上述した半導体装置の製造方法において、第１のソースドレインエクステンション領域を保護膜で覆った状態で、熱処理を行うことにより第１の不純物または第２の不純物を活性化する場合には、第１のソースドレインエクステンション領域からの不純物の外方拡散を防ぐことができるため、第１のソースドレインエクステンション領域における不純物濃度の低減を抑制することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の半導体装置の製造方法に係わる実施の形態を、ＣＭＯＳトランジスタの製造方法を例にとり、図１〜図４の製造工程断面図に示す。
なお、従来の技術と同様の構成には同一の番号を付して説明する。
また、図１（ａ）〜図２（ｅ）に示す工程は、従来の技術で図５（ａ）〜図６（ｅ）を用いて説明した工程と同様であるため詳細な説明は省略する。
【００２７】
ここでは、従来の技術と同様に、ＮＭＯＳトランジスタにおけるＳＤエクステンション領域を先に形成することとするため、ＮＭＯＳ形成領域が請求項における第１の素子領域に相当し、ＰＭＯＳ形成領域が第２の素子領域に相当する。
ただし、本発明ではＰＭＯＳトランジスタにおけるＳＤエクステンション領域を先に形成してもよく、その場合にはＰＭＯＳトランジスタが第１の素子領域に相当し、ＰＭＯＳ形成領域が第２の素子領域に相当することとなる。
【００２８】
まず、図１（ａ）に示すように、例えばシリコン基板からなる基板１１に、ＳＴＩ技術により各素子を分離するための素子分離領域１２を形成し、ＮＭＯＳ形成領域Ａ（第１の素子領域）とＰＭＯＳ形成領域Ｂ（第２の素子領域）とを設ける。
次に、図１（ｂ）に示すように、通常のリソグラフィー技術とイオン注入により、ＮＭＯＳ形成領域ＡにＰｗｅｌｌ１３ａを形成し、ＰＭＯＳ形成領域ＢにＮｗｅｌｌ１３ｂをそれぞれ形成する。
【００２９】
続いて、図１（ｃ）に示すように、基板１１上にゲート絶縁膜１４を成膜した後、ゲート絶縁膜１４上にゲート電極膜（図示省略）を成膜する。その後、ＮＭＯＳ形成領域Ａにゲート電極１５ａ（第１のゲート電極）、ＰＭＯＳ形成領域Ｂにゲート電極１５ｂ（第２のゲート電極）をそれぞれパターン形成する。
【００３０】
次に、図２（ｄ）に示すように、基板１１におけるＰＭＯＳ形成領域Ｂ上をレジストマスク２３（第１のレジストマスク）で覆った後、ＮＭＯＳ形成領域Ａにおいてゲート電極１５ａをマスクとし、Ａｓ＋またはＰｈｏｓ＋等のｎ型の不純物イオン（第１の不純物）を基板１１の表面側に注入することにより、ＮＭＯＳ形成領域ＡにＳＤエクステンション領域１６ａ（第１のソースドレインエクステンション領域）を自己整合的に形成する。
【００３１】
次に、図２（ｅ）に示すように、アッシング処理によりＰＭＯＳ形成領域Ｂにおけるレジストマスク２３（前記図２（ｄ）参照）を除去し、硫酸過水により基板１１表面を洗浄してレジスト残渣を除去する。この後、アンモニア過水により基板１１表面を洗浄することで、上記アッシング処理および硫酸過水による洗浄により基板１１表面に形成される酸化膜とともに、有機物やパーティクルを除去する。
続いて、ＲＴＡにより、ＳＤエクステンション領域１６ａの不純物を活性化させる。
【００３２】
次に、図２（ｆ）に示すように、ゲート電極１５ａ、１５ｂを覆うように、基板１１上に、例えば酸化シリコン（ＳｉＯ２）または、窒化シリコン（ＳｉＮ）からなる保護膜３１を形成する。
この保護膜３１の膜厚は、後述する工程において、レジストマスクを剥離し、基板１１表面を洗浄する際に、ＳＤエクステンション領域１６ａから不純物が除去されるのを防ぐための保護膜として機能する膜厚以上であることが好ましい。また、後述する工程でＰＭＯＳ形成領域Ｂにおけるゲート電極１５ｂの側壁を保護膜３１で覆った状態でＳＤエクステンション領域１６を形成することから、基板１１表面におけるＳＤエクステンション領域１６ｂの間隔で規定されるゲート電極１５ｂの実効ゲート長を大きくし過ぎることなく、十分なトランジスタの性能を得られるような膜厚以下であることが好ましい。
具体的には保護膜３１の膜厚は、１０〜２０ｎｍが好ましい。
【００３３】
次に、図３（ｇ）に示すように、ＮＭＯＳ形成領域Ａにおける保護膜３１上をレジストマスク２４で覆った後、図３（ｈ）に示すように、ＰＭＯＳ形成領域Ｂにおける基板１１上およびゲート電極１５ｂ上の保護膜３１をエッチバックにより除去する。
この際、エッチバックは異方性であるため、ゲート電極１５ｂの側壁は保護膜３１で覆われた状態で維持される。
【００３４】
その後、図３（ｈ）に示すように、上述したエッチバック工程における反応生成物を除去するために、基板１１表面を洗浄する。この工程により、レジストマスク２４（前記図３（ｇ）参照）は除去される。
なお、ここでは、反応生成物を確実に除去するために、洗浄工程を行うこととしたが、基板１１表面を洗浄する必要がなければ、この工程は省略してもよく、レジストマスク２４は形成したままでよい。
この場合にはレジストマスク２４が第２のレジストマスクとなる。
【００３５】
次に、図３（ｉ）に示すように、再びＮＭＯＳ形成領域Ａにおける保護膜３１上をレジストマスク２５（第２のレジストマスク）で覆い、Ｂ＋またはＢＦ２＋等のｐ型の不純物イオン（第２の不純物）を、保護膜３１で側壁を覆われたゲート電極１５ｂをマスクとして基板１１の表面側に注入し、ＰＭＯＳ形成領域ＢにおけるＳＤエクステンション領域１６ｂ（第２のソースドレインエクステンション領域）を自己整合的に形成する。
【００３６】
続いて、図４（ｊ）に示すように、アッシング処理によりレジストマスク２５（前記図３（ｉ）参照）を除去し、例えば硫酸過水により基板１１表面を洗浄してレジスト残渣を除去する。その後、アンモニア過水により有機物やパーティクルを除去する。
次に、ＲＴＡにより、ＳＤエクステンション領域１６ｂの不純物を活性化させる。
【００３７】
なお、本実施形態においては、図２（ｅ）に示したように、ＳＤエクステンション領域１６ａの不純物の活性化を保護膜３１を形成する前に行う例について説明したが、保護膜３１を形成した後に行ってもよい。
また、ＳＤエクステンション領域１６ａ、１６ｂの不純物の活性化を別工程で行う例について説明したが、ＳＤエクステンション領域１６ｂを形成した後、ＲＴＡを行うことにより、ＳＤエクステンション領域１６ａ、１６ｂの不純物の活性化を同工程で行ってもよい。
【００３８】
この後の工程は、従来の技術で、図７（ｈ）、（ｉ）を用いて説明した工程と同様である。
すなわち、図４（ｋ）に示すように、ゲート電極１５ａ、１５ｂを覆うように、基板１１上に絶縁膜（図示省略）を堆積し、ゲート電極１５ａ、１５ｂの表面が露出するまでエッチバックすることにより、ゲート電極１５ａ、１５ｂにサイドウォール１７を形成する。
なお、このエッチバック工程により、ＮＭＯＳ形成領域Ａにおけるゲート電極１５ａを覆う保護膜３１およびサイドウォール１７の直下以外の保護膜３１は除去される。
【００３９】
続いて、ＮＭＯＳ形成領域Ａ上またはＰＭＯＳ形成領域Ｂ上をレジストマスクでそれぞれ覆い、サイドウォール１７の形成されたゲート電極１５ａ、１５ｂをマスクとして不純物イオンを基板１１におけるＮＭＯＳ形成領域ＡおよびＰＭＯＳ形成領域Ｂの表面側にそれぞれ注入し、ＳＤエクステンション領域１６ａ、１６ｂと連結するＳＤ領域１８ａ、１８ｂを形成する。
そして、ＳＤ領域１８ａ、１８ｂを形成した後、レジストマスクを除去する。この場合のレジスト除去工程においては、ＳＤエクステンション領域１６ａ、１６ｂ上は保護膜３１またはサイドウォール１７で覆われているため、ＳＤエクステンション領域１６ａ、１６ｂにおける不純物が除去されることはない。
【００４０】
次に、図４（ｌ）に示すように、サイドウォール１７の形成されたゲート電極１５ａ、１５ｂを覆うように、基板１１上に金属膜（図示省略）を堆積し、熱処理を行うことにより、基板１１におけるＳＤ領域１８ａ、１８ｂの表面側およびゲート電極１５ａ、１５ｂの上部をシリサイド化して、シリサイド層１９を形成し、その後、未反応の金属膜を除去する。
【００４１】
このようにして、ＣＭＯＳトランジスタが形成される。この後は、サイドウォール１７の形成されたゲート電極１５ａ、１５ｂを覆うように、基板１１上に層間絶縁膜２０を形成して、この素子に接続する配線の製造工程を行う。
【００４２】
このような半導体装置の製造方法によれば、ＰＭＯＳ形成領域ＢにおけるＳＤエクステンション領域１６ｂを形成した後のＮＭＯＳ形成領域Ａ上を覆うレジストマスク２５を除去する際には、ＮＭＯＳ形成領域ＡにおけるＳＤエクステンション領域１６ａは保護膜３１で覆われている。
【００４３】
これにより、従来はＮＭＯＳ形成領域ＡとＰＭＯＳ形成領域Ｂとを同一の基板１１に形成する場合には、先にＳＤエクステンション領域１６を形成する素子領域では、ＳＤエクステンション領域１６を露出した状態で複数回のレジスト除去工程が行われていたが、本実施形態における半導体装置の製造方法によれば、先に形成するＳＤエクステンション領域１６ａが露出された状態でのレジスト除去工程の回数を減らすことができる。
したがって、レジスト除去工程におけるアッシング処理や洗浄処理により、ＳＤエクステンション領域１６ａから不純物が除去されるのを抑制することができるため、ＳＤエクステンション領域１６ａにおける不純物濃度の低減を抑制することができる。
【００４４】
また、ＳＤエクステンション領域１６ａを保護膜３１で覆った状態で、ＲＴＡを行うことにより、ＳＤエクステンション領域１６ｂの不純物を活性化することから、ＳＤエクステンション領域１６ａからの不純物の外方拡散を防ぐことによっても、ＳＤエクステンション領域１６ａにおける不純物濃度の低減を抑制することができる。
さらに、保護膜３１を形成した後にＳＤエクステンション領域１６ａにおける不純物の活性化を行う場合には、ＳＤエクステンション領域１６ａからの不純物の外方拡散をさらに防ぐことができ、ＳＤエクステンション領域１６ａにおける不純物濃度の低減をさらに抑制することができる。
【００４５】
このように、ＳＤエクステンション領域１６ａにおける不純物濃度の低減を抑制できることから、ＮＭＯＳ形成領域ＡにおけるＳＤエクステンション領域１６ａの抵抗の上昇を抑制し、ソースドレインの寄生抵抗の上昇を抑制するため、トランジスタにおけるＩｄｓの低下を防いで、安定した特性のトランジスタを得ることができる。
【００４６】
また、本実施形態ではＮＭＯＳ形成領域ＡにおけるＳＤエクステンション領域１６ａを先に形成するため、ＳＤエクステンション領域１６ａにおける不純物濃度の低減が抑制される。一般的に、ＮＭＯＳ形成領域ＡのＳＤエクステンション領域１６ａに注入されるＡｓ＋またはＰｈｏｓ＋の方が、ＰＭＯＳ形成領域ＢのＳＤエクステンション領域１６ｂに注入されるＢ＋またはＢＦ２＋よりも基板１１表面からの不純物の濃度分布のピークが浅く、不純物が除去され易い状況にある。したがって、本実施形態によれば、不純物濃度の低減を顕著に抑制することができる。
【００４７】
また、ＰＭＯＳ形成領域Ｂにおけるゲート電極１５ｂの側壁を保護膜３１で覆った状態で、不純物を注入し、ＳＤエクステンション領域１６ｂを形成することから、この保護膜３１をオフセットスペーサーとして機能させることができる。
【００４８】
これにより、ゲート電極１５ｂの側壁が保護膜３１で覆われていない場合と比較して、短チャンネル効果を防ぐために低エネルギーで不純物を注入する必要がなく、ゲート電極１５ｂの側壁を覆う保護膜３１の膜厚分、ＰＭＯＳ形成領域Ｂに不純物をイオン注入する際のエネルギーを高くして不純物を深く注入しても、所望の実効ゲート長を得ることが可能である。
このため、ＳＤエクステンション領域１６ｂを形成した後、ＳＤエクステンション領域１６ｂを露出した状態でレジスト除去工程およびＲＴＡ工程が行われるが、従来よりも不純物を深く注入できるため、ＳＤエクステンション領域１６ｂから不純物が除去されるのを抑制でき、ＳＤエクステンション領域１６ｂにおける不純物濃度の低減を抑制することができる。また、レジスト除去工程において基板１１表面をアンモニア過水で洗浄することにより、基板１１が削れるためＳＤエクステンション領域１６ｂを浅い接合で形成することができる。
【００４９】
さらに、ＰＭＯＳ形成領域ＢにおけるＳＤエクステンション領域１６ｂに注入されるＢ＋またはＢＦ２＋は熱によって拡散し易い材料であり、トランジスタの内側への拡散が大きくなって短チャンネル効果を生じやすいが、本実施形態によれば、ゲート電極１５ｂの側壁を保護膜３１で覆った状態で不純物を注入することから、熱拡散によるマージンをとることができるため、短チャンネル効果を抑制することができる。
【００５０】
なお、本実施形態では、ＣＭＯＳトランジスタを例にとり説明したが、本発明はこれに限定されず、マルチＶｔｈプロセス等、複数の種類のトランジスタを製造する工程では、トランジスタの種類だけこのレジストマスク除去工程が行われることから、不純物濃度の低減を顕著に抑制することができる。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、第１のソースドレインエクステンション領域が露出された状態でのレジスト除去工程の回数を従来の技術と比較して減らすことができることから、第１のソースドレインエクステンション領域における不純物濃度の低減を抑制することができる。
また、第１のソースドレインエクステンション領域を保護膜で覆った状態で、熱処理を行うことにより第１の不純物または第２の不純物を活性化する場合には、第１のソースドレインエクステンション領域からの不純物の外方拡散を防ぐことができるため、第１のソースドレインエクステンション領域における不純物濃度の低減をさらに抑制することができる。
これにより、第１の素子領域におけるソースドレインの寄生抵抗の上昇を抑制し、トランジスタのＩｄｓの低下を防ぐことから、安定した特性のトランジスタを得ることが可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図（その４）である。
【図５】従来の技術における半導体装置の製造方法を説明するための製造工程断面図（その１）である。
【図６】従来の技術における半導体装置の製造方法を説明するための製造工程断面図（その２）である。
【図７】従来の技術における半導体装置の製造方法を説明するための製造工程断面図（その３）である。
【符号の説明】
１１…基板、１５ａ，１５ｂ…ゲート電極、１６ａ，１６ｂ…ＳＤエクステンション領域、２３，２４，２５…レジストマスク、３１…保護膜、Ａ…ＮＭＯＳ形成領域、Ｂ…ＰＭＯＳ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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