(57)【要約】【課題】回路が入力クロックの周波数で動作するためクロック周波数を低く抑えられ、回路の消費電力を低減でき、それに伴う発熱も抑制できる装置を提供することを目的とする。【解決手段】分周クロックを生成する回路として、入力クロックで動作するカウンタと、そのカウンタのロード信号を選択するセレクタと、そのカウンタの出力ビットを入力クロックの逆相のクロックで保持する保持回路と、そのカウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したものである。【選択図】    図１
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【特許請求の範囲】
【請求項１】
デジタル回路で使用する分周クロックを生成する回路において、
入力クロックで動作するカウンタと、
該カウンタのロード信号を選択するセレクタと、
該カウンタの出力ビットを該入力クロックの逆相のクロックで保持する保持回路と、
該カウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したことを特徴とするクロック分周回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックで動作する回路におけるクロック分周回路に関する。
【０００２】
【従来の技術】
従来のクロック分周回路を図３に示す。一般にクロックの分周信号を生成する場合、元クロックの周波数の１／（２のｎ乗）であれば保持回路の繰り返し使用により容易に生成できるがそれ以外の分周が必要な場合は何らかの論理ゲートでの工夫が必要となる。図３は、分周比として１／３および２／５を選択する回路の例である。図３において３０２はバイナリアップカウンタ、３０３はセレクタ、３０４は保持回路、３０５はカウント５値判定論理、３０６はカウント４値判定論理である。また、この回路の動作波形を図４に示す。３０２バイナリアップカウンタは３０８入力クロックの立ち上がりエッジ毎にカウント値を＋１する。３０７分周比選択信号が“０”であれば、このカウント値が“５”のときに３０９カウンタロード信号が発生し、次の３０８入力クロックの立ち上がりエッジで３０２バイナリアップカウンタの値は０になる。また、３０９カウンタロード信号の反転論理前の信号は３０４保持回路で３０８入力クロックの立ち上がりエッジ毎に保持されており、その出力である３１０分周クロックは、３０２バイナリアップカウンタに０がロードされるのと同じタイミングで３０８入力クロックの１波長分のＨｉｇｈパルスとなる。従って、３１０分周クロックのＨｉｇｈパルスの発生する周期は３０２バイナリアップカウンタの値として０〜５を繰り返す間隔となるため、元の３０８入力クロックからは１／６に分周されたクロックとなる。３０７分周比選択信号が“１”の場合は、同様に３０２バイナリアップカウンタの値として０〜４を繰り返す間隔で３１０分周クロックが発生するため、１／５に分周されたことになる。ここで、３０９カウンタロード信号をそのまま分周クロックとして使用しない理由は、３０２バイナリアップカウンタの出力の複数ビットを論理ゲートした信号は、ビット変化点でいわゆるグリッジと言われる小幅パルスが発生するので、それをクロック信号として使用ことが不適切であるためである。分周比１／６および１／５の３１０分周クロックは、３０８入力クロックの半分の周波数のクロックからは１／３および２／５の分周比となる。すなわち、図３の回路では分周比として１／３および２／５を得たい場合、３０８入力クロックは元クロックの２倍の周波数とする必要がある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−００４１６０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら上記クロック分周回路では、回路全体が元のクロックの２倍の周波数の入力クロックの周波数で動作する。このためクロック周波数が高く、回路の消費電力が大きい。また、それに伴う発熱も大きいという問題があった。
そこで、本発明はこのような問題点に鑑みてなされたものであり、回路が入力クロックの周波数で動作するためクロック周波数を低く抑えられ、回路の消費電力を低減でき、それに伴う発熱も抑制できる装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決する為に、本発明では、分周クロックを生成する回路として、入力クロックで動作するカウンタと、そのカウンタのロード信号を選択するセレクタと、そのカウンタの出力ビットを入力クロックの逆相のクロックで保持する保持回路と、そのカウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したものである。
【０００６】
【発明の実施の形態】
以下、本発明の具体的実施例を図に基づいて説明する。
（第１実施例）
図１は本発明の実施例である。図１において１０１は本発明のクロック分周回路、１０２はバイナリアップカウンタ、１０３はセレクタ、１０４は保持回路、１０５は論理ゲートである。また、この回路の動作波形を図２に示す。
１０２バイナリアップカウンタは１０７入力クロックの立ち上がりエッジ毎にカウント値を＋１する。１０６分周比選択信号が“０”であれば、カウンタ出力ビットＱ１が“１”のときに１０８カウンタロード信号が発生し、次の１０７入力クロックの立ち上がりエッジで１０２バイナリアップカウンタの値は０になる。また、カウンタ出力ビットＱ０は１０４保持回路で１０７入力クロックの降下エッジ毎に保持されており、その出力はカウンタ出力ビットＱ１の論理反転信号と１０５論理ゲートで論理積されて１０９分周クロックとなる。従って、１０９分周クロックのＨｉｇｈパルスは３０２バイナリアップカウンタ値“１”の後半で発生し、その発生周期は１０２バイナリアップカウンタ値０〜２を繰り返す間隔となるため、１０７入力クロックからは１／３に分周されたクロックとなる。１０６分周比選択信号が“１”の場合は、１０２バイナリアップカウンタは０〜４のカウントを繰り返す動作をする。このとき１０９分周クロックのＨｉｇｈパルスは、３０２バイナリアップカウンタ値“１”の後半および“４”の前半で発生する。その発生周期は１０２バイナリアップカウンタ値０〜４を繰り返す半分の間隔となるため、１０７入力クロックからは２／５に分周されたクロックとなる。
【０００７】
【発明の効果】
以上述べたように、本発明によれば、回路が入力クロックの周波数で動作するためクロック周波数を低く抑えられ、回路の消費電力を低減できる。また、それに伴う発熱も抑制できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例を示すクロック分周回路
【図２】本発明のクロック分周回路の動作を示す波形図
【図３】従来のクロック分周回路
【図４】従来のクロック分周回路の動作を示す波形図
【符号の説明】
１０１  クロック分周回路（本発明）
１０２  バイナリアップカウンタ
１０３  セレクタ
１０４  保持回路
１０５  論理ゲート
１０６  分周比選択信号
１０７  入力クロック
１０８  カウンタロード信号
１０９  分周クロック
３０１  クロック分周回路（従来例）
３０２  バイナリアップカウンタ
３０３  セレクタ
３０４  保持回路
３０５  カウント５判定論理
３０６  カウント４判定論理
３０７  分周比選択信号
３０８  入力クロック
３０９  カウンタロード信号
３１０  分周クロック
【図１】
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【図２】
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【図３】
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【図４】
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