(57)【要約】【課題】デバイス選択の範囲を広げ、バスの信号線数を少なくすることができるハードウェアシステムを提供する。【解決手段】１つのＣＰＵ１と１つ以上の周辺デバイス２から構成されるハードウェアシステムにおいて、ＣＰＵ１と１つ以上の周辺デバイス２間のインターフェースとして同期パラレルインターフェースを用い、ソフトウェアによって信号のタイミングを可変としたバスインターフェース方式を採用した。【選択図】      図２
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【特許請求の範囲】
【請求項１】
１つのＣＰＵと１つ以上の周辺デバイスから構成されるハードウェアシステムにおいて、前記ＣＰＵと前記１つ以上の周辺デバイス間のインターフェースとして同期パラレルインターフェースを用い、ソフトウェアによって信号のタイミングを可変としたバスインターフェース方式を採用したことを特徴とするハードウェアシステム。
【請求項２】
請求項１記載のハードウェアシステムにおいて、前記ＣＰＵから複数の周辺デバイスへ同時にデータをライト可能としたことを特徴とするハードウェアシステム。
【請求項３】
請求項１記載のハードウェアシステムにおいて、周辺デバイスにアドレス・データ分離回路を内蔵することを特徴とするハードウェアシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのＣＰＵと１つ以上の周辺デバイスから構成されるハードウェアシステムに関するものである。
【０００２】
【従来の技術】
１つのＣＰＵと１つ以上の周辺デバイスから構成されるハードウェアシステムは種種の機器に搭載されている。
【特許文献１】特開２０００−３２２３７６公報
【０００３】
【発明が解決しようとする課題】
このようなハードウェアシステムにおいて、従来は、新規のデバイス毎にバスインターフェースのタイミングに合わせて事前にハードウェア化しなければならないという煩わしさがあった。
本発明は、デバイス選択の範囲を広げ、バスの信号線数を少なくすることができるハードウェアシステムを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、１つのＣＰＵと１つ以上の周辺デバイスから構成されるハードウェアシステムにおいて、ＣＰＵと１つ以上の周辺デバイス間のインターフェースとして同期パラレルインターフェースを用い、ソフトウェアによって信号のタイミングを可変としたバスインターフェース方式を採用したハードウェアシステムを最も主要な特徴とする。
請求項２記載の発明は、請求項１記載のハードウェアシステムにおいて、ＣＰＵから複数の周辺デバイスへ同時にデータをライト可能としたハードウェアシステムを主要な特徴とする。
請求項３記載の発明は、請求項１記載のハードウェアシステムにおいて、周辺デバイスにアドレス・データ分離回路を内蔵するハードウェアシステムを主要な特徴とする。
【０００５】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。
図１はバスタイミング（アドレス、データ、チップセレクト、リード、ライト）とＣＰＵから送られる８ビットデータ及びクロックの関係を示す図であり、図２は本発明の第１の実施の形態に係るハードウェアシステムの構成図、図３は本発明の第２の実施の形態に係るハードウェアシステムの構成図である。図２、図３において、ＣＰＵ１はデコード回路３を介して周辺デバイス２と接続されている。
ＣＰＵ１には、アドレスバスとデータバスが分離されたセパレートバス型のものと、アドレスバスとデータバスをマルチプレックスしたタイプのものとが存在するが、仕様が異なるため全ての周辺デバイス２がそのまま接続できる訳ではない。また、ワンチップマイコンなど外部アドレス空間を持たないＣＰＵも存在する。
本実施の形態では、クロック同期パラレルインターフェースを用いてデコード回路３と組み合わせることにより任意のＣＰＵバスタイミングを生成するものである。図２に示すＣＰＵ１の８ビット同期パラレルインターフェースから、ソフトウェア処理によりデータの出力、及びＣＬＯＣＫ信号の１⇔０の切り替えを行う（ライト時は常に出力ポートであるが、リード時はデータの読み取り時のみ入力ポートとする）。
次に、ＣＰＵ１から出力された信号はデコード回路３でクロックに同期して取り込まれ、ホールドされる。図１の例ではアドレス→制御信号（ＣＳ，ＲＤ／ＷＲ）開始→データ→制御信号（ＣＳ，ＲＤ／ＷＲ）終了の順で行われる。以上のようなＣＰＵ１制御により任意のＡＣタイミング（立ち上がり時間、立ち下がり時間、Ｈ区間期間、Ｌ区間期間、及び周期、など）で信号を発生させることが可能となる。
そのようにして、ＣＰＵ１がソフトウェア処理により任意のＣＰＵバスタイミングを生成するようにすると、ハードウェア上の制約が小さくなり、既存のＣＰＵバスインターフェースに対しても任意の周辺デバイス２が接続できるため、デバイス２選択の範囲が広がる。また、バスの信号線を少なくできるので基板間の接続が容易になる。
また本実施の形態では、チップセレクト信号（ＣＳ１、ＣＳ２、・・・・）を複数同時にアクティブにし、複数の周辺デバイス２に対して同時にデータをライトすることが可能である。ただし、読み出し時に複数のデバイス２を選択することは不可である。複数の周辺デバイス２に対してデータを同時にライトする場合には、設定等を短時間で行うことができる効果がある。
【０００６】
又、本実施の形態では、図３に示すように、周辺デバイス２側の内部に、マルチプレックスされたアドレス・データ信号を分離するアドレス・データ分離回路４を搭載し、アドレスとデータを順次書き込むことでデータバスを兼用させ、それによって信号線数をより少なくする。尚、アドレスとデータのどちらを受信したかアドレス・データ分離回路４で判別するためにＭＯＤＥ信号を追加し、アドレス・データ分離回路４側でＭＯＤＥ信号を参照する。それにより、必要な信号線数は少なくて済むことから、周辺デバイス２側の端子数も少なくなり、パッケージサイズの更なる小型化が可能になる。
【０００７】
図４は第１の制御例を示すフローチャートである。図２に示す第１の実施の形態のハードウェアシステムと対応している。ＣＰＵプログラムにより周辺デバイス２へアドレス信号をポートから出力する（Ｓ１）。次にＣＰＵプログラムによりクロック信号を出力する（Ｓ２）。次にＣＰＵプログラムにより周辺デバイス２へ制御信号をポートから出力する（Ｓ３）。次にＣＰＵプログラムによりクロック信号を出力する（Ｓ４）。次にＣＰＵプログラムにより周辺デバイス２へデータ信号をポートから出力する（Ｓ５）。次にＣＰＵプログラムにより周辺デバイス２へ制御信号をポートから出力する（Ｓ６）。
図５は第２の制御例を示すフローチャートである。図２に示す第１の実施の形態のハードウェアシステムと対応している。ＣＰＵプログラムにより周辺デバイス２へアドレス信号をポートから出力する（Ｓ１）。次にＣＰＵプログラムによりクロック信号を出力する（Ｓ２）。次にＣＰＵプログラムにより周辺デバイス２へライト信号、複数のチップセレクト信号をポートから出力する（Ｓ３）。次にＣＰＵプログラムによりクロック信号を出力する（Ｓ４）。次にＣＰＵプログラムにより周辺デバイス２へライト信号、全てのチップセレクト信号をポートから出力する（Ｓ５）。次にＣＰＵプログラムにより周辺デバイス２へ制御信号をポートから出力する（Ｓ６）。
図６は第３の制御例を示すフローチャートである。図３に示す第１の実施の形態のハードウェアシステムと対応している。ＣＰＵプログラムにより周辺デバイス２へアドレス信号をポートから出力する（Ｓ１）。次にＣＰＵプログラムによりクロック信号を出力する（Ｓ２）。次にＣＰＵプログラムによりアドレス・データ分離回路４へ制御信号をポートから出力する（Ｓ３）。次にアドレス・データ分離回路４により周辺デバイス２へアドレス信号、制御信号をポートから出力する（Ｓ４）。次にＣＰＵプログラムによりクロック信号を出力する（Ｓ５）。次にＣＰＵプログラムにより周辺デバイス２へデータ信号をポートから出力する（Ｓ６）。次にＣＰＵプログラムによりアドレス・データ分離回路４へ制御信号をポートから出力する（Ｓ７）。次にアドレス・データ分離回路４により周辺デバイス２へデータ信号、制御信号をポートから出力する（Ｓ８）。
【０００８】
【発明の効果】
以上説明したように、請求項１によれば、既存のＣＰＵバスインターフェースに対して任意の周辺デバイスを接続できるため、デバイス選択の範囲が広がる。また、バスの信号線を少なくできるので基板間の接続が容易になる。
請求項２によれば、上記の効果のほかに、複数の周辺デバイスに対して設定を短時間で行うことができる効果がある。
請求項３によれば、請求項１の効果のほかに、周辺デバイス側の端子を少なくでき、パッケージサイズの小型化が可能になる効果がある。
【図面の簡単な説明】
【図１】バスタイミング（アドレス、データ、チップセレクト、リード、ライト）とＣＰＵから送られる８ビットデータ及びクロックの関係を示す図である。
【図２】本発明の第１の実施の形態に係るハードウェアシステムの構成図である。
【図３】本発明の第２の実施の形態に係るハードウェアシステムの構成図である。
【図４】第１の制御例を示すフローチャートである。
【図５】第２の制御例を示すフローチャートである。
【図６】第３の制御例を示すフローチャートである。
【符号の説明】
１  ＣＰＵ、２  周辺デバイス、３  デコード回路、４  アドレス・データ分離回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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