(57)【要約】【課題】半導体装置において、面積を変更せずＥＭＩ，ＥＭＳを向上させる効果的手段を提供する。【解決手段】本発明の半導体装置は、パッド下に形成されたＮ型トランジスタのゲート２をＩ／Ｏ回路のＶＤＤ電源１５に、拡散領域３をＩ／Ｏ回路のＶＳＳ電源１７に接続することにより、電源間パスコンデンサーが、Ｉ／Ｏ電源間に形成可能となり、かつ極力電源配線距離を最小に接続した低インピーダンス接続構成を有することが出来るため、ＥＭＩの低減、ＥＭＳの向上に特に効果を有し、上記Ｉ／Ｏ回路を内蔵することによりＬＳＩの高品質化に大きく寄与することが出来るものである。【選択図】  図１
2004165246.tif 000002
【特許請求の範囲】
【請求項１】
組立時のワイヤーボンディング領域であるパッド部に対応するレイアウト形状を有する拡散層と、
ポリシリコンゲートで構成されたＮ型トランジスタ構造とを備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、上記ポリシリコンゲートと他配線層との接続用コンタクトは上記パッド部の外に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、上記拡散層と他配線層との接続用コンタクトは上記パッド部の外に設けられていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、上記Ｎ型トランジスタの上記ポリシリコンゲートはＶＤＤ側に、上記拡散層はＶＳＳ側に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、上記ＶＤＤ側は、Ｉ／Ｏ回路のＶＤＤ電源と、上記ＶＳＳ側はＩ／Ｏ回路のＶＳＳ電源と配線距離を最小に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、上記パッド部において、上記ポリシリコンゲートに対応する大きさの第一配線層が上記ポリシリコンゲートの上面に形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、上記パッド部において、上記第一配線層の上面に第二配線層と第三配線層でパッドが形成され、上記第二配線層と上記第三配線層は、ビア構造を有するコンタクト群で接続されていることを特徴とする半導体装置。
【請求項８】
組立時のワイヤーボンディング領域であるパッド部に対応するレイアウト形状を有する拡散層と、
ポリシリコンゲートで構成されたＰ型トランジスタ構造とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置において、ＬＳＩ（大規模集積回路）の電磁環境両立性（ＥＭＣ）の強化を実現するためのトランジスタによる電源間容量を備えた半導体回路に関するものである。
【０００２】
【従来の技術】
近年、セット機器は高機能化、高速化、低電圧化が進み、ＬＳＩに対する要求もセット機器同様に求められてきている。上記に応えるため、ＬＳＩのプロセスはさらに微細化が進み、ＬＳＩの高機能化、高速化、低電圧化を可能にしてきた。しかしながら、ＬＳＩの微細化に伴い、ＬＳＩはノイズに敏感になり、外部からのノイズにより誤動作を起こしやすく、かつＬＳＩの高速化に伴い、ＬＳＩから外部にノイズを輻射し、他の機器に電波障害を起こす現象が生じやすくなってきている。今までは上記ＥＭＣ対策は、セット機器メーカがセットの基板の変更、部品の追加等を行なってノイズ対策をその都度行なってきたが、コストの増大だけでなく、セット機器自身の小型化によりノイズ対策部品の追加による対策も限界に達しており、ＬＳＩ側には高機能、高速化と同時にＥＭＣ強化が大きな課題になってきている。しかしながらプロセスの微細化によるチップ面積の縮小により、ノイズ対策に有効なＬＳＩの総容量が減少し、かつＬＳＩ上にパスコン等のノイズ対策を施すことが面積上不可能になってきた。上記ＬＳＩの従来の半導体回路のレイアウト構成を図４に示す。通常、パッド部４００の下には、ＬＳＩウエハープローブ検査時にかかるプローブ針耐圧、組立時にかかるワイヤーボンディング耐圧による信頼性を確保するため、他の回路素子をレイアウト上配置していない。またＬＳＩの端子から入来する静電気放電によるＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）耐圧を上げるため、パッド下に電源と接続されたポリシリコンと上記パッドのアルミによる平行平板を作成することにより、パッドと電源間にコンデンサを形成させて、従来に比べ保護回路の追加によるチップ面積の増加をせずにサージ耐圧を上げているものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平０２−９７０５３号公報（図１）
【０００４】
【発明が解決しようとする課題】
しかし、このような半導体回路では、上記を内蔵したＬＳＩが実動作時に外に放出する電磁ノイズにより他の機器に伝播し誤動作させてしまう不要輻射（ＥＭＩ）、また他の機器の動作時に発生する外部ノイズを受けてＬＳＩ自身が誤動作する耐ノイズ性（ＥＭＳ）に対して有効な手段を有していない。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、レイアウト面積を変えず、パッド部にトランジスタのゲート酸化薄膜による大容量コンデンサを形成し、パスコンとしてＥＭＩ，ＥＭＳの向上に大きく寄与できる手段を有する。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【０００７】
（実施の形態１）
図１に示すように、本発明の第１の実施の形態の半導体回路は、パッド部１とほぼ同等のレイアウト形状を有する拡散領域３とポリシリコンゲート２で構成されたＮ型トランジスタ構造を有し、上記パッド部の外側の上記拡散領域３上にＰ型拡散領域とＮ型拡散領域の境界線４を有し、上記拡散領域３の電位供給用第一配線層５を有し、上記電位供給用第一配線層５は、上記Ｐ型拡散領域と基板コンタクト６，９，１１，２３及び上記Ｎ型拡散領域と基板コンタクト７，８，１０，２２で接続され、上記電位供給用第一配線層５は、コンタクト１６を介してＶＳＳ電源用第二配線層１７に接続され、上記ポリシリコンゲート２はコンタクト１２を介して第一配線層１３と接続され、上記第一配線層１３は、コンタクト１４を介してＶＤＤ電源用第二配線層１５に接続され、上記パッド部１の取り出し口１９は、コンタクト２０を介してＩ／Ｏ部回路形成領域１８に接続され、パッド部１上にワイヤーボンディング接続取り出し口２１を備える。
【０００８】
また、３０はパッド部１の第一配線層のａ−ａ’断面、３１はポリシリコンゲート２のａ−ａ’断面、３２はゲート酸化膜のａ−ａ’断面、３３は半導体Ｐ基板のａ−ａ’断面、３４は拡散領域３におけるＰ型拡散領域のａ−ａ’断面、３５は拡散領域３におけるＮ型拡散領域のａ−ａ’断面、３６は基板コンタクト６のａ−ａ’断面、３７は基板コンタクト７のａ−ａ’断面、３８は第一配線層５のａ−ａ’断面、３９は拡散領域３におけるＮ型拡散領域のａ−ａ’断面、４０は拡散領域３におけるＰ型拡散領域のａ−ａ’断面、４１は基板コンタクト１０のａ−ａ’断面、４２は基板コンタクト１１のａ−ａ’断面、４３は電位供給用第一配線層５のａ−ａ’断面、４４はパッド部１の第二配線層のａ−ａ’断面、４５は第二配線層４４と第三配線層を接続するコンタクト群のａ−ａ’断面、４６はパッド部１の第三配線層のａ−ａ’断面、４７は半導体保護膜のａ−ａ’断面、４８はワイヤーボンディング接続取り出し口２１のａ−ａ’断面、５０は半導体Ｐ基板のｂ−ｂ’断面、５１は拡散領域３のｂ−ｂ’断面、５２は基板コンタクト６，７のｂ−ｂ’断面、５３は第一配線層５のｂ−ｂ’断面、５４はコンタクト１６のｂ−ｂ’断面、５５は第二配線層１７のｂ−ｂ’断面、５６は第二配線層１５のｂ−ｂ’断面、５７は半導体保護膜のｂ−ｂ’断面、６０は半導体Ｐ基板のｃ−ｃ’断面、６１はポリシリコンゲート２のｃ−ｃ’断面、６２はゲート酸化膜のｃ−ｃ’断面、６３はコンタクト１２のｃ−ｃ’断面、６４は第一配線層１３のｃ−ｃ’断面、６５はコンタクト１４のｃ−ｃ’断面、６６は第二配線層１５のｃ−ｃ’断面、６７は第二配線層１７のｃ−ｃ’断面、６８は拡散領域３におけるＮ型拡散領域のｃ−ｃ’断面、６９は拡散領域３におけるＰ型拡散領域のｃ−ｃ’断面、７０はコンタクト８のｃ−ｃ’断面、７１はコンタクト９のｃ−ｃ’断面、７２は第一配線層５のｃ−ｃ’断面、７３はパッド部１の第一配線層のｃ−ｃ’断面、７４はパッド部１の第二配線層のｃ−ｃ’断面、７５は第二配線層７４と第三配線層を接続するコンタクト群のｃ−ｃ’断面、７６はパッド部１の第三配線層のｃ−ｃ’断面、７７は半導体保護膜のｃ−ｃ’断面、８０は半導体Ｐ基板のｄ−ｄ’断面、８１はポリシリコンゲート２のｄ−ｄ’断面、８２はゲート酸化膜のｄ−ｄ’断面、８３は拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面、８４は拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面、８５は基板コンタクト８のｄ−ｄ’断面、８６は基板コンタクト９のｄ−ｄ’断面、８７は第一配線層５のｄ−ｄ’断面、８８は拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面、８９は拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面、９０は基板コンタクト２２のｄ−ｄ’断面、９１は基板コンタクト２３のｄ−ｄ’断面、９２は第一配線層５のｄ−ｄ’断面、９３はパッド部１の第一配線層のｄ−ｄ’断面、９４はパッド部１の第二配線層のｄ−ｄ’断面、９５は第二配線層９４と第三配線層を接続するコンタクト群のｄ−ｄ’断面、９６はパッド部１の第三配線層のｄ−ｄ’断面、９７はコンタクト２０のｄ−ｄ’断面、９８はコンタクト２０のｄ−ｄ’断面、９９はＩ／Ｏ部回路形成領域１８に接続された第一配線層のｄ−ｄ’断面、１００は第二配線層１７のｄ−ｄ’断面、１０１は第二配線層１５のｄ−ｄ’断面、１０２は半導体保護膜のｄ−ｄ’断面、１０３はワイヤーボンディング接続取り出し口２１のｄ−ｄ’断面構造を有する。
【０００９】
上記図１のレイアウトのＸ方向であるａ−ａ’断面において、パッド部１の下に、ポリシリコンゲート３１とゲート酸化膜３２とＰ型拡散領域３４とＮ型拡散領域３５とＮ型拡散領域３９とＰ型拡散領域４０で構成されたＮ型トランジスタ構造を有し、上記図１のレイアウトのＹ方向であるｄ−ｄ’断面においても同様に、パッド部１の下に、ポリシリコンゲート８１とゲート酸化膜８２とＰ型拡散領域８４とＮ型拡散領域８３とＮ型拡散領域８８とＰ型拡散領域８９で構成されたＮ型トランジスタ構造を有するパッド部とほぼ同等のレイアウト形状を有するＮ型トランジスタ構造を形成する。
【００１０】
この構成により、容量を形成するレイアウト領域を新たに必要とせず、レイアウトサイズを増加させずに大面積な容量を形成することが出来る。
【００１１】
また、上記図１のｃ−ｃ’断面においてパッド部１の下に形成されたポリシリコンゲート６１は、他配線層との接続用コンタクトを上記パッド部１の外の領域に設け、コンタクト６３を介して第一配線層６４と接続される構造を有する。
【００１２】
この構成により、上記パッド部１の平面性、均一性が確保され、パッド部１上の取り出し口２１に対するＬＳＩのプローブテスト時のプロービング応力及び、ＬＳＩ製造過程の組立時のワイヤーボンディング応力が上記ポリシリコンゲート６１に形成されたゲート酸化膜６２に対して均一にかかるため、応力に対するゲート酸化膜破壊の信頼性を向上させることが出来る。
【００１３】
また、上記応力によりパッド部１の下に形成された第一配線層に亀裂が発生する場合においても、上記第一配線層６４はパッド部１の外に形成しているため上記第一配線層６４及びコンタクト６３の破壊を発生することが生じない。またパッド部１の下に第一配線層６４がないため、上記パッド部を形成するために第一配線層を含めたレイアウト設計が可能となり、より少ない配線層の半導体プロセスにおいても、設計の適用が容易である。
【００１４】
上記図１のレイアウトのＸ方向であるａ−ａ’断面において、パッド部１の外側に形成されたＰ型拡散領域３４とＮ型拡散領域３５は、各コンタクト３６，３７を介して第１配線層３８に接続され、同様にＰ型拡散領域４０とＮ型拡散領域３９は、各コンタクト４２，４１を介して第１配線層４３に接続され、上記図１のレイアウトのＹ方向であるｄ−ｄ’断面においても同様に、パッド部１の外側に形成されたＰ型拡散領域８４とＮ型拡散領域８３は、各コンタクト８６，８５を介して第１配線層８７に接続され、同様にＰ型拡散領域８９とＮ型拡散領域８８は、各コンタクト９１，９０を介して第１配線層９２に接続され、上記パッド部１の外に上記Ｎ型トランジスタの拡散領域３のコンタクト領域を設ける。
【００１５】
この構成により、上記パッド部１の平面性、均一性が確保され、パッド部１上の取り出し口２１に印加される応力が上記ポリシリコンゲート３１に形成されたゲート酸化膜３２に対して均一にかかるため、応力に対するゲート酸化膜破壊の信頼性を向上させることが出来る。
【００１６】
また、上記応力によりパッド部１の下に形成された第一配線層に亀裂が発生する場合においても、上記第一配線層５はパッド部１の外に形成しているため上記第一配線層５及びコンタクト６，７，８，９，１０，１１，２２，２３に破壊を発生することが生じない。また、パッド部１の下に第一配線層５がないため、上記パッド部を形成するために第一配線層を含めたレイアウト設計が可能となり、より少ない配線層の半導体プロセスにおいても、設計の適用が容易であることはいうまでもない。
【００１７】
上記図１において、上記Ｎ型トランジスタのポリシリコンゲート２と接続された第一配線層１３をＶＤＤに接続し、上記Ｎ型トランジスタの拡散領域３の電位供給用第一配線層５をＶＳＳ側に接続することにより電源間にコンデンサを構成することにより、ＬＳＩ上の電源を安定に保つことが出来る。特に第一配線層１３をｃ−ｃ’断面に示す様にコンタクト６５を介してＩ／Ｏ部回路形成領域１８のＶＤＤである第二配線層６６に最短で接続し、電位供給用第一配線層５をｂ−ｂ’断面に示す様にコンタクト５４を介してＩ／Ｏ部回路形成領域１８のＶＳＳである第二配線層５５に最短で接続した場合の効果を図２を基に説明する。
【００１８】
図２において、図１のレイアウトのＩ／Ｏ部回路形成領域１８に相当するＩ／Ｏ部回路２０４は、Ｐ型出力バッファー２０２とＮ型出力バッファー２０３で構成され、上記Ｐ型出力バッファー２０２のソースはＩ／ＯのＶＤＤ電源に、ゲートはＳ２に、ドレインはＳ１を介してパッド２００に接続され、上記Ｎ型出力バッファー２０３のソースはＩ／ＯのＶＳＳ電源に、ゲートはＳ３に、ドレインはＳ１を介してパッド２００に接続され、図１のパッド部１の下に形成されたＮ型トランジスタはＮ型トランジスタ２０１で示され、上記Ｎ型トランジスタ２０１のゲートを上記Ｉ／ＯのＶＤＤ電源に直接最短に接続し、ドレイン及びソースを上記Ｉ／ＯのＶＳＳ電源に直接最短に接続し、Ｉ／Ｏ電源間にパスコンを構成する。Ｓ２およびＳ３のゲート入力信号を受けてＰ型出力バッファー２０２及びＮ型出力バッファー２０３がオン／オフを繰り返す毎に発生する出力バッファー間の貫通電流がＩ／Ｏ電源間にノイズを重畳し、ＬＳＩの外へＥＭＩとして放射され、またＩ／Ｏ間の電源にスイッチングノイズを重畳することにより、ＬＳＩが誤動作を起こしやすくなりＥＭＳ耐圧に弱くなる。しかしながら上記構成にすることによりＩ／Ｏ電源の根元に最短で低インピーダンス接続されたＮ型トランジスタ２０１がパスコンとして動作し、Ｉ／Ｏ間電源のノイズを吸収し、ＥＭＩ，ＥＭＳに対して特に大きな効果を発揮する。
【００１９】
上記図１のレイアウトのＸ方向であるａ−ａ’断面において、パッド部１とポリシリコンゲート３１の間に上記ポリシリコンゲート３１とほぼ同等の大きさの第一配線層３０を有し、上記図１のレイアウトのＹ方向であるｄ−ｄ’断面においても同様に、パッド部１とポリシリコンゲート８１の間に上記ポリシリコンゲート８１とほぼ同等の大きさの第一配線層９３を有することにより、パッド部１上の取り出し口２１に印加される応力により上記パッド部１の第二配線層と上記第一配線層９３の間の層間絶縁膜に亀裂が発生した場合、上記第一配線層９３が衝撃を吸収し、かつ上記第一配線層９３が上記第二配線層と上記ポリシリコンゲート８１までの層間絶縁膜を分離することにより、上記第一配線層９３と上記ポリシリコンゲート８１の間の層間絶縁膜へのクラックを阻止し、ゲート酸化膜８２の破壊を防ぎ信頼性を向上させることが出来る。
【００２０】
上記図１のパッド部１において、レイアウトのＸ方向であるａ−ａ’断面において、第二配線層４４と第三配線層４６とを一定間隔でひき詰めたコンタクト群４５で接続し、上記図１のレイアウトのＹ方向であるｄ−ｄ’断面においても同様に、第二配線層９４と第三配線層９６とを一定間隔でひき詰めたコンタクト群９５で接続し、パッド部１において均一なコンタクト群により形成されたパッド部構造を有することにより、上記第二配線層４４と上記第三配線層４６の単層張り合わせパッド構造より上記コンタクト群による第二配線層と第三配線層間の層間膜厚を確保出来るため、パッド部１上の取り出し口２１に印加される応力をゲート酸化膜に到達する前に減衰させることが出来、ゲート酸化膜８２の破壊に対して信頼性を向上させることが出来る。
【００２１】
（実施の形態２）
図３に示すように、本発明の第２の実施の形態の半導体回路は、パッド部１とほぼ同等のレイアウト形状を有する拡散領域３とポリシリコンゲート２で構成されたＰ型トランジスタ構造を有し、上記パッド部の外側の上記拡散領域３上にＰ型拡散領域とＮ型拡散領域の境界線４を有し、上記拡散領域３の電位供給用第一配線層５を有し、上記電位供給用第一配線層５は、上記Ｐ型拡散領域と基板コンタクト３０７，３０８，３１０，３２２及び上記Ｎ型拡散領域と基板コンタクト３０６，３０９，３１１，３２３で接続され、上記電位供給用第一配線層５は、コンタクト１６を介してＶＤＤ電源用第二配線層３１７に接続され、上記ポリシリコンゲート２はコンタクト１２を介して第一配線層１３と接続され、上記第一配線層１３は、コンタクト１４を介してＶＳＳ電源用第二配線層３１５に接続され、上記パッド部１の取り出し口１９は、コンタクト２０を介してＩ／Ｏ部回路形成領域１８に接続され、パッド部１上にワイヤーボンディング接続取り出し口２１を備える。
【００２２】
また３０はパッド部１の第一配線層のａ−ａ’断面、３１はポリシリコンゲート２のａ−ａ’断面、３２はゲート酸化膜のａ−ａ’断面、３３は半導体Ｐ基板のａ−ａ’断面、３３４は拡散領域３におけるＮ型拡散領域のａ−ａ’断面、３３５は拡散領域３におけるＰ型拡散領域のａ−ａ’断面、３６は基板コンタクト３０６のａ−ａ’断面、３７は基板コンタクト３０７のａ−ａ’断面、３８は第一配線層５のａ−ａ’断面、３３９は拡散領域３におけるＰ型拡散領域のａ−ａ’断面、３４０は拡散領域３におけるＮ型拡散領域のａ−ａ’断面、４１は基板コンタクト３１０のａ−ａ’断面、４２は基板コンタクト３１１のａ−ａ’断面、４３は電位供給用第一配線層５のａ−ａ’断面、４４はパッド部１の第二配線層のａ−ａ’断面、４５は第二配線層４４と第三配線層を接続するコンタクト群のａ−ａ’断面、４６はパッド部１の第三配線層のａ−ａ’断面、４７は半導体保護膜のａ−ａ’断面、４８はワイヤーボンディング接続取り出し口２１のａ−ａ’断面、３４９はＮ型ウェルのａ−ａ’断面、５０は半導体Ｐ基板のｂ−ｂ’断面、５１は拡散領域３のｂ−ｂ’断面、５２は基板コンタクト３０６，３０７のｂ−ｂ’断面、５３は第一配線層５のｂ−ｂ’断面、５４はコンタクト１６のｂ−ｂ’断面、５５は第二配線層３１７のｂ−ｂ’断面、５６は第二配線層３１５のｂ−ｂ’断面、５７は半導体保護膜のｂ−ｂ’断面、３５８はＮ型ウェルのｂ−ｂ’断面、６０は半導体Ｐ基板のｃ−ｃ’断面、６１はポリシリコンゲート２のｃ−ｃ’断面、６２はゲート酸化膜のｃ−ｃ’断面、６３はコンタクト１２のｃ−ｃ’断面、６４は第一配線層１３のｃ−ｃ’断面、６５はコンタクト１４のｃ−ｃ’断面、６６は第二配線層３１５のｃ−ｃ’断面、６７は第二配線層３１７のｃ−ｃ’断面、３６８は拡散領域３におけるＰ型拡散領域のｃ−ｃ’断面、３６９は拡散領域３におけるＮ型拡散領域のｃ−ｃ’断面、７０はコンタクト３０８のｃ−ｃ’断面、７１はコンタクト３０９のｃ−ｃ’断面、７２は第一配線層５のｃ−ｃ’断面、７３はパッド部１の第一配線層のｃ−ｃ’断面、７４はパッド部１の第二配線層のｃ−ｃ’断面、７５は第二配線層７４と第三配線層を接続するコンタクト群のｃ−ｃ’断面、７６はパッド部１の第三配線層のｃ−ｃ’断面、７７は半導体保護膜のｃ−ｃ’断面、３７８はＮ型ウェルのｃ−ｃ’断面、８０は半導体Ｐ基板のｄ−ｄ’断面、８１はポリシリコンゲート２のｄ−ｄ’断面、８２はゲート酸化膜のｄ−ｄ’断面、３８３は拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面、３８４は拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面、８５は基板コンタクト３０８のｄ−ｄ’断面、８６は基板コンタクト３０９のｄ−ｄ’断面、８７は第一配線層５のｄ−ｄ’断面、３８８は拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面、３８９は拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面、９０は基板コンタクト３２２のｄ−ｄ’断面、９１は基板コンタクト３２３のｄ−ｄ’断面、９２は第一配線層５のｄ−ｄ’断面、９３はパッド部１の第一配線層のｄ−ｄ’断面、９４はパッド部１の第二配線層のｄ−ｄ’断面、９５は第二配線層９４と第三配線層を接続するコンタクト群のｄ−ｄ’断面、９６はパッド部１の第三配線層のｄ−ｄ’断面、９７はコンタクト２０のｄ−ｄ’断面、９８はコンタクト２０のｄ−ｄ’断面、９９はＩ／Ｏ部回路形成領域１８に接続された第一配線層のｄ−ｄ’断面、１００は第二配線層３１７のｄ−ｄ’断面、１０１は第二配線層３１５のｄ−ｄ’断面、１０２は半導体保護膜のｄ−ｄ’断面、１０３はワイヤーボンディング接続取り出し口２１のｄ−ｄ’断面、３０４はＮ型ウエルのｄ−ｄ’断面構造を有する。
【００２３】
上記図３のレイアウトのＸ方向であるａ−ａ’断面において、パッド部１の下に、ポリシリコンゲート３１とゲート酸化膜３２とＮ型拡散領域３３４とＰ型拡散領域３３５とＰ型拡散領域３３９とＮ型拡散領域３４０とＮ型ウエル３４９で構成されたＰ型トランジスタ構造を有し、上記図１のレイアウトのＹ方向であるｄ−ｄ’断面においても同様に、パッド部１の下に、ポリシリコンゲート８１とゲート酸化膜８２とＮ型拡散領域３８４とＰ型拡散領域３８３とＰ型拡散領域３８８とＮ型拡散領域３８９とＮ型ウエル３０４で構成されたＰ型トランジスタ構造を有するパッド部とほぼ同等のレイアウト形状を有するＰ型トランジスタ構造を形成する。
【００２４】
この構成により、容量を形成するレイアウト領域を新たに必要とせず、レイアウトサイズを増加させずに大面積な容量を形成することが出来る。
【００２５】
また、上記ポリシリコンゲート２及び上記拡散領域３の接続は、上記パッド部１の外に設けられた構造を有し、上記Ｐ型トランジスタの上記ポリシリコンゲートをＶＳＳ側に、上記拡散層をＶＤＤ側に接続した構成を有することにより、上記ＶＤＤ側には、Ｉ／Ｏ回路のＶＤＤ電源と、上記ＶＳＳ側はＩ／Ｏ回路のＶＳＳ電源と配線距離を最小に接続した構成を有することによって、先に述べたＮ型トランジスタによるコンデンサと同様に電源間のパスコンとして作用しＩ／Ｏ間電源のノイズを吸収し、ＥＭＩ，ＥＭＳに対して特に大きな効果を発揮する。レイアウト上においてＩ／Ｏ電源のＶＤＤライン、ＶＳＳラインの配列に合わせて配置しやすい各トランジスタタイプを用いてパスコンを任意に構成することが出来る。
【００２６】
【発明の効果】
以上説明したように、本発明の半導体装置は、パッド下に形成されたＮ型トランジスタのゲート２をＩ／Ｏ回路のＶＤＤ電源１５に、拡散領域３をＩ／Ｏ回路のＶＳＳ電源１７に接続することにより、レイアウト面積を変更せず電源間パスコンデンサーが、Ｉ／Ｏ電源間に形成可能となり、かつ極力電源配線距離を最小に接続した低インピーダンス接続構成を有することが出来るため、ＥＭＩの低減、ＥＭＳの強化に特に効果を有し、上記Ｉ／Ｏ回路をワンチップ上の全端子に対して内蔵することによりＬＳＩの高品質化に大きく寄与することが出来るものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＩ／Ｏ回路に係るレイアウト図
【図２】本発明の第１の実施の形態のＩ／Ｏ回路に係る回路ブロック図
【図３】本発明の第２の実施の形態のＩ／Ｏ回路に係るレイアウト図
【図４】従来のレイアウト図
【符号の説明】
１  パッド部
２  ポリシリコンゲート
３  拡散領域
４  拡散領域３のＰ型拡散領域とＮ型拡散領域の境界線
５  拡散領域３の電位供給用第一配線層
６  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
７  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
８  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
９  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
１０  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
１１  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
１２  ポリシリコンゲート２と第一配線層を接続するコンタクト
１３  コンタクト１２でポリシリコンゲート２と接続された第一配線層
１４  第一配線層１３をＶＤＤ電源と接続するコンタクト
１５  ＶＤＤ電源用第二配線層
１６  第一配線層５をＶＳＳ電源と接続するコンタクト
１７  ＶＳＳ電源用第二配線層
１８  Ｉ／Ｏ部回路形成領域
１９  パッド部１の取り出し口
２０  取り出し口１９とＩ／Ｏ部回路形成領域１８のコンタクト
２１  ワイヤーボンディング接続取り出し口
２２  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
２３  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
３０  パッド部１の第一配線層のａ−ａ’断面
３１  ポリシリコンゲート２のａ−ａ’断面
３２  ゲート酸化膜のａ−ａ’断面
３３  半導体Ｐ基板のａ−ａ’断面
３４  拡散領域３におけるＰ型拡散領域のａ−ａ’断面
３５  拡散領域３におけるＮ型拡散領域のａ−ａ’断面
３６  基板コンタクト６のａ−ａ’断面
３７  基板コンタクト７のａ−ａ’断面
３８  第一配線層５のａ−ａ’断面
３９  拡散領域３におけるＮ型拡散領域のａ−ａ’断面
４０  拡散領域３におけるＰ型拡散領域のａ−ａ’断面
４１  基板コンタクト１０のａ−ａ’断面
４２  基板コンタクト１１のａ−ａ’断面
４３  電位供給用第一配線層５のａ−ａ’断面
４４  パッド部１の第二配線層のａ−ａ’断面
４５  第二配線層４４と第三配線層を接続するコンタクト群のａ−ａ’断面
４６  パッド部１の第三配線層のａ−ａ’断面
４７  半導体保護膜のａ−ａ’断面
４８  ワイヤーボンディング接続取り出し口２１のａ−ａ’断面
５０  半導体Ｐ基板のｂ−ｂ’断面
５１  拡散領域３のｂ−ｂ’断面
５２  基板コンタクト６，７のｂ−ｂ’断面
５３  第一配線層５のｂ−ｂ’断面
５４  コンタクト１６のｂ−ｂ’断面
５５  第二配線層１７のｂ−ｂ’断面
５６  第二配線層１５のｂ−ｂ’断面
５７  半導体保護膜のｂ−ｂ’断面
６０  半導体Ｐ基板のｃ−ｃ’断面
６１  ポリシリコンゲート２のｃ−ｃ’断面
６２  ゲート酸化膜のｃ−ｃ’断面
６３  コンタクト１２のｃ−ｃ’断面
６４  第一配線層１３のｃ−ｃ’断面
６５  コンタクト１４のｃ−ｃ’断面
６６  第二配線層１５のｃ−ｃ’断面
６７  第二配線層１７のｃ−ｃ’断面
６８  拡散領域３におけるＮ型拡散領域のｃ−ｃ’断面
６９  拡散領域３におけるＰ型拡散領域のｃ−ｃ’断面
７０  コンタクト８のｃ−ｃ’断面
７１  コンタクト９のｃ−ｃ’断面
７２  第一配線層５のｃ−ｃ’断面
７３  パッド部１の第一配線層のｃ−ｃ’断面
７４  パッド部１の第二配線層のｃ−ｃ’断面
７５  第二配線層７４と第三配線層を接続するコンタクト群のｃ−ｃ’断面
７６  パッド部１の第三配線層のｃ−ｃ’断面
７７  半導体保護膜のｃ−ｃ’断面
８０  半導体Ｐ基板のｄ−ｄ’断面
８１  ポリシリコンゲート２のｄ−ｄ’断面
８２  ゲート酸化膜のｄ−ｄ’断面
８３  拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面
８４  拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面
８５  基板コンタクト８のｄ−ｄ’断面
８６  基板コンタクト９のｄ−ｄ’断面
８７  第一配線層５のｄ−ｄ’断面
８８  拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面
８９  拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面
９０  基板コンタクト２２のｄ−ｄ’断面
９１  基板コンタクト２３のｄ−ｄ’断面
９２  第一配線層５のｄ−ｄ’断面
９３  パッド部１の第一配線層のｄ−ｄ’断面
９４  パッド部１の第二配線層のｄ−ｄ’断面
９５  第二配線層９４と第三配線層を接続するコンタクト群のｄ−ｄ’断面
９６  パッド部１の第三配線層のｄ−ｄ’断面
９７  コンタクト２０のｄ−ｄ’断面
９８  コンタクト２０のｄ−ｄ’断面
９９  Ｉ／Ｏ部回路形成領域１８に接続された第一配線層のｄ−ｄ’断面
１００  第二配線層１７のｄ−ｄ’断面
１０１  第二配線層１５のｄ−ｄ’断面
１０２  半導体保護膜のｄ−ｄ’断面
１０３  ワイヤーボンディング接続取り出し口２１のｄ−ｄ’断面
２００  パッド
２０１  パッド下に形成されたＮ型トランジスタによるコンデンサー
２０２  Ｐ型出力バッファー
２０３  Ｎ型出力バッファー
２０４  Ｉ／Ｏ部回路
３０４  Ｎ型ウエルのｄ−ｄ’断面
３０６  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
３０７  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
３０８  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
３０９  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
３１０  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
３１１  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
３１４  第一配線層１３をＶＳＳ電源と接続するコンタクト
３１５  ＶＳＳ電源用第二配線層
３１６  第一配線層５をＶＤＤ電源と接続するコンタクト
３１７  ＶＤＤ電源用第二配線層
３２２  Ｐ型拡散領域と電位供給用第一配線層５の基板コンタクト
３２３  Ｎ型拡散領域と電位供給用第一配線層５の基板コンタクト
３３４  拡散領域３におけるＮ型拡散領域のａ−ａ’断面
３３５  拡散領域３におけるＰ型拡散領域のａ−ａ’断面
３３９  拡散領域３におけるＰ型拡散領域のａ−ａ’断面
３４０  拡散領域３におけるＮ型拡散領域のａ−ａ’断面
３４９  Ｎ型ウエルのａ−ａ’断面
３５８  Ｎ型ウエルのｂ−ｂ’断面
３６８  拡散領域３におけるＰ型拡散領域のｃ−ｃ’断面
３６９  拡散領域３におけるＮ型拡散領域のｃ−ｃ’断面
３７８  Ｎ型ウエルのｃ−ｃ’断面
３８３  拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面
３８４  拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面
３８８  拡散領域３におけるＰ型拡散領域のｄ−ｄ’断面
３８９  拡散領域３におけるＮ型拡散領域のｄ−ｄ’断面
４００  パッド部
４０１  パッド部４００の取り出し口
４０２  ワイヤーボンディング接続取り出し口
４０３  半導体Ｐ基板のａ−ａ’断面
４０４  パッド部のａ−ａ’断面
４０５  半導体保護膜のａ−ａ’断面
Ｓ１  パッド部２００とＰ型出力バッファー２０２のドレイン及びＮ型出力バッファー２０３のドレインを接続する信号線
Ｓ２  Ｐ型出力バッファー２０２のゲート信号線
Ｓ３  Ｎ型出力バッファー２０３のゲート信号線
【図１】
2004165246.tif 000003
【図２】
2004165246.tif 000004
【図３】
2004165246.tif 000005
【図４】
2004165246.tif 000006