(57)【要約】【課題】複数の半導体装置を実装基板に実装する際に現状のマウント精度においても合わせ精度の管理および測定を必要とすることなくパッドの間隔を狭められる電子回路装置とこれを構成する半導体装置と実装基板を提供する。【解決手段】半導体装置が実装基板に実装されてなる電子回路装置であって、半導体装置は、回路パターンが形成された半導体チップと回路パターンに接続して形成された第１パッド電極Ｐｓ  を有し、実装基板は、配線部と配線部に接続して形成された第２パッド電極Ｐｉ  を有し、第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  が電気的に接続されており、第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の寸法が異なっている構成とする。例えば第１パッド電極Ｐｓ  の幅Ｗｓ  および長さＬｓ、第２パッド電極Ｐｉ  の幅Ｗｉ  および長さＬｉ  についてＷｉ  ＞Ｗｓ  、Ｗｉ  ＜Ｗｓ、Ｌｉ  ＞Ｌｓ  またはＬｉ  ＜Ｌｓ  のいずれかの条件を満たすとする。【選択図】    図１
2004165376.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置が実装基板に実装されてなる電子回路装置であって、
前記半導体装置は、回路パターンが形成された半導体チップと前記回路パターンに接続して形成された第１パッド電極を有し、
前記実装基板は、配線部と前記配線部に接続して形成された第２パッド電極を有し、
前記第１パッド電極と前記第２パッド電極が電気的に接続されており、
前記第１パッド電極と前記第２パッド電極の寸法が異なっている
電子回路装置。
【請求項２】
前記実装基板が、さらに他の実装基板に実装されるための中間基板である
請求項１に記載の電子回路装置。
【請求項３】
前記第１パッド電極または前記第２パッド電極の少なくとも一方の近傍に機械的接続に寄与するダミーパッドが設けられている
請求項１に記載の電子回路装置。
【請求項４】
前記第１パッド電極と前記第２パッド電極の寸法に、前記第１パッド電極と前記第２パッド電極の合わせずれのマージン程度以上の差がある
請求項１に記載の電子回路装置。
【請求項５】
実装基板に実装されて電子回路装置を構成する半導体装置であって、
回路パターンが形成された半導体チップと、
前記回路パターンに接続して形成されたパッド電極と
を有し、
前記パッド電極は、前記実装基板に設けられた実装基板側パッド電極に対して電気的に接続されるように設けられたものであり、前記パッド電極と前記実装基板側パッド電極の寸法が異なっている
半導体装置。
【請求項６】
半導体装置を実装して電子回路装置を構成する実装基板であって、
配線部と、
前記配線部に接続して形成されたパッド電極と
を有し、
前記パッド電極は、前記半導体装置に設けられた半導体装置側パッド電極に対して電気的に接続されるように設けられたものであり、前記パッド電極と前記半導体装置側パッド電極の寸法が異なっている
実装基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路装置、半導体装置および実装基板に関し、特に、複数の半導体装置をインターポーザと呼ばれる実装基板に実装して構成されたシステムインパッケージと呼ばれる電子回路装置と、これを構成する半導体装置および実装基板に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
上記のような状況において、複数の半導体装置をインターポーザ（中間基板）と呼ばれる実装基板に実装して構成されているシステムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ；ＳＩＰ）と呼ばれる電子回路装置は、各半導体装置の機能が凝縮され、高い機能を有することから、近年注目を集めている。
ＳＩＰは、さらに他の実装基板に実装されて用いられる。
【０００４】
上記のＳＩＰについて説明する。
図７（ａ）は、ＳＩＰを構成する半導体装置ＳＤの一部を模式的に示す斜視図である。
半導体装置ＳＤにおいて、トランジスタなどの半導体素子を含む回路パターンが形成されたシリコン半導体チップ１０上に、酸化シリコンなどの絶縁膜に埋め込まれて上記の回路パターンに接続するように配線層１１が形成されている。
上記の配線層１１を介して、シリコン半導体チップ１０中の回路パターンに接続する第１パッド電極Ｐｓ  が、例えば１０μｍ×１０μｍの大きさ、かつ６μｍより大きな間隔（例えば１０μｍ）で、即ち、１６μｍより大きなピッチ（例えば２０μｍ）で半導体装置ＳＤの表面に露出するように並べられて設けられている。
【０００５】
図７（ｂ）は、ＳＩＰを構成するインターポーザ（中間基板）ＩＰの一部を模式的に示す斜視図である。
インターポーザＩＰにおいて、例えばインターポーザ内に形成された配線部（不図示）に接続するように、第２パッド電極Ｐｉ  が、例えば１０μｍ×１０μｍの大きさ、かつ６μｍより大きな間隔（例えば１０μｍ）で、即ち、１６μｍより大きなピッチ（例えば２０μｍ）でインターポーザＩＰの表面に露出するように並べられて設けられている。
さらに、配線部（不図示）に接続するように、実装基板に対して実装するときに用いられる実装基板実装用パッド電極Ｐｉ  ’が形成されている。
【０００６】
図８は、図７（ａ）に示す半導体装置ＳＤが図７（ｂ）に示すインターポーザＩＰに実装されて構成されたＳＩＰの斜視図である。
半導体装置ＳＤの第１パッド電極Ｐｓ  とインターポーザＩＰの第２パッド電極Ｐｉ  が、例えばハンダバンプ（不図示）を介して電気的かつ機械的に接続される。
上記のＳＩＰは、例えば、インターポーザＩＰに設けられた実装基板実装用パッド電極Ｐｉ  ’において電気的に接続され、さらに他の実装基板に実装されて用いられる。
【０００７】
上記の構成のＳＩＰにおいて、半導体装置ＳＤの第１パッド電極Ｐｓ  とインターポーザＩＰの第２パッド電極Ｐｉ  は、両者ともに、例えば１０μｍ×１０μｍの同じ形状および大きさとなっている。
また、半導体装置とインターポーザのマウント精度を考慮して、パッドの間隔が６μｍより大きくなるように配置されており、各々のパッドが重なり、パッド間が短絡しないように設計されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のＳＩＰのように、半導体装置ＳＤの第１パッド電極ＰｓとインターポーザＩＰの第２パッド電極Ｐｉ  をともに１０μｍ×１０μｍの同じ形状および大きさで設計した場合、半導体装置とインターポーザのマウント精度を考慮してパッドの間隔を６μｍより大きくする必要があるため、パッドのピッチは１６μｍより大きくしなければならない。
【０００９】
図９は、上記の問題点を説明するための模式図である。
インターポーザＩＰの第２パッド電極Ｐｉ  に対して半導体装置ＳＤの第１パッド電極Ｐｓ  に合わせずれが発生し、その最大の大きさＸが６μｍ程度であるとすると、短絡を防止するためにはパッドの間隔を６μｍより大きくする必要がある。
【００１０】
上記の状況から、以下の問題が発生し、これらの問題は半導体装置や電子回路装置の微細化に伴って益々顕著化する。
（１）現状のマウント精度においては、パッド間の短絡を回避するためパッドの間隔として６μｍより大きな間隔を必要とし、パッドのピッチを縮小することができないために多機能化に伴うパッド数の増加に対応することができない。
（２）現状のマウント精度においてパッド面積を小さくすると、インターポーザと半導体装置の合わせ精度を管理および測定することが必要となり、この場合は合わせ精度の管理および測定の各工程が増加することになり、製造コストの増加の要因となってしまう。
【００１１】
本発明は上記の問題を鑑みなされたものであり、本発明は、複数の半導体装置をインターポーザと呼ばれる実装基板に実装して構成されたシステムインパッケージなどの電子回路装置において、現状のマウント精度においても、合わせ精度の管理および測定を必要とすることなく、パッドの間隔を狭めることができる電子回路装置と、これを構成する半導体装置および実装基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、半導体装置が実装基板に実装されてなる電子回路装置であって、前記半導体装置は、回路パターンが形成された半導体チップと前記回路パターンに接続して形成された第１パッド電極を有し、前記実装基板は、配線部と前記配線部に接続して形成された第２パッド電極を有し、前記第１パッド電極と前記第２パッド電極が電気的に接続されており、前記第１パッド電極と前記第２パッド電極の寸法が異なっている。
【００１３】
上記の本発明の電子回路装置は、好適には、前記実装基板が、さらに他の実装基板に実装されるための中間基板である。
上記の本発明の電子回路装置は、好適には、前記第１パッド電極または前記第２パッド電極の少なくとも一方の近傍に機械的接続に寄与するダミーパッドが設けられている。
また、上記の本発明の電子回路装置は、好適には、前記第１パッド電極と前記第２パッド電極の寸法に、前記第１パッド電極と前記第２パッド電極の合わせずれのマージン程度以上の差がある。
【００１４】
上記の本発明の電子回路装置は、半導体装置が実装基板に実装されてなり、半導体装置に形成された第１パッド電極と、実装基板に形成された第２パッド電極において、寸法が異なっている構成である。
【００１５】
また、上記の目的を達成するため、本発明の半導体装置は、実装基板に実装されて電子回路装置を構成する半導体装置であって、回路パターンが形成された半導体チップと前記回路パターンに接続して形成されたパッド電極とを有し、前記パッド電極は、前記実装基板に設けられた実装基板側パッド電極に対して電気的に接続されるように設けられたものであり、前記パッド電極と前記実装基板側パッド電極の寸法が異なっている。
【００１６】
上記の本発明の半導体装置は、実装基板に実装されて電子回路装置を構成する半導体装置であり、半導体装置に形成されたパッド電極が実装基板に形成された実装基板側パッド電極と寸法が異なっている構成である。
【００１７】
また、上記の目的を達成するため、本発明の実装基板は、半導体装置を実装して電子回路装置を構成する実装基板であって、配線部と前記配線部に接続して形成されたパッド電極とを有し、前記パッド電極は、前記半導体装置に設けられた半導体装置側パッド電極に対して電気的に接続されるように設けられたものであり、前記パッド電極と前記半導体装置側パッド電極の寸法が異なっている。
【００１８】
上記の本発明の実装基板は、半導体装置を実装して電子回路装置を構成する実装基板であり、実装基板に形成されたパッド電極が半導体装置に形成された半導体装置側パッド電極と寸法が異なっている構成である。
【００１９】
【発明の実施の形態】
以下に、本発明の電子回路装置と、これを構成する半導体装置および実装基板であるインターポーザ（中間基板）の実施の形態について、図面を参照して説明する。
【００２０】
第１実施形態
本実施形態に係る電子回路装置は、半導体装置がインターポーザに実装されてなる構成であり、ＳＩＰとしてさらに他の実装基板に実装されて用いられる。
ここで、インタポーザへの半導体装置の実装は、半導体装置に形成されたパッド電極とインターポーザに形成されたパッド電極とがハンダバンプなどにより電気的および機械的に接続されてなされている。
【００２１】
図１（ａ）は半導体装置に形成された第１パッド電極Ｐｓ  の平面図であり、図１（ｂ）はインターポーザに形成された第２パッド電極Ｐｉ  の平面図である。
本実施形態においては、半導体装置に形成された第１パッド電極Ｐｓ  とインターポーザに形成された第２パッド電極Ｐｉ  の寸法が異なって形成されており、この寸法差は、第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の合わせずれを吸収する。
上記の「第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の寸法が異なっている」とは、例えば、半導体装置に形成された第１パッド電極Ｐｓ  の幅Ｗｓ  および長さＬｓ  、インターポーザに形成された第２パッド電極Ｐｉ  の幅Ｗｉ  および長さＬｉ  としたとき、Ｗｉ  ＞Ｗｓ  、Ｗｉ  ＜Ｗｓ  、Ｌｉ  ＞Ｌｓ  またはＬｉ  ＜Ｌｓ  のいずれかの条件を満たすことを示す。
【００２２】
上記の構成においては、例えば第２パッド電極に対して第１パッド電極の幅あるいは長さを小さくした場合、インターポーザに対する半導体装置のマウントに最大の合わせずれが生じても、第２パッド電極に対して第１パッド電極が重ならずにはみ出してしまう部分の幅または長さを、従来の第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の寸法が等しい場合よりも小さくすることができ、これにより第２パッド電極の間隔を従来より狭めることができる。
逆も同様で、例えば第１パッド電極に対して第２パッド電極の幅あるいは長さを小さくした場合、インターポーザに対する半導体装置のマウントに最大の合わせずれが生じても、第１パッド電極に対して第２パッド電極が重ならずにはみ出してしまう部分の幅または長さを従来より小さくすることができ、これにより第１パッド電極の間隔を従来より狭めることができる。
従って、現状のマウント精度においても、合わせ精度の管理および測定を必要とすることなく、パッドの間隔を狭めることができ、これにより多機能化に伴うパッド数の増加など、半導体装置や電子回路装置の微細化に対応することができる。
【００２３】
ここで、第１パッド電極と第２パッド電極の寸法に、第１パッド電極と第２パッド電極の合わせずれのマージン程度以上の差があることが好ましい。
この場合、第１パッド電極と第２パッド電極の合わせずれのマージンを第１パッド電極と第２パッド電極の寸法の差によって吸収でき、パッドの間隔を格段に狭めることが可能となる。
【００２４】
上記の構成において、Ｗｉ  ＞Ｗｓ  のときにＬｉ  ＜Ｌｓ  としてもよく、Ｗｉ  ＜Ｗｓ  のときにＬｉ  ＞Ｌｓ  としてもよい。
例えば、インターポーザに対する半導体装置のマウントに合わせずれが生じて、第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の接触面積（重なり面積）の確保が困難となって電気抵抗が高くなってしまう可能性がある場合、上記のように設定することで接触面積を確保することができる。
【００２５】
インターポーザと半導体装置とで比べると、より微細化が進められているのは半導体装置の方であり、従って、一般的には半導体装置側の第１パッド電極をインターポーザ側の第２パッド電極よりも微細に設計するほうが有利である。しかし、本発明においては特に限定されなく、インターポーザ側の第２パッド電極を半導体装置側の第１パッド電極よりも微細にしてもよい。
【００２６】
パッド電極の形状は上述のような四角形に限定されず、円、楕円、四角形以外の多角形、あるいはその他の形状とすることができる。
インターポーザと半導体装置のマウント面積、接続の機械的強度およびマウント精度を考慮して最適な形状が選択される。
【００２７】
第２実施形態
図２（ａ）は本実施形態に係るＳＩＰを構成する半導体装置ＳＤの一部を模式的に示す平面図である。
半導体装置ＳＤは、トランジスタなどの半導体素子を含む回路パターンが形成されたシリコン半導体チップ上に、この回路パターンに接続する第１パッド電極ＰＳ  が半導体装置ＳＤの表面に露出するように並べられて設けられている。
ここで、第１パッド電極ＰＳ  は直径４μｍの円形であり、ｄｓ  の間隔で並べられている。
【００２８】
図２（ｂ）は本実施形態に係るＳＩＰを構成するインターポーザＩＰの一部を模式的に示す平面図である。
インターポーザＩＰは、内部に形成された配線部（不図示）に接続するように第２パッド電極Ｐｉ  が形成されている。
第２パッド電極Ｐｉ  は１０μｍ×１０μｍの四角形であり、ｄｉ  の間隔で並べられている。
さらに、配線部（不図示）に接続するように、実装基板に対して実装するときに用いられる実装基板実装用パッド電極Ｐｉ  ’が形成されている。
【００２９】
図３（ａ）は、半導体装置ＳＤに形成されている第１パッド電極ＰＳ  とインターポーザＩＰに形成されている第２パッド電極Ｐｉ  のそれぞれの形状を示す平面図である。
このように、第２パッド電極Ｐｉ  に対して、第１パッド電極ＰＳ  の寸法が小さく形成されている。
【００３０】
上記の構成の半導体装置ＳＤをインターポーザＩＰにマウントする場合、図３（ｂ）の平面図に示すように、インターポーザＩＰの第２パッド電極Ｐｉ  に対して半導体装置ＳＤの第１パッド電極Ｐｓ  に合わせずれが発生し、その最大の大きさＸが６μｍ程度であるとすると、第２パッド電極Ｐｉ  に対して第１パッド電極Ｐｓ  が重ならずにはみ出してしまう部分の幅は３μｍ程度となり、従って第２パッド電極Ｐｉ  の間隔ｄｉ  を３μｍより大きく、例えば４μｍ程度にまで狭めても短絡を防止することができる。この場合、第１パッド電極Ｐｓ  の間隔ｄｓ  は１０μｍ程度、パッド電極のピッチＰＴは１４μｍ程度となる。
このようにパッド間隔を狭めることで、限られた領域により多くのパッドを配置することが可能となる。
【００３１】
第３実施形態
図４（ａ）は本実施形態に係るＳＩＰを構成する半導体装置ＳＤの一部を模式的に示す平面図であり、図４（ｂ）は本実施形態に係るＳＩＰを構成するインターポーザＩＰの一部を模式的に示す平面図である。
本実施形態においては、第１パッド電極ＰＳ  と第２パッド電極Ｐｉ  の形状や寸法は第２実施形態と同様であるが、半導体装置ＳＤおよびインターポーザＩＰに、それぞれ第１パッド電極Ｐｓ  および第２パッド電極Ｐｉ  の近傍に、それぞれ第１パッド電極ＰＳ  と第２パッド電極Ｐｉ  を取り囲むベルト状であって幅が７μｍのダミーパッド（Ｐｓｄ，Ｐｉｄ）が設けられていることが異なる。
上記のダミーパッド（Ｐｓｄ，Ｐｉｄ）は、ダミーパッド同士で接続される。
上記のダミーパッド（Ｐｓｄ，Ｐｉｄ）は半導体装置ＳＤおよびインターポーザＩＰの回路パターンや配線部に電気的に接続されてはおらず、半導体装置ＳＤおよびインターポーザＩＰの機械的接続に寄与する。
【００３２】
第２実施形態においては、第２パッド電極Ｐｉ  に対して、第１パッド電極ＰＳの寸法を小さくすることによりパッド間隔を狭めることが可能となったが、図３（ｂ）の平面図に示すように、インターポーザＩＰの第２パッド電極Ｐｉ  に対して半導体装置ＳＤの第１パッド電極Ｐｓ  に合わせずれが発生し、その最大の大きさＸが６μｍ程度であるとすると、第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の接触する部分の幅が１μｍとなり、第１パッド電極Ｐｓ  と第２パッド電極Ｐｉ  の接触面積が不足して半導体装置ＳＤおよびインターポーザＩＰを接続する機械的強度が不足する場合がある。
この場合、本実施形態のようにダミーパッド（Ｐｓｄ，Ｐｉｄ）を設けることで不足した機械的強度を確保することが可能となる。
【００３３】
上記のダミーパッドは、電気的にフローティングであれば、その形状や大きさなどは任意である。
また、ダミーパッドは、半導体装置ＳＤおよびインターポーザＩＰのいずれか一方に形成しても、両者に形成してもよい。
【００３４】
第４実施形態
図５（ａ）は本実施形態に係るＳＩＰを構成する半導体装置ＳＤの一部を模式的に示す平面図であり、図５（ｂ）は本実施形態に係るＳＩＰを構成するインターポーザＩＰの一部を模式的に示す平面図である。
半導体装置ＳＤに形成された第１パッド電極ＰＳ  は、幅４μｍ×長さ１０μｍの四角形であり、ｄｓ  の間隔で並べられている。
一方、インターポーザＩＰに形成されている第２パッド電極Ｐｉ  は１０μｍ×１０μｍの四角形であり、ｄｉ  の間隔で並べられている。
このように、第２パッド電極Ｐｉ  に対して、第１パッド電極ＰＳ  の寸法が小さく形成されている。
【００３５】
本実施形態においても、インターポーザＩＰの第２パッド電極Ｐｉ  に対して半導体装置ＳＤの第１パッド電極Ｐｓ  に合わせずれが発生し、その最大の大きさＸが６μｍ程度であったとしても、第２パッド電極Ｐｉ  に対して第１パッド電極Ｐｓ  が重ならずにはみ出してしまう部分の幅は３μｍ程度となり、従って第２パッド電極Ｐｉ  の間隔ｄｉ  を３μｍより大きく、例えば４μｍ程度にまで狭めても短絡を防止することができる。この場合、第１パッド電極Ｐｓ  の間隔ｄｓ  は１０μｍ程度、パッド電極のピッチＰＴは１４μｍ程度となる。第２パッド電極Ｐｉ  の間隔ｄｉ  を６μｍとした場合は、第１パッド電極Ｐｓ  の間隔ｄｓ  は１２μｍ、パッド電極のピッチＰＴは１６μｍとなる。
このようにパッド間隔を狭めることで、限られた領域により多くのパッドを配置することが可能となる。
【００３６】
第５実施形態
図６（ａ）は本実施形態に係るＳＩＰを構成する半導体装置ＳＤの一部を模式的に示す平面図である。インターポーザＩＰの構成は第４実施形態と同様である。
本実施形態においては、第４実施形態と同様に半導体装置ＳＤに形成された第１パッド電極ＰＳ  は、幅４μｍ×長さ１０μｍの四角形であり、ｄｓ  の間隔で並べられているが、半導体装置ＳＤの第１パッド電極Ｐｓ  の近傍の両サイドに、幅１μｍ、長さ１０μｍのダミーパッドＰｓｄをライン／スペース１μｍのパターンで２本ずつ設けていることが異なる。
【００３７】
上記のダミーパッドＰｓｄは、電気的にフローティングとなっており、第１パッド電極Ｐｓ  が接続されるインターポーザＩＰの第２パッド電極Ｐｉ  とハンダバンプなどにより接続されるが、フローティングとなっているので半導体装置ＳＤの動作に影響を与えることはない。
このようにダミーパッドＰｓｄを設けることで不足した機械的強度を確保することが可能となる。
【００３８】
さらに、マウント時の２次元的な合わせずれ（Ｘ方向の合わせずれとＹ方向の合わせずれ）を考慮すると、半導体装置のパッド電極とインターポーザのパッド電極の接触面積が狭くなり、電気抵抗が上昇してしまう場合がある。
この場合、例えば第２パッド電極に対して第１パッド電極の寸法をある方向で狭める一方、他の方向で広げることでパッド電極の接触面積を確保することができる。
例えば、図６（ｂ）の平明図に示すように、第２パッド電極Ｐｉ  の幅１０μｍ、長さ１０μｍに対して、第１パッド電極Ｐｓ  の幅を４μｍ、長さを１６μｍとする。
上記のようにパッド電極の幅を狭めることで、その方向へのパッド電極の間隔を狭め、限られた領域により多くのパッドを配置することが可能となる一方、パッド電極の長さを広げることでその方向へパッド電極がずれた場合の接触面積の減少を抑制することができる。
【００３９】
上記の本実施形態の電子回路装置と、これを構成する半導体装置および実装基板であるインターポーザ（中間基板）によれば、パッド電極を微細化することで高速なインターフェースを実現でき、高性能なＳＩＰ製品を製造することができる。
また、ＳＩＰの多パッド化に対応でき、高機能のＳＩＰ製品を製造することができる。
さらに、半導体装置とインターポーザの接続の機械的強度の低下を抑制して、歩留りを維持することができる。
また、ＳＩＰの製造時において半導体装置とインターポーザの重ね合わせの測定を導入する必要がなく、従来方法でのコストとＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ  Ｔｉｍｅ）で上記の高性能、高機能なＳＩＰを提供できる。
【００４０】
本発明の電子回路装置、半導体装置および実装基板は上記の実施の形態に限定されない。
例えば、実装基板としてはＳＩＰを構成するためのインターポーザとして説明しているが、その他の実装基板としてもよく、これに半導体装置を実装した電子回路装置とすることができる。
また、実装する半導体装置としては、ベアチップ状態、ウェーハレベルチップサイズパッケージなどの各種のパッケージ方法でパッケージ化された半導体装置を実装することも可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４１】
【発明の効果】
上記のように、本発明の電子回路装置によれば、複数の半導体装置をインターポーザと呼ばれる実装基板に実装して構成されたシステムインパッケージなどの電子回路装置において、現状のマウント精度においても、合わせ精度の管理および測定を必要とすることなく、パッドの間隔を狭めることができる。
【００４２】
また、本発明の半導体装置によれば、電子回路装置を構成するに際して、現状のマウント精度においても、合わせ精度の管理および測定を必要とすることなく、パッドの間隔を狭めることができる。
【００４３】
また、本発明の実装基板によれば、電子回路装置を構成するに際して、現状のマウント精度においても、合わせ精度の管理および測定を必要とすることなく、パッドの間隔を狭めることができる。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態に係る半導体装置に形成された第１パッド電極の平面図であり、図１（ｂ）はインターポーザに形成された第２パッド電極の平面図である。
【図２】図２（ａ）は第２実施形態に係るＳＩＰを構成する半導体装置の一部を模式的に示す平面図であり、図２（ｂ）はインターポーザの一部を模式的に示す平面図である。
【図３】図３（ａ）は、第２実施形態に係る半導体装置に形成されている第１パッド電極とインターポーザに形成されている第２パッド電極のそれぞれの形状を示す平面図であり、図３（ｂ）は第２実施形態に係る半導体装置をインターポーザにマウントする場合の合わせずれを示す平面図である。
【図４】図４（ａ）は第３実施形態に係るＳＩＰを構成する半導体装置の一部を模式的に示す平面図であり、図４（ｂ）はインターポーザの一部を模式的に示す平面図である。
【図５】図５（ａ）は第４実施形態に係るＳＩＰを構成する半導体装置の一部を模式的に示す平面図であり、図５（ｂ）はインターポーザＩＰの一部を模式的に示す平面図である。
【図６】図６（ａ）および図６（ｂ）は第５実施形態に係るＳＩＰを構成する半導体装置ＳＤの一部を模式的に示す平面図である。
【図７】図７（ａ）は、従来例に係るＳＩＰを構成する半導体装置の一部を模式的に示す斜視図であり、図７（ｂ）はインターポーザの一部を模式的に示す斜視図である。
【図８】図８は、図７（ａ）に示す半導体装置が図７（ｂ）に示すインターポーザに実装されて構成されたＳＩＰの斜視図である。
【図９】図９は、従来例の問題点を説明するための模式図である。
【符号の説明】
１０…シリコン半導体チップ、１１…配線層、ＳＤ…半導体装置、ＩＰ…インターポーザ、Ｐｓ  …第１パッド電極、Ｐｉ  …第２パッド電極、Ｐｉ  ’…実装基板実装用パッド電極、Ｐｓｄ，Ｐｉｄ…ダミーパッド。
【図１】
2004165376.tif 000003
【図２】
2004165376.tif 000004
【図３】
2004165376.tif 000005
【図４】
2004165376.tif 000006
【図５】
2004165376.tif 000007
【図６】
2004165376.tif 000008
【図７】
2004165376.tif 000009
【図８】
2004165376.tif 000010
【図９】
2004165376.tif 000011