(57)【要約】【課題】複数電源を有する半導体装置の一方の電源が立ち上り他方の電源がまだ立ち上がっていない過渡的状態においても、内部回路の状態を確定し貫通電流や衝突電流を抑制する。【解決手段】電源電圧が低い内部電源１５と電源電圧が高い外部Ｉ／Ｏ電源１３の間に立ち上げ時間差が存在する場合に、内部電源１５が先に立ち上り外部Ｉ／Ｏ電源１３がまだ立ち上がっていない過渡的状態において内部電源１５から外部Ｉ／Ｏ電源１３に電源を供給する回路１０を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数電源を有する半導体集積回路の多電源インターフェース装置において、前記複数電源の間に立ち上げ時間差が存在する場合に、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給する回路を有することを特徴とする半導体集積回路の多電源インターフェース装置。
【請求項２】
前記電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に供給される電源により電源電圧が高い電源側のインターフェース回路を動作させ、特定の外部信号を前記半導体集積回路の内部に伝達することで半導体集積回路の状態を確定させることを特徴とする請求項１記載の半導体集積回路の多電源インターフェース装置。
【請求項３】
前記電源電圧が低い電源は半導体集積回路の内部電源であり、前記電源電圧が高い電源は半導体集積回路の外部Ｉ／Ｏ電源であることを特徴とする請求項１または２記載の半導体集積回路の多電源インターフェース装置。
【請求項４】
前記電源電圧が低い電源は半導体集積回路の外部Ｉ／Ｏ電源であり、前記電源電圧が高い電源は半導体集積回路の内部電源であることを特徴とする請求項１または２記載の半導体集積回路の多電源インターフェース装置。
【請求項５】
前記特定の外部信号はリセット信号であることを特徴とする請求項１から４のいずれか一項記載の半導体集積回路の多電源インターフェース装置。
【請求項６】
内部電源と外部Ｉ／Ｏ電源とを有する半導体集積回路の多電源インターフェース装置において、内部電源が立ち上り外部Ｉ／Ｏ電源が立ち上がっていない過渡状態時に、特定の外部信号を前記半導体集積回路の内部に伝達する電源に接続されない回路を有することを特徴とする半導体集積回路の多電源インターフェース装置。
【請求項７】
内部電源と外部Ｉ／Ｏ電源とを有する半導体集積回路の多電源インターフェース装置において、内部電源が立ち上り外部Ｉ／Ｏ電源が立ち上がっていない過渡状態時に、特定の外部信号を前記半導体集積回路の内部に伝える回路の出力信号の論理レベルを確定させる電源に接続されない回路を有することを特徴とする半導体集積回路の多電源インターフェース装置。
【請求項８】
前記特定の外部信号はリセット信号であることを特徴とする請求項６または７記載の半導体集積回路の多電源インターフェース装置。
【請求項９】
リセット信号を前記特定の外部信号とする請求項７記載の半導体集積回路の多電源インターフェース装置を複数設け、前記複数の半導体集積回路の多電源インターフェース装置により論理レベルが確定された前記複数のリセット信号を入力し内部回路へのリセット信号を出力する論理積回路を備えることを特徴とする半導体集積回路の多電源インターフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数電源を有する半導体集積回路の多電源インターフェース装置に関するものである。
【０００２】
【従来の技術】
システムＬＳＩなどの半導体集積回路では、半導体プロセスの微細化にともなうシュリンク則により、動作電源電圧が低電圧化される傾向にある。しかし、システムを構成するその他のデバイスは必ずしもシステムＬＳＩと同じ電圧で動作するとは限らない。そのため、外部のデバイスとのインターフェースの関係から、システムＬＳＩには外部Ｉ／Ｏ電源と内部電源の複数の電源を持つことが多くなっている（特許文献１等）。
【０００３】
【特許文献１】
特開２００１−１４４６００号公報
【０００４】
複数電源（内部電源と外部Ｉ／Ｏ電源）における電源立ち上げシーケンスには明確な規程が無く、一般的には低い側の電源（内部電源）から立ち上げ、高い側の電源（外部Ｉ／Ｏ電源）を次に立ち上げるケースが多い。
【０００５】
図６は内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における従来のインターフェース構成を示す回路図である。ここで、内部電源が立ち上り、外部Ｉ／Ｏ電源がまだ立ち上がっていない過渡的な状況における動作について説明する。
【０００６】
図６において、１０１は外部端子から入力バッファまでの信号線、１０２は外部Ｉ／Ｏ電源で動作するバッファ回路、１０３は外部Ｉ／Ｏ電源、１０４は内部電源で動作するバッファ回路、１０５は内部電源、１０６はバッファ回路１０２とバッファ回路１０４を接続するインターフェース信号線、１０７はバッファ回路１０４から内部回路への信号線、１０８は内部回路である。
【０００７】
外部Ｉ／Ｏ電源１０３が立ち上がっていないフローティング状態では、バッファ回路１０２は動作せず、インターフェース信号線１０６はハイインピーダンス状態となる。そのため、内部回路への信号線１０７はＨレベルまたはＬレベルを確定することができず、内部回路は状態を確定することができない。
【０００８】
その結果、ＣＰＵやＤＳＰなどの内部に双方向バスを多用している内部回路では、内部回路の状態を初期化する（リセットを確定する）ことができないことになり、双方向バスなどで大電流の貫通電流が発生することがあった。特に、モバイル端末のように最大電流量制限のある端末ではリミットがかかり、システムが正常動作に移行できない状態になる可能性があった。
【０００９】
【発明が解決しようとする課題】
上記説明したように、従来の方式では、内部電源が立ち上り外部Ｉ／Ｏ電源がまだ立ち上がっていない過渡的状態においては、内部回路の状態を初期化する（リセットを確定する）ことができないため、内部回路の双方向バスなどで貫通電流が発生していた。
【００１０】
本発明は上記事情に鑑みてなされたもので、複数電源（内部電源と外部Ｉ／Ｏ電源）を有する半導体装置において、一方の電源が立ち上り他方の電源がまだ立ち上がっていない過渡的状態においても、内部回路の状態を確定し貫通電流を抑制することができる多電源インターフェース装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、請求項１に係る半導体集積回路の多電源インターフェース装置は、複数電源を有する半導体集積回路の多電源インターフェース装置において、前記複数電源の間に立ち上げ時間差が存在する場合に、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給する回路を有するものである。
【００１２】
上記構成によれば、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給することにより、まだ立ち上がっていない電源電圧が高い電源側のインターフェース回路の信号レベルを確定させることができ、インターフェース回路における貫通電流を防止することができる。
【００１３】
請求項２に係る半導体集積回路の多電源インターフェース装置は、請求項１記載の半導体集積回路の多電源インターフェース装置において、前記電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に供給される電源により電源電圧が高い電源側のインターフェース回路を動作させ、特定の外部信号を前記半導体集積回路の内部に伝達することで半導体集積回路の状態を確定させるものである。
【００１４】
上記構成によれば、まだ立ち上がっていない電源電圧が高い電源側のインターフェース回路を動作させることより、特定の外部信号がインターフェース回路を介して半導体集積回路の内部に伝えられ、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００１５】
本発明の請求項３に係る半導体集積回路の多電源インターフェース装置は、請求項１または２記載の半導体集積回路の多電源インターフェース装置において、前記電源電圧が低い電源は半導体集積回路の内部電源であり、前記電源電圧が高い電源は半導体集積回路の外部Ｉ／Ｏ電源とするものである。
【００１６】
上記構成によれば、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムにおいて、まだ立ち上がっていない外部Ｉ／Ｏ電源側のインターフェース回路の信号レベルを確定させることができ、また、特定の外部信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００１７】
本発明の請求項４に係る半導体集積回路の多電源インターフェース装置は、請求項１または２記載の半導体集積回路の多電源インターフェース装置において、前記電源電圧が低い電源は半導体集積回路の外部Ｉ／Ｏ電源であり、前記電源電圧が高い電源は半導体集積回路の内部電源とするものである。
【００１８】
上記構成によれば、通常動作状態で内部電源に外部Ｉ／Ｏ電源より高電圧が印加されているシステムにおいて、まだ立ち上がっていない内部電源側のインターフェース回路の信号レベルを確定させることができ、また、特定の外部信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで、内部回路の双方向バスにおける貫通電流を防止することができる。
【００１９】
本発明の請求項５に係る半導体集積回路の多電源インターフェース装置は、請求項１から４のいずれか一項記載の半導体集積回路の多電源インターフェース装置において、前記特定の外部信号はリセット信号とするものである。
【００２０】
上記構成によれば、複数の電源間に立ち上げ時間差が存在する場合にも、リセット信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで、内部回路の双方向バスにおける貫通電流を防止することができ、また内部電源の電圧の方が低い場合には内部回路の状態をリセットすることができる。
【００２１】
本発明の請求項６に係る半導体集積回路の多電源インターフェース装置は、内部電源と外部Ｉ／Ｏ電源とを有する半導体集積回路において、内部電源が立ち上り外部Ｉ／Ｏ電源が立ち上がっていない過渡状態時に、特定の外部信号を前記半導体集積回路の内部に伝達する、電源に接続されない回路を有するものである。
【００２２】
上記構成によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、特定の外部信号を半導体集積回路の内部に伝えることができるため、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００２３】
本発明の請求項７に係る半導体集積回路の多電源インターフェース装置は、内部電源と外部Ｉ／Ｏ電源とを有する半導体集積回路において、内部電源が立ち上り外部Ｉ／Ｏ電源が立ち上がっていない過渡状態時に、特定の外部信号を前記半導体集積回路の内部に伝える回路の出力信号の論理レベルを確定させる、電源に接続されない回路を有するものである。
【００２４】
上記構成によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、特定の外部信号を受ける回路の論理を確定させて半導体集積回路の内部に伝えることができるため、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００２５】
本発明の請求項８に係る半導体集積回路の多電源インターフェース装置は、請求項６または７記載の半導体集積回路の多電源インターフェース装置において、前記特定の外部信号はリセット信号とするものである。
【００２６】
上記構成によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、リセット信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで、内部回路の双方向バスにおける貫通電流を防止することができ、また内部電源の電圧の方が低い場合には内部回路の状態をリセットすることができる。
【００２７】
本発明の請求項９に係る半導体集積回路の多電源インターフェース装置は、リセット信号を前記特定の外部信号とする請求項７記載の半導体集積回路の多電源インターフェース装置を複数設け、前記複数の半導体集積回路の多電源インターフェース装置により論理レベルが確定された前記複数のリセット信号を入力し内部回路へのリセット信号を出力する論理積回路を備えるものである。
【００２８】
上記構成によれば、論理レベルが確定された複数のリセット信号を入力する論理積回路により、複数のリセット信号のうち少なくとも１つでも検出されると、半導体集積回路の内部回路の状態を初期化することができるため、内部回路の双方向バスでの貫通電流を防止することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態１に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００３０】
図１において、１０は内部電源から外部Ｉ／Ｏ電源に電源を供給する多電源インターフェース装置となるトランジスタによる回路、１１は外部端子から入力バッファまでの信号線、１２は外部Ｉ／Ｏ電源で動作するバッファ回路、１３は外部Ｉ／Ｏ電源、１４は内部電源で動作するバッファ回路、１５は内部電源、１６はバッファ回路１２とバッファ回路１４を接続するインターフェース信号線、１７は内部回路への信号線、１８は内部回路、１９は内部電源から外部Ｉ／Ｏ電源に電源を供給する電源ラインである。
【００３１】
上記構成の回路において、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が１．８Ｖとする。
【００３２】
ここで、内部電源１５が先に１．８Ｖまで立ち上り、外部Ｉ／Ｏ電源１３がまだ立ち上がっていない過渡的状態においては、外部Ｉ／Ｏ電源１３で動作するバッファ回路１２は動作することができない。
【００３３】
しかし、内部電源１５から外部Ｉ／Ｏ電源１３に電源を供給する回路１０により、電源ライン１９を通して、内部電源１５の電源電圧から回路１０の閾値レベルを差し引いた電圧（約１．２Ｖ）がバッファ回路１２に供給される。
【００３４】
これにより、外部端子１１（例えばリセット信号）の信号レベルがバッファ回路１２を介してインターフェース信号線１６に伝えられ、内部回路１８の状態を初期化する（リセットを確定する）ことができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００３５】
なお、その後、外部Ｉ／Ｏ電源１３が３．０Ｖまで立ち上がったときは、回路１０はカットオフされ、内部電源１５から外部Ｉ／Ｏ電源１３への電源供給機能は働かなくなる。
【００３６】
（実施の形態２）
図２は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態２に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００３７】
図２において、２０は外部Ｉ／Ｏ電源から内部電源に電源を供給する多電源インターフェース装置となるトランジスタによる回路、２１は外部端子から入力バッファまでの信号線、２２は外部Ｉ／Ｏ電源で動作するバッファ回路、２３は外部Ｉ／Ｏ電源、２４は内部電源で動作するバッファ回路、２６はバッファ回路２２とバッファ回路２４を接続するインターフェース信号線、２７は内部回路への信号線、２８は内部回路、２９は外部Ｉ／Ｏ電源から内部電源に電源を供給する電源ラインである。
【００３８】
さらに、２ａはレベルシフタ、２ｂは出力端子の出力回路を制御する端子制御回路、２５はバッファ回路２４とレベルシフタ２ａと端子制御回路２ｂとに専用の内部電源、２ｃは端子制御回路２ｂへの入力信号線、２ｄは出力端子の出力回路、２ｅは出力端子信号線、２ｆは内部回路２８専用の内部電源、２ｇは出力回路２ｄの制御信号である。
【００３９】
上記構成の回路において、通常動作状態で内部電源に外部Ｉ／Ｏ電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が５．０Ｖとする。
【００４０】
ここで、外部Ｉ／Ｏ電源２３が先に３．０Ｖまで立ち上り、内部電源２５がまだ立ち上がっていない過渡的状態においては、内部電源２５で動作するバッファ回路２４は動作することはできず、出力回路２ｄの制御信号２ｇがハイインピーダンス状態となって出力回路を制御できず、外部デバイスとの間で衝突電流や貫通電流が発生することが懸念される。
【００４１】
しかし、外部Ｉ／Ｏ電源２３から内部電源２５に電源を供給する回路２０により、電源ライン２９を通して、外部Ｉ／Ｏ電源２３の電源電圧から回路２０の閾値レベルを差し引いた電圧（約２．４Ｖ）がレベルシフタ２ａとバッファ回路２４と端子制御回路２ｂに供給される。また、内部電源２ｆはまだ立ち上がっていないためフローティング状態であり、内部回路２８には電圧が供給されないので内部回路での貫通電流は発生しない。
【００４２】
これにより、外部端子２１（例えばリセット信号）の信号レベルがレベルシフタ２ａとバッファ回路２４を介して内部回路への信号線２７に伝えられ、端子制御回路２ｂを初期化することができ、外部デバイスとの間で衝突電流や貫通電流が発生しないように出力回路２ｄを制御することができる。
【００４３】
また、内部電源２５と内部電源２ｆを同一にしていたとしても、内部回路への信号線２７により内部回路２８の状態を初期化する（リセットを確定する）ことができるため、内部回路の双方向バスでの貫通電流を防止することができる。
【００４４】
なお、その後、内部電源２５が５．０Ｖまで立ち上がったときは、回路２０はカットオフされ、外部Ｉ／Ｏ電源２３から内部電源２５への電源供給機能は働かなくなる。
【００４５】
（実施の形態３）
図３は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態３に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００４６】
図３において、３０は外部端子の信号を内部回路に伝える多電源インターフェース装置を構成するトランジスタによる回路、３１は外部端子から入力バッファまでの信号線、３２は外部Ｉ／Ｏ電源で動作するバッファ回路、３３は外部Ｉ／Ｏ電源、３４は内部電源で動作するバッファ回路、３５は内部電源、３６はバッファ回路３２とバッファ回路３４を接続するインターフェース信号線、３７は内部回路への信号線、３８は内部回路、３９は内部回路を保護する回路である。
【００４７】
上記構成の回路において、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が１．８Ｖとする。
【００４８】
ここで、内部電源３５が先に１．８Ｖまで立ち上り、外部Ｉ／Ｏ電源３３がまだ立ち上がっていない過渡的状態においては、外部Ｉ／Ｏ電源３３で動作するバッファ回路３２は動作することはできない。
【００４９】
しかし、外部端子３１の信号（例えばリセット信号）を内部回路に伝える回路３０により、リセット信号のＬレベルを回路３０を介してバッファ回路３４に伝えることができため、内部回路３８の状態を初期化する（リセットを確定する）ことで、内部回路の双方向バスでの貫通電流を防止することができる。
【００５０】
なお、その後、外部Ｉ／Ｏ電源３３が３．０Ｖまで立ち上り、通常動作状態（リセット信号がＨレベル）に移行したときは、回路３０はカットオフされ、インターフェース信号線３６に対して影響することはなくなる。
【００５１】
（実施の形態４）
図４は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態４に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００５２】
図４において、４０は外部端子の信号のＬレベルをホールドする多電源インターフェース装置を構成するトランジスタによる回路、４１は外部端子から入力バッファまでの信号線、４２は外部Ｉ／Ｏ電源で動作するバッファ回路、４３は外部Ｉ／Ｏ電源、４４は内部電源で動作するバッファ回路、４５は内部電源、４６はバッファ回路４２とバッファ回路４４を接続するインターフェース信号線、４７は内部回路への信号線、４８は内部回路、４９はＬレベルを認識する回路である。
【００５３】
上記構成の回路において、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が１．８Ｖとする。
【００５４】
ここで、内部電源４５が先に１．８Ｖまで立ち上り、外部Ｉ／Ｏ電源４３がまだ立ち上がっていない過渡的状態においては、外部Ｉ／Ｏ電源４３で動作するバッファ回路４２は動作することはできない。そのため、インターフェース信号線４６はハイインピーダンス状態となる。
【００５５】
しかし、ここにおいて、インターフェース信号線４６のハイインピーダンス状態からＬレベルを認識する回路４９がＬレベルと認識すれば、Ｌレベルをホールドする回路４０により、インターフェース信号線４６をＬレベルに確定することができる。
【００５６】
この信号にリセット信号を用いることにより、内部回路４８の状態を初期化する（リセットを確定する）ことができ、内部回路の双方向バスでの貫通電流を防止することができる。
【００５７】
なお、その後、外部Ｉ／Ｏ電源４３が３．０Ｖまで立ち上り、通常動作状態（リセット信号がＨレベル）に移行したときは、回路４０はカットオフされ、インターフェース信号線４６に対して影響することはなくなる。
【００５８】
また、Ｌレベルを認識する回路４９の閾値レベルを高めに調整しておくことにより、インターフェース信号線４６のハイインピーダンス状態からＬレベルを認識する感度を高めることができ、過渡状態において効率的に内部回路４８の状態を初期化する（リセットを確定する）ことができる。
【００５９】
（実施の形態５）
図５は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態５に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００６０】
図５において、５１は外部端子１から入力バッファまでの信号線、５２は実施の形態４の多電源インターフェース装置を用いたインターフェース回路１、５３はインターフェース回路５２の出力信号、５４は外部端子２から入力バッファまでの信号線、５５は実施の形態４の多電源インターフェース装置を用いたインターフェース回路２、５６はインターフェース回路５５の出力信号、５７は内部回路への信号線、５８は内部回路、５９は論理積回路である。
【００６１】
実施の形態４の多電源インターフェース装置を用いたインターフェース回路を少なくとも２本以上の端子（例えば、リセット端子１とリセット端子２）に対して設け、それらのインターフェース回路の出力信号を論理積回路５９に入力することにより、外部端子のうち少なくとも１端子でもＬレベルであれば、これが検出されて信号線５７がＬレベルになり、内部回路５８の状態を初期化する（リセットを確定する）ことができるため、内部回路の双方向バスでの貫通電流を防止することができる。
【００６２】
また、この複数の端子（リセット端子）は、半導体装置のレイアウトにおいて、それぞれの端子を異なる場所に配置することで、より効率的に５８の内部回路の状態を初期化する（リセットを確定する）ことができる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給することにより、まだ立ち上がっていない電源電圧が高い電源側のインターフェース回路の信号レベルを確定させることができ、インターフェース回路における貫通電流を防止することができる。
【００６４】
さらに本発明によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、リセット信号等の特定の外部信号を半導体集積回路の内部に伝えることができるため、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図２】本発明の実施の形態２に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図３】本発明の実施の形態３に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図４】本発明の実施の形態４に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図５】本発明の実施の形態５に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図６】複数電源を有する半導体集積回路における従来のインターフェース構成を示す回路図。
【符号の説明】
１０  内部電源から外部Ｉ／Ｏ電源に電源を供給する回路
１１、２１、３１、４１、１０１  外部端子から入力バッファまでの信号線
１２、２２、３２、４２、１０２  外部Ｉ／Ｏ電源で動作するバッファ回路
１３、２３、３３、４３、１０３  外部Ｉ／Ｏ電源
１４、２４、３４、４４、１０４  内部電源で動作するバッファ回路
１５、３５、４５、１０５  内部電源
１６、２６、３６、４６、１０６  インターフェース信号線
１７、２７、３７、４７、１０７  内部回路への信号線
１８、２８、３８、４８、１０８  内部回路
１９、２９  電源ライン
２０  外部Ｉ／Ｏ電源から内部電源に電源を供給する回路
２５  バッファ回路とレベルシフタと端子制御回路とに専用の内部電源
２ａ  レベルシフタ
２ｂ  出力端子の出力回路を制御する端子制御回路
２ｃ  端子制御回路への入力信号線
２ｄ  出力端子の出力回路
２ｅ  出力端子信号線
２ｆ  内部回路専用の内部電源
２ｇ  出力回路の制御信号
３０  外部端子の信号を内部回路に伝える回路
３９  内部回路を保護する回路
４０  外部端子の信号のＬレベルをホールドする回路
４９  Ｌレベルを認識する回路
５１  外部端子１から入力バッファまでの信号線
５２  実施の形態４を用いた多電源インターフェース回路１
５３  多電源インターフェース回路１の出力信号
５４  外部端子２から入力バッファまでの信号線
５５  実施の形態４を用いた多電源インターフェース回路２
５６  多電源インターフェース回路２の出力信号
５７  内部回路への信号線
５８  内部回路
５９  論理積回路
【図１】
2004165993.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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