(57)【要約】【課題】多項の論理条件式を並列的に計算処理することによって、計算速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減を図ること。【解決手段】Ｎ層基本条件判断器をプロセッサ１１の補助ハードウェア１６として設け、この補助ハードウェア１６上で多項の論理条件式が並列的に計算処理されることで、計算速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が図れるようにした。【選択図】  図１
2004252899.tif 000002
【特許請求の範囲】
【請求項１】
プログラム方式のプロセッサを含む情報処理装置であって、
項数が最大、２Ｎ−１  （Ｎ：１以上の任意整数）からなる論理条件式を並列的に計算処理するためのＮ層基本条件判断器が、プロセッサの補助ハードウェアとして設けられてなる情報処理装置。
【請求項２】
請求項１記載の情報処理装置において、
上記Ｎ層基本条件判断器は、項対応の１層基本条件判断器を含む状態として構成されてなる情報処理装置。
【請求項３】
請求項２記載の情報処理装置において、
上記１層基本条件判断器各々は、
マスクデータと入力データとを論理積する論理積回路と、
上記マスクデータと候補データとを論理積する論理積回路と、
上記論理積回路各々からの論理積結果を用い、それぞれ予め定められた演算処理を行い、演算処理結果を１ビットとして出力する複数のアキュムレータと、
該アキュムレータ各々からの１ビット演算処理結果のうち、何れか１つの１ビット演算処理結果を選択的に出力する選択回路と
から構成されてなる情報処理装置。
【請求項４】
プログラム方式のプロセッサを含み、且つ項数が最大、２Ｎ−１  （Ｎ：１以上の任意整数）からなる論理条件式を並列的に計算するためのＮ層基本条件判断器が、上記プロセッサの補助ハードウェアとして設けられてなる情報処理装置であって、
項対応に設けられる１層基本条件判断器が、マスクデータと入力データとを論理積する論理積回路と、上記マスクデータと候補データとを論理積する論理積回路と、上記論理積回路各々からの論理積結果を用い、それぞれ予め定められた演算処理を行い、演算処理結果を１ビットとして出力する複数のアキュムレータと、該アキュムレータ各々からの１ビット演算処理結果のうち、何れか１つの１ビット演算処理結果を選択的に出力する選択回路とから構成されていることを前提として、
Ｎ＝１である場合、１個の１層基本条件判断器としてＮ層基本条件判断器が構成され、
Ｎ≧２以上である場合、２個の（Ｎ−１）層基本条件判断器と、該（Ｎ−１）層基本条件判断器各々からの１ビット演算処理結果を論理積する論理積回路と、上記（Ｎ−１）層基本条件判断器各々からの１ビット演算処理結果を論理和する論理和回路と、上記論理積回路からの論理積結果、上記論理和回路からの論理和結果のうち、何れか１つを選択的に出力する選択回路とからＮ層基本条件判断器が構成され
てなる情報処理装置。
【請求項５】
請求項４記載の情報処理装置において、
上記Ｎ層基本条件判断器の周辺には、
１層基本条件判断器各々に対し、入力データを設定する入力データ設定手段と、
上記１層基本条件判断器各々に対し、マスクデータおよび候補データをインデックス更新の度に、更新設定するマスク・候補データ設定手段と、
上記Ｎ層基本条件判断器内に含まれる、１以上の選択回路各々に対し、１ビット演算処理結果を選択するための選択信号を１以上、設定する選択信号設定手段と
が設けられてなる情報処理装置。
【請求項６】
プログラム方式のプロセッサを含み、且つ項数が最大、２Ｎ−１  （Ｎ：１以上の任意整数）からなる論理条件式を並列的に計算するためのＮ層基本条件判断器が、上記プロセッサの補助ハードウェアとして設けられてなる情報処理装置であって、
項対応に設けられる１層基本条件判断器が、マスクデータと入力データとを論理積する論理積回路と、上記マスクデータと候補データとを論理積する論理積回路と、上記論理積回路各々からの論理積結果を用い、それぞれ予め定められた演算処理を行い、演算処理結果を１ビットとして出力する複数のアキュムレータと、該アキュムレータ各々からの１ビット演算処理結果のうち、何れか１つの１ビット演算処理結果を選択的に出力する選択回路とから構成されていることを前提として、
Ｎ層基本条件判断器は、
Ｎ＝１である場合、１個の１層基本条件判断器として構成され、
Ｎ≧２以上である場合、２個の（Ｎ−１）層基本条件判断器と、該（Ｎ−１）層基本条件判断器各々からの１ビット演算処理結果を論理積する論理積回路と、上記（Ｎ−１）層基本条件判断器各々からの１ビット演算処理結果を論理和する論理和回路と、上記論理積回路からの論理積結果、上記論理和回路からの論理和結果のうち、何れか１つを選択的に出力する選択回路とから構成された上、
プロセッサ・バスに収容接続された状態で、該プロセッサからアクセス可能とされてなる情報処理装置。
【請求項７】
請求項７記載の情報処理装置において、
上記Ｎ層基本条件判断器の周辺には、
１層基本条件判断器各々に対し、入力データを設定する入力データ設定手段と、
上記１層基本条件判断器各々に対し、マスクデータおよび候補データをインデックス更新の度に、更新設定するマスク・候補データ設定手段と、
上記Ｎ層基本条件判断器内に含まれる、１以上の選択回路各々に対し、１ビット演算処理結果を選択するための選択信号を１以上、設定する選択信号設定手段と
が設けられてなる情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プログラム方式のプロセッサを含む情報処理装置に係わり、特に論理条件式を並列的に計算処理するためのＮ層基本条件判断器が、そのプロセッサの補助ハードウェアとして設けられてなる情報処理装置に関する。
【０００２】
【従来の技術】
プログラム方式のプロセッサでは、論理条件式が多項になると、その計算のためのコスト（実行スピードやｉｎｓｔｒｕｃｔｉｏｎ  メモリサイズ）は大変重くなる。これは、プログラム方式のプロセッサが、基本的には直列的にしか論理条件式を判断し得ないからである。更に、論理条件式が真の状態となるものを複数の候補から選び出すとなると、一層、その計算コストが大きくなり、実用的でなくなる場合が殆どである。
【０００３】
より具体的に説明すれば、プログラム方式のプロセッサで複数ある候補から多項条件式を用いて一致するものを見つけ出すには、以下のようなプログラム（Ｃ言語で記述）で行う場合が多い（但し、この例では、説明の簡単化上、２項の条件式を想定）。
【０００４】
2004252899.tif 000003
【０００５】
但し、
2004252899.tif 000004
である。
【０００６】
即ち、上記プログラムでは、候補データが順次、更新されている状態で、入力データｄａｔａ＿０  における非マスク部分とは一致し、且つ入力データｄａｔａ＿１  における非マスク部分とは不一致である候補が検索されるようになっており、入力データと候補が条件式により一致した場合、変数ｉ  に候補の番号が代入されていることになる。
ところで、そのプログラムのループ部分で、最低、どの程度のｉｎｓｔｒｕｃｔｉｏｎ  数が必要になるかを、ＲＩＳＣ（ｒｅｄｕｃｅｄ  ｉｎｓｔｒｕｃｔｉｏｎ  ｓｅｔ  ｃｏｍｐｕｔｅｒ：縮小命令セットコンピュータ）上で考えてみれば、以下のようである。
【０００７】
１：  ｉ  ＜  ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  の条件判断
２：  計算結果によりループを抜け出すための条件分岐
３：  ｍａｓｋ＿０［ｉ］のレジスタへのロード
４：  ｄａｔａ＿０［ｉ］のレジスタへのロード
５：  ｄａｔａ＿０  ＆  ｍａｓｋ＿０［ｉ］の計算、レジスタへの代入
６：  ｃａｎｄｉｄａｔｅ  ＿０［ｉ］  ＆  ｍａｓｋ  ＿０［ｉ］の計算、レジスタへ代入
７：  ５：の結果と６：の結果の一致比較
８：  ７：の計算結果によりｌｏｏｐ  ｅｎｄ（１６：）  への条件ジャンプ
９：  ｍａｓｋ＿１［ｉ］のレジスタへのロード
１０：    ｄａｔａ＿１［ｉ］のレジスタへのロード
１１：    ｄａｔａ＿１  ＆  ｍａｓｋ＿１［ｉ］の計算、レジスタへの代入
１２：    ｃａｎｄｉｄａｔｅ  ＿１［ｉ］  ＆  ｍａｓｋ  ＿１［ｉ］の計算、レジスタへ代入
１３：    １１：  の結果と１２：  の結果の不一致比較
１４：    ７：の計算結果によりｒｅｓｕｌｔ  ＝  ｉを実施
１５：    ｉ＋＋；
１６：    １：に戻る
【０００８】
以上のように、ループを一周するのに、１６ｉｎｓｔｒｕｃｔｉｏｎ  が必要になる。したがって、候補が検索される上で、条件との一致の有無が判断されるのに、最大、１６×ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  ｉｎｓｔｒｕｃｔｉｏｎ数分の時間が必要になる。
【０００９】
因みに、特許文献１には、処理要素のＳＩＭＤ（単一命令複数データ）アレイを備え、その処理要素が複数の処理ブロックに差動可能に分割され、その処理ブロックがデータ項目のそれぞれのグループを処理するように作動可能とされた並列データ処理装置が記載されている。
【００１０】
【特許文献１】
特表２００２―５４１５８６号公報
【００１１】
【発明が解決しようとする課題】
以上のように、プログラム方式のプロセッサで複数ある候補から多項条件式を用いて一致するものを見つけ出すにしても、基本となる条件式の項数（上記例では、２項）が増えると、１  回のループｉｎｓｔｒｕｃｔｉｏｎ  が１６よりも更に増え、もはや、プログラム上での実施は、実行速度上、非現実的になることは否めない（仮に、項数が１６であるとすれば、１００×ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  ｉｎｓｔｒｕｃｔｉｏｎ  が必要になる）  。
【００１２】
本発明の目的は、プログラム方式のプロセッサに論理条件式の真偽を計算させるのではなく、そのプロセッサの補助として、特別に用意されたハードウェア上で多項の論理条件式を並列的に計算処理させることで、計算速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が可能とされた情報処理装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の情報処理装置は、項数が最大、２Ｎ−１  （Ｎ：１以上の任意整数）からなる論理条件式を並列的に計算するためのＮ層基本条件判断器が、プロセッサの補助ハードウェアとして設けられるようにしたものである。
【００１４】
そのプロセッサの補助として、特別に用意されたハードウェア、即ち、Ｎ層基本条件判断器上で多項の論理条件式が並列的に計算処理される場合には、計算処理速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が同時に可能とされているものである。
【００１５】
【発明の実施の形態】
以下、本発明の一実施の形態について、図１から図６により説明する。
先ず本発明の情報処理装置上でのＮ層基本条件判断器の位置付けについて説明する。そのＮ層基本条件判断器は、プロセッサの補助ハードウェアとして、一般に、そのプロセッサの内部、または外部に設けられるが、最も容易に考えられるその位置付けを図１に示す。
【００１６】
図示のように、本例では、プロセッサ１１外部に設けられる場合が想定されており、プロセッサ１１に対しては、そのプロセッサ・バス１２を介し各種の入出力（Ｉ／Ｏ）装置１３，１４や記憶装置１５等が収容されているが、これらと同様にして、Ｎ層基本条件判断器が補助ハードウェア１６として収容されるようになっている。多項の論理条件式を並列的に計算処理する必要がある場合には、例えば、プロセッサ１１から補助ハードウェア１６をアクセスすることで、計算処理に必要な各種データ等が補助ハードウェア１６内に設定された上で、その補助ハードウェア１６が起動されるようにし、その補助ハードウェア１６での最終計算処理結果等はまた、プロセッサ・バス１２を介してプロセッサ１１に取り込まれるようになっている。
【００１７】
さて、項数が最大、２Ｎ−１  からなる論理条件式を並列的に計算処理するためのＮ層基本条件判断器には、項対応の１層基本条件判断器が含まれているが、図２にその１層基本条件判断器の一例での構成を示す。その構成と動作について説明すれば、以下のようである。
【００１８】
即ち、図示のように、同一ビット数構成の入力データ、マスクデータおよび候補データが１層基本条件判断器２１内に入力された上、入力データとマスクデータはＡＮＤ（論理積）回路２１１で、また、マスクデータと候補データはＡＮＤ回路２１２で、それぞれ対応ビット間で論理積されるようになっている。これら対応ビット間での論理積により、入力データ、候補データ各々における構成ビットのうち、計算処理上、不要なビット部分、あるいは無視されるべきビット部分がマスクデータにより強制的に“０”状態におかれるようになっている。次に、ＡＮＤ回路２１１，２１２各々からの論理積結果２１３，２１４は複数のアキュムレータ２１５〜２２０に入力された上、それぞれで所定の演算処理が行われているが、その演算処理の結果は１ビット演算処理結果２２１〜２２６として出力されるようになっている。
【００１９】
因みに、アキュムレータ２１３〜２１８それぞれでの演算処理について説明すれば、以下のようである。
アキュムレータ２１５：論理積結果２１３，２１４の対応ビット間排他的論理和結果が全て“０”、または論理積結果２１３，２１４間での減算結果がゼロであって、論理積結果２１３，２１４が等しい場合に、１ビット演算処理結果２２１として“１”を出力。
アキュムレータ２１６：論理積結果２１３，２１４の対応ビット間排他的論理和結果が全てが“０”ではない場合、または論理積結果２１３，２１４間での減算結果がゼロではない場合、即ち、論理積結果２１３，２１４が等しくない場合に、１ビット演算処理結果２２２として“１”を出力。
アキュムレータ２１７：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも大きい場合に、１ビット演算処理結果２２３として“１”を出力。
【００２０】
アキュムレータ２１８：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも小さい場合に、１ビット演算処理結果２２４として“１”を出力。
アキュムレータ２１９：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも大きいか、または論理積結果２１４と等しい場合に、１ビット演算処理結果２２５として“１”を出力。
アキュムレータ２２０：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも小さいか、または論理積結果２１４と等しい場合に、１ビット演算処理結果２２６として“１”を出力。
【００２１】
以上のように、アキュムレータ２１５〜２２０それぞれからは１ビット演算処理結果２２１〜２２６が出力された上、セレクタ２２７に入力されているが、これら１ビット演算処理結果２２１〜２２６のうち、何れがセレクタ（選択回路）２２７から基本条件判断器出力（１層結果）２２８として選択出力されるかは、外部からの演算処理結果選択信号２２９によるものとなっている。
【００２２】
図３はまた、以上の１層基本条件判断器２１を２層にしたもの、即ち、２層基本条件判断器の一例での構成を示したものである。その構成と動作について説明すれば、２層基本条件判断器３１内における１層基本条件判断器２１−１，２１−２それぞれには、外部からそれぞれに対応する入力／マスク／候補データが入力されている他、外部からの演算処理結果選択信号２２９−１，２２９−２が入力されており、図２に示すものと同様にして、１層基本条件判断器出力（１層結果−１，１層結果−２）２２８−１，２２８−２が外部に出力されている。一方、それら１層基本条件判断器出力２２８−１，２２８−２はまた、ＡＮＤ回路３１１、ОＲ（論理和）回路３１２にそれぞれ入力された上、論理積、論理和されることで、論理積結果３１３、論理和結果３１４が得られている。これら論理積結果３１３、論理和結果３１４のうち、何れがセレクタ３１５から２層基本条件判断器出力（２層結果）３１６として選択出力されるかは、外部からの演算処理結果選択信号３１７によっている。
【００２３】
更に、以上の２層基本条件判断器３１を２層にしたもの、即ち、３層基本条件判断器の一例での構成を図４に示す。その構成と動作について説明すれば、３層基本条件判断器４１内における２層基本条件判断器３１−１，３１−２それぞれには、外部からそれぞれに対応する入力／マスク／候補データが入力されている他、外部から３つの演算処理結果選択信号（図示省略）が入力されており、図３に示すものと同様にして、１層結果を含む２層基本条件判断器出力（２層結果−１，２層結果−２）３１６−１１，３１６−２１が外部に出力されている。一方、２層基本条件判断器出力３１６−１，３１６−２自体は、ＡＮＤ回路４１１、ОＲ回路４１２にそれぞれ入力された上、論理積、論理和されることで、論理積結果４１３、論理和結果４１４が得られている。これら論理積結果４１３、論理和結果４１４のうち、何れがセレクタ４１５から３層基本条件判断器出力（３層結果）４１６として選択出力されるかは、外部からの演算処理結果選択信号４１７によっている。
【００２４】
したがって、以上の２層基本条件判断器３１や３層基本条件判断器４１から、Ｎの値が２以上とされるＮ層基本条件判断器の一般的な構成が容易に推定されるが、そのＮ層基本条件判断器の構成を図５に示す。その構成と動作について説明すれば、Ｎ層基本条件判断器５１内における（Ｎ−１）層基本条件判断器５１１，５１２それぞれには、外部からそれぞれに対応する入力／マスク／候補データが入力されている他、外部から複数の演算処理結果選択信号（図示省略）が入力されており、１層〜（Ｎ−２）層の結果を含む（Ｎ−１）層基本条件判断器出力（（Ｎ−１）層結果−１，（Ｎ−１）層結果−２）５１５，５１６が外部に出力されている。一方、（Ｎ−１）層基本条件判断器出力５１３，５１４自体は、ＡＮＤ回路５１７、ОＲ回路５１８にそれぞれ入力された上、論理積、論理和されることで、論理積結果５１９、論理和結果５２０が得られている。これら論理積結果５１９、論理和結果５２０のうち、何れがセレクタ５２１からＮ層基本条件判断器出力（Ｎ層結果）５２２として選択出力されるかは、外部からの演算処理結果選択信号５２３に依存している。
【００２５】
以上の図５においては、（Ｎ−１）層基本条件判断器からＮ層基本条件判断器が如何に構成されるか、その一例が示されており、２つの（Ｎ−１）層基本条件判断器出力が取り纏められた上、Ｎ層基本条件判断器出力（Ｎ層結果）が作成されるようになっている。その際、Ｎ層基本条件判断器出力のみならず、１層〜（Ｎ−１）層の結果も併せて出力される場合は、条件式の一部の結果を得ることも可能となっている。
【００２６】
ここで、Ｎ層の論理条件式と（Ｎ＋１）層の論理条件式との関係について説明すれば、以下のようである。
即ち、Ｎ層の論理条件式をｆ０（ｎ）  ，ｆ１（ｎ）  （但し、ｆ０とｆ１は、演算種類や入力／マスク／候補データは一般に異なる）とすると、（Ｎ＋１）層の論理条件式は、ｆ（Ｎ＋１）＝ｆ０  （ｎ）＆＆ｆ１  （ｎ）、またはｆ０  （ｎ）｜｜ｆ１  （ｎ）となる。因みに、式中での＆＆は論理積演算であることを、また、｜｜は論理和演算であることを示す。
但し、Ｎ＝１の場合は、図２に示す１  層基本条件判断器２１でのみ演算処理が行われるが、結果的に、如何なる演算処理が行われるかは、外部からの演算処理結果選択信号２２９により指定されることになる。
【００２７】
以上、Ｎ層基本条件判断器の本体そのものについて説明したが、実際には、その周辺に各種設定回路等が設けられることで、初めてその機能が発揮されるようになっている。それら各種設定回路等を含むＮ層基本条件判断器の概要構成を図６に示す。図示のように、記憶回路６１には、候補データとそれに対するマスクデータが複数、インデックスをアドレスとして予め記憶されているが、何れのインデックスの候補データとそれに対するマスクデータが記憶回路６１から読み出された上、Ｎ層基本条件判断器５１に設定されるかは、記憶回路６１への読出しインデックスアドレスによっている。インクリメンタ（＋１加算器）６２とレジスタ６３は、所謂、カウンタを構成しているが、そのカウンタでのカウント値が０から順次、インクリメントされることで、そのカウント値が読出しインデックスアドレスとして更新されつつ、記憶回路６１に与えられることで、インデックス順に、候補データとそれに対するマスクデータがＮ層基本条件判断器５１に設定されるようになっている。
【００２８】
一方、レジスタ６４には、入力データが２Ｎ−１  個分、予め記憶されることで、Ｎ層基本条件判断器５１に対し入力データが所定に設定されており、また、レジスタ６５には、Ｎの値によって定まる所定数の演算処理結果選択信号が予め記憶されることで、Ｎ層基本条件判断器５１に対し、演算処理結果選択信号が所定に設定されるようになっている。結局、Ｎ層基本条件判断器５１に対し、以上の各種設定が行われることで、Ｎ層基本条件判断器５１からは、目的とするＮ層結果を始めとして、１層結果から（Ｎ−１）層結果が併せて得られた上、層結果保持器６６〜６９に対するＷｒｉｔｅ  Ｅｎａｂｌｅ信号となる。そして層結果保持器６６〜６９は、そのＷｒｉｔｅ  Ｅｎａｂｌｅ信号に従いレジスタ６３の値を保持する。このようにして保持された各種層結果は、プロセッサに取込みされることで、計算処理速度の向上が図られているものである。
【００２９】
ここで、本発明による効果の程を考察する。条件式として、従来の技術で述べたものに例に採れば、この例では、Ｎ＝２となり、図３に示す２層基本条件判断器が適用されることになる。ここで、ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  を１２８とすれば、本発明によらない場合、実行に必要とされるｉｎｓｔｒｕｃｔｉｏｎ  数は２０４８（＝１６×ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  （＝１２８））となる。
【００３０】
しかしながら、それを本発明により行う場合、１  層基本条件判断器２１−１では、演算処理結果として”＝＝”のものが選択され、また、１  層基本条件判断器２１−２では、演算処理結果として”！＝”のものが選択され、更に、セレクタ３１５では、論理積（ＡＮＤ）結果が選択されることになる。ここで、ＣＰＵのｃｌｏｃｋ  と同じｃｌｏｃｋ  で２層基本条件判断器が動作するとすれば、結果を得るまでに必要とされるｃｌｏｃｋ  数は、１２８（＝ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  ）となる。一般に、ｉｎｓｔｒｕｃｔｉｏｎ  数とｃｌｏｃｋ  数とは、実際に、１対１として対応することは少なく、ｃｌｏｃｋ  数が多くなる場合が殆どである。このことを考慮しても、本発明による場合、結果を得るまでに要されるサイクル数は大幅に減少していることが判る。
【００３１】
また、本発明による場合、プロセッサの命令としては、以下のような内容となる。
１：ｉｎｄｅｘ  のｃｏｕｎｔｅｒ  の値を得る
２：ｃｏｕｎｔｅｒ  ＜  ｃａｎｄｉｄａｔｅ  ＿ｍａｘ  なら１  に戻る条件分岐命令
３：結果をレジスタに読み出す
このように、３命令になり、命令を保持するメモリサイズが削減されることになる。
【００３２】
最後に、本発明の応用例として、例えば、以下のようなプログラムを考える。
【００３３】
2004252899.tif 000005
2004252899.tif 000006
【００３４】
この場合、２層基本条件判断器を使用するが、１  層結果―１  はｒｅｓｕｌｔ＿０  に、また、１  層結果―２  はｒｅｓｕｌｔ＿１  に、更に、２  層結果はｒｅｓｕｌｔ＿ｔｏｔａｌ  に対応する。たとえ、このように、プログラム上は複雑なものであっても、必要とされるサイクル数はｃａｎｄｉｄａｔｅ  ＿ｍａｘ．となり、完全プログラムで実行するよりも、サイクル数を少なくして実行し得ることになる。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００３６】
【発明の効果】
プログラム方式のプロセッサの補助として、特別に用意されたハードウェア上で多項の論理条件式が並列的に計算処理されることによって、計算速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が可能とされた情報処理装置が提供される。
【図面の簡単な説明】
【図１】本発明の一例での情報処理装置の構成を示す図である。
【図２】１層基本条件判断器の一例での構成を示す図である。
【図３】２層基本条件判断器の一例での構成を示す図である。
【図４】３層基本条件判断器の一例での構成を示す図である。
【図５】Ｎ層基本条件判断器の一例での構成を示す図である。
【図６】各種設定回路等を含むＮ層基本条件判断器の概要構成を示す図である。
【符号の説明】
１１…プロセッサ、１６…補助ハードウェア、２１１，２１２，３１１，４１１，５１７…ＡＮＤ（論理積）回路、２１５〜２２０…アキュムレータ、２２７，３１５，４１５，５２１…セレクタ（選択回路）、３１２，４１２，５１８…ОＲ（論理和）回路、５１…Ｎ層基本条件判断器、６１…記憶回路、６２…インクリメンタ（＋１加算回路）、６３〜６５…レジスタ
【図１】
2004252899.tif 000007
【図２】
2004252899.tif 000008
【図３】
2004252899.tif 000009
【図４】
2004252899.tif 000010
【図５】
2004252899.tif 000011
【図６】
2004252899.tif 000012