(57)【要約】【課題】複数のホストＰＣに対応するホストＩ／Ｆ制御手段のうち一つが選択され受信データを処理部に供給している間、他のホストＰＣが並行してデータを送信してきた場合、ホストＩ／Ｆ制御手段用に容量の小さい受信バッファを使用しても、ホストＰＣがタイムアウトエラーを起こさないよう間欠受信可能なＤＭＡコントロール回路を提供することを目的としている。【解決手段】ホストＩ／Ｆ制御手段７とＤＭＡ制御手段５の間でやり取りされるＤＭＡ制御信号７ａ、５ａを信号マスク手段１でマスクする。さらにマスク手段１の機能をタイマ手段２で解除するため、システム制御手段６でタイマ手段２の起動、タイマ設定値の保持手段３への設定を可能にし、設定値とタイマ値を比較手段４で比較し、一致信号４ａでマスク手段１の機能を解除し間欠的にＤＭＡでのデータ転送を可能にした。【選択図】  図１
2004252533.tif 000002
【特許請求の範囲】
【請求項１】
ホストコンピュータと接続され、前記ホストコンピュータからデータを送受信するホストインタフェース制御手段と、前記ホストインタフェース制御手段からＤＭＡ要求を受け取り、ＤＭＡを起動するＤＭＡ制御手段を有する機器において、機器を制御するシステム制御手段と、これにより起動制御されるタイマ手段と、前記システム制御手段から設定されるタイマの設定値を保持するタイマ設定値保持手段と、前記タイマ手段とタイマ設定値保持手段の出力とを比較する比較手段と、前記システム制御手段から起動可能で、前記比較手段により機能解除可能な、信号マスク手段で構成されたＤＭＡコントロール回路であって、前記信号マスク手段で前記ＤＭＡ制御手段の起動をマスクすることを特徴とするＤＭＡコントロール回路。
【請求項２】
複数のホストインタフェース制御手段を持つ機器において、各ホストインタフェース制御手段と、それに対応するそれぞれのＤＭＡ制御手段に前記信号マスク手段を接続し、前記ＤＭＡ制御手段を、それぞれ独立に起動可能なように複数の起動信号を有するシステム制御手段と接続し、タイマ手段と、タイマ設定値保持手段と、比較手段を共用化したことを特徴とする請求項１記載のＤＭＡコントロール回路。
【請求項３】
前記ＤＭＡ制御手段と接続されているデータ格納手段のデータ格納可能容量を検出できるデータ格納可能容量検出手段を、機器を制御するシステム制御手段に接続し、データ格納可能容量の状態に応じてホストコンピュータからのデータ受信の頻度を制御可能なこを特徴とする請求項１記載のＤＭＡコントロール回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホストコンピュータとデータの送受信を行う機器のホストインタフェース制御部のＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントロール回路に関するものである。
【０００２】
【従来の技術】
複数のホストインタフェース制御手段を持つ機器として、プリンタを例にした従来の技術が、特開平１０−８３２６４号公報に示してある。本従来の技術は、複数のホストコンピュータからのデータ送信時において、順不同のデータを同時受信した場合でも、印刷順位を管理することで特定のホストコンピュータに対して印刷処理の遅延を防止できることを特長としている。
【０００３】
図６は、従来の技術を使用したプリンタ装置の構成を示すブロック図である。この発明によるプリンタは、インタフェース識別用のＩＤ（識別）番号がセットされるインタフェース切替管理テーブル（図示せず）、ホストコンピュータである複数の上位装置６２〜６４に対応する数だけ設けられ、各上位装置６２〜６４との間で送受信したデータを処理すると共に、各上位装置６２〜６４からデータを受信すると自インタフェース識別用のＩＤ番号を出力して前記インタフェース切替管理テーブルにセットする第１インタフェース処理部６６、第２インタフェース処理部６７、および第３インタフェース処理部６８、前記インタフェース切替管理テーブルを周期的に監視して前記複数の上位装置６２〜６４からのデータ受信順に従って前記ＩＤ番号を認識することにより、前記複数の上位装置６２〜６４に対して印刷処理順位を決定するホストインタフェース管理部６５等から構成されている。
【０００４】
このように構成された複数のホストインタフェースを持つプリンタの動作を以下に説明する。
【０００５】
複数の上位装置６２〜６４からデータを受信すると、それに対応して受信した信号を処理する複数の第１から第３インタフェース処理部６６〜６８は、インタフェース切替管理テーブルに受信した自インタフェース識別用のＩＤ番号をセットする。
【０００６】
ホストインタフェース管理部６５は、周期的にインタフェース切替管理テーブルをチェックし、データを受信したホストインタフェース制御手段のＩＤ番号を認識する。
【０００７】
最初にインタフェース切替管理テーブルにＩＤ番号をセットしたホストインタフェース制御手段をカレント（現）インタフェースとして決定し、そこからの受信データの印刷処理を実行する。
【０００８】
最初の上位装置の印刷終了後、ホストインタフェース管理部６５は次にデータを受信しているホストインタフェース制御手段の存在を、インタフェース切替管理テーブルによって調べ、インタフェース切替管理テーブルに新たなＩＤ番号がセットされておれば、そのホストインタフェース制御手段をカレントインタフェースとして決定し、印刷を行う。これにより、順不同であっても受信した第１〜第３インタフェース処理部６６〜６８に対応して順に印刷を行う。
【０００９】
【特許文献１】
特開平１０−８３２６４号公報
【００１０】
【発明が解決しようとする課題】
上記従来の技術では、複数の上位装置６２〜６４に対応する第１〜第３インタフェース処理部６６〜６８はそれぞれ受信バッファ６９，７０，７１を備えており、各自対応する上位装置から送られてきたデータを書き込んで溜めるようになっている。
【００１１】
この受信バッファの容量は、大きければそれだけ多くの印刷データを保持でき、現在の印刷処理に時間がかかっても、その間他の上位装置から送られてくるデータを蓄積することが可能である。ただし、一般にこの受信バッファはＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリで構成されるため容量を大きくすると、製品のコストが上がるという問題がある。
【００１２】
逆に受信バッファの容量を小さくすると、現在の印刷処理が終了する前に、他の上位装置から送られてくる印刷データで受信バッファはフル状態になり、上位装置からのデータを受けられなくなるという問題が発生する。さらに、この受信不可能な状態が、上位装置６２〜６４が決めている一定の時間続くと「プリンタポートへの書き込みエラー」等のタイムアウトエラーメッセージをユーザに表示してしまうという問題があった。
【００１３】
そこで、本発明は、複数のホストコンピュータに対応するホストインタフェース制御手段のうち一つが選択され受信データを処理部に供給している間、他のホストコンピュータが並行してデータを送信してきた場合、ホストインタフェース制御手段用に容量の小さい受信バッファを使用しても、ホストコンピュータがタイムアウトエラーを起こさないよう間欠受信可能なＤＭＡコントロール回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】
この課題を解決するために、本発明のＤＭＡコントロール回路は、ホストコンピュータと接続され、該ホストコンピュータからデータを送受信するホストインタフェース制御手段と、該ホストインタフェース制御手段からＤＭＡ要求を受け取り、ＤＭＡを起動するＤＭＡ制御手段を有する機器において、機器を制御するシステム制御手段と、これにより起動制御されるタイマ手段と、前記システム制御手段から設定されるタイマの設定値を保持するタイマ設定値保持手段と、前記タイマ手段とタイマ設定値保持手段の出力を比較する比較手段と、前記システム制御手段から起動可能で、前記比較手段により機能解除可能な信号マスク手段でＤＭＡコントロール回路を構成し、前記信号マスク手段で前記ＤＭＡ制御手段の起動をマスクするものである。
【００１５】
この構成により、複数のホストコンピュータに対応するインタフェース制御手段のうち一つが選択され受信データを処理部に供給している間、待たされる各ホストインタフェース制御手段に対してシステム制御手段はまず、タイマの設定値をタイマ設定値保持手段に保持する。さらにシステム制御手段は信号マスク手段を有効にし、タイマ手段を起動する。この時点で前記データ送信中のホストコンピュータとは別のホストコンピュータから、待たされているインタフェース制御手段にデータが送信されると、ホストインタフェース制御手段はＤＭＡ要求を発行する。しかし、信号マスク手段が有効なため、このＤＭＡ要求はＤＭＡ制御手段に伝えられない。その結果ＤＭＡは起動されずデータの受信は行われない。その後、タイマ手段は時間をカウントし、比較手段はタイマ設定値保持手段の値とタイマ手段の値とを比較し続ける。ここで、タイマ設定値保持手段の値とタイマ手段の値が一致すると、比較手段はその一致信号により信号マスク手段の機能を解除する。すなわち、ホストインタフェース制御手段のＤＭＡ要求がＤＭＡ制御手段に伝えられ、ＤＭＡ制御手段はＤＭＡにより受信データをメモリ等で構成された受信バッファに転送し書込む。受信データが受信バッファに転送されたら、タイマ手段は比較手段の一致信号によりクリアされる。このことにより比較手段は一致信号を無効にするため、信号マスク手段は有効になる。すなわち、ホストインタフェース制御手段からのＤＭＡ要求は再びマスクされ、データ受信は行われなくなる。このようにして間欠的にＤＭＡでのデータ受信を可能にした。
【００１６】
また、タイマ設定値を、ホストコンピュータが決めているタイムアウトエラー時間より小さく設定すれば、ホストコンピュータがタイムアウトエラーを起こす前にデータ受信が行われるため、ホストコンピュータはタイムアウトエラーを起こさない。Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステム（以下、「ＯＳ」という。）では、プリンタインタフェースなどのタイムアウト設定時間を初期状態で４５秒程度に設定されているが、前記タイマ設定値を例えば３０秒に設定すれば、１回のＤＭＡで１バイトのデータを転送する場合、１０バイトの受信バッファで５分間（すなわち、３０秒／１バイト×１０バイト＝３００秒＝５分）ホストコンピュータをタイムアウトさせずに、間欠的にデータ受信を行うことができる。
【００１７】
したがって、処理部へのデータ転送が待たされるホストインタフェース制御手段に容量の小さい受信バッファを使用しても、タイムアウトエラーを起こさないよう間欠的にデータ転送可能なＤＭＡコントロール回路を得ることができる。
【００１８】
また、上記課題を解決するために、本発明のダイレクトメモリアクセスコントロール回路は、複数のホストインタフェース制御手段を持つ機器において、各ホストインタフェース制御手段と、それに対応するそれぞれのＤＭＡ制御手段に前記信号マスク手段を接続し、前記ＤＭＡ制御手段を、それぞれ独立に起動可能なように複数の起動信号を有するシステム制御手段と接続し、タイマ手段と、タイマ設定値保持手段と、比較手段を共用化したものである。
【００１９】
これにより、タイマ手段と、タイマ設定値保持手段と、比較手段を共用化できるようにし、コストの増加を抑えた前記第１項と同様の効果を有するＤＭＡコントロール回路を得ることができる。
【００２０】
さらに、上記課題を解決するため本発明のダイレクトメモリアクセスコントロール回路は、前記ＤＭＡ制御手段と接続されているデータ格納手段のデータ格納可能容量を検出できるデータ格納可能容量検出手段を、機器を制御するシステム制御手段に接続し、データ格納可能容量の状態に応じてホストコンピュータからのデータ受信の頻度を制御可能とするものである。
【００２１】
これにより、データ格納可能容量の状態に応じて、ホストコンピュータからのデータ受信の頻度を制御可能で、前記第１項と同様の効果を有するＤＭＡコントロール回路を得ることができる。
【００２２】
【発明の実施の形態】
本発明の請求項１に記載の発明は、ホストコンピュータと接続され、ホストコンピュータからデータを送受信するホストインタフェース制御手段と、ホストインタフェース制御手段からＤＭＡ要求を受け取り、ＤＭＡを起動するＤＭＡ制御手段を有する機器において、機器を制御するシステム制御手段と、これにより起動制御されるタイマ手段と、システム制御手段から設定されるタイマの設定値を保持するタイマ設定値保持手段と、タイマ手段とタイマ設定値保持手段の出力とを比較する比較手段と、システム制御手段から起動可能で、比較手段により機能解除可能な、信号マスク手段で構成されたＤＭＡコントロール回路であって、信号マスク手段でＤＭＡ制御手段の起動をマスクするＤＭＡコントロール回路であり、複数のホストコンピュータに対応するホストインタフェース制御手段のうち一つが選択され受信データを処理部に供給している間、待たされるホストインタフェース制御手段に対応するホストコンピュータがデータ送信を開始した場合、ホストインタフェース制御手段が間欠的なデータ受信を可能にすることにより、待たされるホストインタフェース制御手段に容量の小さい受信バッファを使用しても、ホストコンピュータ側はタイムアウトエラーを起こさないようにすることができる。
【００２３】
本発明の請求項２に記載の発明は、複数のホストインタフェース制御手段を持つ機器において、各ホストインタフェース制御手段と、それに対応するそれぞれのＤＭＡ制御手段に信号マスク手段を接続し、ＤＭＡ制御手段を、それぞれ独立に起動可能なように複数の起動信号を有するシステム制御手段と接続し、タイマ手段と、タイマ設定値保持手段と、比較手段を共用化したＤＭＡコントロール回路であり、コストの増加を抑えながら、ホストインタフェース制御手段に容量の小さい受信バッファを使用しても、ホストコンピュータ側はタイムアウトエラーを起こさないようにすることができる。
【００２４】
本発明の請求項３に記載の発明は、ＤＭＡ制御手段と接続されているデータ格納手段のデータ格納可能容量を検出できるデータ格納可能容量検出手段を、機器を制御するシステム制御手段に接続し、データ格納可能容量の状態に応じてホストコンピュータからのデータ受信の頻度を制御可能なＤＭＡコントロール回路であり、ホストコンピュータからのデータ受信の頻度を制御可能で、かつホストインタフェース制御手段に容量の小さい受信バッファを使用しても、ホストコンピュータ側はタイムアウトエラーを起こさないようにすることができる。
【００２５】
以下、本発明の実施の形態について、図１から図５を用いて説明する。なお、これらの図面において同一の機能を有する部材には同一の符号を付しており、また、重複した説明は省略されている。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１におけるＤＭＡコントロール回路を含むホストＩ／Ｆ制御部のブロック図、図２は、本発明の実施の形態１におけるＤＭＡコントロール回路を使用したプリンタのブロック図、図３は、本発明の実施の形態１におけるタンデム方式の電子写真方式プリンタエンジン機構部の構成図である。
【００２７】
これら図面にそって以下説明を行う。
【００２８】
図２において、タンデム方式のカラー電子写真方式プリンタ１０は、プリンタコントローラ２０とプリンタエンジン２３とで構成される。図２においては、プリンタ１０にホストコンピュータ（以下、ホストＰＣという）が３台接続されている例を示す。
【００２９】
プリンタコントローラ２０は、ホストＰＣ２６ａ、２６ｂ、２６ｃから出力されるプリントデータ２７ａ、２７ｂ、２７ｃを受信するホストインタフェース（以下、ホストＩ／Ｆという）制御部９ａ，９ｂ，９ｃと、どのホストＩ／Ｆ制御部９ａ〜９ｃから送られてくるプリントデータを受信するかを制御するデータ受信管理部２１と、受信したプリントデータから２値あるいは多値の画像データを生成する画像生成部２２と、生成された画像データを２値の画像データ２９に変換する画像２値化回路２８から構成される。
【００３０】
なお、データ受信管理部２１は各ホストＩ／Ｆ制御部用の受信バッファ２１ａ，２１ｂ，２１ｃを持ち、画像生成部２２は受信バッファからのデータを蓄積するメモリ２２ａを持つ。
【００３１】
また、画像生成部２２、画像２値化回路２８はカラー画像を生成できるようにするため、イエロー画像、マゼンタ画像、シアン画像、ブラック画像を並列して生成できるようになっている。よって、画像データ２９は前記のような並列した４色分の画像データである。
【００３２】
プリンタエンジン２３は、プリンタエンジン機構部２５と、これを制御するプリンタエンジン制御部２４とから構成される。
【００３３】
以下、本構成のプリンタの動作を説明する。
【００３４】
まず、ホストＰＣ２６ａは印刷したいプリントデータ２７ａを生成しプリンタ１０へ送信する。プリントデータ２７ａはＰＣＬ（Ｐｒｉｎｔｅｒ  Ｃｏｎｔｒｏｌ  Ｌａｎｇｕａｇｅ）やＰＳ（Ｐｏｓｔ  Ｓｃｒｉｐｔ）やＧＤＩ（Ｇｒａｐｈｉｃａｌ  Ｄｅｖｉｃｅ  Ｉｎｔｅｒｆａｃｅ）などのプリント画像の記述言語で構成されており、ホストコンピュータ２６ａのＩＥＥＥ１２８４インタフェースやＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）インタフェースやネットワークインタフェース（何れも図示せず）などで送信される。ホストＰＣ２６ｂ、２６ｃも同様である。
【００３５】
ホストＩ／Ｆ制御部９ａ，９ｂ，９ｃはホストＰＣからのプリントデータを受信すると、受信したプリントデータを随時データ受信管理部２１内にある受信バッファ２１ａ，２１ｂ，２１ｃに書き込み、受信管理部２１はデータを一定の単位で画像生成部２２の内部メモリ２２ａに転送、蓄積する。受信バッファ２１ａ，２１ｂ，２１ｃ、およびメモリ２２ａは、ＳＤＲＡＭなどのメモリデバイスで実現され、同一メモリデバイス上に配置されていてもよい。
【００３６】
ここで、データ受信管理部２１はホストＩ／Ｆ制御部からの受信割込み信号、あるいはプリンタコントローラ２０全体を制御しているシステム制御手段（図示せず）の受信割込み処理によりホストＰＣからのプリントデータを受信したことを検出する。
【００３７】
そして、後段の画像生成部２２にデータを転送するホストＩ／Ｆ制御部を決定し、１ジョブ分のプリントデータ（例えば１ページ分のプリントデータ）を受信完了するまでそのホストＩ／Ｆ制御部からのデータ受信を継続する。ここでもし、他のホストＩ／Ｆ制御部がホストＰＣからのデータ受信を開始した場合は、対応する受信バッファにデータが書込まれる。
【００３８】
画像生成部２２はメモリ２２ａ上のプリントデータを解析しその記述に従いイエロー、マゼンタ、シアン、ブラック４色分の２値あるいは多値の画像データを生成する。電子写真方式のプリンタエンジン２３は多値のデータを直接印刷することができないため、画像２値化回路２８で前記生成された多値の画像データを、ドットを置く置かないの２値の画像データ２９に変換する。プリンタエンジン２３は、２値の画像データ２９を用紙（図示せず）に転写し出力する。
【００３９】
ここで、プリンタエンジン２３で画像を出力する過程を、図３を使って詳細に説明する。
【００４０】
図３において、プリンタエンジン機構部２５には４つの画像形成ステーション３１ａ，３１ｂ，３１ｃ，３１ｄが配置され、各画像形成ステーション３１ａ，３１ｂ，３１ｃ，３１ｄは画像保持体としての感光体ドラム３２ａ，３２ｂ，３２ｃ，３２ｄをそれぞれに有し、その回りには専用の帯電手段３３ａ，３３ｂ，３３ｃ，３３ｄ、現像手段３４ａ、３４ｂ、３４ｃ、３４ｄ、クリーニング手段３５ａ、３５ｂ，３５ｃ，３５ｄ、画像スキュー補正部３０から出力される画像データに応じた光を各々の感光体ドラムに照射するための走査光学系の露光手段３６ａ，３６ｂ，３６ｃ，３６ｄ、転写手段３７内の転写器３８ａ，３８ｂ，３８ｃ，３８ｄがそれぞれ配置されている。ここで、画像スキュー補正部３０は露光手段３６ａ、３６ｂ，３６ｃ，３６ｄとそれに対応する画像形成ステーション３１ａ，３１ｂ，３１ｃ，３１ｄの走査光学系の取り付け角度ずれにより潜像に斜め方向の位置ずれが発生するため、これを修正するためのものであり、プリンタコントローラ２０からの画像データ２９に対し補正をかける。
【００４１】
さらに、画像形成ステーション３１ａ，３１ｂ，３１ｃ，３１ｄはそれぞれイエロー画像、マゼンタ画像、シアン画像、ブラック画像を形成するところであり、露光手段３６ａ，３６ｂ，３６ｃ，３６ｄからはイエロー画像、マゼンタ画像、シアン画像、ブラック画像に対応した光３９ａ，３９ｂ，３９ｃ，３９ｄが出力される。
【００４２】
各画像形成ステーション３１ａ，３１ｂ，３１ｃ，３１ｄを通過する態様で、感光体ドラム３２ａ，３２ｂ，３２ｃ，３２ｄの下方にはローラ３１０，３１１により支持されたベルト状の中間転写ベルト３１２が配置され、矢印Ａ方向へ移動する。これらの動作はプリンタエンジン制御部２４によって制御される。
【００４３】
また、給紙カセット３１５に収納されているシート材３１６は、給紙ローラ３１７により給紙され、シート材転写ローラ３１８、定着手段３１９を経て排紙トレー（図示せず）に排出される。
【００４４】
以上のような構成において、まず画像形成ステーション３１ｄの帯電手段３３ｄおよび露光手段３６ｄ等の公知の電子写真プロセス手段により感光体ドラム３２ｄ上に画像情報のブラック成分色の潜像を形成した後、現像手段３４ｄでブラックトナーを有する現像材によりブラックトナー像として可視像化され、転写器３８ｄで中間転写ベルト３１２にブラックトナー像が転写される。
【００４５】
一方、ブラックトナー像が中間転写ベルト３１２に転写されている間に画像形成ステーション３１ｃではシアン成分色の潜像が形成され、現像手段３４ｃでシアントナーによるシアントナー像が得られ転写器３８ｃにて転写され、先に中間転写ベルト３１２上に転写されたブラックトナー像と重ね合わされる。
【００４６】
以下、マゼンタトナー像、イエロートナー像についても同様な方法で画像形成が行われ、中間転写ベルト３１２上に４色のトナー像の重ね合わせが終了すると、給紙ローラ３１７により給紙カセット３１５から給紙された紙等のシート材３１６上にシート材転写ローラ３１８によって４色のトナー像が一括転写搬送され、定着手段３１９で加熱定着され、シート材３１６上にフルカラー画像が得られる。なお、転写が終了したそれぞれの感光体ドラム３２ａ、３２ｂ、３２ｃ、３２ｄはクリーニング手段３５ａ、３５ｂ、３５ｃ、３５ｄで残留トナーが除去され、引き続き行われる次の像形成に備えられ、印刷動作は完了する。
【００４７】
さて、図２において２台以上のホストＰＣが並行してプリントデータを送信してくる場合の動作を説明する。ここではホストＰＣ２６ａ，２６ｂが並行してプリントデータを送信してくるものとする。
【００４８】
データ受信管理部２１は、ホストＩ／Ｆ制御部９ａ，９ｂのうち最初にデータを受信したものを判定する。ここでホストＩ／Ｆ制御部９ａが最初にデータを受信したと判定した場合、画像生成部２２に送るプリントデータをホストＩ／Ｆ制御部９ａから取り込む。
【００４９】
その間、ホストＩ／Ｆ制御部９ｂは待たされるが受信バッファ２１ｂの容量分のデータ受信は可能である。ただし、従来は受信バッファをすぐに使い果たしていた。例えば、受信バッファ容量が１０ｋＢでホストＰＣのＩ／Ｆデータ転送速度が７００ｋＢ／ｓｅｃ（これはＩＥＥＥ１２８４やＵＳＢ１．１と同等な値である）の場合、約１４ｍｓで受信バッファを使い果たしてしまう。
【００５０】
また、ホストＩ／Ｆ制御部９ａのプリントデータが複雑な場合、画像生成部２２での処理に時間がかかり実際に数分かかる場合もある。例えばホストＰＣがＷｉｎｄｏｗｓ（登録商標）  ＯＳであった場合、プリンタＩ／Ｆなどのタイムアウト設定時間は初期値４５秒程度に設定されているため、上記の場合ホストＰＣは「プリンタポートへの書込みエラー」などの表示をしてタイムアウトエラーを起こしていた。本発明では、上記の条件であってもホストＰＣタイムアウトエラー発生を防止できる。以下にそのしくみを説明する。
【００５１】
図１は、本発明の実施の形態１におけるＤＭＡコントロール回路を含むプリンタコントローラ２０のホストＩ／Ｆ制御部のブロック図である。
【００５２】
ホストＩ／Ｆ制御手段７はホストＰＣのＩ／Ｆ部と接続されており、ホストＰＣとデータの送受信を行う機能を持っている。具体的にはＩＥＥＥ１２８４コントローラやＵＳＢコントローラやネットワークコントローラなどである。
【００５３】
ＤＭＡコントロール回路８は図１の破線で囲った部分であり、次のように構成されている。
【００５４】
ＤＭＡ制御手段５とホストＩ／Ｆ制御手段７は、ホストＩ／Ｆ制御手段７が出力するＤＭＡ要求信号７ａと、ＤＭＡ制御手段５が出力するＤＭＡ要求受付信号５ａとで信号マスク手段１を経由して接続されており、ＤＭＡ制御手段５はホストＩ／Ｆ制御手段７からＤＭＡ要求信号７ａを受け取り、その応答としてＤＭＡ要求受付信号５ａを返すことでＤＭＡを起動する機能を持っている。
【００５５】
具体的にはメモリアドレスカウンタやデータ転送数カウンタなどを有するＤＭＡコントローラで実現できる。システム制御手段６は機器全体を制御するもので、マイクロコンピュータなどで実現できる。タイマ手段２はシステム制御手段６が出力する起動信号６ｃでシステム制御手段６に接続されており、起動信号６ｃによりカウントを開始する。
【００５６】
タイマ手段２はリセット付きのカウンタ回路とクロック入力などで実現でき、例えばクロックに１０ｍｓ周期のクロックを、カウンタ回路に１６ビットのものを使用すれば、約６５５秒カウントすることができる。
【００５７】
タイマ設定値保持手段３はシステム制御手段６が出力するタイマの設定値である設定値信号６ｂでシステム制御手段６に接続されており、タイマの設定値を保持する。
【００５８】
タイマ設定値保持手段３は１６ビットのラッチ回路などで実現できる。比較手段４はタイマ手段２とタイマ設定値保持手段３とそれぞれが出力する、タイマカウント値信号２ａとタイマ設定値信号３ａで接続されており、タイマカウント値信号２ａとタイマ設定値信号３ａが等しいかどうかを比較でき、比較信号４ａを出力する。比較信号４ａは説明上、各値が一致しているときハイレベル、一致していないときロウレベルとなるとする。比較手段４はＡＮＤ回路などの論理回路で構成できる。
【００５９】
また、比較手段４は比較信号４ａにより、信号マスク手段１とタイマ手段２に接続されており、比較信号４ａはハイレベルのとき、すなわち各値が一致しているとき、信号マスク手段１においてはマスク解除信号として機能し、タイマ手段２においてはタイマリセット信号として機能する。
【００６０】
信号マスク手段１はホストＩ／Ｆ制御手段７とＤＭＡ制御手段５の間に位置し、ＤＭＡ要求信号７ａとＤＭＡ要求受付信号５ａは信号マスク手段１を経由するように接続されている。
【００６１】
信号マスク手段１はシステム制御手段６が出力するマスク有効信号６ｂとも接続されており、マスク有効信号６ｂによりＤＭＡ要求信号７ａまたはＤＭＡ要求受付信号５ａあるいは両方をマスクすることができる。
【００６２】
マスクするということは、信号を無効にするという意味であって、例えばハイレベルが有効を表す信号であればロウレベルにするということであり、ＡＮＤ回路などの論理回路で実現できる。
【００６３】
以上のような構成のＤＭＡコントロール回路の動作を以下に説明する。
【００６４】
複数のホストＰＣに対応するＩ／Ｆ制御手段のうち一つが最初に選択され受信データを画像生成部２２に供給している間、ホストＩ／Ｆ制御手段７が待たされる場合、システム制御手段６は設定値信号６ｂを出力しタイマの設定値をタイマ設定値保持手段３に保持する。
【００６５】
この場合、タイマ手段２として１０ｍｓ周期のクロックと１６ビットのカウンタ回路で構成されたものを使用した場合、例えば“３０００（３０秒相当）”をタイマ設定値とする。
【００６６】
さらに、システム制御手段６はマスク有効信号６ａを出力して信号マスク手段１を有効状態にする。この時点で、ホストＩ／Ｆ制御手段７からのＤＭＡ要求信号７ａまたは、ＤＭＡ制御手段５からのＤＭＡ要求受付信号５ａ、あるいはその両方がマスク状態になる。
【００６７】
次いで、システム制御手段６は起動信号６ｃによりタイマ手段２を起動する。この時点でホストＰＣからホストＩ／Ｆ制御手段７にデータが送信されると、ホストＩ／Ｆ制御手段７はＤＭＡ要求信号７ａを出力する。
【００６８】
しかし、信号マスク手段１が有効なため、ＤＭＡ要求信号７ａは有効状態としてＤＭＡ制御手段５に伝わらない。すなわちＤＭＡが起動されないためデータの受信は行われない。起動されているタイマ手段２はクロックをカウントし、比較手段４はタイマ設定値保持手段３のタイマ設定値信号３ａとタイマ手段２のタイマカウント値信号２ａを比較し続ける。
【００６９】
ここで、タイマ設定値信号３ａとタイマカウント値信号２ａが一致すると（すなわちタイマ手段２が起動されて１０ｍｓ×３０００＝３０秒経過後）、比較手段４は比較信号４ａをハイレベルにする。信号マスク手段１においては、比較信号４ａはマスク解除信号として機能するためマスク手段１の機能は解除される。
【００７０】
すると、ホストＩ／Ｆ制御手段７のＤＭＡ要求信号７ａがＤＭＡ制御手段５に伝わり、ＤＭＡ制御手段５はＤＭＡ要求受付信号５ａをホストＩ／Ｆ制御手段７に出力する。
【００７１】
ホストＩ／Ｆ制御手段７はＤＭＡ要求受付信号５ａを受け取ると、ホストＰＣからデータを受信しＤＭＡ制御手段５に出力する（出力されるデータは図示せず）。前述したシーケンスでＤＭＡが起動され受信データをメモリ等で構成された受信バッファに転送し書込む。
【００７２】
比較手段４の比較信号４ａはタイマ手段２においてはタイマリセット信号として機能するため、タイマ手段２はタイマ設定値信号３ａとタイマカウント値信号２ａが一致した時点でリセットされる。
【００７３】
このことによりタイマ設定値信号３ａとタイマカウント値信号２ａは一致しなくなるため、比較手段４は比較信号４ａを不一致の状態すなわちロウレベルにする。このため信号マスク手段１に与えられていた比較信号４ａはマスク解除信号として機能しなくなる。
【００７４】
さて、信号マスク手段１はマスク解除信号がなくなった後ＤＭＡ制御信号（ＤＭＡ要求信号７ａとＤＭＡ要求受付信号５ａ）を通す必要があるため、マスク解除状態を一定時間維持する必要がある。
【００７５】
これは例えばＤＭＡ要求受付信号５ａが有効から無効に変化する変化点（例えばロウレベルからハイレベルの変化点）をマスク解除状態終了タイミングとして使用すれば、フリップフロップ回路等の論理回路で実現できる。
【００７６】
さて、信号マスク手段１はシステム制御手段６からマスク有効信号６ａが与えられているため、前記のマスク解除状態終了後は再びマスク機能有効状態となる。よって、ホストＩ／Ｆ制御手段７からのＤＭＡ要求信号７ａはマスクされ、データ受信は行われなくなる。このようにして間欠的なデータ受信を可能にした。
【００７７】
以上の動作により、タイマ設定値を、ホストＰＣが決めているタイムアウトエラー設定時間より小さい設定すれば（この場合３０秒）、ホストＰＣがタイムアウトエラーを表示する前にデータ受信が行われるため、ホストＰＣはタイムアウトエラーを表示することなくデータ転送を継続する。タイマ設定値を３０秒に設定し、１回のＤＭＡで１バイトのデータを転送する場合、１０バイトの受信バッファで５分間（すなわち、３０秒／１バイト×１０バイト＝３００秒＝５分）ホストＰＣをタイムアウトさせずに、間欠受信を行うことができる。
【００７８】
したがって、画像生成部２２へのデータ転送が待たされているホストＩ／Ｆ制御部用に容量の小さい（たとえば１０バイト程度の）受信バッファを使用しても、タイムアウトエラーを起こさないよう間欠受信可能なＤＭＡコントロール回路を得ることができる。
【００７９】
なお、この実施の形態での別の効果としては、タイマ設定値保持手段３への設定、信号マスク手段１の起動、タイマ手段２の起動を行えば、ホストＩ／Ｆ制御部（９ａ、９ｂ、９ｃ）の間欠受信をソフトウエア（この例ではマイクロコンピュータ）の介在なしでハードウエアのみで実施できるため、例えば画像生成部２２の処理にコンピュータパワーを集中でき、プリンタ１０全体のパフォーマンスを向上させることができる。
【００８０】
（実施の形態２）
図４は、本発明の実施の形態２におけるＤＭＡコントロール回路を含むホストＩ／Ｆ制御部のブロック図である。
【００８１】
本ホストＩ／Ｆ制御部は、前記実施の形態１で説明した図２のプリンタブロック図中のホストＩ／Ｆ制御部（９ａ，９ｂ，９ｃ）と同じ働きをするものである。ただし、図２では３つのホストＩ／Ｆ制御部９ａ，９ｂ，９ｃを持っていたが、図４の例では、２つのホストＩ／Ｆ制御手段を持った１つのホストＩ／Ｆ制御部である。図４の回路で、図１のホストＩ／Ｆ制御部のブロック図中の回路と同じ機能のものには、同じ符号を使用している。
【００８２】
以下、図４のホストＩ／Ｆ制御部について説明する。
【００８３】
図４のホストＩ／Ｆ制御部で図１のホストＩ／Ｆ制御部と異なる点は、次の手段を独立して２系統持っていることである。すなわち、ホストＩ／Ｆ制御手段７，７’、ＤＭＡ制御手段５，５’、信号マスク手段１，１’であり、これらの接続状態は図１と同じである。
【００８４】
さらに、システム制御手段６が独立して制御可能なマスク有効信号６ａ，６ａ’の２つ持っており、それぞれ信号マスク手段１，１’に接続されている。また、比較手段４が出力する比較信号４ａはタイマ手段２と信号マスク手段１，１’に接続されている。
【００８５】
以上のような構成のホストＩ／Ｆ制御部の動作を以下に説明する。
【００８６】
動作は図１のホストＩ／Ｆ制御部と同じである。すなわち、ホストＩ／Ｆ制御手段７，７’に並行してプリントデータが送信された場合、図２のデータ受信管理部２１は最初にデータを受信したホストＩ／Ｆ制御手段を判定する。
【００８７】
ここでホストＩ／Ｆ制御手段７が最初にデータを受信したと判定した場合、システム制御手段６はマスク有効信号６ａを無効状態にしＤＭＡによるホストＩ／Ｆ制御手段７のデータ受信を行うと共に、マスク有効信号６ａ’を有効状態にしホストＩ／Ｆ制御手段７’のデータ受信を止める。
【００８８】
以降の動作は前記実施の形態１で説明したものと同じため省略する。
【００８９】
以上のように本実施の形態２では、図２の画像生成部２２へのデータ転送が待たされているホストＩ／Ｆ制御部用に容量の小さい（たとえば１０バイト程度の）受信バッファを使用しても、タイムアウトエラーを起こさず、タイマ手段２と、タイマ設定値保持手段３と、比較手段４を２つのホストＩ／Ｆ制御手段７と７’で共用化できるためコストの増加を抑えて間欠受信可能なＤＭＡコントロール回路を得ることができる。
【００９０】
（実施の形態３）
図５は、本発明の実施の形態３におけるＤＭＡコントロール回路を含むホストＩ／Ｆ制御部のブロック図である。
【００９１】
本ホストＩ／Ｆ制御部は、前記実施の形態１で説明した図２のプリンタブロック図中のホストＩ／Ｆ制御部９ａ〜９ｃと同じ働きをするものである。
【００９２】
図５中の回路で、図１のホストＩ／Ｆ制御部のブロック図中の回路と同じ機能のものには、同じ符号を使用している。
【００９３】
図５と図４のホストＩ／Ｆ制御部の構成の違いは、図２の受信バッファ２１ａ，２１ｂ，２１ｃ、およびメモリ２２ａの空き容量を検出するデータ格納可能容量検出手段１１をシステム制御手段６に接続し、メモリ空き容量情報１１ａをシステム制御手段６に出力できるようにしたことである。
【００９４】
データ格納可能容量検出手段１１はマイクロコンピュータなどで実現されるシステム制御手段６のプログラムの一つとして実現できる。すなわち、システム制御手段６は一般にリアルタイムＯＳが組み込まれており、ＯＳの機能の一つとしてメモリ管理機能を有している。
【００９５】
このメモリ管理機能により使用可能なメモリ容量を検出できる。この機能の詳細説明は「ＶｘＷｏｒｋｓ」等各リアルタイムＯＳのドキュメントに記載されているので省略する。以上のような構成のホストＩ／Ｆ制御部の動作を以下に説明する。
【００９６】
基本的な動作は図１のホストＩ／Ｆ制御部と同じである。異なるのはデータ格納可能容量検出手段１１からのメモリ空き容量情報１１ａにより、マスク有効信号６ａとタイマ設定値信号６ｂの制御を変えることである。
【００９７】
すなわち、システム制御手段６は、Ｉ／Ｆ制御手段からの受信要求を受信割込み処理で検出するとデータ格納可能容量検出手段１１からメモリ空き容量情報１１ａを得る。
【００９８】
メモリ空き容量情報１１ａがたとえば１０ｋＢ以上のとき、タイマの設定値を“０（０秒相当）”とし設定値信号６ｂによりタイマ設定値保持手段３に設定し、さらにマスク有効信号６ａを無効状態にして信号マスク手段１を無効状態にする。
【００９９】
以降の動作は前記実施の形態１と同様で結果的に間欠的なデータ受信ではなく、ウエイトされることなくプリントデータの受信を行う。
【０１００】
次にメモリ空き容量情報１１ａがたとえば１０ｋＢ未満の場合、タイマの設定値を“３０００（３０秒相当）”とし設定値信号６ｂによりタイマ設定値保持手段３に設定し、さらにマスク有効信号６ａを有効状態にして信号マスク手段１を有効状態にする。以降の動作は実施の形態１と同様で結果的に間欠的にデータ受信を行う。
【０１０１】
以上のように本実施の形態３では、図２の受信バッファ２１ａ，２１ｂ，２１ｃ、およびメモリ２２ａの空き容量を検出し、空き容量により最適な間欠受信間隔を設定できるのでデータ格納可能容量が少なくなってもタイムアウトエラーを起こさないよう間欠受信可能なＤＭＡコントロール回路を得ることができる。
【０１０２】
【発明の効果】
以上のように、本発明によれば、複数のホストＰＣに対応するホストＩ／Ｆ制御手段のうち一つが選択され受信データを処理部に供給している間、他のホストＰＣが並行してデータを送信してきた場合、ホストＩ／Ｆ制御手段用に容量の小さい受信バッファを使用しても、ホストＰＣがタイムアウトエラーを起こさないようにするという有効な効果が得られる。
【０１０３】
また、本発明によれば、ホストＩ／Ｆ制御手段用の受信バッファやメモリの空き容量を検出し、空き容量により最適な間欠受信間隔を設定できるので、データ格納可能容量が少なくなってもタイムアウトエラーを起こさないようにするという有効な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＤＭＡコントロール回路を含むホストＩ／Ｆ制御部のブロック図
【図２】本発明の実施の形態１におけるＤＭＡコントロール回路を使用したプリンタのブロック図
【図３】本発明の実施の形態１におけるタンデム方式の電子写真方式プリンタエンジン機構部の構成図
【図４】本発明の実施の形態２におけるＤＭＡコントロール回路を含むホストＩ／Ｆ制御部のブロック図
【図５】本発明の実施の形態３におけるＤＭＡコントロール回路を含むホストＩ／Ｆ制御部のブロック図
【図６】従来の技術を使用したプリンタ装置の構成を示すブロック図
【符号の説明】
１，１’  信号マスク手段
２  タイマ手段
３  タイマ設定値保持手段
４  比較手段
５，５’  ＤＭＡ制御手段
６  システム制御手段
７，７’  ホストＩ／Ｆ制御手段
８  ＤＭＡコントロール回路
９ａ，９ｂ，９ｃ  ホストＩ／Ｆ制御部
１１  データ格納可能容量検出手段
２６ａ，２６ｂ，２６ｃ  ホストＰＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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