(57)【要約】【課題】画素配列にデルタ配列を採用しているＴＦＴによるカラー液晶表示素子において、目視にて画素間のリークを容易に検査できるようにする。【解決手段】Ｒ，Ｇ，Ｂの三原色画素がデルタ配列されているカラー液晶表示素子において、奇数列目のソースラインを第１ソース側検査端子ＴＳ０に、偶数列目のソースラインを第２ソース側検査端子ＴＳ１にそれぞれ接続するとともに、奇数行目のゲートラインを第１ゲート側検査端子ＴＧ０に、偶数行目のゲートラインをる第２ゲート側検査端子ＴＧ１にそれぞれ接続し、例えば第１ゲート側検査端子ＴＧ０，ＴＧ１より同時にゲート開信号を出力させ、ソース側検査端子ＴＳ０，ＴＳ１のいずれか一方から点灯信号を出力させることにより、１列おきの点灯を可能とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
それぞれが薄膜トランジスタを有するＲ（赤）画素，Ｇ（緑）画素，Ｂ（青）画素の三原色画素がデルタ配置として行方向および列方向に配列されているアレイ基板を含むカラー液晶表示素子において、
上記各画素に含まれている上記薄膜トランジスタのソース電極に列単位で接続される複数本のソースラインのうち、奇数列目のソースラインにスイッチング素子を介して共通的に接続される第１ソース側検査端子および偶数列目のソースラインにスイッチング素子を介して共通的に接続される第２ソース側検査端子と、
上記各画素に含まれている上記薄膜トランジスタのゲート電極に行単位で接続される複数本のゲートラインのうち、奇数行目のゲートラインにスイッチング素子を介して共通的に接続される第１ゲート側検査端子および偶数行目のゲートラインにスイッチング素子を介して共通的に接続される第２ゲート側検査端子と、
上記第１，第２ソース側検査端子および上記第１，第２ゲート側検査端子の上記各スイッチング素子をオン・オフ制御する制御端子とを備えていることを特徴とするカラー液晶表示素子。
【請求項２】
請求項１に記載のカラー液晶表示素子の点灯検査方法において、
上記制御端子より上記各スイッチング素子をオン状態にするとともに、上記第１ゲート側検査端子および上記第２ゲート側検査端子の各々に同時にゲート開信号を印可した状態で、上記第１ソース側検査端子と上記第２ソース側検査端子のいずれか一方に点灯信号を印可することを特徴とするカラー液晶表示素子の点灯検査方法。
【請求項３】
請求項１に記載のカラー液晶表示素子の点灯検査方法において、
上記制御端子より上記各スイッチング素子をオン状態にするとともに、上記第１ゲート側検査端子および上記第２ゲート側検査端子のいずれか一方にゲート開信号を印可した状態で、上記第１ソース側検査端子と上記第２ソース側検査端子の双方に同時に点灯信号を印可することを特徴とするカラー液晶表示素子の点灯検査方法。
【請求項４】
それぞれが薄膜トランジスタを有するＲ（赤）画素，Ｇ（緑）画素，Ｂ（青）画素の三原色画素がデルタ配置として行方向および列方向に配列されているアレイ基板を含むカラー液晶表示素子において、
上記各画素に含まれている上記薄膜トランジスタのソース電極に列単位で接続される複数本のソースラインのうち、（１＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第１ソース側検査端子、（２＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第２ソース側検査端子および（３＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第３ソース側検査端子と（ｎは０を含む正の整数）、
上記各画素に含まれている上記薄膜トランジスタのゲート電極に行単位で接続される複数本のゲートラインのうち、奇数行目のゲートラインにスイッチング素子を介して共通的に接続される第１ゲート側検査端子および偶数行目のゲートラインにスイッチング素子を介して共通的に接続される第２ゲート側検査端子と、
上記第１，第２ソース側検査端子および上記第１，第２ゲート側検査端子の上記各スイッチング素子をオン・オフ制御する制御端子とを備えていることを特徴とするカラー液晶表示素子。
【請求項５】
請求項４に記載のカラー液晶表示素子の点灯検査方法において、
上記制御端子より上記各スイッチング素子をオン状態にするとともに、上記第１ないし第３ソース側検査端子のうち任意の２つのソース側検査端子を選択し、その２つのソース側検査端子に対して交互に点灯信号を印可し、これと同期して上記第１および第２ゲート側検査端子に対して交互にゲート開信号を印可することを特徴とするカラー液晶表示素子の点灯検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）によるカラー液晶表示素子およびその点灯検査方法に関し、さらに詳しく言えば、Ｒ，Ｇ，Ｂの三原色画素をデルタ配列としたカラー液晶表示素子における画素間のリークを検査する技術に関するものである。
【０００２】
【従来の技術】
ＴＦＴによる液晶表示素子はアレイ基板と対向基板とを含み、アレイ基板には図６に示す最小単位としての画素電極１０が所定の配列で形成されており、カラー液晶表示素子の場合、その各々にＲ（赤），Ｇ（緑），Ｂ（青）の三原色が割り当てられている。すなわち、この画素電極１０はサブ画素で、１つのカラー画素（１ピクセル）には、Ｒ，Ｇ，Ｂの３つのサブ画素が含まれる。
【０００３】
各画素電極１０は、薄膜トランジスタ（この例ではＦＥＴ（電界効果トランジスタ））１１を備えており、このＦＥＴ１１を介してゲートライン２０とソースライン（データライン）３０とに接続されている。なお、対向基板側には、各画素電極１０に対して共通の対向電極が形成されており、アレイ基板と対向基板との間に所定の液晶物質が封入されている。
【０００４】
画素（サブ画素）の配列には、現在のところストライプ配列，ダイアゴナル配列，デルタ配列およびレクタングル配列の４つの配列法が知られているが、このうち一般的に採用されているストライプ配列を図７（ａ）に示し、デルタ配列を図７（ｂ）に示す。
【０００５】
ストライプ配列がＲ画素列，Ｇ画素列，Ｂ画素列の３列を繰り返し単位としてストライプ状に配列したものであるのに対して、デルタ配列はＲ画素，Ｇ画素，Ｂ画素をデルタ状（三角形状）に組み合わせて行方向および列方向に配列した点に特徴を有し、１画素あたりストライプ配列に比べてより大きな表示面積が得られるためフルカラー表示に適している。
【０００６】
【発明が解決しようとする課題】
ところで、液晶表示素子の製造工程においては、アレイ基板と対向基板とを周辺シール材を介して圧着し、その内部に液晶を注入して液晶セルを作製したのちに、断線やリーク（短絡）の有無を調べるため点灯検査を行うが、デルタ配列の場合には、Ｒ，Ｇ，Ｂの各色ごとの表示が困難なため、すべてのサブ画素に点灯電圧を与えての全点灯検査を行うようにしている。しかしながら、全点灯検査では断線は見つけられるが、リークは見つけることができない。
【０００７】
したがって、本発明の課題は、画素配列にデルタ配列を採用しているＴＦＴによるカラー液晶表示素子において、目視にて画素間のリークを容易に検査できるようにすることにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明は、それぞれが薄膜トランジスタを有するＲ（赤）画素，Ｇ（緑）画素，Ｂ（青）画素の三原色画素がデルタ配置として行方向および列方向に配列されているアレイ基板を含むカラー液晶表示素子において、上記各画素に含まれている上記薄膜トランジスタのソース電極に列単位で接続される複数本のソースラインのうち、奇数列目のソースラインにスイッチング素子を介して共通的に接続される第１ソース側検査端子および偶数列目のソースラインにスイッチング素子を介して共通的に接続される第２ソース側検査端子と、上記各画素に含まれている上記薄膜トランジスタのゲート電極に行単位で接続される複数本のゲートラインのうち、奇数行目のゲートラインにスイッチング素子を介して共通的に接続される第１ゲート側検査端子および偶数行目のゲートラインにスイッチング素子を介して共通的に接続される第２ゲート側検査端子と、上記第１，第２ソース側検査端子および上記第１，第２ゲート側検査端子の上記各スイッチング素子をオン・オフ制御する制御端子とを備えていることを特徴としている。
【０００９】
本発明の検査方法によれば、上記制御端子より上記各スイッチング素子をオン状態にするとともに、上記第１ゲート側検査端子および上記第２ゲート側検査端子の各々に同時にゲート開信号を印可した状態で、上記第１ソース側検査端子と上記第２ソース側検査端子のいずれか一方に点灯信号を印可することにより、奇数列目もしくは偶数列目が１列おきに点灯するため、列間のリークをチェックすることができる。
【００１０】
また、上記制御端子より上記各スイッチング素子をオン状態にするとともに、上記第１ゲート側検査端子および上記第２ゲート側検査端子のいずれか一方にゲート開信号を印可した状態で、上記第１ソース側検査端子と上記第２ソース側検査端子の双方に同時に点灯信号を印可することにより、奇数行目もしくは偶数行目が１行おきに点灯するため、行間のリークをチェックすることができる。
【００１１】
上記課題を解決する別の手段として、本発明は、それぞれが薄膜トランジスタを有するＲ（赤）画素，Ｇ（緑）画素，Ｂ（青）画素の三原色画素がデルタ配置として行方向および列方向に配列されているアレイ基板を含むカラー液晶表示素子において、上記各画素に含まれている上記薄膜トランジスタのソース電極に列単位で接続される複数本のソースラインのうち、（１＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第１ソース側検査端子、（２＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第２ソース側検査端子および（３＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第３ソース側検査端子と（ｎは０を含む正の整数）、上記各画素に含まれている上記薄膜トランジスタのゲート電極に行単位で接続される複数本のゲートラインのうち、奇数行目のゲートラインにスイッチング素子を介して共通的に接続される第１ゲート側検査端子および偶数行目のゲートラインにスイッチング素子を介して共通的に接続される第２ゲート側検査端子と、上記第１，第２ソース側検査端子および上記第１，第２ゲート側検査端子の上記各スイッチング素子をオン・オフ制御する制御端子とを備えていることを特徴としている。
【００１２】
上記第１ないし第３の３つのソース側検査端子を備えている場合においては、上記制御端子より上記各スイッチング素子をオン状態にするとともに、上記第１ないし第３ソース側検査端子のうち任意の２つのソース側検査端子を選択し、その２つのソース側検査端子に対して交互に点灯信号を印可し、これと同期して上記第１および第２ゲート側検査端子に対して交互にゲート開信号を印可することにより、Ｒ，Ｇ，Ｂの各色ごとに点灯するため、他の色が点灯している場合にはリークありと判定することができる。
【００１３】
【発明の実施の形態】
次に、図１ないし図５により、本発明の実施形態２例について説明するが、本発明はこれに限定されるものではない。
【００１４】
図１は、本発明の第１実施形態に係るアレイ基板の模式図を示す。アレイ基板には、Ｒ，Ｇ，Ｂの三原色画素がデルタ配列として形成されている。図１において、横方向が行で縦方向が列であり、Ｒ，Ｇ，Ｂの各画素（サブ画素）はデルタ状（三角形状）に組み合わせられて行方向および列方向に配列されている。
【００１５】
すなわち、行方向については、奇数行目と偶数行目とでＲ，Ｇ，Ｂの各画素の並び順が異なっている。この例では、奇数行目では画素の並び順の繰り返し単位がＲ→Ｇ→Ｂであるのに対して、偶数行目の画素の並び順の繰り返し単位はＢ→Ｒ→Ｇである。
【００１６】
また、列方向については、第１列目にはＲ，Ｂの各画素が交互に含まれ、第２列目にはＧ，Ｒの各画素が交互に含まれ、第３列目にはＢ，Ｇの各画素が交互に含まれ、この第１列から第３列が繰り返し単位とされている。
【００１７】
先の図６で説明したように、Ｒ，Ｇ，Ｂの各画素には薄膜トランジスタとして例えばＦＥＴが配置されており、そのゲート電極には行単位でゲートライン２０が接続されており、また、そのソース電極には列単位でソースライン３０が接続されている。
【００１８】
図１にはゲートライン２０およびソースライン３０はそれぞれ４本しか示されていないが、ゲートライン２０のうち、奇数行目のゲートライン２０１，２０３…（総称して２０Ａという）は、それぞれスイッチング素子４１を介して第１ゲート側検査端子ＴＧ０に接続されており、偶数行目のゲートライン２０２，２０４…（総称して２０Ｂという）は、それぞれスイッチング素子４１を介して第２ゲート側検査端子ＴＧ１に接続されている。
【００１９】
また、ソースライン３０のうち、奇数列目のソースライン３０１，３０３…（総称して３０Ａという）は、それぞれスイッチング素子４２を介して第１ソース側検査端子ＴＳ０に接続されており、偶数列目のソースライン３０２，３０４…（総称して３０Ｂという）は、それぞれスイッチング素子４２を介して第２ソース側検査端子ＴＳ１に接続されている。
【００２０】
この例において、ゲートライン２０側の各スイッチング素子４１およびソースライン３０側の各スイッチング素子４２にはＦＥＴが用いられており、ゲートライン２０側の各スイッチング素子４１は、制御端子ＧＳＷによってそのオンオフが制御され、また、ソースライン３０側の各スイッチング素子４２は、制御端子ＳＳＷによってそのオンオフが制御される。制御端子ＧＳＷ，ＳＳＷは、検査時以外のときに各画素に不要な誤動作信号が印加されないようにするための誤動作防止端子で、この例では  検査時以外のときには−１２Ｖを保つ。
【００２１】
次に、図２および図３のタイミングチャートにより、この第１実施形態での検査方法について説明する。なお、このタイミングチャートにおいて、ＶＣＯＭは図示しない対向基板側に形成されている対向電極に対する印加電圧である。
【００２２】
まず、図２のタイミングチャートを参照して、列間でのリークチェックを行う場合には、制御端子ＧＳＷ，ＳＳＷの制御電圧を−１２Ｖから＋１５Ｖに変更して各スイッチング素子４１，４２をオン状態にする。
【００２３】
そして、第１ゲート側検査端子ＴＧ０および第２ゲート側検査端子ＴＧ１からＨレベルのＦＥＴゲート開信号（各画素に配置されているＦＥＴに対するゲート開信号）を出力させるとともに、第１ソース側検査端子ＴＳ０からＶＣＯＭ電圧と逆極性の点灯信号を出力させ、第２ソース側検査端子ＴＳ１からはＶＣＯＭ電圧と同極性の不灯信号を出力させる。これにより、奇数列目のソースライン３０Ａに属する画素列が１列おきに点灯する。
【００２４】
このとき、偶数列目のソースライン３０Ｂに属する画素列に含まれる画素が点灯していればリークありと判定できる。なお、偶数列目の画素列を点灯させるには、第１ソース側検査端子ＴＳ０の出力電圧と第２ソース側検査端子ＴＳ１の出力電圧とを入れ替えればよい。
【００２５】
次に、図３のタイミングチャートを参照して、行間でのリークチェックを行う場合には、第１ゲート側検査端子ＴＧ０からＨレベルのＦＥＴゲート開信号を出力させる一方で、第２ゲート側検査端子ＴＧ１からＬレベルのＦＥＴゲート閉信号を出力させる。第１ソース側検査端子ＴＳ０および第２ソース側検査端子ＴＳ１からはともにＶＣＯＭ電圧と逆極性の点灯信号を出力させる。
【００２６】
これにより、奇数行目のゲートライン２０Ａに属する画素列が１列おきに点灯する。したがって、このとき偶数行目のゲートライン２０Ｂに属する画素行に含まれる画素が点灯していればリークありと判定できる。なお、偶数行目の画素列を点灯させるには、第１ゲート側検査端子ＴＧ０の出力電圧と第２ゲート側検査端子ＴＧ１の出力電圧とを入れ替えればよい。
【００２７】
次に、図４を参照して、本発明の第２実施形態について説明する。この第２実施形態において、ゲートライン２０側の構成は上記第１実施形態と同じで、第１ゲート側検査端子ＴＧ０，第２ゲート側検査端子ＴＧ１および各スイッチング素子４１に対する制御端子ＧＳＷを備えている。
【００２８】
これに対して、この第２実施形態において、ソースライン３０側には第１ないし第３の３つのソース側検査端子ＴＳ１０，ＴＳ１１，ＴＳ１２が設けられる。なお、ソースライン３０側に各スイッチング素子４２に対する制御端子ＳＳＷを備えている点およびＲ，Ｇ，Ｂの各画素がデルタ配列である点は上記第１実施形態と同じである。
【００２９】
この第２実施形態は、Ｒ，Ｇ，Ｂの各画素ごとに点灯させてリークチェックを可能とするもので、第１ないし第３ソース側検査端子ＴＳ１０，ＴＳ１１，ＴＳ１２が設けられることに伴って、ソースライン３０は２列おきにまとめられる。
【００３０】
すなわち、ｎが０を含む正の整数として、（１＋３×ｎ）列目のソースライン３０１，３０４，３０７…はそれぞれスイッチング素子４２を介して第１ソース側検査端子ＴＳ１０に接続され、（２＋３×ｎ）列目のソースライン３０２，３０５，３０８…はそれぞれスイッチング素子４２を介して第２ソース側検査端子ＴＳ１１に接続され、（３＋３×ｎ）列目のソースライン３０３，３０６，３０９…はそれぞれスイッチング素子４２を介して第３ソース側検査端子ＴＳ１２に接続される。
【００３１】
図５のタイミングチャートを参照して、デルタ配列中の例えばＲ画素のみを点灯する場合について説明する。まず、上記第１実施形態と同じく、制御端子ＧＳＷ，ＳＳＷの制御電圧を−１２Ｖから＋１５Ｖに変更して各スイッチング素子４１，４２をオン状態にする。
【００３２】
この例において、Ｒ画素が含まれている列は、第１ソース側検査端子ＴＳ１０に接続されている（１＋３×ｎ）列目と第２ソース側検査端子ＴＳ１１に接続されている（２＋３×ｎ）列目で、第３ソース側検査端子ＴＳ１２に接続されている（３＋３×ｎ）列目にはＲ画素は含まれていない。そのため、第３ソース側検査端子ＴＳ１２については、常にＶＣＯＭ電圧と同電圧とし（３＋３×ｎ）列目の画素は不灯とする。
【００３３】
第１ゲート側検査端子ＴＧ０と第２ゲート側検査端子ＴＧ１とから交互にＦＥＴゲート開信号を出力させ、これと同期して第１ソース側検査端子ＴＳ１０と第２ソース側検査端子ＴＳ１１の出力電圧をＨレベルとＬレベルとに交互に切り替える。
【００３４】
すなわち、第１ゲート側検査端子ＴＧ０から奇数行目のゲートライン２０ＡにＦＥＴゲート開信号を出力させているとき、第１ソース側検査端子ＴＳ１０の出力電圧をＶＣＯＭ電圧と逆極性のレベルとする（ＶＣＯＭ電圧がＨレベルのときＬレベルとし、ＶＣＯＭ電圧がＬレベルのときＨレベルとする）。これにより、（１＋３×ｎ）列目で奇数行目の交点に存在するＲ画素が点灯する。
【００３５】
これに対して、第２ゲート側検査端子ＴＧ１から偶数行目のゲートライン２０ＢにＦＥＴゲート開信号を出力させているときには、第２ソース側検査端子ＴＳ１１の出力電圧をＶＣＯＭ電圧と逆極性のレベルとする。これにより、（２＋３×ｎ）列目で偶数行目の交点に存在するＲ画素が点灯する。
【００３６】
このようにして、デルタ配列に含まれているＲ画素のみを点灯させることができる。したがって、このときＲ画素と異なる色が表示されたラインがある場合には、その部分にリークがあることが分かる。
【００３７】
なお、Ｇ画素のみを点灯させる場合には、Ｇ画素が含まれている（２＋３×ｎ）列目の第２ソース側検査端子ＴＳ１１と、（３＋３×ｎ）列目の第３ソース側検査端子ＴＳ１２とを選択し、Ｂ画素のみを点灯させる場合には、Ｂ画素が含まれている（１＋３×ｎ）列目の第１ソース側検査端子ＴＳ１０と、（３＋３×ｎ）列目の第３ソース側検査端子ＴＳ１２とを選択して、上記と同じく電圧制御すればよい。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、Ｒ，Ｇ，Ｂの三原色画素がデルタ配置として行方向および列方向に配列されているＴＦＴによるカラー液晶表示素子において、上記各画素のソース電極に列単位で接続される複数本のソースラインのうち、奇数列目のソースラインにスイッチング素子を介して共通的に接続される第１ソース側検査端子および偶数列目のソースラインにスイッチング素子を介して共通的に接続される第２ソース側検査端子と、上記各画素のゲート電極に行単位で接続される複数本のゲートラインのうち、奇数行目のゲートラインにスイッチング素子を介して共通的に接続される第１ゲート側検査端子および偶数行目のゲートラインにスイッチング素子を介して共通的に接続される第２ゲート側検査端子と、上記各スイッチング素子をオン・オフ制御する制御端子とを備えていることにより、上記第１ゲート側検査端子および上記第２ゲート側検査端子の各々に同時にゲート開信号を印可した状態で、上記第１ソース側検査端子と上記第２ソース側検査端子のいずれか一方に点灯信号を印可することにより、奇数列目もしくは偶数列目のソースライン側が１列おきに点灯し、これに対して、上記第１ゲート側検査端子および上記第２ゲート側検査端子のいずれか一方にゲート開信号を印可した状態で、上記第１ソース側検査端子と上記第２ソース側検査端子の双方に同時に点灯信号を印可することにより、奇数行目もしくは偶数行目のゲートライン側が１行おきに点灯するため、列間および行間のリークをチェックすることができる。
【００３９】
また、ゲートライン側の構成は同じとしてソース側検査端子を、上記各画素のソース電極に列単位で接続される複数本のソースラインのうち、（１＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第１ソース側検査端子、（２＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第２ソース側検査端子および（３＋３×ｎ）列目のソースラインにスイッチング素子を介して共通的に接続される第３ソース側検査端子（ｎは０を含む正の整数）の３つのソース側検査端子とすることにより、Ｒ，Ｇ，Ｂの各画素ごとに点灯させることが可能となり、これによってもリークチェックを行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す模式図。
【図２】上記第１実施形態の動作を説明するためのタイミングチャート。
【図３】上記第１実施形態の動作を説明するためのタイミングチャート。
【図４】本発明の第１実施形態を示す模式図。
【図５】上記第２実施形態の動作を説明するためのタイミングチャート。
【図６】ＴＦＴによる液晶表示素子の１画素の構成例を示す模式図。
【図７】（ａ）Ｒ，Ｇ，Ｂの三原色画素のストライプ配列を示す模式図、（ｂ）Ｒ，Ｇ，Ｂの三原色画素のデルタ配列を示す模式図。
【符号の説明】
１０  画素電極
１１  薄膜トランジスタ
２０  ゲートライン
３０  ソースライン
４１，４２  スイッチング素子
ＴＧ０，ＴＧ１  ゲート側検査端子
ＴＳ０，ＴＳ１，ＴＳ１０〜ＴＳ１２  ソース側検査端子
ＧＳＷ，ＳＳＷ  制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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