(57)【要約】【課題】高耐圧絶縁ゲート型電界効果オフトランジスタにより高耐圧電界効果トランジスタのＷ長を長く確保することなく、トランジスタの破壊を防止することができる。【解決手段】高耐圧絶縁ゲート型電界効果オフトランジスタを配置する。【選択図】　　図１
2004079895.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域表面に互いに間隔を置いて設けられた第２導電型の高濃度ソース／ドレイン領域と、
前記高濃度ソース領域と前記高濃度ドレイン領域との間の第１導電型半導体領域のチャネル領域と、
前記チャネル領域に接し、前記高濃度ドレイン領域の周囲に設けられた薄い不純物濃度の低濃度ドレイン領域と、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記薄い不純物濃度の低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、
前記ゲート絶縁膜及び前記高耐圧用絶縁膜の上に設けられたゲート電極と、
配線を介して前記ゲート電極を基盤に接地した高耐圧絶縁ゲート型電界効果オフトランジスタを有することを特徴とする半導体装置。
【請求項２】
前記高耐圧絶縁ゲート型電界効果オフトランジスタを高耐圧絶縁ゲート型電界効果トランジスタに並列に設けた請求項１記載の半導体装置。
【請求項３】
前記高耐圧絶縁ゲート型電界効果トランジスタを前記高濃度ドレイン領域を中心に左右に配置し２ゲートの高耐圧絶縁ゲート型電界効果トランジスタを設け、前記２ゲートの高耐圧絶縁ゲート型電界効果トランジスタを繰り返し配置したドレイン個数の２倍であるＸゲートの櫛形高耐圧絶縁ゲート型電界効果トランジスタにおいて、前記高耐圧絶縁ゲート型電界効果トランジスタの数ゲート部に前記高耐圧絶縁ゲート型電界効果オフトランジスタを左右対称に設けた請求項１記載の半導体装置。
【請求項４】
前記高耐圧絶縁ゲート型電界効果オフトランジスタを同方向に設けた請求項３記載の半導体装置。
【請求項５】
前記高耐圧絶縁ゲート型電界効果トランジスタを入出力ＰＡＤの周囲に多角形で設け、少なくとも１辺は前記高耐圧絶縁ゲート型電界効果オフトランジスタを有する請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣに用いる半導体装置に関する。
【０００２】
【従来の技術】
従来、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣ（半導体装置）には、図６に示すような断面構造の高耐圧ＭＯＳトランジスタ構造が用いられている。Ｐ型シリコン単結晶基板１の表面に間隔を置いてＮ＋型のソース領域２とドレイン領域３が設けられている。ドレイン領域３とソース領域２との間にチャネル領域７が形成される。ドレイン領域３に接続し、チャネル領域７とドレイン領域３との間に、高耐圧特性を得るために、低濃度ドレイン領域４をフィールド絶縁膜５の下に設けるとともに、ドレイン領域３の下にＮ−ＷＥＬＬ（Ｎ−ドレイン領域）６を設けている。
【０００３】
チャネル領域７上にはゲート絶縁膜８を介して、ゲート電極９が形成されている。また、チャネル領域７のインピーダンスが、ゲート電極９によって制御される。このような構成が高耐圧ＭＯＳトランジスタの主流であり、チャネルＷ長（図６における左右方向の長さ）は１００から１０００μｍ程度で用いるのが主流である。
【０００４】
バリア用の高融点金属１５と共に形成されたドレイン配線１１は、ドレインコンタクト１２を介して、ドレイン領域３に接続されている。バリア用の高融点金属１５と共に形成された接地配線１４をソースコンタクト１３に接続して、ソースは接地される。また、ドレイン配線１１、接地配線１４と多結晶シリコン膜のゲート電極９の絶縁をはかるために中間絶縁膜１６が設けられ、デバイスを保護するために、デバイスの最上膜に保護用の保護膜１７が設けられている。尚、１８は基板接地領域である。
【０００５】
【発明が解決しようとする課題】
組みたて工程や最終ユーザーの使用中において遭遇する静電気やノイズ等は、製品の使用電圧範囲、あるいは、絶対最大定格をはるかに超える特殊な電圧が、製品に印加される環境下にある。従来の高耐圧ＭＯＳトタンジスタ技術では、Ｗ長を長く確保することで、トランジスタ破壊を防止していた。本発明の目的は、既存のプロセス加工で従来の高耐圧絶縁ゲート型電界効果トランジスタより低電圧でブレイクダウンさせトランジスタ破壊耐圧を向上させる装置と製造方法を得ることである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の手段とした。
（１）第１導電型の半導体領域表面に互いに間隔を置いて設けられた第２導電型の高濃度ソース／ドレイン領域と、前記高濃度ソース領域と前記高濃度ドレイン領域との間の第１導電型半導体領域のチャネル領域と、前記チャネル領域に接し、前記高濃度ドレイン領域の周囲に設けられた薄い不純物濃度の低濃度ドレイン領域と、前記チャネル領域の上に設けれたゲート絶縁膜と、前記薄い不純物濃度の低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、前記ゲート絶縁膜及び前記高耐圧用絶縁膜の上に設けられたゲート電極と、前記ゲート電極を配線を介して基盤に接地した高耐圧絶縁ゲート型電界効果オフトランジスタ構造とした。
（２）前記高耐圧絶縁ゲート型電界効果オフトランジスタを高耐圧絶縁ゲート型電界効果トランジスタに並列に設けた。
（３）前記高耐圧絶縁ゲート型電界効果トランジスタを前記高濃度ドレイン領域を中心に左右に配置し２ゲートの高耐圧絶縁ゲート型電界効果トランジスタを設け、前記２ゲートの高耐圧絶縁ゲート型電界効果トランジスタを繰り返し配置したドレイン個数の２倍であるＸゲートの櫛形高耐圧絶縁ゲート型電界効果トランジスタにおいて、前記高耐圧絶縁ゲート型電界効果トランジスタの数ゲート部に前記高耐圧絶縁ゲート型電界効果オフトランジスタを左右対称に設けた。
（４）前記高耐圧絶縁ゲート型電界効果オフトランジスタを同方向に設けた。
（５）前記高耐圧絶縁ゲート型電界効果トランジスタを入出力ＰＡＤの周囲に多角形で設け、少なくとも１辺は前記高耐圧絶縁ゲート型電界効果オフトランジスタを有する。
【０００７】
上記の手段をとることで、高耐圧絶縁ゲート型電界効果オフトランジスタにより、従来の高耐圧絶縁ゲート型電界効果トランジスタより低電圧でブレイクダウンするため、静電気やノイズ等によるトランジスタ破壊耐圧が向上する。
【０００８】
【発明の実施の形態】
以下に本発明の実施例を図面に基づいて説明する。図１に高耐圧絶縁ゲート型電界効果オフトランジスタの断面構造を示す。Ｐ型シリコン基板１の表面にＮ＋型ソース領域２とＮ＋型ドレイン領域３を設け、Ｎ＋型ソース領域２とＮ＋ドレイン領域３の間にチャネル領域７がμｍから１０μｍ幅で設けられ、チャネル領域７の上に１００から５００Åのシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜８を介して、多結晶シリコン膜のゲート電極９が設けられている。
【０００９】
チャネル領域７は１μｍから１０μｍ幅で実現できるが、１μｍから４μｍ幅でも良い。さらに、１μｍから３μｍ幅がもっとも最適値である。シリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜８は、１００から５００Åの厚さでも実現できるが、１００から３００Åの厚さでも良い。さらに１００から２００Åの厚さがもっとも最適値である。
【００１０】
また、Ｎ＋型ドレイン領域３とチャネル領域７の間に濃度の低い低濃度Ｎ＋−型ドレイン領域４が１μｍから４μｍの幅で存在する。低濃度Ｎ＋−型ドレイン領域４は１μｍから４μｍ幅で実現できるが、次の１μｍから３μｍ幅でも良い。さらに、１μｍから２μｍ幅がもっとも最適値である。低濃度Ｎ＋ー型ドレイン領域の上には、フィールド絶縁膜５が４０００から１００００Åの厚さでもうけられる。フィールド絶縁膜５は４０００から１００００Åの厚さでも実現できるが、４０００から８０００Åの膜厚でも良い。さらに４０００から６０００Åの膜厚がもっとも最適値である。また、Ｎ＋型ドレイン領域３とＰ型シリコン基盤１との耐圧を向上させるため、Ｎ＋型ドレイン領域３の周囲に低濃度のＮ−型ドレイン領域６を設けてある。
【００１１】
ドレインへの信号入力としてドレイン配線１１をドレイン領域３にドレインコンタクト１２を通して接合せさている。ソースの接地は、接地配線１４をソースコンタクト１３を介して、接地してある。又、接地配線１４はゲートコンタクト１０を介してゲート電極９に接合させている。
【００１２】
ドレイン配線１１及び接地配線１４は、ＡＬ−Ｓｉ膜４０００から１５０００Åで実現できるが、５０００から１３０００Åでも良い。さらに８０００から１００００Åの膜厚がもっとも最適値である。また、ＡＬ−Ｓｉ膜の代用膜として、　ＡＬ−Ｓｉ−Ｃｕ膜を用いることもでき、　ＡＬ−Ｓｉ膜及びＡＬ−Ｓｉ−Ｃｕ膜の下にバリア用の高融点金属１５を用いることもできる。高融点金属としは、Ｔｉ／ＴｉＮ，　Ｔｉ／ＴｉｏＮ，　Ｔｉ　／ＴｉＷが用いられる。
【００１３】
尚、ドレイン配線１１、接地配線１４と多結晶シリコン膜のゲート電極９の絶縁をはかるために中間絶縁膜１６が５０００Åから１００００Åで設けられ、デバイスを保護するために、デバイスの最上膜に保護用の保護膜１７が５０００Åから１５０００Åで設けられている。中間絶縁膜１６は５０００から１００００Åの厚さでも実現できるが、５０００から８０００Åの膜厚でも良い。さらに４０００から６０００Åの膜厚がもっとも最適値である。
【００１４】
尚、中間絶縁膜としてＢＰＳＧ膜、ＮＳＧ／ＰＳＧ膜、を用いることもできる。保護膜１７は５０００から１５０００Åの厚さでも実現できるが、７０００から１３０００Åの膜厚でも良い。さらに８０００から１２０００Åの膜厚がもっとも最適値である。尚、バイポーラ耐圧を向上させるために、Ｎ＋型ソース領域２に、Ｐ＋基板接地領域１８を間隔をもって設ける。
【００１５】
Ｎ＋−型とは、Ｎ型不純物濃度が、Ｎ＋型で示した不純物濃度に比べて低く、またＮ−型で示した不純物濃度より高い不純物濃度であることを意味し、ここでは、Ｎ型不純物濃度が、Ｎ＋型＞Ｎ＋−型＞Ｎ−型の関係で表される不純物濃度をＮ＋−型と定義する。高耐圧絶縁ゲート型電界効果オフトランジスタのトータル的なＷ長幅１９は、５０μｍから３０００μｍの間で用いられる。
【００１６】
図２は、高耐圧絶縁ゲート型電界効果トランジスタ２１と高耐圧絶縁ゲート型電界効果オフトランジスタ２０をドレイン配線１１に並列に設けた回路図である。
【００１７】
図３は、高耐圧絶縁ゲート型電界効果トランジスタ２１を櫛型にレイアウトし、高耐圧絶縁ゲート型電界効果トランジスタ２１の２つのトランジスタ部に高耐圧絶縁ゲート型電界効果オフトランジスタ２０を左右対称に設けたレイアウト図である。
【００１８】
図４は、高耐圧絶縁ゲート型電界効果トランジスタ２１を櫛型にレイアウトし、高耐圧絶縁ゲート型電界効果トランジスタ２１の２つのトランジスタ部に高耐圧絶縁ゲート型電界効果オフトランジスタ２０を同方向に設けたレイアウト図である。
【００１９】
図５は、高耐圧絶縁ゲート型電界効果トランジスタ２１を入出力パッド２２の周囲に多角形で設け、１辺を前記高耐圧絶縁ゲート型電界効果オフトランジスタ２０で配置したレイアウト図である。
【００２０】
【発明の効果】
この発明は、以上説明したように、高耐圧絶縁ゲート型電界効果オフトランジスタにより、従来の高耐圧絶縁ゲート型電界効果トランジスタより低電圧でブレイクダウンするため、静電気やノイズ等によるトランジスタ破壊耐圧が向上する。
【図面の簡単な説明】
【図１】図１は、本発明半導体装置の第一の断面図である。
【図２】図２は、本発明半導体装置の第二の回路図である。
【図３】図３は、本発明半導体装置の第三のレイアウト図である。
【図４】図４は、本発明半導体装置の第四のレイアウト図である。
【図５】図５は、本発明半導体装置の第五のレイアウト図である。
【図６】図６は、従来の半導体装置の第一の断面図である。
【符号の説明】
１　Ｐ型シリコン基板
２　Ｎ＋型ソース領域
３　Ｎ＋型ドレイン領域
４　低濃度ドレイン領域
５　フィールド絶縁膜
６　Ｎ−型ドレイン領域
７　チャネル領域
８　ゲート絶縁膜
９　ゲート電極
１０ゲートコンタクト
１１ドレイン配線
１２ドレインコンタクト
１３ソースコンタクト
１４接地配線
１５バリア用の高融点金属
１６中間絶縁膜
１７保護膜
１８基板接地領域
１９トータルＷ長幅
２０高耐圧絶縁ゲート型電界効果オフトランジスタ
２１高耐圧絶縁ゲート型電界効果トランジスタ
２２入出力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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