(57)【要約】【課題】半導体集積回路の試験パターン生成の工数を短縮し、かつ誤りを低減することを課題とする。【解決手段】半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップ（Ｓ１２１）と、ネットリスト内の使用マクロの識別情報を基に半導体集積回路の試験パターンを生成する試験パターン生成ステップ（Ｓ１２２）とを有する半導体集積回路の設計方法が提供される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップと、
前記ネットリスト内の使用マクロの識別情報を基に半導体集積回路の試験パターンを生成する試験パターン生成ステップと
を有する半導体集積回路の設計方法。
【請求項２】
前記試験パターン生成ステップは、前記ネットリスト内の使用マクロの識別情報を基に各使用マクロの試験パターンを読み出して半導体集積回路の試験パターンを生成する請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記試験パターン生成ステップは、前記各使用マクロの試験パターンの故障検出率を読み出して半導体集積回路の故障検出率を演算して出力する請求項２記載の半導体集積回路の設計方法。
【請求項４】
さらに、前記ネットリスト内の使用マクロの識別情報を基に半導体集積回路のマニュアルを生成するマニュアル生成ステップを有する請求項１〜３のいずれか１項に記載の半導体集積回路の設計方法。
【請求項５】
半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップと、
前記ネットリスト内の使用マクロの識別情報を基に半導体集積回路のマニュアルを生成するマニュアル生成ステップと
を有する半導体集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計方法に関し、特に半導体集積回路の結線情報を含むネットリストを生成する設計方法に関する。
【０００２】
【従来の技術】
図４は、半導体集積回路の試験方法を説明するための図である。半導体集積回路４１０は、試験対象物である。テスタ４２０は、半導体集積回路４１０の端子に試験パターンを供給し、半導体集積回路４１０の他の端子の電圧を検出することにより製造試験を行う。半導体集積回路４１０は、例えば、マクロ（機能ブロック）として、ＣＰＵ４０１、ＲＯＭ４０２、ＲＡＭ４０３、Ａ／Ｄ変換器４０４及びタイマ４０５を有する。テスタ４２０は、コンピュータの一種であり、複数品種の半導体集積回路の試験を行うことができる。複数品種の半導体集積回路のための試験パターンはそれぞれ異なる。上記の半導体集積回路の試験は、半導体集積回路の試作時の試験、半導体集積回路の半導体ウエハ状態での試験、及び半導体集積回路のパッケージ状態での試験を含む。
【０００３】
図５は、従来技術による半導体集積回路の設計方法を示すフローチャートである。半導体集積回路の設計は、試験パターン生成ステップＳ５４１及びネットリスト生成ステップＳ５４２が並列に処理される。各ステップＳ５４１及びＳ５４２は、マクロ単位の処理を行う第１段階Ｓ５３１、及び半導体集積回路全体の処理を行う第２段階Ｓ５３２がある。
【０００４】
まず、試験パターン生成ステップＳ５４１を説明する。品種の使用マクロ一覧表５０１は、対象となる品種の半導体集積回路で使用されるマクロの一覧として記憶装置に記憶しておく。ステップ５０２では、その品種の使用マクロ一覧表５０１を基に、使用するマクロの標準試験パターン５０３を人間が選択する。すると、選択されたマクロの標準試験パターン５０４が出力される。
【０００５】
次に、ステップ５０５では、ＣＡＤ（ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ  ｄｅｓｉｇｎ）装置を用いて、マクロ標準試験パターン５０４を基にその品種用マクロ毎の試験パターンを生成する。具体的には、ピン配置情報５０６、並びにＩ／Ｏ情報及びレジスタ情報５０７を記憶装置から読み出して、その情報を基にその品種固有の試験パターンを生成する。レジスタ情報は、例えばタイマ４０５（図４）の最大カウント値である。以後、ステップ５０２に戻り、その品種に使用される他のマクロの処理を繰り返す。上記の処理は、マクロ単位で行い、すべての使用マクロについての処理が終了すると、その品種用マクロ毎の試験パターン５０８の生成が完了する。
【０００６】
次に、ステップ５０９では、その品種用マクロ毎の試験パターン５０８を統合し、その品種の半導体集積回路の試験パターン５１１を生成する。具体的には、その品種の半導体集積回路の固有の試験パターン５１０を記憶装置から読み出して、試験パターン５０８を基にその品種の半導体集積回路の試験パターン５１１を生成して出力する。固有の試験パターン５１０は、その品種の半導体集積回路固有で搭載されているマクロに対する試験パターンであり、例えばゼロ点検出のための試験パターンである。
【０００７】
次に、ネットリスト生成ステップＳ５４２を説明する。ステップ５２１では、ＣＡＤ装置を用いて、その品種の使用マクロ一覧表５０１を記憶装置から読み出し、最上位階層のみの回路を作成する。すなわち、マクロ間の結線設計を行い、マクロ間の結線情報を含む最上位階層のみのネットリスト５２２を出力する。
【０００８】
次に、ステップ５２３では、ＣＡＤ装置を用いて、最上位階層（マクロ込み）のネットリスト５２６を作成する。すなわち、マクロ内の結線設計を行い、マクロ内の結線情報を含む最上位階層（マクロ込み）ネットリスト５２６を生成して出力する。具体的には、ステップ５２３では、マクロ標準回路情報５２４及び品種固有の回路情報５２５を記憶装置から読み出し、それらの回路情報を基にネットリスト５２６を生成する。
【０００９】
また、下記の特許文献１が公開されている。
【００１０】
【特許文献１】
特開平４−１１３２８３号公報
【００１１】
【発明が解決しようとする課題】
図５の設計方法では、試験パターン生成ステップＳ５４１の際、マクロ単位の処理を行う第１段階Ｓ５３１、及び半導体集積回路全体の処理を行う第２段階Ｓ５３２の合計２段階の工程が必要である。このため、工数が多くなる問題がある。
【００１２】
また、半導体集積回路の製品マニュアルの作成は、人手に頼る部分が多く、作成に長時間を要したり、誤記が多いという問題がある。
【００１３】
本発明の目的は、半導体集積回路の試験パターン生成及び／又はマニュアル生成の工数を短縮することである。
本発明の他の目的は、半導体集積回路の試験パターン生成及び／又はマニュアル生成の誤りを低減することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップと、ネットリスト内の使用マクロの識別情報を基に半導体集積回路の試験パターンを生成する試験パターン生成ステップとを有する半導体集積回路の設計方法が提供される。
【００１５】
ネットリスト生成ステップと試験パターン生成ステップをリンクすることにより、誤った試験パターン生成を防止することができる。また、このリンクにより、自動化が容易になり、工数を短縮することができる。
【００１６】
本発明の他の観点によれば、半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップと、ネットリスト内の使用マクロの識別情報を基に半導体集積回路のマニュアルを生成するマニュアル生成ステップとを有する半導体集積回路の設計方法が提供される。
【００１７】
ネットリスト生成ステップとマニュアル生成ステップをリンクすることにより、誤ったマニュアル生成を防止することができる。また、このリンクにより、自動化が容易になり、工数を短縮することができる。
【００１８】
【発明の実施の形態】
（第１の実施形態）
図４を参照しながら、本発明の第１の実施形態による半導体集積回路の試験方法を説明する。後に説明する本発明の第２の実施形態においても同じである。半導体集積回路４１０は、試験対象物である。テスタ４２０は、半導体集積回路４１０の端子に試験パターン（試験信号）を供給し、半導体集積回路４１０の他の端子の電圧を検出することにより製造試験を行う。半導体集積回路４１０は、例えば、マクロ（機能ブロック）として、ＣＰＵ４０１、ＲＯＭ４０２、ＲＡＭ４０３、Ａ／Ｄ変換器４０４及びタイマ４０５を有する。テスタ４２０は、コンピュータの一種であり、複数品種の半導体集積回路の試験を行うことができる。複数品種の半導体集積回路のための試験パターンはそれぞれ異なる。上記の半導体集積回路の試験は、半導体集積回路の試作時の試験、半導体集積回路の半導体ウエハ状態での試験、及び半導体集積回路のパッケージ状態での試験を含む。
【００１９】
図１は、本実施形態による半導体集積回路の設計方法を示すフローチャートである。半導体集積回路の設計は、ネットリスト生成ステップＳ１２１及び試験パターン生成ステップＳ１２２が順にリンクして処理される。
【００２０】
まず、ネットリスト生成ステップＳ１２１を行う。品種の使用マクロ一覧表１０１は、対象となる品種の半導体集積回路で使用されるマクロの一覧として記憶装置に記憶しておき、各使用マクロのコード（識別情報）ＣＤを含む。ステップ１０２では、ＣＡＤ装置を用いて、その品種の使用マクロ一覧表１０１を記憶装置から読み出し、最上位階層のみの回路を作成（設計）する。すなわち、マクロ間の結線設計を行い、マクロ間の結線情報を含む最上位階層のみのネットリスト１０３を出力する。ネットリスト１０３は、上記の各使用マクロのコードＣＤを含む。
【００２１】
次に、ステップ１０４では、ＣＡＤ装置を用いて、最上位階層（マクロ込み）のネットリストを作成する。すなわち、マクロ内の結線設計を行い、マクロ内の結線情報を含む最上位階層（マクロ込み）ネットリスト１０７を生成して出力する。具体的には、ステップ１０４では、マクロ標準回路情報１０５及び品種固有の回路情報１０６を記憶装置から読み出し、それらの回路情報を基にネットリスト１０７を生成して記憶装置に書き込む。マクロ標準回路情報１０５は、各マクロ標準回路及びそれに対応する標準試験パターン１０９のリビジョンナンバ（改訂番号）ＲＮを含み、ライブラリ化することができる。標準試験パターン１０９は、改訂されることがあるので、そのうちの最新のリビジョンナンバＲＮをマクロ標準回路情報１０５に含ませておく。この結果、ネットリスト１０７は、各使用マクロのコードＣＤ及びリビジョンナンバＲＮを含む。
【００２２】
次に、試験パターン生成ステップＳ１２２を行う。ステップ１０８では、ＣＡＤ装置を用いて、ネットリスト１０７を記憶装置から読み出し、そのネットリスト１０７を基にその品種の半導体集積回路の試験パターン１１３を生成して出力する。具体的には、ステップ１０８では、マクロ標準試験パターン１０９、ピン配置情報１１０、Ｉ／Ｏ情報及びレジスタ情報１１１、並びに品種固有の試験パターン１１２を記憶装置から読み出して、それらの情報を基にその品種の半導体集積回路の試験パターン１１３を生成する。レジスタ情報は、例えばタイマ４０５（図４）の最大カウント値である。品種固有の試験パターン１１２は、その品種の半導体集積回路固有で搭載されているマクロに対する試験パターンであり、例えばゼロ点検出のための試験パターンである。マクロ標準試験パターン１０９は、ライブラリ化することができる。
【００２３】
ステップ１０８では、ネットリスト１０７内の使用マクロのコードＣＤ及びリビジョンナンバＲＮを基に各使用マクロの試験パターン１０９及び／又は１１２を読み出して半導体集積回路の試験パターン１１３を生成する。マクロ標準試験パターン１０９は、マクロ毎の試験パターンを有し、さらに各マクロについて一又は複数のリビジョンナンバの試験パターンを有する。ネットリスト１０７は、各使用マクロのコードＣＤ及びリビジョンナンバＲＮを有するので、ステップ１０８では、そのコードＣＤ及びリビジョンナンバＲＮに対応するマクロ標準試験パターン１０９を読み出し、半導体集積回路の試験パターン１１３を生成する。
【００２４】
また、マクロ標準試験パターン１０９は、各試験パターンに対応する故障検出率ＢＤを含む。故障検出率ＢＤについて説明する。マクロ標準試験パターン１０９は、マクロのすべての動作パターンを試験することが好ましい。しかし、マクロが複雑であれば動作パターンの種類が無限に近くづくため、すべての動作パターンを試験することは現実的ではない。そこで、実際には、マクロ標準試験パターン１０９は、一部の動作パターンのみを試験することもある。故障検出率ＢＤは、その試験パターンによればマクロの何％の不具合を検出可能かを示すものである。
【００２５】
ステップ１０８では、各使用マクロの試験パターンと共にそれらの故障検出率ＢＤを読み出して、その故障検出率ＢＤを基に半導体集積回路全体の故障検出率ＢＤ１を演算する。半導体集積回路の故障検出率ＢＤ１は、試験パターン１１３と共に出力される。
【００２６】
図５の設計方法では、試験パターンを生成する際、マクロ単位の処理を行う第１段階Ｓ５３１、及び半導体集積回路全体の処理を行う第２段階Ｓ５３２の合計２段階の工程が必要であり、工数が多くなる。図１の本実施形態によれば、１段階のステップ１０８で試験パターンを生成でき、工数の短縮を図ることができる。また、ネットリスト生成ステップＳ１２１と試験パターン生成ステップＳ１２２がマクロのコードＣＤ及びリビジョンナンバＲＮによりリンクされているので、誤った試験パターン生成を防止することができる。また、このリンクにより、自動化が容易になり、工数を短縮することができる。
【００２７】
（第２の実施形態）
図２は、本発明の第２の実施形態による半導体集積回路の設計方法を示すフローチャートである。本実施形態は、第１の実施形態（図１）に比べて、マニュアル生成ステップＳ２２２を追加したものである。この半導体集積回路の設計は、ネットリスト生成ステップＳ１２１及びマニュアル生成ステップＳ２２２が順にリンクして処理される。試験パターン生成ステップＳ１２２及びマニュアル生成ステップＳ２２２は、並列に処理される。
【００２８】
以下、マニュアル生成ステップＳ２２２を説明する。ステップ２０１では、ＣＡＤ装置又は通常のコンピュータを用いて、ネットリスト１０７を記憶装置から読み出し、そのネットリスト１０７を基にその品種の半導体集積回路のマニュアル２０４を生成して出力する。具体的には、ステップ２０１では、マクロ標準マニュアル２０２及び品種固有のマニュアル２０３を記憶装置から読み出して、その品種の半導体集積回路のマニュアル２０４を生成する。マクロ標準マニュアル２０２は、ライブラリ化することができる。マニュアルは、使用説明書である。ステップ２０１では、ネットリスト１０７内の各使用マクロのコードＣＤを基に各使用マクロのマニュアル２０２及び／又は２０３を読み出して半導体集積回路のマニュアル２０４を生成する。
【００２９】
半導体集積回路の製品マニュアル生成とネットリスト生成を無関係に行うと、作成に長時間を要したり、誤記が多いという問題がある。本実施形態では、ネットリスト生成ステップＳ１２１とマニュアル生成ステップＳ２２２がマクロのコードＣＤによりリンクされているので、誤ったマニュアル生成を防止することができる。また、このリンクにより、自動化が容易になり、工数を短縮することができる。
【００３０】
図３は、上記の第１及び第２の実施形態によるＣＡＤ装置及びテスタ４２０（図４）を構成するコンピュータのハードウエア構成例を示す図である。バス３０１には、中央処理装置（ＣＰＵ）３０２、ＲＯＭ３０３、ＲＡＭ３０４、ネットワークインタフェース３０５、入力装置３０６、出力装置３０７及び外部記憶装置３０８が接続されている。
【００３１】
ＣＰＵ３０２は、データの処理及び演算を行うと共に、バス３０１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ３０３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ３０２が実行することにより、コンピュータが起動する。外部記憶装置３０８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ３０４にコピーされ、ＣＰＵ３０２により実行される。このコンピュータは、コンピュータプログラム（ＣＡＤソフトウエア又は試験プログラム）を実行することにより、半導体集積回路の設計又は試験を行うことができる。
【００３２】
外部記憶装置３０８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置３０８は、コンピュータプログラム及び設計データを記録媒体に記録したり、記録媒体からコンピュータプログラム及び設計データを読み出すことができる。
【００３３】
ネットワークインタフェース３０５は、ネットワークに対してコンピュータプログラム及び設計データを入出力することができる。入力装置３０６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置３０７は、ディスプレイ及びプリンタ等である。
【００３４】
本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びコンピュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
【００３５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００３６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００３７】
（付記１）半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップと、
前記ネットリスト内の使用マクロの識別情報を基に半導体集積回路の試験パターンを生成する試験パターン生成ステップと
を有する半導体集積回路の設計方法。
（付記２）前記試験パターン生成ステップは、前記ネットリスト内の使用マクロの識別情報を基に各使用マクロの試験パターンを読み出して半導体集積回路の試験パターンを生成する付記１記載の半導体集積回路の設計方法。
（付記３）前記試験パターン生成ステップは、前記各使用マクロの試験パターンの故障検出率を読み出して半導体集積回路の故障検出率を演算して出力する付記２記載の半導体集積回路の設計方法。
（付記４）さらに、前記ネットリスト内の使用マクロの識別情報を基に半導体集積回路のマニュアルを生成するマニュアル生成ステップを有する付記１〜３のいずれか１項に記載の半導体集積回路の設計方法。
（付記５）前記マニュアル生成ステップは、前記ネットリスト内の使用マクロの識別情報を基に各使用マクロのマニュアルを読み出して半導体集積回路のマニュアルを生成する付記４記載の半導体集積回路の設計方法。
（付記６）前記マニュアルは、使用説明書である付記４又は５記載の半導体集積回路の設計方法。
（付記７）前記試験パターンは、テスタにより半導体集積回路を試験するための試験パターンである付記１〜６のいずれか１項に記載の半導体集積回路の設計方法。
（付記８）半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップと、
前記ネットリスト内の使用マクロの識別情報を基に半導体集積回路のマニュアルを生成するマニュアル生成ステップと
を有する半導体集積回路の設計方法。
（付記９）前記マニュアル生成ステップは、前記ネットリスト内の使用マクロの識別情報を基に各使用マクロのマニュアルを読み出して半導体集積回路のマニュアルを生成する付記８記載の半導体集積回路の設計方法。
（付記１０）前記マニュアルは、使用説明書である付記８又は９記載の半導体集積回路の設計方法。
【００３８】
【発明の効果】
以上説明したように、ネットリスト生成ステップと試験パターン生成ステップをリンクすることにより、誤った試験パターン生成を防止することができる。また、このリンクにより、自動化が容易になり、工数を短縮することができる。
【００３９】
また、ネットリスト生成ステップとマニュアル生成ステップをリンクすることにより、誤ったマニュアル生成を防止することができる。また、このリンクにより、自動化が容易になり、工数を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体集積回路の設計方法を示すフローチャートである。
【図２】本発明の第２の実施形態による半導体集積回路の設計方法を示すフローチャートである。
【図３】ＣＡＤ装置及びテスタを構成するコンピュータのハードウエア構成図である。
【図４】半導体集積回路の試験方法を説明するための図である。
【図５】従来技術による半導体集積回路の設計方法を示すフローチャートである。
【符号の説明】
３０１  バス
３０２  ＣＰＵ
３０３  ＲＯＭ
３０４  ＲＡＭ
３０５  ネットワークインタフェース
３０６  入力装置
３０７  出力装置
３０８  外部記憶装置
４０１  ＣＰＵ
４０２  ＲＯＭ
４０３  ＲＡＭ
４０４  Ａ／Ｄ変換器
４０５  タイマ
４１０  半導体集積回路
４２０  テスタ
【図１】
2004252850.tif 000003
【図２】
2004252850.tif 000004
【図３】
2004252850.tif 000005
【図４】
2004252850.tif 000006
【図５】
2004252850.tif 000007