(57)【要約】【課題】コンタクト抵抗を低減しソフトエラー耐性を向上させた、微細化された半導体装置を提供することを目的とする。【解決手段】第１インバータのトランジスタＴ１，Ｔ２の活性領域２，４と、第２インバータのトランジスタＴ３，Ｔ４のゲート電極５ａとを、第１コンタクトにより接続する第１配線１５、および、第２インバータのトランジスタＴ３，Ｔ４の活性領域１，２と、第１インバータのゲート電極６ａとを、第２コンタクトにより接続する第２配線２０とを有し、第１および第２コンタクトは、少なくとも１箇所、上部と下部の開口端径より大きい部分を有し、第１配線１５と第２配線２０とに対応して、誘電膜２０ｂを介して、電源配線２０ｃが埋め込まれている。【選択図】　　　　図１６
2004079706.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜と、その層間絶縁膜を貫通するコンタクト用接続孔を充填しかつ平面的に延びる局所配線と、その局所配線によって配線され、一対のインバータから成るフリップフロップ回路と、そのフリップフロップ回路の入出力部を構成するアクセストランジスタとを含むＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であって、
第１のインバータを構成するトランジスタ（Ｔ１，Ｔ２）の活性領域（２，４）と、第２のインバータを構成するトランジスタ（Ｔ３，Ｔ４）のゲート電極（５ａ）とを第１のコンタクト（１１，１２，１３）を介して接続させる第１の配線（１５）、および、
前記第２のインバータを構成するトランジスタ（Ｔ３，Ｔ４）の活性領域（１，２）と、前記第１のインバータを構成するトランジスタ（Ｔ１，Ｔ２）のゲート電極（６ａ）とを第２のコンタクト（８，９，１０）を介して接続させる第２の配線（２０）を有し、
前記第１および第２のコンタクト（８，９，１０，１１，１２，１３）は、上部開口端と下部接開口端との間において少なくとも１箇所、前記上部開口端および下部接開口端の開口径より大きい部分を有し、
前記第１および第２のコンタクト内に、前記第１の配線（１５）および第２の配線（２０）に対応して、誘電膜（２０ｂ）を介して、前記インバータに接続される電源配線（２０ｃ）が埋め込まれている、半導体装置。
【請求項２】
前記上部開口端および下部接開口端の開口径より大きい部分が、互いに間隔をおいて、複数個、配置される、請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜は、所定のエッチング処理に対してエッチングレートの異なる複数種の絶縁膜が積層された多層絶縁膜であり、前記コンタクト用接続孔において、前記上部開口端および下部接開口端の部分は、前記多層絶縁膜の所定のエッチングレートを有する絶縁膜に対応する部分であり、前記上部開口端および下部接開口端の開口径より大きい開口径を有する部分は前記所定のエッチングレートより大きい拡大エッチングレートを有する絶縁膜に対応する部分である、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より具体的にはＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】
半導体装置として、ＣＭＯＳ型スタティックランダムアクセスメモリ（以下ＣＭＯＳ型ＳＲＡＭと記す。）を例にとって説明する。従来のフリップフロップ型ＳＲＡＭメモリセルは、たとえば、特開平２−１５００６２号公報に載せられているように、２つの負荷用ｐ型ＭＯＳトランジスタと４つのｎ型ＭＯＳトランジスタとで構成されている。すなわち、図２５にその等価回路を示すように、１対のドライバＭＯＳトランジスタＴ２，Ｔ４の各トランジスタのドレインが他方のゲート電極に接続されている。ドライバトランジスタＴ２，Ｔ４のドレインには、負荷用ｐ型ＭＯＳトランジスタＴ１、Ｔ３のドレインが接続されている。ドライバトランジスタＴ２，Ｔ４のソースは、所定の電位（例示されている図２５では接地電位）に固定されている。負荷用ｐ型ＭＯＳトランジスタＴ１，Ｔ３のソースには、電源電圧Ｖｃｃが印加されて、ｎ型ドライバトランジスタＴ２、Ｔ４および負荷用ｐ型トランジスタＴ１，Ｔ３からなるフリップフロップ回路に電流を供給している。
【０００３】
上記フリップフロップ回路の蓄積ノードには、アクセスＭＯＳトランジスタＴ５、Ｔ６が接続されている。４つのｎ型ＭＯＳトランジスタＴ２，Ｔ４，Ｔ５，Ｔ６と、２つの負荷用ｐ型ＭＯＳトランジスタＴ１，Ｔ３とにより、１ビットのセルが構成されている。
【０００４】
次に、図２６を用いて、従来技術についてより詳細に説明する。図２６は、上述した回路を形成している各部分の平面配置図である。半導体基板表面に選択的に形成されているｎ＋型不純物領域１０１は、ｎ型ドライバトランジスタＴ４およびｎ型アクセストランジスタＴ６のソースドレイン領域である。ｎ＋型不純物領域１０２は、ｎ型ドライバトランジスタＴ２およびｎ型アクセストランジスタＴ５のソースドレイン領域である。また、半導体基板表面に選択的に形成されたｐ＋型不純物領域１０３，１０４は、それぞれ負荷用ｐ型トランジスタＴ３，Ｔ１のソースドレイン領域である。
【０００５】
ゲート電極１０５は、半導体基板上に不純物を含む多結晶シリコンにより形成されており、トランジスタＴ３およびＴ４のゲート電極として動作する。また、このゲート電極１０５は、トランジスタＴ１およびＴ２の形成領域に向って延び出した延出部１０５ａを有している。半導体基板上に形成されているゲート電極１０６は、同様に、トランジスタＴ１およびＴ２のゲート電極として動作し、トランジスタＴ３およびＴ４の形成領域に向って延び出した延出部１０６ａを有する。また、多結晶シリコンにより形成されているゲート電極１０７は、トランジスタＴ５およびＴ６のゲート電極であるとともにワード線としても使用される。
【０００６】
上記のゲート電極１０５，１０６，１０７の上方には、図２６に示すＳＲＡＭの局所配線となる、多結晶シリコン膜、金属シリサイド膜、または、金属ポリサイド膜などの導電膜１１４，１１５が形成されている。導電膜１１４は、コンタクトホール１０８を充填する導電膜を介して（以下、単に「コンタクトホールを介して」と記す）ｎ＋型不純物領域１０１と接続されている。導電膜１１４は、さらにコンタクトホール１０９を介してゲート電極１０６の延出部１０６ａの先端部と接続されている。さらに、コンタクトホール１１０を介してｐ＋型不純物領域１０３と接続されている。これにより、ｎ＋型不純物領域１０１と、ゲート電極１０６の延出部１０６ａの先端部と、ｐ＋型不純物領域１０３とは、互いに電気的に接続される。
【０００７】
同様に、導電膜１１５は、コンタクトホール１１１を介してｎ＋型不純物領域１０２と接続されており、またコンタクトホール１１２を介してゲート電極１０５の延出部の先端部と接続されている。さらに、コンタクトホール１１３を介してｐ＋型不純物領域１０４と接続されている。
【０００８】
図２７から図３１は、図２６のＸ１−Ｘ２に沿う断面図である。上記図２７から図３１を参考にして、従来のＳＲＡＭにの製造方法について工程順に説明する。
【０００９】
まず、シリコン基板１５１内の所望の領域にＬＯＣＯＳ法などにより厚さ１００〜１０００ｎｍのシリコン酸化膜１３３を形成する（図２７参照）。次に、ＭＯＳトランジスタの能動領域となる部分の所望の領域にｐ型不純物イオン打込みによりｐ型のウェル１１６を、またｎ型不純物のイオン打込みによりｎ型のウェル１１８をそれぞれ形成する（図２７参照）。
【００１０】
次に、ＭＯＳトランジスタの能動領域となる部分に、厚さ１０〜１００ｎｍのゲート酸化膜１３３を形成する。次いで、第１層目の導電膜となる多結晶シリコン膜などの導電膜１０５，１０６，１０７を堆積する。次いで、フォトリソグラフィとエッチングとにより第１層目の導電膜をパターニングし、ＭＯＳトランジスタのゲート電極１０５，１０６，１０７を形成する。図２７に表れる第１層目の導電膜は、たとえば導電膜１０５，１０６の相手方に向って延びる延出部１０５ａ，１０６ａの断面である。
【００１１】
次に，ＳｉＯ２などの絶縁膜を堆積し、ドライエッチングなどのエッチバックによりサイドウォール１１９を形成する。次に、ＭＯＳトランジスタの能動領域を形成する所望の領域に、ｐ型不純物のイオン打込みにより、ｐ型ソースドレイン領域１２５を、またｎ型不純物のイオン打込みによりｎ型ソースドレイン領域１２６を形成する。次いで、この上に、第１層目の層間絶縁膜となるＳｉＯ２などの絶縁膜１２７を厚さ１００〜５００ｎｍに堆積する（図２７参照）。
【００１２】
次に、図２７に示すように、フォトリソグラフィのレジスト１２９をマスクとして、エッチングにより、第１層目の層間絶縁膜１２７を連続して開口して接続孔１０８，１０９，１１０を設ける。次いで、図２８に示すように金属シリサイド膜１１４を、５００〜２０００ｎｍの厚さに堆積する。次に、図２９を参照して、フォトリソグラフィのレジスト１１１をマスクとして、エッチングにより、金属シリサイド膜をパターニングして、局所配線１１４を形成する。
【００１３】
この後、ＣＶＤ法などにより、ＳｉＯ２などの絶縁膜１３４を厚さ１００〜１０００ｎｍに堆積する（図３０）。次いで、フォトリソグラフィとエッチングとにより、接続孔１４３を開口する。この後、図３１に示すように、アルミニウム配線１２４を５００〜２０００ｎｍの厚さに形成する。
【００１４】
上記の方法により、リフレッシュなどを必要しない高速動作が可能なＳＲＡＭを得ることができる。
【００１５】
【発明が解決しようとする課題】
近年、素子の微細化により、コンタクト用接続孔のサイズも例外なく微細化されてきている。それに伴い、コンタクト抵抗は増加の一途をたどっている。また微細化により、メモリセルの記憶ノード間の容量も減少し、それに伴いソフトエラー耐性が低下し、ソフトエラー発生率が増加する傾向にある。このためコンタクト抵抗の増加や、ソフトエラー発生率の増加により、メモリの信頼性が著しく低下するという問題が生じている。
【００１６】
本発明は、コンタクト抵抗を低減しソフトエラー耐性を向上させた、微細化された半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上の層間絶縁膜と、その層間絶縁膜を貫通するコンタクト用接続孔を充填しかつ平面的に延びる局所配線と、その局所配線によって配線され、一対のインバータから成るフリップフロップ回路と、そのフリップフロップ回路の入出力部を構成するアクセストランジスタとを含むＳＲＡＭである。このＳＲＡＭは、第１のインバータを構成するトランジスタの活性領域と、第２のインバータを構成するトランジスタのゲート電極とを、第１のコンタクトを介して接続させる第１の配線（１５）を有する。また、第２のインバータを構成するトランジスタの活性領域と、第１のインバータを構成するトランジスタのゲート電極とを、第２のコンタクトを介して接続させる第２の配線を有する。そして、上記の第１および第２のコンタクトは、上部開口端と下部接開口端との間において少なくとも１箇所、上部開口端および下部接開口端の開口径より大きい部分を有し、その第１および第２のコンタクト内に、第１の配線および第２の配線に対応して、誘電膜を介して、インバータに接続される電源配線が埋め込まれている。
【００１８】
この構成によれば、活性領域または導電層への接続部の開口径は、デザインルールに規定された微細な開口径を用いるが、その間の部分はデザインルール以上の拡大した開口径を用いることができる。このため、微細化した半導体装置において、デザインルールに規定された微細な開口径を用いながら、コンタクト抵抗の増加を防ぐことができる。
【００１９】
「第１および第２の配線に対応して、誘電膜を介して電源配線がインバータに接続される」とは、通常、第１および第２の各配線の下に接して、誘電膜が配置され、その誘電膜の下に接して電源電圧Ｖｃｃを印加する電源配線が配置される場合などが該当する。しかし、下から上へと積み上げる積層の順序などは、誘電膜を間に挟む限り、各配線が下で、電源配線が上であってもよい。また、誘電体を間に挟む限り、他の導電層を配置してもよい。
【００２０】
また、コンタクト用接続孔の上部開口端と下部接開口端との間の所定部分の開口径を大きくすることによりコンタクト用接続孔の表面積が増加し、メモリセルの記憶ノード間の容量が増加する。すなわち、凹凸のついたコンタクト孔の内面に沿って配線が配置されるので、面積が増大することにより容量が増大する。さらに、局所配線膜に（第１および第２の各配線の導電膜／誘電体の絶縁膜／電源配線の導電膜）のサンドイッチ構造を採用することにより、メモリセルの記憶ノード間の容量はさらに増加する。このため、ソフトエラー耐性の低下をさらに確実に防ぐことができ、半導体メモリ装置として高い信頼性を確保することができる。
【００２１】
なお、上記において、ゲート電極と導通されるトランジスタの活性領域は、記憶ノードを構成する部分のトランジスタの活性領域である。
【００２２】
上記のＳＲＡＭの製造方法の参考例は、次の通りである。この製造方法は、たとえば、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜を貫通するように、エッチングによりコンタクト用接続孔を開口する際に、コンタクト用接続孔の上部開口端と下部接開口端との間に、上部開口端および下部接開口端より大きい開口径の部分が形成されるようにエッチングする工程とを備える。そして、コンタクト用接続孔を充填し、かつ平面的に延びる局所配線を形成する際に、少なくとも平面的に延びる部分を、２層以上の導電層が各導電層の間に絶縁層を挟むように積層された多層膜とする、局所配線形成工程とを備える。
【００２３】
上記の方法によれば、層間絶縁膜の構造およびエッチング条件のいずれか一方または両方に変化をつけることにより、層間絶縁膜を貫通するコンタクト用接続孔の開口径を大きくする部分を、その層間絶縁膜の厚み方向の位置を選んで変えることができる。とくに、上部開口端および下部接開口端をデザインルール通りに微細化して、その間の任意の部分の開口径を大きくとることができる。すなわち開口径の広い部分を、層間絶縁膜の厚み方向に任意の配置パターンで配置することができる。このため、上下端部はデザインルールにしたがったコンタクト用接続孔の開口径とした上で、コンタクト抵抗を減らすことができる。かつ、プラグ配線と層間絶縁膜との界面の面積を増大することができるので、メモリセルの記憶ノード間の容量を増加することができる。この結果、ソフトエラー耐性を高くすることができ、ＳＲＡＭの高い信頼性を確保することができる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態を図面に基づいて説明する。
【００２５】
（実施の形態１）
本発明の実施の形態１では、（ａ１）コンタクト用接続孔の上部開口端と下部接開口端との間の中間部分において、上部開口端および下部接開口端の径よりも開口径が大きい部分が設けられ、かつ（ａ２）局所配線用膜として、（第１および第２の各配線を構成する導電膜／誘電膜（絶縁膜）／電源配線の導電膜）の３層サンドイッチ構造を用いることに特徴がある。
【００２６】
図１は、本実施の形態におけるＳＲＡＭの等価回路図である。図１において、ｐ型ＭＯＳトランジスタＴ１，Ｔ３およびｎ型ＭＯＳトランジスタＴ２，Ｔ４によりフリップフロップ回路が形成されている。また、トランジスタＴ１，Ｔ２のソースドレイン接続部とビット線ＢＬとの間にｎ型ＭＯＳトランジスタＴ５が接続され、トランジスタＴ３，Ｔ４のソースドレイン接続部ともう一方のビット線／ＢＬとの間に、ｎ型ＭＯＳトランジスタＴ６が接続されている。これらトランジスタＴ５，Ｔ６はアクセストランジスタとして用いられる。アクセストランジスタＴ５，Ｔ６のゲートは、ワード線に接続されている。次に説明するように、接続点８，９，１０，１１，１２，１３，４３，４６に対応して、コンタクト用接続孔が設けられている。第１のコンタクトは、接続点８，９，１０であり、第２のコンタクトは、接続点１１，１２，１３である。
【００２７】
図１において重要なことは、記憶ノードのコンタクト１１，１３と電源配線との間、およびその記憶ノード部と導通しているゲート電極のコンタクト１２と電源配線との間に、容量が形成されていることである。また、記憶ノードのコンタクト８，１０と電源配線との間、およびその記憶ノード部と導通しているゲート電極のコンタクト９と電源配線との間にも、同様に、容量が形成されている。この容量は、上記の項目（ａ１）および（ａ２）に基づいて、より大きな容量とされている。
【００２８】
図２は、半導体基板上に形成した図１のＳＲＡＭの平面配置図である。図２において、ｎ＋型不純物領域１，２は、半導体基板表面に形成されている。これらｎ＋型不純物領域１，２は、トランジスタＴ４，Ｔ６、およびトランジスタＴ２，Ｔ５のソースドレイン領域である。また、ｐ＋型不純物領域３，４は、半導体基板表面に形成されており、トランジスタＴ１，Ｔ３のソースドレイン領域を形成する。ゲート電極５，６，７は、不純物を含む多結晶シリコン膜、または金属ポリサイド膜などの導電膜からなり、上記のソースドレイン領域より上方に形成されている。これらのうち、ゲート電極５は、トランジスタＴ３，Ｔ４のゲート電極として用いられる。ゲート電極６は、同様に、トランジスタＴ１，Ｔ２のゲート電極として用いられる。また、ゲート電極７は、トランジスタＴ５，Ｔ６のゲート電極およびワード線として用いられる。
【００２９】
図２において、第１の配線１５は、第１のコンタクト１１，１２，１３を介して第１のインバータを構成するトランジスタＴ１，Ｔ２の活性領域と、第２のインバータを構成するトランジスタＴ３，Ｔ４のゲート電極５ａとを電気的に接続する。また、第２の配線２０は、第２のコンタクト８，９，１０を介して第２のインバータを構成するトランジスタＴ３，Ｔ４の活性領域と、第１のインバータを構成するトランジスタＴ１，Ｔ２のゲート電極６ａとを電気的に接続する。
【００３０】
図３は、図２の平面配置図の上に位置し、第１および第２の配線の上に接して位置する誘電膜２０ｂおよび電源電圧Ｖｃｃを供給される電源配線の導電膜２０ｃを示す図である。上記の誘電膜２０ｂは、第２の配線２０ａだけでなく第１の配線１５ａの上にも接して位置している。電源配線の導電膜２０ｃも同様に、第１および第２の配線１５ａ，１５ｂの上に接して位置する誘電膜２０ｂの上に両方の配線の上方にまたがるように、誘電膜２０ｂの上に接して位置している。電源配線の導電膜２０ｃは、記憶ノードを構成している部分以外の、トランジスタＴ１のソースドレイン領域４およびトランジスタＴ３のソースドレイン領域３と導通している。
【００３１】
図４は、図３に示す誘電膜２０ｂおよび電源配線の導電膜２０ｃの上に、絶縁層などを介在させて位置するビット線および相補ビット線（以後、ビット線とのみ記す）４５ａ（ＢＬ），４５ｂ（／ＢＬ）、およびグランド電圧Ｖｓｓを印加するグランド（接地）線４５ｃ，４５ｄを示す平面図である。グランド線４５ｃ，４５ｄは、記憶ノードを構成している部分以外の、トランジスタＴ２のソースドレイン領域２およびトランジスタＴ４のソースドレイン領域１と導通している。ビット線４５ａ（ＢＬ）は、コンタクト４６を通じて、記憶ノードを構成している部分以外の、トタンジスタＴ５のソースドレイン領域と導通している。また、ビット線４５ｂは、コンタクト４３を通じて、記憶ノードを構成している部分以外の、トタンジスタＴ６のソースドレイン領域と導通している。
【００３２】
上記のソースドレイン領域およびゲート電極の上には、全面にわたって層間絶縁膜が形成されている。この層間絶縁膜上に、局所配線用の（配線層を構成する導電膜／誘電膜（絶縁膜）／電源配線の導電膜）の多層膜１５，２０が形成されている。多層膜１５，２０は、コンタクト用接続孔を充填し、平面的に見て、部分間を接続するように延びて形成されている。多層膜のうち、導電膜は、多結晶シリコン膜、金属シリサイド膜または金属ポリサイド膜などを用いることができる。積層膜２０は、コンタクトホール８に充填された導電層により（以後、単に「コンタクトホール８を介して」と記す）ｎ＋型不純物領域１と接続されており、またコンタクトホール９を介してゲート電極６の延出部６ａの先端部と接続されている。積層膜２０は、さらに、コンタクトホール１０を介してｐ＋型不純物領域３と接続されている。上記の各コンタクトホールを介した電気的接続により、ｎ型不純物領域１、ゲート電極６の延出部６ａの先端部およびｐ＋型不純物領域３は、互いに導通している。
【００３３】
同様に、（配線層を構成する導電膜／誘電膜（絶縁膜）／電源配線の導電膜）の積層膜１５は、コンタクトホール１１に充填されたプラグ配線によりｎ＋型不純物領域２と電気的に接続されており、また、コンタクトホール１２に充填されたプラグ配線によりゲート電極５の延出部５ａの先端部と接続されている。さらに、積層膜１５は、コンタクトホール１３を介してｐ＋型不純物領域４と接続されている。
【００３４】
図中のコンタクトホールの部分８ｋ，９ｋ，１０ｋ，１１ｋ，１２ｋ，１３ｋ，４３ｋ，４６ｋは、コンタクト用接続孔の上部開口端と下部接開口端との間の中間部において、上部開口端および下部接開口端の径よりも広い部分を示している。
【００３５】
また、コンタクトホール４３および開口径が広い部分４３ｋは、アクセストランジスタＴ６が一方のビット線（／ＢＬ）と電気的に接続するためのものである。また、コンタクトホール４６および開口径が広い部分４６ｋは、アクセストランジスタＴ５が他方のビット線（ＢＬ）と電気的に接続するためのものである。
【００３６】
図５〜図１６は、図２のＸ１−Ｘ２に沿う断面に対応する製造途中の断面図である。これらの図を用いて、本実施の形態におけるＳＲＡＭメモリセルの製造方法を、工程順に説明する。まず、図５に示すように、シリコン基板５１内の所望の領域にＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法などにより厚さ１００〜１０００ｎｍのシリコン酸化膜１７を形成する。次に、図６に示すように、ＭＯＳトランジスタの能動領域となる領域に、ｐ型不純物のイオン打ち込みによりｐ型のウェル１６を、またｎ型不純物のイオン打ち込みによりｎ型のウェル１８を形成する。
【００３７】
次いで、図７に示すように、ＭＯＳトランジスタの能動領域となる領域に厚さ１０〜１００ｎｍのゲート酸化膜３３を形成する。次に、第１層目の導電膜として多結晶シリコン膜などの導電膜を堆積し、フォトリソグラフィとエッチングとによりパターニングして、ＭＯＳトランジスタのゲート電極５，６，７を形成する。ゲート電極５，６には、図２に示す延出部５ａ，６ａが形成されている。図７の断面図には、その延出部５ａ，６ａの断面が表示される。これらの上に、ＳｉＯ２などの絶縁膜を堆積し、ドライエッチングなどのエッチバックにより、サイドウォール１９を形成する（図８参照）。
【００３８】
この後、図９に示すように、ＭＯＳトランジスタの能動領域となる領域に、ｐ型不純物のイオン打ち込みによりｐ型ソースドレイン領域２５を、またｎ型不純物のイオン打ち込みによりｎ型ソースドレイン領域２６を形成する。ｐ型ソースドレイン領域２５は、図２におけるｐ型不純物領域３に相当し、またｎ型ソースドレイン領域２６は、図２におけるｎ型不純物領域１に相当する。
【００３９】
次いで、図１０に示すように、第１層目の層間絶縁膜となるＳｉＯ２などの絶縁膜２７を厚さ１００〜５００ｎｍに堆積する。
【００４０】
次に、図１１に示すように、フォトリソグラフィのレジスト２９をマスクとして、エッチングにより、第１層目の層間絶縁膜２７を連続して開口して、コンタクト用接続孔８，９，１０を形成する。このとき、エッチングの途中でエッチングレートの異なるガスを用いることにより、上端と下端との間に開口径の広い部分を形成する。すなわち、コンタクト用接続孔の上部開口端８ｔ，９ｔ，１０ｔと、下部接開口端８ｂ，９ｂ，１０ｂとの間に、その開口径が上部開口端と下部接開口端との径よりも広い部分８ｋ，９ｋ，１０ｋを形成する。具体的には、コンタクト用接続孔の上部開口端８ｔ，９ｔ，１０ｔの部分、および下部接開口端８ｂ，９ｂ，１０ｂの部分では、エッチングレートの低いエッチングガスを用いてエッチングを行ない、その間の部分ではエッチングレートの高いエッチングガスを用いてエッチングを行なう。
【００４１】
この後、レジスト膜２９を除去する。次いで、図１２に示すように、絶縁膜２７の上に、まず、第２の配線層を形成する導電膜２０ａを形成する。このとき、コンタクト用接続孔の孔径の大きい部分では、孔の内壁に沿うように導電膜２０ａは、外側に膨らんで配置される。この後、図１３に示すように、誘電膜（絶縁膜）２０ｂ、電源電圧Ｖｃｃを供給する電源配線の導電膜２０ｃを連続的に堆積する。この結果、（導電膜２０ａ／誘電膜２０ｂ／導電膜２０ｃ）のサンドイッチ構造の積層膜２０が、５０〜２００ｎｍの厚さに堆積される。この積層膜は、コンタクト用接続孔の中に埋め込まれるように、形成される。
【００４２】
この後、図１４に示すように、フォトリソグラフィのレジスト１１をマスクとして、エッチングによりサンドイッチ構造の積層膜２０をパターニングして、局所配線２０を形成する。積層膜２０は、コンタクト用接続孔を充填し、平面的に見て部分間を接続するように延びている。積層膜２０のうち、最下層２０ａの厚さが非常に大きい場合、コンタクト用接続孔における積層構造をどのように捉えるか、簡単ではないが、積層膜が少なくとも平面的に延びる部分では積層構造が形成されている。
【００４３】
次に、図１５に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより、ＳｉＯ２などの絶縁膜３４を厚さ１００〜１０００ｎｍに堆積し、フォトリソグラフィとエッチングとにより、接続孔４３を開口する。このとき、前記の接続孔８，９，１０を開口するときと同様に、エッチングの途中でエッチングレートの異なるガスを用いる。この結果、コンタクト用接続孔の上部開口端４３ｔと下部接開口端４３ｂとの間の部分に、その開口径が上部開口端および下部接開口端の径よりも広い部分４３ｋを形成することができる。具体的には、コンタクト用接続孔の上部開口端４３ｔ、および下部接開口端４３ｂの部分では、エッチングレートの低いガスを用いてエッチングを行ない、その間の部分では、エッチングレートの高いガスを用いてエッチングを行なう。
【００４４】
その後、図１６に示すように、アルミニウム配線４５により、コンタクト用接続孔を充填し、かつ平面的に延びる局所配線膜を５００〜２０００ｎｍの厚さに形成する。アルミニウム配線４５は、図１に示すビット線４５ｂに対応する。
【００４５】
本実施の形態によれば、コンタクト用接続孔の上部開口径と下部接開口径との間の部分に、その開口径が上部開口端および下部接開口端よりも広いコンタクト用接続孔が形成される。活性領域または導電層への接続部の開口径は、微細化した半導体装置においてデザインルールに規定された微細な開口径を用いるが、その間の部分はデザインルール以上の拡大した開口径を用いることができる。このため、デザインルールに規定された微細な開口径を用いながら、コンタクト抵抗の増加を防ぐことができる。
【００４６】
また、（ａ１）コンタクト用接続孔の上部開口端と下部接開口端との間の部分の開口径を大きくすることによりコンタクト用接続孔の表面積が増加し、メモリセルの記憶ノード間の容量が増加する。すなわち、コンタクト用接続孔の内面には凹凸がつくため、この内面に沿って埋め込まれる上記の積層膜は、径の大きい部分で膨らむ。このため、積層膜同士の接触面積が増大するので、容量が増大する。また、（ａ２）局所配線膜に（配線を構成する導電膜／誘電膜／電源配線の導電膜）のサンドイッチ構造を採用することにより、メモリセルの記憶ノード間の容量はさらに増加する。このため、ソフトエラー耐性の低下をさらに確実に防ぐことができる。この結果、半導体メモリ装置として高い信頼性を確保することができる。
【００４７】
（実施の形態２）
本発明の実施の形態２における半導体装置は、コンタクト用接続孔の上部開口端と下部接開口端との間の部分に、上部開口端および下部接開口端の径よりも広い開口径の部分を、複数、間隔をおいて設けることに第１の特徴がある。さらに、フリップフロップ回路を構成するインバータ対を接続する局所配線１５，２０に、（配線を形成する導電膜／誘電膜／電源配線の導電膜）の多層構造の局所配線膜を用いることに第２の特徴がある。
【００４８】
本実施の形態における半導体装置の等価回路は、図１と同じであるので省略する。
【００４９】
図１７は、半導体基板上に形成された本実施の形態におけるＳＲＡＭの平面配置図である。図１７において、コンタクト用接続孔以外の部分は、実施の形態１で説明した内容と同じである。
【００５０】
図中のコンタクトホールの部分８ｌ，９ｌ，１０ｌ，１１ｌ，１２ｌ，１３ｌ，４３ｌ，４６ｌは、コンタクト用接続孔の上部開口端と下部接開口端との間の中間部において、上部開口端および下部接開口端の径よりも広い部分を示している。本実施の形態では、上述のように、この広い開口径の部分が離散的に複数個設けられている。
【００５１】
また、コンタクトホール４３および開口径が広い部分４３ｌは、アクセストランジスタＴ６が一方のビット線４５ｂと電気的に接続するためのものであり、またコンタクトホール４６および開口径が広い部分４６ｌは、アクセストランジスタＴ５が他方のビット線４５ａと電気的に接続するためのものである。
【００５２】
図１８〜図２２は、図１７のＸ１−Ｘ２に沿う断面に対応する製造途中の断面図である。
【００５３】
次に、本実施例のメモリセルの製造方法を図１８〜図２２に基づいて、工程順に説明する。図１８までは、実施の形態１における図５〜図１０と同様の工程を経て形成される。図１０の状態の後、図１８を参照して、フォトリソグラフィのレジスト９をマスクとして、エッチングにより、第１層目の層間絶縁膜２７を連続して開口してコンタクト用接続孔８，９，１０を形成する。このエッチング工程において、エッチングの途中でエッチングレートの異なるガスを交互に用いる。この結果、コンタクト用接続孔の上部開口端８ｔ，９ｔ，１０ｔと、下部接開口端８ｂ，９ｂ，１０ｂとの間の部分で、開口径が上部開口端および下部接開口端よりも広い部分８ｌ，９ｌ，１０ｌを離散的に複数個、形成することができる。すなわち、断面上、コンタクト用接続孔の内壁面が凹凸状になる。
【００５４】
具体的には、コンタクト用接続孔の上部開口端８ｔ，９ｔ，１０ｔ、および、下部接開口端８ｂ，９ｂ，１０ｂの部分では、エッチングレートの低いガスを用いてエッチングを行なう。また、上部開口端と下部接開口端との間の部分では、エッチングレートの高いガスと、エッチングレートの低いガスとを交互に用いる。このため、中間部分では、離散的に複数個の開口径の大きい部分が形成され、コンタクト用開口孔の内壁面が凹凸状になる。
【００５５】
この後、図１９に示すように、層間絶縁膜２７の上に、下から順に、配線を形成する導電膜２０ａ、誘電膜（絶縁膜）２０ｂ、電源電圧Ｖｃｃを供給する電源配線の導電膜２０ｃを連続的に堆積し、（導電膜２０ａ／誘電膜２０ｂ／導電膜２０ｃ）のサンドイッチ構造の積層膜２０を５０〜２００ｎｍの厚さに堆積する。この後、図２０に示すように、フォトリソグラフィのレジスト４１をマスクとして、エッチングによりサンドイッチ構造の積層膜２０をパターニングして、局所配線２０を形成する。積層膜２０は、コンタクト用接続孔を充填し、平面的に見て部分間を接続するように延びている。積層膜２０のうち、最下層２０ａの厚さが非常に大きい場合、コンタクト用接続孔における積層構造をどのように捉えるか、簡単ではないが、コンタクト用接続孔内において、積層構造は、積層膜を構成する各膜同士の接触面積が増大するような膜厚構成を有するものとする。積層膜が少なくとも平面的に延びる部分では、積層構造が形成されている。
【００５６】
次に、図２１に示すように、ＣＶＤ法などにより、ＳｉＯ２などの絶縁膜３４を厚さ１００〜１０００ｎｍに堆積し、フォトリソグラフィとエッチングとにより、接続孔４３を開口する。このとき、前記の接続孔８，９，１０を開口するときと同様に、エッチングの途中でエッチングレートの異なるガスを交互に用いる。この結果、コンタクト用接続孔の上部開口端４３ｔと下部接開口端４３ｂとの間の部分に、その開口径が上部開口端および下部接開口端よりも広い部分４３ｌを離散的に配置した部分を形成することができる。具体的には、コンタクト用接続孔の上部開口端４３ｔ、および下部接開口端４３ｂの部分では、エッチングレートの低いガスを用いてエッチングを行なう。その間の部分では、エッチングレートの高いガスと低いガスとを交互に用いてエッチングを行なう。
【００５７】
その後、図２２に示すように、アルミニウム配線４５により、コンタクト用接続孔を充填し、かつ平面的に延びる局所配線膜を５００〜２０００ｎｍの厚さに形成する。アルミニウム配線４５は、図１に示す一方のビット線４５ｂに対応する。
【００５８】
本実施の形態によれば、コンタクト用接続孔の上部開口端と下部接開口端との間の部分に、その開口径が上部開口端および下部接開口端よりも広いコンタクト用接続孔が、離散的に、複数個、形成される。このため、（ｓ１）コンタクト用接続孔の上部開口端と下部接開口端との間の部分のコンタクト用接続孔の表面積を、実施の形態１のＳＲＡＭよりも増大させることができる。この結果、メモリセルの記憶ノード間の容量をさらに増加させることができる。また、（ｓ２）局所配線膜に（配線を形成する導電膜／誘電膜／電源配線の導電膜）のサンドイッチ構造を採用することにより、メモリセルの記憶ノード間の容量はさらに増加する。このため、ソフトエラー耐性の低下をさらに確実に防ぐことができる。この結果、半導体メモリ装置として高い信頼性を確保することができる。
【００５９】
（実施の形態３）
図２３は、本発明の実施の形態３における半導体装置を示す断面図である。本実施の形態における半導体装置では、コンタクト用接続孔において、上部開口端および下部接開口端の部分と、それより大きい開口径を有する部分とを、エッチング条件を一定にしたまま形成できる点に特徴がある。本実施の形態における半導体装置の等価回路は、図１と同じである。また、半導体基板上に形成された本実施の形態におけるＳＲＡＭの平面配置図は、コンタクト用接続孔以外の部分は、実施の形態１で説明した内容と同じである。
【００６０】
上記の図２３は、実施の形態１における図１６に対応する図面である。図１６において、単一の層間絶縁膜２７をエッチング条件を変化させて孔径の大小を変えていたが、図２３では、エッチングレートの異なる３種類の絶縁膜２７ａ，２７ｂ、２７ｃにより層間絶縁膜２７を構成している点に特徴がある。
【００６１】
図２３中のコンタクトホールの部分８ｍ，９ｍ，１０ｍ，４３ｍは、コンタクト用接続孔の上部開口端と下部接開口端との間の中間部において、上部開口端および下部接開口端の径よりも広い部分を示している。
【００６２】
また、コンタクトホール４３および開口径が広い部分４３ｍは、アクセストランジスタＴ６が一方のビット線４５ｂと電気的に接続するためのものである。また、他方のビット線と電気的に接続するためのコンタクトホールおよび開口径が広い部分も、設けられている。
【００６３】
次に、本実施例のメモリセルの製造方法を図２３に基づいて、工程順に説明する。途中までは、実施の形態１における図５〜図９と同様の工程を経て形成される。図９の状態の後、図２３を参照して、エッチングレートが異なる絶縁膜２７ａ，２７ｂ，２７ｃを積層して層間絶縁膜２７を形成する。所定のエッチング条件に対して、絶縁膜２７ｂは最も大きなエッチングレートでエッチングされる。他の部分は、上部開口端や下部接開口端を形成するのと同じエッチングレート、すなわち最も大きなエッチングレートより小さいエッチングレートでエッチングされる絶縁膜を配置する。
【００６４】
この後、フォトリソグラフィのレジストをマスクとして、エッチングにより層間絶縁膜２７にコンタクト用接続孔８，９，１０を開口する。このとき、エッチング条件は一定に保ったままで、絶縁膜２７ｂに対応する部分では開口径を大きくでき、絶縁膜２７ａ，２７ｃに対応する部分では開口径をそれより小さくすることができる。この結果、コンタクト用接続孔の上部開口端８ｔ，９ｔ，１０ｔと、下部接開口端８ｂ，９ｂ，１０ｂとの間の部分で、開口径が上部開口端および下部接開口端よりも広い部分８ｍ，９ｍ，１０ｍを形成することができる。このため、上部開口端と下部接開口端との間の部分で開口径の大きい部分が形成され、コンタクト用開口孔の壁面に段差がつく。
【００６５】
この後、層間絶縁膜２７の上に、下から順に、配線層を構成する導電膜２０ａ、誘電膜２０ｂ、電源配線を構成する導電膜２０ｃを連続的に堆積し、（導電膜２０ａ／誘電膜２０ｂ／導電膜２０ｃ）のサンドイッチ構造の積層膜２０を５０〜２００ｎｍの厚さに堆積する。この後、フォトリソグラフィのレジストをマスクとして、エッチングによりサンドイッチ構造の積層膜２０をパターニングして、局所配線２０を形成する。積層膜２０は、コンタクト用接続孔を充填し、平面的に見て部分間を接続するように延びている。
【００６６】
次に、ＣＶＤ法などにより、絶縁膜３４を厚さ１００〜１０００ｎｍに堆積し、フォトリソグラフィとエッチングとにより、接続孔４３を開口する。絶縁膜３４は、下から順に、エッチングレートの大きい絶縁膜３４ａおよびそれよりエッチングレートの小さい絶縁膜３４ｂからなる積層膜とする。エッチングによって絶縁膜３４に貫通孔を開口するとき、エッチングレートの大きい絶縁膜３４ａの部分では開口径が大きくなり、またエッチングレートがそれより小さい絶縁膜３４ｂの部分では開口径が小さくなる。
【００６７】
その後、アルミニウム配線４５により、コンタクト用接続孔を充填し、かつ平面的に延びる局所配線膜を５００〜２０００ｎｍの厚さに形成する。アルミニウム配線４５は、図１に示す一方のビット線４５ｂに対応する。
【００６８】
本実施の形態によれば、層間絶縁膜をエッチングレートの異なる複数の絶縁膜からなる多層膜とする。この多層膜の構成によりエッチング条件を一定に保ったまま、コンタクト用接続孔の上部開口端と下部接開口端との間の部分に、その開口径が上部開口端および下部接開口端よりも広いコンタクト用接続孔を形成することができる。一般に、エッチング深さよりも成膜厚さのほうが精度を出しやすいので、上記の多層絶縁膜を用いることによりコンタクト用接続孔を精度よく設けることができる。
【００６９】
（実施の形態４）
図２４は、本発明の実施の形態４における半導体装置を示す断面図である。本実施の形態では、エッチングレートの異なる４層以上の多層の絶縁膜を形成し、コンタクト用接続孔の上部開口端と下部接開口端との間に上部開口径と下部接開口径よりも広いコンタクト用接続孔を形成することに特徴がある。
【００７０】
本実施の形態における半導体装置の等価回路は、図１と同じである。また、本実施の形態におけるＳＲＡＭの平面配置図は、コンタクト用接続孔以外の部分は、実施の形態１で説明した内容と同じである。
【００７１】
図２４中のコンタクトホールの部分８ｎ，９ｎ，１０ｎ，４３ｎは、コンタクト用接続孔の上部開口端と下部接開口端との間の中間部において、上部開口端および下部接開口端の径よりも広い部分を示している。この開口径が広い部分は、本実施の形態では２以上設けられている。
【００７２】
また、コンタクトホール４３および開口径が広い部分４３ｎは、アクセストランジスタＴ６が一方のビット線４５ｂと電気的に接続するためのものである。また、図示していないが、他方のビット線に電気的に接続するためのコンタクトホールおよび開口径が広い部分も設けられている。
【００７３】
次に、本実施例のメモリセルの製造方法を図２４に基づいて、工程順に説明する。途中の製造工程までは、実施の形態１における図５〜図９と同様の工程を経て形成される。図９の状態の後、図２４を参照して、エッチングレートが異なる絶縁膜２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７ｇを積層して層間絶縁膜２７を形成する。所定のエッチング条件に対して、絶縁膜２７ｂ，２７ｄ，２７ｆは、他の層よりも大きなエッチングレートでエッチングされる。他の層２７ａ，２７ｃ，２７ｅ，２７ｇは、上部開口端や下部接開口端を形成するのと同じエッチングレート、すなわち上記大きなエッチングレートより小さいエッチングレートでエッチングされる絶縁膜を配置する。
【００７４】
この後、フォトリソグラフィのレジストをマスクとして、エッチングにより層間絶縁膜２７にコンタクト用接続孔８，９，１０を開口する。このとき、エッチング条件は一定に保ったままで、絶縁膜２７ｂ，２７ｄ，２７ｆに対応する部分では開口径を大きくでき、絶縁膜２７ａ，２７ｃ，２７ｅ，２７ｇに対応する部分では開口径をそれより小さくすることができる。この結果、コンタクト用接続孔の上部開口端８ｔ，９ｔ，１０ｔと、下部接開口端８ｂ，９ｂ，１０ｂとの間の部分で、開口径が上部開口端および下部接開口端の径よりも広い部分８ｎ，９ｎ，１０ｎを形成することができる。このため、上部開口端と下部接開口端との間の部分で開口径の大きい部分が形成され、コンタクト用開口孔の壁面に凹凸がつく。
【００７５】
この後、層間絶縁膜２７の上に、下から順に、第１または第２の配線を形成する導電膜２０ａ、誘電膜２０ｂ、電源電圧Ｖｃｃを供給する電源配線の導電膜２０ｃを連続的に堆積し、（導電膜２０ａ／誘電膜２０ｂ／導電膜２０ｃ）のサンドイッチ構造の積層膜２０を５０〜２００ｎｍの厚さに堆積する。この後、フォトリソグラフィのレジストをマスクとして、エッチングによりサンドイッチ構造の積層膜２０をパターニングして、局所配線２０を形成する。積層膜２０は、コンタクト用接続孔を充填し、平面的に見て部分間を接続するように延びている。
【００７６】
次に、ＣＶＤ法などにより、絶縁膜３４を厚さ１００〜１０００ｎｍに堆積し、フォトリソグラフィとエッチングとにより、接続孔４３を開口する。絶縁膜３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆは、下から順に、エッチングレートの大きい絶縁膜と小さい絶縁膜とが交互に積層されている。エッチングによって絶縁膜３４に貫通孔を開口するとき、エッチングレートの大きい絶縁膜３４ａ，３４ｃ，３４ｅの部分では開口径が大きくなり、またエッチングレートがそれより小さい絶縁膜３４ｂ，３４ｄ，３４ｆの部分では開口径が小さくなる。
【００７７】
その後、アルミニウム配線４５により、コンタクト用接続孔を充填し、かつ平面的に延びる局所配線膜を５００〜２０００ｎｍの厚さに形成する。アルミニウム配線４５は、図１に示す一方のビット線４５ｂに対応する。
【００７８】
本実施の形態によれば、層間絶縁膜をエッチングレートの異なる複数の絶縁膜からなる、４層以上の多層膜とすることによりエッチング条件を一定に保ったまま、コンタクト用接続孔の上部開口端と下部接開口端との間の部分に、その開口径が上部開口端および下部接開口端の径よりも広いコンタクト用接続孔を、小さいピッチで形成することができる。一般に、エッチング深さよりも成膜厚さのほうが精度を出しやすいので、上記の多層絶縁膜を用いることによりコンタクト用接続孔を精度よく設けることができる。このため、コンタクト抵抗を小さくした上で、小さいピッチで開口径の大小を繰り返すようにコンタクト用接続孔を形成できる。その結果、さらに精度よく表面積を増大させることができ、メモリセルの記憶ノード間の容量が増加させることができ、ソフトエラー耐性を向上させ、高信頼性ＳＲＡＭを提供することができる。
【００７９】
（実施の形態に対する付言）
（１）　実施の形態では、ＳＲＡＭとしてビット線と相補ビット線との２本を用いるタイプを説明したが、本発明のＳＲＡＭは、また１本のビット線を用いるタイプであってもよい。また、負荷素子にＭＯＳトランジスタを用いるタイプについて説明したが、負荷素子に電気抵抗素子を用いるタイプであってもよい。
【００８０】
（２）　本発明の局所配線には、ビット線またはワード線に接続するための配線は含まれる。本発明の半導体装置のコンタクト用接続孔には、導電膜と絶縁膜とが交互に積層された積層膜が充填された接続孔もあるし、ビット線や相補ビット線とアクセストランジスタとを接続する接続孔のように、たとえばアルミニウム配線が充填される場合もある。
【００８１】
（３）　コンタクト用接続孔における開口径が広い部分は、半導体基板からの距離に応じて、全てのコンタクト用接続孔で同じパターンで配置されている必要はない。本実施の形態１〜４に示したように、コンタクト用接続孔４３のエッチング処理は、他のコンタクト用接続孔８などと異なるプロセスで行なわれる。したがって、半導体基板からの距離に応じて、コンタクト用接続孔４３と８とで、同じ開口径のプロファイルとなる必要はない。また、絶縁膜の構造が異なる場合があるので、エッチング工程が同じであっても、上記プロファイルが同じになる必要はない。
【００８２】
（４）　また、層間絶縁膜の構造とエッチング条件との両方ともに変化をつけてもよい。エッチングレートの異なる絶縁膜を積層した層間絶縁膜と、エッチングレートの異なるエッチング条件とを組み合わせることにより、大きい開口径の部分と、そうでない開口径の部分との間の開口径差を大きくすることができる。この結果、コンタクト抵抗低下や記憶ノード間容量増大の効果をより大きく得ることが容易になる。
【００８３】
（５）　上部開口端と下部接開口端との間の中間部で、開口径が上部開口端と下部接開口端の径より大きい部分以外の部分（中間小径部）では、その開口径を、上記実施の形態では、すべて上部開口端および下部接開口端の径と同じにした。しかし、この中間小径部の開口径は、同じに揃う必要はない。たとえば、層間絶縁膜の上方からエッチングによりコンタクト用接続孔を開口するとき、底部側が小径になるテーパ状孔となる場合がある。このようなテーパ状接続孔の中間部に、開口径が上部開口端および下部接開口端の径より大きい部分が形成される場合、中間小径部は上部開口端の径より小さく、下部接開口端の径より大きい部分が形成される。このようなテーパ状の接続孔の場合でも、開口径の大きい部分は、もちろん、上部開口端および下部接開口端の径より大きい径を有する。
【００８４】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００８５】
【発明の効果】
本発明の半導体装置およびその製造方法を用いることにより、活性領域または導電層への接続部の開口径はデザインルールに規定された微細な開口径を用いた上で、コンタクト用接続孔の上部開口径と下部接開口径との間に、開口径が広くなる部分を設けることができる。このため、デザインルールに規定された微細な開口径を用いながら、コンタクト抵抗の増加を防ぐことができる。
【００８６】
また、コンタクト用接続孔の上部開口径と下部接開口径との間において、開口径を広げ、コンタクト用接続孔の壁面に段差や凹凸を設けることにより、コンタクト用接続孔の表面層が増加し、メモリセルの記憶ノード間の容量を増加させることができる。さらに、導電膜、絶縁膜、導電膜のサンドイッチ構造の局所配線用膜を形成することにより、メモリセルの記憶ノード間の容量をさらに大きくすることができる。この結果、ソフトエラー耐性の低下を防ぐことができ、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置であるＳＲＡＭの回路図である。
【図２】本発明の実施の形態１におけるＳＲＡＭの各部分の平面配置図である。
【図３】図２に示すＳＲＡＭの配線の上に接して位置する誘電膜および電源配線を示す図である。
【図４】図３に示す誘電膜および電源配線の上に位置するビット線および接地線を示す図である。
【図５】図２〜図４のＳＲＡＭの製造において、シリコン基板上に素子分離酸化膜を形成した状態を示す図である。
【図６】ｐ型ウェルおよびｎ型ウェルを形成した状態を示す図である。
【図７】ゲート酸化膜の形成に続いて、ゲート電極となる導電膜をパターニングした状態を示す図である。
【図８】サイドウォールを形成した状態を示す図である。
【図９】ソースドレイン領域となる不純物領域を形成した状態を示す図である。
【図１０】層間絶縁膜を形成した状態を示す図である。
【図１１】レジストパターンをマスクに用いてコンタクト用接続孔を開口した状態を示す図である。
【図１２】コンタクト用接続孔内および層間絶縁膜上に、まず、配線を構成する導電膜を蒸着した状態を示す図である。
【図１３】図１２の状態の後、誘電膜および電源配線を構成する導電膜で、上記のコンタクト用接続孔を充填し、かつ平面的に延びる局所配線を形成した状態を示す図である。
【図１４】レジストパターンをマスクに用いて、局所配線をパターニングした状態を示す図である。
【図１５】さらに絶縁膜を堆積し、活性領域に通じるコンタクト用接続孔を開口した状態を示す図である。
【図１６】コンタクト用接続孔を充填し、かつ相補ビット線となるアルミニウム配線を形成した状態を示す図である。
【図１７】本発明の実施の形態２におけるＳＲＡＭの各部分の平面配置図である。
【図１８】レジストパターンをマスクに用いて層間絶縁膜にコンタクト用接続孔を開口した状態を示す図である。
【図１９】コンタクト用接続孔を導電膜／絶縁膜／導電膜の積層膜で充填し、かつ平面的に延びる局所配線膜を形成した状態を示す図である。
【図２０】レジストパターンをマスクに用いて、局所配線をパターニングした状態を示す図である。
【図２１】さらに絶縁膜を堆積し、活性領域に通じるコンタクト用接続孔を開口した状態を示す図である。
【図２２】コンタクト用接続孔を充填し、かつ相補ビット線となるアルミニウム配線を形成した状態を示す図である。
【図２３】本発明の実施の形態３における半導体装置を示す図であり、コンタクト用接続孔を充填し、かつビット線となるアルミニウム配線を形成した状態を示す図である。
【図２４】本発明の実施の形態４における半導体装置を示す図であり、コンタクト用接続孔を充填し、かつ相補ビット線となるアルミニウム配線を形成した状態を示す図である。
【図２５】一般的なＳＲＡＭの回路を示す図である。
【図２６】従来のＳＲＡＭの各部分の平面配置図である。
【図２７】レジストパターンをマスクに用いてコンタクト用接続孔を開口した状態を示す図である。
【図２８】コンタクト用接続孔内に局所配線膜を形成した状態を示す図である。
【図２９】レジストパターンをマスクに用いて、局所配線をパターニングした状態を示す図である。
【図３０】さらに絶縁膜を堆積し、活性領域に通じるコンタクト用接続孔を開口した状態を示す図である。
【図３１】コンタクト用接続孔を充填し、かつビット線となるアルミニウム配線を形成した状態を示す図である。
【符号の説明】
１，２　ｎ型不純物領域、３，４　ｐ型不純物領域、５，６，７　ゲート電極、５ａ，６ａ　ゲート電極の延出部、８，９，１０，１１，１２，１３，４３，４６　コンタクト用接続孔、８ｔ，９ｔ，１０ｔ，１１ｔ，１２ｔ，１３ｔ，４３ｔ，４６ｔ　コンタクト用接続孔の上部開口端、８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂ，１３ｂ，４３ｂ，４６ｂ　コンタクト用接続孔の下部接開口端、８ｋ，８ｌ，８ｍ，８ｎ〜４６ｋ，４６ｌ，４６ｍ，４６ｎ　コンタクト用接続孔において上部開口端および下部接開口端より広い開口径を有する部分、１５，２０局所配線膜、１６　ｐ型不純物領域、１７　素子分離酸化膜、１８　ｎ型不純物領域、１９　サイドウォール、２０　積層膜、２０ａ，２０ｃ　導電膜、２０ｂ　絶縁膜、２５　ｐ型不純物領域、２６　ｎ型不純物領域、２７　層間絶縁膜、２９　レジスト、３３　ゲート酸化膜、３４　絶縁膜、４１　レジスト、４５，４５ａ，４５ｂ　アルミニウム配線（ビット線）、４５ｃ，４５ｄ　接地（グランド）線、５１　シリコン基板、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６　ＭＯＳトランジスタ、ＢＬ　ビット線、／ＢＬ　相補ビット線、Ｖｃｃ　電源電圧、Ｖｓｓ　グランド電圧。
【図１】
2004079706.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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