(57)【要約】      （修正有）【課題】充分な電圧供給状態すなわち近距離動作時でも常に一定速度のメモリアクセスのため、これ以上の高速化ができないという課題があった。【解決手段】アンテナコイル５への誘起電圧を整流して必要電力を賄う整流回路６と、リーダライタ１から受信した制御信号に従ってメモリ１０にアクセスするメモリ制御回路９とを備えたデータキャリア４において、整流後の電圧のレベルを検知する電圧検知回路８と、電圧検知回路８による検知レベルに従ってメモリ１０へのアクセス方法を可変するメモリ制御回路９を備える。リーダライタより充分な電力供給状態では、電力を無駄にすることなく高速なメモリ制御動作が可能となり、起電力に応じて効率の良い高速通信が可能な優れたデータキャリアを実現できる。電力供給レベルの異なる複数のシステムにおいても、ハード変更を行うことなく実現可能、または制御プロトコルのソフト変更のみで実現可能。【選択図】  図１
2004272553.tif 000002
【特許請求の範囲】
【請求項１】
アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、
前記整流後の電圧のレベルを検知する電圧検知手段と、前記電圧検知手段による検知レベルに従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えることを特徴とするデータキャリア。
【請求項２】
前記メモリへのアクセス方法は、アクセス１回のデータビット幅を可変することである請求項１に記載のデータキャリア。
【請求項３】
前記メモリへのアクセス方法は、アクセス回数を可変することである請求項１に記載のデータキャリア。
【請求項４】
前記メモリへのアクセス方法は、１回のメモリアクセス時間を可変することである請求項１に記載のデータキャリア。
【請求項５】
前記メモリへのアクセス方法は、アクセスのインターバル期間を可変することである請求項１に記載のデータキャリア。
【請求項６】
アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、
前記リーダライタからの送信指示信号に含まれるアクセス指示方法を判別するアクセス方法判別手段と、前記アクセス方法判別手段が判別したアクセス指示方法に従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えることを特徴とするデータキャリア。
【請求項７】
前記メモリへのアクセス方法は、アクセス１回のデータビット幅を可変することである請求項６に記載のデータキャリア。
【請求項８】
前記メモリへのアクセス方法は、アクセス回数を可変することである請求項６に記載のデータキャリア。
【請求項９】
前記メモリへのアクセス方法は、１回のメモリアクセス時間を可変することである請求項６に記載のデータキャリア。
【請求項１０】
前記メモリへのアクセス方法は、アクセスのインターバル期間を可変することである請求項６に記載のデータキャリア。
【請求項１１】
アンテナに誘起される電圧を整流して必要な電力を賄う手段と、アクセス指示方法を記憶する不揮発性メモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記不揮発性メモリにアクセスする手段とを備えたデータキャリアにおいて、
前記不揮発性メモリにあらかじめ記憶させたアクセス指示方法に従って前記揮発性メモリへのアクセス方法を可変するメモリ制御手段とを備えることを特徴とするデータキャリア。
【請求項１２】
前記メモリへのアクセス方法は、アクセス１回のデータビット幅を可変することである請求項１１に記載のデータキャリア。
【請求項１３】
前記メモリへのアクセス方法は、アクセス回数を可変することである請求項１１に記載のデータキャリア。
【請求項１４】
前記メモリへのアクセス方法は、１回のメモリアクセス時間を可変することである請求項１１に記載のデータキャリア。
【請求項１５】
前記メモリへのアクセス方法は、アクセスのインターバル期間を可変することである請求項１１に記載のデータキャリア。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータキャリアにかかわり、供給される電力レベルの変動にかかわらず、常に効率の良い高速通信を図るための技術に関するものである。
【０００２】
【従来の技術】
以下、従来のデータキャリアとリーダライタ（Ｒ／Ｗ）との送受信について説明する。
【０００３】
図１７は従来のデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。リーダライタ１０１は、データキャリア１０４を制御する制御回路１０２と、電磁誘導で電圧を誘起しデータキャリア１０４との間で送受信を行うアンテナコイル１０３とで構成されている。一方、リーダライタ１０１により制御されるデータキャリア１０４は、リーダライタ１０１側のアンテナコイル１０３と電磁誘導で電圧を誘起し、リーダライタ１０１との間で送受信を行うアンテナコイル１０５と、アンテナコイル１０５に発生した電圧を直流に変換する整流回路１０６と、整流回路１０６で整流後の信号を内部動作可能な信号レベルに復調し、また返信時に負荷変調を行う変復調回路１０７と、リーダライタ１０１からの送信指示信号Ｓ１に応じてデータの書き込みおよび読み出しが可能なメモリ１０９と、変復調回路１０７からの制御信号を処理し、メモリ１０９への動作を制御するメモリ制御回路１０８とから構成されている。
【０００４】
一般にホスト側のリーダライタ１０１は、データキャリア１０４に対する書き込みおよび読み出しのアクセスを行う場合、送信指示信号Ｓ１の中に対象ブロックナンバー情報を付与して送信する。メモリ１０９内ではあらかじめブロックごとのアドレスが定義されており、ブロックを対象としてデータの書き込みおよび読み出しを行う。
【０００５】
まず、リーダライタ１０１の制御回路１０２から送出された搬送波がアンテナコイル１０３を介してデータキャリア１０４内のアンテナコイル１０５に送信され、電磁誘導によりアンテナコイル１０５の端子間に電圧が誘起され、この誘起電圧が整流回路１０６により直流に変換され、平滑後、データキャリア１０４内の起電力として用いられる。
【０００６】
上記構成の従来のデータキャリアの動作を図１８のタイミングチャートによって説明する。リーダライタ１０１からデータキャリア１０４へ送信を行う場合、搬送波に送信指示信号Ｓ１のデータを重畳して送信する。データはアンテナコイル１０５、整流回路１０６を経て、変復調回路１０７にて内部ロジック信号レベルに復調される。メモリ制御回路１０８は復調後の送信指示信号Ｓ１の内容に従って、メモリ１０９への書き込みまたは読み出しの処理を行う。
【０００７】
リーダライタ１０１より電圧供給を受けるデータキャリア１０４において、図１８（ａ）に示すように、リーダライタ１０１との距離が比較的小さい近距離動作時には、起電力Ｅのレベルはデータキャリア１０４内の内部動作を行うのに充分に高いレベルである。この場合、一般にシャント回路を用いて余分な電力を消費している。
【０００８】
一方、図１８（ｂ）に示す長距離動作時には、起電力Ｅのレベルは低くなるため、長距離通信実現のためにはデータキャリア１０４はより低電力で動作することが要求される。このため、メモリ１０９に書き込みおよび読み出しを行う場合、対象ブロックの全ビットを同時アクセスすると大きなピーク電流が発生してしまう。そこで、Ｗ１，Ｗ２…Ｗｎのように複数回に分割してメモリ動作を行い、ピーク電流Ｉｐを低減する制御方法が一般にとられる。
【０００９】
上記とは別に、非接触で通信する方式のデータキャリアにおいて、電圧レベルを検知し特定の処理を行う方法が知られているが、いずれもメモリ動作アクセス方法を変化させるものではない（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特表２０００−５１２０５４号公報（第１７−１８頁、第６図）
【００１１】
【発明が解決しようとする課題】
上記従来のデータキャリアにおいては、メモリ動作の態様が近距離動作時でも長距離動作時でも、時間的に分割された複数の書き込み動作Ｗ１，Ｗ２…Ｗｎの組み合わせで行われており、このような一定の時間分割アクセス方式のために、近距離動作時に充分な電圧供給を受けているにもかかわらず、これ以上の高速化ができないという課題があった。近距離動作時にはシャント回路で余分な電力を消費する無駄が生じている。
【００１２】
本発明は、上記従来の問題点を改善するもので、リーダライタからの電力供給レベルに応じて、常に効率の良い高速通信が行えるデータキャリアを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１４】
第１の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、前記整流後の電圧のレベルを検知する電圧検知手段と、前記電圧検知手段による検知レベルに従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。
【００１５】
この構成による作用は次のとおりである。リーダライタとの間が遠距離で電圧検知手段による電圧検知レベルが相対的に低いときにはメモリアクセス方法として低速アクセスモードを設定し、逆に、リーダライタとの間が近距離で電圧検知レベルが相対的に高いときにはメモリアクセス方法として高速アクセスモードを設定する。電圧検知レベルが低い低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、電圧検知レベルが高い高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、リーダライタとの間が近距離で、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、リーダライタから供給される電力レベルの変動に応じて適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。
【００１６】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【００１７】
１つは、メモリアクセス方法として、アクセス１回のデータビット幅を可変することである。電圧検知レベルが相対的に低いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【００１８】
もう１つは、メモリアクセス方法として、アクセス回数を可変することである。電圧検知レベルが相対的に低いときにはアクセス回数を多くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【００１９】
別のメモリアクセス方法として、１回のメモリアクセス時間を可変することである。電圧検知レベルが相対的に低いときには１回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときには１回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【００２０】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。電圧検知レベルが相対的に低いときにはインターバル期間を長くして低速アクセスモードにし、逆に、電圧検知レベルが相対的に高いときにはインターバル期間を短くして高速アクセスモードにすればよい。
【００２１】
第２の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、データを記憶するメモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記メモリにアクセスする手段とを備えたデータキャリアにおいて、前記リーダライタからの送信指示信号に含まれるアクセス指示方法を判別するアクセス方法判別手段と、前記アクセス方法判別手段が判別したアクセス指示方法に従って前記メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。これは、リーダライタ側からの調整で通信環境の変化に対応するものである。
【００２２】
この構成による作用は次のとおりである。リーダライタからデータキャリアに対して充分な起電力を与えにくいとあらかじめ分かっている場合には、リーダライタからの送信指示信号に乗せるアクセス指示方法として低速アクセスモードを設定し、逆に、リーダライタからデータキャリアに対して充分な起電力を与えられるとあらかじめ分かっている場合には、リーダライタからの送信指示信号に乗せるアクセス指示方法として高速アクセスモードを設定する。低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、リーダライタからの送信指示信号によって適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。そして、このことを送信プロトコル内のフラグ等の変更のみで、ハード変更を行うことなく簡単に実現できる。
【００２３】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【００２４】
１つは、メモリアクセス方法として、アクセス１回のデータビット幅を可変することである。通信環境が悪いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、通信環境が良いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【００２５】
もう１つは、メモリアクセス方法として、アクセス回数を可変することである。通信環境が悪いときにはアクセス回数を多くして低速アクセスモードにし、逆に、通信環境が良いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【００２６】
別のメモリアクセス方法として、１回のメモリアクセス時間を可変することである。通信環境が悪いときには１回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、通信環境が良いときには１回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【００２７】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。通信環境が悪いときにはインターバル期間を長くして低速アクセスモードにし、逆に、通信環境が良いときインターバル期間を短くして高速アクセスモードにすればよい。
【００２８】
第３の解決手段として、本発明によるデータキャリアは、アンテナに誘起される電圧を整流して必要な電力を賄う手段と、アクセス指示方法を記憶する不揮発性メモリと、リーダライタから前記アンテナを介して受信した制御信号に従って前記不揮発性メモリにアクセスする手段とを備えたデータキャリアにおいて、前記不揮発性メモリにあらかじめ記憶させたアクセス指示方法に従って前記揮発性メモリへのアクセス方法を可変するメモリ制御手段とを備えた構成とされている。これは、データキャリア側からの調整で通信環境の変化に対応するものである。
【００２９】
この構成による作用は次のとおりである。リーダライタからデータキャリアに対して充分な起電力を与えにくいとあらかじめ分かっている場合には、不揮発性メモリに記憶させるアクセス指示方法として低速アクセスモードを設定し、逆に、リーダライタからデータキャリアに対して充分な起電力を与えられるとあらかじめ分かっている場合には、不揮発性メモリに記憶させるアクセス指示方法として高速アクセスモードを設定する。低速アクセスモードの場合は、起電力が相対的に低いことに対応して、そのメモリアクセス速度は、ピーク電流が正常動作範囲内となるようなアクセス速度とされる。一方、高速アクセスモードの場合は、メモリアクセス速度が速いために大きなピーク電流が発生するが、得られる起電力が充分に高いことから、ピーク電流が大きくても正常動作を補償する。このように、データキャリアのメモリアクセス方法を、不揮発性メモリに記憶させるアクセス指示方法によって適応的に可変することができる。したがって、特に、リーダライタから充分な電力を受けている状態では、より高速なメモリ制御動作可能となるため、データキャリア内の電力を無駄にすることなく効率の良い高速化通信を実現することができる。そして、このことを不揮発性メモリにアクセス指示方法を記憶させるだけで、ハード変更を行うことなく簡単に実現できる。
【００３０】
上記において、前記メモリへのアクセス方法については、いくつかの好ましい態様がある。
【００３１】
１つは、メモリアクセス方法として、アクセス１回のデータビット幅を可変することである。通信環境が悪いときにはデータビット幅を小さくして低速アクセスモードにし、逆に、通信環境が良いときにはデータビット幅を大きくして高速アクセスモードにすればよい。
【００３２】
もう１つは、メモリアクセス方法として、アクセス回数を可変することである。通信環境が悪いときにはアクセス回数を多くして低速アクセスモードにし、逆に、通信環境が良いときにはアクセス回数を少なくして高速アクセスモードにすればよい。
【００３３】
別のメモリアクセス方法として、１回のメモリアクセス時間を可変することである。通信環境が悪いときには１回のメモリアクセス時間を長くして低速アクセスモードにし、逆に、通信環境が良いときには１回のメモリアクセス時間を短くして高速アクセスモードにすればよい。
【００３４】
さらに別のメモリアクセス方法として、アクセスのインターバル期間を可変することである。通信環境が悪いときにはインターバル期間を長くして低速アクセスモードにし、逆に、通信環境が良いときインターバル期間を短くして高速アクセスモードにすればよい。
【００３５】
【発明の実施の形態】
以下、本発明にかかわるデータキャリアの実施の形態を図面に基づいて詳細に説明する。
【００３６】
（実施の形態１）
図１は本発明の実施の形態１におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。図１に示すように、リーダライタ１は、データキャリア４を制御する制御回路２と、電磁誘導で電圧を誘起しデータキャリア４との送受信を行うアンテナコイル３とで構成されている。リーダライタ１により制御されるデータキャリア４は、リーダライタ１側のアンテナコイル３からの送信搬送波による電磁誘導で電圧を誘起し、リーダライタ１との間で送受信を行うアンテナコイル５と、アンテナコイル５に発生した電圧を直流に変換する整流回路６と、整流回路６で整流後の信号を内部動作可能な信号レベルに復調し、また返信時に負荷変調を行う変復調回路７と、整流後の平滑化された電圧レベルを検知し、あらかじめ指定したしきい値より電圧レベルが高い場合は“Ｈ”論理を出力し、低い場合は“Ｌ”論理を出力する電圧検知回路８と、リーダライタ１の送信指示信号Ｓ１に応じてデータの書き込みおよび読み出し動作が可能なメモリ１０と、電圧検知回路８の出力結果と変復調回路７からの制御信号を処理し、メモリ１０への動作を制御するメモリ制御回路９とから構成されている。
【００３７】
図２は本発明の実施の形態１におけるデータキャリア４のメモリ制御回路９とメモリ１０の詳細な構成を示すブロック図である。図２において、９１は変復調回路７からの出力信号よりメモリ１０の対象ブロック選択と、書き込みおよび読み出し動作と、書き込み時のデータを処理するメモリ制御信号発生回路、９２は電圧検知回路８の出力が“Ｈ”論理の場合は、第１ないし第４のビット制御回路１３〜１６を全て同時に活性化し、また、電圧検知回路８の出力が“Ｌ”論理の場合は、第１ないし第４のビット制御回路１３〜１６を順番に活性化する機能を有するビット選択制御回路、１１はメモリ制御信号発生回路９１より出力された制御信号からメモリに書き込むデータを格納するデータ格納回路、１２はメモリ制御信号発生回路９１より出力された制御信号からメモリブロックを選択するブロック選択回路、１３〜１６はデータ格納回路１１のデータをメモリセルアレイ１７に書き込む際のデータビット幅制御を行う第１ないし第４のビット制御回路である。
【００３８】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図３のタイミングチャートに基づいて説明する。図３はデータキャリア・リーダライタ間の通信信号とデータキャリア内部の状態を示す。
【００３９】
ここでは簡略化するため、データキャリア４への送信指示命令のコマンドは書き込みとし、またメモリ構成は１ブロック＝１ワード×１６ビット幅、計４ブロックとする。また、ビット選択制御回路９２は“Ｈ”論理入力で第１ないし第４のビット制御回路１３〜１６を全て同時に活性化し、“Ｌ”論理入力でビット制御回路１３，１４，１５，１６を順番に選択、活性化する信号出力機能を有するものとする。データキャリア４内の電力供給方法は従来例と同様である。
【００４０】
リーダライタ１からデータキャリア４への送信を行う場合、搬送波に送信指示信号Ｓ１のデータを重畳して送信する。データはアンテナコイル５、整流回路６を経て、変復調回路７にて内部動作可能な信号レベルに復調される。復調後の信号はメモリ制御回路９内のメモリ制御信号発生回路９１にて、書き込み動作制御と、ブロック選択、書き込みデータの処理を行い、ブロック選択回路１２とデータ格納回路１１に渡される。
【００４１】
ここでまず、リーダライタ１とデータキャリア４との間が相対的に近距離となっている近距離動作時の動作を図３（ａ）によって説明する。近距離動作時には、電圧検知回路８において起電力Ｅが高レベルであることを検知して“Ｈ”論理を出力し、この信号をビット選択制御回路９２が受ける。この結果、第１ないし第４のビット制御回路１３〜１６を同時に活性化し、ブロック選択回路１２で選択されたブロックのメモリセルアレイ１７に対して、データ格納回路１１のデータが全データビット幅（１６ビット幅）で書き込まれる。このときの一括書き込みメモリ動作ＷＡ０では、全データビット幅（１６ビット幅）を同時アクセスするため、大きなピーク電流Ｉｐが発生するが、リーダライタ１との間が近距離であって、得られる起電力Ｅが充分に高いことから、正常動作が可能である。一括書き込みメモリ動作ＷＡ０の終了後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００４２】
次に、リーダライタ１とデータキャリア４との間が相対的に長距離となっている長距離動作時の動作を図３（ｂ）によって説明する。長距離動作時には、電圧検知回路８において起電力Ｅが低レベルであることを検知して“Ｌ”論理を出力し、この信号をビット選択制御回路９２が受ける。この結果、メモリ１０に対してデータビット幅を分割して書き込む分割書き込みメモリ動作Ｗ１，Ｗ２…Ｗｎが行れる。すなわち、最初に第１のビット制御回路１３のみが活性化され、ブロック選択回路１２で選択されたブロックのメモリセルアレイ１７に対して、データ格納回路１１内のビット制御回路１３への対象データが分割ビット幅（４ビット幅）で書き込まれる。このときのメモリ書き込み動作Ｗ１では、４ビット幅のアクセスのためピーク電流Ｉｐが緩和されるので、リーダライタ１との距離が長距離で起電力Ｅが低くても正常動作が可能である。
【００４３】
書き込み動作Ｗ１の終了後、ビット選択制御回路９２が次の第２のビット制御回路１４のみを活性化し、次の対象データを４ビット幅で書き込み動作Ｗ２を行う。順次、Ｗｎまで対象データを４ビットずつ書き込む動作が行われ、書き込み動作Ｗｎの終了後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００４４】
上記において、近距離動作時の送信指示信号Ｓ１から返信信号Ｓ２までの送返信期間Ｔ１ｎは、従来技術の場合の一律の送返信期間Ｔ８よりも短くでき、また、遠距離動作時の送返信期間Ｔ１ｆよりも短くできる。すなわち、得られる起電力が高いときにメモリ動作を高速化でき、効率の良い高速通信を実現することができる。
【００４５】
なお、上記の説明では、電圧検知回路の出力を２値、メモリアクセスのデータビット幅を４ビットもしくは１６ビット、アクセス回数を４回もしくは１回としているが、特にこれに限らず、電圧検知レベルを数種類とし、これに応じてメモリアクセスを任意のデータビット幅と任意のアクセス回数に可変することも可能である。
【００４６】
（実施の形態２）
図４は本発明の実施の形態２におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【００４７】
本実施の形態のシステムは、図１に示す実施の形態１において、さらに、クロック発生回路２１とクロック分周回路２２とクロック選択回路２３を付加したものに相当する。クロック発生回路２１は、基準のクロックＣＬＫ０を発生し、クロック分周回路２２とクロック選択回路２３とに供給する。クロック分周回路２２は、クロック発生回路２１からのクロックＣＬＫ０を分周して分周クロックＣＬＫ１を生成し、クロック選択回路２３に供給するように構成されている。クロック選択回路２３は、電圧検知回路８の出力結果を入力し、電圧検知レベルが“Ｈ”論理の場合は、クロック発生回路２１からのクロックＣＬＫ０を選択し、電圧検知レベルが“Ｌ”論理の場合は、クロック分周回路２２からの分周クロックＣＬＫ１を選択する機能を有している。メモリ制御回路９は、クロック選択回路２３が選択したクロックを基準動作クロックとして、変復調回路７からの制御信号に応じてメモリ１０への動作制御を行うように構成されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４８】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図５のタイミングチャートに基づいて説明する。
【００４９】
クロック発生回路２１が生成したクロックＣＬＫ０がクロック分周回路２２とクロック選択回路２３に供給される。クロック分周回路２２は、入力したクロックＣＬＫ０を２分周して分周クロックＣＬＫ１を生成し、クロック選択回路２３に出力する。クロック選択回路２３は、電圧検知回路８による検知結果に基づいてクロックＣＬＫ０と分周クロックＣＬＫ１のいずれか一方を選択し、メモリ制御回路９に与える。メモリ制御回路９は、変復調回路７による復調後の信号を入力し、クロック選択回路２３からの動作クロックに従ってメモリ１０への書き込み動作を行う。
【００５０】
ここでまず、リーダライタ１とデータキャリア４との間が相対的に近距離となっている近距離動作時の動作を図５（ａ）によって説明する。近距離動作時には、電圧検知回路８において起電力Ｅが高レベルであることを検知して“Ｈ”論理を出力し、この信号をクロック選択回路２３が受ける。この結果、クロック発生回路２１で生成されたクロックＣＬＫ０が選択される。このクロックＣＬＫ０を基準動作クロックとし、変復調回路７の制御命令に従ってメモリ制御回路９はメモリ１０への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作Ｗ１であり、クロックＣＬＫ０を基準動作クロックとして制御しているため、１回の書き込み動作Ｗ１の期間ｔｎも短くなる。一般に基準クロックの周波数を高く、すなわち書き込み動作Ｗ１を速くした場合、消費電力は多くなるが、リーダライタ１との間が近距離であって、得られる起電力Ｅが充分に高いことから、正常動作が可能である。
【００５１】
メモリ１０への書き込み動作を分割しており、書き込み動作をＷ１からＷｎまで繰り返し、書き込み動作Ｗｎに達すると、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００５２】
次に、リーダライタ１とデータキャリア４との間が相対的に長距離となっている長距離動作時の動作を図５（ｂ）によって説明する。長距離動作時には、電圧検知回路８において起電力Ｅが低レベルであることを検知して“Ｌ”論理を出力し、この信号をクロック選択回路２３が受ける。この結果、クロック分周回路２２からの分周クロックＣＬＫ１が選択される。この分周クロックＣＬＫ１を基準動作クロックとし、変復調回路７の制御命令に従ってメモリ制御回路９はメモリ１０への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作ＷＡ１であり、クロックＣＬＫ０よりも低速の分周クロックＣＬＫ１を基準動作クロックとして制御しているため、１回の書き込み動作ＷＡ１の期間ｔｆは長くなる。一般に基準クロックの周波数を低く、すなわち書き込み動作ＷＡ１を遅くした場合、消費電力を抑えることができるため、リーダライタ１との距離が長距離で得られる起電力Ｅが低いときでも正常動作が可能である。
【００５３】
書き込み動作をＷＡ１からＷＡｎまで繰り返し、書き込み動作ＷＡｎに達すると、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００５４】
以上のように、近距離動作時で得られる起電力Ｅが充分に高いときには、高速のクロックＣＬＫ０で動作させるため、送信指示信号Ｓ１から返信信号Ｓ２までのトータル送返信期間Ｔ２ｎは短くでき、また、長距離動作時で得られる起電力Ｅが低いときには、低速の分周クロックＣＬＫ１で動作させることで、送返信期間Ｔ２ｆは長くなるが、低消費電力となるため長距離通信を実現することが可能である。
【００５５】
このように本実施の形態の近距離動作時の送信指示信号Ｓ１から返信信号Ｓ２までの送返信期間Ｔ２ｎは、従来技術の場合の一律の送返信期間Ｔ８よりも短くでき、また、遠距離動作時の送返信期間Ｔ２ｆよりも短くできる。すなわち、得られる起電力が高いときにメモリ動作を高速化でき、効率の良い高速通信を実現することができる。
【００５６】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、電圧検知回路の出力を２値、内部クロックを２種類、また１サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らない。
【００５７】
（実施の形態３）
図６は本発明の実施の形態３におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【００５８】
本実施の形態のシステムは、図４に示す実施の形態２を基礎にして、メモリ制御回路９を実施の形態２とは異なる機能の構成としている。本実施の形態においては、クロック分周回路２２とメモリ制御回路９とが直接に接続されている。メモリ制御回路９は、クロック分周回路２２からの分周クロックＣＬＫ１をメモリ動作時の基本動作クロックとするもので、変復調回路７からの制御信号に応じてメモリ１０への動作制御を行う機能を有するとともに、クロック選択回路２３の選択クロックを、あるメモリ動作と次のメモリ動作との間の期間すなわちメモリ動作のインターバル期間を制御するクロックとして用いる機能を有するものである。その他の構成については実施の形態２の場合の図４と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５９】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図７のタイミングチャートに基づいて説明する。
【００６０】
変復調回路７による復調後の信号を入力したメモリ制御回路９は、次のような動作を行う。すなわち、メモリ動作時には、クロック分周回路２２からの分周クロックＣＬＫ１を基準動作クロックとして制御が行われ、また、メモリ動作インターバル期間では、クロック選択回路２３で選択された基準動作クロック（クロックＣＬＫ０または分周クロックＣＬＫ１）に従ってメモリ１０への制御が行われる。
【００６１】
ここでまず、リーダライタ１とデータキャリア４との間が相対的に近距離となっている近距離動作時の動作を図７（ａ）によって説明する。メモリ制御回路９は、クロック分周回路２２からの分周クロックＣＬＫ１を基準動作クロックとして、変復調回路７の制御命令により、あらかじめｎ回行うように設定されているメモリ動作の初回メモリ動作Ｗ１を行う。近距離動作時には、電圧検知回路８において起電力Ｅが高レベルであることを検知して“Ｈ”論理を出力し、この信号をクロック選択回路２３が受ける。この結果、クロック発生回路２１で生成されたクロックＣＬＫ０が選択される。
【００６２】
メモリ制御回路９は、メモリ動作Ｗ１と次のメモリ動作Ｗ２の間のメモリ動作インターバル期間（ｔｉｎ）において、クロックＣＬＫ０を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をＷ１〜Ｗｎまで繰り返し、書き込み動作Ｗｎに達した後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００６３】
この場合に、メモリ動作インターバル期間はクロックＣＬＫ０を基準動作クロックとして制御しているため、分周クロックＣＬＫ１を用いる場合よりトータルの送返信期間Ｔ３ｎが短縮されている。一般にデータキャリア４はリーダライタ１から供給される起電力Ｅが充分に高いときは、上記のようにメモリ動作インターバル期間を短く、すなわち電力消費間隔を短くしても正常動作が可能である。
【００６４】
次に、リーダライタ１とデータキャリア４との間が相対的に長距離となっている長距離動作時の動作を図７（ｂ）によって説明する。長距離動作時には、電圧検知回路８において起電力Ｅが低レベルであることを検知して“Ｌ”論理を出力し、この信号をクロック選択回路２３が受ける。この結果、クロック分周回路２２からの分周クロックＣＬＫ１が選択される。この分周クロックＣＬＫ１をメモリ動作インターバル期間（ｔｉｆ）の基準動作クロックとし、メモリ動作Ｗ１と次のメモリ動作Ｗ２との間の時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をＷ１〜Ｗｎまで繰り返し、書き込み動作Ｗｎに達した後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００６５】
この場合に、メモリ動作インターバル期間は分周クロックＣＬＫ１を基準動作クロックとして制御しているため、クロックＣＬＫ０を用いた場合よりトータルの送返信期間Ｔ３ｆが長くなる。一般にデータキャリア４はリーダライタ１から供給される起電力Ｅが少ないとき、上記のようにメモリ動作インターバル期間を長くすなわち電力消費間隔を長くすることで低消費動作が可能となり、長距離通信時でも正常動作が可能である。
【００６６】
以上のように近距離動作時で得られる起電力Ｅが高いときには、高速のクロックＣＬＫ０でメモリ動作インターバル期間を制御するため、送信指示信号Ｓ１から返信信号Ｓ２までのトータル送返信期間Ｔ３ｎは短くでき、また、長距離動作時で得られる起電力Ｅが低いときには、低速の分周クロックＣＬＫ１で動作させることで、送返信期間Ｔ３ｆは長くなるが、低消費動作が可能となるため長距離通信を実現することが可能である。
【００６７】
このようにリーダライタ１とデータキャリア４の距離によって得られる起電圧のレベルの変化に応じた効率の良い通信動作を実現することができる。
【００６８】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、内部クロックを２種類、また１サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らない。
【００６９】
（実施の形態４）
図８は本発明の実施の形態４におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【００７０】
本実施の形態のデータキャリアは、図１に示す実施の形態１において、電圧検知回路８をアクセス方法判別部９ａに置き換えたものに相当する。
【００７１】
アクセス方法判別部９ａは、メモリ制御回路９に含まれており、変復調回路７が復調した送信指示信号Ｓ１に含まれるアクセス指示方法を示すメモリ動作制御フラグＡ２が“Ｈ”論理か“Ｌ”論理かを判別し、その判別結果をメモリ制御回路９に与えるようになっている。そして、メモリ制御回路９は、アクセス方法判別部９ａによる判別結果でメモリ動作制御フラグＡ２が“Ｈ”論理であるときは、メモリ１０に対するアクセス指示方法として全データビット幅で一度に書き込みを行う一括書き込みメモリ動作ＷＡ０を行い、逆に、アクセス方法判別部９ａによる判別結果でメモリ動作制御フラグＡ２が“Ｌ”論理であるときは、メモリ１０に対するアクセス指示方法としてデータビット幅を分割して書き込む分割書き込みメモリ動作Ｗ１，Ｗ２…Ｗｎを行うように構成されている。
【００７２】
その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００７３】
図９に示すように、リーダライタ１からデータキャリア４へ指示内容を送信する送信指示信号Ｓ１は、Ａ１の送信指示信号先頭部（ＳＯＦ）からＡ４の送信指示信号終了部（ＥＯＦ）までの期間で構成されており、この間にはメモリ動作の制御を行う情報を持ったメモリ動作制御フラグＡ２、データキャリアに対して制御命令情報を持った送信指示内容Ａ３が含まれる。データキャリア４は送信指示信号Ｓ１を受信後、メモリ動作制御フラグＡ２と送信指示内容Ａ３に従って待ち時間Ｔｗの間に処理動作を行い、リーダライタに返信信号Ｓ２を送信する。
【００７４】
このように本実施の形態は、送信指示信号内のメモリ動作制御フラグよってメモリアクセス時のデータビット幅を制御する機能を備えている。
【００７５】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図１０に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号Ｓ１内の送信指示内容Ａ３は書き込みとし、またメモリ構成は１ワード×１６ビット幅とする。
【００７６】
まず、送信指示信号Ｓ１に含まれたメモリ動作制御フラグＡ２が“Ｈ”論理となっているときの動作を図１０（ａ）によって説明する。リーダライタ１がデータキャリア４に対して、メモリ動作制御フラグＡ２が“Ｈ”論理で、送信指示内容Ａ３が“書き込み”となっている送信指示信号Ｓ１を送信したとする。データキャリア４において、変復調回路７が送信指示信号Ｓ１を復調し、メモリ制御回路９におけるアクセス方法判別部９ａでメモリ動作制御フラグＡ２が“Ｈ”論理であることを判別し、メモリ制御回路９はメモリ１０に対して全データビット幅（１６ビット幅）にて一度に書き込みを行う一括書き込みメモリ動作ＷＡ０を行う。この際、全データビット幅（１６ビット幅）で同時アクセスするため大きなピーク電流Ｉｐが発生する。この場合に、データキャリア４がリーダライタ１から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。一括書き込みメモリ動作ＷＡ０の終了後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００７７】
次に、送信指示信号Ｓ１に含まれたメモリ動作制御フラグＡ２が“Ｌ”論理となっているときの動作を図１０（ｂ）によって説明する。リーダライタ１がデータキャリア４に対して、メモリ動作制御フラグＡ２が“Ｌ”論理で、送信指示内容Ａ３が“書き込み”となっている送信指示信号Ｓ１を送信したとする。データキャリア４において、変復調回路７が送信指示信号Ｓ１を復調し、メモリ制御回路９におけるアクセス方法判別部９ａでメモリ動作制御フラグＡ２が“Ｌ”論理であることを判別し、メモリ制御回路９はメモリ１０に対してデータを４ビット幅にて４回に分割して書き込む初回のメモリ動作Ｗ１を行う。この際、４ビット幅でアクセスするためピーク電流Ｉｐは緩和され、データキャリア４がリーダライタ１より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。初回のメモリ動作Ｗ１の終了後、次の４ビット幅のデータを書き込むメモリ動作Ｗ２を行い、順次、Ｗｎまで対象データを４ビット幅ずつ書き込む動作が行われ、メモリ動作Ｗｎの終了後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００７８】
以上のように、メモリアクセス時のデータビット幅を可変させたメモリ動作を行う本実施の形態によれば、メモリ動作制御フラグＡ２が“Ｈ”論理時の送信指示信号Ｓ１から返信信号Ｓ２までの送返信期間Ｔ４ｎは、従来例の送返信期間Ｔ８や、メモリ動作制御フラグＡ２が“Ｌ”論理時の送返信期間Ｔ４ｆよりも短縮でき、特にデータキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、ハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い高速通信が可能となる。
【００７９】
なお、上記の説明では、メモリ動作制御フラグを２値、メモリアクセス時のデータビット幅とメモリ動作を、“×１６ビット”１回と、“×４ビット”４回と２種類の制御に分けて行っているが、特にこれに限らず複数ビットのフラグに応じて、データビット幅とメモリ動作回数をそれぞれ任意に可変することも可能である。
【００８０】
（実施の形態５）
図１１は本発明の実施の形態５におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。通信信号構成は実施の形態４と同様である。
【００８１】
本実施の形態のデータキャリアは、図４に示す実施の形態２において、電圧検知回路８をアクセス方法判別部９ａに置き換えたものに相当する。
【００８２】
アクセス方法判別部９ａは、メモリ制御回路９に含まれており、変復調回路７が復調した送信指示信号Ｓ１に含まれるアクセス指示方法を示すメモリ動作制御フラグＡ２が“Ｈ”論理か“Ｌ”論理かを判別し、その判別結果をクロック選択回路２３に与えるようになっている。そして、クロック選択回路２３は、アクセス方法判別部９ａによる判別結果でメモリ動作制御フラグＡ２が“Ｈ”論理であるときは、メモリ動作のためにクロック発生回路２１からのクロックＣＬＫ０を選択してメモリ制御回路９に供給し、逆に、アクセス方法判別部９ａによる判別結果でメモリ動作制御フラグＡ２が“Ｌ”論理であるときは、メモリ動作のためにクロック分周回路２２からの分周クロックＣＬＫ１を選択してメモリ制御回路９に供給するように構成されている。その他の構成については実施の形態２の場合の図４と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００８３】
このように本実施の形態は、メモリ動作制御フラグよってメモリ動作時の基本動作クロックの制御機能を備えている。
【００８４】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図１２のタイミングチャートに基づいて説明する。ここでは簡略化するため、データキャリアへの送信指示信号Ｓ１内の送信指示内容Ａ３のコマンドは書き込みとする。
【００８５】
まず、送信指示信号Ｓ１に含まれたメモリ動作制御フラグＡ２が“Ｈ”論理時となっているときの動作を図１２（ａ）によって説明する。リーダライタ１がデータキャリア４に対して、メモリ動作制御フラグＡ２が“Ｈ”論理で、送信指示内容Ａ３が“書き込み”となっている送信指示信号Ｓ１を送信したとする。データキャリア４において、変復調回路７が送信指示信号Ｓ１を復調し、メモリ制御回路９におけるアクセス方法判別部９ａでメモリ動作制御フラグＡ２が“Ｈ”論理であることを判別し、クロック選択回路２３に伝える。この結果、クロック発生回路２１で生成されたクロックＣＬＫ０が選択される。このクロックＣＬＫ０を基準動作クロックとし、変復調回路７の制御命令に従ってメモリ制御回路９はメモリ１０への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作Ｗ１であり、クロックＣＬＫ０を基準動作クロックとして制御しているため、１回の書き込み動作Ｗ１の期間ｔｎも短くなる。メモリ１０への書き込み動作を分割しており、書き込み動作をＷ１からＷｎまで繰り返し、書き込み動作Ｗｎに達すると、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００８６】
クロックＣＬＫ０をメモリの基準動作クロックとしているため１回の書き込み動作Ｗ１の期間は分周クロックＣＬＫ１を用いた場合より短くなる。一般に基準クロックの周波数を高くすなわち書き込み動作Ｗ１を速くした場合、消費電力は多くなるが、データキャリア４がリーダライタ１から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合、正常動作が可能である。
【００８７】
次に、送信指示信号Ｓ１に含まれたメモリ動作制御フラグＡ２が“Ｌ”論理となっているときの動作を図１２（ｂ）によって説明する。リーダライタ１がデータキャリア４に対して、メモリ動作制御フラグＡ２が“Ｌ”論理で、送信指示内容Ａ３が“書き込み”となっている送信指示信号Ｓ１を送信したとする。データキャリア４において、変復調回路７が送信指示信号Ｓ１を復調し、メモリ制御回路９におけるアクセス方法判別部９ａでメモリ動作制御フラグＡ２が“Ｌ”論理であることを判別し、クロック選択回路２３に伝える。この結果、クロック分周回路２２からの分周クロックＣＬＫ１が選択される。この分周クロックＣＬＫ１を基準動作クロックとし、変復調回路７の制御命令に従ってメモリ制御回路９はメモリ１０への書き込み動作を行う。このときのメモリ書き込み動作がメモリ動作ＷＡ１であり、クロックＣＬＫ０よりも低速の分周クロックＣＬＫ１を基準動作クロックとして制御しているため、１回の書き込み動作ＷＡ１の期間ｔｆはクロックＣＬＫ０を用いた１回の書き込み動作Ｗ１の期間ｔｎより長くなる。書き込み動作をＷＡ１からＷＡｎまで繰り返し、書き込み動作ＷＡｎに達すると、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【００８８】
一般に基準クロックの周波数を低くすなわち書き込み動作ＷＡ１を遅くした場合、消費電力を抑えることができるため、データキャリア４がリーダライタ１より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっている場合、正常動作が可能である。
【００８９】
以上のように、データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグＡ２を“Ｈ”にすることで、送返信期間Ｔ５ｎは、メモリ動作制御フラグＡ２が“Ｌ”論理時の送返信期間Ｔ５ｆより短くできる。
【００９０】
また、データキャリアがリーダライタより得られる起電力が、動作は可能であるが余分な起電力を得られる環境にない、たとえば長距離通信を実現する目的のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグＡ２を“Ｌ”にすることで、メモリ動作のスピードを遅くし低消費電力を実現し、長距離動作が可能となる。
【００９１】
このようなリーダライタとデータキャリアからなるシステム環境において、データキャリアが得ることができる起電力があらかじめ分かっている場合、従来のようにハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い通信が可能となるように改善される。
【００９２】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、メモリ動作制御フラグを２値、内部クロックを２種類、また１サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らず複数ビットのフラグに応じて、内部複数のＣＬＫを任意に選択することも可能である。
【００９３】
（実施の形態６）
図１３は本発明の実施の形態６におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。通信信号構成は実施の形態４と同様であり省略する。
【００９４】
本実施の形態のデータキャリアは、図６に示す実施の形態３において、電圧検知回路８をアクセス方法判別部９ａに置き換えたものに相当する。アクセス方法判別部９ａはメモリ制御回路９に含まれている。
【００９５】
本実施の形態においては、クロック分周回路２２とメモリ制御回路９とが直接に接続されている。メモリ制御回路９は、クロック分周回路２２からの分周クロックＣＬＫ１をメモリ動作時の基本動作クロックとするもので、変復調回路７からの制御信号に応じてメモリ１０への動作制御を行う機能を有するとともに、クロック選択回路２３の選択クロックを、あるメモリ動作と次のメモリ動作との間の期間すなわちメモリ動作のインターバル期間を制御するクロックとして用いる機能を有するものである。
【００９６】
メモリ制御回路９に内蔵のアクセス方法判別部９ａは、変復調回路７が復調した送信指示信号Ｓ１に含まれるアクセス指示方法を示すメモリ動作制御フラグＡ２が“Ｈ”論理か“Ｌ”論理かを判別し、その判別結果をクロック選択回路２３に与えるようになっている。そして、クロック選択回路２３は、アクセス方法判別部９ａによる判別結果でメモリ動作制御フラグＡ２が“Ｈ”論理であるときは、メモリ動作インターバル期間のためにクロック発生回路２１からのクロックＣＬＫ０を選択してメモリ制御回路９に供給し、逆に、アクセス方法判別部９ａによる判別結果でメモリ動作制御フラグＡ２が“Ｌ”論理であるときは、メモリ動作インターバル期間のためにクロック分周回路２２からの分周クロックＣＬＫ１を選択してメモリ制御回路９に供給するように構成されている。その他の構成については実施の形態３の場合の図６と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００９７】
このように本実施の形態においては、メモリ動作制御フラグによってメモリ動作インターバル期間の基本動作クロックを制御する機能を備えている。
【００９８】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図１４に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号Ｓ１内の送信指示内容Ａ３のコマンドは書き込みとする。
【００９９】
まず、送信指示信号Ｓ１に含まれたメモリ動作制御フラグＡ２が“Ｈ”論理時となっているときの動作を図１４（ａ）によって説明する。リーダライタ１がデータキャリア４に対して、メモリ動作制御フラグＡ２が“Ｈ”論理で、送信指示内容Ａ３が“書き込み”となっている送信指示信号Ｓ１を送信したとする。データキャリア４において、変復調回路７が送信指示信号Ｓ１を復調し、メモリ制御回路９におけるアクセス方法判別部９ａでメモリ動作制御フラグＡ２が“Ｈ”論理であることを判別し、クロック選択回路２３に伝える。クロック選択回路２３がメモリ動作インターバル期間のためにクロック発生回路２１からのクロックＣＬＫ０を選択し、メモリ制御回路９に供給する。メモリ制御回路９は、メモリ動作Ｗ１と次のメモリ動作Ｗ２の間のメモリ動作インターバル期間において、クロックＣＬＫ０を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をＷ１〜Ｗｎまで繰り返し、書き込み動作Ｗｎに達した後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【０１００】
この場合に、メモリ動作インターバル期間はクロックＣＬＫ０を基準動作クロックとして制御しているため、分周クロックＣＬＫ１を用いる場合よりトータルの送返信期間Ｔ６ｎが短縮されている。データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合、上記のようにメモリ動作インターバル期間を短く、すなわち電力消費間隔を短くしても正常動作が可能である。
【０１０１】
次に、送信指示信号Ｓ１に含まれたメモリ動作制御フラグＡ２が“Ｌ”論理となっているときの動作を図１４（ｂ）によって説明する。リーダライタ１がデータキャリア４に対して、メモリ動作制御フラグＡ２が“Ｌ”論理で、送信指示内容Ａ３が“書き込み”となっている送信指示信号Ｓ１を送信したとする。データキャリア４において、変復調回路７が送信指示信号Ｓ１を復調し、メモリ制御回路９におけるアクセス方法判別部９ａでメモリ動作制御フラグＡ２が“Ｌ”論理であることを判別し、クロック選択回路２３に伝える。クロック選択回路２３がメモリ動作インターバル期間のためにクロック分周回路２２からの分周クロックＣＬＫ１を選択し、メモリ制御回路９に供給する。メモリ制御回路９は、メモリ動作Ｗ１と次のメモリ動作Ｗ２の間のメモリ動作インターバル期間において、分周クロックＣＬＫ１を基準動作クロックとしての時間管理を行う。このようなインターバル期間の時間管理を伴う書き込み動作をＷ１〜Ｗｎまで繰り返し、書き込み動作Ｗｎに達した後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【０１０２】
この場合に、メモリ動作インターバル期間は分周クロックＣＬＫ１を基準動作クロックとして制御しているため、クロックＣＬＫ０を用いる場合よりトータルの送返信期間Ｔ６ｆが長くなっている。データキャリアがリーダライタより起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっている場合、上記のようにメモリ動作から次のメモリ動作間を長くすなわち電力を消費する間隔を長くすることで消費電力を抑えた正常動作が可能である。
【０１０３】
以上のように、データキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグＡ２を“Ｈ”にすることで、送返信期間Ｔ６ｎは、メモリ動作制御フラグＡ２が“Ｌ”論理時の送返信期間Ｔ６ｆより短くできる。また、データキャリアがリーダライタより、動作は可能であるが余分な起電力を得られる環境にない、たとえば長距離通信を実現する目的のシステムで構築されているとあらかじめ分かっている場合には、メモリ動作制御フラグＡ２を“Ｌ”にすることで、電力を消費する間隔を長くし低消費を実現、長距離動作が可能となる。このようなリーダライタとデータキャリアからなるシステム環境において、データキャリアが得ることができる起電力があらかじめ分かっている場合、従来のようにハード変更を行うことなく、送信プロトコル内のフラグを変化させるだけで、効率の良い通信が可能となるように改善される。
【０１０４】
なお、上記の説明では、データキャリアへの送信指示命令のコマンドを書き込みとし、メモリ動作制御フラグを２値、内部クロックを２種類、また１サイクルの立ち上がりエッジでメモリ動作を制御しているが、特にこれに限らず複数ビットのフラグに応じて、内部複数のＣＬＫを任意に選択することも可能である。
【０１０５】
（実施の形態７）
図１５は本発明の実施の形態７におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図である。
【０１０６】
本実施の形態のシステムは、図１に示す実施の形態１を基礎にして、メモリ１０に代えて、不揮発性メモリ１０ａを用いたものに相当する。この不揮発性メモリ１０ａは、メモリ制御回路９からの読出し信号Ｓ３に対応してアクセス指示方法を示すメモリデータＤ１をあらかじめ格納している。メモリ制御回路９は、不揮発性メモリ１０ａに対して読出し信号Ｓ３を出力し、不揮発性メモリ１０ａからアクセス指示方法を示すメモリデータＤ１を読み出す機能と、読出したメモリデータＤ１に応じて不揮発性メモリ１０ａへのアクセス方法を変化させる機能を有している。メモリ制御回路９からの読出し信号Ｓ３によって不揮発性メモリ１０ａからメモリデータＤ１を読み出す場合、メモリデータＤ１が“Ｈ”論理時には、メモリアクセス時のデータビット幅を全て同時に行い、“Ｌ”論理時にはメモリアクセス時のデータビット幅を分割してｎ回に分けてアクセスを行う機能を有する。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【０１０７】
次に、以上のように構成された本実施の形態のデータキャリアの動作を図１６に示すタイミングチャートに従って説明する。ここでは簡略化するため、データキャリアへの送信指示信号の指示内容は書き込みとし、またメモリ構成は１ワード×１６ビット幅とする。さらにメモリアクセス時の制御方法例として、書き込み時のデータビット幅を可変するものとする。
【０１０８】
まず、メモリデータＤ１が“Ｈ”論理となっているシステムＡの場合の動作を図１６（ａ）によって説明する。データキャリア４は、リーダライタ１からの送信指示信号Ｓ１を受信すると、メモリ制御回路９は読出し信号Ｓ３により不揮発性メモリ１０ａにアクセスし、メモリデータＤ１の“Ｈ”論理を読み出す。これにより、メモリ制御回路９は不揮発性メモリ１０ａに対してデータを全データビット幅（１６ビット幅）にて一度に書き込みを行う一括書き込みメモリ動作ＷＡ０を行う。この際、全データビット幅で同時アクセスするため大きなピーク電流Ｉｐが発生する。この場合に、データキャリア４がリーダライタ１から充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。一括書き込みメモリ動作ＷＡ０の終了後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【０１０９】
次に、メモリデータＤ１が“Ｌ”論理となっているシステムＢの場合の動作を図１６（ｂ）によって説明する。データキャリア４は、リーダライタ１からの送信指示信号Ｓ１を受信すると、メモリ制御回路９は読出し信号Ｓ３により不揮発性メモリ１０ａにアクセスし、メモリデータＤ１の“Ｌ”論理を読み出す。これにより、メモリ制御回路９は不揮発性メモリ１０ａに対してデータを４ビット幅にて４回に分割して書き込む初回のメモリ動作Ｗ１を行う。この際、４ビット幅でアクセスするためピーク電流Ｉｐは緩和され、データキャリア４がリーダライタ１より起電力を得られにくい環境のシステムで構築されているとあらかじめ分かっておれば、正常動作が可能であり、問題はない。初回のメモリ動作Ｗ１の終了後、次の４ビット幅のデータを書き込むメモリ動作Ｗ２を行い、順次、Ｗｎまで対象データを４ビット幅ずつ書き込む動作が行われ、メモリ動作Ｗｎの終了後、データキャリア４はリーダライタ１に返信信号Ｓ２を送信する。
【０１１０】
メモリデータＤ１が“Ｈ”論理時の送信指示信号Ｓ１から返信信号Ｓ２までの送返信期間Ｔ７ｎは、従来例の送返信期間Ｔ８や、メモリデータＤ１が“Ｌ”論理時の送信指示信号Ｓ１から返信信号Ｓ２までの送返信期間Ｔ７ｆより短縮でき、特にデータキャリアがリーダライタから充分な起電力を得られる環境のシステムで構築されているとあらかじめ分かっている場合には、ハード変更を行うことなく、あらかじめ不揮発性メモリ内にデータを記憶させておくだけで、効率の良い高速通信が可能なように改善される。
【０１１１】
なお、上記の説明では、メモリデータを２値、メモリアクセス時のデータビット幅とメモリ動作を、“×１６ビット”１回と、“×４ビット”４回と２種類の制御に分けて行っているが、特にこれに限らず複数ビットのメモリデータに応じて、データビット幅とメモリ動作回数をそれぞれ任意に可変することも可能である。
【０１１２】
なお、本実施の形態のアクセス指示方法を示すメモリデータＤ１をあらかじめ格納しておく不揮発性メモリ１０ａを用いる方式は、一括書き込みメモリ動作と分割書き込みメモリ動作との切り換え態様のほか、実施の形態５のようなメモリ動作の基準動作クロック切り換え態様や、実施の形態６のようなメモリ動作インターバル期間の切り換え態様で実施するのでもよい。
【０１１３】
【発明の効果】
以上のように本発明によれば、データキャリアでの起電力の検出により、リーダライタより充分な電力供給を受けている状態では、データキャリア内の電力を無駄にすることなく高速なメモリ制御動作が可能となり、起電力に応じて効率の良い高速通信が可能な優れたデータキャリアを実現することができる。
【０１１４】
また、通信環境の変化に対応してリーダライタ側からの送信プロトコル内のフラグ等の変更のみで、ハード変更を行うことなく、通信環境に適応した良好な通信を実現できる。
【０１１５】
また、通信環境の変化に対応してデータキャリア側でのアクセス指示方法の変更のみで、ハード変更を行うことなく、通信環境に適応した良好な通信を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図２】発明の実施の形態１におけるデータキャリアのメモリ制御回路とメモリの詳細な構成を示すブロック図
【図３】本発明の実施の形態１におけるデータキャリアの動作を示すタイミングチャート
【図４】本発明の実施の形態２におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図５】本発明の実施の形態２におけるデータキャリアの動作を示すタイミングチャート
【図６】本発明の実施の形態３におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図７】本発明の実施の形態３におけるデータキャリアの動作を示すタイミングチャート
【図８】本発明の実施の形態４におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図９】本発明の実施の形態４におけるデータキャリアとリーダライタとの間の通信信号の構成図
【図１０】本発明の実施の形態４におけるデータキャリアの動作を示すタイミングチャート
【図１１】本発明の実施の形態５におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図１２】本発明の実施の形態５におけるデータキャリアの動作を示すタイミングチャート
【図１３】本発明の実施の形態６におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図１４】本発明の実施の形態６におけるデータキャリアの動作を示すタイミングチャート
【図１５】本発明の実施の形態７におけるデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図１６】本発明の実施の形態７におけるデータキャリアの動作を示すタイミングチャート
【図１７】従来のデータキャリアとそれに対応するリーダライタの構成を示すブロック図
【図１８】従来のデータキャリアの動作を示すタイミングチャート
【符号の説明】
１：リーダライタ（Ｒ／Ｗ）
２：制御回路
３：アンテナコイル（リーダライタ側）
４：データキャリア
５：アンテナコイル（データキャリア側）
６：整流回路
７：変復調回路
８：電圧検知回路
９：メモリ制御回路
９ａ：アクセス方法判別部
１０：メモリ
１０ａ：不揮発性メモリ
１１：データ格納回路
１２：ブロック選択回路
１３〜１６：第１ないし第４のビット制御回路
１７：メモリセルアレイ
２１：クロック発生回路
２２：クロック分周回路
２３：クロック選択回路
９１：メモリ制御信号発生回路
９２：ビット選択制御回路
Ａ１：送信指示信号先頭部（ＳＯＦ）
Ａ２：メモリ動作制御フラグ
Ａ３：送信指示内容
Ａ４：送信指示信号終了部（ＥＯＦ）
ＣＬＫ０：基準のクロック
ＣＬＫ１：分周クロック
Ｅ：起電力
Ｉｐ：ピーク電流
Ｓ１：送信指示信号
Ｓ２：返信信号
Ｓ３：読出し信号
ＷＡ０：一括書き込みメモリ動作
Ｗ１，Ｗ２…Ｗｎ：分割書き込みメモリ動作
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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