(57)【要約】【課題】ＭＯＳトランジスタを用いた出力回路において、外付け抵抗を用いることなくＥＣＬとの互換性を実現する。【解決手段】この出力回路は、第１の出力電流を供給するトランジスタＱ１１のドレインに電気的に接続された一端を有する抵抗Ｒ１と、第２の出力電流を供給するトランジスタＱ１２のドレインに電気的に接続された一端と抵抗Ｒ１の他端に電気的に接続された他端とを有する抵抗Ｒ２と、抵抗Ｒ１の一端にドレインが電気的に接続されたトランジスタＱ１３と、抵抗Ｒ２の一端にドレインが電気的に接続されたトランジスタＱ１４と、トランジスタＱ１１及びＱ１２のソースにドレインから電流を供給するトランジスタＱ１５と、抵抗Ｒ１及びＲ２の他端に発生する電位に基づいて、トランジスタＱ１３〜Ｑ１５のドレイン電流を制御する制御回路１２とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号に従って、負荷に第１の出力電流を供給する第１のＭＯＳトランジスタと、
反転入力信号に従って、負荷に第２の出力電流を供給する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインに電気的に接続された一端を有する第１の抵抗と、
前記第２のＭＯＳトランジスタのドレインに電気的に接続された一端と、前記第１の抵抗の他端に電気的に接続された他端とを有する第２の抵抗と、
前記第１の抵抗の一端にドレインが電気的に接続された第３のＭＯＳトランジスタと、
前記第２の抵抗の一端にドレインが電気的に接続された第４のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのソースにドレインから電流を供給する第５のＭＯＳトランジスタと、
前記第１及び第２の抵抗の他端に発生する電位に基づいて、前記第３〜第５のＭＯＳトランジスタのドレイン電流を制御する制御回路と、
を具備する出力回路。
【請求項２】
入力信号を反転することにより、前記第２のＭＯＳトランジスタのゲートに印加される反転入力信号を生成するインバータをさらに具備する請求項１記載の出力回路。
【請求項３】
イネーブル信号が活性化されたときに、前記第３のＭＯＳトランジスタのソースにドレインから電流を供給する第６のＭＯＳトランジスタと、
イネーブル信号が活性化されたときに、前記第４のＭＯＳトランジスタのソースにドレインから電流を供給する第７のＭＯＳトランジスタと、
をさらに具備し、前記制御回路が、前記第５〜第７のＭＯＳトランジスタのゲートにバイアス制御信号を印加する、
請求項１又は２記載の出力回路。
【請求項４】
入力信号が供給され、イネーブル信号が活性化されてから所定の時間が経過した後に、前記第１及び第２のＭＯＳトランジスタのゲートに入力信号及び反転入力信号をそれぞれ印加する論理回路をさらに具備する１〜３のいずれか１項記載の出力回路。
【請求項５】
請求項１〜４のいずれか１項記載の出力回路を具備する半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、ＭＯＳトランジスタを用いた出力回路に関し、特に、差動ＥＣＬ（エミッタカップリングロジック）と互換性を有する出力信号を生成する出力回路に関する。さらに、本発明は、そのような出力回路を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いた出力回路において、ＰＥＣＬ（ポジティブＥＣＬ）やＬＶ−ＥＣＬ（低電圧ＥＣＬ）等を含むＥＣＬ（エミッタカップリングロジック）と互換性を有する出力信号が要求される場合がある。従来のＥＣＬ互換の出力回路は、出力電圧を分圧する外付け抵抗を用いて、ＥＣＬの規格を満たすように出力信号を生成していた。しかしながら、外付け抵抗を用いると、半導体集積回路のピン数が増加したり、基板に実装する部品点数が増加するため、回路全体のサイズや製造コストが増加してしまうという問題があった。
【０００３】
一方、出力電圧を分圧する抵抗を半導体集積回路に内蔵することも考えられる。しかしながら、半導体集積回路に内蔵される抵抗は温度特性が大きいので、ＥＣＬの規格を満たすことが困難である。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＭＯＳトランジスタを用いた出力回路において、外付け抵抗を用いることなくＥＣＬとの互換性を実現することを目的とする。さらに、本発明は、そのような出力回路を用いた半導体集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る出力回路は、入力信号に従って、負荷に第１の出力電流を供給する第１のＭＯＳトランジスタと、反転入力信号に従って、負荷に第２の出力電流を供給する第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレインに電気的に接続された一端を有する第１の抵抗と、第２のＭＯＳトランジスタのドレインに電気的に接続された一端と、第１の抵抗の他端に電気的に接続された他端とを有する第２の抵抗と、第１の抵抗の一端にドレインが電気的に接続された第３のＭＯＳトランジスタと、第２の抵抗の一端にドレインが電気的に接続された第４のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタのソースにドレインから電流を供給する第５のＭＯＳトランジスタと、第１及び第２の抵抗の他端に発生する電位に基づいて、第３〜第５のＭＯＳトランジスタのドレイン電流を制御する制御回路とを具備する。
【０００６】
本発明に係る出力回路は、入力信号を反転することにより、第２のＭＯＳトランジスタのゲートに印加される反転入力信号を生成するインバータをさらに具備するようにしても良い。
【０００７】
また、本発明に係る出力回路は、イネーブル信号が活性化されたときに、第３のＭＯＳトランジスタのソースにドレインから電流を供給する第６のＭＯＳトランジスタと、イネーブル信号が活性化されたときに、第４のＭＯＳトランジスタのソースにドレインから電流を供給する第７のＭＯＳトランジスタとをさらに具備し、制御回路が、第５〜第７のＭＯＳトランジスタのゲートにバイアス制御信号を印加するようにしても良い。
【０００８】
以上において、本発明に係る出力回路は、入力信号が供給され、イネーブル信号が活性化されてから所定の時間が経過した後に、第１及び第２のＭＯＳトランジスタのゲートに入力信号及び反転入力信号をそれぞれ印加する論理回路をさらに具備するようにしても良い。
本発明に係る半導体集積回路は、以上述べたようないずれかの出力回路を具備するものである。
【０００９】
以上の様に構成した本発明によれば、ＭＯＳトランジスタを用いた出力回路において、２つの出力電位にそれぞれ接続された第１及び第２の抵抗の他端に発生する電位に基づいて第１及び第２のＭＯＳトランジスタのドレイン電流を制御することにより、外付け抵抗を用いることなくＥＣＬとの互換性を実現できる。また、本発明によれば、そのような出力回路を用いた半導体集積回路を提供することができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。尚、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に含まれている出力回路の構成を示す図である。図１に示すように、この出力回路は、差動構成となっており、入力信号ＶＩＮを反転して反転入力信号を出力するインバータ１１と、入力信号ＶＩＮに従って負荷に第１の出力電流を供給するＰチャネルＭＯＳトランジスタＱ１１と、反転入力信号に従って負荷に第２の出力電流を供給するＰチャネルＭＯＳトランジスタＱ１２と、トランジスタＱ１１のドレインに一端が電気的に接続された抵抗Ｒ１と、トランジスタＱ１２のドレインに一端が電気的に接続された抵抗Ｒ２とを含んでいる。抵抗Ｒ１及びＲ２の他端は、互いに電気的に接続されている。
【００１１】
さらに、この出力回路は、抵抗Ｒ１の一端にドレインが電気的に接続されたＰチャネルＭＯＳトランジスタＱ１３と、抵抗Ｒ２の一端にドレインが電気的に接続されたＰチャネルＭＯＳトランジスタＱ１４と、トランジスタＱ１１及びＱ１２のソースにドレインから電流を供給するＰチャネルＭＯＳトランジスタＱ１５と、抵抗Ｒ１及びＲ２の接続点に発生する電位ＶＲに基づいてトランジスタＱ１３〜Ｑ１５のドレイン電流を制御するバイアス制御回路２とを含んでいる。バイアス制御回路２は、バイアス制御信号を生成して、トランジスタＱ１３〜Ｑ１５のゲートにバイアス制御信号を印加する。トランジスタＱ１３〜Ｑ１５のソースは電源電位ＶＤＤに接続されているので、トランジスタＱ１３〜Ｑ１５は、カレントミラーを構成する。
【００１２】
出力回路の負荷としては、出力電位ＶＯＵＴ１及びＶＯＵＴ２と（ＶＤＤ−２）ボルトとの間に、抵抗値５０Ωの終端抵抗Ｒ３及びＲ４がそれぞれ接続されている。以下においては、ＥＣＬの規格の例として、ハイレベルの中心値が（ＶＤＤ−０．９５）ボルトであり、ローレベルの中心値が（ＶＤＤ−１．７）ボルトである場合について説明する。また、抵抗Ｒ１及びＲ２の抵抗値は、終端抵抗Ｒ３及びＲ４の抵抗値（５０Ω）に比べて十分大きいものとする。
【００１３】
出力電位ＶＯＵＴ１をハイレベルとするためには、トランジスタＱ１１及びＱ１３の両方がオン状態とされる。そのとき、出力電位ＶＯＵＴ２はローレベルとなる。出力電位ＶＯＵＴ２をローレベルとするためには、トランジスタＱ１２がオフ状態で、トランジスタＱ１４がオン状態とされる。バイアス制御回路１２は、抵抗Ｒ１及びＲ２の接続点に発生する電位ＶＲが、ハイレベルとローレベルとの平均値である（ＶＤＤ−１．３２５）ボルトに設定された参照電位ＶＲＥＦに近付くように、バイアス制御信号を生成する。
【００１４】
その結果、トランジスタＱ１１のドレイン電流は１５ｍＡとなり、トランジスタＱ１３及びＱ１４のドレイン電流は６ｍＡとなる。トランジスタＱ１１及びＱ１３の合計電流は２１ｍＡであり、抵抗値５０Ωの終端抵抗Ｒ３の両端に発生する電圧は、２１ｍＡ×５０Ω＝１．０５Ｖとなって、出力電位ＶＯＵＴ１は、（ＶＤＤ−２＋１．０５）＝（ＶＤＤ−０．９５）ボルトとなる。一方、トランジスタＱ１４のドレイン電流は６ｍＡであり、抵抗値５０Ωの終端抵抗Ｒ４の両端に発生する電圧は、６ｍＡ×５０Ω＝０．３Ｖとなって、出力電位ＶＯＵＴ２は、（ＶＤＤ−２＋０．３）＝（ＶＤＤ−１．７）ボルトとなる。このように、トランジスタＱ１１〜Ｑ１４のドレイン電流比を正確に定めておけば、正確な出力電位を得ることができる。
【００１５】
本実施形態においては、抵抗分割によって出力電位を生成するのではなく、バイアス制御回路のアクティブな制御動作によって出力電位を生成するので、必要に応じて制御系のループゲインを大きくすることにより、ＥＣＬの規格を満足することができる。
【００１６】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路に含まれている出力回路の構成を示す図である。図２に示すように、この出力回路は、入力信号ＶＩＮと遅延イネーブル信号との論理積を求めるＮＡＮＤ回路２１と、ＮＡＮＤ回路２１の出力信号を反転するインバータ２２と、ＮＡＮＤ回路２１の出力信号とイネーブル信号ＥＮとの論理積を求めるＮＡＮＤ回路２３と、インバータ２２の出力信号とイネーブル信号ＥＮとの論理積を求めるＮＡＮＤ回路２４と、ＮＡＮＤ回路２３の出力信号に従って負荷に第１の出力電流を供給するＰチャネルＭＯＳトランジスタＱ２１と、ＮＡＮＤ回路２４の出力信号に従って負荷に第２の出力電流を供給するＰチャネルＭＯＳトランジスタＱ２２と、トランジスタＱ２１のドレインに一端が電気的に接続された抵抗Ｒ１と、トランジスタＱ２２のドレインに一端が電気的に接続された抵抗Ｒ２とを含んでいる。抵抗Ｒ１及びＲ２の他端は、互いに電気的に接続されている。
【００１７】
さらに、この出力回路は、抵抗Ｒ１の一端にドレインが電気的に接続されたＰチャネルＭＯＳトランジスタＱ２３と、抵抗Ｒ２の一端にドレインが電気的に接続されたＰチャネルＭＯＳトランジスタＱ２４と、トランジスタＱ２３及びＱ２４のソースにドレインから電流をそれぞれ供給するＰチャネルＭＯＳトランジスタＱ２５及びＱ２６と、トランジスタＱ２１及びＱ２２のソースにドレインから電流を供給するＰチャネルＭＯＳトランジスタＱ２７と、抵抗Ｒ１及びＲ２の接続点に発生する電位ＶＲに基づいてトランジスタＱ２５〜Ｑ２７のドレイン電流を制御するバイアス制御回路２５と、イネーブル信号ＥＮを反転してディスエーブル信号を出力するインバータ２６とを含んでいる。
【００１８】
バイアス制御回路２５は、バイアス制御信号を生成し、トランジスタＱ２５〜Ｑ２７のゲートにバイアス制御信号を印加する。トランジスタＱ２５〜Ｑ２７のソースは電源電位ＶＤＤに接続されているので、トランジスタＱ２５〜Ｑ２７は、カレントミラーを構成する。トランジスタＱ２３及びＱ２４は、ディスエーブル信号に従って、トランジスタＱ２５及びＱ２６から供給される電流をオン／オフする。
【００１９】
本実施形態に係る出力回路は、イネーブル信号ＥＮがハイレベルであるときに、トランジスタＱ２１〜Ｑ２７にドレイン電流が流れるように構成されている。これにより、低消費電力のスタンバイが可能となる。しかしながら、イネーブル信号ＥＮがハイレベルになった直後においては、バイアス制御信号が定常バイアス電圧に達していないので、ＥＣＬの規格外の出力信号が出力されるおそれがある。そこで、本実施形態においては、バイアス制御回路２５が、イネーブル信号ＥＮを遅延させて遅延イネーブル信号を生成し、遅延イネーブル信号がハイレベルになった後で、トランジスタＱ２１及びＱ２２のゲートに差動信号が印加されるようにしている。
【００２０】
図３に、図２に示す出力回路の動作を示す。図３に示すように、イネーブル信号ＥＮがハイレベルになると、バイアス制御回路２５が動作を開始し、バイアス制御信号が定常バイアス電圧に近付いて行く。この間においては、トランジスタＱ２１のゲートはローレベルに固定され、トランジスタＱ２２のゲートはハイレベルに固定される。従って、出力電位ＶＯＵＴ１はハイレベル、出力電位ＶＯＵＴ２はローレベルとなっている。バイアス制御回路２５から出力される遅延イネーブル信号がハイレベルになると、トランジスタＱ２１のゲートには入力信号が印加され、トランジスタＱ２２のゲートには反転入力信号が印加されて、出力電位ＶＯＵＴ１及びＶＯＵＴ２に出力信号が現れる。このように、本実施形態によれば、ＥＣＬの規格を外れた出力信号が出力されることを防止できる。
【００２１】
以上においては、イネーブル信号ＥＮを遅延して得られた遅延イネーブル信号に従って、入力信号及び反転入力信号をトランジスタＱ２１及びＱ２２のゲートにそれぞれ印加する場合について説明したが、その代わりに、バイアス制御回路２５が、バイアス制御信号が安定したか否かを検出し、バイアス制御信号が安定したと判断した時点で、入力信号及び反転入力信号をトランジスタＱ２１及びＱ２２のゲートにそれぞれ印加するようにしても良い。
【００２２】
【発明の効果】
以上述べた様に、本発明によれば、ＭＯＳトランジスタを用いた出力回路において、外付け抵抗を用いることなくＥＣＬとの互換性を実現できる。また、そのような出力回路を用いた半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路に含まれている出力回路の構成を示す図である。
【図２】本発明の第２の実施形態に係る半導体集積回路に含まれている出力回路の構成を示す図である。
【図３】図２に示す出力回路の動作を示すタイミングチャートである。
【符号の説明】
Ｒ１〜Ｒ４  抵抗
Ｑ１１〜Ｑ２７  ＭＯＳトランジスタ
１１、２２、２６  インバータ
１２、２５  バイアス制御回路
２１、２３、２４  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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