(57)【要約】【課題】通常のアクセス動作時における低消費電流動作を維持しながら、試験時において、試験時間を短縮することが可能な半導体記憶装置及び半導体記憶装置の制御方法を提供すること【解決手段】各コラムブロックＣＢ０乃至ＣＢｎを選択する選択信号Ｓ０乃至Ｓｎはブロック選択回路ＣＢＳ０乃至ＣＢＳｎにより生成される。ブロック選択回路ＣＢＳ０乃至ＣＢＳｎには、活性化タイミングを指示するストローブ信号ＳＳとコラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋが入力される。試験アクセス動作時に活性化される試験ブロック指定手段１からの試験ブロック信号ＳＴ０乃至ＳＴｎによりコラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋで選択されるブロック選択回路ＣＢＳ０乃至ＣＢＳｎに比して多数のブロック選択回路ＣＢＳ０乃至ＣＢＳｎが選択され、より多数のコラムブロックＣＢ０乃至ＣＢｎを活性化することができる。【選択図】  図１
2004199795.tif 000002
【特許請求の範囲】
【請求項１】
アクセス動作の活性化単位としてコラム方向が複数のコラムブロックに分割され、通常アクセス動作時、前記コラムブロックごとに備えられるブロック選択回路のうち少なくとも１つが活性化されて、少なくとも１つの前記コラムブロックが活性化領域として選択される半導体記憶装置であって、
試験アクセス動作時には、通常アクセス動作時に活性化される前記ブロック選択回路に比して多数の前記ブロック選択回路が活性化されることを特徴とする半導体記憶装置。
【請求項２】
テスト信号により活性化制御され、試験アクセス動作時に選択されるコラムブロックを指定する試験ブロック信号を生成する試験ブロック指定回路を備え、
前記試験ブロック信号に基づき、前記ブロック選択回路が活性化されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記試験ブロック指定回路は、前記コラムブロックを識別するコラムブロックアドレスが入力され、
試験アクセス動作時、前記コラムブロックアドレスのうち、所定上位アドレスまたは所定下位アドレスの少なくとも何れか一方のアドレスを選択状態として識別することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ブロック選択回路は、テスト信号により活性化されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記コラムブロックを識別するコラムブロックアドレスが格納されるブロックアドレス格納部と、
テスト信号により活性化制御され、試験アクセス動作時に選択される前記コラムブロックを識別する選択ブロックアドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部とを備え、
前記取り込み信号に基づき、少なくとも前記選択ブロックアドレスを含む前記コラムブロックアドレスが前記ブロックアドレス格納部に取り込まれることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記コラムブロックを識別するコラムブロックアドレスが格納されるブロックアドレス格納部と、
前記コラムブロック内のコラム方向アドレスを識別する第１アドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部とを備え、
試験アクセス動作時、前記取り込み信号に基づき、前記コラムブロックアドレスが前記ブロックアドレス格納部に取り込まれることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
通常アクセス動作時、第１アドレスの遷移に応じて連続アクセス動作が行われる半導体記憶装置であって、
前記第１アドレスの遷移を検出するアドレス遷移検出部と、
前記アドレス遷移検出部からの検出信号に基づき、前記第１アドレスが取り込まれる第１アドレス格納部と、
試験アクセス動作時、前記アドレス遷移検出部からの検出信号に基づき、前記第１アドレスの上位アドレスである第２アドレスが取り込まれる第２アドレス格納部とを備えることを特徴とする半導体記憶装置。
【請求項８】
テスト信号により活性化制御され、前記検出信号に基づき、前記第２アドレス格納部への前記第２アドレスの取り込みを行う取り込み信号を生成する取り込み制御部を備えることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
アクセス動作の活性化単位としてコラム方向が複数のコラムブロックに分割される半導体記憶装置の制御方法であって、
少なくとも１つの前記コラムブロックが活性化領域として選択される通常アクセス動作ステップと、
前記通常アクセス動作ステップにおいて選択される前記コラムブロックに比して多数の前記コラムブロックが活性化領域として選択される試験アクセス動作ステップとを有することを特徴とする半導体記憶装置の制御方法。
【請求項１０】
通常アクセス動作時、第１アドレスの遷移に応じて連続アクセス動作が行われる半導体記憶装置の制御方法であって、
前記第１アドレスの遷移を検出するアドレス遷移検出ステップと、
前記アドレス遷移検出ステップに基づき、前記第１アドレスが取り込まれる第１アドレス格納ステップと、
試験アクセス動作時、前記アドレス遷移検出ステップに基づき、前記第１アドレスの上位アドレスである第２アドレスが取り込まれる第２アドレス格納ステップとを有することを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置における試験時間の短縮に関するものであり、特に、通常アクセス動作時における低消費電流性を維持しながら試験時間の短縮を図る半導体記憶装置、および半導体記憶装置の制御方法に関するものである。
【０００２】
【従来の技術】
近年の半導体記憶装置の大容量化に伴い増大する消費電流を低減するため、特許文献１に開示されている半導体記憶装置では、図１１に示すようにアクセス動作の際、コラムブロックを選択活性化する構成を有している。複数のセンスアンプブロック２０４を駆動する半導体記憶装置とは異なり、コラムブロック選択回路２０８により１つのセンスアンプブロック２０４のみを動作させる構成である。ロウアクセス時に読み込むコラムアドレスに応じてセンスアンプ制御回路２０５およびサブワードデコーダ制御回路２０６が制御されて、選択されたコラムブロックのセンスアンプブロック２０４のみが駆動されると共に、選択されたコラムブロックにおいてのみサブワード線２１４がメインワード線２１３に接続されて活性化される。選択されるコラムブロックを制限することにより回路の駆動負担を軽くして消費電流の削減を図るものである。
【０００３】
【特許文献１】
特開平１１−２５６６９号公報（第０００８−００１０段落、第１１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１により例示された選択活性化されるコラムブロックを１単位としてアクセス動作を行う半導体記憶装置では、試験時においても同様に、選択活性化されるコラムブロックを１単位としてアクセス動作を行うこととなる。ここで、選択活性化されるコラムブロックの１単位は、アクセス動作時の低消費電流動作を実現するために小規模な単位であることが考えられる。このため半導体記憶装置の全領域を試験する場合には、選択活性化されるコラムブロックを頻繁に切り替えていく必要があり、試験時間における切り替え時間のオーバーヘッドは大きなものとなる。試験時間の短縮を充分に図ることができず問題である。
【０００５】
ここで、切り替え時間としては、アクセス開始から実際のデータ読み出し／データ書き込みが始まるまでのアクティブ時間や、アクセス終了後に行われるプリチャージ時間が含まれる。
【０００６】
アクセス動作としてページ動作を例にとると、アクティブ時間とは、アクティブコマンド（ＡＣＴ）が発行されてから所定回数のノップ動作（信号変化の行なわれないサイクルを示しており、Ｎｏ  ＯＰｅｒａｔｉｏｎを示すＮＯＰと略記される。）を経てリードコマンドやライトコマンドが発行されるまでの時間である。プリチャージ時間とは、プリチャージコマンド（ＰＲＥ）の発行から所定回数のノップ動作（ＮＯＰ）を経て次サイクルのアクティブコマンド（ＡＣＴ）が発行されるまでの時間である。これらの切り替え時間は、半導体記憶装置を構成するプロセス、デバイス、回路等のテクノロジーにより固有の時間が必要とされる。選択活性化されるコラムブロックのサイズが制限されサイクルタイム（ｔＲＣ）が短縮された場合に、切り替え時間によるオーバーヘッドが大きなものとなるおそれがある。
【０００７】
バースト動作の場合も同様に、ロウ系の動作が行われ記憶セルがデータ線に接続可能となるまでのアクティブ時間と、アクセス動作終了後に次サイクルのアクセス動作に備えて行われるプリチャージ動作が完了するまでのプリチャージ時間とが必要とされる。これらの切り替え時間は、半導体記憶装置を構成するプロセス、デバイス、回路等のテクノロジーにより固有の時間が必要とされ、選択活性化されるコラムブロックのサイズが制限されサイクルタイム（ｔＣＲＣ）が短縮された場合に、切り替え時間によるオーバーヘッドが大きなものとなるおそれがある。
【０００８】
今後の半導体記憶装置の大容量化に伴い、試験領域の増大と共に選択活性化されるコラムブロックの切り替え時間が増大していくことも考えられ、益々、多大な試験時間を必要とすることとなり問題である。
【０００９】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、通常のアクセス動作時における低消費電流動作を維持しながら、試験時において、選択活性化されるコラムブロックのサイズを拡大することにより、またはページ動作における連続アクセス領域を拡大することにより、試験時間を短縮することが可能な半導体記憶装置、および半導体記憶装置の制御方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するために請求項１に係る半導体記憶装置は、アクセス動作の活性化単位としてコラム方向が複数のコラムブロックに分割され、通常アクセス動作時、コラムブロックごとに備えられるブロック選択回路のうち少なくとも１つが活性化されて、少なくとも１つのコラムブロックが活性化領域として選択されると共に、試験アクセス動作時には、通常アクセス動作時に活性化されるブロック選択回路に比して多数のブロック選択回路が活性化されることを特徴とする。
【００１１】
請求項１の半導体記憶装置では、試験アクセス動作時には、通常アクセス動作時に比して多数のブロック選択回路が活性化され、通常アクセス動作時に比して多数のコラムブロックが活性化領域として選択される。
【００１２】
また、請求項９に係る半導体記憶装置の制御方法は、アクセス動作の活性化単位としてコラム方向が複数のコラムブロックに分割される半導体記憶装置に対して、少なくとも１つのコラムブロックが活性化領域として選択される通常アクセス動作ステップと、通常アクセス動作ステップにおいて選択されるコラムブロックに比して多数のコラムブロックが活性化領域として選択される試験アクセス動作ステップとを有することを特徴とする。
【００１３】
請求項９の半導体記憶装置の制御方法では、通常アクセス動作ステップにおいて活性化領域として選択されるコラムブロック数に比して、試験アクセス動作ステップにおいて活性化領域として選択されるコラムブロック数が多数である。
【００１４】
これにより、アクセス動作において活性化制御されるコラムブロック数を試験アクセス動作時に増加させることができるので、試験アクセス動作時に活性化制御されるコラムブロックは、通常アクセス動作時に比して大きなアクセス領域を有することとなる。半導体記憶装置の全領域を試験する場合、活性化制御されるコラムブロックの切り替え頻度を通常アクセス動作時に比して低減させることができる。コラムブロックの切り替えの際に必要となる切り替え時間の総時間が低減されることとなり、試験時間における切り替え時間のオーバーヘッドが低減されて試験時間を短縮することができる。
【００１５】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、テスト信号により活性化制御され、試験アクセス動作時に選択されるコラムブロックを指定する試験ブロック信号を生成する試験ブロック指定回路を備え、試験ブロック信号に基づき、ブロック選択回路が活性化されることを特徴とする。
【００１６】
請求項２の半導体記憶装置では、試験ブロック指定回路がテスト信号により活性化制御され試験ブロック信号を生成する。試験ブロック信号に基づきブロック選択回路が活性化され、試験アクセス動作時に選択されるコラムブロックを指定する。これにより、試験ブロック指定回路はテスト信号により活性化制御されるので、試験ブロック指定回路の回路構成に応じて試験アクセス動作時に選択されるコラムブロック数が決定される。
【００１７】
また、請求項３に係る半導体記憶装置は、請求項２に記載の半導体記憶装置において、試験ブロック指定回路は、コラムブロックを識別するコラムブロックアドレスが入力され、試験アクセス動作時、コラムブロックアドレスのうち、所定上位アドレスまたは所定下位アドレスの少なくとも何れか一方のアドレスを選択状態として識別することを特徴とする。ここで、アドレスの上位、下位とは、試験アクセス動作において、アドレスにより指定される試験アクセス動作領域の大きさを示しており、下位アドレスから上位アドレスに向かうに従って、より大きな領域が指定される。２進数の数列で考えた場合のアドレスビット列において、下位ビットのアドレスにより狭いアクセス領域を指定し、上位ビットになるに従いより広いアクセス領域を指定することが一般的であるが、レイアウト上の制約により、アドレスビット列の順序とアクセス領域の大小関係は一致しない場合もある。
【００１８】
これにより、コラムブロックを識別するコラムブロックアドレスの、所定上位アドレスまたは所定下位アドレスの少なくともいずれか一方が、信号の論理レベルに関わらず選択状態となるので、所定上位アドレスまたは所定下位アドレスの少なくともいずれか一方により識別されるコラムブロックは同時に選択される。この選択状態は、試験ブロック指定回路がテスト信号により活性化制御される際に行なわれるので、試験アクセス動作時に多数のコラムブロックを選択することができる。
【００１９】
また、請求項４に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、ブロック選択回路は、テスト信号により活性化されることを特徴とする。これにより、試験アクセス動作時には、通常アクセス動作時の活性化制御によらず試験アクセス動作に際し供給されるテスト信号に応じて、全てのコラム選択回路が活性化される。試験アクセス動作時には、コラム方向に分割された複数のコラムブロックが同時に活性化される。
【００２０】
また、請求項５に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、コラムブロックを識別するコラムブロックアドレスが格納されるブロックアドレス格納部と、テスト信号により活性化制御され、試験アクセス動作時に選択されるコラムブロックを識別する選択ブロックアドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部とを備え、取り込み信号に基づき、少なくとも選択ブロックアドレスを含むコラムブロックアドレスがブロックアドレス格納部に取り込まれることを特徴とする。
【００２１】
請求項５の半導体記憶装置では、取り込み信号生成部がテスト信号により活性化制御され取り込み信号を生成する。取り込み信号に基づき、試験アクセス動作時に選択されるコラムブロックを識別する選択ブロックアドレスを含むコラムブロックアドレスが、選択ブロックアドレスの遷移に応じてブロックアドレス格納部に取り込まれる。
【００２２】
これにより、通常アクセス動作においては選択されず試験アクセス動作において選択されるコラムブロックに対する選択ブロックアドレスの遷移に応じて、少なくとも選択ブロックアドレスを含むコラムブロックアドレスがブロックアドレス格納部に取り込まれ、選択されるコラムブロックを識別することができる。
【００２３】
ここで、選択ブロックアドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部として、アドレス遷移検出部を備えることが好ましい。
【００２４】
また、請求項６に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、コラムブロックを識別するコラムブロックアドレスが格納されるブロックアドレス格納部と、コラムブロック内のコラム方向アドレスを識別する第１アドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部とを備え、試験アクセス動作時、取り込み信号に基づき、コラムブロックアドレスがブロックアドレス格納部に取り込まれることを特徴とする。
【００２５】
請求項６の半導体記憶装置では、取り込み信号生成部がコラムブロック内のコラム方向アドレスを識別する第１アドレスの遷移に応じて取り込み信号を生成する。取り込み信号に基づき、コラムブロックアドレスがブロックアドレス格納部に取り込まれる。
【００２６】
これにより、試験アクセス動作時には、第１アドレスの遷移に応じて第１アドレスが取り込まれることに合わせて、コラムブロックアドレスも取り込まれる。コラムブロックを識別するコラムブロックアドレスは、コラムブロック内のコラム方向アドレスを識別する第１アドレスの上位アドレスであるので、第１アドレスが一巡して初期アドレスに遷移することに合わせてコラムブロックアドレスも遷移する。従って、第１アドレスが一巡して次のコラムブロックにアクセスをシフトする際、第１アドレスの遷移に応じてコラムブロックアドレスを取り込むことができ、コラムブロックアドレスの遷移に応じた専用の取り込み信号を生成する必要はない。
【００２７】
ここで、第１アドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部として、アドレス遷移検出部を備えることが好ましい。
【００２８】
また、請求項７に係る半導体記憶装置は、通常アクセス動作時、第１アドレスの遷移に応じて連続アクセス動作が行われる半導体記憶装置であって、第１アドレスの遷移を検出するアドレス遷移検出部と、アドレス遷移検出部からの検出信号に基づき、第１アドレスが取り込まれる第１アドレス格納部と、試験アクセス動作時、アドレス遷移検出部からの検出信号に基づき、第１アドレスの上位アドレスである第２アドレスが取り込まれる第２アドレス格納部とを備えることを特徴とする。
【００２９】
請求項７の半導体記憶装置では、アドレス遷移による連続アクセス動作において、アドレス遷移検出部により第１アドレスの遷移が検出され、検出信号に基づき、第１アドレス格納部に第１アドレスが取り込まれる。更に、試験アクセス動作時には、検出信号に基づき、第１アドレスの上位アドレスである第２アドレスが第２アドレス格納部に取り込まれる。
【００３０】
また、請求項１０に係る半導体記憶装置の制御方法は、通常アクセス動作時、第１アドレスの遷移に応じて連続アクセス動作が行われる半導体記憶装置の制御方法であって、第１アドレスの遷移を検出するアドレス遷移検出ステップと、アドレス遷移検出ステップに基づき、第１アドレスが取り込まれる第１アドレス格納ステップと、試験アクセス動作時、アドレス遷移検出ステップに基づき、第１アドレスの上位アドレスである第２アドレスが取り込まれる第２アドレス格納ステップとを有することを特徴とする。
【００３１】
請求項１０の半導体記憶装置の制御方法では、アドレス遷移による連続アクセス動作において、アドレス遷移検出ステップにより第１アドレスの遷移が検出され、第１アドレス格納ステップにより第１アドレスが取り込まれる。更に、試験アクセス動作時には、アドレス遷移検出ステップに基いて、第１アドレスの上位アドレスである第２アドレスが取り込まれる。ここで、アドレスの上位、下位とは、試験アクセス動作において、アドレスにより指定される試験アクセス動作領域の大きさを示しており、下位アドレスから上位アドレスに向かうに従って、より大きな領域が指定される。２進数の数列で考えた場合のアドレスビット列において、下位ビットのアドレスにより狭いアクセス領域を指定し、上位ビットになるに従いより広いアクセス領域を指定することが一般的であるが、レイアウト上の制約により、アドレスビット列の順序とアクセス領域の大小関係は一致しない場合もある。
【００３２】
これにより、アドレス遷移による連続アクセス動作において、試験アクセス動作時には、第１アドレスの遷移に応じて第１アドレスが取り込まれることに合わせて第２アドレスも取り込まれる。第２アドレスは第１アドレスの上位アドレスであるので、第１アドレスが一巡して初期アドレスに遷移することに合わせて第２アドレスも遷移する。従って、第１アドレスの遷移に応じて連続アクセス動作をする際、第１アドレスと共に第２アドレスを取り込むことができ、コラムブロックにまたがった領域で連続したアクセス動作を行うことができる。このとき第２アドレスの遷移に応じた専用の取り込み信号を生成する必要はない。
【００３３】
また、請求項８に係る半導体記憶装置は、請求項７に記載の半導体記憶装置において、テスト信号により活性化制御され、検出信号に基づき、第２アドレス格納部への第２アドレスの取り込みを行う取り込み信号を生成する取り込み制御部を備えることを特徴とする。
【００３４】
請求項８の半導体記憶装置では、第２アドレス格納部への第２アドレスの取り込みを行う取り込み信号は、テスト信号により活性化制御された取り込み制御部により、アドレス遷移検出部からの検出信号に基いて生成される。
【００３５】
これにより、取り込み制御部はテスト信号により試験アクセス動作時に活性化されて、第１アドレスの遷移を検出する検出信号を、第２アドレスの取り込み制御にも利用することができる。
【００３６】
ここで、本発明の第１原理を図１に基づき説明する。半導体記憶装置のコラム方向は、活性化領域を区画するために複数のコラムブロックＣＢ０乃至ＣＢｎに分割されており、少なくとも１つのコラムブロックＣＢ０乃至ＣＢｎが活性化のための最小の１単位として選択される。図１は、コラムブロックＣＢ０乃至ＣＢｎを選択する回路構成を示す。各コラムブロックＣＢ０乃至ＣＢｎを選択する選択信号Ｓ０乃至Ｓｎは、ブロック選択回路ＣＢＳ０乃至ＣＢＳｎにより生成される。ブロック選択回路ＣＢＳ０乃至ＣＢＳｎには、コラムブロックＣＢ０乃至ＣＢｎの活性化タイミングを指示するストローブ信号ＳＳが入力されると共に、各コラムブロックＣＢ０乃至ＣＢｎを識別するコラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋが入力される。
【００３７】
通常アクセス動作においては、ストローブ信号ＳＳの入力時点で各ブロック選択回路ＣＢＳ０乃至ＣＢＳｎにコラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋが取り込まれる。入力されたコラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋにより識別されるコラムブロックＣＢ０乃至ＣＢｎに対するブロック選択回路ＣＢＳ０乃至ＣＢＳｎのみが活性化され、対応する選択信号Ｓ０乃至Ｓｎが出力される。通常アクセス動作においては、コラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋにより識別されるコラムブロックＣＢ０乃至ＣＢｎが活性化領域として選択される。
【００３８】
第１原理では、ブロック選択回路ＣＢＳ０乃至ＣＢＳｎに、更に試験ブロック指定手段１から出力される試験ブロック信号ＳＴ０乃至ＳＴｎが入力される。試験ブロック指定手段１は試験アクセス動作時に活性化され、試験ブロック信号ＳＴ０乃至ＳＴｎを出力する。出力される試験ブロック信号ＳＴ０乃至ＳＴｎは、コラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋにより活性化されるブロック選択回路ＣＢＳ０乃至ＣＢＳｎに比して多数のブロック選択回路ＣＢＳ０乃至ＣＢＳｎを活性化し、試験アクセス動作時において、より多数のコラムブロックＣＢ０乃至ＣＢｎを活性化領域として選択する。
【００３９】
試験ブロック指定手段１における試験ブロック信号ＳＴ０乃至ＳＴｎの選択方法としては、コラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋのうちの所定上位アドレスまたは所定下位アドレスについては、常時選択状態としてより多数のコラムブロックＣＢ０乃至ＣＢｎを選択状態とすることが考えられる。更に、試験アクセス動作を開始する際に入力されるテスト信号を試験ブロック信号ＳＴ０乃至ＳＴｎとすることにより、コラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋに関わらず全てのコラムブロックＣＢ０乃至ＣＢｎを選択状態とすることも考えられる。
【００４０】
図２には本発明の第２原理を示す。活性化領域として選択されたコラムブロックＣＢ０乃至ＣＢｎに対しては、コラムブロック内に複数配置されている個々の記憶セル列を識別することが必要となる。図２は、コラムブロック内の個々の記憶セル列を選択する際のアドレス格納回路に関する回路構成を示す。コラムブロック内の記憶セル列を識別するアドレスＡｐ、Ａｐ＋１、・・は、アドレス格納のためのアドレスストローブ信号ＳＳ１に応じてアドレス格納回路ＡＬ０、ＡＬ１、・・に格納される。格納されたアドレスＡｐ、Ａｐ＋１、・・は、コラムアドレスＣＡｐ、ＣＡｐ＋１、・・として内部制御回路（不図示）に供給される。通常アクセス動作時には、コラムアドレスＣＡｐ、ＣＡｐ＋１、・・により識別される記憶セル列ごとにアクセス動作が行われる。この時、選択されているコラムブロックは固定であり、コラムブロック内においてアクセス動作が行われる。
【００４１】
第２原理では、更に試験アクセス動作時に選択される、コラムブロックを識別するアドレスＡｑ乃至Ａｑ＋ｋが、取り込み信号生成手段２から出力されるストローブ信号ＳＳＴ０乃至ＳＳＴｋに応じてアドレス格納回路３、４に格納される。格納されたアドレスＡｑ乃至Ａｑ＋ｋは、コラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋとして内部制御回路（不図示）に供給される。試験アクセス動作時には、コラムブロックアドレスＣＡｑ乃至ＣＡｑ＋ｋにより識別されるコラムブロックに対してアクセス動作が行われる。すなわち、通常アクセス動作時には固定されているコラムブロックを順次選択することができ、コラムブロック内におけるアクセスに加えて、コラムブロックを切り替えながら順次、アクセスを行うことができる。
【００４２】
取り込み信号生成手段２におけるストローブ信号ＳＳＴ０乃至ＳＳＴｋは、コラムブロックを識別するアドレスＡｑ乃至Ａｑ＋ｋについて論理レベルの遷移を検出することに応じて出力することができる他、アドレスストローブ信号ＳＳ１で代用することも考えられる。
【００４３】
図３には、本発明の第３原理を示す。ページモードやバーストモード等の連続したアドレスアクセス動作においては、ページアドレスの遷移に応じて新たにページアドレスを取り込む必要がある。図３は、アドレス遷移に応じてページアドレスを取り込む回路構成を示す。ページモードやバーストモード等の連続したアドレスアクセスが行われるページアドレスＡ１０乃至Ａ１ｍは、アドレス入力回路ＡＩＮ０乃至ＡＩＮｍに入力された上でコラムページアドレスＣＡ１０乃至ＣＡ１ｍとして、各アドレス格納回路ＡＬ１０乃至ＡＬ１ｍに入力されると共にアドレス遷移検出回路ＡＴＤに入力される。アドレス遷移検出回路ＡＴＤからアドレス遷移に応じて出力される遷移検出信号ＳＤに基づき、各コラムページアドレスＣＡ１０乃至ＣＡ１ｍが各アドレス格納回路ＡＬ１０乃至ＡＬ１ｍに格納される。格納されたコラムページアドレスＣＡ１０乃至ＣＡ１ｍが内部制御回路（不図示）に供給され連続したアドレスアクセスが行われる。通常アクセス動作時には、コラムページアドレスＣＡ１０乃至ＣＡ１ｍにより識別されるアドレス数に対して連続したアドレスアクセスが行われる。
【００４４】
第３原理では、遷移検出信号ＳＤが、更にアドレス格納回路ＡＬＢ０乃至ＡＬＢｎに入力され、アドレス入力回路ＢＩＮ０乃至ＢＩＮｎを介して入力されるアドレスＡＢ０乃至ＡＢｎがコラムブロックアドレスＣＡＢ０乃至ＣＡＢｎとして格納される。ここで、コラムブロックアドレスＣＡＢ０乃至ＣＡＢｎとは試験アクセス動作時に選択されるコラムブロックの識別アドレスである。格納されたコラムブロックアドレスＣＡＢ０乃至ＣＡＢｎが内部制御回路（不図示）に供給され、コラムブロックを越えて連続したアドレスアクセスが行われる。試験アクセス動作時には、コラムページアドレスＣＡ１０乃至ＣＡ１ｍに加えてコラムブロックアドレスＣＡＢ０乃至ＣＡＢｎも識別されて連続したアドレスアクセスが行われる。
【００４５】
ここで、アドレス格納回路ＡＬＢ０乃至ＡＬＢｎへのコラムブロックアドレスＣＡＢ０乃至ＣＡＢｎの格納動作は、アドレス格納回路ＡＬＢ０乃至ＡＬＢｎへ遷移検出信号ＳＤを直接入力することにより、常時行なわれる構成とすることができる他、取り込み制御部５を介して信号を供給することにより、試験アクセス動作時に必要に応じて行うことも可能である。
【００４６】
尚、遷移検出信号ＳＤにより制御されるのは、コラムページアドレスＣＡ１０乃至ＣＡ１ｍが格納されるアドレス格納回路ＡＬ１０乃至ＡＬ１ｍ、および試験アクセス動作時に選択されるコラムブロックアドレスＣＡＢ０乃至ＣＡＢｎが格納されるアドレス格納回路ＡＬＢ０乃至ＡＬＢｎに対してのみである。
【００４７】
【発明の実施の形態】
以下、本発明の半導体記憶装置、および半導体記憶装置の制御方法について具体化した実施形態を図４乃至図１０に基づき図面を参照しつつ詳細に説明する。
【００４８】
図４は、半導体記憶装置におけるコラムブロックの配置概念図の１例である。複数のロウブロックＷＬ０、ＷＬ１、ＷＬ２、・・に分割された半導体記憶装置ＣＨＩＰのうち、１つのロウブロックＷＬ０を拡大して示す。センスアンプ領域ＳＡを挟んで左右に記憶セル領域ＭＣが配置されている。コラム方向は４つの分割ブロックＡ乃至Ｄに分割され、各分割ブロックＡ乃至Ｄは、更に４分割されてコラムブロックＣＢ０乃至ＣＢ３が構成されているものとする。各分割ブロックＡ乃至Ｄは並列動作するものとし、図４では各分割ブロックＡ乃至Ｄにおける、コラムブロックＣＢ３が活性化される場合を例示している。尚、各分割ブロックＡ乃至Ｄにおいては、同等の制御回路によりコラムブロックの活性化制御が行われる。
【００４９】
図５には第１実施形態の第１具体例を示す。各分割ブロックＡ乃至ＤにおいてコラムブロックＣＢ０乃至ＣＢ３を選択する選択信号Ｓ０乃至Ｓ３を出力する制御回路を示す。
【００５０】
ブロック選択回路ＣＢＳ０乃至ＣＢＳ３は同等の回路構成を有している。コラムブロックの活性化タイミングを指示するストローブ信号ＳＳは、各ブロック選択回路ＣＢＳ０乃至ＣＢＳ３内のノアゲートに入力される。ブロック選択回路ＣＢＳ０乃至ＣＢＳ３はローレベルのストローブ信号ＳＳによりコラムブロックの選択可能状態とされる。選択信号Ｓ０乃至Ｓ３は、ノアゲートから２段のインバータゲートを介して出力される。
【００５１】
コラムブロックＣＢ０乃至ＣＢ３の選択はノアゲートに入力されるナンドゲートからの出力信号により制御される。ナンドゲートにはコラムブロックを識別するコラムブロックアドレスＣＡｑ、ＣＡｑ＋１とその反転信号が適宜に組み合わせられて入力される。すなわち、ブロック選択回路ＣＢＳ０のナンドゲートには、ブロックアドレスＣＡｑ、ＣＡｑ＋１の反転信号が入力され、ブロックアドレスＣＡｑ、ＣＡｑ＋１が共にローレベルの場合にナンドゲートからローレベル信号が出力される。以下同様に、ブロック選択回路ＣＢＳ１に対してはブロックアドレスＣＡｑがハイレベル、ブロックアドレスＣＡｑ＋１がローレベルの場合、ブロック選択回路ＣＢＳ２に対してはブロックアドレスＣＡｑがローレベル、ブロックアドレスＣＡｑ＋１がハイレベルの場合、ブロック選択回路ＣＢＳ３に対してはブロックアドレスＣＡｑ、ＣＡｑ＋１が共にハイレベルの場合に、各ナンドゲートからローレベル信号が出力される。
【００５２】
通常アクセス動作時では、後述するように、ＰＭＯＳトランジスタＭＰ０乃至ＭＰ３が導通状態となりナンドゲートに電源電圧ＶＤＤが供給されると共に、ＮＭＯＳトランジスタＭＮ０乃至ＭＮ３が非導通状態を維持する。従って、ナンドゲートの出力論理レベルがノアゲートに入力されることとなり、ナンドゲートからのローレベル信号により選択信号Ｓ０乃至Ｓ３のうちの何れかの信号がハイレベルに活性化されて対応するコラムブロックＣＢ０乃至ＣＢ３が選択される。
【００５３】
図５の制御回路においては、更に試験ブロック指定回路１Ａを備えている。試験ブロック指定回路１Ａには、テスト時にハイレベルに活性化されるテスト信号ＴＥＳＴが，２組のナンドゲートＮＡ１、ＮＡ２に入力されると共に、コラムブロックアドレスのうち上位アドレスであるコラムブロックアドレスＣＡｑ＋１がナンドゲートＮＡ２にはそのまま、ナンドゲートＮＡ１にはインバータゲートにより反転されて入力される。ナンドゲートＮＡ１、およびＮＡ２からの信号はインバータゲートを介して出力信号として出力される。出力信号は、各々ブロック選択回路ＣＢＳ０、ＣＢＳ１のＰＭＯＳ／ＮＭＯＳトランジスタＭＰ０／ＭＮ０、ＭＰ１／ＭＮ１、およびブロック選択回路ＣＢＳ２、ＣＢＳ３のＰＭＯＳ／ＮＭＯＳトランジスタＭＰ２／ＭＮ２、ＭＰ３／ＭＮ３のゲート端子に入力される。
【００５４】
ここで、ＰＭＯＳトランジスタＭＰ０乃至ＭＰ３は、各ブロック選択回路ＣＢＳ０乃至ＣＢＳ３に備えられるナンドゲートに電源電圧ＶＤＤを供給するスイッチ回路として機能する。また、ＮＭＯＳトランジスタＭＮ０乃至ＭＮ３は、各ナンドゲートの出力端子と接地電位の間に備えられる。各ＰＭＯＳ／ＮＭＯＳトランジスタＭＰ０／ＭＮ０乃至ＭＰ３／ＭＮ３のゲート端子は同じ信号で制御され、ローレベル信号により各ナンドゲートに電源電圧ＶＤＤを供給すると共にナンドゲートの出力端子と接地電位との間を非導通とする。これにより、ナンドゲートの出力信号はコラムブロックアドレスＣＡｑ、ＣＡｑ＋１の論理レベルの組み合わせに応じて何れか１つがローレベルに活性化される。ゲート端子への信号がハイレベル信号の場合には、各ナンドゲートへの電源電圧ＶＤＤの供給は遮断されると共にナンドゲートの出力端子は接地電位に固定される。これにより、ナンドゲートの出力信号はコラムブロックアドレスＣＡｑ、ＣＡｑ＋１の論理レベルに関わらずローレベルに活性化される。
【００５５】
試験アクセス動作時では、ＰＭＯＳ／ＮＭＯＳトランジスタＭＰ０／ＭＮ０乃至ＭＰ３／ＭＮ３の導通制御が、試験ブロック指定回路１Ａにより、ＰＭＯＳ／ＮＭＯＳトランジスタＭＰ０／ＭＮ０とＭＰ１／ＭＮ１、およびＭＰ２／ＭＮ２とＭＰ３／ＭＮ３をペアとして行われる。
【００５６】
ハイレベルのテスト信号ＴＥＳＴにより活性化された試験ブロック指定回路１Ａは、コラムブロックアドレスＣＡｑ＋１に論理レベルに応じてナンドゲートＮＡ１、ＮＡ２からインバータゲートを介した出力信号の何れか一方がハイレベルとなる。すなわち、ローレベルのコラムブロックアドレスＣＡｑ＋１に対しては、ナンドゲートＮＡ１を介した出力信号がハイレベルとなり、ブロック選択回路ＣＢＳ０、ＣＢＳ１が活性化される。選択信号Ｓ０、Ｓ１がローレベルとなりコラムブロックＣＢ０、ＣＢ１が選択される。ハイレベルのコラムブロックアドレスＣＡｑ＋１に対しては、ナンドゲートＮＡ２を介した出力信号がハイレベルとなり、ブロック選択回路ＣＢＳ２、ＣＢＳ３が活性化される。選択信号Ｓ２、Ｓ３がローレベルとなりコラムブロックＣＢ２、ＣＢ３が選択される。
【００５７】
図５に示すコラムブロックの配置概念図では、試験アクセス動作においてコラムブロックアドレスＣＡｑ＋１がハイレベルの場合を示している。下位アドレスであるブロックアドレスＣＡｑの論理レベルに関わらず、各分割ブロックＡ乃至ＤにおいてコラムブロックＣＢ２、ＣＢ３が活性化されることを示しており、通常アクセス動作時でコラムブロックＣＢ３のみが活性化される場合に比して（図４）、２倍のコラムブロックが活性化されることとなる。尚、図示はされていないが、コラムブロックアドレスＣＡｑ＋１がローレベルの場合には、コラムブロックＣＢ０、ＣＢ１が活性化されることとなる。
【００５８】
図６に示す第１実施形態の第２具体例では、試験ブロック指定回路１Ａに代えて試験ブロック指定回路１Ｂを備えている。試験ブロック指定回路１Ｂでは、コラムブロックアドレスＣＡｑ＋１に代えて下位アドレスであるコラムブロックアドレスＣＡｑが入力される。
【００５９】
また、試験ブロック指定回路１Ｂの出力信号について、ナンドゲートＮＡ１を介する出力信号は、ＰＭＯＳ／ＮＭＯＳトランジスタＭＰ０／ＭＮ０と、ＭＰ１／ＭＮ１に代えてＭＰ２／ＭＮ２に入力され、ナンドゲートＮＡ２を介する出力信号は、ＰＭＯＳ／ＮＭＯＳトランジスタＭＰ３／ＭＮ３と、ＭＰ２／ＭＮ２に代えてＭＰ１／ＭＮ１に入力される。
【００６０】
これにより、ローレベルのブロックアドレスＣＡｑに対しては、ナンドゲートＮＡ１を介した出力信号がハイレベルとなり、ブロック選択回路ＣＢＳ０、ＣＢＳ２が活性化される。選択信号Ｓ０、Ｓ２がローレベルとなりコラムブロックＣＢ０、ＣＢ２が選択される。ハイレベルのブロックアドレスＣＡｑに対しては、ナンドゲートＮＡ２を介した出力信号がハイレベルとなり、ブロック選択回路ＣＢＳ１、ＣＢＳ３が活性化される。選択信号Ｓ１、Ｓ３がローレベルとなりコラムブロックＣＢ１、ＣＢ３が選択される。
【００６１】
図６に示すコラムブロックの配置概念図では、試験アクセス動作においてブロックアドレスＣＡｑがハイレベルの場合を示している。上位アドレスであるブロックアドレスＣＡｑ＋１の論理レベルに関わらず、各分割ブロックＡ乃至ＤにおいてコラムブロックＣＢ１、ＣＢ３が活性化されることを示しており、通常アクセス動作時においてコラムブロックＣＢ３のみが活性化される場合に比して（図４）、２倍のコラムブロックが活性化されることとなる。尚、図示はされていないが、ブロックアドレスＣＡｑがローレベルの場合には、コラムブロックＣＢ０、ＣＢ２が活性化されることとなる。
【００６２】
図７に示す第１実施形態の第３具体例では、試験ブロック指定回路１Ａ、１Ｂから出力される出力信号に代えてテスト信号ＴＥＳＴが、各ＰＭＯＳ／ＮＭＯＳトランジスタＭＰ０／ＭＮ０乃至ＭＰ３／ＭＮ３に直接入力される。
【００６３】
これにより、試験アクセス動作時においてテスト信号ＴＥＳＴがハイレベルとなることにより、ブロック選択回路ＣＢＳ０乃至ＣＢＳ３が共に活性化される。選択信号Ｓ０乃至Ｓ３が共にローレベルとなりコラムブロックＣＢ０乃至ＣＢ３が共に選択される。
【００６４】
図７に示すコラムブロックの配置概念図では、試験アクセス動作において、各分割ブロックＡ乃至Ｄの全てのコラムブロックＣＢ０乃至ＣＢ３が共に活性化されることを示している。通常アクセス動作時においてコラムブロックＣＢ３のみが活性化される場合に比して（図４）、４倍のコラムブロックが活性化されることとなる。
【００６５】
以上、詳細に説明したように第１実施形態によれば、試験アクセス動作時において、アクセス動作において活性化制御されるコラムブロックＣＢ０乃至ＣＢ３の数を通常アクセス動作時に比して、第１および第２具体例では２倍に、第３具体例では４倍に増加させることができる。試験アクセス動作時において通常アクセス動作時に比して大きなアクセス領域を有することができる。半導体記憶装置の全領域を試験する場合、活性化制御されるコラムブロックＣＢ０乃至ＣＢ３の切り替え頻度を、通常アクセス動作時に比して、第１および第２具体例では１／２に、第３具体例では１／４に低減させることができる。コラムブロックＣＢ０乃至ＣＢ３の切り替えの際に必要となる切り替え時間の総時間が低減されることとなり、試験時間における切り替え時間のオーバーヘッドが低減されて試験時間を短縮することができる。
【００６６】
また、第１および第２具体例において、試験ブロック指定回路１Ａ、１Ｂは、テスト信号ＴＥＳＴにより活性化制御され、試験アクセス動作時に選択されるコラムブロック数が決定される。
【００６７】
具体的には、試験アクセス動作時に選択されるコラムブロックを識別するコラムブロックアドレスＣＡｑ、ＣＡｑ＋１について、その所定下位アドレスであるブロックアドレスＣＡｑまたは所定上位アドレスであるブロックアドレスＣＡｑ＋１が、信号の論理レベルに関わらず選択状態となる。これにより、コラムブロックアドレスＣＡｑ＋１、またはブロックアドレスＣＡｑにより識別されるコラムブロックＣＢ０とＣＢ１、ＣＢ２とＣＢ３、またはＣＢ０とＣＢ２、ＣＢ１とＣＢ３は共に選択される。この選択状態は、試験ブロック指定回路１Ａ、１Ｂがテスト信号ＴＥＳＴにより活性化制御される際に行なわれるので、試験アクセス動作時に、通常アクセス動作時に比して多数のコラムブロックを選択することができる。
【００６８】
尚、第１および第２具体例においては、試験アクセス動作時に選択されるコラムブロックアドレスとして、ＣＡｑ、ＣＡｑ＋１の２ビットのアドレスを例にとり説明したが、本発明はこれに限定されるものではなく、３ビット以上のコラムブロックアドレスを有する場合にも同様に適用することができることは言うまでもない。この場合、信号の論理レベルに関わらず選択状態とする所定上位アドレスまたは所定下位アドレスは、２ビット以上に設定することも可能である。
【００６９】
また、第１および第２具体例を混在した構成とすることも可能である。所定上位アドレスと所定下位アドレスに関わらずコラムブロックを選択状態とすることもできる。
【００７０】
更に、試験アクセス動作時において、信号の論理レベルに関わらず選択状態とするアドレスは、所定上位アドレスや所定下位アドレスに代えて、またはこれらのアドレスと共に、所定上位／下位アドレスの中間にあるアドレスとすることも可能である。
【００７１】
また、第３具体例において、試験アクセス動作時には、テスト信号ＴＥＳＴに応じて全てのコラム選択回路ＣＢＳ０乃至ＣＢＳ３が共に活性化される。試験アクセス動作時には、コラム方向に分割された複数のコラムブロックＣＢ０乃至ＣＢ３が共に活性化される。
【００７２】
第３具体例においては、全てのコラム選択回路ＣＢＳ０乃至ＣＢＳ３が共に活性化される場合を示したが、半導体記憶装置内に内部電源等を備える場合等、電源電圧の供給能力に制限がある場合には、電源電圧の供給能力の範囲内で、活性化されるコラムブロックの活性化領域を設定することが好ましい。内部電源がリフレッシュ動作に必要な電源能力により規定されている場合には、試験アクセス動作において活性化するコラムブロック領域は、リフレッシュ動作において活性化されるコラムブロック領域と同等かそれ以下の領域であることが好ましい。これにより、試験アクセス動作において電源電圧の供給不足による電源電圧の低下を招来することはなく、適切な電源電圧で最大限のコラムブロックの活性化を行いながら効率の良い試験を実施することができる。
【００７３】
図８に示す第２実施形態は、第１実施形態により試験アクセス動作時に選択されたコラムブロックを識別するアドレスＡｑ、Ａｑ＋１の取り込みに関する回路図である。
【００７４】
第１実施形態において活性化領域として選択されたコラムブロックについては、各コラムブロック内の個々の記憶セル列にアクセスするために、コラムブロックを識別するアドレスＡｑ、Ａｑ＋１をアドレス格納回路３１、４１に取り込むことが必要である。アドレス格納回路３１、４１では、トランスファゲートを介して取り込まれた信号は２つのインバータゲートにより構成されるラッチ回路にラッチされ、インバータゲートを介して出力される。
【００７５】
アドレス格納回路３１、４１へのアドレスＡｑ、Ａｑ＋１の取り込みに当っては、第１実施形態の第１乃至第３具体例に応じて選択されるコラムブロックに応じて行われることが望ましい。
【００７６】
図８（Ａ）は、第１実施形態の第１具体例（図５）に対応する。この場合には、コラムブロックＣＢ０とＣＢ１またはＣＢ２とＣＢ３が選択されるので、選択されたコラムブロックＣＢ０とＣＢ１またはＣＢ２とＣＢ３のうち何れのコラムブロックへのアクセスであるかに応じて、コラムブロックアドレスＣＡｑとしてアドレスＡｑを取り込む必要がある。アドレスＡｑの遷移を検出するアドレス遷移検出回路ＡＴＤを備えることにより、検出信号をストローブ信号としてトランスファゲートを制御して、アドレスＡｑをアドレス格納回路３１に格納することができる。
【００７７】
同様に、図８（Ｂ）は、第１実施形態の第２具体例（図６）に対応する。この場合には、コラムブロックアドレスＣＡｑ＋１に関わらずコラムブロックＣＢ０とＣＢ２、またはＣＢ１とＣＢ３が選択されるので、個々のコラムブロックへのアクセスに応じてコラムブロックアドレスＣＡｑ＋１としてアドレスＡｑ＋１を取り込む必要がある。アドレスＡｑ＋１に対してアドレス遷移検出回路ＡＴＤを備えることにより、検出信号をストローブ信号としてトランスファゲートを制御して、アドレスＡｑ＋１をアドレス格納回路４１に格納することができる。
【００７８】
更に、図８（Ｃ）は、第１実施形態の第３具体例（図７）に対応する。この場合には、コラムブロックアドレスＣＡｑ、ＣＡｑ＋１に関わらず全てのコラムブロックＣＢ０乃至ＣＢ３が選択されるので、個々のコラムブロックへのアクセスに応じて、コラムブロックアドレスＣＡｑ、ＣＡｑ＋１としてアドレスＡｑ、Ａｑ＋１を取り込む必要がある。アドレスＡｑ、Ａｑ＋１の各々に対してアドレス遷移検出回路ＡＴＤを備えることにより、検出信号をストローブ信号としてトランスファゲートを制御して、各々のアドレスＡｑ、Ａｑ＋１をアドレス格納回路３１、４１に格納することができる。
【００７９】
以上、第２実施形態によれば、通常アクセス動作においては選択されず試験アクセス動作において選択されるコラムブロックに対するコラムブロックアドレスについては、アドレス遷移検出回路ＡＴＤによりその遷移が検出されて、アドレス格納回路３１，４１に取り込まれ、選択されるコラムブロックを識別することができる。
【００８０】
尚、第２実施形態では、アドレスＡｑ、Ａｑ＋１の取り込みを、自身の信号遷移を検出することに応じて行う場合を示したが、本発明はこれに限定されるものではなく、コラムブロックアドレスＣＡｑ、ＣＡｑ＋１に対して下位のアドレスであり、各コラムブロック内の個々の記憶セル列を識別する第１アドレスの遷移に応じて取り込む構成とすることも可能である。これにより、試験アクセス動作時には、第１アドレスの遷移に応じて第１アドレスが取り込まれることに合わせて、アドレスＡｑ、Ａｑ＋１も取り込まれる。コラムブロックを識別するコラムブロックアドレスＣＡｑ、ＣＡｑ＋１は、各コラムブロック内のコラム方向アドレスを識別する第１アドレスの上位アドレスであるので、第１アドレスが一巡して初期アドレスに遷移することに合わせてアドレスＡｑ、Ａｑ＋１も遷移する。従って、第１アドレスの遷移に応じて生成される取り込み信号によりアドレスＡｑ、Ａｑ＋１を取り込むことができ、アドレスＡｑ、Ａｑ＋１の遷移に応じた専用の取り込み信号を生成する必要はない。
【００８１】
図９は、ページモードやバーストモード等の連続したアドレスアクセス動作において、試験アクセス動作時には、ページアドレスＡ０、Ａ１の遷移に応じて新たにページアドレスＡ０、Ａ１を取り込むことに加えて、試験アクセス動作時に選択されるコラムブロックを識別するアドレスＡ２をも取り込む構成である。
【００８２】
各アドレスＡ０乃至Ａｎは、アドレス入力回路ＡＩＮ０乃至ＡＩＮｎに入力されており、イネーブル信号ＥＮのハイレベルに応じてアドレスＡ０乃至Ａｎが入力される。入力されたアドレスＡ０乃至ＡｎはコラムアドレスＣＡ０乃至ＣＡｎとして、アドレス格納回路ＡＬ０乃至ＡＬｎに入力される。コラムアドレスＣＡ０乃至ＣＡｎのうち、コラムアドレスＣＡ０、ＣＡ１が、ページ動作等の連続したアドレスアクセスが行われる際のページアドレスであり、コラムアドレスＣＡ２が、試験アクセス動作時に拡大して選択されるコラムブロックを識別するコラムブロックアドレスである。また、コラムページアドレスＣＡ０、ＣＡ１は、アドレス遷移検出回路ＡＴＤに入力されている。
【００８３】
アドレス遷移検出回路ＡＴＤは、コラムアドレスごとに信号遷移検出部ＴＤ１、ＴＤ２を備えている。ここで、信号遷移検出部ＴＤ１は、入力信号であるコラムページアドレスＣＡ０、ＣＡ１のローレベルからハイレベルへの遷移を検出する回路である。信号遷移を検出することに応じて奇数段のインバータゲート列による遅延時間に相当するパルス幅を有するローレベルのパルスが出力される。また、信号遷移検出部ＴＤ２は、入力信号のハイレベルからローレベルへの遷移を検出する回路である。信号遷移を検出することに応じて奇数段のインバータゲート列による遅延時間に相当するパルス幅を有するハイレベルのパルスが出力される。このハイレベルのパルス信号はインバータゲートを介してローレベルのパルス信号としてナンドゲートに供給される。
【００８４】
論理レベル間の遷移に応じて出力されるローレベルのパルス信号は、コラムページアドレスＣＡ０、ＣＡ１ごとにナンドゲートに入力される。ナンドゲートからは、遷移に応じてハイレベルのパルス信号が出力される。ナンドゲートの出力信号はノアゲートにより論理和され、インバータゲートを介してハイレベルのパルス信号として出力される。このパルス信号がアドレス遷移の検出信号ＳＤ１である。ノアゲートには、更に、制御信号／ＣＥ１のハイレベルからローレベルへの遷移を検出する信号遷移検出回路ＳＴＤの出力パルス信号ＳＤ２が入力される。制御信号／ＣＥ１がローレベルに遷移してアクセス動作が活性化される際、信号遷移検出回路ＳＴＤからはハイレベルの出力パルス信号ＳＤ２が出力される。
【００８５】
アドレス格納回路ＡＬ０乃至ＡＬｎは、図８に示すアドレス格納回路３１、４１と同等の回路構成を有している。コラムアドレスＣＡ０乃至ＣＡｎのうち、コラムページアドレスＣＡ０、ＣＡ１が入力されるアドレス格納回路ＡＬ０、ＡＬ１は、各アドレスＣＡ０、ＣＡ１を取り込むストローブ信号として、アドレス遷移検出回路ＡＴＤから出力される検出信号ＳＤ１と、信号遷移検出回路ＳＴＤから出力される出力パルス信号ＳＤ２とが、ノアゲートおよびインバータを介して供給される。
【００８６】
また、コラムブロックアドレスＣＡ２が入力されるアドレス格納回路ＡＬ２は、コラムブロックアドレスＣＡ２を取り込むストローブ信号として、取り込み制御部５１を介した検出信号ＳＤ１と出力パルス信号ＳＤ２とが、ノアゲートおよびインバータを介して供給される。
【００８７】
その他のアドレス格納回路ＡＬｎについては、コラムアドレスＣＡｎの入力ストローブ信号として出力パルス信号ＳＤ２が供給される。
【００８８】
取り込み制御部５１は、テスト信号ＴＥＳＴにより切り替え制御される。試験時に、アドレス格納回路ＡＬ２への追加のストローブ信号として、アドレス遷移検出回路ＡＴＤから出力される検出信号ＳＤ１をノアゲートに供給する。通常動作時には、検出信号ＳＤ１の供給線は接地電位に固定され、検出信号ＳＤ１はアドレス格納回路ＡＬ２へのストローブ信号としては供給されない。
【００８９】
第３実施形態（図９）の動作波形を図１０に示す。図１０（Ａ）は、通常アクセス動作時である。検出信号ＳＤ１は、アドレス格納回路ＡＬ０、ＡＬ１にのみ供給され、信号遷移検出回路ＳＴＤからの出力パルス信号ＳＤ２と共に、コラムページアドレスＣＡ０、ＣＡ１の取り込みストローブ信号として機能する。この場合、アドレス格納回路ＡＬ２へのストローブ信号は、出力パルス信号ＳＤ２のみとなる。
【００９０】
アクセス動作の開始を示す制御信号／ＣＥ１のローレベル遷移に応じて出力パルス信号ＳＤ２がハイレベルパルスを出力する。出力パルス信号ＳＤ２のハイレベルパルスにより、アドレス格納回路ＡＬ０乃至ＡＬ２には、各コラムアドレスＣＡ０乃至ＣＡ２が取り込まれる。このとき取り込まれる各アドレスの論理レベルは、ＣＡ０、ＣＡ１＝０、ＣＡ２＝０である。以後、所定のタイミングでコラムページアドレスＣＡ０、ＣＡ１が順次インクリメントされページ動作が開始される。コラムページアドレスＣＡ０、ＣＡ１の遷移に応じてハイレベルパルスの検出信号ＳＤ１が生成される。ハイレベルパルスの検出信号ＳＤ１に応じて、アドレス格納回路ＡＬ０、ＡＬ１には、コラムページアドレスＣＡ０、ＣＡ１が取り込まれる。ここで、コラムページアドレスＣＡ０、ＣＡ１は２ビットのアドレスであり、４つのアドレスを識別することができる。ＣＡ０、ＣＡ１＝０に続き、１、２、３の４つのアドレスが取り込まれた後、制御信号／ＣＥ１がハイレベルに遷移してページ動作が終了する。
【００９１】
図１０（Ｂ）に示す試験アクセス動作時においては、取り込み制御部５１により、アドレス格納回路ＡＬ２に対しても検出信号ＳＤ１がストローブ信号として供給される。そして、ページ動作が継続してコラムページアドレスＣＡ０、ＣＡ１が初期アドレス（ＣＡ０、ＣＡ１＝０）に戻るタイミングに合わせて、その上位アドレスであるコラムブロックアドレスＣＡ２を遷移する（図１０（Ｂ）においては、ＣＡ２＝０からＣＡ２＝１にインクリメントする。）。これにより、コラムページアドレスＣＡ０、ＣＡ１が初期アドレス（ＣＡ０、ＣＡ１＝０）に戻る際のアドレス遷移に応じた検出信号ＳＤ１により、遷移したコラムブロックアドレスＣＡ２がアドレス格納回路ＡＬ２に取り込まれる。新たに取り込まれたブロックアドレスに対してもページ動作を継続することができ、通常アクセス動作時に比して２倍長のアドレス領域に対してページ動作を継続することができる。
【００９２】
以上、詳細に説明したように第３実施形態によれば、試験アクセス動作時には、第１アドレスであるコラムページアドレスＣＡ０、ＣＡ１の遷移に応じてコラムページアドレスＣＡ０、ＣＡ１が取り込まれることに合わせて第２アドレスであるコラムブロックアドレスＣＡ２も取り込まれる。コラムブロックアドレスＣＡ２はコラムページアドレスＣＡ０、ＣＡ１の上位アドレスであるので、コラムページアドレスＣＡ０、ＣＡ１が一巡して初期アドレス（ＣＡ０、ＣＡ１＝０）に遷移することに合わせてコラムブロックアドレスＣＡ２も遷移する。従って、コラムページアドレスＣＡ０、ＣＡ１の遷移に応じて連続アクセス動作をする際、コラムページアドレスＣＡ０、ＣＡ１と共にコラムブロックアドレスＣＡ２を取り込むことができ、コラムブロックにまたがった領域で連続したアクセス動作を行うことができる。このとき、コラムブロックアドレスＣＡ２の遷移に応じた専用の取り込み信号を生成する必要はない。
【００９３】
また、取り込み制御部５１はテスト信号ＴＥＳＴにより試験アクセス動作時に活性化されて、コラムページアドレスＣＡ０、ＣＡ１の遷移を検出する検出信号ＳＤ１を、コラムブロックアドレスＣＡ２の取り込み制御にも利用することができる。
【００９４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、１つのロウブロックＷＬ０内のコラムブロックを例に説明をしたが、本発明はこれに限定されるものではなく、複数のロウブロックに対して同時動作させることができることは言うまでもない。
また、コラム方向が４つの分割ブロックＡ乃至Ｄに分割された場合について説明したが、コラムブロックの分割態様についても適宜に設定することができることは言うまでもない。
【００９５】
ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）  アクセス動作の活性化単位としてコラム方向が複数のコラムブロックに分割され、通常アクセス動作時、前記コラムブロックごとに備えられるブロック選択回路のうち少なくとも１つが活性化されて、少なくとも１つの前記コラムブロックが活性化領域として選択される半導体記憶装置であって、
試験アクセス動作時には、通常アクセス動作時に活性化される前記ブロック選択回路に比して多数の前記ブロック選択回路が活性化されることを特徴とする半導体記憶装置。
（付記２）  テスト信号により活性化制御され、試験アクセス動作時に選択されるコラムブロックを指定する試験ブロック信号を生成する試験ブロック指定回路を備え、
前記試験ブロック信号に基づき、前記ブロック選択回路が活性化されることを特徴とする付記１に記載の半導体記憶装置。
（付記３）  前記試験ブロック指定回路は、前記コラムブロックを識別するコラムブロックアドレスが入力され、
試験アクセス動作時、前記コラムブロックアドレスのうち、所定上位アドレスまたは所定下位アドレスの少なくとも何れか一方のアドレスを選択状態として識別することを特徴とする付記２に記載の半導体記憶装置。
（付記４）  前記ブロック選択回路は、テスト信号により活性化されることを特徴とする付記１に記載の半導体記憶装置。
（付記５）  前記コラムブロックを識別するコラムブロックアドレスが格納されるブロックアドレス格納部と、
テスト信号により活性化制御され、試験アクセス動作時に選択される前記コラムブロックを識別する選択ブロックアドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部とを備え、
前記取り込み信号に基づき、少なくとも前記選択ブロックアドレスを含む前記コラムブロックアドレスが前記ブロックアドレス格納部に取り込まれることを特徴とする付記１に記載の半導体記憶装置。
（付記６）  前記コラムブロックを識別するコラムブロックアドレスが格納されるブロックアドレス格納部と、
前記コラムブロック内のコラム方向アドレスを識別する第１アドレスの遷移に応じて取り込み信号を生成する取り込み信号生成部とを備え、
試験アクセス動作時、前記取り込み信号に基づき、前記コラムブロックアドレスが前記ブロックアドレス格納部に取り込まれることを特徴とする付記１に記載の半導体記憶装置。
（付記７）  前記選択ブロックアドレスまたは前記第１アドレスの遷移を検出して検出信号を出力するアドレス遷移検出部を備え、
前記アドレス遷移検出部が前記取り込み信号生成部であり、前記検出信号が前記取り込み信号であることを特徴とする付記５または６に記載の半導体記憶装置。
（付記８）  通常アクセス動作時、第１アドレスの遷移に応じて連続アクセス動作が行われる半導体記憶装置であって、
前記第１アドレスの遷移を検出するアドレス遷移検出部と、
前記アドレス遷移検出部からの検出信号に基づき、前記第１アドレスが取り込まれる第１アドレス格納部と、
試験アクセス動作時、前記アドレス遷移検出部からの検出信号に基づき、前記第１アドレスの上位アドレスである第２アドレスが取り込まれる第２アドレス格納部とを備えることを特徴とする半導体記憶装置。
（付記９）  テスト信号により活性化制御され、前記検出信号に基づき、前記第２アドレス格納部への前記第２アドレスの取り込みを行う取り込み信号を生成する取り込み制御部を備えることを特徴とする付記８に記載の半導体記憶装置。
（付記１０）  前記第１アドレスとは、ページアドレスであることを特徴とする付記８に記載の半導体記憶装置。
（付記１１）  アクセス動作の活性化単位としてコラム方向が複数のコラムブロックに分割される半導体記憶装置の制御方法であって、
少なくとも１つの前記コラムブロックが活性化領域として選択される通常アクセス動作ステップと、
前記通常アクセス動作ステップにおいて選択される前記コラムブロックに比して多数の前記コラムブロックが活性化領域として選択される試験アクセス動作ステップとを有することを特徴とする半導体記憶装置の制御方法。
（付記１２）  前記試験アクセス動作ステップにおいて活性化されるテスト信号により活性化制御され、前記試験アクセス動作ステップにおいて選択されるコラムブロックを指定する試験ブロック信号が生成される試験ブロック指定ステップを有することを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１３）  前記試験ブロック指定ステップでは、前記コラムブロックを識別するコラムブロックアドレスのうち、所定上位アドレスまたは所定下位アドレスの少なくとも何れか一方のアドレスを選択状態として前記試験ブロック信号が生成されることを特徴とする付記１２に記載の半導体記憶装置の制御方法。
（付記１４）  前記試験アクセス動作ステップにおいて活性化されるテスト信号に基づき、前記試験アクセス動作ステップにおいて選択されるコラムブロックが指定されることを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１５）  前記コラムブロックを識別するコラムブロックアドレスのうち、前記試験アクセス動作ステップにおいて選択されるコラムブロックを識別する選択ブロックアドレスの遷移に応じて、少なくとも前記選択ブロックアドレスを含む前記コラムブロックアドレスが取り込まれるブロックアドレス取り込みステップを有することを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１６）  前記コラムブロックを識別するコラムブロックアドレスが、前記コラムブロック内のコラム方向アドレスを識別する第１アドレスの遷移に応じて取り込まれるブロックアドレス取り込みステップを有することを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１７）  前記選択ブロックアドレスまたは前記第１アドレスの遷移を検出するアドレス遷移検出ステップを有し、
前記アドレス遷移検出ステップに応じて、前記ブロックアドレス取り込みステップが行われることを特徴とする付記１５または１６に記載の半導体記憶装置の制御方法。
（付記１８）  通常アクセス動作時、第１アドレスの遷移に応じて連続アクセス動作が行われる半導体記憶装置の制御方法であって、
前記第１アドレスの遷移を検出するアドレス遷移検出ステップと、
前記アドレス遷移検出ステップに基づき、前記第１アドレスが取り込まれる第１アドレス格納ステップと、
試験アクセス動作時、前記アドレス遷移検出ステップに基づき、前記第１アドレスの上位アドレスである第２アドレスが取り込まれる第２アドレス格納ステップとを有することを特徴とする半導体記憶装置の制御方法。
（付記１９）  前記第１アドレスとは、ページアドレスであることを特徴とする付記１８に記載の半導体記憶装置の制御方法。
【００９６】
【発明の効果】
本発明によれば、通常のアクセス動作時における低消費電流動作を維持しながら、試験時において、選択活性化されるコラムブロック領域を拡大することにより、またはページ動作における連続アクセス領域を拡大することにより、試験時間を短縮することが可能な半導体記憶装置、および半導体記憶装置の制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１原理図である。
【図２】本発明の第２原理図である。
【図３】本発明の第３原理図である。
【図４】半導体記憶装置におけるコラムブロックを示す概念図である。
【図５】第１実施形態の第１具体例を示す図である。
【図６】第１実施形態の第２具体例を示す図である。
【図７】第１実施形態の第３具体例を示す図である。
【図８】第２実施形態を示す回路図である。
【図９】第３実施形態を示す回路図である。
【図１０】第３実施形態を示す動作波形図である。
【図１１】コラムブロックを選択活性化する構成を示す図である。
【符号の説明】
１                      試験ブロック指定手段
１Ａ、１Ｂ              試験ブロック指定回路
２                      取り込み信号生成手段
３、４、３１、４１、ＡＬ０乃至ＡＬｎ、ＡＬ１０乃至ＡＬ１ｍ、ＡＬＢ０乃至ＡＬＢｎ                    アドレス格納回路
５、５１                取り込み制御部
ＡＴＤ                  アドレス遷移検出回路
ＣＢ０乃至ＣＢｎ        コラムブロック
ＣＢＳ０乃至ＣＢＳｎ    ブロック選択回路
ＭＰ０乃至ＭＰ３        ＰＭＯＳトランジスタ
ＭＮ０乃至ＭＮ３        ＮＭＯＳトランジスタ
ＳＴＤ                  信号遷移検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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