(57)【要約】【課題】    電源電圧変動に伴う出力歪みを抑制することのできるパルス幅変調増幅装置を提供する。【解決手段】  直流電源に第１のスイッチング素子１，１１及び第２のスイッチング素子２，１２を直列接続してなる直列回路を複数組備え、各組の直列回路における第１のスイッチング素子１，１１と第２のスイッチング素子２，１２の各接続点に共通に一つの負荷の一端を接続し、前記各組のスイッチング素子をスイッチングして前記一つの負荷にパルス幅変調された増幅出力を供給するパルス幅変調増幅装置であって、前記各組の直列回路のそれぞれ同一位置にあるスイッチング素子をそれぞれ重複して導通しないように駆動する駆動回路を備えた。【選択図】  図１
2004274726.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に第１のスイッチング素子及び第２のスイッチング素子を直列接続してなる直列回路を複数組備え、
各組の直列回路における第１のスイッチング素子と第２のスイッチング素子の各接続点に共通に一つの負荷の一端を接続し、前記各組のスイッチング素子をスイッチングして前記一つの負荷にパルス幅変調された増幅出力を供給するパルス幅変調増幅装置であって、
前記各組の直列回路のそれぞれ同一位置にあるスイッチング素子同士をそれぞれ重複して導通しないように駆動する駆動回路を備えたことを特徴とするパルス幅変調増幅装置。
【請求項２】
直流電源に第１のスイッチング素子と第２のスイッチング素子からなる直列回路及び第３のスイッチング素子と第４のスイッチング素子からなる直列回路を接続してなるブリッジ回路を複数組備え、
各組のブリッジ回路における第１のスイッチング素子と第２のスイッチング素子の各接続点及び第３のスイッチング素子と第４のスイッチング素子の各接続点間に共通に一つの負荷を接続し、前記各組のスイッチング素子をスイッチングして前記一つの負荷にパルス幅変調された増幅出力を供給するパルス幅変調増幅装置であって、
前記各組のブリッジ回路のそれぞれ同一位置にあるスイッチング素子同士をそれぞれ重複して導通しないように駆動する駆動回路を備えたことを特徴とするパルス幅変調増幅装置。
【請求項３】
請求項１または２記載のパルス幅変調増幅装置において、
複数組のブリッジ回路における各直列回路に電力を供給する直流電源はそれぞれ独立であることを特徴とするパルス幅変調増幅装置。
【請求項４】
請求項３記載のパルス幅変調増幅装置において、
駆動回路は、各電源が連続して電力を供給しない順序でスイッチング素子を駆動することを特徴とするパルス幅変調増幅装置。
【請求項５】
直流電源に第１のスイッチング素子と第２のスイッチング素子からなる直列回路及び第３のスイッチング素子と第４のスイッチング素子からなる直列回路を接続してなるブリッジ回路を３組以上備え、
各組のブリッジ回路における第１のスイッチング素子と第２のスイッチング素子の各接続点及び第３のスイッチング素子と第４のスイッチング素子の各接続点間に共通に一つの負荷を接続し、前記各組のスイッチング素子をスイッチングして前記一つの負荷にパルス幅変調された増幅出力を供給するパルス幅変調増幅装置であって、
前記各組のブリッジ回路における同一直流電源に接続した第１のスイッチング素子と第３のスイッチング素子は、それぞれを駆動する駆動信号の間に他の直流電源に接続したスイッチング素子を駆動する信号を挿入し、第１のスイッチング素子と第３のスイッチング素子がそれぞれ連続して導通しないように駆動する駆動回路を備えたことを特徴とするパルス幅変調増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルス幅変調増幅装置にかかり、特に出力歪みを抑制することのできるパルス幅変調増幅装置に関する。
【背景技術】
【０００２】
パルス幅変調増幅装置（ＰＷＭ(Pulse Width Modulation)増幅装置）等のＤ級増幅装置は、Ａ級増幅装置あるいはＢ級増幅装置と比べて出力段における損失が少ないため、近年は省電力化の観点から注目されている。ところで、パルス幅変調増幅装置の出力は、その出力段を構成するスイッチング素子のオン・オフにより定まる出力パルス幅及び電源電圧により定まるパルス振幅で表すことができる。
【０００３】
図５は、従来のパルス幅変調増幅装置を説明する図である。図において、Ｖｃｃ１は電源である。１，２，３，４はそれぞれ第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子であり、これらのスイッチング素子１，２，３，４によりブリッジ回路を構成する。５，６はノイズ除去用のローパスフィルタ、７はブリッジ回路の負荷としてのスピーカである。
【０００４】
図６は、従来のパルス幅変調増幅装置の各部の動作波形を説明する図である。図において、Ｄはスイッチング素子１及び４に供給する駆動信号、−Ｄ（Ｄの反転信号）はスイッチング素子２及び３に供給する駆動信号、ｖｓｐはスピーカに印加される電圧、ｉｓｐはスピーカ電流である。
【０００５】
図７は、従来のパルス幅変調増幅装置の構成を説明するブロック図である。図において、２１は入力部であり、例えばＣＤ(Compact Disc)プレーヤ等のオーディオデータの再生装置からオーディオデータを入力する。２２はデジタルフィルタであり、前記オーディオデータに対してトーンコントロール、低域濾波等の演算処理を施す。２３はスイッチング素子１，２，３，４を駆動する駆動信号（Ｄ、−Ｄ）を生成するＰＷＭ生成部である。ＰＷＭ生成部２３は、例えば前記オーディオデータと三角波を比較し、その比較結果をもとに駆動信号（Ｄ、−Ｄ）を生成する。２４は出力段であり、例えば図５に示すようにスイッチング素子をブリッジ接続して構成する。
【０００６】
ＰＷＭ生成部２３は、スイッチング素子１及び４に駆動信号Ｄを供給して、スイッチング素子１及び４をオンに駆動する。このときスピーカ７には正方向電圧が印加される。同様にスイッチング素子２及び３に駆動信号−Ｄを供給して、スイッチング素子２及び３をオンに駆動するとスピーカ７に負方向電圧が印加される。従って、図６に示すｖｓｐの波形の左方に示すようにスピーカ７に正方向電圧が印加される期間がスピーカ７に負方向電圧が印加される期間よりも長い場合はスピーカは正方向駆動され、図６に示すｖｓｐの波形の右方に示すようにスピーカ７に正方向電圧が印加される期間がスピーカ７に負方向電圧が印加される期間よりも短い場合はスピーカは負方向駆動されることになる。
【０００７】
以上の動作から分かるように歪みのない増幅器出力を得るためには、パルス幅変調増幅装置の出力段には、正確なパルス幅の駆動信号（Ｄ，−Ｄ）と電圧変動の少ない電源電圧を供給することが必要となる。
【０００８】
電源電圧変動による歪みを抑制する技術としては、例えば、特許文献１に、前記スイッチング素子をトランジスタで構成し、このトランジスタに定電圧機能を付与することにより電源電圧変動に伴う歪みを除去することが示されている。また、特許文献２、３には、電源電圧変動を検出し、検出した値に応じて駆動信号のパルス幅を補正することにより電源電圧変動に伴う歪みを除去することが示されている。
【特許文献１】特開昭５２−９６８５４号公報
【特許文献２】特開昭６１−３９７０８号公報
【特許文献３】特開平３−１５９４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示されているように前記スイッチング素子をトランジスタで構成し、このトランジスタに定電圧機能を付与することにより電源電圧変動に伴う歪みを除去する方法は、大出力に対応しようとすると出力段のトランジスタによる損失が増大し効率が著しく低下する。また、特許文献２，３に開示されているように電源電圧変動を検出し、検出した値に応じて駆動信号のパルス幅を補正する方法は、電源電圧変動を検出してからパルス幅補正を行うまでに遅延が発生し、この遅延により出力に歪みが生じる。
【００１０】
本発明は、これらの問題点に鑑みてなされたもので、電源電圧変動に伴う出力歪みを抑制することのできるパルス幅変調増幅装置を提供する。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するため、次のような手段を採用した。
【００１２】
直流電源に第１のスイッチング素子及び第２のスイッチング素子を直列接続してなる直列回路を複数組備え、各組の直列回路における第１のスイッチング素子と第２のスイッチング素子の各接続点に共通に一つの負荷の一端を接続し、前記各組のスイッチング素子をスイッチングして前記一つの負荷にパルス幅変調された増幅出力を供給するパルス幅変調増幅装置であって、前記各組の直列回路のそれぞれ同一位置にあるスイッチング素子同士をそれぞれ重複して導通しないように駆動する駆動回路を備えた。
【発明の効果】
【００１３】
本発明は、以上の構成を備えるため、電源電圧変動に伴う出力歪みを抑制することのできるパルス幅変調増幅装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、最良の実施形態を添付図面を参照しながら説明する。図１は、本発明の第１の実施形態にかかるパルス幅変調増幅装置を説明する図である。図において、Ｖｃｃ１は第１の電源である。１，２，３，４はそれぞれ、第１のブリッジ回路における、例えばＦＥＴ(Field Effect Transistor)で構成した第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子であり、これらのスイッチング素子１，２，３，４により第１のブリッジ回路を構成する。５，６はノイズ除去用のローパスフィルタ、７はブリッジ回路の負荷としてのスピーカである。
【００１５】
また、Ｖｃｃ２は第２の電源である。１１，１２，１３，１４はそれぞれ、第２のブリッジ回路における、例えばＦＥＴで構成した第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子であり、これらのスイッチング素子１１，１２，１３，１４により第２のブリッジ回路を構成する。すなわち、スイッチング素子１，２，３，４とスイッチング素子１１，１２，１３，１４はそれぞれ相互にブリッジ回路における同一位置にあることになる。従って、各組のブリッジ回路における第１のスイッチング素子と第２のスイッチング素子の各接続点及び第３のスイッチング素子と第４のスイッチング素子の各接続点間には、共通に前記一つの負荷回路（スピーカ７及びノイズ除去用のローパスフィルタ５，６）を接続することができる。
【００１６】
図２は、パルス幅変調増幅装置の各部の動作波形を説明する図である。図において、ｃｆは制御の基準となるキャリア信号、Ａは第１のブリッジ回路における第１のスイッチング素子１及び第４のスイッチング素子４に供給する駆動信号、Ａ’は第１のブリッジ回路における第２のスイッチング素子２及び第３のスイッチング素子３に供給する駆動信号である。なお、駆動信号Ａの駆動期間ｔａ及び駆動信号Ａ’の駆動期間ｔａ’の和はキャリア信号ｃｆの周期Ｔｃに略等しく設定しておく。
【００１７】
また、Ｂは第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４に供給する駆動信号、Ｂ’は第２のブリッジ回路における第２のスイッチング素子１２及び第３のスイッチング素子１３に供給する駆動信号である。なお、駆動信号Ｂの駆動期間ｔｂ及び駆動信号Ｂ’の駆動期間ｔｂ’の和はキャリア信号ｃｆの周期Ｔｃに略等しく設定しておく。また、ｖｓｐはスピーカに印加される電圧、ｉｓｐはスピーカ電流である。
【００１８】
図３は、パルス幅変調増幅装置の構成を説明するブロック図である。図において、２５は後述する駆動信号生成部であり、前記駆動信号（Ｄ、−Ｄ）をもとに、第１のブリッジ回路における第１のスイッチング素子１及び第４のスイッチング素子４に供給する駆動信号Ａ、第１のブリッジ回路における第２のスイッチング素子２及び第３のスイッチング素子３に供給する駆動信号Ａ’、第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４に供給する駆動信号Ｂ、及び第２のブリッジ回路における第２のスイッチング素子１２及び第３のスイッチング素子１３に供給する駆動信号Ｂ’を生成する。２６は出力段であり、図１に示すように、第１の電源Ｖｃｃ１に接続した第１のブリッジ回路及び第２の電源Ｖｃｃ２に接続した第２のブリッジ回路の並列回路から構成される。なお、図３おいて図７に示される部分と同一部分については同一符号を付してその説明を省略する。
【００１９】
図４は、駆動信号生成部の詳細を説明する図である。図において、３１は前記キャリア信号ｃｆを生成するキャリア信号生成部、３２はキャリア信号ｃｆを例えば１／２分周する分周器、３３はノット回路、３４，３５，３６，３７はアンド回路である。
【００２０】
図３及び図４に示すように、入力部２１に入力したオーディオデータに対し、デジタルフィルタ２２においてトーンコントロール、低域濾波等の演算処理を施した後、ＰＷＭ生成部２３において前記オーディオデータと三角波を比較しその比較結果をもとに駆動信号（Ｄ、−Ｄ）を生成する。
【００２１】
駆動信号生成部２５では、図４に示すように前記駆動信号（Ｄ、−Ｄ）と分周器出力の論理積をとることにより、前記駆動信号Ａ，Ａ’、Ｂ，Ｂ’を得ることができる。このようにして得た駆動信号は、第１のブリッジ回路における第１のスイッチング素子１及び第４のスイッチング素子４、第１のブリッジ回路における第２のスイッチング素子２及び第３のスイッチング素子３、第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４、及び第２のブリッジ回路における第２のスイッチング素子１２及び第３のスイッチング素子１３にそれぞれ供給する。
【００２２】
スイッチング素子１，４及び２，３には、それぞれ図２に示す駆動信号Ａ及びＡ’が入力され、これらの駆動信号が供給されたとき（駆動信号ＡあるいはＡ’がアクティブになったとき）、それぞれ第１の電源Ｖｃｃ１がスピーカ７に対して正方向あるいは負方向に接続される。同様に、スイッチング素子１１，１４及び１２，１３には、それぞれ図２に示す駆動信号Ｂ及びＢ’が入力され、これらの駆動信号が供給されたとき（駆動信号ＢあるいはＢ’がアクティブになったとき）、それぞれ第２の電源Ｖｃｃ２がスピーカ７に対して正方向あるいは負方向に接続される。
【００２３】
駆動信号Ａ、Ａ’及び駆動信号Ｂ、Ｂ’は、キャリア信号ｃｆに対して順番にアクティブになる。このため図１に示す例のように、出力段として２組の電源（Ｖｃｃ１，Ｖｃｃ２）と、２組のブリッジ回路を用いた場合は、各電源から電力を取り出す期間は１／２になる。
【００２４】
なお、２組のブリッジ回路により作り出される出力電圧は、スピーカ７の両端で合成されるので、スピーカ７の印加電圧は従来のパルス幅変調増幅装置と同様であり、図２に示すｖｓｐの波形の左側に示すようにスピーカ７に正方向電圧が印加される期間がスピーカ７に負方向電圧が印加される期間よりも長い場合はスピーカ７は正方向駆動され、図２に示すｖｓｐの波形の右側に示すようにスピーカ７に正方向電圧が印加される期間がスピーカ７に負方向電圧が印加される期間よりも短い場合はスピーカ７は負方向駆動されることになる。
【００２５】
すなわち、２組のブリッジ回路のそれぞれ同一位置にある各スイッチング素子は重複することなく交互に動作（すなわち一方の組のブリッジ回路が動作中は他方の組のブリッジ回路は動作しない）する。従って第１の電源Ｖｃｃ１及び第２の電源Ｖｃｃ２は交互に電源電流を供給することになる。このため、電源電流の供給に伴って一方の電源の出力電圧が低下した場合においても、この電源は他方の電源が電源電流を供給している間に出力電圧を回復することができる。従って、電源に大電流の負荷電流が流れた後においても電圧降下を回復させるための時間を確保することができるため、電源電圧の変動を抑制することができる。またこれにより出力の歪を抑制することができる。
【００２６】
なお、以上の説明では、２組の電源と２組のブリッジ回路を用いてパルス幅変調増幅装置を構成する例を示したが、３組以上の電源とブリッジ回路を用いて構成することができる。またブリッジ回路としてフルブリッジ回路を用い構成する例を示したが、第１のスイッチング素子と第２のスイッチング素子の直列回路を備えるハーフブリッジ回路を用いて構成することができる。
【００２７】
次に、図８を参照して、本発明の第２の実施形態を説明する。
【００２８】
図において、Ｖｃｃ１，Ｖｃｃ２はそれぞれ第１の電源、第２の電源である。１，２，３，４はそれぞれ、第１のブリッジ回路における、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子であり、これらのスイッチング素子１，２，３，４により第１のブリッジ回路を構成する。５，６はノイズ除去用のローパスフィルタ、７はブリッジ回路の負荷としてのスピーカである。ここで、第１の電源Ｖｃｃ１は第１のスイッチング素子１及び第２のスイッチング素子２からなる直列回路に電源を供給する電源であり、第２の電源Ｖｃｃ２は第３のスイッチング素子３及び第４のスイッチング素子４からなる直列回路に電源を供給する電源である。
【００２９】
Ｖｃｃ３，Ｖｃｃ４はそれぞれ第３の電源、第４の電源である。また、１１，１２，１３，１４はそれぞれ、第２のブリッジ回路における、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子であり、これらのスイッチング素子１１，１２，１３，１４により第２のブリッジ回路を構成する。ここで、第３の電源Ｖｃｃ３は第１のスイッチング素子１１及び第２のスイッチング素子１２からなる直列回路に電源を供給する電源であり、第２の電源Ｖｃｃ２は第３のスイッチング素子１３及び第４のスイッチング素子１４からなる直列回路に電源を供給する電源である。また、第１の電源Ｖｃｃ１、第２の電源Ｖｃｃ２、第３の電源Ｖｃｃ３、第４の電源Ｖｃｃ４はそれぞれ独立した電源として構成する。
【００３０】
なお、第１のブリッジ回路における第１のスイッチング素子１及び第４のスイッチング素子４に供給する駆動信号Ａ、第１のブリッジ回路における第２のスイッチング素子２及び第３のスイッチング素子３に供給する駆動信号Ａ’、第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４に供給する駆動信号Ｂ、並びに第２のブリッジ回路における第２のスイッチング素子１２及び第３のスイッチング素子１３に供給する駆動信号Ｂ’は、前記第１の実施形態と同じ方法で生成し供給することができる。
【００３１】
すなわち、スイッチング素子１，４及び２，３には、それぞれ図２に示す駆動信号Ａ及びＡ’が入力される。駆動信号Ａがアクティブになったとき、第１の電源Ｖｃｃ１がスピーカ７に対して正方向に接続され、駆動信号Ａ’がアクティブになったとき、第２の電源Ｖｃｃ２がスピーカ７に対して負方向に接続される。
【００３２】
同様に、スイッチング素子１１，１４及び１２，１３には、それぞれ図２に示す駆動信号Ｂ及びＢ’が入力される。駆動信号Ｂがアクティブになったとき、第３の電源Ｖｃｃ３がスピーカ７に対して正方向に接続され、駆動信号Ｂ’がアクティブになったとき、第４の電源Ｖｃｃ４がスピーカ７に対して負方向に接続される。
【００３３】
また、各電源は連続して電力を供給しないように駆動される（例えば、駆動信号Ａがアクティブになったとき、第１の電源Ｖｃｃ１がスピーカ７に対して正方向に接続され、続いて駆動信号Ａ’がアクティブになったとき、第２の電源Ｖｃｃ２がスピーカ７に対して負方向に接続される。更に駆動信号Ｂがアクティブになったとき、第３の電源Ｖｃｃ３がスピーカ７に対して正方向に接続され、続いて駆動信号Ｂ’がアクティブになったとき、第４の電源Ｖｃｃ４がスピーカ７に対して負方向に接続される）。このため、電源電流の供給に伴って一方の電源の出力電圧が低下した場合においても、この電源は他の電源が電源電流を供給している間に出力電圧を回復することができる。従って、電源に大電流の負荷電流が流れた後においても電圧降下を回復させるための時間を確保することができるため、電源電圧の変動を抑制することができる。またこれにより出力の歪を抑制することができる。
【００３４】
なお、駆動信号Ａ、Ａ’及び駆動信号Ｂ、Ｂ’は、キャリア信号ｃｆに対して順番にアクティブになる。このため図８に示す例のように、出力段として４組の電源（Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３，Ｖｃｃ４）と、４組のハーフブリッジ回路を用いた場合は、各電源から電力を取り出す期間（信号Ａ，Ａ’あるいはＢ，Ｂ’がアクティブとなる期間）は全アクティブ期間（２Ｔｃ）の１／２未満になる。なお、以上の説明では、４組の電源と４組のハーフブリッジ回路を用いてパルス幅変調増幅装置を構成する例を示したが、５組以上の電源とブリッジ回路を用いて構成することができる。
【００３５】
図９、１０，１１，１２は、本発明の第３の実施形態を説明する図である。なお、これらの図において、図１ないし図４に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３６】
図９は本実施形態にかかるにかかるパルス幅変調増幅装置を説明する図である。図において、Ｖｃｃ３は第３の電源である。４１，４２，４３，４４はそれぞれ、ブリッジ回路を構成する第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子であり、これらのスイッチング素子４１，４２，４３，４４により第３のブリッジ回路を構成する。５，６はノイズ除去用のローパスフィルタ、７はブリッジ回路の負荷としてのスピーカである。
【００３７】
図１０は、パルス幅変調増幅装置の各部の動作波形を説明する図である。図において、Ｃは第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４に供給する駆動信号、Ｃ’は第３のブリッジ回路における第２のスイッチング素子４２及び第３のスイッチング素子４３に供給する駆動信号である。なお、駆動信号Ｃの駆動期間ｔｃ及び駆動信号Ｃ’の駆動期間ｔｃ’の和はキャリア信号ｃｆの周期Ｔｃに略等しく設定しておく。
【００３８】
図１１は、パルス幅変調増幅装置の構成を説明するブロック図である。図において、２７は後述する駆動信号生成部であり、前記駆動信号（Ｄ、−Ｄ）をもとに、第１のブリッジ回路における第１のスイッチング素子１及び第４のスイッチング素子４に供給する駆動信号Ａ、第２のブリッジ回路における第２のスイッチング素子１２及び第３のスイッチング素子１３に供給する駆動信号Ａ’、第３のブリッジ回路における第１のスイッチング素子４１及び第４のスイッチング素子４４に供給する駆動信号Ｂ、及び第１のブリッジ回路における第２のスイッチング素子２及び第３のスイッチング素子３に供給する駆動信号Ｂ’、第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４に供給する駆動信号Ｃ、及び第３のブリッジ回路における第２のスイッチング素子４２及び第３のスイッチング素子４３に供給する駆動信号Ｃ’を生成する。
【００３９】
２８は出力段であり、図９に示すように、第１の電源Ｖｃｃ１に接続した第１のブリッジ回路、第２の電源Ｖｃｃ２に接続した第２のブリッジ回路及び第３の電源Ｖｃｃ３に接続した第３のブリッジ回路の並列回路から構成される。
【００４０】
図１２は、駆動信号生成部の詳細を説明する図である。図において、３１は前記キャリア信号ｃｆを生成するキャリア信号生成部、３３２はキャリア信号ｃｆを１／３分周する分周器、３３３は比較器、３３４，３３５，３３６，３３７、３３８，３３９はアンド回路である。
【００４１】
図１１及び図１２に示すように、入力部２１に入力したオーディオデータに対し、デジタルフィルタ２２においてトーンコントロール、低域濾波等の演算処理を施した後、ＰＷＭ生成部２３において前記オーディオデータと三角波を比較しその比較結果をもとに駆動信号（Ｄ、−Ｄ）を生成する。
【００４２】
駆動信号生成部２７では、図１２に示すように前記駆動信号（Ｄ、−Ｄ）と比較器３３３の出力との論理積をとることにより、駆動信号Ａ，Ａ’、Ｂ，Ｂ’、Ｃ，Ｃ’を得ることができる。このようにして得た駆動信号は、第１のブリッジ回路における第１のスイッチング素子１及び第４のスイッチング素子４、第２のブリッジ回路における第２のスイッチング素子１２及び第３のスイッチング素子１３、第３のブリッジ回路における第１のスイッチング素子４１及び第４のスイッチング素子４４、第１のブリッジ回路における第２のスイッチング素子２及び第３のスイッチング素子３、並びに第２のブリッジ回路における第１のスイッチング素子１１及び第４のスイッチング素子１４、第３のブリッジ回路における第２のスイッチング素子４２及び第３のスイッチング素子４３にそれぞれ供給する。
【００４３】
スイッチング素子１，４及び１２，１３には、それぞれ図１０に示す駆動信号Ａ及びＡ’が入力され、駆動信号Ａがアクティブになったとき、第１の電源Ｖｃｃ１がスピーカ７に対して正方向に接続され、続いて駆動信号Ａ’がアクティブになったとき、第２の電源Ｖｃｃ２がスピーカ７に対して負方向に接続される。更に駆動信号Ｂがアクティブになったとき、第３の電源Ｖｃｃ３がスピーカ７に対して正方向に接続され、続いて駆動信号Ｂ’がアクティブになったとき、第１の電源Ｖｃｃ１がスピーカ７に対して負方向に接続される。更に駆動信号Ｃがアクティブになったとき、第２の電源Ｖｃｃ２がスピーカ７に対して正方向に接続され、続いて駆動信号Ｃ’がアクティブになったとき、第３の電源Ｖｃｃ３がスピーカ７に対して負方向に接続される。
【００４４】
このように、各組のブリッジ回路における同一直流電源（Ｖｃｃ１）に接続した第１のスイッチング素子１と第３のスイッチング素子３は、それぞれを駆動する駆動信号の間に他の直流電源（Ｖｃｃ２，Ｖｃｃ３）に接続したスイッチング素子を駆動する信号を挿入し、第１のスイッチング素子と第３のスイッチング素子がそれぞれ連続して導通しないように駆動する。
【００４５】
このため、電源電流の供給に伴って一の電源の出力電圧が低下した場合においても、この電源は他の電源が電源電流を供給している間に出力電圧を回復することができる。従って、電源に大電流の負荷電流が流れた後においても電圧降下を回復させるための時間を確保することができるため、電源電圧の変動を抑制することができる。またこれにより出力の歪を抑制することができる。以上、３組の電源と３組のブリッジ回路を備える例について説明したが、これらは３組以上備えることができる。
【００４６】
３以上の奇数組とする場合には、各電源が出力回路に電源電圧を供給する順序を一定（Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３，Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３・・・）にすることにより、次に電源電流を供給するまでの待機期間を等しくすることができる。このため、前記待機期間中に各電源電圧に生じた出力電圧の低下を回復させることにより各電源の電源電圧誤差によって生じるオフセットを低減することができる。一方、偶数組（例えば４組）とする場合には、各電源が出力回路に電源電流を供給する順序が（Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３，Ｖｃｃ４，Ｖｃｃ２，Ｖｃｃ１，Ｖｃｃ４，Ｖｃｃ３・・・）となる。この場合にも、各電源が連続して電源電流を供給しない構成とすることができる。しかし、次に電源電流を供給するまでの待機期間を等しくすることはできない。従って電源とブリッジ回路の組数は３以上の奇数組とすることが望ましい。
【００４７】
なお、駆動信号Ａ，Ａ’、Ｂ，Ｂ’、Ｃ，Ｃ’は、キャリア信号ｃｆに対して順番にアクティブになる。このため図９に示す例のように、出力段として３組の電源（Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３）と、３組のブリッジ回路を用いた場合は、各電源から電力を取り出す期間（例えば信号Ａ，がアクティブとなる期間）は全アクティブ期間（３Ｔｃ）の１／３未満である。なお、本実施形態では各電源電圧が同一である場合を説明したが、電源電圧が異なる場合でも本発明の効果がある。
【００４８】
図１３は、複数の出力を有する電源（Ｖｃｃ１，Ｖｃｃ２・・・Ｖｃｃｎ）の構成を説明する図である。図において、Ｔｒはスイッチングトランジスタ、Ｎ１は一次側巻線、Ｎ２は二次側巻線、Ｄ１ないしＤｎはダイオード、Ｃ１ないしＣｎはそれぞれダイオードＤ１ないしＤｎに接続した平滑用のコンデンサであり、これらのコンデンサＣ１ないしＣｎの両端から同一の電源電圧（Ｖｃｃ１，Ｖｃｃ２・・・Ｖｃｃｎ）を得ることができる。なお、戦記スイッチングトランジスタのスイッチング周波数は前記キャリア信号ｃｆの周波数に比して十分高く設定することが望ましい。
【００４９】
以上説明したように、本発明の各実施形態によれば、電源に大電流が流れた後に、電源の電圧降下を復帰させるための時間を与えることができる。このため、電源電圧変動を抑制し、電源電圧変動に伴う出力歪みを抑制することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態にかかるパルス幅変調増幅装置を説明する図である。
【図２】パルス幅変調増幅装置の各部の動作波形を説明する図である。
【図３】パルス幅変調増幅装置の構成を説明するブロック図である。
【図４】駆動信号生成部の詳細を説明する図である。
【図５】従来のパルス幅変調増幅装置を説明する図である。
【図６】従来のパルス幅変調増幅装置の各部の動作波形を説明する図である。
【図７】従来のパルス幅変調増幅装置の構成を説明するブロック図である。
【図８】第２の実施形態を説明する図である。
【図９】第３の実施形態にかかるにかかるパルス幅変調増幅装置を説明する図である。
【図１０】パルス幅変調増幅装置の各部の動作波形を説明する図である。
【図１１】パルス幅変調増幅装置の構成を説明するブロック図である。
【図１２】駆動信号生成部の詳細を説明する図である。
【図１３】複数の出力を有する電源の構成を説明する図である。
【符号の説明】
【００５１】
１，２，３，４，１１，１２，１３，１４、４１，４２，４３，４４  スイッチング素子
５，６  ローパスフィルタ
７  スピーカ
２１  入力部
２２  デジタルフィルタ
２３  ＰＷＭ生成部
２４，２６、２８  出力段
２５，２７  駆動信号生成部
３１  キャリア信号生成部
３２，３３２  分周器
３３  ノット回路
３４〜３７，３３４〜３３９  アンド回路
３３３  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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