(57)【要約】【課題】  非同期式メモリ装置、ページモードで動作する同期式メモリ装置、及びバーストモードで動作する同期式メモリ装置を全て１つのチップ上に実現する。【解決手段】  本発明に係る複合メモリ装置は第１〜第３のメモリ装置、メモリバス及び第１〜第３のメモリコントローラを含む。第１のメモリ装置は非同期式メモリ装置で、第２のメモリ装置はページモードで動作する同期式メモリ装置であり、第３のメモリ装置はバーストモードで動作する同期式メモリ装置である。第１〜第３のメモリコントローラはそれぞれ第１〜第３のメモリ装置とメモリバスとの間でデータの伝達を制御する。第１〜第３のメモリ装置は、外部のメモリコントローラにより制御されて外部のシステムバスとの間でデータを交換し、前記第１〜第３のメモリ装置のうち何れかが前記外部のシステムバスとデータを交換するとき、第１〜第３のメモリ装置のうち残りの２つの装置は前記メモリバスを経由してデータを交換する。【選択図】図２
2004199648.tif 000002
【特許請求の範囲】
【請求項１】
非同期式の第１のメモリ装置、
ページモードで動作する同期式の第２のメモリ装置、
バーストモードで動作する同期式の第３のメモリ装置、
前記第１〜第３のメモリ装置の間でデータを伝達するメモリバス、
前記第１のメモリ装置と前記メモリバス間のデータ伝達を制御する第１のメモリコントローラ、
前記第２のメモリ装置と前記メモリバス間のデータ伝達を制御する第２のメモリコントローラ、及び
前記第３のメモリ装置と前記メモリバス間のデータ伝達を制御する第３のメモリコントローラを含み、
前記第１〜第３のメモリ装置は外部のメモリコントローラにより制御されて外部のシステムバスとの間でデータを交換し、前記第１〜第３のメモリ装置のうち何れかが前記外部のシステムバスとデータを交換するとき、前記第１〜第３のメモリ装置のうち残りの２つの装置は、前記メモリバスを経由してデータを交換することができることを特徴とする複合型メモリ装置。
【請求項２】
前記複合型メモリ装置は、前記メモリバスと外部の直列システムバスとの間でデータ交換を制御する直列インタフェースコントローラをさらに含むことを特徴とする請求項１に記載の複合型メモリ装置。
【請求項３】
非同期式の第１のメモリ装置、
ページモードで動作する同期式の第２のメモリ装置、
バーストモードで動作する同期式の第３のメモリ装置、
前記第１〜第３のメモリ装置間のデータ伝達を担当するメモリバス、
前記第１のメモリ装置と前記メモリバス間のデータ伝達を制御する第１のメモリコントローラ、
前記第２のメモリ装置と前記メモリバス間のデータ伝達を制御する第２のメモリコントローラ、
前記第３のメモリ装置と前記メモリバス間のデータ伝達を制御する第３のメモリコントローラ、
中央処理装置、
前記中央処理装置と前記第１〜第３のメモリ装置の間でデータを伝送するシステムバス、及び
前記中央処理装置の命令に応答し、前記第１〜第３のメモリ装置と前記システムバス間のデータ伝達を制御するメモリコントローラを含み、
前記第１〜第３のメモリ装置は前記メモリコントローラにより制御されて前記システムバスとの間でデータを交換し、前記第１〜第３のメモリ装置のうち何れかが前記システムバスとデータを交換するとき、前記第１〜第３のメモリ装置のうち残りの２つの装置は、前記メモリバスを経由してデータを交換することができることを特徴とする複合型メモリ装置。
【請求項４】
前記複合型メモリ装置は、直列データが伝達される直列システムバス、及び
前記メモリバスと前記直列システムバスとの間でデータ交換を制御する直列インタフェースコントローラをさらに含むことを特徴とする請求項３に記載の複合型メモリ装置。
【請求項５】
前記第１のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項６】
前記第１のメモリ装置はそれぞれワードライン、プレートライン及びビットラインに連結された複数のセルが格子形に配置されたセルアレイブロック、
ローアドレスディコーダにより応答して前記ワードライン及びプレートラインを駆動する駆動部、
カラムアドレスディコーダにより応答して前記ビットラインとデータバスを連結するカラム選択制御部、
前記システムバスと連結されたデータ入／出力バッファ部、及び
前記カラムアドレスディコーダにより応答して前記データバスと前記データ入／出力バッファ部との間でデータ入／出力を制御するセンスアンプアレイを含み、
前記第１のメモリコントローラは前記センスアンプアレイと前記メモリバスとの間に連結され、前記セルアレイブロックと前記メモリバス間のデータ交換を制御することを特徴とする請求項５に記載の複合型メモリ装置。
【請求項７】
前記第２のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項８】
前記第２のメモリ装置はそれぞれワードライン、プレートライン及びビットラインに連結された複数のセルが格子形に配置されたセルアレイブロック、
ローアドレスディコーダにより応答して前記ワードライン及びプレートラインを駆動する駆動部、
カラムアドレスディコーダにより応答して前記ビットラインとデータバスを連結するカラム選択制御部、
前記システムバスと連結されたデータ入／出力バッファ部、及び
前記カラムアドレスディコーダにより応答して前記データバスと前記データ入／出力バッファ部との間でデータ入／出力を制御するセンスアンプアレイを含み、
前記第２のメモリコントローラは前記センスアンプアレイと前記メモリバスとの間に連結され、前記セルアレイブロックと前記メモリバス間のデータ交換を制御することを特徴とする請求項７に記載の複合型メモリ装置。
【請求項９】
前記第３のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項１０】
前記第３のメモリ装置はそれぞれワードライン、プレートライン及びビットラインに連結された複数のセルが格子形に配置されたセルアレイブロック、
カラムアドレスバッファからカラムアドレスを受信してカラムアドレスが順次増加するようにカラムアドレスディコーダを制御するバーストカウンター、
前記カラムアドレスディコーダにより応答して前記ワードライン及びプレートラインを駆動する駆動部、
カラムアドレスディコーダにより応答して前記ビットラインとデータバスを連結するカラム選択制御部、
前記システムバスと連結されたデータ入／出力バッファ部、及び
前記カラムアドレスディコーダにより応答して前記データバスと前記データ入／出力バッファ部との間でデータ入／出力を制御するセンスアンプアレイを含み、
前記第３のメモリコントローラは前記センスアンプアレイと前記メモリバスとの間に連結され、前記セルアレイブロックと前記メモリバス間のデータ交換を制御することを特徴とする請求項９に記載の複合型メモリ装置。
【請求項１１】
前記第１〜第３のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項１２】
前記第１〜第３のメモリ装置は、ＭＲＡＭ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項１３】
前記第１〜第３のメモリ装置は、ＰＲＡＭ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項１４】
前記第２のメモリ装置は、フラッシュメモリ装置であることを特徴とする請求項１〜請求項４のうち何れかに記載の複合型メモリ装置。
【請求項１５】
それぞれ独立的に動作することができる複数のメモリ装置、
前記複数のメモリ装置の間でデータの伝達を担当するメモリバス、及び
前記それぞれのメモリ装置と前記メモリバスとの間でデータ伝達を制御する複数のメモリコントローラを含み、
前記複数のメモリ装置は外部のコントローラにより制御されて外部のシステムバスとデータを交換し、前記複数のメモリ装置のうち何れかが前記外部のシステムバスとデータを交換するとき、残りのメモリ装置のうち何れか２つの装置は前記メモリバスを経由してデータを交換することができることを特徴とする複合型メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に高速で動作する非同期式メモリ装置、ページモードで動作する同期式メモリ装置、及びバーストモードで動作する同期式メモリ装置を１つのメモリ装置の内部に全て備えた複合型メモリ装置に関する。
【背景技術】
【０００２】
本発明と関連した先行特許には、米国特許第6,426,916号、第6,415,339号、第6,314,251号、第6,266,285号及び第6,125,061号等がある。
【０００３】
高性能のシステムを構成するためには速度、容量等のようにそれぞれ異なる点で優れた特性を有する多様なメモリ装置を複合的に用いなければならない。たとえば、ＣＰＵと高速のデータ交換のためにはキャッシュメモリが必要であり、プログラムを貯蔵するためには非揮発性のメモリが必要である。さらに、大容量のデータを高速で処理するためには高速のバースト機能を有する同期式メモリが必要である。従来のシステムでは、このようなそれぞれのメモリが別途のチップで実現されていた。
【０００４】
図１は、従来のメモリ装置を用いるシステムの構成を示すブロック図である。高速のデータ処理のためのメモリ装置には非同期式のＳＲＡＭ（Static Random Access Memory）１が用いられ、非揮発性メモリ装置にはフラッシュメモリ装置２が用いられ、高速の大容量データの処理のためにはバーストモードで動作するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）３が用いられる。これらそれぞれのメモリ装置１、２、３はシステムバス４を共有し、同一のメモリコントローラ５により制御される。
【０００５】
このように別の機能を行うメモリ装置を複数備えた従来のシステムでは、１つのメモリコントローラでそれぞれのメモリ装置を個別的に制御しなければならない。したがって、メモリ装置相互間にデータを交換する必要がある場合にもシステムレベルでデータの伝送を制御するので、動作の速度が遅く全体的なシステムの運用効率が低下するという問題点があった。
【特許文献１】米国特許第6,426,916号
【特許文献２】米国特許第6,415,339号
【特許文献３】米国特許第6,314,251号
【特許文献４】米国特許第6,266,285号
【特許文献５】米国特許第6,125,061号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記のような従来の技術の問題点を解決するため、非同期式メモリ装置、ページモードで動作する同期式メモリ装置、及びバーストモードで動作する同期式メモリ装置を全て１つのチップ上に実現することによりシステムの効率を高めることに目的がある。
【０００７】
さらに、本発明は非同期式メモリ装置、ページモードで動作する同期式メモリ装置、バーストモードで動作する同期式メモリ装置、メモリコントローラ、及び中央処理装置（ＣＰＵ）を全て含むＳｏＣ（System On a Chip）複合型メモリ装置を提供することに目的がある。
【課題を解決するための手段】
【０００８】
本発明に係る複合型メモリ装置は第１〜第３のメモリ装置、メモリバス及び第１〜第３のメモリコントローラを含む。第１のメモリ装置は非同期式メモリ装置で、第２のメモリ装置はページモードで動作する同期式メモリ装置であり、第３のメモリ装置はバーストモードで動作する同期式メモリ装置である。第１〜第３のメモリコントローラはそれぞれ第１〜第３のメモリ装置とメモリバスとの間でデータの伝達を制御する。第１〜第３のメモリ装置は、外部のメモリコントローラにより制御されて外部のシステムバスとの間でデータを交換し、前記第１〜第３のメモリ装置のうち何れかが前記外部のシステムバスとデータを交換するとき、第１〜第３のメモリ装置のうち残りの２つの装置は前記メモリバスを経由してデータを交換することができることを特徴とする。
【発明の効果】
【０００９】
本発明に係るメモリ装置を利用することにより、高速の非同期式メモリ装置、システム設定情報等を記憶することができる非揮発性メモリ装置、及び大容量のデータ処理に適した同期式メモリ装置を１つのチップ内に実現し、メモリ装置内部で各メモリ装置間にデータの交換を可能にすることによりシステムの運用効率を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下では、図面を参考にしながら本発明の実施の形態に対し詳しく説明する。
【００１１】
図２は、本発明の１つの実施の形態に係る複合型メモリ装置１００を備えたシステムの構成を示すブロック図である。本実施の形態の複合型メモリ装置１００は非同期式強誘電体メモリ装置（以下、ＦｅＲＡＭと記す）１１０、ページモード同期式ＦｅＲＡＭ１２０及びバーストモード同期式ＦｅＲＡＭ１３０を含む。
【００１２】
前記３つのメモリ装置はそれぞれ第１のメモリコントローラ１４０、第２のメモリコントローラ１５０及び第３のメモリコントローラ１６０により制御される。複合型メモリ装置１００はメモリバス１７０を含む。前記それぞれのＦｅＲＡＭ１１０、１２０、１３０はメモリバス１７０を経由してデータを交換することができる。このようなデータの交換はそれぞれのメモリコントローラ１４０、１５０、１６０により制御される。
【００１３】
複合型メモリ装置１００に含まれたそれぞれのＦｅＲＡＭ１１０、１２０、１３０は、メモリ装置の外部に存在するシステムバス４と連結される。システムは中央演算装置（以下、ＣＰＵと記す）６、及びＣＰＵ６により制御されてメモリ装置１００を制御するメモリコントローラ５を含む。複合型メモリ装置１００とシステムバス４間のデータ交換は、メモリコントローラ５により制御される。
【００１４】
メモリバス１７０は、システムバス４と独立的に動作することができる。たとえば、３つのＦｅＲＡＭ１１０、１２０、１３０のうち非同期式ＦｅＲＡＭ１１０がシステムバス４を占有している場合、ページモード同期式ＦｅＲＡＭ１２０とバーストモード同期式ＦｅＲＡＭ１３０はメモリバス１７０を経由してデータを交換することができる。その他の多様な組合せが可能である。したがって、システムとのデータ交換及び内部ＦｅＲＡＭ装置１１０、１２０、１３０間のデータ交換を同時に行うことができるので、システムの運用効率を増加させることができる。
【００１５】
図３ａ〜図３ｃは、それぞれのＦｅＲＡＭ１１０、１２０、１３０でシステムバス４とメモリバス１７０を用いる場合、それぞれのコントローラ１４０、１５０、１６０の運用方法を説明する図である。
【００１６】
図３ａは、本発明に係る複合型メモリ装置１００がシステムバス４だけを用いる場合、第１〜第３のメモリコントローラ１４０、１５０、１６０の状態を示す図である。複合型メモリ装置１００は、メモリコントローラ５により制御されてシステムバス４を占有する。
【００１７】
メモリバス１７０を用いない場合、それぞれのメモリコントローラ１４０、１５０、１６０は非活性化される。
【００１８】
図３ｂは、本発明に係る複合型メモリ装置１００がシステムバス４及びメモリバス１７０を同時に用いる場合、それぞれのメモリコントローラ１４０、１５０、１６０の状態を示す図である。複合型メモリ装置１００は、メモリコントローラ５により制御されてシステムバス４を占有する。
【００１９】
たとえば、非同期式ＦｅＲＡＭ１１０がシステムバスを用いる場合であれば第１のメモリコントローラ１４０は非活性化され、非同期式ＦｅＲＡＭ１１０はメモリバス１７０に接近することができないようにする。このとき、ページモード同期式メモリコントローラ１４０及びバーストモード同期式メモリコントローラ１６０が活性化され、ページモード同期式ＦｅＲＡＭ１２０とバーストモード同期式ＦｅＲＡＭ１３０はメモリバス１７０を経由してデータを交換することができる。その他の多様な組合せの動作が可能である。
【００２０】
図４は、本発明に係る複合型メモリ装置１００のさらに他の実施の形態として、複合型メモリ装置１００内に直列インタフェースコントローラ１８０を付加したものである。直列インタフェースコントローラ１８０は、メモリバス１７０と外部の直列システムバス７との間で直列データを交換することができるようにする。その他の構成要素及びこれらの機能は図５に示されているのと同様であるので、その説明を省略する。
【００２１】
図５ａ〜図５ｃは、本発明に係る複合型メモリ装置１００に含まれたそれぞれのＦｅＲＡＭ１１０、１２０、１３０、これらそれぞれを制御する第１〜第３のメモリコントローラ１４０、１５０、１６０、及びその他の周辺機能ブロック等の間の連結関係を示す図である。
【００２２】
図５ａは非同期式ＦｅＲＡＭ１１０、第１のメモリコントローラ１４０及びその他の周辺機能ブロック等の間の連結関係を示す図である。
【００２３】
非同期式ＦｅＲＡＭ１１０は、単位セル等が配列されているセルアレイブロック１１１、ワードライン及びプレートラインを駆動するワードライン／プレートライン駆動部１１３、及びビットラインをデータバス４０と連結するカラム選択制御部１１２を含む。
【００２４】
ワードライン／プレートライン駆動部１１３は、ローアドレスディコーダ１３により制御される。ローアドレスディコーダ１３は、ローアドレスパッド１１から入力されたアドレスをローアドレスバッファ１２から提供され、これを判読することにより該当ローに該当するワードライン／プレートライン駆動部を制御する。
【００２５】
カラム選択制御部１１２で如何なるビットラインをデータバスと連結するかの可否は、カラムアドレスディコーダ２３により制御される。カラムアドレスディコーダ２３は、カラムアドレスパッド２１から入力されたアドレスをカラムアドレスバッファ２２から提供され、これを判読することにより該当カラムのカラム選択制御部１１２を活性化する。
【００２６】
さらに、カラムアドレスディコーダ２３はセンスアンプアレイ３０を制御する。センスアンプアレイ３０は、データバス４０を経由してセルアレイブロック１１１から伝達されたデータをデータ入／出力バッファ５０を経てシステムバス４に出力するか、又はシステムバス４からデータ入／出力バッファ５０を経て入力されたデータをセルアレイブロック１１１に提供する。
【００２７】
第１のメモリコントローラ１４０は、センスアンプアレイ３０とメモリバス１７０との間に連結され、非同期式ＦｅＲＡＭ１１０とメモリバス１７０との間でデータの入／出力を制御する。
【００２８】
図５ｂ及び図５ｃは、ＦｅＲＡＭ１２０、１３０及びメモリコントローラ１５０、１６０の種類が異なるだけで、その他の構成は前述と同様であるのでその説明を省略する。但し、図５ｃに示されているバーストモード同期式ＦｅＲＡＭの場合はカラムアドレス制御のための構成が相違する。大容量のデータは連続するアドレスに貯蔵されるので、ローアドレスを固定させておいてカラムアドレスを連続的に変化させると、データを高速で処理することができるようになる。バーストカウンター２４は、カラムアドレスを連続的に変化させる役割を果たす。カラムアドレスディコーダ２３は、バーストカウンター２４からカラムアドレスを受信してカラム選択制御部１３２を制御する。その他の構成及び機能は全て同様である。
【００２９】
図６は、本発明のさらに他の実施の形態として、図２に示されているメモリ領域１００、システムバス４、メモリコントローラ５及びＣＰＵ６を全て１つのチップ内に実現したＳｏＣ複合型メモリ装置２００の構成を示すブロック図である。
【００３０】
本実施の形態に係る複合型メモリ装置２００は非同期式ＦｅＲＡＭ２１０、ページモード同期式ＦｅＲＡＭ２２０、バーストモード同期式ＦｅＲＡＭ２３０を含む。それぞれのＦｅＲＡＭ２１０、２２０、２３０は第１のメモリコントローラ２４０、第２のメモリコントローラ２５０、第３のメモリコントローラ２６０により制御されてメモリバス２７０とデータを交換する。メモリバス２７０は、ＦｅＲＡＭ２１０、２２０、２３０間でのデータ交換に用いられる。さらに、本実施の形態に係る複合型メモリ装置はシステムバス２０４、メモリコントローラ２０５及びＣＰＵ２０６を含む。ＣＰＵ２０６は、メモリコントローラ２０５をしてそれぞれのＦｅＲＡＭ２１０、２２０、２３０を制御するようにする。それぞれのＦｅＲＡＭ２１０、２２０、２３０は、システムバス２０４を経由して外部とデータを交換する。
【００３１】
前述のように、それぞれのＦｅＲＡＭ２１０、２２０、２３０はシステムバス２０４及びメモリバス２７０を同時に用いることができる。たとえば、非同期式ＦｅＲＡＭ２１０がシステムバス２０４を用いる場合は、ページモード同期式ＦｅＲＡＭ２２０及びバーストモード同期式ＦｅＲＡＭ２３０がメモリバス２７０を経由してデータを交換することができる。このとき、第１のメモリコントローラ２４０は非活性化され、第２のメモリコントローラ２５０及び第３のメモリコントローラ２６０は活性化される。
【００３２】
図７は、本発明のさらに他の実施の形態として、図６に示されている複合型メモリ装置２００内に直列インタフェースコントローラ２８０及び直列システムバス２９０を付加したものである。直列インタフェースコントローラ２８０は、メモリバス２７０と直列システムバス２９０との間で直列データを交換することができるようにする。その他の構成要素及びこれらの機能は図６に示されているのと同様であるので、その説明を省略する。
【００３３】
前述の実施の形態等では、ＦｅＲＡＭ技術を利用してそれぞれのメモリ装置を実現したが、その他の多数の別の技術を適用することもできる。たとえば、各メモリ装置はフラッシュメモリ、ＭＲＡＭ（Magnetic ＲＡＭ）、ＰＲＡＭ（Phase Change ＲＡＭ）等の技術を適用して実現することができる。又は、それぞれのメモリ装置を別途の技術で実現することもできる。たとえば、非同期式メモリ装置１１０、２１０はＳＲＡＭ技術を適用して実現し、ページモード同期式メモリ装置１２０、２２０はＦｅＲＡＭ技術を適用して実現し、バーストモード同期式メモリ装置１３０、２３０はＳＤＲＡＭ（Synchronous ＤＲＡＭ）技術を適用して実現することもできる。その他の多様な組合せの実現が可能である。
【図面の簡単な説明】
【００３４】
【図１】従来の技術に係るメモリ装置を用いたシステムブロック図である。
【図２】本発明の１つの実施の形態に係る複合型メモリ装置を用いるシステムの構成を示すブロック図である。
【図３ａ】図２に示されているメモリ装置の運用方法を示すブロック図である。
【図３ｂ】図２に示されているメモリ装置の運用方法を示すブロック図である。
【図４】本発明の他の実施の形態に係る複合型メモリ装置を用いるシステムの構成を示すブロック図である。
【図５ａ】本発明の他の実施の形態に係る複合型メモリ装置を用いるシステムの構成を示すブロック図である。
【図５ｂ】本発明の他の実施の形態に係る複合型メモリ装置を用いるシステムの構成を示すブロック図である。
【図５ｃ】本発明の他の実施の形態に係る複合型メモリ装置を用いるシステムの構成を示すブロック図である。
【図６】本発明の１つの実施の形態に係るＳｏＣ複合型メモリ装置の構成を示すブロック図である。
【図７】本発明の他の実施の形態に係るＳｏＣ複合型メモリ装置の構成を示すブロック図である。
【符号の説明】
【００３５】
４、２０４   システムバス
５、２０５   メモリコントローラ
６、２０６   ＣＰＵ
７、２９０   直列システムバス
１１   ローアドレスパッド
１２   ローアドレスバッファ
１３   ローアドレスディコーダ
２１   カラムアドレスパッド
２２   カラムアドレスバッファ
２３   カラムアドレスディコーダ
２４   バーストカウンター
３０   センスアンプアレイ
４０   データバス
５０   データ入／出力バッファ
１００   複合型メモリ装置
１１０、２１０   非同期式ＦｅＲＡＭ
１１１   セルアレイブロック
１１２   カラム選択制御部
１１３   ワードライン／プレートライン駆動部
１２０、２２０   ページモード同期式ＦｅＲＡＭ
１３０、２３０   バーストモード同期式ＦｅＲＡＭ
１３２   カラム選択制御部
１４０、２４０   第１のメモリコントローラ
１５０、２５０   第２のメモリコントローラ
１６０、２６０   第３のメモリコントローラ
１７０、２７０   メモリバス
１８０、２８０   直列インタフェースコントローラ
２００   ＳｏＣ複合型メモリ装置
【図１】
2004199648.tif 000003
【図２】
2004199648.tif 000004
【図３ａ】
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【図３ｂ】
2004199648.tif 000006
【図４】
2004199648.tif 000007
【図５ａ】
2004199648.tif 000008
【図５ｂ】
2004199648.tif 000009
【図５ｃ】
2004199648.tif 000010
【図６】
2004199648.tif 000011
【図７】
2004199648.tif 000012