(57)【要約】【課題】回路レイアウト面積を増大させることなく、メモリセルの接続する信号線の駆動力を大きくし、かつスタンバイ時のリーク電流を低減する。【解決手段】抵抗値可変型メモリにおいて、メモリセルアレイ（１）に対するデジット線駆動回路（３ａ，３ｂ）およびワード線駆動回路（２ａ，２ｂ）およびビット線駆動回路（４ａ，４ｂ）の電源電圧および／または基板バイアスを、動作モードに応じて変更する。【選択図】　　　　図１
2004079033.tif 000002
【特許請求の範囲】
【請求項１】
各々が、記憶データに従って内部状態が決定され、該内部状態を保持してデータを記憶する複数のメモリセル、
メモリセル選択時、少なくともアドレス信号に従って選択メモリセルが接続する信号線を駆動する信号線駆動回路、および
前記信号線駆動回路の電源ノードに結合され、前記信号線駆動回路へ電源電圧を供給する電源回路を備え、前記電源回路は、動作モードに応じて前記電源ノードの印加電圧を変更する、不揮発性半導体記憶装置。
【請求項２】
前記電源回路は、前記電源ノードを前記信号線駆動回路の非活性化時ハイインピーダンス状態に設定しかつ前記信号線駆動回路の活性化時、前記電源ノードへ所定電圧レベルの電圧を供給する、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリセルは、行列状に配列され、かつ各前記メモリセルは、記憶データに応じて抵抗値が決定され、該抵抗値によりデータを記憶する抵抗素子を備え、
前記半導体記憶装置は、さらに、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルの抵抗素子が結合する複数のビット線を備え、
前記信号線駆動回路は、各前記ビット線に対応して配置され、各々が活性化時対応のビット線に電流を供給するビット線駆動回路を備える、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線に結合され、前記ビット線駆動回路の非活性化時、各前記ビット線を所定電圧レベルに維持する電圧保持回路をさらに備える、請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルは行列状に配列され、かつ各前記メモリセルは、記憶データに応じてその抵抗値が決定される抵抗素子と、前記抵抗素子に結合されるアクセストランジスタとを含み、
前記半導体記憶装置は、さらに、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルのアクセストランジスタが結合する複数のワード線を備え、
前記信号線駆動回路は、各前記ワード線に対応して配置され、各々が活性化時対応のワード線を選択状態へ駆動して対応のメモリセルのアクセストランジスタを導通状態に駆動するワード線駆動回路を備える、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセルは行列状に配列され、かつ各前記メモリセルは、記憶データに応じてその抵抗値が決定される抵抗素子と、前記抵抗素子に結合されるアクセストランジスタとを含み、
前記半導体記憶装置は、さらに、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルのアクセストランジスタが結合する複数のソース線を備え、
前記信号線駆動回路は、各前記ソース線に対応して配置され、各々が活性化時対応のソース線を選択状態に駆動して対応のメモリセルに電流が流れる経路を形成する複数のソース線駆動回路を備える、請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記信号線駆動回路は、さらに、
各前記ソース線に対応して配置され、各々が対応のソース線の非選択時、対応のソース線に前記電源ノードの電圧と電圧レベルの異なる電圧を供給する複数のソース線リセット素子を含む、請求項６記載の含む不揮発性半導体記憶装置。
【請求項８】
各メモリセル行に対応して配置され、各々が対応の行のメモリセルのアクセストランジスタに結合し、選択時対応のメモリセルのアクセストランジスタを導通状態へ駆動する複数のワード線をさらに備え、
前記ソース線駆動回路および前記ソース線リセット素子は、対応のワード線上の信号に従って選択的に活性化され、各ソース線において前記ソース線駆動回路と前記リセット素子とは相補的に活性化されるトランジスタで構成される、請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記複数のメモリセルは行列状に配列され、前記信号線は各メモリセル行に対応して配置され、
前記信号線駆動回路は、各メモリセル行に対応して配置され、導通時、前記電源ノードを対応の行に配列された信号線に電気的に結合する、各々がバックゲートを有する複数のドライブトランジスタを備え、
前記半導体記憶装置は、さらに、
前記ドライブトランジスタのバックゲートに電圧を印加する基板バイアス回路を備え、前記基板バイアス回路は、前記動作モードに従って前記バックゲートへ印加される電圧レベルを変更する、請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記複数のメモリセルは行列状に配列され、
前記信号線は各メモリセル列に対応して配置され、
前記信号線駆動回路は、各メモリセル列に対応して配置され、導通時前記電源ノードを対応の列に配列された信号線に電気的に結合する、各々がバックゲートを有する複数のドライブトランジスタを備え、
前記半導体記憶装置は、さらに、
前記ドライブトランジスタのバックゲートへ電圧を印加する基板バイアス回路を備え、前記基板バイアス回路は、前記動作モードに従って、前記バックゲートへ印加される電圧レベルを変更する、請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
前記基板バイアス回路は、前記信号線駆動回路の活性化時、前記バックゲートへ前記バックゲートのＰＮ接合が順方向へバイアスされる電圧を印加し、かつ前記信号線駆動回路の非活性化時前記ＰＮ接合が逆バイアス状態となる電圧を印加する、請求項９または１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記電源回路は、周辺回路の電源回路と分離して配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
前記電源回路は、特定の動作モード指示信号に応答して前記電源回路が通常動作モード時に生成可能な電圧レベルと異なる電圧レベルの電圧を供給する、請求項１記載の不揮発性半導体記憶装置。
【請求項１４】
前記複数のメモリセルは行列状に配列され、
前記信号線は各メモリセル行に対応して配置され、
前記信号線駆動回路は、各メモリセル行に対応して配置され、導通時、前記電源ノードを対応の行に配置された信号線と電気的に結合する、各々がバックゲートを有する複数のドライブトランジスタを備え、
前記半導体記憶装置は、さらに、
前記ドライブトランジスタのバックゲートへ電圧を印加する基板バイアス回路を備え、前記基板バイアス回路は、通常動作モード時に所定の電圧レベルの電圧を供給し、前記通常動作モードと異なる特定の動作モード時前記所定の電圧レベルと異なる電圧レベルの電圧を供給し、かつ前記通常動作モード時、前記信号線駆動回路の活性／非活性に応じて前記所定の電圧レベルを第１および第２の電圧レベルの間で切換えて、前記バックゲートへ伝達する、請求項１記載の不揮発性半導体記憶装置。
【請求項１５】
各々が互いに分離される基板領域に形成され、各々が、複数のメモリセルを備える複数のメモリブロックを備え、各前記メモリセルは、記憶データに応じて内部状態が決定され、該内部状態を保持することによりデータを記憶し、さらに、
各前記複数のメモリブロックに対応してかつ前記メモリブロックの基板領域と分離される基板領域に配置され、各々が対応のメモリブロックのメモリセルの選択時、メモリセルに結合する信号線を選択的に駆動する複数のアレイ駆動回路を備える、不揮発性半導体記憶装置。
【請求項１６】
各前記メモリブロックにおいて、前記複数のメモリセルは行列状に配列され、
各前記メモリセルは、記憶データに応じて抵抗値が決定され、該抵抗値によりデータを記憶する抵抗素子と、前記抵抗性素子を選択するアクセストランジスタとを備え、
前記信号線は、各メモリセル列に対応して配置され、各々に対応の列のメモリセルの抵抗性素子が結合するビット線を備える、請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
各前記メモリブロックにおいて、前記複数のメモリセルは行列状に配列され、
各前記メモリセルは記憶データにしたがって抵抗値が決定される抵抗性素子と、前記抵抗性素子を選択するアクセストランジスタとを備え、
前記信号線は、前記メモリセル行に対応して配置され、対応の行のメモリセルのアクセストランジスタの制御電極に電気的に結合されるワード線と、
各前記メモリセル行に対応して配置され、対応の行のメモリセルの抵抗性素子に結合するデジット線とを備え、
各前記アレイ駆動回路は、対応のメモリブロックのワード線を駆動するワード線駆動回路と、対応のメモリブロックのデジット線を駆動するデジット線駆動回路とを備え、前記ワード線駆動回路と前記デジット線駆動回路とは互いに分離される基板領域に形成される、請求項１５記載の不揮発性半導体記憶装置。
【請求項１８】
各前記メモリブロックにおいて、前記複数のメモリセルは行列状に配列され、
各前記メモリセルは、記憶データにしたがって抵抗値が決定される抵抗性素子と、前記抵抗性素子を選択するアクセストランジスタとを備え、
前記信号線は、前記メモリセル行に対応して配置され、対応の行のメモリセルのアクセストランジスタの制御電極に電気的に結合されるワード線と、
各前記メモリセル行に対応して配置され、対応の行のメモリセルの抵抗性素子に結合するデジット線とを備え、
各前記アレイ駆動回路は、対応のメモリブロックのワード線を駆動するワード線駆動回路と、対応のメモリブロックのデジット線を駆動するデジット線駆動回路とを備え、前記ワード線駆動回路と前記デジット線駆動回路とは共通の基板領域に形成される、請求項１５記載の不揮発性半導体記憶装置。
【請求項１９】
データ読出時、与えられたアドレスをデコードしてワード線指定信号を生成して前記ワード線駆動回路へ与えるワード線デコード回路と、
データ書込時活性化され、与えられたアドレスをデコードして、デジット線指定信号を生成して前記デジット線駆動回路へ与えるデジット線デコード回路をさらに備え、前記ワード線デコード回路および前記デジット線デコード回路は前記共通の基板領域に形成される、請求項１８記載の不揮発性半導体記憶装置。
【請求項２０】
第１の配線に第１のトランジスタの出力ノードが接続され、前記第１のトランジスタの制御電極の活性化時、前記第１の配線に電流を供給する半導体装置であって、前記第１のトランジスタは、さらに、導通ノードを有し、
第１の動作モード時、前記第１のトランジスタの基板領域に、前記第１のトランジスタの前記出力ノードの電位と前記導通ノードの電位の間の電圧を供給する基板電位供給回路、および
前記第１の動作モードと異なる第２の動作モード時、前記基板電位供給回路と前記基板とを電気的に分離する分離回路を備える、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に、半導体記憶装置に関し、特に、記憶データに応じて抵抗値が変化する抵抗性素子をメモリセルが有する不揮発性半導体記憶装置に関する。より特定的には、この発明は、半導体装置、特に、不揮発性半導体記憶装置の消費電流を低減するための構成に関する。
【０００２】
【従来の技術】
可変抵抗素子をメモリセルに利用し、この可変抵抗素子の抵抗値によりデータを不揮発的に記憶するメモリ装置が知られている。このようなメモリ装置としては、相変化メモリおよび磁気ランダム・アクセス・メモリ（ＭＲＡＭ）が知られている。
【０００３】
相変化メモリは、たとえばポリシリコンを非晶質状態および結晶質状態に記憶データに応じて設定する。非晶質状態と結晶質状態では、その抵抗値が異なるため、２値データを記憶することができる。
【０００４】
ＭＲＡＭは、データの記憶に、強磁性体の磁化方向を利用する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。このようなＭＲＡＭにおいては、メモリセルデータの記憶情報の読出により、巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ効果）が用いられるＧＭＲ素子と、磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ効果）を利用するＴＭＲ素子がある。
【０００５】
ＧＭＲ素子を用いた場合、抵抗変化率が、６から８％であり、データ読出時には、たとえば１０ｍＡ程度のセンス電流が必要とされるという欠点を有している。一方、ＴＭＲ素子は、強磁性層／絶縁層／強磁性層の３層膜で構成され、電流が、絶縁層をトンネルして流れる。このトンネル抵抗値が、両側の強磁性層の磁化の相対角の余弦に比例して変化する。ＴＭＲ素子においては抵抗変化率は、２５％以上であり、１０μＡ程度のセンス電流で十分大きな読出信号を得ることができるという特徴を有している。
【０００６】
図２０は、メモリセルの断面構造を概略的に示す図である。図２０において、メモリセルは、データ記憶部Ｓを含む。このデータ記憶部Ｓは、書込ワード線ＷＷＬと書込ビット線ＷＢＬの交差部に対応して配置され、強磁性層９０１および９０３と、これらの強磁性層９０１および９０３の間の誘電体層９０２と、強磁性層９０３と書込ビット線ＷＢＬの間の反強磁性層９０４を含む。強磁性層９０３および反強磁性層９０４により、その磁化方向が固定される固着層を構成する。強磁性層９０１の磁化方向を、書込ワード線ＷＷＬを流れるワード線電流Ｉｗｌおよび書込ビット線ＷＢＬを流れるビット線電流Ｉｂｌにより設定して、データを記憶する。
【０００７】
ワード線電流Ｉｗｌが流れると、この電流を流れる方向に関して右方向に回転する磁界Ｈｗｌが形成される。書込ビット線ＷＢＬに電流Ｉｂｌを流すと、このビット線電流Ｉｂｌが流れる方向と直交する平面内において右方向に回転する磁界Ｈｂｌが形成される。書込ワード線ＷＷＬおよび書込ビット線ＷＢＬは、互いに直交して配置され、これらの磁界ＨｗｌおよびＨｂｌも直交した磁界である。これらの磁界ＨｗｌおよびＨｂｌの合成磁界により、強磁性層９０１の磁化方向が決定され、データが記憶される。すなわち、記録層としての強磁性層９０１と固着層の強磁性層９０４の磁化方向が同じ方向の場合には、この記憶部Ｓは電気抵抗値が小さくなる。強磁性体層９０１および９０３の磁化方向が反平行、すなわち逆方向の場合には、記憶部Ｓの電気抵抗が高くなる。
【０００８】
データ読出時において、この記憶部Ｓに誘電体層９０３を介してトンネル電流が流れ、この電流量を検出して、データを読出す。このメモリセルを流れる電流は、薄い誘電体層９０２を流れるトンネル電流であり、「磁気トンネル接合（ｍａｇｎｅｔ−ｔｕｎｎｅｌｉｎｇ　　ｊｕｎｃｔｉｏｎ）」が形成され、このメモリセルは、ＭＴＪメモリセルとも呼ばれる。
【０００９】
ＧＭＲ素子を利用する場合には、誘電体層に代えて、非磁性体導電体が用いられる。
【００１０】
図２１は、メモリセルの一般的な断面構造を概略的に示す図である。
図２１に示すメモリセル構造においては、記憶部Ｓが、書込ビット線ＷＢＬとセルノードＣＮの間に配置される。このセルノードＣＮは導電層で形成され、コンタクトＣＴを介して、Ｐ型基板領域ＳＵＢ表面に形成されるＮ型不純物領域ＩＭＰｂに電気的に接続される。基板領域ＳＵＢ表面には、この不純物領域ＩＭＰｂと離れてＮ型不純物領域ＩＭＰａが形成される。これらの不純物領域ＩＭＰａおよびＩＭＰｂの間の基板領域表面上に、読出ワード線ＲＷＬが形成される。不純物領域ＩＭＰａは、コンタクトを介して読出ビット線ＲＢＬに結合される。読出ビット線ＲＢＬとセルノードＣＮの間に書込ワード線ＷＷＬが配置される。
【００１１】
データの書込時において、書込ビット線ＷＢＬおよび書込ワード線ＷＷＬを流れる電流により誘起される磁界の合成磁界により、記憶部Ｓの磁化方向が決定される。従って、記憶データに従って書込ビット線を流れる電流の方向を設定することにより、固着層に対する記録層の磁化方向が決定され、データが書込まれる。
【００１２】
データ読出時においては、読出ワード線ＲＷＬを選択状態により設定し、基板領域ＳＵＢ表面にチャネルを形成して、不純物領域ＩＭＰａおよびＩＭＰｂを電気的に接続する。書込ビット線ＷＢＬから読出ビット線ＲＢＬに電流を流し、その電流量に従って、記憶部Ｓに記憶されたデータを検出する。
【００１３】
図２２は、メモリセルＭＣの電気的等価回路を示す図である。図２２において、このメモリセルＭＣは、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬの間に直列に接続される可変抵抗素子９１２とＮチャネルＭＯＳトランジスタ９１０とを含む。可変抵抗素子９１２は、その一端が書込ビット線ＷＢＬに電気的に接続されかつ書込ワード線ＷＷＬに電磁的に結合される。ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）９１０は、一方導通端子が可変抵抗素子９１２の他端に電気的に接続され、他方導通端子が読出ビット線ＲＢＬに電気的に接続され、かつさらに読出ワード線ＲＷＬに、そのコントロールゲートが電気的に接続される。
【００１４】
データ書込時において、書込ワード線ＷＷＬと書込ビット線ＷＢＬに電流を流し、それらの誘起する磁界により、この可変抵抗素子９１２の磁化分極状態が決定され、この磁化分極状態に応じてその抵抗値が決定される。データ読出時においては、アクセストランジスタ９１０が導通し、書込ビット線ＷＢＬと読出ビット線ＲＢＬを流れる電流量の大小に応じてデータのセンスが行なわれる。
【００１５】
【発明が解決しようとする課題】
この可変抵抗素子（ＴＭＲ素子）とアクセストランジスタを直列に接続する構成においては、データ読出時、アクセストランジスタ９１０を介して流れる電流を検出する必要がある。したがって、このアクセストランジスタの特性にばらつきが生じている場合、同様、読出電流にも差が生じ、このばらつきに起因するノイズを無視することができない。たとえば、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の場合、０．２５μｍルールでは、ソース−ドレイン間電界降下は、１００ｍＶ以上に達する。したがって、このアクセストランジスタの特性に１０％のばらつきが存在する場合、１０ｍＶ以上の雑音が生じる。周辺回路に発生するノイズをも考慮すると、このノイズレベルは、１０ｍＶ以上となり、ＴＭＲ素子で、１０μＡのセンス電流を流して２５ｍＶのメモリセル読出電圧が得られる場合、十分な信号／ノイズ比を得ることができない。
【００１６】
この信号／ノイズ比を向上させるために、選択メモリセルの出力電圧を基準電圧と比較し、その差分電圧を増幅する方法が、一般に広く用いられる。この基準電圧を用いる差動増幅では、一般に、ダミーセルが用いられる。メモリセルと同一の特性を有するダミーセルを利用することにより、選択メモリセルのデータ線に生じるノイズの除去、またメモリセルのアクセストランジスタの特性のばらつきによるメモリセル出力電圧のオフセットを除去することを図る。
【００１７】
しかしながら、この基準電圧の発生回路としては、選択メモリセルとダミーセルは、それぞれ別々のアクセストランジスタに接続されている。したがって、このアクセストランジスタの特性ばらつきによるメモリセルの出力電圧のオフセットを完全に除去することは困難である。
【００１８】
また、ＨレベルデータおよびＬレベルデータのセンス電流の差は、μＡ程度である。基準電圧を利用する場合、ＨレベルデータおよびＬレベルデータ読出時のメモリセル電流またはメモリセル電圧の中間値を基準電圧として用いる必要がある。したがって、その基準電圧／基準電流とメモリセル電流／電圧の差がより小さくなり、選択メモリセルのデータを転送する経路とダミーセルのデータを転送する経路における伝達特性のばらつきにより、誤動作が生じる可能性がある。
【００１９】
また、メモリセルのトンネル膜（ＴＭＲ素子の誘電体膜）は、トンネル電流を流す絶縁膜であり、その抵抗値が膜厚に依存する。したがって、このトンネル膜の膜厚にばらつきが生じた場合、選択メモリセルとダミーセルのトンネル膜の抵抗値の差が大きくなり、差動増幅回路における差動入力電圧差が不十分となる、または反転する場合が生じ、正確なメモリセルデータの検出を行なうことができなくなる可能性が生じる。
【００２０】
図２３は、書込ビット線ＷＢＬを駆動する書込ドライバの構成の一例を示す図である。書込データに応じて、この書込ビット線ＷＢＬ両側に設けられた書込ドライバの一方が活性化される。すなわち、書込ワード線ＷＷＬに対して設けられた書込ワード線ドライバにおいては、書込データにかかわらず一定方向の電流を選択書込ワード線に流す。一方、書込ビット線ＷＢＬにおいては、書込データに応じて電流の流れる方向が設定される。図２３においては、この書込ビット線ＷＢＬの一方に配置された書込ドライバを示す。
【００２１】
書込ドライバ９５０は、導通時、書込ビット線ＷＢＬ電源ノードに結合するＰチャネルＭＯＳトランジスタ９５２と、導通時、書込ビット線ＷＢＬを接地ノードに電気的に結合するＮチャネルＭＯＳトランジスタ９５４を含む。
【００２２】
スタンバイ時においては、この書込ドライバ９５０へＨレベル（電源電圧ＶＣＣレベル）の信号が与えられる。この状態においては、書込ビット線ＷＢＬは、接地電圧レベルに維持される。しかしながら、ＭＯＳトランジスタ９５２は、そのゲートおよびソースが同じ電源電圧ＶＣＣレベルであっても、サブスレッショルド電流Ｉｌが流れる。このサブスレッショルド電流Ｉｌは、導通状態のＭＯＳトランジスタ９５４を介して接地ノードへ放電される。
【００２３】
また、メモリセルＭＣにおいても、読出ワード線ＲＷＬが、スタンバイ時、接地電圧レベルであっても、アクセストランジスタ９１０においては同様、サブスレッショルド電流が流れる。したがって、このビット線書込ドライバ９５０から書込ビット線ＷＢＬへ流れたリーク電流Ｉｌｂが、可変抵抗素子（ＴＭＲ素子）９１２およびアクセストランジスタ９１０を介して、接地電圧レベルに維持される読出ビット線ＲＢＬに流れる。書込ビット線ＷＢＬは、メモリセルＭＣの各列に対応して配設されており、書込ドライバの数も、メモリセル列の数に等しい。したがって、スタンバイ時のリーク電流Ｉｌ（Ｉｌａ，Ｉｌｂ）の総和が、無視することができない値となる。
【００２４】
また、書込ワード線ＷＷｌおよび読出ワード線ＲＷＬに対しても、このビット線書込ドライバ９５０と同様のドライバが設けられており、スタンバイ時において内部のＭＯＳトランジスタのサブスレッショルド電流によりリーク電流が流れる。したがって、このドライブ回路群におけるリーク電流によりスタンバイ時の消費電流が増大し、携帯機器などの用途において要求される超低スタンバイ電流の仕様を満たすことができなくなり、その用途が限定されるという問題が生じる。
【００２５】
このようなサブスレッショルド電流を低減するためには、しきい値電圧の絶対値を大きくすることが考えられる。しかしながら、その場合、同一サイズの場合、ＭＯＳトランジスタの応答が遅れ、また、駆動電流が小さくなる。従って、このようなしきい値電圧の絶対値を大きくすると、高速動作のためにトランジスタサイズを低減することができず、微細化に対する障害となる。
【００２６】
それゆえ、この発明の目的は、正確にデータを読出すことのできる低消費電流の不揮発性半導体記憶装置を提供することである。
【００２７】
この発明の他の目的は、高速動作性を損なうことなく、スタンバイ時のリーク電流が低減された半導体装置を提供することである。
【００２８】
【課題を解決するための手段】
この発明の第１の観点に係る不揮発性半導体記憶装置は、各々が、記憶データに従って内部状態が決定され、その内部状態を保持してデータを記憶する複数のメモリセルと、メモリセル選択時、少なくともアドレス信号に従って選択メモリセルが接続する信号線を駆動する信号線駆動回路と、この信号線駆動回路の電源ノードに結合され、信号線駆動回路へ電源電圧を供給する電源回路を含む。この電源回路は、動作モードに応じて電源ノードの印加電圧を変更する。
【００２９】
好ましくは、電源回路は、電源ノードを信号線駆動回路の非活性化時ハイインピーダンス状態に設定し、かつこの信号線駆動回路の活性化時電源ノードへ所定電圧レベルの電圧を供給する。
【００３０】
これに代えて、好ましくは、複数のメモリセルは行列状に配列され、各メモリセルは、記憶データに応じて抵抗値が決定される抵抗素子を備える。この構成において、さらに、メモリセル列に対応して各々に対応の列のメモリセルの抵抗素子が結合する複数のビット線が設けられる。信号線駆動回路は、各ビット線に対応して配置され、各々が活性化時対応のビット線に電流を供給するビット線駆動回路を含む。
【００３１】
好ましくは、さらに、各ビット線に対して、ビット線駆動回路の非活性化時、対応のビット線を所定電圧レベルに保持する電圧保持回路が設けられる。
【００３２】
これに代えて、複数のメモリセルは、行列状に配列され、かつ各メモリセルは、記憶データに応じて抵抗値が決定される抵抗素子と、この抵抗素子に結合されるアクセストランジスタとを含む。この構成において、さらに、メモリセル行に対応して配置され、各々に対応の行のメモリセルのアクセストランジスタが結合される複数のワード線が設けられる。信号線駆動回路は、各ワード線に対応して配置され、各々が活性化時対応のワード線を選択状態に駆動して、対応のメモリセルのアクセストランジスタを導通状態に駆動するワード線駆動回路を含む。
【００３３】
これに代えて、好ましくは、複数のメモリセルは行列状に配列され、各メモリセルは、記憶データに応じて抵抗値が決定される抵抗素子と、この抵抗素子に結合されるアクセストランジスタとを含む。この構成において、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルのアクセストランジスタが結合される複数のソース線が設けられる。信号線駆動回路は、各ソース線に対応して配置され、各々が活性化時対応のソース線を選択状態に駆動して対応のメモリセルに電流が流れる経路を形成する複数のソース線駆動回路を含む。
【００３４】
好ましくは、信号線駆動回路は、さらに、各ソース線に対応して配置され、各々が対応のソース線の非選択時、対応のソース線へ電源ノードの電圧と電圧レベルの異なる電圧を供給する複数のソース線リセット素子を含む。
【００３５】
好ましくは、メモリセル行それぞれに対応して、対応の行のメモリセルのアクセストランジスタに結合されるワード線が設けられる。ソース線駆動回路およびソース線リセット素子は、対応のワード線上の信号に従って選択的に活性化される。各ソース線において、ソース線駆動回路とリセット素子は相補的に活性化されるトランジスタで構成される。
【００３６】
これに代えて、好ましくは、複数のメモリセルは行列状に配列され、信号線は、各メモリセル行に対応して配置され、また、信号線駆動回路は、各メモリセル行に対応して配置され、導通時、電源ノードを対応の行の配列された信号線に電気的に結合する各々がバックゲートを有する複数のドライブトランジスタを含む。この構成において、さらに、ドライブトランジスタのバックゲートへ電圧を印加する基板バイアス回路が設けられる。この基板バイアス回路は、動作モードに従ってバックゲートへ印加される電圧レベルを変更する。
【００３７】
これに代えて、好ましくは、複数のメモリセルは行列状に配列され、信号線が、各メモリセル列に対応して配置される。信号線駆動回路は、各メモリセル列に対応して配置され、導通時、電源ノードを対応の列に配列された信号線に電気的に結合する、各々がバックゲートを有する複数のドライブトランジスタを含む。この構成において、さらに、ドライブトランジスタのバックゲートへ電圧を印加する基板バイアス回路が設けられる。この基板バイアス回路は、動作モードに従ってバックゲートへ印加される電圧レベルを変更する。
【００３８】
好ましくは、基板バイアス回路は、信号線駆動回路の活性化時、バックゲートへ、このバックゲートのＰＮ接合が順方向にバイアスされる電圧を印加し、信号線駆動回路の非活性化時、ＰＮ接合が逆バイアス状態となる電圧を印加する。
【００３９】
好ましくは、電源回路は、周辺回路の電源回路と分離して配置される。
好ましくは、電源回路は、特定の動作モード指示信号に応答して、この電源回路が通常動作モード時に生成可能な電圧レベルと異なる電圧レベルの電圧を供給する。
【００４０】
これに代えて、好ましくは、複数のメモリセルは行列状に配列され、信号線が、各メモリセル行に対応して配置される。信号線駆動回路は、各メモリセル行に対応して配置され、導通時、電源ノードを対応の行に配置された信号線と電気的に結合する、各々がバックゲートを有する複数のドライブトランジスタを含む。この構成において、さらに、ドライブトランジスタのバックゲートへ電圧を印加する基板バイアス回路が設けられる。この基板バイアス回路は、通常動作モード時に所定の電圧レベルの電圧を供給し、通常動作モードと異なる特定動作モード時には、この所定電圧レベルと異なる電圧レベルの電圧を供給する。通常動作モード時には、信号線駆動回路の活性／非活性に応じて所定の電圧レベルを第１および第２の電圧の間で切換えてバックゲートへ伝達する。
【００４１】
この発明の第２の観点に係る不揮発性半導体記憶装置は、各々が互いに分離される基板領域に形成され、各々が複数のメモリセルを備える複数のメモリブロックを含む。メモリセルは、記憶データに応じて内部状態が決定され、その内部状態を保持してデータを記憶する。
【００４２】
この発明の第２の観点に係る不揮発性半導体記憶装置は、さらに、複数のメモリブロックそれぞれに対応してかつメモリブロックの基板領域と分離される基板領域に配置され、各々が対応のメモリブロックのメモリセルの選択時、メモリセルに結合する信号線を選択的に結合する複数のアレイ駆動回路を含む。
【００４３】
好ましくは、各メモリブロックにおいて、複数のメモリセルは行列状に配列され、各メモリセルは、記憶データに従って抵抗値が決定される抵抗性素子と、この抵抗性素子を選択するアクセストランジスタとを含む。信号線は、メモリセル列に対応して配置され、各々に対応の列のメモリセルの抵抗性素子が結合されるビット線を含む。
【００４４】
これに代えて、好ましくは、各メモリブロックにおいて、複数のメモリセルが行列状に配列され、メモリセルが、記憶データにしたがって抵抗値が決定される抵抗性素子と、この抵抗性素子を選択するアクセストランジスタとを含む。信号線は、各メモリセル行に対応して配置され、対応の行のメモリセルのアクセストランジスタの制御電極に結合されるワード線と、各メモリセル行に対応して配置され、対応の行のメモリセルの抵抗性素子に結合されるデジット線とを含む。各アレイ駆動回路は、対応のメモリブロックのワード線を駆動するワード線駆動回路と、対応のメモリブロックのデジット線を駆動するデジット線駆動回路とを含む。これらのワード線駆動回路とデジット線駆動回路は、互いに分離される基板領域に形成される。
【００４５】
これに代えて、好ましくは、各メモリブロックにおいて、複数のメモリセルが行列状に配列され、メモリセルが、記憶データにしたがって抵抗値が決定される抵抗性素子と、この抵抗性素子を選択するアクセストランジスタとを含む。信号線は、各メモリセル行に対応して配置され、対応の行のメモリセルのアクセストランジスタの制御電極に結合されるワード線と、各メモリセル行に対応して配置され、対応の行のメモリセルの抵抗性素子に結合されるデジット線とを含む。各アレイ駆動回路は、対応のメモリブロックのワード線を駆動するワード線駆動回路と、対応のメモリブロックのデジット線を駆動するデジット線駆動回路とを含む。これらのワード線駆動回路とデジット線駆動回路は、同一の基板領域に形成される。
【００４６】
好ましくはさらに、データ読出時、与えられたアドレスをデコードしてワード線指定信号を生成してワード線駆動回路へ与えるワード線アドレスデコード回路と、データ書込時活性化され、与えられたアドレスをデコードしてデジット線指定信号を生成してデジット線駆動回路へ与えるデジット線デコード回路がさらに設けられる。このワード線アドレスデコード回路およびデジット線デコード回路が、駆動回路と共通の基板領域に形成される。
【００４７】
この発明の第３の観点に係る半導体装置は、第１の配線に接続される出力ノードと、導通ノードと、活性化時、電流が供給される制御電極ノードとを有する第１のトランジスタと、第１の動作モード時に、第１のトランジスタの基板領域に出力ノードと導通ノードの電位の中間の電位を供給する基板電位供給回路と、この第１の動作モードと異なる第２の動作モード時、基板領域と基板電位供給回路とを分離する分離回路とを備える。
【００４８】
メモリセルが接続する信号線を駆動する回路の電源ノードの印加電圧を動作モードにに応じて変更することにより、信号線駆動回路の駆動力を低下させることなくスタンバイ時のリーク電流を低減することができる。
【００４９】
また、メモリブロックの基板領域を周辺のアレイ駆動回路の基板領域と分離することにより、個々の基板領域のバイアス電圧を最適化することができる。これにより、アレイ駆動回路の駆動力を最適化することができる。
【００５０】
また、各回路の基板領域が分離されており、ノイズの伝搬が各基板領域内に抑制され、ノイズマージンが改善される。さらに、各メモリブロックを分割駆動することができ、消費電流をさらに低減することができる。
【００５１】
また、バックゲート電圧を動作モードに応じて調整することにより、動作時のトランジスタの駆動力をサイズを増大させることなく増大させることができ、面積増大を伴うことなく高速でメモリセルを選択することができ、小占有面積の高速動作する低消費電流の半導体記憶装置を実現することができる。
【００５２】
また、動作モードに応じて基板電位供給回路とトランジスタの基板領域とを分離することにより、第２の動作モード時、トランジスタ基板領域の電位を変更することができ、トランジスタの動作特性を試験して、最適な動作特性で第１のトランジスタを動作させることができる。
【００５３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルＭＣは、記憶データに応じて抵抗値が変化する可変抵抗素子（ＴＭＲ素子）ＲＴと、ワード線ＷＬ上の信号に従ってこの抵抗性素子ＲＴを選択してソース線ＳＬに接続するアクセストランジスタＭＴを含む。このアクセストランジスタＭＴは、ＮチャネルＭＯＳトランジスタで構成される。
【００５４】
メモリセルＭＣに対応して、書込ワード線、読出ワード線、書込ビット線および読出ビット線が配置される。以下の説明においては、この名称を簡略化するため、書込ビット線を単にビット線ＢＬで示し、書込ワード線を、デジット線ＤＬで示し、読出ワード線を、ワード線ＷＬで示す。読出ビット線は、ソース線ＳＬで示す。
【００５５】
抵抗性素子ＲＴは、データ書込時、デジット線ＤＬとビット線ＢＬをそれぞれ流れる電流が誘起する磁界に従ってその磁化方向が決定され、応じて抵抗値が決定される。デジット線ＤＬには、データ書込時においては、一定の方向に電流が流され、ビット線ＢＬにおいては、書込データの論理レベルに応じてその電流方向が決定される。
【００５６】
メモリセルアレイ１の行方向（ワード線の延在方向）に関して両側に、活性化時、ワード線ＷＬを駆動するワード線駆動回路２ａおよび２ｂが設けられ、また、活性化時、デジット線ＤＬを駆動するデジット線駆動回路３ａおよび３ｂが設けられる。メモリセルアレイ１の一方側に、ワード線駆動回路２ｂに隣接して、ソース線駆動回路５が設けられる。
【００５７】
ワード線駆動回路２ａおよび２ｂは、ワード線活性化信号ＷＬＥＮの活性化時活性化され、アドレス指定された行に対応して配置されるワード線ＷＬを選択状態へ駆動する。このワード線活性化信号ＷＬＥＮは、データ読出時に活性化される。
【００５８】
デジット線駆動回路３ａおよび３ｂは、デジット線活性化信号ＤＧＥＮの活性化に応答して活性化され、アドレス信号ＲＡＤが指定する行に対応して配置されるデジット線ＤＬへ所定方向の電流を供給する。
【００５９】
ソース線駆動回路５は、選択状態のワード線ＷＬ上の信号に従って、選択ワード線に対応して配置されたソース線ＳＬを接地電圧レベルに駆動する。
【００６０】
メモリセルＭＣの各行に対応してワード線ＷＬ、ソース線ＳＬおよびデジット線ＤＬが配列され、メモリセル列に対応してビット線が配列される。
【００６１】
ワード線駆動回路２ａおよび２ｂをメモリセルアレイ１の両側に配置し、またデジット線駆動回路３ａおよび３ｂをメモリセルアレイ１の両側に配置する。ワード線駆動回路２ａおよび２ｂにおいては、ワード線ＷＬに対応してワード線ドライバが配置され、またデジット線駆動回路３ａおよび３ｂにおいては、デジット線ＤＬに対応してデジット線ドライバが配置される。
【００６２】
これらのワード線駆動回路２ａおよび２ｂをメモリセルアレイ１の両側に配置し、またデジット線駆動回路３ａおよび３ｂをメモリセルアレイ１の両側に配置することにより、これらのワード線ドライバおよびデジット線ドライバをメモリセルアレイ１の列方向に沿って交互に配置することができ、これらのワード線ドライバおよびデジット線ドライバのピッチ条件を緩和する。
【００６３】
メモリセルアレイ１の列方向についての両側に、ビット線ＢＬを駆動するビット線駆動回路４ａおよび４ｂと、データ読出時、このメモリセルアレイ１のアドレス指定された列に対応するビット線を選択するリード選択回路６が設けられる。ビット線駆動回路４ａおよび４ｂは、ビット線ＢＬそれぞれに対応して配置されるビット線ドライバを含む。これらのビット線駆動回路４ａおよび４ｂには、コラムアドレス信号ＣＡＤおよび書込データＤｉｎおよび読出活性化信号ＲＥＡＤおよび書込活性化信号ＷＲＩＴＥが与えられる。
【００６４】
ビット線駆動回路４ａおよび４ｂは、データ読出時においては、出力ハイインピーダンス状態である。この場合、選択列に対応するビット線ＢＬへは、リード選択回路６を介して内部データ線から、センス電流が供給される。データ書込時においては、ビット線駆動回路４ａおよび４ｂは、書込データＤｉｎに従って一方がアドレス指定された列に対応して配置されたビット線ＢＬを電源電圧レベルに駆動し、他方のビット線駆動回路が、このアドレス指定された列のビット線を接地電圧レベルに駆動する。これにより、選択ビット線ＢＬに、書込データＤｉｎにより決定される方向に電流が流れる。
【００６５】
図１においては、データ“１”を書込むときに、ビット線駆動回路４ａが、選択列のビット線ＢＬをＨレベルに駆動し、ビット線駆動回路４ｂが選択列のビット線を接地電圧レベルに駆動する。データ“０”を書込む場合には、ビット線駆動回路４ｂが選択列のビット線ＢＬをＨレベルに駆動し、ビット線駆動回路４ａは、選択列のビット線を接地電圧レベルに駆動する。これにより、書込データ“１”および“０”に応じて、ビット線ＢＬを流れる電流の方向を切換えることができる。
【００６６】
不揮発性半導体記憶装置は、さらに、リード選択回路６により選択されたビット線ＢＬを流れる電流を検出して内部読出データを生成する読出回路７と、読出回路７の読出した内部読出データを保持する保持回路８と、読出回路７の出力する内部読出データに従って外部出力データＱを生成する出力回路９と、データ書込時外部からのデータＤに従って内部書込データＤｉｎを生成する入力回路１０と、外部からの読出指示信号ＲＥと書込指示信号ＷＲに従って内部動作に必要な制御信号を生成する制御回路１１と、外部からのアドレス信号ＡＤに従って内部行アドレス信号ＲＡＤおよび内部列アドレス信号ＣＡＤを生成するアドレス入力回路１２を含む。
【００６７】
制御回路１１は、このデータの書込および読出に必要な制御信号を生成するが、図１においては、この制御回路１１から生成される読出活性化信号ＲＥＡＤ、書込活性化信号ＷＲＩＴＥ、ワード線活性化信号ＷＬＥＮ、およびデジット線活性化信号ＤＧＥＮを代表的に示す。
【００６８】
このデータ読出時においては、読出回路７は、読出活性化信号ＲＥＡＤに従ってリード選択回路６を介して選択列のビット線へセンス電流を供給する。保持回路８は、この読出回路７の読出したメモリセルデータを保持する。この状態で、再び、参照データが、選択メモリセルへ書込まれ、この選択メモリセルから再び読出回路７により、選択メモリセルに書込まれた参照データを読出す。読出回路７は、この読出した参照データと保持回路８の保持するデータとを比較し、その比較結果に従った信号を出力回路９へ与える。
【００６９】
出力回路９においては、この読出回路７の出力するデータに従って、外部出力データＱを生成する。したがって、同じメモリセルに対して参照データが書込まれて読出されるため、ダミーセルを用いる必要がない。また、ダミーセルを用いた場合のパラメータのばらつきの影響を受けることなく、正確に、メモリセルデータを参照データと比較し、その比較結果に基づいて、外部出力データＱを生成することができる。
【００７０】
この不揮発性半導体記憶装置は、さらに、各回路に電源電圧を供給する電源回路１７と、各回路の基板領域にバイアス電圧を供給する基板バイアス回路１９を含む。
【００７１】
電源回路１７は、その構成については、後に詳細に説明するが、各回路毎に動作モードに応じて電源の電圧ＶｄｄおよびＶｓｓの印加状態を変更する。すなわち、電源回路１７は、電源ノードに結合するメイン電源線と、動作モードに応じて選択的にメイン電源に電気的に接続されるサブ電源線とを有する。サブ電源線に対応の内部回路が結合されて、動作電源電圧がこれらの対応の内部回路に供給される。メインおよびサブの階層電源構成を利用することにより、スタンバイ時のリーク電流を低減して消費電流を低減する。
【００７２】
基板バイアス回路１９は、メモリセルアレイ１およびメモリセル選択のための駆動回路等に対する基板バイアス電圧を供給する。図１においては、Ｐウェルに印加される基板バイアス電圧ＶｐｗおよびＮウェル領域に印加される基板バイアス電圧Ｖｎｗを代表的に示す。これらの基板バイアス電圧を動作モードに応じて変更することにより、スタンバイ時のトランジスタのしきい値電圧の絶対値を大きくしてリーク電流を低減し、また、アクティブサイクル時においては、トランジスタのしきい値電圧の絶対値を小さくして、トランジスタを高速動作させまた、電流駆動力を増大させる。
【００７３】
これらの電源回路１７および基板バイアス回路１９により、トランジスタサイズを変更することなく消費電流を低減してかつ動作速度を増大させる。
【００７４】
図２は、図１に示すメモリセルアレイ１と、ワード線駆動回路２ａ，２ｂと、デジット線駆動回路３ａ，３ｂと、ソース線駆動回路５ａ，５ｂおよびリード選択回路６の構成をより具体的に示す図である。図２においては、２行４列に配列されるメモリセルＭＣに関連する部分の構成を代表的に示す。
【００７５】
図２において、メモリセルアレイ１においては、メモリセルＭＣが行列状に配列される。このメモリセルＭＣは、抵抗性素子ＲＴおよびアクセストランジスタＭＴを含む。
【００７６】
ワード線駆動回路２ａは、偶数ワード線ＷＬ０およびＷＬ２に対応して配置されるワード線ドライバＷＤＶ０およびＷＤＶ２を含み、ワード線駆動回路２ｂは、奇数ワード線ＷＬ１およびＷＬ３にそれぞれ対応して配置されるワード線ドライバＷＤＶ１およびＷＤＶ２を含む。ワード線ドライバＷＤＶ０−ＷＤＶ３を、ワード線ＷＬ０−ＷＬ３の両側に交互に配置することにより、このワード線ドライバＷＤＶ０−ＷＤＶ３のピッチ条件を緩和する。
【００７７】
ワード線ＷＬ０−ＷＬ３と平行に、デジット線ＤＧ０−ＤＧ３が行方向に延在して配設される。デジット線駆動回路３ａにはおいては、偶数デジット線ＤＧ０およびＤＧ２に対応してデジット線ドライバＤＤＶ０およびＤＤＶ２が配置され、デジット線駆動回路３ｂにおいて、奇数デジット線ＤＧ１およびＤＧ３に対応して、デジット線ドライバＤＤＶ１およびＤＤＶ３が配置される。デジット線ＤＧ０−ＤＧ３は、それぞれ末端が接地ノードに結合される。したがって、これらのデジット線ドライバＤＤＶ０−ＤＤＶ３が、データ書込時に活性化されて、対応のデジット線ＤＧ０−ＤＧ３をＨレベルに駆動すると、自動的に、選択デジット線に電流が流れる。
【００７８】
デジット線駆動回路３ａおよび３ｂにおいても、デジット線ＤＧ０−ＤＧ３の両側に交互に、デジット線ドライバＤＤＶ０−ＤＤＶ３を配置することにより、これらのデジット線ドライバのピッチ条件を緩和する。
【００７９】
デジット線ドライバＤＤＶ０−ＤＤＶ３を、デジット線の両側に交互に配置した場合、偶数行と奇数行とで、デジット線を流れる電流の方向が異なる。この場合、データ読出時において、たとえば行アドレス信号の最下位ビットを用いて、偶数行のメモリセルのデータを反転する。たとえば、メモリセルデータと最下位行アドレス信号ビットを受けるＥＸＮＯＲ回路を用いることにより、最下位行アドレス信号ビットが“１”のときに、メモリセルの読出データを反転し、最下位行アドレス信号ビットが“０”のときに、メモリセルデータを単にバッファ処理して出力する処理を実現することができる。これにより、たとえ、デジット線を流れる電流の向きが、選択メモリセルの位置により異なる場合においても、ビット線を流れる電流の向きを変更する必要がなく、データ書込時の処理が簡略化される。
【００８０】
デジット線ＤＧ０−ＤＧ３それぞれと平行に、ソース線ＳＬ０−ＳＬ３が行方向に延在して配設される。ソース線ＳＬ０−ＳＬ３それぞれには、対応の行に配設されるメモリセルＭＣのアクセストランジスタＭＴのソースが結合される。
【００８１】
ソース線駆動回路５ａは、ソース線ＳＬ０およびＳＬ２に対応して配置されるソース線ドライバＳＳＶ０およびＳＳＶ２を含み、ソース線駆動回路５ｂは、ソース線ＳＬ１およびＳＬ３に対応して配置されるソース線ドライバＳＳＶ１およびＳＳＶ３を含む。これらのソース線ドライバＳＳＶ０−ＳＳＶ３は、対応のワード線ＷＬ０−ＷＬ３が選択状態（Ｈレベル）へ駆動されると導通するスイッチングトランジスタで構成される。
【００８２】
これらのソース線ドライバＳＳＶ０−ＳＳＶ３を、それぞれワード線ドライバＷＤＶ０−ＷＤＶ３に近接して配置することにより、早いタイミングで、これらのソース線ドライバＳＳＶ０−ＳＳＶ３を導通状態へ駆動して、ソース線ＳＬ０−ＳＬ３を接地電圧レベルへ駆動する。
【００８３】
ワード線ＷＬ０−ＷＬ３上の信号に従ってソース線をソース線ドライバＳＳＶ０−ＳＳＶ３を介して接地ノードへ駆動することにより、ソース線の電位制御のための回路が不要となり、回路構成が簡略化される。
【００８４】
なお、ソース線ドライバＳＳＶにおいては、非選択状態のソース線を中間電圧レベルに維持するリセットトランジスタが配置されるが、図２においては図面を簡略化するために、この非選択状態のソース線を中間電圧レベルに保持するプリチャージトランジスタは示していない。
【００８５】
メモリセルＭＣの各列に対応してビット線ＢＬ０およびＢＬ１が配設され、ビット線ＢＬ０およびＢＬ１には、それぞれ、対応の列のメモリセルＭＣの抵抗性素子ＲＴが結合される。
【００８６】
ビット線駆動回路４ａは、ビット線ＢＬ０およびＢＬ１それぞれに対応して配置されるビット線ドライバＢＬＬＶ０およびＢＬＬＶ１を含み、ビット線駆動回路４ｂは、ビット線ＢＬ０およびＢＬ１に対応して配置されるビット線ドライバＢＬＲＶ０およびＢＬＲＶ１を含む。
【００８７】
データ書込時において、選択ビット線に対応して配置されるビット線ＢＬＬＶおよびＢＬＲＶの一方が、書込データに応じてＨレベルの信号を出力し、他方のビット線ドライバがＬレベルの信号を出力する。これにより、選択ビット線ＢＬにおいて、書込データに応じた方向に電流が流れる。データ読出時においては、これらのビット線ドライバＢＬＬＶ０，ＢＬＬＶ１，ＢＬＲＶ０およびＢＬＲＶ１は、出力ハイインピーダンス状態に維持される。
【００８８】
これに代えて、ビット線駆動回路４ａおよび４ｂにおいて、選択ビットに対応して配置されるビット線ドライバＢＬＬＶおよびＢＬＲＶが出力ハイインピーダンス状態に設定され、非選択ビット線に対応して配置されるビット線ドライバＢＬＬＶおよびＢＬＲＶが、ともにＬレベルを出力する状態に設定されてもよい。
【００８９】
データ読出時においては、選択ビット線に内部データ線１５からリード選択回路６を介してセンス電流が供給され、このセンス電流を読出回路で検出して内部データの読出を行なう。
【００９０】
リード選択回路６は、ビット線ＢＬ０およびＢＬ１それぞれに対応して設けられるリード選択ゲートＲＳＧ０およびＲＳＧ１を含む。これらのリード選択ゲートＲＳＧ０およびＲＳＧ１は、それぞれ、図示しないコラムデコーダの出力信号に従ってデータ読出時導通し、導通時、対応のビット線ＢＬを内部データ線１５に電気的に結合する。
【００９１】
図３は、図１に示す読出回路７、保持回路８、および出力回路９の構成の一例を示す図である。図３において、読出回路７は、読出活性化信号ＲＥＡＤの活性化に応答して内部データ線１５に電流を供給する電流源トランジスタ２０と、内部データ線上のノードＮＤＢの電位と保持回路８の保持電位とを比較する差動増幅回路２２を含む。電流源トランジスタ２０は、読出活性化信号ＲＥＡＤの活性化時導通し、センス電源ノードから電流を内部データ線１５上に供給する。このセンス電源ノード上のセンス電圧Ｖｓは、選択ビット線の電位が上昇しすぎないように、比較的低い電圧レベルに設定される。
【００９２】
差動増幅回路２２は、電源ノードと内部ノードＡａの間に接続されかつそのゲートが内部ノードＡａに接続されるＰチャネルＭＯＳトランジスタ２２ａと、電源ノードとノードＮＤＣの間に接続されかつそのゲートが内部ノードＡａに接続されるＰチャネルＭＯＳトランジスタ２２ｂと、内部ノードＡａと接地ノードとの間に結合されかつそのゲートがノードＮＤＢ（内部データ線１５）に結合されるＮチャネルＭＯＳトランジスタ２２ｃと、ノードＮＤＣと接地ノードの間に接続されかつそのゲートに保持回路８の保持電位を受けるＮチャネルＭＯＳトランジスタ２２ｄを含む。
【００９３】
この差動増幅回路２２は、ノードＮＤＢの電位が、保持回路８の保持電位、すなわちノードＮＤＤの電位よりも高いときには、ハイレベルの信号を出力し、ノードＮＤＢの電位が、ノードＮＤＤの電位よりも低い場合には、ローレベルの信号をノードＮＤＣに出力する。
【００９４】
保持回路８は、ノードＮＤＤの電位を受ける容量素子２４と、保持指示信号ＳＷＰの活性化時、ノードＮＤＣおよびＮＤＤを電気的に結合するスイッチングトランジスタ２６を含む。図３においては、このスイッチングトランジスタ２６は、ＮチャネルＭＯＳトランジスタで構成される。しかしながら、スイッチングトランジスタ２６は、ＣＭＯＳトランスミッションゲートで構成されてもよく、またＰチャネルＭＯＳトランジスタで構成されてもよい。
【００９５】
この電位保持回路８において、スイッチングトランジスタ２６が導通したときには、ノードＮＤＣがノードＮＤＤに電気的に結合される。この状態においては、差動増幅回路２２においては、出力ノードＮＤＣと基準データ信号ノードＮＤＤが等しい電圧レベルとなり、ノードＮＤＢの電位に等しい電圧をノードＮＤＣに生成する。ＭＯＳトランジスタ２２ａおよび２２ｂで構成されるカレントミラー段のミラー比が１であり、またＭＯＳトランジスタ２２ｃおよび２２ｄのサイズ（チャネル幅とチャネル長の比）が等しく設定されており、差動増幅回路２２が、増幅率が１のボルテージフォロワとして動作し、ノードＮＤＢの電位に等しい電位をノードＮＤＣに生成する。したがってスイッチングトランジスタ２６が非導通状態となったときには、ノードＮＤＤには、容量素子２４により、内部データ線１５に読出されたメモリセルデータ（電流量）に応じた電位が保持される。
【００９６】
出力回路９は、基準電圧ＶｒｅｆとノードＮＤＣの電位を差動増幅する差動増幅器２８と、差動増幅器２８の出力信号をラッチするラッチ回路３０と、ラッチ回路３０の出力信号をバッファ処理して外部出力データＱを生成する出力バッファ回路３２を含む。
【００９７】
基準電圧Ｖｒｅｆは、メモリセルデータ読出時に選択メモリセルに書込まれる参照データが“０”のときには、その電圧レベルが低くされ、また参照データとして、“１”が用いられる場合には、その電圧レベルが高く設定される。この差動増幅器２８は、２値データを生成する。
【００９８】
ラッチ回路３０は、データの出力タイミングを調整するために設けられる。出力バッファ回路３２は、データ読出時、所定のタイミングで活性化されて、ラッチ回路３０のラッチデータをバッファ処理して外部出力データＱを生成する。
【００９９】
図４は、図２および図３に示す回路の動作を示すタイミング図である。以下、図４を参照して、図２および図３に示す回路のデータ読出時の動作について説明する。
【０１００】
まず、データ“１”は、メモリセルの抵抗性素子ＲＴの抵抗値が高い状態を示し、データ“０”は、この抵抗性素子ＲＴの抵抗値が低い状態を示すと仮定する。
【０１０１】
動作モードは、クロック信号ＣＬＫの立上がりエッジでの制御信号の論理状態の組合せにより設定される。データ書込時においては、クロック信号ＣＬＫの立上がりエッジで、チップセレクト信号ＣＳおよび書込指示信号ＷＲをＨレベルに設定する。この状態においては、データ書込が指定され、デジット線ＤＧが、デジット線駆動回路３ａおよび３ｂにより、選択されて、選択デジット線に電流が流れる。また、ビット線駆動回路４ａおよび４ｂにおいて、アドレス信号および書込データに従って、選択列のビット線がビット線ドライバＢＬＬＶおよびＢＬＲＶにより駆動され、書込データにより決定される方向に、電流が流れる。
【０１０２】
図４においては、選択メモリセルに対してデータ“１”が書込まれる状態を１例として示す。
【０１０３】
データ書込時においては、リード選択回路６は非導通状態であり、また図３に示す電流源トランジスタ２０も、非導通状態であり、ノードＮＤＡ−ＮＤＤはすべて接地電圧レベルにある。
【０１０４】
次のサイクルにおいて、クロック信号ＣＬＫの立上がりエッジでチップセレクト信号ＣＳおよび読出指示信号ＲＥがＨレベルに設定され、データ読出が指示される。このデータ読出指示に従って、読出活性化信号ＲＥＡＤが活性化され、またワード線駆動回路２ａおよび２ｂにより、選択行のワード線ＷＬがＨレベルに駆動される。このときまた、ソース線駆動回路５ａおよび５ｂにより、選択行に対応するソース線が接地電圧レベルに設定される。
【０１０５】
また、リード選択回路６が、アドレス信号に従って生成された読出列選択信号に従って、選択列に対応して配置されたビット線を内部データ線１５に電気的に接続する。
【０１０６】
読出活性化信号ＲＥＡＤの活性化に従って、電流源トランジスタ２０が導通し、センス電源ノードから、リード選択回路６により選択されたビット線ＢＬに電流を供給する。今、選択メモリセルがデータ“１”を記憶している場合、このビット線ＢＬ（ノードＮＤＡ）の電圧レベルがプリチャージ電圧レベルまで上昇する。
【０１０７】
このとき、保持回路２６においては、保持指示信号ＳＷＰがＨレベルとなり、スイッチングトランジスタ２６が導通しノードＮＤＣおよびＮＤＤが電気的に結合される。したがって、この差動増幅回路２２においては、負帰還がかかっており、ノードＮＤＤおよびノードＮＤＢが同一電圧レベルとなり、このノードＮＤＤの電位が容量素子２４により保持される。所定期間が経過すると、保持指示信号ＳＷＰが非活性化され、スイッチングトランジスタ２６が非導通状態となり、容量素子２４が、このメモリセルの読出データを、その充電電位により保持する。
【０１０８】
この状態で、いわゆる「リードモデファイライト」動作を行ない、論理レベルが予め知られている参照データを選択メモリセルに書込む。この場合、再びデジット線ＤＧが選択状態へ駆動され、ビット線ＢＬへ、参照データに応じた方向に電流が流れる。この状態においては、読出活性化信号ＲＥＡＤが活性状態にあっても、リード選択回路６のリード選択ゲートＲＳＧは非導通状態であり、ビット線へは、余分な読出電流は流れず、参照データがメモリセルに書込まれる。この場合、ノードＮＤＢ−ＮＤＤは、電流源トランジスタ２０が非導通状態であり、先のメモリセルを読出した状態に維持される。
【０１０９】
この参照データの書込が完了すると、ビット線ＢＬが、リード選択回路６が非導通状態であるため、一旦、接地電圧レベルに駆動される。この後、再びリード活性化信号ＲＥＡＤを活性化し、リード選択回路６のリード選択ゲートＲＳＧを導通させる。選択ビット線に再び電流源トランジスタ２０から電流が供給され、ビット線ＢＬの電位が、上昇する。今、参照データが、論理“０”のデータの場合、データ“１”を読出したときよりも、このビット線ＢＬ、すなわちノードＮＤＡの電位は低い。ノードＮＤＢに、このノードＮＤＡの電位が伝達され、ノードＮＤＢの電位も先のメモリセルの記憶データ読出時よりもその電位レベルが低下する。
【０１１０】
差動増幅回路２２は、ノードＮＤＢの電位とノードＮＤＤの電位差に応じた電位レベルにノードＮＤＣを駆動する。ノードＮＤＤの電位レベルが、ノードＮＤＢの電位レベルよりも高いため、ノードＮＤＣは、先のメモリセルの記憶データ読出時よりも電位レベルが低下する。
【０１１１】
このノードＮＤＣの電位レベル低下を、基準電圧Ｖｒｅｆとの比較に基づいて出力回路９に含まれる差動増幅器２８により増幅し、ラッチ回路３０により、この読出データをラッチする。この後、出力バッファ回路３２を介して外部へ出力する。
【０１１２】
この出力動作時において、参照データが論理“０”であり、メモリセルの記憶データが“１”であるため、選択メモリセルへのデータの再書込を行ない、記憶データのリストアが行われる。
【０１１３】
このリストア動作は、差動増幅回路２２の出力信号の振幅が大きく振れたか否かを判定することにより行なわれる。すなわち、差動増幅回路２２の振幅が大きく変化した場合には、メモリセルの記憶データは参照データと論理レベルが反転しており、この場合には、リトスア時には、参照データを逆転してデータを書込む。一方、この差動増幅回路２２の出力信号、すなわちノードＮＤＣの電位が小さい場合には、メモリセルの記憶データが、参照データと同じ論理レベルである。この場合には、参照データを選択メモリセルに書込む。
【０１１４】
参照データの論理レベルが予め定められており、この参照データの論理レベルに応じて基準電圧Ｖｒｅｆの電圧レベルを設定する。この基準電圧Ｖｒｅｆとの比較に基づいて、差動増幅回路２２の出力信号の振幅の大小の判定が、差動増幅器２８において行われる。このリストアのための構成については後に詳細に説明する。
【０１１５】
したがって、このデータの書込時において、いわゆるリードモデファイライト動作を実行することにより、１つの読出サイクル時においてデータの読出および書込を行なうことができ、別々のサイクルを準備する必要がなく、データ読出に必要とされるサイクルを、図４に示すように２クロックサイクルに設定することができ、高速のデータ読出を行なうことができる。
【０１１６】
図５（Ａ）は、メモリセルから“０”のデータ読出時の差動増幅器２８の出力信号変化を示す図である。図５（Ａ）に示すように、メモリセルから、データ“０”が読出される場合、差動増幅回路２２の出力信号は、保持回路８により、データ“０”に対応する電圧レベルにある。この後、参照データ“１”がこの選択メモリセルに書込まれて再び読出されて、差動増幅回路２２で比較される。この参照データと保持回路８に保持されたデータが、差動増幅回路２２で差動増幅される。
【０１１７】
データ“０”は抵抗性素子ＲＴの抵抗値が小さい状態であり、ビット線の電位が低い状態に対応する。したがって、この場合、差動増幅回路２２の出力信号が大きくＨレベルへ変化し、差動増幅器２８に与えられる基準電圧Ｖｒｅｆを大きく超える。したがって、この状態においては、差動増幅器２８の出力信号がＬレベルとなり、メモリセルの記憶データに応じたデータが、差動増幅器２８により生成されて、次段のラッチ３０によりラッチされる。
【０１１８】
図５（Ｂ）は、選択メモリセルからデータ“１”が読出され、参照データ“１”と比較される場合の差動増幅回路２２および差動増幅器２８の出力信号の変化を概略的に示す図である。図５（Ｂ）に示すように、選択メモリセルの記憶データが“１”の場合、保持回路８により、このデータ“１”が保持され、差動増幅回路２２の出力信号も、このデータ“１”に応じた電圧レベルである。
【０１１９】
参照データ“１”が選択メモリセルに書込まれて再び読出されて、差動増幅回路２２へ与えられる。差動増幅回路２２においては、この選択メモリセルから伝達された参照データ“１”と保持回路８に保持されたデータ“１”を差動増幅する。したがって、この差動増幅回路２２の出力信号は、保持回路８が保持する電圧レベルからそのオフセット値により、少し変化するだけである。この場合、差動増幅回路２２の出力信号は、基準電圧Ｖｒｅｆよりも低いため、差動増幅器２８の出力信号は、Ｈレベルとなる。
【０１２０】
この差動増幅回路２２においてアナログ的に差動増幅動作を行なわせ、差動増幅器２８を、比較回路として動作させて、その出力信号を２値信号として変化させることにより、正確に、メモリセルの記憶データに応じた信号を、差動増幅器２８から出力することができる。
【０１２１】
なお、上述の説明においては、差動増幅回路２２は、差動増幅動作時において、メモリセルから読出された参照データと保持回路８の保持するデータの論理レベルが等しい場合、その差動増幅回路２２の出力信号の電圧レベルはその変化は十分小さいとしている。しかしながら、この差動増幅回路２２は、メモリセルから読出された参照データと保持回路８の保持データの論理レベルが等しい場合、その出力信号が中間電圧（ＶＣＣ／２）の電圧レベルに駆動され、参照データと保持データの電圧差に応じて、その出力信号が大きく変化されるように構成されてもよい。
【０１２２】
したがって、差動増幅器２８における基準電圧Ｖｒｅｆは、参照データの論理レベルに応じてその電圧レベルが設定される。すなわち参照データとして、データ“１”が用いられる場合には、基準電圧Ｖｒｅｆの電圧レベルは高く設定され、データ“０”が参照データとして用いられる場合には、基準電圧Ｖｒｅｆの電圧レベルは十分低く設定される。
【０１２３】
図６は、図１に示す制御回路１１の書込／読出に関連する部分の構成を概略的に示す図である。図６において、制御回路１１は、外部からの読出指示信号ＲＥに応答してデータ読出に必要な動作を制御する読出制御回路４０と、書込指示信号ＷＲに従ってデータ書込に必要な動作制御を行なう書込制御回路４２を含む。
【０１２４】
読出制御回路４０は、図６においては、読出活性化信号ＲＥＡＤ、保持指示信号ＳＷＰおよびワード線活性化信号ＷＬＥを生成するように示す。ワード線活性化信号ＷＬＥの活性化期間中、ワード線ＷＬが、選択状態に維持される。
【０１２５】
この制御回路１１において、さらに、参照データＤｒｅｆと差動増幅器２８の出力する内部データＱｉを受けるＥＸＯＲゲート４１が設けられる。書込制御回路４２は、このワード線活性化信号ＷＬＥ、参照データＤｒｅｆ、書込データＤｉｎおよびＥＸＯＲゲート４１の出力信号に従ってデジット線駆動回路およびビット線駆動回路の動作を制御し、選択メモリセルに対するデータの再書込を実行する。
【０１２６】
この書込制御回路４２は、通常のデータ書込時において、書込指示信号ＷＲと書込データＤｉｎとに従ってデジット線およびビット線を駆動する。データ読出時においては、書込制御回路４２をワード線活性化信号ＷＬＥの活性化に応答して、まず参照データＤｒｅｆの選択メモリセルへの書込を行なう。メモリセルの記憶データに対応する内部読出データＱｉが生成されると、参照データＤｒｅｆと内部読出データＱｉの一致／不一致結果に従って、再び選択メモリセルへのデータの再書込（リストア）動作を制御する。
【０１２７】
ＥＸＯＲゲート４１は、参照データＤｒｅｆと内部読出データＱｉの論理レベルが同じ場合には、Ｌレベルの信号を出力し、両者が不一致の場合には、Ｈレベルの信号を出力する。したがって、ＥＸＯＲゲート４１の出力信号がＨレベルのときには、データ“０”を記憶するメモリセルへデータ“１”が書込まれており、この参照データＤｒｅｆの反転データを選択メモリセルへ書込む。これらの読出制御回路４０および書込制御回路４２は、ハードウェアで構成されてもよく、またシーケンスコントローラなどで構成されてもよい。
【０１２８】
図７は、これらの読出制御回路４０および書込制御回路４２のデータ読出時の動作を示すフロー図である。以下、図７を参照して図６に示すこれらのデータ読出時の動作について説明する。
【０１２９】
読出制御回路４０は、読出指示が与えられるかをモニタする（ステップＳＰ１）。この読出指示が与えられたかどうかは、チップセレクト信号ＣＳと読出指示信号ＲＥの両者の活性化を検出することにより判定される。
【０１３０】
読出指示が与えられると、読出制御回路４０は、読出活性化信号ＲＥＡＤ、保持指示信号ＳＷＰおよびワード線活性化信号ＷＬＥを所定のシーケンスで活性化し、アドレス指定されたメモリセルの選択、選択メモリセルの記憶データの読出および保持を行なう（ステップＳＰ２）。この選択メモリセルの記憶データの保持が完了したか否かの判定が行なわれ（ステップＳＰ３）、この選択メモリセルの記憶データの保持が完了すると、次いで、参照データの書込、読出および保持データと参照データの比較を行なう処理が行なわれる（ステップＳＰ４）。
【０１３１】
このステップＳＰ３において、メモリセルの記憶データの保持が完了したかは、単に、保持指示信号ＳＷＰの活性／非活性化により判定される。参照データの書込時においては、この保持指示信号ＳＷＰが活性状態から非活性状態となり、データの保持が完了すると、書込制御回路４２が、ワード線活性化信号ＷＬＥの活性化時、活性化されて、参照データＤｒｅｆを選択メモリセルへ書込む。メモリセルのデータ読出時において、選択メモリセルのアドレスは指定されており、この選択メモリセルアドレスは内部で固定して、デジット線およびビット線が駆動される。この場合、読出活性化信号ＲＡＥＤを非活性化し、選択列のビット線へセンス電流が流れるのを防止する。
【０１３２】
書込回路４２による参照データＤｒｅｆの書込が完了すると、読出制御回路４０が、再び、読出活性化信号ＲＥＡＤを活性化し、この参照データを読出して、比較を行なう。この比較動作時においては、ビット線駆動回路およびデータ線駆動回路は非活性状態に維持されている。
【０１３３】
次いで、参照データと保持データの比較を行なった後、内部読出データがラッチ回路４０に格納される（ステップＳＰ５）。
【０１３４】
このラッチ動作と並行して参照データＤｒｅｆと内部読出データＱｉの論理レベルが等しいかの検出が行なわれる（ステップＳＰ６）。この検出動作は、図６に示すＥＸＯＲゲート４１により実行される。参照データＤｒｅｆと内部読出データＱｉの論理レベルが異なる場合には、メモリセルの記憶データが破壊されているため、この参照データＤｒｅｆの反転データを選択メモリセルへ書込みリストア動作を実行する（ステップＳＰ７）。
【０１３５】
一方、参照データＤｒｅｆと内部読出データＱｉの論理レベルが等しい場合には、選択メモリセルは正確なデータを記憶しているため、さらに再書込動作は実行されない。この選択メモリセルの記憶データが破壊されているときにのみ再書込を実行することにより、再書込に要する電流を低減する。
【０１３６】
ステップＳＰ６およびＳＰ７における再書込処理は、図６に示す書込制御回路４２において、この参照データＤｒｅｆおよびＥＸＯＲゲート４１の出力信号に基づいて実行される。書込制御回路４２は、このリストア動作時においては、参照データＤｒｅｆを反転し、その反転参照データに従ってビット線駆動回路を、参照データ書込時と逆の状態に駆動する。
【０１３７】
なお、参照データＤｒｅｆは、データ読出モード時に、外部から与えられてもよい。この外部から参照データを与える場合には、いわゆる「リードモデファイライト」サイクルで、参照データの書込を行なう場合、外部のコントローラの制御の下にこの参照データの選択メモリセルへの書込が実行される。これに代えて、参照データＤｒｅｆは、内部のレジスタ回路に格納されてもよく、また電源電圧または接地電圧レベルに配線により固定されて内部で生成されてもよい。
【０１３８】
また、参照データＤｒｅｆと内部読出データＱｉの論理レベルが等しい場合には、リストア動作は行なっていない。しかしながら、この内部読出データＱｉの生成後、この参照データＤｒｅｆと内部読出データＱｉの一致／不一致にかかわらず、内部読出データＱｉを、元の選択メモリセルへ再書込することが行なわれてもよい。内部で、参照データＤｒｅｆと内部読出データＱｉは、それぞれ所定のタイミングで、データ読出時、選択メモリセルへ書込む。
【０１３９】
なお、ビット線のメモリセル選択時の電位は、プリチャージ用のトランジスタ、すなわちセンス電流供給トランジスタ２０のインピーダンス（チャネル抵抗）と選択メモリセルのインピーダンスの関係で決定される。差動増幅回路２２において製造工程のばらつきにより、そのボルテージフォロア動作時において、入力電圧と出力電圧にオフセットが生じる場合が存在しても、参照データを同一選択メモリセルから読出すため、差動増幅回路においてオフセットが、同様、生じ、このオフセットが相殺される。基準電圧Ｖｒｅｆは、参照データの論理レベルと、ビット線電位と、この差動増幅回路２２の増幅率とに応じて、適当な電圧レベルに設定されればよい。以下に、各駆動回路の構成の１例について具体的に説明する。
【０１４０】
［デジット線駆動回路の構成］
図８は、デジット線駆動回路３およびその電源の構成を概略的に示す図である。図８において、デジット線ＤＧａ−ＤＧｅそれぞれに対応して、デジット線ドライバＤＤＶａ−ＤＤＶｅが設けられる。デジット線ＤＧａ−ＤＧｅは、それぞれ、デジット線ドライバＤＤＶａ−ＤＤＶｅと対向する端部が接地ノードに結合される。
【０１４１】
デジット線ドライバＤＤＶａ−ＤＤＶｅは、それぞれ、ＰチャネルＭＯＳトランジスタＰＱで構成され、これらのＭＯＳトランジスタＰＱは、ソースが、デジット電源線５０に結合され、そのバックゲートが共通に、基板バイアス線５２に結合される。
【０１４２】
これらのデジット線ドライバＤＤＶａ−ＤＤＶｅそれぞれに対応して、デジット線デコーダＤＤＫａ−ＤＤＫｅが設けられる。デジット線デコーダＤＤＫａ−ＤＤＫｅは、メモリセルへのデータ書込時活性化され、図示しないアドレス信号をデコードし、対応のデジット線の選択時、Ｌレベルの信号を出力する。デジット線デコーダＤＤＫａ−ＤＤＫｅは、非選択時には、Ｈレベル（電源電圧ＶＣＣレベル）の信号を出力する。
【０１４３】
デジット電源線５０は、電源トランジスタ５４を介して電源ノード５６に結合される。この電源トランジスタ５４は、ＰチャネルＭＯＳトランジスタで構成され、そのチャネル幅Ｗが十分大きくされており、またしきい値電圧の絶対値も高く設定される。この電源トランジスタ５４は、書込イネーブル信号ＺＷＥＮがＬレベルであり、メモリセルのデータ書込を指示されたときに、導通し、デジット電源線５０を電源ノード５６に結合する。
【０１４４】
電源ノード５６は、他の制御回路などの周辺回路に対する電源電圧ＶＣＣＰを供給する周辺電源ノード５８と分離して設けられる。この電源ノード５６を、周辺電源ノード５８と分離して設けることにより、後に説明するテスト時に、デジット線駆動回路の電源系のパラメータの最適化を図る。また、デジット線駆動回路の動作モードに応じて電源電圧の印加状態を変更して、リーク電流の低減等を図る。
【０１４５】
基板バイアス線５２は、スイッチングトランジスタ６０を介して昇圧電位発生回路６３に結合され、かつスイッチングトランジスタ６２を介して降圧電位発生回路６５に結合される。スイッチングトランジスタ６０は、ＰチャネルＭＯＳトランジスタで構成され、書込イネーブル信号ＷＥＮがＬレベルのとき導通し、デジット線駆動回路の非動作モード時、昇圧電位発生回路６３の生成する昇圧電圧を、基板バイアス線５２へ伝達する。スイッチングトランジスタ６２は、書込イネーブル信号ＺＷＥＮがＬレベルのとき導通し、降圧電位発生回路６５の生成する降圧電位を、基板バイアス線５２に伝達する。昇圧電圧発生回路６３は、電源電圧ＶＣＣよりも高い昇圧電圧を生成し、降圧電位発生回路６５は、電源電圧ＶＣＣよりも低い電圧を供給する。これらのスイッチングトランジスタ６０および６２のバックゲートは共通に降圧電位発生回路６３の出力ノードに結合される。
【０１４６】
書込イネーブル信号ＷＥＮは、書込イネーブル信号ＺＷＥＮの反転信号であり、データ書込動作以外の動作モード時においてはＬレベルに設定され、選択メモリセルへのデータ書込を行なうときに、Ｈレベルに設定される。
【０１４７】
昇圧電位発生回路６３および降圧電位発生回路６５へは、それぞれテストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２が与えられる。これらのテストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２は、個々に設定され、テストモード時これらの昇圧電位発生回路６３および降圧電位発生回路６５の電圧発生動作を停止させる。
【０１４８】
このテストモード時には、昇圧電位発生回路６３の出力ノードを、ノード６４に結合し、また降圧電位発生回路６５の出力ノードを、ノード６６に結合する。これらのノード６４および６６は、テストモード時、それぞれ電源電圧ＶＣＣよりも高い電圧を供給することのできるパッドに結合され、またノード６６は、テストモード時、電源電圧ＶＣＣよりも低い電圧を供給することのできるパッドに結合される。
【０１４９】
これらの、ノード６４および６６が、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２に従って、選択的にパッドに結合される構成が用いられてもよい。これらのノード６４および６６の電圧をテストモード時、外部から設定することにより、基板バイアス線５２のバイアス電圧のレベルを調整し、デジット線ドライバのトランジスタＰＱのリーク電流および電流駆動力を最適化する。
【０１５０】
図９は、図８に示すデジット線駆動回路の動作を示す信号波形図である。以下、図９を参照して、この図８に示す回路の動作について説明する。
【０１５１】
書込イネーブル信号ＺＷＥＮがＨレベル（電源電圧ＶＣＣレベル以上）のときには、電源トランジスタ５４はオフ状態である。デジット線デコーダＤＤＫａ−ＤＤＫｅの出力信号信号はすべてＨレベルであり、デジット線ドライバＤＤＶａ−ＤＤＶｅにおいてＭＯＳトランジスタＰＱがすべてオフ状態にある。電源トランジスタ５４は、そのしきい値電圧の絶対値Ｖｔｈが十分高く設定されており、サブスレッショルドリーク電流は十分抑制される。一方、デジット線ドライバのトランジスタＰＱは、書込動作モード時に駆動力を大きくして高速で選択デジット線を選択状態へ駆動してデジット線に電流を流すため、そのしきい値電圧の絶対値は比較的小さくされる。
【０１５２】
書込イネーブル信号ＺＷＥＮは、書込活性化信号ＷＲＩＴＥと同じ信号であってもよく、また、書込サイクル期間活性状態とされる信号であってもよい。データのリストア動作を行う構成の場合、データ読出時において参照データの書込およびメモリセルデータの再書込が行われる。従って、このリストア動作をデータ読出時に行う構成においては、メモリセルが選択されるアクティブサイクル時に、この書込イネーブル信号ＺＷＥＮが活性化されてもよく、また、高速で電源線５０および基板バイアス線５４の電圧を安定化させることができる場合には、データを実際に書き込むときに、この書込イネーブル信号ＺＷＥＮが活性化されてもよい。
【０１５３】
このデジット電源線５０においては、電源トランジスタ５４がオフ状態となると、電源トランジスタ５４の供給するリーク電流とデジット線ドライバのＭＯＳトランジスタＰＱの放電するリーク電流が釣合う電圧レベルに、デジット電源線５０の電圧レベルが安定化する。この釣合った状態においてはデジット電源線５０の電源電圧は電源電圧ＶＣＣよりも低い電圧レベルとなり、ドライバトランジスタＰＱのゲート−ソースが逆バイアス状態となり、デジット線ドライバのトランジスタＰＱのリーク電流がさらに抑制される。
【０１５４】
このとき、またスイッチングトランジスタ６０がオン状態、スイッチングトランジスタ６２がオフ状態であり、昇圧電位発生回路６３の発生する昇圧電圧Ｖｈｄが基板バイアス線５２上に伝達される。この昇圧電圧Ｖｈｄは、電源電圧ＶＣＣよりも高い電圧レベルであり、ＭＯＳトランジスタＰＱのしきい値電圧の絶対値が、その基板バイアス効果により高くされ、リーク電流がさらに抑制される。
【０１５５】
データ書込を行なうときには、書込イネーブル信号ＺＷＥＮがＬレベルとなり、書込イネーブル信号ＷＥＮがＨレベルとなる。応じて、デジット電源線５０へは、電源トランジスタ５４を介して電源電圧ＶＣＣが供給され、また基板バイアス線５２へは、スイッチングトランジスタ６２を介して降圧電位発生回路５２の降圧電圧Ｖｌｄが伝達される。電源トランジスタ５４は、そのサイズ（チャネル幅）は十分大きくされており、大きな電流駆動力を有している。デジット線デコーダＤＤＫａ−ＤＤＫｅのいずれかの出力信号がＬレベルとなり、対応のＭＯＳトランジスタＰＱが導通し、デジット電源線５０上の電源電圧ＶＣＣに従って対応のデジット線へ電流を供給する。
【０１５６】
このとき、基板バイアス線５２へは、電源電圧ＶＣＣよりも低い降圧電圧Ｖｌｄが伝達されており、これらのドライバのＭＯＳトランジスタＰＱはそのしきい値電圧の絶対値が小さくされており、電流駆動力が大きくされる。それにより、デジット線ドライバのＭＯＳトランジスタＰＱの電流駆動力が大きくなり、十分な大きさの電流が、選択デジット線上に供給される。
【０１５７】
選択メモリセルへのデータの書込が完了すると、書込イネーブル信号ＺＷＥＮが再びＨレベルとなり、再びスタンバイ状態に復帰し、デジット電源線５０がフローティング状態、基板バイアス線５２が、昇圧電圧Ｖｈｄのレベルに設定される。
【０１５８】
なお、降圧電位発生回路６５が発生する降圧電位Ｖｌｄは、このドライバのＭＯＳトランジスタＰＱのＰ型不純物領域とＮ型基板領域の間のＰＮ接合が、順方向にバイアスされても導通しない電圧レベルに設定される。したがって、この降圧電圧Ｖｌｄは、ＶＣＣ−Ｖｐｎ以上の電圧レベルに設定される。ここで、Ｖｐｎは、ＰＮ接合のビルトイン電圧を示す。
【０１５９】
テスト動作モード時においては、昇圧電位発生回路６３および降圧電位発生回路６５は、それぞれ、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２により、非活性化される。この場合には、スイッチングトランジスタ６０が、ノード６４を介して外部からの電圧を受け、またスイッチングトランジスタ６２が、ノード６６を介して外部からの電圧を受ける。このノード６４および６６の電圧レベルを調整することにより、このデジット線駆動回路３におけるリーク電流を変化させてテストする。
【０１６０】
また、電源ノード５６の電源電圧ＶＣＣの電圧レベルを変化させ、選択デジット線へ流れる電流を変更し、書込データに対する電源電圧のマージンを測定する。テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２は、テストモード指示信号と特定のアドレスキーを用いて個々に設定される。これにより、スタンバイ状態時におけるリーク電流に対する昇圧電圧のマージン、およびデータ書込時における書込データに対する降圧電圧Ｖｌｄのマージンを測定する。
【０１６１】
したがって、このドライバのＭＯＳトランジスタＰＱの電源を電源トランジスタ５４を用いて階層化することにより、このドライバのＭＯＳトランジスタＰＱのリーク電流を低減しつつ、その駆動能力をウェル基板バイアス調整により変更することができ、小占有面積で大きな電流駆動能力を有するデジット線ドライバを実現することができる。
【０１６２】
［ビット線駆動回路の構成］
図１０は、図１に示すビット線駆動回路４ａおよび４ｂとその電源回路の構成を概略的に示す図である。図１０においては、ビット線ＢＬａ−ＢＬｃを代表的に示す。
【０１６３】
ビット線駆動回路４ａにおいては、これらのビット線ＢＬａ−ＢＬｃそれぞれに対応してビット線ドライバＢＬＬＶａ−ＢＬＬＶｃが設けられる。これらのビット線ドライバＢＬＬＶａ−ＢＬＬＶｃそれぞれに対応して、トライステートデコーダＢＬＤＫａ−ＢＬＤＫｃが設けられる。これらのトライステートデコーダＢＬＤＫａ−ＢＬＤＫｃは、非選択時には、対応のビット線ドライバＢＬＬＶａ−ＢＬＬＶｃを、出力ハイインピーダンス状態に設定する。選択時においては、これらのトライステートデコーダＢＬＤＫａ−ＢＬＫＤｃは、書込データに応じて、対応のビット線ドライバＢＬＬＶａ−ＢＬＬＶｃを、Ｈレベル出力またはＬレベル出力のいずれかの状態に設定する。
【０１６４】
ビット線駆動回路４ｂにおいては、ビット線ＢＬａ−ＢＬｃそれぞれに対応して、ビット線ドライバＢＬＲＶａ−ＢＬＲＶｃが設けられる。これらのビット線ドライバＢＬＲＶａ−ＢＬＲＶｃは、それぞれトライステートデコーダＢＲＤＫａ−ＢＲＤＫｃの出力信号に従って、出力ハイインピーダンス状態、Ｈレベル信号出力状態およびＬレベル信号出力状態のいずれかの状態に駆動される。
【０１６５】
これらのビット線ドライバＢＬＬＶａ−ＢＬＬＶｃおよびＢＬＲＶａ−ＢＬＲＶｃは、それぞれ、Ｈレベルの信号を出力するためのＰチャネルＭＯＳトランジスタＰＢＬと、Ｌレベルの信号を出力するＮチャネルＭＯＳトランジスタＮＢＬを含む。
【０１６６】
ビット線駆動回路４ａにおいて、ドライバのＰチャネルＭＯＳトランジスタＰＢＬは、ソースが共通にハイ側ローカル電源線７０ｌに結合され、ＮチャネルＭＯＳトランジスタＮＢＬのソースが共通に、ロー側ローカル電源線７２ｌに結合される。ＭＯＳトランジスタＰＢＬのバックゲートが、共通に、ローカル基板バイアス線７４ｌに結合され、ＮチャネルＭＯＳトランジスタＮＢＬのバックゲートが共通に、ローカル基板バイアス線７６ｌに結合される。
【０１６７】
ビット線駆動回路４ｂにおいて、ＰチャネルＭＯＳトランジスタＰＢＬのソースが、共通にハイ側ローカル電源線７０ｒに結合され、バックゲートが共通に、ローカル基板バイアス線７４ｒに結合される。ＮチャネルＭＯＳトランジスタＮＢＲは、ソースが共通にロー側ローカル電源線７２ｒに結合され、そのバックゲートが、共通にローカル基板バイアス線７６ｒに結合される。
【０１６８】
ハイ側ローカル電源線７０ｌおよび７０ｒが共通に、ハイ側グローバル電源線７１に結合され、ロー側ローカル電源線７２ｌおよび７２ｒが、共通にロー側グローバル電源線７３に結合される。ローカル基板電源線７４ｌおよび７４ｒが、共通にグローバル基板バイアス線７５に結合される。ローカル基板バイアス線７６ｌおよび７６ｒが共通にグローバル基板バイアス線７７に結合される。
【０１６９】
ハイ側グローバル電源線７１は、書込イネーブル信号ＺＷＥＮに応答して選択的に導通する電源トランジスタ８０を介して電源ノードに結合される。ロー側グローバル電源線７３は、書込イネーブル信号ＷＥＮの活性化に応答して導通する電源トランジスタ８１を介して接地ノードに結合される。これらの電源トランジスタ８０および８１が結合する電源ノードおよび接地ノードは、周辺回路の電源ノードおよび接地ノードから分離される。
【０１７０】
グローバル基板バイアス線７５は、書込イネーブル信号ＷＥＮに応答して選択的に導通するスイッチングトランジスタ８２を介して昇圧電位発生回路８６に結合され、かつ書込イネーブル信号ＺＷＥＮの活性化に応答して降圧電位発生回路８７に結合される。これらのスイッチングトランジスタ８２および８３は、それぞれ、ＰチャネルＭＯＳトランジスタで構成される。
【０１７１】
昇圧電位発生回路８６および降圧電位発生回路８７は、それぞれテストモード指示信号ＴＥＳＴ３およびＴＥＳＴ４により、選択的に活性／非活性状態に設定される。テストモード時においては、昇圧電位発生回路８６は、その出力ノードが、パッド９０に結合され、また降圧電位発生回路８７が、その出力ノードが、テストモード時、パッド９１に結合される。これらのパッド９０および９１に、テストモード時、電源電圧よりも高い電圧および電源電圧よりも低い電圧を個々に与えて、リーク電流のテストなどを実行する。
【０１７２】
グローバル基板バイアス線７７は、書込イネーブル信号ＺＷＥＮに応答して導通するスイッチングトランジスタ８４を介して負電位発生回路８８に結合され、かつ書込イネーブル信号ＷＥＮに応答して導通するスイッチングトランジスタ８５を介して昇圧接地発生回路８９に結合される。これらのスイッチングトランジスタ８４および８５は、ＮチャネルＭＯＳトランジスタで構成される。
【０１７３】
負電位発生回路８８および昇圧接地発生回路８９には、それぞれテストモード指示信号ＴＥＳＴ５およびＴＥＳＴ６が与えられ、個々にテスト状態に設定することができる。負電位発生回路８８は、活性化時、接地電圧よりも低い負電圧を発生し、昇圧接地発生回路８９は、活性化時、接地電圧よりも高い電圧を発生する。これらの負電位発生回路８８および昇圧接地発生回路８９は、テストモード時、それぞれの出力ノードが、ノード（パッド）９２および９３に結合され、それぞれのテストモード時非活性状態のときに外部から負電位および昇圧接地の電圧レベルが設定される。
【０１７４】
電源トランジスタ８０および８１は、それらのしきい値電圧の絶対値が高く、また、チャネル幅Ｗは十分に大きくされる。これらの電源トランジスタ８０および８１のスタンバイ時のリーク電流を低減し、かつ動作時の駆動電流を大きくする。
【０１７５】
ビット線ＢＬａ−ＢＬｃそれぞれに対応して、アクティブサイクル指示信号ＺＡＣＴに応答して選択的に導通するプリチャージトランジスタＰＴａ−ＰＴｃが設けられる。これらのプリチャージトランジスタＰＴａ−ＰＴｃは、導通時、対応のビット線ＢＬａ−ＢＬｃを中間電圧Ｖｍａに設定する。アクティブサイクル指示信号ＺＡＣＴは、データの書込または読出が行われる動作モード時に活性化される（Ｌレベルに設定される）。これらのビット線プリチャージトランジスタは、スタンバイ時にビット線がフローティング状態となるのを防止する。
【０１７６】
図１１は、図１０に示す回路の動作を示す信号波形図である。以下、図１１を参照して、図１０に示すビット線駆動回路のデータ書込時の動作について説明する。
【０１７７】
スタンバイ状態時においては、書込イネーブル信号ＺＷＥＮは、Ｈレベルであり、また書込イネーブル信号ＷＥＮは、Ｌレベルである。したがって、ハイ側グローバル電源線７１へは、電源トランジスタ８０がオフ状態であり、グローバル電源線７１は、フローティング状態となる。したがって、電源トランジスタ８１もオフ状態であり、ロー側電源線７３もフローティング状態となる。
【０１７８】
トライステートデコーダＢＬＤＫａ−ＢＬＤＫｃおよびＢＲＤＫａ−ＢＲＤＫｃは、それぞれビット線ドライバＢＬＬＶａ−ＢＬＬＶｃおよびＢＬＲＶａ−ＢＬＲＶｃが、出力ハイインピーダンス状態となるように、その出力信号のレベルを設定する。すなわち、ビット線ドライバにおいて、ＰチャネルＭＯＳトランジスタＰＢＬおよびＰＢＲは、ゲートにＨレベルの信号を受け、ＮチャネルＭＯＳトランジスタＮＢＬおよびＮＢＲが、Ｌレベルの信号をゲートに受ける。
【０１７９】
スタンバイ時においては、アクティブサイクル指示信号ＺＡＣＴはＨレベルであり、ビット線プリチャージトランジスタＰＴａ−ＰＴｃが導通状態に設定され、ビット線ＢＬａ−ＢＬｃは、中間電圧Ｖｍａの電圧レベルに設定される。この中間電圧Ｖｍａは、電源電圧ＶＣＣの１／２の電圧レベルである。ビット線ＢＬａ−ＢＬｃを中間電圧レベルに維持することにより、メモリセルにおけルリーク電流を抑制する。
【０１８０】
また、スイッチングトランジスタ８２および８４が、それぞれオン状態であり、基板バイアス線７５および７７へは、昇圧電位発生回路８６からの昇圧電圧および負電位発生回路８８からの負電圧が供給される。したがって、ＰチャネルＭＯＳトランジスタＰＢＬおよびＰＢＲは、そのバックゲートに昇圧電圧を受け、ＮチャネルＭＯＳトランジスタＮＢＬおよびＮＢＲが、バックゲートに、負電圧を受け、これらのＭＯＳトランジスタＰＢＬ、ＰＢＲ、ＮＢＬおよびＮＢＲは、バックゲートバイアス効果により、そのしきい値電圧の絶対値が大きくなる。
【０１８１】
このスタンバイ状態時において、グローバル電源線７１および７３が、フローティング状態であり、ＭＯＳトランジスタＰＢＬおよびＰＢＲのリーク電流と、電源トランジスタ８０のリーク電流が釣合う電圧レベルに、ハイ側グローバル電源線７１の電圧レベルが安定化する。このとき、グローバル電源線７１の電圧レベルは、電源電圧ＶＣＣよりも低くなるため、ＭＯＳトランジスタＰＢＬおよびＰＢＲが、そのゲート−ソース間が逆バイアス状態となり、さらに、リーク電流が抑制される。
【０１８２】
また、ロー側グローバル電源線７３においては、ＭＯＳトランジスタＮＢＬおよびＮＢＲのリーク電流と電源トランジスタ８１のリーク電流が釣合う電圧レベルでその電圧レベルが、安定化する。したがって、このロー側グローバル電源線７３の電圧レベルは接地電圧よりも高くなり、同様、ＭＯＳトランジスタＮＢＬおよびＮＢＲのゲート−ソース間が逆バイアス状態となり、そのリーク電流がさらに抑制される。
【０１８３】
データ書込時においては、このビット線に電流を流す必要がある。このビット線ＢＬａ−ＢＬｃに流れる電流の向きは書込データに応じて決定される。この書込時においては、ハイ側グローバル電源線７１においては、電源トランジスタ８０がオン状態となり、電源電圧ＶＣＣがハイ側ローカル電源線７０ｌおよび７０ｒに供給される。また、電源トランジスタ８１が導通し、接地電圧が、グローバル電源線７３を介してローカル電源線７２ｌおよび７２ｒに供給される。
【０１８４】
グローバル基板バイアス線７５においては、スイッチングトランジスタ８３がオン状態、スイッチングトランジスタ８２がオフ状態となり、降圧電位発生回路８７からの降圧電圧が供給され、その電圧レベルが、電源電圧ＶＣＣよりも低い電圧レベルに設定され、ＭＯＳトランジスタＰＢＬおよびＰＢＲのバックゲートが、ソースに対して順方向にバイアスされる。
【０１８５】
同様、スイッチングトランジスタ８４がオフ状態、スイッチングトランジスタ８５がオン状態となり、ＭＯＳトランジスタＮＢＬおよびＮＢＲのバックゲートへは、基板バイアス線７６ｌおよび７６ｒを介して昇圧接地発生回路８９からの昇圧接地電圧Ｖｂｓｇが与えられ、これらのＭＯＳトランジスタＮＢＬおよびＮＢＲのバックゲートが順方向にバイアスされる。
【０１８６】
ただし、この順方向バイアス時においても、ＰＮ接合のビルトイン電圧よりも、バックゲート−不純物領域間の電圧は低いため、これらのドライブトランジスタのＰＮ接合は非導通状態を維持する。
【０１８７】
また、アクティブサイクル指示信号ＺＡＣＴがＬレベルとなり、ビット線ＢＬａ−ＢＬｃに対するプリチャージトランジスタＰＴａ−ＰＴｃによるプリチャージが終了する。
【０１８８】
データ“１”の書込時においては、ＭＯＳトランジスタＰＢＬがオフ状態、ＭＯＳトランジスタＮＢＬがオン状態となる。一方、ＭＯＳトランジスタＰＢＲがオン状態、ＭＯＳトランジスタＮＢＲがオフ状態となる。したがって、データ“１”の書込時においては、ビット線駆動回路４ａが、選択ビット線を接地電圧レベルに駆動し、ビット線駆動回路４ｂが、選択ビット線を電源電圧レベルへ駆動する。
【０１８９】
データ“０”の書込時においては、逆に、ＭＯＳトランジスタＰＢＬおよびＮＢＲがオン状態、ＭＯＳトランジスタＮＢＬおよびＰＢＲがオフ状態となる。この状態においては、ビット線駆動回路４ａからビット線駆動回路４ｂに電流が流れる。
【０１９０】
このビット線に電流を流し、データの書込を行なった後、再びスタンバイ状態に入る。この場合、基板バイアス線７７へは、このビット線のリセット時において、昇圧接地電圧Ｖｂｓｇを供給し、高速で、選択ビット線を中間電圧Ｖｍａレベルにまでリセットする。
【０１９１】
このリセット期間中に、グローバル電源線７１および７３に対する電源制御が行われ、再びグローバル電源線７１および７３がハイインピーダンス状態となり、また基板バイアス線７５および７７も、このリセット期間完了後、それぞれ、昇圧電圧および負電圧レベルに駆動される。これらの電源電圧の駆動は、リセット期間完了後に行なわれてもよい。図１１においては、書込完了後に、各電源線の電圧レベルが調整されるように示す。
【０１９２】
したがって、データ書込時においてビット線に電流を流す場合には、この選択ビット線に対して設けられるビット線ドライバにおいてＭＯＳトランジスタＰＢＬ、ＰＢＲ、ＮＢＬおよびＮＢＲのバックゲートバイアスが浅くされ、そのしきい値電圧の絶対値が小さくされ、電流駆動力が大きくされる。また、グローバル電源線７１および７３に対しても、それぞれ電源電圧ＶＣＣおよび接地電圧ＧＮＤが供給される。このバックゲートバイアスの調整により、ビット線ドライバＢＬＬＶａ−ＢＬＬＶｃおよびＢＬＲＶａ−ＢＬＲＶｃの駆動力が大きくされ、面積増大を伴うことなく、大きな駆動力でビット線を駆動することのできるビット線ドライバを実現することができる。
【０１９３】
なお、このスタンバイ時においては、ハイ側およびロー側の電源線をハイインピーダンス状態に設定しており、ビット線ドライバのＭＯＳトランジスタのゲート−ソース間が、逆バイアス状態に設定され、またバックゲートバイアスも深くされており、十分にそのリーク電流が抑制され、スタンバイ時の消費電流が低減される。
【０１９４】
図１２は、この図１０に示すビット線駆動回路のデータ読出時の動作を示す信号波形図である。データ読出時においては、ビット線ドライバにおいてＰチャネルＭＯＳトランジスタＰＢＬおよびＰＢＲはゲートにＨレベルの信号を受け、オフ状態を維持する。また、ビット線ドライバのＭＯＳトランジスタＮＢＬおよびＮＢＲは、ゲートにＬレベルの信号を受けオフ状態である。従って、データ読出時において、ビット線ドライバＢＬＬＶａ−ＢＬＬＶｃおよびＢＬＲＶａ−ＢＬＲＶｃが、出力ハイインピーダンス状態に設定される。ビット線プリチャージトランジスタＰＴａ−ＰＴｃは、同様、データ読出時においては非導通状態に設定される。図２に示すリード選択回路を介してセンス電源から選択ビット線に対してセンス電流が供給される。
【０１９５】
この読出サイクルが完了すると、基板バイアス線７５の電圧レベルを、負電圧Ｖｂｂから、昇圧接地電圧Ｖｂｓｇにまで所定期間高く設定し、高速で、選択ビット線を放電する。このビット線のリセット完了後、スタンバイ状態に復帰し、各ビット線は中間電圧レベルに維持される。
【０１９６】
なお、このデータ読出モード時においては、そのＮチャネルＭＯＳトランジスタＮＢＬおよびＮＢＲのバックゲートへは、基板バイアス線７５を介して負電圧Ｖｂｂが、負電位発生回路８８から供給される。ＭＯＳトランジスタＰＢＬおよびＰＢＲのバックゲートに対しては、昇圧電位発生回路８６からの昇圧電圧がバックゲートへ与えられる。
【０１９７】
昇圧電位発生回路８６および負電位発生回路８８は、たとえば、キャパシタのチャージポンプ動作を利用する回路で構成される。降圧電位発生回路８７および昇圧接地発生回路８９は、抵抗素子を用いるレベルシフト回路または、基準電圧との比較に従って、基準電圧レベルと同じ電圧レベルの信号を出力する回路または、ダイオードのレベルシフト効果を利用する回路を用いて形成される。
【０１９８】
これらの昇圧電位発生回路８６、降圧電位発生回路８７、負電位発生回路８８および昇圧接地発生回路８９へは、テストモード指示信号ＴＥＳＴ３、ＴＥＳＴ４、ＴＥＳＴ５およびＴＥＳＴ６がそれぞれ与えられており、テストモード時これらの回路の動作を停止させ、外部からパッド９０、９１、９２および９３を介してこれらの内部電圧の電圧レベルを設定することができる。したがって、これらの電圧レベルを最適化し、その結果に従って、接地電位発生回路８７および昇圧接地発生回路８９の生成する電圧のチューニングを行なうこともできる。負電位発生回路８８および昇圧電位発生回路８６についても同様である。
【０１９９】
また、電源トランジスタ８０および８１が接続する電源ノードおよび接地ノードも、周辺回路から分離されており、この電源ノードおよび接地ノードへ、最適な大きさの電流がビット線へ供給されるようにこれらの電源トランジスタ８０および８１のサイズをテストモード時調整する。
【０２００】
なお、ビット線駆動回路においても電源制御は、データのリストアをおこおなう構成においては、十分に電源電圧および基板バイアス電圧の切り替えを行うことができる場合には、実際のデータ書込に応じて電源および基板バイアスの制御が行われてもよい。
【０２０１】
これに代えて、ビット線駆動回路の電源および基板バイアス制御が、アクティブサイクル指示信号ＺＡＣＴに従って実行されてもよい。
【０２０２】
図１３は、図１０に示すトライステートデコーダＢＬＤＫａ−ＢＬＤＫｃおよびＢＲＤＫａ−ＢＲＤＫｃの構成の一例を示す図である。図１３においては、トライステートデコーダＢＲＤＫ（ＢＲＤＫａ−ＢＲＤＫｃ）の構成を示す。図１３において、トライステートデコーダＢＲＤＫは、アドレス信号を受けるＡＮＤ型デコーダ１００と、デコーダ１００の出力信号と内部書込データＤｉｎとを受けるＮＡＮＤゲート１０２と、デコーダ１００の出力信号と書込データＤｉｎとを受けるＮＡＮＤゲート１０３と、書込タイミング信号ＺＷＡＣＴを反転するインバータ１０４と、ＮＡＮＤゲート１０２の出力信号と書込タイミング信号ＺＷＡＣＴとを受けるＯＲゲート１０５と、ＮＡＮＤゲート１０３の出力信号とインバータ１０４の出力信号を受けるＡＮＤゲート１０６を含む。
【０２０３】
ＯＲゲート１０５の出力信号が、ビット線ドライバＢＬＲＶに含まれるＭＯＳトランジスタＰＢＲのゲートへ与えられ、ＡＮＤゲート１０６の出力信号が、ビット線ドライバＢＬＲＶに含まれるＭＯＳトランジスタＮＢのゲートへ与えられる。
【０２０４】
スタンバイ時においては、書込タイミング信号ＺＡＣＴがＨレベルであり、ＯＲゲート１０５の出力信号がＨレベルであり、また、ＡＮＤゲート１０６の出力信号がＬレベルである。したがって、ビット線ドライバＢＬＲＶにおいては、ＭＯＳトランジスタＰＢＲおよびＮＢＲがともに非導通状態にある。
【０２０５】
ＡＮＤ型デコーダ１００は、選択時、Ｈレベルの信号を出力し、非選択時、Ｌレベルの信号を出力する。書込データＤｉｎが“１”のときには、このＮＡＮＤゲート１０２および１０３が、インバータとして動作する。
【０２０６】
データの書込時、書込タイミング信号ＺＡＣＴが所定のタイミングで活性化されてＬレベルとなる。応じて、ＯＲゲート１０５およびＡＮＤゲート１０６がバッファ回路として動作する。したがって、選択ビット線に対しては、ＯＲゲート１０４からは、Ｌレベルの信号が出力され、また、ＡＮＤゲート１０６が、Ｌレベルの信号を出力する。この状態においては、ＭＯＳトランジスタＮＢＲがオフ状態、ＭＯＳトランジスタＰＢＲがオン状態となる。ビット線ＢＬがＨレベルに駆動される。
【０２０７】
書込データＤｉｎが“０”のときには、ＮＡＮＤゲート１０２および１０３がともに、Ｈレベルの信号を出力する。ＯＲゲート１０５がＨレベルの信号を出力しＡＮＤゲート１０６がＨレベルの信号を出力する。したがって、ビット線ドライバＢＬＲＶにおいて、ＭＯＳトランジスタＰＢＲがオフ状態、ＭＯＳトランジスタＮＢＲオン状態となり、ビット線ＢＬが接地電圧レベルに駆動される。
【０２０８】
なお、データＤｉｎが“０”のときにはデコーダの出力に係らず、このトライステートドライバの出力信号の状態が決定される。従って、ＡＮＤ型デコード回路１００においては、書込データＤｉｎが“０”のときにはデコード動作が禁止されてもよい。
【０２０９】
非選択ビット線に対しては、ＡＮＤ型デコード回路１００の出力信号は、Ｌレベルである。従って、ＮＡＮＤゲート１０２および１０３の出力信号がＨレベルとなり、ビット線ドライバＢＬＲＶにおいて、ＭＯＳトランジスタＰＢＲがオフ状態、ＭＯＳトランジスタＮＢＲがオン状態となり、非選択ビット線は接地電圧レベルに維持される。アクティブサイクル時、非選択ビット線がフローティング状態となるのを確実に防止することができる。
【０２１０】
ビット線ドライバＢＬＬＶに対して設けられるトライステートデコーダＢＲＤＫに対しては、書込データＤｉｎに代えて、補の内部書込データＺＤｉｎを与える。
【０２１１】
トライステートデコーダＢＲＤＫに対して、この内部書込データＤｉｎに代えて書込データＺＤｉｎを与えることにより、書込データＤｉｎが、“０”のときに非選択状態を維持し、書込データＤｉｎが“１”のとき、ＡＮＤ型デコーダ１００の出力信号に従ってビット線ドライバＢＬＲＶを駆動することができる。
【０２１２】
このＡＮＤ型デコーダ１００の出力信号と読出活性化信号ＲＥＡＤを受けるＡＮＤ回路の出力信号をリードセレクトゲートへ与えることにより、コラムデコーダをデータ書込およびデータ読出に共通に用いることができる。この場合、内部書込データＤｉｎに代えて参照データＤｒｅｆを与えることにより、リストア動作およびデータ読出後のデータのリードモデファイライトによる書込を容易に行なうことができる。
【０２１３】
［ワード線駆動回路の構成］
図１４は、図１に示すワード線駆動回路およびその電源回路の構成を概略的に示す図である。図１４においては、ワード線ＷＬａ−ＷＬｃに対応して配置されるワード線ドライバＷＤＶａ−ＷＤＶｃを代表的に示す。ワード線ドライバは、このメモリセルアレイの両側に交互に配置される。
【０２１４】
ワード線ドライバＷＤＶａ−ＷＤＶｃは、それぞれ、ワード線デコーダＷＤＥＫａ−ＷＤＥＫｃの出力信号に従って対応のワード線ＷＬａ−ＷＬｃを選択状態へ駆動する。これらのワード線ドライバＷＤＶａ−ＷＤＶｃの各々は、ＰチャネルＭＯＳトランジスタＰＷＱとＮチャネルＭＯＳトランジスタＮＷＱを含む。これらのワード線ドライバＷＤＶａ−ＷＤＶｃの各々は、ＣＭＯＳインバータで構成され、対応のワード線デコーダＷＤＥＫａ−ＷＤＥＫｃの出力信号がＬレベルのときに、対応のワード線ＷＬａ−ＷＬｃを、Ｈレベルへ駆動する。
【０２１５】
ワード線ドライバＷＤＶａ−ＷＤＶｃにおいて、ＰチャネルＭＯＳトランジスタＰＷＱのソースが、共通にローカル電源線１１０に結合され、そのバックゲートが、共通にローカル基板バイアス線１１１に結合される。ＮチャネルＭＯＳトランジスタＮＷＱは、ソースが、共通にローカル電源線１１２に結合され、それらのバックゲートが、ローカル基板バイアス線１１３に結合される。
【０２１６】
ハイ側ローカル電源線１１０は、ハイ側グローバル電源線１１４に結合され、またロー側ローカル電源線１１２は、ロー側グローバル電源線１１６に結合される。グローバル電源線１１４は、補の読出活性化信号ＺＲＥＡＤをゲートに受ける電源トランジスタ１２０を介して電源ノードに結合される。グローバル電源線１１６は、接地ノードに結合される。従って、ロー側グローバル電源線１１６は、その電圧レベルが接地電圧に固定される。
【０２１７】
電源トランジスタ１２０が、ＰチャネルＭＯＳトランジスタで構成され、データ読出動作モード時、導通し、電源ノードをグローバル電源線１１４に結合する。これらの電源トランジスタ１２０が結合する電源ノードおよびロー側グローバル電源線１１６が接続する接地ノードは、他の周辺回路から分離されており、このワード線駆動回路の電源回路の動作を、ワード線選択動作に応じて他の回路と独立に制御することを可能にする。
【０２１８】
ローカル基板バイアス線１１１および１１３は、それぞれグローバル基板バイアス線１１５および１１７に結合される。グローバル基板バイアス線１１５は、スイッチングトランジスタ１２１を介して昇圧電位発生回路１２３に結合され、かつスイッチングトランジスタ１２５を介して降圧電位発生回路１２６に結合される。
【０２１９】
スイッチングトランジスタ１２１は、読出活性化信号ＲＥＡＤの非活性化時導通し、スイッチングトランジスタ１２５は、読出活性化信号ＺＲＥＡＤの活性化時導通する。昇圧電位発生回路１２８は、電源電圧ＶＣＣよりも高い電圧を生成し、降圧電位発生回路１２６は、電源電圧よりも低い電圧を生成する。この昇圧電位発生回路１２３および降圧電位発生回路１２６へは、それぞれテストモード指示信号ＴＥＳＴ７およびＴＥＳＴ８が与えられ、テストモード時、それぞれ個々に、活性／非活性が制御される。
【０２２０】
昇圧電位発生回路１２３の出力ノードは、テストモード時、パッド１３１に結合され、降圧電位発生回路１２６の出力ノードが、テストモード時、パッド１３２に結合される。これらのパッド１３１および１３２へは、テストモード時、外部から所望のレベルの電圧を供給することができる。
【０２２１】
グローバル基板バイアス線１１７は、スイッチングトランジスタ１２７を介して負電位発生回路１２８に結合され、かつスイッチングトランジスタ１２９を介して昇圧接地発生回路１３０に結合される。
【０２２２】
スイッチングトランジスタ１２７および１２９は、ＮチャネルＭＯＳトランジスタで構成され、それぞれのバックゲートが負電位発生回路１２８の出力ノードに結合される。スイッチングトランジスタ１２７は、読出活性化信号ＺＲＥＡＤの非活性化時導通し、負電位発生回路１２８の生成する負電位を伝達する。スイッチングトランジスタ１２９は、読出活性化信号ＲＥＡＤの活性化時導通し、昇圧接地発生回路１３０の生成する電圧を伝達する。
【０２２３】
負電位発生回路１２８は、接地電位よりも低い負電圧を生成し、昇圧接地発生回路１３０は、接地電圧よりも高い電圧を生成する。
【０２２４】
これらの負電位発生回路１２８および昇圧接地発生回路１３０へは、それぞれテストモード指示信号ＴＥＳＴ９およびＴＥＳＴ１０が与えられ、個々に、テストモード時、活性／非活性が制御される。テストモード時においては、負電位発生回路１２８の出力ノードが、パッド１３３に結合され、また昇圧接地発生回路１３０の出力ノードも、テストモード時パッド１３４に結合される。テストモード時においては、これらの負電位発生回路１２８および昇圧接地発生回路１３０の動作を停止させ、負電圧および昇圧接地電圧の電圧レベルを外部から調整して、リーク電流等をテストすることができる。
【０２２５】
図１５は、図１４に示すワード線駆動回路２および電源回路の動作を示す信号波形図である。以下、図１５を参照して、図１４に示す構成の動作について説明する。
【０２２６】
スタンバイ時においては、補の読出活性化信号ＺＲＥＤは、Ｈレベルであり、電源トランジスタ１２０はオフ状態であり、グローバル電源線１１４は、電源ノードから分離される。
【０２２７】
ワード線デコーダＷＤＥＫａ−ＷＤＥＫｃの出力信号は、スタンバイ時においては、Ｈレベルであり、ワード線ドライバＷＤＶａ−ＷＤＶｃそれぞれにおいて、ＮチャネルＭＯＳトランジスタＮＷＱがオン状態、ＰチャネルＭＯＳトランジスタＰＷＱがオフ状態である。
【０２２８】
この状態において、ＭＯＳトランジスタＰＷＱを介してリーク電流（サブスレッショルド電流）が流れ、ローカル電源線１１０およびグローバル電源線１１４の電圧レベルは、電源トランジスタ１２０を介して流れるリーク電流とワード線ドライバＷＤＶａ−ＷＤＶｃのＰチャネルＭＯＳトランジスタＰＷＱを介して流れるリーク電流が釣り合う電圧レベルで安定化する。また、ワード線ドライバのＰチャネルＭＯＳトランジスタＰＷＱのゲート−ソース間が逆バイアス状態となり、ＭＯＳトランジスタＰＷＱを介して流れるリーク電流が抑制される。
【０２２９】
このとき、スイッチングトランジスタ１２１がオン状態、スイッチングトランジスタ１２５がオフ状態であり、基板バイアス線１１１へは、昇圧電位発生回路１２３の生成する昇圧電圧が供給される。したがって、ワード線ドライバＷＤＶａ−ＷＤＶｃにおいて、ＰチャネルＭＯＳトランジスタＰＷＱの基板バイアスが深くなり、確実に、リーク電流が抑制される。
【０２３０】
ワード線ドライバＷＤＶａ−ＷＤＶｃにおいて、ＮチャネルＭＯＳトランジスタＮＷＱがオン状態であり、ワード線ＷＬａ−ＷＬｃは、それぞれロー側ローカル電源線１１２を介してロー側グローバル電源線１１６に結合される。ロー側ローカル電源線１１２およびロー側グローバル電源線１１６が接地電圧レベルである。この状態において、ワード線ＷＬａ−ＷＬｃは、フローティング状態のハイ側電源線に結合されても、ロー側電源線１１２および１１６が接地電圧レベルであり、ワード線ドライバのＮチャネルＭＯＳトランジスタＮＷＱを介して各ワード線が接地電圧レベルに固定される。
【０２３１】
また、スイッチングトランジスタ１２７がオン状態で、スイッチングトランジスタ１２９がオフ状態であり、基板バイアス線１１７および１１３へは、負電位発生回路１２８からの負電圧が供給され、ワード線ドライバＷＤＶａ−ＷＤＶｃのＮチャネルＭＯＳトランジスタＮＷＱのしきい値電圧が高くされる。この場合、ＭＯＳトランジスタＰＷＱからのリーク電流がＭＯＳトランジスタＮＷＱを介して接地へ放電されるのを確実に抑制することができる。
【０２３２】
データ読出が始まると、補の読出活性化信号ＺＲＥＡＤがＬレベルとなり、電源トランジスタ１２０がオン状態となり、グローバル電源線１１４へ電源電圧ＶＣＣが供給される。また、スイッチングトランジスタ１２５および１２９がオン状態となり、スイッチングトランジスタ１２１および１２７がオフ状態となる。したがって基板バイアス線１１５および１１１には、降圧電位発生回路１２６からの降圧電圧が供給され、また基板バイアス線１１７および１１３へは、昇圧接地発生回路１３０の発生する電圧が供給される。したがってワード線ドライバＷＤＶａ−ＷＤＶｃにおいて、ＭＯＳトランジスタＰＷＱおよびＮＷＱの基板バイアスが浅くなり、高速で、アドレス指定された行に対応するワード線を選択状態へ駆動する。
【０２３３】
読出動作が完了すると、選択状態のワード線ＷＬを非選択状態へ駆動する必要がある。この場合、昇圧接地発生回路１３０からの昇圧接地電圧を基板バイアス線１１７および１１３を介して伝達し、ワード線ドライバＷＤＶａ−ＷＤＶｃの放電用のＭＯＳトランジスタＮＷＱの駆動力を十分大きくする。これにより、選択状態のワード線を高速で非選択状態へ駆動することができる。この後、スイッまた、このワード線駆動回路においては、データ読出時、Ｌレベルのワード線を、電源電圧レベルへ駆動することが要求される。したがって、ＮチャネルＭＯＳトランジスタＮＷＱにおいて大きな駆動力が要求されるのは、選択ワード線を非選択状態へ駆動するときである。したがって、データ読出完了後のリセット期間のみ、この基板バイアス線１１３および１１７へ、昇圧接地発生回路１３０からの昇圧接地電圧が伝達されるように構成されてもよい。
【０２３４】
以上のように、このワード線ドライバにおいても、スタンバイ時においては、ドライブトランジスタの基板バイアスを深くし、また電源線をフローティング状態に維持しており、スタンバイ時のリーク電流を抑制することができる。また、動作時においては、基板バイアスを浅くしており、大きな駆動力で、ワード線を選択状態へ高速で駆動することができ、ドライバの面積を増大させることなく、小占有面積で大きな駆動力を有するワード線駆動回路を実現することができる。
【０２３５】
［ソース線駆動回路の構成］
図１６は、ソース線駆動回路５の構成を示す図である。このソース線駆動回路５においても、ソース線の両側に交互にソース線ドライバが配置される。図１６においては、一方側に配置されるソース線駆動回路５のソース線ドライバを示す。図１６においては、ソース線ＳＬａ−ＳＬｃを代表的に示す。
【０２３６】
ソース線ＳＬａ−ＳＬｃそれぞれに対応して、ソース線ドライバＳＳＶａ−ＳＳＶｃが設けられる。これらのソース線ドライバＳＳＶａ−ＳＳＶｃの各々は、それぞれ対応のワード線ＷＬａ−ＷＬｃ上の信号電位に応答するＮチャネルＭＯＳトランジスタＮＳＱおよびＰチャネルＭＯＳトランジスタＰＳＱを含む。
【０２３７】
ＮチャネルＭＯＳトランジスタＮＳＱは、導通時、対応のソース線ＳＬａ−ＳＬｃを、ロー側ローカルソース電源線１５０に結合する。ＰチャネルＭＯＳトランジスタＰＳＱは、導通時、対応のソース線ＳＬａ−ＳＬｃを中間電圧伝達線１５１に結合する。この中間電圧伝達線１５１上の中間電圧Ｖｍは、メモリセルＭＣにおけるアクセストランジスタＭＴのゲート−ソース間が逆バイアス状態となる電圧レベルであり、電源電圧ＶＣＣと接地電圧ＧＮＤの間の電圧レベルであればよい。この中間電圧Ｖｍは、ビット線ＢＬのプリチャージ電圧Ｖｍａと同じ電圧レベルであってもよい。
【０２３８】
ロー側ローカルソース電源線１５０は、ソース電源トランジスタ１５２を介して接地ノードに結合される。このソース電源トランジスタ１５２は、読出活性化信号ＲＥＡＤの活性化に応答して導通する。ロー側ソース電源線１５０は、また、テストモード指示信号ＴＥＳＴ１１に応答して導通するスイッチングトランジスタ１５４を介してパッドＰＡＤに結合される。このスイッチングトランジスタ１５４は、ＮチャネルＭＯＳトランジスタで構成され、テストモード指示信号ＴＥＳＴ１１がＨレベルのとき、ロー側ソース電源線１５０をパッドＰＡＤに結合し、選択ソース線の電圧レベルを変更して、応じてソース線を流れるセンス電流を変更し、またリーク電流の大きさを変更してテストする。
【０２３９】
スタンバイ状態においては、このソース電源トランジスタ１５２はオフ状態であり、ロー側ソース電源線１５０は、接地ノードから分離される。ワード線ＷＬａ−ＷＬｃは、非選択状態であり、ソース線ドライバＳＳＶａ−ＳＳＶｃにおいて、ＰチャネルＭＯＳトランジスタＰＳＱがオン状態となり、中間電圧Ｖｍが、ソース線ＳＬａ−ＳＬｃに伝達される。ソース線ＳＬａ−ＳＬｃが中間電圧Ｖｍレベルにプリチャージされても、ソース線ドライバＳＳＶａ−ＳＳＶｃにおいては、ＮチャネルＭＯＳトランジスタＮＳＱがオフ状態であり、ローカルソース電源線１５０の電圧レベルは、このＭＯＳトランジスタＮＳＱのリーク電流とソース電源トランジスタ１５２のリーク電流が釣り合う電圧レベルで安定化する。
【０２４０】
この状態においては、ソース線ドライバＳＳＶのＮチャネルＭＯＳトランジスタのゲート−ソース間が逆バイアス状態となり、ＭＯＳトランジスタＮＳＱを介して流れるリーク電流が抑制される。
【０２４１】
データ読出時においては、読出活性化信号ＲＥＡＤがＨレベルとなり、ソース電源トランジスタ１５２がオン状態となり、ロー側ローカルソース電源線１５０が接地ノードに結合され、その電圧レベルが接地電圧レベルに維持される。選択ワード線に対応して設けられるソース線ドライバにおいてＮチャネルＭＯＳトランジスタＮＳＱが導通し、選択メモリセルに対するソース線ＳＬが、接地電圧レベルに駆動される。
【０２４２】
非選択メモリセルにおいては、ソース線が、中間電圧Ｖｍレベルに維持され、選択ビット線から非選択メモリセルの抵抗性素子ＲＴを介して流れる電流が、さらにアクセストランジスタＭＴを介して非選択ソース線へリークするのを抑制する。これにより、正確に、選択メモリセルにおいて、ビット線からソース線に流れる電流量を、その選択メモリセルの記憶データに応じた電流量に設定することができ、正確にメモリセルデータの読出を行なうことができる。
【０２４３】
データ読出が完了すると、選択ワード線が非選択状態へ駆動され、応じて、選択ワード線に対応して配置されたソース線ドライバＳＳＶにおいて、ＮチャネルＭＯＳトランジスタＮＳＱがオフ状態、ＰチャネルＭＯＳトランジスタＰＳＱがオン状態となり、選択ソース線が、再び中間電圧Ｖｍレベルにプリチャージされる。また、ソース電源トランジスタ１５２がオフ状態となり、ロー側ソース電源線１５０が、フローティング状態に維持される。
【０２４４】
テストモード時においては、テストモード指示信号ＴＥＳＴ１１をＨレベルに設定し、パッドＰＡＤへ、所望のレベルの電圧を印加することにより、このソース線を流れる電流量の調整、およびリーク電流量の測定を行う。
【０２４５】
以上のように、ソース線ドライバを、対応のワード線上の信号に応答して駆動することにより、ソース線を駆動するためのデコード回路は不要となり、回路占有面積を低減することができる。また、非選択状態のソース線を、中間電圧Ｖｍレベルにプリチャージして維持することにより、メモリセルのリーク電流を低減することができる。また、ソース接地線（ロー側ローカルソース電源線）を、スタンバイ状態時フローティング状態に維持することにより、このスタンバイ時、ソース線を中間電圧レベルに維持しても、リーク電流を抑制することができ、スタンバイ電流を低減することができる。
【０２４６】
［全体の配置］
図１７は、この発明に従う不揮発性半導体記憶装置の基板領域の配置を概略的に示す図である。この図１７に示す半導体記憶装置においては、メモリアレイ２００ａおよび２００ｂが設けられる。これらのメモリアレイ２００ａおよび２００ｂそれぞれにおいて、メモリセルが行列状に配列される。メモリアレイ２００ａおよび２００ｂは、それぞれアレイ基板領域２１０ａおよび２１０ｂ内にそれぞれ形成される。このアレイ基板領域２１０ａおよび２１０ｂ内に、メモリセルのアクセストランジスタが形成される。
【０２４７】
これらのアレイ基板領域のバイアス電圧を、個々に調整することによりアレイ基板領域２１０ａおよび２１０ｂにおいてノイズが発生しても、ノイズの伝播を抑制することができる。また、メモリアレイ２００ａおよび２００ｂをここに駆動することにより、選択メモリセルを含むアレイのみを選択状態に駆動するいわゆるブロック分割動作が可能となり、消費電流を低減することができる。
【０２４８】
メモリアレイ２００ａの一方側に、ワード線駆動回路２０２ａｕ、ワード線デコード回路２０３ａｕ、デジット線駆動回路２０４ａｕおよびデジット線デコード回路２０５ａｕがこの順に配置される。ワード線駆動回路２０２ａｕが、基板領域２１１ａｕ内に形成され、デジット線駆動回路２０４ａｕが、基板領域２１２ａｕ内に形成される。
【０２４９】
同様、メモリアレイ２００ａの他方側において、ワード線駆動回路２０２ａｌが基板領域２１１ａｌ内に形成され、デジット線駆動回路２０４ａｌが、基板領域２１２ａｌ内に形成される。ワード線駆動回路２０２ａｌとデジット線駆動回路２０４ａｌの間にワード線デコード回路２０３ａｌが配置される。
【０２５０】
デジット線駆動回路において、デジット線ドライバは、ＰチャネルＭＯＳトランジスタで構成され、このデジット線駆動回路２０４ａｕおよび２０４ａｌが形成される基板領域２１２ａｌおよび２１２ａｕは、たとえばＮウェル領域で形成される。一方、ワード線駆動回路２０２ａｕおよび２０２ａｌは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含むため、これらのＰチャネルＭＯＳトランジスタ形成領域およびＮチャネルＭＯＳトランジスタがこの基板領域２１２ａｕおよび２１１ａｌに形成される。これは、たとえばツインウェル構造を用いて実現される。
【０２５１】
メモリアレイ２００ｂに対して、一方側にワード線駆動回路２０２ｂｕ、ワード線デコード回路２０３ｂｕ、デジット線駆動回路２０４ｂｕおよびデジット線デコード回路２０５ｂｕが配置される。ワード線駆動回路２０２ｂｕが基板領域２１１ｂｕ内に形成され、デジット線駆動回路２０４ｂｕが、基板領域２１２ｂｕ内に形成される。
【０２５２】
メモリアレイ２００ｂの他方側において、ワード線駆動回路２０２ｂｌ、ワード線デコード回路２０３ｂｌ、デジット線駆動回路２０４ｂｌおよびデジット線デコード回路２０５ｂｌが配置される。ワード線駆動回路２０２ｂｌが、基板領域２１１ｂｌに形成され、デジット線駆動回路２０４ｂｌが、基板領域２１２ｂｌに形成される。
【０２５３】
メモリアレイ２００ａおよび２００ｂの間に、リード選択回路２０６ａおよび２０６ｂと、ビット線駆動回路２０７ａおよび２０７ｂと、コラムデコーダ２０８が配置される。リード選択回路２０６ａとビット線駆動回路２０７ａの間に、内部データ線（ＩＯ線）が配置され、データ読出時において、センス動作を行う差動増幅回路へ内部読出データが伝達される。
【０２５４】
ビット線駆動回路２０７ａおよび２０７ｂが、それぞれ基板領域２２０ａおよび２２０ｂ内に形成される。コラムデコーダ２０８は、データ書込および読出用に別々に設けられてもよく、また書込動作時および読出動作時、両動作時において、デコード動作を行なうように構成されてもよい。
【０２５５】
この図１７に示す配置においては、メモリアレイ２００ａおよび２００ｂが設けられており、選択メモリセルを含むメモリアレイに対してのみデータアクセスを行なうことにより、消費電流を低減する。これは、メモリアレイ２００ａおよび２００ｂそれぞれに、メモリセルを選択するための回路が配置されているため、「ブロック分割動作」を行なうことができる。
【０２５６】
また、ワード線駆動回路２０２ａｕ、２０２ｂｕ、２０２ａｌおよび２０２ｂｌが、それぞれ基板領域２１１ａｕ、２１１ｂｕ、２１１ａｌおよび２１１ｂｌに形成され、またデジット線駆動回路２０４ａｕ、２０４ｂｕ、２０４ａｌおよび２０４ｂｌが、それぞれ基板領域２１２ａｕ、２１２ｂｕ、２１２ａｌおよび２１２ｂｌ内に形成されており、これらを個々に、その基板電位を制御することができる。
【０２５７】
また、ビット線駆動回路２０７ａおよび２０７ｂがそれぞれ基板領域２２０ａおよび２２０ｂに形成され、他の回路の基板領域と分離されている。
【０２５８】
これらのワード線駆動回路およびデジット線駆動回路およびビット線駆動回路に対して、それぞれ異なるタイミングで基板バイアスを変更することができ、各動作モードに応じて基板バイアスを設定することにより、低消費電流で高速動作をさせることができる。
【０２５９】
すなわち、スタンバイ状態時においては、これらのワード線駆動回路、デジット線駆動回路およびビット線駆動回路の基板領域に、負バイアスを印加し、リーク電流を低減する。アクティブサイクルが始まると、データ読出が指示されるかデータ書込が指示されるかに応じて、ワード線駆動回路、デジット線駆動回路およびビット線駆動回路の基板バイアスを設定する。各回路ごとに基板領域を分離することにより、各動作モードに応じて、最適な基板バイアスを設定することができ、高速動作しかつ消費電流を低減することができる。
【０２６０】
この図１７に示す配置においては、ワード線駆動回路、デジット線駆動回路およびビット線駆動回路が、その基板バイアスが個々に制御されるため、電源線も個々に調整されるため、それぞれの電源ノードおよび接地ノードは、各回路に対応して個々に設けられる。
【０２６１】
電源回路および基板バイアス回路は、ワード線駆動回路、ビット線駆動回路およびデジット線駆動回路にそれぞれ対応して配置される。グローバル電源線に対して配置される電源回路が、所定の領域内において集中的に配置されてもよい。ただし、ブロック分割動作を実現するために、メモリアレイ２００ａおよび２００ｂそれぞれに対して電源回路および基板バイアス回路を配置して、個々に制御する必要がある。
【０２６２】
［基板領域の配置２］
図１８は、この発明に従う不揮発性半導体記憶装置の基板領域の配置の変更例を示す図である。この図１８に示す構成においても、２つのメモリアレイ２００ａおよび２００ｂが設けられ、これらのメモリアレイ２００ａおよび２００ｂは、それぞれアレイ基板領域２１０ａおよび２１０ｂ内に形成される。メモリアレイ２００ａに対応して、ワード線駆動回路、デジット線駆動回路、ワード線デコード回路およびデジット線デコード回路が配置され、メモリアレイ２００ｂにおいても、ワード線駆動回路、デジット線駆動回路、ワード線デコード回路およびデジット線デコード回路が設けられる。このメモリアレイ２００ａおよび２００ｂに対して設けられるメモリセルの選択回路およびデータ読出に関連する回路部分の構成は図１７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６３】
この図１８に示す不揮発性半導体記憶装置の構成においては、以下の点が、図１７に示す不揮発性半導体記憶装置の基板領域の配置と異なっている。すなわち、図１８に示す不揮発性半導体記憶装置においては、ワード線駆動回路２０２ａｕおよびデジット線駆動回路２０４ａｕが共通に、基板領域２３０ａｕ内に形成され、ワード線駆動回路２０２ａｌおよびデジット線駆動回路２０４ａｌが、共通に基板領域２３０ａｌ内に形成される。デジット線駆動回路２０４ｂｕおよびワード線駆動回路２０２ｂｕが、基板領域２３０ｂｕ内に形成され、ワード線駆動回路２０２ｂｌおよびデジット線駆動線２０４ｂｌが共通に、基板領域２３０ｂｌ内に形成される。
【０２６４】
したがって、ワード線およびデジット線の駆動回路を、共通の回路基板領域内に配置する。基板領域２３０ａｕ、２３０ａｌ、２３０ｂｕおよび２３０ｂｌにおいても、ＰチャネルＭＯＳトランジスタを形成する基板領域と、ＮチャネルＭＯＳトランジスタを形成する基板領域が設けられる。
【０２６５】
これらの基板領域の外部にデジット線デコード回路およびワード線デコード回路が配置される。
【０２６６】
列選択およびデータ読出に関連する部分の構成は、図１７に示す構成と同じである。
【０２６７】
この図１８に示す基板領域の配置の場合、デジット線駆動回路とワード線駆動回路が共通の基板領域内に形成される。したがって、これらのワード線駆動回路とデジット線駆動回路の基板領域を分離するためのウェル分離領域が不要となり、回路のレイアウト面積を低減することができる。この基板領域２３０ａｕ、２３０ａｌ、２３０ｂｕおよび２３０ｂｌは、スタンバイ状態時には負バイアス状態（逆バイアス状態）に設定され、データの書込／読出を行なうアクティブサイクル時においては、正バイアス状態（順バイアス状態）に設定される。
【０２６８】
したがって、デジット線駆動回路およびワード線駆動回路のバックゲートバイアスは、同じタイミングで変更される。データの書込／読出を、ランダムなシーケンスで実行する場合、基板領域は、デジット線駆動回路およびワード線駆動回路ともに、正バイアス状態に設定する必要がある。基板バイアスを、書込／読出サイクルに応じて切換る場合、応答の遅れが生じる場合があり、このような状態のときに、スタンバイサイクル／アクティブサイクルで、これらのデジット線駆動回路およびワード線駆動回路の基板バイアスを切換えることにより、安定に基板バイアスを設定することができる。
【０２６９】
［基板領域の配置３］
図１９は、この発明に従う不揮発性半導体記憶装置の基板領域のさらに他の配置を示す図である。回路構成は、図１７および図１８に示す半導体記憶装置の回路構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０２７０】
この図１９に示す不揮発性半導体記憶装置の配置においては、メモリアレイ２００ａおよび２００ｂは、それぞれ、アレイ基板領域２１０ａおよび２１０ｂ内に形成される。ワード線駆動回路２００ａｕ、デジット線駆動回路２０４ａｕ、ワード線デコード回路２０３ａｕおよびデジット線デコード回路２０５ａｕが、基板領域２５０ａｕ内に形成される。ワード線駆動回路２０２ａｌ、デジット線駆動回路２０４ａｌ、ワード線デコード回路２０３ａｌおよびデジット線デコード回路２０５ａｌが、基板領域２５０ａｌに形成される。
【０２７１】
また、ワード線駆動回路２０２ｂｕ、デジット線駆動回路２０４ｂｕ、ワード線デコード回路２０３ｂｕ、およびデジット線デコード回路２０５ｂｕが、基板領域２５０ｂｕ内に形成される。ワード線駆動回路２０２ｂｌ、デジット線駆動回路２０４ｂｌ、ワード線デコード回路２０３ｂｌおよびデジット線駆動回路２０５ｂｌが、基板領域２５０ｂｌ内に形成される。
【０２７２】
さらに、ビット線駆動回路２０７ａおよび２０７ｂと、コラムデコーダ２０８が基板領域２５２内に形成される。リード選択回路２０６ａおよび２０６ｂは、この基板領域２５２の外部に形成される。
【０２７３】
この図１９に示す構成においては、デコードを実行する回路部分と、このデコード回路の出力信号に従って対応の信号線を駆動する駆動回路とは、同一の基板領域内に配置され、その基板バイアス電位がスタンバイ／アクティブサイクルに応じて制御される。デコード回路と駆動回路の基板領域を分離するための領域が不要となり、よりレイアウト面積を低減することができる。
【０２７４】
また、デジット線デコード回路およびワード線デコード回路の基板領域の電位も、デジット線駆動回路およびワード線駆動回路と同様に制御することができ、このデジット線デコード回路２０５ａｕ、２０５ｂｕ、２０５ａｌおよび２０５ｂｌと、ワード線デコード回路２０３ａｕ、２０３ａｌ，２０３ｂｕおよび２０３ｂｌの消費電流も低減することができる。
【０２７５】
ここで、ビット線駆動回路２０７ａおよび２０７ｂとは、対応のメモリアレイが異なるため、個々に動作する必要があり、ビット線駆動回路２０７ａおよび２０７ｂの基板領域は分離される。コラムデコーダ２０８についても、一方のメモリアレイのビット線駆動回路を活性状態とし、他方のメモリアレイに対して配置されたいビット線駆動回路を非選択状態とするため、これらのビット線駆動回路およびコラムデコーダの基板領域は別々に配置される。
【０２７６】
アクティブサイクルにおいては、デジット線デコード回路、ワード線デコード回路およびコラムデコーダの電流駆動力が大きくされるため、高速で、選択動作を行なうことができる。
【０２７７】
なお、図１７から図１９に示す構成において、ビット線駆動回路は、各メモリアレイの両側に配置され、メモリアレイ２００ａおよび２００ｂそれぞれにおいて、選択ビット線が両側から駆動される。
【０２７８】
以上のように、この各回路の基板バイアスを、動作モードに応じて変更することにより、スタンバイ時の消費電流を低減でき、またアクティブサイクル時の電流駆動力を大きくすることができ、高速でかつ低消費電流で動作する半導体記憶装置を実現することができる。
【０２７９】
［他の適用例］
上述の説明においては、メモリセルデータ読出時においては、参照データを書込み、その参照データとメモリセルから読出されたデータの比較を行なってメモリセルデータを決定している。しかしながら、この電源構成および基板バイアスの構成については、メモリセルアレイ内にダミーセルを設け、このダミーセルのデータと、選択メモリセルのデータとを比較する構成に対しても適用することができる。
【０２８０】
上述の説明においては、誘起磁界によりメモリセルの記憶部に分極を生じさせ、その分極方向にしたがってデータを不揮発的に記憶する不揮発性半導体記憶装置について説明している。しかしながら、不揮発性半導体記憶装置としては、ＭＲＡＭに限定されず、例えば、結晶質と非晶質の間で結晶状態を変化させることにより、データを不揮発的に記憶する不揮発性半導体記憶装置であっても本発明は適用可能である。この例としては、例えば、日経マイクロデバイス、２００２年３月号、第６５ページから第７８ページの、「不揮発性メモリ最前線；フラッシュからＯＵＭへ．米インテルが描く将来像」と題された記事に開示されているＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｙ）のような相変化メモリであってもよい。
【０２８１】
この相変化メモリにおいては、メモリセルが薄膜のカルコゲナイト相および発熱素子により構成され、データ書込電流が通過する発熱素子からの加熱パターンに応じてカルコゲナイト相が、アモルファス化または結晶化される。カルコゲナイト相の電気抵抗は、アモルファス状態および結晶状態でそれぞれ異なる。書込電流を書込データに応じて設定することにより、カルコゲナイト相の状態を設定することができ、応じてデータを不揮発的に記憶することができる。
【０２８２】
さらに、メモリセルとしては、不揮発性メモリセルに限定されず、いかなるメモリセルの構造に対しても、本発明は適用可能である。メモリセルの選択のために、選択電流を使用するため、磁場によりメモリセルに分極を生じさせてその分極状態を不揮発的に記憶する不揮発性半導体記憶装置と、データ書込電流が通過する発熱素子からの加熱により相転移を生じさせて、その相の状態を不揮発的に記憶する不揮発性半導体記憶装置が、現状では、本発明が適用される半導体記憶装置としては、最も適している。しかしながら、メモリセルの形態として、キャパシタに電荷を保持することによりデータを記憶し、選択トランジスタによりキャパシタの記憶電荷の読出／書込を行うメモリセルに対しても、この選択トランジスタの活性化信号配線（ワード線）の高速化のために本発明を適用することも可能である。
【０２８３】
なお、ＭＲＡＭにおいて、アクセストランジスタは、ＮチャネルＭＯＳトランジスタで構成されている。しかしながら、このアクセストランジスタが、ＰチャネルＭＯＳトランジスタで構成されていても、本発明は同様、適用可能である。
【０２８４】
【発明の効果】
以上のように、この発明に従えば、スタンバイ時の消費電流を動作時の駆動能力を低下させることなく大幅に低減することができる。
【０２８５】
すなわち、メモリセルが接続する信号線を駆動する信号線駆動回路の電源ノードの印加電圧を、動作モードに応じて変更しており、信号線駆動回路の動作時の駆動能力を低下させることなく消費電流を低減することができる。
【０２８６】
特に、電源ノードを、この信号線駆動回路の非活性化時ハイインピーダンス状態に設定し、この信号線駆動回路の活性化時電源ノードに一定電圧レベルの電圧を供給することにより、信号線駆動回路の電源を階層電源構成とすることができ、簡易な回路構成で、確実に、動作時の駆動力を低下させることなく、スタンバイ時の消費電流を低減することができる。
【０２８７】
また、この信号線駆動回路は、メモリセル列に対応して配置されるビット線を駆動するビット線駆動回路の場合、データの書込を行なうビット線駆動回路におけるスタンバイ時の消費電流を、データ書込時の電流駆動能力を低下させることなく容易に増大させることができる。
【０２８８】
また、ビット線をビット線駆動回路の非活性化時に所定電圧レベルに保持することにより、ビット線がスタンバイ時にフローティング状態となるのを防止することができ、ビット線電位がスタンバイ時に浮き上がり誤動作が生じるのを防止することができる。また、メモリセルを介してリーク電流が流れるのを防止することができる。
【０２８９】
また、信号線駆動回路が、メモリセル行に対応して配置されるワード線を選択状態へ駆動するワード線駆動回路の場合、データ読出時に選択ワード線を駆動するワード線駆動回路のスタンバイ時の消費電流を、動作時の電流駆動力を低下させることなく低減することができる。
【０２９０】
また、この信号線駆動回路が、メモリセル行に対応して配置されるソース線を駆動するソース線駆動回路の場合、スタンバイ時のソース線駆動回路のリーク電流を低減することができ、また動作時、高速で、選択行に対応して配置されたソース線を所定電圧レベルに駆動することができる。
【０２９１】
また、このソース線駆動回路に対して、対応のソース線の非選択時、電源ノードの電圧と異なる電圧レベルの電圧を供給するリセット素子を設けることにより、非選択ソース線において、メモリセルを介してリーク電流が流れるのを確実に防止することができ、消費電流を低減することができる。
【０２９２】
また、ソース線駆動回路およびソース線リセット素子を、対応のワード線上の信号に従って選択的に活性化することにより、ソース線駆動回路を選択するためのソース線デコーダが不要となり、回路のレイアウト面積が低減され、また消費電流も低減することができる。
【０２９３】
また、この信号線駆動回路において、メモリセル行に対応して配置される信号線を駆動するドライブトランジスタのバックゲートへ印加される電圧を、動作モードに従ってその電圧レベルを変更することにより、スタンバイ時のリーク電流を低減でき、また動作時の電流駆動力を大きくすることができ、小占有面積でかつ低消費電流で動作する信号線駆動回路を実現することができる。
【０２９４】
また、メモリセル列に対応して配置される信号線を駆動する信号線駆動回路のドライブトランジスタのバックゲートの電圧レベルを、動作モードに応じて変更することにより、この信号線駆動回路のレイアウト面積を増加させることなく、動作時の電流駆動力を大きくすることができ、回路レイアウト面積を低減することができる。また、この信号線駆動回路のスタンバイ時の消費電流をより低減することができる。
【０２９５】
また、このバックゲートバイアス電圧として、信号線駆動回路の活性化時、ドライブトランジスタのバックゲートのＰＮ接合を順方向にバイアスし、非活性化時逆方向にバイアスする電圧を印加することにより、スタンバイ時のリーク電流を抑制し、かつ動作時の電流駆動力を大きくすることができる。
【０２９６】
また、電源回路を周辺回路の電源と分離することにより、特定の動作モード時には、その電源回路の供給する電圧レベルを変更することにより、信号線駆動回路が最適動作する電圧レベルを検出することができる。
【０２９７】
また、この信号線駆動回路のドライブトランジスタのバックゲートに与えられる電圧を、特定動作モード時通常動作モード時の電圧レベルと異なる電圧レベルに設定することにより、これらのバックゲートバイアス電圧を最適化することができ、また、リーク電流などのテストを行なうことができる。
【０２９８】
また、メモリブロックをそれぞれ別々の基板領域に形成し、またメモリブロックの基板領域と分離してそれぞれ個々の基板領域内にアレイ駆動回路を配置することにより、メモリブロック単位で動作させて、消費電流を低減でき、また基板領域の分離により、ノイズの伝搬を防止でき、安定に動作させることができる。また、各基板領域のバイアス電圧を、各回路アレイ駆動回路の動作モードに応じて最適値に設定することができ、低消費電流で高速動作する半導体記憶装置を実現することができる。
【０２９９】
また、メモリセルの抵抗性素子に結合するビット線を駆動する回路を、独立した基板領域に配置することにより、このビット線駆動回路のスタンバイ時の消費電流を低減しかつ動作時の駆動力を、レイアウト面積を増大させることなく大きくすることができる。
【０３００】
また、ワード線ドライブ回路を分離基板領域に特に配置することにより、各動作モードに応じて、最適なバイアス電圧レベルに基板バイアス電圧を設定することができる。
【０３０１】
また、デジット線を駆動するデジット線駆動回路と、ワード線を駆動するワード線駆動回路を別々の基板領域に配置することにより、デジット線およびワード線の駆動状況に応じて、これらのデジット線駆動回路およびワード線駆動回路の基板バイアスを最適値に設定することができ、低消費電流で高速動作するデジット線駆動回路を実現することができる。
【０３０２】
また、ワード線駆動回路とデジット線駆動回路を共通の基板領域内に形成することにより、これらの駆動回路の基板領域を分離する領域が不要となり、レイアウト面積が低減される。
【０３０３】
また、ワード線デコード回路、ワード線駆動回路、デジット線デコード回路およびデジット線駆動回路を、共通の基板領域に形成することにより、基板領域の分離のための領域が不要となり、レイアウト面積が低減される。また、デコード回路においてもスタンバイ時の消費電流を低減することができる。
【０３０４】
また、選択時、制御電極が接続される配線に電流が供給される第１のトランジスタの基板領域に対し第１の動作モード時においては基板電位供給回路により第１のトランジスタの出力ノードと導通ノードの電位の中間の電位を供給し、第２の動作モード時に、この基板領域を基板電位供給回路から分離することにより、第２の動作モード時基板電位を変更して第１のトランジスタの動作特性を試験して、最適な動作特性を与える基板電位を設定することができる。また、第１の動作モード時において、第１のトランジスタのソース／ドレインの中間電位を基板に供給することにより、第１のトランジスタのしきい値電圧の絶対値を小さくして高速で、または大きな電流駆動力で第１のトランジスタを動作させることができる。
【図面の簡単な説明】
【図１】この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示す不揮発性半導体記憶装置の要部の構成を具体的に示す図である。
【図３】図１に示す不揮発性半導体記憶装置のデータ読出部の構成の一例を示す図である。
【図４】図２および図３に示す回路のデータ読出時の動作を示す信号波形図である。
【図５】（Ａ）および（Ｂ）は、図３に示すデータ読出部の動作を示す信号波形図である。
【図６】図１に示す制御回路の要部の構成を概略的に示す図である。
【図７】図６に示す制御回路の動作を示すフロー図である。
【図８】図１に示すデジット線駆動回路の構成およびその電源部の構成を示す図である。
【図９】図８に示す回路の動作を示す信号波形図である。
【図１０】図１に示すビット線駆動回路およびその電源部の構成を示す図である。
【図１１】図１０に示す回路の動作を示す信号波形図である。
【図１２】図１０に示すビット線駆動回路のデータ読出時の動作を示す信号波形図である。
【図１３】図１０に示すトライステートデコーダの構成の一例を示す図である。
【図１４】図１に示すワード線駆動回路の構成および電源部の構成を示す図である。
【図１５】図１４に示す回路の動作を示す信号波形図である。
【図１６】図１に示すソース線駆動回路の構成を概略的に示す図である。
【図１７】この発明に従う不揮発性半導体記憶装置の基板領域の配置を概略的に示す図である。
【図１８】この発明に従う不揮発性半導体記憶装置の基板領域の配置の変更例を示す図である。
【図１９】この発明に従う不揮発性半導体記憶装置の基板領域のさらなる配置を概略的に示す図である。
【図２０】従来の磁気メモリ素子の構造を概略的に示す図である。
【図２１】従来の磁気メモリ素子の断面構造の１例を概略的に示す図である。
【図２２】従来の磁気メモリセルの電気的等価回路を示す図である。
【図２３】従来の磁気メモリセル素子の問題点を説明するための図である。
【符号の説明】
１　メモリセルアレイ、２ａ，２ｂ　ワード線駆動回路、３ａ，３ｂ　デジット線駆動回路、５ａ，５ｂ　ソース線駆動回路、４ａ，４ｂ　ビット線駆動回路、６　リード選択回路、７　読出回路、８　保持回路、９　出力回路、ＢＬＬＶ０，ＢＬＬＶ１，ＢＬＲＶ０，ＢＬＲＶ１　ビット線ドライバ、ＤＤＶ０−ＤＤＶ３　デジット線ドライバ、ＷＤＶ０−ＷＤＶ３　ワード線ドライバ、ＭＣ　メモリセル、ＲＳＧ０，ＲＳＧ　リードセレクトゲート、２２　差動増幅回路、８保持回路、２４　容量素子、２６　スイッチングトランジスタ、２８　差動増幅回路、ＤＤＶａ−ＤＤＶｅ　デジット線ドライバ、ＤＤＫａ−ＤＤＫｅ　デジット線デコーダ、５２　基板バイアス線、５０　デジット線電源線、５４　電源トランジスタ、５６　電源ノード、６０，６２　スイッチングトランジスタ、６３　昇圧電位発生回路、６５　降圧電位発生回路、６４，６６　パッド、ＢＬＬＶａ−ＢＬＬＶｃ，ＢＬＲＶａ−ＢＬＲＶｃ　ビット線ドライバ、ＰＴａ−ＰＴｃ　ビット線リセットトランジスタ、７０ｌ，７０ｒ　ローカル電源線、７２ｌ，７２ｒ　ロー側ローカル電源線、７４ｌ，７４ｒ　ローカル基板バイアス線、７６ｌ，７６ｒ　ローカル基板バイアス線、７７　グローバル基板バイアス線、７１　ハイ側グローバル電源線、７３　ロー側グローバル電源線、７５　グローバル基板バイアス線、７７　基板バイアス線、８０，８１　電源トランジスタ、８２，８３，８４，８５　スイッチングトランジスタ、８６　昇圧電位発生回路、８７　降圧電位発生回路、８８　負電位発生回路、８９　昇圧接地発生回路、ＷＤＶａ−ＷＤＶｃ　ワード線ドライバ、１１０　ハイ側ローカル電源線、１１２　ロー側ローカル電源線、１１１　ローカル基板バイアス線、１１３　ローカル基板バイアス線、１１４　グローバル電源線、１１６　ロー側グローバル電源線、１１５　基板バイアス線、１１７　グローバル基板バイアス線、１２０　電源トランジスタ、１２１，１２５，１２７，１２９　スイッチングトランジスタ、１２３　昇圧電位発生回路、１２６　降圧電位発生回路、１２８　負電位発生回路、１３０　昇圧スイッチ発生回路、ＳＳＶａ−ＳＳＶｃ　ソース線ドライバ、ＮＳＱ　ＮチャネルＭＯＳトランジスタ、ＰＳＱ　ＰチャネルＭＯＳトランジスタ、ＰＡＤ　パッド、１５２　電源トランジスタ、１５４　スイッチングトランジスタ、２００ａ，２００ｂ　メモリアレイ、２０２ａｕ，２０２ａｌ，２０２ｂｕ，２０２ｂｌ　ワード線駆動回路、２０３ａｕ，２０３ａｌ，２０３ｂｕ，２０３ｂｌ　ワード線デコード回路、２０４ａｕ，２０４ａｌ，２０４ｂｕ，２０４ｂｌ　デジット線駆動回路、２０５ａｕ，２０５ａｌ，２０５ｂｕ，２０５ｂｌ　デコーダデコード回路、２１０ａ，２１０ｂ，２１１ａｕ，２１１ａｌ，２１１ｂｕ，２１１ｂｌ，２１２ａｕ，２１２ａｌ，２１２ｂｕ，２１２ｂｌ，２２０ａ，２２０ｂ　基板領域、２３０ａｕ，２３０ａｌ，２３０ｂｕ，２３０ｂｌ　基板領域、２５０ａｕ，２５０ａｌ，２５０ｂｕ，２５０ｂｌ，２５２
基板領域。
【図１】
2004079033.tif 000003
【図２】
2004079033.tif 000004
【図３】
2004079033.tif 000005
【図４】
2004079033.tif 000006
【図５】
2004079033.tif 000007
【図６】
2004079033.tif 000008
【図７】
2004079033.tif 000009
【図８】
2004079033.tif 000010
【図９】
2004079033.tif 000011
【図１０】
2004079033.tif 000012
【図１１】
2004079033.tif 000013
【図１２】
2004079033.tif 000014
【図１３】
2004079033.tif 000015
【図１４】
2004079033.tif 000016
【図１５】
2004079033.tif 000017
【図１６】
2004079033.tif 000018
【図１７】
2004079033.tif 000019
【図１８】
2004079033.tif 000020
【図１９】
2004079033.tif 000021
【図２０】
2004079033.tif 000022
【図２１】
2004079033.tif 000023
【図２２】
2004079033.tif 000024
【図２３】
2004079033.tif 000025