(57)【要約】【課題】メモリセルを含む半導体集積回路において、ビットラインの数を少なくする。【解決手段】この半導体集積回路は、各々がＮ個（Ｎは、自然数）のポートを有する（Ｌ×Ｍ）個のメモリセルと、各列のメモリセルのＮ個のポートにそれぞれ接続された（Ｍ×Ｎ）本のビットラインと、各列のメモリセルの内の１つを選択するためのＬ本のワードラインと、（Ｍ×Ｎ）本のビットラインを介して各列のメモリセルに接続され、ワードラインによって選択されたメモリセルに記憶されているデータを読み出す（Ｍ×Ｎ）個の読出し回路とを具備する。【選択図】　図１
2004079129.tif 000002
【特許請求の範囲】
【請求項１】
Ｌ行Ｍ列（Ｌ、Ｍは、自然数）のマトリクス状に配置された（Ｌ×Ｍ）個のメモリセルであって、各々がＮ個（Ｎは、自然数）のポートを有する前記（Ｌ×Ｍ）個のメモリセルと、
各列のメモリセルのＮ個のポートにそれぞれ接続された（Ｍ×Ｎ）本のビットラインと、
各列のメモリセルの内の１つを選択するためのＬ本のワードラインと、
前記（Ｍ×Ｎ）本のビットラインを介して各列のメモリセルに接続され、前記ワードラインによって選択されたメモリセルに記憶されているデータを読み出す（Ｍ×Ｎ）個の読出し回路と、
を具備する半導体集積回路。
【請求項２】
前記メモリセルが、
入力が第１のストアノードに接続され、出力が第２のストアノードに接続された第１の反転回路と、
入力が前記第２のストアノードに接続され、出力が前記第１のストアノードに接続された第２の反転回路と、
ソース〜ドレイン経路が前記第１のストアノードと第１の電源電位との間に接続された第１のトランジスタと、
ソース〜ドレイン経路が前記第２のストアノードと前記ビットラインとの間に接続され、ゲートが前記ワードラインに接続された第２〜第（Ｎ＋１）のトランジスタと、
を具備する請求項１記載の半導体集積回路。
【請求項３】
前記読出し回路が、
ソースが第２の電源電位に接続され、ドレインが前記読出し回路の第１の出力端となっており、ゲートに前記ビットラインのプリチャージが行われている間にローレベルとなる第１の信号が入力される第１のＰチャネルトランジスタと、
ソースが第２の電源電位に接続され、ドレインが前記第１のＰチャネルトランジスタに接続された第２のＰチャネルトランジスタと、
ソースが第２の電源電位に接続され、ゲートが前記第１及び第２のＰチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、
ソースが第２の電源電位に接続され、前記読出し回路の第２の出力端となっているドレインが前記第２のＰチャネルトランジスタのゲート及び前記第３のトランジスタのドレインに接続され、ゲートに前記第１の信号が入力される第４のＰチャネルトランジスタと、
ドレインが前記第１及び第２のＰチャネルトランジスタのドレインに接続され、ゲートが前記第２のＰチャネルトランジスタのゲート、前記第３のＰチャネルトランジスタのドレイン、及び、前記第４のＰチャネルトランジスタのドレインに接続された第１のＮチャネルトランジスタと、
ドレインが前記第２のＰチャネルトランジスタのゲート、前記第３及び第４のＰチャネルトランジスタのドレイン、及び、前記第１のＮチャネルトランジスタのゲートに接続され、ゲートが前記ビットラインに接続された第２のＮチャネルトランジスタと、
ドレインが前記第１及び第２のＮチャネルトランジスタのソースに接続され、ソースが第１の電源電位に接続され、ゲートに前記読出し回路を動作させるときにハイレベルとなる第２の信号が入力される第３のＮチャネルトランジスタと、を具備する請求項１又は２記載の半導体集積回路。
【請求項４】
所定の電位を生成して出力する電位生成回路を更に具備し、前記読出し回路が、前記電位生成回路が出力する電位と前記ビットラインの電位との電位差を増幅して出力することを特徴とする請求項１又は２記載の半導体集積回路。
【請求項５】
前記読出し回路が、
ソースが第２の電源電位に接続され、ドレインが前記読出し回路の第１の出力端となっており、ゲートに前記ビットラインのプリチャージが行われている間にローレベルとなる第１の信号が入力される第１のＰチャネルトランジスタと、
ソースが第２の電源電位に接続され、ドレインが前記第１のＰチャネルトランジスタに接続された第２のＰチャネルトランジスタと、
ソースが第２の電源電位に接続され、ゲートが前記第１及び第２のＰチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、
ソースが第２の電源電位に接続され、前記読出し回路の第２の出力端となっているドレインが前記第２のＰチャネルトランジスタのゲート及び前記第３のトランジスタのドレインに接続され、ゲートに前記第１の信号が入力される第４のＰチャネルトランジスタと、
ドレインが前記第１及び第２のＰチャネルトランジスタのドレインに接続され、ゲートに前記電位生成部が出力する電位が入力される第１のＮチャネルトランジスタと、
ドレインが前記第２のＰチャネルトランジスタのゲート、前記第３及び第４のＰチャネルトランジスタのドレイン、及び、前記第１のＮチャネルトランジスタのゲートに接続され、ゲートが前記ビットラインに接続された第２のＮチャネルトランジスタと、
ドレインが前記第１及び第２のＮチャネルトランジスタのソースに接続され、ソースが第１の電源電位に接続され、ゲートに前記読出し回路を動作させるときにハイレベルとなる第２の信号が入力される第３のＮチャネルトランジスタと、を具備する請求項４記載の半導体集積回路。
【請求項６】
前記電位生成回路が、
前記第１の信号を反転して出力する反転回路と、
ソースが第２の電源電位に接続され、ドレインが前記電位生成回路の出力端であり、ゲートに前記第１の信号が入力される第５のＰチャネルトランジスタと、前記Ｐチャネルトランジスタのドレインと前記反転回路の出力との間に接続されたキャパシタと、
を具備する請求項４又は５記載の半導体集積回路。
【請求項７】
前記電位生成回路が、前記ビットラインのプリチャージ電位よりも０．１〜０．２Ｖ低い電位を出力することを特徴とする請求項４〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記電位生成回路の出力端又は前記読出し回路の入力端と第１の電源電位との間に接続された第２のキャパシタを更に具備する請求項４〜７のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルを有する従来の半導体集積回路の構成について、図１１を参照しながら説明する。図１１には、この半導体集積回路に含まれる複数のメモリセルの内の４個のメモリセル７１〜７４が図示されており、各メモリセルは、対をなすビットラインＢＬ４１とＢＬ４１バーに接続されている。１つのメモリセルには１ビット相当の情報を記憶することができ、記憶された情報は、対をなすビットラインＢＬ４１とＢＬ４１バーを介して、センスアンプ８２によって読み出すことができる。
図１１に示す半導体集積回路において、同一の列における複数のメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。
【０００３】
図１２に、図１１の半導体集積回路に含まれているメモリセルの回路図を示す。図１２に示すように、このメモリセルは、反転回路ＩＮＶ４１及びＩＮＶ４２と、ＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ４２とを含んでいる。反転回路ＩＮＶ４１は、入力が第１のストアノードＮ４１に接続されており、出力が第２のストアノードＮ４２に接続されている。また、反転回路ＩＮＶ４２は、入力が第２のストアノードＮ４２に接続されており、出力が第１のストアノードＮ４１に接続されている。
【０００４】
トランジスタＱＮ４１のソース〜ドレイン経路は、第１のストアノードＮ４１とビットラインＢＬ４１との間に接続されている。トランジスタＱＮ４２のソース〜ドレイン経路は、第２のストアノードＮ４２とビットラインＢＬ４１バーとの間に接続されている。トランジスタＱＮ４１及びＱＮ４２のゲートは、ワードラインＷＬ４１に接続されている。
このように構成されたメモリセルにおいては、第１のストアノードＮ４１がローレベルとなり第２のストアノードＮ４２がハイレベルとなる第１の状態と、第１のストアノードＮ４１がハイレベルとなり第２のストアノードＮ４２がローレベルとなる第２の状態との内の一方を記憶することができる。
このメモリセルにおいては、トランジスタＱＮ４１及びＱＮ４２がポート（書込み／読出しポート）を構成している。
【０００５】
図１３に、図１１の半導体集積回路に含まれているセンスアンプの回路図を示す。図１３に示すように、このセンスアンプは、差動増幅回路であり、ＰチャネルＭＯＳトランジスタＱＰ５１〜ＱＰ５４と、ＮチャネルＭＯＳトランジスタＱＮ５１〜ＱＮ５３とを含んでいる。トランジスタＱＰ５１及びＱＰ５２、並びに、トランジスタＱＰ５３及びＱＰ５４は、それぞれ並列接続されており、トランジスタＱＰ５１〜ＱＰ５４のソースは、高電位側の電源電位ＶＤＤに接続されている。トランジスタＱＰ５２のゲートは、トランジスタＱＰ５３及びＱＰ５４のドレインに接続されており、トランジスタＱＰ５３のゲートは、トランジスタＱＰ５１及びＱＰ５２のドレインに接続されている。
トランジスタＱＰ５１及びＱＰ５４のゲートには、プリチャージ回路８１がビットラインＢＬ４１及びＢＬ４１バーのプリチャージを行っている間にローレベルとなるＰＣバー信号が入力される。
【０００６】
トランジスタＱＮ５１のドレインは、トランジスタＱＰ５１及びＱＰ５２のドレインに接続されており、トランジスタＱＮ５１のゲートは、ビットラインＢＬ４１に接続されており、トランジスタＱＮ５１のソースは、トランジスタＱＮ５３のドレインに接続されている。
トランジスタＱＮ５２のドレインは、トランジスタＱＰ５３及びＱＰ５４のドレインに接続されており、トランジスタＱＮ５２のゲートは、ビットラインＢＬ４１バーに接続されており、トランジスタＱＮ５２のソースは、トランジスタＱＮ５３のドレインに接続されている。
【０００７】
トランジスタＱＮ５３のソース〜ドレイン経路は、トランジスタＱＮ５１及びＱＮ５２のソースと低電位側の電源電位ＶＳＳ（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ５３のゲートには、ハイレベルとなったときにセンスアンプ回路８２をオンにするＳＡＯＮ信号が入力される。
センスアンプ８２においては、トランジスタＱＰ５１のドレイン、トランジスタＱＰ５２のドレイン、又は、トランジスタＱＮ５１のドレインのレベルが第１の出力信号となり、トランジスタＱＰ５３のドレイン、トランジスタＱＰ５４のドレイン、又は、トランジスタＱＮ５２のドレインのレベルが第２の出力信号となる。
【０００８】
図１２を参照しながら、メモリセルへのデータの書込み動作について説明する。
データの書込みにおいては、ワードラインＷＬ４１上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬ４１上にハイレベルの信号が供給され、ビットラインＢＬ４１バー上にローレベルの信号が供給される。ワードラインＷＬ４１上にハイレベルの信号が供給されることにより、トランジスタＱＮ４１とＱＮ４２がオン状態となる。これにより、ストアノードＮ４１は、ビットラインＢＬ４１上と同一のハイレベルとなり、ストアノードＮ４２は、ビットラインＢＬ４１バー上と同一のローレベルとなる。反転回路ＩＮＶ４１とＩＮＶ４２がこの状態を維持することにより、メモリセルに１ビットのデータが記憶される。
【０００９】
次に、図１１〜図１３を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセルからのデータの読出し動作においては、まず、プリチャージ回路８１が、ビットラインＢＬ４１及びＢＬ４１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ８２内のトランジスタＱＰ５１及びＱＰ５４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ８２内のトランジスタＱＮ５３のゲートに入力される。ローレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ５１及びＱＰ５４はオン状態となり、トランジスタＱＰ５２及びＱＰ５３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ５３はオフ状態となる。
【００１０】
プリチャージ回路８１によるビットラインＢＬ４１及びＢＬ４１バーのプリチャージが終了した後、ワードラインＷＬ４１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ４１及びＱＮ４２がオン状態となる。これにより、ビットラインＢＬ４１がストアノードＮ４１のレベルと同一となり、ビットラインＢＬ４１バーがストアノードＮ４２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ８２内のトランジスタＱＰ５１及びＱＰ５４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ８２内のトランジスタＱＮ５３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ５１及びＱＰ５４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ５３はオン状態となる。
【００１１】
ここで、ビットラインＢＬ４１の電位がビットラインＢＬ４１バーの電位より低い場合には、トランジスタＱＮ５１はオフ状態となり、トランジスタＱＮ５２はオン状態となる。これにより、センスアンプ８２の第１の出力信号はハイレベルとなり、第２の出力信号はローレベルとなる。
一方、ビットラインＢＬ４１の電位がビットラインＢＬ４１バーの電位より高い場合には、トランジスタＱＮ５１はオン状態となり、トランジスタＱＮ５２はオフ状態となる。これにより、センスアンプ８２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００１２】
このように、センスアンプ８２を用いてビットライＢＬ４１及びＢＬ４１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読み出される。
【００１３】
このような従来の半導体集積回路においては、（ｉ）メモリセルにデータを書き込むときに、ローレベルの信号を強く駆動する必要があること、（ｉｉ）メモリセルからデータを読み出すときに、わずかな電位差を読み取る必要があること、等の理由から、メモリセル１列当たり２本のビットラインが必要であった。そのため、チップ面積が大きくなり、コストが高くなってしまっていた。
【００１４】
ところで、日本国特許出願公開（特開）平１０−２７５４７６号公報（以下、「文献１」という）には、それぞれがビット線を含む複数のセル列と、セル列のビット線と切替え可能に接続された入力ポートと、制御ポートと、及び出力ポートとを含む列マルチプレクサと、列マルチプレクサの制御ポートと接続され、列マルチプレクサを制御することにより受取った列アドレスに基づき、予め定められた数のセル列のビット線を選ぶ列デコーダと、列マルチプレクサの出力ポートと接続され、プリチャージ信号を受取ると、列マルチプレクサを通して選択されたセル列のビット線をプリチャージする１次プリチャージ素子と、セル列及び１次プリチャージ素子と接続され、プリチャージ信号を生成して選択されたセル列のビット線のプリチャージ中に、セル列のビット線からセル列を絶縁するタイミング手段と、からなることを特徴とするランダムアクセスメモリが記載されている。
しかしながら、文献１に掲載されたランダムアクセスメモリは、ビット線の数を減少させるものではない。
【００１５】
また、特開平９−２９７９９３号公報（以下、「文献２」という）には、それぞれが少なくとも１つの読出しポートを持つマトリクス状に配設された複数のメモリセルで構成されるメモリセル・アレイと、複数のメモリセルのうち、同一行のメモリセルに共通接続されたワード線と、複数のメモリセルのうち、同一行にあるｎ（ｎ≧２）列のメモリセルに共通接続されたビット線とを備え、同一行にありかつビット線を共有するｎ個のメモリセルのアクセストランジスタの電流駆動能力が、１：２：・・・：２ｎ−１　の関係に設定されたことを特徴とするメモリ回路が記載されている。
文献２に掲載されたメモリ回路は、ビット線の数を減少させるものである。しかしながら、文献２に掲載されたメモリ回路においては、センスアンプが、ビット線上に現れ得る２ｎ通りの信号レベルを識別可能である必要があり、センスアンプの構成が非常に複雑となる。
【００１６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、メモリセルを含む半導体集積回路において、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることを目的する。
【００１７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、Ｌ行Ｍ列（Ｌ、Ｍは、自然数）のマトリクス状に配置された（Ｌ×Ｍ）個のメモリセルであって、各々がＮ個（Ｎは、自然数）のポートを有する（Ｌ×Ｍ）個のメモリセルと、各列のメモリセルのＮ個のポートにそれぞれ接続された（Ｍ×Ｎ）本のビットラインと、各列のメモリセルの内の１つを選択するためのＬ本のワードラインと、（Ｍ×Ｎ）本のビットラインを介して各列のメモリセルに接続され、ワードラインによって選択されたメモリセルに記憶されているデータを読み出す（Ｍ×Ｎ）個の読出し回路とを具備する。
【００１８】
ここで、メモリセルが、入力が第１のストアノードに接続され、出力が第２のストアノードに接続された第１の反転回路と、入力が第２のストアノードに接続され、出力が第１のストアノードに接続された第２の反転回路と、ソース〜ドレイン経路が第１のストアノードと第１の電源電位との間に接続された第１のトランジスタと、ソース〜ドレイン経路が第２のストアノードとビットラインとの間に接続され、ゲートがワードラインに接続された第２〜第（Ｎ＋１）のトランジスタとを具備するようにしても良い。
【００１９】
また、読出し回路が、ソースが第２の電源電位に接続され、ドレインが読出し回路の第１の出力端となっており、ゲートにビットラインのプリチャージが行われている間にローレベルとなる第１の信号が入力される第１のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ドレインが第１のＰチャネルトランジスタに接続された第２のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ゲートが第１及び第２のＰチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、読出し回路の第２の出力端となっているドレインが第２のＰチャネルトランジスタのゲート及び第３のトランジスタのドレインに接続され、ゲートに第１の信号が入力される第４のＰチャネルトランジスタと、ドレインが第１及び第２のＰチャネルトランジスタのドレインに接続され、ゲートが第２のＰチャネルトランジスタのゲート、第３のＰチャネルトランジスタのドレイン、及び、第４のＰチャネルトランジスタのドレインに接続された第１のＮチャネルトランジスタと、ドレインが第２のＰチャネルトランジスタのゲート、第３及び第４のＰチャネルトランジスタのドレイン、及び、第１のＮチャネルトランジスタのゲートに接続され、ゲートがビットラインに接続された第２のＮチャネルトランジスタと、ドレインが第１及び第２のＮチャネルトランジスタのソースに接続され、ソースが第１の電源電位に接続され、ゲートに読出し回路を動作させるときにハイレベルとなる第２の信号が入力される第３のＮチャネルトランジスタとを具備するようにしても良い。
【００２０】
また、所定の電位を生成して出力する電位生成回路を更に具備し、読出し回路が、電位生成回路が出力する電位とビットラインの電位との電位差を増幅して出力することとしても良い。
【００２１】
また、読出し回路が、ソースが第２の電源電位に接続され、ドレインが読出し回路の第１の出力端となっており、ゲートにビットラインのプリチャージが行われている間にローレベルとなる第１の信号が入力される第１のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ドレインが第１のＰチャネルトランジスタに接続された第２のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ゲートが第１及び第２のＰチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、読出し回路の第２の出力端となっているドレインが第２のＰチャネルトランジスタのゲート及び第３のトランジスタのドレインに接続され、ゲートに第１の信号が入力される第４のＰチャネルトランジスタと、ドレインが第１及び第２のＰチャネルトランジスタのドレインに接続され、ゲートに電位生成部が出力する電位が入力される第１のＮチャネルトランジスタと、ドレインが第２のＰチャネルトランジスタのゲート、第３及び第４のＰチャネルトランジスタのドレイン、及び、第１のＮチャネルトランジスタのゲートに接続され、ゲートがビットラインに接続された第２のＮチャネルトランジスタと、ドレインが第１及び第２のＮチャネルトランジスタのソースに接続され、ソースが第１の電源電位に接続され、ゲートに読出し回路を動作させるときにハイレベルとなる第２の信号が入力される第３のＮチャネルトランジスタとを具備するようにしても良い。
【００２２】
また、電位生成回路が、第１の信号を反転して出力する反転回路と、ソースが第２の電源電位に接続され、ドレインが電位生成回路の出力端であり、ゲートに第１の信号が入力される第５のＰチャネルトランジスタと、Ｐチャネルトランジスタのドレインと反転回路の出力との間に接続されたキャパシタとを具備するようにしても良い。
【００２３】
さらに、電位生成回路が、ビットラインのプリチャージ電位よりも０．１〜０．２Ｖ低い電位を出力することとしても良い。
また、電位生成回路の出力端又は読出し回路の入力端と第１の電源電位との間に接続された第２のキャパシタを更に具備するようにしても良い。
【００２４】
以上のように構成した本発明に係る半導体集積回路によれば、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることが可能である。
【００２５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図１には、任意の１列における４個のメモリセル１〜４が示されている。各メモリセルは、ビットラインＢＬ１バーに接続されている。また、この半導体集積回路は、メモリセル１〜４にデータを書き込むための書込み回路１０と、ビットラインＢＬ１バーのプリチャージを行うプリチャージ回路１１と、メモリセル１〜４からデータを読み出すためのセンスアンプ１２とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、記憶された情報は、ビットラインＢＬ１バーを介して、センスアンプ１２によって読み出すことができる。
図１に示す半導体集積回路において、同一の列における複数のメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。
【００２６】
図２に、図１の半導体集積回路に含まれているメモリセルの回路図を示す。図２に示すように、このメモリセルは、反転回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００２７】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１と低電位側の電源電位ＶＳＳ（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ１のゲートには、Ｒ信号が入力される。
トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬ１バーとの間に接続されている。トランジスタＱＮ２のゲートは、ワードラインＷＬ１に接続されている。
このメモリセルにおいては、トランジスタＱＮ２がポート（書込み／読出しポート）を構成している。
【００２８】
このように構成されたメモリセルにおいては、第１のストアノードＮ１がローレベルとなり第２のストアノードＮ２がハイレベルとなる第１の状態と、第１のストアノードＮ１がハイレベルとなり第２のストアノードＮ２がローレベルとなる第２の状態との内の一方を記憶することができる。
【００２９】
図３に、図１の半導体集積回路に含まれているセンスアンプの回路図を示す。図３に示すように、このセンスアンプは、ＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１４と、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１３とを含んでいる。トランジスタＱＰ１１及びＱＰ１２、並びに、トランジスタＱＰ１３及びＱＰ１４は、それぞれ並列接続されており、トランジスタＱＰ１１〜ＱＰ１４のソースは、高電位側の電源電位ＶＤＤに接続されている。トランジスタＱＰ１２のゲートは、トランジスタＱＰ１３及びＱＰ１４のドレインに接続されており、トランジスタＱＰ１３のゲートは、トランジスタＱＰ１１及びＱＰ１２のドレインに接続されている。
トランジスタＱＰ１１及びＱＰ１４のゲートには、プリチャージ回路１１がビットラインＢＬ１バーのプリチャージを行っている間にローレベルとなるＰＣバー信号が入力される。
【００３０】
トランジスタＱＮ１１のドレインは、トランジスタＱＰ１１及びＱＰ１２のドレインに接続されており、トランジスタＱＮ１１のゲートは、トランジスタＱＰ１３及びＱＰ１４のドレインに接続されており、トランジスタＱＮ１１のソースは、トランジスタＱＮ１３のドレインに接続されている。
トランジスタＱＮ１２のドレインは、トランジスタＱＰ１３及びＱＰ１４のドレインに接続されており、トランジスタＱＮ１２のゲートは、ビットラインＢＬ１バーに接続されており、トランジスタＱＮ１２のソースは、トランジスタＱＮ１３のドレインに接続されている。
【００３１】
トランジスタＱＮ１３のソース〜ドレイン経路は、トランジスタＱＮ１１及びＱＮ１２のソースと低電位側の電源電位ＶＳＳ（ここでは接地電位）との間に接続されている。トランジスタＱＮ１３のゲートには、ハイレベルとなったときにセンスアンプ回路１２をオン状態にするＳＡＯＮ信号が入力される。
センスアンプ１２においては、トランジスタＱＰ１１のドレイン、トランジスタＱＰ１２のドレイン、又は、トランジスタＱＮ１１のドレインのレベルが第１の出力信号となり、トランジスタＱＰ１３のドレイン、トランジスタＱＰ１４のドレイン、又は、トランジスタＱＮ１２のドレインのレベルが第２の出力信号となる。
【００３２】
図２を参照しながら、メモリセルへのデータの書込み動作について説明する。データの書込みにおいては、ワードラインＷＬ１上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬ１バー上にローレベルの信号が供給される。ワードラインＷＬ１上にハイレベルの信号が供給されることにより、トランジスタＱＮ２がオン状態となる。これにより、ストアノードＮ２は、ビットラインＢＬ１バー上と同一のローレベルとなり、ストアノードＮ１は、ハイレベルとなり、メモリセルは、第２の状態となる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセルに１ビットのデータが記憶される。
また、トランジスタＱＮ１のゲートにハイレベルのリセット信号が入力されると、トランジスタＱＮ１がオン状態となる。これにより、ストアノードＮ１は、ローレベルとなり、ストアノードＮ２は、ハイレベルとなり、メモリセルは、第１の状態となる。
【００３３】
次に、図１〜図３を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセルからのデータの読出し動作においては、まず、プリチャージ回路１１が、ビットラインＢＬ１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ローレベルのＰＣバー信号がトランジスタＱＮ１３のゲートに入力されると、トランジスタＱＰ１１及びＱＰ１４はオン状態となり、トランジスタＱＰ１２及びＱＰ１３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ１３はオフ状態となる。
【００３４】
プリチャージ回路１１によるビットラインＢＬ１バーのプリチャージが終了した後、ワードラインＷＬ１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２がオン状態となる。これにより、ビットラインＢＬ１バーがストアノードＮ２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ１１及びＱＰ１４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ１３はオン状態となる。
【００３５】
ここで、ビットラインＢＬ１バーがハイレベル、すなわちストアノードＮ２がハイレベルの場合には、トランジスタＱＮ１２はオン状態となり、トランジスタＱＮ１２のドレインはローレベルとなる。これにより、センスアンプ１２の第２の出力信号はローレベルとなる。
また、トランジスタＱＮ１１はオフ状態となり、トランジスタＱＰ１２はオン状態となり、トランジスタＱＰ１３はオフ状態となる。これにより、トランジスタＱＰ１２のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はハイレベルとなる。
【００３６】
一方、ビットラインＢＬ１バーがローレベル、すなわちストアノードＮ２がローレベルの場合には、トランジスタＱＮ１２はオフ状態となる。また、トランジスタＱＮ１１のゲートは、残存する電荷によってハイレベルとなり、トランジスタＱＮ１１はオン状態となり、トランジスタＱＮ１１のドレインはローレベルとなる。これにより、トランジスタＱＰ１３はオン状態となり、トランジスタＱＰ１３のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００３７】
このように、センスアンプ１２を用いてビットラインＢＬ１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読み出される。
【００３８】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ１２の回路構成を簡易にしながら、メモリセル１列当たりのビットラインの本数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【００３９】
次に、本発明の第２の実施形態について説明する。図４に、本発明の第２の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図４には、任意の１列における４個のメモリセル２１〜２４が示されている。各メモリセルは、ビットラインＢＬ１１バー及びＢＬ１２バーに接続されている。また、この半導体集積回路は、メモリセル２１〜２４にデータを書き込むための書込み回路１０と、ビットラインＢＬ１１バー及びＢＬ１２バーのプリチャージをそれぞれ行うプリチャージ回路１１及び３１と、メモリセル２１〜２４からデータを読み出すためのセンスアンプ１２及び３２とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、記憶された情報は、ビットラインＢＬ１１バー、又は、ビットラインＢＬ１２バーを介して、センスアンプ１２又は３２によって読み出すことができる。
【００４０】
図４に示す半導体集積回路において、同一のアドレスのメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。一方、ビットラインＢＬ１１バーを介してのメモリセル２１へのデータの書込みと、ビットラインＢＬ１２バーを介してのメモリセル２２からのデータの読出しとを同時に行うことは可能である。
【００４１】
図５に、図４の半導体集積回路に含まれているメモリセルの回路図を示す。図５に示すように、このメモリセルは、反転回路ＩＮＶ２１及びＩＮＶ２２と、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３とを含んでいる。反転回路ＩＮＶ２１は、入力が第１のストアノードＮ２１に接続されており、出力が第２のストアノードＮ２２に接続されている。また、反転回路ＩＮＶ２２は、入力が第２のストアノードＮ２２に接続されており、出力が第１のストアノードＮ２１に接続されている。
【００４２】
トランジスタＱＮ２１のソース〜ドレイン経路は、第１のストアノードＮ２１と低電位側の電源電位ＶＳＳ（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ２１のゲートには、Ｒ信号が入力される。
トランジスタＱＮ２２のソース〜ドレイン経路は、第２のストアノードＮ２２とビットラインＢＬ１１バーとの間に接続されている。トランジスタＱＮ２２のゲートは、ワードラインＷＬ１１に接続されている。
【００４３】
トランジスタＱＮ２３のソース〜ドレイン経路は、第２のストアノードＮ２２とビットラインＢＬ１２バーとの間に接続されている。トランジスタＱＮ２３のゲートは、ワードラインＷＬ１２に接続されている。
このメモリセルにおいては、トランジスタＱＮ２２が第１のポート（書込み／読出しポート）を構成し、トランジスタＱＮ２３が第２のポート（読出し専用ポート）を構成している。
【００４４】
このように構成されたメモリセルにおいては、第１のストアノードＮ２１がローレベルとなり第２のストアノードＮ２２がハイレベルとなる第１の状態と、第１のストアノードＮ２１がハイレベルとなり第２のストアノードＮ２２がローレベルとなる第２の状態との内の一方を記憶することができる。
なお、図４の半導体集積回路に含まれているセンスアンプ３２の回路構成は、図３に示すセンスアンプ１２の回路構成と同様である。
【００４５】
図５を参照しながら、メモリセルへのデータの書込み動作について説明する。データの書込みにおいては、ワードラインＷＬ１１上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬ１１バー上にローレベルの信号が供給される。ワードラインＷＬ１１上にハイレベルの信号が供給されることにより、トランジスタＱＮ２２がオン状態となる。これにより、ストアノードＮ２２は、ビットラインＢＬ１１バー上と同一のローレベルとなり、ストアノードＮ２１は、ハイレベルとなり、メモリセルは、第２の状態となる。反転回路ＩＮＶ２１とＩＮＶ２２がこの状態を維持することにより、メモリセルに１ビットのデータが記憶される。
また、トランジスタＱＮ２１のゲートにハイレベルのリセット信号が入力されると、トランジスタＱＮ２１がオン状態となる。これにより、ストアノードＮ２１は、ローレベルとなり、ストアノードＮ２２は、ハイレベルとなり、メモリセルは、第１の状態となる。
【００４６】
次に、図４及び図５を参照しながら、メモリセルからのデータの読出し動作について説明する。
書込み／読出しポートを介してデータの読出しを行う際には、まず、プリチャージ回路１１が、ビットラインＢＬ１１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ローレベルのＰＣバー信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４はオン状態となり、センスアンプ１２内のトランジスタＱＰ１２及びＱＰ１３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＮ１３はオフ状態となる。
【００４７】
プリチャージ回路１１によるビットラインＢＬ１１バーのプリチャージが終了した後、ワードラインＷＬ１１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２２がオン状態となる。これにより、ビットラインＢＬ１１バーがストアノードＮ２２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＮ１３はオン状態となる。
【００４８】
ここで、ビットラインＢＬ１１バーがハイレベル、すなわちストアノードＮ２２がハイレベルの場合には、センスアンプ１２内のトランジスタＱＮ１２はオン状態となり、センスアンプ１２内のトランジスタＱＮ１２のドレインはローレベルとなる。これにより、センスアンプ１２の第２の出力信号はローレベルとなる。
また、センスアンプ１２内のトランジスタＱＮ１１はオフ状態となり、センスアンプ１２内のトランジスタＱＰ１２はオン状態となり、センスアンプ１２内のトランジスタＱＰ１３はオフ状態となる。これにより、センスアンプ１２内のトランジスタＱＰ１２のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はハイレベルとなる。
【００４９】
一方、ビットラインＢＬ１１バーがローレベル、すなわちストアノードＮ２２がローレベルの場合には、センスアンプ１２内のトランジスタＱＮ１２はオフ状態となる。また、センスアンプ１２内のトランジスタＱＮ１１のゲートは、残存する電荷によってハイレベルとなり、センスアンプ１２内のトランジスタＱＮ１１はオン状態となり、センスアンプ１２内のトランジスタＱＮ１１のドレインはローレベルとなる。これにより、センスアンプ１２内のトランジスタＱＰ１３はオン状態となり、センスアンプ１２内のトランジスタＱＰ１３のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００５０】
このように、センスアンプ１２を用いてビットラインＢＬ１１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが書込み／読出しポートを介して読み出される。
【００５１】
一方、読出し専用ポートを用いてデータの読出しを行う際には、まず、プリチャージ回路３１が、ビットラインＢＬ１２バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ３２内のトランジスタＱＮ１３のゲートに入力される。ローレベルのＰＣバー信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４はオン状態となり、センスアンプ３２内のトランジスタＱＰ１２及びＱＰ１３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＮ１３はオフ状態となる。
【００５２】
プリチャージ回路３１によるビットラインＢＬ１２バーのプリチャージが終了した後、ワードラインＷＬ１２にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２３がオン状態となる。これにより、ビットラインＢＬ１２バーがストアノードＮ２２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ３２内のトランジスタＱＮ１３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＮ１３はオン状態となる。
【００５３】
ここで、ビットラインＢＬ１２バーがハイレベル、すなわちストアノードＮ２２がハイレベルの場合には、センスアンプ３２内のトランジスタＱＮ１２はオン状態となり、センスアンプ３２内のトランジスタＱＮ１２のドレインはローレベルとなる。これにより、センスアンプ３２の第２の出力信号はローレベルとなる。
また、センスアンプ３２内のトランジスタＱＮ１１はオフ状態となり、センスアンプ３２内のトランジスタＱＰ１２はオン状態となり、センスアンプ３２内のトランジスタＱＰ１３はオフ状態となる。これにより、センスアンプ３２内のトランジスタＱＰ１２のドレインはハイレベルとなる。従って、センスアンプ３２の第１の出力信号はハイレベルとなる。
【００５４】
一方、ビットラインＢＬ１２バーがローレベル、すなわちストアノードＮ３２がローレベルの場合には、センスアンプ３２内のトランジスタＱＮ１２はオフ状態となる。また、センスアンプ３２内のトランジスタＱＮ１１のゲートは、残存する電荷によってハイレベルとなり、センスアンプ３２内のトランジスタＱＮ１１はオン状態となり、センスアンプ３２内のトランジスタＱＮ１１のドレインはローレベルとなる。これにより、センスアンプ３２内のトランジスタＱＰ１３はオン状態となり、センスアンプ３２内のトランジスタＱＰ１３のドレインはハイレベルとなる。従って、センスアンプ３２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００５５】
このように、センスアンプ３２を用いてビットラインＢＬ１２バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読出し専用ポートを介して読み出される。
【００５６】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ１２及び３２の回路構成を簡易にしながら、メモリセルのポート当たりのビットラインの数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【００５７】
次に、本発明の第３の実施形態について説明する。図６に、本発明の第３の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図６には、任意の２列における８個のメモリセル１１０、１１１、１２０、１２１、１３０、１３１、１４０、１４１が示されている。メモリセル１１０、１２０、１３０、１４０は、ビットラインＢＬ２１バーに接続されており、メモリセル１１１、１２１、１３１、１４１は、ビットラインＢＬ２２バーに接続されている。また、この半導体集積回路は、メモリセル１１０、１２０、１３０、１４０にデータを書き込むための書込み回路２１０と、ビットラインＢＬ２１バーのプリチャージを行うプリチャージ回路２２０と、メモリセル１１０、１２０、１３０、１４０からデータを読み出すためのセンスアンプ２３０と、メモリセル１１１、１２１、１３１、１４１にデータを書き込むための書込み回路２１１と、ビットラインＢＬ２２バーのプリチャージを行うプリチャージ回路２２１と、メモリセル１１１、１２１、１３１、１４１からデータを読み出すためのセンスアンプ２３１と、センスアンプ２３０、２３１に所定の基準電位を出力する電位生成回路２００とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、メモリセル１１０、１２０、１３０、１４０に記憶された情報は、ビットラインＢＬ２１バーを介して、センスアンプ２３０によって読み出すことができ、メモリセル１１１、１２１、１３１、１４１に記憶された情報は、ビットラインＢＬ２２バーを介して、センスアンプ２３１によって読み出すことができる。なお、メモリセル１１０、１１１、１２０、１２１、１３０、１３１、１４０、１４１の構成は、図２に示すメモリセルの構成と同様である。
図６に示す半導体集積回路において、同一の列における複数のメモリセルに対して同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。
【００５８】
図７に、図６の半導体集積回路に含まれている電位生成回路の回路図を示す。図７に示すように、この電位生成回路は、ＰチャネルＭＯＳトランジスタＱＰ３５と、キャパシタＣ３１と、反転回路ＩＮＶ３１とを含んでいる。
電位生成回路２００内のトランジスタＱＰ３５のソースは、高電位側の電源電位ＶＤＤに接続され、ドレインは、キャパシタＣ３１の一端に接続されている。トランジスタＱＰ３５のゲートには、プリチャージ回路２２０がビットラインＢＬ２１バーのプリチャージを行っている間又はプリチャージ回路２２１がビットラインＢＬ２２バーのプリチャージを行っている間にローレベルとなるＰＣバー信号が入力される。ＰＣバー信号は反転回路ＩＮＶ３１にも入力され、反転回路ＩＮＶ３１の出力はキャパシタＣ３１の他端に接続されている。
電位生成回路２００は、トランジスタＱＰ３５のドレイン及びキャパシタＣ３１の一端の電位ＶＲＥＦを出力電位としてセンスアンプ２３０、２３１に出力する。
【００５９】
図８に、図６の半導体集積回路に含まれているセンスアンプ２３０の回路図を示す。図８に示すように、センスアンプ２３０は、ＰチャネルＭＯＳトランジスタＱＰ３１〜ＱＰ３４と、ＮチャネルＭＯＳトランジスタＱＮ３１〜ＱＮ３３とを含んでいる。
センスアンプ２３０内のトランジスタＱＰ３１及びＱＰ３２、並びに、トランジスタＱＰ３３及びＱＰ３４は、それぞれ並列接続されており、トランジスタＱＰ３１〜ＱＰ３４のソースは、高電位側の電源電位ＶＤＤに接続されている。トランジスタＱＰ３２のゲートは、トランジスタＱＰ３３及びＱＰ３４のドレインに接続されており、トランジスタＱＰ３３のゲートは、トランジスタＱＰ３１及びＱＰ３２のドレインに接続されている。
トランジスタＱＰ３１及びＱＰ３４のゲートには、ＰＣバー信号が入力される。
【００６０】
トランジスタＱＮ３１のドレインは、トランジスタＱＰ３１及びＱＰ３２のドレインに接続されており、トランジスタＱＮ３１のゲートには、電位生成回路２００の出力電位ＶＲＥＦが入力される。トランジスタＱＮ３１のソースは、トランジスタＱＮ３３のドレインに接続されている。
トランジスタＱＮ３２のドレインは、トランジスタＱＰ３３及びＱＰ３４のドレインに接続されており、トランジスタＱＮ３２のゲートは、ビットラインＢＬ２１バーに接続されており、トランジスタＱＮ３２のソースは、トランジスタＱＮ３３のドレインに接続されている。
【００６１】
トランジスタＱＮ３３のソース〜ドレイン経路は、トランジスタＱＮ３１及びＱＮ３２のソースと低電位側の電源電位ＶＳＳ（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ３３のゲートには、ハイレベルとなったときにセンスアンプ２３０をオン状態にするＳＡＯＮ信号が入力される。
センスアンプ２３０においては、トランジスタＱＰ３１のドレイン、トランジスタＱＰ３２のドレイン、又は、トランジスタＱＮ３１のドレインのレベルが第１の出力信号となり、トランジスタＱＰ３３のドレイン、トランジスタＱＰ３４のドレイン、又は、トランジスタＱＮ３２のドレインのレベルが第２の出力信号となる。
なお、センスアンプ２３１の回路構成も、図８に示すセンスアンプ２３０の回路構成と同様である。
【００６２】
次に、図６〜図８を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセル１１０、１２０、１３０、１４０からのデータの読出し動作においては、まず、プリチャージ回路２２０が、ビットラインＢＬ２１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号が電位生成回路２００内のトランジスタＱＰ３５及び反転回路３１、並びに、センスアンプ２３０内のトランジスタＱＰ３１、ＱＰ３４、及び、ＱＰ３５のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ２３０内のトランジスタＱＮ３３のゲートに入力される。
【００６３】
電位生成回路２００内のトランジスタＱＰ３５のゲートにローレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ３５はオン状態となる。また、反転回路ＩＮＶ３１は、ハイレベルの信号を出力する。従って、電位生成回路２００の出力電位ＶＲＥＦは、ハイレベルとなる。
センスアンプ２３０内のトランジスタＱＰ３１及びＱＰ３４のゲートにローレベルのＰＣバー信号が入力されると、トランジスタＱＰ３１及びＱＰ３４はオン状態となり、トランジスタＱＰ３２及びＱＰ３３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ３３はオフ状態となる。
【００６４】
プリチャージ回路２２０によるビットラインＢＬ２１バーのプリチャージが終了した後、ワードラインＷＬ１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２がオン状態となる。これにより、ビットラインＢＬ２１バーがストアノードＮ２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号が電位生成回路２００内のトランジスタＱＰ３５及び反転回路３１、並びに、センスアンプ２３０内のトランジスタＱＰ３１、ＱＰ３４、及び、ＱＰ３５のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ２３０内のトランジスタＱＮ３３のゲートに入力される。
【００６５】
電位生成回路２００内のトランジスタＱＰ３５のゲートにハイレベルのＰＣバー信号が入力されると、トランジスタＱＰ３５はオフ状態となる。また、反転回路ＩＮＶ３１は、ローレベルの信号を出力する。このとき、電位生成回路２００の出力電位ＶＲＥＦは、キャパシタＣ３１の静電容量によって定まる所定の中間電位となる。本実施形態においては、キャパシタＣ３１の静電容量は、出力電位ＶＲＥＦがビットラインＢＬ２１バーのプリチャージ電位より０．１〜０．２Ｖ程度低い電位となるように設定されている。
センスアンプ２３０内のトランジスタＱＰ３１及びＱＰ３４のゲートにハイレベルのＰＣバー信号が入力されると、トランジスタＱＰ３１及びＱＰ３４はオフ状態となる。また、差動増幅部５４内のトランジスタＱＮ３３のゲートにハイレベルのＳＡＯＮ信号が入力されると、トランジスタＱＮ３３はオン状態となる。
【００６６】
ここで、ビットラインＢＬ２１バーの電位が電位生成回路２００の出力電位ＶＲＥＦより高い場合には、トランジスタＱＮ３２はオン状態となり、トランジスタＱＮ３２のドレインはローレベルとなる。これにより、センスアンプ２３０の第２の出力信号はローレベルとなる。
また、トランジスタＱＮ３１はオフ状態となり、トランジスタＱＰ３２はオン状態となり、トランジスタＱＰ３３はオフ状態となる。これにより、トランジスタＱＰ３２のドレインはハイレベルとなる。従って、センスアンプ２３０の第１の出力信号はハイレベルとなる。
【００６７】
一方、ビットラインＢＬ２１バーがローレベル、すなわちストアノードＮ２がローレベルの場合には、トランジスタＱＮ３２はオフ状態となる。また、トランジスタＱＮ３１はオン状態となり、トランジスタＱＮ３１のドレインはローレベルとなる。これにより、トランジスタＱＰ３３はオン状態となり、トランジスタＱＰ３３のドレインはハイレベルとなる。従って、センスアンプ２３０の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００６８】
このように、センスアンプ２３０を用いてビットラインＢＬ２１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読み出される。
【００６９】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ２３０、２３１の回路構成を簡易にしながら、メモリセル１列当たりのビットラインの本数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
また、本実施形態に係る半導体集積回路によれば、電位生成回路２００がキャパシタＣ３１の静電容量によって定まる所定の電位ＶＲＥＦを出力し、センスアンプ２３０、２３１が電位ＶＲＥＦとビットラインＢＬ２１バーの電位差に応じて信号を出力するので、動作可能な電源電圧（ＶＤＤ−ＶＳＳ）の範囲を第１の実施形態に係る半導体集積回路よりも広くすることができる。
【００７０】
なお、図９に示すように、電位生成回路２００の出力端、及び、センスアンプ２３０、２３１の入力端と低電位側の電源電位ＶＳＳとの間にキャパシタＣ３２を接続することにより、電位ＶＲＥＦをより安定させることができる。
【００７１】
次に、本発明の第４の実施形態について説明する。図１０に、本発明の第４の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図１０には、任意の２列における８個のメモリセル３１０、３１１、３２０、３２１、３３０、３３１、３４０、３４１が示されている。メモリセル３１０、３２０、３３０、３４０は、ビットラインＢＬ３１バー及びＢＬ３２バーに接続されており、メモリセル３１１、３２１、３３１、３４１は、ビットラインＢＬ３３バー及びＢＬ３４バーに接続されている。また、この半導体集積回路は、メモリセル３１０、３２０、３３０、３４０にデータを書き込むための書込み回路４１０と、ビットラインＢＬ３１バー及びＢＬ３２バーのプリチャージをそれぞれ行うプリチャージ回路４２０及び４２１と、メモリセル３１０、３２０、３３０、３４０からデータを読み出すためのセンスアンプ４３０及び４３１と、メモリセル３１１、３２１、３３１、３４１にデータを書き込むための書込み回路４１１と、ビットラインＢＬ３３バー及びＢＬ３４バーのプリチャージをそれぞれ行うプリチャージ回路４２２及び４２３と、メモリセル３１１、３２１、３３１、３４１からデータを読み出すためのセンスアンプ４３２及び４３３とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、メモリセル３１０、３２０、３３０、３４０に記憶された情報は、ビットラインＢＬ３１バー、又は、ビットラインＢＬ３２バーを介して、センスアンプ４３０又は４３１によって読み出すことができ、メモリセル３１１、３２１、３３１、３４１に記憶された情報は、ビットラインＢＬ３３バー、又は、ビットラインＢＬ３４バーを介して、センスアンプ４３２又は４３３によって読み出すことができる。
【００７２】
図１０に示す半導体集積回路において、同一のアドレスのメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。一方、ビットラインＢＬ３１バーを介してのメモリセル３１０へのデータの書込みと、ビットラインＢＬ３２バーを介してのメモリセル３２０からのデータの読出しとを同時に行うことは可能である。
本実施形態におけるメモリセル３１０、３１１、３２０、３２１、３３０、３３１、３４０、３４１の回路構成は、図５に示すメモリセルの回路構成と同様であり、センスアンプ４３０〜４３３の回路構成は、図８に示すセンスアンプ２３０の回路構成と同様である。
【００７３】
本実施形態に係る半導体集積回路によれば、センスアンプ４３０〜４３３の回路構成を簡易にしながら、メモリセルのポート当たりのビットラインの本数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【００７４】
【発明の効果】
以上述べた様に、本発明によれば、メモリセルを含む半導体集積回路において、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図２】図１のメモリセルの回路構成を示す図である。
【図３】図１のセンスアンプの回路構成を示す図である。
【図４】本発明の第２の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図５】図４のメモリセルの回路構成を示す図である。
【図６】本発明の第３の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図７】図６の電位生成回路の回路構成を示す図である。
【図８】図６のセンスアンプの回路構成を示す図である。
【図９】本発明の第３の実施形態に係る半導体集積回路の変形例の構成を示す図である。
【図１０】本発明の第４の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図１１】従来の半導体集積回路の一部の構成を示す図である。
【図１２】図１１のメモリセルの回路構成を示す図である。
【図１３】図１１のセンスアンプの回路構成を示す図である。
【符号の説明】
１〜４、２１〜２４、７１〜７４、１１０、１１１、１２０、１２１、１３０、１３１、１４０、１４１、３１０、３１１、３２０、３２１、３３０、３３１、３４０、３４１　メモリセル
１０、８０、２１０、２１１、４１０、４１１　書込み回路
１１、３１、８１、２２０、２２１、４２０〜４２３　プリチャージ回路
１２、３２、５２、６２、８２、２３０、２３１、４３０〜４３３　センスアンプ
２００　電位生成回路
ＢＬ１バー、ＢＬ１１バー、ＢＬ１２バー、ＢＬ２１バー、ＢＬ２２バー、ＢＬ３１バー、ＢＬ３２バー、ＢＬ３３バー、ＢＬ３４バー、ＢＬ４１、ＢＬ４１バー　ビットライン
Ｃ３１、Ｃ３２　キャパシタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ４１、ＩＮＶ４２　反転回路
ＱＮ１、ＱＮ２、ＱＮ１１〜ＱＮ１３、ＱＮ２１〜ＱＮ２３、ＱＮ３１〜ＱＮ３３、ＱＮ４１、ＱＮ４２、ＱＮ５１〜ＱＮ５３　Ｎチャネルトランジスタ
ＱＰ１１〜ＱＰ１４、ＱＰ３１〜ＱＰ３５、ＱＰ５１〜ＱＰ５４　Ｐチャネルトランジスタ
ＷＬ１、ＷＬ１１、ＷＬ１２、ＷＬ４１　ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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