(57)【要約】【課題】パワーダウンモード時における消費電流の低減を図ることができる半導体装置を提供すること。【解決手段】第１入力回路６２には、パワーダウンモードのエントリコマンドと解除コマンドとの両コマンドを認識するのに必要である制御信号ＣＫＥとクロック信号ＣＬＫが入力され、その第１入力回路６２の出力信号が第１モード制御回路６５に入力される。エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳが第２入力回路６３に入力され、その第２入力回路６３の出力信号が第２モード制御回路６６に入力される。第１入力回路６２及び第１モード制御回路６５には第１電圧ＶＥＸＴが供給され、第２入力回路６３及び第２モード制御回路６６には第２電圧ＶＩＮＴが供給される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置において、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と、
を備え、前記第１入力回路及び第１モード制御回路には第１電圧が供給され、前記第２入力回路及び第２モード制御回路には第２電圧が供給されることを特徴とする半導体装置。
【請求項２】
前記第１入力回路及び第１モード制御回路には、前記第１電圧としての外部電源電圧を供給するようにしたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１モード制御回路は、クロック信号に同期して前記第１入力回路の出力信号をラッチする第１コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第１パワーダウンモード制御部とを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１パワーダウンモード制御部は、前記第１入力回路の出力信号と、前記第２モード制御回路の出力信号とが入力され、それら信号に基づいて第１パワーダウンモード信号を出力する第１論理部を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１パワーダウンモード制御部は、クロック信号と前記第１コマンドラッチ部の出力信号が入力され、それら信号に基づいて第２パワーダウンモード信号を出力する第２論理部を備えることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第２モード制御回路は、クロック信号に同期して前記第２入力回路の出力信号をラッチする第２コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第２パワーダウンモード制御部とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２パワーダウンモード制御部は、入力信号を第２電圧から第１電圧の電圧レベルに変換し前記第２モード制御回路の出力信号として出力するレベルシフト回路を備え、該第２モード制御回路の出力信号を前記第１モード制御回路に入力して第１パワーダウンモード信号を活性化させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２入力回路は、前記第１電圧が供給される入力制御部と、前記第２電圧が供給される出力部とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置の制御方法であって、
前記第２電圧が供給される回路の動作により前記パワーダウンモードのエントリコマンドを認識し、パワーダウンモード信号を活性化させて前記第２電圧の発生を停止するステップと、
前記第１電圧が供給される回路の動作により前記パワーダウンモードの解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて前記第２電圧の発生を再開するステップと
を備えることを特徴とする半導体装置の制御方法。
【請求項１０】
前記半導体装置は、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、前記解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と
を備え、前記第１入力回路及び第１モード制御回路に第１電圧が供給され、前記第２入力回路及び第２モード制御回路に第２電圧が供給されるものであり、
前記第２入力回路及び第２モード制御回路の動作により前記エントリコマンドを認識し、パワーダウンモード信号を活性化させて第２電圧の発生を停止し、
前記第１入力回路及び第１モード制御回路の動作により前記解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて第２電圧の発生を再開することを特徴とする請求項９に記載の半導体装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電源発生回路を備え、パワーダウンモード時に内部電源発生回路における内部電源電圧の発生を停止する半導体装置に関するものである。
【０００２】
半導体装置（ＬＳＩ）に搭載される内部電源発生回路は、外部電源の供給に基づいて、その外部電源の電圧とは異なる内部電源電圧を生成して内部回路に供給する。バッテリで動作する携帯型機器等に使用される半導体装置では、待機時における電流消費の削減が求められるため、内部電源発生回路を非活性化させるパワーダウン機能を有するものが実用化されている。その内部電源発生回路の非活性化時（パワーダウンモード時）における消費電流をより低減する技術が必要となっている。
【０００３】
【従来の技術】
従来、半導体装置における電流削減の具体的な手法として、待機時に内部電源発生回路を非活性化させ、該内部電源発生回路の出力電圧である内部電源電圧を外部電源電圧よりも低い電圧にする方法や、外部電源電圧が供給される電源経路を遮断する方法等が知られている（例えば、特許文献１、特許文献２参照）。
【０００４】
内部電源発生回路や内部回路を構成する半導体トランジスタには、サブシュレッショルド特性によりテーリング電流が流れるが、上記の方法により、テーリング電流が削減され、半導体装置の待機時における消費電流が極小の状態とされる。なおこのとき、内部電源電圧が供給される内部回路は、動作停止状態となるか、動作保証ができない状態となる。本明細書では、半導体装置における消費電流を極小とする動作モードをディープパワーダウンモード（ＤＰＤモード）と呼ぶことにする。
【０００５】
以下、従来の半導体装置において、通常モードからＤＰＤモードに移行させるための回路構成について説明する。
図１２には、第１従来例の半導体装置１のブロック回路図を示し、図１３には、その動作波形図を示す。
【０００６】
すなわち、半導体装置１において、入力回路２にはモード制御信号（チップイネーブル信号）ＣＥが入力され、入力回路２の出力信号はＤＰＤモード制御回路３に入力される。ＤＰＤモード制御回路３は、モード制御信号ＣＥに基づいてパワーダウンモード信号ＩＮＴＤＰＤを生成し、そのパワーダウンモード信号ＩＮＴＤＰＤを内部電源発生回路４に入力する。
【０００７】
具体的には、図１３に示すように、時刻ｔ１において、モード制御信号ＣＥがＨレベルからＬレベルになると、パワーダウンモード信号ＩＮＴＤＰＤがＬレベルからＨレベルに反転される。その後、時刻ｔ２において、モード制御信号ＣＥがＬレベルからＨレベルになると、パワーダウンモード信号ＩＮＴＤＰＤがＨレベルからＬレベルに反転される。
【０００８】
このように、パワーダウンモード信号ＩＮＴＤＰＤがＨレベルとなることで、半導体装置１の動作モードがＤＰＤモードとなり、内部電源発生回路４における電圧生成動作が停止される。これにより、内部電源発生回路４から内部回路５に供給される内部電源電圧ＶＩＮＴが低電位レベル（例えば、接地電位レベル）に低下する。
【０００９】
また、時刻ｔ２以降では、パワーダウンモード信号ＩＮＴＤＰＤがＬレベルとなり内部電源発生回路４が活性化されて電圧生成動作が再開されるため、内部電源電圧ＶＩＮＴが上昇する。そして、内部電源電圧ＶＩＮＴが所定の電圧値に達した時刻ｔ３にて半導体装置１の動作モードが通常モードに復帰する。
【００１０】
この半導体装置１では、ＤＰＤモードへのエントリと解除とがモード制御信号ＣＥに基づいて実施されるため入力回路２及びＤＰＤモード制御回路３を簡単に構成することができる。
【００１１】
図１４は、第２従来例の半導体装置（具体的には、シンクロナスＤＲＡＭ：ＳＤＲＡＭ）１１のブロック回路図を示す。この半導体装置１１は、ＤＰＤモードにエントリするために使用されるモード制御端子１１ａとＤＰＤモードを解除するために使用されるモード制御端子１１ａとの端子数が異なる。
【００１２】
詳述すると、半導体装置１１には、複数のモード制御端子１１ａからクロック信号ＣＬＫや各種制御信号（クロックイネーブル信号ＣＫＥ，チップセレクト信号／ＣＳ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ）が入力される。それら信号は入力回路１２を介してモード制御回路１３に入力される。モード制御回路１３は、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの論理レベルの組み合わせにより、装置外部から要求される各種のコマンドを認識し、そのコマンドに対応するモード信号を内部電源発生回路４及び内部回路５に出力する。モード信号としては、パワーダウンモード信号ＩＮＴＤＰＤを含み、そのパワーダウンモード信号ＩＮＴＤＰＤは内部電源発生回路４及び入力回路１２に入力される。
【００１３】
図１５には、ＤＰＤモードにエントリさせるためのエントリコマンドＤＰＤＥＮと、ＤＰＤモードを解除するための解除コマンドＤＰＤＥＸの真理値表を示している。
【００１４】
すなわち、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルに反転し、かつ、クロック信号ＣＬＫの立ち上がりエッジのタイミングにおいて、各制御信号の論理レベルが、／ＣＳバ＝Ｌ，／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌであるときに、エントリコマンドＤＰＤＥＮが認識される。このエントリコマンドＤＰＤＥＮにより、パワーダウンモード信号ＩＮＴＤＰＤがＨレベルになり、半導体装置１１の動作モードがＤＰＤモードに移行される。
【００１５】
また、その移行後において、クロックイネーブル信号ＣＫＥがＬレベルで維持される期間ではＤＰＤモードが継続される。さらに、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに反転されると、クロック信号ＣＬＫの立ち上がりに同期して解除コマンドＤＰＤＥＸが認識される。この解除コマンドＤＰＤＥＸにより、パワーダウンモード信号ＩＮＴＤＰＤがＬレベルになりＤＰＤモードが解除される。
【００１６】
以下、半導体装置１１の各回路構成について説明する。
図１６には、入力回路１２を示している。入力回路１２は、複数のバッファ部１５，１６，１７，１８を含む。バッファ部１５では、クロックイネーブル信号ＣＫＥがアンド回路２１に入力され、該アンド回路２１の出力信号がバッファ回路２２を介して制御信号ＩＮＴＣＫＥとして出力される。
【００１７】
バッファ部１６では、クロック信号ＣＬＫがアンド回路２３の第１入力端子に入力され、第１パワーダウンモード信号ＩＮＴＤＰＤ１がインバータ回路２４を介してアンド回路２３の第２入力端子に入力される。そして、アンド回路２３の出力信号がバッファ回路２５を介して第１の内部クロック信号ＩＮＴＣＬＫ１として出力される。
【００１８】
また、バッファ部１７では、クロック信号ＣＬＫがアンド回路２６の第１入力端子に入力され、第２パワーダウンモード信号ＩＮＴＤＰＤ２がインバータ回路２７を介してアンド回路２６の第２入力端子に入力される。そして、アンド回路２６の出力信号がバッファ回路２８を介して第２の内部クロック信号ＩＮＴＣＬＫ２として出力される。
【００１９】
さらに、バッファ部１８では、チップセレクト信号／ＣＳがアンド回路２９の第１入力端子に入力され、第２パワーダウンモード信号ＩＮＴＤＰＤ２がインバータ回路３０を介してアンド回路２９の第２入力端子に入力される。そして、アンド回路２９の出力信号がバッファ回路３１を介して制御信号ＩＮＴＣＳとして出力される。なお、他の制御信号／ＲＡＳ，／ＣＡＳ、／ＷＥのバッファ部については、バッファ部１８と同様の構成であるため図示を省略している。また、入力回路１２における各回路２１〜３１にはその動作電圧として外部電源電圧ＶＥＸＴが供給されている。
【００２０】
このように構成した入力回路１２では、クロックイネーブル信号ＣＫＥの論理レベルに応じた制御信号ＩＮＴＣＫＥが出力される。また、第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２がＬレベルである場合、クロック信号ＣＬＫの論理レベルに応じた内部クロック信号ＩＮＴＣＬＫ１，ＩＮＴＣＬＫ２が出力され、チップセレクト信号／ＣＳに応じた制御信号ＩＮＴＣＳが出力される。
【００２１】
さらに、第１パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルである場合、内部クロック信号ＩＮＴＣＬＫ１の論理レベルがＬレベルに固定され、第２パワーダウンモード信号ＩＮＴＤＰＤ２がＨレベルである場合、内部クロック信号ＩＮＴＣＬＫ２や制御信号ＩＮＴＣＳ等の論理レベルがＬレベルに固定される。つまり、Ｈレベルのパワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２により、入力回路１２におけるバッファ部１６〜１８が非活性化されて回路動作が停止される。これにより、入力回路１２やその出力信号で動作するモード制御回路１３での消費電流が低減される。
【００２２】
因みに、制御信号やクロック信号を入力するバッファ回路の動作を停止させることで消費電流の削減を図るようにした半導体記憶装置が特許文献３や特許文献４に開示されている。
【００２３】
次に、モード制御回路１３の具体的構成について説明する。
モード制御回路１３は、図１７に示すコマンドラッチ部３３と図１８に示すＤＰＤモード制御部３４とを含む。
【００２４】
図１７に示すように、コマンドラッチ部３３には、複数のフリップフロップ（ＳＦＦ）３５〜３９が設けられている。ＳＦＦ３５は、第１の内部クロック信号ＩＮＴＣＬＫ１に同期して制御信号ＩＮＴＣＫＥをラッチし、そのラッチした制御信号ＩＮＴＣＫＥを同期制御信号ＩＮＴＣＫＥＱとして出力するとともに、制御信号ＩＮＴＣＫＥの論理レベルを反転した同期制御信号ＩＮＴＣＫＥＱＢを出力する。
【００２５】
ＳＦＦ３６は、第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＣＳをラッチし、そのラッチした制御信号ＩＮＴＣＳを同期制御信号ＩＮＴＣＳＱとして出力するとともに、制御信号ＩＮＴＣＳの論理レベルを反転した同期制御信号ＩＮＴＣＳＱＢを出力する。
【００２６】
他のＳＦＦ３７，３８，３９もＳＦＦ３６と同様に第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥをラッチする。そして、各ＳＦＦ３７〜３９は、ラッチした制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥに応じた各同期制御信号ＩＮＴＲＡＳＱ，ＩＮＴＲＡＳＱＢ，ＩＮＴＣＡＳＱ，ＩＮＴＣＡＳＱＢ，ＩＮＴＷＥＱ，ＩＮＴＷＥＱＢを出力する。
【００２７】
また、コマンドラッチ部３３において、各ＳＦＦ３５〜３９の電源端子には外部電源電圧ＶＥＸＴが供給され、リセット端子にはリセット信号ＣＬＲが入力されている。
【００２８】
図１８に示すように、ＤＰＤモード制御部３４におけるアンド回路４１には、コマンドラッチ部３３からの各同期制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが入力される。アンド回路４１の出力信号は、アンド回路４２の第１入力端子に入力されるとともに、バッファ回路４３及びインバータ回路４４を介してアンド回路４２の第２入力端子に入力される。
【００２９】
ここで、各同期制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが全てＨレベルになり、アンド回路４１の出力信号がＬレベルからＨレベルに反転するとき、アンド回路４２からパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。このエントリ信号ＩＮＴＤＰＤＥＮは、２つのノア回路４５ａ，４５ｂからなるラッチ部４５に入力される。
【００３０】
また、ＤＰＤモード制御部３４において、入力回路１２からの制御信号ＩＮＴＣＫＥは、アンド回路４６の第１入力端子に入力されるとともに、バッファ回路４７及びインバータ回路４８を介してアンド回路４６の第２入力端子に入力される。従って、制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転するとき、アンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。この解除信号ＩＮＴＤＰＤＥＸはラッチ部４５に入力される。
【００３１】
具体的に、ラッチ部４５において、ノア回路４５ａの第１入力端子にノア回路４５ｂの出力信号が入力され、ノア回路４５ａの第２入力端子にエントリ信号ＩＮＴＤＰＤＥＮが入力される。また、ノア回路４５ｂの第１入力端子には、解除信号ＩＮＴＤＰＤＥＸが入力され、ノア回路４５ｂの第２入力端子には、リセット信号ＣＬＲの反転信号ＣＬＲＢが入力される。さらに、ノア回路４５ｂの第３入力端子には、ノア回路４５ａの出力信号が入力されている。そして、そのノア回路４５ｂの出力信号が第１パワーダウンモード信号ＩＮＴＤＰＤ１として出力される。
【００３２】
さらに、ＤＰＤモード制御部３４は、第２パワーダウンモード信号ＩＮＴＤＰＤ２を生成するためのフリップフロップ（ＳＦＦ）５１を備える。ＳＦＦ５１のクロック端子には、第１の内部クロック信号ＩＮＴＣＬＫ１をインバータ回路５２を介して反転したクロック信号ＩＮＴＣＬＫ１Ｂが入力される。ＳＦＦ５１は、そのクロック信号ＩＮＴＣＬＫ１Ｂに同期して、コマンドラッチ部３３からの制御信号ＩＮＴＣＫＥＱをラッチし、その制御信号ＩＮＴＣＫＥＱの論理レベルを反転した第２パワーダウンモード信号ＩＮＴＤＰＤ２を出力する。
【００３３】
図１９は、半導体装置１１の動作例を示す波形図である。この動作例では、時刻ｔ１１においてＤＰＤモードのエントリコマンドＤＰＤＥＮが発行され、時刻ｔ１２において解除コマンドＤＰＤＥＸが発行されている。
【００３４】
すなわち、時刻ｔ１１では、ＤＰＤモード制御部３４のアンド回路４１に入力される各制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢがＨレベルになり、アンド回路４２からパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。このエントリ信号ＩＮＴＤＰＤＥＮにより、ラッチ部４５においてノア回路４５ａの出力信号がＬレベルになりノア回路４５ｂから出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルからＨレベルに反転される。
【００３５】
また、時刻ｔ１１において、コマンドラッチ部３３のＳＦＦ３５では、入力回路１２からのＬレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、モード制御部３４のＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、Ｌレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。これにより、ＳＦＦ５１から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルからＨレベルに反転される。
【００３６】
半導体装置１１において、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１が内部電源発生回路４に入力されると、該内部電源発生回路４が非活性化される。つまり、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止される。そのため、内部電源電圧ＶＩＮＴは低電位レベル（接地電位レベル）になるまで徐々に低下する。
【００３７】
またこのとき、入力回路１２では、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１により第１の内部クロック信号ＩＮＴＣＬＫ１がＬレベルに固定される。さらに、Ｈレベルの第２パワーダウンモード信号ＩＮＴＤＰＤ２により、第２の内部クロック信号ＩＮＴＣＬＫ２、各制御信号ＩＮＴＣＳ，ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥがＬレベルに固定される。
【００３８】
このように、半導体装置１１の動作モードがＤＰＤモードに移行されることにより、入力回路１２や内部回路５等での消費電流が低減される。
その後、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに反転されると、入力回路１２から出力される制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転される。この制御信号ＩＮＴＣＫＥが反転されることで、ＤＰＤモード制御部３４におけるアンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。この解除信号ＩＮＴＤＰＤＥＸにより、ラッチ部４５（ノア回路４５ｂ）から出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転される。
【００３９】
従って、時刻ｔ１２以降では、入力回路１２のバッファ部１６が活性化されてクロック信号ＣＬＫの論理レベルに応じた内部クロック信号ＩＮＴＣＬＫ１が出力されるようになる。また、コマンドラッチ部３３のＳＦＦ３５では、そのクロック信号ＩＮＴＣＬＫ１に同期してＨレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、ＤＰＤモード制御部３４のＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、Ｈレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。
【００４０】
これにより、ＳＦＦ５１から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転され、入力回路１２のバッファ部１７が活性化されてクロック信号ＣＬＫの論理レベルに応じた内部クロック信号ＩＮＴＣＬＫ２が出力されるようになる。さらに、第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルになることにより、入力回路１２から各制御信号の論理レベルに応じた信号が出力され、コマンドラッチ部３３では、内部クロック信号ＩＮＴＣＬＫ２に同期して入力回路１２から出力される制御信号がラッチされる。
【００４１】
従って、半導体装置１１において、内部電源の再起動期間（内部電源電圧ＶＩＮＴが所定の電圧値に達しその電圧値が安定するまで期間）の終了時刻ｔ１３では、通常モードに移行するための所定コマンドの認識が可能となる。
【００４２】
【特許文献１】
特開２００２−１７０３８３号公報
【００４３】
【特許文献２】
特開２００２−３０５２４５号公報
【００４４】
【特許文献３】
特開平１１−１６３４９号公報
【００４５】
【特許文献４】
特開平１１−６６８４９号公報
【００４６】
【発明が解決しようとする課題】
ところで、上記の第２従来例の半導体装置１１では、ＤＰＤモードへのエントリコマンドＤＰＤＥＮと解除コマンドＤＰＤＥＸについて、それらを認識するために使用する制御端子１１ａの数は、エントリコマンドＤＰＤＥＮのための端子数の方が多い。また、解除コマンドＤＰＤＥＸのための制御端子１１ａは、エントリコマンドＤＰＤＥＮと共通に使用されている。それらコマンドＤＰＤＥＮ，ＤＰＤＥＸを認識するために使用する回路（入力回路１２やモード制御回路１３）には、外部電源電圧ＶＥＸＴが常に供給される構成となっている。
【００４７】
半導体装置１１におけるＤＰＤモード中の機能要件としては、ＤＰＤモードを継続するか、解除コマンドＤＰＤＥＸを認識するかのみである。つまり、半導体装置１１がＤＰＤモードで動作しているときには、解除コマンドＤＰＤＥＸを認識するための回路のみを動作させればよい。ところが、半導体装置１１では、解除コマンドＤＰＤＥＸを認識するのに必要がない回路にも外部電源電圧ＶＥＸＴが供給されているので、その回路にはテーリング電流が流れてしまう。
【００４８】
また、図２０に示すように、半導体装置１１において、外部から入力されるアドレスＡＤＤやデータＤＱは入力回路１４を介して内部回路５に取り込まれる。半導体装置１１では、ＤＰＤモード時においてアドレスＡＤＤやデータＤＱの入力は不要であるため、その入力回路１４に内部電源電圧ＶＩＮＴを供給するよう構成することで、消費電流の低減が図られている。この場合、ＤＰＤモードから通常モードに移行する際には、外部電源電圧ＶＥＸＴに基づいて生成される信号（モード制御回路１３の出力信号）と、内部電源電圧ＶＩＮＴに基づいて生成される信号（アドレスＡＤＤやデータＤＱ）とでタイミングスキューが生じてしまう。そのため、各信号のタイミング調整が困難となり内部回路５が正常に動作しないといった問題も懸念される。
【００４９】
本発明は上記問題点を解決するためになされたものであって、その目的は、パワーダウンモード時における消費電流の低減を図ることができる半導体装置、及びその制御方法を提供することにある。
【００５０】
【課題を解決するための手段】
請求項１及び１０に記載の発明によれば、第１入力回路には、パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力され、その第１入力回路の出力信号が第１モード制御回路に入力される。また、エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が第２入力回路に入力され、その第２入力回路の出力信号が第２モード制御回路に入力される。そして、第１入力回路及び第１モード制御回路には第１電圧が供給され、第２入力回路及び第２モード制御回路には第２電圧が供給される。この場合、解除コマンドを認識するのに不要な回路（第２入力回路及び第２モード制御回路）には第２電圧が供給されるため、パワーダウンモード時に、内部電源発生回路における第２電圧の発生が停止されることにより、第２入力回路及び第２モード制御回路でのテーリング電流が削減される。また、パワーダウンモード時において第１入力回路及び第１モード制御回路には第１電圧が供給されているので、それら回路により解除コマンドが認識され、パワーダウンモードが解除される。これにより、内部電源発生回路における第２電圧の発生が再開される。このようにすれば、パワーダウンモード時における更なる消費電流の削減が可能になる。
【００５１】
請求項２に記載の発明によれば、第１入力回路及び第１モード制御回路には、外部電源電圧が第１電圧として供給されるので、パワーダウンモード時に内部電源発生回路における第２電圧の発生が停止されたときにも、外部電源電圧の供給により、第１入力回路及び第１モード制御回路は動作している。そして、それらの回路動作によって、パワーダウンモードの解除コマンドが認識される。
【００５２】
請求項３に記載の発明によれば、第１モード制御回路は、第１コマンドラッチ部と第１パワーダウンモード制御部とを備える。第１コマンドラッチ部によって、クロック信号に同期して第１入力回路の出力信号がラッチされ、そのコマンドラッチ部の出力信号が第１パワーダウンモード制御部に入力される。
【００５３】
請求項４に記載の発明によれば、第１パワーダウンモード制御部は第１論理部を備え、その第１論理部には第１入力回路の出力信号と第２モード制御回路の出力信号とが入力され、それら信号に基づいて第１論理部から第１パワーダウンモード信号が出力される。
【００５４】
請求項５に記載の発明によれば、第１パワーダウンモード制御部は第２論理部を備え、その第２論理部にはクロック信号と第１コマンドラッチ部の出力信号とが入力され、それら信号に基づいて第２パワーダウンモード信号が出力される。
【００５５】
請求項６に記載の発明によれば、第２モード制御回路は、第２コマンドラッチ部と第２パワーダウンモード制御部とを備える。第２コマンドラッチ部によって、クロック信号に同期して第２入力回路の出力信号がラッチされ、そのコマンドラッチ部の出力信号が第２パワーダウンモード制御部に入力される。
【００５６】
請求項７に記載の発明によれば、第２パワーダウンモード制御部はレベルシフト回路を備え、入力信号が第２電圧から第１電圧の電圧レベルに変換されて出力される。そして、そのレベルシフト回路でレベル変換した信号が第２モード制御回路の出力信号として第１モード制御回路に入力され第１パワーダウンモード信号が活性化される。
【００５７】
請求項８に記載の発明によれば、第２入力回路は、入力制御部と出力部とを備え、入力制御部には第１電圧が供給され、出力部には第２電圧が供給される。
請求項９に記載の発明によれば、内部電源発生回路において、第１電圧に基づいてその電圧とは異なる第２電圧が発生され、該第２電圧が内部回路に供給される。そして、第２電圧が供給される回路の動作によりパワーダウンモードのエントリコマンドが認識され、パワーダウンモード信号が活性化される。このパワーダウンモード信号により内部電源発生回路における第２電圧の発生が停止される。また、第１電圧が供給される回路の動作によりパワーダウンモードの解除コマンドが認識され、パワーダウンモード信号が非活性化される。これにより、内部電源発生回路における第２電圧の発生が再開される。このようにすれば、パワーダウンモード時における更なる消費電流の削減が可能になる。
【００５８】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本実施形態の半導体装置６１（具体的には、シンクロナスＤＲＡＭ：ＳＤＲＡＭ）を示している。
【００５９】
半導体装置６１は、第１〜第３入力回路６２〜６４、第１及び第２モード制御回路６５，６６、内部電源発生回路４、及び内部回路５を備える。尚、本実施形態の半導体装置６１において、内部電源発生回路４及び内部回路５は、図１４に示す第２従来例の半導体装置１１と同様の構成である。
【００６０】
半導体装置６１において、第１入力回路６２には外部からのクロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫがモード制御端子６１ａを介して入力される。そして、第１入力回路６２の出力信号は第１モード制御回路６５に入力される。また、第２入力回路６３には外部からのロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳがモード制御端子６１ｂを介して入力される。そして、第２入力回路６３の出力信号は第２モード制御回路６６に入力される。さらに、第３入力回路６４にはアドレスＡＤＤとデータＤＱとが入力され、その第３入力回路６４の出力信号は内部回路５に入力される。
【００６１】
本実施形態において、第１入力回路６２に入力されるクロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫは、ＤＰＤモードのエントリコマンドＤＰＤＥＮと解除コマンドＤＰＤＥＸとの両コマンドを認識するのに必要な制御信号である（図１５参照）。また、第２入力回路６３に入力される各制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳは、エントリコマンドＤＰＤＥＮを認識するのに必要で、解除コマンドＤＰＤＥＸを認識するのに不必要な制御信号である（図１５参照）。
【００６２】
図２には第１入力回路６２を示している。第１入力回路６２は、２つのバッファ部１５，１６を含む。バッファ部１５はアンド回路２１とバッファ回路２２とからなり、バッファ部１６はアンド回路２３とインバータ回路２４とバッファ回路２５とからなる。各バッファ部１５，１６の構成は、図１６に示す従来の入力回路１２のバッファ部１５，１６と同じであり、第１入力回路６２（各回路２１〜２５の電源端子）には外部電源電圧ＶＥＸＴが供給されている。
【００６３】
図３には第２入力回路６３を示している。第２入力回路６３は、バッファ部１７，１８を含む。バッファ部１７はアンド回路２６とインバータ回路２７とバッファ回路２８とからなり、バッファ部１８はアンド回路２９とインバータ回路３０とバッファ回路３１とからなる。各バッファ部１７，１８の構成は、図１６に示す従来の入力回路１２のバッファ部１７，１８と同じである。但し、従来の入力回路１２（各回路２６〜３１の電源端子）には外部電源電圧ＶＥＸＴが供給されるのに対し、本実施形態の第２入力回路６３（各回路２６〜３１の電源端子）には内部電源電圧ＶＩＮＴが供給されている。
【００６４】
図４には第１モード制御回路６５を示している。第１モード制御回路６５は、第１コマンドラッチ部６８と第１ＤＰＤモード制御部６９とを含む。第１コマンドラッチ部６８には、第１入力回路６２から第１の内部クロック信号ＩＮＴＣＬＫ１と制御信号ＩＮＴＣＫＥとが入力される。また、第１ＤＰＤモード制御部６９には、第１の内部クロック信号ＩＮＴＣＬＫ１と制御信号ＩＮＴＣＫＥとに加え、第２モード制御回路６６の出力信号（エントリ信号）ＩＮＴＤＰＤＥＮが入力される。
【００６５】
第１コマンドラッチ部６８にはフリップフロップ（ＳＦＦ）３５が設けられている。ＳＦＦ３５は、第１の内部クロック信号ＩＮＴＣＬＫ１に同期して制御信号ＩＮＴＣＫＥをラッチし、そのラッチした制御信号ＩＮＴＣＫＥを同期制御信号ＩＮＴＣＫＥＱとして出力するとともに、制御信号ＩＮＴＣＫＥの論理レベルを反転した同期制御信号ＩＮＴＣＫＥＱＢを出力する。ＳＦＦ３５の電源端子には外部電源電圧ＶＥＸＴが供給され、リセット端子にはリセット信号ＣＬＲが入力される。
【００６６】
第１ＤＰＤモード制御部６９は、第１パワーダウンモード信号ＩＮＴＤＰＤ１を出力する第１論理部６９ａと、第２パワーダウンモード信号ＩＮＴＤＰＤ２を出力する第２論理部６９ｂとを備える。
【００６７】
詳しくは、第１論理部６９ａにおいて、制御信号ＩＮＴＣＫＥは、アンド回路４６の第１入力端子に入力されるとともに、バッファ回路４７及びインバータ回路４８を介してアンド回路４６の第２入力端子に入力されている。従って、制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転するとき、アンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。この解除信号ＩＮＴＤＰＤＥＸはラッチ部４５に入力される。
【００６８】
ラッチ部４５は２つのノア回路４５ａ，４５ｂからなり、ノア回路４５ａの第１入力端子にノア回路４５ｂの出力信号が入力され、ノア回路４５ａの第２入力端子にエントリ信号ＩＮＴＤＰＤＥＮが入力される。また、ノア回路４５ｂの第１入力端子には、解除信号ＩＮＴＤＰＤＥＸが入力され、ノア回路４５ｂの第２入力端子には、リセット信号ＣＬＲの反転信号ＣＬＲＢが入力される。さらに、ノア回路４５ｂの第３入力端子には、ノア回路４５ａの出力信号が入力されており、そのノア回路４５ｂの出力信号が第１パワーダウンモード信号ＩＮＴＤＰＤ１として出力される。
【００６９】
第２論理部６９ｂには、フリップフロップ（ＳＦＦ）５１及びインバータ回路５２，５３が設けられている。ＳＦＦ５１のクロック端子には、第１の内部クロック信号ＩＮＴＣＬＫ１をインバータ回路５２を介して反転したクロック信号ＩＮＴＣＬＫ１Ｂが入力され、ＳＦＦ５１のセット端子には、リセット信号ＣＬＲをインバータ回路５３を介して反転した反転信号ＣＬＲＢが入力される。ＳＦＦ５１は、クロック信号ＩＮＴＣＬＫ１Ｂに同期して制御信号ＩＮＴＣＫＥＱをラッチし、その制御信号ＩＮＴＣＫＥＱの論理レベルを反転した第２パワーダウンモード信号ＩＮＴＤＰＤ２を出力する。
【００７０】
この第１モード制御回路６５（第１コマンドラッチ部６８及び第１ＤＰＤモード制御部６９を構成する各回路の電源端子）には、外部電源電圧ＶＥＸＴが供給されている。
【００７１】
図５には第２モード制御回路６６を示している。第２モード制御回路６６は、第２コマンドラッチ部７１と第２ＤＰＤモード制御部７２と他のモード制御部７３とを含む。
【００７２】
第２コマンドラッチ部７１には複数のフリップフロップ（ＳＦＦ）３６〜３９が設けられており、各ＳＦＦ３６〜３９には、第２入力回路６３から第２の内部クロック信号ＩＮＴＣＬＫ２と制御信号ＩＮＴＣＳ，ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥとが入力される。
【００７３】
ＳＦＦ３６は、第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＣＳをラッチし、そのラッチした制御信号ＩＮＴＣＳを同期制御信号ＩＮＴＣＳＱとして出力するとともに、制御信号ＩＮＴＣＳの論理レベルを反転した同期制御信号ＩＮＴＣＳＱＢを出力する。
【００７４】
また、他のＳＦＦ３７，３８，３９もＳＦＦ３６と同様に第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥをラッチする。そして、各ＳＦＦ３７〜３９は、ラッチした制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥに応じた各同期制御信号ＩＮＴＲＡＳＱ，ＩＮＴＲＡＳＱＢ，ＩＮＴＣＡＳＱ，ＩＮＴＣＡＳＱＢ，ＩＮＴＷＥＱ，ＩＮＴＷＥＱＢを出力する。
【００７５】
また、第２コマンドラッチ部７１において、各ＳＦＦ３６〜３９の電源端子には内部電源電圧ＶＩＮＴが供給され、リセット端子にはリセット信号ＩＮＴＣＬＲが入力される。なお、リセット信号ＩＮＴＣＬＲは、内部電源電圧ＶＩＮＴが所定の電圧値以下でＬレベル、所定の電圧値を越えたときにＨレベルとなるパワーオンリセット信号である。
【００７６】
第２ＤＰＤモード制御部７２には、第１及び第２コマンドラッチ部６８，７１から各同期制御信号が入力され、それら入力信号に基づいてＤＰＤモードのエントリコマンドＤＰＤＥＮが認識される。また、他のモード制御部７３では、各同期制御信号に基づいて通常モードにおける各種コマンド（例えば、モードレジスタセットコマンド、プリチャージコマンド等）が認識される。
【００７７】
具体的に、第２ＤＰＤモード制御部７２は、アンド回路４１，４２、バッファ回路４３、インバータ回路４４、及びレベルシフト回路７４を備える。アンド回路４１には、第１コマンドラッチ部６８から同期制御信号ＩＮＴＣＫＥＱＢが入力されるとともに、第２コマンドラッチ部７１から同期制御信号ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが入力される。このアンド回路４１の出力信号は、アンド回路４２の第１入力端子に入力されるとともに、バッファ回路４３及びインバータ回路４４を介してアンド回路４２の第２入力端子に入力される。
【００７８】
ここで、各同期制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが全てＨレベルになり、アンド回路４１の出力信号がＬレベルからＨレベルに反転するとき、アンド回路４２からパルス信号Ｐ１が出力される。
【００７９】
第２ＤＰＤモード制御部７２における各回路４１〜４４の電源端子には内部電源電圧ＶＩＮＴが供給されている。従って、アンド回路４２から出力されるパルス信号Ｐ１は、内部電源電圧ＶＩＮＴの電圧レベルで振幅する信号である。このパルス信号Ｐ１は、レベルシフト回路７４において外部電源電圧ＶＥＸＴの電圧レベルのパルス信号に変換され、エントリ信号ＩＮＴＤＰＤＥＮとして出力される。
【００８０】
図６には、レベルシフト回路７４を示している。レベルシフト回路７４は、ノア回路７５と複数のＮＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３及びＰＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｐ３，Ｔｐ４とにより構成されている。レベルシフト回路７４において、ＰＭＯＳトランジスタＴｐ１，Ｔｐ２とＮＭＯＳトランジスタＴｎ１とが直列に接続され、ＰＭＯＳトランジスタＴｐ３，Ｔｐ４とＮＭＯＳトランジスタＴｎ２とが直列に接続されている。
【００８１】
ＰＭＯＳトランジスタＴｐ１のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ１のゲートは、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部に接続されている。ＰＭＯＳトランジスタＴｐ３のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ３のゲートは、ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部に接続されている。ＮＭＯＳトランジスタＴｎ１，Ｔｎ２のソースはグランドに接地されている。ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部にＮＭＯＳトランジスタＴｎ３のドレインが接続され、該トランジスタＴｎ３のソースはグランドに接続されている。
【００８２】
ＰＭＯＳトランジスタＴｐ２及びＮＭＯＳトランジスタＴｎ１のゲートには前記アンド回路４２からのパルス信号Ｐ１が入力され、ＰＭＯＳトランジスタＴｐ４及びＮＭＯＳトランジスタＴｎ２のゲートにはノア回路７５の出力信号が入力される。ノア回路７５は、その第１入力端子にパルス信号Ｐ１が入力され、第２入力端子に制御信号ＩＮＴＤＰＤ３が入力される。また、制御信号ＩＮＴＤＰＤ３は、ＮＭＯＳトランジスタＴｎ３のゲートに入力されている。
【００８３】
このレベルシフト回路７４は、Ｌレベルの制御信号ＩＮＴＤＰＤ３により活性化される。その活性化時において、パルス信号Ｐ１に応じて各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１〜Ｔｐ４がオン・オフすることで、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部の電位レベルが変化する。その接続部の電位変化によって、外部電源電圧ＶＥＸＴで振幅するパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。
【００８４】
次に、本実施形態における半導体装置６１の動作について説明する。
図７は、半導体装置６１の動作例を示す波形図である。この動作例では、時刻ｔ１１においてＤＰＤモードのエントリコマンドＤＰＤＥＮが発行され、時刻ｔ１２において解除コマンドＤＰＤＥＸが発行されている。
【００８５】
すなわち、時刻ｔ１１では、第２ＤＰＤモード制御部７２のアンド回路４１に入力される各制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢがＨレベルになり、アンド回路４２及びレベルシフト回路７４を介してパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。このエントリ信号ＩＮＴＤＰＤＥＮは、第１モード制御回路６５の第１ＤＰＤモード制御部６９に入力され、該第１ＤＰＤモード制御部６９から出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルからＨレベルに反転（活性化）される。
【００８６】
また、時刻ｔ１１において、第１コマンドラッチ部６８のＳＦＦ３５では、内部クロック信号ＩＮＴＣＬＫ１に同期してＬレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、第１ＤＰＤモード制御部６９における第２論理部６９ｂのＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、ＳＦＦ３５から出力されるＬレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。これにより、ＳＦＦ５１から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルからＨレベルに反転される。
【００８７】
半導体装置６１において、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１が内部電源発生回路４に入力されると、該内部電源発生回路４が非活性化される。つまり、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止される。そのため、内部電源電圧ＶＩＮＴは、低電位レベル（接地電位レベル）になるまで徐々に低下する。
【００８８】
またこのとき、第１入力回路６２において、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１により第１の内部クロック信号ＩＮＴＣＬＫ１がＬレベルに固定される。さらに、第２入力回路６３において、Ｈレベルの第２パワーダウンモード信号ＩＮＴＤＰＤ２により、第２の内部クロック信号ＩＮＴＣＬＫ２、制御信号ＩＮＴＣＳ，ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥがＬレベルに固定される。
【００８９】
このように、半導体装置６１をＤＰＤモードに移行させることにより、該半導体装置６１での消費電流が低減される。つまり、ＤＰＤモード時には、内部電源電圧ＶＩＮＴが低電位レベルに低下するため、内部電源電圧ＶＩＮＴが供給されて動作する各回路（内部回路５、第２入力回路６３、第３入力回路６４、及び第２モード制御回路６６）での消費電流が低減される。また、第１及び第２入力回路６２，６３において、内部クロック信号ＩＮＴＣＬＫ１，ＩＮＴＣＬＫ２や制御信号ＩＮＴＣＳ等がＬレベルに固定されることにより、各入力回路６２，６３や各モード制御回路６５，６６での消費電流が低減される。
【００９０】
また、半導体装置１１がＤＰＤモードで動作している期間においても、第１入力回路６２及び第１モード制御回路６５は、外部電源電圧ＶＥＸＴが供給されることで活性化されている。
【００９１】
ここで、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに反転されると、第１入力回路６２から出力される制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転される。このとき、第１ＤＰＤモード制御部６９において、第１論理部６９ａのアンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。そして、その解除信号ＩＮＴＤＰＤＥＸにより、ラッチ部４５（ノア回路４５ａ）から出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転される。
【００９２】
従って、時刻ｔ１２以降では、第１入力回路６２からクロック信号ＣＬＫの論理レベルに応じた第１の内部クロック信号ＩＮＴＣＬＫ１が出力されるようになる。また、第１コマンドラッチ部６８のＳＦＦ３５では、そのクロック信号ＩＮＴＣＬＫ１に同期して第１入力回路６２から出力されるＨレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、第１ＤＰＤモード制御部６９（第２論理部６９ｂ）のＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、ＳＦＦ３５から出力されるＨレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。
【００９３】
これにより、第２論理部６９ｂ（ＳＦＦ５１）から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転（非活性化）され、第２入力回路６３では、クロック信号ＣＬＫの論理レベルに応じた第２の内部クロック信号ＩＮＴＣＬＫ２が出力されるようになる。さらに、第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルになることにより、第２入力回路６３から各制御信号に応じた信号が出力され、第２コマンドラッチ部７１では、その第２入力回路６３の出力信号が内部クロック信号ＩＮＴＣＬＫ２に同期してラッチされる。
【００９４】
従って、半導体装置６１において、内部電源の再起動期間（内部電源電圧ＶＩＮＴが所定の電圧値に達しその電圧値が安定するまで期間）の終了時刻ｔ１３には、通常モードに移行するための所定コマンドの認識が可能となる。
【００９５】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）半導体装置６１において、解除コマンドＤＰＤＥＸを認識するのに不要な回路、すなわち、第２入力回路６３及び第２モード制御回路６６には内部電源電圧ＶＩＮＴが供給されている。そして、ＤＰＤモード時には、内部電源発生回路４における内部電源電圧の発生が停止されることにより、第２入力回路６３及び第２モード制御回路６６でのテーリング電流を削減できる。
【００９６】
また、ＤＰＤモード時において第１入力回路６２及び第１モード制御回路６５には外部電源電圧ＶＥＸＴが供給されているので、それら回路６２，６５により解除コマンドを認識してＤＰＤモードを解除することができる。これにより、内部電源発生回路４における内部電源電圧ＶＩＮＴの発生が再開される。
【００９７】
（２）外部から入力される各種の制御信号のうち、制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥは、内部電源電圧ＶＩＮＴにより動作する第２入力回路６３及び第２モード制御回路６６を介して内部回路５に伝達される。従って、第３入力回路６４を介して入力されるアドレスＡＤＤやデータＤＱと、それら制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとのタイミングスキューがなくなる。その結果、半導体装置６１における誤動作を防止することができる。
【００９８】
（３）Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１により、第１入力回路６２におけるバッファ部１６の回路動作が停止され、第１の内部クロック信号ＩＮＴＣＬＫ１がＬレベルに固定される。また、Ｈレベルの第２パワーダウンモード信号ＩＮＴＤＰＤ２により、第２入力回路６３におけるバッファ部１７，１８の回路動作が停止され、第２の内部クロック信号ＩＮＴＣＬＫ２及び制御信号ＩＮＴＣＳがＬレベルに固定される。これにより、各入力回路６２，６３や各モード制御回路６５，６６での消費電流を低減することができる。
【００９９】
（４）第２ＤＰＤモード制御部７２には、アンド回路４２から出力されるパルス信号Ｐ１を内部電源電圧ＶＩＮＴから外部電源電圧ＶＥＸＴの電圧レベルにレベルシフトするレベルシフト回路７４が設けられている。そして、そのレベルシフト回路７４の出力信号であるエントリ信号ＩＮＴＤＰＤＥＮが第１モード制御回路６５の第１ＤＰＤモード制御部６９に入力される。このようにすれば、外部電源電圧ＶＥＸＴの電圧レベルで振幅するエントリ信号ＩＮＴＤＰＤＥＮにより、第１パワーダウンモード信号ＩＮＴＤＰＤ１を確実に活性化させることができる。
【０１００】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、第２入力回路６３において、バッファ部１７，１８を構成する各回路２７〜３１を全て内部電源電圧ＶＩＮＴで動作させるよう構成した。この場合、内部電源電圧ＶＩＮＴの復帰中においてバッファ部１７，１８の出力が不定になり、コマンドを誤認識してしまうといった問題が懸念される。
【０１０１】
以下には、その対策例を説明する。
図８には、第２入力回路６３におけるバッファ部１８を示している。なお、半導体装置では、アンド回路はナンド回路及びインバータ回路とで形成されるため、図８においては、図３のアンド回路２６に代えて、ナンド回路２６ａ及びインバータ回路２６ｂとして示している。
【０１０２】
図８に示すように、バッファ部１８は、入力制御部１８ａと出力部１８ｂとに区分される。そして、入力制御部１８ａの各回路２６ａ，２６ｂ，２７に供給する内部電源電圧ＶＩＮＴを、図９に示すように、外部電源電圧ＶＥＸＴに変更する。図９に示すバッファ部１８において、Ｈレベルの制御信号／ＣＳが入力されるとき、その制御信号／ＣＳが外部電源電圧ＶＥＸＴで動作するナンド回路２６ａ及びインバータ回路２６ｂを介して確実に伝達される。
【０１０３】
つまり、第２入力回路６３において、内部電源電圧ＶＩＮＴの復帰中にＨレベルの制御信号が入力されるバッファ部には、入力側から偶数段目までの素子（図９では、２段の素子２６ａ，２６ｂ）に外部電源電圧ＶＥＸＴを供給するよう構成する。この構成により、入力制御部１８ａの出力信号が確実にＨレベルになり、コマンドの誤認識を防止することができる。
【０１０４】
次に、第２入力回路６３において、内部電源電圧ＶＩＮＴの復帰中にＬレベルの制御信号が入力される場合の対策例を説明する。
図１０示すように、第２入力回路を構成するバッファ部７６は、ノア回路７７とインバータ回路７８とからなる入力制御部７６ａと、バッファ回路７９からなる出力部７６ｂとに区分される。そして、入力制御部７６ａのノア回路７７に供給する内部電源電圧ＶＩＮＴを、図１１に示すように、外部電源電圧ＶＥＸＴに変更する。このバッファ部７６において、内部電源電圧ＶＩＮＴの復帰中にＬレベルの制御信号／ＣＳが入力されるとき、外部電源電圧ＶＥＸＴで動作するナンド回路２６ａの出力信号がＨレベルになる。このバッファ部７６のように、入力側から奇数段目までの素子（図１１では、１段の素子７７）に外部電源電圧ＶＥＸＴを供給するよう構成することで、入力制御部７６ａの出力信号が確実にＬレベルになり、コマンドの誤認識を防止することができる。
【０１０５】
・上記実施形態では、第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２は、通常モードではＬレベル、ＤＰＤモードではＨレベルであるが、各パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２の論理レベルを逆論理としてもよい。つまり、ＤＰＤモードへの移行時に第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２をＨレベルからＬレベルに反転させる構成としてもよい。この場合には、第１入力回路６２において、インバータ回路２４を省略し、第２入力回路６３において、インバータ回路２７，３０を省略する。
【０１０６】
・上記実施形態の第１モード制御回路６５では、第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２を出力する構成であったが、１つ又は３つ以上のパワーダウンモード信号を出力する構成としてもよい。
【０１０７】
・上記実施形態では、半導体装置６１としてクロック同期型の半導体記憶装置（ＳＤＲＡＭ）に具体化するものであったが、それ以外の半導体装置に具体化してもよい。
【０１０８】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置において、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と、
を備え、前記第１入力回路及び第１モード制御回路には第１電圧が供給され、前記第２入力回路及び第２モード制御回路には第２電圧が供給されることを特徴とする半導体装置。
（付記２）前記第１入力回路及び第１モード制御回路には、前記第１電圧としての外部電源電圧を供給するようにしたことを特徴とする付記１に記載の半導体装置。
（付記３）前記第１モード制御回路は、クロック信号に同期して前記第１入力回路の出力信号をラッチする第１コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第１パワーダウンモード制御部とを備えることを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記第１パワーダウンモード制御部は、前記第１入力回路の出力信号と、前記第２モード制御回路の出力信号とが入力され、それら信号に基づいて第１パワーダウンモード信号を出力する第１論理部を備えることを特徴とする付記３に記載の半導体装置。
（付記５）前記第１パワーダウンモード信号に基づいて前記第１入力回路の動作を制御することを特徴とする付記４に記載の半導体装置。
（付記６）前記第１パワーダウンモード制御部は、クロック信号と前記第１コマンドラッチ部の出力信号が入力され、それら信号に基づいて第２パワーダウンモード信号を出力する第２論理部を備えることを特徴とする付記３に記載の半導体装置。
（付記７）前記第２パワーダウンモード信号に基づいて前記第２入力回路の動作を制御することを特徴とする付記６に記載の半導体装置。
（付記８）前記第２モード制御回路は、クロック信号に同期して前記第２入力回路の出力信号をラッチする第２コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第２パワーダウンモード制御部とを備えることを特徴とする付記１に記載の半導体装置。
（付記９）前記第２コマンドラッチ部は、前記第２入力回路から出力される複数の出力信号の各々に対応して設けられた複数のフリップフロップ回路を備えることを特徴とする付記８に記載の半導体装置。
（付記１０）前記第２パワーダウンモード制御部は、前記複数のフリップフロップ回路の出力信号が入力される論理回路を備えることを特徴とする付記９に記載の半導体装置。
（付記１１）前記第２パワーダウンモード制御部は、入力信号を第２電圧から第１電圧の電圧レベルに変換し前記第２モード制御回路の出力信号として出力するレベルシフト回路を備え、該第２モード制御回路の出力信号を前記第１モード制御回路に入力して第１パワーダウンモード信号を活性化させることを特徴とする付記８に記載の半導体装置。
（付記１２）前記第２入力回路は、前記第１電圧が供給される入力制御部と、前記第２電圧が供給される出力部とを備えることを特徴とする付記１に記載の半導体装置。
（付記１３）前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から偶数段目までの素子に前記第１電圧が供給されることを特徴とする付記１２に記載の半導体装置。
（付記１４）前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から奇数段目までの素子に前記第１電圧が供給されることを特徴とする付記１２に記載の半導体装置。
（付記１５）第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置の制御方法であって、
前記第２電圧が供給される回路の動作により前記パワーダウンモードのエントリコマンドを認識し、パワーダウンモード信号を活性化させて前記第２電圧の発生を停止するステップと、
前記第１電圧が供給される回路の動作により前記パワーダウンモードの解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて前記第２電圧の発生を再開するステップと
を備えることを特徴とする半導体装置の制御方法。
（付記１６）前記半導体装置は、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、前記解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と
を備え、前記第１入力回路及び第１モード制御回路に第１電圧が供給され、前記第２入力回路及び第２モード制御回路に第２電圧が供給されるものであり、
前記第２入力回路及び第２モード制御回路の動作により前記エントリコマンドを認識し、パワーダウンモード信号を活性化させて第２電圧の発生を停止し、
前記第１入力回路及び第１モード制御回路の動作により前記解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて第２電圧の発生を再開することを特徴とする付記１５に記載の半導体装置の制御方法。
（付記１７）前記第１モード制御回路の動作として、前記第１入力回路の出力信号と、前記第２モード制御回路の出力信号とを第１論理部に入力し、該第１論理部がそれら信号に基づいて第１パワーダウンモード信号を出力するステップを含むことを特徴とする付記１６に記載の半導体装置の制御方法。
（付記１８）前記第１パワーダウンモード信号に基づいて前記第１入力回路の動作を制御するステップを含むことを特徴とする付記１７に記載の半導体装置の制御方法。
（付記１９）前記第１モード制御回路の動作として、前記第１入力回路の出力信号を、該第１入力回路で生成したクロック信号に同期して第１コマンドラッチ部でラッチするステップを含むことを特徴とする付記１６に記載の半導体装置の制御方法。
（付記２０）前記第１コマンドラッチ部の出力信号と前記第１入力回路で生成したクロック信号とを第２論理部に入力し、該第２論理部がそれら信号に基づいて第２パワーダウンモード信号を出力するステップを含むことを特徴とする付記１９に記載の半導体装置の制御方法。
（付記２１）前記第２パワーダウンモード信号に基づいて前記第２入力回路の動作を制御するステップを含むことを特徴とする付記２０に記載の半導体装置の制御方法。
（付記２２）前記第２モード制御回路の動作として、前記第２入力回路の出力信号を、該第２入力回路で生成したクロック信号に同期して第２コマンドラッチ部でラッチするステップを含むことを特徴とする付記１６に記載の半導体装置の制御方法。
（付記２３）前記第２コマンドラッチ部から出力される複数の出力信号を論理回路に入力し、各信号の論理レベルに基づいて、パワーダウンモードのエントリ信号を生成するステップを含むことを特徴とする付記２２に記載の半導体装置の制御方法。
（付記２４）前記論理回路の出力信号からエントリ信号を生成するために、信号振幅の電圧レベルを前記第２電圧から第１電圧にレベルシフトするステップを含むことを特徴とする付記２３に記載の半導体装置の制御方法。
【０１０９】
【発明の効果】
以上詳述したように、本発明によれば、パワーダウンモード時における消費電流の低減を図ることができる。
【図面の簡単な説明】
【図１】一実施形態の半導体装置を示すブロック回路図である。
【図２】第１入力回路を示す回路図である。
【図３】第２入力回路を示す回路図である。
【図４】第１モード制御回路を示す回路図である。
【図５】第２モード制御回路を示す回路図である。
【図６】レベルシフト回路を示す回路図である。
【図７】半導体装置の動作波形図である。
【図８】第２入力回路を示す回路図である。
【図９】別の第２入力回路を示す回路図である。
【図１０】別の第２入力回路を示す回路図である。
【図１１】別の第２入力回路を示す回路図である。
【図１２】第１従来例を示すブロック回路図である。
【図１３】第１従来例の動作波形図である。
【図１４】第２従来例を示すブロック回路図である。
【図１５】コマンド真理値表を示す説明図である。
【図１６】入力回路を示す回路図である。
【図１７】コマンドラッチ部を示す回路図である。
【図１８】ＤＰＤモード制御部を示す回路図である。
【図１９】第２従来例の動作波形図である。
【図２０】第２従来例を示すブロック回路図である。
【符号の説明】
４  内部電源発生回路
５  内部回路
１８ａ，７６ａ  入力制御部
１８ｂ，７６ｂ  出力部
４１  論理回路としてのアンド回路
６１  半導体装置
６２  第１入力回路
６３  第２入力回路
６５  第１モード制御回路
６６  第２モード制御回路
６８  第１コマンドラッチ部
６９  第１パワーダウンモード制御部としての第１ＤＰＤモード制御部
６９ａ  第１論理部
６９ｂ  第２論理部
７１  第２コマンドラッチ部
７２  第２パワーダウンモード制御部としての第２ＤＰＤモード制御部
７４  レベルシフト回路
ＣＫＥ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ  制御信号
ＣＬＫ  制御信号としてのクロック信号
ＤＰＤＥＮ  エントリコマンド
ＤＰＤＥＸ  解除コマンド
ＩＮＴＣＬＫ１，ＩＮＴＣＬＫ２  内部クロック信号
ＩＮＴＤＰＤ１  第１パワーダウンモード信号
ＩＮＴＤＰＤ２  第２パワーダウンモード信号
ＶＥＸＴ  第１電圧としての外部電源電圧
ＶＩＮＴ  第２電圧としての内部電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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