(57)【要約】【課題】入力電圧が電源電圧範囲と同じ電圧まで動作可能にし、伝送時間の差をなくし、同相信号除去比の低下を防ぎ、小型・低価格化が容易な差動増幅回路を提供する。【解決手段】第１入力がゲートに接続されたＭ１と、第２入力がゲートに接続されたＭ２で構成された第１差動接続と、第１入力がゲートに接続されたＭ３と、第２入力がゲートに接続されたＭ４で構成された第２差動接続と、第１差動接続にバイアス電流を与えるＭ８と、第２差動接続にバイアス電流を与えるＭ９と、Ｍ９のバイアス電流Ｉ９を第１または第２入力の電圧に応じて変化させるバイアス電流制御回路を備えた。バイアス電流制御回路は、第１差動接続が動作しない入力電圧範囲においては、Ｍ９に十分なバイアス電流を供給し、第１差動接続が動作する入力電圧範囲においては、Ｍ９のバイアス電流Ｉ９を減少またはカットする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力レール・ツー・レール型の差動増幅回路において、
第１入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ１と、第２入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ２で構成された第１差動接続と、
前記第１入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ３と、前記第２入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ４で構成された第２差動接続と、
前記第１差動接続にバイアス電流を与える第１バイアス電流源と、
前記第２差動接続にバイアス電流を与える第２バイアス電流源と、
前記第２バイアス電流源の電流を前記第１または第２入力電圧に応じて変化させるバイアス電流制御回路を備え、
該バイアス電流制御回路は、前記第１差動接続が動作出来ない入力電圧範囲においては、前記第２バイアス電流源に十分なバイアス電流を供給し、前記第１差動接続が動作可能な入力電圧範囲においては、前記第２バイアス電流源のバイアス電流を減少またはカットするようにした差動増幅回路。
【請求項２】
前記バイアス電流制御回路が、ＮｃｈＭＯＳＦＥＴ５と、ＮｃｈＭＯＳＦＥＴ６と、ＮｃｈＭＯＳＦＥＴ７と、ＮｃｈＭＯＳＦＥＴ１９と、ＮｃｈＭＯＳＦＥＴ２０の５つのＭＯＳＦＥＴを有し、
前記ＮｃｈＭＯＳＦＥＴ５のソースは前記ＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは前記第１入力接続され、ドレインは第１の電流源を構成しているＰｃｈＭＯＳＦＥＴ１３に接続されており、
前記ＮｃｈＭＯＳＦＥＴ６のソースは前記ＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは前記第２入力接続され、ドレインは前記ＰｃｈＭＯＳＦＥＴ１３に接続されており、
前記ＮｃｈＭＯＳＦＥＴ１９のドレインおよびゲートは前記ＰｃｈＭＯＳＦＥＴ１３と接続され、前記第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ９とカレントミラー回路を構成しており、
前記ＮｃｈＭＯＳＦＥＴ２０のドレインおよびゲートは第２の電流源を構成しているＰｃｈＭＯＳＦＥＴ１４と接続され、前記第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ８および前記ＮｃｈＭＯＳＦＥＴ７とカレントミラー回路を構成している請求項１に記載の差動増幅回路。
【請求項３】
前記ＮｃｈＭＯＳＦＥＴ５は前記第１の差動接続を構成している前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ１と同一サイズで同一の特性を有し、
前記ＮｃｈＭＯＳＦＥＴ６は前記第１の差動接続を構成している前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ２と同一サイズで同一の特性を有し、
前記ＮｃｈＭＯＳＦＥＴ２０およびＮｃｈＭＯＳＦＥＴ７は前記第１バイアス電流源を構成している前記ＮｃｈＭＯＳＦＥＴ８と同一サイズで同一の特性を有し、
前記ＮｃｈＭＯＳＦＥＴ１９は前記第２バイアス電流源を構成している前記ＮｃｈＭＯＳＦＥＴ９と同一サイズで同一の特性を有している請求項２に記載の差動増幅回路。
【請求項４】
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ１のドレインと前記デプレッション型ＮｃｈＭＯＳＦＥＴ３のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１０を接続し、該ＰｃｈＭＯＳＦＥＴ１０のゲートを前記第１入力に接続し、
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ２のドレインと前記デプレッション型ＮｃｈＭＯＳＦＥＴ４のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１１を接続し、該ＰｃｈＭＯＳＦＥＴ１１のゲートを前記第２入力に接続した請求項１に記載の差動増幅回路。
【請求項５】
前記ＭＯＳＦＥＴの全てをＮｃｈＭＯＳＦＥＴからＰｃｈＭＯＳＦＥＴに、およびＰｃｈＭＯＳＦＥＴからＮｃｈＭＯＳＦＥＴに置き換えた請求項１から４の何れか１項に記載の差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧が電源電圧範囲と同じ電圧まで動作可能なレール・ツー・レール型の差動増幅回路に関するものである。
【０００２】
【従来の技術】
近年、環境問題に対する配慮から、電子機器の省電力化が求められている。特に携帯電話などの電池を使用する機器においてその傾向が顕著である。省電力化を図る手段として、電子機器の電源電圧を低くして動作時の消費電力を下げる手法が多く取られている。その結果、アナログ信号を扱う場合には、出来るだけ大きなダイナミックレンジを確保するため、アナログ回路の信号電圧の振幅を、電源電圧一杯まで使えるようにする要望が大きくなってきた。
【０００３】
このような要望を受け、アナログ回路で一般的に用いられている差動増幅回路においても、入力電圧範囲が電源電圧と同じ、いわゆるレール・ツー・レールと呼ばれるタイプの増幅回路が開発されている。
【０００４】
一般の差動増幅回路は、入力回路がエンハンスメント型のＦＥＴで構成されているため、入力電圧が電源の低電圧側、あるいは高電圧側から、少なくとも入力素子の閾値電圧まで上がるか下がらないと作動を行わなかった。
【０００５】
そこで、図２に示すように、入力の差動回路部にエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｑ１）と（Ｑ２）で構成された第１差動接続と、エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｑ３）と（Ｑ４）で構成された第２差動接続を組み合わせて、入力レール・ツー・レールを実現している。
【０００６】
しかし、この回路では、第１差動接続のエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｑ１）と（Ｑ２）に流れる電流は直接出力段のＮｃｈＭＯＳＦＥＴ（Ｑ５）と（Ｑ６）に供給されるのに対し、第２差動接続のエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｑ３）と（Ｑ４）に流れる電流は、ＰｃｈＭＯＳＦＥＴ（Ｑ８）と（Ｑ９）、およびＰｃｈＭＯＳＦＥＴ（Ｑ１０）と（Ｑ１１）で構成されている２つのカレントミラー回路を介して供給される。このため、過渡的には、上記２つのカレントミラー回路の動作時間分だけ第１差接続から出力段のＮｃｈＭＯＳＦＥＴ（Ｑ５）、および（Ｑ６）への伝達時間に差が生じ、差動増幅回路の同相信号除去比の低下を招いていた。
【０００７】
特許文献１の技術は上記問題を解決している。図３に該公報の回路を示す。入力の差動回路は、エンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｑ２１：Ｑ２２）で構成された第１差動接続（３３）と、エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｑ２３：Ｑ２４）で構成された第２差動接続（３５）を組み合わせている。
【０００８】
第１差動接続にバイアス電流を供給する第１電流源（３４）、第２差動接続にバイアス電流を供給する第２電流源（３６）、出力段のＮｃｈＭＯＳＦＥＴ（Ｑ２５）と（Ｑ２６）にバイアス電流を供給する第３電流源（３８）及び第４電流源（３９）を備え、第１入力電圧（ＶＩＮ−）および第２入力電圧（ＶＩＮ＋）の電位に基づいて、第１電流源（３４）および第２電流源（３６）のバイアス電流（Ｉ１１）と（Ｉ１２）の合計電流が一定となるようにし、かつ第２電流源（３６）と第３電流源（３８）と第４電流源（３９）のバイアス電流（Ｉ１２）と（Ｉ１３）と（Ｉ１４）が同一となるように制御することで伝達時間の差をなくし、同相信号除去比の低下を防いでいる。
【０００９】
【特許文献１】
特開２００１−３２６５４７号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の回路は電流源の制御が複雑で、多くの素子を必要とするため、回路の小型化、低価格化が難しいという課題があった。
本発明の目的は、小型で低価格化が容易な入力レール・ツー・レール型の差動増幅回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明は上記課題を達成するため、請求項１に記載の発明は、入力レール・ツー・レール型の差動増幅回路において、第１入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ１と、第２入力がゲートに接続されたエンハンスメント型ＮｃｈＭＯＳＦＥＴ２で構成された第１差動接続と、前記第１入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ３と、前記第２入力がゲートに接続されたデプレッション型ＮｃｈＭＯＳＦＥＴ４で構成された第２差動接続と、前記第１差動接続にバイアス電流を与える第１バイアス電流源と、前記第２差動接続にバイアス電流を与える第２バイアス電流源と、前記第２バイアス電流源の電流を前記第１または第２入力電圧に応じて変化させるバイアス電流制御回路を備え、該バイアス電流制御回路は、前記第１差動接続が動作出来ない入力電圧範囲においては、前記第２バイアス電流源に十分なバイアス電流を供給し、前記第１差動接続が動作可能な入力電圧範囲においては、前記第２バイアス電流源のバイアス電流を減少またはカットするようにしたため、バイアス電流源の制御だけを行えば良いため、電流制御に係わる素子数を大幅に減らすことが可能になった。
【００１２】
請求項２に記載の発明は、請求項１に記載の発明において、前記バイアス電流制御回路が、ＮｃｈＭＯＳＦＥＴ５と、ＮｃｈＭＯＳＦＥＴ６と、ＮｃｈＭＯＳＦＥＴ７と、ＮｃｈＭＯＳＦＥＴ１９と、ＮｃｈＭＯＳＦＥＴ２０の５つのＭＯＳＦＥＴを有し、前記ＮｃｈＭＯＳＦＥＴ５のソースは前記ＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは前記第１入力接続され、ドレインは第１の電流源を構成しているＰｃｈＭＯＳＦＥＴ１３に接続されており、前記ＮｃｈＭＯＳＦＥＴ６のソースは前記ＮｃｈＭＯＳＦＥＴ７のドレインに接続され、ゲートは前記第２入力接続され、ドレインは前記ＰｃｈＭＯＳＦＥＴ１３に接続されており、前記ＮｃｈＭＯＳＦＥＴ１９のドレインおよびゲートは前記ＰｃｈＭＯＳＦＥＴ１３と接続され、前記第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ９とカレントミラー回路を構成しており、前記ＮｃｈＭＯＳＦＥＴ２０のドレインおよびゲートは第２の電流源を構成しているＰｃｈＭＯＳＦＥＴ１４と接続され、前記第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ８および前記ＮｃｈＭＯＳＦＥＴ７とカレントミラー回路を構成しているので、簡単な回路構成で、前記第２バイアス電流源の電流値を制御することが出来る。
【００１３】
請求項３に記載の発明は、請求項２に記載の発明において、前記ＮｃｈＭＯＳＦＥＴ５は前記第１の差動接続を構成している前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ１と同一サイズで同一の特性を有し、前記ＮｃｈＭＯＳＦＥＴ６は前記第１の差動接続を構成している前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ２と同一サイズで同一の特性を有し、前記ＮｃｈＭＯＳＦＥＴ２０およびＮｃｈＭＯＳＦＥＴ７は前記第１バイアス電流源を構成している前記ＮｃｈＭＯＳＦＥＴ８と同一サイズで同一の特性を有しており、前記ＮｃｈＭＯＳＦＥＴ１９は前記第２バイアス電流源を構成している前記ＮｃｈＭＯＳＦＥＴ９と同一サイズで同一の特性を有しているので、バイアス切り替え回路と第１差動増幅回路の動作切り替え時の入力電圧を同じにすることが出来る。
【００１４】
請求項４に記載の発明は、請求項１に記載の発明において、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ１のドレインと前記デプレッション型ＮｃｈＭＯＳＦＥＴ３のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１０を接続し、該エンハンスメント型ＰｃｈＭＯＳＦＥＴ１０のゲートを前記第１入力に接続し、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴ２のドレインと前記デプレッション型ＮｃｈＭＯＳＦＥＴ４のドレインの間に、エンハンスメント型ＰｃｈＭＯＳＦＥＴ１１を接続し、該エンハンスメント型ＰｃｈＭＯＳＦＥＴ１１のゲートを第２入力に接続して、第１差動接続と第２差動接続の切り替わりを簡単な回路構成で制御することが出来る。
【００１５】
請求項５に記載の発明は、請求項１から４の何れか１項に記載の発明において、前記ＭＯＳＦＥＴの全てをＮｃｈＭＯＳＦＥＴからＰｃｈＭＯＳＦＥＴに、およびＰｃｈＭＯＳＦＥＴからＮｃｈＭＯＳＦＥＴに置き換えても、本発明は実施可能なので、差動増幅回路に要求される特性や、製造プロセスに係わる条件に応じて、最適な素子を選択できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１７】
図１に本発明の差動増幅回路の実施例を示す。
差動増幅回路の第１入力はエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のゲートと、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ３）のゲートに接続されている。また、第２入力はエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ２）のゲートと、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ４）のゲートに接続されている。
【００１８】
エンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のソースとエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ２）のソースは共通接続され、第１の差動接続を構成している。また、デプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ３）のソースとデプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ４）のソースも共通接続され第２の差動接続を構成している。
【００１９】
第１の差動接続にバイアス電流を供給するため、第１の差動接続の共通ソースには、ＮｃｈＭＯＳＦＥＴ（Ｍ８）のドレインが接続されている。また、第２の差動接続にバイアス電流を供給するため、第２の差動接続の共通ソースには、ＮｃｈＭＯＳＦＥＴ（Ｍ９）のドレインが接続されている。
【００２０】
バイアス電流制御回路は５つのＮｃｈＭＯＳＦＥＴ（Ｍ５、Ｍ６、Ｍ７、Ｍ１９、Ｍ２０）を有している。
【００２１】
ＮｃｈＭＯＳＦＥＴ（Ｍ５）のソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のドレインに、ゲートは第１入力に、ドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレインに接続されている。
【００２２】
ＮｃｈＭＯＳＦＥＴ（Ｍ６）のソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のドレインに、ゲートは第２入力に、ドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレインに接続されている。
【００２３】
ＮｃｈＭＯＳＦＥＴ（Ｍ１９）のゲートおよびドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレインに、ソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のソースに接続されている。
【００２４】
ここでＰｃｈＭＯＳＦＥＴ（Ｍ１３）の電流（Ｉ１３）とＮｃｈＭＯＳＦＥＴ（Ｍ７）の電流（Ｉ７）とＮｃｈＭＯＳＦＥＴ（Ｍ１９）の電流（Ｉ１９）には次の関係がある。
Ｉ１３＝Ｉ７＋Ｉ１９…（１）
【００２５】
ＮｃｈＭＯＳＦＥＴ（Ｍ２０）のゲートおよびドレインはＰｃｈＭＯＳＦＥＴ（Ｍ１４）のドレインに、ソースはＮｃｈＭＯＳＦＥＴ（Ｍ７）のソースに接続されている。
【００２６】
ＮｃｈＭＯＳＦＥＴ（Ｍ７）は、第１バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ（Ｍ８）、および、ＮｃｈＭＯＳＦＥＴ（Ｍ２０）と１：１：１のカレントミラー回路を構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ７）とＮｃｈＭＯＳＦＥＴ（Ｍ８）のゲート電圧にはＮｃｈＭＯＳＦＥＴ（Ｍ２０）に流れる電流（Ｉ１４）を流せるバイアス電圧が発生しており、次式の関係となる。
Ｉ７＝０〜Ｉ１４…（２）
Ｉ８＝０〜Ｉ１４…（３）
【００２７】
ＮｃｈＭＯＳＦＥＴ（Ｍ１９）は、第２バイアス電流源を構成しているＮｃｈＭＯＳＦＥＴ（Ｍ９）と１：１のカレントミラー回路を構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ９）のゲート電圧には電流（Ｉ１９）を流せるバイアス電圧が発生しており、次式の関係となる。
Ｉ９＝０〜Ｉ１９…（４）
【００２８】
ＰｃｈＭＯＳＦＥＴ（Ｍ１２）のドレインには電流源（ＩＳ）が接続されており、電流（Ｉ１２）が流れている。ＰｃｈＭＯＳＦＥＴ（Ｍ１２）は、ＰｃｈＭＯＳＦＥＴ（Ｍ１３）、およびＰｃｈＭＯＳＦＥＴ（Ｍ１４）と１：１：１のカレントミラー回路を構成しているので、ＰｃｈＭＯＳＦＥＴ（Ｍ１３）のドレイン電流（Ｉ１３）とＰｃｈＭＯＳＦＥＴ（Ｍ１４）のドレイン電流（Ｉ１４）は、電流（Ｉ１２）と等しくなり次式の関係となる。
Ｉ１３＝Ｉ１４…（５）
【００２９】
ここで式（１）と式（５）より次式が導かれる。
Ｉ１４＝Ｉ７＋Ｉ１９…（６）
【００３０】
バイアス電流制御回路のＮｃｈＭＯＳＦＥＴ（Ｍ５）と第１差動接続のエンハンスメントＮｃｈＭＯＳＦＥＴ（Ｍ１）、バイアス電流制御回路のＮｃｈＭＯＳＦＥＴ（Ｍ６）と第１差動接続のエンハンスメントＮｃｈＭＯＳＦＥＴ（Ｍ２）、バイアス電流制御回路のＮｃｈＭＯＳＦＥＴ（Ｍ７）と第１バイアス電流源のＮｃｈＭＯＳＦＥＴ（Ｍ８）はそれぞれ同一特性を有しており、しかも同じ回路構成にしているので、ＮｃｈＭＯＳＦＥＴ（Ｍ５）とＮｃｈＭＯＳＦＥＴ（Ｍ１）の閾値電圧およびＮｃｈＭＯＳＦＥＴ（Ｍ６）とＮｃｈＭＯＳＦＥＴ（Ｍ２）の閾値電圧は同じ電圧である。
【００３１】
すなわち、第１入力電圧および第２入力電圧に応じて、ＮｃｈＭＯＳＦＥＴ（Ｍ８）のドレイン電流（Ｉ８）とＮｃｈＭＯＳＦＥＴ（Ｍ７）のドレイン電流（Ｉ７）は等しい電流が流れ、次式の関係となる。
Ｉ７＝Ｉ８…（７）
【００３２】
式（６）に式（７）を代入して変形すると、次式になる。
Ｉ１９＝Ｉ１４−Ｉ８…（８）
【００３３】
第１入力電圧および第２入力電圧がＮｃｈＭＯＳＦＥＴ（Ｍ１）およびＮｃｈＭＯＳＦＥＴ（Ｍ２）の閾値電圧以下の場合は、第１の差動接続のバイアス電流（Ｉ８）は０となるが、第２の差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ３）およびＮｃｈＭＯＳＦＥＴ（Ｍ４）はデプレッション型であることからオンしており、式（４）からＩ９＝Ｉ１９となり、式（８）に代入して次式の関係となる。
Ｉ９＝Ｉ１４−Ｉ８…（９）
【００３４】
上式から、第１入力および第２入力電圧が上昇してＮｃｈＭＯＳＦＥＴ（Ｍ５）およびＮｃｈＭＯＳＦＥＴ（Ｍ６）の閾値電圧を超えると、第１の差動接続のバイアス電流（Ｉ８）が増加し、第２の差動接続のバイアスが減少し、また、第１の差動接続のバイアスが減少すれば第２の差動接続のバイアスが増加することになる。
【００３５】
そして式（３）と式（９）の関係より、第１バイアス電流に十分な電流が供給されて第１差動接続が動作する場合は、第２バイアス電流は０となり、第２差動接続は動作を停止する。反対に第１バイアス電流に十分な電流が供給されず第１差動接続が動作していない場合は、第２バイアス電流に十分な電流が供給されて、第２差動接続は動作する。
【００３６】
第２差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ３）のドレインは、レベルシフト用のエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｍ１０）を介して、第１差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ１）の負荷であるＰｃｈＭＯＳＦＥＴ（Ｍ１６）のドレインに接続されている。また、ＮｃｈＭＯＳＦＥＴ（Ｍ４）のドレインは、レベルシフト用のエンハンスメント型ＰｃｈＭＯＳＦＥＴ（Ｍ１１）を介して、第１差動接続のＮｃｈＭＯＳＦＥＴ（Ｍ２）の負荷であるＰｃｈＭＯＳＦＥＴ（Ｍ１７）のドレインに接続されている。第１入力電圧および第２入力電圧がＮｃｈＭＯＳＦＥＴ（Ｍ１）およびＮｃｈＭＯＳＦＥＴ（Ｍ２）の閾値電圧以上の場合は、ＮｃｈＭＯＳＦＥＴ（Ｍ１）およびＮｃｈＭＯＳＦＥＴ（Ｍ２）のドレイン電圧は次式の関係がある。
ドレイン電圧＝入力電圧−閾値電圧＋ソース・ドレイン間電圧…（１０）
【００３７】
そしてソース・ドレイン間電圧が閾値電圧よりも小さくなるようにオン抵抗を下げてやれば、ドレイン電圧＜入力電圧となる。そうすればＰｃｈＭＯＳＦＥＴ（Ｍ１０）およびＰｃｈＭＯＳＦＥＴ（Ｍ１１）はオフすることになり、ＮｃｈＭＯＳＦＥＴ（Ｍ３）およびＮｃｈＭＯＳＦＥＴ（Ｍ４）のドレイン電流は完全に遮断され、第２差動接続は動作を停止する。
【００３８】
このように第２差動接続は、第１差動接続と共通の負荷を時間遅れの生ずる素子を介することなく駆動しているため、従来のように第１差動接続と第２差動接続の差動切り替わり時に同相信号除去比の等の性能を低下させることがない。
【００３９】
さらに、バイアス電流制御回路に、第１差動接続のエンハンスメント型ＮｃｈＭＯＳＦＥＴと第１バイアス電流設定用ＮｃｈＭＯＳＦＥＴと同一特性の素子でしかも同一の回路を採用し、入力電圧に応じてバイアス電流に流す電流を作り出し、その電流をカレントミラー回路で第２の差動接続の第２バイアス電流源に反映させるようにしたため、バイアス電流制御を構成する回路の素子数を大幅に減少させることができ、集積回路にした場合のチップ面積の減少とコストダウンを可能にした。
【００４０】
上述した動作処理において、使用されているＮｃｈＭＯＳＦＥＴをすべてＰｃｈＭＯＳＦＥＴに、そしてＰｃｈＭＯＳＦＥＴをすべてＮｃｈＭＯＳＦＥＴに置き換えた差動増幅回路もまた同等の能力を有するので、差動増幅回路に要求される特性や、製造プロセスに係わる条件に応じて、最適な素子を選択できる。
【００４１】
【発明の効果】
本発明によれば、入力電圧に応じて、第１差動接続のバイアス電流と、第２差動接続のバイアス電流を切り替えることで、エンハンスメント型で構成された第１差動接続とデプレッション型で構成された第２差動接続の作動が切り替わり、簡単な回路構成と少ない素子数で入力レール・ツー・レール差動増幅回路が構成できるようになった。
【００４２】
さらに、第１差動接続と第２差動接続の負荷を共通にし、時間遅れの生ずる素子を介することなく駆動しているため、従来のように第１差動接続と第２差動接続の作動の切り替わり時に同相信号除去比の等の性能を低下させることがない。
【００４３】
しかも、バイアス電流制御回路に、第１差動接続のエンハンスメント型ＮｃｈＭＯＳＦＥＴと第１バイアス電流設定用ＮｃｈＭＯＳＦＥＴと同一特性の素子でしかも同一の回路を採用し、入力電圧に応じてバイアス電流に流す電流を作り出し、その電流をカレントミラー回路で第２の差動接続の第２バイアス電流源に反映させるようにしたため、バイアス電流制御を構成する回路の素子数を大幅に減少させることができ、集積回路にした場合のチップ面積の減少とコストダウンを可能にした。
【図面の簡単な説明】
【図１】本発明の差動増幅回路の構成図である。
【図２】従来の差動増幅回路の構成図である。
【図３】特許文献１に記載の差動増幅回路の構成図である。
【図１】
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【図２】
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【図３】
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