(57)【要約】      （修正有）【課題】高性能で且つ量産性に優れたバイポーラトランジスタを提供する。【解決手段】基板１００の上部にＮ型埋め込み拡散層１０１を形成し、絶縁膜１０８およびアンドープポリシリコン層１０９のパターニングを行ないベース開口部１１０を形成する。ベース開口部１１０にはＰ型不純物がドープされた半導体層１１１を非選択的にエピタキシャル成長により形成し、半導体層１１１は、コレクタ層１０２上では単結晶構造部１１１ａが、アンドープポリシリコン層１０９上では多結晶構造部１１１ｂとする。単結晶構造部１１１ａ上に位置する絶縁膜１１２に、エミッタ開口部１１４を形成し、エミッタ開口部１１４内に位置する単結晶構造部１１１ａの上部を熱酸化して酸化膜１１５をウェットエッチングを行なうことによって除去することで単結晶構造部１１１ａのダメージを取り除く。またこの上にＮ型半導体層で埋めエミッタ寸法バラツキを少なく形成する。【選択図】  図４
2004253502.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、上記第１半導体層上に形成された第２導電型の第２半導体層とを有する基板を用意する工程（ａ）と、
上記第２半導体層上に絶縁膜を堆積した後、異方性エッチングによって、上記絶縁膜を貫通し、上記第２半導体層の上面の一部を露出する開口部を形成する工程（ｂ）と、
上記開口部内に位置する第２半導体層を熱酸化することによって熱酸化膜を形成する工程（ｃ）と、
上記熱酸化膜をウェットエッチングによって除去する工程（ｄ）と、
上記開口部を埋める第１導電型の第３半導体層を堆積する工程（ｅ）とを含み、
上記工程（ｄ）で用いるエッチャントに対する上記熱酸化膜のエッチングレートは、上記エッチャントに対する上記絶縁膜のエッチングレートと異なるバイポーラトランジスタの製造方法。
【請求項２】
請求項１に記載のバイポーラトランジスタの製造方法において、
上記熱酸化膜はシリコン酸化膜であり、
上記絶縁膜はシリコン窒化膜およびシリコン酸窒化膜のいずれか一方であることを特徴とするバイポーラトランジスタの製造方法。
【請求項３】
請求項１に記載のバイポーラトランジスタの製造方法において、
上記第２半導体層は、Ｓｉを含む半導体で形成されていることを特徴とするバイポーラトランジスタの製造方法。
【請求項４】
請求項３に記載のバイポーラトランジスタの製造方法において、
上記第２半導体層は、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣのうちのいずれか１つから形成されていることを特徴とするバイポーラトランジスタの製造方法。
【請求項５】
第１導電型の第１半導体層を上部に有する基板と、
上記第１半導体層上に設けられた第２導電型の第２半導体層と、
上記第２半導体層上に設けられた第１絶縁膜と、
上記第１絶縁膜を貫通し上記第２半導体層の上面に達する第１開口部と、
上記第１絶縁膜上に設けられた導体層と、
上記導体層を貫通し、上記第１絶縁膜の上面に達する第２開口部と、
上記導体層の上面上、上記第２開口部内に露出している上記導体層の側面上、および上記第２開口部内に露出している上記第１絶縁膜の上面上に設けられた第２絶縁膜と、
上記第２絶縁膜のうちの、上記第２開口部内に露出している上記導体層の側面上に設けられた部分、および上記第２開口部内に露出している上記第１絶縁膜の上面上に設けられた部分の上に設けられた導体からなるサイドウォールと、
上記第１開口部を埋めるように設けられた第１導電型の第３半導体層とを備え、
上記第１開口部内に露出している上記第１絶縁膜の側面と、上記第２開口部内に露出している上記第２絶縁膜の側面と、上記第２開口部内に露出している上記サイドウォールの側面とが形成する面には、実質的に段差が無いことを特徴とするバイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタおよびその製造方法に関し、特に、バイポーラトランジスタ、それを含むＢｉＣＭＯＳデバイスの製造方法に関する。
【０００２】
【従来の技術】
現在、シリコン基板上に形成されるバイポーラトランジスタとして、シングルポリシリコン構造を有するバイポーラトランジスタと、ダブルポリシリコン構造を有するバイポーラトランジスタとが提案されている。シングルポリシリコン構造を有するバイポーラトランジスタでは、ベース層をエピタキシャル成長によって形成する際に外部ベースを同時に形成するため、内部ベースと外部ベースとの接続部の寄生抵抗が低減できベース抵抗を小さくすることができる。また、シンプルな構造のためプロセスが容易になり、工程数を大幅に削減することができる。ダブルポリシリコン構造を有するバイポーラトランジスタでは、リソグラフィー技術の最小寸法より小さいエミッタ幅を、高い精度で容易に実現できる。このためベース抵抗およびコレクタ容量を低減することができる（特許文献１を参照）。
【０００３】
従来のシングルポリシリコン構造を有するバイポーラトランジスタの製造方法を、図１２（ａ）〜図１４（ｂ）を参照しながら説明する。図１２（ａ）〜図１４（ｂ）は、従来のシングルポリシリコン構造を有するバイポーラトランジスタの製造方法を示す工程断面図である。
【０００４】
まず、図１２（ａ）に示す工程で、Ｓｉ基板５００の上部に、Ｎ型不純物をドープしながらＳｉ単結晶層をエピタキシャル成長させる、あるいは、エピタキシャル成長後に高エネルギーのイオン注入を行なうことにより、深さ約１μｍのＮ型埋め込み拡散層５０１を形成する。
【０００５】
次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離（ＳＴＩ）５０３と、アンドープポリシリコン膜５０５及びこれを取り囲むシリコン酸化膜５０６により構成されるディープトレンチ分離（ＤＴＩ）５０４とを形成する。ＳＴＩ５０３およびＤＴＩ５０４の深さは、それぞれ０．２５μｍ〜０．４μｍ程度および２μｍ〜４μｍ程度としておく。Ｓｉ基板５００内におけるＳＴＩ５０３同士によって挟まれる領域がコレクタ層５０２となる。また、ＳＴＩ５０３によってＳｉ基板５００内のコレクタ層５０２から分離された領域に、Ｎ型埋め込み拡散層５０１を介してコレクタ層５０２の電極とコンタクトするための、リンなどがイオン注入されたＮ＋コレクタ引き出し層５０７を形成する。
【０００６】
次に、図１２（ｂ）に示す工程で、基板上に厚さ約３０〜５０ｎｍの堆積酸化膜５０８と、厚さ約５０〜１００ｎｍ程度のアンドープポリシリコン層５０９とを順次形成する。続いて、堆積酸化膜５０８およびアンドープポリシリコン層５０９をリソグラフィー技術、異方性ドライエッチング技術およびウェットエッチング技術によってパターニングを行ない、ベース開口部５１０を形成する。
【０００７】
次に、図１３（ａ）に示す工程で、Ｓｉ基板５００上のベース開口部５１０に半導体層５１１を非選択的にエピタキシャル成長により形成する。なお、ここでは半導体層５１１を形成する材料がＳｉＧｅである。ＳｉＧｅからなる半導体層５１１は、コレクタ層５０２上では単結晶構造を有している（単結晶構造部５１１ａ）が、アンドープポリシリコン層５０９上では多結晶構造となっている（多結晶構造部５１１ｂ）。続いて、基板上に厚さ２０〜５０ｎｍ程度の堆積酸化膜５１２と、厚さ２０〜１００ｎｍ程度のポリシリコン膜５１３とを順次堆積する。
【０００８】
次に、図１３（ｂ）に示す工程で、ポリシリコン膜５１３をリソグラフィーおよび異方性ドライエッチングによりパターニングする。その後レジストを除去し、ポリシリコン膜５１３をマスクとするウェットエッチングによって堆積酸化膜５１２を除去することによりエミッタ開口部５１４を形成する。なお、単結晶構造部５１１ａのうちのエミッタ開口部５１４の下方領域が内部ベースとして機能する。単結晶構造部５１１ａのうちのエミッタ開口部５１４の下方領域を除く部分と、多結晶構造部５１１ｂとは、外部ベースとして機能する。
【０００９】
次に、図１４（ａ）に示す工程で、Ｎ型にドープされたポリシリコンを厚さ１００〜４００ｎｍ程度堆積させ、エミッタ開口部５１４を埋める。この後、リソグラフィーおよびドライエッチングによりＮ型ポリシリコン層５２９を形成する。続いて、多結晶構造部５１１ｂ上にある堆積酸化膜５１２を、ウェットエッチングにより除去する。
【００１０】
次に、図１４（ｂ）に示す工程で、基板上に金属層を形成し、この金属層をパターニングすることによって、Ｎ＋コレクタ引き出し層５０７、多結晶構造部５１１ｂおよびＮ型ポリシリコン層５２９の上に電極５２４を形成する。続いて、基板上に層間絶縁膜５２５を堆積し、層間絶縁膜５２５に各電極に到達する接続孔を形成する。次いで、各接続孔を埋めるプラグ５２６と各プラグ５２６に接続されて、層間絶縁膜５２５上に延びる金属配線５２７とを形成する。
【００１１】
次に、従来のダブルポリシリコン構造を有するバイポーラトランジスタの製造方法を、図１５（ａ）〜図１７（ｂ）を参照しながら説明する。図１５（ａ）〜図１７（ｂ）は、従来のダブルポリシリコン構造を有するバイポーラトランジスタの製造方法を示す工程断面図である。
【００１２】
まず、図１５（ａ）に示す工程で、Ｓｉ基板６００の上部に、Ｎ型不純物をドープしながらＳｉ単結晶層をエピタキシャル成長させる、あるいは、エピタキシャル成長後に高エネルギーのイオン注入を行なうことにより、深さ約１μｍのＮ型埋め込み拡散層６０１を形成する。次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離（ＳＴＩ）６０３と、アンドープポリシリコン膜６０５およびこれを取り囲むシリコン酸化膜６０６により構成されるディープトレンチ分離（ＤＴＩ）６０４とを形成する。ＳＴＩ６０３およびＤＴＩ６０４の深さは、それぞれ０．２５μｍ〜０．４μｍ程度および２μｍ〜４μｍ程度としておく。Ｓｉ基板６００内におけるＳＴＩ６０３同士によって挟まれる領域がコレクタ層６０２となる。また、ＳＴＩ６０３によってＳｉ基板６００内のコレクタ層６０２から分離された領域に、Ｎ型埋め込み拡散層６０１を介してコレクタ層６０２の電極とコンタクトするための、リンなどがイオン注入されたＮ＋コレクタ引き出し層６０７を形成する。
【００１３】
次に、図１５（ｂ）に示す工程で、基板上に厚さ約３０〜５０ｎｍの堆積酸化膜６０８と、厚さ約５０〜１００ｎｍ程度のアンドープポリシリコン層６０９とを順次形成する。続いて、堆積酸化膜６０８およびアンドープポリシリコン層６０９をリソグラフィー技術、異方性ドライエッチング技術およびウェットエッチング技術によってパターニングを行ない、ベース開口部６１０を形成する。次に、Ｓｉ基板６００上のベース開口部６１０に半導体層６１１を選択的にエピタキシャル成長により形成する。なお、ここでは半導体層６１１を形成する材料がＳｉＧｅである。ＳｉＧｅからなる半導体層６１１は、コレクタ層６０２上では単結晶構造を有している（単結晶構造部６１１ａ）が、アンドープポリシリコン層６０９上では多結晶構造となっている（多結晶構造部６１１ｂ）。
【００１４】
次に、図１６（ａ）に示す工程で、基板上に厚さ２０〜５０ｎｍ程度の堆積酸化膜６１２を堆積し、リソグラフィおよびウェットエッチングによりベース接合用開口部６１４を形成する。次いで、Ｐ型不純物がドープされた厚さ１００〜２００ｎｍ程度のポリシリコン層６１５と、厚さ１００〜２００ｎｍ程度の堆積酸化膜６１７とを順次堆積する。このことによって、ポリシリコン層６１５は外部ベースとして機能する。なおここで、ポリシリコン層６１５に代えて、アンドープポリシリコン層を堆積させた後、このアンドープポリシリコン層にボロンなどをイオン注入することによって低抵抗の外部ベースを形成してもよい。また、ポリシリコン層６１５および堆積酸化膜６１７には、リソグラフィーおよびドライエッチングによって、単結晶構造部６１１ａ上の堆積酸化膜６１２の上方の部分に開口部６１８が形成される。
【００１５】
次に、図１６（ｂ）に示す工程で、開口部６１８の側壁に露出しているポリシリコン層６１５の側壁を酸化することによって、厚さ３０ｎｍ程度の堆積酸化膜６２０を形成する。続いて、基板上に厚さ約１００ｎｍ程度のＮ型不純物がドープされたポリシリコン層を堆積させ、エッチバックすることによってサイドウォール６２１を形成する。次いで、開口部６１８内にある堆積酸化膜６１２の残膜および堆積酸化膜６２０の残膜をウェットエッチングすることにより除去することによって、エミッタ開口部６１９を形成する。
【００１６】
次に、図１７（ａ）に示す工程で、基板上にＮ型にドープされたポリシリコンを厚さ１００〜４００ｎｍ程度堆積させ、エミッタ開口部６１９を埋める。この後、リソグラフィーおよびドライエッチングによりＮ型ポリシリコン層６２９を形成する。ここで、堆積酸化膜６１２および堆積酸化膜６２０によりＮ型ポリシリコン層６２９と外部ベースとして機能するポリシリコン層６１５が絶縁される。
【００１７】
次に、図１７（ｂ）に示す工程で、リソグラフィおよびドライエッチングによってポリシリコン層６０９、多結晶構造部６１１ｂ、堆積酸化膜６１２およびポリシリコン層６１５をパターニングして、外部ベースの形状を決定する。続いて、基板上に厚さ約１２０ｎｍの堆積酸化膜を形成した後、ドライエッチングを行なって、Ｎ型ポリシリコン層６２９およびポリシリコン層６１５の側面にサイドウォール６２３を形成する。このときのドライエッチング（オーバーエッチング）によって、堆積酸化膜６０８の露出している部分を除去して、Ｎ型ポリシリコン層６２９、ポリシリコン層６１５およびＮ＋コレクタ引き出し層６０７の表面を露出させる。続いて、基板上に金属層を形成し、この金属層をパターニングすることによって、Ｎ型ポリシリコン層６２９、ポリシリコン層６１５およびＮ＋コレクタ引き出し層６０７のそれぞれの上に電極６２４を形成する。次いで、基板上に層間絶縁膜６２５を堆積し、層間絶縁膜６２５に各電極６２４に到達する接続孔を形成する。さらに引き続いて、各接続孔を埋めるプラグ６２６と各プラグ６２６に接続されて、層間絶縁膜６２５上に延びる金属配線６２７とを形成する。
【００１８】
【特許文献１】
特許第３２０２０１１号公報（第１３−１７頁、第７−１１図）
【００１９】
【発明が解決しようとする課題】
しかしながら、上述したシングルポリシリコン構造およびダブルポリシリコン構造を有するバイポーラトランジスタの従来の製造方法のいずれにおいても、堆積酸化膜のウェットエッチングによってエミッタ開口部を形成する際に、エミッタ開口部の幅（以下、エミッタ幅と称する）が設計された幅よりも広くなる。このことを図１８および図１９を参照しながらより詳しく説明する。
【００２０】
図１８は、シングルポリシリコン構造を有するバイポーラトランジスタの従来の製造方法において、図１３（ｂ）に示す工程で形成されたエミッタ開口部５１４を拡大した断面図である。図１９は、ダブルポリシリコン構造を有するバイポーラトランジスタの従来の製造方法において、図１６（ｂ）に示す工程で形成されたエミッタ開口部６１９を拡大した断面図である。
【００２１】
シングルポリシリコン構造を有するバイポーラトランジスタの従来の製造方法では、図１３（ｂ）に示す工程でウェットエッチングによって堆積酸化膜５１２が等方的にエッチングされる。このため、図１８に示すように、堆積酸化膜５１２のサイドエッチングによって、実際のエミッタ幅Ｗ１は、ポリシリコン膜５１３をパターニングすることによって設計した開口幅（理想的なエミッタ幅）Ｗ２よりも大きくなってしまう。このため、エミッタ−ベース間の寄生容量をさらに低減することが難しく、電気的特性のさらなる向上を困難なものとしている。また、実際のエミッタ幅Ｗ１を縮小するために堆積酸化膜５１２のウェットエッチング量を変更しても、１つのウエハから得られる各トランジスタに電流利得のバラツキが生じる原因ともなる。
【００２２】
ダブルポリシリコン構造を有するバイポーラトランジスタの従来の製造方法では、図１６（ｂ）に示す工程でウェットエッチングによって堆積酸化膜６１２が等方的にエッチングされる。このため、図１９に示すように、堆積酸化膜６１２のサイドエッチングによって、実際のエミッタ幅Ｗ３は、サイドウォール６２１をパターニングすることによって設計した開口幅（理想的なエミッタ幅）Ｗ４よりも大きくなってしまう。このため、シングルポリシリコン構造を有するバイポーラトランジスタと同様に、エミッタ−ベース間の寄生容量をさらに低減することが難しく、電気的特性のさらなる向上を困難なものとしている。また、実際のエミッタ幅Ｗ３を縮小するために堆積酸化膜６１２のウェットエッチング量を変更しても、１つのウエハから得られる各トランジスタに電流利得のバラツキが生じる原因ともなる。
【００２３】
本発明は、上記の諸事情に鑑みてなされたものであり、高性能で且つ量産性に優れたバイポーラトランジスタを提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明のバイポーラトランジスタの製造方法は、第１導電型の第１半導体層と、上記第１半導体層上に形成された第２導電型の第２半導体層とを有する基板を用意する工程（ａ）と、上記第２半導体層上に絶縁膜を堆積した後、異方性エッチングによって、上記絶縁膜を貫通し、上記第２半導体層の上面の一部を露出する開口部を形成する工程（ｂ）と、上記開口部内に位置する第２半導体層を熱酸化することによって熱酸化膜を形成する工程（ｃ）と、上記熱酸化膜をウェットエッチングによって除去する工程（ｄ）と、上記開口部を埋める第１導電型の第３半導体層を堆積する工程（ｅ）とを含み、上記工程（ｄ）で用いるエッチャントに対する上記熱酸化膜のエッチングレートは、上記エッチャントに対する上記絶縁膜のエッチングレートと異なる。
【００２５】
本発明のバイポーラトランジスタの製造方法では、工程（ｄ）で用いるエッチャントに対する上記熱酸化膜のエッチングレートが、上記絶縁膜と異なる。このため、工程（ｄ）で、熱酸化膜をウェットエッチングを行なうことによって除去する際に、絶縁膜はほとんど影響を受けない。従って、工程（ｂ）で形成した通りの開口部の幅（すなわち、エミッタ幅）がほぼ維持される。つまり、本発明によれば、従来の製造方法において生じるサイドエッチングによるエミッタ幅の広がりを抑制することができる。
【００２６】
上記熱酸化膜はシリコン酸化膜であり、上記絶縁膜はシリコン窒化膜およびシリコン酸窒化膜のいずれか一方である。
【００２７】
上記第２半導体層は、Ｓｉを含む半導体で形成されている。
【００２８】
上記第２半導体層は、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣのうちのいずれか１つから形成されている。
【００２９】
本発明のバイポーラトランジスタは、第１導電型の第１半導体層を上部に有する基板と、上記第１半導体層上に設けられた第２導電型の第２半導体層と、上記第２半導体層上に設けられた第１絶縁膜と、上記第１絶縁膜を貫通し上記第２半導体層の上面に達する第１開口部と、上記第１絶縁膜上に設けられた導体層と、上記導体層を貫通し、上記第１絶縁膜の上面に達する第２開口部と、上記導体層の上面上、上記第２開口部内に露出している上記導体層の側面上、および上記第２開口部内に露出している上記第１絶縁膜の上面上に設けられた第２絶縁膜と、上記第２絶縁膜のうちの、上記第２開口部内に露出している上記導体層の側面上に設けられた部分、および上記第２開口部内に露出している上記第１絶縁膜の上面上に設けられた部分の上に設けられた導体からなるサイドウォールと、上記第１開口部を埋めるように設けられた第１導電型の第３半導体層とを備え、上記第１開口部内に露出している上記第１絶縁膜の側面と、上記第２開口部内に露出している上記第２絶縁膜の側面と、上記第２開口部内に露出している上記サイドウォールの側面とが形成する面には、実質的に段差が無い。
【００３０】
本発明によれば、リソグラフィー技術の更なる向上を要することなく、エミッタ幅が微細で、且つエミッタ幅の寸法バラツキが小さいバイポーラトランジスタを実現することができる。
【００３１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を順次説明する。
【００３２】
（第１の実施形態）
図１は、本実施形態のシングルポリシリコン構造を有するバイポーラトランジスタを示す断面図である。なお、図１にはバイポーラトランジスタの断面図のみが示されているが、共通の基板上にＣＭＯＳデバイスが設けられていることが多く、その場合には、図示していない領域にＣＭＯＳデバイスが形成されているものとする。
【００３３】
図１に示すように、基板１００の上部は、エピタキシャル成長法、イオン注入法などによって導入されたリンなどのＮ型不純物を含む深さ約１μｍのＮ型埋め込み拡散層１０１となっている。また、基板１００には、酸化シリコンが埋め込まれたＳＴＩ１０３と、アンドープポリシリコン膜１０５およびこれを取り囲むシリコン酸化膜１０６により構成されるＤＴＩ１０４とが、素子分離として設けられている。ＳＴＩ１０３の深さは、０．２５μｍ〜０．４μｍ程度、ＤＴＩ１０４の深さは２μｍ〜４μｍ程度である。
【００３４】
基板１００内のＳＴＩ１０３によって挟まれる領域にはコレクタ層１０２が設けられており、基板１００内のコレクタ層１０２とＳＴＩ１０３によって分離された領域には、Ｎ型埋め込み拡散層１０１を介してコレクタ層１０２の電極とコンタクトするためのＮ＋コレクタ引き出し層１０７が設けられている。
【００３５】
また、基板１００の上には、Ｐ型不純物がドープされた厚さ約５０〜１００ｎｍの半導体層１１１が設けられている。半導体層１１１のうちの中央部（後述するエミッタ開口部１１４の下方領域）が内部ベース１１９として機能する。なお、半導体層１１１は、コレクタ層１０２上では単結晶構造、ＳＴＩ１０３上では多結晶構造となっている。
【００３６】
半導体層１１１の上には厚さ約２０〜５０ｎｍの絶縁膜１１２が設けられており、絶縁膜１１２にはエミッタ開口部１１４が形成されている。特に、本実施形態のバイポーラトランジスタでは、エミッタ開口部１１４を有する絶縁膜１１２は、半導体層１１１を酸化することによって得られる酸化膜以外の絶縁体から形成されている。
【００３７】
上記半導体層１１１のうちエミッタ開口部１１４の下方領域を除く部分と、ＳＴＩ１０３上で多結晶構造となっている部分とによって外部ベースが構成されている。
【００３８】
エミッタ開口部１１４を埋めて絶縁膜１１２上に延びる厚さ約１００〜４００ｎｍのＮ型半導体層１２９が設けられている。
【００３９】
さらに、コレクタ引き出し層１０７、半導体層１１１のＳＴＩ１０３上で多結晶構造となっている部分およびＮ型半導体層１２９の表面には、それぞれ電極１２４が形成されている。また、基板全体は層間絶縁膜１２５によって覆われており、層間絶縁膜１２５を貫通してＮ＋コレクタ引き出し層１０７、外部ベースの一部である半導体層１１１のＳＴＩ１０３上で多結晶構造となっている部分およびＮ型半導体層１２９上の電極１２４に到達する接続孔がそれぞれ形成されている。そして、この各接続孔を埋めるプラグ１２６と、各プラグ１２６に接続されて、層間絶縁膜１２５の上に延びる金属配線１２７とが設けられている。
【００４０】
本実施形態のシングルポリシリコン構造を有するバイポーラトランジスタの製造方法を、図２（ａ）〜図５（ｂ）を参照しながら説明する。図２（ａ）〜図５（ｂ）は、本実施形態のシングルポリシリコン構造を有するバイポーラトランジスタの製造方法を示す工程断面図である。なお、図２（ａ）〜図５（ｂ）にはバイポーラトランジスタの断面図のみが示されているが、共通の基板上にＣＭＯＳデバイスが設けられていることが多く、その場合には、図示していない領域にＣＭＯＳデバイスが形成されているものとする。
【００４１】
まず、図２（ａ）に示す工程で、最上部に半導体層を有する基板１００の上部に、Ｎ型不純物をドープしながら単結晶半導体層をエピタキシャル成長させる、あるいは、単結晶半導体層をエピタキシャル成長させた後に高エネルギーのＮ型不純物イオンを注入することにより、深さ約１μｍのＮ型埋め込み拡散層１０１を形成する。
【００４２】
次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離（ＳＴＩ）１０３と、アンドープポリシリコン膜１０５及びこれを取り囲むシリコン酸化膜１０６により構成されるディープトレンチ分離（ＤＴＩ）１０４とを形成する。ＳＴＩ１０３およびＤＴＩ１０４の深さは、それぞれ０．２５μｍ〜０．４μｍ程度および２μｍ〜４μｍ程度としておく。基板１００内におけるＳＴＩ１０３同士によって挟まれる領域がコレクタ層１０２となる。また、ＳＴＩ１０３によって基板１００内のコレクタ層１０２から分離された領域に、Ｎ型埋め込み拡散層１０１を介してコレクタ層１０２の電極とコンタクトするための、リンなどがイオン注入されたＮ＋コレクタ引き出し層１０７を形成する。
【００４３】
次に、図２（ｂ）に示す工程で、基板上に厚さ約３０〜５０ｎｍの絶縁膜１０８と、厚さ約５０〜１００ｎｍ程度のアンドープポリシリコン層１０９とを順次形成する。続いて、絶縁膜１０８およびアンドープポリシリコン層１０９をリソグラフィー技術、異方性ドライエッチング技術およびウェットエッチング技術によってパターニングを行ない、ベース開口部１１０を形成する。続いて、基板上にＰ型不純物がドープされた厚さ約５０〜１００ｎｍの半導体層１１１を非選択的にエピタキシャル成長により形成する。半導体層１１１は、コレクタ層１０２上では単結晶構造を有している（単結晶構造部１１１ａ）が、アンドープポリシリコン層１０９上では多結晶構造となっている（多結晶構造部１１１ｂ）。
【００４４】
次に、図３（ａ）に示す工程で、基板上に厚さ２０〜５０ｎｍ程度の絶縁膜１１２を堆積する。なお、絶縁膜１１２は、ウェットエッチングで用いるエッチャントに対するエッチングレートが後述する酸化膜１１５とは異なる材料を用いて形成する。
【００４５】
次に、図３（ｂ）に示す工程で、単結晶構造部１１１ａ上に位置する絶縁膜１１２に、リソグラフィーおよび異方性ドライエッチングによってエミッタ開口部１１４を形成する。なお、単結晶構造部１１１ａのうちのエミッタ開口部１１４の下方領域が内部ベースとして機能する。単結晶構造部１１１ａのうちのエミッタ開口部１１４の下方領域を除く部分と、多結晶構造部１１１ｂとは、外部ベースとして機能する。
【００４６】
次に、図４（ａ）に示す工程で、上記図３（ｂ）に示す工程においてエミッタ開口部１１４内に位置する単結晶構造部１１１ａの上部に受けたドライエッチングによるダメージ（不図示）を除去するために、エミッタ開口部１１４内に位置する単結晶構造部１１１ａの上部を熱酸化する。このことによって、厚さ５〜１０ｎｍ程度の酸化膜１１５が形成される。
【００４７】
次に、図４（ｂ）に示す工程で、酸化膜１１５を、例えばＤＨＦ水溶液（混合比ＤＨＦ：水＝１：１００）を用いてウェットエッチングを行なうことによって除去する。このことによって、エミッタ開口部１１４内に位置する単結晶構造部１１１ａの上部が凹形状になり、エミッタ開口部１１４内に位置する単結晶構造部１１１ａの厚さがわずかに減少する。
【００４８】
次に、図５（ａ）に示す工程で、Ｎ型不純物がドープされた半導体層を厚さ１００〜４００ｎｍ程度堆積させ、エミッタ開口部１１４を埋める。この後、リソグラフィーおよびドライエッチングによりＮ型半導体層１２９を形成する。続いて、多結晶構造部１１１ｂ上およびアンドープポリシリコン層１０９上にある絶縁膜１１２を除去する。
【００４９】
次に、図５（ｂ）に示す工程で、リソグラフィーおよび異方性ドライエッチングにより、絶縁膜１０８、アンドープポリシリコン層１０９およびアンドープポリシリコン層１０９上に位置する多結晶構造部１１１ｂを除去する。このことによって、半導体層１１１のうちエミッタ開口部１１４の下方領域を除く部分と、ＳＴＩ１０３上の多結晶構造部１１１ｂとからなる外部ベースが形成される。続いて、基板上に金属層を形成し、この金属層をパターニングすることによって、Ｎ＋コレクタ引き出し層１０７、多結晶構造部１１１ｂおよびＮ型半導体層１２９の上に電極１２４を形成する。なお、電極表面を、低抵抗化するためシリサイド化しておくことが好ましい。
【００５０】
続いて、基板上に層間絶縁膜１２５を堆積し、層間絶縁膜１２５に各電極に到達する接続孔を形成する。次いで、各接続孔を埋めるプラグ１２６と各プラグ１２６に接続されて、層間絶縁膜１２５上に延びる金属配線１２７とを形成する。
【００５１】
上述の本実施形態のバイポーラトランジスタの製造方法では、図３（ａ）に示す工程で、図４（ｂ）に示す工程のウェットエッチングで用いるエッチャントに対するエッチングレートが酸化膜１１５とは異なる材料を用いて絶縁膜１１２を基板上に形成する。このため、図４（ｂ）に示す工程で、酸化膜１１５をウェットエッチングを行なうことによって除去する際に、絶縁膜１１２はほとんど影響を受けない。従って、図３（ｂ）に示す工程で設計した通りのエミッタ開口部１１４の幅（すなわち、エミッタ幅）がほぼ維持される。つまり、本実施形態の製造方法によれば、従来の製造方法において生じるサイドエッチングによるエミッタ幅の広がりを抑制することができる。
【００５２】
従って、リソグラフィー技術の更なる向上を要することなく、エミッタ幅が微細で、且つエミッタ幅の寸法バラツキが小さいバイポーラトランジスタを実現することができる。
【００５３】
また、本実施形態のバイポーラトランジスタの製造方法によれば、図３（ｂ）に示す工程での異方性ドライエッチングによるエミッタ開口部１１４内に位置する単結晶構造部１１１ａのダメージを、図４（ｂ）に示す工程でほとんど取り除くことができる。
【００５４】
絶縁膜１１２としては、上述のように、図４（ｂ）に示す工程のウェットエッチングで用いるエッチャントに対するエッチングレートが酸化膜１１５とは異なる材料から形成されている。具体的には、酸化膜１１５としてシリコン酸化膜が形成される場合には、絶縁膜１１２としてシリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）を形成することが好ましい。
【００５５】
なお、図５（ａ）に示す工程での絶縁膜１１２の除去には、例えば絶縁膜１１２がシリコン窒化膜である場合、リン酸ボイル等の方法により除去する。このことによってエッチングダメージのない外部ベースを形成することができる。
【００５６】
本実施形態のバイポーラトランジスタにおいて、半導体層１１１およびＮ型半導体層１２９を、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、およびＳｉＧｅＣのいずれか１つを用いて形成してもよい。また特に、ベースとして機能する半導体層１１１を、エミッタとして機能するＮ型半導体層１２９よりもバンドギャップの狭い材料から形成することが好ましい。例えば、ＳｉＧｅ、ＳｉＣ、またはＳｉＧｅＣで、Ｎ型半導体層１２９をＳｉでそれぞれ形成することが好ましい。このことによって、ヘテロバイポーラトランジスタ（ＨＢＴ）を実現することができる。
【００５７】
ヘテロバイポーラトランジスタ（ＨＢＴ）は、より優れた伝導特性を有し、さらに良好な高周波特性を有することが知られている（Ｂ．  Ｊａｇａｎｎａｔｈａｎ，  Ｍ．  Ｋｈａｔｅｒ，  Ｆ．  Ｐａｇｅｔｔｅ，  Ｊ．  −Ｓ．  Ｒｉｅｈ，  Ｄ．  Ａｎｇｅｌｌ，  Ｈ．  Ｃｈｅｎ，  Ｌ．  Ｆｌｏｒｋｅｙ，  Ｄ．  Ｒ．  Ｇｒｅｅｎｂｅｒｇ，  Ｒ．  Ｇｒｏｖｅｓ，  Ｓ．  Ｊ．  Ｊｅｎｇ，  Ｊ．  Ｊｏｈｎｓｏｎ，  Ｅ．  Ｍｅｎｇｉｓｔｕ，  Ｋ．  Ｔ．  Ｓｃｈｏｎｅｎｂｅｒｇ，  Ｃ．  Ｍ．  Ｓｃｈｎａｂｅｌ，  Ｐ．  Ｓｍｉｔｈ，  Ａ．  Ｓｔｒｉｃｋｅｒ，  Ｄ．  Ａｈｌｇｒｅｎ，  Ｇ．  Ｆｒｅｅｍａｎ，  Ｋ．  Ｓｔｅｉｎ，  ａｎｄ  Ｓ．  Ｓｕｂｂａｎｎａ，  ‘Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ＳｉＧｅ  ＮＰＮ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｗｉｔｈ  ２８５  ＧＨｚ  ｆｍａｘ  ａｎｄ  ２０７  ＧＨｚ  ｆｔ  ｉｎ  ａ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ’，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．  ２３，  ＮＯ．  ５，  Ｍａｙ，  ２００２）。
【００５８】
例えば、半導体層１１１をＳｉＧｅ、Ｎ型半導体層１２９をＳｉでそれぞれ形成し、本実施形態のバイポーラトランジスタをＳｉ／ＳｉＧｅ−ＨＢＴとすると、エミッタとして機能するＮ型半導体層１２９（Ｓｉ）よりもバンドギャップの狭いＳｉＧｅがベースとして機能する半導体層１１１を形成しており、このバンドギャップの違いによってエミッタ−ベース接合の注入効率を大幅に増大することができる。このため、ベースの不純物濃度を高くして、ベース抵抗を低減することができる。さらに、エミッタの不純物濃度を低くできるため、従来のホモ型のバイポーラトランジスタよりも高速動作が可能となる。
【００５９】
なお、半導体層１１１を、厚さ２０〜４０ｎｍ程度でＧｅ組成が１０％〜２０％程度のアンドープＳｉＧｅ層（Ｉ−ＳｉＧｅ層）と、Ｐ型に不純物がドープされた厚さ２０〜４０ｎｍ程度のｐ−ＳｉＧｅ層と、厚さ１０〜３０ｎｍ程度のＳｉキャップ層とから構成されている積層構造としてもよい。ここでｐ−ＳｉＧｅ層のＧｅ組成を、基板１００側からＳｉキャップ層方向に傾斜させたプロファイルとすることが好ましい。このことによって、さらに高周波特性を向上できることが知られている（特開２００１−６８４７９号公報）。
【００６０】
（第２の実施形態）
図６は、本実施形態のダブルポリシリコン構造を有するバイポーラトランジスタを示す断面図である。なお、図６にはバイポーラトランジスタの断面図のみが示されているが、共通の基板上にＣＭＯＳデバイスが設けられていることが多く、その場合には、図示していない領域にＣＭＯＳデバイスが形成されているものとする。
【００６１】
図６に示すように、基板２００の上部は、エピタキシャル成長法、イオン注入法などによって導入されたリンなどのＮ型不純物を含む深さ約１μｍのＮ型埋め込み拡散層２０１となっている。また、基板２００には、酸化シリコンが埋め込まれたＳＴＩ２０３と、アンドープポリシリコン膜２０５およびこれを取り囲むシリコン酸化膜２０６により構成されるＤＴＩ２０４とが、素子分離として設けられている。ＳＴＩ２０３の深さは、０．２５μｍ〜０．４μｍ程度、ＤＴＩ２０４の深さは２μｍ〜４μｍ程度である。
【００６２】
基板２００内のＳＴＩ２０３によって挟まれる領域にはコレクタ層２０２が設けられており、基板２００内のコレクタ層２０２とＳＴＩ２０３によって分離された領域には、Ｎ型埋め込み拡散層２０１を介してコレクタ層２０２の電極とコンタクトするためのＮ＋コレクタ引き出し層２０７が設けられている。
【００６３】
また、基板２００の上には、厚さ約３０〜５０ｎｍの絶縁膜２０８と、絶縁膜２０８の上に厚さ約５０〜１００ｎｍ程度のアンドープポリシリコン層２０９が設けられており、絶縁膜２０８およびアンドープポリシリコン層２０９を貫通して基板２００の上面に達するベース開口部２１０が形成されている。基板２００の上面のうちベース開口部２１０に露出する部分からアンドープポリシリコン層２０９の上に亘って、Ｐ型不純物がドープされた厚さ約５０〜１００ｎｍの半導体層２１１が設けられている。半導体層２１１のうちのコレクタ層２０２上に位置する部分は単結晶構造となっており（以下、単結晶構造部２１１ａと称する）、単結晶構造部２１１ａのうちの後述するエミッタ開口部２１９の下方領域が内部ベースとして機能する。なお、半導体層２１１は、ＳＴＩ２０３およびアンドープポリシリコン層２０９上では多結晶構造となっている（以下、多結晶構造部２１１ｂと称する）。
【００６４】
半導体層２１１の上には、厚さ約２０〜５０ｎｍの絶縁膜２１２が設けられており、絶縁膜２１２には、半導体層２１１に達するベース接合用開口部２１４および単結晶構造部２１１ａのみに達するエミッタ開口部２１９が形成されている。
【００６５】
さらに、絶縁膜２１２上には、ベース接合用開口部２１４を埋めるように厚さ２０〜１００ｎｍ程度のポリシリコン層２１５と、厚さ１００〜２００ｎｍ程度の絶縁膜２１７とが堆積されている。ポリシリコン層２１５および絶縁膜２１７のうち、エミッタ開口部２１９の上方に位置する部分は開口されており、ポリシリコン層２１５および絶縁膜２１７の側面上、ならびに絶縁膜２１７の上面上には厚さ約３０ｎｍの絶縁膜２２０が形成されている。
【００６６】
絶縁膜２２０のうちの、ポリシリコン層２１５および絶縁膜２１７の側面上設けられている部分の上には、厚さ約１００ｎｍのポリシリコンからなるサイドウォール２２１が設けられている。さらに、エミッタ引き出し電極として機能する厚さ約１００〜４００ｎｍのＮ型半導体層１２９が、エミッタ開口部２１９を埋めて絶縁膜２２０の上に延びるように設けられている。
【００６７】
さらに、アンドープポリシリコン層２０９、半導体層２１１、ポリシリコン層２１５およびＮ型半導体層２２９の外側面はサイドウォール２２３により覆われている。
【００６８】
また、Ｎ＋コレクタ引き出し層２０７、多結晶構造部２１１ｂおよびＮ型半導体層２２９の表面上には、それぞれ電極２２４が形成されている。また、基板全体は層間絶縁膜２２５によって覆われており、層間絶縁膜２２５を貫通してＮ＋コレクタ引き出し層２０７、外部ベースの一部である多結晶構造部２１１ｂおよびエミッタ引き出し電極であるＮ型半導体層２２９上の電極２２４に到達する接続孔がそれぞれ形成されている。そして、この各接続孔を埋めるプラグ２２６と、各プラグ２２６に接続されて、層間絶縁膜２２５の上に延びる金属配線２２７とが設けられている。
【００６９】
特に、本実施形態のバイポーラトランジスタでは、絶縁膜２２０およびエミッタ開口部２１９を有する絶縁膜２１２は、半導体層２１１を酸化することによって得られる酸化膜以外の絶縁体から形成されている。
【００７０】
次に、本実施形態のダブルポリシリコン構造を有するバイポーラトランジスタの製造方法を、図７（ａ）〜図１０（ｂ）を参照しながら説明する。図７（ａ）〜図１０（ｂ）は、本実施形態のダブルポリシリコン構造を有するバイポーラトランジスタの製造方法を示す工程断面図である。なお、図７（ａ）〜図１０（ｂ）にはバイポーラトランジスタの断面図のみが示されているが、共通の基板上にＣＭＯＳデバイスが設けられていることが多く、その場合には、図示していない領域にＣＭＯＳデバイスが形成されているものとする。
【００７１】
まず、図７（ａ）に示す工程で、最上部に半導体層を有する基板２００の上部に、Ｎ型不純物をドープしながら単結晶半導体層をエピタキシャル成長させる、あるいは、単結晶半導体層をエピタキシャル成長させた後に高エネルギーのイオン注入を行なうことにより、深さ約１μｍのＮ型埋め込み拡散層２０１を形成する。次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離（ＳＴＩ）２０３と、アンドープポリシリコン膜２０５およびこれを取り囲むシリコン酸化膜２０６により構成されるディープトレンチ分離（ＤＴＩ）２０４とを形成する。ＳＴＩ２０３およびＤＴＩ２０４の深さは、それぞれ０．２５μｍ〜０．４μｍ程度および２μｍ〜４μｍ程度としておく。基板２００内におけるＳＴＩ２０３同士によって挟まれる領域がコレクタ層２０２となる。また、ＳＴＩ２０３によって基板２００内のコレクタ層２０２から分離された領域に、Ｎ型埋め込み拡散層２０１を介してコレクタ層２０２の電極とコンタクトするための、リンなどがイオン注入されたＮ＋コレクタ引き出し層２０７を形成する。
【００７２】
次に、図７（ｂ）に示す工程で、基板上に厚さ約３０〜５０ｎｍの絶縁膜２０８と、厚さ約５０〜１００ｎｍ程度のアンドープポリシリコン層２０９とを順次形成する。続いて、絶縁膜２０８およびアンドープポリシリコン層２０９をリソグラフィー技術、異方性ドライエッチング技術およびウェットエッチング技術によってパターニングを行ない、ベース開口部２１０を形成する。次に、基板２００上のベース開口部２１０にＰ型不純物がドープされた半導体層２１１を選択的にエピタキシャル成長により形成する。なお、ここで半導体層２１１は、コレクタ層２０２上では単結晶構造を有している（単結晶構造部２１１ａ）が、アンドープポリシリコン層２０９上では多結晶構造となっている（多結晶構造部２１１ｂ）。
【００７３】
次に、図８（ａ）に示す工程で、基板上に厚さ２０〜５０ｎｍ程度の絶縁膜２１２を堆積し、リソグラフィおよびウェットエッチングによりベース接合用開口部２１４を形成する。次いで、Ｐ型不純物がドープされた厚さ１００〜２００ｎｍ程度のポリシリコン層２１５と、厚さ１００〜２００ｎｍ程度の絶縁膜２１７とを順次堆積する。このことによって、ポリシリコン層２１５は外部ベースとして機能する。なお本実施形態では、Ｐ型不純物がドープされたポリシリコン層２１５を形成しているが、これに限定されず、導体からなる層で有ればよい。例えば、ポリシリコン層２１５に代えて、アンドープポリシリコン層を堆積させた後、このアンドープポリシリコン層にボロンなどをイオン注入することによって低抵抗の外部ベースを形成してもよい。続いて、ポリシリコン層２１５と絶縁膜２１７とは、リソグラフィーおよびドライエッチングによって、単結晶構造部２１１ａ上の絶縁膜２１２の上方に位置する部分に開口部２１８が形成される。
【００７４】
次に、図８（ｂ）に示す工程で、基板上に厚さ３０ｎｍ程度の絶縁膜２２０を形成する。続いて、基板上に厚さ約１００ｎｍ程度のＮ型不純物がドープされたポリシリコン層を堆積させ、エッチバックすることによってサイドウォール２２１を形成する。次いで、開口部２１８内にある絶縁膜２１２の残膜および絶縁膜２２０の残膜をサイドウォール２２１をマスクとする異方性ドライエッチングで除去することによって、エミッタ開口部２１９を形成する。
【００７５】
次に、図９（ａ）に示す工程で、上記図８（ｂ）に示す工程においてエミッタ開口部２１９内に位置する単結晶構造部２１１ａの上部に受けたドライエッチングによるダメージ（不図示）を除去するために、エミッタ開口部２１９内に位置する単結晶構造部２１１ａの上部を熱酸化する。このことによって、厚さ５〜１０ｎｍ程度の酸化膜２４０が形成される。
【００７６】
次に、図９（ｂ）に示す工程で、酸化膜２４０を、例えばＢＨＦ水溶液（混合比ＢＨＦ：水＝１：２０）を用いてウェットエッチングを行なうことによって除去する。このことによって、エミッタ開口部２１９内に位置する単結晶構造部１１１ａの上部が凹形状になり、エミッタ開口部２１９内に位置する単結晶構造部１１１ａの厚さがわずかに減少する。
【００７７】
次に、図１０（ａ）に示す工程で、基板上にＮ型半導体を堆積させることによってエミッタ開口部２１９を埋める。続いて、堆積されたＮ型半導体をリソグラフィおよびドライエッチングによりパターニングし、Ｎ型半導体層２２９を形成する。ここで、絶縁膜２１２および絶縁膜２２０によりＮ型半導体層２２９と外部ベースとして機能するポリシリコン層２１５が絶縁される。
【００７８】
次に、図１０（ｂ）に示す工程で、リソグラフィおよびドライエッチングによってポリシリコン層２０９、多結晶構造部２１１ｂ、絶縁膜２１２およびポリシリコン層２１５をパターニングして、外部ベースの形状を決定する。続いて、基板上に厚さ約１２０ｎｍの絶縁膜を形成した後、ドライエッチングを行なって、Ｎ型半導体層２２９およびポリシリコン層２１５の側面にサイドウォール２２３を形成する。このときのドライエッチング（オーバーエッチング）によって、絶縁膜２０８の露出している部分を除去して、Ｎ型半導体層２２９、ポリシリコン層２１５およびＮ＋コレクタ引き出し層２０７の表面を露出させる。続いて、基板上に金属層を形成し、この金属層をパターニングすることによって、Ｎ型半導体層２２９、ポリシリコン層２１５およびＮ＋コレクタ引き出し層２０７のそれぞれの上に電極２２４を形成する。次いで、基板上に層間絶縁膜２２５を堆積し、層間絶縁膜２２５に各電極２２４に到達する接続孔を形成する。さらに引き続いて、各接続孔を埋めるプラグ２２６と各プラグ２２６に接続されて、層間絶縁膜２２５上に延びる金属配線２２７とを形成する。
【００７９】
ダブルポリシリコン構造を有するバイポーラトランジスタでは、リソグラフィー技術の最小寸法より小さなエミッタ幅を容易に形成できる。このためベース抵抗及びコレクタ容量を低減することができる。
【００８０】
特に、上述の本実施形態のバイポーラトランジスタの製造方法では、図８（ａ）および図８（ｂ）に示す工程でそれぞれ絶縁膜２１２および絶縁膜２２０を、図９（ｂ）に示す工程のウェットエッチングで用いるエッチャントに対するエッチングレートが酸化膜２４０とは異なる材料を用いて基板上に形成する。このため、図９（ｂ）に示す工程で、酸化膜２４０をウェットエッチングを行なうことによって除去する際に、絶縁膜２１２および絶縁膜２２０はほとんど影響を受けない。
【００８１】
図１１は、本実施形態のバイポーラトランジスタの製造方法において、図８（ｂ）に示す工程で形成されたエミッタ開口部２１９を拡大した断面図である。図１１に示すように、エミッタ開口部２１９の幅が、サイドウォール２２１によって規定される理想的な幅とほぼ同じになる。すなわち、エミッタ開口部２１９内に露出している絶縁膜２１２の側面と、開口部２１８内に露出している絶縁膜２２０の側面と、開口部２１８内に露出しているサイドウォール２２１の側面とが形成する面には、実質的に段差が無い。
【００８２】
つまり、本実施形態の製造方法によれば、従来の製造方法において生じるサイドエッチングによるエミッタ幅の広がりを抑制することができる。従って、リソグラフィー技術の更なる向上を要することなく、エミッタ幅が微細で、且つエミッタ幅の寸法バラツキが小さいバイポーラトランジスタを実現することができる。
【００８３】
また、本実施形態のバイポーラトランジスタの製造方法によれば、図８（ｂ）に示す工程での異方性ドライエッチングによるエミッタ開口部２１９内に位置する単結晶構造部２１１ａのダメージを、図９（ｂ）に示す工程でほとんど取り除くことができる。
【００８４】
絶縁膜２１２および絶縁膜２２０は、上述のように、図９（ｂ）に示す工程のウェットエッチングで用いるエッチャントに対するエッチングレートが酸化膜２４０とは異なる材料から形成されている。具体的には、酸化膜２４０としてシリコン酸化膜が形成される場合には、絶縁膜２１２および絶縁膜２２０としてシリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）を形成することが好ましい。
【００８５】
なお、図１０（ａ）に示す工程での絶縁膜２２０の除去には、例えば絶縁膜２２０がシリコン窒化膜である場合、リン酸ボイル等の方法により除去する。このことによってエッチングダメージのない外部ベースを形成することができる。
【００８６】
本実施形態のバイポーラトランジスタにおいても、上記第１の実施形態と同様に、半導体層２１１およびＮ型半導体層２２９をＳｉ、ＳｉＧｅ、ＳｉＣ、またはＳｉＧｅＣのいずれを用いて形成してもよい。また特に、ベースとして機能する半導体層２１１を、エミッタとして機能するＮ型半導体層２２９よりもバンドギャップの狭い材料から形成することが好ましい。例えば、半導体層２１１をＳｉＧｅ、ＳｉＣ、またはＳｉＧｅＣで、Ｎ型半導体層２２９をＳｉでそれぞれ形成することが好ましい。このことによって、ヘテロバイポーラトランジスタ（ＨＢＴ）を実現することができる。
【００８７】
また、本実施形態のバイポーラトランジスタにおいても、上記第１の実施形態と同様に、半導体層２１１を、厚さ２０〜４０ｎｍ程度でＧｅ組成が１０％〜２０％程度のアンドープＳｉＧｅ層（Ｉ−ＳｉＧｅ層）と、Ｐ型に不純物がドープされた厚さ２０〜４０ｎｍ程度のｐ−ＳｉＧｅ層と、厚さ１０〜３０ｎｍ程度のＳｉキャップ層とから構成されている積層構造としてもよい。ここでｐ−ＳｉＧｅ層のＧｅ組成を、基板２００側からＳｉキャップ層方向に傾斜させたプロファイルとすることが好ましい。このことによって、さらに高周波特性を向上できる。
【００８８】
（その他の実施形態）
上述した実施形態で説明したＮＰＮ型のバイポーラトランジスタおよびその製造方法は、不純物の種類を変更することによってＰＮＰ型のバイポーラトランジスタにも適用することも可能である。
【００８９】
【発明の効果】
本発明によれば、高性能で且つ量産性に優れたバイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施形態のバイポーラトランジスタを示す断面図である。
【図２】図２（ａ）および図２（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図３】図３（ａ）および図３（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図４】図４（ａ）および図４（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図５】図５（ａ）および図５（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図６】図６は、本発明の第２の実施形態のバイポーラトランジスタを示す断面図である。
【図７】図７（ａ）および図７（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図８】図８（ａ）および図８（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図９】図９（ａ）および図９（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は、第１の実施形態のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１１】図１１は、図８（ｂ）に示す工程で形成されたエミッタ開口部を拡大した断面図である。
【図１２】図１２（ａ）および図１２（ｂ）は、従来のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は、従来のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１４】図１４（ａ）および図１４（ｂ）は、従来のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１５】図１５（ａ）および図１５（ｂ）は、従来のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１６】図１６（ａ）および図１６（ｂ）は、従来のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１７】図１７（ａ）および図１７（ｂ）は、従来のバイポーラトランジスタの製造方法を示す工程断面図である。
【図１８】図１８は、図１３（ｂ）に示す工程で形成されたエミッタ開口部を拡大した断面図である。
【図１９】図１９は、図１６（ｂ）に示す工程で形成されたエミッタ開口部を拡大した断面図である。
【符号の説明】
１００、２００  基板
１０１、２０１  Ｎ型埋め込み拡散層
１０２、２０２  コレクタ層
１０３、２０３  シャロートレンチ分離（ＳＴＩ）
１０４、２０４  ディープトレンチ分離（ＤＴＩ）
１０５、２０５  アンドープポリシリコン膜
１０６、２０６  シリコン酸化膜
１０７、２０７  Ｎ＋コレクタ引き出し層
１０８、２０８  絶縁膜
１０９、２０９  アンドープポリシリコン層
１１０、２１０  ベース開口部
１１１、２１１  半導体層
１１１ａ、２１１ａ  単結晶構造部
１１１ｂ、２１１ｂ  多結晶構造部
１１２、２１２  絶縁膜
１１４、２１９  エミッタ開口部
１１５、２４０  酸化膜
１１９  内部ベース
１２４、２２４  電極
１２５、２２５  層間絶縁膜
１２６、２２６  プラグ
１２７、２２７  金属配線
１２９、２２９  Ｎ型半導体層
２１４  ベース接合用開口部
２１５  ポリシリコン層
２１７  絶縁膜
２１８  開口部
２２０  絶縁膜
２２１、２２３  サイドウォール
５００、６００  Ｓｉ基板
５０１、６０１  Ｎ型埋め込み拡散層
５０２、６０２  コレクタ層
５０３、６０３  シャロートレンチ分離（ＳＴＩ）
５０４、６０４  ディープトレンチ分離（ＤＴＩ）
５０５、６０５  アンドープポリシリコン膜
５０６、６０６  シリコン酸化膜
５０７、６０７  Ｎ＋コレクタ引き出し層
５０８、６０８  堆積酸化膜
５０９、６０９  アンドープポリシリコン層
５１０、６１０  ベース開口部
５１１、６１１  半導体層
５１１ａ、６１１ａ  単結晶構造部
５１１ｂ、６１１ｂ  多結晶構造部
５１２、６１２  堆積酸化膜
５１３  ポリシリコン膜
５１４  エミッタ開口部
５２４、６２４  電極
５２５、６２５  層間絶縁膜
５２６、６２６  プラグ
５２７、６２７  金属配線
５２９、６２９  Ｎ型ポリシリコン層
６１４  ベース接合用開口部
６１５  ポリシリコン層
６１７  堆積酸化膜
６１８  開口部
６１９  エミッタ開口部
６２０  堆積酸化膜
６２１、６２３  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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