(57)【要約】【課題】書き込み電圧を低くして強誘電体キャパシタの書き換え可能回数を増加させることと、データ保持の寿命を十分に長く確保することとの両立を図る。【解決手段】強誘電体キャパシタは、データ“１”に対しては２つの残留分極の偏位（点ｂ及び点ｃ）が対応し、データ“０”に対しては１つの残留分極の偏位（点ａ）が対応する。データ“１”を書き込む場合には、強誘電体キャパシタに、電圧の大きさ又はパルス幅が異なる２つの電気パルスのうちのいずれかを印加して、強誘電体キャパシタの残留分極の偏位が点ｂ又は点ｃのいずれかになるようにする。一方、データ“０”を書き込む場合には、強誘電体キャパシタの残留分極の偏位が点ａになるようにする。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
複数の論理値のうちのいずれか１つを記憶し、前記複数の論理値のうちの少なくとも１つの論理値に対しては異なる複数の残留分極の偏位が対応すると共に、前記複数の論理値のうち前記少なくとも１つの論理値以外の他の論理値に対しては前記複数の残留分極の偏位のいずれとも異なる他の残留分極の偏位が対応する強誘電体キャパシタと、
前記強誘電体キャパシタに対して、該強誘電体キャパシタを前記複数の残留分極の偏位及び前記他の残留分極の偏位のうちのいずれかの偏位にさせる書き込み電気パルスを印加して、前記強誘電体キャパシタに前記複数の論理値のうちのいずれか１つの論理値を書き込むデータ書き込み手段と、
前記強誘電体キャパシタに対して読み出し電気パルスを印加し、該読み出し電気パルスが印加されたときの前記強誘電体キャパシタの残留分極の偏位を検出して、前記強誘電体キャパシタに記憶されている論理値を読み出すデータ読み出し手段とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記強誘電体キャパシタを前記複数の残留分極の偏位のうちのいずれかの偏位にさせるための前記書き込み電気パルスは、電位が互いに異なっていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記強誘電体キャパシタを前記複数の残留分極の偏位のうちのいずれかの偏位にさせるための前記書き込み電気パルスは、パルス幅が互いに異なっていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記他の残留分極の偏位が１つであるときには該偏位は零又は零の近傍であり、前記他の残留分極の偏位が複数であるときには該複数の偏位のうちの１つは零又は零の近傍であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記読み出し電気パルスは、該読み出し電気パルスが除去されたときに、前記強誘電体キャパシタの残留分極の偏位が前記読み出し電気パルスが印加される前の偏位に戻るような大きさに設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記強誘電体キャパシタに直列に接続された容量負荷を備えており、
前記データ読み出し手段は、前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に前記読み出し電気パルスを印加する手段を有し、
前記容量負荷は、前記読み出し電気パルスが除去されたときに、前記強誘電体キャパシタの残留分極の偏位が前記読み出し電気パルスが印加される前の偏位に戻るような大きさに設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記データ書き込み手段は、通常動作時には、前記強誘電体キャパシタを前記複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる書き込み電気パルスを印加する一方、特定の周期毎又は特定の動作状態に移行する直前には、前記強誘電体キャパシタを前記複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
外部から入力されるか又は自ら発生したクロックパルスをカウントするクロックカウンタと、
前記クロックカウンタからの信号に基づき、特定の周期毎又は特定の動作状態に移行する直前に、前記データ書き込み手段に、前記強誘電体キャパシタを前記複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させる制御手段とを備えていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
請求項７に記載の半導体記憶装置と、
システムの動作状況を監視しており、特定の周期毎又は特定の動作状態に移行する直前に、前記データ書き込み手段に、前記強誘電体キャパシタを前記複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させるシステム制御装置とを備えていることを特徴とする電子装置。
【請求項１０】
請求項７に記載の半導体記憶装置と、
システムを駆動する電源を監視しており、前記電源からの電力供給が停止される直前又は前記電源が節約状態に移行する直前に、前記データ書き込み手段に、前記強誘電体キャパシタを前記複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる込み電気パルスを印加させるシステム制御装置とを備えていることを特徴とする電子装置。
【請求項１１】
前記電源は、一次電池又は二次電池であることを特徴とする請求項１０に記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタをメモリセルの一部に用いてデータを記憶する半導体記憶装置、及び該半導体記憶装置が搭載された電子装置に関する。
【０００２】
【従来の技術】
強誘電体キャパシタとトランジスタとによって構成されるメモリセルを有する従来の半導体記憶装置としては、例えば図１０に示すような構成のものが知られている。すなわち、図１０に示すように、半導体記憶装置のメモリセルは、強誘電体キャパシタ１０及びトランジスタ２０を有し、強誘電体キャパシタ１０は２００ｎｍの厚さを持つＳｒＢｉ２Ｔａ２Ｏ９　よりなる強誘電体膜を有している。強誘電体キャパシタ１０の第１の電極１１はトランジスタ２０のソース２１に接続され、強誘電体キャパシタ１０の第２の電極１２はセルプレート線３１に接続されている。トランジスタ２０のドレイン２２はビット線３２に接続され、トランジスタ２０のゲート電極２３はワード線３３に接続されている。
【０００３】
図１０において、３４はワード線３３を選択するワード線ドライバ（ＷＬＤ）であり、３５はセルプレート線３１を駆動するセルプレートドライバ（ＣＰＤ）であり、３６はビット線３２の電圧を差動増幅するセンスアンプ（ＳＡ）であり、３７はセンスアンプ３６の差動増幅動作に必要な基準電圧発生回路（ＲＶＧ）であり、３８はビット線３２の容量を回路記号で示したビット線容量である。
【０００４】
尚、以下の説明においては、強誘電体キャパシタ１０の第１の電極１１と第２の電極１２との間に電圧を印加したときに誘起される分極のうち、印加された電圧を除去した状態でも、強誘電体キャパシタ１０に現われる分極のことを残留分極という。
【０００５】
図１１は、図１０に示すメモリセルに、データ“１”及びデータ“０”を書き込んだ後、これらのデータを読み出す動作を行なう際の強誘電体キャパシタ１０のヒステリシス曲線ｙを示している。図１０に示すメモリセルにデータを書き込む場合、強誘電体キャパシタ１０の第１の電極１１に蓄積される電荷の符号がデータの書き込み後に負となるとき、強誘電体キャパシタ１０の残留分極の偏位を図１１における点ｐに対応させて、データ“０”が書き込まれたと約束し、また、強誘電体キャパシタ１０の第１の電極１１に蓄積される電荷の符号がデータの書き込み後に正となるとき、強誘電体キャパシタ１０の残留分極の偏位を図１１における点ｑに対応させて、データ“１”が書き込まれたと約束する。
【０００６】
＜データ“１”の書き込み動作＞
図１２（ａ）　は、メモリセルにデータ“１”を書き込むための各信号線の電位のタイミングを示している。すなわち、時刻Ｔ１において、ワード線３３の電位をＬレベルからＨレベルに立ち上げることにより、トランジスタ２０をＯＮにする。次に、時刻Ｔ２において、ビット線３２の電位をＬレベルのままでセルプレート線３１の電位をＨレベルにして、強誘電体キャパシタ１０にＨ−Ｌの電位差を与えて、分極を上向きにすることにより、ビット線３２にデータ“１”を書き込む。データ“１”を書き込む前の状態が仮にデータ“０”であっても、すなわち分極が下向きであっても、確実にデータ“１”に書き換えられるように、Ｈ−Ｌの電位差は、強誘電体キャパシタ１０の分極反転に必要な抗電圧Ｖｃを十分に超えた値でなければならない。例えば、強誘電体キャパシタ１０の強誘電体膜が２００ｎｍの厚さを有するＳｒＢｉ２Ｔａ２Ｏ９　膜である場合、強誘電体キャパシタ１０の抗電圧はおよそ１Ｖであるから、電位差Ｈ−Ｌが５Ｖであれば、前記の要件を十分に満たす。
【０００７】
＜データ“０”の書き込み動作＞
図１２（ｂ）　は、メモリセルにデータ“０”を書き込むための各信号線の電位のタイミングを示している。すなわち、時刻Ｔ１において、ワード線３３の電位を例えば０ＶのＬレベルから例えば５ＶのＨレベルに立ち上げることによりトランジスタ２０をＯＮにする。次に、時刻Ｔ２において、セルプレート線３１の電位をＨレベルにすると共にビット線３２の電位をＨレベル（データ“０”）にした後、時刻Ｔ３において、セルプレート線３１の電位をＬレベルに落とすことにより、強誘電体キャパシタ１０にＨ−Ｌの電位差を与えて、分極を下向きにすることにより、ビット線３２にデータ“０”を書き込む。データ“０”を書き込む前の状態が仮にデータ“１”であっても、すなわち分極が上向きであっても、前記の一連の操作によってデータ“０”に確実に書き換えられる。
【０００８】
＜データ“１”の読み出し動作＞
図１３（ａ）　は、データ“１”が書き込まれたメモリセルの読み出し動作における各信号線の電位のタイミングを示している。
【０００９】
データの読み出し時には、ビット線３２の電位を予めＬレベルにしておいてから、時刻ｔ１において、ワード線３３の電位をＨレベルに立ち上げることによりトランジスタ２０をＯＮにする。
【００１０】
次に、時刻ｔ２において、セルプレート線３１の電位をＨレベルにする。このとき、ビット線３２はセンスアンプ３６に接続された状態になっており、ビット線容量３８を付随している。このため、セルプレート線３１から強誘電体キャパシタ１０の容量及びビット線容量３８を経て基板に至る直列容量結合が形成されていることになる。従って、セルプレート線３１に印加された電圧の大部分が強誘電体キャパシタ１０に印加される。この電圧は、抗電圧Ｖｃよりも十分に高いが、データ“１”が書き込まれているときには残留分極が上向きに偏位しているので、分極偏位の相対的に小さい変化を伴ってビット線容量３８を充電することになる。その結果、時刻ｔ３においては、ビット線３２の電位は低く、高々２Ｖ程度である。
【００１１】
ここで、基準電圧発生回路３７からセンスアンプ３６に入力する信号を２．５Ｖとして時刻ｔ３でセンスアンプ３６を起動させると、ビット線３２の電位はＬレベルまで引き落とされ、ビット線３２の電位がＬレベルであること、すなわちデータ“１”が書き込まれていることが確定される。
【００１２】
データ“１”の読み出し時においては、強誘電体キャパシタ１０の残留分極は反転しないので、時刻ｔ４でセルプレート線３１の電位をＬレベルに落とし、時刻ｔ５でビット線３２の電位をＬレベルに落とし、時刻ｔ６でワード線３３の電位をＬレベルに落とすことにより、メモリセルのデータは読み出し前の状態に復帰する。
【００１３】
＜データ“０”の読み出し動作＞
図１３（ｂ）　は、データ“０”が書き込まれたメモリセルの読み出し動作における各信号線の電位のタイミングを示している。
【００１４】
データの読み出し時には、ビット線３２の電位を予めＬレベルにしておいてから、時刻ｔ１において、ワード線３３の電位をＨレベルに立ち上げることによりトランジスタ２０をＯＮにする。
【００１５】
次に、時刻ｔ２でセルプレート線３１の電位をＨレベルにする。このとき、セルプレート線３１に印加された電圧は、強誘電体キャパシタ１０に印加される電圧とビット線容量３８に印加される電圧とに分割される。
【００１６】
ところが、通常、ビット線容量３８の容量は、強誘電体キャパシタ１０の容量の５倍から１０倍程度であるから、セルプレート線３１に印加された電圧の大部分は強誘電体キャパシタ１０に印加されることになる。この電圧は、抗電圧Ｖｃよりも十分に高いので、分極の向きは下向きから上向きに反転しながら、分極偏位の相対的に大きい変化を伴ってビット線容量３８を充電することになる。この状態は、図１１における、強誘電体キャパシタ１０のヒステリシス曲線ｙとデータ“０”の読み出し負荷線ｒとの交点の動きから理解できる。時刻ｔ３において、ビット線容量３８の充電により、ビット線３２の電位はほぼ３Ｖ程度にまで上昇している。
【００１７】
この状態で、基準電圧発生回路３７からセンスアンプ３６に入力する信号を２．５Ｖとして、時刻ｔ３でセンスアンプ３６を起動させると、ビット線３２の電位はＨレベルまで増幅されるので、ビット線３２の電位がＨレベルであること、すなわちデータ“０”が書き込まれていることが確定される。
【００１８】
ここで、ビット線３２の電圧をラッチするとデータの読み出し動作は終了するが、前述のように、強誘電体キャパシタ１０の残留分極は下向きから上向きに反転している。このため、この反転状態を元に戻すために、再書き込み動作を行なう。すなわち、図１３（ｂ）　における時刻ｔ４において、ビット線３２の電位をＨレベルに設定したまま、セルプレート線３１の電位をＬレベルに落とすことにより、ビット線３２とセルプレート線３１との間にＨ−Ｌの電位差を発生させる。このようにして、強誘電体キャパシタ１０の残留分極を再び下向きにすることにより、データ“０”を再度書き込む。その後、時刻ｔ５においてビット線３２の電位をＬレベルに落とすと共に、時刻ｔ６においてワード線３３の電位をＨレベルからＬレベルに落とす。
【００１９】
以上の動作により、データ“０”を保持するメモリセルは読み出し前の状態に復帰する。
【００２０】
前述のように、従来の強誘電体メモリ装置においては、強誘電体キャパシタ１０に保持されているデータを書き換えるためには、分極の反転が必要である。また、少なくともデータ“０”の読み出し動作においては、強誘電体キャパシタ１０の容量の５〜１０倍の容量を持つビット線容量３８を充電するべく、強誘電体キャパシタ１０の分極を反転させなければ、メモリセルの読み出し動作を実行することができない。すなわち、データの書き換え動作及びデータの読み出し動作において残留分極の反転が必要である。
【００２１】
ところで、強誘電体膜には分極の疲労劣化という現象があり、分極の反転動作を繰り返すと、強誘電体膜の分極の発現特性が著しく劣化してしまう。
【００２２】
このため、従来の強誘電体メモリ装置においては、データの書き換え又は読み出しを繰り返し行なうと、強誘電体膜の分極の疲労劣化により、強誘電体メモリ装置の動作寿命が制限されるという問題がある。
【００２３】
この強誘電体の分極の疲労劣化は、例えば図１４に示すように、データ“０”が書き込まれているときの残留分極の大きさとデータ“１”が書き込まれているときの残留分極の大きさとの差（以下、２Ｐｒで表す）が、正又は負の電圧パルスの繰り返し印加によって減少していく様子から確かめられる。すなわち、正又は負の電圧パルスによる分極反転回数が１０１０回に近づくと、２Ｐｒが急速に小さくなる。
【００２４】
強誘電体膜の分極の劣化の度合いは電圧パルスの電圧に依存しており、例えば、厚さが２００ｎｍのＳｒＢｉ２Ｔａ２Ｏ９　からなる強誘電体キャパシタの２Ｐｒが初期値の５０％にまで低下するまでの分極反転回数を書き換え可能回数とすると、図１５に示すような、書き換え可能回数の電圧依存性が得られる。すなわち、書き換え電圧を低くすると、疲労劣化は抑制されて、書き換え可能回数は指数関数的に増大する。
【００２５】
従って、強誘電体膜の分極の疲労劣化を抑制するための１つの方法として、例えば書き換え電圧を十分に低くすれば、すなわち、図１５に示す場合には書き換え電圧を１．５Ｖ以下にすれば、１０１５回以上の書き換え可能回数を達成することは可能になる。
【００２６】
【発明が解決しようとする課題】
しかしながら、強誘電体キャパシタにおいては、通常、メモリセルに対してデータ“１”又はデータ“０”を書き込む動作をするための電圧があり、書き込み電圧を、１０１５回以上の書き換えを実現できるような低い値に設定すると、残留分極の偏位（この場合は、２Ｐｒが指標となる）が急激に小さくなってしまう。このため、以下に説明するような問題が発生する。
【００２７】
図１６に示すように、残留分極の偏位はデータの書き換え電圧に依存する。また、図１７に示すように、残留分極の偏位はデータの保持時間に依存し、残留分極の偏位はデータの保持時間の経過に伴って減少する。
【００２８】
従って、初期の残留分極の偏位に基づいて、データを保持できる時間つまり強誘電体キャパシタの寿命が決定される。例えば、図１７から分かるように、十分に長いデータ保持寿命（１０５　時間よりも長い時間）を確保するには、初期の残留分極の偏位としては、残留分極がほぼ完全に飽和するような書き込み電圧（図１６より５Ｖである）が必要である。
【００２９】
一方、強誘電体キャパシタを１０１５回以上の書き換えが可能にするには、書き込み電圧を１．５Ｖ以下とする必要がある。ところが、このような低い書き込み電圧により得られる初期の残留分極の偏位は、高々１０μＣ／ｃｍ２　であって、これから予測されるデータ保持寿命は高々数百時間である。
【００３０】
以上説明したように、従来の半導体記憶装置においては、書き込み電圧を低くして強誘電体キャパシタの書き換え可能回数を増加させることと、データ保持の寿命を十分に長く確保することとは、両立し難い問題である。
【００３１】
前記に鑑み、本発明は、強誘電体キャパシタを有する半導体記憶装置において、書き込み電圧を低くして強誘電体キャパシタの書き換え可能回数を増加させることと、データ保持の寿命を十分に長く確保することとの両立を図ることを目的とする。
【００３２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、複数の論理値のうちのいずれか１つを記憶し、複数の論理値のうちの少なくとも１つの論理値に対しては異なる複数の残留分極の偏位が対応すると共に、複数の論理値のうち少なくとも１つの論理値以外の他の論理値に対しては複数の残留分極の偏位のいずれとも異なる他の残留分極の偏位が対応する強誘電体キャパシタと、強誘電体キャパシタに対して、該強誘電体キャパシタを複数の残留分極の偏位及び他の残留分極の偏位のうちのいずれかの偏位にさせる書き込み電気パルスを印加して、強誘電体キャパシタに複数の論理値のうちのいずれか１つの論理値を書き込むデータ書き込み手段と、強誘電体キャパシタに対して読み出し電気パルスを印加し、該読み出し電気パルスが印加されたときの強誘電体キャパシタの残留分極の偏位を検出して、強誘電体キャパシタに記憶されている論理値を読み出すデータ読み出し手段とを備えている。
【００３３】
本発明に係る半導体記憶装置によると、強誘電体キャパシタは、１つの論理値に対して異なる複数の残留分極の偏位が対応するため、強誘電体キャパシタに対して、データの書き込み後に必要となるデータ保持時間に整合する大きさの書き込み電気パルスを印加することができるので、書き込み電圧を低くして強誘電体キャパシタの書き換え可能回数を増加させることと、データ保持の寿命を十分に長く確保することとの両立が可能になる。
【００３４】
本発明に係る半導体記憶装置において、強誘電体キャパシタを複数の残留分極の偏位のうちのいずれかの偏位にさせるための書き込み電気パルスは、電位が互いに異なっていることが好ましい。
【００３５】
このようにすると、書き込み電気パルスの電位を調整することにより、１つの論理値に対して異なる複数の残留分極の偏位を対応させることができる。
【００３６】
本発明に係る半導体記憶装置において、強誘電体キャパシタを複数の残留分極の偏位のうちのいずれかの偏位にさせるための書き込み電気パルスは、パルス幅が互いに異なっていることが好ましい。
【００３７】
このようにすると、書き込み電気パルスのパルス幅を調整することにより、１つの論理値に対して異なる複数の残留分極の偏位を対応させることができる。
【００３８】
本発明に係る半導体記憶装置において、複数の論理値のうちの他の論理値と対応する他の残留分極の偏位が１つであるときには該偏位は零又は零の近傍であり、他の残留分極の偏位が複数であるときには該複数の偏位のうちの１つは零又は零の近傍であることが好ましい。
【００３９】
このようにすると、複数の論理値のうちの１つの論理値に対応する異なる複数の残留分極の偏位の設定が容易になる。
【００４０】
本発明に係る半導体記憶装置において、読み出し電気パルスは、該読み出し電気パルスが除去されたときに、強誘電体キャパシタの残留分極の偏位が読み出し電気パルスが印加される前の偏位に戻るような大きさに設定されていることが好ましい。
【００４１】
このようにすると、強誘電体キャパシタに記憶されているデータ（論理値）を読み出したときに、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、データの読み出し動作毎に強誘電体キャパシタの分極の向きを変える動作（分極反転動作）が不要になり、分極疲労劣化が発生し難くなる。
【００４２】
本発明に係る半導体記憶装置において、強誘電体キャパシタに直列に接続された容量負荷を備えており、データ読み出し手段は、強誘電体キャパシタと容量負荷とからなる直列回路の両端に読み出し電気パルスを印加する手段を有し、容量負荷は、読み出し電気パルスが除去されたときに、強誘電体キャパシタの残留分極の偏位が読み出し電気パルスが印加される前の偏位に戻るような大きさに設定されていることが好ましい。
【００４３】
このようにすると、強誘電体キャパシタに記憶されているデータ（論理値）を読み出したときに、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、データの読み出し動作毎に強誘電体キャパシタの分極の向きを変える動作（分極反転動作）が不要になり、分極疲労劣化が発生し難くなる。
【００４４】
本発明に係る半導体記憶装置において、データ書き込み手段は、通常動作時には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる書き込み電気パルスを印加する一方、特定の周期毎又は特定の動作状態に移行する直前には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加することが好ましい。
【００４５】
このようにすると、通常動作時には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる電気パルスを印加するため、強誘電体キャパシタの分極の疲労劣化を抑制することができると共に、特定の周期毎又は特定の動作状態に移行する直前には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加するため、データ保持時間を長くすることができる。このため、強誘電体キャパシタの書き換え可能回数の増加と、十分なデータ保持時間の確保との両立を確実に実現することができる。
【００４６】
本発明に係る半導体記憶装置において、データ書き込み手段が、通常動作時と、特定の周期毎又は特定の動作状態に移行する直前とで、異なる書き込み電気パルスを印加する場合には、外部から入力されるか又は自ら発生したクロックパルスをカウントするクロックカウンタと、該クロックカウンタからの信号に基づき、特定の周期毎又は特定の動作状態に移行する直前に、データ書き込み手段に、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させる制御手段とを備えていることが好ましい。
【００４７】
このようにすると、制御手段は、クロックカウンタからの信号に基づき、特定の周期毎又は特定の動作状態に移行する直前に、データ書き込み手段に、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させるので、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを確実に印加することができる。
【００４８】
本発明に係る第１の電子装置は、複数の論理値のうちのいずれか１つを記憶し、複数の論理値のうちの少なくとも１つの論理値に対しては異なる複数の残留分極の偏位が対応すると共に、複数の論理値のうち少なくとも１つの論理値以外の他の論理値に対しては複数の残留分極の偏位のいずれとも異なる他の残留分極の偏位が対応する強誘電体キャパシタと、強誘電体キャパシタに対して、該強誘電体キャパシタを複数の残留分極の偏位及び他の残留分極の偏位のうちのいずれかの偏位にさせる書き込み電気パルスを印加して、強誘電体キャパシタに論理値を書き込むデータ書き込み手段と、強誘電体キャパシタに対して読み出し電気パルスを印加し、該読み出し電気パルスが印加されたときの強誘電体キャパシタの残留分極の偏位を検出して、強誘電体キャパシタに記憶されている論理値を読み出すデータ読み出し手段とを有し、該データ書き込み手段は、通常動作時には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる電気パルスを印加する一方、特定の周期毎又は特定の動作状態に移行する直前には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加するような半導体記憶装置と、
システムの動作状況を監視しており、特定の周期毎又は特定の動作状態に移行する直前に、データ書き込み手段に、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させるシステム制御装置とを備えている。
【００４９】
本発明に係る第１の電子装置によると、通常動作時には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる電気パルスを印加するため、強誘電体キャパシタの分極の疲労劣化を抑制することができると共に、特定の周期毎又は特定の動作状態に移行する直前には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加するため、データ保持時間を長くすることができる。このため、強誘電体キャパシタの書き換え可能回数の増加と、十分なデータ保持時間の確保との両立を確実に実現することができる。
【００５０】
また、システム制御装置が、システムの動作状況に応じて、特定の周期毎又は特定の動作状態に移行する直前に、データ書き込み手段に、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させるので、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを確実に印加することができる。
【００５１】
本発明に係る第２の電子装置は、複数の論理値のうちのいずれか１つを記憶し、複数の論理値のうちの少なくとも１つの論理値に対しては異なる複数の残留分極の偏位が対応すると共に、複数の論理値のうち少なくとも１つの論理値以外の他の論理値に対しては複数の残留分極の偏位のいずれとも異なる他の残留分極の偏位が対応する強誘電体キャパシタと、強誘電体キャパシタに対して、該強誘電体キャパシタを複数の残留分極の偏位及び他の残留分極の偏位のうちのいずれかの偏位にさせる書き込み電気パルスを印加して、強誘電体キャパシタに論理値を書き込むデータ書き込み手段と、強誘電体キャパシタに対して読み出し電気パルスを印加し、該読み出し電気パルスが印加されたときの強誘電体キャパシタの残留分極の偏位を検出して、強誘電体キャパシタに記憶されている論理値を読み出すデータ読み出し手段とを有し、該データ書き込み手段は、通常動作時には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる電気パルスを印加する一方、特定の周期毎又は特定の動作状態に移行する直前には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加するような半導体記憶装置と、
システムを駆動する電源を監視しており、電源からの電力供給が停止される直前又は電源が節約状態に移行する直前に、データ書き込み手段に、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる込み電気パルスを印加させるシステム制御装置とを備えている。
【００５２】
本発明に係る第２の電子装置によると、通常動作時には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に小さい偏位にさせる電気パルスを印加するため、強誘電体キャパシタの分極の疲労劣化を抑制することができると共に、特定の周期毎又は特定の動作状態に移行する直前には、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加するため、データ保持時間を長くすることができる。このため、強誘電体キャパシタの書き換え可能回数の増加と、十分なデータ保持時間の確保との両立を確実に実現することができる。
【００５３】
また、システム制御装置が、システムを駆動する電源の動作状況に応じて、特定の周期毎又は特定の動作状態に移行する直前に、データ書き込み手段に、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを印加させるので、強誘電体キャパシタを複数の残留分極の偏位のうち絶対値が相対的に大きい偏位にさせる書き込み電気パルスを確実に印加することができる。
【００５４】
本発明に係る第２の電子装置において、電源としては、一次電池又は二次電池を用いることができる。
【００５５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について説明する。
【００５６】
図１は、第１の実施形態に係る半導体記憶装置を構成する１つのメモリセルを示している。図１に示すように、メモリセルは、強誘電体キャパシタ１０及びトランジスタ２０を有し、強誘電体キャパシタ１０は２００ｎｍの厚さを持つＳｒＢｉ２Ｔａ２Ｏ９　よりなる強誘電体膜を有している。強誘電体キャパシタ１０の第１の電極１１は強誘電体キャパシタ１０の第１の電極１１はトランジスタ２０のソース２１に接続され、強誘電体キャパシタ１０の第２の電極１２はセルプレート線３１に接続されている。トランジスタ２０のドレイン２２はビット線３２に接続され、トランジスタ２０のゲート電極２３はワード線３３に接続されている。
【００５７】
図１において、３４はワード線３３を選択するワード線ドライバ（ＷＬＤ）であり、３５はセルプレート線３１を駆動するセルプレートドライバ（ＣＰＤ）であり、３６はビット線３２の電圧を差動増幅するセンスアンプ（ＳＡ）であり、３７はセンスアンプ３６の差動増幅動作に必要な基準電圧発生回路（ＲＶＧ）であり、３８はビット線３２の容量を回路記号で示したビット線容量である。
【００５８】
第１の実施形態に係る半導体記憶装置は、図１０に示した従来の半導体記憶装置に比べて、セルプレートドライバー３５の構成が異なる、つまり、セルプレートドライバー３５が生成する書き込み電気パルス及び読み出し電気パルスの大きさとパルス幅とがセルプレート制御信号によって選択可能である。
【００５９】
図２（ａ）　、（ｂ）　及び（ｃ）　に示すように、セルプレートドライバー３５は、セルプレート線３１に、所望の電位、例えばレベルＶ１、レベルＶ２又はレベルＶ３の電気パルスを、所望のパルス幅で、例えばＴ３−Ｔ２及びＴ４−Ｔ３で発生させることができる。
【００６０】
このように、プレート制御信号によって、セルプレート線３１に印加される電気パルスにおける電位とパルス幅との組み合わせを選択できるので、強誘電体キャパシタ１０に、異なる電気パルスで複数の論理値を書き込むことができると共に、複数の論理値のうちの１つの論理値を異なる電気パルスで書き込むことができる。
【００６１】
＜データの書き込み動作＞
例えば、データ“１”を互いに異なる複数の残留分極の偏位と対応させておき、異なる電気パルスで、データ“１”と対応する複数の残留分極の偏位を発生させることができる。以下、この動作について、強誘電体キャパシタ１０のヒステリシス曲線の動作図（図３）を参照しながら説明する。
【００６２】
初期の残留分極の偏位が点ａに配位されている場合に、データ“１”という１つの論理値に対して、点ｂと対応する残留分極の偏位と、点ｃに対応する残留分極の偏位との２つの偏位を対応させる。
【００６３】
強誘電体キャパシタ１０の偏位を、データ“１”に対応する２つの残留分極の偏位のうち絶対値が相対的に大きい偏位と対応する点ｃに設定するには、ビット線３２の電位をＬレベルに設定したまま、セルプレート線３１の電位をＨ１（電源電圧）レベル、例えばＶ１＝３Ｖのレベルに設定する。これは、図２（ａ）　において、時刻Ｔ２でセルプレート線３１の電位をＶ１に上げることに相当する。このとき、残留分極の偏位は点ａから点ｂを経由して点ｄの位置に移動する。その後、時刻Ｔ３でセルプレート線３１の電位を取り去ると、残留分極の偏位は点ｄから点ｃに移動する。そして、点ｃの残留分極の偏位の大きさがデータ“１”として設定される。
【００６４】
一方、強誘電体キャパシタ１０の偏位を、データ“１”に対応する２つの残留分極の偏位のうち絶対値が相対的に小さい偏位と対応する点ｂに設定するには、ビット線３２の電位をＬレベルに設定したまま、セルプレート線３１の電位をＨ２レベル、例えばＶ２＝１．１Ｖに上げる。これは、図２（ｂ）　において、時刻Ｔ２でセルプレート線３１の電位をＶ２に上げることに相当する。このとき、残留分極の変位は点ａから点ｅに移動する。その後、時刻Ｔ３でセルプレート線３１の電位を取り去ると、残留分極の偏位は点ｅから点ｂに移動する。そして、点ｂの残留分極の偏位の大きさがデータ“１”として設定される。
【００６５】
ところで、データ“１”に対応する残留分極の偏位として点ｃ又は点ｂに設定するには、前述のように電気パルスの電圧の差異を用いる方法に代えて、電気パルスのパルス幅（Ｔ３−Ｔ２）を互いに異なる２つの値に設定しておき、電気パルスのパルス幅の差異を用いてもよい。これらの電気パルスの電圧の大きさ及びパルス幅は、セルプレートドライバ３５に入力されるセルプレート制御信号によって選択可能である。
【００６６】
これに対して、データ“０”と対応する強誘電体キャパシタ１０の偏位については、図３に示すように、例えば残留分極の偏位が零又は零の近傍である点ａのみを対応させる。残留分極の偏位を点ａに設定するには、データ“１”を書き込むときの電気パルスとは逆極性で且つ電圧の絶対値が抗電圧よりも僅かに大きい電位差を強誘電体キャパシタ１０に印加すればよい。具体的には、ビット線３２とセルプレート線３１とを互いに同電位（＝Ｖ１）としておいてから、セルプレート線３１の電位のみをレベルＶ３に下げる。本実施形態においては、強誘電体キャパシタ１０の抗電圧はおよそ０．８Ｖであるから、レベルＶ３＝２．１Ｖとすれば、図２（ｃ）　に示すように、時刻Ｔ３から時刻Ｔ４までの間に、−（Ｖ１−Ｖ３）＝−０．９Ｖの電位差を強誘電体キャパシタ１０に印加できる。このようにすると、データ“１”に対応する残留分極の偏位が点ｃ又は点ｂのいずれにあっても、データ“０”に対応する残留分極の偏位を点ｆに設定することができる。その後、時刻Ｔ４でビット線３２及びセルプレート線３１の電位を取り去ると、残留分極の偏位はデータ“０”に対応する点ａに落ち着くことになる。
【００６７】
以上のように、セルプレートドライバ３５に入力されるセルプレート制御信号によって、データ“１”に対しては点ｃ又は点ｂと対応する残留分極の偏位を設定すると共に、データ“０”に対しては点ａと対応する残留分極の偏位を設定することができる。
【００６８】
このように、データ“１”とデータ“０”とを、残留分極が零である点を中心として非対称な残留分極の偏位に対応させると、分極疲労劣化及び分極の一方向への焼きつき（インプリント）という信頼性の点で好ましくない現象を緩和することができる。
【００６９】
＜データの読み出し動作＞
以上のようにしてメモリセルに書き込まれたデータの読み出し動作における各信号線の電位のタイミングは、例えば図４に示すようになる。
【００７０】
すなわち、ビット線３２の電位を、予めＬレベルに設定しておいてから、時刻ｔ１でワード線３３の電位をＨレベルに上げてトランジスタ２０をＯＮにする。次に、時刻ｔ２でセルプレート線３１の電位をＶ４に上げる。このとき、ビット線３２は、センスアンプ３６に接続された状態になっており、ビット線容量３８が付随している。従って、セルプレート線３１、強誘電体キャパシタ１０、ビット線容量３２及び基板からなる直列容量結合が形成されていることになる。このため、セルプレート線３１に印加された電圧は、強誘電体キャパシタ１０に印加される電圧と、ビット線容量３８に印加される電圧とに分割される。
【００７１】
この際、ビット線容量３８に印加される電圧は、強誘電体キャパシタ１０の残留分極の偏位に応じて次の３つのレベルに分かれる。
【００７２】
図５において、ｘはビット線容量３８に基づき決まるビット線容量負荷線であり、図３において示した残留分極の偏位の点ａ、点ｂ及び点ｃを、分極の電荷Ｑと電圧Ｖとの直交座標の原点に規格化する。ここで、セルプレート線３１に対して、つまり強誘電体キャパシタ１０とビット線容量３８との直列合成容量に対して、レベルＶ４＝２Ｖの読み出し電圧を印加すると、ビット線容量負荷線ｘとＶ軸との交点は、座標原点ＯからＶ軸上の２Ｖの点（点ｇ）まで移動する。このとき、分極の偏位とビット線容量負荷線ｘとの交点の位置は、座標原点Ｏが点ａ、点ｂ又は点ｃのいずれにあったかによって異なる。すなわち、座標原点Ｏが点ａ（データ“０”）にあったときには交点は点ｈに位置し、座標原点Ｏが点ｂ（データ“１”）にあったときには交点は点ｉに位置し、座標原点Ｏが点ｃ（データ“１”）にあったときには交点は点ｊに位置する。このとき、ビット線３２の電位は、点ｈ、点ｉ及び点ｊをＶ軸上にそれぞれ斜影した点ｋ（約１．３Ｖ）、点ｍ（約１．６Ｖ）及び点ｎ（約１．８Ｖ）の各々と、点ｇ（２Ｖの点）との差のいずれかになる。従って、点ｈ（データ“０”）に対応するビット線３２の電位は約０．７Ｖとなり、点ｉ（データ“１”）に対応するビット線３２の電位は約０．４Ｖとなり、点ｊ（データ“１”）に対応するビット線３２の電位は約０．２Ｖとなる。
【００７３】
ここで、センスアンプ３６に入力する基準電圧発生回路３７からの信号の電位をＲＶＧ＝０．５Ｖ〜０．６Ｖにして、図４における時刻ｔ３でセンスアンプ３６を起動させると、ビット線３２の電位は、データ“０”が記憶されておればＨレベルに増幅され、データ“１”が記憶されておればＬレベルまで引き下げられるので、データ“０”又はデータ“１”のいずれが記憶されているかが確定される。この結果をセンスアンプ３６の出力として外部出力回路（図示せず）にラッチした後、時刻ｔ４でビット線３２をＬレベルに下げる。
【００７４】
読み出すべきデータが“０”であったら、図４における時刻ｔ３の以降、ビット線３２の電位はＨレベル（ここでは３Ｖ）になるので、電位が３Ｖであるビット線３２と電位が２Ｖに昇圧されたセルプレート線３１との間に約−１Ｖの電位差がかかるので、残留分極の偏位は点ｇから図３における点ｆに引き戻される。その後、時刻ｔ４においてビット線３２及びセルプレート線３１の電位を共にＬレベルにすると、点ｆにあった残留分極の偏位は、座標原点の近傍の点ａに戻る。
【００７５】
このように、読み出し電圧Ｖ４の値と、電源電圧Ｖ１及びビット線容量３８の値とは、データ“０”の読み出し時における、センスアンプ３６の起動並びにビット線３２及びセルプレート線３１の電圧除去により、残留分極の偏位が読み出し動作前の位置に戻るようにも調整されている。すなわち、強誘電体キャパシタ１０に印加される読み出し電気パルスは、該強誘電体キャパシタ１０からの応答を電気的に検出するセンスアンプ３６の動作の如何に拘わらず、読み出し電気パルスを除去したときに、強誘電体キャパシタ１０の残留分極の偏位が読み出し電気パルスを印加する前の偏位に復帰する大きさに設定されているか、又は、強誘電体キャパシタ１０に直列接続され、該強誘電体キャパシタ１０に読み出し電気パルスを印加してその応答を電気信号に変換する負荷容量が、読み出し電気パルスを除去したときに強誘電体キャパシタ１０の残留分極の偏位が読み出し電気パルスを印加する前の偏位に復帰する大きさに設定されている。これにより、複数の論理値のうち少なくとも１つの論理値については、データの再書き込み動作が不要になるか又は軽減される。
【００７６】
読み出すべきデータが“１”であったら、時刻ｔ４においてセルプレート線３１及びビット線３２の電位をＬレベルに落とすと共に、時刻ｔ５においてワード線３３の電位をＬレベルに落とすことにより、メモリセルのデータは読み出し前の状態に復帰する。すなわち、時刻ｔ４において、点ｉは点ｂに戻ると共に点ｊは点ｃに戻るだけである。
【００７７】
第１の実施形態によると、データ“１”を書き込むための書き込み電気パルスとして互いに異なる２つ以上の水準のうちいずれか１つが選択されるようになっており、それぞれの水準によって誘起される残留分極の偏位が互いに異なるので、それぞれの水準に対応する残留分極の偏位によって、データ書き換え後のデータ保持寿命を調整することができる。
【００７８】
尚、第１の実施形態においては、読み出し電圧として２Ｖ（＝Ｖ４）が設定される場合について読み出し動作を説明したが、強誘電体キャパシタ１０の容量とビット線容量３８との比、及び読み出し電圧Ｖ４とビット線容量３８との関係を調整すれば、読み出し電圧を１．５Ｖ以下に設定することができる。その結果、強誘電体キャパシタ１０に印加される電圧を１．５Ｖ以下に抑えることができるので、読み出し可能回数は飛躍的に増加する。
【００７９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子装置について説明する。
【００８０】
ところで、第１の実施形態に係る半導体記憶装置を、再充電可能な二次電池で動作する携帯用の電子装置に搭載する場合、一旦書き込んだデータを長時間にわたって保持する必要があるのは、携帯用の電子装置の電源が停止状態にされるか又は電源が電子装置から切り離されている期間である。
【００８１】
従って、携帯用電子装置の電源を停止又は切り離しする直前に、書き込まれたデータの一部又は全部の保持期間が十分に長くなる電圧で書き込み動作を行なうようにすると、携帯用電子装置の通常動作中つまり電源が活動中（電源が停止したり切り離されたりされていない状態）における書き込み電圧は、電源を投入して動作を開始してから電源を切るまでの期間だけデータを保存できるような書き込み電圧で済む。第２の実施形態は、このような考え方を具体化する電子装置である。
【００８２】
図６は、第２の実施形態に係る電子装置１００の全体構成を示しており、該電子装置１００は、マイクロプロセッサ１０１、半導体記憶装置１０２、二次電池１０３、データ通信制御部１０４、表示装置ドライバ１０５及び表示装置１０６を備えている。マイクロプロセッサ１０１、半導体記憶装置１０２及びデータ通信制御部１０４は制御・データバス１１０により接続されていると共に、マクロプロセッサ１０１及び二次電池１０３は電源モニター線１１１により接続されている。
【００８３】
マイクロプロセッサ１０１は、二次電池１０３の電力が電子装置１００を駆動するのに十分であるか否かを電源モニタ線１１１を介して監視する。すなわち、マイクロプロセッサ１０１は、電子装置１００のシステムの動作状況を監視する手段である。
【００８４】
二次電池１０３が電子装置１００を駆動できる電力の供給可能時間をＬ１とする。例えば、図７に示すように、マイクロプロセッサ１０１は、時刻τ１で二次電池１０３が電力を供給し始めて電子装置１００が駆動を開始してから、時間Ｌ１が経過した時刻τ２において、二次電池１０３による電力の供給が不能であると判断する。表示装置１０６を有する電子装置１００の二次電池１０３による駆動可能時間Ｌ１は、およそ数時間であることが多い。このＬ１の期間は、マイクロプロセッサ１０１から半導体記憶装置１０２へのアクセスが頻繁に行なわれる期間であるが、その期間は高々数時間であることが多い。
【００８５】
第２の実施形態における半導体記憶装置１０２においては、データ“１”を２つの異なる電気パルスのうちの１つを用いて、強誘電体キャパシタ１０の残留分極の偏位をデータ“１”に対応する２つの状態の１つに設定することができるので、Ｌ１の期間が終了する直前の時刻τ２において、所望のデータをすべて再書き込みするという動作を行なう。電源停止後の十分に長い時間、好ましくは数年以上に亘って、データを保持できることが必要であるから、再書き込み動作においては、長時間に亘って残留分極の偏位が大きい状態になるようなデータ“１”が書き込まれる必要がある。このようにして書き換えられたデータ“１”の残留分極の偏位は、図３の点ｂの位置に相当する。残留分極の偏位が大きくなるような再書き込み動作は、たとえば図８のタイミングチャートに示すように、一旦ビット線３２上にデータを読み出した後、データ“１”に対しては、時刻ｔ３からｔ６の間において高いレベルのＶ１の電圧が強誘電体キャパシタ１０に印加できるようにすればよい。
【００８６】
以上のようにして、Ｌ１の期間の終了が終了する直前の時刻τ２において、所望のデータをすべて再書き込みするという動作を行なうようにすると、通常の動作時つまりＬ１の期間中における、半導体記憶装置１０２へのデータ“１”の書き換え電圧は、Ｖ１である必要はなく、残留分極の偏位が図３の点ｂになるような小さい電圧でよい。つまり、データ“１”の書き換え電圧は、残留分極の偏位が、期間Ｌ１の間だけ点ｆとの判別が可能であるような大きさでよい。従って、期間Ｌ１の間におけるデータ“１”の書き込み動作は、図２（ｂ）　のように比較的低い電圧Ｖ２によって、残留分極の偏位が図３の点ｂになるように書き込めばよい。
【００８７】
図７に示すように、電子装置１００においては、期間Ｌ１は半導体記憶装置１０２への／ＣＥ信号で区別される。すなわち、二次電池１０３が電子装置１００を駆動できる電力を供給できる期間においては、／ＣＥ信号はＬレベルとなる。従って、この期間においては、比較的低い書き込み電圧のパルス列ｕによってデータ“１”を書き込む。このパルス列ｕによって書き込まれたデータ“１”に対応する残留分極の偏位は、時間の経過に伴って減衰するが、少なくとも時刻τ２において、データ“１”とデータ“０”とが判別できる大きさである。従って、時刻τ２において図８に示す手順によりデータを読み出した後、時刻ｔ３から時刻ｔ４までの間に再書き込みをすれば、データ“１”に対応する残留分極の偏位は、電源停止期間中に亘って十分に長い間、データを保持できる大きさになる。
【００８８】
尚、第２の実施形態においては、期間Ｌ１の間では、データ“１”を点ｂに書き込み且つデータ“０”を点ａに書き込むことによって、分極疲労劣化の低減を図ると共に、期間Ｌ１が終了する直前には、データ“１”を点ｃに書き込み且つデータ“０”を点ａに書き込むことによって、データを長期間に亘って保持できるようにしたが、これに代えて、図９に示すようにしてもよい。すなわち、図９に示すように、期間Ｌ１の間においては、データ“１”を点ｂに書き込み且つデータ“０”を点ｗに書き込むと共に、期間Ｌ１が終了する直前には、データ“１”を点ｃに書き込み且つデータ“０”を点ａに書き込むようにする。このようにすると、分極疲労劣化の低減を図り且つ長期間に亘るデータ保持を可能とするのみならず、期間Ｌ１中に書き込まれたデータ“１”とデータ“０”との間の読み出し信号の差分を増大させて、エラーが少ない読み出しを実現することができる。
【００８９】
尚、第２の実施形態においては、電子装置１００のシステムを駆動する電源は、充電が可能な二次電池であったが、これに代えて、充電が不能な一次電池を用いてもよい。
【００９０】
また、第２の実施形態においては、電子装置１００のシステムの電源を監視しており、電源からの電力供給が停止される直前又は電源が節約状態に移行する直前に、残留分極の偏位が大きくなるような電気パルスを印加するようにしたが、これに代えて、システムの動作状況を監視しており、特定の周期毎、又は電源からの電力供給が停止されるとき若しくは電源が節約状態に移行するときのような特定の動作状態に移行する直前に、残留分極の偏位が大きくなるような電気パルスを印加してもよい。
【００９１】
さらに、システムの電源を監視する制御装置又はシステムの動作状況を監視する制御装置に代えて、内蔵するタイマー回路により、つまり外部から入力されるか又は自ら発生したクロックパルスをクロックカウンタによりカウントし、該クロックカウンタからの信号に基づいて、特定の周期毎又は特定の動作状態に移行する直前に、残留分極の偏位が大きくなるような電気パルスを印加してもよい。
【００９２】
【発明の効果】
本発明に係る半導体記憶装置によると、強誘電体キャパシタは、１つの論理値に対して異なる複数の残留分極の偏位が対応するため、強誘電体キャパシタに対して、データの書き込み後に必要となるデータ保持時間に整合する大きさの書き込み電気パルスを印加することができるので、書き込み電圧を低くして強誘電体キャパシタの書き換え可能回数を増加させることと、データ保持の寿命を十分に長く確保することとの両立が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の１つのメモリセルの構成を示す等価回路図である。
【図２】（ａ）　、（ｂ）　及び（ｃ）　は、本発明の第１の実施形態に係る半導体記憶装置のメモリセルに対するデータ“１”又はデータ”０”の書き込み動作における電気パスルのタイミングチャートを示す図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置のメモリセルに対して、２つの異なる電気パルスのうちのいずれかを用いてデータ“１”に対応する２つの残留分極の偏位のいずれかを書き込む場合、及びデータ“０”に対応する残留分極の偏位を書き込む場合における、強誘電体キャパシタのヒステリシス曲線上の動作点を示す図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置のメモリセルに対する読み出し動作における電気パスルのタイミングチャートを示す図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置のメモリセルに対する読み出し動作において、ビット線容量に印加される電圧を説明する図である。
【図６】本発明の第２の実施形態に係る電子装置の一例を示すブロック図である。
【図７】本発明の第２の実施形態に係る電子装置のシステム動作状態と、メモリセルにのデータ“１”を書き込むためのパルス列とを示す図である。
【図８】本発明の第２の実施形態に係る電子装置を構成する半導体記憶装置のメモリセルからデータをデータを読み出した後、十分に長い時間に亘ってデータを保持できる残留分極の偏位を持つ状態に再書き込みをする際のタイミングチャートを示す図である。
【図９】本発明の第２の実施形態に係る電子装置を構成する半導体記憶装置のメモリセルに対して、２つの異なる電気パルスのいずれかを用いて、データ“１”に対応する２つの残留分極の偏位のいずれかになるように書き込む場合と、２つの異なる電気パルスのいずれかを用いて、データ“０”に対応する２つの残留分極の偏位のいずれかになるように書き込む場合とにおける、強誘電体キャパシタのヒステリシス曲線上の動作点を示す図である。
【図１０】従来の半導体記憶装置の１つのメモリセルの構成を示す等価回路図である。
【図１１】従来の半導体記憶装置のメモリセルに対して、データ“１”及びデータ“０”を書き込む動作及び書き込まれたデータを読み出す動作における、強誘電体キャパシタのヒステリシス曲線上の動作点を示す図である。
【図１２】従来の半導体記憶装置のメモリセルに対して、データ“１”及びデータ“０”を書き込む動作におけるタイミングチャートを示す図である。
【図１３】従来の半導体記憶装置のメモリセルからデータ“１”及びデータ“０”を読み出す動作におけるタイミングチャートを示す図である。
【図１４】従来の半導体記憶装置のメモリセルを構成する強誘電体キャパシタの分極疲労劣化特性を示す図である。
【図１５】従来の半導体記憶装置のメモリセルを構成する強誘電体キャパシタにおける、書き換え可能回数の書き換え電圧に対する依存性を説明する図である。
【図１６】従来の半導体記憶装置のメモリセルを構成する強誘電体キャパシタにおける、残留分極の偏位の書き換え電圧に対する依存性を説明する図である。
【図１７】従来の半導体記憶装置のメモリセルを構成する強誘電体キャパシタにおける、残留分極の偏位のデータ保持時間に対する依存性を説明する図である。
【符号の説明】
１０　強誘電体キャパシタ
１１　第１の電極
１２　第２の電極
２０　トランジスタ
２１　ソース
２２　ドレイン
３１　セルプレート線
３２　ビット線
３３　ワード線
３４　ワード線ドライバー
３５　セルプレートドライバー
３６　センスアンプ
３７　基準電圧発生回路
３８　ビット線容量
１００　電子装置
１０１　マイクロプロセッサ
１０２　半導体記憶装置
１０３　二次電池
１０４　データ通信制御部
１０５　表示装置ドライバ
１０６　表示装置
１１０　制御・データバス
１１１　電源モニター線
【図１】
2004139655.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004139655.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2004139655.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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