(57)【要約】【課題】通常モードおよびテストモードを動作モードとして有する半導体記憶装置において、通常モード時の入力信号のオーバーシュートおよびアンダーシュートを防ぐことと、テストモードへの正常な移行との両立可能を図る。【解決手段】クランプ回路および高電圧検出回路に電圧を供給する電源をそれぞれ別の電源とする。通常モード時は、クランプ回路および高電圧検出回路に供給される電圧レベルは同等である。また、テストモードに移行時、クランプ回路に供給される電圧のみを大きくし、高電圧検出回路を活性化させる。【選択図】　　　　図１
2004079119.tif 000002
【特許請求の範囲】
【請求項１】
通常モードとテストモードとを動作モードとして有する半導体記憶装置であって、
外部から電圧信号を入力可能な複数の端子と、
第１の電源ノードから動作電圧の供給を受け、前記複数の端子のうちの１つの端子に対して、前記第１の電源ノードの電圧より大きい第１の所定電圧が印加されたことを検出して、モード移行指示を出力する高電圧検出回路と、
第２の電源ノードと前記１つの端子との間に設けられて、前記１つの端子の電圧が前記第２の電源ノードの電圧を所定レベル下回ったときに、前記１つの端子と前記第２の電源ノードとを電気的に結合する第１のクランプ回路と、
第３の電源ノードと前記１つの端子との間に設けられて、前記１つの端子の電圧が前記第３の電源ノードの電圧を所定レベル上回ったときに、前記１つの端子と前記第３の電源ノードとを電気的に結合する第２のクランプ回路と、
前記複数の端子の少なくとも一部の端子の電圧レベルの組み合わせおよび前記モード移行指示に応じて、前記通常モードから前記テストモードに移行させるモード切替回路とを備え、
前記第１および第３の電源ノードの電圧は、前記第２の電源ノードの電圧より大きく、
前記通常モード時、前記第１および第３の電源ノードへは供給される電圧レベルが同等であり、
前記テストモード移行時、前記第３の電源ノードへは、前記第１の所定電圧に相当する前記第１の電源ノードよりも大きい電圧が供給される、半導体記憶装置。
【請求項２】
前記電圧信号はアドレス信号である、請求項１に記載の半導体記憶装置。
【請求項３】
データ出力回路をさらに備え、
前記データ出力回路は、前記第３の電源ノードから動作電圧の供給を受け、
前記テストモードに移行後、前記第３の電源ノードへは、前記第１の電源ノードの電圧に相当する電圧が供給される、請求項１に記載の半導体記憶装置。
【請求項４】
通常モードとテストモードとを動作モードとして有する半導体記憶装置であって、
外部から電圧信号を入力可能な複数の端子と、
第１の電源ノードから動作電圧の供給を受け、前記複数のうちの１つの端子に対して、前記第１の電源ノードの電圧より大きい第１の所定電圧が印加されたことによって、モード移行指示を出力する高電圧検出回路と、
前記複数の端子の少なくとも一部の端子の電圧レベルの組み合わせおよび前記モード移行指示により、前記通常モードから前記テストモードに移行させるためのモード切替回路と、
前記１つの端子と接続されるデータ線と、
前記データ線へ出力データを駆動するデータ出力回路とを備え、
前記データ出力回路は、第２および第３の電源ノードと前記データ線との間にそれぞれ設けられ、データ出力時に前記出力データに応じて、相補的にオンする第１および第２のトランジスタを含み、
前記第１および第２のトランジスタの基板領域は、前記第２および第３の電源ノードとそれぞれ電気的に結合され、
前記第１および第２の前記電源ノードの電圧は、前記第３の電源ノードの電圧より大きく、
前記通常モード時、前記第１および第２の電源ノードへは供給される電圧レベルが同等であり、
前記テストモード移行時、前記第２の電源ノードへは、前記第１の所定電圧に相当する前記第１の電源ノードよりも大きい電圧が供給される、半導体記憶装置。
【請求項５】
前記電圧信号はデータ信号である、請求項４に記載の半導体記憶装置。
【請求項６】
前記データ出力回路において、前記テストモードに移行後、前記第２の電源ノードへは、前記第１の電源ノードの電圧に相当する電圧が供給される、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より特定的にはテストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置、一例としてＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ）には、データを記憶または読み出すというような通常の動作のみではなく、出荷テストのうちの１つであるマルチビットテストを行なうためのテスト回路が内蔵されている。そのようなテスト回路は、通常動作時に誤って動作しないように、例えば、所定のアドレス信号と、電源電圧ＶＣＣよりも大きい電圧をＤＲＡＭ内部にある高電圧検出回路に判定させた結果とに応答して、動作するような構成となっている。なお、以下、本明細書においては、例えば、電源電圧ＶＣＣを供給する電源ノードについては、単に電源電圧ＶＣＣとも称する。
【０００３】
一方、最近のＤＲＡＭの高速化に伴い、ＤＲＡＭのスイッチング動作も高速化しつつある。そのため、ＤＲＡＭが高周波で動作すると、入力信号のオーバーシュートおよびアンダーシュートが問題となる。オーバーシュートおよびアンダーシュートが発生すると、ＤＲＡＭのデータ誤読み出し等がおこる可能性がある。そのため、一般的に、オーバーシュートおよびアンダーシュート対策として、ＤＲＡＭ内部の各入力端子にクランプ回路が設けられる。
【０００４】
クランプ回路は、入力端子への入力信号の電圧が電源電圧ＶＣＣより大きいまたは接地電圧ＶＳＳよりも小さい場合にも、入力端子の電圧がＶＣＣに所定電圧を加えた電圧を超えないように、またＶＳＳから所定電圧を引いた電圧を下回らないように維持する機能を有する。なお、以下、本明細書においては、半導体記憶装置がデータの読み出しおよび書き込みを行なう通常の動作モードを通常モード、マルチビットテスト等を行なう動作モードをテストモードとも称する。
【０００５】
図８は、高電圧検出機能を有し、通常モードからテストモードに移行可能な従来の半導体記憶装置１０４の構成図である。図８に示すように、半導体記憶装置１０４は、端子１７と、耐サージ用の抵抗１５と、入力バッファ１１と、高電圧検出回路１２と、モード切替回路４０とを備える。端子１７は、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞にそれぞれ対応して設けられる複数の端子を総括的に表記したものである。また、端子１７には、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞がそれぞれ入力される。
【０００６】
ここで、ＥＸＴＡＤＤ＜０：ｎ＞は、ＥＸＴＡＤＤ＜０＞〜ＥＸＴＡＤＤ＜ｎ＞を総括的に表記したものである。なお、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧ＶＣＣ）および低電圧状態（たとえば、接地電圧ＶＳＳ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【０００７】
抵抗１５は、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞にそれぞれ対応して設けられる複数の抵抗を総括的に表記したものである。抵抗１５は、端子１７にそれぞれ接続される。また、抵抗１５は、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞を信号ＩＮＴＡＤＤ＜０：ｎ＞とする。また、信号ＩＮＴＡＤＤ＜０：ｎ＞の電圧は、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞の電圧とほぼ等しくなるように、抵抗１５の抵抗値は非常に小さいものとする。
【０００８】
入力バッファ１１は、信号ＩＮＴＡＤＤ＜０：ｎ＞にそれぞれ対応して設けられる複数の入力バッファを総括的に表記したものである。入力バッファ１１は、信号ＩＮＴＡＤＤ＜０：ｎ＞の電圧レベルに応じて、出力信号ＡＤＤ＜０：ｎ＞をそれぞれＨまたはＬレベルに設定する。高電圧検出回路１２は、信号ＩＮＴＡＤＤ＜０：ｎ＞のうちの１つの信号ＩＮＴＡＤＤ＜０＞のみが入力される。また、高電圧検出回路１２は、電源電圧ＶＣＣが供給され、信号ＩＮＴＡＤＤ＜０＞の電圧が電源電圧ＶＣＣよりも大きい所定電圧のとき、出力信号ＳＶＩＨをＨレベルに設定する。
【０００９】
モード切替回路４０は、信号ＡＤＤ＜０：ｎ＞のうちの少なくとも一部のＡＤＤ＜１：ｍ＞（以下、本明細書において、ｍは１≦ｍ≦ｎを満たすとする）のＨ，Ｌレベルの所定の組み合わせと、Ｈレベルの信号ＳＶＩＨとにより活性化され、半導体記憶装置１０４を通常モードからテストモードへ移行させる。
【００１０】
次に、図８を参照して、半導体記憶装置１０４の通常モードからテストモードに移行する動作の一例を説明する。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、高電圧検出回路が活性化される電圧レベルを５Ｖとする。
【００１１】
半導体記憶装置１０４の端子１７に５Ｖのアドレス信号ＥＸＴＡＤＤ＜０＞が入力されると、入力バッファ１１により信号ＡＤＤ＜０＞がＨレベルに設定される。また、信号ＩＮＴＡＤＤ＜０＞も５Ｖとなるため、高電圧検出回路１２は、信号ＳＶＩＨをＨレベルに設定する。また、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞のうちのＥＸＴＡＤＤ＜１：ｍ＞が、所定のＨ，Ｌレベルの組み合わせで端子１７に入力されると、入力されたアドレス信号ＥＸＴＡＤＤ＜１：ｍ＞に対応する信号ＡＤＤ＜１：ｍ＞も所定のＨ，Ｌレベルの組み合わせとなり、モード切替回路４０は活性化される。その結果、モード切替回路４０は、半導体記憶装置１０４を通常モードからテストモードへ移行させる。
【００１２】
しかし、半導体記憶装置１０４は、非常に高周波で動作し、アドレス信号ＥＸＴＡＤＤ＜０＞のＨ，Ｌの切替え速度が速くなると、オーバーシュートおよびアンダーシュートにより、アドレス信号の誤読み出しを行なう可能性がある。
【００１３】
図９は、オーバーシュートおよびアンダーシュート対策を施した従来の半導体記憶装置１０５の構成図である。半導体記憶装置１０５は、半導体記憶装置１０４と比較して、電源電圧ＶＣＣと抵抗１５および入力バッファ１１の接続ノードとの間にダイオード１３が設けられている点と、抵抗１５および入力バッファ１１の接続ノードと接地電圧ＶＳＳとの間にダイオード１４が設けられている点と、高電圧検出回路１２およびモード切替回路４０を備えない点とが異なる。それ以外の構成は、半導体記憶装置１０４と同じであるので詳細な説明は繰り返さない。ダイオード１３のアノードおよびダイオード１４のカソードは、抵抗１５および入力バッファ１１の接続ノードと接続される。
【００１４】
ダイオード１３およびダイオード１４は、信号ＩＮＴＡＤＤ＜０：ｎ＞にそれぞれ対応して設けられる複数のダイオードをそれぞれ総括的に表記したものである。ダイオード１３は、抵抗１５および入力バッファ１１の接続ノードの電圧がＶＣＣより所定レベル以上大きくなったとき、抵抗１５および入力バッファ１１の接続ノードと電源電圧ＶＣＣとを電気的に結合する。ダイオード１４は、抵抗１５および入力バッファ１１の接続ノードの電圧がＶＳＳより所定レベル以上小さくなったとき、抵抗１５および入力バッファ１１の接続ノードと接地電圧ＶＳＳとを電気的に結合する。
【００１５】
次に、図９を参照して、半導体記憶装置１０５の動作の一例を説明する。半導体記憶装置１０５は、非常に高周波で動作し、アドレス信号ＥＸＴＡＤＤ＜０＞の電圧がＨまたはＬレベルになった後、電圧が一定になる前に、Ｈ、Ｌレベルの切替えが行なわれるとする。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖ、ダイオード１３および１４による電圧降下レベルを０．６Ｖとする。入力バッファ１１がＨ，Ｌレベルを判定するしきい値電圧を１．４Ｖとする。
【００１６】
半導体記憶装置１０５にＬおよびＨレベルのアドレス信号ＥＸＴＡＤＤ＜０＞が連続して入力され、信号ＩＮＴＡＤＤ＜０＞が瞬間的に、５〜１．３Ｖの範囲で振幅したとする。これが、オーバーシュートといわれる現象である。このとき、ダイオード１３が設けられていなければ、信号ＩＮＴＡＤＤ＜０＞が１．３Ｖになったとき、入力バッファ１１により、信号ＩＮＴＡＤＤ＜０＞は、本来Ｈレベルと判定されるはずが、Ｌレベルと判定されてしまう可能性がある。ところが、ダイオード１３の機能により、信号ＩＮＴＡＤＤ＜０＞の電圧は、３．９Ｖ以上になったとき、３．９Ｖを維持する。そのため、入力バッファ１１により、信号ＡＤＤ＜０＞はＬレベルと判定されることはない。
【００１７】
一方、半導体記憶装置１０５にＨおよびＬレベルのアドレス信号ＥＸＴＡＤＤ＜０＞が連続して入力され、信号ＩＮＴＡＤＤ＜０＞が瞬間的に、−２〜１．５Ｖの範囲で振幅したとする。これが、アンダーシュートといわれる現象である。このとき、ダイオード１４が設けられていなければ、信号ＩＮＴＡＤＤ＜０＞が１．５Ｖになったとき、入力バッファ１１により、信号ＩＮＴＡＤＤ＜０＞は本来Ｌレベルと判定されるはずが、Ｈレベルと判定されてしまう可能性がある。ところが、ダイオード１４の機能により、信号ＩＮＴＡＤＤ＜０＞の電圧は、−０．６Ｖ以下になったとき、−０．６Ｖを維持する。そのため、入力バッファ１１により、出力信号ＡＤＤ＜０＞はＨレベルと判定されることはない。
【００１８】
図１０は、高電圧検出機能を有し、通常モードからテストモードに移行可能な半導体記憶装置１０４の回路に対して、入力信号のオーバーシュートおよびアンダーシュート対策のために、仮に、半導体記憶装置１０５と同様に抵抗１５と入力バッファ１１との間に、ダイオード１３および１４を設けた場合における動作波形図である。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖ、高電圧検出回路が活性化される電圧レベルを５Ｖとする。
【００１９】
図８，９および１０を参照して、時刻ｔ１において、仮の半導体記憶装置に、テストモードに移行するための５Ｖのアドレス信号ＥＸＴＡＤＤ＜０＞が入力されると、信号ＥＸＴＡＤＤ＜０＞の電圧は、ダイオード１３により、３．９Ｖにクランプされる。したがって、信号ＩＮＴＡＤＤは３．９Ｖとなり、高電圧検出回路１２は活性化されず、出力信号ＳＶＩＨはＬレベルのままである。その結果、仮の半導体記憶装置は、テストモードに切り替わることはできない。
【００２０】
【発明が解決しようとする課題】
以上説明したように、高電圧検出機能を有し、通常モードからテストモードに移行可能な従来の半導体記憶装置１０４に対して、入力信号のオーバーシュートおよびアンダーシュート対策のために、仮に、半導体記憶装置１０５と同様にダイオード１３および１４を設けたとしても、テストモードへの正常な移行はできない。
【００２１】
この発明は、この様な問題点を解決するためになされたものであって、この発明の目的は、通常モード時の入力信号のオーバーシュートおよびアンダーシュートを防ぐことと、テストモードへの正常な移行とを両立可能にした半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、通常モードとテストモードとを動作モードとして有する半導体記憶装置であって、外部から電圧信号を入力可能な複数の端子と、第１の電源ノードから動作電圧の供給を受け、複数の端子のうちの１つの端子に対して、第１の電源ノードの電圧より大きい第１の所定電圧が印加されたことを検出して、モード移行指示を出力する高電圧検出回路と、第２の電源ノードと１つの端子との間に設けられて、１つの端子の電圧が第２の電源ノードの電圧を所定レベル下回ったときに、１つの端子と第２の電源ノードとを電気的に結合する第１のクランプ回路と、第３の電源ノードと１つの端子との間に設けられて、１つの端子の電圧が第３の電源ノードの電圧を所定レベル上回ったときに、１つの端子と第３の電源ノードとを電気的に結合する第２のクランプ回路と、複数の端子の少なくとも一部の端子の電圧レベルの組み合わせおよびモード移行指示に応じて、通常モードからテストモードに移行させるモード切替回路とを備え、第１および第３の電源ノードの電圧は、第２の電源ノードの電圧より大きく、通常モード時、第１および第３の電源ノードへは供給される電圧レベルが同等であり、テストモード移行時、第３の電源ノードへは、第１の所定電圧に相当する第１の電源ノードよりも大きい電圧が供給される。
【００２３】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、電圧信号はアドレス信号である。
【００２４】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、データ出力回路をさらに備え、データ出力回路は、第３の電源ノードから動作電圧の供給を受け、テストモードに移行後、第３の電源ノードへは、第１の電源ノードの電圧に相当する電圧が供給される。
【００２５】
請求項４に記載の半導体記憶装置は、通常モードとテストモードとを動作モードとして有する半導体記憶装置であって、外部から電圧信号を入力可能な複数の端子と、第１の電源ノードから動作電圧の供給を受け、複数のうちの１つの端子に対して、第１の電源ノードの電圧より大きい第１の所定電圧が印加されたことによって、モード移行指示を出力する高電圧検出回路と、複数の端子の少なくとも一部の端子の電圧レベルの組み合わせおよびモード移行指示により、通常モードからテストモードに移行させるためのモード切替回路と、１つの端子と接続されるデータ線と、データ線へ出力データを駆動するデータ出力回路とを備え、データ出力回路は、第２および第３の電源ノードとデータ線との間にそれぞれ設けられ、データ出力時に出力データに応じて、相補的にオンする第１および第２のトランジスタを含み、第１および第２のトランジスタの基板領域は、第２および第３の電源ノードとそれぞれ電気的に結合され、第１および第２の電源ノードの電圧は、第３の電源ノードの電圧より大きく、通常モード時、第１および第２の電源ノードへは供給される電圧レベルが同等であり、テストモード移行時、第２の電源ノードへは、第１の所定電圧に相当する第１の電源ノードよりも大きい電圧が供給される。
【００２６】
請求項５に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置において、電圧信号はデータ信号である。
【００２７】
請求項６に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置において、データ出力回路において、テストモードに移行後、第２の電源ノードへは、第１の電源ノードの電圧に相当する電圧が供給される。
【００２８】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００２９】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置１０１の構成図である。
【００３０】
図１を参照して、実施の形態１に従う半導体記憶装置１０１は、図８に示した従来の半導体記憶装置１０４と比較して、モード切替回路４０の代わりにモード切替回路４０ａを備える点と、クランプ回路として設けられたダイオード１３および１４をさらに備える点とが異なる。それ以外の構成は、図８に示した半導体記憶装置１０４と同じであるので詳細な説明は繰り返さない。
【００３１】
モード切替回路４０ａは、信号ＡＤＤ＜０：ｎ＞のうちの少なくとも一部のＡＤＤ＜１：ｍ＞のＨ，Ｌレベルの所定の組み合わせと、Ｈレベルの信号ＳＶＩＨとにより活性化され、半導体記憶装置１０１を通常モードからテストモードへ移行させる。
【００３２】
ダイオード１３は、電源電圧ＶＣＣＱと抵抗１５および入力バッファ１１の接続ノードとの間に設けられる。ダイオード１４は、抵抗１５および入力バッファ１１の接続ノードと接地電圧ＶＳＳとの間に設けられる。
【００３３】
通常モード時のオーバーシュートおよびアンダーシュートを防ぐための半導体記憶装置１０１の動作は、半導体記憶装置１０５と同様であるので詳細な説明は繰り返さない。
【００３４】
図２は、半導体記憶装置１０１において、通常モードからテストモードへの移行時の動作を説明する動作波形図である。時刻ｔ１〜ｔ４の間は、半導体記憶装置１０１が通常モードからテストモードへ移行するためのモード移行期間である。電源電圧ＶＣＣＱは、モード移行期間以前は、電源電圧ＶＣＣと同じ電圧を供給し、モード移行期間中の時刻ｔ２以後は、高電圧検出回路が活性化される電圧に所定の電圧を加えた電圧ＶＣＣＨを供給する。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖ、高電圧検出回路１２が活性化される電圧レベルを５Ｖ、ダイオード１３および１４による電圧降下レベルを０．６Ｖ、電圧ＶＣＣＨを５Ｖとする。
【００３５】
図１および図２を参照して、半導体記憶装置１０１では、時刻ｔ２において、電源電圧ＶＣＣＱは、電圧ＶＣＣＨを供給する。その後、時刻ｔ３において、端子１７に、テストモードに移行するための５Ｖのアドレス信号ＥＸＴＡＤＤ＜０＞が入力されると、アドレス信号ＥＸＴＡＤＤ＜０＞は、５Ｖの信号ＩＮＴＡＤＤ＜０＞に設定される。
【００３６】
高電圧検出回路１２は、５Ｖの信号ＩＮＴＡＤＤ＜０＞が入力されると活性化され、出力信号ＳＶＩＨをＨレベルに設定する。また、アドレス信号ＥＸＴＡＤＤ＜０：ｎ＞のうちのＥＸＴＡＤＤ＜１：ｍ＞が、所定のＨ，Ｌレベルの組み合わせで端子１７に入力されると、信号ＡＤＤ＜１：ｍ＞も所定のＨ，Ｌレベルの組み合わせとなり、モード切替回路４０ａは活性化される。その結果、時刻ｔ４において、モード切替回路４０ａは、半導体記憶装置１０１を通常モードからテストモードへ移行させる。
【００３７】
以上により、半導体記憶装置１０１は、通常モード時の入力信号のオーバーシュートおよびアンダーシュートを防ぐことと、テストモードへの正常な移行動作との両立が可能となる。
【００３８】
［実施の形態２］
図３は、本発明の実施の形態２に従う半導体記憶装置１０２の構成図である。
【００３９】
図３を参照して、実施の形態２に従う半導体記憶装置１０２は、図１に示した半導体記憶装置１０１と比較して、端子１７の代わりに端子１８を備える点と、モード切替回路４０ａの代わりにモード切替回路４０ｂを備える点と、出力バッファ３０をさらに備える点と、ダイオード１３および１４と、抵抗１５とを備えない点とが異なる。
【００４０】
さらに、半導体記憶装置１０２は、半導体記憶装置１０１と比較して、端子１８にデータ信号ＥＸＴＤＱ＜０：ｎ＞が入力されている点と、信号ＩＮＴＡＤＤ＜０：ｎ＞の代わりに、データ信号ＥＸＴＤＱ＜０：ｎ＞が入力バッファ１１に入力されている点と、信号ＩＮＴＡＤＤ＜０＞の代わりに、データ信号ＥＸＴＤＱ＜０＞が高電圧検出回路１２に入力されている点と、信号ＡＤＤ＜０：ｎ＞の代わりに、信号ＤＩＮ＜０：ｎ＞がモード切替回路４０ｂに入力されている点とが異なる。それ以外の構成は、図１に示した半導体記憶装置１０１と同じであるので詳細な説明は繰り返さない。
【００４１】
端子１８は、データ信号ＥＸＴＤＱ＜０：ｎ＞にそれぞれ対応して設けられる複数の端子を総括的に表記したものである。また、端子１８には、データ信号ＥＸＴＤＱ＜０：ｎ＞がそれぞれ入出力される。モード切替回路４０ｂは、信号ＤＩＮ＜０：ｎ＞のうちの少なくとも一部のＤＩＮ＜１：ｍ＞のＨ，Ｌレベルの所定の組み合わせと、Ｈレベルの信号ＳＶＩＨとにより活性化され、半導体記憶装置１０２を通常モードからテストモードへ移行させる。
【００４２】
出力バッファ３０は、電源電圧ＶＣＣＱと接地電圧ＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５と、インバータ２２、２３および２６と、ＮＡＮＤ回路２４および２７とを含む。
【００４３】
ＮＡＮＤ回路２４は、出力データ信号ＤＯＵＴとデータ出力を行なうときにＨレベルになる信号ＯＥの否定積論理をとる。インバータ２３は、ＮＡＮＤ回路２４の出力レベルを反転させて出力する。インバータ２２は、インバータ２３の出力レベルを反転させて出力する。ＮＡＮＤ回路２７は、出力データ信号ＤＯＵＴの相補の信号である信号／ＤＯＵＴと信号ＯＥの否定積論理をとる。インバータ２６は、ＮＡＮＤ回路２７の出力レベルを反転させて出力する。
【００４４】
ＰチャネルＭＯＳトランジスタ２１のゲートには、インバータ２２の出力レベルが入力される。また、ＰチャネルＭＯＳトランジスタ２１の基板領域には、電源電圧ＶＣＣＱが供給される。そのため、電源電圧ＶＣＣＱとＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５の接続ノードとの間には、寄生ダイオードが生じる。したがって、データ信号ＥＸＴＤＱ＜０＞の電圧が電源電圧ＶＣＣＱの電圧より所定レベル以上大きくなったとき、ＰチャネルＭＯＳトランジスタ２１は、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５の接続ノードと電源電圧ＶＣＣＱとを電気的に結合する。
【００４５】
ＮチャネルＭＯＳトランジスタ２５のゲートには、インバータ２６の出力レベルが入力される。また、ＮチャネルＭＯＳトランジスタ２５の基板領域には、接地電圧ＶＳＳが供給される。そのため、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５の接続ノードと接地電圧ＶＳＳとの間には、寄生ダイオードが生じる。したがって、データ信号ＥＸＴＤＱ＜０＞の電圧が接地電圧ＶＳＳの電圧より所定レベル以上小さくなったとき、ＮチャネルＭＯＳトランジスタ２５は、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５の接続ノードと接地電圧ＶＳＳとを電気的に結合する。
【００４６】
また、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５の接続ノードは、データ信号ＥＸＴＤＱ＜０＞を出力する。出力バッファ３０内のインバータ２２、２３および２６と、ＮＡＮＤ回路２４および２７は電源電圧ＶＣＣＱで動作する。
【００４７】
次に、通常モード時におけるデータ入力時の半導体記憶装置１０２の動作の一例を説明する。半導体記憶装置１０２は、非常に高周波で動作し、データ信号ＥＸＴＤＱ＜０＞の電圧がＨまたはＬレベルになった後、電圧が一定になる前に、Ｈ、Ｌレベルの切替えが行なわれるとする。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖ、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５による電圧降下レベルを０．６Ｖ、入力バッファ１１がＨ，Ｌレベルを判定するしきい値電圧を１．４Ｖとする。
【００４８】
半導体記憶装置１０２にＬおよびＨレベルのデータ信号ＥＸＴＤＱ＜０＞が連続して入力され、データ信号ＥＸＴＤＱ＜０＞が瞬間的に、５〜１．３Ｖの範囲で振幅したとする。これが、オーバーシュートといわれる現象である。このとき、ＰチャネルＭＯＳトランジスタ２１が設けられていなければ、データ信号ＥＸＴＤＱ＜０＞が１．３Ｖになったとき、入力バッファ１１により、データ信号ＥＸＴＤＱ＜０＞は、本来Ｈレベルと判定されるはずが、Ｌレベルと判定されてしまう可能性がある。ところが、ＰチャネルＭＯＳトランジスタ２１の機能により、データ信号ＥＸＴＤＱ＜０＞の電圧は、３．９Ｖ以上になったとき、３．９Ｖを維持する。そのため、入力バッファ１１により、データ信号ＥＸＴＤＱ＜０＞はＬレベルと判定されることはない。
【００４９】
一方、半導体記憶装置１０２にＨおよびＬレベルのデータ信号ＥＸＴＤＱ＜０＞が連続して入力され、データ信号ＥＸＴＤＱ＜０＞が瞬間的に、−２〜１．５Ｖの範囲で振幅したとする。これが、アンダーシュートといわれる現象である。このとき、ＮチャネルＭＯＳトランジスタ２５が設けられていなければ、データ信号ＥＸＴＤＱ＜０＞が１．５Ｖになったとき、入力バッファ１１により、データ信号ＥＸＴＤＱ＜０＞は本来Ｌレベルと判定されるはずが、Ｈレベルと判定されてしまう可能性がある。ところが、ＮチャネルＭＯＳトランジスタ２５の機能により、データ信号ＥＸＴＤＱ＜０＞の電圧は、−０．６Ｖ以下にになったとき、−０．６Ｖを維持する。そのため、入力バッファ１１により、データ信号ＥＸＴＤＱ＜０＞はＨレベルと判定されることはない。
【００５０】
次に、通常モード時におけるデータ出力時の半導体記憶装置１０２の動作の一例を説明する。データ出力時、信号ＯＥはＨレベルになる。出力データ信号ＤＯＵＴがＨレベルの場合、ＮＡＮＤ回路２４の出力レベルはＬレベルとなる。そのため、インバータ２３および２４を経由した出力レベルはＬレベルとなる。したがって、ＰチャネルＭＯＳトランジスタ２１はオンし、データ信号ＥＸＴＤＱ＜０＞はＨレベルとなる。
【００５１】
また、出力データ信号ＤＯＵＴがＨレベルなので、出力データ信号ＤＯＵＴと相補の信号である信号／ＤＯＵＴはＬレベルとなる。そのため、ＮＡＮＤ回路２７の出力レベルはＨレベルとなる。したがって、インバータ２６の出力はＬレベルとなりＮチャネルＭＯＳトランジスタ２５はオンしない。
【００５２】
一方、出力データ信号ＤＯＵＴがＬレベルの場合、ＰチャネルＭＯＳトランジスタ２１はオンしない。一方、信号／ＤＯＵＴは、Ｈレベルとなるので、ＰチャネルＭＯＳトランジスタ２５はオンし、データ信号ＥＸＴＤＱ＜０＞はＬレベルとなる。
【００５３】
図４は、半導体記憶装置１０２において、通常モードからテストモードへの移行の動作を説明する動作波形図である。時刻ｔ１〜ｔ４の間は、半導体記憶装置１０２が通常モードからテストモードへ移行するためのモード移行期間である。電源電圧ＶＣＣＱは、モード移行期間以前は、電源電圧ＶＣＣと同じ電圧を供給し、モード移行期間中の時刻ｔ２以後は、高電圧検出回路が活性化される電圧に所定の電圧を加えた電圧ＶＣＣＨを供給する。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖ、高電圧検出回路１２が活性化される電圧レベルを５Ｖ、ＰチャネルＭＯＳトランジスタ２１および１４ＮチャネルＭＯＳトランジスタ２５による電圧降下レベルを０．６Ｖ、電圧ＶＣＣＨを５Ｖとする。
【００５４】
図３および図４を参照して、半導体記憶装置１０２では、時刻ｔ２において、電源電圧ＶＣＣＱは、電圧ＶＣＣＨを供給する。その後、時刻ｔ３において、端子１８に、テストモードに移行するための５Ｖのデータ信号ＥＸＴＤＱ＜０＞が入力される。
【００５５】
高電圧検出回路１２は、５Ｖのデータ信号ＥＸＴＤＱ＜０＞が入力されると活性化され、出力信号ＳＶＩＨをＨレベルに設定する。また、データ信号ＥＸＴＤＱ＜０：ｎ＞のうちのＥＸＴＤＱ＜１：ｍ＞が、所定のＨ，Ｌレベルの組み合わせで端子１８に入力されると、信号ＤＩＮ＜１：ｍ＞も所定のＨ，Ｌレベルの組み合わせとなり、モード切替回路４０ｂは活性化される。その結果、時刻ｔ４において、モード切替回路４０ｂは、半導体記憶装置１０２を通常モードからテストモードへ移行させる。
【００５６】
半導体記憶装置１０２において、テストモードに移行後、入力されるデータ信号ＥＸＴＤＱ＜０＞のＨレベルは５Ｖ、Ｌレベルは０Ｖとする。一方、通常モード時のデータ信号ＥＸＴＤＱ＜０＞のＨレベルは３．３Ｖ、Ｌレベルは０Ｖとする。したがって、半導体記憶装置１０２が、Ｈ，Ｌレベルの順でデータを読み出し、端子１８に接続される外部の回路（図示せず）でＬレベルに判定されるまでの時間は、通常モードより長くなる。具体的には、通所モードにおいては、Ｌレベルに判定されるまでの時間は、データ信号ＥＸＴＤＱ＜０＞が３．３Ｖから１．４Ｖになるまでの時間であるのに対し、テストモードではデータ信号ＥＸＴＤＱ＜０＞が５Ｖから１．４Ｖになるまでの時間となる。逆に、半導体記憶装置１０２が、Ｌ、Ｈの順でデータを読み出すときは、通常モードおよびテストモードのデータ読み出し時間は、データ信号ＥＸＴＤＱ＜０＞が０Ｖから１．４Ｖになるまでの時間であるのでほとんど同じである。そのため、半導体記憶装置１０２は、Ｈ，Ｌレベルの順でデータを読み出すときに限り、通常モード時より、テストモード時の方がデータの読み出し時間が長くなるという欠点がある。
【００５７】
図５は、半導体記憶装置１０２において、出力バッファ３０内の電源電圧ＶＣＣＱの電圧をテストモードに移行後、ＶＣＣに下げた場合の通常モードからテストモードへの移行の動作を説明する動作波形図である。時刻ｔ４〜ｔ５の間は、半導体記憶装置１０２がテストモードに移行後、マルチビットテスト等が行なわれるまでのテストモード移行期間である。時刻ｔ５以後は、半導体記憶装置１０２において、実際にマルチビットテスト等が行なわれるテスト期間である。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖ、高電圧検出回路１２が活性化される電圧レベルを５Ｖ、ＰチャネルＭＯＳトランジスタ２１および１４ＮチャネルＭＯＳトランジスタ２５による電圧降下レベルを０．６Ｖとする。
【００５８】
図３および図５を参照して、時刻ｔ１、ｔ２、ｔ３およびｔ４での半導体記憶装置１０２の動作は、図４の場合と同様であるので詳細な説明は繰り返さない。
【００５９】
時刻ｔ５において、出力バッファ３０内の電源電圧ＶＣＣＱは通常モードと同じＶＣＣ（３．３Ｖ）となる。したがって、電源電圧ＶＣＣＱがＶＣＣになると、信号ＥＸＴＤＱ＜０＞のＨレベルの電圧は３．３Ｖとなる。その結果、半導体記憶装置１０２において、テストモード移行後、Ｈ，Ｌレベルの順でデータを読み出した場合も通常モードと同様な時間でデータを読み出すことが可能となる。
【００６０】
以上により、半導体記憶装置１０２は、通常モードでは、出力バッファ３０内のＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５により入力信号のオーバーシュートおよびアンダーシュートを防ぐことができる。すなわち、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２５がクランプ回路として機能する。そのため、半導体記憶装置１０１のように、各端子ごとにダイオード１３および１４を設ける必要がなく、回路の小面積化およびコストの低減化を図ることができる。さらに、半導体記憶装置１０２は、テストモードへの正常な移行も可能である。さらに、半導体記憶装置１０２は、テストモード移行後、電源電圧ＶＣＣＱの電圧をＶＣＣに下げることで、テストモード時のデータ読み出し時間を通常モード時のデータ読み出し時間と同じにすることができる。
【００６１】
［実施の形態３］
図６は、本発明の実施の形態３に従う半導体記憶装置１０３の構成図である。
【００６２】
図６を参照して、実施の形態３に従う半導体記憶装置１０３は、図１に示した半導体記憶装置１０１と比較して、端子１８と、入力バッファ１１ａと、出力バッファ３０とをさらに備える点が異なる。それ以外の構成は、図１に示した半導体記憶装置１０１と同じであるので詳細な説明は繰り返さない。
【００６３】
入力バッファ１１ａは、データ信号ＥＸＴＤＱ＜０：ｎ＞にそれぞれ対応して設けられる複数の入力バッファを総括的に表記したものである。また、入力バッファ１１ａは、入力バッファ１１と同様な機能を有する。
【００６４】
半導体記憶装置１０３において、通常モードからテストモードへの移行動作および、通常モード時のオーバーシュートおよびアンダーシュート対策の時の動作は、半導体記憶装置１０１と同様なので詳細な説明は繰り返さない。
【００６５】
図７は、半導体記憶装置１０３において、出力バッファ３０に供給される電源電圧ＶＣＣＱの電圧をテストモードに移行後、ＶＣＣに下げた場合の通常モードからテストモードへの移行の動作を説明する動作波形図である。時刻ｔ１〜ｔ２の間は、半導体記憶装置１０３がテストモードに移行後、マルチビットテスト等が行なわれるまでのテストモード移行期間である。時刻ｔ２以後は、半導体記憶装置１０３において、実際にマルチビットテスト等が行なわれるテスト期間である。ここで、一例として、電源電圧ＶＣＣの電圧を３．３Ｖ、接地電圧ＶＳＳを０Ｖとする。
【００６６】
時刻ｔ２において、出力バッファ３０に供給される電源電圧ＶＣＣＱがＶＣＣになると、信号ＥＸＴＤＱ＜０＞のＨレベルの電圧は、半導体記憶装置１０２と同様に、通常モードと同じ３．３Ｖとなる。したがって、実施の形態２で説明したのと同様に、半導体記憶装置１０３は、テストモード時においても通常モードと同様な時間でデータを読み出すことが可能となる。
【００６７】
以上により、半導体記憶装置１０３は、半導体記憶装置１０１と同様に通常モード時の入力信号のオーバーシュートおよびアンダーシュートを防ぐことと、テストモードへの正常な移行動作との両立が可能となる。
【００６８】
さらに、テストモード移行後、電源電圧ＶＣＣＱの電圧をＶＣＣに下げることで、テストモード時のデータ読み出し時間を通常モード時のデータ読み出し時間と同じにすることができる。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７０】
【発明の効果】
請求項１および２に記載の半導体記憶装置において、クランプ回路および高電圧検出回路に電圧を供給する電源をそれぞれ別の電源とする。通常モード時は、クランプ回路および高電圧検出回路に供給される電圧レベルは同等とする。また、テストモードに移行時、クランプ回路に供給される電圧のみを大きくし、高電圧検出回路を活性化させることにより、通常モード時の入力信号のオーバーシュートおよびアンダーシュートを防ぐことと、テストモードへの正常な移行動作との両立が可能となる。
【００７１】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、テストモード時のデータ読み出し時間を通常モード時のデータ読み出し時間と同じにすることができる。
【００７２】
請求項４および５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、データ出力回路内のトランジスタをクランプ回路として動作させることにより、クランプ回路をさらに設ける必要がなく、回路の小面積化およびコストの低減化を図ることができる。
【００７３】
請求項６に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置の奏する効果に加えて、テストモード時のデータ読み出し時間を通常モード時のデータ読み出し時間と同じにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体記憶装置の構成図である。
【図２】半導体記憶装置１０１において、通常モードからテストモードへの移行時の動作を説明する動作波形図である。
【図３】本発明の実施の形態２に従う半導体記憶装置１０２の構成図である。
【図４】半導体記憶装置１０２において、通常モードからテストモードへの移行の動作を説明する動作波形図である。
【図５】半導体記憶装置１０２において、通常モードからテストモードへの移行の動作を説明する動作波形図である。
【図６】本発明の実施の形態３に従う半導体記憶装置１０３の構成図である。
【図７】半導体記憶装置１０３において、通常モードからテストモードへの移行の動作を説明する動作波形図である。
【図８】高電圧検出機能を有し、通常モードからテストモードに移行可能な従来の半導体記憶装置１０４の構成図である。
【図９】オーバーシュートおよびアンダーシュート対策を施した従来の半導体記憶装置１０５の構成図である。
【図１０】半導体記憶装置１０４の回路に、仮に、半導体記憶装置１０５と同様に抵抗１５と入力バッファ１１との間に、ダイオード１３および１４を設けた場合における動作波形図である。
【符号の説明】
１１，１１ａ　入力バッファ、１２　高電圧検出回路、１３，１４　ダイオード、１５　抵抗、１７，１８　端子、２１　ＰチャネルＭＯＳトランジスタ、２５　ＮチャネルＭＯＳトランジスタ、２２，２３，２６　インバータ、２４，２７　ＮＡＮＤ回路、３０　出力バッファ、４０ａ，４０ｂ　モード切替回路、１０１，１０２　半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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