(57)【要約】【課題】電流特性の向上を図ることができる半導体装置を提供する。また、電流特性の向上を図ることができる半導体装置の製造方法を提供する。【解決手段】半導体基板１に素子分離層２を形成した後、半導体基板１にＰ型ウェル３を形成する。そして、Ｐ型ウェル３にＮ型半導体領域４を形成した後、Ｎ型半導体領域４の所定領域上にメモリゲート電極１０を形成する。続いて、Ｎ型半導体領域４上であって、メモリゲート電極１０に隣接する領域に、一部がメモリゲート電極１０に乗り上げたコントロールゲート電極１８を形成する。その後、コントロールゲート電極１８を透過させるイオン注入により、コントロールゲート電極１８下の半導体基板１にＮ型半導体領域１９を形成する。【選択図】    図１５
2004253700.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に第１導電型の不純物を注入して第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域の所定領域上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｄ）前記電荷蓄積膜上に第１ゲート電極を形成する工程と、
（ｅ）前記第１ゲート電極を覆う絶縁膜を形成する工程と、
（ｆ）前記第１半導体領域上であって、前記第１ゲート絶縁膜に隣接する領域に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｈ）前記第１導電型とは異なる不純物を、前記第２ゲート電極および前記第２ゲート絶縁膜を透過させて前記半導体基板に注入することにより、前記第１半導体領域とは異なる導電型の第２半導体領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板に第１導電型の不純物を注入して第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域の所定領域上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｄ）前記電荷蓄積膜上に第１ゲート電極を形成する工程と、
（ｅ）前記第１ゲート電極を覆う絶縁膜を形成する工程と、
（ｆ）前記第１半導体領域上であって、前記第１ゲート絶縁膜に隣接する領域に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｈ）前記半導体基板の素子形成面にレジスト膜を形成する工程と、
（ｉ）前記第２ゲート電極に形成された前記レジスト膜の一部を除去するようにパターニングする工程と、
（ｊ）パターニングした前記レジスト膜をマスクにして、前記第１導電型とは異なる不純物を、前記第２ゲート電極および前記第２ゲート絶縁膜を透過させて前記半導体基板に注入することにより、前記第１半導体領域とは異なる導電型の第２半導体領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板に第１導電型の不純物を注入して第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域の所定領域上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｄ）前記電荷蓄積膜上に第１ゲート電極を形成する工程と、
（ｅ）前記第１ゲート電極を覆うように絶縁膜を形成する工程と、
（ｆ）前記第１半導体領域上であって、前記第１ゲート絶縁膜に隣接する領域に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上、前記第１ゲート電極の一側面および前記第１ゲート電極の上面の一部に第２ゲート電極を形成する工程と、
（ｈ）前記第１導電型とは異なる不純物を、前記第２ゲート絶縁膜上にある前記第２ゲート電極および前記第２ゲート絶縁膜を透過させて前記半導体基板に注入することにより、前記第１半導体領域とは異なる導電型の第２半導体領域を形成する工程とを備え、
前記第２半導体領域と前記第１ゲート電極の間は所定の距離だけ離れており、前記第２半導体領域と前記第１ゲート電極の間には前記第１半導体領域が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板に第１導電型の不純物を注入して第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域の所定領域上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｄ）前記電荷蓄積膜上に第１ゲート電極を形成する工程と、
（ｅ）前記第１ゲート電極を覆うように絶縁膜を形成する工程と、
（ｆ）前記第１半導体領域上であって、前記第１ゲート絶縁膜に隣接する領域に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上、前記第１ゲート電極の一側面および前記第１ゲート電極の上面の一部に第２ゲート電極を形成する工程と、
（ｈ）前記半導体基板の素子形成面にレジスト膜を形成する工程と、
（ｉ）前記第１ゲート電極から所定距離以上離れている前記第２ゲート電極上に形成された前記レジスト膜を除去するようにパターニングする工程と、
（ｊ）パターニングした前記レジスト膜をマスクにして、前記第１導電型とは異なる不純物を、前記第２ゲート電極および前記第２ゲート絶縁膜を透過させて前記半導体基板に注入することにより、前記第１半導体領域とは異なる導電型の第２半導体領域を形成する工程とを備え、
前記第２半導体領域と前記第１ゲート電極の間は所定の距離だけ離れており、前記第２半導体領域と前記第１ゲート電極の間には前記第１半導体領域が形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板と、
（ｂ）前記半導体基板に第１導電型の不純物を注入して形成された第１半導体領域と、
（ｃ）前記第１半導体領域の所定領域上に形成された第１ゲート絶縁膜と、
（ｄ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｅ）前記電荷蓄積膜上に形成された第１ゲート電極と、
（ｆ）前記第１ゲート電極を覆うように形成された絶縁膜と、
（ｇ）前記第１導電型とは異なる不純物を注入して形成された領域であって、前記第１半導体領域に隣接する第２半導体領域と、
（ｈ）前記第１半導体領域上および前記第２半導体領域上に形成された膜であって、前記第１ゲート絶縁膜に隣接する第２ゲート絶縁膜と、
（ｉ）前記第２ゲート絶縁膜上、前記第１ゲート電極の一側面および前記第１ゲート電極の上部の一部に形成された第２ゲート電極とを備え、
前記第１ゲート電極の一側面に形成されている前記第２ゲート電極の段差部分の下には、前記第２ゲート絶縁膜を介して前記第１半導体領域が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に書き換え可能な不揮発性半導体メモリの製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体メモリは、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。
【０００３】
これまで、電気的に書き換え可能な不揮発性半導体メモリとしては、ポリシリコン膜を電荷蓄積膜としたものが主に使用されていた。ところが、ポリシリコン膜を電荷蓄積膜とした不揮発性半導体メモリでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。
【０００４】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ３Ｎ４）を電荷蓄積膜とするＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造およびＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が使用される。この構造の場合、電子は、絶縁体である窒化シリコン膜のトラップ中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−２３１８３０号公報（第２頁〜第３頁、第１６図）
【０００６】
【発明が解決しようとする課題】
ＭＮＯＳ構造を有する書き換え可能な不揮発性半導体メモリの一例として、不揮発性半導体メモリのオン／オフを制御するコントロールゲート電極とＭＮＯＳ構造をした記憶部であるメモリゲート電極を備え、コントロールゲート電極の一部がメモリゲート電極の一部に乗り上げた構造をしたものがある。このような構造を有する書き換え可能な不揮発性半導体メモリにおいては、メモリゲート電極下の半導体領域がデップレッション構造をしているとともにコントロールゲート電極下の半導体領域がエンハンスメント構造をしている。
【０００７】
上記した構造を有する書き換え可能な不揮発性半導体メモリは、以下に述べるようにして製造される。まず、半導体基板上に素子分離層を形成した後、半導体基板にＰ型不純物を注入してＰ型ウェルを形成する。そして、Ｐ型ウェル内にＮ型不純物を注入してデプレッション構造となるＮ型半導体領域を形成する。
【０００８】
次に、Ｎ型半導体領域の所定領域上にＭＮＯＳ構造を形成することによってメモリゲート電極を形成する。続いて、メモリゲート電極の片側の脇にＮ型不純物を注入してソース領域を形成後、Ｎ型半導体領域上であって、メモリゲート電極に隣接する領域（ソース領域を形成した脇とは反対側の脇）にＰ型不純物を注入してエンハンスメント構造となるＰ型半導体領域を形成する。
【０００９】
そして、このＰ型半導体領域上に絶縁膜を形成後、半導体基板の素子形成面上にポリシリコン膜を形成する。続いて、Ｎ型不純物であるリンをポリシリコン膜に注入した後、ポリシリコン膜を加工することによってメモリゲート電極の一部に乗り上げた構造を有するコントロールゲート電極を形成する。その後、コントロールゲート電極の脇にＮ型不純物を注入してドレイン領域を形成する。このようにして、ＭＮＯＳ構造を有する書き換え可能な不揮発性半導体メモリが形成される。
【００１０】
上記したように、メモリゲート電極の一部に乗り上げた構造を有するコントロール電極は、メモリゲート電極が形成されて段差のあるパターン上にポリシリコン膜を形成した後、このポリシリコン膜内にイオン注入法を用いて不純物を注入して形成されている。ポリシリコン膜を形成する際に不純物を添加してゲート電極を形成する方法も考えられるが、特にデュアルゲートを形成する場合などでは、ＮＭＯＳ型素子とＰＭＯＳ型素子においてゲート電極に注入する不純物が異なるため、前者の方法が取られる。
【００１１】
メモリゲート電極が形成されて段差が大きくなった半導体基板の素子形成面にポリシリコン膜を形成すると、ポリシリコン膜の平坦性が損なわれる。そして、この状態でイオン注入を行なうが、ポリシリコン膜の平坦部の深さに比べて段差部の深さは、深くなっている。このため、段差部の深い領域、言い換えれば、段差部のゲート酸化膜に近い領域には不純物が届かず、トランジスタの電流特性に不都合をきたす問題点がある。つまり、コントロールゲート電極の下には、Ｐ型半導体領域が形成されているが、このＰ型半導体領域は、コントロールゲート電極に電圧を印加した時に、表面近傍が反転してＮ型半導体領域となりチャネルが形成される。しかし、段差部の不純物が注入されていない領域近傍は導電性がなくゲート電極としての役割を果たさない。したがって、コントロールゲート電極の段差部直下にあるＰ型半導体領域は反転しないため、書き換え可能な不揮発性半導体メモリの電流特性に不都合が生じるという問題点がある。
【００１２】
本発明の目的は、電流特性の向上を図ることができる半導体装置を提供することにある。
【００１３】
また、本発明の他の目的は、電流特性の向上を図ることができる半導体装置の製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
本発明は、（ａ）半導体基板に第１導電型の不純物を導入して第１半導体領域を形成する工程と、（ｂ）前記第１半導体領域の所定領域上に第１ゲート絶縁膜を形成する工程と、（ｃ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、（ｄ）前記電荷蓄積膜上に第１ゲート電極を形成する工程と、（ｅ）前記第１ゲート電極を覆う絶縁膜を形成する工程と、（ｆ）前記第１半導体領域上であって、前記第１ゲート絶縁膜に隣接する領域に第２ゲート絶縁膜を形成する工程と、（ｇ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、（ｈ）前記第１導電型とは異なる不純物を、前記第２ゲート電極および前記第２ゲート絶縁膜を透過させて前記半導体基板に導入することにより、前記第１半導体領域とは異なる導電型の第２半導体領域を形成する工程とを備えるものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
本実施の形態は、例えばコントロール電極の一部がメモリゲート電極に乗り上げた構造を有する書き換え可能な不揮発性半導体メモリの製造方法に本発明を適用したものである。
【００１９】
本実施の形態における書き換え可能な不揮発性半導体メモリの製造方法を図１から図１５を参照しながら説明する。
【００２０】
まず、円板状に加工された単結晶シリコンよりなる半導体基板１を用意する。そして、この半導体基板１の素子形成面に熱酸化法を使用して酸化シリコン膜を形成する。次に、この酸化シリコン膜上に、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）を原料としたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用して、窒化シリコン膜を形成する。
【００２１】
続いて、窒化シリコン膜上にスピン塗布法を用いてレジスト膜を形成した後、フォトリソグラフィ技術を使用してレジスト膜をパターニングする。パターニングは、素子分離溝を形成する素子分離領域にレジスト膜が残らないように行われる。そして、パターニングしたレジスト膜をマスクとしたドライエッチングにより、素子分離領域にある窒化シリコン膜および酸化シリコン膜を除去する。その後、再びドライエッチングにより素子分離領域の半導体基板１を削り、素子分離溝を形成する。
【００２２】
次に、シランガス（ＳｉＨ４）と酸素ガス（Ｏ２）を原料としたＣＶＤ法により半導体基板１上に酸化シリコン膜を堆積した後、窒化シリコン膜をストッパとしたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を使用して、酸化シリコン膜を研磨し、図１に示すように素子分離層２を形成する。
【００２３】
続いて、図２に示すようにイオン注入法を使用して半導体基板１にＰ型不純物を注入することにより、Ｐ型ウェル３を形成する。このＰ型ウェル３を形成するにあたっては、不純物および打ち込むエネルギーを変えたイオン注入を複数回行なう。
【００２４】
例えば、まず始めにボロン（Ｂ＋）を５００ｋｅＶのエネルギー、８．０×１０１２（数／ｃｍ２）のドーズ量でイオン注入し、次にボロン（Ｂ＋）を１５０ｋｅＶのエネルギー、１．３×１０１２（数／ｃｍ２）のドーズ量でイオン注入する。その後、ボロン（Ｂ＋）を５０ｋｅＶのエネルギー、１．０×１０１２（数／ｃｍ２）のドーズ量でイオン注入し、次にフッ化ボロン（ＢＦ２＋）を１００ｋｅＶのエネルギー、２．６×１０１２（数／ｃｍ２）のドーズ量でイオン注入する。
【００２５】
続いて、図３に示すようにイオン注入法を使用して、Ｎ型不純物である砒素（Ａｓ＋）（第１導電型）を２５ｋｅＶのエネルギー、７．０×１０１２（数／ｃｍ２）のドーズ量で注入することにより、Ｐ型ウェル３の上部にデプレッション構造となるＮ型半導体領域（第１半導体領域）４を形成する。
【００２６】
そして、図４に示すように半導体基板１の素子形成面上に熱酸化法を使用して酸化シリコン膜５を形成した後、図５に示すように酸化シリコン膜５上にＣＶＤ法を使用して酸窒化シリコン膜６を形成する。なお、酸化シリコン膜５上には、酸窒化シリコン膜の代わりに窒化シリコン膜を形成してもよい。
【００２７】
その後、図６に示すように酸窒化シリコン膜６上にＣＶＤ法を使用して厚さ０．２μｍ程度のポリシリコン膜７を堆積する。続いて、このポリシリコン膜７の内部へイオン注入法を使用してＮ型不純物であるリン（Ｐ＋）を注入し導電性を確保する。なお、ここでは、ポリシリコン膜７を形成した後にイオン注入法を使用してＮ型不純物をポリシリコン膜７の内部に注入したが、例えばポリシリコン膜を形成する際、Ｎ型不純物であるリン（Ｐ）を添加してもよい。
【００２８】
次に、ポリシリコン膜７上に感光性のレジスト膜を塗布した後、露光、現像することによりパターニングする。パターニングは、メモリゲート電極を形成する領域上にだけレジスト膜が残るようにする。その後、図７に示すようにエッチング技術を使用することにより、第１ゲート絶縁膜８、電荷蓄積膜９およびメモリゲート電極（第１ゲート電極）１０を形成する。
【００２９】
続いて、図８に示すようにメモリゲート電極１０の右下側に、イオン注入法を使用してＮ型不純物である砒素（Ａｓ＋）を注入することにより低濃度Ｎ型不純物拡散領域１１を形成する。イオン注入する条件は、例えば３０ｋｅＶのエネルギー、３．０×１０１４（数／ｃｍ２）のドーズ量である。
【００３０】
そして、図９に示すように、半導体基板１の素子形成面に例えばＣＶＤ法を使用して酸化シリコン膜１２を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、図１０に示すようなメモリゲート電極１０を覆う絶縁膜１３を形成する。その後、イオン注入法を使用して砒素（Ａｓ＋）を半導体基板１へ注入することにより、高濃度Ｎ型不純物拡散領域１４を形成する。イオンを注入する条件は、例えば４０ｋｅＶのエネルギー、３×１０１５（数／ｃｍ２）のドーズ量である。このようにして、低濃度Ｎ型不純物拡散領域１１および高濃度Ｎ型不純物拡散領域１４よりなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）型のソース領域が形成される。
【００３１】
次に、図１１に示すように、半導体基板１上に熱酸化法を使用して酸化シリコン膜１５を形成した後、図１２に示すように、ＣＶＤ法を使用して半導体基板１の素子形成面に厚さ０．２μｍ程度のポリシリコン膜１６を形成する。続いて、イオン注入法を使用してＮ型不純物であるリン（Ｐ）をこのポリシリコン膜１６の内部に注入する。ここで、平坦部分に形成されたポリシリコン膜１６の膜厚に比べて、メモリゲート電極１０へ乗り上げている段差部分に形成されたポリシリコン膜１６の膜厚は厚い。したがって、段差部分の深部、言い換えれば段差部分におけるポリシリコン膜１６と酸化シリコン膜１５との境界近傍にＮ型不純物が届かず、この部分における導電性を確保することができない状態が生じる。
【００３２】
ここで、段差部分とは、メモリゲート電極の側面に形成されたコントロールゲート電極の一部分をいう。
【００３３】
なお、ポリシリコン膜１６を形成する際にＮ型不純物であるリンを添加して形成することも考えられるが、本実施の形態では、コントロールゲート電極をデュアルゲートとする場合を想定しているため、この方法は使用できない。
【００３４】
次に、フォトリソグラフィ技術およびエッチング技術を使用して図１３に示すような第２ゲート絶縁膜１７およびコントロールゲート電極（第２ゲート電極）１８を形成する。このコントロールゲート電極１８は、一部がメモリゲート電極１０の側面および上面の一部に形成されている。すなわち、コントロールゲート電極１８は、一部がメモリゲート電極１０に乗り上げた形状をしている。
【００３５】
続いて、図１４に示すようにイオン注入法を使用してＰ型不純物であるボロン（Ｂ＋）を、第２ゲート絶縁膜１７およびコントロールゲート電極を透過させることにより、Ｐ型ウェル３内にＰ型半導体領域（第２半導体領域）１９を形成する。
【００３６】
ここで、イオン注入法によって注入されるイオンの深さは、ほぼガウス分布に沿った形になるため、ガウス分布の高い部分、すなわち最も多くのイオンが注入される深さがＰ型ウェル３内に来るようにするとともに、段差部分におけるイオンの透過がないように注入するエネルギーが設定される。具体的には、８０ｋｅＶのエネルギーおよび２．０×１０１３（数／ｃｍ２）、のドーズ量で、ボロン（Ｂ＋）が注入される。このようにすることにより、コントロールゲート電極１８の平坦部分の下にだけＰ型半導体領域１９を形成することができる。
【００３７】
前述したように、コントロールゲート電極１８がメモリゲート電極１０に乗り上げている段差部分の深い領域には不純物が注入されずコントロールゲート電極１８としての役割を果たすことができない状態になっている。この状態で、段差部分の下にエンハンスメント構造となるＰ型半導体領域１９が形成されてしまうと、コントロールゲート電極１８に電圧を印加した場合、段差部分の下に形成されたＰ型半導体領域１９が反転せずチャネルが形成されない。このため、書き換え可能な不揮発性半導体メモリの電流特性を悪化させてしまう。
【００３８】
しかし、本実施の形態における半導体装置の製造方法では、コントロール電極１８の段差部分の下にはＰ型半導体領域１９が形成されず、メモリ電極１０から段差部分を介して所定の距離離れたコントロール電極１８の平坦部分の下にだけにエンハンスメント構造となるＰ型半導体領域１９が形成されている。そして、段差部分の下には、デプレッション構造となるＮ型半導体領域４が形成されている。したがって、コントロール電極１８に電圧を印加した場合、平坦部分の下にあるＰ型半導体領域１９の表面領域が反転してＮ型のチャネルが形成されるとともに段差部分の下にはＮ型半導体領域４が形成されているため、電子の通り道が確保される。このため、書き換え可能な不揮発性半導体メモリの電流特性を向上させることができる。
【００３９】
このように、コントロールゲート電極１８の下に形成されるＰ型半導体領域１９を、コントロールゲート電極１８がメモリゲート電極１０に乗り上げた段差部分に形成せず、メモリゲート電極１０から段差部分を介して所定距離離れた平坦部分にだけ形成するには、前述したようにコントロールゲート電極１８を形成した後、コントロールゲート電極１８を透過させるイオン注入により行なうことができる。
【００４０】
つまり、従来の不揮発性メモリの製造方法では、まず、Ｎ型半導体領域を形成後、このＮ型半導体領域の所定領域上にメモリゲート電極を形成する。そして、このメモリゲート電極の脇にイオン注入法を使用してＰ型半導体領域を形成した後、このＰ型半導体領域上に一部がメモリゲート電極に乗り上げたコントロールゲート電極を形成していた。
【００４１】
しかし、この方法では、メモリゲート電極の脇からＰ型半導体領域が形成される。すなわち、コントロールゲート電極の段差部分の下にもＰ型半導体領域が形成される。これに対し、本実施の形態では、一部がメモリゲート電極１０に乗り上げたコントロールゲート電極１８を形成した後、コントロールゲート電極１８を透過させるイオン注入によりＰ型半導体領域１９を形成する。この方法では、平坦部部分におけるコントロールゲート電極１８の厚さより段差部分におけるコントロールゲート電極１８の厚さが厚いことを利用して、平坦部分のコントロール電極１８を透過させ、段差部分のコントロール電極１８を透過させないようにイオン注入することが可能となる。したがって、図１４に示すように、コントロール電極１８の段差部分に形成されず、平坦部分にだけ形成されるＰ型半導体領域１９を形成することができる。
【００４２】
また、コントロールゲート電極１８を形成した後にＰ型半導体領域１９を形成するため、ＡＰＣ（Ａｄｖａｎｃｅｄ  Ｐｒｏｃｅｓｓ  Ｃｏｎｔｒｏｌ）技術の応用がきく利点がある。例えば、コントロールゲート電極１８の形状および寸法の変更を反映させて、Ｐ型半導体領域１９を形成することができる。
【００４３】
次に、図１５に示すように、イオン注入法を使用してＮ型不純物である砒素（Ａｓ＋）を半導体基板１に注入して低濃度Ｎ型不純物拡散領域２０を形成する。そして、半導体基板１の素子形成面に酸化シリコン膜を形成した後、異方性エッチングを行なうことによりサイドスペーサ２１を形成する。続いて、イオン注入法を使用してＮ型不純物である砒素（Ａｓ＋）を注入し、高濃度Ｎ型不純物拡散領域２２を形成する。このようにして、低濃度Ｎ型不純物拡散領域２０および高濃度Ｎ型不純物拡散領域２２よりなるドレイン領域が形成される。
【００４４】
以上述べたようにして、本実施の形態における書き換え可能な不揮発性半導体メモリを形成することができる。
【００４５】
なお、Ｐ型半導体領域１９を形成する際に行なわれるイオン注入の前に、フォトリソグラフィ技術を使用してメモリゲート電極１０の内部にイオンが注入されないように注入領域を制限してもよい。
【００４６】
具体的には、図１３に示すように一部がメモリゲート電極１０に乗り上げたコントロールゲート電極１８を形成した後、半導体基板１の素子形成面にレジスト膜を塗布する。そして、このレジスト膜を露光、現像することによりパターニングする。パターニングは、メモリゲート電極１０上を覆う一方で、メモリ電極１０から所定距離以上離れたコントロールゲート電極１８上に形成されているレジスト膜を除去するように行なわれる。続いて、このパターニングしたレジスト膜をマスクにして、コントロールゲート電極１８を透過するイオン注入を行なう。このようにすることによって、メモリゲート電極１０へのイオンの注入を防止することができる。その後の工程は、上述した通りであるため省略する。
【００４７】
次に、図１６に図１５のＡ線に沿った深さとＰ型不純物の濃度との関係を示す。図１６において、縦軸は注入されているＰ型不純物濃度を示しており、横軸は半導体基板１の表面からの深さを示している。図１６中、コントロール電極形成前と書かれている曲線は従来の方法、すなわちコントロール電極１８を形成する前にエンハンスメント構造となるＰ型半導体領域１９を形成した場合の濃度プロファイルを示している。一方、コントロール電極形成後と書かれている曲線は、本実施の形態の方法、すなわちコントロール電極１８を形成した後にエンハンスメント構造となるＰ型半導体領域１９を形成した場合の濃度プロファイルを示したものである。
【００４８】
図１６を見てわかるように両者ともほぼ同様の曲線になっていることがわかる。したがって、本実施の形態のようにコントロール電極１８を形成した後にＰ型半導体領域１９を形成する方法をとっても、従来と同様な濃度プロファイルを実現することができる。
【００４９】
本実施の形態における書き換え可能な不揮発性半導体メモリによれば電流特性の向上を図ることができるので、以下に示すような応用例を実現することが可能である。この応用例について説明する。図１７は、図１５に示した書き換え可能な不揮発性半導体メモリを模式的に示したものであり、左側がコントロールゲート電極１８を有するＭＯＳ型素子、右側がメモリゲート電極１０を有するＭＮＯＳ型素子を示している。ここで、左側のＭＯＳ型素子はエンハンスメント型素子であり、右側のＭＮＯＳ型素子はデプレッション型素子である。
【００５０】
本応用例は、コントロールゲート電極１８を有するＭＯＳ型素子をオン／オフ制御に使用し、メモリゲート電極１０を有するＭＮＯＳ型素子を可変抵抗として使用するものである。例えば、メモリゲート電極１０に印加する電圧を変化させることにより、ＭＮＯＳ型素子の電流量を制御して、あたかも可変抵抗のように扱い、アナログ出力を作るものである。
【００５１】
図１８に、電流値とコントロールゲート電極１８に印加する電圧値との関係を示す。縦軸は、書き換え可能な不揮発性半導体メモリを流れる電流値を示しており、横軸は、コントロールゲート電極１８に印加される電圧値を示している。図１８において、右肩上がりの曲線は、コントロールゲート電極１８を有するＭＯＳ型素子の電流特性を示しており、コントロールゲート電極１８に印加する電圧を上昇させるとこれに伴って書き換え可能な不揮発性半導体メモリの電流値が上昇することがわかる。しかし、書き換え可能な不揮発性半導体メモリを流れる電流値は、ＭＯＳ型素子の許容電流値とＭＮＯＳ型素子の許容電流値の大小によって決定される。図１８の場合、ＭＯＳ型素子の許容電流値に比べてＭＮＯＳ型素子の許容電流値が小さいため、ＭＯＳ型素子のコントロール電極１８に印加する電圧を大きくしていっても、図１８の点線のように電流値は上昇せず、書き換え可能な不揮発性半導体メモリ全体を流れる電流値は、途中で一定値を取るようになる。
【００５２】
ＭＮＯＳ型素子のメモリゲート電極１０に電圧を印加すると、メモリゲート電極１０下にあるＮ型半導体領域４（デプレッション領域）に空乏層が形成される。すると、電子の通り道である空乏化していないＮ型半導体領域４が変化するため、ＭＮＯＳ型素子の抵抗値が変化する。したがって、ＭＮＯＳ型素子のメモリゲート電極１０に印加する電圧を変化させることにより、ＭＮＯＳ型素子の抵抗値を変化させることができる。このため、ＭＮＯＳ型素子を可変抵抗として扱うことができる。
【００５３】
図１９は、図１５のＢ線に沿った深さと不純物の濃度との関係を示す。図１９において、縦軸は不純物の濃度を示しており、横軸は半導体基板１の表面からの深さを示している。図１９中の縦の破線は、Ｐ型ウェル３とＮ型半導体領域４との境界線を示しており、半導体基板１の表面から縦の破線までの領域はＮ型半導体領域４であり、縦の破線から右側の領域はＰ型ウェル３である。したがって、Ｎ型半導体領域４における不純物濃度は、例えばＮ型不純物である砒素の濃度であり、Ｐ型ウェルにおける不純物濃度は、例えばＰ型不純物であるボロンの濃度を示している。
【００５４】
図１９内の半導体基板１の表面からＸ１までは、空乏化したＮ型半導体領域４、つまり空乏層を示している。この空乏層は、ＭＮＯＳ型素子のメモリゲート電極１０に印加される電圧によって変化する可変の空乏層である。したがって、図１９中のＸ１は、左右に変化する。
【００５５】
次に、Ｘ１からＸ２は、空乏化していないＮ型半導体領域４を示しており、この領域が電子の通り道となる。Ｘ２から縦の破線までは、Ｐ型ウェル３とＮ型半導体領域４との接合によって生じた接合空乏層であり、Ｘ２は固定である。以上より、ＭＮＯＳ型素子のメモリゲート電極１０に印加される電圧が変化するとＸ１が変化することから、空乏化していないＮ型半導体領域４が変化し、ＭＮＯＳ型素子の抵抗値が変化することがわかる。
【００５６】
次に、本実施の形態における書き換え可能な不揮発性半導体メモリの別の応用例を説明する。図２０は、図１５に示した書き換え可能な不揮発性半導体メモリを模式的に示したものであり、左側がコントロールゲート電極１８を有するＭＯＳ型素子、右側がメモリゲート電極１０を有するＭＮＯＳ型素子を示している。ここで、左側のＭＯＳ型素子はエンハンスメント型素子であり、右側のＭＮＯＳ型素子はデプレッション型素子である。
【００５７】
本応用例は、メモリゲート電極１０を有するＭＮＯＳ型素子をオン／オフ制御に使用し、コントロールゲート電極１８を有するＭＯＳ型素子をＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）として使用するものである。例えば、ＭＮＯＳ型素子のメモリゲート電極１０に印加する電圧を変化させてオン／オフを行い、電流量をＭＯＳ型素子のスレッショルド電圧で制御するものである。
【００５８】
図２１は、ＭＯＳ型素子の電流値とＭＯＳ型素子のスレッショルド電圧との関係を示したものである。図２１を見て分かるようにＭＯＳ型素子のスレッショルド電圧が変化するとＭＯＳ型素子の電流値が異なることがわかる。したがって、各ＭＯＳ型素子のスレッショルド電圧を変えることにより各ＭＯＳ型素子を流れる電流量が異なる点を利用して各ＭＯＳ型素子をＲＯＭのように取り扱うことができる。
【００５９】
図２２は、各ＭＯＳ型素子をＲＯＭのように取り扱う例を示したものである。図２２において、ＲＯＭパターンＡ１、ＲＯＭパターンＢ１、ＲＯＭパターンＣ１、ＲＯＭパターンＤ１・・・と記載されているのは、それぞれ異なるスレッショルド電圧を有する各ＭＯＳ型素子を示したものであり、それぞれのＭＯＳ型素子は、それぞれオン／オフを制御するＭＮＯＳ型素子ＭＡ、ＭＮＯＳ型素子ＭＢ、ＭＮＯＳ型素子ＭＣ、ＭＮＯＳ型素子ＭＤ・・・に電気接続されている。そして、例えばＭＮＯＳ型素子ＭＡをオンにすることにより、ＲＯＭパターンＡ１を読み出すことができる。ＲＯＭパターンＡ１を読み出すと電流値ＩＡが流れる。同様に、ＭＮＯＳ型素子ＭＢをオンにすることにより、ＲＯＭパターンＢ１を読み出すことができ、電流値ＩＢが流れる。
【００６０】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６２】
電流特性の向上を図った半導体装置を提供することができる。また、電流特性の向上を図った半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造工程を示した断面図である。
【図２】図１に続く半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５のＡ線に沿った深さと不純物の濃度との関係を示したグラフである。
【図１７】図１５に示す半導体装置を模式的に示した図である。
【図１８】コントロールゲート電極に印加する電圧値と電流値との関係を示したグラフである。
【図１９】図１５のＢ線に沿った深さと不純物の濃度との関係を示したグラフである。
【図２０】図１５に示す半導体装置を模式的に示した図である。
【図２１】ＭＯＳ型素子のスレッショルド電圧値とＭＯＳ型素子を流れる電流値との関係を示した図である
【図２２】スレッショルド電圧の異なるＭＯＳ型素子から流れる電流を読み出す動作を模式的に示した図である。
【符号の説明】
１  半導体基板
２  素子分離層
３  Ｐ型ウェル
４  Ｎ型半導体領域（第１半導体領域）
５  酸化シリコン膜
６  酸窒化シリコン膜
７  ポリシリコン膜
８  第１ゲート絶縁膜
９  電荷蓄積膜
１０  メモリゲート電極（第１ゲート電極）
１１  低濃度Ｎ型不純物拡散領域
１２  酸化シリコン膜
１３  絶縁膜
１４  高濃度Ｎ型不純物拡散領域
１５  酸化シリコン膜
１６  ポリシリコン膜
１７  第２ゲート絶縁膜
１８  コントロールゲート電極（第２ゲート電極）
１９  Ｐ型半導体領域（第２半導体領域）
２０  低濃度Ｎ型不純物拡散領域
２１  サイドスペーサ
２２  高濃度Ｎ型不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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