(57)【要約】【課題】実装体の接地インダクタンスを低減する製造方法を提供する。【解決手段】半導体基板１の主面の複数の半導体チップ領域に半導体素子と、半導体素子のグランド配線のグランドパッド１１を形成する工程と、複数の半導体チップ領域を分離する分離領域に物理的に分離溝３２を形成する工程と、分離溝３２に、半導体素子のグランドパッド１１に接続されるようにグランドメタル層２６を形成する工程と、半導体基板の裏面を分離溝の底部が露出するまで研磨して、分離溝３２において複数の半導体チップ領域をそれぞれ独立した半導体チップ２１に分離する工程と、実装基板の表面に設けられたグランド上に、導電性材料を形成する工程と、導電性材料上に、メタル層２６とグランドが導電性材料により接続されるようにして半導体チップ２１を搭載する工程とを含む。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
半導体基板の主面上で複数に区分された半導体チップ領域に半導体素子と、前記半導体素子のグランド配線のグランドパッドを形成する工程と、
前記複数の半導体チップ領域を分離する分離領域に物理的に分離溝を形成する工程と、
前記グランドパッドに接続されて、前記分離溝まで延在するメタル層を形成する工程と、
前記半導体基板の裏面を前記分離溝の底部が露出するまで研磨して、前記分離溝において前記複数の半導体チップ領域をそれぞれ独立した半導体チップに分離する工程と、
実装基板の表面に設けられたグランド上に、導電性材料を形成する工程と、
前記導電性材料上に、前記メタル層と前記グランドが前記導電性材料により接続されるようにして前記半導体チップを搭載する工程
とを含むことを特徴とする実装体の製造方法。
【請求項２】
前記分離溝の形成を、Ｖ字形状の刃先を有するブレードにより行うことを特徴とする請求項１に記載の実装体の製造方法。
【請求項３】
前記半導体基板が、（１００）面を主面とし、前記分離溝が［０１０］及び［００１］方向に形成されることを特徴とする請求項１又は２に記載の実装体の製造方法。
【請求項４】
前記半導体素子が、ＧａＡｓ系化合物半導体を用いたヘテロ接合バイポーラトランジスタであり、前記ヘテロ接合バイポーラトランジスタのエミッタ領域が［０１１］及び［０１１バー］方向に平行な辺を有する矩形形状に形成されることを特徴とする請求項１〜３のいずれか１項に記載の実装体の製造方法。
【請求項５】
半導体チップと、
前記半導体チップの主面上に配置された半導体素子と、
前記半導体チップの主面上に配置された、前記半導体素子のグランド配線のグランドパッドと、
前記グランドパッドに接続されて、前記半導体チップの側壁まで延在するメタル層
とを備えることを特徴とする半導体装置。
【請求項６】
前記半導体チップが、（１００）面を主面とし、前記半導体チップが直交する［０１０］及び［００１］方向の側壁よりなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体素子が、ＧａＡｓ系化合物半導体を用いたヘテロ接合バイポーラトランジスタであり、前記ヘテロ接合バイポーラトランジスタのエミッタ領域が矩形形状で、［０１１］及び［０１１バー］方向に平行な辺を有することを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
半導体チップの主面上に配置された半導体素子のグランド配線のグランドパッドと、
前記グランドパッドに接続されて、前記半導体チップの側壁まで延在するメタル層と、
実装基板の表面に配置されたグランドと、
前記グランド上で、前記メタル層と前記グランドを接続する導電性材料
とを備えることを特徴とする実装体。
【請求項９】
前記実装基板が、前記グランド上にマウントされた前記半導体チップの周囲に配置された突起を備えることを特徴とする請求項８に記載の実装体。
【請求項１０】
前記実装基板が、前記半導体チップがマウントされる前記グランドを底部に有するリセスを備えることを特徴とする請求項８に記載の実装体。
【請求項１１】
前記半導体チップが、（１００）面を主面とし、前記半導体チップが直交する［０１０］及び［００１］方向の側壁よりなることを特徴とする請求項８〜１０のいずれか１項に記載の実装体。
【請求項１２】
前記半導体素子が、ＧａＡｓ系化合物半導体を用いたヘテロ接合バイポーラトランジスタであり、前記ヘテロ接合バイポーラトランジスタのエミッタ領域が矩形形状で、［０１１］及び［０１１バー］方向に平行な辺を有することを特徴とする請求項８〜１１のいずれか１項に記載の実装体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、実装体の製造方法、半導体装置及び実装体に関し、特に高周波回路の接地インダクタンスを低減する製造方法に関する。
【０００２】
【従来の技術】
ガリウム砒素（ＧａＡｓ）等の化合物半導体は、シリコン（Ｓｉ）と比べて高速動作が可能で、電力の変換効率がよいなどの優れた特徴を有している。このような化合物半導体の特徴を生かして高周波回路を集積回路構造にしたモノリシックマイクロ波集積回路（ＭＭＩＣ）が開発され、実用化されている。ＧａＡｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等を用いたパワーアンプモジュールもそのようなＭＭＩＣの一つであり、携帯電話等の機器で広く用いられている。これらの機器は小型化されてきており、内蔵される半導体装置の小型化の要求も強くなり、この要求に応えるＭＭＩＣが製作されている。半導体装置の小型化に伴い、グランド配線等の寄生インピーダンス成分が問題となる。高周波回路においては、半導体装置を接続する配線、特にグランド配線の寄生インピーダンスが高周波特性に影響を与える。例えば、図７に示すように、半導体装置が形成された半導体チップ１２１の信号線パッド１１２及びグランドパッド１１１と実装基板１０３の信号線１０７及びグランド１０５との接続は、それぞれボンディングワイヤ１１８で行われる。半導体チップ１２１上の半導体装置と実装基板１０３のグランド間の配線がボンディングワイヤ１１８で行われるため、接地インダクタンスが大きくなり、パワーアンプモジュールのパワーゲインが劣化する。こうした接地インダクタンスの問題を解決するため、半導体チップの主面に形成されたグランドパッドと実装基板のグランドとの接続に、半導体基板に形成したビアホールが用いられる。この方法では、半導体基板を薄層化した後、半導体基板裏面から表面に貫通するビアホールを形成し、半導体チップの裏面全体にＡｕメッキを施す。こうすることでワイヤを用いずに接地が可能となり、接地インダクタンスが大幅に低減される。但し、薄層化した半導体基板に対して、裏面へのフォトリソグラフィ工程、ビアホールを形成するためのエッチング工程、裏面にメッキする工程など煩雑な工程が必要なため、歩留まりが大幅に低下する。薄層の半導体基板にビアホールを形成するプロセスを回避する方法としては、半導体基板の主面にまずビアホールを形成し、ビアホール内にＡｕメッキ層を形成した後、半導体基板裏面から研磨し、Ａｕメッキ層を露出させて、裏面全体に金属層を形成する方法が提案されている。しかし、この方法においても、半導体基板にビアホールを形成する工程が必要であり、また、その断面を、金属埋め込み工程に適した形状に制御する工程も必要となるため、煩雑さは解消されない。また、薄層の半導体基板の裏面に金属層を形成した後、チップ化するので、その過程で歩留まりが低下する。
【０００３】
【発明が解決しようとする課題】
従来のＭＭＩＣ等の化合物半導体装置の実装においては、ボンディングワイヤによる接地インダクタンスが増大するという問題があった。接地インダクタンスを低減するために薄膜半導体基板にビアホールを形成する方法が提案されているが、通常の半導体装置の製造工程に加えて、煩雑なビアホール形成工程等が必要となるという問題があった。
【０００４】
本発明は、このような課題を解決し、容易に接地インダクタンスを低減し、半導体チップ及び実装基板の面積の縮小が可能な実装体の製造方法、半導体装置及び実装体を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の特徴は、（イ）半導体基板の主面上で複数に区分された半導体チップ領域に半導体素子と、半導体素子のグランド配線のグランドパッドを形成する工程と、（ロ）複数の半導体チップ領域を分離する分離領域に物理的に分離溝を形成する工程と、（ハ）グランドパッドに接続されて、分離溝まで延在するメタル層を形成する工程と、（ニ）半導体基板の裏面を分離溝の底部が露出するまで研磨して、分離溝において複数の半導体チップ領域をそれぞれ独立した半導体チップに分離する工程と、（ホ）実装基板の表面に設けられたグランド上に、導電性材料を形成する工程と、（ヘ）導電性材料上に、メタル層とグランドが導電性材料により接続されるようにして半導体チップを搭載する工程とを含む実装体の製造方法であることを要旨とする。
【０００６】
本発明の第１の特徴によれば、接地インダクタンスを低減し、半導体チップ及び実装基板の面積の縮小が可能な実装体の製造方法を提供することができる。
【０００７】
本発明の第１の特徴において、分離溝の形成を、Ｖ字形状の刃先を有するブレードにより行うことが好ましい。グランドメタル層を半導体チップの側面に形成するには順メサ形状に分離溝を形成することが好ましいからである。また、分離した半導体チップのメタル層は、導電性材料により実装基板のグランドに接続されるため、ボンディングワイヤが不要となり、接地インダクタンスが低減できる。
【０００８】
本発明の第２の特徴は、（イ）半導体チップの主面上に配置された半導体素子のグランド配線のグランドパッドと、（ロ）グランドパッドに接続されて、半導体チップの側壁まで延在するメタル層とを備える半導体装置であることを要旨とする。
【０００９】
本発明の第２の特徴によれば、接地インダクタンスを低減し、半導体チップ及び実装基板の面積の縮小が可能な半導体装置を提供することができる。
【００１０】
本発明の第３の特徴は、（イ）半導体チップの主面上に配置された半導体素子のグランド配線のグランドパッドと、（ロ）グランドパッドに接続されて、半導体チップの側壁まで延在するメタル層と、（ハ）実装基板の表面に配置されたグランドと、（ニ）グランド上で、メタル層とグランドを接続する導電性材料とを備える実装体であることを要旨とする。
【００１１】
本発明の第３の特徴において、実装基板が、グランド上にマウントされた半導体チップの周囲に配置された突起を備えることが好ましい。また、実装基板が、半導体チップがマウントされるグランドを底部に有するリセスを備えることが好ましい。半導体チップがこのような突起やリセス側壁に囲まれてマウントされるため、半導体チップの側面のグランドメタル層と実装基板のグランドが導電性材料を介して確実に接続される。
【００１２】
本発明の第１〜第３の特徴において、半導体基板が、（１００）面を主面とし、分離溝が［０１０］及び［００１］方向に形成されることが好ましい。化合物半導体の劈開方向と４５度ずらしているため分離溝形成時の劈開が防止できる。更に、半導体素子が、ＧａＡｓ系化合物半導体を用いたヘテロ接合バイポーラトランジスタを含み、ヘテロ接合バイポーラトランジスタのエミッタ領域が［０１１］及び［０１１バー］方向に平行な辺を有する矩形形状に形成されることが好ましい。
【００１３】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
本発明の実施の形態に係る実装体の半導体チップは、図１に示すように、半導体基板１ａの主面に配置されるグランドパッド１１と、グランドパッド１１に接続され、半導体チップ２１の側面を覆って配置されるグランドメタル層２６とを備えている。
【００１５】
半導体チップ２１の半導体基板１ａの主面には、ＭＭＩＣ等の半導体素子（図示省略）と、金（Ａｕ）あるいはアルミニウム（Ａｌ）等のメタル膜よりなるグランドパッド１１及び信号線パッド１２が配置されている。グランドパッド１１及び信号線パッド１２はシリコン酸化膜（ＳｉＯ２）あるいはシリコン窒化膜（Ｓｉ３Ｎ４）等の絶縁膜１３に設けられた開口部より電気的接続が取られる。グランドパッド１１には金／チタン（Ａｕ／Ｔｉ）等のグランド下地層２４ａが絶縁膜１３を介して半導体チップ２１の側面を覆うようにして形成され、更にグランド下地層２４ａ上にはＡｕメッキ層からなるグランドメタル層２６が積層されている。半導体チップ２１は、アルミナ基板等の絶縁基板よりなる実装基板３のＡｕ等の金属膜よりなるグランド５上に搭載され、半導体チップ２１のグランドパッド１１と実装基板３のグランド５が、半導体チップ２１の側面のグランドメタル層２６を介して銀（Ａｇ）ペースト等の導電性材料１７により接続されている。また、半導体チップ２１の信号線パッド１２はＡｕ線等のボンディングワイヤ１８により実装基板３のＡｕ等の金属膜よりなる信号線７に接続されている。本発明の実施の形態に係る実装体において、半導体チップ２１のグランドパッド１１は、グランドメタル層２６を介して導電性材料１７により実装基板３のグランド５に接続されるため、半導体チップ２１と実装基板３間のグランド接続用のボンディングワイヤが不要となり接地インダクタンスを低減できる。更に、グランド配線用のボンディングパッドが不要になり、半導体チップ２１及び実装基板３の面積を小さくできる。
【００１６】
本発明の実施の形態に係る半導体チップの製造工程を、工程断面図を用いて説明する。
【００１７】
（イ）半導体基板１の主面に、図２（ａ）に示すように、半導体素子プロセスを用いてＨＢＴを含むＭＭＩＣ（図示省略）と、Ａｕメタル膜よりなるグランドパッド１１及び信号線パッド１２が形成される。その後、グランドパッド１１及び信号線パッド１２の表面の一部とダイシングライン領域３１に開口部を有する絶縁膜１３が半導体基板１の主面上に形成される。ダイシングライン領域３１は、半導体素子を半導体チップ毎に分離する分離領域である。
【００１８】
（ロ）その後、図２（ｂ）に示すように、ダイシング装置のブレード１００によって半導体基板１の主面側から、ダイシングライン領域３１に、例えば１００μｍの深さで分離溝３２が形成される。その際、刃先がＶ字型のブレード１００を用いることで、分離溝３２側壁の断面を順メサ形状にする。
【００１９】
（ハ）図２（ｃ）に示すように、半導体基板１の主面全面にＡｕ／Ｔｉを略１００ｎｍの厚さで蒸着した給電メタル層１４が形成される。分離溝３２の側面が傾斜しているため、十分な厚さの給電メタル層１４が分離溝３２の傾斜面に形成される。Ｔｉメタル層はＡｕメタル層と絶縁膜１３あるいは半導体基板１との付着力を改善するために挿入されるもので数ｎｍ〜数１０ｎｍの厚さである。
【００２０】
（ニ）次に、図２（ｄ）に示すように、半導体基板１主面に形成されたグランドパッド１１と分離溝３２を含む領域に露出開口部を有するフォトレジスト１５が形成される。その後、電解メッキ液中で給電メタル層１４より電流を供給してＡｕ選択電解メッキが行われ、２μｍの厚さのメッキ層１６が形成される。ただし、分離溝３２全体にＡｕメッキが埋め込まれないようにする。
【００２１】
（ホ）フォトレジスト１５を除去した後、イオンミリング法等により露出している給電メタル層１４のＡｕ／Ｔｉを除去し、図２（ｅ）に示すように、メッキ層１６の下部にグランド下地層２４が分離されて形成される。
【００２２】
（ヘ）その後、半導体基板１の裏面研磨が行われる。研磨の過程で半導体基板１の厚さが１００μｍ程度まで薄くなると、分離溝３２の底部のグランド下地層２４あるいはメッキ層１６が露出してくる。更に研磨して半導体基板１ａを５０〜８０μｍの厚さとすることで、図２（ｆ）に示すように、半導体チップ２１が個片に分離される。半導体チップ２１の側面はグランド下地膜２４ａ及びグランドメタル層２６で覆われている。
【００２３】
その際、分離溝３２内にレジストやワックス等の後工程で除去可能な材料を充填した後に裏面研磨することで、グランド下地膜２４ａ及びグランドメタル層２６がきれいに加工できる。きれいに加工できるとは、半導体チップ２１からグランド下地膜２４ａ及びグランドメタル層２６が剥がれず、また半導体チップ２１の底面部分で余分なグランド下地膜２４ａ及びグランドメタル層２６が残ることがなく研磨されるという意味である。
【００２４】
作製された半導体チップ２１のグランドパッド１１に接続されたグランドメタル層２６は、図３に示すように、信号線パッド１２のある半導体素子領域４０の周囲から、半導体チップ２１の側面にまで延在するように形成されている。そして、半導体チップ２１は、図１に示すように、Ａｇペーストのような導電性材料１７によって、実装基板３の表面に設けられたグランド５に搭載されて実装体に組み込まれる。その際、導電性材料１７は、半導体チップ２１側面のグランドメタル層２６と実装基板３のグランド５とを接続するように形成される。
【００２５】
本発明の実施の形態に係る実装体の製造方法においては、半導体素子領域４０間に設けられたダイシングライン領域３１に、ブレード１００を用いて物理的に分離溝３２を形成する。したがって、分離溝３２を形成する工程が簡略化される。なお、ブレード１００の刃先がＶ字型のブレードを用いることで、分離溝３２の側面に順メサ形状の傾斜をつけている。使用するブレード１００の刃先角度は出来るだけ鋭角が望ましい。ブレード１００の刃先が鈍角の場合、ダイシングライン幅が広くなるため、無駄になるチップ面積が増加する。
【００２６】
また、図４に示すように、半導体チップ２１を搭載する領域を囲むように実装基板３ａ上に突起状のガラスコート４を配置してもよい。実装基板３ａに半導体チップ２１を搭載する際、導電性材料１７が周辺に広がらないようにできる。ガラスコート４は、例えば、実装基板３ａを加工して形成してもよく、また石英ガラス等の絶縁性材料を貼り付けて形成してもよい。導電性材料１７は、半導体チップ２１とガラスコート４の間隙を埋めるように充填される。充填された導電性材料１７は、半導体チップ２１側面において少なくともガラスコート４の突起の高さの位置まで盛り上がるように形成される。したがって、ガラスコート４によって、半導体チップ２１の側面のＡｕメッキ層よりなるグランドメタル層２６とグランド５が導電性材料１７を介して確実にコンタクトできる。また、図５に示すように、実装基板３ｂのグランド５ａを浅い掘り込みのリセス底部に形成し、半導体チップ２１を搭載して、導電性材料１７が周辺に広がらないようにすることができる。導電性材料１７は、半導体チップ２１とリセス側壁の間隙を埋めるように充填される。充填された導電性材料１７は、半導体チップ２１側面において少なくともリセス側壁の高さの位置まで盛り上がるように形成される。したがって、このようにグランド５ａ部をリセス底部に設けることにより、半導体チップ２１の側面のＡｕメッキ層よりなるグランドメタル層２６とグランド５ａが導電性材料１７を介して確実にコンタクトできる。
【００２７】
本発明の実施の形態に係る実装体の製造方法によれば、容易に接地インダクタンスが低減でき、半導体チップ面積の縮小および実装基板の小型化が可能となる。
【００２８】
グランドメタル層２６は電解メッキ以外の方法でも形成可能である。例えば、真空蒸着装置やスパッタ装置等を用いてウエハ全面に２μｍの厚さのＡｕ／Ｔｉ層を形成した後、レジストマスクを形成して不要部分のＡｕ／Ｔｉ層をエッチング除去する方法も用いられる。電解メッキの方法では、１００μｍの深さの分離溝３２内のレジストを露光、現像の工程で除去する必要があるが、エッチングでＡｕ／Ｔｉ層を除去する方法では、深い分離溝３２内のレジストを除去する必要がなく工程が容易になる。
【００２９】
（変形例）
本発明の実施に形態の変形例に係る実装体の製造方法は、半導体チップ２１が［００１］及び［０１０］方向に平行な端面で規定されていることに特徴があり、他は第１の実施の形態と同様であるので、重複した記載を省略する。
【００３０】
本発明の実施の形態の変形例に係る実装体の半導体チップ２１は、図６に示すように、面方位（１００）を主面とする半導体基板１に形成されたＨＢＴを含む半導体素子において、半導体チップ２１が［００１］及び［０１０］方向に平行な端面で規定され、ＨＢＴのエミッタ領域４１が［０１１］および［０１１バー］方向に平行な矩形形状で規定されている。通常、ＧａＡｓ等の化合物半導体素子製造工程においては、半導体チップ２１端面が［０１１］および［０１１バー］方向に平行になるように、ダイシングラインの方向が規定される。ＧａＡｓ等の化合物半導体においては、［０１１］および［０１１バー］方向は劈開方向である。したがって、ダイシングラインが劈開方向に合わされているため、ダイシングが容易に行える。しかし、本発明の実施の形態に係る半導体装置の製造方法においては、ダイシングライン方向に沿ってブレード１００により分離溝が形成される。ダイシングラインが［０１１］および［０１１バー］劈開方向に合わされていると、分離溝３２形成時に分離溝３２に沿って劈開してしまう可能性が高い。そこで、本発明の実施の形態の変形例のように、劈開方向から４５度傾けた［００１］及び［０１０］方向にダイシングライン領域３１を合わせることにより、分離溝３２形成時の劈開が防止できる。化合物半導体の物理的及び化学的特性は面方位により異なる。例えば、ＨＢＴのエミッタ形成プロセスに使用する化学的エッチングには、エッチング速度の異方性があり、矩形形状のエッチングマスクの直交する辺でのサイドエッチング量は異なる。したがって、エミッタ領域４１を残してエッチングする場合、異方性を有するサイドエッチングを考慮してエミッタ形成用のフォトマスクが設計され、エミッタ面積が設計値から変動するのを防止する。本発明の実施の形態の変形例においては、ＨＢＴのエミッタは、通常通り［０１１］および［０１１バー］方向に平行な矩形形状で規定されているので、通常のエミッタ形成プロセス条件がそのまま適用できる。また、ダイシングラインが各劈開方向から１０度近く傾けられると、劈開は防止できる。したがって、半導体チップ２１の端面を［０１１］および［０１１バー］劈開方向から１０度以上傾けるように分離溝３２を形成しても、同様の劈開防止の効果が得られる。
【００３１】
本発明の実施の形態の変形例に係る実装体の製造方法によれば、分離溝形成工程における半導体基板の劈開を防止でき、また、容易に接地インダクタンスが低減でき、半導体チップ面積の縮小および実装基板の小型化が可能となる。
【００３２】
（その他の実施の形態）
上記のように、本発明の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３３】
本発明の実施の形態においては、半導体素子としてＨＢＴを用いたＭＭＩＣについて示したが、例えば、金属半導体（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）や、高電子移動度トランジスタ（ＨＥＭＴ）等を用いたＭＭＩＣでも、同様の効果が得られることは、勿論である。また、ブレード１００として、ダイシング装置のブレードを用いて説明したが、半導体基板スクライバ等のブレードを用いてもよいことは、勿論である。
【００３４】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【００３５】
【発明の効果】
本発明によれば、容易に接地インダクタンスが低減でき、半導体チップ面積の縮小および実装基板の小型化が可能となる実装体の製造方法、半導体装置及び実装体を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る実装体の半導体チップの実装状態を示す概略構成図である。
【図２】本発明の実施の形態に係る半導体チップの製造工程を説明する断面工程図である。
【図３】本発明の実施の形態に係る半導体チップの平面構成図である。
【図４】本発明の実施の形態に係る実装体の半導体チップの他の実装状態を示す概略構成図である。
【図５】本発明の実施の形態に係る実装体の半導体チップの、更に他の実装状態を示す概略構成図である。
【図６】本発明の実施の形態の変形例に係る半導体チップの平面構成図である。
【図７】従来の半導体チップの実装の概略構成図である。
【符号の説明】
１、１ａ　半導体基板
３、３ａ、３ｂ、１０３　実装基板
４　ガラスコート
５、５ａ、１０５　グランド
７、１０７　信号線
１１、１１１　グランドパッド
１２、１１２　信号線パッド
１３　絶縁膜
１４　給電メタル層
１５　フォトレジスト
１６　メッキ層
１７　導電性材料
１８、１１８　ボンディングワイヤ
２１、１２１　半導体チップ
２４、２４ａ　グランド下地層
２６　グランドメタル層
３１　ダイシングライン領域
３２　分離溝
４０　半導体素子領域
４１　エミッタ領域
１００　ブレード
【図１】
2004079886.tif 000003
【図２】
2004079886.tif 000004
【図３】
2004079886.tif 000005
【図４】
2004079886.tif 000006
【図５】
2004079886.tif 000007
【図６】
2004079886.tif 000008
【図７】
2004079886.tif 000009