(57)【要約】【課題】複数の差動ペアに供給されるバイアス電流を等しくして、各差動ペアの入出力特性を合わせて高いリニアリティをもった差動増幅器およびそれを用いた増幅回路を提供する。【解決手段】ＮＭＯＳＦＥＴの差動ペアとＰＭＯＳＦＥＴの差動ペアからなる差動回路を複数有する差動増幅器において、入力段の差動回路の差動ペアのドレイン電流の和の電流と等しいバイアス電流を発生するバイアス電流発生回路を設け、このバイアス電流を他の差動回路の差動ペアに供給することを特徴とする差動増幅器。【選択図】        図１
2004274435.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳＦＥＴの差動ペアとＰＭＯＳＦＥＴの差動ペアからなる差動回路を複数有する差動増幅器において、
入力段の差動回路の差動ペアのドレイン電流の和の電流と等しいバイアス電流を発生するバイアス電流発生回路を設け、
このバイアス電流を他の差動回路の差動ペアに供給することを特徴とする差動増幅器。
【請求項２】
前記バイアス電流発生回路は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴによる２つの差動ペアのソース端子同士とドレイン端子同士を接続して構成されることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記バイアス電流は、カレントミラー回路によって前記他の差動回路に供給されることを特徴とする請求項１または請求項２に記載の差動増幅器。
【請求項４】
請求項１乃至請求項３のいずれかに記載の差動増幅器の入力端子と出力端子の間にコンデンサを接続したことを特徴とする差動増幅器を用いた増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器及びそれを用いた増幅回路に関し、特にその入出力特性の改善に関するものである。
【従来の技術】
【０００２】
従来、オシロスコープの入力に用いられる差動増幅器は、測定対象である入力信号の直流成分をキャンセルするために、入力信号に対して予め設定されたオフセット信号を加減する機能を有する。
このような差動増幅器では、オシロスコープの操作パネルからユーザが任意に設定した値から発生されるオフセット信号と入力信号との差の信号を出力する構成のものが用いられるのが一般的である。
【０００３】
このような、差動増幅器について図を用いて説明する。
図５は、従来における差動増幅器の構成例示した図である。
【０００４】
図５において、ＦＥＴ１は、ゲート端子に入力信号が印加されるＰチャンネル接合型電界効果トランジスタ（以下Ｐ−ＪＦＥＴと記す。）であり、ＦＥＴ２は、ゲート端子にオフセット信号が印加されるＰ−ＪＦＥＴである。ＦＥＴ１は、ソース端子が電流源３の出力端に接続され、ドレイン端子が負電源に接続されている。ＦＥＴ２は、ソース端子が電流源４の出力端に接続され、ドレイン端子が、負電源に接続されている。コンデンサ６は、周波数帯域をのばして高周波特性を改善するもので、ＦＥＴ１のゲート端子とソース端子間に接続されている。
ＦＥＴ１のソースフォロワの出力電圧は、差動増幅器５の非反転端子に印加され、ＦＥＴ２のソースフォロワの出力電圧は、差動増幅器５の反転端子に印加される。
これにより、入力信号とオフセット信号の差の信号が差動増幅器５から出力される。
【０００５】
このような差動増幅器では、入力信号が大きな直流成分を含んだものである場合に、その直流成分をキャンセルするために印加されるオフセット信号も大きい振幅となる。従って、このような大振幅のコモンモード信号が入力に印加される状態に対応しなければならない。コモンモード信号が印加される状態とは、１の入力端子に印加されたＡＣ＋ＤＣのＤＣをキャンセルするためのＤＣを他の入力端子に印加することにより、両入力端子に同相の電圧（ＤＣ）が印加された状態をいう。
【０００６】
また、近年、半導体デバイスの高速化に伴い、電源電圧が低くなる傾向にある。そのため、比較的大きな電圧値になるオフセットを含んだ高速信号を処理するのが難しくなってきている。
【０００７】
このため、動作範囲を広げる回路として入力段が、ＰチャンネルＭＯＳトランジスタを（以下ＰＭＯＳという。）入力とする差動増幅器と、ＮチャンネルＭＯＳトランジスタ（以下ＮＭＯＳという。）を入力とする差動増幅器を組合せたもので、入力信号の振幅により片方の定電流回路が動作しなくなった時もう一方を動作させるようにしたものがある（例えば特許文献１。）。
【０００８】
また、従来より、図６のような相補形ＭＯＳＦＥＴ（以下ＣＭＯＳＦＥＴという。）による構成のものがある。
図６は従来におけるＣＭＯＳＦＥＴによる差動増幅器の一例を示した図である。
差動増幅器の入力段では、Ｔｒ１，Ｔｒ２の２つのＮＭＯＳ同士、Ｔｒ３，Ｔｒ４の２つのＰＭＯＳ同士のソース端子を結合し、Ｔｒ１，Ｔｒ２のソース端子には、カレントミラーによりＴｒ９を定電流源としてバイアス電流を流し、Ｔｒ３，Ｔｒ４ソース端子にはＴｒ１０を定電流源としてバイアス電流を流して、２つの差動ペアから成る第１の差動回路が構成される。Ｔｒ１とＴｒ３のゲートには入力信号（Ｖｉｎ）が印加され、Ｔｒ２とＴｒ４のゲート端子にはオフセット信号（Ｖｏｓ）が印加される。
【０００９】
これにより入力コモンモード信号の極性に応じて動作が支配的となる差動ペアが選択される。このようなＣＭＯＳの相補特性により幅広いコモンモード入力に対し、正常な動作を実現する。
【００１０】
このような差動増幅器では、第１の差動回路の出力のゼロ電位を調整するために入力信号とオフセット信号との差に適切な出力コモンモード電圧を設定する必要がある。従って、ＮＭＯＳペアとＰＭＯＳペアから成る差動回路が複数段設けられることになる。
【００１１】
このため、図６において、入力段にある第１の差動回路の後段にＴｒ５，Ｔｒ６の２つのＮＭＯＳ同士、Ｔｒ７，Ｔｒ８の２つのＰＭＯＳ同士のソース端子を結合し、Ｔｒ５，Ｔｒ６のソース端子には、カレントミラーによりＴｒ１１を定電流源としてバイアス電流を流し、Ｔｒ７，Ｔｒ８ソース端子にはＴｒ１２を定電流源としてバイアス電流を流して、２つの差動ペアから成る第２の差動回路を設けている。
【００１２】
この第２の差動回路の１の入力端子に基準電圧（Ｖｒｅｆ）を印加し、他の入力端子に出力段の出力電圧（Ｖｏｕｔ）を印加して負帰還が形成され、差動増幅器の出力が決定される。
つまり、Ｔｒ１とＴｒ５、Ｔｒ２とＴｒ６、Ｔｒ３とＴｒ７、Ｔｒ４とＴｒ８のドレイン電流を合成して、次式により出力電圧が決定される。
Ｖｏｕｔ＝Ｖｉｎ‐Ｖｏｓ＋Ｖｒｅｆ
【００１３】
尚、出力段は以下のように構成されている。
Ｔｒ１５，Ｔｒ１６は定電流源である。Ｔｒ１３，Ｔｒ１４はカレントミラーでＴｒ１４のドレイン電流は、Ｔｒ１３のドレイン電流と等しくなる。Ｔｒ１７，Ｔｒ１８は、バイアス信号である基準電圧（ＶＢＰ）がゲートに印加されたＰＭＯＳのカスコード接続を構成し、Ｔｒ１９，Ｔｒ２０は基準電圧（ＶＢＮ）がゲートに印加されたＮＭＯＳのカスコード接続を構成する。Ｔｒ２１，Ｔｒ２２，Ｔｒ２３は、基準電流Ｉｒｅｆから各電流源の基準電圧を発生させている。
また、定電流源を構成する各ＰＭＯＳＦＥＴのソースには正の電源電圧が印加され、各ＮＭＯＳＦＥＴのソースには負の電源電圧が印加されている。
【００１４】
【特許文献１】
特公平６−１８３０９号公報
【００１５】
【発明が解決しようとする課題】
しかし、この場合、第１の差動ペアに入力される測定入力信号とオフセット信号の変化により、第１の差動ペアに供給されるバイアス電流であるＴｒ９、Ｔｒ１０のドレイン電流が変化する。
【００１６】
バイアス電流の変動は、ＦＥＴの相互コンダクタンスを変化させ、ゲインに影響を及ぼす。これにより、第１の差動ペアと第２の差動ペアとで入出力特性が異なるようになり、リニアリティが悪化するという問題があった。
【００１７】
本発明は上述した問題点を解決するためになされたものであり、複数の差動ペアに供給されるバイアス電流を等しくして、各差動ペアの入出力特性を合わせて高いリニアリティをもった差動増幅器およびそれを用いた増幅回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は次の通りの構成になった差動増幅器およびそれを用いた増幅回路である。
【００１９】
（１）  ＮＭＯＳＦＥＴの差動ペアとＰＭＯＳＦＥＴの差動ペアからなる差動回路を複数有する差動増幅器において、
入力段の差動回路の差動ペアのドレイン電流の和の電流と等しいバイアス電流を発生するバイアス電流発生回路を設け、
このバイアス電流を他の差動回路の差動ペアに供給することを特徴とする差動増幅器。
【００２０】
（２）  前記バイアス電流発生回路は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴによる２つの差動ペアのソース端子同士とドレイン端子同士を接続して構成されることを特徴とする（１）に記載の差動増幅器。
【００２１】
（３）  前記バイアス電流は、カレントミラー回路によって前記他の差動回路に供給されることを特徴とする（１）または（２）に記載の差動増幅器。
【００２２】
（４）  （１）または（２）に記載の差動増幅器の入力端子と出力端子の間にコンデンサを接続したことを特徴とする差動増幅器を用いた増幅回路。
【００２３】
【発明の実施の形態】
図１は本発明の一実施例を示した構成図である。
【００２４】
図１において、第１の差動回路１は、ＰＭＯＳ同士，ＮＭＯＳ同士のソース端子が結合され、ＰＭＯＳ同士のソースには定電流Ｉ０ｐのバイアス電流が供給され、ＮＭＯＳ同士のソースには、定電流Ｉ０ｎのバイアス電流が供給されて、２つの差動ペアが構成さる。各差動ペアの１のゲート端子同士と他のゲート端子同士が結合されて、これらのゲート端子の１つには、入力信号（Ｖｉｎ）が印加され、他にはオフセット信号（Ｖｏｓ）が印加されている。
【００２５】
バイアス電流発生回路２は、ＮＭＯＳ同士、ＰＭＯＳ同士のドレイン端子とソース端子がそれぞれ接続され、ＰＭＯＳ同士のソースには定電流Ｉ０ｐのバイアス電流が供給され、ＮＭＯＳ同士のソースには、定電流Ｉ０ｎのバイアス電流が供給されて、２つの差動ペアで構成される。各差動ペアの１のゲート端子同士と他のゲート端子同士が結合されて、これらのゲート端子の１つには、入力信号（Ｖｉｎ）が印加され、他にはオフセット信号（Ｖｏｓ）が印加されている。
【００２６】
第１の差動回路１のＰＭＯＳペアの出力電流Ｉｐ１，Ｉｐ２と、バイアス電流発生回路のＰＭＯＳペアの出力電流Ｉｐ３，Ｉｐ４は、次式で与えられる。
Ｉｐ１＝Ｉｐ３＝Ｉ０ｐ／２−ｇｍｐ×（Ｖｉｎ−Ｖｏｓ）
Ｉｐ２＝Ｉｐ４＝Ｉ０ｐ／２＋ｇｍｐ×（Ｖｉｎ−Ｖｏｓ）
ここで、Ｉｐ１，Ｉｐ３は、入力信号が印加されたＦＥＴのドレイン電流を示し、Ｉｐ２，Ｉｐ４は、オフセット信号が印加されたＦＥＴのドレイン電流を示している。ｇｍｐは、バイアス電流Ｉ０ｐに依存する相互コンダクタンスである。
【００２７】
また、第１の差動回路１のＮＭＯＳペアの出力電流Ｉｎ１，Ｉｎ２と、バイアス電流発生回路２のＮＭＯＳペアの出力電流Ｉｎ３，Ｉｎ４は、次式で与えられる。
Ｉｎ１＝Ｉｎ３＝Ｉ０ｎ／２−ｇｍｎ×（Ｖｉｎ−Ｖｏｓ）
Ｉｎ２＝Ｉｎ４＝Ｉ０ｎ／２＋ｇｍｎ×（Ｖｉｎ−Ｖｏｓ）
ここで、Ｉｎ１，Ｉｎ３は、入力信号が印加されたＦＥＴのドレイン電流を示し、Ｉｐ２，Ｉｐ４は、オフセット信号が、印加されたＦＥＴのドレイン電流を示している。ｇｍｎは、バイアス電流Ｉ０ｎに依存する相互コンダクタンスである。
【００２８】
第２の差動回路３は、ＮＭＯＳ同士、ＰＭＯＳ同士のソース端子が結合され、ＰＭＯＳ同士のソースには定電流Ｉ０ｐ’のバイアス電流が供給され、ＮＭＯＳ同士のソースには、定電流Ｉ０ｎ’のバイアス電流が供給されている。各差動ペアの１のゲート端子同士と他のゲート端子同士が結合された２つの差動ペアで構成され、これらのゲート端子の１つには、基準電圧（Ｖｒｅｆ）が印加され、他には出力電圧（Ｖｏｕｔ）が印加されている。
【００２９】
第２の差動回路のＰＭＯＳペアの出力電流Ｉｐ５，Ｉｐ６は、次式で与えられる。
Ｉｐ５＝Ｉ０ｐ’／２−ｇｍｐ’×（Ｖｒｅｆ−Ｖｏｕｔ）
Ｉｐ６＝Ｉ０ｐ’／２＋ｇｍｐ’×（Ｖｒｅｆ−Ｖｏｕｔ）
ここで、Ｉｐ５は、基準電圧が印加されたＦＥＴのドレイン電流を示し、Ｉｐ６は、出力電圧が印加されたＦＥＴのドレイン電流を示している。Ｉ０ｐ’は、バイアス発生回路２を通してＶｉｎ，Ｖｏｓに依存するバイアス定電流源の電流値。ｇｍｐ’は、バイアス電流Ｉ０ｐ’に依存する相互コンダクタンスである。
【００３０】
また、第２の差動回路のＮＭＯＳペアの出力電流Ｉｎ５，Ｉｎ６は、次式で与えられる。
Ｉｎ５＝Ｉ０ｎ’／２−ｇｍｎ’×（Ｖｒｅｆ−Ｖｏｕｔ）
Ｉｎ６＝Ｉ０ｎ’／２＋ｇｍｎ’×（Ｖｒｅｆ−Ｖｏｕｔ）
ここで、Ｉｎ５は、基準電圧が印加されたＦＥＴのドレイン電流を示し、Ｉｎ６は、出力電圧が印加されたＦＥＴのドレイン電流を示している。Ｉ０ｎ’はバイアス電流発生回路２を通してＶｉｎ，Ｖｏｓに依存するバイアス定電流源の電流値。ｇｍｎ’は、Ｉ０ｎ’に依存する相互コンダクタンスである。
【００３１】
第１の電流電流変換器の出力電流Ｉｏｕｔは図の入力電流をＩａ，Ｉｂ，Ｉｃ，Ｉｄとするとき次式で与えられる。
Ｉｏｕｔ＝−Ｉａ＋Ｉｂ＋Ｉｃ−Ｉｄ
ここで、Ｉａは、Ｉｐ１とＩｐ５の合成電流，Ｉｂは、Ｉｐ２とＩｐ６の合成電流，Ｉｃは、Ｉｎ１とＩｎ５の合成電流，Ｉｄは、Ｉｎ２とＩｎ６の合成電流である。
【００３２】
第２の電流電流変換器５の入出力特性は、入力電流Ｉｉｎ２と出力電流Ｉｏｕｔ２が次式で示すように設定されている。
Ｉｏｕｔ２＝Ｉｉｎ２
第３の電流電流変換器６の入出力特性は、入力電流Ｉｉｎ３と出力電流Ｉｏｕｔ３が次式で示すように設定されている。
Ｉｏｕｔ３＝Ｉｉｎ３
ここで、Ｉｉｎ２は、Ｉｐ３とＩｐ４の合成電流，Ｉｉｎ３はＩｎ３とＩｎ４の合成電流である。
【００３３】
そして、第２の差動回路３のＰＭＯＳペアには、第２の電流電流変換器５の出力電流をバイアス電流として供給し、ＮＭＯＳペアには、第３の電流電流変換器６の出力電流をバイアス電流として供給している。
第２の電流電流変換器５，第３の電流電流変換器６の入出力特性からＩ０ｐ’，Ｉ０ｎ’は次式で与えられる。
Ｉ０ｐ’＝Ｉ０ｐ
Ｉ０ｎ’＝Ｉ０ｎ
【００３４】
このため、バイアス電流に依存する相互コンダクタンスの関係は次式のようになる。
ｇｍｐ’＝ｇｍｐ
ｇｍｎ’＝ｇｍｎ
従って、ＰＭＯＳペアの出力電流はそれぞれ次式で与えられる。
Ｉ０ｐ／２−ｇｍｐ×（Ｖｒｅｆ−Ｖｏｕｔ）
Ｉ０ｐ／２＋ｇｍｐ×（Ｖｒｅｆ−Ｖｏｕｔ）
また、ＮＭＯＳペアの出力電流はそれぞれ次式で与えられる。
Ｉ０ｎ／２−ｇｍｎ×（Ｖｒｅｆ−Ｖｏｕｔ）
Ｉ０ｎ／２＋ｇｍｎ×（Ｖｒｅｆ−Ｖｏｕｔ）
【００３５】
Ｖｏｕｔの出力端は第２の差動回路３の入力の一端に接続されて、第２の差動回路３の出力が第１の電流電流変換器４の入力に接続されて負帰還が形成される。第３の差動回路３の入力はＭＯＳＦＥＴのゲートであることから、この入力には電流は流れない。ということは、第１の電流電流変換器４の出力電流Ｉｏｕｔがゼロになるように制御されているということになる。この関係を式で示すと以下のようになる。
2004274435.tif 000003
ここで、ｇｍｐ，ｇｍｎはＦＥＴの相互コンダクタンスであることから、通常はゼロでない正の有限値である。
【００３６】
従って、この式が成り立つためには、次式の関係がなければならない。
Ｖｉｎ−Ｖｏｓ＋Ｖｒｅｆ−Ｖｏｕｔ＝０
その結果、次式の関係が成立する。
Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｓ＋Ｖｒｅｆ
【００３７】
図２は、本発明の差動増幅器の一例を示した回路図である。
図２を用いて回路動作について説明する。
【００３８】
図２において、Ｔｒ１０１から１０４，Ｔｒ１０５から１０８は、入力信号（Ｖｉｎ）およびオフセット信号（Ｖｏｓ）を入力とするそれぞれのＮＭＯＳ同士、ＰＭＯＳ同士のソースを結合し、Ｔｒ１０１，Ｔｒ１０２のソース端子には、カレントミラーによりＴｒ１１３を定電流源としてバイアス電流を供給し、Ｔｒ１０３，Ｔｒ１０４のソース端子にはＴｒ１１４を定電流源としてバイアス電流を供給して、２つの差動ペアを構成している。これが前出の第１の差動回路である。
【００３９】
Ｔｒ１０９からＴｒ１１２は、それぞれのＮＭＯＳ同士、ＰＭＯＳ同士ソースを結合し、Ｔｒ１０９，Ｔｒ１１０のソース端子には、カレントミラーによりＴｒ１１７を定電流源としてバイアス電流を供給し、Ｔｒ１１１，Ｔｒ１１２のソース端子にはＴｒ１１８を定電流源としてバイアス電流を供給して、２つの差動ペアを構成する。各差動ペアの１のゲート端子同士と他のゲート端子同士が結合されて、これらのゲート端子の１つには、基準電圧（Ｖｒｅｆ）印加され、他のゲート端子には、出力電圧（Ｖｏｕｔ）が印加される。これが、前出の第２の差動回路である。
【００４０】
Ｔｒ１０５からＴｒ１０８はＴｒ１０９からＴｒ１１２のバイアス電流を発生させるためのバイアス電流発生回路である。
Ｔｒ１０１とＴｒ１０２のペアと、Ｔｒ１０５とＴｒ１０６のペアには、共通の入力が印加され、等しいバイアス電流が供給されるため各ドレイン電流の値も等しくなる。同様に、Ｔｒ１０３とＴｒ１０４のペアとＴｒ１０７とＴｒ１０８のペアも共通の入力が印加され、等しいバイアス電流が供給されるため、各ドレイン電流の値も等しくなる。
【００４１】
Ｔｒ１０５とＴｒ１０６のドレイン電流の和をＴｒ１２０，Ｔｒ１２５からなるカレントミラーで電流を折り返す。さらにＴｒ１２８，Ｔｒ１１７のカレントミラーを通してＴｒ１０９，Ｔｒ１１０の差動ペアのソースをバイアスする電流源を構成する。これが、前出の第２の電流電流変換器に相当する。
【００４２】
同様に、Ｔｒ１０７，Ｔｒ１０８のドレイン電流の和をＴｒ１１９，Ｔｒ１２２からなるカレントミラーで電流を折り返す。さらにＴｒ１２７，Ｔｒ１１８のカレントミラーを通してＴｒ１１１，Ｔｒ１１２の差動ペアのソースをバイアスする電流源を構成する。これが、前出の第３の電流電流変換器に相当する。
【００４３】
こうすることにより、Ｔｒ１１５とＴｒ１１７，Ｔｒ１１６とＴｒ１１８は、常にそれぞれ同じドレイン電流が流れる。すなわち、Ｔｒ１１３とＴｒ１１７，Ｔｒ１１４とＴｒ１１８は常にそれぞれ同じドレイン電流が流れることになる。
【００４４】
この結果Ｔｒ１０１からＴｒ１０４，Ｔｒ１０９からＴｒ１１２は、入力コモンモード電圧が異なっても、差動ペアは同じソース電流でバイアスされ、これらの入出力特性は同じになる。
尚、定電流源を構成する各ＰＭＯＳＦＥＴのソースには正の電源電圧が印加され、各ＮＭＯＳＦＥＴのソースには負の電源電圧が印加されている。
【００４５】
出力段の動作は、以下の通りである。この出力段の構成が前出の第１の電流電流変換器に相当する。
Ｔｒ１３３，Ｔｒ１３４は定電流源でその電流値をＩ０とする。Ｔｒ１３１，Ｔｒ１３２はカレントミラーでＴｒ１３２のドレイン電流は、Ｔｒ１３１のドレイン電流と等しくなる。Ｔｒ１３５，Ｔｒ１３６は、バイアス信号である基準電圧（ＶＢＰ）がゲートに印加され、ＰＭＯＳのカスコード接続を構成し、Ｔｒ１３７，Ｔｒ１３８は基準電圧（ＶＢＮ）がゲートに印加され、ＮＭＯＳのカスコード接続を構成する。  Ｔｒ１３９，Ｔｒ１４０，Ｔｒ１４１は、基準電流Ｉｒｅｆから各電流源の基準電圧を発生させている。
【００４６】
Ｔｒ１０１とＴｒ１０９のドレイン電流の和の電流をＩａ，Ｔｒ１０２とＴｒ１１０のドレイン電流の和の電流をＩｂとすると、Ｔｒ１３７に流れる電流Ｉ１３７，Ｔｒ１３８に流れる電流Ｉ１３８は次式で与えられる。
Ｉ１３７＝Ｉ０−Ｉａ
Ｉ１３８＝Ｉ０−Ｉｂ
【００４７】
Ｔｒ１３７のドレイン電流はそのまますべてＴｒ１３５に流れ込むので、Ｔｒ１３５を流れる電流Ｉ１３５は、次式で与えられる。
Ｉ１３５＝Ｉ１３７＝Ｉ０−Ｉａ
【００４８】
また、Ｔｒ１０３とＴｒ１１１のドレイン電流の和の電流をＩｃ，Ｔｒ１０４とＴｒ１１２のドレイン電流の和の電流をＩｄとすると、Ｔｒ１３１，Ｔｒ１３６に流れる電流は次式で与えられる。
2004274435.tif 000004
【００４９】
従って、出力電流Ｉｏｕｔは、次式で与えられる。
Ｉｏｕｔ＝−Ｉａ＋Ｉｂ＋Ｉｃ−Ｉｄ
尚、本実施例では、差動回路が２つの場合について説明したが、差動回路は２つ以上あってもよい。この場合も、等しいバイアス電流を各差動回路に供給することにより全ての差動回路の入出力特性を合わせることができる。
【００５０】
図３は、本発明の差動増幅器を用いた増幅回路の一実施例を示した図である。
図３において、差動増幅器３０は、本発明の差動増幅器を示している。入力信号端子（Ｖｉｎ）には入力信号が印加され、オフセット信号端子（Ｖｏｓ）にはオフセット信号が印加され、基準電圧端子（Ｖｒｅｆ）には、基準電圧が印加される。
【００５１】
差動増幅器３０の入力端子（Ｖｉｎ）と出力端子（Ｖｏｕｔ）間にコンデンサ３１を接続する。低周波ではコンデンサ３１のインピーダンスが高く、高周波では差動増幅器の出力インピーダンスが高いため、本発明の差動増幅器３０にコンデンサを並列に接続しても出力信号が干渉しない。
【００５２】
つまり、比較的低周波信号は、差動増幅器３０を介して伝達され、高周波信号は、コンデンサ３１を介して伝達されるため、容易に高周波帯域まで周波数特性をのばすことができる。
伝達された入力信号は、増幅器３２に入力される。増幅器３２は、ゲインの切り替えを行ったり、通過帯域を制限するなどの処理を行う。
図３のように接続することによって、ＢｉＣＯＭＳプロセスでできたモノリシックＩＣで上記特性を持ち合わせた広帯域増幅器が実現できる。
【００５３】
図４は、本発明の差動増幅器を用いた増幅回路の他の実施例を示した図である。
図４において、差動増幅器４０は、本発明の差動増幅器を示している。入力信号は、差動増幅器４０の前段で抵抗４４，４５により分圧され、この分圧信号が入力端子（Ｖｉｎ）に入力される。また、出力電圧を抵抗４２，４３により分圧して帰還端子（ＦＢ）に入力させて負帰還をかけ増幅率を設定する。帰還端子（ＦＢ）とは、図２において、Ｖｏｕｔから切り離したＴｒ１１０，Ｔｒ１１２のゲート端子のことを指す。
【００５４】
これにより、入力端子（Ｖｉｎ）と帰還端子（ＦＢ）に入力される電圧を小さくすることができ、相対的に信号のコモンモード電圧の範囲を広げることが可能となる。
伝達された入力信号は、増幅器４６に入力される。増幅器４６は、ゲインの切り替えを行ったり、通過帯域を制限するなどの処理を行う。
また、前出の図の構成と同様に入力信号をコンデンサ６１を介して出力端子に伝達するようにしたので、容易に高周波帯域まで周波数特性をのばすことができる。
【００５５】
【発明の効果】
本発明によれば、以下のような効果がある。
【００５６】
請求項１に記載の発明によれば、バイアス電流発生回路を設けたことにより、入力コモンモード電圧が異なっても、差動ペアは同じソース電流でバイアスされるため、複数ある差動回路の入出力特性を同じにして、リニアリティを改善することができる。
【００５７】
請求項２及び請求項３記載の発明によれば、バイアス電流発生回路はＭＯＳＦＥＴのみで構成することができるため部品の種類を増やすことがなく、コスト増加を防止できる。
【００５８】
請求項４の発明によれば、比較的低周波信号は、差動増幅器を介して伝達され、高周波信号は、コンデンサを介して伝達されるため、容易に高周波帯域まで周波数特性をのばすことができる。
【００５９】
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】本発明の差動増幅器の一例を示した回路図である。
【図３】本発明の差動増幅器を用いた増幅回路の一実施例を示した図である。
【図４】本発明の差動増幅器を用いた増幅回路の他の実施例を示した図である。
【図５】従来における差動増幅器の構成例を示した図である。
【図６】従来におけるＣＭＯＳＦＥＴによる差動増幅器の一例を示した図である。
【符号の説明】
１  第１の差動回路
２  バイアス発生回路
３  第２の差動回路
４  第１の電流電流変換器
５  第２の電流電流変換器
６  第３の電流電流変換器
【図１】
2004274435.tif 000005
【図２】
2004274435.tif 000006
【図３】
2004274435.tif 000007
【図４】
2004274435.tif 000008
【図５】
2004274435.tif 000009
【図６】
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