(57)【要約】【課題】ＤＲＡＭ内蔵型システムＬＳＩのロジック回路部において、ＭＯＳトランジスタのサイドウォールを、すでに形成されているＤＲＡＭのポリシリコン容量蓄積電極をマスクとして異方性エッチングで形成する際など、マスクのチップ内占有率がデバイス品種により異なっても、サイドウォールを一定の設計幅に形成できる半導体装置の製造方法を提供する。【解決手段】複数品種のＬＳＩについて予め、マスク層としてはたらくポリシリコン膜が半導体基板上に占める面積割合であるポリシリコン占有率とサイドウォール幅（配線の側壁に残す側壁絶縁膜の膜幅）との関係を求める。製造しようとするＬＳＩのポリシリコン占有率に相応するサイドウォール幅を、前記ポリシリコン占有率とサイドウォール幅との関係から求める。求めたサイドウォール幅に基いて絶縁膜の堆積膜厚を決定し、決定した膜厚の絶縁膜を堆積し、所定のエッチング条件で異方性エッチングして、所定の設計幅の側壁絶縁膜を残す。【選択図】　図３
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【特許請求の範囲】
【請求項１】
半導体基板上に配線を形成し、前記配線を含む半導体基板上の全面に絶縁膜を堆積する工程と、前記絶縁膜の上に半導体基板の所定領域を覆うマスク層を形成する工程と、前記マスク層をマスクとして絶縁膜を異方性エッチングして前記配線の側壁に側壁絶縁膜を残す工程とを行なう半導体装置の製造方法において、
一定の凹凸構造のマスク層が形成される複数品種の半導体装置について予め、マスク層が半導体基板上に占める面積割合をマスク占有率として、任意のマスク占有率を有する第１の半導体装置で側壁絶縁膜の膜幅が所定の設計値になる絶縁膜の堆積膜厚とエッチング条件とを標準条件として設定するとともに、前記標準の堆積膜厚とエッチング条件とを用いた時のマスク占有率と側壁絶縁膜の膜幅との関係を求め、
前記第１の半導体装置とは異なるマスク占有率を有する第２の半導体装置を製造する際に、前記マスク占有率と側壁絶縁膜の膜幅との関係から、この第２の半導体装置のマスク占有率に相応する側壁絶縁膜の膜幅を求め、求めた側壁絶縁膜の膜幅に基いて、堆積すべき絶縁膜の堆積膜厚を前記標準の堆積膜厚を基に決定することにより、前記所定の設計値の膜幅の側壁絶縁膜を残す
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に配線を形成し、前記配線を含む半導体基板上の全面に絶縁膜を堆積する工程と、前記絶縁膜の上に半導体基板の所定領域を覆うマスク層を形成する工程と、前記マスク層をマスクとして絶縁膜を異方性エッチングして前記配線の側壁に側壁絶縁膜を残す工程とを行なう半導体装置の製造方法において、
一定の凹凸構造のマスク層が形成される複数品種の半導体装置について予め、マスク層が半導体基板上に占める面積割合をマスク占有率として、任意のマスク占有率を有する第１の半導体装置で側壁絶縁膜の膜幅が所定の設計値になる絶縁膜の堆積膜厚とエッチング条件とを標準条件として設定するとともに、前記標準の堆積膜厚とエッチング条件とを用いた時のマスク占有率と側壁絶縁膜の膜幅との関係を求め、
前記第１の半導体装置とは異なるマスク占有率を有する第２の半導体装置を製造する際に、前記マスク占有率と側壁絶縁膜の膜幅との関係から、この第２の半導体装置のマスク占有率に相応する側壁絶縁膜の膜幅を求め、求めた側壁絶縁膜の膜幅に基いて、エッチング条件を前記標準のエッチング条件を基に決定することにより、前記所定の設計値の膜幅の側壁絶縁膜を残す
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体装置がＤＲＡＭとロジック回路を搭載した半導体装置であり、配線がゲート電極であり、マスク層が前記ＤＲＡＭの電荷蓄積容量を構成する上部電極であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特にダイナミック・ランダムアクセス・メモリー（ＤＲＡＭ）による記憶素子とその周辺回路とロジック回路とが同一の基板上に形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
昨今の半導体集積回路装置は素子パターンの微細化および機能の多様化が進んでいる。そのような中で、ＤＲＡＭを内蔵したシステムＬＳＩに対する要望が高まっている。ＤＲＡＭとその周辺回路およびロジック回路を同一基板上に形成することで、商品毎にＤＲＡＭと周辺回路およびロジック回路の設計自由度を高めてシステム全体をＬＳＩに盛り込み、商品を素早く展開するためである。この種の半導体装置の製造方法は、特開平１１−３４０４３３号公報や特開平９−６４２９４号公報などに示されている。
【０００３】
図１はＤＲＡＭ内蔵型システムＬＳＩの断面図、図２は同ＬＳＩの製造方法を説明する工程断面図である。ＤＲＡＭのメモリセルを形成する工程には一般に多くの熱処理工程が含まれていて、その熱工程がロジック回路のソース・ドレイン領域を形成する際に悪影響を及ぼすため、図２に示すような手法がとられる。
【０００４】
図１および図２において、１はシリコン基板であり、２はＤＲＡＭを形成すべき領域（以下ＤＲＡＭ部という）であり、３はたとえばＣＭＯＳ回路からなるロジックを形成すべき領域（以下ロジック回路部という）である。
【０００５】
製造に際して、図２（ａ）に示すように、シリコン基板１に素子分離領域４を形成した後、ＤＲＡＭのＭＯＳトランジスタゲート電極（以下ＤＲＡＭ部ゲート電極という）５と、ロジック回路部のＭＯＳトランジスタゲート電極（以下ロジック部ゲート電極という）６とを形成する。そして、これらゲート電極５、６をマスクとしてシリコン基板１の表面にイオン注入することにより、低不純物濃度のＬＤＤとなるべき拡散層（図示せず）を形成し、その後に全面に絶縁膜７を堆積する。ゲート電極５、６は最小幅０．２μｍ、高さ０．２μｍとし、絶縁膜７は窒化珪素膜を１００ｎｍ成長させる。
【０００６】
次にＤＲＡＭのメモリーセル部を形成する。図２（ｂ）に示すように、絶縁膜７上に層間膜８、データを読み出すためのビット線９、ＤＲＡＭのデータ（電荷）蓄積用下部電極１０を形成し、下部電極１０上の容量絶縁膜（薄いので図示していない）を介して基板全面に、ポリシリコンなどからなる上部電極１１を１００ｎｍ形成する。層間膜８は全て酸化珪素膜であり、この層間膜８と絶縁膜７との合計で８００ｎｍの膜厚になる。
【０００７】
その後に、図２（ｃ）に示すように、ロジック回路部３の上部電極１１の膜を選択的に除去し、ＤＲＡＭ部２の上部電極１１をマスクとしてロジック回路部３の層間膜８のみフッ酸系の溶液により選択的に除去する。その際には、上記したように層間膜８が酸化珪素膜であり絶縁膜７が窒化珪素膜であるため、絶縁膜７をフッ酸に対する充分な選択性で安定して残すことができる。
【０００８】
このようにしてＤＲＡＭ部２を形成する間に、膜堆積、膜熱処理など、７５０〜９００℃程度の熱処理を繰り返し施すことになる。
次に、図２（ｄ）に示すように、ＤＲＡＭ部２の上部電極１１および層間膜８をマスクとしてロジック回路部３の絶縁膜７を異方性エッチングして、ロジック部ゲート電極６の側壁部分に側壁絶縁膜７ａを残し、シリコン基板１の平坦な表面部分の絶縁膜７はほとんど除去する。エッチング条件は、例えば平行平板型ドライエッチング装置において、ガスＣＨＦ３／Ｏ２＝９０／１０ｓｃｃｍ、５０Ｐａ、基板バイアス１０００Ｗとする。そして、ロジック回路部３にイオン注入により高濃度不純物を導入してソース・ドレイン領域１２を形成する。
【０００９】
次に、図２（ｅ）に示すように、シリコン基板１上のＤＲＡＭ部２、ロジック回路部３を含む全面にＣＶＤ法などによって層間絶縁膜１３を形成し、この層間絶縁膜１３の表面を化学機械研磨法（ＣＭＰ法）によって平坦化する。そして、層間絶縁膜１３の一部にコンタクトを開口し、配線１４を形成する。
【００１０】
以上のように、ＤＲＡＭ部２の構造を先に形成し、その後でロジック回路部３のＭＯＳトランジスタを形成しているため、ＤＲＡＭ形成時の熱処理はソース・ドレイン１２に加わらない。したがって、特にソース・ドレイン１２を形成した後での熱処理は、層間絶縁膜１３、配線１４の形成時の熱処理程度に軽減されることになり、ソース・ドレイン１２からの不純物拡散は抑制され、良好な特性のトランジスタがロジック回路部３に形成される。
【００１１】
【発明が解決しようとする課題】
上記したようなＤＲＡＭ内蔵型システムＬＳＩは、用途ごとにチップサイズとＤＲＡＭ容量が異なり、ＤＲＡＭの容量、チップ内レイアウト、チップ面積を品種毎に自由に組み合わせて設計されているため、ＤＲＡＭがチップ内に占める占有率が、デバイスの品種によって５〜４５％程度変動し得る。その一方で、ロジック回路部３に搭載されるトランジスタは、ＬＳＩの品種や、ＤＲＡＭのチップ内占有率、言い換えるとＤＲＡＭ部２のほとんど全面に形成された上部電極１１がチップ内に占める割合によらず、性能や特性が一定していることが重要である。
【００１２】
ところが、上部電極１１のチップ内占有率が変動するにしたがって、図２（ｄ）に示したロジック部ゲート電極６の側壁に残る側壁絶縁膜７ａの膜幅ｗ１が変動するという現象が見られる。これは、側壁絶縁膜７ａを形成する際にマスク層として用いるＤＲＡＭ部２の上部電極１１の面積あるいはチップ内占有率が、ドライエッチングに影響することを示しているものと考えられる。
【００１３】
そして、側壁絶縁膜７ａの膜幅ｗ１が変動すると、ロジック回路部３のトランジスタのしきい値電圧Ｖｔが変動し、回路設計どおりの特性が得られにくい。たとえば最小ゲート長０．２μｍのトランジスタを用いて設計されたＬＳＩの場合、ＬＳＩの品種によって上部電極１１のチップ内占有率が１０％変動すると、側壁絶縁膜７ａの膜幅ｗ１が０．００２μｍ変動し、この程度の変動であっても、特性が設計規格に満たないことがある。
【００１４】
本発明は上記問題を解決するもので、マスク層のチップ内占有率がデバイス品種により異なっても、配線の側壁に残す側壁絶縁膜の膜幅を一定の設計幅にすることができ、回路設計どおりの特性が得られる半導体装置の製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明は、半導体基板上に配線を形成し、前記配線を含む半導体基板上の全面に絶縁膜を堆積する工程と、前記絶縁膜の上に半導体基板の所定領域を覆うマスク層を形成する工程と、前記マスク層をマスクとして絶縁膜を異方性エッチングして前記配線の側壁に側壁絶縁膜を残す工程とを行なう半導体装置の製造方法において、一定の凹凸構造のマスク層が形成される複数品種の半導体装置について予め、マスク層が半導体基板上に占める面積割合をマスク占有率として、任意のマスク占有率を有する第１の半導体装置で側壁絶縁膜の膜幅が所定の設計値になる絶縁膜の堆積膜厚とエッチング条件とを標準条件として設定するとともに、前記標準の堆積膜厚とエッチング条件とを用いた時のマスク占有率と側壁絶縁膜の膜幅との関係を求め、前記第１の半導体装置とは異なるマスク占有率を有する第２の半導体装置を製造する際に、前記マスク占有率と側壁絶縁膜の膜幅との関係から、この第２の半導体装置のマスク占有率に相応する側壁絶縁膜の膜幅を求め、求めた側壁絶縁膜の膜幅に基いて、堆積すべき絶縁膜の堆積膜厚を前記標準の堆積膜厚を基に決定することにより、前記所定の設計値の膜幅の側壁絶縁膜を残すことを特徴とする。
【００１６】
また本発明は、半導体基板上に配線を形成し、前記配線を含む半導体基板上の全面に絶縁膜を堆積する工程と、前記絶縁膜の上に半導体基板の所定領域を覆うマスク層を形成する工程と、前記マスク層をマスクとして絶縁膜を異方性エッチングして前記配線の側壁に側壁絶縁膜を残す工程とを行なう半導体装置の製造方法において、一定の凹凸構造のマスク層が形成される複数品種の半導体装置について予め、マスク層が半導体基板上に占める面積割合をマスク占有率として、任意のマスク占有率を有する第１の半導体装置で側壁絶縁膜の膜幅が所定の設計値になる絶縁膜の堆積膜厚とエッチング条件とを標準条件として設定するとともに、前記標準の堆積膜厚とエッチング条件とを用いた時のマスク占有率と側壁絶縁膜の膜幅との関係を求め、前記第１の半導体装置とは異なるマスク占有率を有する第２の半導体装置を製造する際に、前記マスク占有率と側壁絶縁膜の膜幅との関係から、この第２の半導体装置のマスク占有率に相応する側壁絶縁膜の膜幅を求め、求めた側壁絶縁膜の膜幅に基いて、エッチング条件を前記標準のエッチング条件を基に決定することにより、前記所定の設計値の膜幅の側壁絶縁膜を残すことを特徴とする。
【００１７】
上記した各方法は、半導体装置がＤＲＡＭとロジック回路を搭載した半導体装置であり、配線がゲート電極であり、マスク層が前記ＤＲＡＭの電荷蓄積容量を構成する上部電極である時に好適に適用できる。
【００１８】
上記したように配線の側壁に異方性エッチングによって側壁絶縁膜を残す場合、側壁絶縁膜の膜幅はマスク層が基板上で占めるマスク占有率に依存するので、任意のマスク占有率に対応する標準の堆積膜厚またはエッチング条件を決めておけば、製造しようとする半導体装置のマスク占有率に応じて標準の堆積膜厚またはエッチング条件を調節することで、側壁絶縁膜の膜幅を所定の設計値にすることができる。したがって、側壁絶縁膜の膜幅に係る集積回路の特性をほぼ設計どおりにできる。
【００１９】
なお、マスク層が半導体基板上に占める面積割合とは、マスク層の全面積（マスク層を構成する膜の複数の個別パターン面積を半導体基板全面に渡って積算した面積）が半導体基板の上面の面積に占める割合を言う。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明する。
本発明の一実施形態における半導体装置の製造方法は、先に図１を用いて説明した従来のＤＲＡＭ内蔵型システムＬＳＩを、図２を用いて説明したのと概ね同様にして製造するので、図１および図２を援用して詳しい説明を省略する。
【００２１】
図３は、図１に示したメモリーセル構造を持つ複数品種のＤＲＡＭ内蔵型システムＬＳＩについて、ポリシリコンからなる上部電極１１のチップ内占有率（ポリシリコン占有率と記す）と、それをマスクとしてエッチング形成された側壁絶縁膜７ａの膜幅ｗ１（サイドウオール幅と記す）との関係を調べた結果を示す。エッチング条件は上述した従来のエッチング条件と同一とした。絶縁膜７の堆積膜厚も従来と同一とした。
【００２２】
ポリシリコン占有率（％）＝シリコン基板上の上部電極全面積×１００／シリコン基板面積と定義した。
図２において、ポリシリコン占有率が異なるとサイドウォール幅が異なっており、ポリシリコン占有率が１０％増加する毎にサイドウォール幅が０．００２μｍ小さくなっている。この関係は以下の近似式で表わすことができる。
【００２３】
【数１】
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図３に示すポリシリコン占有率とサイドウオール幅との関係を満たす複数品種のＬＳＩを、ポリシリコン占有率に拠らずサイドウオール幅が一定の設計幅になるように製造する方法は、以下のとおりである。
【００２４】
予め、たとえばポリシリコン占有率が３３％のＬＳＩを製造する工程で、サイドウオール幅が設計幅（０．０８５μｍ）になるようなプロセスを標準条件として設定する。標準条件とは、絶縁膜７の堆積膜厚，エッチング条件などを言う。
【００２５】
そして、たとえばポリシリコン占有率が１５％のＬＳＩを製造する工程では、サイドウオール幅が約０．０８８μｍとなるので（図３参照）、図２（ａ）の工程で堆積する絶縁膜７を標準の堆積膜厚よりも０．００３μｍ薄い堆積膜厚０．０８５μｍに形成する。
【００２６】
それにより、図２（ｄ）の工程で絶縁膜７をドライエッチングして側壁絶縁膜７ａを残す際に、標準のエッチング条件で異方性エッチングを行なうことで、堆積膜厚０．０８５μｍとほぼ同じ膜幅に残すことができ、設計値通りのサイドウオール幅０．０８５μｍを実現できる。
【００２７】
別法として、絶縁膜７の堆積膜厚を標準の堆積膜厚から補正する代わりに、図２（ｄ）の工程で行う異方性エッチングのエッチング条件を標準のエッチング条件から変更することで、サイドウオール幅を０．００３μｍ減少させて、設計値通りのサイドウオール幅０．０８５μｍを実現することも可能である。この場合、絶縁膜７の堆積膜厚は標準の堆積膜厚とする。
【００２８】
このようにして、ポリシリコン占有率とサイドウオール幅との関係に基づいて、絶縁膜の堆積膜厚またはドライエッチング条件を標準条件から変更することにより、サイドウオール幅を、ポリシリコン占有率によらず実質上、設計値どおりにすることができ、所定のＬＳＩ特性を実現できる。
【００２９】
図１に示したＬＳＩのメモリーセル構造は上部電極１１の凹凸が比較的小さい平坦なものであったが、最近は凹凸の大きい上部電極１１を使用するメモリーセル構造も開発されている。このように容量の形状を立体型にするのは、電荷蓄容量を下げずに高集積化する手法の一つである。
【００３０】
図４は、立体型メモリーセル構造を有するＤＲＡＭ内蔵型システムＬＳＩの断面図である。立体型であることにより、図１に示したメモリーセル構造に比べて、下部電極１０、上部電極１１の形状が異なり、当然ながら、上部電極１１の表面積は大きい。
【００３１】
図５は、図４に示した立体型メモリーセル構造を持つ複数品種のＤＲＡＭ内蔵型システムＬＳＩを製造して、ポリシリコンからなる上部電極１１のチップ内占有率（ポリシリコン占有率と記す）と、それをマスクとしてエッチング形成された側壁絶縁膜７ａの膜幅ｗ１（サイドウオール幅と記す）との関係を調べた結果を示す。エッチング条件は上述した従来のエッチング条件と同一とした。
【００３２】
図５から、図３と比較して、蓄積容量部の高さが異なっていることで、ポリシリコン占有率に対するサイドウォール幅の変動率が異なっていることがわかる。図３では、ポリシリコン占有率が１０％増す毎にサイドウォール幅が０．００３μｍ小さくなっている。この関係は以下の近似式で表わすことができる。
【００３３】
【数２】
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この場合も、上述したのと同様にして、図５に示すポリシリコン占有率とサイドウオール幅との関係を満たす複数品種のＬＳＩを、ポリシリコン占有率に拠らずサイドウオール幅が一定の設計幅０．０８５μｍになるように製造できる。
【００３４】
以上のように、ＤＲＡＭの上部電極１１の構造、つまり上部電極１１の凹凸の高さが異なる各群のＬＳＩについて、図３または図５に示したような、ポリシリコン占有率とサイドウオール幅との関係を予め求めておき、その関係に基づいて、サイドウオール幅（側壁絶縁膜７ａの膜幅ｗ１）が所定の設計値になるように絶縁膜７の堆積膜厚あるいはドライエッチング条件を調節すればよいのである。
【００３５】
【発明の効果】
以上述べたように本発明によれば、ＤＲＡＭ内蔵型システムＬＳＩなどの半導体装置を製造する際に、蓄積容量電極用ポリシリコンなどをマスク層として、ＭＯＳトランジスタのゲート電極などの配線の側壁に側壁絶縁膜をドライエッチング法により形成する工程で、チップ内でのマスク占有率に応じて絶縁膜の堆積膜厚またはエッチング条件を調節することにより、側壁絶縁膜の膜幅をマスク占有率によらず所定の設計値にすることができ、回路設計どおりの特性を得ることが可能になる。
【図面の簡単な説明】
【図１】従来よりあるＤＲＡＭ内蔵型システムＬＳＩの断面図
【図２】図１のＬＳＩの従来からの製造方法を説明する工程断面図
【図３】図１のタイプのＬＳＩを製造する際のポリシリコン占有率とゲート電極のサイドウォール幅との関係を示すグラフ
【図４】立体的な蓄積容量を有する従来よりあるＤＲＡＭ内蔵型システムＬＳＩの断面図
【図５】図４のタイプのＬＳＩを製造する際のポリシリコン占有率とゲート電極のサイドウォール幅との関係を示すグラフ
【符号の説明】
１　　シリコン基板
２　　ＤＲＡＭ部
３　　ロジック回路部
４　　素子分離領域
５　　ＤＲＡＭ部ゲート電極
６　　ロジック部ゲート電極
７　　絶縁膜
７ａ　　側壁絶縁膜
１０　　下部電極
１１　　上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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