(57)【要約】【課題】高集積化に適したＮＡＮＤ型メモリセルユニットを用いて、高速書き込み及び消去を実現し、且つ、高信頼性の不揮発性半導体記憶装置を実現する。【解決手段】半導体基板上に形成されたセルトランジスタＴｉｊとセルトランジスタＴｉｊのソース・ドレイン端子間に電圧印加によって抵抗値が変化するマンガンを含有するペロブスカイト構造の酸化物で形成される可変抵抗素子Ｒｉｊを接続してなるメモリセル１を、複数個直列接続してメモリセル直列部２を形成し、メモリセル直列部２の少なくとも一端に選択トランジスタＳｉを設けてなるメモリセルブロック３を複数個配置してメモリセルアレイを構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタと前記トランジスタのソース・ドレイン端子間に接続された電圧印加によって抵抗値が変化する可変抵抗素子とを備えてなるメモリセルを、複数個アレイ状に配置してメモリセルアレイを構成したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗素子は、マンガンを含有するペロブスカイト構造の酸化物で形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルを複数個直列接続したメモリセル直列部を含むメモリセルブロックを、複数個配置してメモリセルアレイを構成したことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルブロックが、前記メモリセル直列部の少なくとも一端に選択トランジスタを備えていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルを構成する前記トランジスタのオン抵抗が、データの記憶状態に対応して変化する前記可変抵抗素子の抵抗値の変化範囲より低いことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
請求項３〜５の何れか１項に記載の不揮発性半導体記憶装置の駆動方法であって、
データ読み出し時において、少なくとも選択された前記メモリセルブロックに対し、前記メモリセル直列部の何れか１つの前記メモリセルのトランジスタを非導通状態にして当該メモリセルを選択し、前記メモリセル直列部の両端に所定の読み出し電圧を印加して、前記選択したメモリセルに対してデータの読み出しを行う第１のステップを実行し、
データ書き込み時において、少なくとも選択された前記メモリセルブロックに対し、前記メモリセル直列部の何れか１つの前記メモリセルのトランジスタを非導通状態にして当該メモリセルを選択し、前記メモリセル直列部の両端に所定の書き込み電圧を印加して、前記選択したメモリセルに対してデータの書き込みを行う第２のステップを実行することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項７】
データ消去時において、少なくとも選択された前記メモリセルブロックに対し、前記メモリセル直列部の何れか１つの前記メモリセルのトランジスタを非導通状態にして当該メモリセルを選択し、前記メモリセル直列部の両端に所定の消去電圧を印加して、前記選択したメモリセルに対してデータの消去を行う第３のステップを実行することを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧印加によって抵抗値が変化する可変抵抗素子を用いた不揮発性半導体記憶装置、及び、当該不揮発性半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
従来から高集積化が可能なＥＥＰＲＯＭ（電気的に消去書き込み可能な読み出し専用メモリ）として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの例として図１５〜４に示す。図１５はＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリアレイの等価回路図、図１６は図１５の回路に対応するレイアウトの平面図、図１７は図１６のＡ−Ａ’線におけるレイアウトの断面図を示している。図１５において、ＭＣ０〜ＭＣ３１はメモリセル、ＢＬ０〜ＢＬ４２２３はビット線、ＷＬ０〜ＷＬ３１はワード線、ＳＳＴ及びＧＳＴは選択トランジスタであり、ＳＳＬ及びＧＳＬは各々選択トランジスタＳＳＴ及びＧＳＴに対する選択信号を表している。図１６及び図１７において、符号１９は金属配線層、符号１５は浮遊ゲート、符号１７はワード線となる制御ゲート、符号１４はトンネル酸化膜、符号１６及び１８は層間ゲート絶縁膜、符号２１、２１ａ、２１ｂはメモリセルＭＣ０〜ＭＣ３１のソースあるいはドレイン領域、符号１０はｐ型シリコン基板、符号１１はｎ型ウェル、符号１２はｐ型ウェル、符号１３は素子分離絶縁膜である。このように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、例えば図１５に示すように例えば３２個のメモリセルＭＣ０〜ＭＣ３１を直列に並べ、その両端で選択トランジスタＳＳＴ及びＧＳＴを設けた構造になっている。そのため、図１６、図１７に示すように隣接するメモリセルトランジスタ間でソースあるいはドレイン領域を共有できるため、１ビット当たりのメモリサイズを大幅に削減でき、チップ面積の増大を抑えることができる。このようにＮＡＮＤ型フラッシュＥＥＰＲＯＭはそのセルサイズが小さくビットコストが安価という大容量ファイルメモリとしての最大の特徴を有している。
【０００３】
メモリセルトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的には、浮遊ゲートにチャンネルから電子を注入した閾値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子をチャンネルに放出させた閾値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近では、閾値分布制御をより細分化することで、４値データ記憶等の多値記憶方式も行われている。
【０００４】
ここで、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み動作について図１８を参照して説明する。なお、以下の説明において、互いに直列に接続された複数のメモリセルをブロックと称する。データ書き込みに際しては、予めＮＡＮＤセルブロック内を一括してデータ消去する。これは、選択されたＮＡＮＤセルブロックの全制御ゲート線ＷＬ０〜ＷＬ３１（ワード線）に接地電位Ｖｓｓを与え、セルアレイのｐ型ウェル（図１７の１２）に昇圧された正の消去電圧Ｖｅｒａ（例えば、３ミリ秒、２１Ｖの消去パルス）を与えて、浮遊ゲートに蓄積される電子をチャンネルに放出させることにより行われる。これにより、ＮＡＮＤセルブロック内の全てのデータは“１”状態（消去状態）になる。データ書き込みは、上述した一括データ消去後に、ソース側から順に、選択された制御ゲート線に沿って接続される複数のメモリトランジスタ（これを通常、１ページという）に対して一括して行われる。
【０００５】
書き込み動作では、選択されたワード線（ここではＷＬ１７）に昇圧された正の書き込み電圧Ｖｐｇｍが、選択されなかった非選択ワード線（ＷＬ０〜ＷＬ１６、ＷＬ１８〜ＷＬ３１）に中間電位Ｖｐａｓｓが、ビット線（ＢＬ０、ＢＬ１）の選択ゲート線ＳＳＬにＶｃｃが、共通ソースＳＬ側の選択ゲート線ＧＳＬにＶｓｓ（＝０Ｖ）がそれぞれ与えられる。また、“０”データを書き込むべきビット線ＢＬ０にはＶｓｓが、“１”データを書き込むか消去状態を保つ書き込み禁止のビット線ＢＬ１にはＶｃｃが与えられる。
【０００６】
この時、Ｖｓｓが与えられたビット線ＢＬ０に接続する選択メモリセルＭＣ１７０では、チャンネルの電位がＶｓｓに保持され、Ｖｐｇｍが与えられた制御ゲートとチャンネル領域との間に大きな電界がかかって、チャンネル領域から浮遊ゲートにトンネル電流による電子の注入現象が生じる。ただし、同じビット線ＢＬ０に接続するＶｐａｓｓが与えられた他の非選択メモリセルでは、十分な電界がかからず、データの書き込みが行われない。
【０００７】
一方、Ｖｃｃが与えられたビット線ＢＬ１に沿うメモリセルは、ＮＡＮＤセルのチャンネル領域がＶｃｃまたはＶｃｃ−Ｖｔｈ（Ｖｔｈは選択メモリセルの閾値電圧）に予備充電されることにより、カットオフする。そして、制御ゲートに書き込み電圧Ｖｐｇｍおよび中間電圧Ｖｐａｓｓが与えられた制御ゲート１７、浮遊ゲート１５、チャンネル領域及びｐ型ウェル１２を介した直列容量結合によりチャンネルの電位が上昇して、電子の注入現象が妨げられる。
【０００８】
以上のようにして、Ｖｓｓが与えられたビット線ＢＬ０とＶｐｇｍが与えられた選択ワード線ＷＬ１７との交差部のメモリセルＭ１７０でのみ浮遊ゲートに対する電子の注入が行われることにより、他のメモリセルへの“０”データの書き込みが禁止される。これに対して、選択ブロック内の書き込み禁止のメモリセルにおいては、上述のようにチャンネルの電位が、ワード線とＮＡＮＤセルのチャンネル領域との容量カップリングによって決定される。しかし、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、書き込み及び消去に伴う電荷の移動はＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象によって行っているため、書き込み・消去時間がミリ秒単位と、高速書き込みおよび消去を要する用途には適していない。
【０００９】
このようなＮＡＮＤ型セルアレイ構造を用いた別の実施例として、例えば、特許文献１に、磁気抵抗素子とＭＯＳトランジスタを並列に接続したメモリセルを複数個直列に接続し、その両端の少なくとも一方に選択ゲートを設けた構造のＮＡＮＤ型磁気ランダムアクセスメモリ（ＮＡＮＤ型ＭＲＡＭ）が開示されている。これを図１９及び図２０に示す。図１９はＮＡＮＤ型ＭＲＡＭの等価回路図、図２０は図１９に示した等価回路の内、１つのメモリセルブロック（例えばメモリセルブロック２６）のレイアウトの断面図を示している。図１９において、符号３０、３２、３４、３６は記憶担体となる磁気抵抗素子、符号３１、３３、３５、３７は各磁気抵抗素子を選択するセル選択トランジスタ、ＷＬ０〜ＷＬ３はセル選択トランジスタのゲート制御信号となるワード線、符号３８はメモリブロックを選択する選択トランジスタ、ＳＳ０〜ＳＳ１は選択トランジスタの制御ゲート信号を示す。図２０において、図１９と同じ部位には同じ符号を付している。なお、ここで符号３０、３２、３４、３６の磁気抵抗素子は磁気トンネル接合（ＭＴＪ＝Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子とし、符号４６〜４９は書き込みワード線である。ＭＴＪ素子へのデータの書き込みは、書き込みワード線に電流を流し、その周辺に発生する磁界によりＭＴＪ素子内に設けられる自由磁性体層の磁気モーメントを反転させることによって行われる。
【００１０】
このようなＮＡＮＤ型セルアレイ構造は、セル選択トランジスタ３１、３３、３５、３７  を直列接続することで、ソース／ドレイン領域を隣接するメモリセルで共有できるため、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ同様に、１ビット当たりのメモリサイズを大幅に削減できる。比較のために、図１９及び図２０のようにメモリセルの直列構造を採らない磁気抵抗素子を用いた所謂ＮＯＲ型の磁気ランダムアクセスメモリ（ＮＯＲ型ＭＲＡＭ）の等価回路及びそのレイアウトの断面図を図２１、図２２に示す。図２１において、符号４９は磁気抵抗素子、符号５０はセル選択トランジスタ、符号５１はグローバルビット線ＧＢＬ、符号５２はローカルビット線ＬＢＬ、符号５３はメモリブロック４８を選択する選択トランジスタ、ＷＬ０〜ＷＬ３はワード線、ＳＳ０及びＳＳ１は選択トランジスタの制御ゲート信号である。図２２において、図２１と同じ部位には同じ符号を付している。ここで図２０と同様に符号４９はＭＴＪ素子とし、符号６６は書き込みワード線である。図２０と比較し、図２２ではセル選択トランジスタのソース電極に接地電位を与えるためにコンタクト６７及びセル選択トランジスタ間を分離する分離領域６８を要することが分かる。このように図１９及び図２０に示したＮＡＮＤ型のセル構成は、図２１及び図２２に示したようなビット線に磁気抵抗素子とトランジスタを直列に接続したメモリセルを接続したメモリアレイに対してチップ面積の増大を抑えることができる。
【００１１】
前述のように、ＮＡＮＤ型ＭＲＡＭでは、セル選択トランジスタに並列に接続された磁気抵抗素子３０、３２、３４、３６は、例えば、強磁性層／絶縁層／強磁性層（例えば、ＮｉＦｅ／ＡｌＯ／ＮｉＦｅ）からなる磁気トンネル接合（ＭＴＪ）で構成され、強磁性層のスピンの向きが平行か反平行によって抵抗値が変化する。ＭＴＪ素子のサイズが例えば０．４μｍ×０．８μｍの場合、抵抗値は約１０ｋΩであり、抵抗変化率（ＭＲ比＝Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔａｎｃｅ  Ｒａｔｉｏ、低抵抗値と（高抵抗値−低抵抗値）の比）は、３０％程度である。
【００１２】
データの書き込み・消去動作は、自由層と呼ばれる一方の強磁性層のスピンの向きを書き込み用ワード線４６、４７、４８、４９とビット線２９に電流を流すことによって発生する磁界によって反転させる。書き込み及び消去速度は、磁化反転のため、ナノ秒単位と速い。
【００１３】
読み出し動作は、図１９あるいは図２０を参照し、選択するビット線２９にＶｃｃ、選択するメモリセルにつながる選択ゲートＳＳ０にＶｃｃ、選択ワード線ＷＬ２にＶｓｓ（＝０Ｖ）、非選択のＷＬにＶｃｃをそれぞれ印加する。磁気抵抗素子３２のビット線側には、Ｖｃｃが、ソース側にはＶｓｓが印加され、磁気抵抗素子３２の抵抗値を読み出す。
【００１４】
しかし、図２０に示すように、ビット線と磁気抵抗素子の間に配線層１００があるため、ビット線２９と磁気抵抗素子３２、３４、３６、３８との距離が図２１、図２２に示すＮＯＲ型ＭＲＡＭのメモリアレイのビット線５２と磁気抵抗素子４９の距離に対して大きくなり、データの書き込み・消去動作時にビット線２９に流す電流がＮＯＲ型ＭＲＡＭの場合に比べて相対的に大きくなるため、ＮＡＮＤ型ＭＲＡＭではビット線のエレクトロマイグレーションが問題になる。すなわち、ビット線の周囲に発生する磁界の強度が距離に依存して弱くなるため、これを補償するにはより大きな電流をビット線に流す必要が生じ、これがマイグレーションの要因となり得る。
【００１５】
【特許文献１】
米国特許第６３３１９４３号明細書
【００１６】
【発明が解決しようとする課題】
以上のように、ＮＡＮＤ型のメモリセルユニットを用いたメモリアレイは、ビット線とのコンタクトおよびソース線が直列に隣接するセル間で共有でき、１ビット当たりのメモリサイズを大幅に削減できるため、チップ面積の増大を抑えることができ、高集積の点では非常に有利である。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、書き込み・消去時間がミリ秒と長く、ＮＡＮＤ型ＭＲＡＭの場合、書き込み電流が大きくなるという問題がある。
【００１７】
本発明は、上記問題点に鑑みてなされたもので、その目的は、上記問題点を解消し、高集積化に適したＮＡＮＤ型メモリセルユニットを用いて、高速書き込み及び消去を実現し、且つ、高信頼性の不揮発性半導体記憶装置を実現する点にある。
【００１８】
【課題を解決するための手段】
この目的を達成するための本発明に不揮発性半導体記憶装置の第一の特徴構成は、半導体基板上に形成されたトランジスタと前記トランジスタのソース・ドレイン端子間に接続された電圧印加によって抵抗値が変化する可変抵抗素子とを備えてなるメモリセルを、複数個アレイ状に配置してメモリセルアレイを構成した点にある。
【００１９】
上記不揮発性半導体記憶装置の第一の特徴構成によれば、メモリセルを構成するトランジスタをオフ状態にし、メモリセルの両端に所定の電圧を印加すれば、読み出し動作では、可変抵抗素子の抵抗値に応じた読み出し電流の変化を識別することで、可変抵抗素子を記憶担体として記憶したデータの読み出しができる。また、該トランジスタをオン状態にすることで、該トランジスタを流れる電流が支配的となり、当該メモリセルを読み出し対象でない非選択状態にして、該トランジスタがオフ状態の選択メモリセルと区別することができる。更に、書き込み或いは消去動作においても、書き込み・消去対象のメモリセルに対し、メモリセルを構成するトランジスタをオフ状態にし、読み出し動作と同様にメモリセルの両端に印加する電圧値や極性を調整することで、可変抵抗素子の抵抗値を変化させることができ、可変抵抗素子を記憶担体としてデータの記憶（書き込み・消去）が可能となる。また、非選択メモリセルについても、読み出し動作と同様に非選択メモリセルのトランジスタをオン状態にすることで、可変抵抗素子の両端に印加されるべき書き込みまたは消去電圧が、オン状態のトランジスタによって印加されなくなるので、データの記憶（書き込み・消去）が選択的に禁止できる。つまり、可変抵抗素子としてメモリセルの両端に印加する電圧パルスの振幅及びパルス幅を適宜調整し、高速な書き込み・消去が可能な材料を選択することにより、高速書き込み及び消去が実現できるとともに、書き込み・消去時に大電流を流す必要も無く、高信頼度の不揮発性半導体記憶装置を提供できる。
【００２０】
また、半導体基板上に形成されたトランジスタと可変抵抗素子を並列接続したメモリセル構造と、可変抵抗素子として電圧印加によって抵抗値が変化する特性の可変抵抗素子を採用することで、読み出し時と書き込み時で、メモリセルの選択・非選択動作が同じ論理構成となるため、デコーダ回路等の周辺回路の簡素化も図れる。
【００２１】
更に、同第二の特徴構成は、前記可変抵抗素子が、マンガンを含有するペロブスカイト構造の酸化物で形成されている点にある。
【００２２】
上記不揮発性半導体記憶装置の第二の特徴構成によれば、メモリセルの両端に印加する電圧パルスの振幅及びパルス幅を調整することで、例えば、７Ｖ以下の電圧振幅で且つ１００ｎｓ以下のパルス幅の書き込みパルスの印加で、１桁乃至２桁以上の抵抗変化が得られ、高速且つ低電力で書き込み・消去が可能な可変抵抗素子が実現でき、高速書き込み及び消去が可能な不揮発性半導体記憶装置を提供できる。
【００２３】
また、同第三の特徴構成は、前記メモリセルを複数個直列接続したメモリセル直列部を含むメモリセルブロックを、複数個配置してメモリセルアレイを構成した点にある。更に、同第四の特徴構成は、前記メモリセルブロックが、前記メモリセル直列部の少なくとも一端に選択トランジスタを備えている点にある。
【００２４】
上記不揮発性半導体記憶装置の第三及び第四の特徴構成によれば、所謂ＮＡＮＤ型セルアレイ構造となり、１ビット当たりのメモリサイズを大幅に削減でき、しかも、上記の如く、高速書き込み及び消去が可能な、高信頼度の不揮発性半導体記憶装置を提供できる。特に、上記第四の特徴構成によれば、メモリセルブロックを複数個並列に接続し、一方端を読み出し或いは書き込み・消去電圧を印加するビット線に接続することで、メモリセル直列部の直列個数を制限しながら、つまり、読み出し速度の大きな低下を防止しながら、大容量化が可能となる。
【００２５】
また、同第五の特徴構成は、上記ＮＡＮＤ型セルアレイ構造において、前記メモリセルを構成する前記トランジスタのオン抵抗が、データの記憶状態に対応して変化する前記可変抵抗素子の抵抗値の変化範囲より低い点にある。
【００２６】
上記不揮発性半導体記憶装置の第五の特徴構成によれば、メモリセル直列部の両端に所定の読み出し、書き込み、或いは、消去電圧を印加した場合に、非選択状態のメモリセルにおける電圧降下分を低く抑えることができ、選択メモリセルの両端に効率的に必要な電圧を印加できる。つまり、選択メモリセルの可変抵抗素子の抵抗値の状態に応じて当該メモリセルを流れる電流変化を大きくでき、読み出し速度や動作マージンを拡大することができる。また、非選択状態のメモリセルの両端にかかる電圧を低減できるので、書き込み時に非選択メモリセルのデータを破壊する書き込みディスターブ現象を抑制できる。
【００２７】
更に、本発明に係る不揮発性半導体記憶装置の駆動方法の第一の特徴構成は、上記第三乃至第五の特徴構成の不揮発性半導体記憶装置の駆動方法であって、データ読み出し時において、少なくとも選択された前記メモリセルブロックに対し、前記メモリセル直列部の何れか１つの前記メモリセルのトランジスタを非導通状態にして当該メモリセルを選択し、前記メモリセル直列部の両端に所定の読み出し電圧を印加して、前記選択したメモリセルに対してデータの読み出しを行う第１のステップを実行し、データ書き込み時において、少なくとも選択された前記メモリセルブロックに対し、前記メモリセル直列部の何れか１つの前記メモリセルのトランジスタを非導通状態にして当該メモリセルを選択し、前記メモリセル直列部の両端に所定の書き込み電圧を印加して、前記選択したメモリセルに対してデータの書き込みを行う第２のステップを実行する点にある。
【００２８】
更に、本発明に係る不揮発性半導体記憶装置の駆動方法の第二の特徴構成は、更に、データ消去時において、少なくとも選択された前記メモリセルブロックに対し、前記メモリセル直列部の何れか１つの前記メモリセルのトランジスタを非導通状態にして当該メモリセルを選択し、前記メモリセル直列部の両端に所定の消去電圧を印加して、前記選択したメモリセルに対してデータの消去を行う第３のステップを実行する点にある。
【００２９】
上記不揮発性半導体記憶装置の駆動方法の特徴構成によれば、ＮＡＮＤ型セルアレイ構造において、前記メモリセル直列部の両端に印加する電圧を適宜選択することで、同じ要領で、選択したメモリセルに対してデータの読み出し、書き込み、または、消去が実行できる。
【００３０】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。
【００３１】
図１は、本発明装置を構成する所謂ＮＡＮＤ型セルアレイ構造のメモリセルアレイの一部を示す回路図であり、電圧印加によって抵抗値が変化する可変抵抗素子Ｒｉｊを用いたメモリセル１の基本構成の等価回路を示している。
【００３２】
図１に示す実施例では、情報記憶の担体である可変抵抗素子ＲｉｊとＮＭＯＳトランジスタからなるセルトランジスタＴｉｊを並列に接続してメモリセル１を形成し、更に、メモリセル１を４個直列接続してメモリセル直列部２を形成し、メモリセル直列部２の一方端にＮＭＯＳトランジスタからなる選択トランジスタＳｉを直列に接続してメモリセルブロック３を形成し、データの読み出し／書き込みを行うビット線ＢＬにメモリセルブロック３を複数並列に接続し（図１では２つ分を図示）、メモリセルブロック３のビット線ＢＬに接続しない他端側をソース線（図１では接地記号で示す）に接続してある。本実施形態では、メモリセルブロック３の選択トランジスタＳｉ側をビット線ＢＬに接続している。図示しないが、前記ビット線ＢＬを複数、同じ要領で形成し、配列することで、メモリセルアレイが構成される。メモリセル直列部２の各セルトランジスタＴｉｊのゲートは夫々異なるワード線Ｗｉｊによって駆動され、ワード線Ｗｉｊのレベルによって各セルトランジスタＴｉｊのオン・オフ状態が切り替わる。また、選択トランジスタＳｉのゲートはブロック選択線ＢＳｉによって駆動され、ブロック選択線ＢＳｉのレベルによって各選択トランジスタＳｉのオン・オフ状態が切り替わり、選択トランジスタＳｉがオン状態のメモリセル直列部２が選択状態となる。
【００３３】
本実施形態では、電圧印加によって抵抗が変化する可変抵抗素子Ｒｉｊは、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有するマンガンを含有する酸化物で形成されたものを用いる。より具体的には、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２ＦｅＭｏＯ６  、Ｓｒ２ＦｅＷＯ６等の構造式で表される材料を使用する。
【００３４】
上記マンガンを含有する酸化物からなる可変抵抗素子に電圧を印加すると、図２、図３に示すようにパルス印加回数、パルス印加時間、印加電圧によって抵抗値が連続的に変化し、抵抗変化率は１０倍から１０００倍まで変化させることが可能である。図２及び図３は各々試料の製造条件及びパルスの印加条件（図２はパルスのピーク電圧３２Ｖで７１ｎｓ間継続印加、図３はパルスのピーク電圧２７Ｖで６５ｎｓ間継続印加）を変えた場合の印加パルス数と抵抗値の依存関係を示したものである。このように条件に依存して特性は変化するが、電圧パルスの印加によって、抵抗値が増加することを示している。パルス印加によって変化した抵抗値は印加停止後も保持されるため、この可変抵抗素子を用いたメモリセルにデータを不揮発に記憶することができる。
【００３５】
従って、各メモリセル１の可変抵抗素子Ｒｉｊを夫々選択しながらその両端に所定の書き込み電圧を印加することで、その抵抗値を変化させ、その変化した抵抗値により２値データまたは３値以上の多値データを記憶することができる。また、可変抵抗素子Ｒｉｊの抵抗値は連続的に変化するため、単体メモリセルとしては、アナログデータを記憶することもできる。
【００３６】
また、上記マンガンを含有する酸化物からなる可変抵抗素子は、書き込み時間が数１０ナノ秒から２００ナノ秒であるため、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのミリ秒単位（ＦＮトンネル書き込みの場合）に対しても書き込み速度が速い。消去は、逆極性の電圧を数１０ナノ秒から２００ナノ秒印加、または、書き込みと同じ電圧を長時間（マイクロ秒以下）印加することで可能であり、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのミリ秒単位に対して同じく速い。
【００３７】
図１に示す本実施形態のメモリセルアレイは、図１９に示したＮＡＮＤ型ＭＲＡＭのメモリセルアレイ構成に類似しているが、情報記憶の担体として電圧印加によって抵抗値が変化する可変抵抗素子Ｒｉｊを用いている点で特徴的に相違する。従来のＭＲＡＭやＯＵＭ（＝Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ、記憶素子に相変化膜を利用する不揮発性半導体メモリ技術）等抵抗素子を用いた１つのメモリセルは、図２１あるいは図２２に示したように、従来セルトランジスタと抵抗素子を直列接続していたが、本発明装置では、図１に示すように、この可変抵抗素子ＲｉｊとＮＡＮＤ型セルアレイ構造を融合させたことにより、従来困難であった高集積化と高速化の両立を図っている。
【００３８】
次に、本発明装置の動作について、図１を用いて説明する。スタンバイ状態中（読み出し、書き込み、消去等が非動作状態）は、全てのワード線ＷＬ００〜ＷＬ０３，ＷＬ１０〜ＷＬ１３を“Ｈ”（高）レベルにしておき、ブロック選択線ＢＳ０，ＢＳ１は“Ｌ”（低）レベルにしておく。このとき、全てのセルトランジスタＴｉｊはオン状態に、選択トランジスタＳｉはオフ状態なっており、ビット線ＢＬのレベルに拘わらず、各可変抵抗素子Ｒｉｊの両端は、可変抵抗素子Ｒｉｊと並列接続されたセルトランジスタＴｉｊにより電気的に短絡されて同電位となる。長時間のスタンバイ状態中、常に可変抵抗素子Ｒｉｊの両端は短絡しているため、たとえセルトランジスタＴｉｊのｐｎ接合にリーク電流があったとしても、可変抵抗素子Ｒｉｊの両端の電位差は０Ｖであるため電流が流れず、記憶データが破壊されることはない。
【００３９】
次に、メモリセル直列部２の何れか１つのメモリセル１を選択する場合を考える。例えば、図１中の上側のメモリセル直列部２のソース線から２番目、選択トランジスタＳ０から３番目のメモリセル１Ａ（Ｔ０２、Ｒ０２）を選択する場合を考える。
【００４０】
セルトランジスタＴ０２のみオンからオフ状態に遷移させる。次いで、選択したメモリセルブロック３のブロック選択線ＢＳ０を“Ｌ”から“Ｈ”レベルに遷移させ、選択トランジスタＳ０のみオフからオン状態にする。選択されたメモリセルブロック３の内、ソース線側から１番目、３番目、４番目のセルトランジスタＴ０３，Ｔ０１，Ｔ００は夫々オン状態で、ソース線側から２番目の選択したメモリセル１のセルトランジスタＴ０２はオフ状態であるから、選択されたメモリセル１Ａの可変抵抗素子Ｒ０２の一端は接地電位のソース線に電気的に接続され、他端は選択トランジスタＳ０を介してビット線ＢＬに電気的に接続される。
【００４１】
ところで、本実施形態の回路構成は、図４に示す可変抵抗素子ＲｉｊとセルトランジスタＴ＊ｉｊが直列に接続されたメモリセル４を並列に構成し、このメモリセル並列部５を選択トランジスタＳｉを介してビット線ＢＬに接続したＮＯＲ型のメモリセルアレイ構成と、論理動作上等価な回路になり、従来例で示した図２１のメモリセルアレイ構成と同様となる。ここで、セルトランジスタＴ＊ｉｊはメモリセル直列部２におけるセルトランジスタＴｉｊ以外の残余のセルトランジスタを直列に合成したものと等価となり、そのゲートを駆動するワード線ＷＬ＊ｉｊは図１に示すワード線ＷＬｉｊとレベルの“Ｈ”  、“Ｌ”が反転する。可変抵抗素子Ｒｉｊは図１と図４でそのまま対応する。
【００４２】
従って、可変抵抗素子Ｒｉｊを用いたメモリセル１を直列に接続してＮＡＮＤ型セルアレイ構造を採用しても、従来のＮＯＲ型セルアレイ構造と同様に任意のメモリセル１に対して読み出し、書き込み等が行え、完全なランダムアクセスが可能となる。
【００４３】
書き込み時の電圧は、選択ビット線ＢＬに書き込み電圧Ｖｐｇｍ（例えば５Ｖ）、非選択のワード線ＷＬ０３，ＷＬ０１，ＷＬ００にセルトランジスタＴｉｊのオン電圧Ｖｏｎ（例えば３Ｖ）を印加し、選択ワード線ＷＬ０２にＶｓｓ（＝０Ｖ）を印加する。すると、各トランジスタのオン抵抗を仮に無視すれば、選択メモリセル１Ａの可変抵抗素子Ｒ０２のビット線ＢＬ側にＶｐｇｍ、ソース線側にＶｓｓが印加され、書き込みが行われる。
【００４４】
消去時の電圧は、ビット線ＢＬに書き込み電圧と逆極性の電圧Ｖｅｒａ（例えば−５Ｖ）、非選択のワード線ＷＬ０３，ＷＬ０１，ＷＬ００にセルトランジスタＴｉｊのオン電圧Ｖｏｎ（例えば３Ｖ）、選択ワード線ＷＬ０２にＶｓｓ（＝０Ｖ）を印加する。すると、各トランジスタのオン抵抗を仮に無視すれば、選択メモリセル１Ａの可変抵抗素子Ｒ０２のビット線ＢＬ側にＶｅｒａ、ソース線側にＶｓｓが印加され、消去が行われる。
【００４５】
また、読み出し時は、選択メモリセル１の可変抵抗素子Ｒ０２に印加される電圧によって抵抗値が変化しないようにするため、ビット線ＢＬに書き込み電圧より低い電圧Ｖｒｅａｄ（例えば２Ｖ）、非選択のワード線ＷＬ０３，ＷＬ０１，ＷＬ００にセルトランジスタＴｉｊのオン電圧Ｖｏｎ（例えば３Ｖ）、選択ＷＬ０２にＶｓｓ（＝０Ｖ）を印加する。すると、各トランジスタのオン抵抗を仮に無視すれば、選択メモリセル１Ａの可変抵抗素子Ｒ０２のビット線ＢＬ側にＶｒｅａｄ、ソース線側にＶｓｓが印加され、ビット線ＢＬを流れる電流変化により、選択メモリセル１Ａの可変抵抗素子Ｒ０２の抵抗値に対応付けられた記憶データを読み出すことができる。
【００４６】
ここで、図１に示すＮＡＮＤ型セルアレイ構造における選択されたメモリセルブロック３において、非選択でオン状態のセルトランジスタＴ０３，Ｔ０１，Ｔ００のオン抵抗は実際には０ではないので、各非選択メモリセル１の両端には一定の電圧が印加されることになる。従って、読み出し時、書き込み時等においてビット線ＢＬに印加される読み出し電圧や書き込み電圧は、非選択メモリセル１と選択トランジスタＳ０の電圧降下分を差し引いた電圧が選択メモリセル１Ａの可変抵抗素子Ｒ０２の両端に印加されることになるので、単体のメモリセル当たりの読み出し、書き込みに必要な電圧は、上記電圧降下分を加味してビット線ＢＬに印加する必要がある。
【００４７】
更に、セルトランジスタＴｉｊのオン抵抗はデータの記憶状態に対応して変化する可変抵抗素子Ｒｉｊの抵抗値の変化範囲より低いことが好ましい。つまり、非選択メモリセル１におけるオン状態のセルトランジスタＴ０３，Ｔ０１，Ｔ００と可変抵抗素子Ｒ０３，Ｒ０１，Ｒ００の夫々の合成抵抗は、選択メモリセル１Ａの可変抵抗素子Ｒ０２の抵抗値より更に低くなるので、ビット線ＢＬに読み出し電圧や書き込み電圧が印加された状態において、読み出しや書き込み対象の選択メモリセル１Ａの可変抵抗素子Ｒ０２の両端に印加される電圧が、非選択メモリセル１の可変抵抗素子Ｒ０３，Ｒ０１，Ｒ００の各両端に印加される電圧より確実に高く設定できるため、選択メモリセル１Ａの可変抵抗素子Ｒ０２にのみ選択的に読み出しや書き込みに必要な電圧を印加し、他の非選択メモリセル１の可変抵抗素子Ｒ０３，Ｒ０１，Ｒ００には誤書き込みとならない低い電圧が印加されるようにすることができる。
【００４８】
図５は、図１の可変抵抗素子Ｒｉｊを用いたメモリセル１を直列に接続してＮＡＮＤ型セルアレイ構造の回路構成を実現するための具体的な半導体基板上における素子構成の概略を説明する図であり、図５（ａ）は平面図、図５（ｂ）は断面図を夫々示している。図５に示すように、可変抵抗素子Ｒ００、Ｒ０１、Ｒ０２、Ｒ０３は、セルトランジスタＴ００、Ｔ０１、Ｔ０２、Ｔ０３の上に形成される。また、ビット線ＢＬは、選択トランジスタＳ０のドレイン領域に接続され、各可変抵抗素子Ｒｉｊの上に形成される。メモリセル構造としては、セルトランジスタＴｉｊのゲート層を最小加工寸法（Ｆ）で形成でき、拡散層やチャネル形成のアクティブ領域を最小加工寸法（Ｆ）で形成できるため、製造が容易な平面トランジスタで、しかも１個のメモリセルサイズは、２Ｆ×２Ｆ＝４Ｆ２に縮小できる。また、Ａｌ配線などを用いてビット線ＢＬの加工寸法がＦより大きい場合（例えば、線幅が１．５Ｆの場合）、メモリセルサイズは２Ｆ×３Ｆ＝６Ｆ２になる。
【００４９】
ＮＡＮＤ型セルアレイ構造のメモリセルサイズは、図４に示すＮＯＲ型セルアレイ構造のメモリセルサイズ（ＮＯＲ型のフラッシュメモリと同等のセルサイズ（８Ｆ２〜１０Ｆ２））の約半分にできる。この結果、本発明装置のビット単価が低くなり、同じ製造コストで、メモリサイズの大容量化が図れる。また、同じメモリ容量では、チップサイズが小さく場所を取らず、高密度実装が可能となる。更に、チップサイズが小さいため、応力に対して強いという特徴も備える。
【００５０】
図６〜図１４に本発明装置の製造方法を示す。セルトランジスタＴｉｊ及び選択トランジスタＳｉは、通常のＣＭＯＳプロセスにおいてｐ型基板或いはｐ型ウェル９００に形成され、トランジスタ形成後、隣接するゲート間のｎ＋  型拡散層領域９０１からトランジスタのソース電極とドレイン電極をプラグ９０２を形成して上部の層に上げる（図６）。
【００５１】
次に、セルトランジスタＴｉｊのソース電極，ドレイン電極の一方のプラグ９０２上に可変抵抗素子Ｒｉｊの下部電極９０３を形成した後、絶縁層９０４を形成する（図７）。その後、下部電極９０３上に開口部９０５を形成する（図８）。抵抗素子膜を成膜し開口部９０５に埋め込み、ＣＭＰ法で平坦化を行い、可変抵抗素子Ｒｉｊ（９０６）を形成する（図９）。上部電極を形成するために開口部９０７を形成し（図１０）、上部電極９０８を成膜し開口部９０７に埋め込む（図１１）。その後、フォトリソグラフィと異方性エッチングにより、上部電極９０８を加工する（図１２）。層間絶縁膜９０９を成膜した後、ＣＭＰで平坦化する（図１３）。ビット線ＢＬを形成するため、ビアホールを形成後、タングステンプラグ９１０を形成し、その後、ビット線ＢＬとなる金属層を形成し、フォトリソグラフィと異方性エッチングによりビット線ＢＬ（９１１）を形成する。以上のようにして、可変抵抗素子Ｒｉｊ（９０６）を記憶担体としたＮＡＮＤ型セルアレイ構造のメモリアレイの製造が可能になる。
【００５２】
【発明の効果】
以上、本発明によれば、トランジスタと可変抵抗素子を並列接続してメモリセルを構成することにより、セル面積の小さいメモリセルを実現することができ、且つ、ランダムアクセス機能も保つことができる。より詳細には、本発明では可変抵抗素子（記憶担体）として、ペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有するマンガンを含有する酸化物で形成されたものを用いた。これにより、図６を用いて説明したように書き込み時間が数１０ナノ秒から２００ナノ秒、消去時間がマイクロ秒以下と、不揮発性半導体記憶装置として極めて高速なランダムアクセスが可能となった。従って、本発明により従来困難であった高集積化（小さいセル面積）と高速アクセスの両立が可能となった。
【００５３】
更に、書き込み電圧パルスの印加条件により可変抵抗素子の抵抗変化率を連続的に１０倍から１０００倍にまで高めることができたため、ＭＲＡＭでは原理的に困難であった１つのメモリセルでの多値記憶への応用が容易となり、同じメモリセル数であれば大容量化が、同じ容量であればより低コスト化が実現される。
【００５４】
更に、本発明装置の製造においては、セルトランジスタ及びブロック選択トランジスタの形成までは一般的なＣＭＯＳプロセスを用いることができるため、特殊な工程を必要としない。これにより、プロセスコストの増大を抑制すると共に、ＣＭＯＳプロセスで形成される論理回路との統合が容易となる。
【００５５】
また、同じメモリ容量であれば半導体記憶装置としてのチップサイズが小さくなるため、応力に対しても高い機械的強度を有し、使用環境が過酷な携帯電話等の用途に対しても最適な半導体記憶装置が提供できる。
【００５６】
更に、書き込み及び消去動作は電圧パルス印加で制御し、大きな電流を必要としないためエレクトロマイグレーションの問題が回避され、高い信頼性が得られる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリセルアレイの一部を示す等価回路図
【図２】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子の両端に印加する書き込みパルスの電圧振幅と可変抵抗素子の電気抵抗の関係を示す特性図
【図３】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子の両端に印加する書き込みパルスの電圧振幅と可変抵抗素子の電気抵抗の関係を示す他の特性図
【図４】図１に示す本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリセルアレイをＮＯＲ型セルアレイ構造に変換した等価回路図
【図５】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリセルアレイのレイアウトの一部を示す平面図（ａ）と、同メモリセルアレイの素子構造の断面図（ｂ）
【図６】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図７】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図８】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図９】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図１０】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図１１】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図１２】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図１３】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図１４】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの製造工程の一部を説明する工程断面図
【図１５】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの等価回路図
【図１６】図１５に示す従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの等価回路図に対応するレイアウトの平面図
【図１７】図１６のレイアウト平面図のＡ−Ａ’線における素子構造の断面図
【図１８】図１５に示す従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの動作説明図
【図１９】従来のＮＡＮＤ型ＭＲＡＭのメモリセルアレイの等価回路図
【図２０】図２に示した従来のＮＡＮＤ型ＭＲＡＭのメモリセルアレイの素子構造の断面図
【図２１】従来のＮＯＲ型ＭＲＡＭのメモリセルアレイの等価回路図
【図２２】図２２に示した従来のＮＯＲ型ＭＲＡＭのメモリセルアレイの素子構造の断面図
【符号の説明】
１：      メモリセル
２：      メモリセル直列部
３：      メモリセルブロック
Ｒｉｊ：  可変抵抗素子  （ｉ＝０〜１，Ｊ＝０〜３）
Ｔｉｊ：  セルトランジスタ  （ｉ＝０〜１，Ｊ＝０〜３）
Ｓｉ：    選択トランジスタ  （ｉ＝０〜１）
ＢＬ：    ビット線
Ｗｉｊ：  ワード線  （ｉ＝０〜１，Ｊ＝０〜３）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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