(57)【要約】【課題】下位入力データを正確に表現でき、かつデータ偏りを抑制する。【解決手段】本発明のデータ丸め補正回路は、上位積分データ７を遅延させて第１遅延データ１０を出力する第１遅延手段１４と、第１遅延データ１０を遅延させて第２遅延データ１１を出力する第２遅延手段１５と、下位積分データ９を遅延させて下位遅延積分データ８を出力する第３遅延手段１６と、第１遅延データ１０と第２遅延データ１１を演算して帰還データ６を出力する演算手段１７と、Ｊビットの入力データ１から下位（Ｊ−Ｋ）ビットを取り出した下位入力データ４と帰還データ６を加算してＬビットの上位積分データ７と（Ｊ−Ｋ−Ｌビット）の下位積分データ９と桁あふれビットである補正データ５を出力する積分手段１３と、入力データ１から上位Ｋビットを取り出した上位入力データ２に補正データ５を加算してＫビットのデータ３を出力する加算手段１２を備えている。【選択図】    図１
2004274623.tif 000002
【特許請求の範囲】
【請求項１】
Ｊビット（Ｊは自然数）の入力データのうち、上位Ｋビット（Ｋ＜Ｊ；Ｋは自然数）を取り出した上位入力データに、下位入力データに基づく補正データを加算して上位Ｋビットの出力データを出力する加算手段と、
２次元画素のうち、水平方向隣接画素、垂直方向隣接画素および斜め方向隣接画素の各画素データの少なくとも二つの画素データと下位入力データとの演算によって得られた上位ビット部を該補正データとする補正データ発生手段とを備えたデータ丸め補正回路。
【請求項２】
前記補正データ発生手段は、
被遅延データを遅延させて第１遅延データを出力する第１遅延手段と、
該第１遅延データを遅延させて第２遅延データを出力する第２遅延手段と、
該第１遅延データと第２遅延データを演算して帰還データを出力する演算手段と、
該入力データのうち、下位（Ｊ−Ｋ）ビットを取り出した下位入力データと該帰還データを加算したＬビット（Ｌ＜Ｊ−Ｋ）の上位積分データを該被遅延データとして該第１遅延手段に供給し、該上位積分データからの桁あふれビットである該補正データを出力する積分手段とを有した請求項１に記載のデータ丸め補正回路。
【請求項３】
前記Ｌビットの下位積分データを遅延させて下位遅延積分データを出力する第３遅延手段をさらに備え、
前記積分手段は、前記下位入力データと前記帰還データと該下位遅延積分データとを加算して前記上位積分データ、該下位積分データおよび前記補正データを得、該上位積分データを前記第１遅延手段に供給し、該補正データを前記加算手段に供給すると共に、該下位積分データを該第３遅延手段に供給する請求項２に記載のデータ丸め補正回路。
【請求項４】
前記第１遅延手段による遅延期間は、２次元入力データにおいて水平方向に隣接するデータが入力される間隔と等しく、該第１遅延手段による遅延期間と前記第２遅延手段による遅延期間との合計は、２次元入力データにおいて垂直方向に隣接するデータが入力される間隔と等しい請求項２または３に記載のデータ丸め補正回路。
【請求項５】
前記第２遅延手段による遅延期間は、２次元入力データにおいて水平方向に隣接するデータが入力される間隔と等しく、該第１遅延手段による遅延期間と前記第２遅延手段による遅延期間との合計は、２次元入力データにおいて垂直方向に隣接するデータが入力される間隔と等しい請求項２または３に記載のデータ丸め補正回路。
【請求項６】
前記第３遅延手段による遅延期間は、２次元入力データにおいて水平方向に隣接するデータが入力される間隔と等しい請求項３に記載のデータ丸め補正回路。
【請求項７】
前記加算手段は、該加算手段において桁あふれが生じた場合に、各ビットの値を”１”として出力データを出力する請求項１に記載のデータ丸め補正回路。
【請求項８】
前記補正データは１ビットであり、Ｊは１０であり、Ｋは８であり、Ｌは１である請求項１に記載のデータ丸め補正回路。
【請求項９】
前記入力データは、２次元画像を構成する複数の画素データが、画素毎に１水平ラインづつ、垂直方向に向かって繰り返して走査されて入力されるデータである請求項１に記載のデータ丸め補正回路。
【請求項１０】
前記演算手段は、前記第１遅延データと第２遅延データを加算して帰還データを出力する請求項２に記載のデータ丸め補正回路。
【請求項１１】
請求項１〜１０のいずれかに記載のデータ丸め補正回路が設けられた画像処理回路を備えた映像機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビット幅をデータ圧縮するデータ丸め補正処理を行うデータ丸め補正回路および、このデータ丸め補正回路が設けられた画像処理回路を備えたディジタルビデオ機器などの映像機器に関する。
【０００２】
【従来の技術】
この種のディジタルビデオ機器などの画像処理回路において、ディジタル映像信号処理は８ビット幅で行われることが多いが、８ビット幅では、レベル変化が緩やかな場合に階段状の模様が生じることがある。これを防ぐために、例えば１０ビット幅の信号処理を行うと、８ビット幅に比較して滑らかな映像を得ることができる。
【０００３】
ところが、ディジタルビデオ機器に備わった記録装置やディジタルビデオ機器に接続される表示装置などの制限によって、８ビット幅の信号が必要とされる場合には、画像処理回路により１０ビット幅で信号処理が行われたとしても、下位２ビットは切り捨てられて上位８ビットのデータが出力されることになる。
【０００４】
このような場合に、下位２ビットを切り捨てるのではなく、データ丸め補正処理を施して１０ビットデータを８ビットデータに変換するデータ丸め補正回路がある。以下、従来の各データ丸め補正回路について順次説明する。
【０００５】
図１２は、特許文献１に開示されているデータ丸め補正回路の構成を示すブロック図である。
【０００６】
図１２において、このデータ丸め補正回路は、加算手段１２と、ＲＯＭ３６と、選択手段３７とを備え、例えば１０ビットの入力データ１が８ビットの上位入力データ２と２ビットの下位入力データ４とに分けられ、２ビットの下位入力データ４に応じた１ビットの補正データを８ビットの上位入力データ２に加算して８ビットの出力データを得るものである。
【０００７】
ＲＯＭ３６には、入力データ１の２次元位置（画素位置）を示す垂直番号３０と水平番号３１とが組み合わせられてアドレスとして入力され、このアドレスに応じて異なる固定パターン３２〜３５を生成して選択手段３７に出力する。
【０００８】
選択手段３７では、２ビットの下位入力データ４の値に応じて、固定パターン３２〜３５のうちの一つを選択し、これを補正データ５として加算手段１２に出力する。この補正データ５は１ビット幅である。
【０００９】
加算手段１２は、１ビットの補正データ５と８ビットの上位入力データ２とを加算することによりデータ丸め補正処理を施して、８ビットの出力データ３を出力する。
【００１０】
このように、特許文献１のデータ丸め補正回路によれば、データ丸め補正処理される２ビットの下位入力データ４に応じて、アドレスに基づいて異なる固定パターン３２〜３５のうちの一つが選択され、これが１ビットの補正データ５として８ビットの上位入力データ２に加算されるので、複数の連続する８ビット出力データの平均値によって１０ビットの値を表すことができる。
【００１１】
以下に、図１２のデータ丸め補正回路について、図１３（ａ）および（ｂ）と図１４（ａ）および（ｂ）を参照しながら具体的に説明する。ここでは、水平方向および垂直方向ともに１６画素として１６×１６画像データを用い、下位入力データは２ビットである。
【００１２】
図１３（ａ）は、パターンＡの２ビットの下位入力データを示している。この例では、下位入力データが変化せず同じ値が連続する領域がそれぞれ、８画素×８画素の大きさで４面（０〜３）が配置されている。例えば、左上の領域０は２ビットの下位入力データが”００”であり、右上の領域１は２ビットの下位入力データが”０１”であり、右下の領域２は２ビットの下位入力データが”１０”であり、左下の領域３は２ビットの下位入力データが”１１”である。
【００１３】
図１３（ｂ）は、パターンＡに対する図１２のデータ丸め補正回路による補正データ５を示している。補正データ５は、黒点が”１”を示し、白点が”０”を示している。この例では、４面（０〜３）の領域全てにおいて、８ビットの上位入力データの最下位ビットに加算される各画素の補正データ５の平均値により２ビットの下位入力データの値が表現されている。
【００１４】
次に、図１４（ａ）は、パターンＢの下位入力データを示している。この例では、下位入力データが頻繁に変化して同じ値が連続しない場合であり、左上から右下に４５度傾いた１画素幅の直線が、左下から右上にかけて値（０〜３）が１づつ増加することが繰り返されている。この場合、全画素の下位入力データの平均値は１．５である。
【００１５】
図１４（ｂ）は、パターンＢに対する図１２のデータ丸め補正回路による補正データ５を示している。補正データ５は、黒点が”１”を示し、白点が”０”を示している。この例では、全画素において、８ビットの上位入力データの最下位ビットに加算される各画素の補正データの平均値は２であり、下位入力データの値が正確に表現されていない。
【００１６】
次に、他のデータ丸め補正回路の例を図１５に示している。
【００１７】
図１５は、公知のノイズシェーピング技術である１次シグマデルタ変調器を用いた従来のデータ丸め補正回路の構成を示すブロック図である。
【００１８】
図１５において、このデータ丸め補正回路は、積分手段４３と、遅延手段４２と、加算手段１２とを備えている。例えば１０ビットの入力データ１が８ビットの上位入力データ２と２ビットの下位入力データ４とに分けられている。
【００１９】
積分手段４３は、２ビットの下位入力データ４と帰還データ４０とを加算して、桁あふれビットである補正データ５を加算手段１２に出力すると共に、積分データ４１を遅延手段４２に出力する。この補正データ５は１ビット幅であり、積分データ４１は２ビット幅である。
【００２０】
遅延手段４２は、２ビットの積分データ４１を一旦ラッチして積分手段４３に帰還データ４０を出力する。
【００２１】
加算手段１２は補正データ５と８ビットの上位入力データ２とを加算して、８ビットの出力データ３を出力する。
【００２２】
このように、図１５のデータ丸め補正回路によれば、データ丸め補正処理される２ビットの下位入力データ４を積分手段４３で積分して、桁があふれたときに、加算手段１２で１ビットの補正データ５を８ビットの上位入力データ２に加算して８ビットの出力データを出力するので、複数の連続する８ビットの出力データの平均値によって１０ビットの値を表すことができる。
【００２３】
以下に、図１５のデータ丸め補正回路について、図１３（ａ）および（ｃ）と図１４（ａ）および（ｃ）を参照しながら具体的に説明する。前述したように、水平方向および垂直方向ともに１６画素として１６×１６画像データを用い、下位入力データは２ビットである。
【００２４】
図１３（ｃ）は、上記図１３（ａ）のパターンＡ（同じ値が連続する場合）に対する図１５のデータ丸め補正回路による補正データ５を示している。補正データ５は、黒点が”１”を示し、白点が”０”を示している。この例では、４面（０〜３）の領域全てにおいて、８ビットの上位入力データの最下位ビットに加算される各画素の補正データ５の平均値により２ビットの下位入力データの値が表現されている。ところが、この場合には垂直方向に補正データが偏っている。
【００２５】
図１４（ｃ）は、上記図１４（ａ）のパターンＢ（同じ値が連続しない場合）に対する図１５のデータ丸め補正回路による補正データ５を示している。補正データ５は、黒点が”１”を示し、白点が”０”を示している。この例では、全画素において、８ビットの上位入力データの最下位ビットに加算される各画素の補正データ５の平均値は１．５であり、２ビットの下位入力データの値が正確に表現されている。ところが、この場合にも補正データが垂直方向に偏っている。
【００２６】
【特許文献１】
特開平６−６９８０８号公報
【００２７】
【発明が解決しようとする課題】
上記従来の各データ丸め補正回路にはそれぞれ、以下のような問題がある。
【００２８】
まず、特許文献１のデータ丸め補正回路（図１２）では、図１３（ａ）および（ｂ）に示すように、データ丸め補正処理が為される２ビットの下位入力データにおいて同じ値が連続する場合には、複数の出力データの平均値によって下位入力データの値を表現することができる。ところが、図１４（ａ）および（ｂ）に示すように、下位入力データが頻繁に変化して同じ値が連続しない場合には、複数の出力データの平均値によって正確に下位入力データの値を表現することができないという問題を有していた。
【００２９】
また、特許文献１に開示されているデータ丸め補正回路では、水平方向の複数の画素データに対して、テーブルを参照して入力データのアドレスに応じた固定パターンを生成し、その固定パターンを選択することによって補正を行っているため、縦方向（垂直方向）の補正に関しては充分に考慮されておらず、パターン依存性が生じる可能性がある。
【００３０】
次に、従来の他のデータ丸め補正回路（図１５）では、水平方向の複数の出力データを平均化することによって下位入力データの値を表現することができる。ところが、垂直方向では、補正データが偏ることによって縞模様が生じるという問題を有していた。
【００３１】
本発明は、上記従来の問題を解決するもので、切り捨てられる下位入力データで同じ値が連続しない場合にも下位入力データの値を上位入力データにて正確に表現でき、かつ水平方向および垂直方向共にデータ偏りを抑制できるデータ丸め補正回路および、このデータ丸め補正回路を画像処理回路に備えたディジタルビデオ機器などの映像機器を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明のデータ丸め補正回路は、Ｊビット（Ｊは自然数）の入力データのうち、上位Ｋビット（Ｋ＜Ｊ；Ｋは自然数）を取り出した上位入力データに、下位入力データに基づく補正データを加算して上位Ｋビットの出力データを出力する加算手段と、
２次元画素データのうち、水平方向隣接画素、垂直方向隣接画素および斜め方向隣接画素の各画素データの少なくとも二つの画素データと下位入力データとの演算によって得られた上位ビット部を該補正データとする補正データ発生手段とを備えたものであり、そのことにより上記目的が達成される。
【００３３】
また、好ましくは、本発明のデータ丸め補正回路における補正データ発生手段は、被遅延データを遅延させて第１遅延データを出力する第１遅延手段と、この第１遅延データを遅延させて第２遅延データを出力する第２遅延手段と、この第１遅延データと第２遅延データを演算して帰還データを出力する演算手段と、入力データのうち、下位（Ｊ−Ｋ）ビットを取り出した下位入力データと帰還データを加算したＬビット（Ｌ＜Ｊ−Ｋ）の上位積分データを被遅延データとして第１遅延手段に供給し、上位積分データからの桁あふれビットである補正データを出力する積分手段とを有する。
【００３４】
さらに、好ましくは、本発明のデータ丸め補正回路において、Ｌビットの下位積分データを遅延させて下位遅延積分データを出力する第３遅延手段をさらに備え、積分手段は、下位入力データと帰還データと下位遅延積分データとを加算して上位積分データ、下位積分データおよび補正データを得、上位積分データを第１遅延手段に供給し、補正データを加算手段に供給すると共に、下位積分データを第３遅延手段に供給する。
【００３５】
さらに、好ましくは、本発明のデータ丸め補正回路における第１遅延手段による遅延期間は、２次元入力データにおいて水平方向に隣接するデータが入力される間隔と等しく、第１遅延手段による遅延期間と第２遅延手段による遅延期間との合計は、２次元入力データにおいて垂直方向に隣接するデータが入力される間隔と等しい。
【００３６】
さらに、好ましくは、本発明のデータ丸め補正回路における第２遅延手段による遅延期間は、２次元入力データにおいて水平方向に隣接するデータが入力される間隔と等しく、第１遅延手段による遅延期間と第２遅延手段による遅延期間との合計は、２次元入力データにおいて垂直方向に隣接するデータが入力される間隔と等しい。
【００３７】
さらに、好ましくは、本発明のデータ丸め補正回路における第３遅延手段による遅延期間は、２次元入力データにおいて水平方向に隣接するデータが入力される間隔と等しい。
【００３８】
さらに、好ましくは、本発明のデータ丸め補正回路における加算手段は、この加算手段において桁あふれが生じた場合に、各ビットの値を”１”として出力データを出力する。
【００３９】
さらに、好ましくは、本発明のデータ丸め補正回路における補正データは１ビットであり、Ｊは１０であり、Ｋは８であり、Ｌは１である。
【００４０】
さらに、好ましくは、本発明のデータ丸め補正回路における入力データは、２次元画像を構成する複数の画素データが画素毎に１水平ラインづつ、垂直方向に向かって繰り返して走査されて入力されるデータである。
【００４１】
さらに、好ましくは、本発明のデータ丸め補正回路における演算手段は、第１遅延データと第２遅延データを加算して帰還データを出力する。
【００４２】
本発明の映像機器は、請求項１〜１０のいずれかに記載のデータ丸め補正回路が設けられた画像処理回路を備えたものであり、そのことにより上記目的が達成される。
【００４３】
上記構成により、以下に、本発明の作用について説明する。
【００４４】
本発明においては、例えば、２次元画像を構成する複数の画素データは解像度が高い大きいビット数（Ｊビット、例えば１０ビット）で表現されている場合に、解像度が低い小さいビット数（Ｋビット、例えば８ビット）のデータに変換する際に、全体の画像表示に不具合を生じないようにするため、画素の２次元配置を考慮したデータ丸め補正処理を行う。
【００４５】
このため、本発明では、入力データが、２次元画像データを構成する画素毎に、１水平ライン（１次元）づつ、垂直方向に向かって繰り返しスキャン（走査）されて入力されるときに、切り捨てられる（Ｊ−Ｋ）ビット（例えば下位２ビット）の下位入力データを、積分手段にて積分演算し、桁あふれ（例えば１ビットの補正データ）によって、Ｋビット（例えば８ビット）の上位入力データに対して例えば１ビットの補正データの加算を行うか否かを判断して補正を行う。
【００４６】
このとき、画素毎に、複数の遅延手段（第１遅延手段および第２遅延手段）を用いて、例えば水平方向（横方向）および垂直方向（縦方向）にデータ（上位積分データ）を遅延させて水平方向および垂直方向の画素データ（第１遅延データおよび第２遅延データ）を生成し、演算手段にて両者を加算するなどして帰還データを生成する。この帰還データを積分手段にて下位入力データに加算して積分演算を行うことによって、水平方向および垂直方向のデータ配置を考慮した積分演算を行うことができる。
【００４７】
または、画素毎に、複数の遅延手段（第１遅延手段および第２遅延手段）を用いて、例えば左斜め４５度方向および水平方向に画素データ（上位積分データ）を順次遅延させて左斜め４５度方向および垂直方向の画素のデータ（第１遅延データおよび第２遅延データ）を生成し、演算手段にて両者を加算して帰還データを生成する。この帰還データを積分手段にて下位入力データに加算して積分演算を行うことによって、斜め方向および垂直方向のデータ配置を考慮した積分演算を行うことができる。
【００４８】
水平方向（または左斜め４５度方向）および垂直方向の帰還データを生成する際には、上位積分データのみを用いているが、残る下位積分データは、第３遅延手段によって水平方向に遅延させて積分演算することにより、データ丸め補正処理の誤差をさらに少なくすることができる。
【００４９】
大きいビット数（Ｊビット：例えば１０ビット）の画素データが、データ変換結果として少ないビット数（Ｋビット：例えば８ビット）で表現されても、画素データとして２次元画面に並べられた場合に、画素の２次元配置（垂直方向および水平方向）を考慮した例えば１ビットの補正データ”１”または”０”によって補正されているため、表示画像として全体的に不自然さが解消される。
【００５０】
【発明の実施の形態】
以下に、本発明のデータ丸め補正回路の実施形態１，２について、図面を参照しながら説明する。なお、以下の説明において、入力データは、２次元像を構成する複数の画素が水平方向に走査されて画素毎に１水平ラインづつ入力され、１水平ラインの走査が終わると、順次、垂直方向に次のラインが水平方向に走査されるものとする。本発明のデータ丸め補正回路は、例えばＣＭＯＳ論理回路によって構成することができて、集積回路に組み込んで使用することができる。
（実施形態１）
図１は、本発明のデータ丸め補正回路の実施形態１の基本構成を示すブロック図である。
【００５１】
図１において、このデータ丸め補正回路は、加算手段１２と、積分手段１３と、第１遅延手段１４と、第２遅延手段１５と、第３遅延手段１６と、演算手段１７とを備えている。これらの積分手段１３、第１遅延手段１４、第２遅延手段１５、第３遅延手段１６および演算手段１７により補正データ発生手段が構成される。
【００５２】
このデータ丸め補正回路に入力されたＪビット（Ｊは自然数）の入力データ１は、Ｋビット（Ｋ＜Ｊ；Ｋは自然数）の上位入力データ２と（Ｊ−Ｋ）ビットの下位入力データ４とに分けられる。
【００５３】
第１遅延手段１４は、入力される被遅延信号としてのＬビット（Ｌ＜Ｊ−Ｋ；Ｌは自然数）の上位積分データ７に対して、例えば１段遅延（＝水平方向１画素遅延）を行い、第１遅延データ１０を出力する。これによって、ある画素の下位入力データが丸め処理されるタイミングで、２次元データにおいて水平方向（左側）に隣接する画素のデータ（第１遅延データ）が出力される。
【００５４】
第２遅延手段１５は、入力されるデータ（第１遅延データ）１０に対して、例えばＮ段遅延（＝水平方向Ｎ画素遅延）を行い、第２遅延データ１１を出力する。第２遅延データ１１は、上位積分データ７に対してＮ＋１段遅延（＝Ｎ＋１画素遅延）されたデータである。これによって、ある画素の下位入力データが丸め処理されるタイミングで、２次元データにおいて例えば垂直方向（真下）に隣接する画素のデータ（第２遅延データ）が出力される。なお、Ｎは、水平方向に１ラインを構成するデータの個数から１を減じた数である。
【００５５】
演算手段１７は、第１遅延手段１４から出力される第１遅延データ１０（例えば１ビット）と第２遅延手段１５から出力される第２遅延データ１１（例えば１ビット）とを演算（加算）して帰還データ１６（例えば２ビット）を出力する。
【００５６】
積分手段１３は、演算手段１７から出力される帰還データ６と下位入力データ４とを加算することによって、２次元配置を考慮して、桁あふれビットである１ビット補正データ５を得ることができる。加算結果の上位のビット（例えば１ビットの上位積分データ）７は、第１遅延手段１４に供給される。なお、積分手段１３の演算内容は加算であるが、出力からのデータがフィードバックされて加算されるので、ここでは積分手段と称している。
【００５７】
遅延手段は、第１遅延手段１４および第２遅延手段１５のみでも良いが、本実施形態１では、上記二つの遅延手段１４，１５を用いたデータ演算の結果（帰還データ６＋下位入力データ４）に対して、さらに、下位ビット（例えば１ビットの下位積分データ）９をフィードバックして補正する第３遅延手段１６が設けられている。これは、下位のビットが切り捨てられることによる誤差が積み重なると、実際のデータからのずれが大きくなって表示画像に不具合が生じるからである。
【００５８】
この第３遅延手段１６は、積分の結果として切り捨てられる僅かな誤差（下位積分データ）を集めてフィードバックするために、入力される（Ｊ−Ｋ−Ｌ）ビット（例えば１ビットのデータ）に、例えば１段遅延（＝水平方向１画素遅延）を行って下位積分遅延データ８を出力する。
【００５９】
この第３遅延手段１６が設けられている場合、積分手段１３は、データ丸め補正処理をより正確に行うために、入力データのうち下位入力データ４（例えば２ビット）と、帰還データ６（例えば２ビット）と、下位積分遅延データ８（例えば１ビット）とを加算して、上位積分データ７（例えば１ビット）を第１遅延手段１４に供給し、下位積分データ９（例えば１ビット）を第３遅延手段１６に供給し、上位積分データ７からの桁あふれビット（最上位ビット）である補正データ５（例えば１ビット）を加算手段１２に供給する。例えば１ビットの補正データ５であれば、上位積分データ７からの桁あふれがある場合に”１”、上位積分データ７からの桁あふれが無い場合には”０”となる。
【００６０】
加算手段１２は、積分手段１３から出力される最上位のビット（桁あふれビット）を、最終的に補正データ５を上位入力データ２（例えば８ビット）に加算して、例えば８ビットの出力データ３を出力する。このとき、加算手段１２において、桁あふれが生じた場合には、各ビットの値を”１”とした出力データ３が出力される。このデータ丸め補正処理は画素毎に行われる。
【００６１】
これによって、大きいビット数Ｊ（例えば１０ビット）の画素データが、データ変換結果として少ないビット数Ｋ（Ｋ＜Ｊ；例えば８ビット）で表現されても、画素データとして２次元画面に並べられた場合に、画素の２次元配置（垂直方向および水平方向）を考慮した補正データによって補正されているため、全体的に表示画像の不自然さが解消される。
【００６２】
以下に、本発明の実施形態１について、さらに具体的構成例を挙げて説明する。なお、以下の説明では、上記Ｌ＝１で、１ビットの補正データを用いて、Ｊ＝１０ビットの入力データをＫ＝８ビットの出力データにデータ丸め補正処理する場合について説明する。
【００６３】
図２は、図１のデータ丸め補正回路の要部構成例を示すブロック図である。
【００６４】
図２において、このデータ丸め補正回路は、加算手段としての加算回路２０と、積分手段としての加算回路２１と、第１遅延手段としての１段遅延回路２２と、第２遅延手段としてのＮ段遅延回路２３と、第３遅延手段としての１段遅延回路２４と、演算手段としての加算回路２５とを備えている。
【００６５】
入力データ１００〜１０９は、８ビットの上位入力データ１０２〜１０９と、２ビットの下位入力データ１００および１０１とに分けられる。上位入力データ１０２〜１０９はそれぞれ、加算回路２０の入力端子Ａ０〜Ａ７にそれぞれ入力される。また、下位入力データ１００，１０１はそれぞれ、加算回路２１の入力端子Ａ０，Ａ１にそれぞれ入力される。
【００６６】
加算回路２０は、８ビットの上位入力データ１０２〜１０９と１ビットの補正データ３０２とを加算して、８ビットの出力データ２００〜２０７を出力端子Ｓ０〜７から出力する。
【００６７】
加算回路２１は、下位入力データ１００，１０１と、帰還データ３３０，３３１と、下位遅延積分データ３２０とを加算して、下位積分データ３００、上位積分データ３０１および、桁あふれデータである１ビット補正データ３０２をそれぞれ、出力端子Ｓ０〜Ｓ２からそれそれ出力する。下位積分データ３００が１段遅延回路２４に出力され、上位積分データ３０１が１段遅延回路２２に出力され、１ビット補正データ３０２が加算回路２０の入力端子Ｂ０に出力される。
【００６８】
１段遅延回路２２は、入力された上位積分データ３０１を１段遅延（水平方向１画素分）させた第１遅延積分データ３２２を加算回路２５に出力する。
【００６９】
Ｎ段遅延回路２３は、入力された第１遅延積分データ３２２をＮ段遅延（水平方向Ｎ画素分）させた第２遅延積分データ３２１を加算回路２５に出力する。これらの第１遅延積分データ３２２および第２遅延積分データ３２１はそれぞれ、加算回路２５の入力端子Ａ０，Ｂ０にそれぞれ出力される。
【００７０】
１段遅延回路２４は、入力された下位積分データ３００を１段遅延させた下位遅延積分データ３２０の入力端子Ｃ０に出力される。
【００７１】
加算回路２５は、第１遅延積分データ３２２と第２遅延積分データ３２１とを加算して、帰還データ３３０，３３１をそれぞれ出力端子Ｓ０，Ｓ１からそれぞれ出力する。これらの帰還データ３３０〜３３１はそれぞれ、加算回路２１の入力端子Ｂ０およびＢ１にそれぞれ入力される。
【００７２】
以下に、図２の各回路構成について、図面を参照してさらに詳しく説明する。
【００７３】
まず、図２に示す１段遅延回路２２、Ｎ段遅延回路２３および１段遅延回路２４の各具体的回路構成について、図３を参照しながら説明する。
【００７４】
図３において、１段遅延回路２２，２４は、１段のレジスタによって構成され、Ｎ段遅延回路２３は、Ｎ段のレジスタ２３ａ〜２３ｎによって構成されている。各レジスタは、クロック１１０の立ち上がりのタイミングで入力されるデータをラッチするようになっている。
【００７５】
下位積分データ３００は、１段遅延回路２４に入力され、１段のレジスタによってラッチされて下位遅延積分データ３２０として出力される。これによって、ある画素データをデータ丸め補正処理する際に、左側の画素データをデータ丸め補正処理する際に得られた下位積分データ３００が出力されることになる。
【００７６】
上位積分データ３０１は１段遅延回路２２に入力され、１段のレジスタによってラッチされて第１遅延積分データ３２２として出力される。これによって、ある画素データを丸め補正処理する際に、左側の画素データを丸め補正処理する際に得られた上位積分データ３０１が１段遅延回路２２に出力されることになる。
【００７７】
また、第１遅延積分データ３２２はＮ段遅延回路２３にも入力され、Ｎ段のレジスタ２３ａ〜２３ｎによってデータがラッチされて第２遅延積分データ３２１として出力される。Ｎは水平方向に１ラインを構成するデータの個数から１を減じた数であるため、これによって、ある画素のデータをデータ丸め補正処理する際に、表示画面の垂直方向真下の画素データをデータ丸め補正処理する際に得られた上位積分データ３０１が出力されることになる。
【００７８】
次に、図２に示す加算回路２５の具体的回路構成について図４を参照しながら説明する。
【００７９】
加算回路２５において、図４に示すように、入力端子Ａ０には、第１遅延データ３２２として、”０”または”１”の１ビット整数値ａ（第１遅延データａ）が入力される。入力端子Ｂ０には、第２遅延データ３２１として、”０”または”１”の１ビット整数値ｂ（第１遅延データｂ）が入力される。出力端子Ｓ０およびＳ１からは、帰還データ３３０，３３１として、Ｓ０をＬＳＢとする正の２ビット整数値ｓが出力される。第１遅延データａと第２遅延データｂとの和が帰還データｓとなる。例えばａ＝０、ｂ＝０の場合にはｓ＝０が出力され、ａ＝１、ｂ＝１の場合にはｓ＝「２；”１０”」が出力される。
【００８０】
次に、図２に示す加算回路２１の具体的回路構成について図５を参照しながら説明する。
【００８１】
加算回路２１において、図５に示すように、その入力端子Ａ０〜Ａ１には、下位入力データ１００，１０１として、Ａ０をＬＳＢとする正の２ビット整数値ａが入力される。入力端子Ｂ０，Ｂ１には、帰還データ３３０，３３１として、Ｂ０をＬＳＢとする正の２ビット整数値ｂが入力される。入力端子Ｃ０には、下位遅延積分データ３２０として、”０”または”１”の１ビット整数値ｃが入力される。出力端子Ｓ０〜Ｓ２からは、下位積分データ３００、上位積分データ３０１および１ビット補正データ３０２として、Ｓ０をＬＳＢとする正の３ビット整数値ｓが出力される。下位入力データａ、帰還データｂおよび下位遅延積分データｃの和が、最上位の桁あふれデータである１ビット補正データ、上位積分データおよび下位積分データを表す３ビットのデータｓとなる。
【００８２】
例えば、ａ＝「３；”１１”」、ｂ＝「２；”１０”」、ｃ＝「０；”０”」の場合には、ｓ＝「５；”１０１”」が出力されて、桁あふれした１ビット補正データ３０２として「１」が出力される。また、ａ＝「１；”０１”」、ｂ＝「２；”１０”」、ｃ＝「１；”１”」の場合には、ｓ＝「４；”１００”」が出力され、ａ＝「２；”１０”」、ｂ＝「３；”１１”」、ｃ＝「１；”１”」の場合には、ｓ＝「６；”１１０”」が出力されて、桁あふれした１ビット補正データ３０２として「１」が共に出力される。これによって、この１ビット補正データ３０２は、帰還データｂおよび下位遅延積分データｃによって、２次元データにおける水平方向および垂直方向の画素データを考慮したものとなっている。
【００８３】
次に、加算回路２０の具体的構成例について図６を参照しながら説明する。
【００８４】
加算回路２０において、図６に示すように、入力端子Ａ０〜Ａ７には、上位入力データ１０２〜１０９として、Ａ０をＬＳＢとする正の８ビット整数値ａが入力される。入力端子Ｂ０には、１ビット補正データ３０２として、”０”または”１”の１ビット整数値ｂが入力される。出力端子Ｓ０〜Ｓ７からは、出力データ２００〜２０７として、Ｓ０をＬＳＢとする正の８ビット整数値ｓが出力される。上位入力データａと１ビット補正データｂとの和が出力データｓとなる。例えばｂ＝０の場合には、入力端子Ａ０〜Ａ７に入力された上位入力データ１０２〜１０９は、そのままの値が出力端子Ｓ０〜Ｓ７から出力される。また、ｂ＝１の場合には、上位入力データに＋１加算された出力データが出力される。また、桁あふれ（オーバーフロー：ａ＝２５５、かつ、ｂ＝１）の場合には、ｓ＝２５５（Ｓ０〜Ｓ７＝”１”）となる。
【００８５】
上記構成により、以下に、本実施形態１のデータ丸め補正回路の動作について、図７のタイミングチャートを参照しながら説明する。
【００８６】
本実施形態１のデータ丸め補正回路において、図７に示すように、入力データ１００〜１０９の下位入力データ１００〜１０１および上位入力データ１０２〜１０９は、クロック信号１１０の立ち上がりに同期して入力される。
【００８７】
また、上位遅延積分データである第１遅延積分データ３２２および第２遅延積分データ３２１と下位遅延積分データ３２０とは、クロック信号１１０の立ち上がりに同期して変化する。ここで、図７の矢印Ａに示すように、あるクロック時刻ｔにおける第１遅延積分データ３２２の値はクロック時刻ｔ−１における上位積分データ３０１の値である。また、図７の矢印Ｂに示すように、あるクロック時刻ｔにおける第２遅延積分データ３２１の値はクロック時刻ｔ−Ｎ−１における上位積分データ３０１の値である。さらに、矢印Ａで示すように、あるクロック時刻ｔにおけるあるクロック時刻ｔにおける下位遅延積分データ３２０の値はクロック時刻ｔ−１における下位積分データ３００の値である。
【００８８】
帰還データ３３０〜３３１は、図７の矢印Ｃで示すように、第１遅延積分データ３２２と第２遅延積分データ３２１とから論理演算（加算）される。
【００８９】
下位積分データ３００、上位積分データ３０１および補正データ３０２は、３本の矢印Ｄで示すように、下位入力データ１００〜１０１と帰還データ３３０〜３３１と下位遅延積分データ３２０とから論理演算（加算）されて得られる。
【００９０】
出力データ２００〜２０７は、２本の矢印Ｅで示すように、補正データ３０２と上位入力データ１０２〜１０９とから論理演算（加算）されて得られる。
【００９１】
以上により、本実施形態１のデータ丸め補正回路によれば、上位積分データ３０１を１段遅延回路２２およびＮ段遅延回路２３にて順次遅延させて、水平方向（左側）および垂直方向（真下）の画素データ（第１遅延データ３２２および第２遅延データ３２１）を得ることができ、これらを加算した帰還データ３３０および３３１が加算回路２１にて下位入力データ１００および１０１と積分（加算）されるので、桁あふれする１ビット補正データ３０２の偏りを少なくすることができる。また、この演算の際に切り捨てられる下位ビット（下位積分データ３００）は、１段遅延回路２４にて水平方向にフィードバックされ、加算回路２１にて積分されるので、データ丸め補正処理の誤差をさらに少なくすることができる。
（実施形態２）
上記実施形態１は、図１に示すように、第１遅延手段１４が１ビットの上位積分データ７に対して１段遅延（＝１画素遅延）を行って第１遅延データ１０を出力させ、かつ第２遅延手段１５が第１遅延データ１０に対してＮ段遅延（＝Ｎ画素遅延）を行って上位積分データ７に対してＮ＋１段遅延（＝Ｎ＋１画素遅延）の第２遅延データ１１を出力させる場合であったが、本実施形態２では、図１を用いて説明すると、第１遅延手段１４が１ビットの上位積分データ７に対してＮ段遅延（＝Ｎ画素遅延）を行って第１遅延データ１０を出力させ、かつ第２遅延手段１５が第１遅延データ１０に対して１段遅延（＝１画素遅延）を行って上位積分データ７に対してＮ＋１段遅延（＝Ｎ＋１画素遅延）の第２遅延データ１１を出力させる場合である。
【００９２】
即ち、図１において、第１遅延手段１４は、入力されるＬビット（例えば１ビット）のデータ（上位積分データ）７に対して、例えばＮ段遅延（＝水平方向Ｎ画素遅延）を行い、第１遅延データ１０を出力する。これによって、ある画素の下位入力データが丸め処理されるタイミングで、２次元データにおいて左斜め下４５度方向（１水平ライン後）の画素データが出力される。
【００９３】
この場合には、第２遅延手段１５は、入力されるデータ（第１遅延データ）１０に対して、例えば１段遅延（＝水平方向１画素遅延）を行い、第２遅延データ１１を出力する。この第２遅延データ１１は、上位積分データ７に対してＮ＋１段遅延（＝Ｎ＋１画素遅延）されたデータである。これによって、ある画素の下位入力データが丸め処理されるタイミングで、２次元データにおいて垂直方向（真下）に隣接する画素データが出力される。
【００９４】
以下に、本発明の実施形態２について、さらに具体的な例を挙げて説明する。なお、以下の説明においても、上記実施形態１と同様に、Ｊ＝１０ビットの入力データをＫ＝８ビットの出力データにデータ丸め補正処理する場合について説明する。
【００９５】
図８は、本発明のデータ丸め補正回路の実施形態２の要部構成例を示すブロック図である。
【００９６】
図８において、このデータ丸め補正回路は、加算手段としての加算回路２０と、積分手段としての加算回路２１と、第１遅延手段としてのＮ段遅延回路２６と、第２遅延手段としての１段遅延回路２７と、第３遅延手段としての１段遅延回路２４と、演算手段としての加算回路２５とを備えている。
【００９７】
本実施形態２のデータ丸め補正回路では、上記実施形態１のデータ丸め補正回路と比べて、遅延回路の段数が一部異なっている。
【００９８】
１０ビットの入力データ１００〜１０９は、実施形態１と同様に、８ビットの上位入力データ１０２〜１０９と、２ビットの下位入力データ１００および１０１とに分けられる。上位入力データ１０２〜１０９はそれぞれ、加算回路２０の入力端子Ａ０〜Ａ７に入力される。また、下位入力データ１００および１０１はそれぞれ、加算回路２１の入力端子Ａ０およびＡ１に入力される。
【００９９】
Ｎ段遅延回路２６は、入力された上位積分データ３０１をＮ段遅延させた第１遅延積分データ３２４を加算回路２５に出力する。
【０１００】
１段遅延回路２７は、入力された第１遅延積分データ３２４を１段遅延させた第２遅延積分データ３２３を加算回路２５に出力する。
【０１０１】
第１遅延積分データ３２４および第２遅延積分データ３２４はそれぞれ、加算回路２５の入力端子Ａ０およびＢ０に入力される。加算回路２５は、上記実施形態１と同様に、第１遅延積分データ３２４と第２遅延積分データ３２３とを加算して、帰還データ３３０および３３１をそれぞれ、出力端子Ｓ０およびＳ１から加算回路２１に出力する。
【０１０２】
１段遅延回路２４は、上記実施形態１と同様に、入力された下位積分データ３００を１段遅延させた下位遅延積分データ３２０を加算回路２１に出力する。
【０１０３】
帰還データ３３０，３３１はそれぞれ、加算回路２１の入力端子Ｂ０およびＢ１にそれぞれ入力される。また、下位遅延積分データ３２０は、加算回路２１の入力端子Ｃ０に入力される。加算回路２１は、上記実施形態１と同様に、下位入力データ１００および１０１と、帰還データ３３０，３３１と、下位遅延積分データ３２０とを加算して、下位積分データ３００、上位積分データ３０１および、桁あふれデータである１ビット補正データ３０２をそれぞれ、出力端子Ｓ０〜Ｓ２からそれぞれ出力する。下位積分データ３００は１段遅延回路２４に出力され、上位積分データ３０１はＮ段遅延回路２６に出力され、桁あふれデータである１ビット補正データ３０２は加算回路２０に出力される。
【０１０４】
加算回路２０では、上記実施形態１と同様に、１ビット補正データ３０２がその入力端子Ｂ０に入力される。加算回路２０は、上位入力データ１０２〜１０９と補正データ３０２とを加算して、出力データ２００〜２０７を出力端子Ｓ０〜７から出力する。
【０１０５】
上記構成により、以下に、上記実施形態１と比べて異なる部分として、図８に示すＮ段遅延回路２６と１段遅延回路２７と１段遅延回路２４とについて図９を参照しながらさらに詳しく説明する。なお、加算回路２０、２１および２５については、上記実施形態１とその作用効果が同様であるので、ここではその説明を省略する。
【０１０６】
図９において、１段遅延回路２７および２４は、１段のレジスタによって構成され、Ｎ段遅延回路２６は、Ｎ段のレジスタ２６ａ〜２６ｎによって構成されている。各レジスタは、クロック１１０の立ち上がりのタイミングで入力されるデータをラッチするようになっている。
【０１０７】
下位積分データ３００は、１段遅延回路２４に入力され、１段のレジスタによってデータがラッチされて下位遅延積分データ３２０として出力される。これによって、ある画素のデータを丸め補正処理する際に、その左側の画素のデータを丸め補正処理する際に得られた下位積分データ３００が１段遅延回路２４から出力されることになる。
【０１０８】
上位積分データ３０１は、Ｎ段遅延回路２６に入力され、Ｎ段のレジスタによってデータがラッチされて第１遅延積分データ３２４として出力される。Ｎは水平方向に１ラインを構成するデータの個数から１を減じた数であるため、これによって、ある画素データを丸め補正処理する際に、左斜め下４５度方向の画素データをデータ丸め補正処理する際に得られた上位積分データ３０１が出力されることになる。
【０１０９】
また、第１遅延積分データ３２４は、１段遅延回路２７に入力され、１段のレジスタによってデータがラッチされて第２遅延積分データ３２３として出力される。これによって、ある画素のデータを丸め補正処理する際に、真下の画素のデータを丸め補正処理する際に得られた上位積分データが出力されることになる。
【０１１０】
以上により、本実施形態２のデータ丸め補正回路によれば、上位積分データ３０１をＮ段遅延回路２６および１段遅延回路２７にて遅延させて、左斜め下４５度方向および垂直方向（真下）の画素データ（第１遅延データ３２４および第２遅延データ３２３）を得ることができ、これらを加算した帰還データ３３０および３３１が加算回路２１にて下位入力データ１００および１０１と積分（加算）されるので、１ビット補正データ３０２の偏りを少なくすることができる。この演算の際に下位ビット（下位積分データ３００）も、１段遅延回路２４にて水平方向にフィードバックされて、加算回路２１にて積分されるので、データ丸め補正処理の誤差をさらに少なくすることができる。
【０１１１】
上記実施形態１，２のデータ丸め補正回路を用いて、水平方向および垂直方向ともに１６画素として１６×１６画像データを用い、下位入力データは２ビットとしてデータ丸め補正処理を行った場合の補正データについて、以下に詳細に説明する。
【０１１２】
まず、図１０を用いて同じ値が連続する場合を詳細に説明する。
【０１１３】
図１０（ａ）は、図１４（ａ）と同じであり、パターンＡにおける下位入力データを示している。この例では、同じ値が連続する領域がそれぞれ８画素×８画素の大きさで４面（０〜３）配置されている。例えば、左上の領域０は２ビットの下位入力データが”００”であり、右上の領域１は２ビットの下位入力データが”０１”であり、右下の領域２は２ビットの下位入力データが”１０”であり、左下の領域３は２ビットの下位入力データが”１１”である。
【０１１４】
図１０（ｂ）は、パターンＡにおいて、上記実施形態１のデータ丸め補正回路による補正データを示している。補正データは、黒点が”１”を示し、白点が”０”を示している。この例では、４面の領域全てにおいて、上位入力データの最下位ビットに加算される各画素の補正データの平均値により下位入力データの値が表現されている。また、垂直方向においては、補正データの偏りが領域の左境界など一部に見られるが、図１４（ｃ）に示した従来のデータ丸め補正回路に比べて大幅に改善されている。
【０１１５】
図１０（ｃ）は、パターンＡにおいて、上記実施形態２のデータ丸め補正回路による補正データを示している。補正データは、黒点が”１”を示し、白点が”０”を示している。この例では、４面の領域全てにおいて、上位入力データの最下位ビットに加算される各画素の補正データの平均値により下位入力データの値が表現されている。また、下位入力データが”２”の領域では、水平方向において補正データの偏りが見られるが、他の領域には偏りが見られない。
【０１１６】
次に、図１１を用いて同じ値が連続しない場合を詳細に説明する。
【０１１７】
図１１（ａ）は、図１５（ａ）と同じであり、パターンＢにおける下位入力データを示している。この例では、左上から右下に４５度傾いた１画素幅の直線が、左下から右上にかけて値が１づつ増加している。全画素の下位入力データの平均値は１．５である。
【０１１８】
図１１（ｂ）は、パターンＢにおいて、上記実施形態１のデータ丸め補正回路による補正データを示している。補正データは、黒点が”１”を示し、白点が”０”を示している。この例では、全画素において、上位入力データの最下位ビットに加算される各画素の補正データの平均値は１．５であり、下位入力データの値が正確に表現されている。また、補正データの偏りも見られない。
【０１１９】
図１１（ｃ）は、パターンＢにおいて、上記実施形態２のデータ丸め補正回路による補正データを示している。補正データは、黒点が”１”を示し、白点が”０”を示している。この例では、全画素において、上位入力データの最下位ビットに加算される各画素の補正データの平均値は１．５であり、下位入力データの値が正確に表現されている。また、補正データの偏りも見られない。
【０１２０】
このように、従来のデータ丸め補正回路において、複数の出力データの平均値により正確に下位入力データの値が表現されていないという問題と、補正データが偏ることによって縞模様が生じるという問題は、本実施形態１，２のデータ丸め補正回路により大幅に改善されている。
【０１２１】
また、本実施形態１，２のデータ丸め補正回路を映像機器（例えばディジタルビデオ機器）の画像処理回路（映像信号処理回路）として用いることによって、２次元画像を構成する複数の画素データが、解像度が高い大きいビット数（例えば１０ビット）で表現されている場合に、解像度が低い小さいビット数（例えば８ビット）に変換する際に、２次元配置を考慮した偏りのないデータ丸め補正処理を行うことができる。このため、全体の画像表示に不具合が生じないようにすることができる。
【０１２２】
以上により、本発明の実施形態１，２によれば、本発明のデータ丸め補正回路は、上位積分データ７を遅延させて第１遅延データ１０を出力する第１遅延手段１４と、第１遅延データ１０を遅延させて第２遅延データ１１を出力する第２遅延手段１５と、下位積分データ９を遅延させて下位遅延積分データ８を出力する第３遅延手段１６と、第１遅延データ１０と第２遅延データ１１を演算して帰還データ６を出力する演算手段１７と、Ｊビットの入力データ１から下位（Ｊ−Ｋ）ビットを取り出した下位入力データ４と帰還データ６を加算してＬビットの上位積分データ７と（Ｊ−Ｋ−Ｌビット）の下位積分データ９と桁あふれビットである補正データ５を出力する積分手段１３と、入力データ１から上位Ｋビットを取り出した上位入力データ２に補正データ５を加算してＫビットのデータ３を出力する加算手段１２を備えている。これによって、下位入力データの同じ値が連続しない場合にも下位入力データの値を正確に表現でき、かつ水平方向および垂直方向共にデータ偏りを抑制することができる。
【０１２３】
なお、第１遅延手段１０および第２遅延手段１１の遅延期間は、上記実施形態１，２の遅延期間に限らず、これらの遅延によって２次元データの位置関係を考慮した均等な補正ができるものであれば、どのような組み合せであってもよい。
【０１２４】
【発明の効果】
以上により、本発明によれば、ある画素のデータが丸め補正処理されるタイミングで、上位積分データを第１遅延手段および第２遅延手段にて遅延させて、例えば水平方向および垂直方向、または左斜め４５度方向および垂直方向の画素のデータ（第１遅延データおよび第２遅延データ）を得ることができ、これらを加算した帰還データが積分手段にて下位入力データと積分（加算）される。これによって、２次元配置を考慮した補正データを得ることができ、従来のデータ丸め補正回路に比べて、補正データの偏りを少なくし、複数の補正データの平均値により、より正確に下位入力データの値を表現することができる。また、この演算の際に切り捨てられる下位ビット（下位積分データ）は、第３遅延手段にて水平方向にフィードバックされ、積分手段にて積分されるので、さらに誤差を少なくして、複数の補正データの平均値により、より正確に下位入力データの値を表現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１のデータ丸め補正回路の構成を示すブロック図である。
【図２】図１のデータ丸め補正回路の要部構成例を示すブロック図である。
【図３】図２の遅延回路部の構成を示す回路図である。
【図４】図２の加算回路２５（演算手段）の入出力データを示す真理値である。
【図５】図２の加算回路２１（積分手段）の入出力データを示す真理値である。
【図６】図２の加算回路２０（加算回路）の入出力データを示す真理値である。
【図７】図２のデータ丸め補正回路の動作を説明するためのタイミングチャートである。
【図８】本発明のデータ丸め補正回路の実施形態２の要部構成例を示すブロック図である。
【図９】図８の遅延回路部の構成を示す回路図である。
【図１０】（ａ）はパターンＡにおける下位入力データを示す図であり、（ｂ）は本発明の実施形態１のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図であり、（ｃ）は本発明の実施形態２のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図である。
【図１１】（ａ）はパターンＢにおける下位入力データを示す図であり、（ｂ）は本発明の実施形態１のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図であり、（ｃ）は本発明の実施形態２のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図である。
【図１２】従来のデータ丸め補正回路の構成を示すブロック図である。
【図１３】（ａ）はパターンＡにおける下位入力データを示す図であり、（ｂ）は図１３のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図であり、（ｃ）は図１５のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図である。
【図１４】（ａ）はパターンＢにおける下位入力データを示す図であり、（ｂ）は図１３のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図であり、（ｃ）は図１５のデータ丸め補正回路によるデータ丸め補正処理結果（補正データ）を示す図である。
【図１５】従来の他のデータ丸め補正回路の構成を示すブロック図である。
【符号の説明】
１    入力データ
２    上位入力データ
３    出力データ
４    下位入力データ
５    補正データ
６    帰還データ
７    上位積分データ
８    下位遅延積分データ
９    下位積分データ
１０    第１遅延データ
１１    第２遅延データ
１２    加算手段
１３    積分手段
１４    第１遅延手段
１５    第２遅延手段
１６    第３遅延手段
１７    演算手段
２０、２１、２５    加算回路
２２、２４、２７    １段遅延回路
２３、２６    Ｎ段遅延回路
２３ａ〜２３ｎ、２６ａ〜２６ｎ    レジスタ
１００、１０１    下位入力データ
１０２〜１０９    上位入力データ
２００〜２０７    出力データ
３００    下位積分データ
３０１    上位積分データ
３０２    １ビット補正データ
３２０    下位遅延積分データ
３２１、３２３    第２遅延データ
３２２、３２４    第１遅延データ
３３０、３３１    帰還データ
Ａ０〜Ａ７、Ｂ０、Ｂ１、Ｃ０    入力端子
Ｓ０〜Ｓ７    出力端子
【図１】
2004274623.tif 000003
【図２】
2004274623.tif 000004
【図３】
2004274623.tif 000005
【図４】
2004274623.tif 000006
【図５】
2004274623.tif 000007
【図６】
2004274623.tif 000008
【図７】
2004274623.tif 000009
【図８】
2004274623.tif 000010
【図９】
2004274623.tif 000011
【図１０】
2004274623.tif 000012
【図１１】
2004274623.tif 000013
【図１２】
2004274623.tif 000014
【図１３】
2004274623.tif 000015
【図１４】
2004274623.tif 000016
【図１５】
2004274623.tif 000017