(57)【要約】【課題】良好な群遅延特性が要求される場合であっても電気的に遅延時間を制御可能な群遅延時間調整器を提供する。【解決手段】入力端子ＩＮから入力された信号のうち、所定の周波数帯域の信号を出力端子ＯＵＴから出力する共振回路と、共振回路に接続されており、抵抗値が電気的に制御されて変化する可変抵抗素子Ｑ１１、Ｑ１２と、を有する群遅延時間調整器である。可変抵抗素子Ｑ１１、Ｑ１２の抵抗値を変化させることにより、共振回路の負荷Ｑを変化させて共振回路による遅延時間を変化させる。これにより、群遅延時間を電気的に制御できるようになる。【選択図】    図１
2004274176.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に含まれる所定の周波数帯域の信号成分を通過させる共振回路と、
この共振回路に直列又は並列に接続され、その抵抗値が電圧値に応じて変化する可変抵抗素子と、
この可変抵抗素子に電圧を供給する電圧入力端子とを有し、
この電圧入力端子から供給される電圧の電圧値に応じて定まる前記可変抵抗素子の抵抗値により前記共振回路の負荷Ｑが変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されている、群遅延時間調整器。
【請求項２】
前記可変抵抗素子は、前記共振回路と、この共振回路に前記入力信号を入力するための入力端子及び前記共振回路を通過した信号成分が出力される出力端子の少なくとも一方との間に設けられている、請求項１記載の群遅延時間調整器。
【請求項３】
前記共振回路が並列共振回路であり、前記可変抵抗素子が、前記並列共振回路に対して並列に接続されている、請求項２記載の群遅延時間調整器。
【請求項４】
前記共振回路が直列共振回路であり、前記可変抵抗素子が、前記直列共振回路と、前記入力端子及び前記出力端子の少なくとも一方との間にシャントに設けられている、請求項２記載の群遅延時間調整器。
【請求項５】
前記共振回路が並列共振回路であり、前記可変抵抗素子が、前記並列共振回路と、前記入力端子及び前記出力端子の少なくとも一方との間に直列に設けられている、請求項２記載の群遅延時間調整器。
【請求項６】
前記共振回路が直列共振回路であり、前記可変抵抗素子が前記直列共振回路と、前記入力端子及び前記出力端子の少なくとも一方との間に直列に設けられている、請求項２記載の群遅延時間調整器。
【請求項７】
入力信号に含まれる所定の周波数帯域の信号成分の通過を阻止する共振回路と、
この共振回路に直列又は並列に接続され、その抵抗値が電圧値に応じて変化する可変抵抗素子と、
この可変抵抗素子に電圧を供給する電圧入力端子とを有し、
この電圧入力端子から供給される電圧の電圧値に応じて定まる前記可変抵抗素子の抵抗値により前記共振回路の負荷Ｑが変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されている、群遅延時間調整器。
【請求項８】
前記共振回路及び前記可変抵抗素子が、前記入力端子と前記出力端子とを結ぶ伝送線上に並列に設けられている、請求項７記載の群遅延時間調整器。
【請求項９】
前記共振回路及び前記可変抵抗素子が、前記入力端子と前記出力端子とを結ぶ伝送線に対して、シャントに設けられている、請求項７記載の群遅延時間調整器。
【請求項１０】
それぞれ入力信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子からなる複数の共振回路がπ型又はＴ型に接続されて成る帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続され、その抵抗値が電圧値に応じて変化する可変抵抗素子と、
この可変抵抗素子に電圧を供給する電圧入力端子とを有しており、
前記可変抵抗素子は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記電圧入力端子から供給される電圧の電圧値に応じて定まる前記可変抵抗素子の抵抗値によりそれが接続される共振回路の負荷Ｑが変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されている、群遅延時間調整器。
【請求項１１】
前記共振回路が並列共振回路の場合には前記誘導性素子の経路から直流成分が伝送されないようにするための素子が接続され、前記共振回路が直列共振回路の場合には前記容量性素子をバイパスして直流成分を伝送するための素子が接続されていて、前記帯域阻止フィルタが可変減衰器として動作するように構成されている、請求項１０記載の群遅延時間調整器。
【請求項１２】
前記帯域阻止フィルタの伝送線路上における前記共振回路に接続された可変抵抗素子の抵抗値が、前記伝送線路のインピーダンスに適合する値である、請求項１１記載の群遅延時間調整器。
【請求項１３】
前記帯域阻止フィルタの伝送線路は、一端が所定の誘導値の第１誘導性素子及びその伝送線路のインピーダンスに等しい抵抗値の負荷抵抗素子を介して接地され、
前記電圧入力端子は、
前記伝送線路に対してシャントに接続される前記共振回路に接続された可変抵抗素子に、所定の電圧値の第１電圧を供給する第１電圧入力端子と、
前記伝送線路上における前記共振回路に接続された可変抵抗素子に、所定の電圧値の第２電圧を供給する第２電圧入力端子とを有して、前記第１電圧又は前記第２電圧のいずれか一方が制御手段から供給されており、
前記制御手段は、
所定の電源に一端が接続されており、他端が、前記伝送線路の他端に所定の誘導値の第２誘導性素子を介して接続された第１抵抗素子と、
前記第１抵抗素子と同じ抵抗値を持ち、前記電源に一端が接続された第２抵抗素子と、
前記負荷抵抗素子と同じ抵抗値を持ち、一端が前記第２抵抗素子の他端に接続されるとともに他端が接地された第３抵抗素子と、
前記第１抵抗素子の他端の電位、及び前記第２抵抗素子の他端の電位を入力として両電位の差を増幅する増幅器と、を有し、この増幅器の出力を前記第１電圧又は前記第２電圧のいずれか一方として前記第１電圧入力端子又は前記第２電圧入力端子に供給するように構成されている、
請求項１１記載の群遅延時間調整器。
【請求項１４】
前記可変抵抗素子は印加される電圧値に応じてその抵抗値が変化する電界効果素子である、請求項１ないし１３のいずれかの項記載の群遅延時間調整器。
【請求項１５】
挿入損失が電気的に制御されて変化することで群遅延時間が変化する電気回路が接続された伝送線路と、前記伝送線路の伝送線路インピーダンスに等しい抵抗値を持ち、所定の誘導値の第１誘導性素子を介して前記伝送線路の一端を接地する負荷抵抗素子と、を有する群遅延時間制御装置の前記特性インピーダンスを制御する制御装置であって、
所定の電源に一端が接続されており、他端が、前記伝送線路の他端に所定の誘導値の第２誘導性素子を介して接続された第１抵抗素子と、
前記第１抵抗素子と同じ抵抗値を持ち、前記電源に一端が接続された第２抵抗素子と、
前記負荷抵抗素子と同じ抵抗値を持ち、一端が前記第２抵抗素子の他端に接続されるとともに他端が接地された第３抵抗素子と、
前記第１抵抗素子の他端の電位、及び前記第２抵抗素子の他端の電位を入力として両電位の差を増幅する増幅器と、を有しており、
この増幅器の出力により前記電気回路の前記挿入損失を変化させて、前記電気回路の特性インピーダンスと前記伝送線路インピーダンスとを等しくさせるように構成されている、制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばフィードフォワード方式の歪み補償装置に用いられる群遅延時間調整器に関し、特に、良好な群遅延特性（ｇｒｏｕｐ  ｄｅｌａｙ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が要求される用途において、入出力間の群遅延時間を電気的に制御することができる群遅延時間調整器に関する。
【０００２】
【発明の背景】
フィードフォワード方式の歪み補償装置では、アイソレータを介して入力された入力信号が、分岐器で第１経路及び第２経路に分岐され、各々の経路を伝送した後、合成器で合成されることによって歪み成分が除去される。
【０００３】
第１経路に分岐された入力信号は、移相器で位相調整され、可変減衰器で減衰量が調整された後、主増幅器で増幅される。この増幅された信号は、遅延線路を経て合成器に導かれるが、その一部の信号は、分岐器で分岐された分岐信号となって、第２経路に送られる。
【０００４】
一方、第２経路に分岐された入力信号は、遅延線路で一定時間遅延された後、第１経路からの上記分岐信号と結合され、振幅調整及び位相調整を経て歪み成分のみが抽出される。抽出された歪み成分は、通常は移相器で位相反転され、可変減衰器で所定値に減衰された後、副増幅器で増幅されて合成器に導かれる。
合成器では、第１経路を伝送してきた信号と第２経路からの歪み成分とを合成し、歪み成分が除去された信号を出力する。
【０００５】
第１経路及び第２経路に挿入接続される移相器、可変減衰器は、主増幅器及び副増幅器の温度や経年変化を補償するためのものであり、常に最低の歪み量となるようにその値が調整されるようになっている。一般的には、これら自身から歪みが発生することのないように、主増幅器や副増幅器の前段に配される。
【０００６】
移相器の中には、その構成素子のリアクタンス成分を可変にするなどして電気的に信号の位相を変化させるものもあるが、単に入力信号の位相を変化させるだけでなく、広帯域の信号を扱う場合には、従来の位相制御だけでは限界があり、群遅延時間の調整も必要になってきた。そのため、従来、群遅延特性が必要になる用途では、同軸プランジャなどの機械的に伝播時間を変化させる遅延時間調整器が一般的に使用されていた。
【０００７】
本発明は、電気的に遅延時間を調整することができる群遅延時間調整器及びその制御装置を提供することをその課題とする。
【０００８】
【課題を解決するための手段】
本発明の群遅延時間調整器は、入力信号に含まれる所定の周波数帯域の信号成分を通過させる共振回路と、この共振回路に直列又は並列に接続され、その抵抗値が電圧値に応じて変化する可変抵抗素子と、この可変抵抗素子に電圧を供給する電圧入力端子とを有し、この電圧入力端子から供給される電圧の電圧値に応じて定まる前記可変抵抗素子の抵抗値により前記共振回路の負荷Ｑが変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されているものである。
可変抵抗素子の抵抗値が電気的に変化すると、共振回路の特性を維持しつつ、それを通過する信号成分の群遅延時間が変化するため、その群遅延時間を制御することができるようになる。
本明細書において共振回路の負荷Ｑとは、伝送線路のインピーダンスをも考慮に入れた共振回路のＱである。
【０００９】
前記可変抵抗素子は、例えば前記共振回路と、前記共振回路に前記入力信号を入力するための入力端子及び前記共振回路を通過した信号成分が出力される出力端子の少なくとも一方との間に設けられていればよい。
前記共振回路が並列共振回路である場合には、前記可変抵抗素子を前記並列共振回路を構成する素子に対して並列に設けたり、或いは、前記並列共振回路を構成する素子と前記入力端子及び前記出力端子の少なくとも一方との間に直列に設けることができる。
前記共振回路が直列共振回路である場合には、前記可変抵抗素子を前記直列共振回路を構成する素子と前記入力端子及び前記出力端子の少なくとも一方との間にシャント（ｓｈｕｎｔ）に設けたり、或いは、前記直列共振回路を構成する素子と、前記入力端子及び前記出力端子の少なくとも一方との間に直列に設けることができる。
【００１０】
また、共振回路が入力信号に含まれる所定の周波数帯域の信号成分の通過を阻止する帯域阻止回路の場合には、前記共振回路を構成する素子及び前記可変抵抗素子を、前記入力端子と前記出力端子とを結ぶ伝送線上に並列に設けられてもよい。さらに、前記入力端子と前記出力端子とを結ぶ伝送線に対して、直列接続された前記共振回路を構成する素子及び前記可変抵抗素子を、シャントに設けてもよい。
【００１１】
本発明の他の群遅延時間調整器は、それぞれ入力信号に含まれる所定の周波数帯域の信号成分の通過を阻止する、容量性素子及び誘導性素子からなる複数の共振回路がπ型又はＴ型に接続されて成る帯域阻止フィルタと、前記複数の共振回路のそれぞれに接続され、その抵抗値が電圧値に応じて変化する可変抵抗素子と、この可変抵抗素子に電圧を供給する電圧入力端子とを有しており、前記可変抵抗素子は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、前記電圧入力端子から供給される電圧の電圧値に応じて定まる前記可変抵抗素子の抵抗値によりそれが接続される共振回路の負荷Ｑが変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されているものである。
この群遅延時間調整器においても、電圧値に応じて可変抵抗素子の抵抗値が変化することにより、共振回路の特性を維持しつつそれを通過する信号成分の群遅延時間が変化するため、出力される信号の時間位置を制御することができるようになる。
【００１２】
前記共振回路は、例えば、並列共振回路の場合に前記誘導性素子の経路から直流成分が伝送されないようにするための素子が接続され、直列共振回路の場合に前記容量性素子をバイパスして直流成分を伝送するための素子が接続されて、前記帯域阻止フィルタがπ型又はＴ型の減衰器として構成される。前記帯域阻止フィルタの伝送線路上における前記共振回路に接続された可変抵抗素子の抵抗値は、前記伝送線路のインピーダンスに応じた値である。
【００１３】
帯域阻止フィルタがπ型又はＴ型の減衰器として構成されて、前記帯域阻止フィルタの伝送線路の一端が、所定の誘導値の第１誘導性素子及びその伝送線路のインピーダンスに等しい抵抗値の負荷抵抗素子を介して接地され、前記電圧入力端子が、前記伝送線路に対してシャントに接続される前記共振回路に接続された可変抵抗素子に、所定の電圧値の第１電圧を供給する第１電圧入力端子と、前記伝送線路上における前記共振回路に接続された可変抵抗素子に、所定の電圧値の第２電圧を供給する第２電圧入力端子とを有して、前記第１電圧又は前記第２電圧のいずれか一方が制御手段から供給されるようにしてもよい。
前記制御手段は、所定の電源に一端が接続されており、他端が、前記伝送線路の他端に所定の誘導値の第２誘導性素子を介して接続された第１抵抗素子と、前記第１抵抗素子と同じ抵抗値を持ち、前記電源に一端が接続された第２抵抗素子と、前記負荷抵抗素子と同じ抵抗値を持ち、一端が前記第２抵抗素子の他端に接続されるとともに他端が接地された第３抵抗素子と、前記第１抵抗素子の他端の電位、及び前記第２抵抗素子の他端の電位を入力として両電位の差を増幅する増幅器と、を有し、この増幅器の出力を前記第１電圧又は前記第２電圧のいずれか一方として前記第１電圧入力端子又は前記第２電圧入力端子に供給するように構成されている。
【００１４】
このような制御手段を備えることにより、帯域阻止フィルタの特性インピーダンスが伝送線路のインピーダンスと変わらないように、第１制御電圧又は第２制御電圧を制御することが可能になる。制御手段により供給されていない一方の制御電圧の電圧値が変化した場合でも、制御手段により供給されている他方の制御電圧の電圧値が帯域阻止フィルタの特性インピーダンスと伝送線路のインピーダンスとが同値になるように制御される。
【００１５】
以上のような群遅延時間調整器において、前記可変抵抗素子は、印加される電圧値に応じてその抵抗値が変化する電界効果素子を用いることができる。可変抵抗素子としては他の素子、例えばＰＩＮダイオードも用いることができるが、電界効果素子は、３端子であるために抵抗値の制御が容易である。
【００１６】
本発明の制御装置は、挿入損失が電気的に制御されて変化することで群遅延時間が変化する電気回路が接続された伝送線路と、前記伝送線路の伝送線路インピーダンスに等しい抵抗値を持ち、所定の誘導値の第１誘導性素子を介して前記伝送線路の一端を接地する負荷抵抗素子と、を有する群遅延時間制御装置の前記特性インピーダンスを制御する制御装置であって、所定の電源に一端が接続されており、他端が、前記伝送線路の他端に所定の誘導値の第２誘導性素子を介して接続された第１抵抗素子と、前記第１抵抗素子と同じ抵抗値を持ち、前記電源に一端が接続された第２抵抗素子と、前記負荷抵抗素子と同じ抵抗値を持ち、一端が前記第２抵抗素子の他端に接続されるとともに他端が接地された第３抵抗素子と、前記第１抵抗素子の他端の電位、及び前記第２抵抗素子の他端の電位を入力として両電位の差を増幅する増幅器と、を有しており、この増幅器の出力により前記電気回路の前記挿入損失を変化させて、前記電気回路の特性インピーダンスと前記伝送線路インピーダンスとを等しくさせるように構成されている。
【００１７】
【発明の実施の形態】
以下、本発明の群遅延時間調整器の実施形態を詳細に説明する。
ここでは、容量性素子であるキャパシタ及び誘導性素子であるインダンクタからなる共振回路と、この共振回路の負荷となるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とを含む群遅延時間調整器の例を挙げる。ＦＥＴは、可変抵抗素子の一例となるものである。ＦＥＴの他にも、例えばＰＩＮダイオードのように、電気的に抵抗値を制御することができるものであればどのようなものであってもよい。
【００１８】
＜第１実施形態＞
図１は、共振回路を構成するキャパシタＣ１１及びインダクタＬ１１と、２個のＦＥＴ  Ｑ１１、Ｑ１２とから成る群遅延時間調整器の構成図である。
この群遅延時間調整器における共振回路は、並列共振回路である。すなわち、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対してシャントにキャパシタＣ１１及びインダクタＬ１１が接続されている。
この共振回路は単峰特性のバンド・パス・フィルタとして機能しており、入力端子ＩＮから入力された信号から所定の周波数帯域の信号成分のみを抽出し、抽出した信号成分を出力端子ＯＵＴへ出力する。
【００１９】
ＦＥＴ  Ｑ１１、Ｑ１２は、キャパシタＣ１１及びインダクタＬ１１に対して並列に接続される。すなわち、ＦＥＴ  Ｑ１１、Ｑ１２のソース端子は接地され、ドレイン端子は伝送線路に接続される。
また、ＦＥＴ  Ｑ１１、Ｑ１２のゲート端子には、図示しない制御回路から、制御電圧Ｖｃが印加されるようになっている。この制御電圧Ｖｃは、ＦＥＴ  Ｑ１１、Ｑ１２のドレイン−ソース間抵抗の値を制御するための電圧である。ＦＥＴ  Ｑ１１、Ｑ１２のドレイン−ソース間抵抗は、ゲート端子に印加される制御電圧Ｖｃを調整することによって、任意の値に変化させることができる。
【００２０】
ＦＥＴ  Ｑ１１、Ｑ１２によるドレイン−ソース間抵抗は、バンド・パス・フィルタに対して負荷として作用する。前述の通り、ドレイン−ソース間抵抗の値は可変であり、共振回路の負荷Ｑもドレイン−ソース間抵抗の値に応じて変化するので、群遅延時間もそれに伴って変化する。
なお、図１では、ＦＥＴ  Ｑ１１が、入力端子ＩＮと共振回路との間、ＦＥＴ  Ｑ１２が、出力端子ＯＵＴと共振回路との間に接続されているが、これは、いずれか一方でも、上記のように群遅延時間を変化させることができる。
【００２１】
次に、図１のように構成される群遅延時間調整器における群遅延時間について、より詳細に説明する。
群遅延時間は、伝達特性（電圧）Ｖの角周波数ωに対する微分により求められる。伝達特性Ｖの逆数は、伝送線路のインピーダンスが５０［Ω］、ＦＥＴ  Ｑ１１、Ｑ１２のドレイン−ソース間抵抗の値をＲとすると、以下の式で表される。
１／Ｖ＝１＋５０／Ｒ＋５０・ｊαＹ０
但し、αは共振周波数についての角周波数ω０からの差と角周波数ω０との比（＝（ω−ω０）／ω）である。ω０は１／√（ＬＣ）で表される値であり、Ｙ０はＬＣアドミタンス（＝√（Ｃ／Ｌ））である。
この式から、共振周波数付近の群遅延時間τ（＝−ｄ∠Ｖ／ｄω）は、以下の式で表すことができる。
τ＝５０・Ｙ０／（１＋５０／Ｒ）／ω０
このことから、群遅延時間τは、ＦＥＴ  Ｑ１１、Ｑ１２のドレイン−ソース間抵抗Ｒの抵抗値に応じて変化することがわかる。なお、中心周波数での挿入利得、すなわち、Ｖ（α＝０）は、１／（１＋５０／Ｒ）となり、１以下で、ドレイン−ソース間抵抗の抵抗値Ｒと共に変化する。
【００２２】
上述したように、群遅延時間τは、共振回路を構成するキャパシタ及びインダクタによるインピーダンスと、ＦＥＴによる負荷インピーダンスの比で決まるため、並列又は直列に接続されたＦＥＴで共振回路の負荷Ｑを変化させることにより、群遅延時間τを変化させることができる。
【００２３】
＜第２実施形態＞
図２は、共振回路を構成するキャパシタＣ２１及びインダクタＬ２１と、２個のＦＥＴ  Ｑ２１、Ｑ２２とから成る第２実施形態の群遅延時間調整器の構成図である。この群遅延時間調整器における共振回路は、直列共振回路である。すなわち、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に直列に、キャパシタＣ２１及びインダクタＬ２１が接続される。この共振回路は単峰特性のバンド・パス・フィルタとして機能する。
ＦＥＴ  Ｑ２１、Ｑ２２は、伝送線路に対してシャントに接続される。すなわち、ＦＥＴ  Ｑ２１、Ｑ２２のソース端子は接地され、ドレイン端子は伝送線路に接続される。ゲート端子には図示しない制御回路から、制御電圧Ｖｃが印加されるようになっており、この制御電圧Ｖｃによりドレイン−ソース間抵抗の値が決まる。
【００２４】
ＦＥＴ  Ｑ２１、Ｑ２２によるドレイン−ソース間抵抗は、バンド・パス・フィルタに対して負荷として作用する。前述の通り、ドレイン−ソース間抵抗の値は制御電圧Ｖｃに応じて変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
なお、図２では、ＦＥＴ  Ｑ２１が、入力端子ＩＮと共振回路との間、ＦＥＴ  Ｑ２２が、出力端子ＯＵＴと共振回路との間に接続されているが、これは、いずれか一方でも、上記のように群遅延時間τを変化させることができる。
【００２５】
＜第３実施形態＞
図３は、共振回路を構成するキャパシタＣ３１及びインダクタＬ３１と、２個のＦＥＴ  Ｑ３１、Ｑ３２とから成る群遅延時間調整器の構成図である。
この群遅延時間調整器における共振回路は、並列共振回路である。すなわち、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対してシャントに、キャパシタＣ３１及びインダクタＬ３１が接続されている。この共振回路は単峰特性のバンド・パス・フィルタとして機能する。
ＦＥＴ  Ｑ３１、Ｑ３２は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される。すなわち、ＦＥＴ  Ｑ３１、Ｑ３２のソース端子及びドレイン端子は伝送線路に接続され、ゲート端子には、図示しない制御回路から、制御電圧Ｖｃが印加されるようになっている。この制御電圧Ｖｃに応じてドレイン−ソース間抵抗の値が決まる。
【００２６】
ＦＥＴ  Ｑ３１、Ｑ３２によるドレイン−ソース間抵抗は、バンド・パス・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は制御電圧Ｖｃに応じて変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
なお、図３では、ＦＥＴ  Ｑ３１が、入力端子ＩＮと共振回路との間、ＦＥＴ  Ｑ３２が、出力端子ＯＵＴと共振回路との間に接続されているが、これは、いずれか一方でも、上記のように群遅延時間τを変化させることができる。
【００２７】
＜第４実施形態＞
図４は、共振回路を構成するキャパシタＣ４１及びインダクタＬ４１と、１個のＦＥＴ  Ｑ４１とから成る群遅延時間調整器の構成図である。
この群遅延時間調整器における共振回路は直列共振回路である。すなわち、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に、キャパシタＣ４１及びインダクタＬ４１が直列に接続されている。共振回路は単峰特性のバンド・パス・フィルタとして機能する。
ＦＥＴ  Ｑ４１はキャパシタＣ４１及びインダクタＬ４１に直列に接続されている。すなわち、ＦＥＴ  Ｑ４１のソース端子及びドレイン端子が伝送線路に接続される。ゲート端子には図示しない制御回路から制御電圧Ｖｃが印加されるようになっている。この制御電圧Ｖｃによりドレイン−ソース間抵抗の抵抗値が決まる。
【００２８】
ＦＥＴ  Ｑ４１によるドレイン−ソース間抵抗は、バンド・パス・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は電圧Ｖｃが変化することによって変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
なお、図４では、ＦＥＴ  Ｑ４１が、出力端子ＯＵＴと共振回路との間に接続されているが、これは、入力端子ＩＮと共振回路との間であってもよく、また、その両方に設けるようにしても、上記のように群遅延時間τを変化させることができる。
【００２９】
＜第５実施形態＞
図５は、共振回路を構成するキャパシタＣ５１及びインダクタＬ５１と、１個のＦＥＴ  Ｑ５１とから成る群遅延時間調整器の構成図である。
この群遅延時間調整器における共振回路は、並列共振回路である。すなわち、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に、キャパシタＣ５１及びインダクタＬ５１の並列回路が接続されている。共振回路は単峰特性のバンドリジェクションフィルタとして機能する。
ＦＥＴ  Ｑ５１はキャパシタＣ５１及びインダクタＬ５１の並列回路に対して並列に接続される。つまり、ＦＥＴ  Ｑ５１のソース端子及びドレイン端子が伝送線路に接続される。ゲート端子には図示しない制御回路から、電圧値が変化する電圧Ｖｃが印加されるようになっており、印加される電圧Ｖｃの電圧値によりドレイン−ソース間抵抗の値が決まる。
【００３０】
ＦＥＴ  Ｑ５１によるドレイン−ソース間抵抗は、バンドリジェクションフィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は電圧Ｖｃの変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
【００３１】
＜第６実施形態＞
図６は、共振回路を構成するキャパシタＣ６１及びインダクタＬ６１と、１個のＦＥＴ  Ｑ６１とから成る群遅延時間調整器の構成図である。
この群遅延時間調整器における共振回路は、直列共振回路である。すなわち、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して、シャントにキャパシタＣ６１及びインダクタＬ６１の直列回路が接続されている。共振回路は単峰特性のバンドリジェクションフィルタとして機能する。
ＦＥＴ  Ｑ６１はキャパシタＣ６１及びインダクタＬ６１の直列回路に直列に接続されている。つまり、ＦＥＴ  Ｑ６１のソース端子は接地され、ドレイン端子は共振回路に接続される。ゲート端子には図示しない制御回路から制御電圧Ｖｃが印加されるようになっている。この制御電圧Ｖｃによりドレイン−ソース間抵抗の値が決まる。
【００３２】
ＦＥＴ  Ｑ６１によるドレイン−ソース間抵抗は、バンドリジェクションフィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は制御電圧Ｖｃの変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
【００３３】
＜第７実施形態＞
図７は、キャパシタＣ７１、Ｃ７２、Ｃ７３とインダクタＬ７１、Ｌ７２、Ｌ７３とから成る３つの共振回路がπ型に接続されており、π型の各共振回路にＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３が接続された群遅延時間調整器の構成図である。π型に接続された共振回路はバンド・リジェクション・フィルタとして機能する。π型に接続された３つの共振回路は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される１つの並列共振回路と、この並列共振回路を挟む伝送線路上の位置にシャントに接続される２つの直列共振回路とから構成される。
並列共振回路を構成するキャパシタＣ７２及びインダクタＬ７２には、これらの素子に対してＦＥＴ  Ｑ７２が並列接続される。２つの直列共振回路を構成するキャパシタＣ７１、Ｃ７３及びインダクタＬ７１、Ｌ７３には、これらの素子に対してＦＥＴ  Ｑ７１、Ｑ７３が直列接続される。それぞれのＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３のゲート端子には図示しない制御回路から、第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。２つの直列共振回路のそれぞれに直列接続されたＦＥＴ  Ｑ７１、Ｑ７３のゲート端子には、同じ値の第１制御電圧Ｖ１が印加される。
【００３４】
ＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は第１制御電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
【００３５】
＜第８実施形態＞
図８は、キャパシタＣ８１、Ｃ８２、Ｃ８３及びインダクタＬ８１、Ｌ８２、Ｌ８３から成る３つの共振回路がＴ型に接続され、さらに、Ｔ型の各共振回路にＦＥＴ  Ｑ８１、Ｑ８２、Ｑ８３が接続された群遅延時間調整器の構成図である。
Ｔ型に接続された共振回路はバンド・リジェクション・フィルタとして機能する。Ｔ型に接続された３つの共振回路は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される２つの並列共振回路と、これら２つの並列共振回路の間の伝送線路上にシャントに接続される１つの直列共振回路とからなる。
２つの並列共振回路を構成するキャパシタＣ８１、Ｃ８３及びインダクタＬ８１、Ｌ８３には、これらの素子に対してＦＥＴ  Ｑ８１、Ｑ８３が並列接続される。直列共振回路を構成するキャパシタＣ８２及びインダクタＬ８２には、これらの素子に対してＦＥＴ  Ｑ８２が直列接続される。それぞれのＦＥＴ  Ｑ８１、Ｑ８２、Ｑ８３のゲート端子には図示しない制御回路から第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。なお、２つの並列共振回路のそれぞれに並列接続されたＦＥＴ  Ｑ８１、Ｑ８２のゲート端子には、同じ値の第２制御電圧Ｖ２が印加される。
【００３６】
ＦＥＴ  Ｑ８１、Ｑ８２、Ｑ８３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は第１制御電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
【００３７】
＜第９実施形態＞
図９は、図７の変形例となる群遅延時間調整器の構成図である。
この群遅延時間調整器は、図７に示す群遅延時間調整器と同様に、キャパシタＣ７１、Ｃ７２、Ｃ７３及びインダクタＬ７１、Ｌ７２、Ｌ７３から構成される３つの共振回路がπ型に接続されてバンド・リジェクション・フィルタを形成しており、π型の各共振回路にＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３が接続されている。
並列共振回路のインダクタＬ７２側には、インダクタＬ７２に対して直列にキャパシタＣ９５が接続されており、直流成分が並列共振回路を通過しないようになっている。また、２つの直列共振回路を構成するキャパシタＣ７１、Ｃ７３に対して並列にインダクタＬ９４、Ｌ９５が接続されており、キャパシタＣ７１、Ｃ７３をバイパスして直流成分が直列共振回路を通過するようになっている。
【００３８】
並列共振回路を構成するキャパシタＣ７２及びインダクタＬ７２には、これらの素子に対してＦＥＴ  Ｑ７２が並列接続される。２つの直列共振回路を構成するキャパシタＣ７１、Ｃ７３及びインダクタＬ７１、Ｌ７３には、これらの素子に対してＦＥＴ  Ｑ７１、Ｑ７３が直列接続される。それぞれのＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３のゲート端子には図示しない制御回路から、第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。そのために、この群遅延時間調整器はＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３のドレイン−ソース間抵抗がπ型に接続された、π型の抵抗減衰器と同じ構成になる。
なお、２つの直列共振回路のそれぞれに直列接続されたＦＥＴ  Ｑ７１、Ｑ７３のゲート端子には、同じ値の第１制御電圧Ｖ１が印加される。
【００３９】
ＦＥＴ  Ｑ７１、Ｑ７２、Ｑ７３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗は第１制御電圧電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化する。そのために、第１制御電圧電圧Ｖ１及び第２制御電圧Ｖ２を変化させることにより、群遅延時間τを変化させることができる。
【００４０】
＜第１０実施形態＞
図１０は、図８の変形例となる群遅延時間調整器の構成図である。この群遅延時間調整器では、図８と同様、キャパシタＣ８１、Ｃ８２、Ｃ８３及びインダクタＬ８１、Ｌ８２、Ｌ８３から構成される３つの共振回路がＴ型に接続されてバンド・リジェクション・フィルタを形成しており、Ｔ型の各共振回路にＦＥＴ  Ｑ８１、Ｑ８２、Ｑ８３が接続されている。
２つの並列共振回路のインダクタＬ８１、Ｌ８３側には、インダクタＬ８１、Ｌ８３に対して直列にキャパシタＣ１０５、Ｃ１０６が接続されており、直流成分が並列共振回路を通過しないようになっている。また、直列共振回路を構成するキャパシタＣ８２に対して並列にインダクタＬ１０５が接続されており、キャパシタＣ８２をバイパスして直流成分が直列共振回路を通過するようになっている。
【００４１】
２つの並列共振回路を構成するキャパシタＣ８１、Ｃ８３及びインダクタＬ８１、Ｌ８３には、これらの素子に対してＦＥＴ  Ｑ８１、Ｑ８３が並列接続される。直列共振回路を構成するキャパシタＣ８２及びインダクタＬ８２には、これらの素子に対してＦＥＴ  Ｑ８２が直列接続される。それぞれのＦＥＴＱ８１、Ｑ８２、Ｑ８３のゲート端子には図示しない制御回路から、第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。そのために、この群遅延時間調整器はＦＥＴ  Ｑ８１、Ｑ８２、Ｑ８３のドレイン−ソース間抵抗がＴ型に接続された、Ｔ型の抵抗減衰器と同じ構成になる。
２つの並列共振回路のそれぞれに並列接続されたＦＥＴ  Ｑ８１、Ｑ８３のゲート端子には、同じ値の第２制御電圧Ｖ２が印加される。
【００４２】
ＦＥＴ  Ｑ８１、Ｑ８２、Ｑ８３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗は第１制御電圧電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化する。そのために、第１制御電圧電圧Ｖ１及び第２制御電圧Ｖ２を変化させることにより、群遅延時間τを変化させることができる。
【００４３】
図９、図１０に示した群遅延時間調整器は、前述の通り抵抗減衰器としても機能する。抵抗減衰器としての特性インピーダンスＺａは、図９の場合は、インダクタＬ９６、Ｌ９７を介して測定可能であり、図１０の場合はインダクタＬ１０４、Ｌ１０６を介して測定可能である。抵抗減衰器の特性インピーダンスＺａは、一般的に、減衰器の減衰量に関係なく伝送線路のインピーダンスＺｏと等しいことが望ましい。
そのために、図９、図１０に示した群遅延時間調整器では、バンド・リジェクション・フィルタと出力端子との間の伝送線路に、シャントに負荷抵抗Ｒ９４、Ｒ１０４が接続される。負荷抵抗Ｒ９４、Ｒ１０４は伝送線路のインピーダンスＺｏと同じ値（例えば５０Ω）である。また、入力端子ＩＮからみたときの直流抵抗（抵抗減衰器の特性インピーダンスＺａ）を、伝送線路のインピーダンスＺｏと同じ値にする。
【００４４】
直列共振回路に接続されたＦＥＴに対して所定の第１制御電圧Ｖ１を印加したときに、入力端子ＩＮとバンド・リジェクション・フィルタとの間の接続端Ｘからみたときの直流抵抗（抵抗減衰器の特性インピーダンスＺａ）を伝送線路のインピーダンスＺｏに等しくする。第２制御電圧Ｖ２により減衰器の特性インピーダンスＺａが決まるので、この第２制御電圧Ｖ２の値を決める必要がある。
【００４５】
第２制御電圧Ｖ２の値を決めるためには、例えば図１１に示す構成の制御回路を用いることができる。この制御回路は、オペアンプ等の演算増幅器１０を有している。入力端子ＩＮとバンド・リジェクション・フィルタとの接続端Ｘは、抵抗Ｒ１１５により電源に接続されており、この接続端Ｘの電位が演算増幅器１０の正入力に入力される。演算増幅器１０の負入力には、電源からの電圧（Ｖｃｃ）が、抵抗Ｒ１１５と同じ抵抗値の抵抗Ｒ１１６と、負荷抵抗Ｒ１０４と同じ抵抗値の抵抗Ｒ１１７により分圧されて入力される。
演算増幅器１０が、正入力及び負入力に入力される電位の差を増幅して、第２制御電圧Ｖ２として群遅延時間調整器にフィードバックすれば、正入力及び負入力に入力される電位が等しい点で安定する。
【００４６】
ＦＥＴのドレイン−ソース間抵抗の抵抗値が伝送信号周波数帯でも、直流でも同じであれば、この群遅延時間調整器の入力−出力間も伝送路反射の無い減衰器として動作する。なお、このような減衰器を多段接続した場合にも、同様に第２制御電圧Ｖ２を制御することができる。
【００４７】
以上の説明から明らかなように、図１〜図１０に示す群遅延時間調整器をフィードフォワード方式の歪み補償装置に用いることにより、信号の群遅延時間を電気的に制御することができる。この群遅延時間調整器をフィードフォワード歪み増幅装置に用いることにより、歪みの抽出がより容易かつ正確にできるようになる。なお、この群遅延調整器の応用範囲は、フィードフォワードの歪み増幅装置に限られるものでなく、時間調整が必要な機器に応用可能である。
【００４８】
【発明の効果】
以上のような本発明により、良好な群遅延特性が要求される場合でも、電気ないし電子的に遅延時間を制御することが可能な群遅延時間調整器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による群遅延時間調整器の構成図。
【図２】本発明の第２実施形態による群遅延時間調整器の構成図。
【図３】本発明の第３実施形態による群遅延時間調整器の構成図。
【図４】本発明の第４実施形態による群遅延時間調整器の構成図。
【図５】本発明の第５実施形態による群遅延時間調整器の構成図。
【図６】本発明の第６実施形態による群遅延時間調整器の構成図。
【図７】本発明の第７実施形態による群遅延時間調整器の構成図。
【図８】本発明の第８実施形態による群遅延時間調整器の構成図。
【図９】本発明の第９実施形態による群遅延時間調整器の構成図。
【図１０】本発明の第１０実施形態による群遅延時間調整器の構成図。
【図１１】制御電圧を発生する制御回路の具体的な構成例を示した図。
【符号の説明】
Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１、Ｃ５１、Ｃ６１、Ｃ７１−Ｃ７３、Ｃ８１−Ｃ８３、Ｃ９４−Ｃ９６、Ｃ１０４−Ｃ１０７  キャパシタ
Ｌ１１、Ｌ２１、Ｌ３１、Ｌ４１、Ｌ５１、Ｌ６１、Ｌ７１−Ｌ７３、Ｌ８１−Ｌ８３、Ｌ９４−Ｌ９７、Ｌ１０４−Ｌ１０６  インダクタ
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１、Ｑ５１、Ｑ６１、Ｑ７１−Ｑ７３、Ｑ８１−Ｑ８３  ＦＥＴ
Ｒ９４、Ｒ１０４、Ｒ１１５−Ｒ１１７  抵抗
Ｖ１  第１制御電圧
Ｖ２  第２制御電圧
１０  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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