(57)【要約】【課題】各サンプリング周期内で信号処理の対象とされる各チャンネルのデータの位相を整合させることが可能なオーディオ信号処理装置を提供すること。【解決手段】オーディオ信号処理装置１００には、４つのチャンネルのオーディオ信号をサンプリングして得られたデータであって時分割されたデータＤＩＮをシリアルに入力される。このシリアルデータＤＩＮはシリアル・パラレルデータ変換部１０１１によりパラレルデータに変換される。このパラレルデータは、サンプリング周期毎にスイッチ回路１０１２を介して入力バッファレジスタ１０１３，１０１４に交互に取り込まれる。また、このデータの取り込み動作とは相補的に入力バッファレジスタ１０１３，１０１４からデータの読み出しが行われ、信号処理部１０２により所定の信号処理が施される。【選択図】　　　図１
2004012967.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャンネルのオーディオ信号をサンプリングして得られたデータであって同一のサンプリング周期内でサンプリングされた各チャンネルのデータが時分割されてなるデータを入力し、該データに含まれる各チャンネルのデータに所定の処理を施してこれを出力するように構成されたオーディオ信号処理装置において、
第１および第２の記憶部を有し、前記オーディオ信号のサンプリング周期が反映された所定のクロック信号に基づき前記第１および第２の記憶部に前記データを交互に取り込むと共に、該データの取り込み動作とは相補的に前記第１および第２の記憶部からデータを読み出して前記所定の処理を施すための処理部に与える入力インタフェース部を備えたことを特徴とするオーディオ信号処理装置。
【請求項２】
前記データがシリアルデータであり、
前記入力インタフェース部が、
前記シリアルデータをパラレルデータに変換するシリアル・パラレルデータ変換部と、
前記所定のクロック信号に基づき前記パラレルデータを前記第１および第２の記憶部に交互に振り分ける第１のスイッチ回路と、
前記第１および第２の記憶部に記憶されたデータを前記所定のクロック信号に基づき交互に選択して前記処理部に与える第２のスイッチ回路と、
を備えたことを特徴とする請求項１に記載されたオーディオ信号処理装置。
【請求項３】
前記処理部から前記所定の処理が施されたデータを前記所定のクロック信号に基づき交互に取り込んで外部に出力する第３および第４の記憶部をさらに備えたことを特徴とする請求項１または２に記載されたオーディオ信号処理装置。
【請求項４】
複数のチャンネルのオーディオ信号に所定の処理を施し、前記オーディオ信号に前記所定の処理を施して得られたデータを前記オーディオ信号のサンプリング周期で繰り返す時分割多重データにして出力するように構成されたオーディオ信号処理装置において、
第１および第２の記憶部を有し、前記オーディオ信号のサンプリング周期が反映された所定のクロック信号に基づき前記第１および第２の記憶部に前記所定の処理が施されたデータを交互に取り込むと共に、該データの取り込み動作とは相補的に前記第１および第２の記憶部からデータを読み出して前記時分割多重データとして外部に出力する出力インタフェース部を備えたことを特徴とするオーディオ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時分割多重化されたデータを入出力する信号処理用のＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などのオーディオ信号処理装置に関し、特に、データを入出力する際に、このデータに含まれる複数チャンネルのデータの位相を整合させるための回路技術に関する。
【０００２】
【従来の技術】
エフェクタやデジタルミキサなどのオーディオ信号処理装置では、複数のチャンネルのオーディオ信号をサンプリングして得られたストリームデータをシリアルデータとして取り込み、これに所定の信号処理を施している。図７（ａ）に、この種のオーディオ信号処理装置１０の構成を示す。このオーディオ信号処理装置１０は、４チャンネル分のデータを含むシリアルデータＳＤＡＴに信号処理を施すためのもので、入力バッファ１１と信号処理部１２とから構成される。入力バッファ１１は、オーディオ信号のサンプリング周期毎に４チャンネル分のシリアルデータＳＤＡＴを取り込んでパラレルデータに変換するものであって、ワードクロック信号ＣＫＷおよびビットクロック信号ＣＫＢに同期して動作する。このワードクロック信号ＣＫＷはオーディオ信号のサンプリング周期を示し、ビットクロック信号ＣＫＢはシリアルデータの各ビットの位置を示すものである。
【０００３】
図７（ｂ）に、ワードクロック信号ＣＫＷの周期ＳＰとシリアルデータＳＤＡＴとのタイミング関係を示す。ワードクロック信号ＣＫＷの周期ＳＰはオーディオ信号のサンプリング周期と一致する。１チャンネルにつき１回のサンプリングで得られるデータを１６ビットとすると、シリアルデータＳＤＡＴは、１サンプリング周期ＳＰにおいて時分割された４チャンネル分の６４ビットのデータを含む。同図に示す例の場合、最初のサンプリング周期ＳＰでは、チャンネル０〜３（ＣＨ０〜ＣＨ３）の４チャンネル分のデータＤ００〜Ｄ０３がシリアルデータＳＤＡＴに含まれ、その次のサンプリング周期ＳＰでは新たなデータＤ１０〜Ｄ１３が含まれている。
【０００４】
以下、オーディオ信号処理装置１０の動作を簡単に説明する。入力バッファ１１には、ワードクロック信号ＣＫＷに同期して４チャンネル分のシリアルデータＳＤＡＴが取り込まれる。そして、入力バッファ１１に取り込まれたシリアルデータは各サンプリング周期毎にパラレルデータに変換されて信号処理部１２で利用される。信号処理部１２では、図示しないプログラムカウンタがリセットされ、このプログラムカウンタのカウント値に従って１サンプリング周期内で４チャンネル分のデータに対する演算が順番に実行され、信号処理が施されたデータを得る。
【０００５】
【発明が解決しようとする課題】
ところで、信号処理部１２の内部には、信号処理の手順が記述されたプログラムが格納されており、このプログラムの仕様によっては、各チャンネルのデータが何れのサンプリング周期内でサンプリングされたものであるかを意識しないで各データを取り扱う場合がある。この場合、各チャンネル間のデータの位相にずれが生じ、本来、同一のサンプリング周期内でサンプリングされたデータの組み合わせに対して信号処理を施すべきところ、異なるサンプリング周期内でサンプリングされたデータの組み合わせに対して信号処理が施されることになるという問題がある。
【０００６】
具体的にこの問題を説明する。例えば図７（ｂ）に示す時刻ｔ１でチャンネル０（ＣＨ０）のデータＤ１０とチャンネル２（ＣＨ２）のデータＤ１２を取り込んで演算するように信号処理用のプログラムが記述されているとする。この場合、チャンネル０に関しては、時刻ｔ１で現在のサンプリング周期内のデータＤ１０が既に入力バッファ１１に取り込まれているので、このデータＤ１０が入力バッファ１１から信号処理部１２に読み出される。しかし、チャンネル２については、現在のサンプリング周期のデータＤ１２が入力バッファ１１に取り込まれておらず、入力バッファ１２には１サンプリング周期前のデータＤ０２が残っている。従ってこの場合、チャンネル２については、信号処理部１２にはデータＤ０２が読み出される。
【０００７】
このように、入力バッファ１１から信号処理部１２に各チャンネルのデータを読み出すタイミングによっては、チャンネル間で位相がずれたデータが信号処理部１２に取り込まれ、異なるタイミングでサンプリングされたデータの組み合わせに対して信号処理が施されることになる。このため、例えばステレオ信号をミキシングしてモノラル信号に変換する用途では、フィルタ効果が発現して周波数特性が阻害される等の弊害を生じる場合がある。従って、入力バッファ１１から信号処理部１２に読み出される各チャンネルのデータが同一のサンプリング周期内でサンプリングされたものであって、各データの位相が一致したものであることが望まれている。
【０００８】
この種の問題を回避するための手法として、各チャンネルに２サンプル周期分のデータを記憶するバッファを設け、信号処理部に搭載されたプログラムを修正し、信号処理の段階で是正する手法も考えられるが、プログラミングが複雑になり、処理速度が阻害されるという不都合がある。
【０００９】
この発明は、上記事情に鑑みてなされたもので、各サンプリング周期内で信号処理の対象とされる各チャンネルのデータの位相を整合させることが可能なオーディオ信号処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決達成するため、この発明は以下の構成を有する。
すなわち、請求項１に記載された発明は、複数のチャンネルのオーディオ信号をサンプリングして得られたデータであって同一のサンプリング周期内でサンプリングされた各チャンネルのデータが時分割されてなるデータを入力し、該データに含まれる各チャンネルのデータに所定の処理を施してこれを出力するように構成されたオーディオ信号処理装置において、第１および第２の記憶部（例えば後述する入力バッファレジスタ１０３，１０４に相当する構成要素）を有し、前記オーディオ信号のサンプリング周期が反映された所定のクロック信号に基づき前記第１および第２の記憶部に前記データを交互に取り込むと共に、該データの取り込み動作とは相補的に前記第１および第２の記憶部からデータを読み出して前記所定の処理を施すための処理部に与える入力インタフェース部（例えば後述する入力インタフェース部１０１に相当する構成要素）を備えたことを特徴とする。
【００１１】
この構成によれば、現在のサンプリング周期に着目すると、第１および第２の記憶部のうち、一方の記憶部にのみ新たなデータが取り込まれ、その内容が書き替えられる。このデータの取り込みの過程では、現在のサンプリング周期のデータと直前のサンプリング周期のデータとが一時的に混在する。これに対し、他方の記憶部では、直前のサンプリング周期で取り込まれたデータがそのまま維持され、その内容は現在のサンプリング周期では書き替えられない。即ち、第１および第２の記憶部のうち、現在のサンプリング周期でデータの取り込みが行われない他方の記憶部には、直前のサンプリング周期で取り込まれたデータしか存在しない。よって、他方の記憶部に記憶されたデータを読み出せば、同一のサンプリング周期でサンプリングされたデータが読み出されることとなり、各チャンネルのデータに位相のずれを生じることがなくなる。
【００１２】
請求項２に記載された発明は、請求項１に記載されたオーディオ信号処理装置において、前記データがシリアルデータであり、前記入力インタフェース部が、前記シリアルデータをパラレルデータに変換するシリアル・パラレルデータ変換部と、前記所定のクロック信号に基づき前記パラレルデータを前記第１および第２の記憶部に交互に振り分ける第１のスイッチ回路と、前記第１および第２の記憶部に記憶されたデータを前記所定のクロック信号に基づき交互に選択して前記処理部に与える第２のスイッチ回路と、を備えたことを特徴とする。
この構成によれば、入力したシリアルデータがパラレルデータに変換され、第１のスイッチ回路を介して第１および第２の記憶部の一方に取り込まれる。このとき、データの取り込みが行われていない他方の記憶部から第２のスイッチ回路を介してデータが処理部に読み出される。従ってこの構成によれば、何れか一方の記憶部がデータの取り込みが可能な状態にあり、他方がデータの読み出しが可能な状態にあるので、第１および第２の記憶部に交互にデータを取り込むと共に、このデータの取り込みとは相補的に第１および第２の記憶部からデータの読み出しを行うことが可能になる。
【００１３】
請求項３に記載された発明は、請求項１または２に記載されたオーディオ信号処理装置において、前記処理部から前記所定の処理が施されたデータを前記所定のクロック信号に基づき交互に取り込んで外部に出力する第３および第４の記憶部をさらに備えたことを特徴とする。
この構成によれば、現在のサンプリング周期に着目すると、第３および第４の記憶部のうち、一方の記憶部にのみ処理部から新たなデータが取り込まれ、他方の記憶部には直前のサンプリング周期で取り込まれたデータがそのまま維持される。従って、このデータを外部に読み出せば、現在のサンプリング周期においてどのようなタイミングであっても、位相のずれを生じることなく各チャンネルのデータをシリアルに外部に出力することが可能になる。
【００１４】
請求項４に記載された発明は、複数のチャンネルのオーディオ信号に所定の処理を施し、前記オーディオ信号に前記所定の処理を施して得られたデータを前記オーディオ信号のサンプリング周期で繰り返す時分割多重データにして出力するように構成されたオーディオ信号処理装置において、第１および第２の記憶部を（例えば後述する入力バッファレジスタ２０４２，２０４３に相当する構成要素）有し、前記オーディオ信号のサンプリング周期が反映された所定のクロック信号に基づき前記第１および第２の記憶部に前記所定の処理が施されたデータを交互に取り込むと共に、該データの取り込み動作とは相補的に前記第１および第２の記憶部からデータを読み出して前記時分割多重データとして外部に出力する出力インタフェース部（例えば後述する出力インタフェース部２０４に相当する構成要素）を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係るオーディオ信号処理装置１００の構成を示す。このオーディオ信号処理装置１００は、１ビット幅のシリアルデータＤＩＮに所定の信号処理を施してデータＤＯＵＴとして出力するものであって、入力インタフェース部１０１、信号処理部１０２、出力バッファ１０３、パラレル・シリアルデータ変換部（Ｐ／Ｓ）１０４、分周器１０５から構成される。
【００１６】
シリアルデータＤＩＮは、４チャンネルのオーディオ信号をサンプリングして得られたストリームデータであって、前述の図７（ｂ）に示すように各チャンネルについて１サンプルあたり１６ビットのデータを含み、同一サンプリング周期内でサンプリングされた各チャンネルのデータが時分割されている。また、ワードクロック信号ＣＫＷは、オーディオ信号のサンプリング周期を規定するものであり、ビットクロック信号ＣＫＢは、シリアルデータＤＩＮの各ビットの位置を規定するものであって、これらクロック信号は図示しないオーディオ信号のサンプリング装置側で生成される。
【００１７】
入力インタフェース部１０１は、２つの入力バッファレジスタ（第１および第２の記憶部）に対してデータの取り込みと読み出しとをサンプリング周期毎に交互に行って、シリアルデータＤＩＮをパラレルデータＰＤＣとして信号処理部１０２に供給するものであって、シリアル・パラレルデータ変換部（Ｓ／Ｐ）１０１１、スイッチ回路１０１２、２つのバッファレジスタ１０１３，１０１４、およびスイッチ回路１０１５を備えて構成される。ここで、シリアル・パラレルデータ変換部１０１１は、ワードクロック信号ＣＫＷおよびビットクロック信号ＣＫＢに基づきデータＤＩＮを１６ビット幅のパラレルデータに変換するものである。また、シリアル・パラレルデータ変換部１０１１は、シリアル・パラレル変換されたデータに加え、このデータのチャンネルを示すためのチャンネル情報ＳＣＨを出力する。
【００１８】
スイッチ回路１０１２は、ワードクロック信号ＣＫＷを分周器１０５により分周して得られたクロック信号ＣＫＸに基づき、シリアル・パラレルデータ変換部１０１１からのデータを入力バッファレジスタ１０１３，１０１４に振り分けるものである。入力バッファレジスタ１０１３，１０１４は、上述のチャンネル情報ＳＣＨに従ってスイッチ回路１０１２からのデータをチャンネル別に一時的に格納するものである。これら入力バッファレジスタ１０１３，１０１４はそれぞれ４チャンネル分のデータを記憶する容量を有している。スイッチ回路１０１５は、入力バッファレジスタ１０１３，１０１４からのデータＰＤＡ，ＰＤＢを選択してデータＰＤＣとして信号処理部１０２に与えるものである。データＰＤＡ，ＰＤＢ，ＰＤＣは、６４ビットのパラレルデータであって、１チャンネルにつき１６ビット幅のデータを４チャンネル分含んでいる。
【００１９】
信号処理部１０２は、データＰＤＣをスイッチ回路１０１５から入力し、これに所定の信号処理を施してデータＰＤＤとして出力するものである。この信号処理の一例としては、例えばエフェクト処理やミキシング処理があり、このオーディオ信号処理装置１００の仕様に応じたものである。出力バッファレジスタ１０３は、信号処理が施されたデータＰＤＤを一時的に格納するものであり、４つのチャンネルについて１サンプル分のデータ（４×１６ビット）を格納する容量を有している。パラレル・シリアルデータ変換部１０４は、出力バッファレジスタ１０３に格納された１サンプル分のパラレルデータ（１６ビット）をシリアルデータに変換すると共に時分割多重化し、データＤＯＵＴとして外部に出力するものである。
【００２０】
図２に、上述の入力バッファレジスタ１０１３の構成およびＤＳＰで構成される信号処理部１０２の処理の一例を示す。同図（ａ）に示すように、入力バッファレジスタ１０１３は、書込制御回路１０１３Ａと、チャンネル０〜３（ＣＨ０〜ＣＨ３）に割り付けられた４つのレジスタ１０１３Ｂ〜１０１３Ｅとから構成される。上述のスイッチ回路１０１２からの１６ビットのパラレルデータは、書込制御回路１０１３Ａを介してレジスタ１０１３Ｂ〜１０１３Ｅにチャンネル別に格納されるようになっている。もう１つの入力バッファレジスタ１０１４についても同様に構成される。また同図（ｂ）に処理の一例を示すように、信号処理部１０２は、チャンネル０〜３（ＣＨ０〜ＣＨ３）のそれぞれにイコライザ処理（イコライザ１０２１〜１０２４）と、これらイコライザ処理されたデータをミキシングするミキサ（ＭＩＸ）処理（ミキサ１０２５）とを行う。
【００２１】
次に、図３および図４を参照して、この実施の形態１に係るオーディオ信号処理装置１００の動作を説明する。
まず、図３を参照して、動作原理を説明する。同図に示すように、このオーディオ信号処理装置１００は、現在のサンプリング周期の４チャンネル分のシリアルデータＤＩＮを入力バッファレジスタ１０１３，１０１４の一方に取り込むと共に、前回のサンプリング周期の４チャンネル分のデータを他方から読み出し、これら入力バッファレジスタ１０１３，１０１４に対するデータの取り込みと読み出しとを交互に（相補的に）行うものである。図３（ａ）に示す例では、入力バッファレジスタ１０１３に対して現在のサンプリング周期のデータの取り込みが行われ、この取り込み動作と並行して入力バッファレジスタ１０１４から信号処理部１０２に前回のサンプリング周期のデータの読み出しが行われている。図３（ｂ）に示す例では、逆に入力バッファレジスタ１０１４に対して現在のサンプリング周期のデータの取り込みが行われ、入力バッファレジスタ１０１３から前回のサンプリング周期のデータの読み出しが行われている。
【００２２】
以下、図４に示すタイミングチャートを参照して動作を具体的に説明する。
まず、図示しないサンプリング装置により、現在のサンプリング周期ＳＰ０において４つのチャンネルＣＨ０〜ＣＨ３の各オーディオ信号がサンプリングされ、チャンネルＣＨ１〜ＣＨ３の各データが時分割されてシリアルデータＤＩＮとしてオーディオ信号処理装置１００にシリアルに入力される。このシリアルデータＤＩＮと共に、サンプリング装置からワードクロック信号ＣＫＷおよびビットクロック信号ＣＫＢが入力される。
【００２３】
シリアルデータＤＩＮ内の各データが何れのチャンネルに属するものであるかはワードクロック信号ＣＫＷに基づき把握され、各データ内のビットの位置はビットクロック信号ＣＫＢに基づき把握される。シリアル・パラレルデータ変換部１０１１は、ワードクロック信号ＣＫＷとビットクロック信号ＣＫＢとの基づき、シリアルデータＤＩＮ内の各チャンネルの１６ビット長のシリアルデータを１６ビット幅のパラレルデータに変換（Ｓ／Ｐ変換）し、これをチャンネルＣＨ０〜ＣＨ３の順にスイッチ回路１０１２に順次出力する。
【００２４】
一方、上述のワードクロック信号ＣＫＷは分周器１０５により分周され、クロック信号ＣＫＸが生成される。ワードクロック信号ＣＫＷはオーディオ信号のサンプリング周期を規定するものであるから、これを分周して得られるクロック信号ＣＫＸにはサンプリング周期が反映され、その信号レベルは１サンプリング周期毎に反転するものとなる。この例では、クロック信号ＣＫＸは奇数番目のサンプリング周期（例えばＳＰ０）でハイレベルとなり、偶数番目のサンプリング周期（例えばＳＰ１）でローレベルとなっている。
【００２５】
スイッチ回路１０１２は、シリアル・パラレルデータ変換部１０１１から出力されたパラレルデータをクロック信号ＣＫＸに基づき入力バッファレジスタ１０１３または入力バッファレジスタ１０１４に割り振る。この例では、クロック信号ＣＫＸがハイレベルにあるサンプリング周期ＳＰ０では、シリアル・パラレルデータ変換部１０１１から出力されたデータは、スイッチ回路１０１２を介して入力バッファレジスタ１０１３に与えられる。そして、入力バッファレジスタ１０１３には１６ビット幅の４チャンネル分のデータが順次入力され、図２（ａ）に示すレジスタ１０１３Ｂ〜１０１３Ｅにチャンネル別に記憶される。この入力バッファレジスタ１０１３に記憶された４チャンネル分のデータ（４×１６ビット）は、６４ビット幅のデータＰＤＡとして出力される。このデータＰＤＡは、入力バッファレジスタ１０１３に順次的に入力される各チャンネルのデータを内容としているので、サンプリング周期ＳＰ０において最後のチャンネルＣＨ３のデータが入力バッファレジスタ１０１３に入力された時点で確定する。図４では、便宜上、次のサンプリング周期ＳＰ１の先頭でデータＰＤＡが確定するものとしている。このデータＰＤＡは、次のサンプリング周期ＳＰ１の終了時まで保持される。
【００２６】
次にクロック信号ＣＫＸがローレベルとなるサンプリング周期ＳＰ１では、同様に、チャンネルＣＨ０〜ＣＨ３の各データがシリアル・パラレル変換部１０１１に順次入力され、１６ビット幅のパラレルデータに変換されてスイッチ回路１０１２を介し入力バッファレジスタ１０１４に割り振られる。そして、この入力バッファレジスタ１０１４には１６ビット幅の４チャンネル分のデータが順次記憶され、６４ビット幅のデータＰＤＢとして出力される。このデータＰＤＢは、サンプリング周期ＳＰ１の次の周期の終了時まで保持される。
なお、図４では、サンプリング周期ＳＰ０において、その直前のサンプリング周期で入力バッファレジスタ１０１４に入力された各チャンネルのデータが、データＰＤＢとして確定し、保持されている。
【００２７】
また、サンプリング周期ＳＰ１では、上述の入力バッファレジスタ１０１４に対するデータの記憶動作と並行して、スイッチ回路１０１５が、入力バッファレジスタ１０１３から出力されているデータＰＤＡ、即ち直前のサンプリングサイクルＳＰ０において入力バッファレジスタ１０１３に記憶されたデータを選択し、これをデータＰＤＣとして信号処理部１０２に与える。これを受けて、信号処理部１０２は、図２（ｂ）に示すイコライザ１０２１〜１０２４によりデータＰＤＣ内の各チャンネルのデータに対してイコライズ処理を施し、ミキサ処理（ミキサ１０２５）を施して、１６ビット幅のデータＰＤＤとして各チャンネルのデータを順次出力する。
【００２８】
ここで、サンプリング周期ＳＰ１では、スイッチ回路１０１２により入力バッファレジスタ１０１４に対してのみデータの取り込みがなされ、スイッチ回路１０１５により入力バッファレジスタ１０１３のみからデータＰＤＡの読み出しがなされる。この入力バッファレジスタ１０１３には、直前のサンプリング周期ＳＰ０の４チャンネル分のデータＰＤＡがそのまま保持されている。従って、入力バッファレジスタ１０１３から信号処理部１０２に入力される各チャンネルのデータは、同一サンプリング周期でサンプリングされたものとなり、各チャンネルのデータの位相が一致したものになる。
【００２９】
上述のようにして信号処理部１０２により信号処理が施されたデータＰＤＤは、出力バッファレジスタ１０３に取り込まれ、適切なタイミングでパラレル・シリアルデータ変換部１０４により１ビット幅のシリアルデータに変換され、時分割多重化されてデータＤＯＵＴとして外部の装置に出力される。
なお、出力バッファレジスタ１０３へのデータの取り込みは、信号処理部１０２でチャンネルＣＨ０〜ＣＨ３の各チャンネルの出力データが生成される都度行われる。よって、信号処理部１０２の各チャンネルの処理タイミング次第で、データＤＯＵＴに含まれる各チャンネルのデータの位相にずれを生じる場合があるが、この対策については、実施の形態２として後述することにする。
【００３０】
サンプリング周期ＳＰ１の次のサンプリング周期（図示なし）では、入力バッファレジスタ１０１３にデータの取り込みが行われると共に、上述のサンプリング周期ＳＰ１で入力バッファレジスタ１０１４に取り込まれたデータが信号処理部１０２に読み出される。このように、サンプリングの周期が反映されたクロック信号ＣＫＸに基づき、サンプリング周期毎にシリアル・パラレルデータ変換部１０１１から入力バッファレジスタ１０１３，１０１４にデータが交互に取り込まれると共に、このデータの取り込みとは相補的に入力バッファレジスタ１０１３，１０１４から交互にデータが信号処理部１０２に読み出される。
【００３１】
以上の説明から理解されるように、この実施の形態１によれば、信号処理部１０２には、或るサンプリング周期において、１サンプリング周期前にサンプリングされた各チャンネルのデータが入力バッファレジスタ１０１３，１０１４の何れかから与えられる。従って、現在のサンプリング周期内の任意のタイミングで入力インタフェース部１０１側から信号処理部１０２にデータを取り込んだとしても、各チャンネルのデータの位相が一致したものとなる。よって、各データの位相が一致しないことに起因するフィルタ効果が発現し得ず、周波数特性が阻害されることがなくなる。
【００３２】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
上述の実施の形態１は、信号処理部１０２に各チャンネルのデータを入力する際の位相のずれを防止するものであるが、外部に出力されるデータＤＯＵＴの位相にずれを生じる。即ち、実施の形態１に係る図４に示す例では、サンプリング周期ＳＰ０において、その直前のサンプリング周期の４チャンネルのデータＰＤＤが出力バッファレジスタ１０３に順次入力されるが、パラレル・シリアルデータ変換部１０４が出力バッファレジスタ１０３からチャンネルＣＨ０のデータを取り込むタイミングでは、出力バッファレジスタ１０３には現在のサンプリング周期ＳＰ０でのチャンネルＣＨ０のデータは取り込まれておらず、この出力バッファレジスタ１０３に取り込まれているチャンネルＣＨ０のデータは直前のサンプリング周期で取り込まれたものである。
【００３３】
このため、現在のサンプリング周期ＳＰ０でデータＤＯＵＴとして外部に出力されるチャンネルＣＨ０のデータは、現在のサンプリング周期ＳＰ０の直前のサンプリング周期のものとなる。この例では、データチャンネルＣＨ０〜ＣＨ２までが直前のサンプリング周期のものである。これに対し、チャンネルＣＨ３については、現在のサンプリング周期ＳＰ０において出力バッファレジスタ１０３からパラレル・シリアルデータ変換部１０４にデータが取り込まれる前に、現在のサンプリング周期ＳＰ０のデータが出力バッファレジスタ１０３に既に取り込まれているので、データＤＯＵＴとして外部に出力されるデータは現在のサンプリング周期ＳＰ０のものとなる。従って、サンプリング周期ＳＰ０において出力されるデータＤＯＵＴに含まれる各チャンネルのデータに位相のずれを生じることとなる。そこで、この実施の形態２では、外部に出力されるデータＤＯＵＴの位相のずれを防止する。
【００３４】
図５に、この実施の形態２に係るオーディオ信号処理装置の構成を示す。このオーディオ信号処理装置は、上述の図１に示す実施の形態１に係る構成において、出力バッファレジスタ１０３およびパラレル・シリアルデータ変換部１０４に代えて、この実施の形態２の特徴部である出力インタフェース部２０４を備える。また、図５において、入力インタフェース部１０１は、図１に示すものであり、信号処理部２０３は、図１に示す信号処理部１０２に相当するものである。
【００３５】
出力インタフェース部２０４は、２つの出力バッファレジスタ２０４２，２０４３を有し、信号処理が施されたデータＰＤＦをサンプリング周期毎に交互に出力バッファレジスタ２０４２，２０４３に取り込むと共に、このデータの取り込み動作とは相補的に出力バッファレジスタ２０４２，２０４３から交互にデータを読み出すものであって、スイッチ回路２０４１、出力バッファレジスタ２０４２，２０４３、スイッチ回路２０４４、およびパラレル・シリアルデータ変換部２０４５から構成される。
【００３６】
ここで、スイッチ回路２０４１は、信号処理部２０３から出力された４チャンネル分の１６ビット幅のデータＰＤＦをクロック信号ＣＫＸに基づき２つの出力バッファレジスタ２０４２，２０４３に振り分けるものである。出力バッファレジスタ２０４２，２０４３は、チャンネル情報ＳＣに従ってスイッチ回路２０４１からのデータをチャンネル別に一時的に記憶し、６４ビット幅（４チャンネル分）のデータＰＤＧ，ＰＤＨをそれぞれ出力するものである。スイッチ回路２０４４は、出力バッファレジスタ２０４２，２０４３から出力されたデータＰＤＧ，ＰＤＨから１チャンネル分の１６ビット幅のデータを選択するものである。パラレル・シリアルデータ変換部２０４５は、スイッチ回路２０４４により選択された１６ビット幅のパラレルデータを１ビット幅のシリアルデータに変換し、データＤＯＵＴとして外部に順次出力するものである。
【００３７】
以下、図６を参照して、この実施の形態２に係るオーディオ信号処理装置の動作を説明する。
最初のサンプリング周期ＳＰ０において、シリアルデータＤＩＮとしてチャンネルＣＨ０〜ＣＨ３のデータが入力され、上述の実施の形態１と同様に入力インタフェース部１０１が動作し、信号処理部２０３から各チャンネルの１６ビット幅のデータＰＤＦが順次出力される。
【００３８】
出力インタフェース部２０４では、スイッチ回路２０４１を介して、１チャンネル分のデータＰＤＦが出力バッファレジスタ２０４２に与えられ、この出力バッファレジスタ２０４２には、サンプリング周期ＳＰ０で生成（信号処理）された４チャンネル分のデータが一旦記憶される。
【００３９】
次に、サンプリング周期ＳＰ１では、同様にシリアルデータＤＩＮとしてチャンネルＣＨ０〜ＣＨ３のデータが入力され、信号処理部２０３からデータＰＤＦが出力される。このデータＰＤＦはスイッチ回路２０４１を介して出力レジスタ２０４３に与えられ、この出力バッファレジスタ２０４３には、サンプリング周期ＳＰ１で生成（信号処理）された４チャンネル分のデータが取り込まれて記憶される。
【００４０】
また、サンプリング周期ＳＰ１では、出力バッファレジスタ２０４３に対するデータの取り込み動作とは相補的に、出力バッファレジスタ２０４２から各チャンネルのデータＰＤＧが読み出され、スイッチ回路２０４４を介してパラレル・シリアルデータ変換部２０４５に各チャンネルの１６ビット幅のデータが順次出力される。そして、パラレル・シリアルデータ変換部２０４５は、データＰＤＧを１ビット幅のシリアルデータに変換して時分割多重化し、これをデータＤＯＵＴとしてチャンネルＣＨ０〜ＣＨ３のデータを外部に順次出力する。
【００４１】
ここで、サンプリング周期ＳＰ１では、出力バッファレジスタ２０４２，２０４３のうち、データの取り込みが行われない出力バッファレジスタ２０４２からデータの読み出しが行われ、この出力バッファレジスタ２０４２には１サンプリング周期前に取り込まれた４チャンネル分のデータが保持されている。従って、サンプリング周期ＳＰ１において出力バッファレジスタ２０４２から外部に取り出される４チャンネル分のデータは、同一のサンプリング周期でサンプリングされたものであるから、必然的に互いに位相が一致したものとなる。よって、外部に出力されるデータＤＯＵＴの位相のずれが防止される。
【００４２】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００４３】
例えば、上述の実施の形態では、シリアル・パラレル変換部１０１１によりシリアルデータＤＩＮに含まれる各チャンネルの１６ビットのデータを１６ビット幅のパラレルデータに変換し、パラレル・シリアル変換部１０４，２０４５により１６ビット幅の各チャンネルのデータを１６ビット長のシリアルデータに戻すように構成したが、例えば各チャンネルのデータのそれぞれについては１６ビットのシリアルデータのままとして処理し、このシリアルデータからなる４つのデータをパラレルに取り扱うように構成することも可能である。従ってこの場合、シリアル・パラレルデータ変換部１０１１およびパラレル・シリアルデータ変換部１０４，２０４５は省略される。
【００４４】
【発明の効果】
以上説明したように、この発明によれば、サンプリングの周期が反映された所定のクロック信号に基づき第１および第２の記憶部にデータを交互に取り込むと共に、前記データの取り込みとは相補的に前記第１および第２の記憶部からデータを読み出して所定の処理を施すようにしたので、構成の大規模化や信号処理の複雑化を伴うことなく、データを外部から入力する際に、各チャンネルのデータのサンプリング周期を一致させ、これらデータ間の位相を整合させることが可能となる。
【００４５】
また、この発明によれば、サンプリングの周期が反映された所定のクロック信号に基づき第１および第２の記憶部に所定の処理が施されたデータを交互に取り込むと共に、前記データの取り込みとは相補的に前記第１および第２の記憶部から交互にデータを読み出して外部に出力するようにしたので、データを外部に出力する際に、各チャンネルのデータのサンプリング周期を一致させ、これらデータ間の位相を整合させることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るオーディオ信号処理装置の構成を示すブロック図である。
【図２】この発明の実施の形態１に係る入力バッファレジスタおよび信号処理部の構成例を示すブロック図である。
【図３】この発明の実施の形態１に係るオーディオ信号処理装置の動作の概念を説明するための図である。
【図４】この発明の実施の形態１に係るオーディオ信号処理装置の動作を説明するためのタイミングチャートである。
従来技術に係る信号レベルシフト回路の構成と動作を説明するための図である。
【図５】この発明の実施の形態２に係るオーディオ信号処理装置の構成を示すブロック図である。
【図６】この発明の実施の形態２に係るオーディオ信号処理装置の動作を説明するためのタイミングチャートである。
【図７】従来技術を説明するための図である。
【符号の説明】
１００；オーディオ信号処理装置、１０１；入力インタフェース部、１０２，２０３；信号処理部、１０３，２０４２，２０４３；出力バッファレジスタ、１０４，２０４５；パラレル・シリアルデータ変換部、１０５，２０５；分周器、１０１１；シリアル・パラレルデータ変換部、１０１２，１０１５，２０４１，２０４４；スイッチ回路、１０１３，１０１４；入力バッファレジスタ、１０１３Ａ；書込制御回路、１０１３Ｂ〜１０１３Ｅ；レジスタ、１０２１〜１０２４；イコライザ、１０２５；ミキサ、２０４；出力インタフェース部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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