(57)【要約】【課題】電源投入直後の読み出し動作の信頼性を向上できる半導体装置及びその起動方法を提供すること。【解決手段】半導体装置１０は、初期化された際に初期化完了信号ＰＯＲを出力する内部電源３０と、前記内部電源３０の発生する電圧に基づいて動作する、少なくとも１つの半導体回路ブロック２０と、前記初期化完了信号ＰＯＲを遅延させる遅延回路４０と、前記遅延回路４０において遅延された前記初期化完了信号ＤＰＯＲと、外部より入力される第１入力信号ＣＥとに応答して、前記半導体回路ブロック２０に動作開始を命令する検知回路５０、６０とを具備することを特徴としている。【選択図】    図１
2004199238.tif 000002
【特許請求の範囲】
【請求項１】
初期化された際に初期化完了信号を出力する内部電源と、
前記内部電源の発生する電圧に基づいて動作する、少なくとも１つの半導体回路ブロックと、
前記初期化完了信号を遅延させる遅延回路と、
前記遅延回路において遅延された前記初期化完了信号と、外部より入力される第１入力信号とに応答して、前記半導体回路ブロックに動作開始を命令する検知回路と
を具備することを特徴とする半導体装置。
【請求項２】
前記検知回路は、前記遅延回路において遅延された前記初期化完了信号と、前記第１入力信号との論理演算を行う論理回路と、
少なくとも前記論理回路における論理演算結果と、外部より入力される第２入力信号とのいずれかの遷移を検知した際に、前記半導体回路ブロックに動作開始を命令する制御回路と
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内部電源は、前記初期化完了信号を、前記半導体回路ブロック及び前記制御回路に供給し、前記初期化完了信号が入力されることにより前記半導体回路ブロック及び前記制御回路は動作可能な状態とされ、
前記半導体回路ブロックは、前記初期化完了信号が入力された状態で前記制御回路により動作開始を命令されることで動作を開始する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記遅延回路は、前記初期化完了信号が、前記内部電源から少なくとも前記半導体回路ブロック及び前記制御回路のいずれかに達するのに必要な時間以上、前記論理回路に入力される前記初期化完了信号を遅延させる
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記遅延回路は、前記前記半導体回路ブロック及び前記制御回路が動作可能な状態となるのに必要な時間だけ、遅延させる
ことを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記遅延回路は、前記初期化完了信号を、前記内部電源から少なくとも前記制御回路及び前記半導体回路ブロックのいずれかを経由して、前記論理回路に伝送する信号配線である
ことを特徴とする請求項３乃至５いずれか１項記載の半導体装置。
【請求項７】
前記論理回路は、前記初期化完了信号と前記第１入力信号との論理積演算を行う
ことを特徴とする請求項２乃至６いずれか１項記載の半導体装置。
【請求項８】
初期化された際に初期化完了信号を出力する内部電源と、
前記初期化完了信号が入力されることで動作可能とされ、前記内部電源の発生する電圧に基づいて動作する少なくとも１つの半導体回路ブロックと、
前記初期化完了信号が入力されることで動作可能とされる制御回路と、
少なくとも前記半導体回路ブロック及び前記制御回路のいずれかが、前記動作可能とされた際に出力するイネーブル信号と、外部から入力される第１入力信号との論理演算を行う論理回路と
を具備し、前記制御回路は、前記論理回路における論理演算結果と、外部から入力される第２入力信号とに応じて前記半導体回路ブロックに動作開始を命令する
ことを特徴とする半導体装置。
【請求項９】
前記半導体回路ブロックは、前記初期化完了信号が入力された状態で、前記制御回路により動作開始を命令されることで動作を開始する
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記イネーブル信号は、前記内部電源から前記半導体回路ブロック及び前記制御回路のいずれかを経由して、前記半導体回路ブロック及び前記制御回路のいずれかから出力される前記初期化完了信号である
ことを特徴とする請求項８または９記載の半導体装置。
【請求項１１】
前記論理回路は、前記イネーブル信号と前記第１入力信号との論理積演算を行う
ことを特徴とする請求項８乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記制御回路は、前記論理演算結果と前記第２入力信号の少なくともいずれかの信号の遷移を検知した際に、前記半導体回路ブロックに動作開始を命令する
ことを特徴とする請求項８乃至１１いずれか１項記載の半導体装置。
【請求項１３】
少なくとも前記半導体回路ブロックの１つは不揮発性メモリである
ことを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
【請求項１４】
前記不揮発性メモリは、フラッシュメモリと強誘電体メモリのいずれかである
ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
第１、第２入力信号を外部から入力するステップと、
内部電源をオン状態にするステップと、
前記内部電源の初期化が終了した際に、前記内部電源が半導体回路ブロック及び制御回路に第３入力信号を出力して、前記半導体回路ブロック及び前記制御回路を動作可能な状態とすると共に、前記第３入力信号を遅延回路に入力するステップと、
前記第１入力信号と、前記遅延回路において遅延された前記第３入力信号の論理演算を行うステップと、
前記制御回路が、前記論理演算結果及び前記第２入力信号の少なくともいずれかの信号の遷移を検知した際に、前記半導体回路ブロックに動作開始を命令するステップと
を具備することを特徴とする半導体装置の起動方法。
【請求項１６】
前記遅延回路は、前記内部電源が前記第３入力信号を出力してから、少なくとも前記半導体回路ブロック及び前記制御回路が動作可能な状態となるまでに必要な時間だけ、前記第３入力信号を遅延させる
ことを特徴とする請求項１５記載の半導体装置の起動方法。
【請求項１７】
第１、第２入力信号を外部から入力するステップと、
内部電源をオン状態にするステップと、
前記内部電源の初期化が終了した際に、前記内部電源が半導体回路ブロック及び制御回路に第３入力信号を出力して、前記半導体回路ブロック及び前記制御回路を動作可能な状態とするステップと、
前記半導体回路ブロック及び前記制御回路の少なくとも一方が、前記第３入力信号を受け取った後、イネーブル信号を出力するステップと、
前記イネーブル信号、及び前記第１入力信号の論理演算を行うステップと、
前記制御回路が、前記論理演算結果及び前記第２入力信号の少なくともいずれかの信号の遷移を検知した際に、前記半導体回路ブロックに動作開始を命令するステップと
を具備することを特徴とする半導体装置の起動方法。
【請求項１８】
前記半導体回路ブロックは、前記第３入力信号を入力された状態で、前記制御回路により動作開始を命令された際に、動作を開始する
ことを特徴とする請求項１５乃至１７いずれか１項記載の半導体装置の起動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその起動方法に関するものであり、特に、電源投入直後における半導体記憶装置の読み出し動作に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置においては、電源の投入前にチップイネーブル信号及びアドレス信号が予め入力されていることが通常である。このような従来の半導体記憶装置について、図１７を用いて説明する。図１７は、従来のＬＳＩのブロック図である。
【０００３】
図示するように、ＬＳＩ１００は、半導体記憶装置２００及び遷移検出回路３００を備えている。パワーオンリセット信号ＰＯＲは、ＬＳＩ１００内の内部電源が出力する信号であり、図示せぬ内部電源の初期化が終了した際に、半導体記憶装置２００及び遷移検出回路３００に出力される。半導体記憶装置２００及び遷移検出回路３００は、パワーオンリセット信号ＰＯＲを受けることで初期化が解除され、動作可能な状態となる。遷移検出回路３００は、外部より入力されるチップイネーブル信号ＣＥ及びアドレス信号ａｄｄの遷移を検出する。そして、少なくともいずれかの信号の遷移を検出した際に、半導体記憶装置２００に対して遷移検出信号ＴＤＳを出力する。遷移検出信号ＴＤＳを受けることで、半導体記憶装置２００の動作が許可される。そして、半導体記憶装置２００が動作を開始し、半導体記憶装置２００内からデータが読み出される。
【０００４】
しかしながら、図１７に示す構成であると、電源投入直後の読み出し動作が困難となる問題があった。この点について、図１８を用いて説明する。図１８は、図１７に示す半導体装置における各種信号のタイミングチャートであり、電源投入直後の様子を示している。
【０００５】
図示するように、時刻ｔ０で半導体装置１００に電源が投入されたと仮定する。また冒頭で述べたように、電源投入前に半導体装置１００にチップイネーブル信号及びアドレス信号が予め入力されていると仮定する。すると、内部電源の初期化が終了した時刻ｔ１で、パワーオンリセット信号ＰＯＲがイネーブルにされる。そしてこの後、入力されているアドレス信号ａｄｄに従って、半導体記憶装置２００内からデータが読み出されるはずである。ところが従来構成であると、半導体装置１００へ電源を投入後、チップイネーブル信号及びアドレス信号は遷移しない。従って、遷移検出回路３００は遷移検出信号ＴＤＳを出力しない。そのため、半導体記憶装置２００は動作を開始出来ない。その結果、半導体記憶装置２００からはデータが読み出されないという問題があった。
【０００６】
上記の問題点及び解決するための手段が、例えば特許文献１に記載されている。特許文献１記載の方法であると、パワーオンリセット信号が一定レベル以上である期間は、アドレス信号の遷移の有無に関わらず、イネーブルパルスＥＮＰを出力している。これにより、電源投入直後の読み出し動作を可能としている。
【０００７】
【特許文献１】
特開２０００−３３９９６９号公報
【０００８】
【発明が解決しようとする課題】
上記のように、特許文献１記載の方法であると、パワーオンリセット信号の電圧を監視している。そしてパワーオンリセット信号の電圧が一定レベル以上の時には、アドレス信号やチップイネーブル信号等の外部信号の遷移が無くともイネーブルパルスを発生させることで、半導体記憶装置の動作を可能にしている。
【０００９】
しかしながら、上記方法であると、半導体装置の制御が非常に困難であるという問題があった。すなわち、イネーブルパルスＥＮＰは、パワーオンリセット信号の電圧が一定レベル以上になった時に立ち上がり、次に一定レベル以下になった時に立ち下がる。そして、半導体装置に含まれる複数の回路ブロックは、パワーオンリセット信号の立ち下がり時に初期化が解除されるのが通常である。しかし、パワーオンリセット信号が立ち下がるタイミング、並びに一定レベル以上にある期間は外部から決められるものではない。従って、パワーオンリセット信号そのものにタイミングを合わせて回路ブロックの初期化の解除を行うことは非常に困難である。特に、パワーオンリセット信号が一定レベル以上にある期間は非常に短いことが多く、その場合には、他の回路ブロックの初期化の解除が完了する前にイネーブルパルスが発生することがある。すると、当然ながら読み出し動作は失敗する。このことは、特に破壊読み出しを行う半導体記憶装置においては重大な問題である。
【００１０】
この発明は、上記事情に鑑みてなされたもので、その目的は、電源投入直後の読み出し動作の信頼性を向上できる半導体装置及びその起動方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体装置は、初期化された際に初期化完了信号を出力する内部電源と、前記内部電源の発生する電圧に基づいて動作する、少なくとも１つの半導体回路ブロックと、前記初期化完了信号を遅延させる遅延回路と、前記遅延回路において遅延された前記初期化完了信号と、外部より入力される第１入力信号とに応答して、前記半導体回路ブロックに動作開始を命令する検知回路とを具備することを特徴としている。
【００１２】
また、この発明に係る半導体装置の起動方法は、第１、第２入力信号を外部から入力するステップと、内部電源をオン状態にするステップと、前記内部電源の初期化が終了した際に、前記内部電源が半導体回路ブロック及び制御回路に第３入力信号を出力して、前記半導体回路ブロック及び前記制御回路を動作可能な状態とすると共に、前記第３入力信号を遅延回路に入力するステップと、前記第１入力信号と、前記遅延回路において遅延された前記第３入力信号の論理演算を行うステップと、前記制御回路が、前記論理演算結果及び前記第２入力信号の少なくともいずれかの信号の遷移を検知した際に、前記半導体回路ブロックに動作開始を命令するステップとを具備することを特徴としている。
【００１３】
上記のような半導体装置及びその起動方法によれば、内部電源が初期化された直後、例えば電源投入直後における半導体装置の動作信頼性を向上できる。すなわち、内部電源が出力する初期化完了信号を、遅延回路で遅延させている。そして、検知回路が、遅延回路において遅延された初期化完了信号と、外部より入力される第１入力信号とに応答して、半導体回路ブロックに動作開始を命令している。従って、第１入力信号の遷移が無くとも、初期化完了信号の遷移によって、電源投入直後の半導体装置の動作を正常に行うことが出来る。更に、電源投入直後に半導体装置に動作を命令する基となる初期化完了信号は、遅延回路によって遅延される。従って、動作開始命令が出力される前に、半導体回路ブロックの初期化の解除を行うことが出来る。従って、電源投入直後であっても、半導体回路ブロックは正確に動作できる。
【００１４】
更にこの発明に係る半導体装置は、初期化された際に初期化完了信号を出力する内部電源と、前記初期化完了信号が入力されることで動作可能とされ、前記内部電源の発生する電圧に基づいて動作する少なくとも１つの半導体回路ブロックと、前記初期化完了信号が入力されることで動作可能とされる制御回路と、少なくとも前記半導体回路ブロック及び前記制御回路のいずれかが、前記動作可能とされた際に出力するイネーブル信号と、外部から入力される第１入力信号との論理演算を行う論理回路とを具備し、前記制御回路は、前記論理回路における論理演算結果と、外部から入力される第２入力信号とに応じて前記半導体回路ブロックに動作開始を命令することを特徴としている。
【００１５】
また、この発明に係る半導体装置の起動方法は、第１、第２入力信号を外部から入力するステップと、内部電源をオン状態にするステップと、前記内部電源の初期化が終了した際に、前記内部電源が半導体回路ブロック及び制御回路に第３入力信号を出力して、前記半導体回路ブロック及び前記制御回路を動作可能な状態とするステップと、前記半導体回路ブロック及び前記制御回路の少なくとも一方が、前記第３入力信号を受け取った後、イネーブル信号を出力するステップと、前記イネーブル信号、及び前記第１入力信号の論理演算を行うステップと、前記制御回路が、前記論理演算結果及び前記第２入力信号の少なくともいずれかの信号の遷移を検知した際に、前記半導体回路ブロックに動作開始を命令するステップとを具備することを特徴としている。
【００１６】
上記のような半導体装置及びその起動方法によれば、内部電源が初期化された直後、例えば電源投入直後における半導体装置の動作信頼性を向上できる。すなわち、少なくとも半導体回路ブロック及び制御回路のいずれかが、動作可能となった際にイネーブル信号を出力する。そして、制御回路が、イネーブル信号及び外部から入力される第１、第２入力信号に応じて半導体回路ブロックに動作開始を命令している。従って、第１、第２入力信号の遷移が無くとも、イネーブル信号の遷移によって、電源投入直後の半導体装置の動作を正常に行うことが出来る。更に、電源投入直後の半導体装置に動作命令を出力する基となるイネーブル信号は、半導体回路ブロックの初期化が解除された後に出力される信号である。従って、電源投入直後であっても、半導体回路ブロックは正確に動作できる。
【００１７】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
この発明の第１の実施形態に係る半導体装置及びその起動方法について、図１を用いて説明する。図１は半導体記憶装置を含むシステムＬＳＩの構成例を示すブロック図である。
【００１９】
図示するようにＬＳＩ１０は、半導体記憶装置２０、内部電源３０、遅延回路４０、論理回路５０、及び遷移検出回路６０を備えている。
【００２０】
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、プリデコーダ２３、カラムデコーダ２４、カラムセレクタ２５、ロウデコーダ２６、センスアンプ２７、及び制御回路２８を有している。メモリセルアレイ２１内には、複数のメモリセルがマトリクス状に配置されている。メモリセルは、制御ゲートと浮遊ゲートとを含む例えばフラッシュセルである。入出力回路２２は、半導体記憶装置２０と外部との信号の授受を行う。プリデコーダ２３は、入出力回路から入力されたアドレス信号ａｄｄをデコードして、カラムアドレス信号ＣＡ及びロウアドレス信号ＲＡを得る。カラムデコーダ２４は、プリデコーダ２３で得られたカラムアドレス信号ＣＡに基づいてカラムセレクト信号を得る。カラムセレクタ２５は、カラムセレクト信号に基づいて、メモリセルアレイ２１内のビット線を選択する。ロウデコーダ２６は、プリデコーダ２３で得られたロウアドレス信号ＲＡに基づいて、メモリセルアレイ２１内のワード線を選択する。制御回路２８は、半導体記憶装置２０に含まれる各ブロックの動作を制御する。そして上記構成の半導体記憶装置において、書き込み時においては、入出力回路２２に入力されたデータが、カラムデコーダ２４及びロウデコーダ２６によって選択されたメモリセルに書き込まれる。また読み出し時においては、カラムデコーダ２４及びロウデコーダ２６によって選択されたメモリセルから読み出されたデータが、センスアンプ３７で増幅される。そして増幅された読み出しデータが、入出力回路２２から出力される。
【００２１】
内部電源３０は、外部より与えられる電圧に基づいて内部電圧を生成する。半導体記憶装置２０や遷移検出回路６０等、半導体装置１０に含まれる各回路は、この内部電圧を電源電圧として用いて動作する。また内部電源３０は、外部より電圧が与えられた直後に初期化が為される。この初期化が終了した後に、動作可能な状態、すなわち安定して内部電源を供給できる状態となる。そして初期化が終了した際に、パワーオンリセット信号ＰＯＲを出力する。パワーオンリセット信号ＰＯＲは、半導体記憶装置２０の制御回路２８及び遷移検出回路６０に与えられる。そして半導体記憶装置２０及び遷移検出回路６０は、パワーオンリセット信号ＰＯＲが入力されることで初期化解除される。初期化の解除とは、各回路ブロックが、動作可能な状態となることを意味する。またパワーオンリセット信号ＰＯＲは、半導体記憶装置２０及び遷移検出回路６０に供給される配線とは別配線により、論理回路５０へ供給される。
【００２２】
遅延回路４０は、上述のように別配線によって論理回路５０に与えられるパワーオンリセット信号ＰＯＲを、一定の間の時間だけディレイさせる。この「一定の時間」とは、パワーオンリセット信号ＰＯＲが少なくとも内部電源３０から半導体記憶装置２０及び遷移検出回路６０に達するまでにかかる時間である。図２（ａ）は、遅延回路４０の一構成例を示す回路図である。図示するように遅延回路４０は、直列接続された複数のインバータ４１−１〜４１−ｍ（ｍ：偶数）を含んで構成される。遅延回路で遅延されたパワーオンリセット信号ＰＯＲは、遅延パワーオンリセット信号ＤＰＯＲとして論理回路５０へ供給される。
【００２３】
論理回路５０は、外部から入力されるチップイネーブル信号ＣＥと、遅延パワーオンリセット信号ＤＰＯＲのＡＮＤ演算を行う。そして、演算結果である内部チップイネーブル信号ＣＥｉｎｔを遷移検出回路６０へ供給する。
【００２４】
遷移検出回路６０は、アドレス信号ａｄｄ及び内部チップイネーブル信号ＣＥｉｎｔの遷移を監視している。そして、少なくともいずれかの信号の遷移を検出した際に、遷移検出信号ＴＤＳを出力する。遷移検出信号ＴＤＳは半導体記憶装置２０に対する動作開始命令であり、半導体記憶装置２０の制御回路２８に供給される。そして半導体記憶装置２０は、パワーオンリセット信号ＰＯＲが入力された状態（イネーブルにされた状態）において、遷移検出信号ＴＤＳを入力されることで、動作を開始する。すなわち、アドレス信号ａｄｄと内部チップイネーブル信号ＣＥｉｎｔの少なくともいずれかの信号遷移が生じた際に、初めて半導体記憶装置２０は動作を開始する。図２（ｂ）は、遷移検出回路６０の一構成例を示す回路図である。
【００２５】
図示するように遷移検出回路６０は、排他的論理和（ＸＯＲ）ゲート６１−１〜６１−ｎ（ｎ：整数）、６２、遅延回路６３−１〜６３−ｎ、６４、ＯＲゲート６５、及びＡＮＤゲート６６を備えている。ＸＯＲゲート６１−１〜６１−ｎは、ｎビットのアドレス信号の各ビットａｄｄ（１）〜ａｄｄ（ｎ）に対応づけて設けられている。そしてＸＯＲゲート６１−１〜６１−ｎは、各ビットａｄｄ（１）〜ａｄｄ（ｎ）と、各ビットａｄｄ（１）〜ａｄｄ（ｎ）を遅延回路６３−１〜６３−ｎで遅延させた信号との排他的論理和演算を行う。ＸＯＲゲート６２は、内部チップイネーブル信号ＣＥｉｎｔと、内部チップイネーブル信号ＣＥｉｎｔを遅延回路６４で遅延させた信号との排他的論理和演算を行う。ＯＲゲート６５は、ＸＯＲゲート６１−１〜６１−ｎ、６２の演算結果のＯＲ演算を行う。ＡＮＤゲート６６は、ＯＲゲート６５の演算結果とパワーオンリセット信号ＰＯＲとのＡＮＤ演算を行う。勿論、ＡＮＤゲート６６に入力されるパワーオンリセット信号ＰＯＲは、遅延回路４０で遅延されていない信号である。そしてＡＮＤゲート６６における演算結果が、遷移検出信号ＴＤＳとして出力される。従って、アドレス信号ａｄｄの少なくともいずれかのビット、または内部チップイネーブル信号ＣＥｉｎｔの遷移が生じると、対応するＸＯＲゲート６１−１〜６１−ｎ、６２の出力が“１”となる。よって、ＮＯＲゲート６４の出力が“１”となり、その結果、信号遷移が検出出来る。その際にパワーオンリセット信号ＰＯＲがイネーブル（“１”）にされていれば、遷移検出信号ＴＤＳがイネーブル（“１”）とされる。
【００２６】
次に、本実施形態に係る半導体記憶装置の読み出し動作について、特に電源投入直後に着目して説明する。図３は、電源投入直後の半導体装置の動作のフローチャートであり、図４は各種信号のタイミングチャートである。
【００２７】
まず電源投入前に、予め外部からチップイネーブル信号ＣＥ及びアドレス信号ａｄｄが半導体装置１０へ入力される（ステップＳ１）。アドレス信号ａｄｄは、電源投入直後に最初に読み出すべきデータが記録されているメモリセルのアドレスを指し示す。
【００２８】
次に時刻ｔ０（図４参照）において、外部より半導体装置１０に電源が投入される（ステップＳ２）。電源が投入されたことにより、内部電源３０が初期化される（ステップＳ３）。内部電源３０の初期化とは、内部電源３０が外部から与えられる電圧に基づいて、安定した内部電圧を供給できる状態にされることを意味する。
【００２９】
次に時刻ｔ１において内部電源３０の初期化が終了すると、内部電源３０はパワーオンリセット信号ＰＯＲをイネーブルにする（ステップＳ４）。パワーオンリセット信号ＰＯＲは、半導体記憶装置２０及び遷移検出回路６０に供給されると共に、遅延回路４０で遅延される（ステップＳ５）。遅延回路４０では、パワーオンリセット信号ＰＯＲを時間Ｔｄｅｌａｙの期間だけ遅延させる。その結果、時刻ｔ１から時間Ｔｄｅｌａｙだけ経た時刻ｔ２において、遅延パワーオンリセット信号ＤＰＯＲがイネーブルとなる。前述のように、遅延時間Ｔｄｅｌａｙは、少なくともパワーオンリセット信号ＰＯＲが半導体記憶装置２０及び遷移検出回路６０に達するのに必要な時間である。またパワーオンリセット信号ＰＯＲがイネーブルにされることで、半導体記憶装置２０及び遷移検出回路６０の初期化が解除される。半導体記憶装置２０及び遷移検出回路６０の初期化の解除とは、各ブロックが動作可能な状態とされることを意味する。従って、遅延パワーオンリセット信号ＤＰＯＲがイネーブルにされた時刻ｔ２では、半導体記憶装置２０及び遷移検出回路６０は、初期化が解除された状態にある。
【００３０】
遅延パワーオンリセット信号ＤＰＯＲがイネーブルにされることで、論理回路５０における、チップイネーブル信号ＣＥと遅延パワーオンリセット信号ＤＰＯＲとのＡＮＤ演算結果である内部チップイネーブル信号ＣＥｉｎｔがイネーブルとなる（ステップＳ６）。なお図４では遅延パワーオンリセット信号ＤＰＯＲがイネーブルにされる時刻と、内部チップイネーブル信号ＣＥｉｎｔがイネーブルにされる時刻とが同時に表記されている。しかし、遅延パワーオンリセット信号ＤＰＯＲが遅延回路４０から論理回路５０に達するのには所定の時間を要する。従って、実際には遅延パワーオンリセット信号ＤＰＯＲがイネーブルされてから一定時間の後に内部チップイネーブル信号ＣＥｉｎｔはイネーブルにされる。
【００３１】
次に遷移検出回路６０が、内部チップイネーブル信号ＣＥｉｎｔの遷移を検出して、遷移検出信号ＴＤＳを出力する（ステップＳ７）。すなわち、半導体記憶装置２０に対して動作開始を命令する。再度述べるが、この時点では遷移検出回路６０の初期化は解除されているので、遷移検出回路６０は動作可能な状態にある。そして、パワーオンリセット信号ＰＯＲがイネーブルにされ、且つ遷移検出信号ＴＤＳが出力される結果、半導体記憶装置２０は動作を開始する。
【００３２】
動作を開始した半導体記憶装置２０は、ステップＳ１で入力されたアドレス信号ａｄｄに基づいて、読み出し動作を行い（ステップＳ８）、時刻ｔ３において読み出しデータを外部に出力する。
【００３３】
その後はアドレス信号ａｄｄの遷移に応答して、適宜読み出し動作が行われる。すなわち、例えば時刻ｔ４で新たなアドレス信号ａｄｄ（ａｄｄｒｅｓｓ２）が入力されたとする。すると、アドレス信号ａｄｄの遷移を遷移検出回路６０が検出する。それにより半導体記憶装置２０はアドレス信号ａｄｄに応じたデータを読み出し、時刻ｔ５において外部に出力する。
【００３４】
上記のような半導体装置及びその起動方法によれば、電源投入直後の読み出し動作の信頼性を向上できる。すなわち、本実施形態に係る構成及び方法であると、パワーオンリセット信号ＰＯＲを遅延回路４０で遅延させている。そして、論理回路５０が、遅延回路４０の出力する遅延パワーオンリセット信号ＤＰＯＲとチップイネーブル信号ＣＥとのＡＮＤ演算を行っている。遷移検出回路６０は、このＡＮＤ演算結果である内部チップイネーブル信号ＣＥｉｎｔと、アドレス信号ａｄｄとのいずれかの遷移を検出した際に、半導体記憶装置２０に動作開始を命令する。すなわち、アドレス信号ａｄｄ及びチップイネーブル信号ＣＥの信号遷移が無くとも、パワーオンリセット信号ＰＯＲが遷移すれば、遷移検出信号ＴＤＳをイネーブルにする。よって半導体記憶装置２０が動作を開始することが出来、電源投入直後におけるメモリセルからの読み出し動作を、正常に行うことが出来る。
【００３５】
更に、論理回路５０は遅延パワーオンリセット信号ＤＰＯＲとチップイネーブル信号ＣＥとのＡＮＤ演算を行っている。そしてパワーオンリセット信号ＰＯＲが遅延される時間は、パワーオンリセット信号ＰＯＲが遷移検出回路６０及び半導体記憶装置２０に達するのにかかる時間である。換言すれば、半導体装置１０に電源を投入してから、遷移検出回路６０及び半導体記憶装置２０の初期化を完了するまでにかかる時間である。従って、内部チップイネーブル信号ＣＥｉｎｔがイネーブルにされる時には、遷移検出回路６０及び半導体記憶装置２０の初期化解除は既に完了している。その結果、遷移検出回路６０は、内部チップイネーブル信号ＣＥｉｎｔの遷移を正確に検出して、遷移検出信号ＴＤＳを出力できる。また、半導体記憶装置２０は、データの読み出し動作を正確に行うことが出来る。
【００３６】
上記の結果、電源投入直後の読み出し動作の信頼性を向上できる半導体装置及びその起動方法が提供される。また本実施形態に係る構成は、従来の遷移検出回路をそのまま使用することが出来、論理回路５０及び遅延回路４０を追加することのみで実現でき、非常に簡便である。
【００３７】
次にこの発明の第２の実施形態に係る半導体装置及びその起動方法について、図５を用いて説明する。図５は半導体記憶装置を含むシステムＬＳＩの構成例を示すブロック図である。
【００３８】
図示するようにＬＳＩ１０は、半導体記憶装置２０、内部電源３０、論理回路５０、及び遷移検出回路６０を備えている。
【００３９】
遷移検出回路６０は、上記第１の実施形態と同様に、アドレス信号ａｄｄ及び内部チップイネーブル信号ＣＥｉｎｔの遷移を監視している。そして、少なくともいずれかの信号の遷移を検出した際に、遷移検出信号ＴＤＳを出力する。但し遷移検出回路６０が上記第１の実施形態と異なるのは、パワーオンリセット信号ＰＯＲが入力されて初期化が解除された際に、初期化完了信号ＴＤｒｅａｄｙを信号線１２に出力する点にある。図６は、本実施形態に係る遷移検出回路６０の一構成例を示す回路図である。
【００４０】
図示するように、遷移検出回路６０の構成はほぼ図２（ｂ）に示した第１の実施形態と同様である。但し、第１の実施形態と異なり、内部電源３０から与えられたパワーオンリセット信号ＰＯＲは、遷移検出回路６０から初期化完了信号ＴＤｒｅａｄｙとして信号線１２に出力される。すなわち、初期化完了信号ＴＤｒｅａｄｙは、遷移検出回路６０を経由した後のパワーオンリセット信号ＰＯＲである。
【００４１】
半導体記憶装置２０も、上記第１の実施形態と同様の構成を有している。但し、パワーオンリセット信号ＰＯＲが入力されて初期化が解除された際に、初期化完了信号Ｍｒｅａｄｙを信号線１１に出力する。初期化完了信号Ｍｒｅａｄｙも、遷移検出回路６０と同様で、半導体記憶装置２０、特に制御回路ＣＮＴを経由した後のパワーオンリセット信号ＰＯＲである。
【００４２】
論理回路５０は、チップイネーブル信号ＣＥと、初期化完了信号ＴＤｒｅａｄｙ、ＭｒｅａｄｙのＡＮＤ演算を行う。この演算結果が内部チップイネーブル信号ＣＥｉｎｔである。
【００４３】
次に、本実施形態に係る半導体記憶装置の読み出し動作について、特に電源投入直後に着目して説明する。図７は、電源投入直後の半導体装置の動作のフローチャートであり、図８は各種信号のタイミングチャートである。
【００４４】
まず、図７に示すようにステップＳ４までの流れは上記第１の実施形態と同様である。すなわち、チップイネーブル信号ＣＥ及びアドレス信号ａｄｄが入力（ステップＳ１）された状態で、時刻ｔ０において電源が投入される（ステップＳ２）。そして、時刻ｔ１において内部電源３０の初期化が終了すると（ステップＳ３）、内部電源３０はパワーオンリセット信号ＰＯＲをイネーブルにする（ステップＳ４）。
【００４５】
イネーブルにされたパワーオンリセット信号ＰＯＲは、半導体記憶装置２０及び遷移検出回路６０に供給される。そしてパワーオンリセット信号ＰＯＲを供給されることで、半導体記憶装置２０及び遷移検出回路６０の初期化が解除される。初期化が解除された遷移検出回路６０は、時刻ｔ２において、初期化完了信号ＴＤｒｅａｄｙを信号線１２に出力する（イネーブルにする、ステップＳ１０）。また半導体記憶装置２０は、時刻ｔ３において、初期化完了信号Ｍｒｅａｄｙを出力する（イネーブルにする）。従って、時刻ｔ１からｔ２までの時間間隔ΔｔＴＤ及び時刻ｔ１からｔ３までの時間間隔ΔｔＭは、略次のように言うことが出来る。すなわち、ΔｔＴＤは、パワーオンリセット信号ＰＯＲが遷移検出回路６０に達するのに必要な時間であり、ΔｔＭは、パワーオンリセット信号ＰＯＲが半導体記憶装置２０に達するのに必要な時間である。更に言い換えれば、ΔｔＴＤは遷移検出回路６０が初期化を完了するのに必要な時間、ΔｔＭは半導体記憶装置２０が初期化を完了するのに必要な時間である。
【００４６】
すると、論理回路５０における、チップイネーブル信号ＣＥ及び初期化完了信号Ｍｒｅａｄｙ、ＴＤｒｅａｄｙの演算結果である内部チップイネーブル信号ＣＥｉｎｔがイネーブルとなる（ステップＳ１１）。なお第１の実施形態でも説明したように、初期化完了信号Ｍｒｅａｄｙがイネーブルにされる時刻と、内部チップイネーブル信号ＣＥｉｎｔがイネーブルにされる時刻とが同時に表記されている。しかし、初期化完了信号Ｍｒｅａｄｙ及びＴＤｒｅａｄｙが半導体記憶装置２０及び遷移検出回路６０から信号線１１、１２を介して論理回路５０に達するのには所定の時間を要する。従って、実際には初期化完了信号Ｍｒｅａｄｙ、ＴＤｒｅａｄｙがイネーブルされてから一定時間の後に内部チップイネーブル信号ＣＥｉｎｔはイネーブルにされる。
【００４７】
その後は上記第１の実施形態で説明したステップＳ７〜Ｓ９と同様である。すなわち、遷移検出回路６０が内部チップイネーブル信号ＣＥｉｎｔの遷移を検出して、遷移検出信号ＴＤＳを出力する（ステップＳ７）。そして半導体記憶装置２０は、ステップＳ１で入力されたアドレス信号ａｄｄに基づいて読み出し動作を行い（ステップＳ８）、時刻ｔ４において読み出しデータが外部に出力される。その後の動作は説明を省略する。
【００４８】
上記のような半導体装置及びその起動方法によれば、上記第１の実施形態と同様に、電源投入直後の読み出し動作の信頼性を向上できる。すなわち、本実施形態に係る構成及び方法であると、遷移検出回路６０及び半導体記憶装置２０は、それぞれ初期化完了信号ＴＤｒｅａｄｙ及びＭｒｅａｄｙを出力する。この初期化完了信号ＴＤｒｅａｄｙ及びＭｒｅａｄｙは、遷移検出回路６０及び半導体記憶装置２０がパワーオンリセット信号ＰＯＲを受けたときに出力される。そして、論理回路５０は、初期化完了信号ＴＤｒｅａｄｙ及びＭｒｅａｄｙとチップイネーブル信号ＣＥのＡＮＤ演算を行っている。遷移検出回路６０は、このＡＮＤ演算結果である内部チップイネーブル信号ＣＥｉｎｔと、アドレス信号ａｄｄの遷移を検出して、半導体記憶装置２０に動作開始を命令する。すなわち、アドレス信号ａｄｄ及びチップイネーブル信号ＣＥの信号遷移が無くとも、パワーオンリセット信号ＰＯＲが遷移すれば、遷移検出信号ＴＤＳがイネーブルにされる。よって、電源投入直後におけるメモリセルからの読み出し動作を正常に行うことが出来る。
【００４９】
更に、初期化完了信号ＴＤｒｅａｄｙ及びＭｒｅａｄｙは、遷移検出回路６０及び半導体記憶装置２０が初期化を完了された後に出力される。すなわち、内部チップイネーブル信号ＣＥｉｎｔがイネーブルにされる時には、遷移検出回路６０及び半導体記憶装置２０の初期化は既に完了している。従って、遷移検出回路６０は内部チップイネーブル信号ＣＥｉｎｔの遷移を正確に検出出来、また半導体記憶装置２０はデータの読み出しを正確に行うことが出来る。
【００５０】
上記の結果、第１の実施形態と同様に、電源投入直後の読み出し動作の信頼性を向上出来る半導体装置及びその起動方法が提供される。また本実施形態において、初期化完了信号ＴＤｒｅａｄｙ及びＭｒｅａｄｙは、それぞれ遷移検出回路６０及び半導体記憶装置２０を経由して論理回路５０へ出力されるパワーオンリセット信号ＰＯＲである。従って、信号線１１、１２及び論理回路５０を追加するだけで、本実施形態は実施可能であり、非常に簡便である。また、初期化完了信号ＴＤｒｅａｄｙ及びＭｒｅａｄｙは、遷移検出回路６０及び半導体記憶装置２０を経由して出力されるパワーオンリセット信号ＰＯＲでなくとも良く、初期化完了の後に出力される信号であれば限定されるものではない。
【００５１】
上記のように、本発明の第１、第２の実施形態に係る半導体装置及びその起動方法によれば、電源投入直後の読み出し動作の信頼性を向上できる。なお上記実施形態では、半導体記憶装置２０がフラッシュメモリである場合を例に挙げて説明した。フラッシュメモリとしては、例えば図９及び図１０に示すＮＡＮＤ型やＮＯＲ型メモリが使用できる。図９及び図１０は、それぞれＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリのメモリセルアレイの回路図である。勿論ＡＮＤ型であっても良く、限定されるものではない。勿論、フラッシュメモリに限定されることも無く、例えば図１１に示すＤＲＡＭ（Dynamic Random Access Memory）であっても良いし、セルキャパシタのキャパシタ絶縁膜を強誘電体膜に置き換えた強誘電体メモリ（Ferroelectric Random Access Memory）であっても良い。図１１はＤＲＡＭ及び強誘電体メモリのメモリセルアレイの回路図である。また、強誘電体メモリの場合、図１２に示すように、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」であっても良い。また図１３に示すようなＭＲＡＭ（Magneto-resistive Random Access Memory）であっても良く、半導体メモリ全般に適用できる。
【００５２】
図１４は、上記第１の実施形態の変形例に係る半導体装置のブロック図である。第１の実施形態では、パワーオンリセット信号ＰＯＲを受けることで初期化を解除される回路ブロックとして、遷移検出回路６０及び半導体記憶装置２０だけの場合を説明した。本変形例は、そのような回路ブロックが更に多数ある場合について示している。
【００５３】
図示するように、半導体装置１０は、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ（Static Random Access Memory）２０−３、ＣＰＵ７０、内部電源３０、遅延回路４０、論理回路５０、及び遷移検出回路６０を備えている。そして、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、ＣＰＵ７０、及び遷移検出回路６０が、パワーオンリセット信号ＰＯＲを受けて初期化を解除されると仮定する。このような場合、遅延回路４０における遅延時間Ｔｄｅｌａｙは、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、ＣＰＵ７０、及び遷移検出回路６０の全ての初期化が解除されるのに必要な時間である。換言すれば、上記５つの回路ブロックのうち、内部電源３０から最も遠い位置、すなわち到達するのに最も時間のかかる回路ブロックにパワーオンリセット信号ＰＯＲが達するのに必要な時間である。
【００５４】
図１５は、上記第２の実施形態の変形例に係る半導体装置のブロック図である。本変形例も、第１の実施形態の変形例と同様に、パワーオンリセット信号ＰＯＲを受けることで初期化を解除される回路ブロックが更に多数ある場合について示すものである。
【００５５】
図示するように、半導体装置１０は、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、ＣＰＵ７０、内部電源３０、論理回路５０、及び遷移検出回路６０を備えている。そして、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、ＣＰＵ７０、及び遷移検出回路６０が、パワーオンリセット信号ＰＯＲを受けて初期化を解除されると仮定する。ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、ＣＰＵ７０、及び遷移検出回路６０のそれぞれは、パワーオンリセット信号ＰＯＲによって初期化の解除が為されると、初期化完了信号Ｍｒｅａｄｙ１、Ｍｒｅａｄｙ２、Ｍｒｅａｄｙ３、ＣＰＵｒｅａｄｙ、及びＴＤｒｅａｄｙを出力する。そして、論理回路５０は、チップイネーブル信号ＣＥ及び初期化完了信号Ｍｒｅａｄｙ１〜Ｍｒｅａｄｙ３、ＴＤｒｅａｄｙ、及びＣＰＵｒｅａｄｙのＡＮＤ演算を行う。そして、論理回路５０におけるＡＮＤ演算結果が、内部チップイネーブル信号ＣＥｉｎｔとなる。
【００５６】
このように、パワーオンリセット信号ＰＯＲによって初期化を解除される回路ブロックを多数有する場合であっても、第２の実施形態は適用可能である。但し、必ずしも全ての回路ブロックが初期化完了信号を出力する必要はない。
【００５７】
図１６は、図１５に示すＬＳＩにおける各種信号のタイミングチャートである。例えば、電源投入から初期化完了までにかかる時間が、遷移検出回路６０、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、ＣＰＵ７０の順に長かったとする。すなわち、内部電源３０からの距離がこの順序で長かったと仮定する。すると、図１６に示すように、初期化完了信号は、ＴＤｒｅａｄｙ、Ｍｒｅａｄｙ１〜Ｍｒｅａｄｙ３、ＣＰＵｒｅａｄｙの順序でイネーブルにされる。この場合には、論理回路５０はチップイネーブル信号ＣＥと初期化完了信号ＣＰＵｒｅａｄｙとのＡＮＤ演算を行えば良い。他の信号とのＡＮＤ演算は不要である。なぜなら、初期化完了信号ＣＰＵｒｅａｄｙが最も遅くイネーブルにされるからである。そして、初期化完了信号ＣＰＵｒｅａｄｙがイネーブルにされた時点では、既にＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、及び遷移検出回路６０の初期化が解除されているからである。
【００５８】
このように、初期化完了信号を出力する回路ブロックが複数ある場合には、そのうちで最も遅く出力される初期完了信号とチップイネーブル信号ＣＥとのＡＮＤ演算を行えば良い。本変形例では初期化完了信号ＣＰＵｒｅａｄｙの場合を例に挙げたが、例えば初期化完了信号Ｍｒｅａｄｙ１が最も遅く出力されるので有れば、論理回路５０は初期化完了信号Ｍｒｅａｄｙ１とチップイネーブル信号ＣＥとのＡＮＤ演算を行えばよい。初期化完了信号Ｍｒｅａｄｙ２、Ｍｒｅａｄｙ３、ＴＤｒｅａｄｙの場合でも同様である。勿論、ＣＰＵ７０のみが初期化完了信号ＣＰＵｒｅａｄｙを出力すれば足り、ＥＥＰＲＯＭ２０−１、ＤＲＡＭ２０−２、ＳＲＡＭ２０−３、及び遷移検出回路６０が初期化完了信号Ｍｒｅａｄｙ１〜Ｍｒｅａｄｙ３及びＴＤｒｅａｄｙを出力する必要は必ずしも無い。このことは上記第２の実施形態の場合でも同様である。第２の実施形態では、論理回路５０は、初期化完了信号ＴＤｒｅａｄｙ、Ｍｒｅａｄｙ、及びチップイネーブル信号ＣＥのＡＮＤ演算を行っている。しかし、初期化完了信号ＴＤｒｅａｄｙよりも遅く出力される初期化完了信号Ｍｒｅａｄｙとチップイネーブル信号ＣＥとのＡＮＤ演算を行えば足りる。
【００５９】
また、上記第１、第２の実施形態及びそれらの変形例では、半導体記憶装置を備えるＬＳＩを例に挙げて説明したが、勿論、半導体記憶装置を含んでいない場合であっても良い。
【００６０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００６１】
【発明の効果】
以上説明したように、この発明によれば、電源投入直後の読み出し動作の信頼性を向上できる半導体装置及びその起動方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置のブロック図。
【図２】この発明の第１の実施形態に係る半導体装置の一部の回路図であり、（ａ）図は遅延回路、（ｂ）図は遷移検出回路の回路図。
【図３】この発明の第１の実施形態に係る半導体装置の起動方法のフローチャート。
【図４】この発明の第１の実施形態に係る半導体装置における各種信号のタイミングチャート。
【図５】この発明の第２の実施形態に係る半導体装置のブロック図。
【図６】この発明の第２の実施形態に係る半導体装置の備える遷移検出回路の回路図。
【図７】この発明の第２の実施形態に係る半導体装置の起動方法のフローチャート。
【図８】この発明の第２の実施形態に係る半導体装置における各種信号のタイミングチャート。
【図９】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図１０】ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図１１】ＤＲＡＭ及び強誘電体メモリのメモリセルアレイの回路図。
【図１２】強誘電体メモリのメモリセルアレイの回路図。
【図１３】ＭＲＡＭのメモリセルアレイの回路図。
【図１４】この発明の第１の実施形態の変形例に係る半導体装置のブロック図。
【図１５】この発明の第２の実施形態の変形例に係る半導体装置のブロック図。
【図１６】この発明の第２の実施形態の変形例に係る半導体装置における各種信号のタイミングチャート。
【図１７】従来の半導体装置のブロック図。
【図１８】従来の半導体装置における各種信号のタイミングチャート。
【符号の説明】
１０、１００…半導体装置、１１、１１−１〜１１−３、１２、１３…信号線、２０、２００…半導体記憶装置、２０−１…ＥＥＰＲＯＭ、２０−２…ＤＲＡＭ、２０−３…ＳＲＡＭ、２１…メモリセルアレイ、２２…入出力回路、２３…プリデコーダ、２４…カラムデコーダ、２５…カラムセレクタ、２６…ロウデコーダ、２７…センスアンプ、２８…制御回路、３０…内部電源、４０、６３−１〜６３−ｎ、６４…遅延回路、４１−１〜４１−ｎ…インバータ、５０…論理回路、６０、３００…遷移検出回路、６１−１〜６１−ｎ、６２…ＸＯＲゲート、６５…ＯＲゲート、６６…ＡＮＤゲート、７０…ＣＰＵ
【図１】
2004199238.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004199238.tif 000017
【図１６】
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【図１７】
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【図１８】
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