(57)【要約】【課題】少ない回路増加で書き込み動作時の読み出し時間を大幅に短縮する。【解決手段】アドレス信号Ｄフリップフロップ６からのアドレス信号をデコードするアドレスデコーダ８が設けられ、メモリ手段９を構成するアンドゲート１０に供給される。また、書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号と、入力端子１からのクロック信号がアンドゲート１０に供給されて、書き込みストローブ信号が発生される。そして書き込みデータＤフリップフロップ７からの書き込みデータがメモリセル１１に記憶される。さらにアドレス信号を元に選択するマルチプレクサ１２の出力と、書き込みデータＤフリップフロップ７の出力がセレクタ１３に供給される。そして書き込み制御信号Ｄフリップフロップ５の出力が書き込みを示す場合に書き込みデータＤフリップフロップ７の出力が選択されて、読み出しデータが出力端子１４に取り出される。【選択図】        図１
2004199814.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが設けられ、
前記複数のメモリセルの出力をマルチプレックスして読み出す構成の記憶装置であって、
前記マルチプレックスの出力と前記複数のメモリセルの入力とを選択するセレクタを設け、
前記セレクタにて前記複数のメモリセルの入力を選択することにより読み出し時間の短いライトスルー機能を実現する
ことを特徴とする記憶装置。
【請求項２】
請求項１記載の記憶装置において、
前記複数のメモリセルへの書き込み制御信号が供給され、
前記セレクタは前記書き込み制御信号が書き込み動作中のときに前記複数のメモリセルの入力を選択する  ことを特徴とする記憶装置。
【請求項３】
請求項１記載の記憶装置において、
前記複数のメモリセルの番地を示すアドレス信号が供給され、
前記アドレス信号をデコードするデコーダと、
前記デコーダの出力により前記複数のメモリセルの指定を行う書き込み制御回路と、
前記デコーダの出力により前記複数のメモリセルの指定を行う読み出し制御回路を有し、
前記複数のメモリセルへの書き込み制御信号が供給され、
前記書き込み制御信号が書き込み動作中のときに前記書き込み制御回路が動作されると共に、
前記セレクタは前記書き込み制御信号が書き込み動作中のときに前記複数のメモリセルの入力を選択する  ことを特徴とする記憶装置。
【請求項４】
請求項３記載の記憶装置において、
全体の動作を規定するクロック信号が供給され、
前記書き込み制御回路は前記クロック信号に従って動作される
ことを特徴とする記憶装置。
【請求項５】
複数のメモリセルが設けられ、
前記複数のメモリセルの出力をマルチプレックスして読み出す構成の記憶装置であって、
全体の動作を規定するクロック信号が供給され、
前記クロック信号に従って書き込み制御信号とアドレス信号と書き込みデータとを記憶する記憶回路群と、
前記アドレス信号をデコードするデコーダと、
前記デコーダの出力により前記複数のメモリセルの指定を行う書き込み制御回路と、
前記デコーダの出力により前記複数のメモリセルの指定を行う読み出し制御回路と、
前記マルチプレックスの出力と前記複数のメモリセルの入力とを選択するセレクタを設け、
前記書き込み制御回路は前記クロック信号と前記書き込み制御信号に従って動作されると共に、
前記セレクタは前記書き込み制御信号が書き込み動作中のときに前記複数のメモリセルの入力を選択することにより読み出し時間の短いライトスルー機能を実現する
ことを特徴とする記憶装置。
【請求項６】
複数のデータ処理手段が設けられ、
前記複数のデータ処理手段の出力をマルチプレックスして読み出す構成のデータ処理装置であって、
前記マルチプレックスの出力と前記複数のデータ処理手段の入力とを選択するセレクタを設け、
前記セレクタにて前記複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現する
ことを特徴とするデータ処理装置。
【請求項７】
請求項６記載のデータ処理装置において、
前記複数のデータ処理手段への書き込み制御信号が供給され、
前記セレクタは前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の入力を選択する
ことを特徴とするデータ処理装置。
【請求項８】
請求項６記載のデータ処理装置において、
前記複数のデータ処理手段の番地を示すアドレス信号が供給され、
前記アドレス信号をデコードするデコーダと、
前記デコーダの出力により前記複数のデータ処理手段の指定を行う書き込み制御回路と、
前記デコーダの出力により前記複数のデータ処理手段の指定を行う読み出し制御回路を有し、
前記複数のデータ処理手段への書き込み制御信号が供給され、
前記書き込み制御信号が書き込み動作中のときに前記書き込み制御回路が動作されると共に、
前記セレクタは前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の入力を選択する
ことを特徴とするデータ処理装置。
【請求項９】
請求項８記載のデータ処理装置において、
全体の動作を規定するクロック信号が供給され、
前記書き込み制御回路は前記クロック信号に従って動作される
ことを特徴とするデータ処理装置。
【請求項１０】
複数のデータ処理手段が設けられ、
前記複数のデータ処理手段の出力をマルチプレックスして読み出す構成のデータ処理装置であって、
全体の動作を規定するクロック信号が供給され、
前記クロック信号に従って書き込み制御信号とアドレス信号と書き込みデータとを記憶する記憶回路群と、
前記アドレス信号をデコードするデコーダと、
前記デコーダの出力により前記複数のデータ処理手段の指定を行う書き込み制御回路と、
前記デコーダの出力により前記複数のデータ処理手段の指定を行う読み出し制御回路と、
前記マルチプレックスの出力と前記複数のデータ処理手段の入力とを選択するセレクタを設け、
前記書き込み制御回路は前記クロック信号と前記書き込み制御信号に従って動作されると共に、
前記セレクタは前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現する
ことを特徴とするデータ処理装置。
【請求項１１】
複数のデータ処理手段の出力をマルチプレックスして読み出すデータ処理方法であって、  前記マルチプレックスの出力と前記複数のデータ処理手段の入力とを選択する手段を設け、
前記複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現する  ことを特徴とするデータ処理方法。
【請求項１２】
請求項１１記載のデータ処理方法において、
前記複数のデータ処理手段への書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の入力を選択する
ことを特徴とするデータ処理方法。
【請求項１３】
請求項１１記載のデータ処理方法において、
前記複数のデータ処理手段の番地を示すアドレス信号をデコードし、
前記デコード信号により前記複数のデータ処理手段の指定を行い、
前記デコード信号により前記複数のデータ処理手段の指定を行い、
前記複数のデータ処理手段への書き込み制御信号が供給され、
前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の指定を行うと共に、
前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の入力を選択する
ことを特徴とするデータ処理方法。
【請求項１４】
請求項１３記載のデータ処理方法において、
全体の動作を規定するクロック信号が供給され、
前記複数のデータ処理手段への書き込みは前記クロック信号に従って行われる
ことを特徴とするデータ処理方法。
【請求項１５】
複数のデータ処理手段の出力をマルチプレックスして読み出すデータ処理方法であって、  全体の動作を規定するクロック信号が供給され、
前記クロック信号に従って書き込み制御信号とアドレス信号と書き込みデータとを記憶し、
前記複数のデータ処理手段の番地を示すアドレス信号をデコードし、
前記デコーダの出力により前記複数のデータ処理手段の指定を行い、
前記デコーダの出力により前記複数のデータ処理手段の指定を行うと共に、
前記マルチプレックスの出力と前記複数のデータ処理手段の入力とを選択する手段を設け、
前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の指定を行い、
前記書き込み制御信号が書き込み動作中のときに前記複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現する
ことを特徴とするデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば同期式スタティックランダムアクセスメモリのように、データの並列処理を行う装置に使用して好適な記憶装置、データ処理装置、及びデータ処理方法に関する。詳しくは、回路を工夫することにより読み出し時間の短いライトスルー機能を実現するようにしたものである。
【０００２】
【従来の技術】
クロック信号によって全ての動作が規定される同期式スタティックランダムアクセスメモリにおいて、書き込み動作時に書き込まれた値が同じサイクル内に読み出しデータとして出力されるライトスルー機能が用いられる。このようなライトスルー機能としては、例えば、特許文献１が知られている。
【０００３】
【特許文献１】
特開２００１−３０７４８１号公報
【０００４】
【発明が解決しようとする課題】
従来の同期式スタティックランダムアクセスメモリには、例えば図４に示すような構成が用いられている。図４において、入力端子１には装置の全体の動作を規定するクロック信号が供給される。また、入力端子２には書き込み制御信号、入力端子３にはアドレス信号、入力端子４には書き込みデータがそれぞれ供給される。
【０００５】
これらの入力端子２〜５に供給された書き込み制御信号、アドレス信号、書き込みデータは、それぞれ書き込み制御信号Ｄフリップフロップ５、アドレス信号Ｄフリップフロップ６、書き込みデータＤフリップフロップ７に供給される。そしてそれぞれ入力端子１からのクロック信号に従って、書き込み制御信号、アドレス信号、書き込みデータの記憶及び出力が行われる。
【０００６】
さらに、上述のアドレス信号Ｄフリップフロップ６から出力されるアドレス信号をデコードするアドレスデコーダ８が設けられる。このアドレスデコーダ８からの複数のデコード信号が、それぞれメモリ手段９を構成する入力信号の論理積をとるためのアンドゲート１０に供給される。なお、メモリ手段９は、デコードされるデコード信号の数だけ複数存在しているものである。
【０００７】
また、上述の書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号と、入力端子１からのクロック信号がアンドゲート１０に供給される。これによりアンドゲート１０からは、上述のデコード信号に従って書き込みストローブ信号が発生され、この書き込みストローブ信号によって、書き込みデータＤフリップフロップ７からの書き込みデータがメモリセル１１に記憶される。
【０００８】
さらに、上述の複数のメモリ手段９にそれぞれ設けられたメモリセル１１の内の特定のメモリセル１１の値を、アドレス信号Ｄフリップフロップ５から出力されるアドレス信号を元に選択するマルチプレクサ１２が設けられる。そしてこのマルチプレクサ１２の出力から読み出しデータが出力端子１４に取り出される。このようにして、同期式スタティックランダムアクセスメモリが構成される。
【０００９】
以下、図５には、上述の従来の技術における動作タイミングを示す。
【００１０】
はじめに、読み出し動作を説明する。まず、図５のＡに示すクロック信号の立ち上がりにより、図５のＢに示す書き込み制御信号、図５のＣに示すアドレス信号、図５のＤに示す書き込みデータを各Ｄフリップフロップ５〜７に記憶する。そして、図５のＥに示すように、Ｔ１時間後、各Ｄフリップフロップ５〜７は記憶した値を出力する。
【００１１】
一方、マルチプレクサ１２は、図５のＩに示すように、Ｔ５時間を要して、特定のメモリセルの値を、アドレス信号Ｄフリップフロップ６からのアドレス信号を元に選択する。この結果、マルチプレクサ１２からは、Ｔ１＋Ｔ５＝Ｔ６時間後、読み出しデータが出力される。
【００１２】
次に、書き込み動作を説明する。まず、図５のＡに示すクロック信号の立ち上がりにより、図５のＢに示す書き込み制御信号、図５のＣに示すアドレス信号、図５のＤに示す書き込みデータを各Ｄフリップフロップ５〜７に記憶する。そして図５のＥに示すように、Ｔ１時間後、各Ｄフリップフロップ５〜７は記憶した値を出力する。
【００１３】
これに対して、アドレスデコーダ８は、図５のＦに示すように、Ｔ２時間を要してアドレス信号Ｄフリップフロップ６からのアドレス信号をデコードする。さらにアンドゲート１０は、Ｔ３時間を要してアドレスデコーダ８からのデコード信号と書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号とクロック信号の論理積をとり、図５のＧに示すように書き込みストローブ信号を生成する。
【００１４】
また、メモリセル１１は、図５のＨに示すように、書き込みストローブ信号が１の期間、書き込みデータＤフリップフロップ７からの書き込みデータを、Ｔ４時間を要して通過させる。さらにクロック信号の立ち下がりからＴ３時間を要して書き込みストローブ信号は０となり、メモリセル１１は通過させた書き込みデータを記憶する。
【００１５】
そして、マルチプレクサ１２は、図５のＩに示すように、Ｔ５時間を要して、特定のメモリセルの値を、アドレス信号Ｄフリップフロップ６からのアドレス信号を元に選択する。この結果、マルチプレクサ１２からは、Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５＝Ｔ７時間後、読み出しデータが出力端子１４に出力される。
【００１６】
この従来技術の問題点は、ライトスルーを実現する場合に、書き込み動作によりメモリセルに値が確定されることを待って、その後読み出しデータを選択するため読み出し時間が長くなることである。すなわち、従来の技術では、読み出し時間を短縮することができなかったというものである。そこで本発明の目的は、読み出し時間の短いライトスルー機能を有する装置を実現することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために本発明においては、従来の装置に対し、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、書き込み制御信号Ｄフリップフロップからの書き込み制御信号によって制御することを特徴とする。
【００１８】
また、上記のセレクタは、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択する。これにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となる。
【００１９】
さらに、増加するセレクタの回路は同期式スタティックランダムアクセスメモリ全体に対し微少である。このため本発明においては、総じて少ない回路増加により書き込み動作時の読み出し時間を大幅に短縮することが可能となる。
【００２０】
【発明の実施の形態】
すなわち本発明の記憶装置においては、複数のメモリセルが設けられ、複数のメモリセルの出力をマルチプレックスして読み出す構成の記憶装置であって、マルチプレックスの出力と複数のメモリセルの入力とを選択するセレクタを設け、セレクタにて複数のメモリセルの入力を選択することにより読み出し時間の短いライトスルー機能を実現してなるものである。
【００２１】
また、本発明の記憶装置においては、複数のメモリセルが設けられ、複数のメモリセルの出力をマルチプレックスして読み出す構成の記憶装置であって、全体の動作を規定するクロック信号が供給され、クロック信号に従って書き込み制御信号とアドレス信号と書き込みデータとを記憶する記憶回路群と、アドレス信号をデコードするデコーダと、デコーダの出力により複数のメモリセルの指定を行う書き込み制御回路と、デコーダの出力により複数のメモリセルの指定を行う読み出し制御回路と、マルチプレックスの出力と複数のメモリセルの入力とを選択するセレクタを設け、書き込み制御回路はクロック信号と書き込み制御信号に従って動作されると共に、セレクタは書き込み制御信号が書き込み動作中のときに複数のメモリセルの入力を選択することにより読み出し時間の短いライトスルー機能を実現してなるものである。
【００２２】
さらに、本発明のデータ処理装置においては、複数のデータ処理手段が設けられ、複数のデータ処理手段の出力をマルチプレックスして読み出す構成のデータ処理装置であって、マルチプレックスの出力と複数のデータ処理手段の入力とを選択するセレクタを設け、セレクタにて複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現してなるものである。
【００２３】
また、本発明のデータ処理装置においては、複数のデータ処理手段が設けられ、複数のデータ処理手段の出力をマルチプレックスして読み出す構成のデータ処理装置であって、全体の動作を規定するクロック信号が供給され、クロック信号に従って書き込み制御信号とアドレス信号と書き込みデータとを記憶する記憶回路群と、アドレス信号をデコードするデコーダと、デコーダの出力により複数のデータ処理手段の指定を行う書き込み制御回路と、デコーダの出力により複数のデータ処理手段の指定を行う読み出し制御回路と、マルチプレックスの出力と複数のデータ処理手段の入力とを選択するセレクタを設け、書き込み制御回路はクロック信号と書き込み制御信号に従って動作されると共に、セレクタは書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現してなるものである。
【００２４】
さらに、本発明のデータ処理方法においては、複数のデータ処理手段の出力をマルチプレックスして読み出すデータ処理方法であって、マルチプレックスの出力と複数のデータ処理手段の入力とを選択する手段を設け、複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現してなるものである。
【００２５】
また、本発明のデータ処理方法においては、複数のデータ処理手段の出力をマルチプレックスして読み出すデータ処理方法であって、全体の動作を規定するクロック信号が供給され、クロック信号に従って書き込み制御信号とアドレス信号と書き込みデータとを記憶し、複数のデータ処理手段の番地を示すアドレス信号をデコードし、デコーダの出力により複数のデータ処理手段の指定を行い、デコーダの出力により複数のデータ処理手段の指定を行うと共に、マルチプレックスの出力と複数のデータ処理手段の入力とを選択する手段を設け、書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の指定を行い、書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の入力を選択することにより読み出し時間の短いライトスルー機能を実現してなるものである。
【００２６】
以下、図面を参照して本発明を説明するに、図１は本発明による記憶装置、データ処理装置、及びデータ処理方法を適用した同期式スタティックランダムアクセスメモリの一実施形態の構成を示すブロック図である。なお、図１において、上述の図４に示した従来の構成と対応する部分には、同一の符号を付して示してある。
【００２７】
図１において、入力端子１には装置の全体の動作を規定するクロック信号が供給される。また、入力端子２には書き込み制御信号、入力端子３にはアドレス信号、入力端子４には書き込みデータがそれぞれ供給される。
【００２８】
これらの入力端子２〜５に供給された書き込み制御信号、アドレス信号、書き込みデータは、それぞれ書き込み制御信号Ｄフリップフロップ５、アドレス信号Ｄフリップフロップ６、書き込みデータＤフリップフロップ７に供給される。そしてそれぞれ入力端子１からのクロック信号に従って、書き込み制御信号、アドレス信号、書き込みデータの記憶及び出力が行われる。
【００２９】
さらに、上述のアドレス信号Ｄフリップフロップ６から出力されるアドレス信号をデコードするアドレスデコーダ８が設けられる。このアドレスデコーダ８からの複数のデコード信号が、それぞれメモリ手段９を構成する入力信号の論理積をとるためのアンドゲート１０に供給される。なお、メモリ手段９は、デコードされるデコード信号の数だけ複数存在しているものである。
【００３０】
また、上述の書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号と、入力端子１からのクロック信号がアンドゲート１０に供給される。これによりアンドゲート１０からは、上述のデコード信号に従って書き込みストローブ信号が発生され、この書き込みストローブ信号によって、書き込みデータＤフリップフロップ７からの書き込みデータがメモリセル１１に記憶される。
【００３１】
さらに、上述の複数のメモリ手段９にそれぞれ設けられたメモリセル１１の内の特定のメモリセル１１の値を、アドレス信号Ｄフリップフロップ５から出力されるアドレス信号を元に選択するマルチプレクサ１２が設けられる。
【００３２】
このマルチプレクサ１２の出力と、上述の書き込みデータＤフリップフロップ７の出力がセレクタ１３に供給される。そしてこのセレクタ１３では、書き込み制御信号Ｄフリップフロップ５の出力が非書き込みを示す場合にマルチプレクサ１２の出力が選択され、書き込み制御信号Ｄフリップフロップ５の出力が書き込みを示す場合に書き込みデータＤフリップフロップ７の出力が選択される。
【００３３】
さらに、このマルチプレクサ１２の出力から読み出しデータが出力端子１４に取り出される。このようにして、同期式スタティックランダムアクセスメモリが構成される。
【００３４】
以下、図２には上述の実施の形態における動作タイミングを示す。
【００３５】
はじめに、読み出し動作を説明する。まず、図２のＡに示すクロック信号の立ち上がりにより、図２のＢに示す書き込み制御信号、図２のＣに示すアドレス信号、図２のＤに示す書き込みデータを各Ｄフリップフロップ５〜７に記憶する。そして、図２のＥに示すように、Ｔ１時間後、各Ｄフリップフロップ５〜７は記憶した値を出力する。
【００３６】
一方、マルチプレクサ１２は、図２のＩに示すように、Ｔ５時間を要して、特定のメモリセルの値を、アドレス信号Ｄフリップフロップ６からのアドレス信号を元に選択する。さらにＤフリップフロップ５に記憶された書き込み制御信号が非書き込み動作を示すためセレクタ１３は、図２のＪに示すように、Ｔ８時間を要してマルチプレクサ１２の出力を選択する。この結果、マルチプレクサ１２からは、Ｔ１＋Ｔ５＋Ｔ８＝Ｔ９時間後、読み出しデータが出力される。
【００３７】
次に、書き込み動作を説明する。まず、図２のＡに示すクロック信号の立ち上がりにより、図２のＢに示す書き込み制御信号、図２のＣに示すアドレス信号、図２のＤに示す書き込みデータを各Ｄフリップフロップ５〜７に記憶する。そして図２のＥに示すように、Ｔ１時間後、各Ｄフリップフロップ５〜７は記憶した値を出力する。
【００３８】
これに対して、アドレスデコーダ８は、図２のＦに示すように、Ｔ２時間を要してアドレス信号Ｄフリップフロップ６からのアドレス信号をデコードする。さらにアンドゲート１０は、Ｔ３時間を要してアドレスデコーダ８からのデコード信号と書き込み制御信号Ｄフリップフロップ５からの書き込み制御信号とクロック信号の論理積をとり、図２のＧに示すように書き込みストローブ信号を生成する。
【００３９】
また、メモリセル１１は、図２のＨに示すように、書き込みストローブ信号が１の期間、書き込みデータＤフリップフロップ７からの書き込みデータを、Ｔ４時間を要して通過させる。さらにクロック信号の立ち下がりからＴ３時間を要して書き込みストローブ信号は０となり、メモリセル１１は通過させた書き込みデータを記憶する。
【００４０】
一方、Ｄフリップフロップ２に記憶された書き込み制御信号が書き込み動作を示すためセレクタ１３は、図２のＪに示すように、Ｔ８時間を要して書き込みデータＤフリップフロップ７の出力を選択する。この結果、セレクタ１３からは、Ｔ１＋Ｔ８＝Ｔ１０時間後、読み出しデータが出力端子１４に出力される。
【００４１】
従ってこの実施形態において、ライトスルーを実現する場合に、書き込み動作によるメモリセルの値の確定とは独立して読み出しデータを得るため、読み出し時間を大幅に短縮することができる。
【００４２】
これによって、従来のライトスルー機能を有する同期式スタティックランダムアクセスメモリは書き込み動作によるメモリセルの値の確定を待って読み出しデータを得るため、読み出し時間の増大を招いたが、本発明では、書き込み動作によるメモリセルの値の確定とは独立して読み出しデータを得るため読み出し時間を大幅に短縮できる。
【００４３】
なお、上述の処理方法を実現するためには、セレクタ１３の制御において例えば図３に示すようなフローチャートが用いられる。
【００４４】
すなわち図３において、ライトスルー機能では、ステップ〔１〕で書き込み制御信号が書き込み動作を示す“１”であるか否か判断される。そして“１”でないとき（no）は、ステップ〔２〕でマルチプレクサ１２側が選択される。また“１”のとき（yes ）は、ステップ〔３〕でメモリセル１１の入力側が選択される。
【００４５】
さらにステップ〔４〕でライトスルー機能が終了か否か判断され、終了でないとき（no）は、ステップ〔１〕に戻される。また終了のとき（yes ）は、動作が終了される。
【００４６】
従ってこの実施形態において、ライトスルーを実現する場合に、書き込み動作によるメモリセルの値の確定とは独立して読み出しデータを得るため、読み出し時間を大幅に短縮することができるものである。
【００４７】
なお本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００４８】
【発明の効果】
従って請求項１の発明によれば、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択することにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となるものである。
【００４９】
請求項２の発明によれば、複数のメモリセルへの書き込み制御信号が供給され、セレクタは書き込み制御信号が書き込み動作中のときに複数のメモリセルの入力を選択することによって、円滑なライトスルー機能を実現することができるものである。
【００５０】
請求項３の発明によれば、複数のメモリセルの番地を示すアドレス信号が供給され、アドレス信号をデコードするデコーダと、デコーダの出力により複数のメモリセルの指定を行う書き込み制御回路と、デコーダの出力により複数のメモリセルの指定を行う読み出し制御回路を有し、複数のメモリセルへの書き込み制御信号が供給され、書き込み制御信号が書き込み動作中のときに書き込み制御回路が動作されると共に、セレクタは書き込み制御信号が書き込み動作中のときに複数のメモリセルの入力を選択することによって、円滑なライトスルー機能を実現することができるものである。
【００５１】
請求項４の発明によれば、全体の動作を規定するクロック信号が供給され、書き込み制御回路はクロック信号に従って動作されることによって、円滑なライトスルー機能を実現することができるものである。
【００５２】
さらに請求項５の発明によれば、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択することにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となるものである。
【００５３】
さらに請求項６の発明によれば、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択することにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となるものである。
【００５４】
請求項７の発明によれば、複数のデータ処理手段への書き込み制御信号が供給され、セレクタは書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の入力を選択することによって、円滑なライトスルー機能を実現することができるものである。
【００５５】
請求項８の発明によれば、複数のデータ処理手段の番地を示すアドレス信号が供給され、アドレス信号をデコードするデコーダと、デコーダの出力により複数のデータ処理手段の指定を行う書き込み制御回路と、デコーダの出力により複数のデータ処理手段の指定を行う読み出し制御回路を有し、複数のデータ処理手段への書き込み制御信号が供給され、書き込み制御信号が書き込み動作中のときに書き込み制御回路が動作されると共に、セレクタは書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の入力を選択することによって、円滑なライトスルー機能を実現することができるものである。
【００５６】
請求項９の発明によれば、全体の動作を規定するクロック信号が供給され、書き込み制御回路は前記クロック信号に従って動作されることによって、円滑なライトスルー機能を実現することができるものである。
【００５７】
さらに請求項１０の発明によれば、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択することにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となるものである。
【００５８】
さらに請求項１１の発明によれば、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択することにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となるものである。
【００５９】
請求項１２の発明によれば、複数のデータ処理手段への書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の入力を選択することによって、円滑なライトスルー機能を実現することができるものである。
【００６０】
請求項１３の発明によれば、複数のデータ処理手段の番地を示すアドレス信号をデコードし、デコード信号により複数のデータ処理手段の指定を行い、デコード信号により複数のデータ処理手段の指定を行い、複数のデータ処理手段への書き込み制御信号が供給され、書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の指定を行うと共に、書き込み制御信号が書き込み動作中のときに複数のデータ処理手段の入力を選択することによって、円滑なライトスルー機能を実現することができるものである。
【００６１】
請求項１４の発明によれば、全体の動作を規定するクロック信号が供給され、複数のデータ処理手段への書き込みはクロック信号に従って行われることによって、円滑なライトスルー機能を実現することができるものである。
【００６２】
さらに請求項１５の発明によれば、読み出しデータを出力する前段にセレクタを設け、片方にマルチプレクサの出力を、もう片方に書き込みデータＤフリップフロップからの書き込みデータを接続し、非書き込み動作時はマルチプレクサの出力を選択し、書き込み動作時は書き込みデータＤフリップフロップの出力を選択することにより、非書き込み動作時においてはセレクタ通過により読み出し時間が若干増加するものの、書き込み動作時においてはメモリセルの値の確定を待つことなく読み出しデータを得ることが可能となり、読み出し時間を大幅に短縮することが可能となるものである。
【００６３】
これによって、従来のライトスルー機能を有する同期式スタティックランダムアクセスメモリは書き込み動作によるメモリセルの値の確定を待って読み出しデータを得るため、読み出し時間の増大を招いたが、本発明では、書き込み動作によるメモリセルの値の確定とは独立して読み出しデータを得るため読み出し時間を大幅に短縮できるものである。
【図面の簡単な説明】
【図１】本発明による記憶装置、データ処理装置、及びデータ処理方法を適用した同期式スタティックランダムアクセスメモリの一実施形態の構成を示すブロック図である。
【図２】その動作の説明のための波形図である。
【図３】本発明の他の実施形態の説明のためのフローチャート図である。
【図４】従来の同期式スタティックランダムアクセスメモリの構成を示すブロック図である。
【図５】その動作説明のための波形図である。
【符号の説明】
１…クロック信号の入力端子、２…書き込み制御信号の入力端子、３…アドレス信号の入力端子、４…書き込みデータの入力端子、５…書き込み制御信号Ｄフリップフロップ、６…アドレス信号Ｄフリップフロップ、７…書き込みデータＤフリップフロップ、８…アドレスデコーダ、９…メモリ手段、１０アンドゲート、１１…メモリセル、１２…マルチプレクサ、１３…セレクタ、１４…読み出しデータの出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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