(57)【要約】      （修正有）【課題】ＲＡＭ回路に固有のビット線容量の効果を克服可能にし、同時に有効な電荷電圧変換利得を提供する。【解決手段】検知回路は、識別器６に直列に接続する電荷集積検知回路４からなる。検知回路は、強誘電性ＲＡＭを含むランダム・アクセス・メモリ（ＲＡＭ）システムのセルの論理状況を検出するために用いることができる。電荷集積検知回路を用いる。【選択図】図３
2004253108.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサ素子に蓄積される電荷を検出するための検知回路において、
コンデンサ素子からの電荷を受け取るために配置された電荷集積回路と、該電荷集積回路と直列的に接続され、該電荷集積回路からの出力信号を入力するために配置された第１入力および参照電圧信号を入力するために配置された第２入力を有する識別回路とからなることを特徴とする検知回路。
【請求項２】
前期電荷集積回路は、増幅器、コンデンサ素子から入力される電荷を蓄積するために該増幅器の入力端と出力端との間に接続されたフィードバック・コンデンサ、第１の電気供給回路に該フィードバック・コンデンサの一端を接続する第１スイッチ手段  および他の電気供給回路に前記フィードバック・コンデンサの他端を接続する第２スイッチ手段よりなることを特徴とする請求項第１項記載の検知回路。
【請求項３】
前期識別回路は、前記集積回路からの出力信号を入力するために配置された第１入力および参照電圧信号を入力するために配置された第２入力を有する比較回路からなることを  特徴とする請求項第１項または第２項記載の検知回路。
【請求項４】
前期識別回路は、前記集積回路からの出力信号の大きさが前記参照電圧信号をこえる場合、第１レベルから該第１レベルとは異なる第２レベルに変化する出力信号を供給するよう配置されたインバータ回路からなることを特徴とする請求項第１項または第２項記載の検知回路。
【請求項５】
前記識別回路からの出力信号が第１入力で入力されかつ前記電荷を示す出力信号を供給するよう配置されたエナーブル回路あるいは第２入力へ入力される他の信号に応じるコンデンサ素子から  成ることを特徴とする前記請求項のいずれかに記載の検知回路。
【請求項６】
前記コンデンサ素子は、強誘電性のコンデンサ、強誘電性のゲート・トランジスタ、電荷結合装置または電気蓄積のための電極を含む前記請求項いずれに記載の検知回路。
【請求項７】
前記コンデンサ素子は、電荷蓄積のための電極から成ることを特徴とする請求項第１項乃至第６項のいずれかに記載の検知回路を構成するバイオセンサ。
【請求項８】
ＤＮＡセンサから成る請求項第７項記載のバイオセンサ。
【請求項９】
指紋センサから成る請求項第７項記載のバイオセンサ。
【請求項１０】
識別回路と直列接続され、各々が電荷を蓄積するコンデンサ素子配列からなるコンデンサ素子に蓄積された電荷を入力するよう配置されてなる電荷集積回路から構成される検知回路を駆動する方法において、
当該列の該コンデンサ素子および選択された他のコンデンサ素子に第１パルス信号を供給し、
当該列の該コンデンサ素子および選択された他のコンデンサ素子に第２パルス信号を供給し、
当該列の該コンデンサ素子および選択された他のコンデンサ素子に第３パルス信号および第４パルス信号を供給し、
前記第１パルス信号、第２パルス信号、第３パルス信号および第４パルス信号は、前記コンデンサ素子に蓄積された電荷が前記電荷集積回路に転送されるが、他のコンデンサ素子に蓄積された電荷は前記電荷集積回路に転送されないように、配置されてなることを特徴とする検知回路を駆動する方法。
【請求項１１】
前記第２および第３のパルス信号は、インバータ回路を経て供給されている信号のうちの１つを有する共有信号源から出力される請求項第１０項記載の方法。
【請求項１２】
前記第１のパルス信号は前記第２のパルス信号より短い周期を有する請求項第１０項又は１１項記載の方法。
【請求項１３】
前記コンデンサ素子は、強誘電性のコンデンサからなり、第１および第２のパルス信号は、電荷を電荷集積回路へ移動させるために、当該コンデンサ素子を第１の分極状態から第２の分極状態に変化にさせるよう配置されてなることを特徴とする請求項第１０項乃至１２項いずれかに記載の方法。
【請求項１４】
前記電荷集積回路は、増幅器の入力と出力との間に接続されたフィードバック・コンデンサを有し、該フィードバック・コンデンサの一端と第１電源とを接続する第１スイッチ手段および、該フィードバック・コンデンサの他端と他の電源とを接続する第２スイッチ手段を構成する該増幅器を構成するよう選択されてなることを特徴とする請求項第１０項乃至１３項いずれかに記載の方法。
【請求項１５】
前記第１電源は、仮想接地されるよう選択され、前記他の電源は、正の電圧源となるよう選択され、かつ検知サイクルの開始前に電荷集積回路の出力端が正の電圧源でプレチャージするように、前記第１および第２スイッチ手段を閉じることを特徴とする請求項第１４項記載の方法。
【請求項１６】
前記識別回路は、前記電荷集積回路からの出力信号を入力するよう配置された第１入力と、基準電圧信号を入力するよう配置された第２入力とを有する比較回路から構成されることを特徴とする請求項第１０項乃至１５項記載の方法。
【請求項１７】
前記識別回路は、前記集積回路からの出力信号の大きさが参照値を上回るときに、第１レベルから該第１レベルより低い第２レベルへ変化する出力信号を出力するために配置されたインバータ回路から成ることを特徴とする請求項第１０項乃至１６項いずれかに記載の方法。
【請求項１８】
前記電荷集積回路の入力を選択的にコンデンサ素子に接続する第１スイッチ手段を提供することから成ることを特徴とする請求項第１０項乃至１７項いずれかに記載の方法。
【請求項１９】
前記スイッチ手段をビット線駆動回路に接続する他のスイッチ手段を提供することから成ることを特徴とする請求項第１８項記載の方法。
【請求項２０】
前記識別回路からの出力信号を前記エナーブル回路の第１入力に供給し、他の信号を前記エナーブル回路の第２入力に供給することで、当該他の信号に対応して前記コンデンサ素子上の電荷を示す出力信号を供給してなることを特徴とする請求項第１０項乃至１９項いずれかに記載の方法。
【請求項２１】
前記強誘電性コンデンサに付与される電圧パルスが与えられている間、前記他の信号を前記エナーブル回路に供給することを特徴とする請求項第２０項記載かつ第１３項に付随する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は検知回路に関する。
【背景技術】
【０００２】
一般に、検知増幅器という形での検知回路が広く使われている。検知増幅器は、ランダム・アクセス・メモリ（ＲＡＭ）の不可欠な構成要素であると考えられ、その機能は、メモリ・セルのマトリックス内で記憶素子に蓄積され、デジタル情報を表す電圧レベルを認識し増幅するものである。
【０００３】
メモリ・セルのマトリックスは、蓄積コンデンサのマトリックスとして考えることができ、既存の検知増幅器の多くは、蓄積コンデンサに蓄積される電荷を検出する電圧に基づいている。蓄積コンデンサに印加される電圧レベルは、コンデンサ内部に蓄積される情報や論理状態（「０」または「１」）に相当するものである。検知回路の最も単純な形では、蓄積コンデンサに印加される電圧レベルは、中間値と比較され、その差は、蓄積コンデンサに記憶される論理状態が「０」か「１」を示すように増幅される。しかし、情報が当該セルに供給されるとき、少量の電荷分布のみが蓄積コンデンサに発生し、それ故、メモリ・セル配列の任意の蓄積コンデンサに蓄積される電圧レベルは非常に低い。したがって、検知増幅器は任意のセルに蓄積される論理「０」および論理「１」との間の差異を認めることはむずかしい。故に非常に高感度で高利得の増幅器を使わねばならず、結果としてコスト高となる。
【０００４】
今まで、検知回路の改良型が提案されてきた。ここでは、相補的ロジックとしてデジタル情報を蓄積する１対のメモリセルの電圧が比較される。そして、正の帰還が、１対のセルの間に生じるわずかな電圧差を増幅するのに使用される。しかし、電圧差がわずかであるので、非常に高感度で高利得の増幅器を使わねばならない。
【０００５】
さらに、又強誘電性のメモリとしてＲＡＭ回路を構成することは公知である。ここでは、メモリ・セルの従来のコンデンサは、強誘電性のコンデンサによって構成される。この種の強誘電性ＲＡＭにおいて、強誘電性のコンデンサ全体に印加される電圧がゼロであるときに、論理状態  「０」または「１」はコンデンサの分極状態と一致する。
【０００６】
強誘電性コンデンサの典型的特徴が、第１図に示される。第１図によれば、強誘電性のコンデンサは、２つの分極状態を有し、誘電ヒステリシスを示すことが解る。この種の強誘電性のコンデンサを、その電流極性に依存する１つの分極状態から他の分極状態に切り替えるには、電圧−ＶＣよりよりマイナス側である負の電圧パルスか、電圧Ｖｃよりよりプラス側にある正の電圧パルスをセルに印加しなければならない。このように、論理状態「１」のような情報を書きこむためには、大きさＶＷの負のパルスが印加される。これは、電圧−Ｖｃよりよりマイナス側にあり、結果としてセル内に電荷Ｑ「１」が蓄積される。セルの分極状態の検出、即ち、電荷Ｑ「１」または、Ｑ「０」が蓄積されるか否かは、電圧Ｖｃよりよりプラス側にあり大きさＶＲの正の読み取りパルスを印加し、セルの分極状態がどのように切り替えられているかをチェックすることによって実行される。たとえば、論理状態「１」がまず、最初にセル内に格納されると仮定する。従って、強誘電性コンデンサに蓄積される電荷は、第１図に示されるように、Ｑ「１」である。読み出しパルスＶＲを印加することで、強誘電性のコンデンサは、分極状態を切り替え、その結果、読み出しパルスの休止の後、電荷Ｑ「０」となる。電荷Ｑ「１」−  Ｑ「０」の変化は、セル内に格納される情報が論理「１」であったことを示す。しかし、もし、論理「０」がまず、最初にセルに格納された場合、読み込まれた正のパルスＶＲを印加することが、強誘電性コンデンサの分極状態を変えることにはならない。それゆえに、分極状態の変化が生じない為に、電荷の変化は、最小であり、そして、これは論理状態「０」がセルに格納されていたことを示す。
【０００７】
分極状態の切り替えにより電荷が流れ出すこととなり、それは、検知増幅器により検出される。しかし、読み出しパルスＶＲが印加され分極が生じると、強誘電性コンデンサの電荷は電荷Ｑ「１」から電荷Ｑ「０」に変化することが、第１図から見ることができる。もし、少なくとも−Ｖｃよりマイナス側の大きさの負のパルスが印加されなければ、電荷は、Ｑ「１」に戻らない。それゆえに、分極状態の変化が起こるときは、初めに格納された論理状態は消され、蓄積データは失われる。そして、それが他の目的のために継続して必要な場合、補給されなければならない。蓄積された論理状態が失われるので、セル内の情報の読み出しは、破壊的な読み出しとなることが公知である。
【０００８】
電圧検知増幅器が、強誘電性コンデンサから流出しているいかなる電荷も検出するために改良されることが提案されてきた。そして、そのような回路が図式的に第２図に示されている。一般に、強誘電性のダイナミックＲＡＭは、ビット線ＢＬ、情報がセルから読み出される場合セル内で蓄積される論理状態を示す電圧、強誘電性コンデンサの１行、第２図に示されるこのコンデンサの行のひとつである強誘電性コンデンサＣＦＥに読み出し信号を同時的に印加するワード線ＷＬから構成される。増幅器２は、ビット線ＢＬに接続され、当該ビット線は、セルが読まれる時、分極状態の電荷の変化で発生して強誘電性のコンデンサから流れる電流に対応して、出力信号Ｏ／Ｐを供給する。ビット線参照コンデンサＣＢＬは、ビット線ＢＬに接続されて提供され、ここでは、強誘電性コンデンサの分極の切り替えに起因する電荷の変化は、参照コンデンサＣＢＬをよぎる電圧の変化として反映される。この電圧は、ビット線ＢＬの上に現れ、出力信号Ｏ／Ｐを提供するために増幅器２によって増幅される。
【考案の開示】
【発明が解決しようとする課題】
【０００９】
合理的な大きさで出力信号Ｏ／Ｐの揺動を提供するには、参照コンデンサＣＢＬの値は、比較的小さくしておかれなければならない。この検知技術に関する課題は、もし強誘電性のコンデンサＣＦＥの分極の切り替えがあった場合、参照コンデンサＣＢＬに蓄積される電圧によってワード線ＷＬとビット線ＢＬ間の有効電圧が減らされることである。これにより、セル配列の全体的消費電力を減少させる目的でセルを問い出すために、第１図に示すような電圧ＶＲを読み出したり、微小な励起を用いたりすることが困難となる。蓄積セルの寸法を減らすことによって参照コンデンサＣＢＬの大きさを減らすことは可能である、しかし、分極状態が変わる場合、蓄積された電荷は再度減少する。したがって、増幅器２への出力端で低い電圧となる。これは、増幅器２が分極の変化とともに出力信号Ｏ／Ｐの充分な変化を提供するようなより高い感度を有していなければならないことを意味する。
【００１０】
また、ダイナミックＲＡＭセルは、メモリ・セル・レイアウトに固有で、減少することができないビット線容量を呈することが公知である。単位ビットあたりより多くのセルを得て全体的により大きなメモリ容量を得ようとして参照コンデンサＣＢＬの値がセルサイズの減少につれて小さくなると、メモリ容量は容易に限界に至る。それは参照コンデンサＣＢＬと比較した場合ビット線容量が大きく支配的になるためである。この結果として、読み出しの間、ビット線電圧の揺動は大幅な減少に至る。この減少のため、信頼に足る読み出しを得るには、非常に高感度で高利得の増幅器の使用を必要とし、それにより高コストとなる
【課題を解決するための手段】
【００１１】
したがって、本発明は、好適な応用において、ＲＡＭシステムのメモリ容量の増加を可能にし、また、メモリ・セルおよびそれゆえに、システムの電力消費を減少するのを可能にする検知回路の改良された形体を提供しようとするものである。本発明は、又、検知回路を動作する改良された方法を提供する。
【００１２】
本発明の第１の態様によれば、コンデンサ素子に蓄積される電荷を検出するための検知回路において、当該検知回路は、コンデンサ素子からの電荷を受け取るために配置された負荷集積回路と、該負荷集積回路と直列的に接続され、該負荷集積回路からの出力信号を入力するために配置された第１入力および参照電圧信号を入力するために配置された第２入力を有する識別回路とから構成される。
【００１３】
前期電荷集積回路は、増幅器、コンデンサ素子から入力される電荷を蓄積するために該増幅器の入力端と出力端との間に接続されたフィードバック・コンデンサ、第１の電気供給回路に該フィードバック・コンデンサの一端を接続する第１スイッチ手段  および他の電気供給回路に前記フィードバック・コンデンサの他端を接続する第２スイッチ手段より構成されてもよい。
【００１４】
代替の配置として、前期識別回路は、前記集積回路からの出力信号の大きさが前記参照値をこえる場合、第１レベルから該第１レベルとは異なる第２レベルに変化する出力信号を供給するよう配置されたインバータ回路から構成される。
【００１５】
本発明の第２の態様によれば、識別回路と直列接続され、各々が電荷を蓄積するコンデンサ素子列からなるコンデンサ素子に蓄積された電荷を入力するよう配置されてなる電荷集積回路から構成される検知回路を駆動する方法において、当該列の該コンデンサ素子および選択された他のコンデンサ素子に第１パルス信号を供給し、当該列の該コンデンサ素子および選択された他のコンデンサ素子に第２パルス信号を供給し、当該列の該コンデンサ素子および選択された他のコンデンサ素子に第３パルス信号および第４パルス信号を供給し、前記第１パルス信号、第２パルス信号、第３パルス信号および第４パルス信号は、前記コンデンサ素子に蓄積された電荷が前記電荷集積回路に転送されるが、他のコンデンサ素子に蓄積された電荷は前記電荷集積回路に転送されないように配置されてなることを特徴とする検知回路を駆動する方法を提供するものである。
【００１６】
本発明は、又、本発明の第１の態様に相当し、あるいは本発明の第２の態様に相当する方法で駆動される検知回路が含まれる、ランダム・アクセス・メモリ回路またはＤＮＡセンサまたは指紋センサのようなバイオセンサあるいはカメラまたは顕微鏡のような電荷結合デバイスを提供するものである。
【発明を実施するための最良の形態】
【００１７】
第３図によれば、本発明の検知回路は、識別回路６と直列に接続される集積回路４から成る。集積回路４は、フィードバック・コンデンサ１０とフィードバック・コンデンサ１０に並列接続されるスイッチ手段ＳＡＳと増幅器８からなる。
【００１８】
増幅器８は、第１のスイッチ手段ＢＬＳを経由した強誘電性ＲＡＭ１２に接続することができる第１インバータ入力と接地された第２非インバータ入力を有する。
【００１９】
実施例に示す識別回路６は、電荷集積回路４の出力に接続された第１入力と基準電圧源ＶＲＥＦに接続された第２の入力とを有する比較器で構成される。
識別回路６の出力は、エナーブル回路１４とバッファ回路１６を介し、出力ロジックが供給される出力ターミナル１８に接続される。
【００２０】
エナーブル回路１４は、識別回路６からの出力信号を入力するために接続された第１入力とエナーブル信号ＳＥＮを入力するために接続されている第２入力とを有するＡＮＤ回路の形を形成する。
ＲＡＭ  １２は、行および列で配置されるメモリ・セルのマトリックス配列から成り、そして、ある配列の任意のセルは、当該配列のセルに選択的に接続されるワード線とビット線に沿って適切な信号を印加することによって選択的にアドレス指定される。単純のために、この種のメモリ・セルの１本の行だけが、第３図に示される。この図から、本質的に、当該配列中の各行は、ビット線ＢＬに接続された複数の強誘電体コンデンサＣＦＥからなり、セルの本質的なレイアウト故にその配列の各行はビッ線容量Ｃ１を含むことがわかる。列の各セルは、また、それぞれのワード線ＷＬに接続している。ＲＡＭ  １２の各セルは，各セルに格納される論理状態を決定するために連続的に問い出される。そして、それゆえに、使用中に、ＲＡＭ  １２は、第３図に示すセル行のうち非動作の複数のセル２２の数と組み合わせた動作セル２０から構成されているものとみなされる。
【００２１】
動作セル２０のワード線ＷＬは、信号源２４に接続している。これは、第４図に示すようにワード動作読み出しＷＡＲ信号およびワード動作書き込みＷＡＷ信号を供給する。複数の非動作セル２２は、それぞれのワード線によって、信号源２６に接続されている。この信号源は、ワード非動作読み出しＷＩＲ信号およびワード非動作書き込みＷＩＷ信号を供給する。
【００２２】
スイッチＢＬＳおよびＲＡＭ  １２間のノード２８は、さらなるスイッチＢＬＤを介して信号源３０の形でビット線駆動回路に接続される。この信号源はプレチャージしたり、ＲＡＭ  １２のセルに、データを書き込んだりするのに用いられる。信号源３０は、スイッチＢＬＤを介してＲＡＭのビット線ＢＬに、ビット非動作読み出しＢＩＲ信号、ビット非動作書き込みＢＩＷ信号、ビット動作読み出しＢＡＲ信号、およびビット動作書き込みＢＡＷ信号を選択的に供給する。
【００２３】
スイッチＳＡＳ、ＢＬＳおよびＢＬＤは接触スイッチとして図式的に第３図に示されている。しかし、実際問題として、これらのスイッチは、例えばＭＯＳＦＥＴまたは薄膜トランジスタのような適切な固体スイッチデバイスによって構成される。
【００２４】
本発明の検知回路は、動作セル２０から入力される電荷を集積するする演算増幅器に基づく。演算増幅器の１つの入力が接地されているので、ビット線電圧も仮想的接地で効果的にクランプされる。これにより、強誘電性コンデンサ全体の電圧揺動が最大となり、故に、動作セルの分極の切り替えがあれば、動作セル２０からの電荷が出力される。ビット線ＢＬの電圧が仮想的接地で効果的に固定されると、ビット線静電容量の効果もまた減少し、支配的とならない。
それゆえに、電荷集積回路４のフィードバック・コンデンサ１０はより少ない容量値となるよう選択され、故に、電圧変換利得に電荷が追加され好ましい回路感度を提供する。
【００２５】
動作中、まず、スイッチＢＬＳは開いており、スイッチＢＬＤは閉じている。ビット動作書き込みＢＡＷ信号が信号源３０からビット線ＢＬに供給される。同時に、ワード非動作書き込みＷＩＷ信号が信号源２６によって非動作セル２４のワード線に供給され、ワード動作書き込みＷＡＷ信号は、動作セル２０のワード線に供給される。動作セル２０のワード線とビット線との間に付与される２つの書き込み信号ＢＡＷおよびＷＡＷの電圧の大きさは、第１図に示す−Ｖｃの電圧よりより負側にある。それ故、データは、電荷Ｑ「１」として、動作セルに蓄積される。さらに  信号ＢＡＷおよびＷＡＷの休止期間内に、動作セルにはゼロ電圧が付与される。
【００２６】
典型的な読み出しサイクルの間のタイミング図が、第４図に示される。
蓄積されたデータを読み出すため、まず、スイッチＳＡＳは、閉じられ放電される。故に電荷集積器４のフィードバック・コンデンサ１０は、リセットされる。
スイッチＳＡＳは第４図に示される時間Ａまで、閉じたままである。第４図に示される期間ＡからＢは、スイッチＳＡＳを開くために必要な時間である。時間Ａのすぐ前の時間Ｃの時点で、信号源３０をＲＡＭ  １２に接続するために閉じていたスイッチＢＬＤは、ビット線を信号源３０から切り離すために開けられる。そして、スイッチＢＬＳは、増幅器８の第１または非反転入力をＲＡＭ  １２のビット線ＢＬ、即ち動作セル２０に接続するため閉じられる。スイッチＳＡＳ、ＢＬＳおよびＢＬＤの動作のためのタイミングが、第４図に示されている。
【００２７】
スイッチＳＡＳが開いている場合、電荷の集積は時間Ｂから開始することができ、スイッチＳＡＳがコンデンサ１０をリセットするためにもう一度閉じるときまで、開いた状態が続く。スイッチＳＡＳの終了のためのこのタイミングは、第４図の時間Ｄとして示される。しかし、第１図で示す強誘電性のコンデンサＣＦＥの特徴からみて、分極状態の切り替えが存在するかどうかを決定するために強誘電性のコンデンサを励起する必要がある。これは、動作セル２０に信号ＷＡＲおよびＢＡＲを、非動作セル２２に信号ＷＩＲおよびＢＩＲを印加することによって達成される。これらの信号のための波形およびタイミングも、第４図に示される。
ＲＡＭは実際には、メモリ・セルのマトリックス配列から成り、そして、このマトリックス配列の１本の行だけが、実際に第３図に示されている。このように、配列のビット線およびワード線がある特定の時に動作状態になると、ＲＡＭは、本質的に、動作セルと３つの形態となる非動作セルを含む。
【００２８】
動作ビットおよびワード線間の交差点位置のセルは、動作セルとなる。
実施例は第３図に示されるセルの行のための動作セル２０である。それは、動作ワード線ＷＬおよび動作ビット線ＢＬの交差点位置にある。しかし、ＲＡＭはまた、第３図に示す非動作セル２２のように、この動作中のビット線上で相当するワード線が非動作であるが故に非動作のままのセル（非動作ビット線と動作ワード線との交差点での非動作セル）を含む。また、ＲＡＭは、動作ワード線に接続しているが、そのビット線は非動作であるために非動作となるセルを含む（動作ワード線と非動作ビット線との交差点での非動作セル）。これは、ワード線ＷＬに接続しているマトリックスの別の行にあるセルと同様である（第３図には示されていない）。さらに、ＲＡＭは、又、非動作ワード線と非動作ビット線との交点にある非動作セルを含む。これは、第３図に示された動作ワード線ＷＬに接続していないマトリックス（第３図には示されていない）上の別の行のセルと同様である。
【００２９】
第３図に示されるセル行の非動作セル２２のように、動作ビット線と非動作ワード線との交点にあるＲＡＭの非動作セルのために、信号ＢＡＲおよびＷＩＲが、各々これらのセルのビット線およびワード線に印加される。
【００３０】
非動作ビット線と非動作ワード線との交点にあるＲＡＭの非動作セルのために、信号ＢＩＲおよびＷＩＲが、各々これらのセルのビット線およびワード線に印加される。
【００３１】
非動作ビット線と動作ワード線との交点にあるＲＡＭの非動作セルのために、信号ＢＩＲおよびＷＡＲが、各々これらのセルのビット線およびワード線に印加される。
【００３２】
信号のＷＩＲは、検知サイクルの全体にわたって印加される一定のレベルの信号であることが第４図からわかる。信号のＢＩＲは電荷集積の期間全体にわたって、即ち、第４図のＢからＤの期間として示されるスイッチＳＡＳが開いたままである期間にわたって、非動作セル２２に印加される。第４図に示される実施例において、信号ＢＩＲは、約１００μＳの周期であり、検知サイクル開始後の約３０μＳから始まり、検知サイクル終了前の約２０μＳまで続く。信号ＢＩＲは、電荷集積期間の完了直前で印加されその直後にその印加が終了する。非動作セルのビット線とワード線との間の電圧は、検知サイクル全体にわたって安定である。信号ＢＡＲ−ＷＩＲ、ＢＩＲ−ＷＡＲおよびＢＩＲ−ＷＩＲの組合せは第４図に示すように、電荷集積期間の全体にわたって、大きさＸであるすべての非動作セルのビット線とワード線との間の電圧を提供する。このＸという値は、第１図に示す電圧Ｖｃ以下であるので、これらのセルは、ＢからＤまでの電荷集積期間の周期の間、非動作のままである。
【００３３】
信号ＢＡＲと同様に、信号ＢＩＲは、また、パルス信号であり、そして、これは、非動作セル２２のビット線に印加されるパルス信号ＢＩＲと同じタイミングでかつ同じ周期で、動作セルのビット線に印加される。しかし、パルス信号ＢＡＲは、パルス信号ＢＩＲと反対の極性である。パルス信号ＢＩＲおよびＢＡＲが同じタイミングでかつ同じ周期で印加されるため、これは、都合のいいことに、逆極性をもつ２つのパルスを提供するインバータを介して通過するこれらのパルス信号のうちの１つとともに、共有信号源３０から供給されることを意味する。これは、検知回路のための信号源に必要な回路条件を最小にするのに役立つ。
【００３４】
動作ビット線ＢＬおよび動作ワード線ＷＬの交点に位置する第３図に示す動作セル２０のために、パルス信号ＢＡＲは信号源３０からビット線へ印加され、そして、パルス信号ＷＡＲは信号源２４からワード線へ印加される。信号ＢＡＲは、電荷集積期間の全体にわたって動作セル２０に印加される約１００μＳのパルスである。すなわち、この周期は、少なくとも第４図のＢからＤの期間に示すように、スイッチＳＡＳが開いたままの期間である。第４図に示される実施例において、信号ＷＡＲは、約５０μＳの周期を有する。
【００３５】
パルス信号ＷＡＲは、スイッチＳＡＳが開いた後、即ち、電荷集積期間の開始時に効果的に、ほぼ直ぐに動作セル２０のワード線に印加される。信号パルスＷＡＲは約５０μＳの周期をもって配置される、そして、信号パルスＢＡＲはスイッチＳＡＳを開ける前にビット線ＢＬに付与される。信号のパルスＷＡＲ−ＢＡＲの組合せは、第４図に示すように、電圧Ｙを発生させ、検知サイクルの間、信号パルスＷＡＲの周期で、動作セル２０に印加される。電圧Ｙは、第１図に示される電圧Ｖｃを超えており、したがって、動作セルの強誘電性コンデンサを励起し、該コンデンサの分極状態を変えるに十分である。信号ＷＡＲが電荷集積期間の開始とほぼ時期を同じくして動作セルに印加されるため、強誘電性のコンデンサは、電荷転送を確実に完了するに十分な期間、励起することができる。なお、ここで示す実施例では、パルス信号ＷＡＲは、５０μＳの周期を有し、この期間は、検知サイクルにおいて、検知エナーブルパルスＳＥＮをエナーブル回路１４へ印加し、次のサイクルでスイッチＳＡＳ、ＢＬＳおよびＢＬＤを作動するための準備に十分な時間を与える。しかし、特定のタイミングおよびパルス周期が第４図に示されるが、これらは、単に例示的であり、より速いタイミングでそれ故により簡明な検知サイクルが達成できることも認識すべきである。さらに、また、電荷集積回路４においてより速い増幅器および／またはより速い反応タイミングを有する強誘電性の材料が、使われてもよい。
【００３６】
パルス・タイミングに関して、検知パルスＳＥＮは、信号パルスＷＡＲの休止の後直ぐに、タイミングＮで発生するものとして第４図に示される。分極が変化するため、第１図に示される電荷Ｑ「０」−  Ｑ「１」の変化に等しい電荷Ｑが電荷集積回路４のコンデンサ１０へ流れる。電荷転送が終了し、電荷集積回路４の出力端３２での電圧ＶＯＵＴが定常状態状態に達したときに、電圧ＶＯＵＴは次式によって与えられる。
ＶＯＵＴ  ＝  ＶＯＳ（Ｑ）Ｃｆｂ
ここで、ＶＯＳは、増幅器８の非反転入力での入力オフセット電圧であり、Ｃｆｂはフィードバック・コンデンサ１０の値である。前記したように、Ｖｏｓは仮想接地に維持され、固有のビット線容量は支配的でないので、フィードバック・コンデンサ１０の値であるＣｆｂは、非常に小さくすることができる。それゆえに、出力電圧ＶＯＵＴにおいて比較的大きい揺動が、相対的に小さな値であるＱに対して得ることができる。電荷集積回路４の出力端末３２で発生する電圧ＶＯＵＴの変化もまた、第４図で示される。電荷集積期間の開始時では、電圧ＶＯＵＴは仮想接地にあり、そして、動作セル２０から外へ供給され、コンデンサ１０内に流入する電荷の変化により、電荷集積器の出力電圧はマイナスになる。電荷集積器の出力電圧はマイナスになる度合いは、動作セル２０に論理「１」又は論理「０」が蓄積されているかに依存する。論理「１」が格納される場合、論理「０」が格納されているのにくらべ、電圧ＶＯＵＴがよりマイナスとなる。それは、論理「１」の場合、動作セルの分極状態が変化し、それ故に、コンデンサ１０には、大量の正味の電荷量が流れるからである。しかし、いずれにせよ、電荷転送は、検知サイクルで比較的早く完了し、出力電圧ＶＯＵＴは第４図に示すように、論理「０」又は論理「１」に依存した２つの安定したマイナス値のうちの１つをとる。従って、電荷転送が完了後、検知パルスＳＥＮはいつでも印加でき、出力電圧ＶＯＵＴはこれらの安定した状態値のどちらか一方を採用する。故に、第４図のタイミングＭで示すように、検知パルスはまた、信号パルスＷＡＲの終了の前に印加することができ、これにより、検知サイクルの間の周期の全体的な減少を生じることができる。
【００３７】
出力電圧ＶＯＵＴは、識別器６の比較回路で電圧ＶＲＥＦと比較され、識別器６の出力３４での電圧は、出力３２での電圧が電圧ＶＲＥＦを上回った場合、＋Ｖに、出力３２での電圧が電圧ＶＲＥＦを下回った場合、−Ｖボルトに調整される。それゆえに、分極の状態変化が起こる際動作セルから供給される電荷Ｑの値が例え小さいものであっても、出力３４での電圧での大きな正の遥動を得ることができる。
【００３８】
出力３４での＋Ｖボルト電圧は、ＡＮＤ回路の形であるエナーブル回路１４の入力の１つに供給される。ＡＮＤ回路の他方の入力は、電圧源ＳＥＮから信号を受け取り、この信号は集積期間の間に発生する短いパルスである。それゆえに、大きさ＋Ｖボルトのパルスが、バッファ回路１６を介して出力１８に供給されるエナーブル回路１４の出力で発生する。
【００３９】
ＡＮＤ回路が第３図に示されているが、ＡＮＤ機能はまた、ＮＯＲ回路およびインバータの組合などのような他の回路構成によっても提供することができる。
【００４０】
上記の説明から、例え相対的に小さな電荷Ｑであったとしても出力１８では、動作セルの極性の変化と動作セルの論理状態の非常に明確な指示が示されることが認識される。さらに、電荷集積に基づく検知増幅器が使われるので、分極の変化が発生する場合、動作セルのワード線とビット線の間の有効電圧における減少はない。それ故、相対的に小さな励起電圧を使用することができるので、消費電力を低減できる。さらに、ビット線電圧が有効に仮想接地にクランプされるので、極性切り替えがある際、強誘電性のコンデンサの電圧揺動およびその出力電荷を最大にすることができる。その上、ビット線電圧が固定されるので、固有のビット線容量の効果は減少する。即ち、検知集積増幅器のフィードバック・コンデンサの値をより小さくすることができ、従って、電圧変換利得の変化を最大にすることができる。
【００４１】
第３図に示される実施例において、電荷集合が発生するとき、電荷集積器４の出力電圧は、マイナスになり、故に識別器６はマイナス入力電圧を処理できるよう設計されねばならない。基準電圧ＶＲＥＦはまた、全体的な回路設計の複雑さを増すことになるマイナスの電圧として提供されなければならない。
第５図は、プラス電圧ＶＯＵＴを提供する電荷集積器４の別の実施例を示す。この電圧は、電荷集積器の出力に供給されるので正の電圧が常に識別器６に確実に供給されることになる。これは、又、基準電圧ＶＲＥＦがプラス電圧として提供されるのを可能にし、全体的な回路設計を単純化する。
【００４２】
第５図に示される電荷集積器４は、増幅器８およびフィードバック・コンデンサ１０から構成される。増幅器８は、第３図に示される実施例と同様に回路のワード線およびビット線に接続される。しかし、本実施例においては、リセットスイッチＳＡＳは提供されず、その代わりに、コンデンサ１０の各々の側は、それぞれプレチャージスイッチＶＰＲＥ１およびＶＰＲＥ２を経由して適当な電圧源に接続されている。この電源は、電荷集積器の出力をエナーブルにし、故に識別器６の非反転入力を正の電圧にプレチャージする。都合の良いことに、ＶＰＲＥ１およびＶＰＲＥ２は、それぞれ、仮想接地点および検知回路用の正の供給電圧ＶＤＤに接続している。
【００４３】
動作中に、第５図の電荷集積器４が検知サイクルの開始より前にリセットされると、スイッチＶＰＲＥ１およびＶＰＲＥ２は両方とも閉じる。したがって、コンデンサ１０の一方の側は、スイッチＶＰＲＥ１を介して仮想接地点に、およびコンデンサ１の他方の側は、即ち電荷集積器の出力側は、正の供給電圧ＶＤＤに接続される。したがって、この実施例では、出力電圧は、供給電圧ＶＤＤにプレチャージされる。
【００４４】
第６図は、この実施例の検知サイクルの間、電荷集積器の出力における電圧ＶＯＵＴを示す。スイッチＶＰＲＥ１およびＶＰＲＥ２が開けられ、電荷集積サイクルが始まると、コンデンサ１０に充電される動作セルの電荷の変化により、電荷集積器４の電圧ＶＯＵＴはマイナス側で揺動が生じる。しかし、電圧ＶＯＵＴがプラスの供給電圧ＶＤＤにプレチャージされているので、第６図に示すように、出力された電圧ＶＯＵＴは検知サイクルの全体にわたって正のままである。本実施例は、検知回路がプラスの電圧信号だけによって作動するのを可能とする特別の利点があるので、回路を大幅に単純化できると考えられる。
【００４５】
本発明は、ＲＡＭ配列の単一のビット線について記載された。しかし、集積検知増幅器は、一群のビット線に接続し、マルチプレクサ回路によって任意のビット線の選択を制御するようにしてもよい。故に、本発明は、高容量不揮発性メモリ回路に低消費動作で用いることができる。したがって、特に、ラップトップコンピュータのような集積された電圧源で作動している携帯軽量機器の用途に適している。さらに、集積検知増幅器は、アクテブ又はパッシブ  マトリックス構成の強誘電性ＲＡＭで使用することができる。
【００４６】
上述した内容は、実施例として記載されており、当該技術分野での当業者であれば、本発明の範疇を超えないで修正を加えることは認識される。たとえば、上述の実施例において、識別器は比較回路から成る。しかし、インバータ回路は、参照値を上回る出力信号が電荷集積回路から入力される場合、そのインバータ出力が２つのレベル間を切り替えよう配置されるように用いてもよい。インバータ出力は、参照値を超えられる場合あるいはその逆の場合、その出力がハイレベルからローレベルへ切り替えるよう配置してもよい。
【産業上の利用可能性】
【００４７】
本発明は非常に有効な電荷電圧転換を提供するので、バイオセンサのような電荷レベルでのわずかな変化を検知するような応用にも使うことができる。これらのセンサは、指紋センサとかＤＮＡセンサであり、ここでの検知は、ＣＣＤカメラや顕微鏡のような電荷結合素子や電極上の電荷を蓄積することに基づいているタイプのものである。
【図面の簡単な説明】
【００４８】
【図１】強誘電性コンデンサの典型的な電荷−電圧特性を示す。
【図２】強誘電性メモリと共に用いられる電圧を検知する検知回路を示す。
【図３】本発明に係る検知回路を含み強誘電性メモリに蓄積されたデータを検知する検知回路を示す。
【図４】本発明に係る検知回路の動作の波形タイミング図を示す。
【図５】第３図で例示された回路で用いられる電荷集積回路の別の実施例を示す。
【図６】検知サイクルの間、第５図で例示される電荷集積回路の出力電圧を示す。
【図１】
2004253108.tif 000003
【図２】
2004253108.tif 000004
【図３】
2004253108.tif 000005
【図４】
2004253108.tif 000006
【図５】
2004253108.tif 000007
【図６】
2004253108.tif 000008
【外国語明細書】
2004253108.tif 000009
2004253108.tif 000010
2004253108.tif 000011
2004253108.tif 000012
2004253108.tif 000013
2004253108.tif 000014
2004253108.tif 000015
2004253108.tif 000016
2004253108.tif 000017
2004253108.tif 000018
2004253108.tif 000019
2004253108.tif 000020
2004253108.tif 000021
2004253108.tif 000022
2004253108.tif 000023
2004253108.tif 000024
2004253108.tif 000025
2004253108.tif 000026
2004253108.tif 000027
2004253108.tif 000028
2004253108.tif 000029
2004253108.tif 000030
2004253108.tif 000031
2004253108.tif 000032
2004253108.tif 000033
2004253108.tif 000034
2004253108.tif 000035
2004253108.tif 000036
2004253108.tif 000037
2004253108.tif 000038
2004253108.tif 000039
2004253108.tif 000040
2004253108.tif 000041
2004253108.tif 000042
2004253108.tif 000043
2004253108.tif 000044
2004253108.tif 000045
2004253108.tif 000046
2004253108.tif 000047
2004253108.tif 000048
2004253108.tif 000049
2004253108.tif 000050
2004253108.tif 000051
2004253108.tif 000052
2004253108.tif 000053
2004253108.tif 000054
2004253108.tif 000055
2004253108.tif 000056
2004253108.tif 000057