(57)【要約】【課題】基準クロックを遅延する遅延回路を不要とし、このような遅延回路を設けることにより発生する位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とが、ずれてしまうという問題を回避すると共に、基準クロックの周波数に関係なく、位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とを一致させることができるようにしたＰＬＬ回路を提供する。【解決手段】Ｔフリップフロップ３７において、電圧制御発振器２１が出力するクロックＣＬＫ＿Ｂを１／２に分周したクロックＣＬＫ＿Ａ０と、クロックＣＬＫ＿Ａ０に対して位相が９０°進んでいるクロックＣＬＫ＿Ａ９０を生成し、クロックＣＬＫ＿Ａ０を周波数検出器３０に供給し、クロックＣＬＫ＿Ａ９０を位相検出器であるＥＸＯＲ回路２９に供給する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
電圧制御発振器と、該電圧制御発振器が出力するクロックを分周する分周器と、該分周器が出力するクロックと基準クロックとの位相差及び周波数差を検出する位相周波数検出器を有し、
該位相周波数検出器は、前記分周器が出力するクロックと前記基準クロックとの位相差を検出する排他的論理和回路からなる位相検出器と、前記分周器が出力するクロックと前記基準クロックとの周波数差を検出する周波数検出器を有するＰＬＬ回路であって、
前記分周器は、前記電圧制御発振器が出力するクロックを分周してなる位相が９０°異なるクロックをそれぞれ前記位相検出器及び前記周波数検出器に供給するように構成されていることを特徴とするＰＬＬ回路。
【請求項２】
前記位相検出器の位相検出特性の中心と前記周波数検出器の周波数検出窓の中心とが一致するように構成されていることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記周波数検出器は、前記分周器から与えられるクロックのエッジ又は前記基準クロックのエッジに対して前後に一定の幅を持った周波数検出窓を有することを特徴とする請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ファイバを利用した光通信システムに使用されるマルチプレクサを構成する場合等に使用して好適なＰＬＬ回路に関する。
【０００２】
光ファイバを利用した光通信システムにおいて、伝送容量を増やす技術の一つに伝送信号の時分割多重化技術があり、これを実現する回路がマルチプレクサである。
【０００３】
【従来の技術】
図３は光ファイバを利用した光通信システムで使用される従来の４：１マルチプレクサの一例の構成を示す回路図である。図３中、Ｄ１〜Ｄ４はビットレートを同一とするデータ列、１〜４はデータ列Ｄ１〜Ｄ４用の入力端子、５はデータ列Ｄ１〜Ｄ４のビットレートと同一の周波数ｆを有する基準クロックＲＥＦ＿ＣＬＫ用の入力端子である。
【０００４】
６はデータ列Ｄ１〜Ｄ４を入力してデータ列Ｄ１〜Ｄ４を時分割多重化してなる時分割多重データ列Ｄ１２３４を作成するマルチプレクサ部、７は時分割多重データ列Ｄ１２３４用の出力端子である。
【０００５】
８は基準クロックＲＥＦ＿ＣＬＫを入力して、基準クロックＲＥＦ＿ＣＬＫと同一周波数ｆのクロックＣＬＫ＿Ａと、２倍の周波数２ｆのクロックＣＬＫ＿Ｂを生成し、これらクロックＣＬＫ＿Ａ、ＣＬＫ＿Ｂをマルチプレクサ部６に供給するクロック生成回路をなすＰＬＬ回路である。
【０００６】
マルチプレクサ部６において、９、１０、１１は階層的に接続された２：１マルチプレクサである。２：１マルチプレクサ９は、データ列Ｄ１、Ｄ３を入力して、データ列Ｄ１、Ｄ３を１ビットずつ交互に時分割多重化してなる時分割多重データ列Ｄ１３を作成するものである。
【０００７】
２：１マルチプレクサ９において、１２はクロックＣＬＫ＿Ａをラッチ制御信号として、データ列Ｄ１を１ビットずつ順にラッチするマスタ・スレーブ型のＤフリップフロップ、１３はクロックＣＬＫ＿Ａをラッチ制御信号として、データ列Ｄ３を１ビットずつ順にラッチするマスタ・スレーブ・マスタ型のＤフリップフロップである。
【０００８】
１４はクロックＣＬＫ＿Ａを選択制御信号として、Ｄフリップフロップ１２、１３から出力されるデータ列Ｄ１、Ｄ３を１ビットずつ交互に選択して時分割多重データ列Ｄ１３を出力するセレクタである。
【０００９】
２：１マルチプレクサ１０は、データ列Ｄ２、Ｄ４を入力して、データ列Ｄ２、Ｄ４を１ビットずつ交互に時分割多重化してなる時分割多重データ列Ｄ２４を作成するものである。
【００１０】
２：１マルチプレクサ１０において、１５はクロックＣＬＫ＿Ａをラッチ制御信号として、データ列Ｄ２を１ビットずつ順にラッチするマスタ・スレーブ型のＤフリップフロップ、１６はクロックＣＬＫ＿Ａをラッチ制御信号として、データ列Ｄ４を１ビットずつ順にラッチするマスタ・スレーブ・マスタ型のＤフリップフロップである。
【００１１】
１７はクロックＣＬＫ＿Ａを選択制御信号として、Ｄフリップフロップ１５、１６から出力されるデータ列Ｄ２、Ｄ４を１ビットずつ交互に選択して時分割多重データ列Ｄ２４を出力するセレクタである。
【００１２】
２：１マルチプレクサ１１は、２：１マルチプレクサ９、１０から出力されるデータ列Ｄ１３、Ｄ２４を入力して、データ列Ｄ１３、Ｄ２４を１ビットずつ交互に時分割多重化してなる時分割多重データ列Ｄ１２３４を作成するものである。
【００１３】
２：１マルチプレクサ１１において、１８はクロックＣＬＫ＿Ｂをラッチ制御信号として、データ列Ｄ１３を１ビットずつ順にラッチするマスタ・スレーブ型のＤフリップフロップ、１９はクロックＣＬＫ＿Ｂをラッチ制御信号として、データ列Ｄ２４を１ビットずつ順にラッチするマスタ・スレーブ・マスタ型のＤフリップフロップである。
【００１４】
２０はクロックＣＬＫ＿Ｂを選択制御信号として、Ｄフリップフロップ１８、１９から出力されるデータ列Ｄ１３、Ｄ２４を１ビットずつ交互に選択して時分割多重データ列Ｄ１２３４を出力するセレクタである。
【００１５】
図４はＰＬＬ回路８の構成を示す回路図である。図４中、２１はクロックＣＬＫ＿Ｂを出力する電圧制御発振器、２２はマルチプレクサ部６へのクロックＣＬＫ＿Ｂの出力ノード、２３は電圧制御発振器２１から出力されるクロックＣＬＫ＿Ｂを１／２に分周してなるクロックＣＬＫ＿Ａを生成するＴフリップフロップ、２４はマルチプレクサ部６へのクロックＣＬＫ＿Ａの出力ノードである。
【００１６】
２５は基準クロックＣＬＫ＿Ａを９０°遅延する遅延回路、２６はクロックＣＬＫ＿Ａと基準クロックＲＥＦ＿ＣＬＫとの位相差及び周波数差を検出する位相周波数検出器、２７は位相周波数検出器２６の出力ＰＦＤ＿ＯＵＴから高周波成分を除去するローパスフィルタ、２８はローパスフィルタ２７の出力を増幅して制御電圧を電圧制御発振器２１に与えるアンプである。
【００１７】
位相周波数検出器２６において、２９はクロックＣＬＫ＿Ａと基準クロックＲＥＦ＿ＣＬＫとの位相差を検出する位相検出器をなすＥＸＯＲ（排他的論理和）回路、３０はクロックＣＬＫ＿Ａと基準クロックＲＥＦ＿ＣＬＫとの周波数差を検出する周波数検出器であり、３１はクロックＣＬＫ＿ＡをΔ°（周波数検出窓の幅の１／２）遅延する遅延回路、３２は基準クロックＲＥＦ＿ＣＬＫをΔ°遅延する遅延回路である。
【００１８】
３３は基準クロックＲＥＦ＿ＣＬＫをラッチ制御信号として、遅延回路３１から出力されるクロックＣＬＫ＿ＡをラッチするＤフリップフロップ、３４は遅延回路３２から出力される基準クロックＲＥＦ＿ＣＬＫをラッチ制御信号として、Ｔフリップフロップ２３から出力されるクロックＣＬＫ＿Ａを反転してなるクロック／ＣＬＫ＿ＡをラッチするＤフリップフロップ、３５はＤフリップフロップ３３、３４の出力をＡＮＤ処理して周波数検出器３０の出力ＦＤ＿ＯＵＴを出力するＡＮＤ回路である。
【００１９】
３６はＤラッチであり、データ入力端子ＤにＥＸＯＲ回路２９の出力ＰＤ＿ＯＵＴを入力し、クロック入力端子Ｃに周波数検出器３０の出力ＦＤ＿ＯＵＴを入力し、位相周波数検出器２６の出力ＰＦＤ＿ＯＵＴを出力するものである。
【００２０】
ここで、遅延回路２５を除去して、基準クロックＲＥＦ＿ＣＬＫを直接にＥＸＯＲ回路２９に供給するように構成すると、クロックＣＬＫ＿Ａと基準クロックＲＥＦ＿ＣＬＫとの位相差が９０°の時に、ＥＸＯＲ回路２９の出力ＰＤ＿ＯＵＴが０となる。これに対して、周波数検出器３０では、クロックＣＬＫ＿Ａと基準クロックＲＥＦ＿ＣＬＫとの位相差が０°の時に、その出力ＦＤ＿ＯＵＴが０となる。
【００２１】
そこで、ＰＬＬ回路８では、遅延回路２５を設け、基準クロックＲＥＦ＿ＣＬＫの位相を９０°遅らせることにより、クロックＣＬＫ＿Ａと基準クロックＲＥＦ＿ＣＬＫとの位相差が０°の時に、ＥＸＯＲ回路２９の出力ＰＤ＿ＯＵＴが０となるようにし、ＥＸＯＲ回路２９の位相検出特性の中心と周波数検出器３０の周波数検出窓の中心とが一致するようにしている。
【００２２】
なお、位相検出器をなすＥＸＯＲ回路及び周波数検出器に位相が９０°異なるクロックを供給するように構成されたＰＬＬ回路は、図４に示すＰＬＬ回路８以外にも提案されている（例えば、特許文献１参照）
【００２３】
【特許文献１】特開平４−２５２５１９号公報
【００２４】
【発明が解決しようとする課題】
図４に示す従来のＰＬＬ回路８においては、基準クロックＲＥＦ＿ＣＬＫを遅延する遅延回路２５を設けているが、このような遅延回路２５を設けると、その遅延時間のばらつきによって、ＥＸＯＲ回路２９の位相検出特性の中心と周波数検出器３０の周波数検出窓の中心とが、ずれてしまうという問題点があった。
【００２５】
また、このような遅延回路２５を設けると、マルチプレクサ部６の動作周波数に変更があり、基準クロックＲＥＦ＿ＣＬＫの周波数が変更されると、ＥＸＯＲ回路２９の位相検出特性の中心と周波数検出器３０の周波数検出窓の中心とが、ずれてしまうという問題点もあった。
【００２６】
また、特許文献１に記載されたＰＬＬ回路は、電圧制御発振器から出力されるクロックを分周する分周器と、基準クロックを入力して位相が９０°異なる２つの基準クロックを生成するクロック生成回路が必要となってしまうという問題点がある。本発明は、後述するように、基準クロックを入力して位相が９０°異なる２つの基準クロックを生成するクロック生成回路を必要としない。
【００２７】
本発明は、かかる点に鑑み、基準クロックを遅延する遅延回路を不要とし、このような遅延回路を設けることにより発生する位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とが、ずれてしまうという問題を回避すると共に、基準クロックの周波数に関係なく、位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とを一致させることができるようにしたＰＬＬ回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明は、電圧制御発振器と、該電圧制御発振器が出力するクロックを分周する分周器と、該分周器が出力するクロックと基準クロックとの位相差及び周波数差を検出する位相周波数検出器を有し、該位相周波数検出器は、前記分周器が出力するクロックと前記基準クロックとの位相差を検出する排他的論理和回路からなる位相検出器と、前記分周器が出力するクロックと前記基準クロックとの周波数差を検出する周波数検出器を有するＰＬＬ回路であって、前記分周器は、前記電圧制御発振器が出力するクロックを分周してなる位相が９０°異なるクロックをそれぞれ前記位相検出器及び前記周波数検出器に供給するように構成されているというものである。
【００２９】
本発明によれば、前記分周器は、前記電圧制御発振器が出力するクロックを分周してなる位相が９０°異なるクロックをそれぞれ前記位相検出器及び前記周波数検出器に供給するように構成されているので、前記基準クロックを遅延する遅延回路を設けなくとも、前記位相検出器の位相検出特性の中心と前記周波数検出器の周波数検出窓の中心とを一致させることができる。
【００３０】
【発明の実施の形態】
図１は本発明の一実施形態の構成を示す回路図であり、本発明の一実施形態は図３に示す従来の４：１マルチプレクサが備える従来のＰＬＬ回路８の代わりに使用することができるようにしたものである。
【００３１】
図１中、３７は電圧制御発振器２１から出力されるクロックＣＬＫ＿Ｂを分周する分周器をなすＴフリップフロップであり、３８、３９は縦列接続されてなるＤラッチである。Ｄラッチ３８、３９は、クロックＣＬＫ＿Ｂをトリガにして出力をラッチし、クロックＣＬＫ＿Ｂのレベルが変化してラッチが外れた時に、入力をスルーして出力する。
【００３２】
したがって、出力ノード４０には、クロックＣＬＫ＿Ｂを１／２に分周してなるクロックＣＬＫ＿Ａ０が出力され、出力ノード４１には、クロックＣＬＫ＿Ａ０に対して位相が９０°進んでいるクロックＣＬＫ＿Ａ９０が出力されることになる。
【００３３】
本発明の一実施形態は、図４に示すＴフリップフロップ２３の代わりにＴフリップフロップ３７を使用し、Ｔフリップフロップ３７の出力ノード４０をマルチプレクサ部６への出力ノード２４に接続すると共に、Ｔフリップフロップ３７の出力ノード４１をＥＸＯＲ回路２９の入力端子Ｂに接続し、かつ、遅延回路２５を除去して、入力端子５をＥＸＯＲ回路２９の入力端子Ａに直接に接続したものである。
【００３４】
図２は位相周波数検出器２６の動作原理を示す図であり、図２ＡはＥＸＯＲ回路２９の出力ＰＤ＿ＯＵＴ、図２Ｂは周波数検出器３０の動作原理、図２Ｃは周波数検出器３０の出力ＦＤ＿ＯＵＴ、図２Ｄは位相周波数検出器２６の出力ＰＦＤ＿ＯＵＴを示している。
【００３５】
即ち、本発明の一実施形態では、周波数検出器３０に、基準クロックＲＥＦ＿ＣＬＫの立ち下がりエッジに対してΔ°だけの位相幅を前後に持った周波数検出窓４２が設定される。この結果、周波数検出器３０は、周波数検出窓４２の中にクロックＣＬＫ＿Ａ０の立ち下がりエッジが入っている時はロック状態を検出し、その出力ＦＤ＿ＯＵＴ＝Ｈレベルとし、Ｄラッチ３６は、ＥＸＯＲ回路２９の出力ＰＤ＿ＯＵＴをそのまま伝達する。
【００３６】
そして、クロックＣＬＫ＿Ａ０の立ち下がりエッジが周波数検出窓４２から外れると、周波数検出器３０は、アンロック状態を検出して、その出力ＦＤ＿ＯＵＴ＝Ｌレベルとし、Ｄラッチ３６は、ＥＸＯＲ回路２９の出力ＰＤ＿ＯＵＴをラッチして出力することになる。
【００３７】
したがって、本発明の一実施形態によれば、電圧制御発振器２１からは、周波数を基準クロックＲＥＦ＿ＣＬＫの２倍とするクロックＣＬＫ＿Ｂを出力させ、これを２：１マルチプレクサ１１に供給することができると共に、Ｔフリップフロップ３７からは、周波数を基準クロックＲＥＦ＿ＣＬＫと同一とするクロックＣＬＫ＿Ａ０を出力させ、これを２：１マルチプレクサ９、１０に供給することができる。
【００３８】
また、本発明の一実施形態においては、電圧制御発振器２１が出力するクロックＣＬＫ＿Ｂを１／２に分周してなるクロックＣＬＫ＿Ａ０を周波数検出器３０に供給し、クロックＣＬＫ＿Ａ０に対して位相が９０°進んでいるクロックＣＬＫ＿Ａ９０をＥＸＯＲ回路２９に供給するようにしている。
【００３９】
したがって、図４に示すＰＬＬ回路８が備える基準クロックＲＥＦ＿ＣＬＫを遅延する遅延回路２５を不要とし、このような遅延回路２５を設けることにより発生するＥＸＯＲ回路２９の位相検出特性の中心と周波数検出器３０の周波数検出窓の中心とがずれてしまうという問題を回避すると共に、基準クロックＲＥＦ＿ＣＬＫの周波数に関係なく、ＥＸＯＲ回路２９の位相検出特性の中心と周波数検出器３０の周波数検出窓の中心とを一致させることができる。
【００４０】
なお、本発明の一実施形態においては、分周器として、電圧制御発振器２１から出力されるクロックＣＬＫ＿Ｂを１／２に分周するＴフリップフロップ３７を設けるようにした場合について説明したが、本発明は、電圧制御発振器２１から出力されるクロックＣＬＫ＿Ｂを１／２以外に分周する分周器を設けるようにする場合にも適用することができる。
【００４１】
また、本発明の一実施形態においては、クロックＣＬＫ＿Ａ０に対して位相が９０°進んでいるクロックＣＬＫ＿Ａ９０をＥＸＯＲ回路２９に供給するようにしているが、この代わりに、クロックＣＬＫ＿Ａ０に対して位相が９０°遅れているクロックをＥＸＯＲ回路２９に供給するようにしても良い。
【００４２】
また、本発明の一実施形態においては、本発明の一実施形態を図３に示す４：１マルチプレクサに使用されているＰＬＬ回路８の代わりに使用する場合を例にして説明したが、本発明の使用は、これに限るものではなく、種々の回路に使用することができる。
【００４３】
また、本発明の一実施形態においては、周波数検出器３０に、基準クロックＲＥＦ＿ＣＬＫの立ち下がりエッジに対してΔ°だけの位相幅を前後に持った周波数検出窓４２を設定するようにした場合について説明したが、この代わりに、基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジに対してΔ°だけの位相幅を前後に持った周波数検出窓を設定するようにしても良いし、Ｔフリップフロップ３７から与えられるクロックＣＬＫ＿Ａ０の立ち下がりエッジ又は立ち上がりエッジに対してΔ°だけの位相幅を前後に持った周波数検出窓を設定するようにしても良い。
【００４４】
【発明の効果】
以上のように、本発明によれば、分周器は、電圧制御発振器が出力するクロックを分周してなる位相が９０°異なるクロックを位相検出器及び周波数検出器に供給するように構成したことにより、基準クロックを遅延する遅延回路を設けなくとも、位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とを一致させることができるので、基準クロックを遅延する遅延回路を不要とし、このような遅延回路を設けることにより発生する位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とがずれてしまうという問題を回避すると共に、基準クロックの周波数に関係なく、位相検出器の位相検出特性の中心と周波数検出器の周波数検出窓の中心とを一致させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示す回路図である。
【図２】本発明の一実施形態が備える位相周波数検出器の動作原理を示す図である。
【図３】従来の４：１マルチプレクサの一例の構成を示す回路図である。
【図４】図３に示す従来の４：１マルチプレクサが備えるＰＬＬ回路の構成を示す回路図である。
【符号の説明】
９〜１１…２：１マルチプレクサ
２５…遅延回路
２６…位相周波数検出器
２９…ＥＸＯＲ回路（位相検出器）
３０…周波数検出器
３１、３２…遅延回路
３７…Ｔフリップフロップ
４２…周波数検出窓
【図１】
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【図２】
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【図３】
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【図４】
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