(57)【要約】【課題】モードの設定回数を減らし、モードの設定を容易にした半導体記憶装置を提供する。【解決手段】モードレジスタ２４１は、モードレジスタコマンドとともにアドレス端子Ａ０〜Ａ２に対応する端子に入力されるバースト長の設定値を保持し、また、拡張モードレジスタコマンドとともにアドレス端子Ａ７〜Ａ９に対応する端子に入力されるＯＣＤインピーダンス調整機能に関する設定パラメータを保持する。ＯＣＤインピーダンス調整機能の調整モードの活性化が指示され、活性化信号ＡＤＪＯＮがＨレベルになると、モード設定回路２４２は、モードレジスタ２４１が保持するバースト長の設定値に拘わらずバースト長設定信号ＢＬ４をＨレベルとし、バースト長を調整モードにおける規定値の「４」に自動設定する。【選択図】        図５
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【特許請求の範囲】
【請求項１】
外部クロックに同期してデータを入出力する半導体記憶装置であって、
外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、
前記モードレジスタに記憶される第１の動作モードの第１の設定パラメータに応じて第２の動作モードの第２の設定パラメータを内部で自動設定する設定回路と、
前記第１および第２の設定パラメータに基づいて動作する内部回路とを備える半導体記憶装置。
【請求項２】
前記内部回路は、外部から受ける設定に基づいて出力インピーダンスを変更可能な出力バッファを含み、
前記第１の動作モードは、前記出力インピーダンスを外部から調整するオフチップドライバインピーダンス調整モードであり、
前記第２の動作モードは、連続して転送されるデータ数が規定されるバースト長で動作するバーストモードであり、
前記設定回路は、前記オフチップドライバインピーダンス調整モードにおいて外部から調整モードが設定されたとき、所定の規定値からなるバースト長を内部で自動設定し、
前記出力バッファは、前記調整モード時、外部から前記バースト長で受ける設定データに基づいて前記出力インピーダンスが調整される、請求項１に記載の半導体記憶装置。
【請求項３】
前記所定の規定値からなるバースト長は４である、請求項２に記載の半導体記憶装置。
【請求項４】
製造工程において語構成が決定される半導体記憶装置であって、
外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、
前記決定された語構成が所定の語構成のとき、前記複数の動作モードに含まれる所定の動作モードの設定パラメータを内部で自動設定する設定回路と、
前記決定された語構成が所定の語構成のとき、前記自動設定された設定パラメータに基づいて動作する内部回路とを備える半導体記憶装置。
【請求項５】
前記所定の動作モードは、データ読出時のみデータストローブ信号が機能するリードデータストローブモードであり、
前記設定回路は、前記決定された語構成が所定の語構成のとき、前記リードデータストローブモードを不活性化する、請求項４に記載の半導体記憶装置。
【請求項６】
外部クロックに同期してデータを入出力する半導体記憶装置であって、
外部から設定され、当該半導体記憶装置における動作モードに対応する第１の設定パラメータを記憶するモードレジスタと、
前記モードレジスタに記憶される第１の設定パラメータが所定の範囲を超えているとき、前記第１の設定パラメータに代えて前記所定の範囲内にある第２の設定パラメータを内部で自動設定する設定回路と、
前記第２の設定パラメータに基づいて動作する内部回路とを備える半導体記憶装置。
【請求項７】
前記動作モードは、オートプリチャージ時のライトリカバリ時間が前記外部クロックのクロック数で規定される、前記ライトリカバリ時間のクロック同期モードであり、
前記設定回路は、前記第１の設定パラメータとして前記モードレジスタに記憶されるクロック数が所定のクロック数よりも大きいとき、前記所定のクロック数を前記第２の設定パラメータとする、請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、外部クロックに同期してデータを入出力する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Double Data Rate ＳＤＲＡＭ：以下、ＤＤＲ  ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ−Ｉと呼ばれる第１世代型のＤＤＲ  ＳＤＲＡＭは、データ書込時においては、外部クロックの連続する立上がりエッジと立下がりエッジとに同期して受けた２×ｎビット（ｎは自然数で、語構成に対応する。）のデータを１サイクル毎にメモリセルアレイに対して一度に書込む２ビットプリフェッチ動作を行なう。一方、データ読出時においては、メモリセルアレイから１サイクル毎に２×ｎビットのデータが一度に読出され、半サイクル毎にｎビットずつ外部へ出力される。
【０００４】
そして、近年、さらなる高周波動作化を実現するＤＤＲ  ＳＤＲＡＭとして、ＤＤＲ−ＩＩと呼ばれる第２世代型のＤＤＲ  ＳＤＲＡＭが注目されている。ＤＤＲ−ＩＩについては、「ＪＥＤＥＣ（Joint Electron Device Engineering Council）」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれている（非特許文献１）。
【０００５】
ＤＤＲ−ＩＩの特徴の１つは、４ビットプリフェッチ動作が行なわれることである。ＤＤＲ−ＩＩにおいては、内部処理の実行が指示されてからメモリセルにアクセスするまでに要する時間自体はＤＤＲ−Ｉと変わらないため、高周波化された動作周波数（外部クロック周波数）に対してメモリセルへのアクセス処理が１サイクル内に終了しない。そこで、ＤＤＲ−ＩＩにおいては、２サイクルを内部処理の１動作単位とし、その１動作単位毎にメモリセルへのアクセスが行なわれる。
【０００６】
書込動作を例に説明すると、データ入力回路の各々において、連続する２サイクルの間に外部クロックの立上がりエッジおよび立下がりエッジに同期して受けた４ビット分のデータが、２サイクル毎にメモリセルアレイに対して一度に書込まれる。このように、ＤＤＲ−ＩＩにおいては、２ビットプリフェッチ動作を行なうＤＤＲ−Ｉに比べて装置内部のデータ転送レートが２倍になるため、動作周波数が高速化される。
【０００７】
このＤＤＲ−ＩＩに備えられる標準機能の１つとして、オフチップドライバインピーダンス調整機能（ＯＣＤ（Off Chip Driver）Impedance Adjustment）がある（以下、「ＯＣＤインピーダンス調整機能」とも称する。）。ＯＣＤインピーダンス調整機能とは、プロセス変動や使用環境の変化による出力特性のばらつきを抑えるため、外部から出力ドライバのサイズを調整できる機能である。
【０００８】
なお、このＯＣＤインピーダンス調整モードにおいては、外部コントローラと調整データのやり取りを行なう必要があるが、その際、バースト長を４とすることが標準仕様として規定されている。
【０００９】
また、ＤＤＲ−ＩＩに備えられるその他の標準機能として、リードデータストローブ機能がある（以下、「ＲＤＱＳ機能」とも称する。）。ＲＤＱＳ機能とは、データ読出時のみデータストローブ信号を出力する機能であって、この機能は、語構成がｘ４ビットとして機能する半導体記憶装置と、語構成がｘ８ビットとして機能する半導体記憶装置とを混載させたシステムに対応させるために設けられるものである。ＲＤＱＳ機能が機能しているときは、データ書込時においてデータストローブ信号は機能しない。また、この機能は、１バイト単位でデータが読出される場合に必要とされる機能であって、語構成がｘ４ビットのときは、ＲＤＱＳ機能は必要ない。
【００１０】
さらに、ＤＤＲ−ＩＩに備えられるその他の標準機能として、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能がある。すなわち、メモリセルにデータが書込まれる際、すべてのデータがメモリセルに正確に書込まれるためには、最後のデータが書込まれてから所定の時間が必要であり、したがって、データ書込後オートプリチャージが実行されるまでにはライトリカバリ時間が必要であるところ、ＤＤＲ−Ｉにおいては内部遅延によってライトリカバリ時間が計時されていたのに対し、ＤＤＲ−ＩＩにおけるこの外部クロック同期機能は、外部クロックをカウントしてライトリカバリ時間を計時するものであり、ライトリカバリ時間の計時時間の精度向上が図られている。
【００１１】
【非特許文献１】
“ディーディーアール−ＩＩ  エスディーラム  スペシフィケーション（DDR-II SDRAM Specification）”、［online］、平成１４年４月、ＪＥＤＥＣ（Joint Electron Device Engineering Council）、［平成１４年１１月２６日検索］、インターネット＜ＵＲＬ：Ｈｔｔｐ：／／ｊｅｄｅｃ：ｐａｓｓｍｅ＠ｊｅｄｅｃ．ｔｒａｎｓｍｅｔａ．ｃｏｍ／ｊｅｄｅｃ／ｄｄｒ２ａｃ／ｊｅｓｄ９０＿２００２０４０１．ｐｄｆ＞
【００１２】
【発明が解決しようとする課題】
上述したＯＣＤインピーダンス調整機能、ＲＤＱＳ機能およびライトリカバリ時間のクロック同期機能は、外部からモードレジスタ（または拡張モードレジスタ）に各機能（動作モード）に対応する設定パラメータを設定することによって、各機能の動作状態や動作有無などが設定される。
【００１３】
ここで、ＯＣＤインピーダンス調整機能を実行するには、バースト長を４に設定する必要がある。これは、上述したように、外部コントローラとのデータのやり取りをバースト長４で実行することが標準仕様として規定されているためである。そして、このバースト長も外部からモードレジスタに設定されるものである。すなわち、ＯＣＤインピーダンス調整機能を実行するに際しては、バースト長の設定および当該機能の設定の２回、モードレジスタをセットする必要があり、また、当該機能復帰時にも元のバースト長を再度設定する必要がある。これは、ユーザフレンドリーな半導体記憶装置とは言い難い。
【００１４】
また、語構成の切換については、生産効率向上の観点から、一部の語構成時にしか使用されない機能であっても機能としては装置に搭載され、製造工程の一部を変更するだけで語構成を切換えることが行なわれる。したがって、語構成がｘ４ビットで使用される製品であっても、上述したＲＤＱＳ機能が備えられている場合には、この機能が不使用となるように、外部からモードレジスタに設定する必要がある。しかしながら、語構成がｘ４ビットで使用される場合に誤ってＲＤＱＳ機能が活性化されると、半導体記憶装置は誤動作してしまうことになる。
【００１５】
また、ライトリカバリ時間のクロック同期機能を実現するためには、設定されるライトリカバリ時間をカウントする回路が半導体記憶装置内部に設けられる。そして、ＤＤＲ−ＩＩにおいては、ライトリカバリ時間の標準仕様として、２〜６クロックが準備されている。しかしながら、そのようなクロック数をカウントする回路を設ける必要があり、本機能を設けたことによるエリアペナルティが大きい。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、モードの設定回数を減らし、モードの設定を容易にした半導体記憶装置を提供することである。
【００１７】
また、この発明の別の目的は、エリアペナルティを抑えた半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部クロックに同期してデータを入出力する半導体記憶装置であって、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、モードレジスタに記憶される第１の動作モードの第１の設定パラメータに応じて第２の動作モードの第２の設定パラメータを内部で自動設定する設定回路と、第１および第２の設定パラメータに基づいて動作する内部回路とを備える。
【００１９】
また、この発明によれば、半導体記憶装置は、製造工程において語構成が決定される半導体記憶装置であって、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、決定された語構成が所定の語構成のとき、複数の動作モードに含まれる所定の動作モードの設定パラメータを内部で自動設定する設定回路と、決定された語構成が所定の語構成のとき、自動設定された設定パラメータに基づいて動作する内部回路とを備える。
【００２０】
また、この発明によれば、半導体記憶装置は、外部クロックに同期してデータを入出力する半導体記憶装置であって、外部から設定され、当該半導体記憶装置における動作モードに対応する第１の設定パラメータを記憶するモードレジスタと、モードレジスタに記憶される第１の設定パラメータが所定の範囲を超えているとき、第１の設定パラメータに代えて所定の範囲内にある第２の設定パラメータを内部で自動設定する設定回路と、第２の設定パラメータに基づいて動作する内部回路とを備える。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２２】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【００２３】
図１を参照して、半導体記憶装置１０は、クロック端子１２と、制御信号端子１４と、アドレス端子１６と、データ入出力端子１８と、データストローブ信号入出力端子２０とを備える。
【００２４】
また、半導体記憶装置１０は、クロックバッファ２２と、制御信号バッファ２４と、アドレスバッファ２６と、データＤＱ０〜ＤＱ７に関する入力バッファ２８および出力バッファ３０と、データストローブ信号ＤＱＳ，／ＤＱＳに関する入力バッファ３２および出力バッファ３４とを備える。
【００２５】
さらに、半導体記憶装置１０は、リードアンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、ＤＬＬ回路４１とを備える。
【００２６】
また、さらに、半導体記憶装置１０は、制御回路４２と、ロウデコーダ４４と、コラムデコーダ４６と、プリアンプ＆ライトアンプ４８と、センスアンプ５０と、メモリセルアレイ５２とを備える。
【００２７】
クロック端子１２は、外部クロックｅｘｔ．ＣＬＫ、それに相補な外部クロックｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびライトマスク信号ＤＭのコマンド制御信号を受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａ１３およびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００２８】
クロックバッファ２２は、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロックＣＬＫを発生し、制御信号バッファ２４、アドレスバッファ２６および制御回路４２へ出力する。
【００２９】
制御信号バッファ２４は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびライトマスク信号ＤＭを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路４２へ出力する。
【００３０】
また、制御信号バッファ２４は、モードレジスタとモード設定回路とを含む（図示せず）。モードレジスタは、当該半導体記憶装置１０における複数の動作モードにそれぞれ対応する設定パラメータを記憶する。すなわち、外部からモードレジスタコマンド（以下、「ＭＲＳコマンド」とも称する。）または拡張モードレジスタコマンド（以下、「ＥＭＲＳコマンド」とも称する。）を受けると、それらのコマンドと同時にアドレス端子１６から入力される設定パラメータがモードレジスタにセットされる。この半導体記憶装置１０における動作モード、および動作モードに対応する設定パラメータについては、後ほど説明する。
【００３１】
なお、ＭＲＳコマンドは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥの論理レベルがいずれもＬ（論理ロー）レベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がいずれもＬレベルであるときに対応する。また、ＥＭＲＳコマンドは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥの論理レベルがいずれもＬレベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がそれぞれＨ（論理ハイ）レベル，Ｌレベルであるときに対応する。
【００３２】
モード設定回路は、モードレジスタに記憶される設定パラメータに基づいて、最終的に当該半導体記憶装置１０の各内部回路に指示する各動作モードのパラメータを設定する。モードレジスタおよびモード設定回路の構成については、後ほど詳しく述べる。
【００３３】
アドレスバッファ２６は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、アドレス信号Ａ０〜Ａ１３とバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ４４、コラムデコーダ４６、および制御信号バッファ２４へ出力する。
【００３４】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部からデータＤＱ０〜ＤＱ７を受け、データ読出時はデータＤＱ０〜ＤＱ７を外部へ出力する。データストローブ信号入出力端子２０は、データ書込時は外部から受けるデータＤＱ０〜ＤＱ７のタイミングエッジと一致もしくは同期するデータストローブ信号ＤＱＳ，／ＤＱＳを外部から受け、データ読出時は外部へ出力されるデータＤＱ０〜ＤＱ７のタイミングエッジと一致もしくは同期するデータストローブ信号ＤＱＳ，／ＤＱＳを外部へ出力する。
【００３５】
入力バッファ２８は、入力バッファ３２がデータストローブ信号入出力端子２０を介して外部から受けるデータストローブ信号ＤＱＳ，／ＤＱＳに同期して、データ入出力端子１８が外部から受けたデータＤＱ０〜ＤＱ７を受ける。
【００３６】
出力バッファ３０は、ＤＬＬ回路４１によって生成されるＤＬＬクロックに同期して動作し、データＤＱ０〜ＤＱ７をデータ入出力端子１８へ半サイクル毎に出力する。出力バッファ３４は、データＤＱ０〜ＤＱ７を出力する出力バッファ３０とともにＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０が発生するデータストローブ信号ＤＱＳ，／ＤＱＳをデータストローブ信号入出力端子２０へ出力する。
【００３７】
リードアンプ＆Ｐ／Ｓ変換回路３６は、データ読出時において、プリアンプ＆ライトアンプ４８から受ける読出データを増幅し、各データＤＱｉ（ｉ：０〜７）として一度に読出された４ビット分のデータを順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換回路＆ライトドライバ３８は、データ書込時において、半サイクル毎に１ビットずつ入力バッファ２８から受ける各データＤＱｉを２サイクル毎に４ビット並列にプリアンプ＆ライトアンプ４８へ出力する。
【００３８】
制御回路４２は、制御信号バッファ２４から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路４２は、発生した内部制御コマンドをロウデコーダ４４、コラムデコーダ４６およびプリアンプ＆ライトアンプ４８に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ５２に対するデータＤＱ０〜ＤＱ７の読み書きが行なわれる。また、制御回路４２は、取込んだ内部制御信号に基づいて、ＤＱＳ発生回路４０におけるデータストローブ信号の発生についての制御も行なう。
【００３９】
データを記憶するメモリセルアレイ５２は、各々が独立して動作が可能な４つのバンクからなり、センスアンプ５０を介してデータの読み書きが行なわれる。
【００４０】
ＤＬＬ回路４１は、出力バッファ３０から出力されるデータＤＱ０〜ＤＱ７が、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよび出力バッファ３４から出力されるデータストローブ信号ＤＱＳとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたＤＬＬクロックを生成する。
【００４１】
この半導体記憶装置１０は、４ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置１０は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に８ビットのデータ（ＤＱ０〜ＤＱ７）を取込み、半サイクル４回分すなわち２サイクル分の４×８ビットのデータを２サイクル毎にメモリセルアレイ５２に書込む。
【００４２】
また、データ読出時においては、４×８ビットのデータが２サイクル毎にメモリセルアレイ５２から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に８ビットずつ外部へ出力される。
【００４３】
図２は、この発明による半導体記憶装置においてＭＲＳコマンドによって設定される主要な動作モードの設定パラメータを示す図である。なお、図２においては、本発明に直接関連する動作モードおよび対応する設定パラメータのみが示されている。
【００４４】
図２を参照して、アドレス領域６０は、アドレス端子１６に対応し、モードレジスタ領域６２は、ＭＲＳコマンドとともにアドレス端子１６から入力された各設定パラメータが格納される領域である。
【００４５】
バンクアドレス信号ＢＡ０，ＢＡ１に対応する端子と対応付けられる領域６４には、受けたコマンドがＭＲＳコマンドであるかＥＭＲＳコマンドであるかについての設定パラメータが格納される。すなわち、バンクアドレス信号ＢＡ０，ＢＡ１がいずれも「０（Ｌレベル）」であるときは、ＭＲＳコマンドであることに対応し、バンクアドレス信号ＢＡ０，ＢＡ１がそれぞれ「１（Ｈレベル）」，「０」であるときは、ＥＭＲＳコマンドであることに対応する。図２においては、バンクアドレス信号ＢＡ０，ＢＡ１がいずれも「０」であり、ＭＲＳコマンドが受付けられたことがわかる。
【００４６】
アドレス信号Ａ７に対応する端子と対応付けられる領域６６には、半導体記憶装置１０の全体動作モードについての設定パラメータが格納される。すなわち、アドレス信号Ａ７が「０」であるときは、モードレジスタ設定モード（ＭＲＳ）が設定されたことに対応し、アドレス信号Ａ７が「１」であるときは、通常動作モード（ＮＡ）が設定されたことに対応する。
【００４７】
アドレス信号Ａ０〜Ａ２に対応する端子と対応付けられる領域６８には、バースト長が設定される。この半導体記憶装置１０においては、バースト長は、「４」または「８」を選択することができ、アドレス信号Ａ０〜Ａ２がそれぞれ「０」，「１」，「０」のときは、バースト長が「４」に対応し、アドレス信号Ａ０〜Ａ２がそれぞれ「１」，「１」，「０」のときは、バースト長が「８」に対応する。
【００４８】
アドレス信号Ａ９〜Ａ１１に対応する端子と対応付けられる領域７０には、ライトリカバリ時間ｔＷＲが設定される。すなわち、アドレス信号Ａ９〜Ａ１１がそれぞれ「１」，「０」，「０」のときは、ライトリカバリ時間ｔＷＲが２クロック分であることに対応し、アドレス信号Ａ９〜Ａ１１がそれぞれ「０」，「１」，「０」のときは、ライトリカバリ時間ｔＷＲが３クロック分であることに対応する。
【００４９】
また、アドレス信号Ａ９〜Ａ１１がそれぞれ「１」，「１」，「０」のときは、ライトリカバリ時間ｔＷＲが４クロック分であることに対応し、アドレス信号Ａ９〜Ａ１１がそれぞれ「０」，「０」，「１」のときは、ライトリカバリ時間ｔＷＲが５クロック分であることに対応し、アドレス信号Ａ９〜Ａ１１がそれぞれ「１」，「０」，「１」のときは、ライトリカバリ時間ｔＷＲが６クロック分であることに対応する。
【００５０】
図３は、この発明による半導体記憶装置においてＥＭＲＳコマンドによって設定される主要な動作モードの設定パラメータを示す図である。なお、図３においても、本発明に直接関連する動作モードおよび対応する設定パラメータのみが示されている。
【００５１】
図３を参照して、アドレス領域６０は、アドレス端子１６に対応し、モードレジスタ領域６２は、ＥＭＲＳコマンドとともにアドレス端子１６から入力された各設定パラメータが格納される領域である。
【００５２】
図３においては、バンクアドレス信号ＢＡ０，ＢＡ１に対応する端子と対応付けられる領域６４のデータが「１」，「０」であり、ＥＭＲＳコマンドが受付けられたことがわかる。
【００５３】
アドレス信号Ａ７〜Ａ９に対応する端子と対応付けられる領域７２には、ＯＣＤインピーダンス調整機能についての設定パラメータが格納される。すなわち、アドレス信号Ａ７〜Ａ９がいずれも「０」のときは、ＯＣＤ校正モードの終了に対応する。また、アドレス信号Ａ７〜Ａ９がそれぞれ「１」，「０」，「０」のときは、出力テストパターンＤｒｉｖｅ（１）の実行指示に対応し、アドレス信号Ａ７〜Ａ９がそれぞれ「０」，「１」，「０」のときは、出力テストパターンＤｒｉｖｅ（０）の実行指示に対応する。
【００５４】
さらに、アドレス信号Ａ７〜Ａ９がそれぞれ「０」，「０」，「１」のときは、調整モードの実行指示に対応し、出力バッファ３０における出力ドライバの出力インピーダンスの調整が実行される。なお、アドレス信号Ａ７〜Ａ９がいずれも「１」のときは、所定のデフォルト値に調整値が設定される。
【００５５】
アドレス信号Ａ１１に対応する端子と対応付けられる領域７４には、ＲＤＱＳ機能を活性化させるか否かについての設定パラメータが格納される。すなわち、アドレス信号Ａ１１が「０」のときは、ＲＤＱＳ機能を不活性化する指示に対応し、アドレス信号Ａ１１が「１」であるときは、ＲＤＱＳ機能を活性化する指示に対応する。
【００５６】
図４は、図１に示した出力バッファ３０，３４に含まれる出力ドライバの構成を示す回路図である。なお、データＤＱ０〜ＤＱ７およびデータストローブ信号ＤＱＳ，／ＤＱＳそれぞれに対応する各出力ドライバの構成は同じであり、図４においては、データＤＱｉに対応する出力ドライバについて示されている。
【００５７】
図４を参照して、出力ドライバは、ＰチャネルＭＯＳトランジスタＰ０〜Ｐ６と、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ６と、スイッチＳ０〜Ｓ１０と、出力ノードＮＤ０とからなる。
【００５８】
ＰチャネルＭＯＳトランジスタＰ０は、電源ノードＶｄｄと出力ノードＮＤ０との間に接続され、出力データＤＱｉに対応する内部データＩＤＱｉの反転データ／ＩＤＱｉ（以下、内部データ／ＩＤＱｉと称する。）をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ０は、出力ノードＮＤ０と接地ノードＧＮＤとの間に接続され、内部データ／ＩＤＱｉをゲートに受ける。
【００５９】
ＰチャネルＭＯＳトランジスタＰ２〜Ｐ６は、電源ノードＶｄｄと出力ノードＮＤ０との間に接続され、それぞれスイッチＳ０〜Ｓ４からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２〜Ｎ６は、出力ノードＮＤ０と接地ノードＧＮＤとの間に接続され、それぞれスイッチＳ６〜Ｓ１０からの出力信号をゲートに受ける。
【００６０】
スイッチＳ０〜Ｓ４は、上述したＯＣＤインピーダンス調整機能の調整モード時、外部から受ける調整信号に応じてそのスイッチを切換え、電源ノードＶｄｄおよび内部データ／ＩＤＱｉに対応するノードのいずれかを対応するＰチャネルＭＯＳトランジスタのゲートと接続する。スイッチＳ６〜Ｓ１０は、外部から受ける調整信号に応じてそのスイッチを切換え、接地ノードＧＮＤおよび内部データ／ＩＤＱｉに対応するノードのいずれかを対応するＮチャネルＭＯＳトランジスタのゲートと接続する。
【００６１】
ＥＭＲＳコマンドによってＯＣＤインピーダンス調整機能における調整モードが活性化されると、バースト長が「４」に自動設定され、外部コントローラから入力バッファ２８にバースト長「４」の調整信号が入力される。そして、スイッチＳ０〜Ｓ４において、内部データ／ＩＤＱｉを選択するスイッチの数が多いほど、出力データをＨレベルにプルアップする駆動能力が大きくなり、スイッチＳ６〜Ｓ１０において、内部データ／ＩＤＱｉを選択するスイッチの数が多いほど、出力データをＬレベルにプルダウンする駆動能力が大きくなる。
【００６２】
このようにして、この半導体記憶装置１０における出力ドライバは、外部コントローラからそのサイズが調整できる。そして、上述したように、この調整モードは、バースト長が「４」で動作する必要がある。そこで、この半導体記憶装置１０においては、ＯＣＤインピーダンス調整機能における調整モードが設定されると、そのときに外部から設定されているバースト長に拘わらず、内部でバースト長を「４」に自動設定する。
【００６３】
図５は、図１に示した制御信号バッファ２４に含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【００６４】
図５を参照して、モードレジスタ２４１は、インバータ８０〜９０，１００，１０２，１０６〜１１６，１２２と、ＡＮＤゲート１０４，１２４と、ＮチャネルＭＯＳトランジスタＮ８〜Ｎ１８とからなる。
【００６５】
インバータ８０，８２は、一方の出力ノードが他方の入力ノードに接続されてラッチ回路を構成する。インバータ８４，８６、インバータ８８，９０、インバータ１０６，１０８、インバータ１１０，１１２、およびインバータ１１４，１１６も、同様にラッチ回路を構成する。
【００６６】
インバータ１００は、バンクアドレス信号ＢＡ０を反転した信号を出力する。インバータ１０２は、バンクアドレス信号ＢＡ１を反転した信号を出力する。ＡＮＤゲート１０４は、モードレジスタ設定モード活性化信号ＭＲＳおよびインバータ１００，１０２からの出力信号の論理積を演算し、その演算結果をＮチャネルＭＯＳトランジスタＮ８〜Ｎ１２のゲートへ出力する。
【００６７】
ＮチャネルＭＯＳトランジスタＮ８は、一方にアドレス信号Ａ０を受け、他方がインバータ８０の入力ノードに接続され、ＡＮＤゲート１０４からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０は、一方にアドレス信号Ａ１を受け、他方がインバータ８４の入力ノードに接続され、ＡＮＤゲート１０４からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１２は、一方にアドレス信号Ａ２を受け、他方がインバータ８８の入力ノードに接続され、ＡＮＤゲート１０４からの出力信号をゲートに受ける。
【００６８】
インバータ１２２は、バンクアドレス信号ＢＡ１を反転した信号を出力する。ＡＮＤゲート１２４は、モードレジスタ設定モード活性化信号ＭＲＳ、バンクアドレス信号ＢＡ０、およびインバータ１２２からの出力信号の論理積を演算し、その演算結果をＮチャネルＭＯＳトランジスタＮ１４〜Ｎ１８のゲートへ出力する。
【００６９】
ＮチャネルＭＯＳトランジスタＮ１４は、一方にアドレス信号Ａ７を受け、他方がインバータ１０６の入力ノードに接続され、ＡＮＤゲート１２４からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１６は、一方にアドレス信号Ａ８を受け、他方がインバータ１１０の入力ノードに接続され、ＡＮＤゲート１２４からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１８は、一方にアドレス信号Ａ９を受け、他方がインバータ１１４の入力ノードに接続され、ＡＮＤゲート１２４からの出力信号をゲートに受ける。
【００７０】
モードレジスタ２４１は、モードレジスタ設定モード活性化信号ＭＲＳがＨレベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がいずれもＬレベルであるとき、すなわち、ＭＲＳコマンドが受付けられたとき、ＭＲＳコマンドとともにアドレス信号Ａ０〜Ａ２に対応する端子に受けたバースト長の設定値をインバータ８０〜９０で構成される３つのラッチ回路に保持する。
【００７１】
また、モードレジスタ２４１は、モードレジスタ設定モード活性化信号ＭＲＳがＨレベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がそれぞれＨレベル，Ｌレベルであるとき、すなわち、ＥＭＲＳコマンドが受付けられたとき、ＥＭＲＳコマンドとともにアドレス信号Ａ７〜Ａ９に対応する端子に受けたＯＣＤインピーダンス調整機能に関する設定パラメータをインバータ１０６〜１１６で構成される３つのラッチ回路に保持する。
【００７２】
モード設定回路２４２は、ＡＮＤゲート９２〜９６，１１８と、インバータ９８，１２０とからなる。
【００７３】
ＡＮＤゲート９２は、インバータ８２，８６からの出力信号の論理積を演算し、その演算結果をＡＮＤゲート９６へ出力する。ＡＮＤゲート９４は、インバータ８８，１２０からの出力信号の論理積を演算し、その演算結果をＡＮＤゲート９６へ出力する。ＡＮＤゲート９６は、ＡＮＤゲート９２，９４からの出力信号の論理積を演算し、その演算結果をバースト長設定信号ＢＬ８として出力する。インバータ９８は、ＡＮＤゲート９６からの出力信号を反転してバースト長設定信号ＢＬ４を出力する。バースト長設定信号ＢＬ８は、その論理レベルがＨレベルのときは、バースト長が「８」で動作することを半導体記憶装置１０の各内部回路に指示するための信号であり、バースト長設定信号ＢＬ４は、その論理レベルがＨレベルのときは、バースト長が「４」で動作することを各内部回路に指示するための信号である。
【００７４】
ＡＮＤゲート１１８は、インバータ１０６，１１０，１１６からの出力信号の論理積を演算し、その演算結果を調整モード活性化信号ＡＤＪＯＮとして出力する。インバータ１２０は、ＡＮＤゲート１１８からの出力信号を反転した信号をＡＮＤゲート９４へ出力する。この調整モード活性化信号ＡＤＪＯＮがＨレベルになると、ＯＣＤインピーダンス調整機能の調整モードが活性化される。
【００７５】
すなわち、ＥＭＲＳコマンドによってＯＣＤインピーダンス調整機能の調整モードが活性化されると、インバータ１２０の出力はＬレベルとなる。したがって、バースト長設定信号ＢＬ８，ＢＬ４は、それぞれＬレベル，Ｈレベルとなり、外部から設定されているバースト長に拘わらず、バースト長は「４」に内部設定される。
【００７６】
そして、ＯＣＤインピーダンス調整機能の調整モードが不活性化されると、インバータ１２０の出力はＨレベルとなる。したがって、バースト長設定信号ＢＬ８，ＢＬ４は、外部から設定されたバースト長の設定値に応じた論理レベルとなる。すなわち、ＯＣＤインピーダンス調整機能の調整モードが不活性化されると、半導体記憶装置１０は、外部から設定されているバースト長に自動復帰する。
【００７７】
なお、上述したモードレジスタおよび拡張モードレジスタにおけるアドレスの定義は、図２および図３に示したものに限られるものではなく、その他のアドレスに定義してもよい。
【００７８】
以上のように、実施の形態１による半導体記憶装置１０によれば、ＯＣＤインピーダンス調整機能の調整モードが活性化されると、バースト長を内部で自動的に規定値の「４」に自動設定するようにしたので、外部からのモード設定の負荷が削減される。また、ＯＣＤインピーダンス調整機能の調整モードが不活性化されたときも、元のバースト長に自動復帰するようにしたので、さらにモード設定の負荷は削減され、利用しやすい半導体記憶装置が実現される。
【００７９】
［実施の形態２］
実施の形態２では、出力ドライバのサイズを調整するＯＣＤインピーダンス調整機能は、装置の立上げ直後に実行され、そのためバースト長が電源の立上げとともに内部で「４」に自動設定される。
【００８０】
実施の形態２による半導体記憶装置１０Ａの全体構成は、図１に示した実施の形態１による半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【００８１】
図６は、実施の形態２による半導体記憶装置１０Ａの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【００８２】
図６を参照して、モードレジスタ２４３は、インバータ１３０，１３４〜１４０，１４６，１４８と、ＮＯＲゲート１３２と、ＡＮＤゲート１５０と、ＮチャネルＭＯＳトランジスタＮ２０〜Ｎ２４とからなる。
【００８３】
インバータ１３０は、ＮＯＲゲート１３２の出力信号を反転した信号をＮＯＲゲートに出力する。ＮＯＲゲート１３２は、パワーオンリセット信号ＰＯＲおよびインバータ１３０からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。インバータ１３０およびＮＯＲゲート１３２は、ラッチ回路を構成し、パワーオンリセット信号ＰＯＲがＨレベルであるときは、ＮＯＲゲート１３２の出力ノードをＬレベルにラッチする。なお、パワーオンリセット信号ＰＯＲは、電源投入後、電源レベルの立上がりとともにその信号レベルが上昇し、所定時間後にＬレベルとなる信号である。
【００８４】
また、インバータ１３４，１３６およびインバータ１３８，１４０も、ラッチ回路を構成する。
【００８５】
インバータ１４６は、バンクアドレス信号ＢＡ０を反転した信号を出力する。インバータ１４８は、バンクアドレス信号ＢＡ１を反転した信号を出力する。ＡＮＤゲート１５０は、モードレジスタ設定モード活性化信号ＭＲＳおよびインバータ１４６，１４８からの出力信号の論理積を演算し、その演算結果をＮチャネルＭＯＳトランジスタＮ２０〜Ｎ２４のゲートへ出力する。
【００８６】
ＮチャネルＭＯＳトランジスタＮ２０は、一方にアドレス信号Ａ０を受け、他方がインバータ１３０の入力ノードに接続され、ＡＮＤゲート１５０からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２２は、一方にアドレス信号Ａ１を受け、他方がインバータ１３４の入力ノードに接続され、ＡＮＤゲート１５０からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２４は、一方にアドレス信号Ａ２を受け、他方がインバータ１３８の入力ノードに接続され、ＡＮＤゲート１５０からの出力信号をゲートに受ける。
【００８７】
モードレジスタ２４３は、モードレジスタ設定モード活性化信号ＭＲＳがＨレベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がいずれもＬレベルであるとき、すなわち、ＭＲＳコマンドが受付けられたとき、ＭＲＳコマンドとともにアドレス信号Ａ０〜Ａ２に対応する端子に受けたバースト長の設定値をインバータ１３０、ＮＯＲゲート１３２、およびインバータ１３４〜１４０で構成される３つのラッチ回路に保持する。
【００８８】
モード設定回路２４４は、ＡＮＤゲート１４２と、インバータ１４４とからなる。ＡＮＤゲート１４２は、ＮＯＲゲート１３２からの出力信号およびインバータ１３６，１３８からの出力信号の論理積を演算し、その演算結果をバースト長設定信号ＢＬ８として出力する。インバータ１４４は、ＡＮＤゲート１４２からの出力信号を反転してバースト長設定信号ＢＬ４を出力する。なお、バースト長設定信号ＢＬ８，ＢＬ４については、実施の形態１の説明において図５に示したとおりである。
【００８９】
モードレジスタ２４３においては、電源立上げとともにパワーオンリセット信号ＰＯＲがＨレベルになると、ＮＯＲゲート１３２の出力ノードはＬレベルとなり、その後パワーオンリセット信号ＰＯＲがＬレベルとなっても、その状態は、インバータ１３０およびＮＯＲゲート１３２で構成されるラッチ回路によって維持される。したがって、モード設定回路２４４は、バースト長設定信号ＢＬ８，ＢＬ４をそれぞれＬレベル，Ｈレベルで出力し、バースト長は「４」に内部設定される。すなわち、電源立上げに伴って、バースト長が内部で「４」に自動設定される。
【００９０】
そして、パワーオンリセット信号ＰＯＲがＬレベルとなった後は、外部からバースト長の設定がされない限り、バースト長は「４」に維持される。そして、ＯＣＤインピーダンス調整機能が終了し、外部からバースト長が設定されると、インバータ１３０、ＮＯＲゲート１３２、およびインバータ１３４〜１４０で構成される３つのラッチ回路にそのバースト長の設定値が保持され、その設定値に応じたバースト長設定信号ＢＬ８，ＢＬ４がモード設定回路２４４によって設定される。
【００９１】
図７は、パワーオンリセット信号ＰＯＲを生成する回路の構成を示す回路図である。
【００９２】
図７を参照して、この回路は、抵抗Ｒ０と、キャパシタＣ０と、インバータ１５２と、ノードＮＤ２とを含む。抵抗Ｒ０は、電源ノード１５１とノードＮＤ２との間に接続される。キャパシタＣ０は、ノードＮＤ２と接地ノードＧＮＤとの間に接続される。インバータ１５２は、ノードＮＤ２が入力ノードに接続され、ノードＮＤ２が充電されているときはパワーオンリセット信号ＰＯＲをＬレベルで出力し、ノードＮＤ２が充電されていないときは、パワーオンリセット信号ＰＯＲをＨレベルで出力する。
【００９３】
図８は、図７に示した回路の動作を説明する動作波形図である。なお、図８においては、図６に示したモード設定回路２４４によって生成されるバースト長設定信号ＢＬ８，ＢＬ４の動作波形についても併せて示されている。
【００９４】
図８を参照して、時刻Ｔ１において電源が投入されると、電源ノード１５１の電位は徐々に上昇する。一方、電源の投入に伴い、インバータ１５２に供給される電源（図示せず）も徐々に上昇し、それに応じてパワーオンリセット信号ＰＯＲも徐々に立上がる。
【００９５】
時刻Ｔ２において、電源ノード１５１の電位レベルは安定電位Ｖｄｄに到達するが、電源ノード１５１から供給される電荷はキャパシタＣ０の充電に費やされるため、ノードＮＤ２の電位の上昇は、電源ノード１５１の電位の上昇に対して遅れる。したがって、時刻Ｔ２においては、パワーオンリセット信号ＰＯＲはＨレベルとなる。
【００９６】
そして、時刻Ｔ３において、キャパシタＣ０が充電され、ノードＮＤ２も充電されると、インバータ１５２によってパワーオンリセット信号ＰＯＲはＬレベルになる。すなわち、電源立上げ直後の時刻Ｔ２〜Ｔ３の期間だけＨレベルとなるパワーオンリセット信号ＰＯＲを用いて、電源立上げ直後にバースト長設定信号ＢＬ８，ＢＬ４をそれぞれＬレベル，Ｈレベルに強制的に設定し、パワーオンリセット信号ＰＯＲが立ち下がった後は、外部からの設定に応じてバースト長が決定されるようにしている。
【００９７】
以上のように、実施の形態２による半導体記憶装置１０Ａによれば、電源立上げ時にバースト長を内部で自動的に規定値の「４」に自動設定するようにしたので、モード設定の負荷が削減され、利用しやすい半導体記憶装置が実現される。
【００９８】
［実施の形態３］
実施の形態３による半導体記憶装置１０Ｂは、語構成がｘ４ビットまたはｘ８ビットとして機能することができ、語構成の決定は、この半導体記憶装置１０Ｂの製造工程において、ボンディングオプションまたはマスタスライスによって行なわれる。
【００９９】
そして、半導体記憶装置１０Ｂは、上述したＲＤＱＳ機能を備え、語構成がｘ４ビットとして当該半導体記憶装置１０Ｂが機能する場合、不使用とすべきＲＤＱＳ機能を内部で強制的に不活性化させる。
【０１００】
実施の形態３による半導体記憶装置１０Ｂの全体構成は、図１に示した実施の形態１による半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【０１０１】
図９は、実施の形態３による半導体記憶装置１０Ｂの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【０１０２】
図９を参照して、モードレジスタ２４５は、インバータ１６０，１６２，１６８と、ＡＮＤゲート１７０と、ＮチャネルＭＯＳトランジスタＮ２６とからなる。
【０１０３】
インバータ１６０，１６２は、一方の出力ノードが他方の入力ノードに接続されてラッチ回路を構成する。インバータ１６８は、バンクアドレス信号ＢＡ１を反転した信号を出力する。ＡＮＤゲート１７０は、モードレジスタ設定モード活性化信号ＭＲＳ、バンクアドレス信号ＢＡ０、およびインバータ１６８からの出力信号の論理積を演算し、その演算結果をＮチャネルＭＯＳトランジスタＮ２６のゲートへ出力する。ＮチャネルＭＯＳトランジスタＮ２６は、一方にアドレス信号Ａ１１を受け、他方がインバータ１６０の入力ノードに接続され、ＡＮＤゲート１７０からの出力信号をゲートに受ける。
【０１０４】
モードレジスタ２４５は、モードレジスタ設定モード活性化信号ＭＲＳがＨレベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がそれぞれＨレベル，Ｌレベルであるとき、すなわち、ＥＭＲＳコマンドが受付けられたとき、ＥＭＲＳコマンドとともにアドレス信号Ａ１１に対応する端子に受けたＲＤＱＳ機能活性化の可否を指示するデータをインバータ１６０，１６２で構成されるラッチ回路に保持する。
【０１０５】
モード設定回路２４６は、ＡＮＤゲート１６４と、インバータ１６６とからなる。ＡＮＤゲート１６４は、語構成モード信号／Ｘ４およびインバータ１６２からの出力信号の論理積を演算し、ＲＤＱＳ機能の活性化を各内部回路に指示する信号ＲＤＱＳＯＮとしてその演算結果を出力する。インバータ１６６は、ＡＮＤゲート１６４からの出力信号を反転し、ＲＤＱＳ機能の不活性化を各内部回路へ指示する信号ＲＤＱＳＯＦＦを出力する。
【０１０６】
語構成モード信号／Ｘ４は、語構成がｘ４ビットとして半導体記憶装置１０Ｂが機能するとき、Ｌレベルとなる信号である。したがって、語構成がｘ４ビットとして半導体記憶装置１０Ｂが機能するときは、インバータ１６０，１６２がラッチするデータに拘わらず、信号ＲＤＱＳＯＮ，ＲＤＱＳＯＦＦは、それぞれＬレベル，Ｈレベルとなる。すなわち、外部から設定されるＲＤＱＳ機能の活性化可否の指示に拘わらず、ＲＤＱＳ機能は内部で強制的に不活性化される。
【０１０７】
以上のように、実施の形態３による半導体記憶装置１０Ｂによれば、語構成がｘ４ビットとして半導体記憶装置１０Ｂが機能するときは、装置内部で強制的にＲＤＱＳ機能を不活性化するようにしたので、語構成がｘ４ビットとして半導体記憶装置１０Ｂが機能するときに誤ってＲＤＱＳ機能が活性化されることによる誤動作を防止することができる。
【０１０８】
また、語構成の決定は、製造工程の一部の変更、すなわち、ボンディングオプションやマスタスライスによって行なわれるので、ＲＤＱＳ機能を備えるか否かによって製品自体を作り分ける必要はなく、生産効率の低下を招くこともない。
【０１０９】
［実施の形態４］
実施の形態４による半導体記憶装置１０Ｃは、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能を備える。
【０１１０】
上述したように、標準的なＤＤＲ−ＩＩにおいては、ライトリカバリ時間の標準仕様として、２〜６クロックが準備されている。しかしながら、動作周波数によっては、必要のないクロック数も存在する。たとえば、動作周波数が３．７５ｎ（ナノ）秒であって、ライトリカバリの実力が１５ｎｓの場合、ライトリカバリ時間の設定値として５クロック以上は必要ない。このように、製品の動作周波数およびライトリカバリの実力が既知の場合には、必要のないクロック数を縮退することができれば、不必要なカウンタ（上記の場合は５クロックおよび６クロックをカウントするカウンタ）を設ける必要はなく、エリアペナルティを抑えることができる。
【０１１１】
実施の形態４による半導体記憶装置１０Ｃは、ライトリカバリ時間のクロック数をカウントする回路において、クロック数が５，６に対応するカウンタを有しない。このため、ライトリカバリ動作の実力と動作周波数との関係から決定される、ライトリカバリに必要な外部クロックのクロック数が５および６クロック分に相当する場合は、そのようなシステムにおいて半導体記憶装置１０Ｃを利用することはできないが、それよりも小さい範囲で半導体記憶装置１０Ｃが利用されるときは、クロック数が５，６に対応するカウンタを有しないため、本機能によるエリアペナルティを小さくすることができる。
【０１１２】
図１０は、実施の形態４による半導体記憶装置１０Ｃにおけるオートプリチャージ時のライトリカバリ時間の外部クロック同期機能を説明するための動作波形図である。
【０１１３】
図１０を参照して、半導体記憶装置１０Ｃにおいては、時刻Ｔ１において、外部クロックｅｘｔ．ＣＬＫの立上がりに応じて外部からライトコマンドが受付けられると、外部から入力されるデータｄ０〜ｄ３が時刻Ｔ２から時刻Ｔ５においてメモリセルに書込まれる。そして、すべてのデータがメモリセルに正確に書込まれるためには、最後のデータｄ３が書込まれてからこの半導体記憶装置１０Ｃの実力に基づいた所定のライトリカバリ時間ｔＷＲが必要であるところ、この半導体記憶装置１０Ｃにおいては、外部クロックｅｘｔ．ＣＬＫの周期にして３サイクルがライトリカバリ時間ｔＷＲとして設定されている。
【０１１４】
このように、従来、半導体記憶装置内部の遅延によって計時されていたライトリカバリ時間ｔＷＲがクロック同期化されることによって、より精度の高い制御が実現されている。
【０１１５】
実施の形態４による半導体記憶装置１０Ｃの全体構成は、図１に示した実施の形態１による半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【０１１６】
図１１は、実施の形態４による半導体記憶装置１０Ｃの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【０１１７】
図１１を参照して、モードレジスタ２４７は、インバータ１８０〜１９０，１９８，２００と、ＡＮＤゲート２０２と、ＮチャネルＭＯＳトランジスタＮ２８〜Ｎ３２とからなる。
【０１１８】
インバータ１８０，１８２は、一方の出力ノードが他方の入力ノードに接続さてラッチ回路を構成する。インバータ１８４，１８６およびインバータ１８８，１９０も、同様にラッチ回路を構成する。
【０１１９】
インバータ１９８は、バンクアドレス信号ＢＡ０を反転した信号を出力する。インバータ２００は、バンクアドレス信号ＢＡ１を反転した信号を出力する。ＡＮＤゲート２０２は、モードレジスタ設定モード活性化信号ＭＲＳおよびインバータ１９８，２００からの出力信号の論理積を演算し、その演算結果をＮチャネルＭＯＳトランジスタＮ２８〜Ｎ３２のゲートへ出力する。
【０１２０】
ＮチャネルＭＯＳトランジスタＮ２８は、一方にアドレス信号Ａ９を受け、他方がインバータ１８０の入力ノードに接続され、ＡＮＤゲート２０２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３０は、一方にアドレス信号Ａ１０を受け、他方がインバータ１８４の入力ノードに接続され、ＡＮＤゲート２０２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３２は、一方にアドレス信号Ａ１１を受け、他方がインバータ１８８の入力ノードに接続され、ＡＮＤゲート２０２からの出力信号をゲートに受ける。
【０１２１】
モードレジスタ２４７は、モードレジスタ設定モード活性化信号ＭＲＳがＨレベルであり、かつ、バンクアドレス信号ＢＡ０，ＢＡ１がいずれもＬレベルであるとき、すなわち、ＭＲＳコマンドが受付けられたとき、ＭＲＳコマンドとともにアドレス信号Ａ９〜Ａ１１に対応する端子に受けたライトリカバリ時間ｔＷＲの設定値をインバータ１８０〜１９０で構成される３つのラッチ回路に保持する。
【０１２２】
モード設定回路２４８は、ＡＮＤゲート１９２，１９４と、ＮＯＲゲート１９６とからなる。ＡＮＤゲート１９２は、インバータ１８２，１８４，１８８からの出力信号の論理積を演算し、その演算結果をライトリカバリ時間設定信号ＷＲ２として出力する。ＡＮＤゲート１９４は、インバータ１８０，１８６，１８８からの出力信号の論理積を演算し、その演算結果をライトリカバリ時間設定信号ＷＲ３として出力する。ＮＯＲゲート１９６は、ＡＮＤゲート１９２，１９４からの出力信号の論理和を演算し、その演算結果を反転した信号をライトリカバリ時間設定信号ＷＲ４として出力する。
【０１２３】
ここで、ライトリカバリ時間設定信号ＷＲ２，ＷＲ３，ＷＲ４は、それぞれライトリカバリ時間ｔＷＲが、それぞれ外部クロック周期の２，３，４クロック分であることを規定する信号である。
【０１２４】
ライトリカバリ時間ｔＷＲの設定値として、アドレス信号Ａ９〜Ａ１１に対応する端子にそれぞれ「１」，「０」，「０」のデータを受けたとき、すなわち、ライトリカバリ時間ｔＷＲとして「クロック数＝２」が設定されたときは、インバータ１８０，１８４，１８８の入力ノードの論理レベルは、それぞれＨレベル，Ｌレベル，Ｌレベルとなる。したがって、ＡＮＤゲート１９２，１９４の出力は、それぞれＨレベル，Ｌレベルとなり、ライトリカバリ時間設定信号ＷＲ２，ＷＲ３，ＷＲ４は、それぞれＨレベル，Ｌレベル，Ｌレベルとなる。すなわち、ライトリカバリ時間ｔＷＲは２クロックに内部設定される。
【０１２５】
ライトリカバリ時間ｔＷＲの設定値として、アドレス信号Ａ９〜Ａ１１に対応する端子にそれぞれ「０」，「１」，「０」のデータを受けたとき、すなわち、ライトリカバリ時間ｔＷＲとして「クロック数＝３」が設定されたときは、インバータ１８０，１８４，１８８の入力ノードの論理レベルは、それぞれＬレベル，Ｈレベル，Ｌレベルとなる。したがって、ＡＮＤゲート１９２，１９４の出力は、それぞれＬレベル，Ｈレベルとなり、ライトリカバリ時間設定信号ＷＲ２，ＷＲ３，ＷＲ４は、それぞれＬレベル，Ｈレベル，Ｌレベルとなる。すなわち、ライトリカバリ時間ｔＷＲは３クロックに内部設定される。
【０１２６】
ライトリカバリ時間ｔＷＲの設定値として、アドレス信号Ａ９〜Ａ１１に対応する端子にそれぞれ「１」，「０」，「０」および「０」，「１」，「０」以外のデータを受けたとき、すなわち、ライトリカバリ時間ｔＷＲとして２クロックおよび３クロック以外のクロック数が設定されたときは、ＡＮＤゲート１９２，１９４の出力は、いずれもＬレベルとなる。したがって、ライトリカバリ時間設定信号ＷＲ２，ＷＲ３，ＷＲ４は、それぞれＬレベル，Ｌレベル，Ｈレベルとなり、ライトリカバリ時間ｔＷＲは４クロックに内部設定される。すなわち、外部からライトリカバリ時間ｔＷＲとして４〜６クロック数が設定されたときは、ライトリカバリ時間ｔＷＲは４クロックに縮退される。
【０１２７】
なお、上述の説明では、半導体記憶装置１０Ｃは、クロック数が５，６に対応するカウンタを有しないものとしたが、使用範囲をさらに拡大するため、クロック数が６に対応するカウンタのみを有しないようにしてもよいし、エリアペナルティの抑制を最優先して、使用範囲が限定が強くなるがさらにクロック数が４以下のカウンタを削減するようにしてもよい。
【０１２８】
以上のように、実施の形態４による半導体記憶装置１０Ｃによれば、ライトリカバリ時間ｔＷＲの設定を一部縮退し、縮退されたクロック数に対応するカウンタを設けないようにしたので、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能を備えるにあたってのエリアペナルティを抑えることができる。
【０１２９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３０】
【発明の効果】
この発明による半導体記憶装置によれば、モードレジスタに記憶される第１の動作モードの第１の設定パラメータに応じて第２の動作モードの第２の設定パラメータを内部で自動設定するようにしたので、モードの設定回数が削減され、モードの設定が容易になる。
【０１３１】
また、この発明による半導体記憶装置によれば、所定の語構成のとき、所定の動作モードの設定パラメータを内部で自動設定するようにしたので、この点においてもモードの設定回数が削減され、モードの設定が容易になる。
【０１３２】
さらに、この発明による半導体記憶装置によれば、モードレジスタに記憶される第１の設定パラメータが所定の範囲を超えているとき、第１の設定パラメータに代えて所定の範囲内にある第２の設定パラメータを内部で自動設定するようにしたので、第１の設定パラメータに対応する機能によるエリアペナルティが抑えられる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図２】この発明による半導体記憶装置においてＭＲＳコマンドによって設定される主要な動作モードの設定パラメータを示す図である。
【図３】この発明による半導体記憶装置においてＥＭＲＳコマンドによって設定される主要な動作モードの設定パラメータを示す図である。
【図４】図１に示す出力バッファに含まれる出力ドライバの構成を示す回路図である。
【図５】図１に示す制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図６】実施の形態２による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図７】パワーオンリセット信号を生成する回路の構成を示す回路図である。
【図８】図７に示す回路の動作を説明する動作波形図である。
【図９】実施の形態３による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図１０】実施の形態４による半導体記憶装置におけるオートプリチャージ時のライトリカバリ時間の外部クロック同期機能を説明するための動作波形図である。
【図１１】実施の形態４による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【符号の説明】
１０，１０Ａ〜１０Ｃ  半導体記憶装置、１２  クロック端子、１４  制御信号端子、１６  アドレス端子、１８  データ入出力端子、２０  データストローブ信号入出力端子、２２  クロックバッファ、２４  制御信号バッファ、２６  アドレスバッファ、２８，３２  入力バッファ、３０，３４  出力バッファ、３６  リードアンプ＆Ｐ／Ｓ変換回路、３８  Ｓ／Ｐ変換回路＆ライトドライバ、４０  ＤＱＳ発生回路、４１  ＤＬＬ回路、４２  制御回路、４４  ロウデコーダ、４６  コラムデコーダ、４８  プリアンプ＆ライトアンプ、５０  センスアンプ、５２  メモリセルアレイ、６０  アドレス領域、６２  モードレジスタ領域、２４１，２４３，２４５，２４７  モードレジスタ、２４２，２４４，２４６，２４８  モード設定回路、Ｓ０〜Ｓ１０  スイッチ、Ｒ０  抵抗、Ｃ０  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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