(57)【要約】【課題】異なる再拡散長特性を有する不純物をイオン注入後アニールするに際し、過渡増速拡散現象（ＴＥＤ）及び通常の熱処理に伴う不純物の再分布の拡がり量を抑制した半導体装置の製造方法を提供する。【解決手段】ＭＯＳトランジスタのポケット領域を形成するためにインジウムをイオン注入する。その後、インジウムのイオン注入で発生したＴＥＤの原因となる点欠陥を回復させるため、第１の温度でＲＴＡ処理によるアニールを行う。このとき、第１の温度は、インジウムが熱処理に伴う通常の再分布による拡がり量をも考慮する。その後、エクステンション領域を形成するためにフッ化ボロンをイオン注入する。注入したフッ化ボロンのアニールをも兼ねて、第１の温度より低い温度の熱処理を伴うＣＶＤ法により、ゲート側壁膜を形成する。【選択図】      図２
2004253446.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に不純物をイオン注入することにより不純物拡散領域を形成する半導体装置の製造方法であって、イオン注入後の熱処理温度に対して再拡散長の最小点が存在する第１の不純物をイオン注入する第１の工程と、該第１の工程後、第１の温度で前記半導体基板を熱処理する第２の工程と、該第２の工程後、イオン注入後の熱処理温度に対して再拡散長が漸増する第２の不純物をイオン注入する第３の工程と、該第３の工程後、前記第１の温度より低い第２の温度で前記半導体基板を熱処理する第４の工程とを有する、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程において、前記半導体基板が第２の温度に維持される時間は前記第１の温度に維持される時間より長い、ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の工程において、前記半導体基板の前記第１の温度での熱処理はＲＴＡ法による、ことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２の工程において、  前記半導体基板を加熱すべき温度が前記第１の温度に到達後、その温度での加熱時間を維持することなく温度を低下させる、ことを特徴とする請求項１乃至３何れか一記載の半導体装置の製造方法。
【請求項５】
前記第４の工程において、前記第２の温度で前記半導体基板を熱処理する工程はＣＶＤ法による成膜工程である、ことを特徴とする請求項１乃至４何れか一記載の半導体装置の製造方法。
【請求項６】
前記第１の不純物はインジウム（Ｉｎ）であり、前記第２の不純物はボロン（Ｂ）若しくはボロンを含む不純物である、ことを特徴とする請求項１乃至５何れか一記載の半導体装置の製造方法。
【請求項７】
前記第１の工程でＭＯＳトランジスタのポケット領域を形成し、前記第３の工程でＭＯＳトランジスタのエクステンション領域を形成する、ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板に不純物をイオン注入することにより不純物拡散領域を形成する半導体装置の製造方法であって、イオン注入後の熱処理温度に対し第１の温度で再拡散長の最小点が存在する第１の不純物をイオン注入する第１の工程と、該第１の工程後、イオン注入後の熱処理温度に対し第２の温度で再拡散長の最小点が存在する第２の不純物をイオン注入する第２の工程と、該第２の工程後、前記再拡散長の第１及び第２の温度範囲にある所定の温度で前記半導体基板を熱処理する第３の工程と、該第３の工程後、イオン注入後の熱処理温度に対して再拡散長が漸増する第３の不純物をイオン注入する第４の工程と、該第４の工程後、前記第１及び第２の温度範囲より低い温度で前記半導体基板を熱処理する第５の工程とを有する、ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、短チャネル効果を抑制し、且つ、低消費電力及び高速動作が可能なＭＯＳ型トランジスタを備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタのさらなる高速動作を実現するため、ＭＯＳトランジスタのゲート長の微細化及びソース・ドレイン領域のシャロー化等の技術開発が進められている。図８及び図９は、ゲート長を微細化する上で問題となる短チャネル効果を抑制するための半導体装置の製造フロー、特に、不純物のイオン注入フローを順次に示す半導体装置の断面図である。図８及び図９において、左側の素子形成領域はｐ型ＭＯＳトランジスタ（以下、ｐＭＯＳ、と記載。）を形成する領域であり、右側の素子形成領域はｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳ、と記載。）を形成する領域である。
【０００３】
図８（ａ）において、ｐ型の半導体基板１１を素子分離領域１３で区画し、ＭＯＳトランジスタが形成される領域を互いに絶縁分離する。同図では、ｐＭＯＳ形成領域にはｎウエル１２が形成され、素子分離領域１３とともにｎＭＯＳ形成領域から電気的に絶縁分離されている。なお、図示はしていないが、ｎＭＯＳ形成領域にも必要に応じｐウエルを形成する。ＭＯＳトランジスタ形成領域を絶縁分離後、半導体基板１１上にゲート絶縁膜及びゲート電極を順次積層し、ｐＭＯＳ及びｎＭＯＳ形成領域にゲート絶縁膜１４及びゲート電極１５としてパタン形成（エッチング）する。
【０００４】
ゲート電極を形成後、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｎＭＯＳ形成領域にｐ型ポケット領域１６ｎを形成する。ｐ型ポケット領域とは、ＭＯＳトランジスタのショートチャネル効果を抑制するため、ゲート電極下部におけるソース・ドレイン領域の端部に形成するウエルと導電型の不純物領域である。具体的には、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させてインジウム（Ｉｎ）を、半導体基板１１全体を回転させながらイオン注入する。
【０００５】
引き続き、図８（ｂ）に示す通り、砒素（Ａｓ）を半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクとしてイオン注入し、ｎ型エクステンション領域１７ｎを形成する。
【０００６】
次に、図８（ｃ）に示す通り、フォトレジスト１８ｐを剥離後、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。具体的には、ゲート電極１５をマスクとして、砒素（Ａｓ）を半導体基板１１の面方向から３０°傾斜させて半導体基板１１全体を回転させながらイオン注入する
引き続き、図９（ａ）に示す通り、フッ化ボロン（ＢＦ２）を半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクとしてイオン注入し、ｐ型エクステンション領域１７ｐを形成する。
【０００７】
その後、図９（ｂ）に示す通り、ゲート電極１５の側壁にゲート側壁膜１９を形成する。このゲート側壁膜１９の形成は、ＣＶＤ法で半導体基板１１の全面に形成したシリコン酸化膜をエッチバックすることにより得られる。ＣＶＤ法でシリコン酸化膜を形成する際、半導体基板１１は約８００°Ｃまで加熱処理される。
【０００８】
その後、図９（ｃ）に示す通り、ｎＭＯＳ形成領域にｎ型ソース・ドレイン領域２１ｎ及びｐＭＯＳ形成領域にｐ型ソース・ドレイン領域に２１ｐを順次形成後アニールを行う。このアニールは、よく知られている通り、不純物のイオン注入後、半導体基板の結晶の損傷を回復させ、さらに、半導体基板に注入された不純物を電気的に活性化するための熱処理である。注入する不純物の種類にもよるが、通常は、急速昇温アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ、以下、ＲＴＡ、と記載。）法により、半導体基板１１を約８５０°〜１０００°Ｃで所定時間加熱後冷却する。
【０００９】
イオン注入後のアニールは上記の目的で行われるが、その際、注入不純物の拡散に伴う再分布が発生する。ゲート長の微細化、ソース・ドレインのシャロー化を実現するには、再分布による不純物の拡がり量（以下、再拡散長、と記載。）を抑制する必要がある。
【００１０】
このアニールによる不純物の再分布の要因として、近年、過渡増速拡散現象（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ、以下、ＴＥＤ、と記載。）が問題となっている。このＴＥＤは、イオン注入で導入された半導体基板中の点欠陥に起因するもので、不純物の再分布が比較的低温（６００°Ｃ〜８００°Ｃ）で発生する現象である。特開２０００−１１４１９７号公報（以下、特許文献１、と記載。）にその詳細が記載されている。
【００１１】
【特許文献１】
特開２０００−１１４１９７号公報（図１）
【００１２】
【発明が解決しようとする課題】
図８及び図９のフローで製造したＭＯＳトランジスタのソース・ドレイン領域は、ポケット領域１６ｎ、１６ｐ及びエクステンション領域１７ｎ、１７ｐを有し、短チャンネル効果を抑制できる構造となっている。しかしながら、実際にＭＯＳトランジスタの特性を測定すると、短チャネル効果によるＭＯＳトランジスタのスレッショールド電圧Ｖｔｈの低下が確認された。
【００１３】
本願出願人が鋭意その原因を調査した結果、イオン注入工程とアニール工程との順序に問題があることが判明した。イオン注入後のアニール温度と再拡散長との関係はイオン注入する不純物に依存し、図１（ａ）及び図１（ｂ）で示す２種類の関係（曲線Ａと曲線Ｂ）がある。本明細書中では、アニール温度と再拡散長との関係が曲線Ａとなる不純物をタイプＡの不純物とよび、同関係が曲線Ｂとなる不純物をタイプＢの不純物とよぶ。
【００１４】
図１（ａ）の曲線Ａは、曲線１で示される通常の熱処理に伴う再分布による不純物の拡がり量と、曲線２で示されるＴＥＤによる不純物の拡がり量で決定される。通常の再分布による不純物の拡がり量はアニール温度の上昇に従って増加するが、ＴＥＤによる不純物の拡がり量はアニール温度の低下につれて増加する。この結果、再拡散長が最小となるアニール温度Ｔｍｉｎが存在することになる。つまり、タイプＡの不純物の再拡散長は、アニール温度が低い場合はＴＥＤによる不純物の拡がり量が支配的で、アニール温度が高い場合は通常の再分布による不純物の拡がり量が支配的となる。
【００１５】
一方、図１（ｂ）の曲線Ｂも、上記曲線１及び曲線２に各々対応する曲線３及び曲線４から構成される。しかし、図１（ａ）と異なる点は、通常の再分布による不純物の拡がりがより低い温度から、しかも、急激に増加することである。この結果、アニール温度の上昇とともに再拡散長も漸増する。つまり、タイプＢの不純物の再拡散長は、いずれのアニール温度に対しても通常の再分布による不純物の拡がり量が支配的となる。
【００１６】
従来の製造方法では、タイプＡとタイプＢの不純物をイオン注入した後のアニール温度及びアニール処理を行う工程が、それぞれの不純物が有するアニール温度と再拡散長との関係を考慮したものでないため、短チャネル効果を効果的に抑制できていなかった。
【００１７】
本発明の目的は、ＭＯＳトランジスタの短チャネル効果を抑制し、オン電流を向上させた半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明による半導体装置の製造方法では、イオン注入後の熱処理（アニール）温度に対して再拡散長の最小点が存在する第１の不純物をイオン注入後、その第１の不純物を電気的に活性化するするためのアニール温度を第１の温度で行い、その後、イオン注入後のアニール温度に対して再拡散長が漸増する第２の不純物をイオン注入後、その第２の不純物を電気的に活性化するためのアニールを前記第１の温度より低い第２の温度で行うことを特徴とする。
【００１９】
半導体基板を前記第１の温度でアニールすることにより、第１の不純物によるＴＥＤの原因である点欠陥を回復させる。その後、ＴＥＤによる不純物の再分布に比べ熱処理に伴う不純物の再分布が支配的な第２の不純物をイオン注入する。第２の不純物をアニールする温度は、通常の熱処理に伴う不純物の再拡散長を抑制するために、前記第１の温度より低い第２の温度とする。この場合、第１の不純物も第２の温度でアニールされるが、ＴＥＤの原因である点欠陥は既に回復しているため、第１の不純物の再拡散長が増加することはない。
【００２０】
ＴＥＤによる不純物の再分布は、一般的な不純物のアニール温度より低い温度で発生し、しかも、その温度範囲で半導体基板を加熱している時間ＴＥＤによる不純物の再分布が進行する。従って、ＴＥＤの原因である点欠陥を回復させるために第１の温度で半導体基板を加熱する場合、加熱を開始する前の温度から第１の温度に至るまでの時間、換言すれば、ＴＥＤによる不純物の再分布が進行する温度範囲で半導体基板が加熱される時間を短くできるＲＴＡ法が好適である。
【００２１】
一方、半導体基板を第１の温度までＲＴＡ法により加熱した後は、速やかにその加熱温度を低下させることが効果的である。従って、第１の温度によるアニールで点欠陥が回復したら、通常の熱による不純物の再分布（アニール温度の上昇に伴い再拡散長は増大）が促進される前に、速やかに半導体基板への加熱温度を低下させる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施形態例に基づいて本発明を詳細に説明する。図３及び図４は、本発明の第１の実施形態例に係わる半導体装置の製造方法を説明するため、各主要な工程における半導体装置の断面図を順次記載したものである。なお、以下の説明で、「ソース・ドレイン領域」という用語を使用するが、その意味は、ソース領域又はドレイン領域として作用する不純物拡散領域の意味である。
【００２３】
図３（ａ）において、左側の領域はｐＭＯＳ形成領域であり、右側の領域はｎＭＯＳ形成領域である。同図に示す通り、ｐ型の半導体基板１１を素子分離領域１３で区画し、ＭＯＳトランジスタが形成される領域を互いに絶縁分離する。同図では、ｐＭＯＳ形成領域はｎウエル１２を有し、素子分離領域１３とともにｎＭＯＳ形成領域から電気的に絶縁分離されている。なお、図示はしていないが、ｎＭＯＳ形成領域にも必要に応じｐウエルを形成する。ＭＯＳトランジスタ形成領域を絶縁分離後、半導体基板１１上にゲート絶縁膜及びゲート電極を順次積層し、ｐＭＯＳ及びｎＭＯＳ形成領域にゲート絶縁膜１４及びゲート電極１５としてパタン形成（エッチング）する。
【００２４】
ゲート電極を形成後、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｐ型ポケット領域１６ｎをｎＭＯＳ形成領域に形成する。ｐ型ポケット領域とは、ＭＯＳトランジスタのショートチャネル効果を抑制するため、ゲート電極下部におけるソース・ドレイン領域の端部に形成するウエルと導電型の不純物領域である。具体的には、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させてインジウム（Ｉｎ）をエネルギー６０ＫｅＶ、ドーズ量２．４ｘ１０１３（以下、指数部をＥ１３、と記載し、ドーズ量としては２．４Ｅ１３）ｃｍ−２の条件で、半導体基板１１全体を回転させながらイオン注入する。なお、インジウムの代わりに、ボロン（Ｂ）若しくはフッ化ボロン（ＢＦ２）等のボロンを含む不純物でもよい。
【００２５】
引き続き、図３（ｂ）に示す通り、エクステンション領域１７ｎを形成する。イオン注入条件としては、砒素（Ａｓ）をエネルギー２ＫｅＶ、ドーズ量５Ｅ１４ｃｍ−２の条件で、半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクにイオン注入する。この結果、ゲート電極１５に対して自己整合的にポケット領域１６ｎ及びエクステンション領域１７ｎが形成される。
【００２６】
次に、図３（ｃ）に示す通り、フォトレジスト１８ｐを剥離後、インジウムがイオン注入されたｐ型ポケット領域１６ｎ及び砒素がイオン注入されたｎ型エクステンション領域１７ｎのアニールを行う。従来例と異なり、アニール温度が約８５０°〜１０００°Ｃまで達したら、速やかにアニール温度を低下させる。つまり、半導体基板に対して所望のアニール温度でホールドするのではなく、所望のアニール温度に達したら速やかに（ホールド時間を０秒とする）温度を下げるのである。横軸が時間、縦軸が設定温度とするグラフで表現するなら、所望のアニール温度を頂点とする三角形の２辺で近似されるグラフ（図示せず。）となる。本明細書中では、そのようなＲＴＡ処理を「スパイクＲＴＡ処理」と呼ぶ。
【００２７】
このスパイクＲＴＡ処理でアニールを行う場合、そのアニール温度の設定方法について説明する。本実施形態例に係る半導体装置の製造方法では、ＭＯＳトランジスタのソース・ドレイン領域となる領域に注入された上記２種類の不純物は、ともに、タイプＡの不純物である。つまり、再拡散長が最小となるアニール温度が存在する。従って、そのアニール温度は、両不純物のＴＥＤによる不純物の拡がり量及び通常の再分布による不純物の拡がり量を考慮して行う必要がある。
【００２８】
図７（ａ）は、異なる再拡散長を有するタイプＡの不純物が混在する場合、最適なアニール温度を決定する方法を示す図である。なお、曲線Ａ１及び曲線Ａ２は、図に示す通り、アニール温度に対する不純物の再拡散長を示すグラフである。第１の不純物が有する曲線Ａ１の特性及び第２の不純物が有する曲線Ａ２の特性は、各々、温度Ｔ１及びＴ２で最小値を有し、両曲線は温度Ｔ３で交差している。温度Ｔ３より低い温度では、曲線Ａ２の特性を示す不純物の再拡散長が大きく、温度Ｔ３より高い温度では、曲線Ａ１の特性を示す不純物の再拡散長が大きい。
【００２９】
一般的には、両曲線が交差する温度Ｔ３でのアニールが最適となる。しかし、最適な温度範囲としては、温度Ｔ１と温度Ｔ２の間にあると考えられる。何故なら、温度Ｔ１より低いか、温度Ｔ２より高い温度範囲では、曲線Ａ１及び曲線Ａ２はともにアニール温度に対して増加するからである。
【００３０】
このアニール温度を決定する際には、曲線Ａ１及び曲線Ａ２の特性を示す不純物がイオン注入される位置をも考慮する必要がある。すなわち、一つの拡散領域に２種類以上の不純物がイオン注入される場合、アニール前のイオン注入された位置関係をも考慮する必要がある。本実施例では、ゲート電極１５の両端に形成されるｐ型ポケット領域１６ｎはｎ型エクステンション領域１７ｎより外側に形成される。アニール前のこの不純物分布を考慮して、最終的な目的であるＭＯＳトランジスタの短チャネル効果の抑制に効果があるアニール温度の設定が必要となる。
【００３１】
図３（ｃ）で示すアニール後、図４（ａ）に示す通り、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。ｎ型ポケット領域１６ｐは、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させて砒素（Ａｓ）をエネルギー４５ＫｅＶ、ドーズ量２Ｅ１３ｃｍ−２の条件で、半導体基板１１全体を回転させながらイオン注入する。なお、砒素の代わりにリン（Ｐ）をイオン注入してもよい。このｎ型ポケット領域１６ｐを形成する不純物は、本実施例においてはタイプＡの不純物である。
【００３２】
引き続き、図４（ｂ）に示す通り、同じフォトレジスト１８ｎでｎＭＯＳ形成領域を覆った状態でｐ型エクステンション領域１７ｐを形成する。イオン注入条件としては、フッ化ボロン（ＢＦ２）をエネルギー２．５ＫｅＶ、ドーズ量５Ｅ１４ｃｍ−２の条件で、半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクにイオン注入する。この結果、ゲート電極１５に対して自己整合的にｎ型ポケット領域１６ｐ及びｐ型エクステンション領域１７ｐが形成される。なお、イオン注入する不純物としては、フッ化ボロンの代わりにボロンでもよい。このｐ型エクステンション領域１７ｐを形成する不純物は、本実施例においてはタイプＢの不純物である。
【００３３】
次に、フォトレジスト１８ｎを剥離後、ゲート電極１５が露出している半導体基板１１の表面にＣＶＤ法により８０ｎｍのシリコン酸化膜を形成する。そのシリコン酸化膜をエッチバックしてゲート電極１５の側壁にゲート側壁膜１９を形成すると図４（ｃ）の断面構造となる。このＣＶＤ法によるシリコン酸化膜形成時に、半導体基板１１には約８００°Ｃの加熱処理がなされる。その後、図９（ｃ）の従来例と同様に、ｎＭＯＳ形成領域にｎ型ソース・ドレイン領域２１ｎ及びｐＭＯＳ形成領域にｐ型ソース・ドレイン領域に２１ｐを順次形成する（図示せず）。
【００３４】
第１の実施形態例における半導体装置の製造方法においては、ゲート側壁膜１９を形成する前にアニール処理を行った。特に、そのアニールの対象がイオン注入したタイプＡの不純物である場合に有効である。その理由を以下に説明する。タイプＡの不純物の場合、ＴＥＤによる不純物の再分布と通常の再分布とを考慮したアニール温度の設定が重要であることは既に述べた。ＴＥＤによる不純物の再分布は、不純物のイオン注入により半導体基板で発生する点欠陥によるものである。このＴＥＤによる不純物の再分布は、通常の再分布が発生する温度より低く、約６００〜８００°Ｃの温度範囲で発生しやすい。しかも、その温度範囲に保持されている時間、再分布が進行する。
【００３５】
一方、ゲート側壁膜１９の形成は、約８００°Ｃに加熱された半導体基板上に、シリコン酸化膜等の絶縁膜をＣＶＤ法により成膜することにより行われる。このＣＶＤ法の成膜に伴う加熱処理は、半導体基板上にシリコン酸化膜が所定の膜厚だけ成長する時間は少なくとも必要となる。つまり、ゲート側壁膜の形成工程は、タイプＡの不純物のＴＥＤによる再分布が非常に発生し易い条件となっている。本実施形態例は、そのゲート側壁膜の形成工程前に、ＴＥＤの発生原因となる点欠陥を回復させるものである。すなわち、図１（ａ）に示す通り、ＴＥＤによる不純物の再拡散長がほとんど発生しなくなる、つまり、点欠陥が回復する温度Ｔｍｉｎ若しくはその近傍の温度で半導体基板をアニールするものである。
【００３６】
具体的には、図３（ｃ）に示す通り、ともにタイプＡの不純物でポケット領域１６ｎ及びエクステンション領域１７ｎを形成後、約８５０〜１０００°Ｃの温度で半導体基板１１をアニールする。このアニールにより、特に、ＴＥＤによる不純物の再分布が発生しやすいインジウムをイオン注入して形成したｐ型ポケット領域１６ｎの拡がり量を抑制できる。その後、図４（ａ）（ｂ）に示す通りｐ型ＭＯＳ形成領域に、ポケット領域１６ｐ及びエクステンション領域１７ｐを順次形成後、図４（ｃ）に示す通りゲート側壁膜１９を形成する。なお、本実施形態例において、図４（ａ）のタイプＡの不純物によるｎ型ポケット領域１６ｐに関しては、ゲート側壁膜１９を形成する前の点欠陥を回復させるアニール工程がないが、本実施形態例の場合は問題とならない。この点に関しては、後述する第２の実施形態例との対比において説明する。
【００３７】
以上、ゲート側壁膜１９の形成前に行うアニール処理の必要性について説明した。続いて、そのアニール処理としてスパイクＲＴＡ処理が好適であることの理由を説明する。スパイクＲＴＡ処理とは、前述の通り、半導体基板を所定のアニール温度で加熱したら、速やかに冷却を開始するＲＴＡ処理のことである。ＴＥＤによる不純物の再分布は、その再分布が発生し易い温度範囲で半導体基板が加熱されている時間進行する。一方、ＴＥＤの原因である点欠陥を回復、つまり、不純物のイオン注入により半導体基板に発生した格子欠陥を消滅させるには、ＴＥＤによる再分布が発生しやすい温度範囲より高い温度まで半導体基板を加熱する必要がある。従って、点欠陥を回復させるために必要な温度まで半導体基板を加熱する場合、そのＴＥＤによる再分布が発生し易い温度範囲をできるだけ速やかに通過させることが効果的である。そのために，温度を急速に上昇させるＲＴＡ処理が好適である。
【００３８】
点欠陥を回復させるアニール温度を維持することは、一方で、再拡散長の増加をもたらす通常の不純物の再分布を促進させることになる。図１（ａ）の曲線１が示す通りである。従って、点欠陥を回復させる温度に達したら、半導体基板への加熱処理を速やかに冷却処理に移行させることが好ましい。なお、加熱処理を冷却処理に速やかに移行させるとは、ＲＴＡ処理を行う装置に対する温度条件設定を、点欠陥を回復させる温度に到達したらその温度でのホールド時間を設定することなく加熱温度を低下させるように設定することをも意味する。以上の理由により、スパイクＲＴＡ処理は、ＴＥＤによる再拡散長及び通常の再拡散長のいずれをも効果的に抑制可能であることが理解できる。
【００３９】
本実施形態例の説明を通じて、ゲート側壁膜１９の形成前にアニール処理を行うことの必要性、及び、そのアニール処理はスパイクＲＴＡ処理であることが好適であることを説明した。さらに、タイプＡとタイプＢの不純物が混在する場合、そのアニール処理をタイプＢの不純物をイオン注入する前に行うことが好適である理由を説明する。
【００４０】
ｐ型ポケット領域１６ｎ、ｎ型エクステンション領域１７ｎ、及びｎ型ポケット領域１６ｐに注入された不純物はタイプＡであり、ｐ型エクステンション領域１７ｐに注入されたフッ化ボロンはタイプＢである。図１（ａ）で説明した通り、タイプＢの不純物に関しては、アニール温度の最適値Ｔｍｉｎは、タイプＡのそれよりも低温である。従って、ゲート側壁膜１９を形成する前に行うＲＴＡ処理を、タイプＡ及びタイプＢ両方の不純物がイオン注入された後に行うと、短チャネル効果を抑制できない場合がある。すなわち、タイプＡ及びタイプＢ両方の不純物をイオン注入後、タイプＡの不純物に関して最適な温度でアニールすると、通常の再分布が支配的なタイプＢの不純物の再拡散長が極めて大きくなる。この結果、ｐＭＯＳ形成領域に形成されたｐ型ＭＯＳトランジスタの短チャネル効果が顕著になる。
【００４１】
この場合は、タイプＢの不純物をイオン注入する前に、タイプＡの不純物のアニールをそのアニールに最適な温度（約８５０〜１０００°Ｃ）で行う。その後、タイプＢの不純物をイオン注入（図４（ｂ）に示すフッ化ボロンのイオン注入）し、ゲート側壁膜１９の形成に伴う熱処理（約８００°Ｃ）でその不純物のアニールを兼ねる。これにより、タイプＢの不純物の再拡散長をも抑制したＭＯＳトランジスタを形成することが可能となる。
【００４２】
次に、本発明の第２の実施形態例に係わる半導体装置の製造方法を説明する。図５及び図６は、本発明の第２の実施形態例に係わる半導体装置の製造方法を説明するため、各主要な工程における半導体装置の断面図を順次記載したものである。
【００４３】
図５（ａ）及び（ｂ）は、第１の実施形態例における図３（ａ）及び（ｂ）に対応する。すなわち、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｎＭＯＳ形成領域にｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎを形成する。
【００４４】
次に、図５（ｃ）に示す通り、ｐＭＯＳ形成領域を覆うフォトレジスト１８ｐを剥離後、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。イオン注入する不純物の種類、ドーズ量、及びドーズエネルギーは、図４（ａ）で示す第１の実施形態例と同じである。
【００４５】
第１の実施形態例においては、このフォトレジスト形成工程の前に、ｎＭＯＳ形成領域のｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎのアニールを行った（図３（ｃ））。本実施例では、そのアニールを行わずｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。
【００４６】
その後、図６（ａ）に示す通り、フォトレジスト１８ｎを剥離後、アニールを行う。本実施例では、タイプＡの不純物でｐ型ポケット領域１６ｎ、ｎ型エクステンション領域１７ｎ、及びｎ型ポケット領域１６ｐを形成後、アニールを行うものである。
【００４７】
次に、図６（ｂ）に示す通り、再度、ｎＭＯＳ形成領域をフォトレジスト２０ｎで覆い、ｐＭＯＳ形成領域にｐ型エクステンション領域１７ｐを形成する。イオン注入する不純物の種類、ドーズ量、及びドーズエネルギーは、図４（ｂ）で示す第１の実施形態例と同じである。
【００４８】
次に、フォトレジスト２０ｎを剥離後、ゲート電極１５が露出している半導体基板１１の表面にＣＶＤ法により８０ｎｍのシリコン酸化膜を形成する。そのシリコン酸化膜をエッチバックしてゲート電極１５の側壁にゲート側壁膜１９を形成すると図６（ｃ）の断面構造となる。
【００４９】
本実施形態例では、タイプＡの不純物でｎＭＯＳ形成領域のｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎと、ｐＭＯＳ形成領域のｎ型ポケット領域１６ｐとを形成後にタイプＡの不純物に対するアニールを行い、その後タイプＢの不純物でｐＭＯＳ形成領域にｐ型エクステンション領域１７ｐを形成する。第１の実施形態例においては、ｎＭＯＳ形成領域にｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎを形成後タイプＡの不純物に対するアニールを行う。その後、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐ及びｐ型エクステンション領域１７ｐを形成し、タイプＢの不純物が有する再拡散長特性を考慮してアニールを行った。
【００５０】
本実施形態例による製造方法の意味を、図７（ｂ）を参照しながら説明する。図７（ｂ）はタイプＡ及びタイプＢの不純物が混在する場合のアニール温度決定方法を示す原理図である。曲線Ａに注目すれば、不純物の再拡散長を最小に抑えるにはアニール温度をＴ１とするのがよい。しかし、その温度でアニールすると曲線Ｂの特性を有するタイプＢの再拡散長はＤ４と非常に大きくなる。一方、その曲線Ｂに注目すれば、再拡散長を抑えるにはアニール温度をＴ２とすることが好ましい。しかし、その温度でアニールすると曲線Ａの特性を有するタイプＡの再拡散長はＤ１となり、無視できない値となる。
【００５１】
そこで、本発明の第２の実施形態例では、タイプＡとタイプＢの不純物をイオン注入した後にアニールするのではなく、異なるタイプの不純物をイオン注入後に、各々最適な温度でアニールするものである。まず、タイプＡの不純物である砒素をイオン注入してｎ型ポケット領域１６ｐを形成後（図５（ｃ））フォトレジスト１８ｎを剥離し、温度Ｔ１若しくはその近傍の温度でアニールする（図６（ａ））。その結果、砒素の再拡散長はＤ３に抑えられる。なお、図６（ａ）に示すアニールは、先に述べたタイプＡの不純物からなる３つの領域がその対象となる。従って、このアニール温度Ｔ１を決定する際、それら３つの領域にイオン注入された不純物の再拡散長特性、及びアニール前の不純物の位置関係を考慮し、最適なアニール温度とする。
【００５２】
そのアニール後、再度フォトレジスト２０ｎでｎＭＯＳ形成領域を覆い、タイプＢの不純物であるボロン若しくはボロンを含む不純物をイオン注入してｐ型エクステンション領域１７ｐを形成する（図６（ｂ））。フォトレジスト２０ｎを剥離後、ゲート側壁膜１９の形成に伴う熱処理温度Ｔ２でアニールする（図６（ｃ））。その結果、ボロン等の再拡散長はＤ２に抑えられる。この温度Ｔ２でのアニールする際、当然に砒素も、再度、温度Ｔ１より低い温度Ｔ２によるアニールが行われる。しかし、この温度Ｔ２によるアニールで、曲線Ａの特性を有する砒素の再拡散長はＤ１に増加することはない。温度Ｔ１によるアニールで、ＴＥＤの原因である点欠陥が消滅しているため、それ以降その温度より低い温度でアニールしても増加しないからである。
【００５３】
第１の実施形態例においては、図７（ｂ）に示す曲線Ａの温度Ｔ２で示す再拡散長Ｄ１が、同温度における曲線Ｂが示す再拡散長Ｄ２と比較し、ＭＯＳトランジスタの特性への影響が少ないので、タイプＡ及びタイプＢの不純物をイオン注入した後に温度Ｔ２でのアニールが可能となっている。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、イオン注入後のアニール温度に対する不純物の再拡散長特性を考慮したアニール温度の設定、及び、イオン注入の順序を決定するため、ゲート電極側壁膜の形成に伴う熱処理によりソース・ドレイン領域における不純物プロファイルの変化が少なく、短チャンネル効果を抑制したＭＯＳトランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】アニール温度に対する不純物の、異なる２種類の再拡散長特性を示す図。
【図２】本発明に係る２つの実施形態例の製造工程を示す図。
【図３】本発明の第１の実施形態例に係る製造方法を示す半導体装置の断面図。
【図４】図３に続く製造方法を示す半導体装置の断面図。
【図５】本発明の第２の実施形態例に係る製造方法を示す半導体装置の断面図。
【図６】図５に続く製造方法を示す半導体装置の断面図。
【図７】本発明に係る半導体装置の製造方法において、アニール温度を決定するための説明図。
【図８】従来技術による半導体装置の製造方法を示す半導体装置の断面図。
【図９】図８に続く製造方法を示す半導体装置の断面図。
【符号の説明】
１１    半導体基板
１２    ｎウエル
１３    素子分離領域
１４    ゲート絶縁膜
１５    ゲート電極
１６ｐ    ｎ型ポケット領域
１６ｎ    ｐ型ポケット領域
１７ｐ    ｐ型エクステンション領域
１７ｎ    ｎ型エクステンション領域
１８ｐ、１８ｎ、２０ｎ    フォトレジスト
１９    ゲート側壁膜
２１ｐ    ｐ型ソース・ドレイン領域
２１ｎ    ｎ型ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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