(57)【要約】【課題】製品出荷時における調整作業を不要としたフィルタ装置及び同フィルタ装置を具備する信号変換装置を提供する。【解決手段】第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置及び同フィルタ装置を具備する信号変換装置において、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値を変更して通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力された信号とこの信号に基づいて第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路を設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力する。【選択図】    図１
2004274120.tif 000002
【特許請求の範囲】
【請求項１】
第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置において、
前記第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、
この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、
この第２のフィルタ回路に入力された信号とこの信号に基づいて前記第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、
この位相比較回路における比較結果に基づいて前記第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、
前記制御信号生成回路で生成した前記制御信号を前記第１の抵抗値変更回路にも入力することを特徴とするフィルタ装置。
【請求項２】
前記調整回路には、前記第２のフィルタ回路に入力する信号の入力に基づいて、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、前記基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成手段で生成したクロック信号を加算して擬似正弦波信号を生成する擬似正弦波信号生成回路とを設け、擬似正弦波信号を前記第２のフィルタ回路に入力することを特徴とする請求項１記載のフィルタ装置。
【請求項３】
第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備する信号変換装置において、
前記第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、
この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、
この第２のフィルタ回路に入力された信号とこの信号に基づいて前記第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、
この位相比較回路における比較結果に基づいて前記第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、
前記制御信号生成回路で生成した前記制御信号を前記第１の抵抗値変更回路にも入力することを特徴とするフィルタ装置を具備する信号変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィルタ装置及びこのフィルタ装置を具備する信号変換装置に関するものである。
【０００２】
【従来の技術】
従来、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）受信機では、衛星からのスペクトラム拡散されたＲＦ信号をアンテナで受信し、このＲＦ信号をＲＦダウンコンバータＩＣでＩＦ信号に変換するとともに増幅し、増幅したＩＦ信号をＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）に入力してスペクトラム逆拡散を行い、所要の情報を得るべく構成している。
【０００３】
このようにＧＰＳ受信機で使用されている一般的なＲＦダウンコンバータＩＣのシステム例を図５に示す。図５に示したＲＦダウンコンバータＩＣ１００のシステムは、上流側から順番に低雑音増幅（ＬＮＡ）回路１１０と、ＲＦミキサ回路１２０と、１ｓｔＩＦフィルタ回路１３０と、ＩＦミキサ回路１４０と、２ｎｄＩＦフィルタ回路１５０と、ＩＦアンプ回路１６０と、コンパレータ回路１７０とを直列に接続して構成したダブルコンバージョン方式のものとしている。
【０００４】
かかるＲＦダウンコンバータＩＣ１００では、アンテナ２００で受信したＲＦ信号２００ｓをＬＮＡ回路１１０に入力して増幅し、増幅したＲＦ信号１１０ｓを、ＲＦローカル信号３００ｓを入力したＲＦミキサ回路１２０で周波数変換して１ｓｔＩＦ信号１２０ｓを生成している。そして、この１ｓｔＩＦ信号１２０ｓを１ｓｔＩＦフィルタ回路１３０に入力して不要信号成分を除去し、次いでＩＦローカル信号４００ｓを入力したＩＦミキサ回路１４０に入力して周波数変換することにより２ｎｄＩＦ信号１４０ｓを生成している。そして、この２ｎｄＩＦ信号１４０ｓを２ｎｄＩＦフィルタ回路１５０に入力して不要信号成分を除去し、次いでＩＦアンプ回路１６０及びコンパレータ回路１７０に入力し、増幅して最終出力信号１００ｓを生成し、ＤＳＰ５００に入力している。
【０００５】
上記の１ｓｔＩＦフィルタ回路１３０及び２ｎｄＩＦフィルタ回路１５０はアクティブフィルタで構成しており、内部の抵抗素子及び容量素子を調整することにより帯域制御周波数である中心周波数をＩＦ周波数に調整している。
【０００６】
このようにアクティブフィルタで構成した１ｓｔＩＦフィルタ回路１３０及び２ｎｄＩＦフィルタ回路１５０には、通常、抵抗素子及び容量素子の素子バラツキが存在するために、この素子バラツキに起因した中心周波数のバラツキが生じている。そして、この中心周波数のバラツキは、ＧＰＳ受信機において受信感度を悪化させる原因の一つとなっている。
【０００７】
そこで、１ｓｔＩＦフィルタ回路１３０及び２ｎｄＩＦフィルタ回路１５０を具備したＲＦダウンコンバータＩＣ１００では、図５に示すように、１ｓｔＩＦフィルタ回路１３０及び２ｎｄＩＦフィルタ回路１５０に１ｓｔＩＦフィルタ回路１３０内及び２ｎｄＩＦフィルタ回路１５０内の抵抗値を調整する抵抗値変更回路１３０ａ，１５０ａをそれぞれ設け、製造工程の最終検査の際に、外部から１ｓｔＩＦフィルタ回路１３０内及び２ｎｄＩＦフィルタ回路１５０内の抵抗値を調整可能として、それぞれの中心周波数の調整を行っていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記したようにＲＦダウンコンバータＩＣの製造時に１つずつ１ｓｔＩＦフィルタ回路及び２ｎｄＩＦフィルタ回路の中心周波数の調整を行うことは非常に手間がかかり、製造効率の向上を阻害する原因となっていた。
【０００９】
そこで、本発明者らは、製造時における計測及び調整作業を不要とすることができる回路を具備したＩＦフィルタ回路を開発すべく研究開発を行い、本発明を成すに至ったものである。
【００１０】
【課題を解決するための手段】
本発明のフィルタ装置では、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置において、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力された信号とこの信号に基づいて第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することとした。
【００１１】
さらに、調整回路には、第２のフィルタ回路に入力する信号の入力に基づいて、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成手段で生成したクロック信号を加算して擬似正弦波信号を生成する擬似正弦波信号生成回路とを設け、擬似正弦波信号を第２のフィルタ回路に入力することにも特徴を有するものである。
【００１２】
また、本発明のフィルタ装置を具備する信号変換装置では、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備する信号変換装置において、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力された信号とこの信号に基づいて第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することとした。
【００１３】
【発明の実施の形態】
本発明のフィルタ装置及び同フィルタ装置を具備する信号変換装置は、信号をフィルタリングする第１のフィルタ回路を有するフィルタ装置及び同フィルタ装置を具備する信号変換装置であって、このフィルタ装置における通過帯域を調整すべく第１のフィルタ回路に接続した第１の抵抗値変更回路を調整する調整回路を設け、第１の抵抗値変更回路を調整することにより第１のフィルタ回路の通過帯域を調整しているものである。
【００１４】
特に、調整回路は、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力した信号とこの信号に基づいて第２のフィルタ回路から出力した信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とで構成しており、制御信号生成回路を第１の抵抗値変更回路にも接続することにより、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力して第１の抵抗値変更回路による第１のフィルタ回路の調整を可能としているものである。
【００１５】
したがって、この調整回路によって第１の抵抗値変更回路の抵抗値を調整することができるので、第１の抵抗値変更回路と接続した第１のフィルタ回路の通過帯域の調整を行うことができ、従来、製造工程中に行っていたフィルタ回路の調整作業を不要とすることができる。
【００１６】
ここで、第１のフィルタ回路がバンドパスフィルタ回路である場合には中心周波数で規定される帯域の信号を通過させ、フィルタ回路がハイパスフィルタ回路やローパスフィルタ回路等である場合にはカットオフ周波数で規定される帯域の信号を通過させている。
【００１７】
以下において、図面に基づいて本発明の実施形態を詳説する。ここでは、フィルタ回路は、従来の技術の項で説明したＧＰＳ受信機で使用されている信号変換装置としてのＲＦダウンコンバータＩＣのＩＦフィルタ回路であるとして説明する。
【００１８】
図１は、本実施形態のＩＦフィルタ回路のブロック図であり、ＩＦフィルタ回路は、バンドパスフィルタからなる第１フィルタ回路１と、この第１フィルタ回路１の中心周波数を決定している抵抗素子の抵抗値を変更する第１抵抗値変更回路２と、この第１抵抗値変更回路２を調整する調整回路３とで構成している。ここで、第１フィルタ回路１が従来の技術の項で説明した１ｓｔＩＦフィルタ回路１３０あるいは２ｎｄＩＦフィルタ回路１５０である。
【００１９】
調整回路３は、第１抵抗値変更回路２と同一構成とした第２抵抗値変更回路３１と、この第２抵抗値変更回路３１によって抵抗値が変更されることにより通過帯域を可変とした第２フィルタ回路３２と、この第２フィルタ回路３２に入力した基準信号３０ｓとこの基準信号３０ｓに基づいて第２フィルタ回路３２から出力した出力信号３２ｓとの位相比較を行う位相比較回路３３と、この位相比較回路３３における比較結果に基づいて第２抵抗値変更回路３１に入力する制御信号３４ｓを生成する制御信号生成回路３４とから構成している。
【００２０】
第２フィルタ回路３２は、第１フィルタ回路１と同一構成のアクティブフィルタからなるバンドパスフィルタであって、内蔵した抵抗素子の抵抗値を調整することにより中心周波数を調整可能としている。
【００２１】
第２抵抗値変更回路３１は、第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整する回路であって、第２フィルタ回路３２に内蔵された複数の抵抗素子から所要の抵抗素子のみを作動させることにより中心周波数を決定する抵抗値を調整可能としている。
【００２２】
位相比較回路３３は、第２フィルタ回路３２における中心周波数のズレを検出すべく第２フィルタ回路３２に入力する基準信号３０ｓを入力するとともに、第２フィルタ回路３２に入力した基準信号３０ｓに基づいて第２フィルタ回路３２から出力した出力信号３２ｓを入力し、基準信号３０ｓと出力信号３２ｓとの位相比較を行って比較情報信号３３ｓとして出力する回路である。
【００２３】
すなわち、位相比較回路３３では、第２フィルタ回路３２における中心周波数のズレを、第２フィルタ回路３２から出力された出力信号３２ｓの基準信号３０ｓに対する位相のズレとして検出しているものである。ここで、基準信号３０ｓには、周波数バラツキのない信号であって、設計上、第１フィルタ回路１に設定している真の中心周波数と略等しい周波数を有する信号を選択している。
【００２４】
制御信号生成回路３４は、位相比較回路３３から入力された比較情報信号３３ｓに基づいて、第２抵抗値変更回路３１に対して制御信号３４ｓを出力する回路である。
【００２５】
制御信号生成回路３４では、位相比較回路３３において出力信号３２ｓが基準信号３０ｓよりも位相が遅れていた場合には、第２抵抗値変更回路３１において第２フィルタ回路３２内の抵抗値を下げさせるように第２抵抗値変更回路３１を制御する制御信号３４ｓを出力している。そして、第２抵抗値変更回路３１によって第２フィルタ回路３２内の抵抗値を下げることにより、第２フィルタ回路３２の中心周波数を高くして、出力信号３２ｓの位相の遅れを解消している。
【００２６】
一方、位相比較回路３３において出力信号３２ｓが基準信号３０ｓよりも位相が進んでいた場合には、制御信号生成回路３４は、第２抵抗値変更回路３１において第２フィルタ回路３２内の抵抗値を上げさせるように第２抵抗値変更回路３１を制御する制御信号３４ｓを出力している。そして、第２抵抗値変更回路３１によって第２フィルタ回路３２内の抵抗値を上げることにより、第２フィルタ回路３２の中心周波数を低くして、出力信号３２ｓの位相の進みを解消している。
【００２７】
特に、本実施形態では、制御信号生成回路３４は、４本の接続配線を介して第１抵抗値変更回路２と接続し、４ビットの制御信号３４ｓを出力すべく構成している。
【００２８】
さらに、各接続配線にはそれぞれ分岐配線を接続し、他端を第１抵抗値変更回路２と接続して、制御信号３４ｓを第１抵抗値変更回路２にも入力可能としている。そして、第１抵抗値変更回路２では、入力された制御信号３４ｓに基づいて第１フィルタ回路１内の抵抗素子の抵抗値を調整することにより第１フィルタ回路１の中心周波数を調整可能としている。
【００２９】
第１抵抗値変更回路２及び第２抵抗値変更回路３１では、制御信号生成回路３４から入力された４ビットの制御信号３４ｓに基づいて、図２に示すように、第１フィルタ回路１及び第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整している。すなわち、制御信号生成回路３４は、０〜１５（１０進数表記）の１６種類の制御信号３４ｓの出力を行うべく構成しており、それぞれの制御信号３４ｓに対して第１抵抗値変更回路２及び第２抵抗値変更回路３１では、図２に示すように、第１フィルタ回路１及び第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整している。
【００３０】
特に、制御信号３４ｓが「５」（１０進数表記）の状態時に、第１フィルタ回路１及び第２フィルタ回路３２の中心周波数が基準信号３０ｓの周波数と等しくなるように設定している。このときの抵抗値をＲｒｅｆと表記する。
【００３１】
また、第１フィルタ回路１及び第２フィルタ回路３２に内蔵された抵抗素子の抵抗値は、図２に示すように、第１抵抗値変更回路２及び第２抵抗値変更回路３１によってＲｒｅｆの５％の可変幅で可変としており、したがって、第１フィルタ回路１及び第２フィルタ回路３２に内蔵された抵抗素子の抵抗値の可変幅を＋５０％〜−２５％としている。これにより、一般的な半導体集積回路で考えられる抵抗素子、容量素子の絶対バラツキの範囲をカバーすることができる。
【００３２】
ＩＦフィルタ回路は上記のように構成し、かかるＩＦフィルタ回路を内蔵した信号変換装置に通電が開始されると、ＩＦフィルタ回路では次のような逐次比較を行って第１フィルタ回路１の中心周波数の調整を行っている。
【００３３】
まず、調整回路３の第２フィルタ回路３２に基準信号３０ｓを入力する。ここで、基準信号３０ｓとしては、ＩＦローカル信号を用いることができ、ＩＦフィルタ回路を内蔵した信号変換装置内に設けた発振器から生成されたものである。特に、本実施形態では、信号変換装置内のＰＬＬ回路に内蔵したロック検出器において基準信号周波数のロックの検出をトリガとして、第２フィルタ回路３２への基準信号３０ｓの入力を開始している。これにより安定した基準信号３０ｓを得ることができる。
【００３４】
基準信号３０ｓの入力開始にともなって、位相比較回路３３は基準信号３０ｓと出力信号３２ｓとの位相比較を行って比較情報信号３３ｓを出力する。
【００３５】
ここで、逐次比較を行うために、４ビットの制御信号３４ｓの最上位ビットに対して処理を行い、制御信号生成回路３４は「１０００」（１０進数表記の「８」）とした制御信号３４ｓを出力すべく構成している。
【００３６】
第２抵抗値変更回路３１は、入力された制御信号３４ｓに基づいて第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整する。
【００３７】
抵抗値の調整後、基準信号３０ｓを第２フィルタ回路３２に入力し、その出力信号３２ｓを位相比較回路３３に入力するとともに、基準信号３０ｓを位相比較回路３３に入力し、位相比較を行って比較情報信号３３ｓを出力する。
【００３８】
制御信号生成回路３４は入力された比較情報信号３３ｓに基づいて制御信号３４ｓを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路３２の中心周波数が引き下げられたことにより、今度は第２フィルタ回路３２の中心周波数が、基準信号３０ｓの周波数よりも低い方にズレが生じているために、出力信号３２ｓは基準信号３０ｓよりも位相が遅れており、制御信号生成回路３４は、第２フィルタ回路３２内の抵抗値を下げるように第２抵抗値変更回路３１を制御する制御信号３４ｓを出力する。
【００３９】
特に、逐次比較を行っているために、今回の処理では４ビットの制御信号３４ｓの上位から２番目のビットに対して処理を行い、この場合、抵抗値を下げるように最上位ビットを下げて上位から２番目のビットを立てるために、「１０００」を「０１００」（１０進数表記の「４」）とした制御信号３４ｓを出力する。
【００４０】
第２抵抗値変更回路３１は、入力された制御信号３４ｓに基づいて第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整する。
【００４１】
抵抗値の調整後、基準信号３０ｓを第２フィルタ回路３２に入力し、その出力信号３２ｓを位相比較回路３３に入力するとともに、基準信号３０ｓを位相比較回路３３に入力し、位相比較を行って比較情報信号３３ｓを出力する。
【００４２】
制御信号生成回路３４は入力された比較情報信号３３ｓに基づいて制御信号３４ｓを出力する。ここでは、先に行った抵抗値調整によって中心周波数が引き上げられたことにより、第２フィルタ回路３２の中心周波数が基準信号３０ｓの周波数よりも高い方にズレが生じたままであるために、出力信号３２ｓは基準信号３０ｓよりも位相が進んでおり、制御信号生成回路３４は、第２フィルタ回路３２内の抵抗値を上げるように第２抵抗値変更回路３１を制御する制御信号３４ｓを出力する。
【００４３】
特に、逐次比較を行っているために、今回の処理では４ビットの制御信号３４ｓの上位から３番目のビットに対して処理を行い、この場合、抵抗値を上げるように上位から２番目のビットは保持し、上位から３番目のビットを立てるため、「０１００」を「０１１０」（１０進数表記の「６」）とした制御信号３４ｓを出力する。
【００４４】
第２抵抗値変更回路３１は、入力された制御信号３４ｓに基づいて第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整する。
【００４５】
抵抗値の調整後、基準信号３０ｓを第２フィルタ回路３２に入力し、その出力信号３２ｓを位相比較回路３３に入力するとともに、基準信号３０ｓを位相比較回路３３に入力し、位相比較を行って比較情報信号３３ｓを出力する。
【００４６】
制御信号生成回路３４は入力された比較情報信号３３ｓに基づいて制御信号３４ｓを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路３２の中心周波数が引き下げられたことにより、第２フィルタ回路３２の中心周波数が基準信号３０ｓの周波数よりも低い方にズレが生じているために、出力信号３２ｓは基準信号３０ｓよりも位相が遅れており、制御信号生成回路３４は、第２フィルタ回路３２内の抵抗値を下げるように第２抵抗値変更回路３１を制御する制御信号３４ｓを出力する。
【００４７】
特に、逐次処理を行っているために、今回の処理では４ビットの制御信号３４ｓの最下位ビットに対して処理を行い、この場合、抵抗値を下げるように上位から３番目のビットを下げて、上位から４番目のビットを立てて「０１１０」を「０１０１」（１０進数表記の「５」）を制御信号３４ｓとして出力する。
【００４８】
第２抵抗値変更回路３１は、入力された制御信号３４ｓに基づいて第２フィルタ回路３２に内蔵された抵抗素子の抵抗値を調整する。
【００４９】
抵抗値の調整後、基準信号３０ｓを第２フィルタ回路３２に入力し、その出力信号３２ｓを位相比較回路３３に入力するとともに、基準信号３０ｓを位相比較回路３３に入力し、位相比較を行って比較情報信号３３ｓを出力する。
【００５０】
制御信号生成回路３４は入力された比較情報信号３３ｓに基づいて制御信号３４ｓを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路３２の中心周波数が引き上げられたことにより、第２フィルタ回路３２の中心周波数が基準信号３０ｓの周波数が一致し、出力信号３２ｓは基準信号３０ｓと位相が一致することとなる。そして、制御信号生成回路３４は、この抵抗値を保持するように第１抵抗値変更回路２を制御する制御信号３４ｓを出力する。
【００５１】
この制御信号３４ｓは第１抵抗値変更回路２にも入力されることにより、第１抵抗値変更回路２は入力された制御信号３４ｓに基づいて第１フィルタ回路１内の抵抗素子の抵抗値を調整し、第１フィルタ回路１の中心周波数を調整している。
【００５２】
このように、４ビットの制御信号３４ｓによって抵抗値の調整を行っているために、計４回の調整回路３の動作によって第１フィルタ回路１の中心周波数を基準信号３０ｓの周波数に調整することができる。
【００５３】
上記のように構成したＩＦフィルタ回路に対して、次の構成とすることによって、第１フィルタ回路１の中心周波数の調整精度をさらに向上させることができる。
【００５４】
すなわち、図３に示すように、第２フィルタ回路３２に入力する基準信号３０ｓを、クロック信号生成回路３５に入力することにより基準クロック信号４０ｓと、この基準クロック信号４０ｓよりも位相を進めた進行クロック信号５０ｓと、基準クロック信号４０ｓよりも位相を遅らせた遅延クロック信号６０ｓとを生成し、この基準クロック信号４０ｓと、進行クロック信号５０ｓと、遅延クロック信号６０ｓとを擬似正弦波信号生成回路３６に入力することにより擬似正弦波信号７０ｓを生成し、この擬似正弦波信号７０ｓを基準信号３０ｓの代わりに用いるものである。
【００５５】
ここで、クロック信号生成回路３５と、擬似正弦波信号生成回路３６とを設けるとともに、位相比較回路３３に後述するようにクロック信号生成回路３５で生成した基準クロック信号４０ｓと、擬似正弦波信号生成回路３６で生成した擬似正弦波信号７０ｓに基づく第２フィルタ回路３２の出力信号３２ｓを入力すること以外は、先に説明したＩＦフィルタ回路と同一構成であるので、重複する説明は省略する。
【００５６】
クロック信号生成回路３５では、基準信号３０ｓの入力に基づいて、基準クロック信号４０ｓと、この基準クロック信号４０ｓよりも位相を進めた進行クロック信号５０ｓと、基準クロック信号４０ｓよりも位相を遅らせた遅延クロック信号６０ｓとを生成している。
【００５７】
擬似正弦波信号生成回路３６では、クロック信号生成回路３５で生成された基準クロック信号４０ｓと、進行クロック信号５０ｓと、遅延クロック信号６０ｓの加算を行うことにより擬似正弦波信号７０ｓを生成している。
【００５８】
具体的に説明すると、本実施例では、進行クロック信号５０ｓは、図４に示すように、基準クロック信号４０ｓに対して４５°位相の進んだ信号とし、遅延クロック信号６０ｓは、基準クロック信号４０ｓに対して４５°位相の遅れた信号としている。
【００５９】
そして、擬似正弦波信号生成回路３６において基準クロック信号４０ｓと、進行クロック信号５０ｓと、遅延クロック信号６０ｓの加算を行うことにより、図４に示すように擬似正弦波信号７０ｓを生成している。
【００６０】
本実施形態では、基準クロック信号４０ｓに対して位相を前後に４５°ずらせたクロック信号を用いているが、位相のズレは４５°に限定するものではなく、その他の値であってもよく、また、さらに多くの進行クロック信号５０ｓ及び遅延クロック信号６０ｓを用いてより滑らかな擬似正弦波信号を形成すべく構成してもよい。ただし、本実施形態の使用形態であれば、基準クロック信号４０ｓと、基準クロック信号４０ｓに対して位相を前後に４５°ずらせたクロック信号から生成した擬似正弦波信号７０ｓで十分である。
【００６１】
このようにして生成した擬似正弦波信号７０ｓを第２フィルタ回路３２に入力し、その出力信号３２ｓを位相比較回路３３に入力するとともに、クロック信号生成回路３５で生成した基準クロック信号４０ｓを位相比較回路３３に入力して位相の比較を行うべく構成している。
【００６２】
擬似正弦波信号７０ｓを用いて第２フィルタ回路３２における中心周波数のズレを検出することによって、例えば、基準信号３０ｓが電源電位やＧＮＤ電位で振れるクロックの場合に、第２フィルタ回路３２において基準信号３０ｓにおける周波数の高調波（主に３次、５次成分）を減衰しきれないことにより、この高調波部分が第２フィルタ回路３２の出力信号３２ｓに現われて、位相比較回路３３での位相比較の精度が低下することを防止できる。
【００６３】
特に、進行クロック信号５０ｓとして基準クロック信号４０ｓに対して４５°位相の進んだ信号を用い、遅延クロック信号６０ｓとして基準クロック信号４０ｓに対して４５°位相の遅れた信号を用いた場合には、擬似正弦波信号生成回路３６で生成した擬似正弦波信号７０ｓは、正弦波の基準信号３０ｓを基準信号３０ｓの８倍の周波数でサンプリングしたものと等価となるので、擬似正弦波信号７０ｓの高調波を、７次、９次、１５次、１６次・・・とすることができ、高調波による位相比較精度の悪化を精度よく抑制することができる。
【００６４】
上記した説明では、フィルタ回路を、バンドパスフィルタを具備するＩＦフィルタ回路とした場合について説明したが、ＩＦフィルタ回路に限定するものではなく、同様に通過帯域の調整を必要とするフィルタ回路に適用可能である。
【００６５】
【発明の効果】
請求項１記載の発明によれば、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置において、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力された信号とこの信号に基づいて第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することによって、フィルタ装置の通過帯域の調整をフィルタ装置自体で行うことができるので、従来行っていた出荷前のフィルタ装置の調整作業を不要とすることができる。したがって、製造効率を向上させることができる。
【００６６】
請求項２記載の発明によれば、調整回路には、第２のフィルタ回路に入力する信号の入力に基づいて、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成手段で生成したクロック信号を加算して擬似正弦波信号を生成する擬似正弦波信号生成回路とを設け、擬似正弦波信号を第２のフィルタ回路に入力することによって、第２フィルタ回路に入力する信号に含まれる周波数の高調波の影響を解消することができ、位相比較回路における位相比較の精度を向上させることができる。したがって、フィルタ装置の通過帯域の調整精度を向上させることができる。
【００６７】
請求項３記載の発明によれば、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備する信号変換装置において、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力された信号とこの信号に基づいて第２のフィルタ回路から出力された信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することによって、フィルタ装置の通過帯域の調整を信号変換装置内で行うことができるので、従来行っていた出荷前のフィルタ装置の調整作業を不要とすることができる。したがって、製造効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明にかかるフィルタ回路のブロック図である。
【図２】制御信号生成回路で生成する制御信号と、第１フィルタ回路及び第２フィルタ回路に内蔵された抵抗素子の抵抗値との関係を示すグラフである。
【図３】本発明にかかるフィルタ回路の他実施形態のブロック図である。
【図４】擬似正弦波信号の生成方法を説明する説明図である。
【図５】ＧＰＳ受信機に用いたＲＦダウンコンバータＩＣのブロック図である。
【符号の説明】
１  第１フィルタ回路
２  第１抵抗値変更回路
３  調整回路
３１  第２抵抗値変更回路
３２  第２フィルタ回路
３３  位相比較回路
３４  制御信号生成回路
３５  クロック信号生成回路
３６  擬似正弦波信号生成回路
３０ｓ  基準信号
３２ｓ  出力信号
３３ｓ  比較情報信号
３４ｓ  制御信号
４０ｓ  基準クロック信号
５０ｓ  進行クロック信号
６０ｓ  遅延クロック信号
７０ｓ  擬似正弦波信号
【図１】
2004274120.tif 000003
【図２】
2004274120.tif 000004
【図３】
2004274120.tif 000005
【図４】
2004274120.tif 000006
【図５】
2004274120.tif 000007