(57)【要約】【課題】  ダイオードの製造方法及び構造を提供する。【解決手段】ＴＦＴ（薄膜トランジスタ）製造技術を用いた静電気放電保護回路において使用されるダイオード。半導体層が基板上に形成される。第１キャリア濃度の第１領域が半導体層上に形成される。第２キャリア濃度の第２領域が半導体層上に形成される。絶縁体が半導体層上に形成される。半導体層は、エッチングされ、少なくとも一つのコンタクト・ウィンドウが形成される。コンタクト・ウィンドウは、半導体層の上面の一部を露出する。金属層が、絶縁層上に形成される。金属層が、半導体層に接触するようにコンタクト・ウィンドウに充填される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
基板上にダイオードを形成する方法であって、
前記基板上に半導体層を形成し、
第１導電型の第１キャリア濃度の第１領域を前記半導体層内に形成し、
第２導電型の第２キャリア濃度の第２領域を前記半導体層内に形成し、
前記半導体層上に絶縁層を形成し、
前記絶縁層をエッチングして、少なくともコンタクト・ウィンドウを形成し、
前記絶縁層上に金属層を形成することを備え、
前記コンタクト・ウィンドウは、前記半導体層の上面の一部を露出し、前記金属層は、前記半導体層に接触するように前記コンタクト・ウィンドウに充填される、方法。
【請求項２】
前記ダイオードは、薄膜トランジスタ・プロセスにより形成され、前記ダイオードは回路に適用される、請求項１に記載の方法。
【請求項３】
前記第１領域は前記第２領域に隣接する、請求項１に記載の方法。
【請求項４】
前記絶縁層を形成する前記工程の前に、前記半導体層内に第３領域を形成することをさらに備え、前記第３領域は、真性であるか、或いは、第３キャリア濃度を有し、前記第１領域は前記第２領域から離間し、前記第３領域は、前記第１領域と前記第２領域との間に配置される、請求項１に記載の方法。
【請求項５】
前記絶縁層を形成する前記工程の前に、前記半導体層内に第４領域を形成することをさらに備え、前記第４領域は、真性であるか、或いは、第４キャリア濃度を有し、前記第３領域は前記第２領域から離間し、前記第４領域は、前記第３領域と前記第２領域との間に配置される、請求項４に記載の方法。
【請求項６】
前記絶縁層を形成する前記工程の前に、前記半導体層内に第５領域を形成することをさらに備え、前記第５領域は、真性であるか、或いは、第５キャリア濃度を有し、前記第３領域は前記第４領域から離間し、前記第５領域は、前記第３領域と前記第４領域との間に配置される、請求項５に記載の方法。
【請求項７】
前記第１導電型が正の型である場合は、前記第２導電型は負の型であり、前記第１導電型が負の型である場合は、前記第２導電型は正の型である、請求項１に記載の方法。
【請求項８】
半導体層を備えるダイオードであって、前記半導体層は、
第１導電型の第１キャリア濃度の第１領域と、
第２導電型の第２キャリア濃度の第２領域と、
少なくともコンタクト・ウィンドウを含み、且つ前記半導体層上に配置された絶縁層と、
前記絶縁層上に配置された金属層とを備え、
前記コンタクト・ウィンドウは、前記半導体層の上面の一部を露出し、前記金属層は、前記半導体層に接触するように前記コンタクト・ウィンドウに充填される、ダイオード。
【請求項９】
前記ダイオードは、薄膜トランジスタ・プロセスにより形成され、前記ダイオードは回路に適用される、請求項８に記載のダイオード。
【請求項１０】
前記第１領域は前記第２領域に隣接するか、或いは、前記第２領域から離間している、請求項８に記載のダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードの製造方法及び構造に関する。ダイオードは、ＴＦＴ（薄膜トランジスタ）製造技術を利用した静電気放電保護回路において使用される。
【背景技術】
【０００２】
本願は、２００３年２月２１日出願の台湾特許出願第０９２１０３６８６号の優先権を主張する。
通常、電子装置の輸送工程中、製造工程中及び製造工程後の様々な段階において、電子装置（例、ディスプレイ・パネル）内に多量の電荷が蓄積される。このような蓄積により、電子デバイスが高電圧の影響を受け、機能低下、或いは、装置の故障さえも、又、時にはユーザに対する身体的な障害さえも生じる場合がある。従って、電子装置に静電気放電（ＥＳＤ）保護回路を組み込む必要がある。
【０００３】
図１は、ＴＦＴの製造プロセスに適用される静電気放電（ＥＳＤ）保護回路１００を示す。この保護回路１００は、薄膜トランジスタ１０２，１０４及び抵抗１０６，１０８，１０９，１１０により動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このトランジスタ−抵抗装置に対してＥＳＤエネルギーの許容値が比較的低いことにより、静電気放電保護回路１００は、電子装置をＥＳＤから保護することにおいて、非常に効果的であるというわけではない。
【課題を解決するための手段】
【０００５】
本発明は、ダイオードの製造方法及び構造を提供する。このダイオードは、ＴＦＴ製造技術を用いた静電気放電保護回路において使用される。このダイオードは、上記したトランジスタ−抵抗装置よりも高いＥＳＤエネルギー耐性を有し、且つ電子装置におけるＥＳＤダメージの可能性を更に低減することができる。
【０００６】
本発明は、ダイオードが、ＴＦＴ製造プロセスを用いた静電気放電保護回路において使用されることにある。従来のＴＦＴ製造プロセスが、このダイオードの製造に適用可能であり、追加の工程又はマスクは必要とされない。加えて、ダイオードのＩ−Ｖ特性が更に向上するように、ダイオードの真性領域においてキャリア濃度変調が行われる。
【０００７】
本発明によるダイオードは、ＴＦＴ製造プロセスを用いた静電気放電保護回路の一部として使用される。ダイオードを製造する方法は次の工程を含む。半導体層が基板上に形成される。第１キャリア濃度の第１領域が半導体層上に形成される。第１キャリア濃度は第１導電型である。第２キャリア濃度の第２領域が半導体層上に形成される。第２キャリア濃度は第２導電型である。絶縁体が半導体層上に形成される。半導体層がエッチングされ、少なくとも一つのコンタクト・ウィンドウが形成される。コンタクト・ウィンドウは、半導体層の上面の一部を露出する。金属層が、絶縁層上に形成される。金属層が、半導体層に接触するようにコンタクト・ウィンドウに充填される。
【０００８】
上記した方法においては、第１領域は第２領域に隣接しても、或いは、そうでなくてもよい。更に、第１導電型が正の型である場合は、第２導電型は負の型であり、一方、第１導電型が負の型である場合は、第２導電型は正の型である。
【０００９】
上記した方法は、絶縁層を形成する工程の前に、半導体層内に第３領域を形成することをさらに含んでもよい。第３領域は、真性であり、且つ第１領域と第２領域との間に配置されてもよい。或いは、第３領域は、第３キャリア濃度を有していてもよい。第３キャリア濃度は、第１導電型でもよく、且つ第１キャリア濃度より低くてもよい。そして、第３領域は、第１領域と第２領域との間に配置されてもよく、且つ第１領域に隣接し得る。
【００１０】
上記した方法は、絶縁層を形成する工程の前に、半導体層内に第４領域を形成することをさらに含んでもよい。第４領域は、真性であり、且つ第３領域と第２領域との間に配置されてもよい。或いは、第４領域は、第４キャリア濃度を有していてもよい。第４キャリア濃度は、第２導電型でもよく、且つ第２キャリア濃度より低くてもよい。そして、第４領域は、第３領域と第２領域との間に配置されてもよく、且つ第２領域に隣接し得る。
【００１１】
上記した方法は、絶縁層を形成する工程の前に、半導体層内に第５領域を形成することをさらに含んでもよい。第５領域は、真性でもよく、且つ第３領域と第４領域との間に配置される。或いは、第５領域は、第５キャリア濃度を有していてもよい。第５キャリア濃度は、第１導電型でもよく、且つ第３キャリア濃度より低くてもよい。そして、第５領域は、第３領域と第４領域との間に配置されてもよい。
【発明を実施するための最良の形態】
【００１２】
本発明のより完全な理解のために、添付した図面と関連する以下の説明が参照される。図３〜８に亘る同様の数字は、同様の構成要素を表している。
図２は、本発明を適用した静電気放電保護回路２００の一実施形態を示す概略図である。本発明によるダイオード２０４，２０６，２０８，２１０は、保護を達成するために、内部回路２０２、ＶＤＤ及びＶＳＳの間に配置されている。キャリア濃度変調が、ダイオード２０４，２０６，２０８，２１０の真性領域において行われる。ダイオード２０４，２０６，２０８，２１０は、高ＥＳＤエネルギー耐性を向上させるために、異なるキャリア濃度を採用する。
【００１３】
図３は、本発明の第１実施形態３００の断面図である。本実施形態３００は、半導体層３０４、絶縁層３１０及び金属層３１４を含む。半導体層３０４は、第１キャリア濃度の第１領域３０６と、第２キャリア濃度の第２領域３０８とを含む。絶縁層３１０は、半導体層３０４上に配置され、且つ少なくとも一つのコンタクト・ウィンドウ３１２を含む。金属層３１４は絶縁層３１０上に配置されている。コンタクト・ウィンドウ３１２は、半導体層３０４の上面の一部を露出する。金属層３１４は、半導体層３０４と接触するようにコンタクト・ウィンドウ３１２に充填される。第１キャリア濃度は正の導電型である。第２キャリア濃度は負の導電型である。第１領域３０６は第２領域３０８に隣接している。
【００１４】
図４は、本発明の第２実施形態４００の断面図である。本実施形態４００の半導体層３０４は、第１キャリア濃度の第１領域４０６と、第２キャリア濃度の第２領域４０８とを含む。第１キャリア濃度は正の導電型である。第２キャリア濃度は負の導電型である。第１領域４０６は第２領域４０８に隣接していない。第３領域４１６は、第１領域４０６と第２領域４０８との間に配置されている。本実施形態４００では、第３領域４１６は真性である。
【００１５】
図５は、本発明の第３実施形態５００の断面図である。本実施形態５００の半導体層３０４は、第１キャリア濃度の第１領域５０６と、第２キャリア濃度の第２領域５０８と、第３キャリア濃度の第３領域５１６とを含む。第１キャリア濃度は正の導電型である。第２キャリア濃度は負の導電型である。第３キャリア濃度は正の導電型であり、且つ第１キャリア濃度よりも低い。第３領域５１６は、第１領域５０６と第２領域５０８との間に配置され、且つ第１領域５０６及び第２領域５０８にそれぞれ隣接している。
【００１６】
図６は、本発明の第４実施形態６００の断面図である。本実施形態６００の半導体層３０４は、第１キャリア濃度の第１領域６０６と、第２キャリア濃度の第２領域６０８と、第３キャリア濃度の第３領域６１６とを含む。第１キャリア濃度は正の導電型である。第２キャリア濃度は負の導電型である。第３キャリア濃度は負の導電型であり、且つ第２キャリア濃度よりも低い。第３領域６１６は、第１領域６０６と第２領域６０８との間に配置され、且つ第１領域６０６及び第２領域６０８にそれぞれ隣接している。
【００１７】
図７は、本発明の第５実施形態７００の断面図である。本実施形態７００の半導体層３０４は、第１キャリア濃度の第１領域７０６と、第２キャリア濃度の第２領域７０８と、第３キャリア濃度の第３領域７１６と、第４キャリア濃度の第４領域７１８とを含む。第１キャリア濃度は正の導電型である。第２キャリア濃度は負の導電型である。第３キャリア濃度は正の導電型であり、且つ第１キャリア濃度よりも低い。第４キャリア濃度は負の導電型であり、且つ第２キャリア濃度よりも低い。第３領域７１６及び第４領域７１８の両方は、第１領域７０６と第２領域７０８との間に配置されている。第３領域７１６は、第１領域７０６に隣接している。第４領域７１８は、第２領域７０８に隣接している。第３領域７１６は、第４領域７１８に隣接している。
【００１８】
図８は、本発明の第６実施形態８００の断面図である。本実施形態８００は、第５実施形態７００に類似しているが、実施形態７００と８００との間の差異は、第４領域８１８が真性であるという点にある。
【００１９】
図９は、本発明の第７実施形態９００の断面図である。本実施形態９００は、第５実施形態７００に類似しているが、実施形態７００と９００との間の差異は、第３領域９１６が真性であるという点にある。
【００２０】
図１０は、本発明の第８実施形態１０００の断面図である。本実施形態１０００の半導体層３０４は、第１キャリア濃度の第１領域１００６と、第２キャリア濃度の第２領域１００８と、第３キャリア濃度の第３領域１０１６と、第４キャリア濃度の第４領域１０１８と、第５領域１０２０とを含む。第１キャリア濃度は正の導電型である。第２キャリア濃度は負の導電型である。第３キャリア濃度は正の導電型であり、且つ第１キャリア濃度よりも低い。第４キャリア濃度は負の導電型であり、且つ第２キャリア濃度よりも低い。第３領域１０１６及び第４領域１０１８の両方は、第１領域１００６と第２領域１００８との間に配置されている。第３領域１０１６は、第１領域１００６に隣接している。第４領域１０１８は、第２領域１００８に隣接している。第３領域１０１６は、第４領域１０１８に隣接していない。第５領域１０２０は、第３領域１０１６と第４領域１０１８との間に配置されている。第５領域１０２０は、本実施形態１０００において真性である。しかしながら、第５領域１０２０が、第５キャリア濃度を有していてもよい。第５キャリア濃度は正の導電型であり、且つ第３キャリア濃度よりも低くてもよい。或いは、第５キャリア濃度は負の導電型であり、且つ第４キャリア濃度よりも低くてもよい。
【００２１】
図示した実施形態を参照して本発明を説明したが、これらの説明は、限定的な意味で解釈されるべきものではない。本発明の他の実施形態と同様に、図示した実施形態の様々な変更が、これらの説明を参照して明らかであろう。従って、添付した特許請求の範囲は、本発明の真の範囲及びその法的均等物を含むように、このような変更又は実施形態に及ぶものであると考えられる。
【図面の簡単な説明】
【００２２】
【図１】従来技術の静電気放電保護回路の概略図。
【図２】本発明を適用した静電気放電保護回路を示す概略図。
【図３】本発明の第１実施形態の断面図。
【図４】本発明の第２実施形態の断面図。
【図５】本発明の第３実施形態の断面図。
【図６】本発明の第４実施形態の断面図。
【図７】本発明の第５実施形態の断面図。
【図８】本発明の第６実施形態の断面図。
【図９】本発明の第７実施形態の断面図。
【図１０】本発明の第８実施形態の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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