(57)【要約】【課題】低い電源電圧においても書き込み速度を向上させることのできる不揮発性半導体記憶装置を提供することを目的とする。【解決手段】第１導電型の半導体基板１と、半導体基板１の表面に対向して形成された第２導電型の不純物拡散層からなるソース領域７及びドレイン領域８と、　半導体基板１上の前記ソース領域７及びドレイン領域８間に絶縁膜２を介して形成されたフローティングゲート３と、フローティングゲート３上に形成されたコントロールゲート５とを具備する不揮発性半導体記憶装置であって、ドレイン領域８下の半導体基板１中に、半導体基板１よりも低い比誘電率を有する低比誘電率領域９が配置され、第１の界面Ａはドレイン端部１００の近傍に位置し、第２の界面Ｂは、半導体基板１表面から少なくとも０．０１μｍ以上離れていることを特徴とする不揮発性半導体記憶装置。【選択図】　図１
2004079654.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
互いに離され且つ対向して前記半導体基板表面に形成されたソース領域及びドレイン領域と、
前記半導体基板上の前記ソース領域及び前記ドレイン領域間に絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に形成されたコントロールゲートと、
前記ドレイン領域下の前記半導体基板中に形成された前記半導体基板よりも低い比誘電率を有する低比誘電率領域とを具備し、
前記低比誘電率領域は前記半導体基板表面から少なくとも０．０１μｍ以上離れており、その前記ソース領域に近い端部は前記ドレイン領域側に存在することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記低比誘電率領域は、前記半導体基板中に形成された空隙であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、デジタルカメラや携帯電話の需要は急激に拡大し、これらの携帯機器の記憶媒体に用いるフラッシュメモリに代表する不揮発性半導体記憶装置の需要も急速に拡大しつつある。
【０００３】
また、デジタルカメラや携帯電話は、小型化、軽量化、高機能化の要求がますます厳しくなってきており、それに伴い不揮発性半導体記憶装置においても微細化、高集積化、低電源電圧化、信頼性の向上がますます要求されるようになってきている。
【０００４】
前述した不揮発性半導体記憶装置の要求される性能のなかでも低電源電圧化は、消費電力を減少させ、信頼性を向上させるためにも不可欠なものである。しかしながら従来の不揮発性半導体装置の構造で、そのまま電源電圧を低くすると書き込み速度が減少してしまうため高速化の要求が満たされない。
【０００５】
【発明が解決しようとする課題】
上述したように従来の不揮発性半導体記憶装置は、低電源電圧化と書き込み速度の向上という二つの要求を同時に満たすことができなかった。
【０００６】
本発明は、上記事情を考慮してなされたもので、低い電源電圧においても書き込み速度を向上させることのできる不揮発性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１導電型の半導体基板と、
互いに離され且つ対向して前記半導体基板表面に形成されたソース領域及びドレイン領域と、
前記半導体基板上の前記ソース領域及び前記ドレイン領域間に絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に形成されたコントロールゲートと、
前記ドレイン領域下の前記半導体基板中に形成された前記半導体基板よりも低い比誘電率を有する低比誘電率領域とを具備し、
前記低比誘電率領域は前記半導体基板表面から少なくとも０．０１μｍ以上離れており、その前記ソース領域に近い端部は前記ドレイン領域側に存在することを特徴とする不揮発性半導体記憶装置を提供する。
【０００８】
このとき前記低比誘電率領域は、前記半導体基板中に形成された空隙であることが好ましい。
【０００９】
【発明の実施の形態】
以下、本発明の不揮発性半導体装置について図面を参照して詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく、種々選択して用いることができる。
【００１０】
（実施形態１）
図１は、本発明の実施形態１に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。図１ではセル部分の構成を示すが、このセル構造はＮＡＮＤ型、ＮＯＲ型、ＯＲ型、ＡＮＤ型の各種メモリセルユニットに適用できる。
【００１１】
図１に示すように、この不揮発性半導体装置は、第１導電型の半導体基板１と、互いに離され且つ対向して半導体基板１の表面に形成された第２導電型の不純物拡散層からなるソース領域７及びドレイン領域８を具備している。
【００１２】
半導体基板１上のソース領域７及びドレイン領域８間には、ゲート絶縁膜２を介してフローティングゲート３が形成されている。フローティングゲート３上には、絶縁膜４を介してコントロールゲート５が形成されている。
【００１３】
フローティングゲート３及びコントロールゲート５の表面には絶縁膜１０が皮膜されており、側壁には、側壁絶縁膜１１及び１２が形成されている。
【００１４】
半導体基板１は、例えばｐ型シリコンで形成され、ソース領域７及びドレイン領域８はｎ型シリコンで形成されている。フローティングゲート３及びコントロールゲート５はポリシリコンで形成されている。絶縁膜２、４、１０及び１１は例えば酸化シリコンで形成されている。
【００１５】
ドレイン領域８下の半導体基板１中には、半導体基板１よりも低い比誘電率を有する低比誘電率領域９が配置されている。
【００１６】
この低比誘電率領域９と半導体基板１との界面のうち、ソース領域７と対向する第１の界面Ａはドレイン領域８のソース領域７と対向する端部１００（以下ドレイン端と記す）の近傍に位置するように形成されている。
【００１７】
また、低比誘電率領域９と半導体基板１との界面のうち、半導体基板１表面に対向する第２の界面Ｂは、半導体基板１表面から少なくとも０．０１μｍ以上離れている。
【００１８】
このようにドレイン端１００の近傍に、チャネル領域に接した第１の界面Ａを持つように、半導体基板１よりも低比誘電率領域９が形成されているので、この領域９上の半導体層内での電界集中が大きくなる。すなわち電界集中が大きくなる領域に、ドレイン端１００が位置するので、ここで発生するホットエレクトロンの量が増大するため動作速度を向上させることができる。
【００１９】
ここで低比誘電率領域９は、半導体基板１中に形成された空隙を用いることができる。空隙は比誘電率がほぼ１である。したがって半導体基板１（例えばシリコン）の比誘電率よりも十分に小さいので効果的に電界集中を生じさせる。また、空隙を比誘電率の低い絶縁物で埋め込んでもよい。
【００２０】
上述したドレイン端１００における電界集中の大きさは、低比誘電率領域９の第１の界面Ａ及び第２の界面Ｂの位置により変化する。この様子を以下に説明する。
【００２１】
先ず、ドレイン端１００における電界集中のｔｚ依存性について説明する。ここでｔｚは半導体基板１の表面と第２の界面Ｂとの距離である。
【００２２】
図２は、ｔｚ＝１０ｎｍ、ｔｚ＝３０ｎｍ及び低比誘電率領域９が存在しない場合のドレイン端１００の横方向電界分布を示した図である。ドレイン端１００は、半導体基板１の表面から１ｎｍの深さである。図２の表の縦軸は電界（Ｖ／ｃｍ）を示し、横軸はソース領域７のドレイン領域８に対抗する端部（以下ソース端１０１と記す）とドレイン端１００との中間点を０．００としている。
【００２３】
図２から分かるように、低比誘電率領域９が存在しない場合に比べて、ｔｚ＝３０ｎｍ、ｔｚ＝１０ｎｍと低費誘電領域９における第２の界面Ｂの位置が浅くなるほどドレイン端１００での横方向電界は増大している。
【００２４】
図３は、ドレイン端１００近傍での電界ポテンシャルの分布を等高線で示したものであり、（ａ）は低比誘電率領域９がない場合、（ｂ）はｔｚが３０ｎｍの場合、（ｃ）はｔｚが１０ｎｍの場合を示している。
【００２５】
図３に示すように、低比誘電率領域９上の電界ポテンシャルの等高線は、ｔｚを減少させる、すなわち低比誘電率領域９の第２の界面Ｂを半導体基板１の表面に近づけるにつれ密になっていることが分かる。
【００２６】
ｔｚは、小さくすればするほど、すなわち、低比誘電率領域９における第２の界面Ｂを半導体基板１表面に近づければ近づけるほど、電界集中は大きくなる。
【００２７】
図４は、低比誘電率領域９における第１の界面Ａとゲート端との距離ｔｘを０．０３μｍにしたときの、ｔｚとドレイン端１００の横方向電界の最大値（Ｖ／ｃｍ）の関係を示した図である。
【００２８】
図４に示すように、第２の界面Ｂと半導体基板１表面間の距離ｔｚが小さいほど電界集中は大きくなっていることが分かる。しかし、当然のことながら、低誘電率領域９を半導体基板１表面に接触させすぎてしまうと、ドレイン端１００におけるドレイン領域８の厚さが薄くなってしまうことから電流がブロックされて抵抗が高くなってしまう。従って、ｔｚはドレイン電流を減少させない程度の大きさにする必要がある。
【００２９】
そのためには、低比誘電率絶縁領域９上のドレイン領域８中の電子濃度があまり減らないように、ｔｚを設定する必要がある。これは、例えば、以下に説明するように設定すればよい。
【００３０】
図５は、横軸にｔｚ、縦軸に電子濃度を示すグラフである。
【００３１】
図５に示すように、深さ方向の電子濃度分布ｎ（ｔｚ）は、Ｚｍａｘで最大値を示す。そして、
ｎ（ｔｚ）／ｎ（Ｚｍａｘ）＝α・・・（１）
とおく。ｔｚがＺｍａｘよりも深い位置で、このαが十分小さくなるように、ｔｚを設定すればよい。すなわちｎ（ｚ）は、例えば、次のように与えられる。
【００３２】
ｎ（ｚ）＝（ｂ３／２）Ｚ２ｅ−ｂｚ・・・（２）
（２）式から、Ｚｍａｘ＝２／ｂと与えられる。また、反転層幅は、＜ｚ＞＝２／ｂと与えられる。通常、＜ｚ＞＝２ｎｍ程度である。この場合、例えば、ｔｚ＝１０ｎｍとすると、（１）式からα＝（１５／２）２ｅ−１３となり、αは十分小さい。また、αの値をあらかじめ設定しておいて、（１）式からｔｚを求めてもよい。
【００３３】
上述の考察からわかるように、通常、ｔｚ＝０．０１μｍ程度であれば十分であるが、０．０１μｍよりも浅い位置に低比誘電領域９の第２の界面Ｂが存在すると電子濃度が不十分となる。したがって本発明では第２の界面Ｂは半導体基板１表面から０．０１μｍ以上離れていることを規定している。
【００３４】
次に、電界集中のｔｘ依存性について説明する。
【００３５】
図６は、低比誘電率領域９における第２の界面Ｂと半導体基板１の表面との距離ｔｚを０．０１μｍにしたときの、低比誘電率領域９の第１の界面Ａとゲート側壁との距離ｔｘとドレイン端１００の横方向電界の最大値（Ｖ／ｃｍ）の関係を示した図である。
【００３６】
図６に示すように、電界集中の大きさには、ｔｘ依存性が観察される。
【００３７】
図７は、ドレイン端１００近傍での電界ポテンシャルの分布を等高線で示したものであり、（ａ）は低比誘電率領域９がない場合、（ｂ）はｔｘが０．１μｍの場合、（ｃ）はｔｘが３４ｎｍの場合を示している。
【００３８】
図７に示すように、低比誘電率領域９上に位置するドレイン端１００における電界ポテンシャルの等高線は、ｔｘをドレイン端１００（ｔｘ＝０．０３４μｍ）に近づけるにつれ、密になっていることが分かる。
【００３９】
このような理由で、横方向電界は図６に示すような依存性を示しているわけである。
【００４０】
図８は、横方向電界の最大値を、ｔｘの関数として示している。低誘電率領域がない場合の横方向電界が最大になる位置、すなわち、ドレイン端１００にｔｘを設定すると、横方向電界が最大になる。従って、低比誘電率領域９の第１の界面Ａは、なるべくドレイン端１００に接した位置に設定することが望ましい。
【００４１】
実際のデバイス設計においては、ｔｘ、ｔｚは次のようなプロセスで設定される。
【００４２】
先ず、デバイス性能に対する要求から、指定されたコントロールゲート電圧・ドレイン電圧のもとでのホットキャリアの書き込み・消去後のしきい値変動に対するスペックが決まる。
【００４３】
次に、要求されるしきい値変動をもたらすようなゲート電流の大きさが決まる。ゲート電流が要求された水準になるように、横方向電界の最大値が設定され、この横方向電界の最大値をもたらすように、ｔｘ、ｔｚが、図４、図８を用いて決められる。
【００４４】
ここで、本実施例と別のデバイスに対して図４、図８に対応する図面を作成した場合、横方向電界の最大値の値そのもの及びそのｔｘ依存性、ｔｚ依存性は、図４、図８に示したものとは一般に異なることに注意する必要がある。図４、図８は、各デバイス構造毎に作成される必要がある。
【００４５】
次に、図９を用いて本発明の不揮発性半導体記憶装置の製造方法を説明する。
【００４６】
ここでは低比誘電率領域９として、空気が充填された空隙を形成した。
【００４７】
先ず、図９（ａ）に示すように、トレンチ２００をｐ型シリコン基板１の表面に形成する。トレンチ２００はシリコン基板１上にマスクを形成し異方性エッチングを用いて形成すればよい。
【００４８】
次に、図９（ｂ）に示すように、この基板１を水素雰囲気中で熱処理を行う。こうすることによりトレンチ表面が平滑化され、シリコン基板１の内部に空気が充填された空隙９が形成される。これが半導体基板１よりも比誘電率が低い低比誘電率領域となる。
【００４９】
次に、図９（ｃ）に示すように、ｐ型シリコン基板１上に絶縁膜２を形成し、第１の絶縁膜２を介してフローティングゲート３を形成し、更に、フローティングゲート３上に第２の絶縁膜４を形成し、第２の絶縁膜４上にコントロールゲート５をそれぞれ積層に形成する。フローティングゲート３及びコントロールゲート５はポリシリコン、金属等で形成すればよい。絶縁膜２、４は酸化シリコンで形成すればよい。それぞれの層を連続的に堆積した後マスク工程によりゲート部を成形することでできる。
【００５０】
次に、図９（ｄ）に示すように、フローティングゲート３及びコントロールゲート５からなる領域を、絶縁膜１０で被覆する。絶縁膜１０としては酸化シリコンを用いることができる。また、ＣＶＤ法を用いて皮膜できる。
【００５１】
次に、図９（ｅ）に示すように、絶縁膜１０を介してイオン注入によりｎ型ソース領域７及びｎ型ドレイン領域８を形成する。
【００５２】
次に、図９（ｆ）に示すように、側壁窒化膜１１１、１２を形成する。
【００５３】
なお、ソース領域７及びドレイン領域８を形成するためのイオン注入は、側壁窒化膜１１、１２を形成した後に行ってもよい。
【００５４】
次に、図１０を用いて、本発明の不揮発性半導体記憶装置の別の製造方法を説明する。この製造方法では、低比誘電率領域９がシリコンよりも誘電率が小さい絶縁膜からなる。
【００５５】
先ず、図１０（ａ）に示すように、トレンチ２００をｐ型シリコン基板１表面に形成する。トレンチ２００はシリコン基板１上にマスクを形成し異方性エッチングを用いて形成すればよい。
【００５６】
次に、図１０（ｂ）に示すように、トレンチ２００が形成されたシリコン基板１表面を酸化する。
【００５７】
次に、図１０（ｃ）に示すように、シリコン基板１上にレジストを堆積しパターにングすることによって、トレンチ２００上にマスク１４を形成する。このマスク１４によりエッチングを行うことで、トレンチ２００以外の領域に形成された絶縁膜のみ除去する。
【００５８】
次に、図１０（ｄ）に示すように、レジスト１６を堆積しパターにングする。
【００５９】
次に、図１０（ｅ）に示すように、レジスト１６をマスクとしてエッチングを行うことにより絶縁膜１７をパターにングする。ここで、レジスト１６の位置を調節することで、絶縁膜１７の幅を調節することができる。
【００６０】
次に、図１０（ｆ）に示すように、絶縁膜１７をエッチングバックすることにより、低比誘電率領域９を形成する。ここで、絶縁膜１７のエッチング量を調節することで、低比誘電率領域９の深さ方向の位置を調節することができる。
【００６１】
次に、図１０（ｇ）に示すように、不純物がドープされていないシリコン層を堆積し、ＣＭＰにより表面を平坦化することにより、シリコン基板１中にこれより比誘電率が低い材料からなる低比誘電率領域９が形成される。この構造を形成する別の方法として、トレンチ内のシリコン領域を種にしてエピタキシャル成長させてもよい。
【００６２】
このごの工程は、先の製造方法で説明した工程を経ることで本発明の不揮発性半導体記憶装置が完成する。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、ドレイン端付近の電界集中を増大させることができるので、ホットキャリアによるゲート電流が増大し書き込み効率が向上された不揮発性半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態１に関わる不揮発性半導体記憶装置を示す素子構造断面図。
【図２】本発明の実施形態におけるチャネル横方向電界の分布を示す図。
【図３】本発明の実施形態におけるポテンシャル分布を示す図。
【図４】本発明の実施形態におけるチャネル横方向電界の最大値の深さ方向の位置に関する依存性を示す図。
【図５】本発明の実施形態におけるチャネル中反転層電子の深さ方向の分布を示す図。
【図６】本発明の実施形態におけるチャネル横方向電界の分布を示す図。
【図７】本発明の実施形態におけるポテンシャル分布を示す図。
【図８】本発明の実施形態におけるチャネル横方向電界の最大値の横方向の位置に関する依存性を示す図。
【図９】本発明の実施形態の製造方法を示す図。
【図１０】本発明の実施形態の別の製造方法を示す図。
【符号の説明】
１・・・半導体基板
２・・・絶縁膜
３・・・フローティングゲート
４・・・絶縁膜
５・・・コントロールゲート
７・・・ソース領域
８・・・ドレイン領域
９・・・低比誘電率領域
１０・・・絶縁膜
１１・・・側壁絶縁膜
１２・・・側壁絶縁膜
１００・・・ドレイン端
【図１】
2004079654.tif 000003
【図２】
2004079654.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004079654.tif 000009
【図８】
2004079654.tif 000010
【図９】
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【図１０】
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