(57)【要約】【課題】配線間の研磨残りを防ぎ、かつ配線のエロージョン、ディッシング、シンニングを防ぐ半導体装置の製造方法を提供する。【解決手段】基板１１上に配線間絶縁層１２と保護層１３とからなる層間絶縁膜を形成し、層間絶縁膜上に犠牲膜２１を形成する工程と、層間絶縁膜および犠牲膜２１に溝パターン１４を形成し、溝パターン１４内を埋め込むように、バリアメタル層１５と配線材料層１７とからなる導電性材料膜を犠牲膜２１上に形成する工程と、犠牲膜２１の表面が露出するまで導電性材料膜を研磨して除去する工程と、犠牲膜２１を選択的に除去することで、層間絶縁膜の表面を露出させるとともに溝パターン１４から導電性材料膜を突出した状態とする工程と、層間絶縁膜をストッパーとして導電性材料膜の突出した部分を研磨して除去することで平坦化する工程とを有することを特徴とする半導体装置の製造方法である。【選択図】        図１
2004165434.tif 000002
【特許請求の範囲】
【請求項１】
基板上に層間絶縁膜を形成した後、前記層間絶縁膜上に犠牲膜を形成する工程と、
前記層間絶縁膜および前記犠牲膜に溝パターンを形成し、当該溝パターン内を埋め込むように前記犠牲膜上に導電性材料膜を形成する工程と、
前記犠牲膜の表面が露出するまで前記導電性材料膜を研磨して除去する工程と、
前記犠牲膜を選択的に除去することで、前記層間絶縁膜の表面を露出させるとともに前記溝パターンから前記導電性材料膜を突出した状態とする工程と、
前記層間絶縁膜をストッパーとして前記導電性材料膜の突出した部分を研磨して除去することで平坦化する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜は配線間絶縁層と当該配線間絶縁層上の保護層とを備えており、
前記保護層は前記導電性材料膜よりも研磨レートの遅い材質で形成されている
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電性材料膜は前記溝パターンの内壁を覆うように前記犠牲膜上に形成するバリアメタル層と、当該バリアメタル層上の配線材料層とを備えている
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記バリアメタル層が前記配線材料層よりも研磨レートが遅い
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであって、特に、層間絶縁膜に形成された配線溝やヴィアホールの溝パターンに銅膜を埋め込んで平坦化することにより、配線やビアを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの性能は設計寸法の縮小により向上し、現在では、９０〜１００ｎｍ世代と言われるデザインルールが量産試作されつつある。設計寸法の縮小化にともない、縮小化に対応できるような材料の変更も行われている。代表的なものとして、ゲート材料についてはポリシリコン（Ｐｏｌｙ−Ｓｉ）からメタルポリサイドへ、配線材料についてはアルミニウム（Ａｌ）から銅（Ｃｕ）へ、層間絶縁膜材料についてはシリコン酸化膜（ＳｉＯ２）から低誘電率膜への変更が挙げられる。
【０００３】
ここで、特に配線材料におけるＡｌからＣｕへの変更については、その理由の１つとして、配線のデザインルール縮小化により配線幅が縮小するため、Ａｌの配線抵抗が上昇することが挙げられる。
この配線抵抗の上昇は配線抵抗（Ｒ）と配線間容量（Ｃ）の積で求められる配線遅延に影響を与え、配線遅延がある規定値を超えると、半導体装置（デバイス）の要求スペックを満足できなくなる。そこで、Ａｌよりも、比抵抗の小さいＣｕが選択された。
【０００４】
また、他の理由としては、Ａｌの配線幅が縮小するため、配線に流れる電流密度が大きくなり、エレクトロマイグレーション（ＥＭ）が加速されるだけでなく、配線内の結晶の大きさが配線幅より大きくなるため、結晶が配線に対してバンブー構造を構成し、ストレスマイグレーション（ＳＭ）が加速される、といった問題もある。
上述したようなＥＭおよびＳＭの耐性は配線材料に依存するところが大きく、ＡｌよりＣｕのほうが優れている。
【０００５】
そして、このような配線材料の変更に伴い、半導体形成プロセスも変更されている。
すなわち、配線材料がＡｌの世代では、基板上にＡｌを成膜した後、リソグラフィー技術により配線部となるＡｌ膜上をレジストマスクで覆い、エッチングにより、露出されたＡｌ膜を除去してＡｌ配線を形成していた。
【０００６】
しかし、配線材料がＣｕの世代では、Ｃｕの腐食性が大きいことから、Ａｌのように配線を加工するプロセスは一般的ではなく、ダマシンプロセスと言われる埋め込み配線プロセスが広く採用されている。
【０００７】
ここで、一般的なＣｕ配線プロセスを図４〜図５を用いて以下に示す。
まず、図４（ａ）に示すように、基板１１上に低誘電率材料からなる配線間絶縁層１２を形成する。
次に、低誘電率材料は後工程で行う化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ））法に対する耐性が弱いため、配線間絶縁層１２上に研磨ストッパーとなる保護層１３を形成する。
【０００８】
次に、図４（ｂ）に示すように、通常のリソグラフィー処理およびエッチングにより、配線間絶縁層１２および保護層１３に溝パターン１４を形成する。
【０００９】
続いて、図４（ｃ）に示すように、スパッタ法等により溝パターン１４の内壁を覆うように保護層１３上に例えば窒化チタン（ＴｉＮ）からなるバリアメタル層１５を成膜した後、図４（ｄ）に示すように、スパッタ法等により、バリアメタル層１５の表面にＣｕからなるシード層１６を形成する。
【００１０】
次に、図５（ｅ）に示すように、電解めっき法等により、溝パターン１４を埋め込むようにＣｕからなる配線材料層１７をシード層１６（前記図４（ｄ）参照）上に形成する。
その後、図５（ｆ）に示すように、ＣＭＰ法により、バリアメタル層１５の表面が露出するまで、配線材料層１７（シード層１６を含む）を除去した後、研磨条件を変えて、研磨ストッパーである保護層１３の表面が露出するまでバリアメタル層１５を除去し、溝パターン１４内にＣｕ配線を形成する。
【００１１】
このような構成の半導体装置としては、低誘電率膜からなる配線間絶縁層１２上に、ＣＭＰの研磨ストッパーとなる保護層１３を用いた同様の例が報告されている（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特開２０００−１００８１８号公報
【００１３】
【発明が解決しようとする課題】
しかし、上述したような半導体装置の製造方法によれば、ＣＭＰ法により溝パターン１４内以外の配線材料層１７（シード層１６を含む）およびバリアメタル層１５を研磨して除去することで、溝パターン１４内にＣｕ配線を形成するため、研磨不足の場合には、配線間の保護層１３上に配線材料層１７またはバリアメタル層１５の研磨残りが生じ、配線間が短絡してウエハの歩留りを低下させるといった問題があった。
【００１４】
また、配線間に研磨残りが生じないように、配線材料層１７およびバリアメタル層１５を十分に研磨すると、溝パターン１４内の比較的軟質な材料のＣｕで形成された配線材料層１７に、広いパターンで過剰研磨が進むディッシング、密なパターンで過剰研磨が進むエロージョン、被研磨膜が薄くなるシンニングといったような問題が生じ、溝パターン１４内に形成される配線が薄くなることから、配線の信頼性が低下するといった問題が生じていた。
【００１５】
溝パターン１４内の配線が薄くなることにより、多層配線に適用した場合には、段差が生じ、この段差は配線層数を重ねるに従い大きくなる。次の埋め込み配線の形成の際に、このような段差のくぼみ内にＣｕが残存したままでは配線間の短絡につながるため、段差上のＣｕを除去するために過剰研磨が必要であった。しかし、過剰研磨は配線部を薄くするだけでなく、層間絶縁膜も薄膜化してしまい、薄膜化された層間絶縁膜の上下層にある配線間の絶縁性の確保が困難であるといった問題も生じていた。
【００１６】
特に、配線材料層１７として用いるＣｕは軟質な材料であるのに対し、その下層のバリアメタル層１５はＴｉＮ等のＣｕよりも研磨レートが遅く硬質な材料で形成するため、バリアメタル層１５を研磨して除去する際に研磨圧力を要することから、配線材料層１７が過剰研磨されやすい傾向にあった。
【００１７】
したがって、配線間の研磨残りを防ぎ、かつ配線のエロージョン、ディッシング、シンニングを防ぐ半導体装置の製造方法が要望されていた。
【００１８】
【課題を解決するための手段】
上記のような課題を解決するため、本発明の半導体装置の製造方法は、基板上に層間絶縁膜を形成した後、層間絶縁膜上に犠牲膜を形成する工程と、層間絶縁膜および犠牲膜に溝パターンを形成し、溝パターン内を埋め込むように犠牲膜上に導電性材料膜を形成する工程と、犠牲膜の表面が露出するまで導電性材料膜を研磨して除去する工程と、犠牲膜を選択的に除去することで、層間絶縁膜の表面を露出させるとともに溝パターンから導電性材料膜を突出した状態とする工程と、層間絶縁膜をストッパーとして導電性材料膜の突出した部分を研磨して除去することで平坦化する工程とを有することを特徴としている。
【００１９】
本発明の半導体装置の製造方法によれば、層間絶縁膜および犠牲層に形成された溝パターンに導電性材料膜を埋め込んで、犠牲層の表面が露出するまで導電性材料膜を除去した後、犠牲層を選択的に除去することで、溝パターン上のみに導電性材料膜が残存した状態となり、また、溝パターンの上部側壁を構成する犠牲層が除去されることで、導電性材料膜が溝パターンから突出した状態となる。
このため溝パターンから突出した導電性材料膜を研磨して除去する際には、層間絶縁膜上には導電性材料膜が形成されていないことから、配線間における導電性材料膜の研磨残りを防ぐことができる。
また、溝パターンから突出した状態の導電性材料膜は研磨し易く、研磨の際に要する圧力も少なくて済むため、導電性材料膜の突出部分を研磨により除去しても、溝パターン内の導電性材料膜のディッシングやエロージョン、シンニングを防ぐことができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
本発明の半導体装置の製造方法に係わる実施形態の一例を図１〜図３の製造工程断面図を用いて説明する。
【００２１】
図１（ａ）に示すように通常のＬＳＩプロセスにより、基板１１（例えばシリコン基板）上に素子形成などを行った後、例えば化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））法または塗布法により、低誘電率材料からなる配線間絶縁層１２を０．１μｍ〜０．５μｍで成膜する。
低誘電率材料としては例えば、酸化シリコン（ＳｉＯ２）にＦを混入したＳｉＯＦ系膜、ＳｉＯ２にメチル基を混入したＳｉＯＣ系膜、ＳｉＯ２に空孔を導入したポーラスＳｉＯ２膜、ポリアリールエーテル系樹脂（例えばダウ・ケミカル社製  製品名Ｓｉｌｋ）等の有機材料系膜等が好適に用いられる。
【００２２】
次に、配線間絶縁層１２上に、例えば窒化シリコン（ＳｉＮ）からなる保護層１３を成膜する。
ここで、保護層１３は、後述する工程で保護層１３上のバリアメタル層をＣＭＰ法により除去するための研磨工程、および配線間絶縁層１２と保護層１３に形成する溝パターンから突出した状態のバリアメタル層および配線材料層をＣＭＰ法により除去するための研磨工程において、ＣＭＰ耐性の低い配線間絶縁層１２の研磨ストッパー層として機能する。
したがって、保護層１３は上記バリアメタル層、配線材料層と比較してＣＭＰ法による研磨レートの遅い材質で形成する。
【００２３】
ここでは、保護膜１３にＳｉＮを用いることとしたが、本発明はこれに限定されず、例えば、ＳｉＯ２、炭化シリコン（ＳｉＣ）、窒化ホウ素（ＢＮ）、ダイアモンドライクカーボン、ＴＥＯＳ酸化膜等が好適に用いられる。
上記のような材質の保護層１３は、低誘電率材料からなる配線間絶縁層１２と比較して、高誘電率となる。
【００２４】
したがって、保護層１３の膜厚としては、上述したようなＣＭＰ法による研磨工程の際に配線間絶縁層１２まで研磨されるのを防ぐのに十分な膜厚を有していればよいが、保護層１３は配線間絶縁層１２よりも高誘電率の材質で形成されることから、配線間容量を抑制するために、具体的には３０〜２００ｎｍの膜厚で形成することが好ましい。
【００２５】
続いて、保護層１３上に、本発明に特徴的な犠牲膜２１を成膜する。
この犠牲膜２１は後工程でこの犠牲膜２１を除去する際に、保護層１３、後述するバリアメタル層および配線材料層に対して選択的に除去できる材質であればよい。
ここでは、後工程で犠牲膜２１をＣＭＰ法により除去するため、保護層１３、バリアメタル層および配線材料層に対してＣＭＰ選択比１０以上で除去できる材質であることが好ましい。
【００２６】
このような犠牲膜２１の材質としては、燐含有酸化シリコン（ＰＳＧ）、ホウ素含有酸化シリコン（ＢＳＧ）、燐ホウ素含有酸化シリコン（ＢＰＳＧ）、ｎａｎｏ−ｇｌａｓｓ等のポーラス酸化膜、ポリシリコン等が好適に用いられる。
また、この犠牲膜２１の膜厚は、後工程で犠牲膜２１上に形成するバリアメタル層をＣＭＰ法により除去する際に、バリアメタル層とともに除去されないようなＣＭＰ耐性を有する膜厚以上であり、かつ積層形成された配線間絶縁層１２、保護層１３、犠牲膜２１に溝パターンを形成する際、加工し易い深さとなるような膜厚以下であることとする。
具体的には、犠牲膜２１を１００ｎｍ〜５００ｎｍの膜厚で形成することが好ましい。
【００２７】
次に、図１（ｂ）に示すように、レジストパターン（図示せず）をマスクに用いた反応性エッチングにより、配線間絶縁層１２、保護層１３および犠牲膜２１に基板１１に達する配線溝となる溝パターン１４を形成し、レジストパターンを除去する。
【００２８】
次いで、図１（ｃ）に示すように、例えばスパッタリング法等の物理的気相成長（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＰＶＤ））法により、溝パターン１４の内壁を覆うように、犠牲膜２１上にバリアメタル層１５を形成する。
ここで、バリアメタル層１５は後述する工程で溝パターン１４内に埋め込むＣｕからなる配線材料層の拡散を防ぐためのものである。
また、上述した工程で図１（ａ）を用いて説明したように、バリアメタル層１５は保護層１３よりもＣＭＰ法による研磨レートの速い材質で形成する。具体的にはＣＭＰ選択比が１０以上であることが好ましい。
【００２９】
このようなバリアメタル層１５の材質としては、例えば、ＴｉＮ、窒化チタンシリコン（ＴｉＳｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）等が好適に用いられる。
ここでは、バリアメタル層１５をＰＶＤ法により形成することとしたが、本発明はこれに限定されず、化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））法、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ））法により形成してもよい。
【００３０】
続いて、図２（ｄ）に示すように、バリアメタル層１５の表面に例えばＣｕからなるシード層１６を形成する。シード層１６はＰＶＤ法、ＣＶＤ法、ＡＬＤ法により成膜する。
ここで、シード層１６に用いられるＣｕは酸化物上に成膜するとＣｕの酸化物を形成し、剥離し易くなるため、バリアメタル層１５の成膜後はバリアメタル層１５が大気に晒されないように、続けてシード層１６を形成する。
【００３１】
次に、図２（ｅ）に示すように、電解めっき法またはＣＶＤ法により、溝パターン１４内を埋め込むように、シード層１６上にＣｕからなる配線材料層１７を形成する。
ここで、上述した工程で図１（ａ）を用いて説明したように、配線材料層１７は保護層１３よりもＣＭＰ法による研磨レートの速い材質で形成する。具体的にはＣＭＰ選択比が１０以上であることが好ましく、配線材料層１７にＣｕを用いる場合には、ＣｕのＣＭＰ選択比が１０以上となるように保護層１３の材質を選定することが好ましい。
なお、この工程以降の配線材料層１７にはシード層１６も含まれることとする。
【００３２】
その後、図２（ｆ）に示すように、バリアメタル層１５の表面が露出されるまで、例えばＣＭＰ法により配線材料層１７を研磨して除去する（第１段階研磨）。
この場合のＣＭＰ条件の一例としては、研磨液にシリカやアルミナ等の砥粒、Ｃｕを酸化させて除去するための過酸化水素水（Ｈ２Ｏ２）、過酸化マンガン（ＭｎＯｘ）等の酸化剤、研磨特性を良好にするために酸化させたＣｕを錯化させるＣｕキレート錯化剤、カルボン酸キレート剤等の錯化剤が混入されたものを用いることとする。
【００３３】
また、研磨パッドには処理面側が発泡ポリウレタン樹脂（例えばロデール社製製品名ＩＣ１０００）で裏面側にパッド（例えばロデール社製  製品名Ｓｕｂａ４００）が積層された構造のもの（ロデール社製  製品名ＩＣ１０００／Ｓｕｂａ４００）を用い、研磨圧力を２１０〜４９０ｇ／ｃｍ２の範囲で使用する。
この研磨工程では、ディッシングおよびエロージョンが生じ、溝パターン１４内の上部において配線材料層１７およびバリアメタル層１５が削られる。
【００３４】
次に、図３（ｇ）に示すように、バリアメタル層１５を犠牲膜２１の表面が露出するまでＣＭＰ法により研磨して除去する（第２段階研磨）。
ここでのＣＭＰの研磨条件は、上述した配線材料層１７の研磨と同様の条件で行うこととする。
【００３５】
次に、図３（ｈ）に示すように、犠牲膜２１（前記図３（ｇ）参照）をその下層の保護層１３、溝パターン１４内のバリアメタル層１５および配線材料層１７に対して選択的に除去する。
ここでは、例えばＣＭＰ法により犠牲膜２１を除去することとする（第３段階研磨）。
ここでのＣＭＰ条件の一例としては、研磨液にコロイダルシリカやヒュームドシリカ等のシリカ系の砥粒が混入された、中性からアルカリ性（ｐＨ６〜１３）のスラリーを用いることとする。
なお、酸化剤および錯化剤は配線材料層１７を構成するＣｕの表面を酸化するため混入しないこととする。
【００３６】
また、研磨パッドとしては、ここでの研磨は犠牲膜２１のみを除去できればよいことから、平坦性を重視していないため、比較的軟質な研磨パッドを使用することが好ましい。
このような研磨パッドとしては、ポリビニルアルコールおよび不織布等を好適に用いることができる。
さらに、上述したように平坦性を重視していないため、研磨圧力は比較的高めにし、研磨回転数は比較的遅くして行う。
一例として、ターンテーブル式ＣＭＰ装置であれば、研磨圧力３５０〜４９０ｇ／ｃｍ２、研磨回転数を２０〜５０ｒｐｍとし、オービタル式ＣＭＰ装置であれば、５０〜４９０ｇ／ｃｍ２、研磨回転数を７５〜１００ｒｐｍで使用する。
【００３７】
これにより犠牲膜２１を選択的に研磨して除去することで、保護層１３の表面が露出されるとともに、犠牲層２１で構成された上部側壁が除去された溝パターン１４から配線材料層１７およびバリアメタル層１５の上部が突出した状態となる。
【００３８】
なお、ここでは、ＣＭＰ法により犠牲膜２１を除去することとしたが、本発明はこれに限定されず、犠牲膜２１を保護層１３、バリアメタル層１５および配線材料層１７に対して選択的に除去可能であれば、ウェットエッチングやドライエッチングを用いてもよい。
ここで、ウェットエッチングにより犠牲膜２１を選択的に除去する場合には、例えば犠牲膜２１にＳｉＯ２を用い、エッチング液に希フッ酸（ＤＨＦ）またはバッファードフッ酸（ＢＨＦ）を用いて犠牲膜２１を除去する。
【００３９】
これにより、例えばＳｉＮからなる保護層１３はフッ酸（ＨＦ）によるエッチング速度が遅いため、犠牲膜２１のエッチング速度のプロセス管理を行うことにより、制御することができる。
また、バリアメタル層１５は比較的耐ＨＦ性に優れており、Ｃｕからなる配線材料層１７表面には不動態層が形成されることから、エッチングが抑制される。
したがって、犠牲膜２１を選択的に除去することが可能である。
なお、上記のようにＨＦを用いたウェットエッチングによりＳｉＯ２からなる犠牲膜２１を除去する場合には、保護層１３をＳｉＯ２以外の材質で形成することとする。
【００４０】
また、ドライエッチングにより犠牲膜２１を選択的に除去する場合には、犠牲膜２１に酸化膜を用いることで、通常の酸化膜ドライエッチングを適用できる。この場合、エッチングガスによりＣｕからなる導電性材料膜１４の表面が酸化して腐食される可能性があるが、ドライエッチングの際にエッチングガスに晒される部分は、後述する工程で除去されるため問題ない。
【００４１】
上述したようなウェットエッチングまたはドライエッチングによれば、突出した状態の配線材料層１７およびバリアメタル層１５の形状を維持したまま、犠牲膜２１を選択的に除去できるため、より好ましい。
【００４２】
次に、図３（ｉ）に示すように、ＣＭＰ法により溝パターン１４から突出した状態の配線材料層１７およびバリアメタル層１５を保護層１３の表面と同等の高さになるまで除去し、平坦化する（第４段階研磨）。
ここでのＣＭＰ条件の一例としては、研磨液および研磨パッドに第１段階研磨と同様のものを適用可能である。
さらに、この研磨は第１段階研磨よりもより平坦性が重視されるため、比較的硬質な発泡性ポリウレタン樹脂（例えばロデール社製  製品名ＩＣ１０００）の単層パッドを適用してもよい。
研磨圧力は１４０〜２８０ｇ／ｃｍ２、研磨回転数はターンテーブル式で１００ｒｐｍ以上、オービタル式で２００ｒｐｍ以上であることとする。
【００４３】
このような半導体装置の製造方法によれば、配線間絶縁層１２、保護層１３および犠牲層２１に形成した溝パターン１４の内壁をバリアメタル層１５で覆い、溝パターン１４内に配線材料層１７を埋め込んで、犠牲層２１の表面が露出するまで配線材料層１７およびバリアメタル層１５を除去した後、犠牲層２１が選択的に除去される。
これにより、溝パターン１４上のみにバリアメタル層１５および配線材料層１７が残存した状態となり、また、犠牲膜２１で構成された溝パターン１４の上部側壁が除去されるため、バリアメタル層１５および配線材料層１７が溝パターン１４から突出した状態となる。
【００４４】
このため溝パターン１４から突出したバリアメタル層１５および配線材料層１７を研磨して除去する際には、保護層１３上にはバリアメタル層１５および配線材料層１７が形成されていないことから、配線間における研磨残りを防ぎ、配線間の短絡を防ぐことができるため、歩留りを向上させることができる。
【００４５】
また、溝パターン１４から突出した状態のバリアメタル層１５および配線材料層１７は研磨し易く、研磨の際に要する圧力も少なくて済むため、突出した部分を研磨により除去しても、溝パターン１４内の配線材料層１７のディッシングやエロージョン、シンニングを防いで、溝パターン１４内の配線が薄くなることを抑制することができ、平坦化も容易である。
これにより、配線が薄くなることによる配線の信頼性の低下を防ぐだけでなく、溝パターン１４内に形成される配線の高さを設計通りに形成することができるため、ＥＭ耐性およびＳＭ耐性等の配線の信頼性を確実に得ることができる。
【００４６】
さらに、配線の高さを設計通りに形成することができることから、多層配線に適用した場合でも、従来のように、段差が生じることがないため、溝パターン１４形成の際のリソグラフィーを確実に行うことができる。
また、段差が生じないことから、段差上の配線材料を除去するために過剰研磨しなくてもよい。したがって、層間絶縁膜が過剰研磨されないため、実効誘電率を低減するために、配線間絶縁層１２および保護層１３からなる層間絶縁膜を薄膜化することもできる。
したがって、高精度な半導体装置を得ることが可能である。
【００４７】
なお、本実施形態では、配線間絶縁層１２にＣＭＰ耐性の弱い低誘電率材料を用いたため、配線間絶縁層１２上に保護層１３を形成する例について説明したが、本発明はこれに限定されず、例えば配線間絶縁層１２に比較的ＣＭＰ耐性の強い材質の膜を用いた場合には保護層１３を形成しなくてもよい。
【００４８】
この場合には、配線間絶縁層１２上に犠牲膜２１を形成し、配線間絶縁層１２および犠牲膜２１に溝パターン１４を形成する。
また、溝パターン１４から突出した状態の配線材料層１７およびバリアメタル層１５を除去する際に配線間絶縁層１２がストッパーとなるため、配線間絶縁層１２に対する配線材料層１７およびバリアメタル層１５のＣＭＰ選択比が高くなるように、好ましくは選択比１０以上となるような材質を用いて、配線間絶縁層１２を形成することとする。
さらに、犠牲膜２１には、配線間絶縁層１２、およびバリアメタル層１５、配線材料層１７に対して選択的に除去可能な材質のものを用いることとする。
【００４９】
また、本実施形態ではバリアメタル層１５を形成する例について説明したが、配線材料層１７が配線間絶縁層１２中に拡散しないような材質である場合には、バリアメタル層１５を形成しなくてもよい。
この場合には第２段階研磨を行わず、第１段階研磨では、保護層１３が露出するまで、配線材料層１７を除去する。
【００５０】
なお上述した実施形態では、埋め込み配線プロセスにおける、いわゆるシングルダマシンプロセスについて説明したが、配線溝の底部にヴィアホールが形成された構成のデュアルダマシンプロセスにも適用可能である。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、溝パターンから突出した導電性材料膜を研磨して除去する際には、層間絶縁膜上には導電性材料膜が残存していないことから、配線間における研磨残りを防ぎ、配線間の短絡を防ぐことができるため、歩留りを向上させることができる。
【００５２】
また、溝パターンから突出した状態の導電性材料膜は研磨し易く、研磨の際に要する圧力も少なくて済むため、導電性材料膜の突出部分を研磨により除去しても、溝パターン内の導電性材料膜のディッシングやエロージョン、シンニングを防いで、溝パターン内の配線が薄くなることを抑制することができ、平坦化も容易である。
これにより、配線が薄くなることによる配線の信頼性の低下を防ぐだけでなく、溝パターン内に形成される配線の高さを設計通りに形成することができるため、配線の信頼性を確実に得ることができる。
【００５３】
さらに、配線の高さを設計通りに形成することができることから、高精度な半導体装置を得ることが可能であり、特に多層配線に適用した場合に顕著な効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施形態の一例を示す製造工程断面図（その３）である。
【図４】従来の技術における半導体装置の製造方法を示す製造工程断面図である（その１）。
【図５】従来の技術における半導体装置の製造方法を示す製造工程断面図である（その２）。
【符号の説明】
１１…基板、１２…配線間絶縁層、１３…保護層、１４…溝パターン、１５…バリアメタル層、１７…配線材料層、２１…犠牲膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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