(57)【要約】【課題】多数の半導体集積回路に対する独立した試験を同時に行えて、試験処理効率の向上を図れる半導体集積回路の試験装置及び試験方法を提供する。【解決手段】複数のＤＵＴ１６０１，１６０２，１６０３，１７０１，１７０２，１７０３，１８０１，１８０２，１８０３夫々に対応させて試験を実施する各１つのテストボード１３０１，１３０２，１３０３，１４０１，１４０２，１４０３，１５０１，１５０２，１５０３を設け、それらのテストボード１３０１，１３０２，１３０３、１４０１，１４０２，１４０３、１５０１，１５０２，１５０３を管理するマルチテストボードコントローラ１２０１，１２０２，１２０３を設け、各マルチテストボードコントローラ１２０１，１２０２，１２０３で管理される複数のテストボード１３０１，１３０２，１３０３、１４０１，１４０２，１４０３、１５０１，１５０２，１５０３をパラレルに動作させて各ＤＵＴ１６０１，１６０２，１６０３，１７０１，１７０２，１７０３，１８０１，１８０２，１８０３に対する独立した試験を同時に行う。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の被試験デバイス夫々を独立して試験する試験装置において、前記被試験デバイスに対する試験の要求を発すると共に、前記被試験デバイスにおける試験結果を受け取る制御装置と、夫々が前記被試験デバイス夫々に対する試験を実行して前記試験結果を得る複数のテスト部と、前記制御装置と前記テスト部との間に設けられており、前記制御装置からの試験の要求に応じて前記テスト部夫々での試験処理を制御すると共に、前記テスト部で得られた前記試験結果を前記制御装置へ転送する１または複数のコントロール部とを備えたことを特徴とする試験装置。
【請求項２】
前記コントロール部は、自身に接続されている複数のテスト部の中の１つのテスト部を選択するための選択信号を発生する選択手段と、前記複数のテスト部夫々から試験結果を取得して各テスト部単位で格納する手段と、前記制御装置からの試験の要求に対応した前記テスト部へのコマンドを発生するコマンド手段と、前記テスト部での試験処理が完了したか否かを識別する識別データを格納する手段と、各テスト部へロードするテストプログラムを格納する手段とを有することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記テスト部は、前記選択手段が発生した選択信号に応じて自身をイネーブルにする手段と、前記コマンド手段が発生したコマンドを認識する認識手段と、前記コマンドに基づいて対応する被試験デバイスの試験を実行する試験手段とを有することを特徴とする請求項２に記載の試験装置。
【請求項４】
前記テスト部は、前記試験手段にて取得された試験結果を格納する第１格納手段と、前記コントロール部からロードされたテストプログラムを格納する第２格納手段と、前記コントロール部からの指示に基づいて、前記認識手段、前記第１格納手段及び前記第２格納手段のいずれか１つをイネーブルにする手段とを更に有することを特徴とする請求項３に記載の試験装置。
【請求項５】
複数の被試験デバイスを試験する試験方法において、前記被試験デバイスに対する試験の要求を発すると共に前記被試験デバイスにおける試験結果を受け取る制御装置を設け、前記複数の被試験デバイス夫々に対応させて被試験デバイスの試験を実行する各１つのテスト部を設け、該テスト部複数個を管理するコントロール部を設け、該コントロール部で管理される複数のテスト部をパラレルに動作させて各被試験デバイスに対する独立した試験を同時に行うことを特徴とする試験方法。
【請求項６】
前記コントロール部を複数設け、該複数のコントロール部をパラレルに動作させてテスト部の管理動作を行うことを特徴とする請求項５に記載の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩウエハのような半導体集積回路等の被試験デバイスを試験する装置及び方法に関し、特に、多数の被試験デバイスに対して同時に独立した試験を行える試験装置及び試験方法に関する。
【０００２】
【従来の技術】
複数の被試験デバイス夫々に対して同時に独立した試験を行うことが従来からなされている（例えば、特許文献１参照）。図４は、特許文献１に開示された従来の試験装置の構成図である。この試験装置は、単独で動作する試験プログラムを内蔵したマイクロプロセッサ制御の複数の試験部３１〜３３と、各試験部３１〜３３の動作状態の監視機能及びマンマシンインターフェース機能を有するプロセッサ部１と、各試験部３１〜３３とプロセッサ部１との通信ルートの制御を行うインターフェース制御部２とを備えている。各試験部３１〜３３と各被試験装置４１〜４３とは１対１で接続されている。各試験部３１〜３３は、同一の内部構成をなしており、内部動作を制御するマイクロプロセッサ５１〜５３と、対応する被試験装置４１〜４３に対する試験を行う試験回路６１〜６３と、インターフェース制御部２との通信を行うインターフェース７１〜７３とを有する。
【０００３】
このような構成にて複数の被試験装置を試験する場合、まず、プロセッサ部１は、インターフェース制御部２を介して試験部３１へ通信要求を出力する。インターフェース制御部２は、通信要求を認識した後、試験部３１へ通信ルートを確保し、プロセッサ部１からの通信要求を試験部３１内にあるインターフェース７１を介してマイクロプロセッサ５１に伝える。マイクロプロセッサ５１は、状況に応じて通信が可能であれば通信可能の通知を、通信不可能であれば通信不可能の通知をインターフェース７１及びインターフェース制御部２を介してプロセッサ部１に返す。
【０００４】
プロセッサ部１は、マイクロプロセッサ５１から返されてきた通知が通信可能であれば、試験開始の要求をインターフェース制御部２及びインターフェース７１を介してマイクロプロセッサ５１へ伝える。マイクロプロセッサ５１は、試験開始の要求を認識した後、試験プログラムの実行を行い、試験回路６１を動作させて被試験装置４１に対する試験を開始する。プロセッサ部１は、この動作を順次試験部３２，３３に対しても同様に行い、被試験装置４２，４３の試験を開始する。また、プロセッサ部１はインターフェース制御部２を介して各試験部３１〜３３の動作状態をポーリングして、各試験部３１〜３３からの要求に対応できるようになっている。
【０００５】
試験部３１から試験完了のデータ転送を行う場合、まず、マイクロプロセッサ５１は、試験部３１内のインターフェース７１を介してインターフェース制御部２に対して転送要求を行う。インターフェース制御部２は、転送要求を確認した後、プロセッサ１に転送要求を出力し、プロセッサ部１とマイクロプロセッサ５１との通信ルートを確保する。プロセッサ部１は、ポーリングによってマイクロプロセッサ５１からの転送要求を認識した場合、インターフェース制御部２及びインターフェース７１を介して、データ転送可能の通知をマイクロプロセッサ５１へ返す。マイクロプロセッサ５１は、データ転送可能なことを認識し、プロセッサ部１に試験完了のデータ転送を行う。
【０００６】
その後、プロセッサ部１は、インターフェース制御部２のプロセッサ部１とマイクロプロセッサ５１との通信ルートを開放し、マイクロプロセッサ５１から送られてきたデータを処理した後、他の試験部３２，３３からの試験完了のデータ転送要求がないかポーリングして監視する。プロセッサ部１は、この動作を繰り返し行い、全ての試験部３１〜３３から試験完了のデータ転送が行われて試験は終了する。
【０００７】
また、各試験部３１〜３３からプロセッサ部１へ測定データも含めた試験結果を転送する場合も、試験完了のデータ転送と同様に、プロセッサ部１と各プロセッサ５１〜５３とは順次に通信を行い、各プロセッサ５１〜５３にて試験結果の転送が行われ、プロセッサ部１内では送られてきたデータの処理が行われる。
【０００８】
【特許文献１】
実開昭６４−４７１４８号公報
【０００９】
【発明が解決しようとする課題】
近年、複数の被試験デバイスに対する試験処理効率を向上させるために、ウエハ一括試験が行われ始めている。上記の従来技術の構成及び試験方法にてウエハ一括試験のように、多数の被試験装置に対して同時に独立した試験を行う場合、各被試験装置に１対１に試験部が接続されるため、同時に試験する被試験装置と同数の試験部数及び試験部内のマイクロプロセッサを設けており、１つのプロセッサ部からインターフェース制御部を介して各試験部内にある多数のマイクロプロセッサ１個ずつと順番に通信を行って、試験開始要求を出していく必要がある。また、１つのプロセッサ部にて、多数のマイクロプロセッサからの試験完了のデータ転送要求、試験結果の転送要求に全て対応する必要がある。
【００１０】
つまり、１つのプロセッサ部で全てのマイクロプロセッサの制御（試験開始等の要求）、並びに管理（各マイクロプロセッサからの試験完了要求、試験結果の転送要求、及び転送されてきた試験結果の処理等）を行わなければならないので、同時に試験する被試験装置の数が増えれば増えるほどプロセッサ部と各マイクロプロセッサとの通信時間、及びプロセッサ部内の処理時間が増加する。また、その影響により各試験部で得られた試験結果の転送時間、及び転送するまでの待ち時間が増加する。その結果、試験処理効率が低下して量産生産に影響を及ぼすことになるという問題がある。
【００１１】
本発明は斯かる事情に鑑みてなされたものであり、多数の被試験デバイスに対する独立した試験を同時に行うことができ、試験処理効率の大幅な向上を図れる試験装置及び試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の試験装置は、複数の被試験デバイス夫々を独立して試験する試験装置において、前記被試験デバイスに対する試験の要求を発すると共に、前記被試験デバイスにおける試験結果を受け取る制御装置と、夫々が前記被試験デバイス夫々に対する試験を実行して前記試験結果を得る複数のテスト部と、前記制御装置と前記テスト部との間に設けられており、前記制御装置からの試験の要求に応じて前記テスト部夫々での試験処理を制御すると共に、前記テスト部で得られた前記試験結果を前記制御装置へ転送する１または複数のコントロール部とを備えたことを特徴とする。
【００１３】
本発明の試験装置は、上記構成に加えて、前記コントロール部が、自身に接続されている複数のテスト部の中の１つのテスト部を選択するための選択信号を発生する選択手段と、前記複数のテスト部夫々から試験結果を取得して各テスト部単位で格納する手段と、前記制御装置からの試験の要求に対応した前記テスト部へのコマンドを発生するコマンド手段と、前記テスト部での試験処理が完了したか否かを識別する識別データを格納する手段と、各テスト部へロードするテストプログラムを格納する手段とを有することを特徴とする。
【００１４】
本発明の試験装置は、上記構成に加えて、前記テスト部が、前記選択手段が発生した選択信号に応じて自身をイネーブルにする手段と、前記コマンド手段が発生したコマンドを認識する認識手段と、前記コマンドに基づいて対応する被試験デバイスの試験を実行する試験手段とを有することを特徴とする。
【００１５】
本発明の試験装置は、上記構成に加えて、前記テスト部が、前記試験手段にて取得された試験結果を格納する第１格納手段と、前記コントロール部からロードされたテストプログラムを格納する第２格納手段と、前記コントロール部からの指示に基づいて、前記認識手段、前記第１格納手段及び前記第２格納手段のいずれか１つをイネーブルにする手段とを更に有することを特徴とする。
【００１６】
本発明の試験方法は、複数の被試験デバイスを試験する試験方法において、前記被試験デバイスに対する試験の要求を発すると共に前記被試験デバイスにおける試験結果を受け取る制御装置を設け、前記複数の被試験デバイス夫々に対応させて被試験デバイスの試験を実行する各１つのテスト部を設け、該テスト部複数個を管理するコントロール部を設け、該コントロール部で管理される複数のテスト部をパラレルに動作させて各被試験デバイスに対する独立した試験を同時に行うことを特徴とする。
【００１７】
本発明の試験方法は、上記方法において、更に、前記コントロール部を複数設け、該複数のコントロール部をパラレルに動作させてテスト部の管理動作を行うことを特徴とする。
【００１８】
本発明の試験装置及び試験方法にあっては、制御装置と複数のテストボードとの間に、制御装置からの要求を認識し、各テストボードの制御及び管理を行って整理した試験結果を制御装置へ転送するマルチテストボード制御部を設け、各テストボードによって対応する被試験デバイスの試験処理をパラレルに行う。これにより、多数の半導体集積回路などの被試験デバイスに対する独立した試験を同時に行えて、試験処理効率は非常に高くなる。なお、このようなマルチテストボード制御部を複数設けて、それらをパラレルに動作させる場合には、より多数の被試験デバイスに対する独立した試験を同時に行えて、試験処理効率は更に高くなる。
【００１９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面を参照して具体的に説明する。図１〜図３は、本発明による試験装置を説明するための図であり、具体的に、図１は本発明の全体構成を示す図であり、図２は図１におけるマルチテストボードコントローラ及びテストボードの内部構成を示す図であり、図３はマルチテストボードコントローラとテストボードとの接続状態を示す図である。
【００２０】
半導体集積回路などの被試験デバイスに対する本発明の試験装置は、図１に示すように、１つの制御装置１１０１と、コントロール部としての複数のマルチテストボードコントローラ１２０１〜１２０３と、各マルチテストボードコントローラ１２０１〜１２０３に接続されたテスト部としての複数のテストボード１３０１〜１３０３、１４０１〜１４０３、１５０１〜１５０３とを備えている。制御装置１１０１は、各マルチテストボードコントローラ１２０１〜１２０３の制御及び管理を行う機能とマンマシンインターフェース機能を有するプロセッサである。
【００２１】
制御装置１１０１と各マルチテストボードコントローラ１２０１〜１２０３とは、イーサネット１１０２で接続され、また、各マルチテストボードコントローラ１２０１〜１２０３と各テストボード１３０１〜１３０３、１４０１〜１４０３、１５０１〜１５０３とは、テストボード制御バス１９０１〜１９０３で接続されており、制御装置１１０１からの要求に対して各マルチテストボードコントローラ１２０１、１２０２、１２０３はパラレルに動作し、そして、パラレルに各テストボード１３０１〜１３０３、１４０１〜１４０３、１５０１〜１５０３の制御及び管理を行えるようになっている。各テストボード１３０１〜１３０３、１４０１〜１４０３、１５０１〜１５０３に対応して、試験対象である各半導体集積回路などの被試験デバイス（以下、ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）という）１６０１〜１６０３、１７０１〜１７０３、１８０１〜１８０３が１つずつ設けられている。
【００２２】
マルチテストボードコントローラ１２０１は、図２及び図３に示すように、通信部２２０１と、制御部２２０３と、テストプログラムローダ部２２０４と、テストボード選択部２２０５と、データログ格納部２２０６と、コマンド発生部２２０７と、テスト完了認識部２２０８と、制御インターフェース２２０９とを有している。
【００２３】
通信部２２０１は、イーサネット１１０２を介する制御装置１１０１との通信制御を行う。制御部２２０３は、テストボードコントローラ１２０１の全体を制御する。テストプログラムローダ部２２０４は、各テストボード１３０１〜１３０３へロードするテストプログラムのデータを格納する。テストボード選択部２２０５は、テストボード１３０１〜１３０３のいずれかを選択するテストボード選択信号と、テストボード１３０１，１３０２，１３０３上にあるコマンド認識部２４０５，２５０５，２６０５、アップロード用メモリ２４０４，２５０４，２６０４、ダウンロード用メモリ２４１０，２５１０，２６１０のいずれかを選択するテストボード内選択信号とを発生する。
【００２４】
データログ格納部２２０６は、各テストボード１３０１〜１３０３内のアップロード用メモリ２４０４，２５０４，２６０４から測定データも含めた試験結果を順次吸い上げ、各ボード１３０１〜１３０３単位に整理して格納する。コマンド発生部２２０７は、制御装置１１０１からの要求に対応したコマンドを発生する。テスト完了認識部２２０８は、どのテストボードにおける試験が完了したか、または全てのテストボード１３０１〜１３０３における試験が完了したかを認識する。制御インターフェース２２０９は、各テストボード１３０１〜１３０３とのインターフェースであって、各テストボード１３０１〜１３０３との通信制御を行う。
【００２５】
以上のような構成により、マルチテストボードコントローラ１２０１は、制御装置１１０１からの要求を認識でき、その要求に従って各テストボード１３０１〜１３０３の制御及び管理を行い、各テストボード１３０１〜１３０３単位に整理した試験結果を含むデータを制御装置１１０１へ転送することができるようになっている。
【００２６】
なお、図２及び図３にはマルチテストボードコントローラ１２０１の内部構成のみを示しているが、他のマルチテストボードコントローラ１２０２，１２０３もマルチテストボードコントローラ１２０１と同一の内部構成を有しており、その各構成部材の作用も同一であるため、マルチテストボードコントローラ１２０２，１２０３における内部構成の図示及び説明は省略する。
【００２７】
また、各テストボード１３０１〜１３０３は、図２及び図３に示すように、制御インターフェース２４０２，２５０２，２６０２と、テストボードイネーブル認識部２４０３，２５０３，２６０３と、アップロード用メモリ２４０４，２５０４，２６０４と、コマンド認識部２４０５，２５０５，２６０５と、マイクロプロセッサ２４０７，２５０７，２６０７と、テストプログラム格納部２４０８，２５０８，２６０８と、テスト用回路２４０９，２５０９，２６０９と、ダウンロード用メモリ２４１０，２５１０，２６１０と、ＣＰＵバス２４１１とを有する。
【００２８】
各制御インターフェース２４０２，２５０２，２６０２は、テストボード制御バス１９０１を介したマルチテストボードコントローラ１２０１とのインターフェースである。各テストボードイネーブル認識部２４０３，２５０３，２６０３は、マルチテスタボードコントローラ１２０１のテストボード選択部２２０５から発生されたテストボード選択信号に基づいて該当するテストボードまたは全てのテストボード１３０１〜１３０３をイネーブルにすると共に、テストボード内選択信号に基づいてコマンド認識部２４０５，２５０５，２６０５、アップロード用メモリ２４０４，２５０４，２６０４、またはダウンロード用メモリ２４１０，２５１０，２６１０のいずれか１つをイネーブルにする。
【００２９】
各テスト用回路２４０９，２５０９，２６０９は、対応するＤＵＴ１６０１，１６０２，１６０３に対して試験を実施する。各マイクロプロセッサ２４０７，２５０７，２６０７は、テスト用回路２４０９，２５０９，２６０９を制御する。
【００３０】
各ダウンロード用メモリ２４１０，２５１０，２６１０は、マルチテストボードコントローラ１２０１のテストプログラムローダ部２２０４から送られてきたテストプログラムのデータを一時的に格納する。各アップロード用メモリ２４０４，２５０４，２６０４は、各テストボード１３０１，１３０２，１３０３で取得された試験結果を一時的に格納する。テストプログラム格納部２４０８，２５０８，２６０８は、テストプログラムのデータを格納する。テストプログラムデータは、ダウンロード用メモリ２４１０，２５１０，２６１０に一旦格納された後、テストプログラム格納部２４０８，２５０８，２６０８に転送されて格納される。そして、マイクロプロセッサ２４０７，２５０７，２６０７の制御に基づいて、テストプログラム格納部２４０８，２５０８，２６０８のテストプログラムにより試験が実行される。
【００３１】
このような構成を有することにより、マルチテストボードコントローラ１２０１から各テストボード１３０１〜１３０３の制御及び管理が行え、各テストボード１３０１〜１３０３で取得された試験結果を吸い上げることができる。
【００３２】
なお、図２及び図３にはマルチテストボードコントローラ１２０１に連なるテストボード１３０１〜１３０３の内部構成のみを示しているが、他のマルチテストボードコントローラ１２０２，１２０３に連なるテストボード１４０１〜１４０３，１５０１〜１５０３もテストボード１３０１〜１３０３と同一の内部構成を有しており、その各構成部材の作用も同一であるため、テストボード１４０１〜１４０３，１５０１〜１５０３における内部構成の図示及び説明は省略する。
【００３３】
制御装置１１０１からの要求に対して各マルチテストボードコントローラ１２０１，１２０２，１２０３はパラレルに動作し、パラレルに各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３の制御及び管理を行える。制御装置１１０１は、適度な数のマルチテストボードコントローラ１２０１，１２０２，１２０３の制御及び管理を行うだけで良いため、通信時間は短くなる。また、各マルチコントローラ１２０１，１２０２，１２０３は、各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３から試験結果を整理して制御装置１１０１に転送するため、制御装置１１０１内での処理時間は短くなる。これにより、通信にかかる時間は短く、制御装置１１０１内の処理時間も短いため、ウエハ一括試験のように多数のＤＵＴ（半導体集積回路などの被試験デバイス）に対して同時に独立した試験を行っても、試験処理効率を低下させることがない。
【００３４】
次に、本発明における実際の試験手順の動作について説明する。まず、制御装置１１０１から各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３へ試験開始要求を行い、各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３が同時に試験を開始するまでの動作について説明する。
【００３５】
まず、制御装置１１０１は、各マルチテストコントローラ１２０１〜１２０３と順次通信を行い、制御装置１１０１内にあるテストプログラムのデータを順次各マルチテストコントローラ１２０１〜１２０３に転送する。各マルチテストコントローラ１２０１〜１２０３は、制御装置１１０１から送られてきたテストプログラムのデータをテストプログラムローダ部２２０４に格納し、格納が完了したことを制御装置１１０１に通知する。
【００３６】
次いで、制御装置１１０１は、各マルチテストコントローラ１２０１〜１２０３の制御部２２０３に対して、テストボード選択部２２０５からテストボード選択信号とテストボード内選択信号とをテストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３に送り、該当するテストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３及びダウンロード用メモリ２４１０〜２６１０を選択する。各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３のテストプログラムが同じ場合は、全てのテストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３が選択され、マルチテストボードコントローラ１２０１〜１２０３から全てのテストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３のダウンロード用メモリ２４１０〜２６１０に同時に書き込みが行われる。各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３でテストプログラムが異なる場合は、順次、該当するテストプログラムが各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３のダウンロード用メモリ２４１０〜２６１０に書き込まれることになる。これらの動作はテストプログラムのデータが変更された場合であり、変更がない限り、この動作は行われない。
【００３７】
次に、制御装置１１０１は、各マルチテストコントローラ１２０１〜１２０３と順次通信を行い、順次各マルチテストコントローラ１２０１〜１２０３に試験開始要求を出す。
【００３８】
なお、以下の説明はマルチテストコントローラ１２０１を例として行うが、各マルチテストコントローラ１２０１〜１２０３は、制御装置１１０１からの試験開始要求を認識した後、パラレルに動作し、各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３もパラレルに動作する。
【００３９】
マルチテストコントローラ１２０１は、制御装置１１０１からの試験開始要求を認識した後、テストボード選択部２２０５から全テストボード１３０１〜１３０３を選択する信号とコマンド認識部２４０５，２５０５，２６０５を選択する信号とを発生すると共に、コマンド発生部２２０７から試験開始のコマンド信号を発生する。これらの信号は、制御インターフェース２２０９及びテストボード制御バス１９０１を介して、各テストボード１３０１〜１３０３のテストイネーブル認識部２４０３，２５０３，２６０３に入力され、テストイネーブル認識部２４０３，２５０３，２６０３は、コマンド認識部２４０５，２５０５，２６０５を有効にする。
【００４０】
一方、各マイクロプロセッサ２４０７，２５０７，２６０７は、コマンド認識部２４０５，２５０５，２６０５を監視しているため、試験開始要求であることを認識し、各テストプログラム格納部２４０８，２５０８，２６０８に格納されているテストプログラムに基づき各テスト用回路２４０９，２５０９，２６０９を制御して各ＤＵＴ１６０１〜１６０３に対する試験を同時に独立して開始する。
【００４１】
次に、各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３で行われた試験結果を制御装置１１０１に格納する動作と、制御装置１１０１が全テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３の試験が完了したことを認識するまでの動作とについて説明する。なお、以下の説明はマルチテストコントローラ１２０１及びこれに連なるテストボード１３０１〜１３０３を例として行うが、各マルチテストコントローラ１２０１〜１２０３は、パラレルに動作し、各テストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３もパラレルに動作する。
【００４２】
各テストボード１３０１〜１３０３では、得られた試験結果を各アップロード用メモリ２４０４，２５０４，２６０４に順次格納し、試験完了時には試験が完了したことを識別できる完了識別データを各アップロード用メモリ２４０４，２５０４，２６０４に格納する。
【００４３】
一方、マルチテストボードコントローラ１２０１は、テストボード選択部２２０５から１つのテストボード１３０１を選択するテストボード選択信号とアップロード用メモリ２４０４を選択するテストボード内選択信号とを発生する。これらの信号は、制御インターフェース２２０９及びテストボード制御バス１９０１を介してテストボード１３０１に入力される。これによりテストボード１３０１はイネーブルになり、アップロード用メモリ２４０４が選択されてアクセス可能になる。
【００４４】
マルチテストボードコントローラ１２０１は、その時点でアップロード用メモリ２４０４に格納されている試験結果を吸い上げ、吸い上げられたデータ内にテスト完了を識別する完了識別データがあるか否かを確認すると共に、吸い上げた試験結果をデータログ格納部２２０６の予め決められた領域に格納する。データログ格納部２２０６の格納領域は、各テストボード１３０１〜１３０３毎に分割されており、テストボード１３０１からの試験結果は、テストボード１３０１に割り当てられている領域に格納される。また、吸い上げられたデータ内にテスト完了の完了識別データがある場合は、テスト完了認識部２２０８にテストボード１３０１の試験が完了したという結果を保存する。
【００４５】
このように、マルチテストボードコントローラ１２０１は、順次各テストボード１３０１〜１３０３を選択して各アップロード用メモリ２４０４，２５０４，２６０４に格納させている試験結果を吸い上げ、吸い上げられたデータ内にテスト完了を識別する完了識別データがあるか否かを確認すると共に、吸い上げた試験結果をデータログ格納部２２０６の予め決められた領域に格納し、吸い上げられたデータ内にテスト完了の完了識別データがある場合は、テスト完了認識部２２０８に試験が完了したという結果を保存する動作を繰り返して行う。
【００４６】
ある一定以上のデータがデータログ格納部２２０６に格納されると、制御装置１１０１と通信を行ってデータログ格納部２２０６に格納されているデータを制御装置１１０１に転送する。
【００４７】
また、テスト完了認識部２２０８で全てのテストボード１３０１〜１３０３の試験が完了したことを認識すると、制御装置１１０１と通信を行って全てのテストボード１３０１〜１３０３の試験が終了したことを通知する。
【００４８】
このようにして制御装置１１０１は、全てのマルチテストボードコントローラ１２０１〜１２０３から試験が終了した通知を受けた時点で、全てのテストボード１３０１〜１３０３，１４０１〜１４０３，１５０１〜１５０３の試験が完了したことを認識して終了する。
【００４９】
なお、各テストボードのアップロード用メモリからマルチテストボードコントローラのデータログ格納部へ試験結果を転送する際に、各テストボードから開始から完了までのデータをまとめて転送しても良いし、また、ある一定量のデータに分割して順次転送しても良い。転送された試験結果は、データログ格納部の予め割り振られている領域に整理されて書き込まれるため、データをまとめて転送する場合、データを分割して転送する場合のいずれにも容易に対応できる。
【００５０】
また、１つのテストボードからの全てまたは分割した試験結果の転送が終了して、他のテストボードからのマルチテストボードコントローラへのデータ転送に移った際、転送を終了したテストボードは次のテストプログラムによりテスト用回路を動作させ、ＤＵＴのテストを実行することができる。また、転送を行っていないテストボードもテストを実行していくことができる。
【００５１】
【発明の効果】
以上のように、本発明による半導体集積回路の試験装置及び試験方法は、制御装置と複数のテストボード間に、制御装置からの要求を認識し各テストボードの制御及び管理を行い整理した試験結果を制御装置へ転送できるマルチテストボードコントローラを設け、各テストボード上にはこのマルチテスタボードコントローラから制御及び管理できる手段を設けたので、ウエハ一括試験のような超多数個の被試験デバイスを同時に独立して試験が行え、生産効率が良くなり生産性を向上することができる。
【００５２】
また、各テストボードにテストボードイネーブル認識部とアップロード用メモリとを設けたので、マルチテストボードコントローラは各マイクロプロセッサと通信することなく、テストボードで取得された試験結果を吸い上げれるため、マルチテストボードコントローラの負荷は減り、マルチテストボードコントローラに接続できるテストボードの数も増やすことができる。
【００５３】
更に、ウエハ一括試験のような多数個の被試験デバイスに対して同時に独立した試験を行う場合は、テストボードの数も被試験デバイスと同じ数が必要になるため、テストボードは小さく安価にする必要があるが、本発明では、マイクロプロセッサもマルチテストボードコントローラと通信しなくてよいために低機能でよく、プロセッサ周辺のデバイスも少なくなり、テストボードのサイズを小さくできる効果がある。更に、結果として試験装置も安価にできるという効果を奏する。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の試験装置の全体構成を示す図である。
【図２】マルチテストボードコントローラ及びテストボードの内部構成を示す図である。
【図３】マルチテストボードコントローラとテストボードとの接続状態を示す図である。
【図４】従来の試験装置の構成例を示す図である。
【符号の説明】
１１０１  制御装置
１２０１，１２０２，１２０３    マルチテストボードコントローラ（コントロール部）
１３０１，１３０２，１３０３，１４０１，１４０２，１４０３，１５０１，１５０２，１５０３    テストボード（テスト部）
１６０１，１６０２，１６０３，１７０１，１７０２，１７０３，１８０１，１８０２，１８０３    ＤＵＴ（被試験デバイス）
２２０１    通信部
２２０３    制御部
２２０４    テストプログラムローダ部
２２０５    テストボード選択部
２２０６    データログ格納部
２２０７    コマンド発生部
２２０８    テスト完了認識部
２２０９    制御インターフェース
２４０２，２５０２，２６０２  制御インターフェース
２４０３，２５０３，２６０３  テストボードイネーブル認識部
２４０４，２５０４，２６０４  アップロード用メモリ
２４０５，２５０５，２６０５  コマンド認識部
２４０７，２５０７，２６０７  マイクロプロセッサ
２４０８，２５０８，２６０８  テストプログラム格納部
２４０９，２５０９，２６０９  テスト用回路
２４１０，２５１０，２６１０  ダウンロード用メモリ
【図１】
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【図２】
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【図３】
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【図４】
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