(57)【要約】【課題】トラップ層を有するフラッシュメモリにおいて、データ保持特性や、書き込み特性などを改善する。【解決手段】第１及び第２のソース・ドレイン領域と、コントロールゲートと、第１及び第２のソース・ドレイン領域間のチャネル領域とコントロールゲートとの間に設けられた絶縁性のトラップ層とを有するメモリセルを複数有する不揮発性メモリにおいて、トラップ層が、第１のソース・ドレイン領域に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、第２のソース・ドレイン領域に近接する領域であって、データ保持状態において電荷がトラップされる不使用ビット領域とを有することを特徴とする。【選択図】図８
2004079602.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリにおいて、
第１及び第２のソース・ドレイン領域と、コントロールゲートと、前記第１及び第２のソース・ドレイン領域間のチャネル領域と前記コントロールゲートとの間に設けられた絶縁性のトラップ層とを有するメモリセルを複数有し、
前記トラップ層が、前記第１のソース・ドレイン領域に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、前記第２のソース・ドレイン領域に近接する領域であって、データ保持状態で電荷がトラップされている不使用ビット領域とを有することを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、
前記使用ビット領域を消去状態にする消去動作モードが完了した時点で、または前記使用ビット領域への書き込み動作以前までに、前記不使用ビット領域が電荷がトラップされた状態になっていることを特徴とする不揮発性メモリ。
【請求項３】
請求項２において、
前記消去動作モードで、前記不使用ビット領域と前記使用ビット領域の両方にを電荷がトラップされた状態にし、次いで、複数のメモリセルに対して、前記使用ビット領域を消去状態にすることを特徴とする不揮発性メモリ。
【請求項４】
請求項２において、
前記消去動作モードで、前記不使用ビット領域と使用ビット領域の両方に電荷がトラップされた状態にし、次いで、複数のメモリセルに対して、両ビット領域を消去状態にし、更に、前記不使用ビット領域を電荷がトラップされた状態にすることを特徴とする不揮発性メモリ。
【請求項５】
請求項２において、
前記消去動作モードで、前記不使用ビット領域と使用ビット領域の両方に電荷がトラップされた状態にし、次いで、複数のメモリセルに対して、両ビット領域を消去状態にし、
書き込み動作モードで、前記不使用ビット領域を電荷がトラップされた状態にすることを特徴とする不揮発性メモリ。
【請求項６】
不揮発性メモリにおいて、
第１及び第２のソース・ドレイン領域と、コントロールゲートと、前記第１及び第２のソース・ドレイン領域間のチャネル領域と前記コントロールゲートとの間に絶縁性のトラップ層とを有するメモリセルを複数有し、
前記トラップ層が、前記第１又は第２のソース・ドレイン領域の一方に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、前記第１又は第２のソース・ドレイン領域の他方に近接する領域であって、データの記憶に使用されない不使用ビット領域とを有し、
前記トラップ層の使用ビット領域と不使用ビット領域とが、所定回数の書き換えのたびに入れ替えられることを特徴とする不揮発性メモリ。
【請求項７】
請求項６において、
更に、前記トラップ層のどちらの領域が前記使用ビット領域かを記憶する使用ビット判定メモリを有し、
前記使用ビット領域と不使用ビット領域とを入れ替えた時は、前記使用ビット判定メモリのデータが反転されることを特徴とする不揮発性メモリ。
【請求項８】
請求項７において、
消去動作モードにおいて、少なくとも前記不使用ビット領域が消去状態にされ、前記使用ビット判定メモリのデータが書き換えられることを特徴とする不揮発性メモリ。
【請求項９】
請求項７において、
前記消去動作モード、書き込み動作モード、読み出し動作モードの少なくともいずれかのモードにおいて、前記使用ビット判定メモリのデータに応じて、使用ビット領域が判定されることを特徴とする不揮発性メモリ。
【請求項１０】
請求項６において、
消去動作モードにおいて、前記使用ビット領域と不使用ビット領域とに電荷がトラップされた状態から、複数のメモリセルに対して、新たな使用ビット領域が消去され、新たな不使用ビット領域は電荷がトラップされた状態のままにされることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷をトラップするトラップ層を有する不揮発性メモリに関し、特に、各種の特性が改善された不揮発性メモリに関する。
【０００２】
【従来の技術】
半導体不揮発性メモリの一つであるフラッシュメモリには、コントロールゲートと半導体基板との間に酸化膜に囲まれた導電性のフローティングゲートを有するタイプと、コントロールゲートと半導体基板との間が酸化膜、窒化膜、酸化膜で構成され、その絶縁膜である窒化膜をトラップ層とするタイプとがある。上記２つのタイプのうち、後者は、絶縁膜からなるトラップ層（またはトラップゲート）に電荷をトラップさせてセルトランジスタの閾値を変化させ、データ０と１を記憶する。トラップ層は絶縁性であるため、トラップ層内で電荷は移動することができない。従って、トラップ層の両端にそれぞれ電荷を蓄積することができ、２ビット情報を記憶することが可能になる。
【０００３】
図１は、トラップ層を有する不揮発性メモリセルの断面図である。Ｐ型の半導体基板ＳＵＢの表面にＮ型の第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２とが設けられ、それらにより挟まれるチャネル領域上に、シリコン酸化膜ＯＸ１、シリコン窒化膜ＴＲＰ、シリコン酸化膜ＯＸ２、及び導電性のコントロールゲートＣＧが順に形成される。シリコン窒化膜ＴＲＰはトラップ層として、その両端の黒丸で示した領域にそれぞれ電荷を蓄積することができる。第１及び第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、ある動作では一方がソース、他方がドレインとして動作し、別の動作では一方がドレイン、他方がソースとして動作する。
【０００４】
図２は、トラップ層を有する不揮発性メモリセルの動作を示す図である。書き込み動作では、コントロールゲートに例えば９Ｖ、第１のソース・ドレインＳＤ１に例えば５Ｖ、第２のソース・ドレインＳＤ２と基板に例えば０Ｖをそれぞれ印加し、チャネル内に発生するホットエレクトロンをトラップ層にトラップさせる。このチャネルホットエレクトロン注入により、トラップ層の右端に電子が注入される。また、消去動作では、コントロールゲートに例えば−６Ｖ、第１のソース・ドレインＳＤ１に例えば６Ｖをそれぞれ印加し、第２のソース・ドレインＳＤ２をフローティング状態にして、第１のソース・ドレインＳＤ１から基板内に流れるバンド間トンネル電流で発生するホールをトラップ層に注入させる。これにより、トラップ層内にトラップされていた電子と中和され、トラップ層内に電子はなくなる。消去動作では第１及び第２のソース・ドレインを同じ電位（６Ｖ）にしても良い。この場合は、両側からの発生するホールがトラップ層に注入される。
【０００５】
読み出し動作では、第１及び第２のソース・ドレイン間に書き込み動作と逆方向の電圧を印加する。いわゆるリバースリードである。例えば、第１のソース・ドレインＳＤ１には例えば０Ｖを、第２のソース・ドレインＳＤ２には例えば１．５Ｖをそれぞれ印加し、更に、コントロールゲートに例えば５Ｖを印加する。この時、トラップ層の右端に電子がトラップされている場合は、チャネルが形成されずにドレイン電流は流れないが、電子がトラップされていない場合は、チャネルが形成されてドレイン電流が流れる。これにより、データを読み出すことができる。
【０００６】
トラップ層の左端に電子を蓄積する場合は、図２の第１及び第２のソース・ドレインＳＤ１，ＳＤ２の関係は逆になる。
【０００７】
このように絶縁性のトラップ層を有する不揮発性メモリは、セルに２ビットのデータを蓄積することができ、多ビットメモリセルとして期待される。一方で、絶縁性トラップ層を有するセル構造は、導電性のフローティングゲートを有するセル構造に比較して、製造プロセスが簡単になるというメリットを有する。
【０００８】
そこで、絶縁性トラップ層を有する不揮発性メモリにおいて、トラップ層の一端のみを電子の蓄積領域として利用して、１ビット記憶のメモリセルとして使用することが提案されている。
【０００９】
この提案では、トラップ層の片側のみをデータ蓄積領域に利用し、トラップ層の反対側は常に消去状態に保つようにする。メモリとして不使用の反対側領域に電子が注入されると、セルトランジスタの閾値電圧が高くなり、メモリとして使用する側のデータ読み出し時の読み出し電圧が高くなる問題があるからである。更に、不使用の反対側領域に電子を注入するためには、そのための書き込み（プログラム）動作が必要になり、データの書き換えが複雑になることも問題である。
【００１０】
図３は、上記提案の従来のメモリの消去動作のフローチャート図である。図３には、フローチャートに加えて、各ステップでのセルトランジスタの電子のトラップ状態が黒丸で示される。ここではトラップ層の右端がメモリとして使用されるビットであり、左端は不使用ビットである。
【００１１】
消去開始時点Ｓ１では、トラップ層の右端に電子がトラップされない状態か若しくはトラップされている状態である。そこで、消去動作では、最初に消去前書き込み工程が行われる（Ｓ２）。これにより、トラップ層の両端に電子が注入される。そして、図２に示した消去工程Ｓ３が行われ、トラップ層の両端にホールが注入され、使用ビット側と不使用ビット側の両方が消去状態になる。そして、その後の書き込み動作により、使用ビット側に電子が注入される。
【００１２】
このように、従来の１ビット記憶タイプのトラップ層を有する不揮発性メモリでは、不使用ビット側は常に消去状態に保たれ、一連の消去動作を終了した時点でも、不使用ビット側は消去状態にされる。
【００１３】
【発明が解決しようとする課題】
しかしながら、本発明者によれば、トラップ層を有する不揮発性メモリセルを１ビット記憶として使用する場合、次の課題があることが判明した。図４は、書き込み時間と閾値電圧Ｖｔｈとの関係を示す図である。トラップ層に電荷を蓄えてデータを記憶する不揮発性メモリでは、使用ビットの閾値電圧は反対側の不使用ビットの閾値電圧の影響を少なからず受ける。従って、反対側の不使用ビットに電子がトラップされている場合（書き込み状態）とトラップされていない場合（消去状態）では、使用ビットの閾値電圧は異なる。つまり、反対側の不使用ビットが書き込み状態のほうが、その閾値電圧は高くなる。
【００１４】
それに伴い、使用ビットの書き込み時間も影響を受ける。図４に示されるとおり、書き込み開始時点で反対側ビットが書き込み状態ＷＲの閾値電圧が消去状態ＥＲよりも高く、それに伴い、所定の閾値電圧Ｖｔ１に達する時間も、反対側ビットが書き込み状態ＷＲのほうが消去状態ＥＲよりも早くなる。従って、反対側ビットが書き込み状態であれば、使用ビットの書き込み時間を短くすることができる。
【００１５】
図５は、データ保持時間と閾値電圧Ｖｔｈとの関係を示す図である。この図では、書き込み直後であるデータ保持時間がゼロの時は、所定の閾値電圧Ｖｔ１であったものが、データ保持時間が長くなると、反対側ビットが消去状態ＥＲの場合は、その閾値電圧の低下が大きく、反対側ビットが書き込み状態ＷＲの場合は、その閾値電圧の低下が少ないことが示される。これは、反対側ビットにも電子が蓄積されている場合は、使用ビットに蓄積された電子が抜けて使用ビット側の閾値電圧が低下する割合が、反対側ビットに電子が蓄積されていない場合に比較して、小さいことを意味する。
【００１６】
更に、図６は、書き換え回数とチャージロス量の関係を示す図である。この図は、書き換え回数が増加するに伴い、トラップ層内のチャージ（電子）が減少する量が増加することを示している。これは、書き換え回数の増加に伴い第１の酸化膜ＯＸ１（図１参照）への電界ストレス印加回数が増加して、劣化することが原因である。
【００１７】
そこで、本発明の目的は、１ビット記憶を行うトラップ層を有する不揮発性メモリにおいて、書き込み時間を短くし、或いはデータ保持特性を改善したメモリを提供することにある。
【００１８】
更に、本発明の別の目的は、１ビット記憶を行うトラップ層を有する不揮発性メモリにおいて、書き換え回数に依存するチャージロス量を抑えることができるメモリを提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、第１及び第２のソース・ドレイン領域と、コントロールゲートと、第１及び第２のソース・ドレイン領域間のチャネル領域とコントロールゲートとの間に設けられた絶縁性のトラップ層とを有するメモリセルを複数有する不揮発性メモリにおいて、トラップ層が、第１のソース・ドレイン領域に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、第２のソース・ドレイン領域に近接する領域であって、データ保持状態で電荷がトラップされる不使用ビット領域とを有することを特徴とする。好ましくは、消去動作完了状態では、不使用ビット領域が電荷がトラップされた状態にされる。
【００２０】
上記の発明の側面によれば、消去動作完了状態では、不使用ビット領域に電荷がトラップされている。従って、その後の使用ビット領域への書き込み動作では、書き込み時間が短くなる。更に、書き込み後のデータ保持状態でも、常に不使用ビット領域に電荷がトラップされているので、使用ビット領域に電荷がトラップされた時の閾値電圧の低下の程度を抑えることができる。
【００２１】
上記の目的を達成するために、本発明の第２の側面は、第１及び第２のソース・ドレイン領域と、コントロールゲートと、第１及び第２のソース・ドレイン領域間のチャネル領域とコントロールゲートとの間に設けられた絶縁性のトラップ層とを有するメモリセルを複数有する不揮発性メモリにおいて、トラップ層が、第１のソース・ドレイン領域に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、第２のソース・ドレイン領域に近接する領域であって、前記使用ビット領域への書き込み動作以前までに電荷がトラップされる不使用ビット領域とを有することを特徴とする。
【００２２】
上記第２の側面において、より好ましい実施例では、使用ビット領域に書き込みが行われる時に、同じトラップ層の不使用ビット領域にも書き込みが行われる。従って、使用ビット領域に電荷がトラップされた時のデータ保持特性を上げることができ、且つ、不使用ビット領域への書き込み動作を使用ビット領域が書き込まれるメモリセルに限定することで、不使用ビット領域への書き込み工程を減らすことができる。この場合、不使用ビット領域に書き込みを行った後にその使用ビット領域に書き込みを行えば、書き込み特性も改善される。
【００２３】
上記の目的を達成するために、本発明の第３の側面は、第１及び第２のソース・ドレイン領域と、コントロールゲートと、第１及び第２のソース・ドレイン領域間のチャネル領域とコントロールゲートとの間に絶縁性のトラップ層とを有するメモリセルを複数有する不揮発性メモリにおいて、トラップ層が、第１又は第２のソース・ドレイン領域の一方に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、第１又は第２のソース・ドレイン領域の他方に近接する領域であって、データの記憶に使用されない不使用ビット領域とを有し、トラップ層の使用ビット領域と不使用ビット領域とが、所定回数の書き換えのたびに入れ替えられることを特徴とする。
【００２４】
上記の発明の側面によれば、トラップ層の第１及び第２のソース・ドレイン領域にそれぞれ近接する第１及び第２の領域が、使用ビット領域と不使用ビット領域に割り当てられ、その割り当てが所定回数の書き換え毎に入れ替えられるので、第１及び第２の領域への書き換え回数を減らす（具体的には半減させる）ことができる。従って、書き換え回数の増大によるトラップ層内のチャージロス量の増大を抑えることができる。
【００２５】
発明の第３の側面において、より好ましい実施例では、使用ビット領域を記憶する使用ビット判定メモリを有する。使用ビット領域と不使用ビット領域とを入れ替えた時は、この使用ビット判定メモリのデータも書き換えられる。従って、読み出し動作、書き込み動作及び消去動作において、使用ビット領域がどちらに位置するかを、使用ビット判定メモリをチェックすることにより判定することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２７】
図７は、本実施の形態における不揮発性メモリの構成図である。このメモリは、図１に示したトラップ層を有する不揮発性メモリセルを複数有するセルアレイ１０と、そのＸデコーダ１２と、Ｙデコーダ１４と、それに対応するアドレスラッチ回路１６とを有する。セルアレイ１０は、消去単位である複数のセクタを有する。また、セルアレイ１０から読み出されるデータや、書き込まれるデータをラッチするデータラッチ回路１８と、外部から書き込みデータを入力し、外部に読み出しデータを出力する入出力バッファ２０とを有する。入出力バッファ２０は、チップイネーブル／出力イネーブル回路２４により制御される。
【００２８】
また、このメモリの書き込み動作、消去動作、読み出し動作を制御する制御回路２２が設けられ、この制御回路２２は、制御信号／ＷＥ、／ＣＥ、／ＯＥと、アドレスＡｄｄと、データＤＡＴＡのそれぞれの外部端子から供給されたコマンドに応答して、対応する動作を制御する。制御回路２２の制御に応答して、書き込み回路２６と読み出し回路２８と消去回路３０とが、メモリセルアレイ１０に対して対応する動作を行う。
【００２９】
更に、本実施の形態においては、使用ビット判定メモリ３２が設けられている。この使用ビット判定メモリ３２には、メモリセルのトラップ層のどちら側が使用ビット領域か不使用ビット領域かを示すデータが格納される。従って、後述する使用ビット領域と不使用ビット領域とを入れ替える実施の形態では、この使用ビット判定メモリ３２をチェックして使用ビット領域を確認し、使用ビット領域と不使用ビット領域とを入れ替えた時は、この使用ビット判定メモリ３２のデータが書き換えられる。
［第１の実施の形態］
図８は、第１の実施の形態における自動消去動作のフローチャート図である。図８には、各工程におけるメモリセルのトラップされた電荷（実施の形態では電子であり、以下電子で説明する）が黒丸で示される。第１の実施の形態では、トラップ層の不使用ビット領域を、消去動作完了時に書き込み状態（電子トラップ状態）にする。図中、トラップ層の右側が使用ビット領域、左側が不使用ビット領域に割り当てられているものとする。
【００３０】
自動消去動作が開始される時（Ｓ１０）では、トラップ層の左側の不使用ビット領域は電子がトラップされた書き込み状態にあり、トラップ層の右側の使用ビット領域には、書き込みが行われていれば電子がトラップされており、未書き込みであれば電子はトラップされていない。そこで、消去前書き込み工程Ｓ１１にて、トラップ層の使用ビット領域に電子がトラップされる。この消去前書き込み工程は、図２の書き込み動作と同じであり、各メモリセルに対して個別に行われる。この結果、工程Ｓ１１で図示されるとおりトラップ層の両側に電子が注入される。
【００３１】
この状態で、右側の使用ビット領域のみ消去工程によりホールが注入されて消去状態にされる（Ｓ１２）。この消去工程Ｓ１２は、セクタ内の複数のメモリセルに対して一括して行われる。消去工程Ｓ１２は、消去ベリファイと消去パルス印加とを少なくとも有する。消去工程後に、不使用ビット領域に対して、書き込み状態であるか否かをチェックする書き込みベリファイが行われ、書き込みが不十分の場合は、不使用ビット領域に対して書き込み工程が行われる（Ｓ１３）。消去動作開始時において、トラップ層の左側の不使用ビット領域は書き込み状態であるので、この工程Ｓ１３での書き込み動作では、ベリファイパスにより書き込み処理はほとんど行われない。
【００３２】
図９は、使用ビット領域のみ消去する時のセルアレイの印加電圧の例を示す図である。図９のセルアレイには、ワード線ＷＬ０〜ＷＬ２と、ビット線ＢＬ０〜ＢＬ５と、それらの交差位置にそれぞれ配置されたメモリセルＭＣとを有する。ビット線は、図示しないデータラッチ回路にそれぞれ接続される。図９のメモリセルは、両ソース・ドレインがそれぞれビット線に接続される。従って、左右に隣接するメモリセルＭＣは、使用ビット領域がそれぞれ逆になる。即ち、メモリセルＭＣ０、ＭＣ２、ＭＣ４は、トラップ層の左側が使用ビット領域であり、メモリセルＭＣ１、ＭＣ３、は、トラップ層の右側が使用ビット領域である。つまり、図８に示したメモリセルは、図９におけるメモリセルＭＣ１、ＭＣ３に対応する。
【００３３】
図８の消去前書き込み工程Ｓ１１が終了した時点では、全てのメモリセルのトラップ層の両側が電子がトラップされた書き込み状態になっている。その状態で、使用ビット領域にのみ消去工程が行われる（Ｓ１２）。そのために、ワード線ＷＬには例えば−６Ｖが、偶数ビット線ＢＬ０、ＢＬ２、ＢＬ４には例えば６Ｖが印加され、そして、奇数ビット線ＢＬ１、ＢＬ３、Ｂｌ５は例えばフローティング状態（Ｆｌｏａｔ）にされる。その結果、メモリセルＭＣ０、ＭＣ２、ＭＣ４にはトラップ層の右側が消去状態になり、メモリセルＭＣ１、ＭＣ３にはトラップ層の左側が消去状態になる。その結果、自動消去動作終了時点で、不使用ビット領域は書き込み状態で、使用ビット領域は消去状態になる。図９に示されるように、消去工程Ｓ１２では、複数のメモリセルに対して一括して消去パルスが印加される。
【００３４】
自動消去動作が終了した後は、記憶データに応じて、使用ビット領域に電子がトラップされて書き込み状態（データ０）にされる。この書き込み動作は、図２に示した通りであり、トラップ層の不使用ビット領域に電子がトラップされて書き込み状態になっているので、図４に示すとおり、書き込み時間を短くすることができる。更に、書き込み後のデータ保持状態でも、トラップ層の不使用ビット領域が書き込み状態になっているので、図５に示すとおり、データ保持時間が長くなっても閾値電圧の低下は抑制される。
【００３５】
更に、読み出し動作は、図２に示した通りであり、使用ビット領域に対してセルトランジスタが電流を流すか流さないかにより、データ読み出しが行われる。
【００３６】
図１０は、第１の実施の形態における別の自動消去動作のフローチャート図である。この消去動作では、消去前書き込み工程Ｓ１１と、不使用ビットのベリファイ及び書き込み工程Ｓ１３とは、図８の自動消去動作と同じであるが、消去前書き込み工程Ｓ１１の後で、使用ビット領域と不使用ビット領域の両方が消去される（Ｓ１４）。図１０に示されるとおり、消去前書き込み工程Ｓ１１が行われると、メモリセルのトラップ層の両側に電子がトラップされて書き込み状態にされる。そこで、コントロールゲートに−６Ｖを、両ソース・ドレイン領域に６Ｖをそれぞれ印加することで、チャネル領域にトンネル注入されたホットホールを、トラップ層の両側に注入する。その結果、トラップ層の使用ビット領域と不使用ビット領域の両側が、消去状態にされる。この消去工程Ｓ１４も、セクタ内の複数のメモリセルに対して行われ、複数のメモリセルに対して消去パルスが一括して印加される。
【００３７】
トラップ層の両側に電子がトラップされた状態では、工程Ｓ１４のように、両側に対して同時に消去工程を行うことが、片側のみに対して消去工程を行うよりも消去を高速化することができる。この理由は、トラップ層の両側に電子がトラップされた状態では、その電子の分布によりトラップ層の中央部にも電子がトラップされていて、従って、片側にのみホットホールを注入するのではなく、両側からホットホールを注入することで、トラップ層全体にホットホールを注入することができ、少ない消去パルスで消去を完了することができるからである。片側のみにホットホールを注入したのでは、トラップ層の中央部にトラップされている電子により、なかなか消去状態にならないのである。
【００３８】
図１１は、使用ビット領域と不使用ビット領域の両方を消去する時のセルアレイの印加電圧の例を示す図である。上記の通り、ワード線ＷＬには−６Ｖが印加され、全てのビット線に６Ｖが印加される。
【００３９】
そして、図１０の工程Ｓ１３にて、不使用ビット領域に対して、書き込みベリファイと書き込み工程が行われ、トラップ層の左側の不使用ビット領域に電子がトラップされ、書き込み状態となる。トラップ層の右側の使用ビット領域は消去状態のままである。
【００４０】
上記のように、自動消去動作において、消去前書き込み工程の後で、両ビット領域を消去状態にしてもよい。但し、その場合は、不使用ビット領域に対する書き込み工程Ｓ１３での書き込み時間が、図８の場合よりも長くなる。但し、自動消去動作自体が長時間を要する動作であるので、その一連の動作のなかで不使用ビット領域への書き込みを行うことで、フラッシュメモリの全体のパフォーマンス低下を避けることができる。
【００４１】
図１０，１１の一連の消去動作が完了した時点で、トラップ層の不使用ビット領域が書き込み状態になっているので、その後の使用ビット領域に対する書き込み時間を短くすることができ、更にデータ保持時間が長くなっても閾値電圧の低下を抑制することができる。
【００４２】
図１０の消去動作では、最後に不使用ビット領域側に書き込みを行い電子をトラップさせている。しかしながら、消去動作ではこの不使用ビット領域への書き込み処理を省略し、その後の使用ビットへの書き込み動作の時にそのメモリセルの不使用ビットへの書き込みを同時に行うようにしてもよい。つまり、図５に示したようなデータの保存特性の改善は、不使用ビット領域に電子がトラップされた状態に対するものである。従って、プログラム動作時に実際に書き込まれるメモリセルにのみ不使用ビット領域への書き込み処理を行えば、全体で書き込み処理数を減らすことができる。つまり、図１０のように、消去動作時に全てのメモリセルの不使用ビット領域に書き込み処理を行う必要はない。
【００４３】
また、使用ビット領域への書き込みを行う以前までに不使用ビット領域への書き込みを完了させれば、図５に示されるとおり、書き込まれたデータの保持特性を改善することができる。更に、使用ビット領域への書き込みを行う直前で不使用ビット領域に書き込みを行えば、使用ビット領域への書き込み特性を改善することができる。
【００４４】
図１２、図１３、図１４は、上記の変形例における書き込み動作のフローチャート図である。３種類の書き込み動作（プログラム動作）について説明する。
【００４５】
図１２の例は、指定されたアドレスのメモリセルの使用ビット領域への書き込みを行い、その書き込みベリファイをパスした後に不使用ビット領域への書き込みを行う。つまり、指定アドレスの書き込みベリファイＳ１５をパスするまで、指定アドレスの使用ビット領域への書き込みパルスの印加Ｓ１６を繰り返し、書き込みベリファイをパスしたら、同じアドレスのメモリセルの不使用ビット領域への書き込みパルスの印加Ｓ１８を、その書き込みベリファイＳ１７をパスするまで繰り返す。
【００４６】
図１３の例は、指定されたアドレスのメモリセルの使用ビット領域への書き込みを行う時に、使用ビット領域への書き込みパルスの印加Ｓ１６と同時に、不使用ビット領域への書き込みパルスの印加Ｓ１８も強制的に行う。両書き込みパルス印加Ｓ１６，Ｓ１８は、指定アドレスの使用ビット領域への書き込みベリファイＳ１５がパスするまで繰り返される。但し、不使用ビット領域への書き込みベリファイは行わない。トラップ層へ電子を注入する書き込み動作では、最初の書き込みパルスの印加で、大量の電子が注入される。そして、その後の書き込みパルスの印加では、注入される電子の量は最初のパルス時に比較すると非常に少ない。従って、データ読み出しを伴わない不使用ビット領域への書き込みベリファイを省略しても、何ら支障はなく、不使用ビット領域にいくらかの電子がトラップされていれば、データ保持特性が改善されるのである。
【００４７】
図１４の例は、指定されたアドレスのメモリセルへの書き込み処理に先立って、不使用ビット側に書き込みパルスを特定回数だけ印加し（Ｓ１８）、その後指定されたアドレスの使用ビット側への書き込み処理を行う。つまり、書き込みベリファイＳ１５をパスするまで、使用ビット領域への書き込みパルスの印加Ｓ１６を繰り返す。この例では、不使用ビット領域への書き込みパルスの印加は特定回数のみであるが、前述のとおり十分な量の電子を注入することができる。従って、その後の書き込み時間の短縮とデータ保持特性の改善が得られる。
［第２の実施の形態（不使用ビットを書き込み状態にする例）］
図６に示されるとおり、フラッシュメモリは書き換え回数が増加するに伴い、トラップ層内にトラップしたチャージ（電荷）が消失する量が増加する。これは、書き換えるたびに書き込みパルスや消去パルスが印加され、それに伴うストレスにより、ゲート酸化膜などが劣化することが一つの原因と考えられる。
【００４８】
そこで、第２の実施の形態では、絶縁性のトラップ層であれば両側のトラップ領域を別々に使用できることを利用して、所定回数の書き換えのたびに、トラップ層の使用ビット領域と不使用ビット領域とを入れ替える。その結果、書き換え処理がトラップ層の２つの領域に分散されるので、それぞれの領域に対しては、書き換え回数を半減させることができ、チャージロス量の増加を抑えることができる。
【００４９】
図１５は、第２の実施の形態における消去動作のフローチャート図である。説明の都合上、トラップ層の左側を奇数ビット領域（Ｏ）、右側を偶数ビット領域（Ｅ）とする。図１５のフローチャートの左側には、使用ビット領域が奇数だったものが偶数に置き換えられる例を、右側にはその逆の例をそれぞれ示している。
【００５０】
まず、自動消去が開始される時点Ｓ２０では、左側のメモリセルでは奇数側（Ｏ）が使用ビット領域であり、書き込みの有無により電子がトラップされているかトラップされていない状態にある。右側のメモリセルは偶数側（Ｅ）が使用ビット領域である。最初に、コントローラは、使用ビット判定メモリを読み出して（Ｓ２１）、どちらのビット領域が使用ビット領域か否かを検出する（Ｓ２２）。奇数側（Ｏ）が使用ビットの場合は、判定メモリの出力がＮ＝１であり（Ｓ２３）、消去前書き込みでは、奇数側（Ｏ）に対して書き込みを行う（Ｓ２４）。但し、自動消去動作に入る前に既に書き込みが行われている場合は、この消去前書き込みでは、書き込みパルスを印加しなくても書き込みベリファイをパスする。上記の消去前書き込みは、メモリセルに対して個別に行われる。
【００５１】
そして、今度は偶数側の元不使用ビット領域に対して消去工程を行う（Ｓ２５）。これにより、奇数側（Ｏ）には電子がトラップされたままで、偶数側（Ｅ）には電子がトラップされない状態になる。そして、使用ビットが入れ替えられたことに伴い、使用ビット判定メモリに書き込み処理が行われ、データをＮ＝０に反転される（Ｓ２６）。最後に、新たに不使用ビット領域になった奇数側（Ｏ）に対して書き込みベリファイと書き込み処理が行われる（Ｓ２７）。この例では、奇数側（Ｏ）は既に書き込み状態であるので、ベリファイをパスし書き込みパルスは印加されない。その結果、メモリセルは、奇数側（Ｏ）に電子がトラップされ、偶数側（Ｅ）は消去状態になる。
【００５２】
図１６は、上記の消去前書き込み工程Ｓ２４と、消去工程Ｓ２５における制御電圧の例を示す図である。消去前書き込みＳ２４では、奇数ビット線に５Ｖが、偶数ビット線に０Ｖが印加されて、各メモリセルの奇数コラム側の領域に電子が注入される。この消去前書き込みは、各メモリセル毎に順番に１個ずつ行われる。但し、全メモリセルに一斉に消去前書き込みを行っても良い。次に、消去工程では、奇数ビット線をフローティング状態にし、偶数ビット線に６Ｖが印加されて、各メモリセルの偶数コラム側の領域にホールが注入される。図１５に示されたメモリセルは、図１６のメモリセルＭＣ１に対応する。このように、消去工程Ｓ２５では、複数のメモリセルに対して消去パルスが一括して印加される。
【００５３】
一方、使用ビット判定メモリを読み出したときに、読み出しデータがＮ＝０で使用ビット領域が偶数側（Ｅ）だったとすると（Ｓ２８）、消去前書き込み処理では使用ビット領域の偶数側に書き込みが行われる（Ｓ２９）。そして、奇数側（Ｏ）に消去工程が行われる（Ｓ３０）。それに伴い、使用ビット判定メモリは消去されてデータＮ＝１に変更される（Ｓ３１）。最後に、新たに不使用ビット領域になった偶数側（Ｅ）に対して書き込みベリファイと書き込み処理が行われる（Ｓ３２）。その結果、メモリセルは、偶数側（Ｅ）に電子がトラップされ、奇数側（Ｏ）は消去状態になる。
【００５４】
図１７は、上記の消去前書き込み工程Ｓ２９と消去工程Ｓ３０における制御電圧の例を示す図である。消去前書き込み工程Ｓ２９では、奇数ビット線に０Ｖが、偶数ビット線に５Ｖがそれぞれ印加され、各メモリセルの偶数ビット線側に電子が注入される。また、消去工程Ｓ３０では、偶数ビット線がフローティングにされ、奇数ビット線に６Ｖが印加されて、メモリセルの奇数ビット線側にホールが注入される。この場合も、消去工程Ｓ３０では、複数のメモリセルに一括して消去パルスが印加される。
【００５５】
図１５の自動消去工程によれば、１回の書き換え毎に使用ビット領域と不使用ビット領域とが切り換えられる。そして、Ｎ回の書き換えに対して、各ビット領域への書き込み工程と消去工程はそれぞれＮ／２回であるので、チャージロス量の増加を抑制することができる。
【００５６】
図１８は、第２の実施の形態における別の自動消去動作のフローチャート図である。図１５と同じ工程には同じ引用番号を与えている。図１８の例では、消去工程Ｓ２５Ａ、Ｓ３０Ａで、奇数側と偶数側の両方にホールを注入して両側を消去状態にする。そして、それぞれ最後に新たな不使用ビット領域側に書き込みを行い、電子をトラップさせる（Ｓ２７，Ｓ３２）。
【００５７】
図１８の例では、消去工程Ｓ２５Ａ、Ｓ３０Ａで、図１１のように全てのビット線に６Ｖを印加してメモリセルの両側のビット領域にホールを注入する。従って、片側の領域にのみホールを注入する場合に比較して消去工程を短時間で行うことができる。つまり、消去パルスを印加する時間が短くなり、チャージロス量の増大を抑える効果もある。
【００５８】
図１９は、第２の実施の形態における自動消去動作の変形例のフローチャート図である。図１８の一連の自動消去動作では、消去工程で両側のビット領域を消去状態にし、一連の消去動作の最後に不使用ビット領域側に電荷が注入される。しかしながら、図１２、１３、１４に示したとおり、自動消去動作では不使用ビット領域への書き込み工程を実施せずに、使用ビット領域に書き込みが行われる時に、そのメモリセルの不使用ビット領域に書き込みを行っても良い。図１９は、そのような自動処理動作のフローチャートである。図１８と比較すると、最後の新不使用ビット領域へのベリファイと書き込み工程Ｓ２７及びＳ３２とが省略されている。その場合、図１２、１３、１４の書き込み動作では、書き込む前に使用ビット判定メモリが読み出され、どちらが使用ビット領域かを確認することが行われる。この場合も、データ保持状態では不使用ビット領域に電荷がトラップされているので、データ保持特性を改善することができる。
【００５９】
図２０は、第２の実施の形態における読み出し動作のフローチャート図である。読み出し動作では、最初に使用ビット判定メモリを読み出し（Ｓ４１）、いずれの領域が使用ビット領域かをチェックする（Ｓ４２）。読み出しデータがＮ＝１の場合は、奇数側（Ｏ）が使用ビット領域であるので、奇数側のビットが読み出される（Ｓ４４）。また、読み出しデータがＮ＝０の場合は、偶数側（Ｅ）が使用ビット領域であるので、偶数側のビットが読み出される（Ｓ４６）。
【００６０】
図には示されないが、第２の実施の形態では、書き込み動作においても、読み出し動作と同様に、最初に使用ビット判定メモリを読み出して、書き込むべき領域をチェックし、使用ビット領域に電荷の注入を行う。
［第２の実施の形態（不使用ビットを消去状態にする例）］
前述の第２の実施の形態では、不使用ビット領域を電荷がトラップされた書き込み状態にし、更に使用ビット領域と不使用ビット領域とを書き換えるたびに切り換えている。しかし、使用ビット領域と不使用ビット領域とを切り換える場合、データ記憶中において不使用ビット領域を消去状態に維持しても、同様にチャージロス量の増大を抑えることができる。つまり、必ずしも第１の実施の形態のように不使用ビット領域を書き込み状態にする必要はない。
【００６１】
図２１は、不使用ビットを消去状態に維持して使用ビットを切り換える場合の自動消去動作のフローチャート図である。この例では、使用ビット領域にのみ消去を行う。図中、不使用ビットを書き込み状態に保つ図１５のフローチャートに対応する工程には、同じ工程番号を与えている。自動消去開始時Ｓ２０では、メモリセルは、不使用ビット領域は消去状態にあり、使用ビット領域は消去状態または書き込み状態になっている。
【００６２】
最初に、使用ビット判定メモリを読み出して（Ｓ２１）、使用ビット領域が奇数側か偶数側かをチェックする。奇数側の場合は、消去前書き込み工程Ｓ２４Ｂで、使用ビット側である奇数側（Ｏ）に電子を注入して書き込みを行う。既に、書き込み状態にあれば、ここでの消去前書き込みは最初のベリファイでパスして、書き込みパルスの印加は行われない。この消去前書き込み工程Ｓ２４Ｂは、図１５の工程Ｓ２４とは異なる。更に、消去工程Ｓ２５Ｂでは、使用ビット側の奇数側にホールを注入して、消去状態にする。この工程も、図１５の消去工程Ｓ２５と異なる。その後、使用ビット判定メモリに書き込み処理Ｓ２４を行い、使用ビットを偶数側に切り換える。
【００６３】
一方、使用ビットが偶数側の場合は、消去前書き込み工程Ｓ２９Ｂで、使用ビット側である偶数側（Ｅ）に電子を注入し、更に、消去工程Ｓ３０Ｂで、使用ビット側である偶数側（Ｅ）にホールを注入して消去状態にする。その後、使用ビット判定メモリに消去処理Ｓ３１を行い、使用ビットを奇数側に切り換える。
【００６４】
上記消去動作後において、所定のメモリセルの使用ビット側に書き込み処理が行われる。従って、この例においては、Ｎ回の書き換えに対して、各ビット領域にはＮ／２回の書き換え（書き込み工程と消去工程）が行われるだけであり、書き換え回数増加に伴うチャージロス量増大を抑えることができる。
【００６５】
図２２は、不使用ビットを消去状態にして使用ビットを切り換える場合の自動消去動作の別のフローチャート図である。この例では、使用ビット領域と不使用ビット領域の両方に消去を行う。図中、不使用ビットを書き込み状態に保つ図１８のフローチャートに対応する工程には、同じ工程番号を与えている。この場合も、自動消去開始時Ｓ２０では、メモリセルは、不使用ビット領域は消去状態にあり、使用ビット領域は消去状態または書き込み状態になっている。
【００６６】
最初に、使用ビット判定メモリを読み出して使用ビット領域を検出する（Ｓ２１，Ｓ２２）。使用ビットが奇数側でも偶数側でも、消去前書き込みでは、両側に書き込みを行い電子を注入する（Ｓ２４，Ｓ２９）。そして、両側にホールを注入して消去を行う（Ｓ２５Ａ，Ｓ３０Ａ）。使用ビットが奇数側の場合は、使用ビット判定メモリに書き込みを行い、データをＮ＝０にする（Ｓ２６）。一方、使用ビットが偶数の場合は、使用ビット判定メモリに消去を行い、データをＮ＝１にする（Ｓ３１）。
【００６７】
この例では、消去工程Ｓ２５Ａ，Ｓ３０Ａでトラップ領域の両側にホールを注入するので、消去工程が短時間で終了し、それに伴うストレス印加回数を少なくすることができる。
【００６８】
上記の実施の形態では、消去動作のたびに使用ビット領域と不使用ビット領域とが切り換えられるが、所定回数の書き換えのたびに使用ビット領域と不使用ビット領域とが切り換えられてもよい。また、消去動作の時に上記切換が行われるので、消去単位のセクタ毎に使用ビット判別メモリを設けて、セクタ毎に使用ビットの位置が管理される。
【００６９】
以上、実施の形態例をまとめると以下の付記の通りである。
【００７０】
（付記１）不揮発性メモリにおいて、
第１及び第２のソース・ドレイン領域と、コントロールゲートと、前記第１及び第２のソース・ドレイン領域間のチャネル領域と前記コントロールゲートとの間に設けられた絶縁性のトラップ層とを有するメモリセルを複数有し、
前記トラップ層が、前記第１のソース・ドレイン領域に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、前記第２のソース・ドレイン領域に近接する領域であって、データ保持状態で電荷がトラップされている不使用ビット領域とを有することを特徴とする不揮発性メモリ。
【００７１】
（付記２）付記１において、
前記使用ビット領域を消去状態にする消去動作モードが完了した時点で、または前記使用ビット領域への書き込み動作以前までに、前記不使用ビット領域が電荷がトラップされた状態になっていることを特徴とする不揮発性メモリ。
【００７２】
（付記３）付記２において、
前記消去動作モードで、前記不使用ビット領域と前記使用ビット領域の両方にを電荷がトラップされた状態にし、次いで、複数のメモリセルに対して、前記使用ビット領域を消去状態にすることを特徴とする不揮発性メモリ。
【００７３】
（付記４）付記２において、
前記消去動作モードで、前記不使用ビット領域と使用ビット領域の両方に電荷がトラップされた状態にし、次いで、複数のメモリセルに対して、両ビット領域を消去状態にし、更に、前記不使用ビット領域を電荷がトラップされた状態にすることを特徴とする不揮発性メモリ。
【００７４】
（付記５）付記２において、
前記消去動作モードで、前記不使用ビット領域と使用ビット領域の両方に電荷がトラップされた状態にし、次いで、複数のメモリセルに対して、両ビット領域を消去状態にし、
書き込み動作モードで、前記不使用ビット領域を電荷がトラップされた状態にすることを特徴とする不揮発性メモリ。
【００７５】
（付記６）付記５において、
前記書き込み動作モードでは、不使用ビット領域に書き込みパルスを印加し、使用ビット領域に書き込みパルスの印加と書き込みベリファイとを行うことを特徴とする不揮発性メモリ。
【００７６】
（付記７）付記５において、
前記書き込み動作モードでは、書き込み対象のメモリセルの不使用ビット領域を電荷がトラップされた状態にし、書き込み対象外のメモリセルの不使用ビット領域には書き込みを行わないことを特徴とする不揮発性メモリ。
【００７７】
（付記８）付記５において、
前記書き込み動作モードでは、不使用ビット領域を電荷がトラップされた状態にした後に、前記使用ビット領域に書き込みを行うことを特徴とする不揮発性メモリ。
【００７８】
（付記９）不揮発性メモリにおいて、
第１及び第２のソース・ドレイン領域と、コントロールゲートと、前記第１及び第２のソース・ドレイン領域間のチャネル領域と前記コントロールゲートとの間に絶縁性のトラップ層とを有するメモリセルを複数有し、
前記トラップ層が、前記第１又は第２のソース・ドレイン領域の一方に近接する領域であって、トラップされる電荷の有無によりデータを記憶する使用ビット領域と、前記第１又は第２のソース・ドレイン領域の他方に近接する領域であって、データの記憶に使用されない不使用ビット領域とを有し、
前記トラップ層の使用ビット領域と不使用ビット領域とが、所定回数の書き換えのたびに入れ替えられることを特徴とする不揮発性メモリ。
【００７９】
（付記１０）付記９において、
更に、前記トラップ層のどちらの領域が前記使用ビット領域かを記憶する使用ビット判定メモリを有し、
前記使用ビット領域と不使用ビット領域とを入れ替えた時は、前記使用ビット判定メモリのデータが反転されることを特徴とする不揮発性メモリ。
【００８０】
（付記１１）付記１０において、
消去動作モードにおいて、少なくとも前記不使用ビット領域が消去状態にされ、前記使用ビット判定メモリのデータが書き換えられることを特徴とする不揮発性メモリ。
【００８１】
（付記１２）付記１０において、
前記消去動作モード、書き込み動作モード、読み出し動作モードの少なくともいずれかのモードにおいて、前記使用ビット判定メモリのデータに応じて、使用ビット領域が判定されることを特徴とする不揮発性メモリ。
【００８２】
（付記１３）付記９において、
消去動作モードにおいて、前記使用ビット領域と不使用ビット領域とに電荷がトラップされた状態から、複数のメモリセルに対して、新たな使用ビット領域が消去され、新たな不使用ビット領域は電荷がトラップされた状態のままにされることを特徴とする不揮発性メモリ。
【００８３】
（付記１４）付記９において、
消去動作モードにおいて、前記使用ビット領域と不使用ビット領域とに電荷がトラップされた状態から、複数のメモリセルに対して、両ビット領域が消去され、新たな不使用ビット領域に書き込みが行われて電荷がトラップされた状態にされることを特徴とする不揮発性メモリ。
【００８４】
（付記１５）付記９において、
消去動作モードにおいて、前記使用ビット領域と不使用ビット領域とに電荷がトラップされた状態から、複数のメモリセルに対して、両ビット領域が消去され、
書き込み動作モードにおいて、新たな不使用ビット領域に書き込みが行われて電荷がトラップされた状態にされることを特徴とする不揮発性メモリ。
【００８５】
（付記１６）付記９において、
消去動作モードにおいて、前記使用ビット領域に電荷がトラップされた状態から、複数のメモリセルに対して、当該使用ビット領域が消去されることを特徴とする不揮発性メモリ。
【００８６】
（付記１７）付記９において、
消去動作モードにおいて、前記使用ビット領域と不使用ビット領域とに電荷がトラップされた状態から、複数のメモリセルに対して、両ビット領域が消去されることを特徴とする不揮発性メモリ。
【００８７】
（付記１８）付記１６または１７において、
更に、前記トラップ層のどちらの領域が前記使用ビット領域かを記憶する使用ビット判定メモリを有し、
前記消去動作モードにおいて、前記使用ビット判定メモリのデータが反転されることを特徴とする不揮発性メモリ。
【００８８】
【発明の効果】
以上、本発明によれば、トラップ層の不使用ビット領域を電荷がトラップされた状態にするので、データ保持特性を改善することができる。また、書き換え前に不使用ビット領域を電荷がトラップされた状態にすれば、書き込み特性を改善することができる。
【図面の簡単な説明】
【図１】トラップ層を有する不揮発性メモリセルの断面図である。
【図２】トラップ層を有する不揮発性メモリセルの動作を示す図である。
【図３】従来のメモリの消去動作のフローチャート図である。
【図４】書き込み時間と閾値電圧Ｖｔｈとの関係を示す図である。
【図５】データ保持時間と閾値電圧Ｖｔｈとの関係を示す図である。
【図６】書き換え回数とチャージロス量の関係を示す図である。
【図７】本実施の形態における不揮発性メモリの構成図である。
【図８】第１の実施の形態における自動消去動作のフローチャート図である。
【図９】使用ビット領域のみ消去する時のセルアレイの印加電圧の例を示す図である。
【図１０】第１の実施の形態における別の自動消去動作のフローチャート図である。
【図１１】使用ビット領域と不使用ビット領域の両方を消去する時のセルアレイの印加電圧の例を示す図である。
【図１２】第１の実施の形態における書き込み動作の変形例のフローチャート図である。
【図１３】第１の実施の形態における書き込み動作の変形例のフローチャート図である。
【図１４】第１の実施の形態における書き込み動作の変形例のフローチャート図である。
【図１５】第２の実施の形態における消去動作のフローチャート図である。
【図１６】消去前書き込み工程Ｓ２４と、消去工程Ｓ２５における制御電圧の例を示す図である。
【図１７】消去前書き込み工程Ｓ２９と消去工程Ｓ３０における制御電圧の例を示す図である。
【図１８】第２の実施の形態における別の自動消去動作のフローチャート図である。
【図１９】第２の実施の形態における自動消去動作の変形例のフローチャート図である。
【図２０】第２の実施の形態における読み出し動作のフローチャート図である。
【図２１】不使用ビットを消去状態にして使用ビットを切り換える場合の自動消去動作のフローチャート図である。
【図２２】不使用ビットを消去状態にして使用ビットを切り換える場合の自動消去動作の別のフローチャート図である。
【符号の説明】
ＭＣ　　　　メモリセル
１０　　　　メモリセルアレイ
２２　　　　コントローラ
３２　　　　使用ビット判定メモリ
【図１】
2004079602.tif 000003
【図２】
2004079602.tif 000004
【図３】
2004079602.tif 000005
【図４】
2004079602.tif 000006
【図５】
2004079602.tif 000007
【図６】
2004079602.tif 000008
【図７】
2004079602.tif 000009
【図８】
2004079602.tif 000010
【図９】
2004079602.tif 000011
【図１０】
2004079602.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2004079602.tif 000016
【図１５】
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【図１６】
2004079602.tif 000018
【図１７】
2004079602.tif 000019
【図１８】
2004079602.tif 000020
【図１９】
2004079602.tif 000021
【図２０】
2004079602.tif 000022
【図２１】
2004079602.tif 000023
【図２２】
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