(57)【要約】【課題】外部回路、駆動回路等が連続して同じデジタル信号の繰り返し処理を行うことなく駆動させることが可能な発光装置、およびその駆動方法を提供することにより、発光装置の低消費電力化を図ることを目的とする。【解決手段】発光装置の各画素に複数の記憶回路を配置する。また、複数の画素はブロック毎に区分され、ブロック毎に１つのＤ／Ａ変換回路を有する。なお、各画素の記憶回路に記憶されたデジタル信号は、順に前記Ｄ／Ａ変換回路によってアナログ信号に変換され、対応する１画素のコンデンサおよび電流制御用ＴＦＴのゲート電極に入力される。この様な構成とすることにより低消費電力化、および開口率の向上が可能となる。【選択図】　図１
2004012756.tif 000002
【特許請求の範囲】
【請求項１】
ｎビット（ｎは２以上の自然数）のデジタル信号を用いて階調を表現する発光装置において、
前記発光装置の画素部はｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、
前記ブロック毎にＤ／Ａ変換回路が設けられ、
前記ｋ個の画素は、ｎ個の記憶回路、ＴＦＴおよび発光素子をそれぞれ有し、
前記Ｄ／Ａ変換回路は前記ｋ個の画素が有する前記ｎ個の記憶回路およびＴＦＴと切り換え手段を介してそれぞれ接続され、
前記ｎ個の記憶回路に前記ｎビットのデジタル信号を記憶させる手段と、
前記ｋ個の画素のうち１画素を選択し、前記１画素の記憶回路に記憶されたｎビットのデジタル信号を前記Ｄ／Ａ変換回路に入力する手段と、
前記Ｄ／Ａ変換回路から出力されたアナログ信号を、前記１画素のＴＦＴのゲート電極に入力する手段とを有し、
前記ＴＦＴと前記発光素子は接続されていることを特徴とする発光装置。
【請求項２】
ｎビット（ｎは２以上の自然数）のデジタル信号を用いて階調を表現する発光装置において、
ｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、
ゲート信号線駆動回路、およびソース信号線駆動回路を有し、
前記ブロック毎にＤ／Ａ変換回路が設けられ、
前記ｋ個の画素は、ｎ個の記憶回路、ｎ個の第１のＴＦＴ、第２のＴＦＴ、および発光素子をそれぞれ有し、
前記Ｄ／Ａ変換回路は前記ｋ個の画素が有する前記ｎ個の記憶回路および前記第２のＴＦＴと切り換え手段を介してそれぞれ接続され、
前記ｎ個の第１のＴＦＴと前記ｎ個の記憶回路はそれぞれ接続されており、
前記ｎ個の第１のＴＦＴは前記ゲート信号線駆動回路からの出力信号によって導通状態となり、
前記ｎ個の第１のＴＦＴを介して、前記ソース信号線駆動回路からの出力信号を前記ｎ個の記憶回路それぞれに入力する手段と、
前記ｋ個の画素のうち１画素を選択し、前記１画素の前記ｎ個の記憶回路に記憶されたｎビットのデジタル信号を前記Ｄ／Ａ変換回路に入力する手段と、
前記Ｄ／Ａ変換回路から出力されたアナログ信号を、前記１画素の第２のＴＦＴのゲート電極に入力する手段とを有し、
前記第２のＴＦＴと前記発光素子は接続されていることを特徴とする発光装置。
【請求項３】
請求項２において、
前記ソース信号線駆動回路およびゲート信号線駆動回路のいずれか一方、または両方において、アドレスデコーダを有することを特徴とする発光装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記ｋ個の画素、前記ソース信号線駆動回路、および前記ゲート信号線駆動回路は同一基板上に形成されていることを特徴とする発光装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ｎ個の記憶回路はスタティック型メモリ（ＳＲＡＭ）であることを特徴とする発光装置。
【請求項６】
請求項１乃至請求項４のいずれか一において、
前記ｎ個の記憶回路は強誘電体メモリ（ＦＲＡＭ）であることを特徴とする発光装置。
【請求項７】
請求項１乃至請求項４のいずれか一において、
前記ｎ個の記憶回路はダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする発光装置。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の発光装置を用いたことを特徴とする電気器具。
【請求項９】
ｎ個の記憶回路、ＴＦＴおよび発光素子をそれぞれ有するｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、前記ブロック毎に設けられたＤ／Ａ変換回路を有する発光装置をｎビットのデジタル信号で駆動させる方法であって、
前記ｋ個の画素が有する前記ｎ個の記憶回路に前記ｎビットのデジタル信号を記憶させ、
前記ｋ個の画素のうち１画素を選択し、前記１画素の前記ｎ個の記憶回路と切り換え手段を介して接続された前記Ｄ／Ａ変換回路に前記ｎビットのデジタル信号を入力し、
前記Ｄ／Ａ変換回路から出力されるアナログ信号を前記Ｄ／Ａ変換回路と切り換え手段を介して接続された前記１画素のＴＦＴのゲート電極に入力することにより、
前記１画素のＴＦＴを介して前記発光素子に所定の電流を流すことを特徴とする発光装置の駆動方法。
【請求項１０】
請求項９において、
前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記１画素のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法。
【請求項１１】
ｎ個の記憶回路、ｎ個の第１のＴＦＴ、第２のＴＦＴおよび発光素子をそれぞれ有するｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、前記ブロック毎に設けられたＤ／Ａ変換回路と、ゲート信号線駆動回路と、ソース信号線駆動回路とを有する発光装置をｎビットのデジタル信号で駆動させる方法であって、
前記ｋ個の画素が有する前記ｎ個の第１のＴＦＴを前記ゲート信号線駆動回路からの出力信号によって導通状態とし、
前記ｎ個の第１のＴＦＴを介して、前記ソース信号線駆動回路からの前記ｎビットのデジタル信号を前記ｎ個の記憶回路に記憶させ、
前記ｋ個の画素のうち１画素を選択し、前記１画素の前記ｎ個の記憶回路と切り換え手段を介して接続された前記Ｄ／Ａ変換回路に前記ｎビットのデジタル信号を入力し、
前記Ｄ／Ａ変換回路から出力されるアナログ信号を、前記Ｄ／Ａ変換回路と切り換え手段を介して接続された前記１画素の第２のＴＦＴのゲート電極に入力することにより、
前記１画素の第２のＴＦＴを介して前記発光素子に所定の電流を流すことを特徴とする発光装置の駆動方法。
【請求項１２】
請求項１１において、
前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記第２のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法。
【請求項１３】
請求項１２において、
前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記ゲート信号線駆動回路の動作を停止させ、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記第２のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法。
【請求項１４】
請求項１２において、
前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記ソース信号線駆動回路および前記ゲート信号線駆動回路の動作を停止させ、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記第２のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、陽極、陰極および有機化合物層とからなる発光素子を有する発光装置及びその駆動方法に関する。特に、絶縁体上に作製される薄膜トランジスタ（以下、ＴＦＴと表記する）を有するアクティブマトリクス型の発光装置であって、入力される映像信号にデジタル信号を用い、これをＤ／Ａ（デジタル／アナログ）変換回路においてアナログ信号に変換させて用いるアクティブマトリクス型の発光装置及びその駆動方法に関する。
【０００２】
【従来の技術】
近年、絶縁体上、特にガラス基板上に、半導体薄膜を用いて形成した素子を有する表示装置の普及が進んでいる。例えば、ＴＦＴを用いたアクティブマトリクス型表示装置の普及が進んでいる。アクティブマトリクス型表示装置は、マトリクス状に画素を配置し、それらの画素それぞれにＴＦＴ（以下、画素ＴＦＴと表記する）を配置し、画素ＴＦＴを用いて各画素の輝度を制御し、画像の表示を行っている。
【０００３】
最近では、画素を構成する画素ＴＦＴの他に、駆動回路を構成するためのＴＦＴも、多結晶半導体を用いて、画素部の周辺部に同時形成する技術が発展してきている。これによって装置の小型化、低消費電力化に大いに貢献している。それに伴って、近年、その応用分野の拡大が著しい携帯情報機器の表示部等に、アクティブマトリクス型表示装置は不可欠なデバイスとなってきている。また、アクティブマトリクス型表示装置としては、液晶素子を用いた、アクティブマトリクス型液晶表示装置や、有機電界発光素子（発光素子）を用いた、アクティブマトリクス型発光装置などがあるが、本明細書では、特にアクティブマトリクス型発光装置に注目する。
【０００４】
ここで、発光素子は、基板上に形成されたＴＦＴと電気的に接続された第１の電極と、第１の電極上に形成された有機化合物層と、有機化合物層上に形成された第２の電極とで形成される。なお、有機化合物層は、有機化合物からなり、高分子系もしくは低分子系の公知の材料を自由に用いることができる。また、本発明においては有機化合物層の一部に無機材料を用いることもできる。
【０００５】
図１９にデジタル信号を用いて表示を行う方式（以下、デジタル方式とよぶ）のアクティブマトリクス型発光装置の概略図を示す。
【０００６】
中央には画素部３００８が配置されており、画素部３００８には、複数の画素がマトリクス状に配置されている。また、各画素にデジタル信号を入力するための複数のソース信号線及び複数のゲート信号線が配置されている。
【０００７】
また、画素部３００８の上側には、ソース信号線に入力する信号を制御するための、ソース信号線駆動回路３００１が配置されている。なお、ソース信号線駆動回路３００１は、シフトレジスタ３００３、第１のラッチ回路３００４、第２のラッチ回路３００５、Ｄ／Ａ（デジタル／アナログ）変換回路（図中、ＤＡＣと表記）３００６、アナログスイッチ３００７等を有する。画素部３００８の左右には、ゲート信号線に入力する信号を制御するための、ゲート信号線駆動回路３００２が配置されている。なお、図１９においては、ゲート信号線駆動回路３００２は、画素部３００８の左右両側に配置されているが、片側に配置されていても構わない。ただし、画素部３００８の両側に配置した方が、駆動効率、駆動信頼性の面から見て望ましい。
【０００８】
次に、一般的なアクティブマトリクス型発光装置の画素部の構成を図２０に示す。
【０００９】
各画素に、コンデンサ３１０１と、スイッチング用ＴＦＴ３１０２と、電流制御用ＴＦＴ３１０３と、発光素子３１０４とが配置されている。なお、各画素のスイッチング用ＴＦＴ３１０２のゲート電極は、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１本に接続され、各画素のスイッチング用ＴＦＴ３１０２のソース領域またはドレイン領域のいずれか一方は、ソース信号線（Ｓ１〜Ｓｘ）のいずれか１本（Ｓｔ）に接続され、他方は、コンデンサ３１０１の一方の電極、および電流制御用ＴＦＴ３１０３のゲート電極に接続されている。さらに、コンデンサ３１０１の他方の電極、および電流制御用ＴＦＴのソース領域またはドレイン領域のいずれか一方は、電流供給線（Ｖ１〜Ｖｘ）のうちの１本（Ｖｔ）に接続されている。
【００１０】
ソース信号線（Ｓ１〜Ｓｘ）に入力されたアナログ信号は、ゲート信号線（Ｇ１〜Ｇｙ）に入力された信号によって導通状態となったスイッチング用ＴＦＴ３１０２のドレイン・ソース間を介して、コンデンサ３１０１および電流制御用ＴＦＴ３１０３のゲート電極に入力される。この信号の電圧に応じて、電流供給線（Ｖ）から電流制御用ＴＦＴ３１０３に流れる電流量が制御され、制御された電流量が発光素子に流れることから発光素子の輝度が制御される。
【００１１】
次に、アクティブマトリクス型発光装置の動作について、図２１のタイミングチャートを用いて説明する。
【００１２】
はじめに、第１のフレーム期間（Ｆ１）においてソース信号線から信号が入力され、次に第２のフレーム期間（Ｆ２）、さらに第３のフレーム期間（Ｆ３）にそれぞれ信号が入力される。
【００１３】
第１のフレーム期間（Ｆ１）において、ゲート信号線（Ｇ１）が選択される。すると、ゲート信号線（Ｇ１）に接続されたゲート電極を有するスイッチング用ＴＦＴ３１０２（図２０）が導通状態となる。そして、ソース信号線（Ｓ１〜Ｓｘ）より信号が入力される。
【００１４】
なお、図２１においては、ある１本のソース信号線（Ｓｍ）（ｍは、ｘ以下の自然数）に注目し、このソース信号線（Ｓｍ）に入力される信号のみを示している。ここで、１本のゲート信号線が選択されている期間を１水平期間（１ライン期間：Ｌ）とよぶことにする。特に、ゲート信号線（Ｇ１）が選択されている期間を第１のライン期間（Ｌ１）と呼ぶことにする。
【００１５】
ゲート信号線（Ｇ１）に接続されたスイッチング用ＴＦＴ３１０２に信号が入力され、スイッチング用ＴＦＴ３１０２と接続された電流制御用ＴＦＴのゲート電極に所定の電圧が印加された後で、次のゲート信号線（Ｇ２）に信号が入力されて、ゲート信号線（Ｇ２）に接続された全てのスイッチング用ＴＦＴ３１０２が導通状態となる。こうして第２のライン期間（Ｌ２）における信号の入力が始まる。
【００１６】
上記動作を、全てのゲート信号線（Ｇ１〜Ｇｙ）について繰り返し、第ｙのライン期間（Ｌｙ）まで終了すると１フレーム期間が終了する。
【００１７】
次に第２のフレーム期間（Ｆ２）が始まる。第２のフレーム期間（Ｆ２）も同様にしてソース信号線に信号が入力される。
【００１８】
さらに、第２のフレーム期間（Ｆ２）が終了すると、第３のフレーム期間（Ｆ３）が始まる。上記動作を繰り返すことにより、画像表示が行われる。
【００１９】
しかし、一般的なアクティブマトリクス型発光装置においては、動画の表示をスムーズに行うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、上記で説明した動作方法によって、１フレーム期間毎にデジタル信号を供給し、その都度、全ての画素への書き込みを行う必要がある。たとえ、表示する映像が静止画像であったとしても、１フレーム期間毎に同一の信号を供給しつづけなければならないため、外部回路、駆動回路などは連続して同じデジタル信号の繰り返し処理を行う必要がある。
【００２０】
その他にも静止画のデジタル信号を一度、外部の記憶回路に書き込み、以後は１フレーム期間毎に外部の記憶回路から発光装置にデジタル信号を供給する方法があるが、いずれの場合にも外部の記憶回路と駆動回路は動作し続ける必要がある。
【００２１】
また、携帯情報機器においては、静止画を表示し続ける期間が大部分を占めているにもかかわらず、前述のように外部回路、駆動回路などは静止画表示の際にも動作し続けなければならない。そのため、低消費電力化が望まれているにもかかわらずその実現に困難を呈している。
【００２２】
【発明が解決しようとする課題】
そこで、本発明では、外部回路、駆動回路等が連続して同じデジタル信号の繰り返し処理を行うことなく駆動させることが可能な発光装置、およびその駆動方法を提供することにより、発光装置の低消費電力化を図ることを目的とする。
【００２３】
さらに、本発明では、各画素に形成されるＴＦＴ等の素子の数を極力少なくすることにより、特に発光素子の第１の電極側から有機化合物層で生じた光を出射させる構造（以下、下面出射型という）の場合において、開口率を上げることを目的とする。
【００２４】
【課題を解決するための手段】
本発明の発光装置では、各画素に複数の記憶回路を有する。また、複数の画素毎に、１つのＤ／Ａ変換回路を有する。
【００２５】
上記構成の画素では、複数の記憶回路によって、デジタル信号を記憶することができる。記憶されたデジタル信号を、Ｄ／Ａ変換回路によって対応するアナログ信号に変換することができる。このアナログ信号によって、各画素の輝度を変化させることができる。具体的には、アナログ信号の信号電圧を各画素の電流制御用ＴＦＴのゲート電極に印加して電流制御用ＴＦＴに流れる電流量を制御する。ここで制御された電流が発光素子に流れることにより、発光素子の階調を表現することができる。
【００２６】
なお、本発明の発光装置において、静止画表示を行う場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同じである。よって、フレーム期間毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を、再度読み出すことによって静止画を継続的に表示することができる。すなわち、静止画を表示する際は、一旦、１フレーム期間分の信号の処理動作を行っておけば、外部回路、ソース信号線駆動回路などを停止させておくことが可能となる。これにより電力消費を大きく低減することが可能である。
【００２７】
また、本発明の発光装置において、複数の画素に対して１つのＤ／Ａ変換回路が設けられており、Ｄ／Ａ変換回路を、複数の画素で共有する構成を有する。そして、複数の画素のうち、選択された画素の記憶回路に記憶されたデジタル信号が、Ｄ／Ａ変換回路に順次入力される。
【００２８】
さらに、本発明の発光装置の構成について詳細に説明する。なお、各画素には、複数の記憶回路が配置されており、画素毎にデジタル信号を記憶させることができる。
【００２９】
ここで、記憶させる映像が静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同じであるので、フレーム期間毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を、再度読み出すことによって静止画を継続的に表示することができる。すなわち、静止画を表示する際は、一旦、１フレーム期間分の信号の処理を行えば、外部回路、ソース信号線駆動回路などを停止させておくことが可能となる。これにより消費電力を大きく低減させることが可能である。
【００３０】
なお、本発明の発光装置の具体的な構成としては、画素部に複数の画素が形成されており、各画素には、スイッチング用ＴＦＴ、電流制御用ＴＦＴ、発光素子（ＥＬ）、保持容量（コンデンサ：Ｃｓ）、および記憶回路等を有している。記憶回路は、ビット数に応じた数が配置されており、例えば３ビットの場合には、各画素に３つの記憶回路が配置されることになる。そして、複数の画素のうち１画素が、これらの複数の画素が共有するＤ／Ａ変換回路（ＤＡＣ：１１１）を有する。また、各画素はソース信号線（Ｓ）、ゲート信号線（Ｇ）、および電流供給線（Ｖ）を有している。なお、複数の画素をｘ列有する場合には、ｘ本（Ｓ１〜Ｓｘ）のソース信号線（Ｓ）を有し、また、ｘ本（Ｖ１〜Ｖｘ）の電流供給線（Ｖ）を有する。
【００３１】
また、複数の画素をｙ行有する場合において、ゲート信号線（Ｇ）は、各画素に対してビット数に応じた本数が必要となるため、例えば３ビットの場合において、（ｙ×３）本（Ｇ１（１〜ｙ）、Ｇ２（１〜ｙ）、Ｇ３（１〜ｙ））のゲート信号線を有する。
【００３２】
また、これらの書き込み用ゲート信号線（Ｇ）にそれぞれ接続されたスイッチング用ＴＦＴと、各スイッチング用ＴＦＴに接続された記憶回路（Ｍ）とを有する。なお、記憶回路（Ｍ）は、ｎ（ｎは２以上の自然数）ビットのデジタル映像信号をｍ（ｍは、自然数）フレーム分だけ記憶する場合には、１画素内にｎ×ｍ個の記憶回路を有する必要がある。
【００３３】
以上より、本発明において、静止画を表示する場合には、最初の動作で各画素の記憶回路にデジタル信号を記憶させ、各フレーム期間で記憶回路に記憶されたデジタル信号を、ＤＡＣに接続されたＤＡＣコントローラによって反復して読み出すことができるため、この静止画が表示されている期間中は、ソース信号線駆動回路の動作を停止させることができ、低消費電力化が可能となる。
【００３４】
また、本発明の発光装置では、１画素に形成したＤ／Ａ変換回路を複数の画素で共有することができるため、各画素にＤ／Ａ変換回路を形成していた場合に比べてＤ／Ａ変換路の占有面積を小さくすることができるため、高い開口率を実現することができる。
【００３５】
なお、本発明の構成は、ｎビット（ｎは２以上の自然数）のデジタル信号を用いて階調を表現する発光装置において、前記発光装置の画素部はｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、前記ブロック毎にＤ／Ａ変換回路が設けられ、前記ｋ個の画素は、ｎ個の記憶回路、ＴＦＴおよび発光素子をそれぞれ有し、前記Ｄ／Ａ変換回路は前記ｋ個の画素が有する前記ｎ個の記憶回路およびＴＦＴと切り換え手段を介してそれぞれ接続され、前記ｎ個の記憶回路に前記ｎビットのデジタル信号を記憶させる手段と、前記ｋ個の画素のうち１画素を選択し、前記１画素の記憶回路に記憶されたｎビットのデジタル信号を前記Ｄ／Ａ変換回路に入力する手段と、前記Ｄ／Ａ変換回路から出力されたアナログ信号を、前記１画素のＴＦＴのゲート電極に入力する手段とを有し、前記ＴＦＴと前記発光素子は接続されていることを特徴とする発光装置である。
【００３６】
また、本発明の他の構成は、ｎビット（ｎは２以上の自然数）のデジタル信号を用いて階調を表現する発光装置において、ｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、ゲート信号線駆動回路、およびソース信号線駆動回路を有し、
前記ブロック毎にＤ／Ａ変換回路が設けられ、前記ｋ個の画素は、ｎ個の記憶回路、ｎ個の第１のＴＦＴ、第２のＴＦＴ、および発光素子をそれぞれ有し、前記Ｄ／Ａ変換回路は前記ｋ個の画素が有する前記ｎ個の記憶回路および前記第２のＴＦＴと切り換え手段を介してそれぞれ接続され、前記ｎ個の第１のＴＦＴと前記ｎ個の記憶回路はそれぞれ接続されており、前記ｎ個の第１のＴＦＴは前記ゲート信号線駆動回路からの出力信号によって導通状態となり、前記ｎ個の第１のＴＦＴを介して、前記ソース信号線駆動回路からの出力信号を前記ｎ個の記憶回路それぞれに入力する手段と、前記ｋ個の画素のうち１画素を選択し、前記１画素の前記ｎ個の記憶回路に記憶されたｎビットのデジタル信号を前記Ｄ／Ａ変換回路に入力する手段と、前記Ｄ／Ａ変換回路から出力されたアナログ信号を、前記１画素の第２のＴＦＴのゲート電極に入力する手段とを有し、前記第２のＴＦＴと前記発光素子は接続されていることを特徴とする発光装置である。
【００３７】
なお、上記構成において、前記ソース信号線駆動回路およびゲート信号線駆動回路のいずれか一方、または両方において、アドレスデコーダを有することを特徴とする発光装置である。
【００３８】
また、上記各構成において、前記ｋ個の画素、前記ソース信号線駆動回路、および前記ゲート信号線駆動回路は同一基板上に形成されていることを特徴とする発光装置である。
【００３９】
さらに、本発明の他の構成は、ｎ個の記憶回路、ＴＦＴおよび発光素子をそれぞれ有するｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、前記ブロック毎に設けられたＤ／Ａ変換回路を有する発光装置をｎビットのデジタル信号で駆動させる方法であって、前記ｋ個の画素が有する前記ｎ個の記憶回路に前記ｎビットのデジタル信号を記憶させ、前記ｋ個の画素のうち１画素を選択し、前記１画素の前記ｎ個の記憶回路と切り換え手段を介して接続された前記Ｄ／Ａ変換回路に前記ｎビットのデジタル信号を入力し、前記Ｄ／Ａ変換回路から出力されるアナログ信号を前記Ｄ／Ａ変換回路と切り換え手段を介して接続された前記１画素のＴＦＴのゲート電極に入力することにより、前記１画素のＴＦＴを介して前記発光素子に所定の電流を流すことを特徴とする発光装置の駆動方法である。
【００４０】
上記構成において、前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記１画素のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法である。
【００４１】
さらに本発明の他の構成は、ｎ個の記憶回路、ｎ個の第１のＴＦＴ、第２のＴＦＴおよび発光素子をそれぞれ有するｋ（ｋは２以上の自然数）個の画素毎にブロックに区分され、前記ブロック毎に設けられたＤ／Ａ変換回路と、ゲート信号線駆動回路と、ソース信号線駆動回路とを有する発光装置をｎビットのデジタル信号で駆動させる方法であって、前記ｋ個の画素が有する前記ｎ個の第１のＴＦＴを前記ゲート信号線駆動回路からの出力信号によって導通状態とし、前記ｎ個の第１のＴＦＴを介して、前記ソース信号線駆動回路からの前記ｎビットのデジタル信号を前記ｎ個の記憶回路に記憶させ、前記ｋ個の画素のうち１画素を選択し、前記１画素の前記ｎ個の記憶回路と切り換え手段を介して接続された前記Ｄ／Ａ変換回路に前記ｎビットのデジタル信号を入力し、前記Ｄ／Ａ変換回路から出力されるアナログ信号を、前記Ｄ／Ａ変換回路と切り換え手段を介して接続された前記１画素の第２のＴＦＴのゲート電極に入力することにより、前記１画素の第２のＴＦＴを介して前記発光素子に所定の電流を流すことを特徴とする発光装置の駆動方法である。
【００４２】
なお、上記構成において、前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記第２のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法である。
【００４３】
また、上記構成において、前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記ゲート信号線駆動回路の動作を停止させ、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記第２のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法である。
【００４４】
さらに、上記構成において、前記ｎ個の記憶回路に前記ｎビットのデジタル信号を一旦記憶させた後、前記ソース信号線駆動回路および前記ゲート信号線駆動回路の動作を停止させ、前記１画素の前記ｎ個の記憶回路から前記Ｄ／Ａ変換回路への前記ｎビットのデジタル信号の入力、および前記Ｄ／Ａ変換回路から出力されるアナログ信号の前記第２のＴＦＴのゲート電極への入力を一定期間繰り返すことを特徴とする発光装置の駆動方法である。
【００４５】
【発明の実施の形態】
本発明の発光装置において、画素部に形成される画素の構成について図１を用いて説明する。
【００４６】
画素部では、複数の画素毎にいくつかのブロックに分類され、各ブロックで１つのＤ／Ａ変換回路（図中、ＤＡＣと表記）を共有している。図１では、ｋ個の画素によって構成されるブロック１１３において、ソース信号線駆動回路からソース信号線（Ｓ）１０１を介して各画素に入力されたデジタル信号が、記憶回路（Ｍ）（１０５〜１０７）に記憶された後、ｋ個の画素が共有するＤＡＣ１１１においてアナログ信号に変換され、各画素に出力される場合について説明する。なお、ｋは２以上の自然数とする。
【００４７】
本実施の形態では、同一のブロックに含まれる全ての画素が、画素部の同一の水平ラインに配置されている場合について説明する。つまり、同一のブロックに含まれる画素の、同一のビットに対応する記憶回路（Ｍ）を制御するスイッチング用ＴＦＴはすべて、同一のゲート信号線（Ｇ）に接続されている。なお、１ブロック中のｋ個の画素を、１００（１〜ｋ）で表す。
【００４８】
また、図１（Ａ）に示す記憶回路は、それぞれ１ビット分の信号を記憶する記憶回路（Ｍ）である。ここでは、３ビットの場合について示すことから、３つの記憶回路（１０５〜１０７）を用いている。スイッチング用ＴＦＴ１０８（１〜ｋ）は、デジタル信号の最上位ビットＤ３に対応する記憶回路１０５（１〜ｋ）に入力される信号を制御し、スイッチング用ＴＦＴ１０９（１〜ｋ）は、Ｄ２に対応する記憶回路１０６（１〜ｋ）に入力される信号を制御し、スイッチング用ＴＦＴ１１０（１〜ｋ）は、デジタル信号の最下位ビットＤ１に対応する記憶回路１０７（１〜ｋ）に入力される信号を制御する。
【００４９】
なお、ゲート信号線１０２（Ｇ１）は、ブロック１１３の全ての画素１００（１）〜１００（ｋ）が有するスイッチング用ＴＦＴ１０８（１〜ｋ）のゲート電極に接続され、ゲート信号線１０３（Ｇ２）は、スイッチング用ＴＦＴ１０９（１〜ｋ）のゲート電極に接続され、ゲート信号線１０４（Ｇ３）は、スイッチング用ＴＦＴ１１０（１〜ｋ）のゲート電極に接続されている。
【００５０】
また、ブロック１１３に含まれるｋ個の画素（１００（１）〜１００（ｋ））は、１つのＤＡＣ１１１を共有しており、各画素（１００（１）〜１００（ｋ））はそれぞれ、ソース信号線（Ｓ）１０１（１〜ｋ）、ゲート信号線（Ｇ）（（Ｇ１）１０２、（Ｇ２）１０３、（Ｇ３）１０４）、記憶回路（Ｍ）（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））、スイッチング用ＴＦＴ（１０８（１〜ｋ）、１０９（１〜ｋ）、１１０（１〜ｋ））、コンデンサ（Ｃｓ）１１４（１〜ｋ）、発光素子１１５（１〜ｋ）、および電流制御用ＴＦＴ１１６（１〜ｋ）をそれぞれ有している。
【００５１】
なお、ＤＡＣ１１１は、各画素がそれぞれ有するコンデンサ１１４（１〜ｋ）、および電流制御用ＴＦＴ１１６（１〜ｋ）のゲート電極とそれぞれ接続されており、ＤＡＣ１１１において変換されたアナログ信号がそれぞれ入力される。なお、電流制御用ＴＦＴ１１６（１〜ｋ）のソース領域またはドレイン領域のいずれか一方は、電流供給線１１７（１〜ｋ）と接続されており、また、電流制御用ＴＦＴ１１６（１〜ｋ）のソース領域またはドレイン領域の他方は、発光素子１１５（１〜ｋ）と接続されている。
【００５２】
なお、本実施の形態においては、各画素に合計３ビットの記憶回路を有する場合について説明したが、本発明は、これに限定されず、あらゆるビット数の信号を記憶する記憶回路を有する画素によって構成される発光装置に応用することができる。
【００５３】
ここで、本発明の発光装置において、ソース信号線駆動回路に入力されたデジタル信号（Ｄ１、Ｄ２、Ｄ３）がソース信号線に出力される方法について図２のブロック図を用いて説明する。
【００５４】
図２において、発光装置は、画素部２１８、ソース信号線駆動回路２１１、ゲート信号線駆動回路２１２、ＤＡＣ（Ｄ／Ａ変換回路）コントローラ２２２によって構成されている。
【００５５】
ソース信号線駆動回路２１１には、スタートパルス、クロックパルス、デジタル信号、ラッチパルスが入力され、ゲート信号線駆動回路２１２には、スタートパルス、クロックパルスが入力される。また、ＤＡＣコントローラ２２２には、参照電圧が入力される。
【００５６】
なお、ソース信号線回路２１１は、シフトレジスタ２１３、第１のラッチ回路２１４、第２のラッチ回路２１５、スイッチ２１７により構成される。
【００５７】
ソース信号線駆動回路において、シフトレジスタ回路２１３にクロック信号（クロックパルス、反転クロックパルス）およびスタートパルスが入力されると、シフトレジスタ回路２１３から順次パルスが、第１のラッチ回路２１４に入力され、同じく第１のラッチ回路２１４に入力されたデジタル信号をそれぞれ保持していく。なお、デジタル信号には、最上位ビット（ＭＳＢ：Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）、最下位ビット（ＬＳＢ：Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ）があり、例えば３ビットのデジタル信号を入力し階調の表示を行う（以下、３ビットデジタル階調と呼ぶ）場合には、Ｄ３をデジタル信号の最上位ビット、Ｄ１をデジタル信号の最下位ビットと表す。
【００５８】
第１のラッチ回路２１４において、１水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第１のラッチ回路２１４で保持されているデジタル映像信号は、ラッチ信号（ラッチパルス）の入力によって、一斉に第２のラッチ回路２１５へと転送される。
【００５９】
その後、再びシフトレジスタ回路２１３が動作し、次の水平周期分のデジタル信号が保持される。同時に、第２のラッチ回路２１５で保持されているデジタル信号は、スイッチ２１７において、ビット選択信号によってビット毎に選択され、ソース信号線（Ｓ１〜Ｓｘ）に入力される。
【００６０】
なお、入力されたデジタル信号は、図１に示すゲート信号線（（Ｇ１）１０２、（Ｇ２）１０３、（Ｇ３）１０４）から入力される信号によって、導通状態になったスイッチング用ＴＦＴ（１０８（１〜ｋ）、１０９（１〜ｋ）、１１０（１〜ｋ））に入力される。
【００６１】
次に、ブロック１１３において共有されるＤＡＣ１１１およびその周辺（領域１１２）について、図１（Ｂ）を用いて説明する。記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））に記憶されたデジタル信号を、アナログ信号に変換する動作について以下に説明する。
【００６２】
図１（Ｂ）において、各画素の記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））からの各ビットのデジタル信号は、信号毎に対応するスイッチＳＷ（１）〜ＳＷ（３）によって選択される。ここで、記憶回路１０７（１〜ｋ）からの最下位ビットのデジタル信号を選択するスイッチを、ＳＷ（１）とし、記憶回路１０５（１〜ｋ）からの最上位ビットのデジタル信号を選択するスイッチをＳＷ（３）とする。
【００６３】
各画素の記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））に、３ビット分のデジタル信号が保持された後、第１番目の画素１００（１）の記憶回路（１０５（１）、１０６（１）、１０７（１））からの信号１−１、１−２、１−３が、スイッチＳＷ（１）〜ＳＷ（３）によってそれぞれ選択され、ＤＡＣ１１１に入力される。この３ビットの信号は、ＤＡＣ１１１によってアナログ信号に変換される。同時にスイッチＳＷ（Ａ）において、端子Ａ１が選択され、ＤＡＣ１１１から出力されたアナログ信号は、画素１００（１）に対応する出力として、画素１００（１）のコンデンサ（Ｃｓ）１１４（１）および電流制御用ＴＦＴ１１６（１）のゲート電極に入力される。すなわち、第１の画素１００（１）に対応するアナログ信号が出力される。
【００６４】
次に、第２の画素１００（２）の記憶回路（１０５（２）、１０６（２）、１０７（２））からの信号２−１、２−２、２−３が、スイッチＳＷ（１）〜ＳＷ（３）によってそれぞれ選択され、ＤＡＣ１１１に入力される。この３ビットのデジタル信号はＤＡＣ１１１によってアナログ信号に変換される。同時にスイッチＳＷ（Ａ）において、端子Ａ２が選択される。こうして、ＤＡＣ１１１から出力されたアナログ信号は、画素１００（２）に対応する出力として、画素１００（２）のコンデンサ（Ｃｓ）１１４（２）および電流制御用ＴＦＴ１１６（２）のゲート電極に入力される。すなわち、第２の画素１００（２）に対応するアナログ信号が出力される。
【００６５】
同様の操作を、ＤＡＣ１１１を共有するｋ個の画素全てについて行う。こうして、全ての画素の記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））に記憶されたデジタル信号をＤＡＣ１１１において、アナログ信号に変換することができる。
【００６６】
さらに、上記動作を全てのブロックに対して同様に行うことにより、画素部における全ての画素に記憶されたデジタル信号をアナログ信号に変換することができる。なお、上記動作は、全てのブロックに対して同時に行うことも可能である。
【００６７】
以上により、本発明において複数の画素が１つのＤＡＣを共有することにより画素内部のＤＡＣの占有面積を小さくすることができるので、従来に比べ開口率の向上、または記憶回路の増設が可能となる。
【００６８】
【実施例】
以下に本発明の実施例について説明する。
【００６９】
［実施例１］
本実施例では、実施の形態において図１に示した構成における動作、およびＤＡＣ１１１の周辺（領域１１２）の構成について図３、または図４を用いて説明する。なお、図３において、図１と同じ部分は共通の符号を用いて示すこととする。
【００７０】
また、本実施例では、３ビットデジタル階調の発光装置に対応した画素を示すが、これに限らず、任意のビット数の記憶回路を有する画素によって構成される発光装置に対しても本実施例を応用することができる。
【００７１】
以下に図１に示した構成における動作について、図４のタイミングチャートを用いて説明する。
【００７２】
まず、図１で説明した各画素の記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））に、デジタル信号が保持される。
【００７３】
ソース信号線駆動回路において、シフトレジスタ回路から出力されるサンプリングパルスに従い、水平周期分のデジタル信号が保持され（デジタル信号サンプリング期間）、その後、帰線期間の間に入力されたラッチパルスにより第２のラッチ回路に転送されたデジタル信号は、ソース信号線に入力される。
【００７４】
なお、１水平期間は、１ビット目書き込み期間、２ビット目書き込み期間、３ビット目書き込み期間の、３つの期間に分けられる。
【００７５】
ここで、１ビット目書き込み期間において、デジタル信号（Ｄ３）が、ビット選択信号によって、ソース信号線に入力される。この時、ゲート信号線１０２（Ｇ１）に信号が入力され、このゲート信号線に接続されたスイッチング用ＴＦＴ１０８（１〜ｋ）が導通状態となっている。こうして１ビット目のデジタル信号（Ｄ３）が記憶回路（Ｍ）１０５（１〜ｋ）に書き込まれる。
【００７６】
次に、２ビット目書き込み期間において、デジタル信号（Ｄ２）が、ビット選択信号によって、ソース信号線に入力される。この時、ゲート信号線１０３（Ｇ１）に信号が入力され、このゲート信号線に接続されたスイッチング用ＴＦＴ１０９（１〜ｋ）が導通状態となっている。こうして２ビット目のデジタル信号（Ｄ２）が記憶回路（Ｍ）１０６（１〜ｋ）に書き込まれる。
【００７７】
次に、３ビット目書き込み期間において、デジタル信号（Ｄ１）が、ビット選択信号によって、ソース信号線に入力される。この時、ゲート信号線１０４（Ｇ１）に信号が入力され、このゲート信号線に接続されたスイッチング用ＴＦＴ１０９（１〜ｋ）が導通状態となっている。こうして３ビット目のデジタル信号（Ｄ１）が記憶回路（Ｍ）１０７（１〜ｋ）に書き込まれる。
【００７８】
以上により各記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））に書き込まれたデジタル信号は、３ビット目書き込み期間におけるデジタル信号サンプリング期間終了後から次の水平期間のＤＡＣ処理期間までの期間を利用して、ＤＡＣ１１１においてアナログ信号に変換される（ＤＡＣ処理期間）。
【００７９】
なお、本実施例においてデジタル信号を書き込むための期間を短くし、つまり、ソース信号線駆動回路のシフトレジスタのサンプリングを速くしてもよい。こうして、シフトレジスタの帰線期間を長くとってもよい。
【００８０】
図３に示すＳＷ（１）〜ＳＷ（３）、およびＳＷ（Ａ）は、ＴＦＴおよびアドレス線ａｄ（１）〜ａｄ（ｋ）によって構成される。アドレス線ａｄ（１）〜ａｄ（ｋ）は、ＤＡＣ処理期間において、記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））からＤＡＣ１１１への入力、およびＤＡＣ１１１から各画素のコンデンサ（Ｃｓ）１１４（１〜ｋ）および電流制御用ＴＦＴ１１６（１〜ｋ）のゲート電極への出力を選択する際に用いる。
【００８１】
なお、アドレス線ａｄ（１）に信号が入力されると、アドレス線ａｄ（１）に接続されたゲート電極を有するＴＦＴは、導通状態となる。なお、アドレス線が選択されていることは、このような導通状態を示すものとする。
【００８２】
また、本実施例では、アドレス線に接続されたＴＦＴが、全てｎチャネル型ＴＦＴの場合について示すが、これらのＴＦＴは、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも、どちらを用いても構わない。ただし、同一のアドレス線に接続されているＴＦＴの極性は同じである必要がある。
【００８３】
なお、１本のアドレス線（例えばアドレス線ａｄ（１））が選択されている時、その他のアドレス線（例えばアドレス線ａｄ（２）〜ａｄ（ｋ））は選択されていないものとする。
【００８４】
アドレス線ａｄ（１）が選択された時、導通状態にあるＴＦＴを介して記憶回路（１０５（１）、１０６（１）、１０７（１））からの信号がＤＡＣ１１１に入力され、ＤＡＣ１１１でアナログ信号に変換された後、画素１００（１）のコンデンサ（Ｃｓ）１１４（１）および電流制御用ＴＦＴ１１６（１）のゲート電極へ入力される。この入力されたアナログ信号に応じて、電流制御用ＴＦＴ１１６（１）に流れる電流量が制御され、ここで制御された電流が発光素子を流れることにより発光素子の輝度が制御される。なお、本実施例では３ビットであるため０〜７までの８段階の輝度が得られる。
【００８５】
次に、アドレス線ａｄ（２）が選択されると、その他のアドレス線ａｄ（１）、ａｄ（３）〜ａｄ（ｋ）は、非選択の状態となる。このとき、導通状態にあるＴＦＴを介して、記憶回路（１０５（２）、１０６（２）、１０７（２））からの信号がＤＡＣ１１１に入力され、ＤＡＣ１１１でアナログ信号に変換された後、画素１００（２）のコンデンサ（Ｃｓ）１１４（２）および電流制御用ＴＦＴ１１６（２）のゲート電極へ出力される。この入力されたアナログ信号に応じて、電流制御用ＴＦＴ１１６（２）に流れる電流量が制御され、ここで制御された電流が発光素子を流れることにより発光素子の輝度が制御される。なお、ここでも同様にして０〜７までの８段階の輝度が得られる。
【００８６】
同様の動作を、全てのアドレス線について繰り返すことにより、ブロック１１３の画素（１００（１）〜１００（ｋ））の記憶回路（１０５（１〜ｋ）、１０６（１〜ｋ）、１０７（１〜ｋ））に記憶された全てのデジタル信号がアナログ信号に変換され、この変換されたアナログ信号により発光素子の輝度を制御することができる。
【００８７】
次に、ＤＡＣ１１１の具体的な構成について図５を用いて説明する。なお、図５におけるｉｎ１〜ｉｎ３、およびｏｕｔの端子は、図３におけるｉｎ１〜ｉｎ３、およびｏｕｔの端子に対応する。
【００８８】
ＤＡＣ１１１は、ＮＡＮＤ回路５４１〜５４３、インバータ５４４〜５４６及び５５１、スイッチ５４７ａ〜５４９ａ、スイッチ５４７ｂ〜５４９ｂ、スイッチ５５０、コンデンサＣ１〜Ｃ３、リセット用信号線５５２、低圧側階調電源線５５３、高圧側階調電源線５５４、中間圧側階調電源線５５５によって構成されている。
【００８９】
まず、リセット用信号線５５２に入力された信号ｒｅｓによって、スイッチ５５０が導通状態になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側（以下、対向電極側とよぶ）の電位は、中間圧側階調電源線５５５の電位ＶＭに固定されている。また、高圧側階調電源線５５４の電位は、低圧側階調電源線５５３の電位ＶＬと等しく設定されている。このとき、ｉｎ１〜ｉｎ３にデジタルの信号が入力されても、容量Ｃ１〜Ｃ３には、信号は書き込まれない。
【００９０】
この後、リセット用信号線５５２の信号ｒｅｓが変化し、スイッチ５５０がオフとなって、容量Ｃ１〜Ｃ３のｏｕｔ端子側の固定電位が解除される。次に、高圧側階調電源腺５５４の電位が、低圧側階調電源線５５３の電位ＶＬと異なる値ＶＨに変化する。この時端子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ回路５４１〜５４３の出力が変化し、スイッチ５４７〜５４９のそれぞれにおいて、２つのスイッチのどちらかがオンの状態となって、高圧側階調電源線の電位ＶＨもしくは低圧側階調電源線ＶＬの電位が、容量Ｃ１〜Ｃ３の電極に印加される。
【００９１】
ここで、この容量Ｃ１〜Ｃ３の値は、各ビットに対応して設定されている。
【００９２】
この容量Ｃ１〜Ｃ３に印加された電圧によって対抗電極側の電圧が変化し、出力の電圧が変化する。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号に応じたアナログの信号がｏｕｔ端子より出力される。
【００９３】
上記の構成のＤＡＣでは、基準電位を、容量Ｃ１〜Ｃ３で分割することによって多様な階調を表現することができる。
【００９４】
この様な容量分割方式のＤＡＣは、ＡＭＬＣＤ９９　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐ２９〜３２に記載してある。
【００９５】
なお、ここでは３ビットデジタル信号をアナログ信号に変換するＤＡＣについて説明したが、異なるビット数のデジタル信号をアナログ信号に変換するＤＡＣについても、応用することができる。
【００９６】
また、本発明の発光装置に用いるＤＡＣの構成としては、上記構造に限らず公知の構造のＤＡＣを自由に用いることができる。例えば、抵抗を用いて基準電圧を分割する、抵抗分割方式のＤＡＣを用いることもできる。
【００９７】
次いで、上述した図５の構成のＤＡＣを用いる場合の、各ＤＡＣ処理期間の動作について、再び図４を用いて説明する。また説明には、図５の符号も用いる。
【００９８】
各ＤＡＣ処理期間において、アドレス線ａｄ（１）〜ａｄ（ｋ）が選択される毎に、以下の動作を行う。
【００９９】
リセット信号線５５２に信号ｒｅｓが入力される。また、その後、高圧側階調線５５４の電位がＶＨに変化する。こうしてＤＡＣ１１１に入力されたデジタル信号は、アナログ信号に変換される。
【０１００】
ここで、リセット信号線５５２や、高圧側階調線５５４には、ＤＡＣコントローラより信号が入力される。
【０１０１】
前記動作を、全てのブロックについて行い、全ての画素の記憶回路に記憶されたデジタル信号をアナログ信号に変換する。
【０１０２】
ここで、全てのブロックが有する画素のデジタル信号をできるだけ効率よくアナログ信号に変換するには、これらのブロックを構成する画素の数は、全て同じであるのが望ましい。
【０１０３】
また、スイッチＳＷ（１）〜ＳＷ（３）及びスイッチＳＷ（Ａ）の構成は、図３で示した構成に限らず、さまざまな構成のスイッチを自由に用いることができる。
【０１０４】
静止画表示中において、一度各画素の有する記憶回路にデジタル信号を書き込めば、前述したＤＡＣの動作によって、各画素に記憶されたデジタル信号をアナログ信号に変換し、画像の表示を行うことができる。この際、ソース信号線駆動回路や、ゲート信号線駆動回路、また、その他外部回路等は、動作を停止することができる。このとき、各ブロックのＤＡＣの動作を制御するＤＡＣコントローラのみが動作していればよい。
【０１０５】
このようにして、画素部全体においてＤＡＣの占める面積が少なく、かつ低消費電力化を実現させた発光装置を提供することができる。
【０１０６】
［実施例２］
本実施例では、実施の形態および実施例１で示したものとはＤＡＣを共有する構成が異なる場合について説明する。
【０１０７】
図６を用いて、本実施例の画素の構成について説明する。
【０１０８】
なお、本実施例においても実施例１と同様に、３ビットデジタル階調の発光装置に対応した画素を示すが、これに限らず、任意のビット数の記憶回路を有する画素によって構成される発光装置に対して本実施例を応用することができる。
【０１０９】
図６において、複数の画素６００（１）〜６００（ｋ）が１つのＤＡＣ６１１を共有している。ここで、ＤＡＣ６１１の構成は、実施例１と同様の構造を用いることができる。各画素は、それぞれ記憶回路（６０５（１〜ｋ）、６０６（１〜ｋ）、６０７（１〜ｋ））、ソース信号線６０１、ゲート信号線（６０２（１〜ｋ）、６０５（１〜ｋ）、６０４（１〜ｋ））、スイッチング用ＴＦＴ（６０８（１〜ｋ）、６０９（１〜ｋ）、６１０（１〜ｋ））、電流制御用ＴＦＴ６１６（１〜ｋ）、発光素子６１５（１〜ｋ）、コンデンサ６１４（１〜ｋ）とを有する。
【０１１０】
本実施例において、ブロック６１３に含まれる画素はすべて、同じソース信号線６０１に接続されたスイッチング用ＴＦＴを有している。つまり、ブロック６１３に含まれる画素は、本発明の発光装置の画素部内で、垂直方向に配置されているとする。つまり、ブロック６１３に含まれる全ての画素は、同じ列内に接続されている。
【０１１１】
このような構成の画素部を有する発光装置の駆動方法について、図７のタイミングチャートを用いて説明する。
【０１１２】
また、本実施例では図５で示した構成のＤＡＣを用いる場合の動作を表すタイミングチャートについて示すが、本発明の発光装置に用いることのできるＤＡＣの構成は、図５において示すものに限定されず、公知の構成のＤＡＣを自由に用いることができる。
【０１１３】
まず、各画素の各記憶回路に、デジタル信号を保持するまでの動作について説明する。
【０１１４】
ソース信号線駆動回路において、シフトレジスタ回路から出力されるサンプリングパルスに従い、水平周期分のデジタル信号の保持が行われる（デジタル信号サンプリング期間）。
【０１１５】
その後、帰線期間の間に、ラッチパルスが入力され、第２のラッチ回路に転送されたデジタル信号は、ソース信号線に入力される。
【０１１６】
ここで、１水平期間は、１ビット目書き込み期間、２ビット目書き込み期間、３ビット目書き込み期間の、３つの期間に分けられる。
【０１１７】
ここで、１ビット目書き込み期間において、デジタル信号（Ｄ３）が、ビット選択信号によって、ソース信号線に入力される。この時、ゲート信号線６０２（Ｇ１）に信号が入力され、このゲート信号線に接続されたスイッチング用ＴＦＴ６０８（Ｇ１）が導通状態となっている。こうして１ビット目のデジタル信号（Ｄ３）が記憶回路（Ｍ）６０５（１）に書き込まれる。
【０１１８】
次に、２ビット目書き込み期間において、デジタル信号（Ｄ２）が、ビット選択信号によって、ソース信号線に入力される。この時、ゲート信号線６０３（Ｇ１）に信号が入力され、このゲート信号線に接続されたスイッチング用ＴＦＴ６０９（Ｇ１）が導通状態となっている。こうして２ビット目のデジタル信号（Ｄ２）が記憶回路（Ｍ）６０６（１）に書き込まれる。
【０１１９】
次に、３ビット目書き込み期間において、デジタル信号（Ｄ１）が、ビット選択信号によって、ソース信号線に入力される。この時、ゲート信号線６０３（Ｇ１）に信号が入力され、このゲート信号線に接続されたスイッチング用ＴＦＴ６０９（Ｇ１）が導通状態となっている。こうして３ビット目のデジタル信号（Ｄ１）が記憶回路（Ｍ）６０７（１）に書き込まれる。
【０１２０】
書き込まれたデジタル信号は、３ビット目書き込み期間から次の水平期間のＤＡＣ処理期間までの期間を利用して、ＤＡＣ６１１においてアナログ信号に変換される（ＤＡＣ処理期間）。
【０１２１】
次に、上記ＤＡＣ処理期間の動作について図６（Ｂ）および図７により説明する。
【０１２２】
図６（Ｂ）において、ＳＷ（１）〜ＳＷ（３）及びＳＷ（Ａ）は、図３（Ｂ）と同様に、ＴＦＴ及びアドレス線ａｄ（１）〜ａｄ（ｋ）によって構成することができる。アドレス線ａｄ（１）〜ａｄ（ｋ）は、各画素６００（１）〜６００（ｋ）がそれぞれ有する記憶回路（６０５（１〜ｋ）、６０６（１〜ｋ）、６０７（１〜ｋ））からＤＡＣ６１１へのデジタル信号の入力、およびＤＡＣ６１１から各画素６００（１）〜６００（ｋ）がそれぞれ有するコンデンサ６１４（１〜ｋ）および電流制御用ＴＦＴ６１６（１〜ｋ）のゲート電極への出力を選択する際に用いる。
【０１２３】
なお、図７のタイミングチャートにおいて、アドレス線に接続されたＴＦＴは、すべてｎチャネル型ＴＦＴである場合の動作を示すが、これらのＴＦＴは、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも、どちらを用いても構わない。ただし、同一のアドレス線に接続されているＴＦＴの極性は同じである必要がある。
【０１２４】
ここで、アドレス線ａｄ（１）が選択されている時、その他のアドレス線ａｄ（２）〜ａｄ（ｋ）は選択されていないものとする。
【０１２５】
第１の水平期間（Ｌ１）が終了すると、アドレス線ａｄ（１）にゲート電極が接続され、導通状態となったＴＦＴを介して、選択された画素の記憶回路からデジタル信号がＤＡＣ６１１に入力される。
【０１２６】
ここで、図５に示したＤＡＣにおいて、リセット信号線５５２に信号ｒｅｓが入力される。また、その後、高圧側階調線５５４の電位がＶＨに変化する。こうしてＤＡＣに入力されたデジタル信号は、アナログ信号に変換される。このアナログ信号は、選択された画素が有するコンデンサ６１４（１〜ｋ）および電流制御用ＴＦＴ６１６（１〜ｋ）のゲート電極へ入力される。このアナログ信号の信号電圧が各画素の電流制御用ＴＦＴのゲート電極に印加されることにより電流制御用ＴＦＴに流れる電流量を制御し、制御された電流が発光素子に流れることにより、発光素子の階調を表現することができる。
【０１２７】
次に、第２の水平期間（Ｌ２）におけるデジタル信号サンプリング期間が終了すると、アドレス線ａｄ（２）が選択され、その他のアドレス線ａｄ（１）、ａｄ（３）〜ａｄ（ｋ）は、非選択の状態となる。このとき、アドレス線ａｄ（２）にゲート電極が接続されたＴＦＴを介して、選択した画素の記憶回路からの信号がＤＡＣ６１１に入力される。
【０１２８】
次に、図５に示すリセット信号線５５２に信号ｒｅｓが入力される。また、その後、高圧側階調線６５４の電位がＶＨに変化する。こうしてＤＡＣ６１１に入力されたデジタル信号は、アナログ信号に変換される。このアナログ信号は、選択された画素のコンデンサ（Ｃｓ）６１４および電流制御用ＴＦＴ６１６のゲート電極に入力される。この入力されたアナログ信号に応じて、電流制御用ＴＦＴに流れる電流量が制御され、ここで制御された電流が発光素子を流れることにより発光素子の輝度が制御される。なお、本実施例では３ビットであるため０〜７までの８段階の輝度が得られる。
【０１２９】
同様の動作を、複数の水平期間について繰り返し、全てのアドレス線について行う。こうして、ブロック６１３の６００（１）〜６００（ｋ）の全ての画素の記憶回路に記憶されたデジタル信号は、アナログ信号に変換され、この変換されたアナログ信号を用いて発光素子の輝度が制御される。
【０１３０】
上記動作を全てのブロックについて同様に行い、全ての画素において保持されたデジタル信号をアナログ信号に変換する。
【０１３１】
本実施例におけるＤＡＣの共有の方法では、１行（１水平期間）において１つのＤＡＣを選択するのみでよい。そのため、スイッチＳＷ（１）〜ＳＷ（３）及びＳＷ（Ａ）の切り換えを、１水平期間のＤＡＣ処理期間において複数回行う必要が無いため、これらの選択のための動作を高速で行う必要が無くなるという利点を有する。
【０１３２】
［実施例３］
本実施例では、本発明の発光装置に用いることができるＤＡＣであって、図５に示したものとは構造の異なるものについて、図８を用いて説明する。
【０１３３】
なお、図８において、端子ｉｎ１〜ｉｎ３は、３ビットのデジタル信号の入力に対応し、端子ｏｕｔは、ＤＡＣで変換した後のアナログ信号を出力する出力端子に対応する。
【０１３４】
図８において、ＤＡＣは、インバータ８５１〜８５３、ＴＦＴ８５４ａ〜８５９ａ、ＴＦＴ８５４ｂ〜８５９ｂ、ＴＦＴ８６０、容量Ｃ１〜Ｃ３、低圧側階調電源線８６１、高圧側階調電源線８６２、反転リセット信号線（ｒｅｓ（ｂ））８６３、リセット信号線（ｒｅｓ（ａ））８６４、中間圧側階調電源線８６５によって構成されている。なお、反転リセット用信号線の信号ｒｅｓ（ｂ）とリセット信号ｒｅｓ（ａ）とは、極性が逆の信号である。
【０１３５】
ここで、ＴＦＴ８５４ａ〜８５６ａ、ＴＦＴ８５４ｂ〜８５６ｂ、ＴＦＴ８６５は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも構わないが、同じリセット信号線、同じ反転リセット信号線に接続されたものは、同じ極性を有する必要がある。また、ＴＦＴ８５７ａ〜８５９ａ、及びＴＦＴ８５７ｂ〜８５９ｂは、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも構わないが、同じ極性を有する必要がある。
【０１３６】
まず、リセット用信号線８６４に入力された信号ｒｅｓによって、ＴＦＴ８６０が導通状態になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側（以下、対向電極側とよぶ）の電位は、中間圧側階調電源線８６５の電位ＶＭに固定されている。また、同時に、ＴＦＴ８５４ａ〜８５６ａが導通状態となり、ＴＦＴ８５４ｂ〜８５６ｂが非導通状態となって、低圧側階調電源線８６１の電位ＶＬが、容量Ｃ１〜Ｃ３のｏｕｔ端子とは逆の電極に印加されている。このとき、ｉｎ１〜ｉｎ３にデジタル信号が入力されても、容量Ｃ１〜Ｃ３には、信号は書き込まれない。
【０１３７】
次に、リセット用信号線８６４の信号ｒｅｓが変化し、スイッチ８５０がオフとなって、容量Ｃ１〜Ｃ３のｏｕｔ端子側の固定電位が解除される。同時に、ＴＦＴ８５４ｂ〜８５６ｂを介して、高圧側階調電源腺８６２の電位ＶＨが、ＴＦＴ８５７ａ〜８５９ａのソース領域もしくはドレイン領域に入力される。一方、低圧側階調電源線８６１の電位ＶＬは、ＴＦＴ８５７ｂ〜８５９ｂのソース領域もしくはドレイン領域に入力される。
【０１３８】
この時端子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＴＦＴ８５７ａ〜８５９ａ及び、ＴＦＴ８５７ｂ〜８５９ｂの導通もしくは非導通状態が選択され、高圧側階調電源線８６２の電位ＶＨもしくは低圧側階調電源線８６１の電位ＶＬが、容量Ｃ１〜Ｃ３の電極に印加される。なお、容量Ｃ１〜Ｃ３の値は、各ビットに対応して設定されている。
【０１３９】
この容量Ｃ１〜Ｃ３に印加された電圧によって対抗電極側の電圧が変化し、出力の電圧が変化する。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号に応じたアナログの信号がｏｕｔ端子より出力される。
【０１４０】
なお、上記の構成のＤＡＣでは、基準電位を、容量Ｃ１〜Ｃ３で分割することによって多様な階調を表現することができる。また、この様な容量分割方式のＤＡＣは、ＡＭＬＣＤ９９　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐ２９〜３２に記載されている。
【０１４１】
なお、ここでは３ビットデジタル信号をアナログ信号に変換するＤＡＣについて説明したが、異なるビット数のデジタル信号をアナログ信号に変換するＤＡＣについても、応用することができる。
【０１４２】
また、本発明に用いるＤＡＣの構成としては、上記構造に限らず公知の構造のＤＡＣを自由に用いることができる。例えば抵抗を用いて基準電圧を分割する、抵抗分割方式のＤＡＣを用いることもできる。
【０１４３】
なお、本実施例で説明したＤＡＣは、実施例１や実施例２において説明した本発明の発光装置に自由に組み合わせて実施することが可能である。
【０１４４】
［実施例４］
本実施例では、ＤＡＣとして、複数の階調電圧線を選択する方式の例を、図９を用いて説明する。
【０１４５】
なお、図９において、端子ｉｎ１〜ｉｎ３は、３ビットのデジタル信号の入力に対応し、端子ｏｕｔは、アナログ変換後の信号を出力する出力端子に対応する。
【０１４６】
図９において、ＤＡＣは、インバータ９６１〜９６３、ＮＡＮＤ回路９６４〜９７１、スイッチＴＦＴ９７２〜９７９、階調電圧線１〜８によって構成されている。
【０１４７】
ここで、スイッチＴＦＴ９７２〜９７９は、ｐチャネル型ＴＦＴでも、ｎチャネル型ＴＦＴでもどちらでも構わないが、スイッチＴＦＴ９７２〜９７９の極性は全て等しくする必要がある。
【０１４８】
３ビットのデジタル映像信号を処理する場合、８本の階調電圧線があり、それぞれにスイッチＴＦＴが接続されている。端子ｉｎ１〜端子ｉｎ３の入力は、ＮＡＮＤ回路９６４〜９７１によって構成されるデコーダ９８１を介して、スイッチ９８０のスイッチＴＦＴ９７２〜９７９を選択的に駆動する。こうして、ｉｎ１〜ｉｎ３に入力されたデジタル信号に対応する階調電圧線が、１〜８のうちより１本選択され、その選択された階調電圧線の電位が出力される。なお、スイッチ９８０の代わりに、トランスミッションゲートを用いても良い。
【０１４９】
なお、本実施例において３ビットデジタル信号をアナログ信号に変換するＤＡＣについて説明したが、異なるビット数のデジタル信号をアナログ信号に変換するＤＡＣについても、応用することができる。
【０１５０】
また、本発明に用いるＤＡＣの構成としては、上記構造に限らず公知の構造のＤＡＣを自由に用いることができる。
【０１５１】
なお、本実施例で説明したＤＡＣは、実施例１や実施例２において説明した本発明の発光装置に自由に組み合わせて実施することが可能である。
【０１５２】
［実施例５］
本実施例では、ＤＡＣとして、複数の階調電圧線を選択する方式であるが、実施例４において説明したＤＡＣとは異なる構造のものを用いた場合について図１０を用いて説明する。
【０１５３】
図１０において、ＤＡＣは、インバータ１０７１〜１０７３、ＴＦＴ１０７４〜１０９７、階調電圧線１〜８によって構成されている。
【０１５４】
ここで、ＴＦＴ１０７４〜１０９７によってデコーダ兼用スイッチ１０９８が構成されている。このデコーダ兼用スイッチ１０９８を構成するＴＦＴ１０７４〜１０９７は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも構わないが、極性は同じにする必要がある。
【０１５５】
入力端子ｉｎ１〜ｉｎ３より入力された信号は、デコーダ兼用スイッチ１０９８において、その入力されたデジタル信号に応じて階調電圧線１〜８のいずれか１本を選択する。この選択された階調電圧線の電位がアナログ信号として、ｏｕｔ端子より出力される。
【０１５６】
なお、本実施例のＤＡＣは、実施例４（図９）において説明したものと同様に階調電圧線を選択する方式であるが、実施例４（図９）では、ＤＡＣを構成する素子の数が多く、画素内で素子の占める面積が大きくなるのに対し、本実施例のＤＡＣでは、スイッチを直列接続し、デコーダとスイッチを兼ねることにより素子数を減らすことができる。
【０１５７】
なお、本実施例では３ビットデジタル信号をアナログ信号に変換するＤＡＣについて説明したが、異なるビット数のデジタル信号をアナログ信号に変換するＤＡＣについても、応用することができる。
【０１５８】
また、本発明に用いるＤＡＣの構成としては、上記構造に限らず公知の構造のＤＡＣを自由に用いることができる。
【０１５９】
なお、本実施例で説明したＤＡＣは、実施例１や実施例２において説明した本発明の発光装置に自由に組み合わせて実施することが可能である。
【０１６０】
［実施例６］
本実施例においては、ソース信号線駆動回路における第２のラッチ回路を省略した回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法について説明する。
【０１６１】
図１１には、本実施例における発光装置のソース信号線駆動回路の回路構成を示す。この回路は、３ビットデジタル信号に対応させたものであり、シフトレジスタ回路１１０１、ラッチ回路１１０２、スイッチ回路１１０３を有する。このソース信号線駆動回路からの信号はソース信号線Ｓ１．１〜Ｓ１．ｘ、ソース信号線Ｓ２．１〜Ｓ２．ｘ、ソース信号線Ｓ３．１〜Ｓ３．ｘに入力される。
【０１６２】
ここで、上記ソース信号線のうちソース信号線Ｓ１．１、Ｓ１．２、Ｓ１．３を有する画素の回路構成を図１２に示す。なお、３本のソース信号線Ｓ１．１、Ｓ１．２、Ｓ１．３は、図１２におけるソース信号線１２０１〜１２０３にそれぞれ対応する。
【０１６３】
さらに、本実施例の回路構成の場合における駆動方法について図１３に示すタイミングチャートを用いて説明する。
【０１６４】
なお、シフトレジスタ回路１１０１からサンプリングパルスが出力され、ラッチ回路１１０２でサンプリングパルスに従ってデジタル信号が保持されるまでの動作は実施形態や実施例１と同様に行われるので、ここでは説明は省略する。
【０１６５】
本実施例では、ラッチ回路１１０２と画素１１０４内の記憶回路との間に、スイッチ回路１１０３を有しているため、ラッチ回路でのデジタル信号の保持が完了しても、直ちに各画素の記憶回路への書き込みは開始されない。デジタル信号が保持される期間が終了するまでの間は、スイッチ回路１１０３は閉じたままであり、その間、ラッチ回路ではデジタル信号が保持される。
【０１６６】
１水平期間分のデジタル信号の保持が完了すると、その後の帰線期間中にラッチパルスが入力されてスイッチ回路１１０３が一斉に開き、ラッチ回路１１０２で保持されていたデジタル信号は一斉に、ソース信号線Ｓ１．１〜Ｓ１．ｘ、ソース信号線Ｓ２．１〜Ｓ２．ｘ、ソース信号線Ｓ３．１〜Ｓ３．ｘに出力され、各画素の記憶回路に書き込まれる。
【０１６７】
本実施例のソース信号線駆動回路の構成では、各３ビット分のデジタル信号が１画素行に対して同時に入力される。なお、本実施例では、第１段目でのラッチ動作（デジタル信号サンプリング期間）が終了すると、直ちに画素の記憶回路への書き込みが開始される。具体的には、ゲート信号線１２０４にパルスが入力され、スイッチング用ＴＦＴ１２０８〜１２１０が導通し、記憶回路１２０５〜１２０７への書き込みが可能な状態となる。ラッチ回路１１０２に保持されたビット毎のデジタル信号は、３本のソース信号線１２０１〜１２０３を経由して、同時に書き込まれる。
【０１６８】
第１段目でラッチ回路に保持されたデジタル信号が、記憶回路へ書き込まれているとき、次段ではサンプリングパルスに従って、ラッチ回路においてデジタル信号が保持されている。このようにして、順次記憶回路への書き込みが行われる。
【０１６９】
こうして、１画素行分のデジタル信号を出力し、１水平期間が終了する。１水平期間の帰線期間において、ＤＡＣ処理期間が設けられている。
【０１７０】
また、各画素の記憶回路に保持されたデジタル信号をアナログ信号に変換する際（ＤＡＣ処理期間）の動作については、実施例１と同様に行えばよいので説明を省略する。
【０１７１】
以上の方法によって、従来における第２のラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことができる。
【０１７２】
本実施例は、実施例１〜実施例５に示す本発明の構成に自由に組み合わせて実施することが可能である。
【０１７３】
［実施例７］
本実施例では、ソース信号線駆動回路のラッチ回路を１ビット分のみ有し、ソース信号線駆動回路を従来の３倍の速度で動作させ、１ライン期間中に、第１ビットデジタル信号、第２ビットデジタル信号、第３ビットデジタル信号の順にデジタル信号をソース信号線駆動回路に入力する手法について説明する。
【０１７４】
実施例１では、図４のタイミングチャートに示すように１水平期間において、１回のみデジタル信号のサンプリングを行い、ビット選択信号によって、各ビットに応じたデジタル信号を順に出力していた。しかし、本実施例では、デジタル信号のサンプリングは、１水平期間において、３回繰り返す必要がある。
【０１７５】
図１４において、ソース信号線駆動回路は、シフトレジスタ（図中、ＳＲと表記）１４０１、第１のラッチ回路（図中、ＬＡＴ１と表記）１４０２、第２のラッチ回路（図中、ＬＡＴ２と表記）１４０３によって構成される。
【０１７６】
シフトレジスタに入力されるクロックパルス及び反転クロックパルスの信号によって、第１のラッチ回路（ＬＡＴ１）１４０２は、デジタル信号をサンプリングする。ここで、デジタル信号の１ビット目の信号を、第１のラッチ回路（ＬＡＴ１）１４０２が保持する。その後、ラッチパルスが入力されて、デジタル信号の１ビット目の信号は、第２のラッチ（ＬＡＴ２）１４０３に転送される。こうして、ソース信号線Ｓ１〜Ｓｘに出力される。こうして１ビット目の信号が各画素の記憶回路に記憶される（１ビット目書き込み期間という）。
【０１７７】
また、第１のラッチ回路（ＬＡＴ１）１４０２において、１ビット目の信号が第２のラッチ回路の転送された後、次に２ビット目の信号のサンプリングが始まる。同様に２ビット目の信号が、ラッチパルスによって第２のラッチ回路に転送され、ソース信号線Ｓ１〜Ｓｘに出力される。こうして２ビット目の信号が各画素の記憶回路に記憶される（２ビット目書き込み期間という）。
【０１７８】
さらに、第１のラッチ回路（ＬＡＴ１）１４０２において、２ビット目の信号が第２のラッチ回路に転送された後、今度は３ビット目の信号のサンプリングが始まる。３ビット目の信号のサンプリングが終了し、第２のラッチ回路に信号が転送され、ソース信号線Ｓ１〜Ｓｘに出力される。こうして３ビット目の信号が各画素の記憶回路に記憶される（３ビット目書き込み期間という）。
【０１７９】
こうして、１水平期間が終了する。
【０１８０】
次に第１のラッチ回路（ＬＡＴ１）１４０２は、１水平期間における３ビット目のデジタル信号が第２のラッチ回路に転送された後、次の水平期間における１ビット目のデジタル信号のサンプリングが始まる。
【０１８１】
ここで、３ビット目のデジタル信号のサンプリングが終了した後、次の水平期間における１ビット目のデジタル信号のサンプリングが始まるまでのシフトレジスタの帰線期間に設けられたＤＡＣ処理期間において、画素の記憶回路に記憶されたデジタル信号は、アナログ信号に変換される。このＤＡＣ処理期間の動作については、実施例１と同様であるのでここでは説明は省略する。
【０１８２】
この方式では、ソース信号線駆動回路に入力するデジタル信号を、予めビット順に並べた信号に変換するＰ／Ｓ（パラレル・シリアル）変換回路等を外部に設ける必要があるが、ソース信号線駆動回路自体は小さくすることができる。
【０１８３】
なお、本実施例に示した構成は、実施例１や実施例２と自由に組み合わせて実施することが可能である。
【０１８４】
［実施例８］
本実施例では、本発明の発光装置において、ゲート信号線１本単位での信号の書き換えを行う場合について説明する。
【０１８５】
この場合は、ゲート信号線駆動回路としてアドレスデコーダを使うのが望ましい。ゲート信号線駆動回路としてアドレスデコーダを使用した例を図１５に示す。
【０１８６】
本実施例では、各画素のスイッチング用ＴＦＴと接続されたゲート信号線に信号を出力するゲート信号線駆動回路について説明する。なお、各画素にビット数の応じた複数のゲート信号線を有する場合においても本実施例に示すゲート信号線駆動回路の構成を応用することができる。
【０１８７】
図１５において、ゲート信号線駆動回路１５０４は、アドレス線１５００、ＮＡＮＤ回路１５０１（１）〜１５０１（ｙ）、レベルシフタ（図中、ＬＳと表記）１５０２、バッファ（図中、Ｂｕｆ．と表記）１５０３によって構成され、ゲート信号線Ｇ１〜Ｇｙに信号を出力することができる。
【０１８８】
なお、アドレスデコーダとしては、特開平８−１０１６０９に開示された回路等を用いればよい。
【０１８９】
また、ソース信号線駆動回路にアドレスデコーダ等を用いて、ソース信号線１本単位で部分書き換えを行うことも可能である。
【０１９０】
本実施例は、実施例１〜実施例７に示す本発明の構成に自由に組み合わせて実施することが可能である。
【０１９１】
［実施例９］
本実施例では、本発明における発光装置の構造について図１６を用いて説明する。
【０１９２】
図１６（Ａ）は、発光装置の上面図、図１６（Ｂ）は図１６（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された１６０１はソース信号線駆動回路、１６０２は画素部、１６０３はゲート信号線駆動回路である。また、１６０４は封止缶、１６０５はシール剤であり、シール剤１６０５で囲まれた内側は、空間１６０７になっている。
【０１９３】
なお、１６０８はソース信号線駆動回路１６０１及びゲート信号線駆動回路１６０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）１６０９からデジタル信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、外部電源と電気的に接続されている。
【０１９４】
次に、断面構造について図１６（Ｂ）を用いて説明する。基板１６１０上には駆動回路及び画素部が形成されているが、ここでは、駆動回路としてソース信号線駆動回路１６０１と画素部１６０２が示されている。
【０１９５】
なお、ソース信号線駆動回路１６０１はｎチャネル型ＴＦＴ１６１３とｐチャネル型ＴＦＴ１６１４とを組み合わせたＣＭＯＳ回路が形成される。また、駆動回路を形成するＴＦＴは、公知のＣＭＯＳ回路、ＰＭＯＳ回路もしくはＮＭＯＳ回路で形成しても良い。また、本実施例では、基板上に駆動回路を形成したドライバー一体型を示すが、必ずしもその必要はなく、基板上ではなく外部に形成することもできる。
【０１９６】
また、画素部１６０２は、ソース信号線駆動回路からのビデオ信号が入力されるスイッチング用ＴＦＴ１６１１と、スイッチング用ＴＦＴ１６１１と接続され、かつ発光素子の輝度を制御する機能を有する電流制御用ＴＦＴ１６１２と、電流制御用ＴＦＴ１６１１のドレインに電気的に接続された第１の電極（陽極）１６１３を含む複数の画素により形成される。
【０１９７】
また、第１の電極１６１３の両端には絶縁層１６１４が形成され、第１の電極１６１３上には有機化合物層１６１５が形成される。さらに、有機化合物層１６１５上には第２の電極１６１６が形成される。これにより、第１の電極（陽極）１６１３、有機化合物層１６１５、及び第２の電極（陰極）１６１６からなる発光素子１６１８が形成される。
【０１９８】
さらに、第２の電極１６１６上に補助配線１６１７が形成される。補助配線１６１７は、接続配線１６１７と電気的に接続されており、ＦＰＣ１６０９を介して外部電源と電気的に接続されている。
【０１９９】
また、基板１６１０上に形成された発光素子１６１８を封止するためにシール剤１６０５により封止基板１６０４が貼り合わされている。なお、封止基板１６０４と発光素子１６１８との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、シール剤１６０５の内側の空間１６０７には窒素等の不活性気体が充填されている。なお、シール剤１６０５としてはエポキシ系樹脂を用いるのが好ましい。また、シール剤１６０５はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０２００】
なお、本実施例に示す発光装置は、第２の電極（陰極）１６１６を透光性の材料で形成し、有機化合物層１６１５で生じた光を第２の電極（陰極）１６１６を透過させて封止基板１６０４側から出射させる構造（上方出射型）を有している。
【０２０１】
しかし、本発明の発光装置は、これに限られることはなく第２の電極１６１６を遮光性の材料で形成し、有機化合物層１６１５で生じた光を第１の電極１６１３を透過させて基板１６１０側から出射させる構造（下方出射型）とすることもできる。この場合には、封止基板１６０４が透光性である必要はなく、むしろ遮光性の材料を用いるのが好ましい。さらに、封止基板１６０４の一部に封止基板１６０４とフィルム１６２０とで囲まれた空間に乾燥剤１６２１を備えることにより、フィルム１６２０を介して空間１６０７の内部に存在する水分を吸収させることもできる。
【０２０２】
さらに、本発明においては、第１の電極を陰極材料で形成し、第２の電極を陽極材料で形成することも可能である。
【０２０３】
また、本実施例で用いる封止基板１６０４の材料としては、ガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ　Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板等の材料を用いることができる。
【０２０４】
以上のようにして発光素子を空間１６０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素といった有機化合物層の劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０２０５】
［実施例１０］
本実施例では、本発明の発光装置の画素が有する記憶回路の構成例について説明する。
【０２０６】
図１７（Ａ）は、本発明の発光装置の各画素に形成される記憶回路の一例を示したものである。点線枠で示される部分が記憶回路（図中、Ｍと表記）である。記憶回路Ｍは、２つのインバータ１７０１及び１７０２によって構成されている。ここで示した記憶回路には、フリップフロップを利用したスタティック型メモリ（Ｓｔａｔｉｃ　ＲＡＭ　：　ＳＲＡＭ）を用いている。
【０２０７】
図１７（Ｂ）は、図１７（Ａ）の回路を詳細に示した例である。ＴＦＴ１７０３とＴＦＴ１７０４は、ｐチャネル型ＴＦＴであり、ＴＦＴ１７０５とＴＦＴ１７０６は、ｎチャネル型ＴＦＴである。また、ＶＤＤは、電源線であり、ＧＮＤは接地線である。
【０２０８】
本実施例は、実施例１〜実施例１０に示す本発明の構成に自由に組み合わせて実施することが可能である。
【０２０９】
［実施例１２］
実施例１１では、スタティック型メモリ（Ｓｔａｔｉｃ　ＲＡＭ　：　ＳＲＡＭ）を用いて本発明の発光装置の画素部における記憶回路が形成される場合について示したが、ＳＲＡＭのみに限定されず、本発明の発光装置の画素部に適用可能な記憶回路には、他にダイナミック型メモリ（Ｄｙｎａｍｉｃ　ＲＡＭ　：　ＤＲＡＭ）等があげられる。
【０２１０】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ　：　ＦＲＡＭ）を利用して本発明の発光装置の画素部に形成することも可能である。ＦＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり、その書き込み電圧が低い等の特徴を利用して、本発明の発光装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０２１１】
本実施例は、実施例１〜実施例１０に示す本発明の構成に自由に組み合わせて実施することが可能である。
【０２１２】
［実施例１３］
発光素子を用いた発光装置は自発光型であるため、液晶表示装置に比べ、明るい場所での視認性に優れ、視野角が広い。従って、本発明の発光装置を用いて様々な電気器具を完成させることができる。
【０２１３】
本発明により作製した発光装置を用いて作製された電気器具として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光素子を有する発光装置を用いることが好ましい。それら電気器具の具体例を図１８に示す。
【０２１４】
図１８（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明により作製した発光装置をその表示部２００３に用いることにより作製される。発光素子を有する発光装置は自発光型であるためバックライトが必要なく、液晶表示装置よりも薄い表示部とすることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２１５】
図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明により作製した発光装置をその表示部２１０２に用いることにより作製される。
【０２１６】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明により作製した発光装置をその表示部２２０３に用いることにより作製される。
【０２１７】
図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明により作製した発光装置をその表示部２３０２に用いることにより作製される。
【０２１８】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明により作製した発光装置をこれら表示部Ａ、Ｂ２４０３、２４０４に用いることにより作製される。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２１９】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明により作製した発光装置をその表示部２５０２に用いることにより作製される。
【０２２０】
図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明により作製した発光装置をその表示部２６０２に用いることにより作製される。
【０２２１】
ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明により作製した発光装置をその表示部２７０３に用いることにより作製される。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０２２２】
なお、将来的に有機材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２２３】
また、上記電気器具はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２２４】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが好ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが好ましい。
【０２２５】
以上の様に、本発明の作製方法を用いて作製された発光装置の適用範囲は極めて広く、本発明の発光装置を用いてあらゆる分野の電気器具を作製することが可能である。また、本実施例の電気器具は実施例１〜実施例１２を実施することにより作製された発光装置を用いることにより完成させることができる。
【発明の効果】
本発明の発光装置では、各画素に記憶回路を配置することによって、低消費電力化可能な発光装置及びその駆動方法を提供することができる。
【０２２６】
さらに、本発明では、各画素が有する記憶回路に記憶されたデジタル信号をアナログ信号に変換させた後、再び各画素のコンデンサ、電流供給線のゲート電極に入力させるためのＤ／Ａ変換回路を複数の画素で共有して用いる構成とすることにより、画素部においてＤＡＣの占める割合を低くすることができるので、開口率の向上や、従来よりも記憶回路を多く配置することができるといった効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の発光装置における画素の構成を示す図。
【図２】発光装置の構成を示す図。
【図３】本発明の発光装置における画素の構成を示す図。
【図４】本発明の発光装置の駆動方法を示すタイミングチャート。
【図５】本発明の発光装置に用いるＤＡＣの構成を示す図。
【図６】本発明の発光装置における画素の構成を示す図。
【図７】本発明の発光装置の駆動方法を示すタイミングチャート。
【図８】本発明の発光装置に用いるＤＡＣの構成を示す図。
【図９】本発明の発光装置に用いるＤＡＣの構成を示す図。
【図１０】本発明の発光装置に用いるＤＡＣの構成を示す図。
【図１１】本発明におけるソース信号線駆動回路の構成を示す図。
【図１２】本発明の発光装置における画素の構成を示す図。
【図１３】本発明の発光装置の駆動方法を示すタイミングチャート。
【図１４】本発明におけるソース信号線駆動回路の構成を示す図。
【図１５】本発明におけるゲート信号線駆動回路の構成を示す図。
【図１６】本発明の発光装置の構造を説明する図。
【図１７】本発明の発光装置に用いる記憶回路の構成を示す図。
【図１８】本発明の発光装置を用いた電気器具を示す図。
【図１９】従来の発光装置の構成を示す図。
【図２０】従来の発光装置の画素部の構成を示す図。
【図２１】従来の駆動方法を示すタイミングチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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