(57)【要約】【課題】Ｓｉ結晶膜の表面の自然酸化に起因したＳｉ結晶膜での導電性の低下によって生じる問題が解消された半導体装置を提供する。【解決手段】ＳｉＧｅ結晶膜基板２上には、チャネル領域として機能するＳｉ結晶膜４ｂが形成されている。また、Ｓｉ結晶膜４ｂの上には、チャネル領域として機能するＳｉＧｅ結晶膜４ａが形成されている。また、ＳｉＧｅ結晶膜４ａおよびＳｉ結晶膜４ｂの両側には、ソース／ドレイン領域として機能するＳｉ結晶膜３が形成されている。また、ＳｉＧｅ結晶膜４ａ上には、ゲート絶縁膜５を介してゲート電極６が形成されている。前述の構成によれば、ＳｉＧｅ結晶膜４ａがＳｉ結晶膜４ｂの自然酸化を抑制する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
電子が流れる導電性部と、
該導電性部の下面に接することにより、該導電性部を構成する半導体に格子歪を生じさせて、該導電性部を流れる電子の移動度を向上させる移動度向上部と、前記半導体基板の表面を構成しながら前記導電性部の上面を覆うことにより、前記導電性領域が自然酸化されることを抑制する機能を有する酸化抑制部とを有する半導体基板を備えた、半導体装置。
【請求項２】
前記酸化抑制部は、該導電性部を流れる電子の移動度を向上させる機能を有する、請求項１に記載の半導体装置。
【請求項３】
前記酸化抑制部と前記移動度向上部とは同じ組成の物質により構成されている、請求項１に記載の半導体装置。
【請求項４】
第１ＳｉＧｅ層上に形成され、電子が移動するＳｉ層と、
該Ｓｉ層上に該Ｓｉ層に接して形成され、かつ、表面層を構成する第２ＳｉＧｅ層とを有する半導体基板を備えた、半導体装置。
【請求項５】
前記Ｓｉ層および前記第２ＳｉＧｅ層がトランジスタのチャネル領域として用いられた、請求項４に記載の半導体装置。
【請求項６】
前記チャネル領域上に形成されたゲート絶縁膜を備え、
該ゲート絶縁膜が高誘電体膜である、請求項４に記載の半導体装置。
【請求項７】
前記Ｓｉ層および前記第２ＳｉＧｅ層がトランジスタのソース／ドレイン領域として用いられた、請求項４〜６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体基板を備えた半導体装置の一例の半導体を用いたトランジスタとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のトランジスタが広く知られている。図５は、従来のＤＲＡＭのトランジスタの断面図である。図５に示す従来のＤＲＡＭのトランジスタは次のような構造である。
【０００３】
従来のトランジスタは、半導体基板１上のｐ型不純物を含むＳｉＧｅ結晶膜基板２が形成されている。また、ＳｉＧｅ結晶膜基板２上には、チャネル領域として機能するｐ型不純物を含むＳｉ結晶膜４が形成されている。また、Ｓｉ結晶膜４の両側には、ソース／ドレイン領域として機能するｎ型不純物を含むＳｉ結晶膜３が形成されている。また、Ｓｉ結晶膜４上には、ゲート絶縁膜５を介してゲート電極６が形成されている。
【０００４】
前述のＳｉ結晶膜３、Ｓｉ結晶膜４、ゲート絶縁膜５およびゲート電極６によりｎチャネルトランジスタ７が構成されている。
【０００５】
上記従来のトランジスタにおいては、Ｓｉ結晶膜４は、ＳｉＧｅ結晶膜基板２上に形成されている。そのため、Ｓｉ結晶膜４に格子歪みが生じている。それにより、Ｓｉ結晶膜４中を流れる電子の移動度が向上している。つまり、従来のトランジスタは、ＳｉＧｅ結晶膜基板２上に形成されたＳｉ結晶膜４を、チャネル領域を構成する材料として利用することによって、ドレイン電流を大きくしている。
【０００６】
なお、従来技術では、Ｓｉ結晶膜４は、半導体基板内に形成され、電子が流れる導電性部の一例として記載されているとともに、ＳｉＧｅ結晶膜２は、導電性部の下面に接することにより、導電性部を構成する半導体に格子歪を生じさせて、その導電性部を流れる電子の移動度を向上させる移動度向上部の一例として記載されている。
【０００７】
【発明が解決しようとする課題】
上記従来のトランジスタは、チャネル領域としてのＳｉ結晶膜４の表面がゲート絶縁膜に接触する構造である。したがって、ゲート絶縁膜５を形成する段階において、Ｓｉ結晶膜４の表面が外側に露出している。そのため、導電性部の一例のＳｉ結晶膜４の表面に自然酸化膜等が形成され易い構造となっている。このため、ゲート絶縁膜５を形成した後にゲート絶縁膜５の存在に起因してＳｉ結晶膜４の表面が酸化される。その結果、ゲート絶縁膜５自体の誘電率が低下する。それにより、ゲート電極に電圧を印加した場合に、Ｓｉ結晶膜４に形成されるチャネル領域が不完全なものとなってしまう。その結果、所望のドレイン電流を得ることができないという問題が発生する。
【０００８】
また、従来のトランジスタでは、ソース／ドレイン領域としてのＳｉ結晶膜４の表面と、ソース／ドレイン領域に電流を流す導電性部材（たとえば、コンタクトプラグ）とが接触している。この導電性部材を形成する段階においても、Ｓｉ結晶膜４の表面が外側に露出している。そのため、従来のトランジスタは、導電性部の一例のＳｉ結晶膜４の表面に自然酸化膜等が形成され易くなっている。このため、導電性部材とソース／ドレイン領域としてのＳｉ結晶膜４との間のコンタクト抵抗が増加する。その結果、トランジスタ動作速度が低下するという問題が発生する。
【０００９】
本発明は、上述のような問題に鑑みてなされたものであり、その目的は、導電性部の表面の自然酸化に起因した導電性部での導電性の低下によって生じる問題が解消された半導体装置を提供することである。
【００１０】
他の目的は、Ｓｉ結晶膜の表面の自然酸化に起因したＳｉ結晶膜での導電性の低下によって生じる問題が解消された半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一の局面の半導体装置は、半導体基板を備えている。半導体基板は、電子が流れる導電性部と、導電性部の下面に接することにより、導電性部を構成する半導体に格子歪を生じさせて、導電性部を流れる電子の移動度を向上させる移動度向上部と、半導体基板の表面を構成しながら導電性部の上面を覆うことにより、導電性領域が自然酸化されることを抑制する機能を有する酸化抑制部とを有している。
【００１２】
上記の構成によれば、半導体基板の表面層が自然酸化されにくい酸化抑制部により構成されているため、半導体基板の表面層が自然酸化されることに起因して生じる問題が解消される。また、移動度向上部の影響により格子歪が生じている導電部を電子が移動するため、電子の移動度が向上する。
【００１３】
また、酸化抑制部は、導電性部を流れる電子の移動度を向上させる機能を有していることが好ましい。
【００１４】
上記の構成によれば、導電部での電子の移動度がさらに向上する。
また、酸化抑制部と移動度向上部とは同じ組成の物質により構成されていることが好ましい。
【００１５】
上記の構成によれば、酸化抑制部にも導電部に格子歪を生じさせる機能が備えられているため、電子の移動度を低下させるおそれが低い。
【００１６】
本発明の他の局面の半導体装置は、第１ＳｉＧｅ層上に形成されたＳｉ層と、Ｓｉ層上にＳｉ層に接して形成され、かつ、表面層を構成する第２ＳｉＧｅ層とを有する半導体基板を備えており、Ｓｉ層を電子が移動する態様で用いられる。
【００１７】
上記の構成によれば、半導体基板の表面層が自然酸化されにくい第２ＳｉＧｅ層により構成されているため、半導体基板の表面層が自然酸化されることに起因して生じる問題が解消される。また、第１ＳｉＧｅ層の影響により格子歪が生じているＳｉ層を電子が移動するため、電子の移動度は低下しない。さらに、Ｓｉ層の表面に設けられているのは、Ｓｉ層に格子歪が生じさせる第１ＳｉＧｅ層であるため、電子の移動度を低下させるおそれが低い。
【００１８】
また、Ｓｉ層および第２ＳｉＧｅ層は、トランジスタのチャネル領域として用いられてもよい。
【００１９】
上記の構成によれば、ゲート絶縁膜とチャネル領域とが接触することに起因したチャネル領域の自然酸化が抑制されるため、チャネル領域の自然酸化に起因したドレイン電流の低下が抑制される。
【００２０】
また、本発明の他の局面の半導体装置は、チャネル領域上に形成されたゲート絶縁膜を備え、ゲート絶縁膜が高誘電体膜であってもよい。
【００２１】
上記の構成によれば、自然酸化による性能の低下が著しい高誘電体膜の自然酸化を抑制することができる。
【００２２】
また、Ｓｉ層および第２ＳｉＧｅ層は、トランジスタのソース／ドレイン領域として用いられてもよい。
【００２３】
上記の構成によれば、ソース／ドレイン領域の表面の自然酸化が抑制されるため、ソース／ドレイン領域とソース／ドレイン領域に接続される導電性部材との間でのコンタクト抵抗の増加を抑制することができる。
【００２４】
【発明の実施の形態】
以下、図１〜図４を用いて、本発明の実施の形態の半導体装置を説明する。
【００２５】
（実施の形態１）
まず、図１を用いて、本発明の実施の形態１の半導体装置を説明する。
【００２６】
図１に示すように、本実施の形態の半導体装置は、半導体基板１上にｐ型不純物を含むＳｉＧｅ結晶膜基板２が形成されている。また、ＳｉＧｅ結晶膜基板２上には、チャネル領域として機能するｐ型不純物を含むＳｉ結晶膜４ｂが形成されている。また、Ｓｉ結晶膜４ｂの上には、チャネル領域として機能するｐ型不純物を含むＳｉＧｅ結晶膜４ａが形成されている。また、ＳｉＧｅ結晶膜４ａおよびＳｉ結晶膜４ｂの両側には、ソース／ドレイン領域として機能するｎ型不純物を含むＳｉ結晶膜３が形成されている。また、ＳｉＧｅ結晶膜４ａ上には、ゲート絶縁膜５を介してゲート電極６が形成されている。なお、ＳｉＧｅ結晶膜４ａは極薄膜である。
【００２７】
前述のＳｉ結晶膜３、ＳｉＧｅ４ａ、Ｓｉ４ｂ、ゲート絶縁膜５およびゲート電極６により、ｎチャネルトランジスタ７が構成されている。
【００２８】
上記本実施の形態の半導体装置によれば、チャネル領域の表面には、自然酸化されにくいＳｉＧｅ結晶膜４ａが用いられている。したがって、チャネル領域の表面に自然酸化膜を形成することなく、ゲート絶縁膜５を形成することができる。その結果、ゲート絶縁膜の誘電率の低下を抑制することができる。故に、ゲート電極に電圧を印加したときに、チャネル領域が不完全なものとなることが抑制される。したがって、トランジスタは、所望のドレイン電流を得ることができる。
【００２９】
また、上記本実施の形態の半導体装置は、チャネル領域には、格子歪みのあるＳｉ結晶膜４ｂが形成されている。そのため、チャネル領域を流れる電子の移動度を低下させることなく、所望のドレイン電流を得ることができる。
【００３０】
さらに、Ｓｉ結晶膜３の表面に設けられているのは、Ｓｉ結晶膜３に格子歪が生じさせるＳｉＧｅ結晶膜４ａであるため、電子の移動度を低下させるおそれが低い。
【００３１】
（実施の形態２）
次に、図２を用いて本発明の実施の形態２の半導体装置を説明する。図２に示すように、本実施の形態の半導体装置は、半導体基板１上にｐ型不純物を含むＳｉＧｅ結晶膜基板２が形成されている。また、ＳｉＧｅ結晶膜基板２上には、チャネル領域として機能するｐ型不純物を含むＳｉ結晶膜４ｂが形成されている。また、Ｓｉ結晶膜４ｂの上には、チャネル領域として機能するｐ型不純物を含むＳｉＧｅ結晶膜４ａが形成されている。また、ＳｉＧｅ結晶膜４ａおよびＳｉ結晶膜４ｂの両側には、ソース／ドレイン領域として機能する、ｎ型不純物を含むＳｉ結晶膜３ｂとＳｉ結晶膜３ｂの上に位置するｎ型不純物を含むＳｉＧｅ結晶膜３ａとが形成されている。また、ＳｉＧｅ結晶膜４ａ上には、ゲート絶縁膜５を介してゲート電極６が形成されている。なお、ｐ型不純物を含むＳｉＧｅの結晶膜４ａは極薄膜である。
【００３２】
前述のＳｉＧｅ結晶膜３ａ、Ｓｉ結晶膜３ｂ、ＳｉＧｅ結晶膜４ａ、Ｓｉ結晶膜４ｂ、ゲート絶縁膜５およびゲート電極６により、ｎチャネルトランジスタ７が構成されている。
【００３３】
上記本実施の形態の半導体装置によれば、チャネル領域の表面には、自然酸化されにくいＳｉＧｅ結晶膜４ａが用いられている。したがって、実施の形態１の半導体装置と同様に、トランジスタは、所望のドレイン電流を得ることができる。
【００３４】
また、上記本実施の形態の半導体装置は、チャネル領域には、格子歪みのあるＳｉ結晶膜４ｂが形成されている。そのため、チャネル領域を流れる電子の移動度を低下させることなく、所望のドレイン電流を得ることができる。
【００３５】
さらに、Ｓｉ結晶膜４ｂの表面に設けられているのは、Ｓｉ結晶膜４ｂに格子歪を生じさせるＳｉＧｅ結晶膜４ａであるため、電子の移動度を低下させるおそれが低い。
【００３６】
また、本実施の形態の半導体装置は、ソース／ドレイン領域の表面に自然酸化されにくいＳｉＧｅ結晶膜３ａが用いられている。そのため、ソース／ドレイン領域の表面に自然酸化膜を形成することなく、ソース／ドレイン領域表面に直接導電性部材を接続することができる。その結果、ソース／ドレイン領域とソース／ドレイン領域に接続された導電性部材との間でのコンタクト抵抗の増加を抑制することができる。したがって、トランジスタの動作速度の低下が抑制される。
【００３７】
また、ＳｉＧｅ結晶膜３ａの比抵抗はＳｉ結晶膜３ｂに比べ桁違いに低い。そのため、ソース／ドレイン領域の抵抗を十分に低下させることができる。したがって、トランジスタの動作の高速化を促進することができる。
【００３８】
さらに、Ｓｉ結晶膜３ｂの表面に設けられているのは、Ｓｉ結晶膜３ｂに格子歪が生じさせるＳｉＧｅ結晶膜３ａであるため、電子の移動度を低下させるおそれが低い。
【００３９】
（実施の形態３）
次に、図３を用いて、本発明の実施の形態３の半導体装置を説明する。
【００４０】
図３に示すように、本実施の形態の半導体装置は、半導体基板１上にｎ型不純物を含むＳｉＧｅ結晶膜基板２が形成されている。また、ＳｉＧｅ結晶膜基板２上には、チャネル領域として機能するｎ型不純物を含むＳｉ結晶膜４ｂが形成されている。また、Ｓｉ結晶膜４ｂの上には、チャネル領域として機能するｎ型不純物を含むＳｉＧｅ結晶膜４ａが形成されている。また、ＳｉＧｅ結晶膜４ａおよびＳｉ結晶膜４ｂの両側には、ソース／ドレイン領域として機能するｐ型不純物を含むＳｉ結晶膜３が形成されている。また、ＳｉＧｅの結晶膜４ａ上には、ゲート絶縁膜５を介してゲート電極６が形成されている。なお、ｎ型不純物を含むＳｉＧｅの結晶膜４ａは極薄膜である。
【００４１】
前述のＳｉ結晶膜３、ＳｉＧｅ結晶膜４ａ、Ｓｉ結晶膜４ｂ、ゲート絶縁膜５およびゲート電極６により、Ｐチャネルトランジスタ７が構成されている。
【００４２】
すなわち、本実施の形態の半導体装置は、実施の形態１の半導体装置と比較した場合に、ｎ型とｐ型とが逆になっていること以外相違点はない。
【００４３】
上記本実施の形態の半導体装置によれば、実施の形態１の半導体装置と同様に、チャネル領域の表面には、自然酸化されにくいＳｉＧｅ結晶膜４ａが用いられている。したがって、チャネル領域の表面に自然酸化膜を形成することなく、ゲート絶縁膜５を形成することができる。その結果、ゲート絶縁膜の誘電率の低下を抑制することができる。故に、ゲート電極に電圧を印加したときに、チャネル領域が不完全なものとなることが抑制される。したがって、トランジスタは、所望のドレイン電流を得ることができる。
【００４４】
また、上記本実施の形態の半導体装置は、実施の形態１の半導体装置と同様に、チャネル領域には、格子歪みのあるＳｉ結晶膜４ｂが形成されている。そのため、チャネル領域を流れる電子の移動度を低下させることなく、所望のドレイン電流を得ることができる。
【００４５】
さらに、Ｓｉ結晶膜４ｂの表面に設けられているのは、Ｓｉ結晶膜４ｂに格子歪が生じさせるＳｉＧｅ結晶膜４ａであるため、電子の移動度を低下させるおそれが低い。
【００４６】
（実施の形態４）
次に、図４を用いて、本発明の実施の形態４の半導体装置を説明する。
【００４７】
図４に示すように、本実施の形態の半導体装置は、半導体基板１上にｎ型不純物を含むＳｉＧｅ結晶膜基板２が形成されている。また、ＳｉＧｅ結晶膜基板２上には、チャネル領域として機能するｎ型不純物を含むＳｉ結晶膜４ｂが形成されている。また、Ｓｉ結晶膜４ｂの上には、チャネル領域として機能するｎ型不純物を含むＳｉＧｅ結晶膜４ａが形成されている。また、ＳｉＧｅ結晶膜４ａおよびＳｉ結晶膜４ｂの両側には、ソース／ドレイン領域として機能するｐ型不純物を含むＳｉ結晶膜３ｂと、Ｓｉ結晶膜３ｂの上に位置するｐ型不純物を含むＳｉＧｅ結晶膜３ａが形成されている。また、ＳｉＧｅの結晶膜４ａの上には、ゲート絶縁膜５を介してゲート電極６が形成されている。なお、ｎ型不純物を含むＳｉＧｅ結晶膜４ａは極薄膜である。
【００４８】
前述のＳｉＧｅ結晶膜３ａ、Ｓｉ結晶膜３ｂ、ＳｉＧｅ結晶膜４ａ、Ｓｉ結晶膜４ｂ、ゲート絶縁膜５およびゲート電極６により、ｐチャネルトランジスタ７が構成されている。
【００４９】
すなわち、本実施の形態の半導体装置は、実施の形態２の半導体装置と比較した場合に、ｎ型とｐ型とが逆になっていること以外相違点はない。
【００５０】
上記本実施の形態の半導体装置によれば、実施の形態２に記載の半導体装置と同様に、チャネル領域の表面には、自然酸化されにくいＳｉＧｅ結晶膜４ａが用いられている。したがって、実施の形態２の半導体装置と同様に、トランジスタは、所望のドレイン電流を得ることができる。
【００５１】
また、上記本実施の形態の半導体装置は、実施の形態２の半導体装置と同様に、チャネル領域には、格子歪みのあるＳｉ結晶膜４ｂが形成されている。そのため、チャネル領域を流れる電子の移動度を低下させることなく、所望のドレイン電流を得ることができる。
【００５２】
さらに、Ｓｉ結晶膜４ｂの表面に設けられているのは、Ｓｉ結晶膜４ｂに格子歪が生じさせるＳｉＧｅ結晶膜４ａであるため、電子の移動度を低下させるおそれが低い。
【００５３】
また、本実施の形態の半導体装置は、実施の形態２の半導体装置と同様に、ソース／ドレイン領域の表面に自然酸化されにくいＳｉＧｅ結晶膜３ａが用いられている。そのため、ソース／ドレイン領域の表面に自然酸化膜を形成することなく、ソース／ドレイン領域表面に直接導電性部材を接続することができる。その結果、ソース／ドレイン領域とソース／ドレイン領域に接続された導電性部材との間でのコンタクト抵抗の増加を抑制することができる。したがって、トランジスタの動作速度の低下が抑制される。
【００５４】
また、ＳｉＧｅ結晶膜３ａの比抵抗はＳｉ結晶膜３ｂに比べ桁違いに低い。そのため、ソース／ドレイン領域の抵抗を十分に低下させることができる。したがって、トランジスタの動作の高速化を促進することができる。
【００５５】
さらに、Ｓｉ結晶膜３ｂの表面に設けられているのは、Ｓｉ結晶膜３ｂに格子歪が生じさせるＳｉＧｅ結晶膜３ａであるため、電子の移動度を低下させるおそれが低い。
【００５６】
（実施の形態５）
本実施の形態の半導体装置の構造は、図１〜図４を用いて説明した実施の形態１〜４のいずれかに記載の半導体装置の構造と同様である。しかしながら、実施の形態１〜４の半導体装置の構造においては、ゲート絶縁膜は単に誘電体膜であるものとして述べられているが、本実施の形態の半導体装置においては、絶縁膜を高誘電体膜であるＡｌ２Ｏ３膜またはＨｆＯ２膜を用いる。その結果、本実施の形態の半導体装置によれば、自然酸化による性能の低下が著しい高誘電体膜の自然酸化を抑制することができる。
【００５７】
なお、上述の実施の形態１〜４の半導体装置においては、本発明の、半導体基板内に形成され電子が流れる導電性部として、Ｓｉ結晶膜３ｂ，４ｂが用いられている。また、本発明の、導電性部の下面に接することにより、導電性部を構成する半導体に格子歪を生じさせて、該導電性部を流れる電子の移動度を向上させる移動度向上部として、ＳｉＧｅ結晶膜基板２が用いられている。また、半導体基板の表面を構成しながら導電性部の上面を覆うことにより、導電性領域が自然酸化されることを抑制する機能を有する酸化抑制部として、ＳｉＧｅ結晶膜３ａ，４ａが用いられている。
【００５８】
上記の構成によれば、半導体基板の表面層が自然酸化されにくい酸化抑制部により構成されているため、半導体基板の表面層が自然酸化されることに起因して生じる問題が解消される。また、移動度向上部の影響により格子歪が生じている導電部を電子が移動するため、電子の移動度が向上する。
【００５９】
また、酸化抑制部としてのＳｉＧｅ結晶膜３ａ，４ａは、導電性部としてのＳｉ結晶膜３ｂ，４ｂを流れる電子の移動度を向上させる機能を有している。
【００６０】
上記の構成によれば、導電部での電子の移動度がさらに向上する。
さらに、酸化抑制部としてのＳｉＧｅ結晶膜３ａ，４ａと移動度向上部としてのＳｉＧｅ結晶膜基板２とは同じ組成の物質により構成されている。
【００６１】
上記の構成によれば、酸化抑制部にも導電部に格子歪を生じさせる機能が備えられているため、電子の移動度を低下させるおそれが低い。
【００６２】
また、実施の形態１〜４の半導体装置では、Ｓｉ結晶膜を上下から挟む膜として、ＳｉＧｅ結晶膜を用いたが、ＳｉＧｅ結晶膜の代わりに、ＳｉＧｅＣ結晶膜を用いても、実施の形態１〜４の半導体装置と同様の効果を得ることができる。
【００６３】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６４】
【発明の効果】
本発明の一の局面の半導体装置によれば、半導体基板の表面層が自然酸化されにくい酸化抑制部により構成されているため、半導体基板の表面層が自然酸化されることに起因して生じる問題が解消される。
【００６５】
本発明の他の局面の半導体装置によれば、Ｓｉ結晶膜の表面の自然酸化に起因したＳｉ結晶膜での導電性の低下に起因する問題が解消される。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の断面図である。
【図２】本発明の実施の形態２の半導体装置の断面図である。
【図３】本発明の実施の形態３の半導体装置の断面図である。
【図４】本発明の実施の形態４の半導体装置の断面図である。
【図５】従来の半導体装置の断面図である。
【符号の説明】
１　半導体基板、２　ＳｉＧｅ結晶膜基板、３ａ　ＳｉＧｅ結晶膜、３ｂ　Ｓｉ結晶膜、４ａ　ＳｉＧｅ結晶膜、４ｂ　Ｓｉ結晶膜、５　ゲート絶縁膜、６　ゲート電極、７　トランジスタ。
【図１】
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【図２】
2004079887.tif 000004
【図３】
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【図４】
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【図５】
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