(57)【要約】【課題】２つの層間の距離とそのばらつきが高い歩留まりに対し重要となり、更にその距離を近づける必要がある半導体装置の場合、パターン化され、周辺と段差のある第１の層とそれ以降に形成する第２の層との距離においてこの条件を実現するのは困難である。【解決手段】試料に対し、部分的な処理を繰り返して試料全面に渡って行い、それぞれの位置での処理を個別に最適になるように行うことで、試料全域に渡ってばらつきが少なく、所望の設定に近い処理を行うことができる。また、試料の第１の層上に処理後の厚さがわかる手段を儲けることで、その後に形成する第２の層と第１の層との距離を測定できるようにする。これらの手法により、２つの層間の距離をより正確に作成でき、また試料面内のばらつきを小さくでき、さらに最終的な距離を正確に把握することができるようになる。【選択図】　　　図１
2004079840.tif 000002
【特許請求の範囲】
【請求項１】
試料を部分的に処理する手段１と、手段１の動作、停止、動作方法を所望の設定された指示に従い制御する手段２と、試料を保持する手段３と、手段１かつ／または手段３を移動させる手段４と、手段２の状況に従い所望の設定された指示に従い手段４を制御する手段５とを有し、試料を手段３に設置する手順と、試料と手段１の位置関係を、手段５の制御により手段４により手段１で処理を行う位置にする手順と、手段２により設定された手段１の処理を開始、実行する手順と、処理終了後、手段５に設定された指示に従い手段４により手段３を移動させ、次の処理を行う手順と、以上の処理を繰り返し、試料内の所望の領域について処理を行う手順とを行い、前記所望の領域が試料内の使用する領域とほぼ一致する範囲であることを特徴とする半導体製造装置。
【請求項２】
前記手段１がイオンビームである請求項１記載の半導体製造装置。
【請求項３】
前記手段２により制御される手段１の動作方法がイオンビームのビーム径を含む請求項２記載の半導体製造装置。
【請求項４】
前記処理が、処理した材料が最終的に試料に存在する処理であることを特徴とする請求項１、請求項２または請求項３に記載の半導体製造装置。
【請求項５】
前記処理装置自体に試料の位置、回転状態を解析する手段６を有し、前記手段５に解析結果を反映させ前記手段４を制御する請求項１〜４記載の半導体製造装置。
【請求項６】
前記手段６が光学的観察装置を有する請求項５記載の半導体製造装置。
【請求項７】
処理前に試料の位置による処理量を調査し、各位置での処理時間、もしくは処理量をマップとして前記手段２に与える請求項１〜６記載の半導体製造装置。
【請求項８】
前記処理装置に試料の表面状態を検出する手段７を装備し、表面状態が所望の条件を満たした時を基準とした前記手段２による制御を行う請求項１〜６記載の半導体製造装置。
【請求項９】
前記手段７がガス分析装置を有する請求項８記載の半導体製造装置処理装置。
【請求項１０】
前記手段７が光源と受光装置とを有する請求項８記載の半導体製造装置。
【請求項１１】
一部に前記手段７で用いる検出用手段８を装備する半導体装置。
【請求項１２】
チップ毎に処理を行い、処理を行った材料が最終的に存在することを特徴とする半導体装置。
【請求項１３】
複数のチップ毎に処理を行い、処理を行った材料が最終的に存在することを特徴とする半導体装置。
【請求項１４】
チップ内の複数部分を別々に処理し、処理を行った材料が最終的に存在することを特徴とする半導体装置。
【請求項１５】
処理に請求項１〜１０記載の半導体製造装置を用いた請求項１１〜１４記載の半導体装置。
【請求項１６】
半導体装置が磁性体を用いた半導体記憶装置である請求項１１〜１５記載の半導体装置。
【請求項１７】
第１の層、第２の層、および光を透過する第３の層とを有し、第３の層は第１の層と第２の層に挟まれた位置にあり、第３の層に光を当て、反射光を用いて第３の層の厚さを基板面内の複数箇所で行うことで、基板各位置における第１の層と第２の層との距離のマップが作成された半導体装置。
【請求項１８】
前記第３の層が膜厚測定後除去され、その除去された層に第２の層が形成された請求項１７記載の半導体装置。
【請求項１９】
前記第３の層の膜厚を測定するための残膜測定領域が形成された請求項１７〜１８記載の半導体装置。
【請求項２０】
前記残膜測定領域が最終的にチップとして利用する領域どおしの間に配置された請求項１９載の半導体装置。
【請求項２１】
第１の層、第２の層、第３の層、埋め込み材料、第１の層を含む評価パターンを有し、第１の層と第３の層が積層して形成してパターン化され、周囲が埋め込み材料で充填されており、その後第２の層が形成される半導体装置において、評価パターンを用いて第１の層と第２の層の距離に係わる特性値を測定する手段を有する半導体装置。
【請求項２２】
前記距離の測定手段が、前記第２の層を形成する前に評価パターンの電気的特性や周囲との段差を評価することによって行う請求項２１記載の半導体装置。
【請求項２３】
前記距離の測定が、前記第２の層を形成した以降に評価パターンの電気的特性を評価することによって行う請求項１９記載の半導体装置。
【請求項２４】
前記第３の層が膜厚測定後除去され、その除去された層に第２の層を形成した、請求項２１または請求項２２記載の半導体装置。
【請求項２５】
前記残膜測定領域が最終的にチップとして利用する領域どおしの間に配置された請求項２１〜２４記載の半導体装置。
【請求項２６】
前記評価パターンを半導体装置の回路の一部として使用した請求項２１〜２５記載の半導体装置。
【請求項２７】
前記距離に関するデータを元に半導体装置チップ毎の回路、もしくはチップ内の部分の回路が調整する事が可能であり、その状態を記憶する機能を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置とその製造装置に関し、特に複数の層の基板全面に渡る距離ばらつきを抑制できる、もしくは把握できる半導体装置とその製造装置に関する。
【０００２】
【従来の技術】
従来この種の半導体装置は、例えば、磁気抵抗素子を記憶素子として用いてメモリを構成するものがあった。
【０００３】
まず、磁気抵抗素子の例として、Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｒｏｒｅｇｉｓｔａｎｃｅ（以下ＴＭＲ）と呼ばれるトンネル絶縁膜を２つの磁性体間に挟んだ構造について説明する。図１２に２０００　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲＳ　（ｐ．１２８）で報告されたＴＭＲの例を示す。図１２ではＦｅＭｎ（１０ｎｍ）で形成された反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ）で形成された強磁性体ピン層１０２、Ａｌ２Ｏ３で形成されたトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ）で形成された強磁性体フリー層１０４が積層されている。反強磁性体層１０１とフリー層１０４には電圧が印加できるよう、導体配線が接続されている。ピン層１０２の磁化方向は反強磁性体層によりある方向に固定される。フリー層１０４はある方向に磁化しやすいように形成されており、その磁化方向は外部から磁場を印加することにより変化させることができる。膜の水平方向のうち、磁化しやすい方向を容易軸、容易軸に垂直で磁化しにくい方向を困難軸と呼ぶ。フリー層１０４とピン層１０２との間に電圧を印加するとトンネル絶縁膜１０３を通して電流が流れるが、フリー層１０４とピン層１０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【０００４】
次に、図１３を用いてＴＭＲを不揮発性メモリの記憶素子として用いた例を示す。本例は２０００　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲＳ　（ｐ．１３０）で報告されている。本例ではアレイ状に配置されたＴＭＲ１０５の上下に、交差する１対の配線が設置される。上部配線１０６はＴＭＲ１０５のフリー層と接続されており、ＴＭＲ１０５の反強磁性体層は第３の配線１０７を介して下層に形成されたトランジスタ１０８のドレインに接続されている。２つの配線Ｂ、Ｄに電流を流すことで交点近傍に合成磁場を発生し、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ１０５の抵抗値を変化させることができる。データの読み出しは、読み出すＴＭＲ１０５に接続されたトランジスタ１０８を配線Ｗによりオン状態にして、配線ＢよりＴＭＲ１０５に電圧を印加し流れる電流でＴＭＲの抵抗値を評価することで行う。
【０００５】
【発明が解決しようとする課題】
前述のようにデータ書き込みは配線電流により発生する磁場で行われるため、磁気抵抗素子の磁化状態が変化するフリー層と配線との距離により、書き込みに必要な電流が決定される。また、電流が大きすぎると同一配線が書き込みに利用される全てのセルの磁化状態が変化してしまうため、書き込み電流としては許容される範囲が存在する。セルの書き込み特性にばらつきがある場合、書き込み電流の許容マージンが減少する。書き込み特性にはセル自体の特性とは別に、磁気抵抗素子と配線との距離のばらつきも影響する。このため、書き込み電流の許容マージンを広げ、生産良品率を上げるには、磁気抵抗素子と配線との距離を均一に形成することが必要である。また、低消費電力化を図るには書き込み電流を小さくする必要があるが、このためには磁気抵抗素子と配線との距離を近づける必要がある。
【０００６】
磁気抵抗素子であるＴＭＲと配線を近接して配置する方法として、図１４〜図１６の方法が考えられる。
【０００７】
第一の方法では、図１４に示すようにまず、基板１１１上にＴＭＲの下部電極膜１１２、ＮｉＦｅ１１３、反強磁性体ＩｒＭｎ１１４、ピン層ＣｏＦｅ１１５、トンネル絶縁膜ＡｌＯ１１６、フリー層ＣｏＦｅ１１７、カバー層Ｔａ１１８を積層して形成する。ＴＭＲ部分にフォトリソグラフィ技術を用いてレジストパターンを形成し、周辺部をＮｉＦｅ１１３層までミリングで除去し、ＴＭＲ１２１を形成する。レジストをアッシング除去後、全面に所望の薄さのシリコン酸化膜１２２を形成する。ＴＭＲ１２１上にビアホールを開けて上部配線１２３を成膜、加工して形成する。
【０００８】
第二の方法では、図１５に示すように、前述のようにＴＭＲ１２１を形成後、全面にＴＭＲの総厚より厚いシリコン酸化膜１２２を形成する。次に、化学機械研磨法（以下ＣＭＰ）や反応性エッチング（以下ＲＩＥ）によりシリコン酸化膜１２２をエッチバックして平坦化を図りながらＴＭＲ上に薄い絶縁膜を残す。その後ＴＭＲ１２１上にビアホールを開けて上部配線１２３を成膜、加工して形成する。
【０００９】
第三の方法では、図１６に示すように、前述のようにＴＭＲ１２１を形成後、全面にＴＭＲの総厚より厚い絶縁膜を形成し、ＣＭＰやＲＩＥによるエッチバックにより平坦化を図りながら、ＴＭＲ上部のカバー層Ｔａ１１８を露出させる。
【００１０】
第一の方法では、カバー層１１８の成膜厚さばらつきと、絶縁膜１２２の成膜厚さばらつきが配線とフリー層との距離のばらつきとなる。絶縁膜を段差のあるところに成膜すると角部分が厚くなりやすく、側面及び下部の膜が薄くなる。薄い部分は膜質、耐圧とも低くなるため、絶縁膜の薄膜化を進めて、配線とＴＭＲを近づけるのは困難である。第二の方法では、配線とフリー層との距離のばらつきはカバー層１１８のばらつきと、エッチバック量のばらつきとなる。エッチバック量が２００ｎｍ程度、エッチバックによるばらつきがア５％程度とすると、絶縁膜部分だけでア１０ｎｍのばらつきが発生する。絶縁膜を５０ｎｍ残すとするとア２０％ものばらつきとなってしまう。第三の方法でも第二の方法と同様のばらつきとなる。
【００１１】
このように、従来の加工技術の応用では配線とフリー層の距離を５０ｎｍ以下にしようとするとばらつきを数％程度にすることは不可能であった。
【００１２】
［発明の目的］
本発明の目的は、半導体装置の複数の層の基板全面に渡る距離ばらつきを抑制できる、もしくはその距離を正確に把握できる半導体装置とその製造装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の製造装置は、試料を部分的に処理する手段１と、手段１の動作、停止、動作方法を所望の設定された指示に従い制御する手段２と、試料を保持する手段３と、手段１かつ／または手段３を移動させる手段４と、手段２の状況に従い所望の設定された指示に従い手段４を制御する手段５とを有し、試料を手段３に設置する手順と、試料と手段１の位置関係を、手段５の制御により手段４により手段１で処理を行う位置にする手順と、手段２により設定された手段１の処理を開始、実行する手順と、処理終了後、手段５に設定された指示に従い手段４により手段３を移動させ、次の処理を行う手順と、以上の処理を繰り返し、試料内の所望の領域について処理を行う手順とを行い、前記所望の領域が試料内の使用する領域とほぼ一致する範囲であることを特徴とする。
【００１４】
また、前記手段１がイオンビームである。また、前記手段２により制御される手段１の動作方法がイオンビームのビーム径を含む。また、前記処理が、処理した材料が最終的に試料に存在する処理であることを特徴とする。
【００１５】
また、前記処理装置自体に試料の位置、回転状態を解析する手段６を有し、前記手段５に解析結果を反映させ前記手段４を制御する。また、前記手段６が光学的観察装置を有する。また、処理前に試料の位置による処理量を調査し、各位置での処理時間、もしくは処理量をマップとして前記手段２に与える。また、前記処理装置に試料の表面状態を検出する手段７を装備し、表面状態が所望の条件を満たした時を基準とした前記手段２による制御を行う。また、前記手段７がガス分析装置を有する。また、前記手段７が光源と受光装置とを有する。
【００１６】
さらに本発明の半導体装置は、一部に前記手段７で用いる検出用手段８を装備するという特徴を持つ。また、チップ毎に処理を行い、処理を行った材料が最終的に存在することを特徴とする。また、複数のチップ毎に処理を行い、処理を行った材料が最終的に存在することを特徴とする。また、チップ内の複数部分を別々に処理し、処理を行った材料が最終的に存在することを特徴とする。また、処理に本発明の製造装置を用いる。また、磁性体を用いた半導体記憶装置である。また、第１の層、第２の層、および光を透過する第３の層を有し、第３の層は第１の層と第２の層に挟まれた位置にあり、第３の層に光を当て、反射光を用いて第３の層の厚さを基板面内の複数箇所で行うことで、基板各位置における第１の層と第２の層との距離のマップが作成される。また、前記第３の層が膜厚測定後除去され、その除去された層に第２の層が形成される。また、前記第３の層の膜厚を測定するための残膜測定領域が形成される。また、前記残膜測定領域が最終的にチップとして利用する領域どおしの間に配置される。また、第１の層、第２の層、第３の層、埋め込み材料、第１の層を含む評価パターンを有し、第１の層と第３の層が積層して形成してパターン化され、周囲が埋め込み材料で充填されており、その後第２の層が形成される半導体装置において、評価パターンを用いて第１の層と第２の層の距離に係わる特性値を測定する手段を有する。また、前記距離の測定手段が、前記第２の層を形成する前に評価パターンの電気的特性や周囲との段差を評価することによって行う。また、前記距離の測定が、前記第２の層を形成した以降に評価パターンの電気的特性を評価することによって行う。また、前記第３の層が膜厚測定後除去され、その除去された層に第２の層を形成する。また、前記残膜測定領域が最終的にチップとして利用する領域どおしの間に配置される。また、前記評価パターンを半導体装置の回路の一部として使用する。また、前記距離に関するデータを元に半導体装置チップ毎の回路、もしくはチップ内の部分の回路が調整する事が可能であり、その状態を記憶する機能を有する。
【００１７】
このように、本発明の半導体装置と製造装置は、複数の層間距離を基板全体に渡って均一に形成できる、もしくはその距離を正確に測定することができる。
【００１８】
従って、距離ばらつきによる書き込みマージンの減少を抑制できる、もしくは適正な書き込み条件を設定できるという効果が得られる。
（作用）
これにより、歩留まりの良い半導体装置が実現できる。
【００１９】
【発明の実施の形態】
本発明の実施の形態を図面を参照して説明する。
【００２０】
図１を参照すると、本発明の第一の実施の形態として処理装置の機能ブロック図が示されている。
（構成の説明）
第一の実施の形態の処理装置は、試料を部分的に処理する手段１と、手段１の動作、停止、動作方法を所望の設定された指示に従い制御する手段２と、試料を保持する手段３と、手段１かつ／または手段３を移動させる手段４と、手段２の状況に従い所望の設定された指示に従い手段４を制御する手段５とを有する。
【００２１】
次に本処理装置の動作について説明する。まず試料を手段３に設置し、試料と手段１の位置関係を、手段５の制御により手段４により手段１で処理を行う位置にする。手段２により設定された手段１の処理を開始、実行する。処理終了後、手段５に設定された指示に従い手段４により手段３を移動させ、次の処理を行う。以上の処理を繰り返し、試料内の所望の領域について処理を行う。所望の領域は完成後に試料内で使用する領域とほぼ一致する範囲である。
【００２２】
処理装置自体に試料の位置、回転状態を解析する手段６を有し、手段５に解析結果を反映させ手段４を制御しても良い。手段２による制御への指示としては、事前に試料の位置による処理量を調査し、各位置での処理時間をマップとして与える方法が考えられる。また、試料の表面状態を検出する手段７を装備し、表面状態が所望の条件を満たした時を基準とした手段２による制御を行っても良い。このとき、試料の一部に手段７で用いる検出用手段８を装備すると良い。
【００２３】
本実施の形態では、試料面内を部分毎に調整して処理することができるため、面内ばらつきを抑制できるという利点が得られる。
【００２４】
図２を参照すると、本発明の第二の実施の形態として半導体装置の断面概要図が示されている。
【００２５】
第二の実施の形態の半導体装置は、第１の層１０、第２の層１１、および光を透過する第３の層１２とを有する。第３の層１２は第１の層１０と第２の層１１に挟まれた位置にある。
【００２６】
次に使用方法について説明する。基板上に第１の層１０、第３の層１２を積層して形成する。次に試料になんらかの処理、たとえばパターン化処理を施す。この後、第３の層１２に光を当て、第３の層１２からの反射と第１の層１０からの反射の干渉を測定し、前もって評価しておいた各層の光学特性から、第３の層１２の厚さを得る。これを基板面内で行うことで、基板各位置における第３の層１２の厚さが得られる。この後、第２の層１１を形成する。これにより、第１の層１０と第２の層１１との距離が基板面内で正確に把握することができる。
【００２７】
第３の層１２は膜厚測定後除去され、その位置に第２の層１１を形成してもよい。この場合、第１の層１０と第２の層１１は密着するが、第１の層１０と第３の層１２がパターン化され、周辺が埋め込み材料１３で充填されていた場合、周辺部の第２の層１１下面と第１の層１０上面との距離は除去した第３の層１２の厚さとなる。第３の層１２の膜厚を測定するために、試料中に残膜測定領域１４を形成しても良い。残膜測定領域１４は最終的にチップとして利用する領域どおしの間に配置するとチップとして使える面積が広がるため効果的である。
【００２８】
本実施の形態に依れば、２つの層の距離を基板面内で正確に把握できるという利点がある。距離の測定結果を元に、規格外の距離の試料は以降の製造工程に進めず廃棄することで損失を抑えることができる。またチップ毎の半導体装置、もしくはチップ内に部分的に本把握結果を記録し、動作に反映させる機能を儲けることで、半導体装置毎の調整が可能となり、歩留まりが向上するという利点が得られる。
【００２９】
図３を参照すると、本発明の第三の実施の形態として半導体装置の断面概要図が示されている。
【００３０】
第三の実施の形態の半導体装置は、第１の層１０、第２の層１１、第３の層１２、埋め込み材料１３を有し、第１の層１０を含む評価パターン２０を有する。
【００３１】
次に使用方法について説明する。基板上に第１の層１０、第３の層１２を積層して形成しパターン化され、周囲が埋め込み材料１３で充填されている。第３の層１２上に第２の層１１を形成し、パターン化する。形成されている評価パターン２０を用いて第１の層１０と第２の層１１の距離を測定する。測定は、第２の層１１を形成する前に評価パターン２０の電気的特性や周囲との段差を評価することによって行う。電気的特性の場合、第２の層１１形成以降に行っても良い。これにより、第１の層１０と第２の層１１との距離が基板面内で正確に把握することができる。チップ毎の半導体装置、もしくはチップ内に部分的に本把握結果を記録し、動作に反映させる機能を儲けると、半導体装置毎の調整が可能となり、歩留まりが向上する。
【００３２】
第３の層１２は膜厚測定後除去され、その位置に第２の層１１を形成してもよい。この場合、第１の層１０と第２の層１１は密着するが、周辺部の第２の層１１下面と第１の層１０上面との距離は除去した第３の層１２の厚さとなる。評価パターン２０は最終的にチップとして利用する領域どおしの間に配置すると効果的である。また評価パターン２０は半導体装置の一部として利用しても良い。電気的な特性を評価する場合、その特性値を距離に換算せずに、前述の調整に用いても良い。
【００３３】
本実施の形態に依れば、２つの層の距離を基板面内で正確に把握できるという利点がある。
［発明の他の実施の形態］
【００３４】
【実施例】
次に、具体的な実施例を用いて本発明の動作を説明する。
図４を参照すると、本発明の第一の実施例として加工装置の概要図が示されている。
【００３５】
本加工装置は、イオンビーム源５１、加工室５２、試料台５３、試料台移動装置５４、ガス分析器５５、制御装置５６、インターロック室６１、カセット室６２、光学観察装置６６などからなる。イオンビーム源５１、試料台５３、試料台移動装置５４、ガス分析器５５は加工室５２内に配置される。イオンビーム源５１はガリウムなどをイオン化して加速し、試料台に配置した試料５８にイオンビーム５７を照射する機能を持つ。さらに、イオンビーム５７を試料近傍で収束させ、挿引する機能も持つ。試料台５３は試料５８を保持し、試料の向きを一定にする機能を有する。試料台移動装置５４は試料台５３を所望の位置に移動する機能を持つ。ガス分析器５５は、加工中の加工室内ガスをリアルタイムに分析する機能を持つ。制御装置５６は、イオンビーム５７の照射、挿引、ガス分析器５５の分析結果を元に照射の停止、試料台５３の移動、ガス導入、光学観察装置６６によるウェハ位置解析を制御する機能を持つ。加工室５２は加工室内を真空にする機能と、真空を保持する機能を持つ。また、加工室内を大気圧にするためガスを導入する機能と、加工中に加工を促進するガスを導入する機能とを持つ。インターロック室６１は室内を真空にする機能と、真空を保持する機能と、室内を大気圧にするためガスを導入する機能と、試料５８を交換する機能とを持つ。カセット室６２は室内を真空にする機能と、真空を保持する機能と、室内を大気圧にするためガスを導入する機能とを持つ。
【００３６】
次に加工処理について図５を用いて説明する。試料としてトランジスタや配線を配置した下地基板６７上に、図５（ａ）のようにアルミ６８などをパターニングした後、シリコン酸化膜６９を全面に形成し、表面をＣＭＰ技術を用いて平坦化した構造を仮定する。この試料のシリコン酸化膜６９をエッチバックし、アルミパターン表面を露出させる加工を行う方法について説明する。まずＣＨＦ３などの反応性ガスを用いたドライエッチング技術により図５（ｂ）に示すようにシリコン酸化膜を５０ｎｍ程度残る状態までエッチバックする。このとき、試料面内にはＣＭＰの面内分布とドライエッチングの面内分布によるシリコン酸化膜厚分布が存在する。次に、試料５８をホルダーに入れ、本加工装置のカセット室６２に入れる。カセット室６２はホルダー、試料５８ごと真空引きされる。所望の真空度に到達後、インターロック室６１との間のゲート６４を開け、インターロック室６１内に設置されたアーム６３により試料５８がホルダーからインターロック室６１に移される。ゲート６４が閉まった後、インターロック室６１が所望の真空度に到達後、ゲート６５が開かれ、アーム６３により試料５８を試料台５３に配置する。アーム６３をインターロック室に戻してゲート６５を閉める。試料台移動装置５４により試料台５３を移動、回転させ、光学観察装置６６により試料５８の置かれている位置、回転量を評価、記憶する。加工室５２が所望の真空度に到達した後、加工室内にＣＦ４などの反応性ガスを導入する。試料台移動装置５４により試料台５３位置を、イオンビーム５７が１回目の処理ができる位置に設定する。イオンビーム源５１からガリウムイオンビームを試料に照射し、１つめのチップの所望の範囲を繰り返し挿引し、図５（ｃ）のように加工する。ガス分析器５５にアルミの信号が観測されてから所望の時間経過後、イオンビーム５７の照射を停止する。試料台５３を次のチップを加工する位置に移動し、加工を行う。以上を制御装置５６により繰り返して図５（ｄ）のように加工を行い、すべてのチップを加工してアルミ６８を露出させる。
【００３７】
試料台５３ではなくイオンビーム源５１にも移動機能を設けることも可能である。この場合、試料台５３の移動範囲を小さくすることができ、装置全体を小さくすることができる。イオンビーム挿引で加工する範囲は１チップでも複数チップでもよい。また、チップ全面を挿引してもよいし、チップ内の一部分や複数箇所を所望の形状に挿引してもよい。また、既に加工した箇所を含む形状について再度加工しても良い。この場合、同一箇所に複数の深さの加工が可能である。イオンビーム源５１内部でイオンビーム挿引と同期させてビームを大きく曲げるように電圧を印加することで、その間試料にビームが当たらないようにでき、一度の挿引中に離れた領域に照射したり、矩形以外の形状に照射させることも可能である。試料に前もってレジストを所望のパターンで形成することで、加工する部分を制限してもよい。加工範囲の大きさによりイオンビーム５７の収束度合いを調整し、広い範囲の処理をあまり収束させずイオン量の多い大きな径のビームで高速に加工させることも可能である。加工中のリアルタイム分析の手法として、試料表面に光を当て、その反射光強度や偏光を評価することもできる。この方法では残膜量の情報を得ることができるため、所望の残膜を残すことができる。分析感度を上げるため、小さいパターンを多く含むように光を当てたり、試料に広い面積を持つ矩形等の評価用パターンを設けてもよい。この評価用パターンは最終製品として使用しないチップ間に配置すると良い。また、リアルタイムに分析することなく、所望の時間加工してもよい。このとき加工前に試料面内の膜厚分布を確認し、そのマップを元に各位置での加工時間を決定するとよい。本加工方法により、試料表面の材料とは異なる材料が露出するまで加工してもよいし、所望の膜厚残しその後別の加工技術を用いて処理してもよい。この場合、別の加工方法による加工量の試料内分布を前もって測定し、これと相殺するように本装置による加工量を決定することが望ましい。
【００３８】
本方法に依れば、試料面内に分布をもつ材料を場所によって加工量を調整して除去することができるため、従来に比べ加工精度を向上させることができる。
【００３９】
図６を参照すると、本発明の第二の実施例を示す半導体装置の製造工程における断面図が示されている。
【００４０】
製造方法について説明する。トランジスタや配線を形成した基板７１に下部電極膜７２形成後、ＮｉＦｅ，ＩｒＭｎ，ＣｏＦｅ，Ａｌを成膜し、酸素プラズマ中でアルミを酸化する。つづけてＣｏＦｅ，Ｔａ，透明導電体ＩＴＯを成膜し、図６（ａ）の構造を形成する。フォトリソグラフィ技術により所望の形状にレジストを形成し、レジスト以外の部分のＩＴＯ，Ｔａ，ＣｏＦｅ，ＡｌＯ，ＣｏＦｅ，ＩｒＭｎをミリングにより除去し、図６（ｂ）のようにＴＭＲ８１と残膜測定パターン８０を形成する。この後、全面にシリコン酸化膜８２をプラズマＣＶＤ法により形成する。ＣＭＰ技術により全面を平坦化するとともに、ＩＴＯ７９の途中までエッチバックし図６（ｃ）の形状にする。エリプソメトリなどの膜厚評価装置を用いて残膜測定パターン８０でＩＴＯ７９の残膜量のウェハ内分布を評価する。この後、Ｔｉ，ＡｌＣｕ，ＴｉＮを積層し、加工して上部配線８３を形成する。
【００４１】
ＩＴＯ残膜量が試料面内で正確に把握できるため、これにＴａ７８の厚さを加えることでフリー層であるＣｏＦｅ７７と上部配線との距離のウェハ面内分布が把握できる。これを元に、チップ毎やアレイ毎に書き込み電流を調整することで最適な設定ができる。Ｔａ７８には成膜ばらつきがあるが、ＣＭＰ加工量が大きいため、ばらつきはＩＴＯ残膜量のばらつき成分が支配的である。ＴＭＲ８１パターンが密集していれば、残膜測定パターン８０用いなくても密集部で残膜測定することも可能である。上部配線８３形成前にＩＴＯ７９を除去しても良い。この場合、Ｔａ７８直上に上部配線８３が形成されるが、周辺のシリコン酸化膜８２上の上部配線８３下面とフリー層との距離は測定されたＩＴＯ残膜量である。
【００４２】
本実施例に依れば、フリー層と上部配線の正確な距離の把握が可能となり、距離の実測を元に適切な書き込み条件設定が可能となる。また、第一の実施例と併用すれば、試料全面でばらつきの少ない加工も実現できる。これにより、歩留まりの良い半導体装置生産が可能となる。
【００４３】
図７、図８を参照すると、本発明の第三の実施例を示す半導体装置の評価素子の平面図、断面図がそれぞれ示されている。
【００４４】
本評価素子の製造方法について説明する。基板７１にＴＭＲの下部電極膜７２形成後、ＮｉＦｅ，ＰｔＭｎ，ＣｏＦｅ，Ｒｕ，ＣｏＦｅ，Ａｌを成膜し、酸素プラズマ中でアルミを酸化する。つづけてＮｉＦｅ，Ｔａ，Ｐｔを成膜し図７（ａ）の構造を形成する。フォトリソグラフィ技術によりＴＭＲと評価素子との形状にレジストを形成し、レジスト以外の部分のＰｔ，Ｔａ，ＮｉＦｅ，ＡｌＯ，ＣｏＦｅ，Ｒｕ，ＣｏＦｅ，ＰｔＭｎをミリングにより除去し、図７（ｂ）のようにＴＭＲ８１と残膜測定パターン９１を形成する。この後、全面にシリコン酸化膜８２をプラズマＣＶＤ法により形成する。ＣＭＰ技術により全面を平坦化するとともに、Ｐｔ９０の途中までエッチバックする。全面にＴｉ，ＡｌＣｕ，ＴｉＮ８３を成膜し、フォトリソグラフィ技術とドライエッチング技術により上部配線形状に加工する。全面にシリコン酸化膜９２、シリコン酸窒化膜９３を形成し、パッド部分の絶縁膜を除去する。パッドにプローブを立て、評価素子の両端の抵抗を測定する。抵抗は、ＴＭＲ構造の横方向の抵抗となり、前もってＰｔ残膜量と抵抗の関係を評価しておくことで、測定された抵抗値からＰｔ残膜量がわかる。
【００４５】
Ｐｔ残膜量が把握できるため、これにＴａ８９の厚さを加えることでフリー層であるＮｉＦｅ８８までの距離のウェハ面内分布が把握できる。この評価は選別時に行うことができるため、選別での抵抗評価と同時に、ヒューズを電流で焼き切るなどの処理を行い、書き込み電流を設定することが可能となる。
【００４６】
図９を参照すると、本発明の第四の実施例を示す半導体装置の製造工程における断面図が示されている。
【００４７】
製造方法について説明する。基板７１上に下部電極膜７２形成後、ＮｉＦｅ，ＩｒＭｎ，ＣｏＦｅ，Ａｌを成膜し、酸素プラズマ中でアルミを酸化する。つづけてＣｏＦｅ，Ｔａを成膜し図９（ａ）の構造を形成する。フォトリソグラフィ技術により所望の形状にレジストを形成し、レジスト以外の部分のＴａ，ＣｏＦｅ，ＡｌＯ，ＣｏＦｅ，ＩｒＭｎをミリングにより除去し、図９（ｂ）の様にＴＭＲ８１と残膜測定パターン８０を形成する。この後、全面にシリコン酸化膜８２をプラズマＣＶＤ法により形成し、さらにＣＭＰ技術により全面を平坦化してシリコン酸化膜８２を３０ｎｍ程度残した図９（ｃ）の構造とする。ここでエリプソメトリなどの膜厚評価装置を用いてＴＭＲ８１上（＝残膜測定パターン８０上）とフィールド上（または下部電極７２上）の絶縁膜厚を測定、記録する。次に全面をドライエッチング技術によりエッチバックし、図９（ｄ）のようにＴａ７８を露出させる。ここで再度フィールド上（または下部電極７２上）の絶縁膜の厚さを測定する。この値とドライエッチング前の値との差からＴＭＲ上の残膜量を引いた量が、ＴＭＲ８１の表面から周辺の絶縁膜表面までの距離を示すことになり、この値のウェハ面内分布が得られる。この後、図９（ｅ）のように上部配線８３を形成する。
【００４８】
上部配線の絶縁膜上下面とフリー層との距離はＴａ７８厚さから前述のＴＭＲ８１の表面から周辺の絶縁膜８２までの距離を引いた値となり、ウェハ面内の分布が得られる。残膜測定用のパターンを用いず、ＴＭＲパターンの密集部で残膜測定することも可能な場合がある。Ｔａ７８露出後、Ｔａ７８表面と周辺絶縁膜表面とに光を照射し、反射光の干渉現象からＴａ７８表面と周辺の絶縁膜表面の距離を評価することも可能である。
【００４９】
図１０を参照すると、本発明の第五の実施例を示す半導体装置としてＴＭＲを用いたＭＲＡＭのブロックレイアウト概要図が示されている。
【００５０】
ＭＲＡＭは複数のメモリセルアレイ９５で構成されており、各メモリセルアレイ９５には書き込みを行うための電流発生回路９７が接続されている。この複数の電流発生回路の一部は書き込み電流値をＭＲＡＭ外部からの制御で設定することができる機能を持つ外部制御可変電流発生回路９６である。また全ての電流発生回路は発生する電流値を設定、記憶し、その情報に従って発生する機能を有する。
【００５１】
次に使用方法について説明する。ＭＲＡＭ出荷前に外部制御可変電流発生回路９６により書き込み電流値を可変させ、書き込み特性と、他のセルの誤書き込み特性を評価する。この値を用いて最適電流量を決定し、電流発生回路が発生する電流値をＭＲＡＭの電流発生回路９７に設定する。ウェハ内位置による特性分布を評価することで、全てのチップを評価せずに、傾向を推定し電流値を設定してもよい。
【００５２】
図１１を参照すると、本発明の第六の実施例を示す半導体装置の評価素子の平面図が示されている。
【００５３】
評価素子は、両端にパッドを持つ上部書き込み配線９９と、両端にパッドを持つ下部書き込み配線１００と、両配線に接続されたＴＭＲ８１とからなる。
【００５４】
次に使用方法について説明する。ＭＲＡＭ選別時に両書き込み配線９９，１００に電流を流して、評価素子図１１の書き込み特性を評価する。この値を用いて、各チップの書き込み用電流発生回路が発生する電流値を設定する。ウェハ内位置による特性分布を評価することで、全ての評価素子を評価せずに、傾向を推定し電流値を設定してもよい。
【００５５】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、半導体装置の複数層間の距離ばらつきを抑制でき、もしくはその距離を正確に測定できる。これにより歩留まりの良い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す機能ブロック図である。
【図２】本発明の第２の実施の形態の製造工程を示す要部断面図である。
【図３】本発明の第３の実施の形態の製造工程を示す要部断面図である。
【図４】本発明の第１の実施例を示す装置構成図である。
【図５】本発明の第１の実施例の製造工程を示す要部断面図である。
【図６】本発明の第２の実施例の製造工程を示す要部断面図である。
【図７】本発明の第３の実施例を示す要部平面図である。
【図８】本発明の第３の実施例の製造工程を示す要部断面図である。
【図９】本発明の第４の実施例の製造工程を示す要部断面図である。
【図１０】本発明の第５の実施例を示すブロックレイアウト概略図である。
【図１１】本発明の第６の実施例を示す要部平面図である。
【図１２】従来例の記憶素子を示す構造図である。
【図１３】従来例の記憶装置を示す概要図である。
【図１４】従来の技術を用いた製造工程を示す断面図である。
【図１５】従来の技術を用いた製造工程を示す断面図である。
【図１６】従来の技術を用いた製造工程を示す断面図である。
【符号の説明】
１　試料を部分的に処理する手段
２　制御手段
１０　第１の層
１１　第２の層
【図１】
2004079840.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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