(57)【要約】【課題】  標準ロジック工程にリソグラフィ工程を最小限に追加して費用効率が高く、金属コンタクトの深さを減らすことができる半導体装置及びその製造方法を提供する。【解決手段】  半導体装置はセルアレー領域と、周辺回路領域と、第１絶縁膜と、第２絶縁膜とを備える。セルアレー領域は、半導体基板内に形成され、下部電極を有するキャパシターを含み、下部電極は下部電極高さを有する。周辺回路領域は、半導体基板内に形成され、第１金属厚さを有する第１金属配線を含む。第１絶縁膜は、セルアレー領域上及び周辺回路領域上に形成され、下部電極が形成された開口部を有する。第２絶縁膜は、第１絶縁膜上に形成され、第１金属配線が配列されている。下部電極高さと第１金属厚さとはほぼ同じであり、下部電極及び第１金属配線の各下部面はほぼ同一平面上に位置する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板内に形成され、下部電極を有するキャパシターを含み、前記下部電極は下部電極高さを有するセルアレー領域と、
前記半導体基板内に形成され、第１金属厚さを有する第１金属配線を含む周辺回路領域と、
前記セルアレー領域上及び前記周辺回路領域上に形成され、前記下部電極が形成された開口部を有する第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１金属配線が配列されている第２絶縁膜とを備え、
前記下部電極高さと前記第１金属厚さとはほぼ同じであり、前記下部電極及び前記第１金属配線の各下部面はほぼ同一平面上に位置することを特徴とする半導体装置。
【請求項２】
前記第１絶縁膜を通じて延長され、前記下部電極を前記半導体基板に連結させる第１導電性プラグと、
前記第１絶縁膜を通じて延長され、前記第１金属配線を前記半導体基板に連結させる第２導電性プラグと、
を更に備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２絶縁膜内に配列され、パッド厚さを有する導電性のランディング構造物を更に備え、
前記パッド厚さは前記第１金属厚さとほぼ同じであり、前記ランディング構造物及び前記第１金属配線の各下部面はほぼ同一平面上に位置することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１絶縁膜を通じて延長され、前記ランディング構造物を前記半導体基板に連結させる第３導電性プラグを更に備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記セルアレー領域内に形成され、前記第１絶縁膜が上部に形成されている第１ゲート構造物と、
前記周辺回路領域内に形成され、前記第２絶縁膜が上部に形成されている第２ゲート構造物と、
前記第１絶縁膜を貫通して形成され、前記セルアレー領域内の前記半導体基板の第１表面を露出させる第１ストレージノードコンタクトホール及び第１ビットラインコンタクトホールと、
前記第１絶縁膜を貫通して形成され、前記第１ゲート構造物と前記第２ゲート構造物と前記周辺回路領域内の前記半導体基板の第２表面とを露出させる第１金属コンタクトホールと、
前記第１ストレージノードコンタクトホール、前記第１ビットラインコンタクトホール及び前記第１金属コンタクトホールの内部に形成され、前記第１金属配線と電気的に接続されている導電性プラグと、
前記セルアレー領域内の第２絶縁膜内に形成され、前記第１ストレージノードコンタクトホール内の導電性プラグと電気的に接続されているキャパシターと、
前記キャパシター上、前記第１金属配線上及び前記第２絶縁膜上に形成された層間絶縁膜と、
前記周辺回路領域内の前記層間絶縁膜上に形成され、前記第１金属配線と電気的に連結された第２金属配線と、
を更に備えることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記周辺回路領域は、コア回路、周辺回路又はロジック回路のうちいずれか一つを有することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記キャパシターは、金属／誘電膜／金属構造を有することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して形成された第２ビットラインコンタクトホールを通じて前記第１ビットラインコンタクトホール内の導電性プラグと電気的に連結されているビットラインを更に備え、
前記ビットライン及び前記第２金属配線は、単一金属層で形成されていることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記層間絶縁膜は、前記第１金属配線上に形成された第１補助膜と、前記キャパシター上、前記第１金属配線上及び前記第１補助膜上に形成された第２補助膜とを有することを特徴とする請求項５記載の半導体装置。
【請求項１０】
前記ランディング構造物はパッド幅ＷＬＰを有し、前記第３導電性プラグはプラグ幅ＷＣＰを有し、前記ＷＬＰは前記ＷＣＰより大きいことを特徴とする請求項４記載の半導体装置。
【請求項１１】
セルアレー領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記半導体基板上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第２絶縁膜を形成する段階と、
前記周辺回路領域内の前記第２絶縁膜内に第１金属厚さを有する第１金属配線を形成する段階と、
前記セルアレー領域内の前記第２絶縁膜内に下部電極高さを有する下部電極を含むキャパシターを形成する段階とを含み、
前記第１金属厚さ及び前記下部電極高さはほぼ同じであり、前記第１金属配線及び前記下部電極の各下部面はほぼ同一平面上に位置することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１金属配線を形成する段階は、
前記第１絶縁膜上に第１金属膜を形成する段階と、
前記第１金属膜をパターニングして前記第１金属配線を形成する段階と、
前記第１金属配線上に前記第２絶縁膜を形成する段階と、
前記第２絶縁膜の上部を除去して前記第１金属配線の上部面を露出させる段階と、
を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１金属配線を形成する段階は、
前記第１絶縁膜上に第２絶縁膜を形成する段階と、
前記第２絶縁膜をパターニングし、前記第１絶縁膜の上部面に延長された第１金属配線開口部を形成する段階と、
前記第２絶縁膜上及び前記第１金属配線開口部上に第１金属膜を形成し、前記第１金属配線開口部を前記第１金属膜で埋め立てる段階と、
前記第１金属膜の上部を除去して前記第２絶縁膜の上部面を露出させ、前記第１金属配線を形成する段階と、
を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第１金属配線を形成する段階は、前記セルアレー領域内の前記第２絶縁膜内にパッド厚さを有するランディング構造物を形成する段階を含み、
前記第１金属厚さ及び前記パッド厚さはほぼ同じであり、前記第１金属配線及び前記ランディング構造物の各下部面はほぼ同一平面上に位置することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記ランディング構造物を形成する段階は、
前記第１絶縁膜上に第１金属膜を形成する段階と、
前記第１金属膜をパターニングして前記第１金属配線及び前記ランディング構造物を形成する段階と、
前記第１金属配線上及び前記ランディング構造物上に前記第２絶縁膜を形成する段階と、
前記第２絶縁膜の上部を除去し、前記第１金属配線及び前記ランディング構造物の各上部面を露出させる段階と、
を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記ランディング構造物を形成する段階は、
前記第１絶縁膜上に前記第２絶縁膜を形成する段階と、
前記第２絶縁膜をパターニングし、前記第１絶縁膜の上部面に延長された第１金属配線開口部及びランディング構造物開口部を形成する段階と、
前記第２絶縁膜上に第１金属膜を形成し、前記第１金属配線開口部及び前記ランディング構造物開口部を前記第１金属膜で埋め立てる段階と、
前記第１金属膜の上部を除去して前記第２絶縁膜の上部面を露出させ、前記第１金属配線及び前記ランディング構造物を形成する段階と、
を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記セルアレー領域内に第１ゲート構造物を形成する段階と、
前記周辺回路領域内に第２ゲート構造物を形成する段階と、
前記第１ゲート構造物及び前記第２ゲート構造物を有する前記半導体基板上に前記第１絶縁膜を形成する段階と、
前記第１絶縁膜をエッチングし、前記セルアレー領域内の前記半導体基板の第１表面を露出させる第１ストレージノードコンタクトホール及び第１ビットラインコンタクトホールを形成し、前記第１ゲート構造物と前記第２ゲート構造物と前記周辺回路領域内の前記半導体基板の第２表面とを露出させる第１金属コンタクトホールを形成する段階と、
前記第１ストレージノードコンタクトホール、前記第１ビットラインコンタクトホール及び前記第１金属コンタクトホールの内部に導電性プラグを形成する段階と、
前記第１絶縁膜上及び前記導電性プラグ上に前記第２絶縁膜を形成する段階と、
前記周辺回路領域内の前記第２絶縁膜内に前記第１金属コンタクトホール内の前記導電性プラグと電気的に接続する第１金属配線を形成する段階と、
前記セルアレー領域内の前記第２絶縁膜内に前記第１ストレージノードコンタクトホール内の前記導電性プラグと電気的に接続するキャパシターを形成する段階と、
を更に含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１８】
前記キャパシター上、前記第１金属配線上及び前記第２絶縁膜上に層間絶縁膜を形成する段階と、
前記層間絶縁膜内に第２金属コンタクトホールを形成する段階と、
前記第２金属コンタクトホールを通じて前記第１金属配線と電気的に接続する第２金属配線を形成する段階と、
を更に含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第２金属コンタクトホールを形成する間に、前記層間絶縁膜を貫通する第２ビットラインコンタクトホールを形成し、前記第２ビットラインコンタクトホールを通じて前記第１ビットラインコンタクトホール内の前記導電性プラグの上部面を露出させる段階と、
前記第２金属配線を形成する間に、前記第１ビットラインコンタクトホール内の前記導電性プラグと電気的に接続するビットラインを形成する段階と、
を更に含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第１金属配線を形成した後、前記セルアレー領域内にある前記第１金属配線上及び前記第２絶縁膜上に第１絶縁補助膜を形成する段階と、
前記第１絶縁補助膜を通じて延長され前記第１ストレージノードコンタクトホール内の前記導電性プラグの上部面を露出させるキャパシター開口部を形成する段階と、
前記キャパシター開口部内に前記キャパシターを形成する段階と、
前記キャパシター上及び前記第１絶縁補助膜上に第２絶縁補助膜を形成し、前記第１絶縁補助膜及び前記第２絶縁補助膜で構成された層間絶縁膜を形成する段階と、
を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２１】
前記キャパシター開口部を形成する前に、前記第１絶縁補助膜を平坦化させる段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
セルアレー領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セルアレー領域内に第１ゲート構造物を形成する段階と、
前記周辺回路領域内に第２ゲート構造物を形成する段階と、
前記第１ゲート構造物上及び前記第２ゲート構造物上に第１絶縁膜を形成する段階と、
前記第１絶縁膜を貫通するストレージノードコンタクトホール及びビットラインコンタクトホールを形成し、前記セルアレー領域内の半導体基板の第１表面を露出させる段階と、
前記第１絶縁膜を貫通する金属コンタクトホールを形成し、前記第１ゲート構造物と前記第２ゲート構造物と前記周辺回路領域内の前記半導体基板の第２表面とを露出させる段階と、
前記ストレージノードコンタクトホール、前記ビットラインコンタクトホール及び前記金属コンタクトホールの内部に導電性プラグを形成する段階と、
前記第１絶縁膜上及び前記導電性プラグ上に第２絶縁膜を形成する段階と、
前記第２絶縁膜内に前記金属コンタクトホール内にある前記導電性プラグと電気的に接続する第１金属配線を形成する段階と、
前記第２絶縁膜内に前記ストレージノードコンタクトホール内にある前記導電性プラグと電気的に接続するキャパシターを形成する段階と、
前記キャパシター上、前記第１金属配線上及び前記第２絶縁膜上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に前記第１金属配線と電気的に接続する第２金属配線を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細にはキャパシター−アンダー−ビットライン（ｃａｐａｃｉｔｏｒ−ｕｎｄｅｒ−ｂｉｔｌｉｎｅ；以下、ＣＵＢという）構造を有するＥＤＲＡＭ（Ｅｍｂｅｄｄｅｄ  ＤＲＡＭ）装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置が高集積化されるにつれて、一つのチップ内に、多様な機能を有する多様な構造の製品を集積して付加価値を高めるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）技術が採用されてきている。
ＳＯＣタイプのＥＭＬ（ｅｍｂｅｄｄｅｄ  ｍｅｍｏｒｙ  ｌｏｇｉｃ）装置は、メモリ装置とロジック装置を一つのチップ内に集積したものであり、セルアレー領域とロジック回路領域で構成される。前記セルアレー領域内に複数個のメモリセルが配置され、セルアレー領域内に記憶された情報はロジック回路によって駆動され、新たな情報を生成する。ＤＲＡＭセルやＳＲＡＭセルがＥＭＬ装置のメモリセルとして主に用いられる。
【０００３】
ＤＲＡＭ装置とロジック装置を一つのチップに搭載するＥＤＲＡＭ工程は、ロジック互換性を強調するロジック基盤の構成（ｓｃｈｅｍｅ）と、高集積化が可能なＤＲＡＭ基盤の構成とに分けられ、各製造会社は市場で要求される特性と製造原価などを総合的に考慮して、適切な構成を選択して開発している。特に、歩留まり等の生産性に優れた積層型（ｓｔａｃｋ  ｔｙｐｅ）キャパシター構造を適用する場合、ビットライン形成前にキャパシターが形成されるＣＵＢ（ｃａｐａｃｉｔｏｒ−ｕｎｄｅｒ−ｂｉｔｌｉｎｅ）構造や、ビットライン形成後にキャパシターが形成されるＣＯＢ（ｃａｐａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔｌｉｎｅ）構造のうちから、多様な側面を考慮して適切な工程構成を選択しなければならない。
【０００４】
前記ＣＯＢ構造は、ビットライン工程マージンに関係なくキャパシターを形成することが可能なので高集積化に有利である反面、標準ロジック工程に８〜１０回程度のリソグラフィ工程が追加され、原価が上昇する短所がある。これに対して前記ＣＵＢ構造は、集積度を増加させるのに限界があるが、標準ロジック工程に３〜５回程度のリソグラフィ工程が追加されるのみであるので価格競争力に優れる。
【０００５】
従って、標準ロジック工程にリソグラフィ工程を最小限に追加して費用効率が高いＥＤＲＡＭを製造することができる工程構造としては、ＣＵＢ構造が主に用いられており、標準ロジック工程によるＭＯＳトランジスタの電気的特性が後続工程の熱収支（ｈｅａｔ  ｂｕｄｇｅｔ）に影響を多く受けるため、熱収支が最小限に要求されるＭＩＭ（ｍｅｔａｌ／ｈｉｇｈ  ｄｉｅｌｅｃｔｒｉｃ  ｉｎｓｕｌａｔｏｒ／ｍｅｔａｌ）構造のセルキャパシターを搭載することが一般的である。
【０００６】
従来のＣＵＢ構造を有するＥＤＲＡＭ装置を製造する方法は次のようである。セルアレー領域とコア／周辺回路／ロジック領域に区分される半導体基板上にシャロートレンチ素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ；ＳＴＩ）のような通常の素子分離工程でフィールド領域を形成する。
【０００７】
次いで、通常のＭＯＳトランジスタ製造工程を行って基板上にゲート酸化膜、ゲート電極、ゲートスペーサ及び不純物領域（ソース／ドレーン領域、ｎ＋／ｐ＋領域）を形成する。ゲート電極はポリシリコンで形成し、ゲートスペーサはシリコン酸化物又はシリコン窒化物で形成する。
【０００８】
高速動作を具現するために、特定部位のゲート電極及び基板表面にシリサイデーション反応を通じてコバルトシリサイド、ニッケルシリサイド又はチタニウムシリサイドのような金属シリサイド層を形成する。この際、所望の部位にのみ選択的にシリサイドを形成するために、シリサイド用金属層の蒸着前に金属層と反応しない物質、例えばＳｉＯＮからなるシリサイデーション阻止層（ｓｉｌｉｃｉｄａｔｉｏｎ ｂｌｏｃｋｉｎｇ ｌａｙｅｒ；以下、「ＳＢＬ層」という）を形成する。
【０００９】
その後、ＭＯＳトランジスタを含む基板の全面に酸化物からなる第１絶縁層を形成し、リソグラフィ工程で第１絶縁層をエッチングして、セルアレー領域の不純物領域を露出するストレージノードコンタクトホール及びビットラインコンタクトホールと、コア／周辺回路／ロジック領域のゲート電極及び不純物領域を露出するダミー金属コンタクトホールを形成する。
【００１０】
コンタクトホールを埋め立てるように第１絶縁層上に第１金属層、例えばタングステン層を蒸着した後、化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程又はエッチバック工程で第１絶縁層の表面が露出されるまで第１金属層を除去して、コンタクトスタッドを形成する。コンタクトスタッドは、金属コンタクトの深さを減らす効果以外にも、キャパシター下部電極とセルアレー領域のソース領域とのコンタクト抵抗を減らす役割を果たす。
【００１１】
コンタクトスタッド及び第１絶縁層上に酸化物からなる第２絶縁層を形成した後、通常のキャパシター製造工程を通じてＭＩＭ構造のキャパシターを形成する。好ましくは、キャパシター下部電極及び上部電極は、タングステンナイトライド（ＷＮ）又はチタニウムナイトライド（ＴｉＮ）で形成し、キャパシター誘電体膜はＴａ２Ｏ５又はＢＳＴ系酸化物で形成する。
【００１２】
キャパシターを含む第２絶縁層上に酸化物からなる第３絶縁層を形成した後、リソグラフィ工程で第３絶縁層をエッチングして、ビットラインコンタクトホール内部のコンタクトスタッド、キャパシター上部電極及びダミー金属コンタクトホール内部のコンタクトスタッドをそれぞれ露出する金属コンタクトホールを形成する。
【００１３】
金属コンタクトホールを埋め立てるように第３絶縁層上に第２金属層、例えばタングステン層を蒸着し、ＣＭＰ工程又はエッチバック工程で第３絶縁層の表面が露出されるまで第２金属層を除去して、金属プラグを形成する。
金属プラグ及び第３絶縁層上に第３金属層を蒸着して、これをリソグラフィ工程でパターニングして、金属プラグと接続するビットライン及び第１金属配線を形成する。
【００１４】
前述したように、ＣＵＢ構造を有する従来のＥＤＲＡＭ製造方法によると、深い金属コンタクトホールに対する工程負担を減らすために、コンタクトスタッドを形成してここに金属コンタクトを連結する工程構成を多く適用している。従って、コア／周辺回路／ロジック領域に形成される金属コンタクトホールの深さは、キャパシターの高さ＋キャパシター上部電極の厚さ＋キャパシター上部電極と第１金属配線との間の垂直間隔と同じになる。
【００１５】
このような別のコンタクトスタッド工程により、従来のＥＤＲＡＭ工程は標準ロジック工程に対して３回のリソグラフィ工程が追加される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の第１目的は、標準ロジック工程にリソグラフィ工程を最小限に追加して費用効率が高く、金属コンタクトの深さを減らすことができる半導体装置を提供することにある。
本発明の第２目的は、標準ロジック工程にリソグラフィ工程を最小限に追加して費用効率が高く、金属コンタクトの深さを減らすことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１目的を達成するために、本発明に係る半導体装置は、セルアレー領域と、周辺回路領域と、第１絶縁膜と、第２絶縁膜とを備える。セルアレー領域は、半導体基板内に形成され、下部電極を有するキャパシターを含み、下部電極は下部電極高さを有する。周辺回路領域は、半導体基板内に形成され、第１金属厚さを有する第１金属配線を含む。第１絶縁膜は、セルアレー領域上及び周辺回路領域上に形成され、下部電極が形成された開口部を有する。第２絶縁膜は、第１絶縁膜上に形成され、第１金属配線が配列されている。下部電極高さと第１金属厚さとはほぼ同じであり、下部電極及び第１金属配線の各下部面はほぼ同一平面上に位置する。
【００１８】
本発明によると、第１導電性プラグが第１絶縁膜を通じて延長され、下部電極を半導体基板に電気的に連結させる。第２導電性プラグが第１絶縁膜を通じて延長され、第１金属配線を半導体基板に電気的に連結させる。又、導電性ランディング構造物が第２絶縁膜内に配列される。導電性ランディング構造物は、パッド厚さを有する。パッド厚さは、第１金属厚さとほぼ同じであり、ランディング構造物と第１金属配線の各下部面はほぼ同一平面上に位置する。第３導電性プラグが第１絶縁膜を通じて延長され、ランディング構造物を半導体基板に電気的に連結させる。ランディング構造物は、パッド幅ＷＬＰを有し、第３導電性プラグはＷＬＰより小さいプラグ幅ＷＣＰを有する。
【００１９】
又、本発明によると、第１ゲート構造物がセルアレー領域内に形成される。第１絶縁膜は、第１ゲート構造物の上部に形成される。第２ゲート構造物が周辺回路領域内に形成される。第２絶縁膜は、第２ゲート構造物の上部に形成される。第１ストレージノードコンタクトホールと第１ビットラインコンタクトホールが第１絶縁膜を貫通して形成される。セルアレー領域内の前記半導体基板の第１表面が第１ストレージノードコンタクトホールと第１ビットラインコンタクトホールを通じて露出される。更に、第１金属コンタクトホールが第１絶縁膜を貫通して形成される。第１及び第２ゲート構造物と周辺回路領域内の半導体基板の第２表面とが第１金属コンタクトホールを通じて露出される。導電性プラグが第１ストレージノードコンタクトホール、第１ビットラインコンタクトホール及び第１金属コンタクトホール内に形成され、第１金属配線と電気的に接続される。キャパシターがセルアレー領域内の第２絶縁膜内に形成され、第１ストレージノードコンタクトホール内の導電性プラグと電気的に接続される。層間絶縁膜がキャパシター、第１金属配線及び第２絶縁膜上に形成される。第２金属配線が周辺回路領域内の層間絶縁膜上に形成され、第１金属配線と電気的に連結される。周辺回路領域は、コア回路、周辺回路又はロジック回路のうち、いずれか一つを含む。又、キャパシターは、金属／誘電膜／金属構造を有する。又、ビットラインが層間絶縁膜上に形成される。ビットラインは、層間絶縁膜を貫通して形成された第２ビットラインコンタクトホールを通じて第１ビットラインコンタクトホール内の導電性プラグと電気的に連結される。ビットラインと第２金属配線は、単一金属層から形成される。層間絶縁膜は、第１金属配線上に形成された第１補助膜、並びにキャパシター、第１金属配線及び第１補助膜上に形成された第２補助膜を含む。
【００２０】
本発明の第２目的を達成するために、本発明に係る半導体装置の製造方法ではまず、セルアレー領域と周辺回路領域を有する半導体基板を準備する。半導体基板上に第１絶縁膜を形成する。第１絶縁膜上に第２絶縁膜を形成する。周辺回路領域内の第２絶縁膜内に第１金属厚さを有する第１金属配線を形成する。セルアレー領域内の第２絶縁膜内に下部電極高さを有する下部電極を含むキャパシターを形成する。第１金属厚さと下部電極高さはほぼ同じであり、第１金属配線と下部電極の各下部面はほぼ同一平面上に位置する。
【００２１】
本発明によると、第１絶縁膜上に第１金属膜を形成する。第１金属膜をパターニングして第１金属配線を形成する。第１金属配線上に第２絶縁膜を形成する。第２絶縁膜の上部を除去して、第１金属配線の上部面を露出させる。
又、本発明によると、第１絶縁膜上に第２絶縁膜を形成する。第２絶縁膜をパターニングして、第１絶縁膜の上部面に延長された第１金属配線開口部を形成する。第２絶縁膜と第１金属配線開口部上に第１金属膜を形成して、第１金属配線開口部を第１金属膜で埋め立てる。第１金属膜の上部を除去して、第２絶縁膜の上部面を露出させ第１金属配線を形成する。
【００２２】
又、本発明によると、セルアレー領域内の第２絶縁膜内にパッド厚さを有するランディング構造物を形成する。第１金属厚さとパッド厚さはほぼ同じであり、第１金属配線とランディング構造物の各下部面はほぼ同一平面上に位置する。
尚、ランディング構造物は、第１絶縁膜上に第１金属膜を形成し、第１金属膜をパターニングして第１金属配線とランディング構造物を形成した後、第１金属配線とランディング構造物上に第２絶縁膜を形成し、第２絶縁膜の上部を除去して第１金属配線とランディング構造物の各上部面を露出させることにより形成される。
【００２３】
又は、ランディング構造物は第１絶縁膜上に第２絶縁膜を形成し、第２絶縁膜をパターニングして、第１絶縁膜の上部面に延長された第１金属配線開口部とランディング構造物開口部を形成した後、第２絶縁膜上に第１金属膜を形成して前記第１金属配線開口部とランディング構造物開口部を第１金属膜で埋め立て、第１金属膜の上部を除去して第２絶縁膜の上部面を露出させ第１金属配線とランディング構造物を形成することにより形成される。
【００２４】
一方、第１ゲート構造物をセルアレー領域内に形成することができる。第２ゲート構造物が周辺回路領域内に形成される。第１絶縁膜が、第１及び第２ゲート構造物を有する半導体基板上に形成される。第１絶縁膜をエッチングして、セルアレー領域内の半導体基板の第１表面を露出させる第１ストレージノードコンタクトホールと第１ビットラインコンタクトホールを形成する。また、第１絶縁膜をエッチングして、第１及び第２ゲート構造物と周辺回路領域内の半導体基板の第２表面とを露出させる第１金属コンタクトホールを形成する。導電性プラグを第１ストレージノードコンタクトホール、第１ビットラインコンタクトホール及び第１金属コンタクトホール内に形成する。第２絶縁膜が第１絶縁膜と導電性プラグ上に形成される。第１金属配線が周辺回路領域内の第２絶縁膜内に形成され、金属コンタクトホール内の導電性プラグと電気的に接続される。キャパシターがセルアレー領域内の第２絶縁膜内に形成され、第１ストレージノードコンタクトホール内の導電性プラグと電気的に接続する。
【００２５】
追加的に、層間絶縁膜がキャパシター、第１金属配線及び第２絶縁膜上に形成される。第２金属コンタクトホールが層間絶縁膜内に形成される。第２金属配線が第２金属コンタクトホールを通じて第１金属配線と電気的に接続する。第２金属コンタクトホールを形成する間に、第２ビットラインコンタクトホールが層間絶縁膜を貫通して形成される。前記第２ビットラインコンタクトホールを通じて第１ビットラインコンタクトホール内の導電性プラグの上部面が露出される。第２金属配線を形成する間に、第１ビットラインコンタクトホール内の導電性プラグと電気的に接続するビットラインが形成される。
【００２６】
一方、第１金属配線を形成した後、セルアレー領域内にある第１金属配線と前記第２絶縁膜上に第１絶縁補助膜を形成する。第１絶縁補助膜を通じて延長され第１ストレージノードコンタクトホール内の導電性プラグの上部面を露出させるキャパシター開口部を形成する。キャパシター開口部内にキャパシターを形成する。キャパシターと第１絶縁補助膜上に第２絶縁補助膜を形成すると、第１及び第２絶縁補助膜からなる層間絶縁膜が完成される。キャパシター開口部を形成する前に、第１絶縁補助膜を平坦化させることができる。
【００２７】
本発明に係る他の半導体装置の製造方法ではまず、セルアレー領域と周辺回路領域を有する半導体基板を準備する。セルアレー領域内に第１ゲート構造物を形成する。周辺回路領域内に第２ゲート構造物を形成する。第１及び第２ゲート構造物上に第１絶縁膜を形成する。第１絶縁膜を貫通するストレージノードコンタクトホールとビットラインコンタクトホールを形成して、セルアレー領域内の半導体基板の第１表面を露出させる。第１絶縁膜を貫通する金属コンタクトホールを形成して、第１及び第２ゲート構造物と周辺回路領域内の半導体基板の第２表面とを露出させる。ストレージノードコンタクトホール、ビットラインコンタクトホール及び金属コンタクトホール内に導電性プラグを形成する。第１絶縁膜と導電性プラグ上に第２絶縁膜を形成する。第２絶縁膜内に金属コンタクトホール内にある導電性プラグと電気的に接続する第１金属配線を形成する。第２絶縁膜内にストレージノードコンタクトホール内にある導電性プラグと電気的に接続するキャパシターを形成する。キャパシター、第１金属配線及び第２絶縁膜上に層間絶縁膜を形成する。層間絶縁膜上に第１金属配線と電気的に接続する第２金属配線を形成する。
【００２８】
本発明によると、別のコンタクトスタッドを形成せずに、コア／周辺回路／ロジック領域の第１金属配線をセルアレー領域のキャパシターとほぼ同一なレベルに形成する。従って、標準ロジック工程に対して２回のリソグラフィ工程のみが追加されるので、工程原価を低減することができ、金属コンタクトホール及び第１ビアホールの深さを減らすことができるので、歩留まり確保に有利である。
【発明を実施するための最良の形態】
【００２９】
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。
（第１実施例）
図１は、本発明の第１実施例に係るＣＵＢ構造を有するＥＤＲＡＭ装置の断面図である。
図１に示すように、第１領域Ａ、即ちセルアレー領域と、第２領域Ｂ、即ちコア／周辺回路／ロジック領域とに分けられる半導体基板１００上にフィールド領域１０２が形成され、前記フィールド領域１０２で囲まれた基板がアクティブ領域と定義される。
【００３０】
前記基板１００のセルアレー領域Ａ及びコア／周辺回路／ロジック領域Ｂ上にゲート酸化膜（図示せず）、ゲート電極１０４、ゲートスペーサ１０６及び不純物領域（ソース／ドレーン領域、ｎ＋／ｐ＋領域）（図示せず）で構成されたＭＯＳトランジスタが形成される。前記ゲート電極１０４及びその両側壁に形成されたゲートスペーサ１０６は、第１方向に延長されるゲートラインを構成する。望ましくは、前記ゲート電極１０４は、不純物がドーピングされたポリシリコンで形成され、前記ゲートスペーサ１０６は、シリコン酸化物又はシリコン窒化物で形成される。
【００３１】
半導体装置が高集積化されるにつれて、低消費電力であって、高速動作性及び雑音に対する耐性を有する高性能のＭＯＳトランジスタが要求される。このような特性は、特にＭＯＳトランジスタのしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）により影響を受けるが、ＭＯＳトランジスタのしきい電圧を下げると、電流駆動能力（ｃｕｒｒｅｎｔ ｄｒｉｖｉｎｇ ｃａｐａｂｉｌｉｔｙ）を増加させて動作速度を増加させることができる。一般に、ＭＯＳトランジスタのしきい電圧は、ゲート電極物質、ゲート絶縁層物質、ゲート絶縁層の厚さ、チャンネル領域のドーピング濃度等により影響を受ける。従って、ＭＯＳトランジスタの高速動作を具現するために、特定部位のゲート電極１０４及び基板表面にコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ２）又はチタニウムシリサイド（ＴｉＳｉ２）のような金属シリサイド層１０８が形成される。又、金属シリサイド層１０８が形成されない部位にはシリサイド用金属層と反応しない物質、例えばＳｉＯＮからなるＳＢＬ層１１０が形成される。
【００３２】
前記ＭＯＳトランジスタを含む基板１００の全面には、酸化物からなる絶縁層１１２が形成される。前記絶縁層１１２を貫通して、前記セルアレー領域Ａのゲートラインに隣接した基板表面を露出するストレージノードコンタクトホール１１４ａ及びビットラインコンタクトホール１１４ｂと、前記コア／周辺回路／ロジック領域Ｂのゲートライン及び基板表面を露出させる金属コンタクトホール１１４ｃとが形成される。
【００３３】
前記ストレージノードコンタクトホール１１４ａ、ビットラインコンタクトホール１１４ｂ及び金属コンタクトホール１１４ｃの内部は、第１金属層、例えばタングステンからなる導電性プラグ、即ちストレージノードプラグ１１６ａ、ビットラインプラグ１１６ｂ及び金属プラグ１１６ｃで埋め立てられる。ここで、前記第１金属層からなる導電性プラグ１１６ａ、１１６ｂ、１１６ｃと、シリコンからなるゲートライン及び基板１００とのオミックコンタクトを具現するために、各導電性プラグ１１６ａ、１１６ｂ、１１６ｃの下部にチタニウム／チタニウムナイトライド（Ｔｉ／ＴｉＮ）からなる第１障壁金属層（図示せず）が形成される。
【００３４】
前記コア／周辺回路／ロジック領域Ｂの絶縁層１１２上には、各金属コンタクトホール１１４ｃ内部の金属プラグ１１６ｃと接続されるようにアルミニウム（Ａｌ）、アルミニウム合金又は銅（Ｃｕ）のような第２金属層からなる第１金属配線１２２が形成される。
前記セルアレー領域Ａの絶縁層１１２上には、各ストレージノードコンタクトホール１１４ａ内部のストレージノードプラグ１１６ａと接続されるように下部電極１２６、誘電体膜１２８及び上部電極１３０で構成されたキャパシター１３２が形成される。好ましくは、前記キャパシター１３２はＭＩＭ構造で形成される。即ち、キャパシターの下部電極１２６及び上部電極１３０はタングステンナイトライド（ＷＮ）、チタニウムナイトライド（ＴｉＮ）等の導電性金属窒化物やプラチナム（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）等の希金属で形成され、誘電体膜１２８は高い誘電定数κを有する誘電膜、例えばＴａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｎｂ２Ｏ５、ＢａＴｉＯ３又はＳｒＴｉＯ３膜で形成される。
【００３５】
前記キャパシター１３２、第１金属配線１２２及び絶縁層１１２上には酸化物からなる第１層間絶縁膜１２０、１２４が形成される。前記第１金属配線１２２を銅で形成する場合、前記第１層間絶縁膜は前記第１金属配線１２２の表面とともに平坦化されて形成された第１層１２０と、前記キャパシター１３２、第１金属配線１２２及び第１層１２０上に連続的に形成された第２層１２４とで構成される。この際、セルキャパシターの蓄積容量を増大させるために、前記キャパシター１３２の上部電極１３０と前記第１金属配線１２２との間に前記第１層間絶縁膜の第２層１２４の一部分１２４ａを形成することができる。
【００３６】
前記第１層間絶縁膜１２０、１２４上には、アルミニウム、アルミニウム合金又は銅のような第３金属層からなるビットライン１３８ａ、金属配線１３８ｂ及び第２金属配線１３８ｃが形成される。具体的に、前記セルアレー領域Ａには、第１層間絶縁膜の第１及び第２層１２０、１２４を貫通するコンタクトホール１３４ａを通じて各ビットラインコンタクトホール１１４ｂ内部のビットラインプラグ１１６ｂと電気的に接続されるビットライン１３８ａと、第１層間絶縁膜の第２層１２４を貫通するコンタクトホール１３４ｂを通じて前記キャパシターの上部電極１３０と電気的に接続される金属配線１３８ｂとが形成される。前記コア／周辺回路／ロジック領域Ｂには、第１層間絶縁膜の第２層１２４を貫通する第１ビアホール１３４ｃを通じてそれぞれの第１金属配線１２２と電気的に接続される第２金属配線１３８ｃが形成される。
【００３７】
図２から図７は、本発明の第１実施例に係るＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
図２は、ストレージノードコンタクトホール１１４ａ、ビットラインコンタクトホール１１４ｂ及び金属コンタクトホール１１４ｃを形成する段階を示す。第１領域Ａ、即ちセルアレー領域と、第２領域Ｂ、即ちコア／周辺回路／ロジック領域とに分けられる半導体基板１００上にシャロートレンチ素子分離（ＳＴＩ）のような通常の素子分離工程によりフィールド領域１０２を形成する。その結果、前記フィールド領域１０２で囲まれた基板がアクティブ領域と定義される。
【００３８】
前記基板１００のアクティブ領域上にゲート酸化膜（図示せず）を形成した後、その上にポリシリコン層を蒸着する。通常のドーピング方法、例えばＰＯＣｌ３拡散、イオン注入、又はイン−シチュ（ｉｎ−ｓｉｔｕ）ドーピングにより前記ポリシリコン層を高濃度にドーピングさせた後、リソグラフィ工程で前記ポリシリコン層をパターニングしてゲート電極１０４を形成する。前記ゲート電極１０４及び基板１００上にシリコン酸化物やシリコン窒化物のような絶縁膜を化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方法で蒸着した後、前記絶縁膜を異方性エッチングして前記ゲート電極１０４の両側壁上にゲートスペーサ１０６を形成する。イオン注入工程を通じて前記ゲートスペーサ１０６両側の基板表面に不純物領域（ソース／ドレーン領域、ｎ＋／ｐ＋領域）（図示せず）を形成する。前述した工程の結果、ゲート電極１０４及びソース／ドレーン領域からなるＭＯＳトランジスタが完成される。
【００３９】
次いで、前記ＭＯＳトランジスタを含む基板１００上にシリサイド用金属層と反応しない物質、例えばＳｉＯＮを低圧化学気相蒸着（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）方法で蒸着してＳＢＬ層を形成した後、リソグラフィ工程で前記ＳＢＬ層をパターニングしてシリサイデーションの活性化領域及び非活性化領域を区分するＳＢＬパターン１１０を形成する。
【００４０】
基板１００上の微粒子を含む金属不純物、有機汚染物、又はシリコン層及びポリシリコン層の表面に生成された自然酸化膜を除去するための通常のウェット洗浄工程を実施した後、ＳＢＬパターン１１０により露出されているゲート電極１０４及び基板表面にコバルトシリサイド、ニッケルシリサイド又はチタニウムシリサイドのような金属シリサイド層１０８を形成する。この際、ＳＢＬパターン１１０でカバーされているゲート電極及び／又は基板表面には金属シリサイド層が形成されない。
【００４１】
このように金属シリサイド層１０８を形成した後、結果物の全面に酸化物からなる絶縁層１１２を形成する。その後、リソグラフィ工程で前記絶縁層１１２をエッチングして、前記セルアレー領域Ａのゲートラインに隣接した基板表面を露出するストレージノードコンタクトホール１１４ａ及びビットラインコンタクトホール１１４ｂと、前記コア／周辺回路／ロジック領域Ｂのゲートライン及び基板表面を露出する金属コンタクトホール１１４ｃとを形成する。
【００４２】
図３は、導電性プラグ１１６ａ、１１６ｂ、１１６ｃ、並びに第１層間絶縁膜の第１層１２０を形成する段階を示す。前記ストレージノードコンタクトホール１１４ａ、ビットラインコンタクトホール１１４ｂ及び金属コンタクトホール１１４ｃを完全に埋め立てるように前記絶縁層１１２上にチタニウム／チタニウムナイトライド（Ｔｉ／ＴｉＮ）からなる第１障壁金属層（図示せず）、並びにタングステンからなる第１金属層を蒸着する。次いで、前記絶縁層１１２の表面が露出されるまでＣＭＰ工程又はエッチバック工程で前記第１金属層を除去して、前記ストレージノードコンタクトホール１１４ａ、ビットラインコンタクトホール１１４ｂ及び金属コンタクトホール１１４ｃの内部にそれぞれ導電性プラグ、即ちストレージノードプラグ１１６ａ、ビットラインプラグ１１６ｂ及び金属プラグ１１６ｃを形成する。
【００４３】
その後、前記導電性プラグ１１６ａ、１１６ｂ、１１６ｃ及び絶縁層１１２上に酸化物からなる第１層間絶縁膜の第１層１２０を蒸着する。
図４は、第１金属配線１２２を形成する段階を示す。リソグラフィ工程を通じて前記第１層間絶縁膜の第１層１２０をエッチングして開口部１２１を形成した後、前記開口部１２１を埋め立てるように結果物の全面に銅のような第２金属層を蒸着する。次いで、ＣＭＰ工程により前記第１層間絶縁膜の第１層１２０の表面が露出されるまで前記第２金属層を除去することにより、それぞれの開口部１２１の内部に第２金属層からなる第１金属配線１２２を形成する。
【００４４】
その後、前記第１金属配線１２２及び第１層間絶縁膜の第１層１２０上に第１層間絶縁膜の第２層の一部分１２４ａを蒸着する。これは、セルキャパシターの高さを増加させセルキャパシターの蓄積容量を増大させるためである。
図５は、キャパシター１３２を形成する段階を示す。前述したように、第１層間絶縁膜の第２層の一部分１２４ａを蒸着した後、リソグラフィ工程で前記第１層間絶縁膜の第２層の一部分１２４ａ及び第１層１２０をエッチングしてキャパシター開口部１２５を形成する。前記キャパシター開口部１２５を含む結果物の全面にタングステンナイトライド（ＷＮ）、チタニウムナイトライド（ＴｉＮ）等の導電性金属窒化物や、プラチナム（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）等の希金属からなるキャパシターの下部電極用導電層を蒸着した後、ノード分離のための平坦化工程、例えばＣＭＰ工程又はエッチバック工程を前記第１層間絶縁膜の表面が露出されるまで実施して、前記キャパシター開口部１２５の内部にのみキャパシター下部電極１２６を形成する。
【００４５】
次いで、前記キャパシター下部電極１２６上にＴａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｎｂ２Ｏ５、ＢａＴｉＯ３又はＳｒＴｉＯ３からなるキャパシター誘電体膜１２８、並びにタングステンナイトライド（ＷＮ）、チタニウムナイトライド（ＴｉＮ）等からなるキャパシター上部電極１３２を順に形成してキャパシター１３２を完成する。このように本実施例においては、第１金属配線１２２を形成した後、キャパシター１３２を形成するので、キャパシター１３２を形成するのに必要な熱収支が第１金属配線１２２の電気的特性と信頼性に影響を受けないように制御されなげればならない。
【００４６】
本実施例では、ダマシン（ｄａｍａｓｃｅｎｅ）工程を用いて銅からなる第１金属配線１２２を形成する場合について例示したが、アルミニウムやアルミニウム合金で第１金属配線１２２を形成することができるのは明白である。この場合、銅配線を適用した場合と比較して工程順序が異なることになる。即ち、前述したように、導電性プラグ１１６ａ、１１６ｂ、１１６ｃを形成した後、結果物の全面にアルミニウムやアルミニウム合金のような第２金属層を蒸着して、リソグラフィ工程で前記第２金属層をパターニングして第１金属配線１２２を形成する。次いで、前記導電性プラグ１１６ａ、１１６ｂ、１１６ｃ、絶縁層１１２及び第１金属配線１２２上に第１層間絶縁膜の第１層１２０を蒸着して、その上に第１層間絶縁膜の第２層の一部分１２４ａを蒸着する。その後、ＣＭＰ工程で前記第１層間絶縁膜の表面を平坦化して、前述したキャパシター製造工程を行う。
【００４７】
図６は、コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃを形成する段階を示す。前述したように、キャパシター１３２を形成した後、結果物の全面に第１層間絶縁膜の第２層の残り１２４ｂを蒸着する。これにより、第１金属配線１２２と後続工程で形成される第２金属配線との間に存在する第１層間絶縁膜は第１層１２０及び第２層１２４で構成される。
【００４８】
その後、リソグラフィ工程で前記第１層間絶縁膜１２０、１２４をエッチングして、前記ビットラインコンタクトホール１１４ｂ内部のビットラインプラグ１１６ｂ及び前記キャパシター上部電極１３０をそれぞれ露出するコンタクトホール１３４ａ、１３４ｂと、前記第１金属配線１２２を露出する第１ビアホール１３４ｃとを形成する。
【００４９】
図７は、ビットライン１３８ａ及び第２金属配線１３８ｃを形成する段階を示す。前記コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃを埋め立てるように前記第１層間絶縁膜１２０、１２４上にアルミニウム、アルミニウム合金又は銅のような第３金属層を蒸着し、前記第３金属層をパターニングしてビットライン１３８ａ、金属配線１３８ｂ及び第２金属配線１３８ｃを同時に形成する。
【００５０】
前記第１金属配線１２２を銅で形成する場合、前記コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃの内部にタングステン−ビアプラグを形成し、シングル−ダマシン（ｓｉｎｇｌｅ−ｄａｍａｓｃｅｎｅ）工程で第２銅配線を形成する方法、前記コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃの内部に銅−ビアプラグを形成して、シングル−ダマシン（ｓｉｎｇｌｅ−ｄａｍａｓｃｅｎｅ）工程で第２銅配線を形成する方法、又はデューアル−ダマシン（ｄｕａｌ−ｄａｍａｓｃｅｎｅ）工程で銅−ビアプラグ及び第２銅配線を同時に形成する方法のうち、いずれか一つを用いることができる。
【００５１】
前記ビットライン１３８ａは、第１層間絶縁膜の第１及び第２層１２０、１２４を貫通するコンタクトホール１３４ａを通じてビットラインコンタクトホール１１４ｂ内部のビットラインプラグ１１６ｂと電気的に接続される。前記金属配線１３８ｂは、第１層間絶縁膜の第２層１２４を貫通するコンタクトホール１３４ｂを通じて前記キャパシターの上部電極１３０と電気的に接続される。前記第２金属配線１３８ｃは、第１層間絶縁膜の第２層１２４を貫通する第１ビアホール１３４ｃを通じて前記第１金属配線１２２と電気的に接続される。
【００５２】
前述したように、本発明の第１実施例によると、金属コンタクトホール１１４ｃの深さを減らすための別のコンタクトスタッドを形成せずに金属コンタクトホール１１４ｃをストレージノードコンタクトホール１１４ａ及びビットラインコンタクトホール１１４ｂと同時に形成することにより、コア／周辺回路／ロジック領域Ｂの第１金属配線１２２をセルアレー領域Ａのキャパシター１３２とほぼ同一なレベルに形成する。従って、標準ロジック工程に対して２回のリソグラフィ工程のみが追加されるので、工程原価を低減することができる。
【００５３】
又、第１金属配線１２２と第２金属配線１３８ｃを接続させるための第１ビアホール１３４ｃの深さを［（キャパシター高さ＋キャパシター上部電極厚さ＋キャパシター上部電極と第１金属配線との間の垂直間隔）−（第１金属配線の厚さ）］とすることにより、標準ロジック工程の水準とほぼ同様に作ることができる。従って、金属コンタクトホール１１４ｃ及び第１ビアホール１３４ｃの厚さを減らすことができるので、歩留まりの確保に有利である。
【００５４】
（第２実施例）
図８から図１１は、本発明の第２実施例に係るＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。本実施例において、第１実施例と同一な部材には同一な参照符号を付与する。
【００５５】
図８に示すように、前述した第１実施例の図２及び図３に図示したような方法で、ストレージノードコンタクトホール１１４ａ、ビットラインコンタクトホール１１４ｂ及び金属コンタクトホール１１４ｃの内部にそれぞれ導電性プラグ、即ちストレージノードプラグ１１６ａ、ビットラインプラグ１１６ｂ及び金属プラグ１１６ｃを形成する。
【００５６】
その後、前記導電性プラグ１１６ａ、１１６ｂ、１１６ｃ及び絶縁層１１２上に酸化物からなる第１層間絶縁膜の第１層１２０を蒸着し、リソグラフィ工程を通じて前記第１層間絶縁膜の第１層１２０をエッチングして、各ビットラインコンタクトホール１１４ｂ内部のビットラインプラグ１１６ｂを露出する第１開口部１２１ａと、第１金属配線が形成される第２開口部１２１ｂとを形成する。
【００５７】
前記第１及び第２開口部１２１ａ、１２１ｂを埋め立てるように結果物の全面に銅のような第２金属層を蒸着する。次いで、ＣＭＰ工程により前記第１層間絶縁膜の第１層１２０の表面が露出されるまで前記第２金属層を除去することにより、前記第１開口部１２１ａ及び第２開口部１２１ｂの内部にそれぞれランディングパッド１２２ａ及び第１金属配線１２２ｂを形成する。
【００５８】
前記ランディングパッド１２２ａは、ビットラインコンタクトの深さを減らす役割を果たし、隣接したストレージノードコンタクトホール１１４ａとの間隔マージンによりそのサイズＳ２が決定される。好ましくは、安定的な抵抗の確保のために、前記ランディングパッド１２２ａのサイズＳ２をその下部のビットラインコンタクトホール１１４ｂのサイズＳ１より大きくする。
【００５９】
図９に示すように、前述したようにランディングパッド１２２ａ及び第１金属配線１２２ｂを形成した後、結果物の全面に第１層間絶縁膜の第２層の一部分１２４ａを蒸着する。これは、セルキャパシターの高さを増加させセルキャパシターの蓄積容量を増大させるためである。
【００６０】
次いで、リソグラフィ工程で前記第１層間絶縁膜の第２層の一部分１２４ａ及び第１層１２０をエッチングしてキャパシター開口部１２５を形成し、第１実施例と同様な方法で下部電極１２６、誘電体膜１２８及び上部電極１３０で構成されたキャパシター１３２を形成する。この際、キャパシター１３２を形成するのに必要な熱収支が前記第１金属配線１２２ｂの電気的特性と信頼性に影響を与えないように制御されなければならない。
【００６１】
本実施例ではダマシン（ｄａｍａｓｃｅｎｅ）工程を用いて銅からなるランディングパッド１２２ａ及び第１金属配線１２２ｂを形成する場合について例示したが、アルミニウムやアルミニウム合金で前記ランディングパッド１２２ａ及び第１金属配線１２２ｂを形成することができるのは明白である。即ち、前述したように導電性プラグ１１６ａ、１１６ｂ、１１６ｃが形成された結果物の全面にアルミニウムやアルミニウム合金のような第２金属層を蒸着して、リソグラフィ工程で前記第２金属層をパターニングしてランディングパッド１２２ａ及び第１金属配線１２２ｂを形成する。その後、前記導電性プラグ１１６ａ、１１６ｂ、１１６ｃ、絶縁層１１２、ランディングパッド１２２ａ及び第１金属配線１２２ｂ上に第１層間絶縁膜の第１層１２０を蒸着して、その上に第１層間絶縁膜の第２層の一部分１２４ａを蒸着する。次いで、ＣＭＰ工程で前記第１層間絶縁膜の表面を平坦化した後、前述したキャパシター製造工程を行う。
【００６２】
図１０に示すように、キャパシター１３２が形成された結果物の全面に第１層間絶縁膜の第２層の残り１２４ｂを蒸着する。これにより、第１金属配線１２２と後続工程で形成される第２金属配線との間に存在する第１層間絶縁膜は、第１層１２０及び第２層１２４で構成される。
【００６３】
その後、リソグラフィ工程で前記第１層間絶縁膜１２０、１２４をエッチングして前記ランディングパッド１２２ａ及びキャパシター上部電極１３０をそれぞれ露出するコンタクトホール１３４ａ、１３４ｂと、前記第１金属配線１２２ｂを露出する第１ビアホール１３４ｃとを形成する。
【００６４】
図１１に示すように、前記コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃを埋め立てるように前記第１層間絶縁膜１２０、１２４上にアルミニウム、アルミニウム合金又は銅のような第３金属層を蒸着して、前記第３金属層をパターニングしてビットライン１３８ａ、金属配線１３８ｂ及び第２金属配線１３８ｃを同時に形成する。
【００６５】
前記第１金属配線１２２を銅で形成する場合、前記コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃの内部にタングステン−ビアプラグを形成して、シングル−ダマシン（ｓｉｎｇｌｅ−ｄａｍａｓｃｅｎｅ）工程で第２銅配線を形成する方法、前記コンタクトホール１３４ａ、１３４ｂ及び第１ビアホール１３４ｃの内部に銅−ビアプラグを形成してシングル−ダマシン（ｓｉｎｇｌｅ−ｄａｍａｓｃｅｎｅ）工程で第２銅配線を形成する方法、又はデューアル−ダマシン（ｄｕａｌ−ｄａｍａｓｃｅｎｅ）工程で銅−ビアプラグ及び第２銅配線を同時に形成する方法のうち、いずれか一つを用いることができる。
【００６６】
前記ビットライン１３８ａは、第１層間絶縁膜の第２層１２４を貫通するコンタクトホール１３４ａを通じて、前記ランディングパッド１２２ａと電気的に接続される。前記金属配線１３８ｂは、第１層間絶縁膜の第２層１２４を貫通するコンタクトホール１３４ｂを通じて前記キャパシターの上部電極１３０と電気的に接続される。前記第２金属配線１３８ｃは、第１層間絶縁膜の第２層１２４を貫通する第１ビアホール１３４ｃを通じて前記第１金属配線１２２ｂと電気的に接続される。
【００６７】
前述したように、本発明の第２実施例によると、第１金属配線１２２ｂと同一な層にビットラインコンタクトに対するランディングパッドを形成することにより、ビットラインコンタクト１３４ａの深さが第１ビアホール１３４ｃの深さと同じになる。従って、ビットラインコンタクト１３４ａのサイズを減らすことができ、キャパシター上部電極１３０との間隔マージンを増加させることができる。
【００６８】
前述したように本発明によると、別のコンタクトスタッドを形成せずに、コア／周辺回路／ロジック領域の第１金属配線をセルアレー領域のキャパシターとほぼ同一なレベルに形成することができる。従って、標準ロジック工程に対して、２回のリソグラフィ工程のみが追加されるので、工程原価を低減することができ、金属コンタクトホール及び第１ビアホールの深さを減らすことができ、歩留まりの確保に有利である。
【００６９】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置を示す断面図である。
【図２】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図３】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図４】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図５】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図６】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図７】本発明の第１実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図８】本発明の第２実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図９】本発明の第２実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図１０】本発明の第２実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【図１１】本発明の第２実施例によるＣＵＢ構造を有するＥＤＲＡＭ装置の製造方法を説明するための断面図である。
【符号の説明】
【００７１】
１００  半導体基板、１０２  フィールド領域、１０４  ゲート電極、１０６  ゲートスペーサ、１０８  シリサイド層、１１０  ＳＢＬパターン、１１２  絶縁層、１１４ａ  ストレージノードコンタクトホール、１１４ｂ  ビットラインコンタクトホール、１１４ｃ  金属コンタクトホール、１１６ａ  ストレージノードプラグ、１１６ｂ  ビットラインプラグ、１１６ｃ  金属プラグ、１２０  第１層間絶縁膜の第１層、１２１ａ  開口部、１２１ｂ  開口部、１２２ａ  ランディングパッド、１２２  第１金属配線、１２２ｂ  第１金属配線、１２４  第１層間絶縁膜の第２層、１２６  下部電極、１３２  キャパシター、１３４ａ  コンタクトホール、１３４ｂ  コンタクトホール、１３４ｃ  第１ビアホール、１３８ａ  ビットライン、１３８ｂ  第２金属配線、１３８ｃ  第２金属配線、Ａ  セルアレー領域、Ｂ  コア／周辺回路／ロジック領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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