(57)【要約】【課題】簡略な製造プロセスで再配置配線と突起状の電極としての接続部を共に形成することができる半導体装置の製造方法及び当該方法で製造される半導体装置並びに当該半導体装置を備える回路基板及び電子機器を提供する。【解決手段】基板１０上に応力緩和層２６を形成するとともに接続端子２４の一部を基板１０内に埋め込むための孔部を形成した後で、基板１０の上面に下地膜２２を形成し、その後に接続端子２４及び再配置配線３２を順に形成する。【選択図】  図２
2004253528.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が形成された基板上に応力緩和層を形成する第１工程と、
前記第１工程後に、前記応力緩和層が形成された部分以外に前記電子回路の外部電極となる接続部を形成する第２工程と、
前記第１工程後に、前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第３工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程及び前記第３工程を同時に行い、前記接続部と前記再配置配線とを同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１工程と前記第２工程との間に、前記応力緩和層が形成された前記基板上に前記接続部及び前記再配置配線を形成するための下地となる下地膜を形成する第４工程を含むことを特徴とする請求項１又は請求項２記載の記載の半導体装置の製造方法。
【請求項４】
前記第２工程及び前記第３工程後に、前記下地膜をエッチングする第５工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記接続部は、その一部が前記基板に埋め込まれたものであり、
前記第４工程前に、前記接続部を前記基板に埋め込むための孔部を前記基板に形成する第６工程を含むことを特徴とする請求項３又は請求項４記載の半導体装置の製造方法。
【請求項６】
前記第６工程は、前記第１工程により前記応力緩和層が前記基板上に形成された後に行われることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第７工程を含むことを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
請求項１から請求項６の何れか一項に記載の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含む半導体装置を積層し、積層された当該半導体装置各々に形成されている前記接続部を電気的に接続する接続工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法を用いて製造された一の半導体装置上に他の半導体装置を積層し、積層された当該半導体装置各々に形成されている前記接続部を電気的に接続する接続工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１から請求項９の何れか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。
【請求項１１】
電気回路が形成された実装基板上に請求項９記載の半導体装置の製造方法を用いて製造された半導体装置が搭載され、当該実装基板に形成された前記電気回路と前記一の半導体装置に形成されている前記第２接続部とが電気的に接続されていることを特徴とする回路基板。
【請求項１２】
請求項１０記載の半導体装置又は請求項１１記載の回路基板を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び当該方法で製造される半導体装置並びに当該半導体装置を備える回路基板及び電子機器に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。また、これらの電子部品は実装スペースが極めて制限されている。
【０００３】
このため、近年においては、Ｗ−ＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）技術を用いて超小型の半導体チップを製造するための研究・開発が盛んに行われている。Ｗ−ＣＳＰ技術ではウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離しているため、半導体チップの面積と同一の面積を有する半導体チップを製造することができる。
【０００４】
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。この三次元実装技術においては、上記半導体チップ間の電気的接続をとるために、積層される各々の半導体チップは、その表面及び裏面に突起状の電極（接続部）が形成された構造を有している。尚、Ｗ−ＣＳＰ技術を用いて半導体装置を製造する従来技術については、例えば以下の特許文献１〜４を参照されたい。
【０００５】
【特許文献１】
特開２０００−２８６２８３号公報
【特許文献２】
国際公開第ＷＯ９８／２５２９７号パンフレット
【特許文献３】
国際公開第ＷＯ９８／２５２９８号パンフレット
【特許文献４】
特開２００２−２０８６５５号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述したＷ−ＣＳＰ技術を用いて半導体チップを製造する場合には、半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために、半導体チップにポリイミド樹脂からなる応力緩和層が形成される。この応力緩和層上に、例えばＴｉＷ又はＴｉＮからなるバリア層と例えばＣｕ（銅）からなるシード層を介して上記の再配置配線がＣｕ電解メッキにより形成されることになる。ここで、応力緩和層と再配置配線との間にバリア層を形成するのは、Ａｌにより形成された電極パッドへのＣｕ（銅）の拡散を防ぐためである。
【０００７】
一方、上述した三次元実装技術においては、接続部としての突起状の電極をＣｕ電解メッキにより形成している。突起状の電極は半導体チップの表面及び裏面に形成する必要があるため、ウェハを穿孔して孔部を形成し、この孔部内に電流リーク防止の絶縁層を形成し、この絶縁層にバリア層及びシード層を形成してからＣｕ電解メッキを行って孔部内にＣｕを埋め込んでいる。
【０００８】
再配置配線及び突起状の電極をウェハ上に形成するには、上記のＷ−ＣＳＰ技術と三次元実装技術とを組み合わせれば良いと考えられる。しかしながら、銅の上にポリイミド樹脂を直接塗布し、パターニングしようとすると、Ｃｕとポリイミドが反応するため、所定形状にパターニングすることができない。このような理由から、これらを単純に組み合わせることはできない。この不具合を解消するために、応力緩和層の材料として他の材料を用いて新たなプロセスを開発するには時間及び費用を要するという問題がある。
【０００９】
また、Ｗ−ＣＳＰ技術により再配置配線を形成する場合、及び三次元実装技術により突起状の電極を形成する場合の何れの場合においても、バリア層及びシード層の形成、Ｃｕ電解メッキ、及びその後のエッチングという工程が必要であるため、工程数が多くなって製造プロセスが複雑になるという問題がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、簡略な製造プロセスで再配置配線と突起状の電極としての接続部を共に形成することができる半導体装置の製造方法及び当該方法で製造される半導体装置並びに当該半導体装置を備える回路基板及び電子機器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、電子回路が形成された基板上に応力緩和層を形成する第１工程と、前記第１工程後に、前記応力緩和層が形成された部分以外に前記電子回路の外部電極となる接続部を形成する第２工程と、前記第１工程後に、前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第３工程とを含むことを特徴としている。
この発明によれば、基板上に応力緩和層を形成した後で接続部及び再配置配線を形成しているため、応力緩和層を形成するときに応力緩和層と接続部及び再配置配線との反応が生じていて応力緩和層を所定の形状に形成することができないという不具合は生じない。
また、本発明の半導体装置の製造方法は、前記第２工程及び前記第３工程を同時に行い、前記接続部と前記再配置配線とを同時に形成することを特徴としている。
この発明によれば、接続部と再配置配線とを同時に形成して接続部の形成するために必要となる工程と再配置配線を形成するために必要となる工程とを統合しているため、製造プロセスの工程数減少による製造プロセスの簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、前記第１工程と前記第２工程との間に、前記応力緩和層が形成された前記基板上に前記接続部及び前記再配置配線を形成するための下地となる下地膜を形成する第４工程を含むことを特徴としている。
この発明によれば、応力緩和層を形成した後で基板及び応力緩和層上に下地膜を形成し、その後に下地膜上に接続部及び再配置配線を形成することで、応力緩和層と接続部及び再配置配線との間に下地膜が配置された構成としているため、応力緩和層の材質と下地膜及び接続部との反応により、応力緩和層の形成不良を防止することができるという効果がある。また、接続部及び再配置配線のそれぞれを形成する上で必要となる下地膜を一度に形成しているため、工程数を減少させることができ、製造プロセスの簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、前記第２工程及び前記第３工程後に、前記下地膜をエッチングする第５工程を含むことを特徴としている。
この発明によれば、接続部と再配置配線とを形成した後に下地膜をエッチングしているため、接続部及び再配置配線を個別に形成する際に必要であった工程を統合することができ、製造プロセスの簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、前記接続部は、その一部が前記基板に埋め込まれたものであり、前記第４工程前に、前記接続部を前記基板に埋め込むための孔部を前記基板に形成する第６工程を含むことを特徴としている。
ここで、本発明の半導体装置の製造方法は、前記第６工程が、前記第１工程により前記応力緩和層が前記基板上に形成された後に行われることが好ましい。
この発明によれば、基板上に応力緩和層を形成した後で接続部を基板に埋め込むための孔部を形成しているため、基板に孔部を形成してから応力緩和層を形成するようにした場合に生ずる応力緩和層の材質の孔部内への残渣を防止することができる。これにより、孔部内の残渣に起因する歩留まりの低下を防止することができる。
また、本発明の半導体装置の製造方法は、前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第７工程を含むことが好ましい。
また、本発明の半導体装置の製造方法は、上記の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含む半導体装置を積層し、積層された当該半導体装置各々に形成されている前記接続部を電気的に接続する接続工程を含むことを特徴としている。
この発明によれば、工程数が減じられた製造工程を経て製造された半導体装置同士を積層して各々の接続部を電気的に接続しているため、高集積化された半導体装置を高い歩留まりで製造することができる。
また、本発明の半導体装置の製造方法は、上記の第７工程により第２接続部が形成された一の半導体装置上に他の半導体装置を積層し、積層された当該半導体装置各々に形成されている前記接続部を電気的に接続する接続工程を含むことを特徴としている。
本発明の半導体装置は、上記の何れかに記載の半導体装置の製造方法を用いて製造される。
本発明の回路基板は、電気回路が形成された実装基板上に上記第２接続部が形成された半導体装置が搭載され、当該実装基板に形成された前記電気回路と前記一の半導体装置に形成されている前記第２接続部とが電気的に接続されている。
本発明の電子機器は、上記の半導体装置又は上記の回路基板を有することを特徴としている。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による半導体装置の製造方法及び半導体装置並びに回路基板及び電子機器について詳細に説明する。
【００１３】
〔第１実施形態〕
図１及び図２は、本発明の第１実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。また、図３〜図６は、本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。図１（ａ）は、本実施形態による製造方法が適用される基板の一部の概略を示す断面図である。処理対処の基板１０は、例えばＳｉ（シリコン）基板であり、能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
【００１４】
ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、基板１０の能動面１０ａ側の構成の一部を詳細に示す断面図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
【００１５】
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１６】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１７】
また、上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１８】
パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子（図６（ｂ）参照）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１９】
以上の構成の基板１０に対して、まず図１（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる（第６工程）。図１（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続部としての接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
【００２０】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２１】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２２】
尚、パッシベーション膜１８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、パッシベーション膜１８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２３】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２４】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２５】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２６】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２７】
図４（ｂ）に示す通り、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２８】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２９】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成した正珪酸四エチル（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００３０】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３１】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３２】
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３３】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３４】
以上説明した工程を経て図１（ｂ）に示す孔部Ｈ３が形成される。基板１０に孔部Ｈ３を形成すると、次に基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層２６を形成する（第１工程）。この応力緩和層２６は、基板１０を含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【００３５】
以上の工程が終了すると、図１（ｄ）に示す通り、応力緩和層２６が形成された基板１０に下地膜２２を形成する工程が行われる（第４工程）。図１（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、図５（ｂ）に示す電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法いて形成される。
【００３６】
図６（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。図６（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。このように、本実施形態では後述する接続端子２４と再配置配線３２とを形成する上で必要となる下地膜２２が一度の工程で基板１０上に形成されるため、製造プロセスを簡略化することができる。
【００３７】
下地膜２２の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン２８を形成する。その後、Ｃｕ電解メッキを行って図１（ｆ）に示す通り基板１０の開口部Ｈ３及びメッキレジストパターン２８の開口部にＣｕ（銅）を埋め込み、接続部としての接続端子２４を形成する（第２工程）。図１（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。
【００３８】
接続端子２４が形成されると、図２（ａ）に示す通り、基板１０上に形成されているメッキレジストパターン２８を剥離する。図２（ａ）は、接続端子２４を形成した後にメッキレジストパターン２８を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。
【００３９】
次に、基板１０上の全面、即ち接続端子２４及び下地膜２２上にメッキレジストを塗布し、再配置配線３２を形成する部分のみが開口した状態にパターニングして再配置メッキレジストパターン３０を形成する。その後、Ｃｕ電解メッキを行って図２（ｃ）に示す通り下地膜２２を介して応力緩和層２６上に再配置配線を形成する（第３工程）。図２（ｃ）は再配置配線３２を形成した状態を示す断面図である。この再配置配線３２は応力緩和層２６上のみに形成される訳ではなく、応力緩和層２６から接続端子２４の形成位置まで延在した形状に形成され、接続端子２４と電気的に接続される。
【００４０】
再配置配線３２を形成すると、基板１０上に形成されている再配置メッキレジストパターン３０を剥離する。その後、再配置配線３２を含めて基板１０の能動面１０ａ側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線３２の膜厚はシード層の膜厚よりも２０倍程度厚いため、エッチバックにより再配置配線３２が完全にエッチングされることはない。
【００４１】
次に、Ｃｕ（銅）からなる再配置配線３２はＲＩＥによりエッチングされないため、いわば再配置配線３２をマスクとしてＲＩＥを用いてシード層をエッチングする。これにより、再配置配線３２の直下にあるバリア層のみが残り、不要部のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線３２を形成するＣｕ（銅）の耐性があるエッチング液を用いる必要がある。
【００４２】
ここで、下地膜２２の不要部とは、例えば接続端子２４と再配置配線３２とが形成されている部分以外の部分、即ち下地膜２２が露出している部分である。以上のように、本実施形態では接続端子２４と再配置配線３２との各々を形成する上で必要となる下地膜２２のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
【００４３】
図２（ｄ）は、再配置配線３２を形成して下地膜２２の不要部をエッチングした状態を示す断面図である。図２（ｄ）に示した例では、再配置配線３２間における下地膜２２がエッチングされていることが分かる。図７は、本発明の第１実施形態において再配置配線３２が形成された基板１０の上面図である。尚、基板１０の能動面１０ａ側には複数の区画領域（ショット領域）が設定され、各々の区画領域内に同様の電子回路が形成されることが多いが、図７ではこれらの内の１つの区画領域ＳＡのみを図示している。
【００４４】
図７に示す通り、ショット領域の対向する一対の辺に沿って接続端子２４が配列されて形成されており、各々の接続端子２４に一端が接続された状態で再配置配線３２が形成されている。また、再配置配線３２各々の他端はパッド３４になっている。
【００４５】
以上の工程が完了すると、基板１０の裏面１０ｂを研磨して基板１０の厚みを減ずる工程が行われる。図８は、本発明の第１実施形態において基板１０の裏面を研磨して基板１０の厚みを減じた工程を行った後の接続端子２４付近の状態を示す断面図である。基板１０の裏面を研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の裏面から接続端子２４の一部が２０μｍ程度突出した形状となる。
【００４６】
次に、基板１０の能動面１０ａ上に、図７に示すパッド３４上のみが開口されたソルダレジストを形成する（第７工程）。そして、パッド３４上にバンプ３６（本発明にいう第２接続部）を形成し、最後にパッド３４に対するバンプ３６の固着強度を高めるために、基板１０上に根本補強樹脂を形成する。図９は、本発明の第１実施形態においてパッド３４上にバンプ３６を形成した状態を示す上面図である。パッド３４上に形成されたバンプ３６を形成することで、例えばパッド３４のピッチで電極が形成されている他の半導体基板と電気的な接続をとることが可能になる。
【００４７】
〔第２実施形態〕
図１０は、本発明の第２実施形態による半導体装置の製造方法の特徴的な工程の一部を示す工程図である。ここで、図１０（ａ）は、本実施形態による製造方法が適用される基板の一部の概略を示す断面図である。処理対処の基板１０は、図１（ａ）に示す基板１０と同様のＳｉ（シリコン）基板である。この基板１０の能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
【００４８】
本実施形態においては、まず基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って、図１０（ｂ）に示す通り、応力緩和層２６を形成する（第１工程）。図１０（ｂ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。
【００４９】
以上の工程が終了すると、図１０（ｃ）に示す通り、応力緩和層２６が形成された箇所以外の箇所であって、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる（第６工程）。図１０（ｃ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、第１実施形態と同様に、図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。
【００５０】
孔部Ｈ３を形成すると、次に図１０（ｄ）に示す通り、応力緩和層２６が形成された基板１０に酸化膜（絶縁膜）と下地膜２２を形成する工程が行われる（第４工程）。図１０（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。１０（ｄ）に示す下地膜２２を形成する工程以降の工程は図１，２に示した第１実施形態による半導体装置の製造方法と同様の工程が行われるため、ここでの説明は省略する。
【００５１】
前述した第１実施形態においては、基板１０の能動面１０ａに孔部Ｈ３を形成した後で基板１０上に応力緩和層２６を形成していたが、本実施形態においては、基板１０上に応力緩和層２６を形成した後で基板１０の能動面１０ａに孔部Ｈ３を形成している点が異なる。本実施形態のように、応力緩和層２６を形成した後で基板１０の能動面１０ａに孔部Ｈ３を形成すると、応力緩和層２６を形成する際に、基板１０上に塗布した感光性ポリイミドの残渣が孔部Ｈ３に残る虞がない。このため、孔部Ｈ３内の残渣が原因で歩留まりの低下が引き起こされることがなく、半導体装置の製造効率を高めることができる。
【００５２】
〔第３実施形態〕
図１１は、本発明の第３実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。ここで、図１１（ａ）は、本実施形態による製造方法が適用される基板の一部の概略を示す断面図である。処理対処の基板１０は、第１実施形態及び第２実施形態で用いる基板１０と同様の基板である
【００５３】
本実施形態においては、第２実施形態と同様の工程を経て基板１０上に応力緩和層２６、孔部Ｈ３、及び下地膜２２が形成される。つまり、まず基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って、図１１（ｂ）に示す通り応力緩和層２６を形成する（第１工程）。図１１（ｂ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。
【００５４】
次に、図１１（ｃ）に示す通り、応力緩和層２６が形成された箇所以外の箇所であって、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる（第６工程）。図１１（ｃ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、第１実施形態と同様に、図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。そして、孔部Ｈ３を形成すると、次に図１１（ｄ）に示す通り、応力緩和層２６が形成された基板１０に酸化膜（絶縁膜）と下地膜２２を形成する工程が行われる（第４工程）。図１１（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。
【００５５】
以上の工程が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子４０及び再配置配線４２（図１１（ｆ）参照）を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン３８を形成する。その後、Ｃｕ電解メッキを行って図１１（ｆ）に示す通り基板１０の開口部Ｈ３、メッキレジストパターン２８の開口部、及び再配置配線４２の形成位置にＣｕ（銅）を埋め込み、接続部としての接続端子４０と再配置配線４２とを同時に形成する（第２工程、第３工程）。図１１（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。尚、接続端子４０及び再配置配線４２は、図１（ｄ）に示す接続端子２４及び再配置配線３２にそれぞれ対応するものである。
【００５６】
図１１（ｆ）を参照すると、接続端子４０と再配置配線４２とを同時に形成しているため、第１実施形態及び第２実施形態の場合に比べて再配置配線４２の厚みが厚くなっていることが分かる。この工程が終了すると、第１実施形態及び第２実施形態と同様にメッキレジストパターン３８の剥離、下地膜２２の不要部のエッチング、及び裏面研磨等の処理が行われる。以上のように、本実施形態においては一度のＣｕ電解メッキ処理にて接続端子４０と再配置配線４２とを同時に形成しているため、製造プロセスを簡略化することができる。
【００５７】
以上の工程を経て製造された半導体装置は、基板１０の表面及び裏面に共に接続端子２４，４０が露出した状態になる。この半導体装置同士を積層して半導体装置各々に形成された接続端子２４，４０を電気的に接続する（接続工程）ことにより、高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００５８】
また、半導体装置を積層する場合には、図９に示すバンプ３６が形成された半導体装置上に、バンプ３６の配列と同一の配列で接続端子２４，４０が形成された半導体装置を積層してバンプ３６と接続端子２４，４０とを電気的に接続するようにしても良い。更に、バンプ３６と接続端子２４，４０とが共に形成された半導体装置上に、接続端子２４，４０のみが形成された半導体装置を積層し、接続端子２４，４０とを電気的に接続するようにしても良い。この場合には、バンプ３６と接続端子２４，４０とが共に形成された半導体装置はバンプ３６を外部接続端子として用いることができる。
【００５９】
尚、半導体装置を積層するには、上下に配置された半導体装置の接続端子２４，４０を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００６０】
また、接着剤により半導体装置同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００６１】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００６２】
また、半導体装置に形成された電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００６３】
図１２は、三次元実装型の半導体装置の概略構成例を示す断面図である。図１２において、４４は回路基板であり、４５〜４８は半導体チップである。半導体チップ４５〜４８は順に積層されており、各々は電極５０によって電気的に接続されている。この電極５０は半導体チップ４５〜４８各々に形成された接続端子（第１、第２実施形態における接続端子２４又は第３実施形態における接続端子４０）が電気的に接続されたものである。積層された半導体チップ４５〜４８は回路基板４４上に搭載される。
【００６４】
回路基板４４はガラスエポキシ基板等の有機系基板であり、例えば銅等からなる配線パターンが所望の回路となるように形成されている。積層された半導体チップ４５〜４８は回路基板４４に対して位置決めして搭載されており、回路基板４４に形成された配線パターンと電極５０とが電気的に接続されている。また、回路基板４４上に搭載された半導体チップ４５〜４８は封止樹脂５２により封止されている。回路基板４４の裏面には、回路基板４４に形成された配線パターンと電気的に接続された電極パッド５４が形成されている。この電極パッド５４にハンダボール５６が形成されている。かかる構成を有する半導体チップは、小型・堅牢・軽量化・多機能化を図ることができる。
【００６５】
〔電気光学装置及び回路基板〕
図１３は、本発明の一実施形態による電気光学装置の外観を示す斜視図である。尚、図１３に示した電気光学装置は、液晶表示装置を一例として図示している。この電気光学装置は６０は、液晶表示パネル６１と中継基板６２とから構成される。液晶表示パネル６１は、図示せぬシール材によって接着された一対の基板６３ａ，６３ｂを有し、これらの基板６３ａと基板６３ｂとの間に形成される間隙、所謂セルギャップに液晶が封入される。換言すると、液晶は基板２３ａと基板２３ｂとによって挟持されている。
【００６６】
中継基板６２は、ポリイミド等からなる可撓性を有する樹脂基板６４に複数の配線パターン６５が形成されており、樹脂基板６４の一部に半導体チップ６６が搭載されている。尚、上記の半導体チップ６６は、例えば液晶表示パネル６１に形成されているＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子を駆動する駆動回路が形成されている。
【００６７】
半導体チップ６６は、例えば異方性導電膜（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いて樹脂基板６４に形成された配線パターン６５と電気的に接続された状態で樹脂基板６４上に搭載される。この異方性導電膜は、例えば熱可塑性又は熱硬化性の接着用樹脂の中に多数の導電粒子を分散させることによって形成されるものである。尚、液晶パネル６１及び中継基板６１も異方性導電膜によって接続されることが好ましい。尚、中継基板６２上に搭載される半導体チップ６６は、前述した第１実施形態〜第３実施形態の何れかを用いて製造された半導体装置である。
【００６８】
また、図１４は、本発明の他の実施形態による電気光学装置の外観を示す斜視図である。尚、図１４示した電気光学装置も、液晶表示装置を一例として図示している。図１４に示した電気光学装置７０は、ガラス基板上に直接半導体チップを搭載した所謂ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）構造の実装構造体である。
【００６９】
電気光学装置７０は、シール材によって周囲が互いに接着された一対の基板７１ａ，７１ｂを備え、基板７１ａ，７１ｂの間に形成される間隙、所謂セルギャップは、複数のスペーサによってその寸法が均一に、例えば５μｍ程度に規定され、その節ギャップ内のシール材によって液晶が封入され、基板７１ａと基板７１ｂとの間で挟持される。
【００７０】
基板７１ａの液晶側表面（基板７１ｂとの対向面）には図示せぬ電極が、基板７１ｂの液晶側表面（基板７１ａとの対向面）には電極７２が、それぞれ多数平行に形成されている。基板７１ａに形成されている電極と、基板７１ｂに形成されている電極７２とは互いに直交する方向に配置され、これらの電極がドットマトリクス状に交差する複数の点は、像を表示するための画素を構成する。また、基板７１ａ及び７１ｂの外側表面には、それぞれ、偏光板７３ａ及び７３ｂがそれぞれ貼り付けられている。
【００７１】
基板７１ｂは液晶が封入される液晶領域部分Ｅ及びその液晶領域部分Ｅの外側へ張り出す張出し部Ｈを有する。即ち、基板７１ｂは基板７１ａの端面より張出しており、基板７１ｂに形成されている電極７２は、その張出し部Ｈへそのまま延び出した形で形成されている。また、基板７１ａに形成されている図示せぬ電極は、シール材の内部に分散した導通材（不図示）を介して基板７１ｂ上に形成されている電極７４との導通が図られており、電極７４は張出し部Ｈへ延び出て配線形成されている。
【００７２】
張出し部Ｈには液晶駆動用の半導体チップ７５が実装される矩形状の実装領域が設けられている。半導体チップ７５は、異方性導電膜により実装領域に接続されて実装されている。図１４に示すように、半導体チップ７５の実装領域には、その三辺側から電極７２及び基板７１ａに接続されている電極７４の端部が引き込まれている。また、この実装領域の残りの一辺側からは外部回路との接続のための接続端子７６の端部が引き込まれている。
【００７３】
半導体チップ７５が実装される位置には、図示せぬ配線パターンが形成されている。この配線パターンは、上記の電極７２，７４，７６と接続されている。このように、配線パターンがガラス基板上に形成される場合であっても、上記の実施形態により配線パターンを形成することができる。尚、引き出し部Ｈに搭載される半導体チップ７５は、前述した第１実施形態〜第３実施形態の製造方法を用いて製造された半導体装置である。また、以上では電気光学装置として液晶表示装置を例に挙げて説明したが、有機ＥＬ表示装置であっても良い。
【００７４】
図１５は、本発明の実施形態により製造された半導体装置１０１を実装した回路基板１００を示す図である。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置１０１の配線パターンとを機械的に接続したり、上述した異方性導電膜を用いて電気的な導通をとる。また、本発明の実施形態による半導体装置又は電気光学装置を有する電子機器として、図１６にはノート型パーソナルコンピュータ２００、図１７には携帯電話３００が示されている。半導体装置及び電気光学装置は各電子機器の筐体内部に配置される。
【００７５】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、基板上に応力緩和層を形成した後で接続部及び再配置配線を形成しているため、応力緩和層を形成するときに応力緩和層と接続部及び再配置配線との反応が生じていて応力緩和層を所定の形状に形成することができないという不具合は生じないという効果がある。
また、本発明によれば、接続部と再配置配線とを同時に形成して接続部の形成するために必要となる工程と再配置配線を形成するために必要となる工程とを統合しているため、製造プロセスの工程数減少による製造プロセスの簡略化を図ることができるという効果がある。
また、本発明によれば、応力緩和層を形成した後で基板及び応力緩和層上に下地膜を形成し、その後に下地膜上に接続部及び再配置配線を形成することで、応力緩和層と接続部及び再配置配線との間に下地膜が配置された構成としているため、応力緩和層の材質と下地膜及び接続部との反応により、応力緩和層の形成不良を防止することができるという効果がある。また、接続部及び再配置配線のそれぞれを形成する上で必要となる下地膜を一度に形成しているため、工程数を減少させることができ、製造プロセスの簡略化を図ることができるという効果がある。
また、本発明によれば、接続部と再配置配線とを形成した後に下地膜をエッチングしているため、接続部及び再配置配線を個別に形成する際に必要であった工程を統合することができ、製造プロセスの簡略化を図ることができるという効果がある。
また、本発明によれば、基板上に応力緩和層を形成した後で接続部を基板に埋め込むための孔部を形成しているため、基板に孔部を形成してから応力緩和層を形成するようにした場合に生ずる応力緩和層の材質の孔部内への残渣を防止することができるという効果がある。これにより、孔部内の残渣に起因する歩留まりの低下を防止することができるという効果がある。
更に、本発明によれば、工程数が減じられた製造工程を経て製造された半導体装置同士を積層して各々の接続部を電気的に接続しているため、高集積化された半導体装置を高い歩留まりで製造することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。
【図２】本発明の第１実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。
【図３】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図４】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図６】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図７】本発明の第１実施形態において再配置配線３２が形成された基板１０の上面図である。
【図８】本発明の第１実施形態において基板１０の裏面を研磨して基板１０の厚みを減じた工程を行った後の接続端子２４付近の状態を示す断面図である。
【図９】本発明の第１実施形態においてパッド３４上にバンプ３６を形成した状態を示す上面図である。
【図１０】本発明の第２実施形態による半導体装置の製造方法の特徴的な工程の一部を示す工程図である。
【図１１】本発明の第３実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。
【図１２】三次元実装型の半導体装置の概略構成例を示す断面図である。
【図１３】本発明の一実施形態による電気光学装置の外観を示す斜視図である。
【図１４】本発明の他の実施形態による電気光学装置の外観を示す斜視図である。
【図１５】本発明の実施形態により製造された半導体装置１０１を実装した回路基板１００を示す図である。
【図１６】本発明の実施形態による電子機器の一例を示す図である。
【図１７】本発明の実施形態による電子機器の他の例を示す図である。
【符号の説明】
１０……基板
２２……下地膜
２４……接続端子（接続部）
２６……応力緩和層
３２……再配置配線
３６……バンプ（第２接続部）
４０……接続端子（接続部）
４２……再配置配線
Ｈ３……孔部
【図１】
2004253528.tif 000003
【図２】
2004253528.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004253528.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004253528.tif 000017
【図１６】
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【図１７】
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