(57)【要約】【課題】プログラムやデータを短時間に高い信頼性でダウンロードできるデジタル信号処理装置を提供する。【解決手段】デジタル信号処理装置は、外部プロセッサ１によって、外部メモリ２に格納されたデジタル信号処理プログラムやデータと予め作成付与される検査コードとが、内蔵のプログラムメモリ７およびデータメモリ８にダウンロードされ、所定のデータ数ダウンロードされた時に、検査コード生成回路１４の検査コードと、ダウンロードされた予め作成付与された検査コードとを比較回路１５で比較し、比較結果を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
書き込み可能なメモリと、
外部プロセッサによって外部のメモリに保存されたデータと予め与えられた検査コードとが入力されるダウンロードインターフェース部と、
前記入力されたデータを前記書き込み可能なメモリに書き込む手段と、
前記ダウンロードインターフェース部のデータから検査コードを生成する生成手段と、
前記生成手段により生成した検査コードと前記ダウンロードインターフェース部の予め与えられた検査コードとを比較する比較手段と、
前記比較手段の結果をダウンロードインターフェース部に供給する手段と
を備えたことを特徴とするデジタル信号処理装置。
【請求項２】
前記ダウンロードインターフェース部は、前記書き込み可能なメモリへの書き込みアドレスを記憶する手段と、前記書き込み可能なメモリへの書き込みデータと予め与えられた検査コードを記憶する手段とを備えたことを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
デジタル信号処理装置内における書き込み可能なメモリのダウンロード対象領域情報を設定するステップと、
外部メモリに格納されたダウンロードデータと予め検査コード作成規則に従って作成された検査コードとがダウンロードインターフェース部に順次書き込まれるステップと、
前記書き込まれたデータがダウンロードデータのときは、前記書き込み可能なメモリと検査コード生成回路にデータを順次書き込むステップと、
前記書き込まれたデータが前記検査コード作成規則に従って作成された検査コードのときは、前記検査コード生成回路により生成された検査コードと比較するステップと、
前記比較した結果が一致しないときは所定回数前記ダウンロード対象領域情報を設定するステップからの手順を一定回数繰り返すステップと
を有することを特徴とするデジタル信号処理装置のダウンロード方法。
【請求項４】
前記ダウンロード対象領域情報は、前記デジタル信号処理装置の書き込み可能なメモリの先頭アドレスと書き込み数とから構成されることを特徴とする請求項３に記載のダウンロード方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号処理装置に係り、そのダウンロードにおける信頼性向上に係る技術に関するものである。
【０００２】
【従来の技術】
最近の電子機器は、高速化と低消費電力化を実現するため、専用の信号処理回路とソフトウェアによる信号処理を柔軟に組み合わせて設計されている。ソフトウェアによる信号処理も、汎用プロセッサだけでなく、デジタル信号処理装置による方法も盛んに利用されている。さらに、電子機器の高機能化に伴い、その機能を実現するデジタル信号処理装置のアプリケーションプログラムも増加する傾向にある。
【０００３】
従来、デジタル信号処理装置の実行アプリケーションプログラムは、デジタル信号処理装置の内部ＲＯＭ（Read  Only  Memory）に格納しておき、外部からの制御により実行アプリケーションを切り換えていた。このようなデジタル信号処理装置では、実行アプリケーションの増加に伴って、内部ＲＯＭの容量が増加して、製造コストが増加する問題が生じていた。
【０００４】
そのため、近年ではアプリケーションプログラムを外部メモリに格納することにより内部ＲＯＭの容量を減らして製造コストを低減した図４に示すようなデジタル信号処理装置が一般的となっている。このデジタル信号処理装置１０１では、アプリケーションプログラムコードは外部メモリ１０２に格納され、外部プロセッサ１０３が実行するアプリケーションに従って、インターフェース回路１０４を介して、外部メモリ１０２からデジタル信号処理装置１０１の内部プログラムメモリ１０５に実行プログラムを、また内部データメモリ１０６に制御パラメータなどのデータを、それぞれダウンロードする。
【０００５】
そして、外部プロセッサ１０３が、プログラムとデータをダウンロードした後、デジタル信号処理装置１０１のＤＳＰ（Digital  Signal  Processor）コア１０７にプログラム実行を指示し、この指示に基づいてデジタル信号処理装置１０１が、所望のデジタル信号処理を行うシステムとなっている。
【０００６】
しかしながら、このようなデジタル信号処理装置では、外部メモリから内部メモリへのダウンロードする場合に、ノイズなどによるデータエラーの発生で誤ったプログラムコードやデータがデジタル信号処理装置に書き込まれる問題がある。
【０００７】
このような問題を解決するために外部プロセッサによってダウンロード後にプログラムコードを読み出してダウンロードしたコードとの一致を確認することで信頼性の高めるようにしたプログラムのダウンロード回路が提案されている（特許文献１参照。）。
【０００８】
しかし、上記提案の回路では、ダウンロード毎にプログラムコードの書き込みと読み出しを行う必要があり、高機能な処理のためにアプリケーションプログラムコードが大規模化して、内部プログラムメモリに複数回に分けてアプリケーションコードをダウンロードして処理したり、また複数のデジタル信号処理を連続的に行うために内部プログラムメモリに複数のプログラムを高速に切り替えダウンロードして処理するなどのときに、ダウンロードに時間がかかり、ダウンロード時間がデジタル信号処理時間のオーバーヘッドとなる問題がある。
【０００９】
【特許文献１】
特開平２−２１３９６８号公報（第３頁、図１）
【００１０】
【発明が解決しようとする課題】
従来のデジタル信号処理装置においては、システムの高機能化に対応してアプリケーションプログラムコードの増加にともなう、ダウンロードのデータ量の増加により、ダウンロード時にノイズなどによるデータエラーの発生で誤ったプログラムコードやデータが書き込まれて装置が誤動作するという問題と、信頼性向上のためにダウンロード時間が長くなる問題がある。
【００１１】
本発明は、上記問題を解決するためになされたもので、ダウンロード時間を短縮するとともにダウンロード時の誤書き込みを防止し、応答が高速で信頼性の高いデジタル信号処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明のデジタル信号処理装置は、書き込み可能なメモリと、外部プロセッサによって外部のメモリに保存されたデータと予め与えられた検査コードとが入力されるダウンロードインターフェース部と、前記入力されたデータを前記書き込み可能なメモリに書き込む手段と、前記ダウンロードインターフェース部のデータから検査コードを生成する生成手段と、前記生成手段により生成した検査コードと前記ダウンロードインターフェース部の予め与えられた検査コードとを比較する比較手段と、前記比較手段の結果をダウンロードインターフェース部に供給する手段とを備えたことを特徴とする。
【００１３】
また、本発明のデジタル信号処理装置のダウンロード方法は、デジタル信号処理装置内における書き込み可能なメモリのダウンロード対象領域情報を設定するステップと、外部メモリに格納されたダウンロードデータと予め検査コード作成規則に従って作成された検査コードとがダウンロードインターフェース部に順次書き込まれるステップと、前記書き込まれたデータがダウンロードデータのときは、前記書き込み可能なメモリと検査コード生成回路にデータを順次書き込むステップと、前記書き込まれたデータが前記検査コード作成規則に従って作成された検査コードのときは、前記検査コード生成回路により生成された検査コードと比較するステップと、前記比較した結果が一致しないときは所定回数前記ダウンロード対象領域情報を設定するステップからの手順を一定回数繰り返すステップとを有することを特徴とする。
【００１４】
本発明によれば、ダウンロード時に、ダウンロードデータの検査が可能で、応答が高速で、信頼性の高いデジタル信号処理装置を提供することができる。
【００１５】
【発明の実施の形態】
以下、図１乃至図３を参照して本発明の実施の形態を説明する。
【００１６】
図１は、本発明の実施の形態に係るデジタル信号処理装置を含む情報処理装置のシステムブロック図である。
【００１７】
図１に示すように、情報処理装置は、情報処理装置全体の動作を制御する外部プロセッサ１とデジタル信号処理プログラムを格納した外部メモリ２と外部プロセッサ１によってデジタル信号処理プログラムがダウンロードされてデジタル信号処理を行うデジタル信号処理装置３を主要な構成要素とし、外部プロセッサ１と外部メモリ２とデジタル信号処理装置３は、外部アドレスバス４と、外部データバス５と、図示略の制御信号で接続される。
【００１８】
また、図示しないが、情報処理装置は、システム仕様により、アナログ信号処理回路などが周辺回路として外部プロセッサ１やデジタル信号処理装置３に接続されてなり、例えば、アナログ信号で入出力される画像データや音声データを記録再生する場合にアナログデジタル変換だけでなく、符号化復号化などのデジタル信号処理をデジタル信号処理装置３で行うことで記録データ量の圧縮が実現されて、小型で高性能な情報処理装置となる。
【００１９】
そして、本発明のデジタル信号処理装置３は、ＤＳＰコア６と、プログラムメモリ７と、データメモリ８と、ダウンロードインターフェース部９と制御回路および周辺制御回路（以下、単に制御回路と称す）１０から構成される。ＤＳＰコア６とプログラムメモリ７とデータメモリ８とダウンロードインターフェース部９は、内部アドレスバス１１と内部データバス１２でそれぞれ接続される。
【００２０】
制御回路１０は、ＤＳＰコア６、プログラムメモリ７、データメモリ８、ダウンロードインターフェース部９の動作を制御し、さらに、デジタル信号処理装置３に接続される図示略の外部のアナログ信号処理回路などとの間のデータ入出力を制御する。
【００２１】
ダウンロードインターフェース部９は、ホストインターフェース１３と検査コード生成回路１４と比較回路１５から構成される。そして、ホストインターフェース１３には、図２に一部が示されている複数のレジスタ２１、２２、２３、２４、２５があり、それらレジスタ２１、２２、２３、２４、２５は、外部プロセッサ１とＤＳＰコア６から読み書きでき、更に、制御回路１０との間で制御や状況データを入出力でき、外部プロセッサ１とデジタル信号処理装置３のデータ入出力などのインターフェース機能を実現している。
【００２２】
検査コード生成回路１４は、ホストインターフェース１３がプログラムメモリ７やデータメモリ８にデータ書き込みする時にデータを入力して検査コードを生成保存する。
【００２３】
比較回路１５は、検査コード生成回路１４に保存されたデータと、ホストインターフェース１３より内部データバス１２を介して入力されたデータとを比較して２つの入力データの一致を検査するための回路で、比較結果は信号線１６を介して、ホストインターフェース１３のレジスタに書き込まれる。
【００２４】
検査コード生成回路１４は、検査コードとしてＣＲＣコードを用いた場合、シフトレジスタと排他的論理和回路などによって構成でき、比較回路１５は、２つのデータ入力の一致を検査する回路であるので、この２つの回路を設けることでデジタル信号処理装置３に追加される回路規模は十分小さく構成できる。
【００２５】
次に、外部メモリ２からデジタル信号処理装置３のプログラムメモリ７へのダウンロードの処理手順を、図２と図３を参照して説明する。
【００２６】
まず、外部プロセッサ１は、ステップ３１で、アドレス００１０Ｈ（１６進表示）のホストインターフェース１３のＤＳＰ制御レジスタ２１に、ＤＳＰ停止データ（例えば、停止フラッグビットがＨｉｇｈ“１”のデータ）を書き込み設定する。このＤＳＰ停止データに基づいて、ＤＳＰコア６が停止され、ホストインターフェース１３は、内部アドレスバス１１と内部データバス１２のアクセス権を確保する。
【００２７】
次いで、外部プロセッサ１は、ステップ３２で、アドレス００１２Ｈのプログラムメモリ転送先設定レジスタ２３に、ダウンロードするプログラムの先頭アドレス値を書き込み設定し、またアドレス００１３Ｈのプログラムメモリ転送数設定レジスタ２４に転送数の値を書き込み、ダウンロード時の転送回数を設定する。転送回数は、プログラムコードとエラー検出コードのメモリ容量を、一回の転送データサイズで除算したものである。例えば、プログラムコードが２０００バイトで、エラー検出コードが２バイトで、一回の転送データサイズが２バイトの時は、転送数は１００１となる。
【００２８】
次いで、外部プロセッサ１は、ステップ３３で、外部メモリ２よりダウンロードするプログラムコードを読み込む。外部メモリ２には、プログラムコードが記憶されたブロックに引き続き、あらかじめプログラム作成時に作成した検査コードが連続して記憶されている。
【００２９】
次いで、外部プロセッサ１は、ステップ３４で、アドレス００１４Ｈのプログラムメモリ書き込みレジスタ２５にプログラムコードを書き込む。
【００３０】
プログラムメモリ書き込みレジスタ２５にプログラムコードが書き込まれると、ダウンロードインターフェース部９では、図示しないが、以下の動作が行われる。
【００３１】
プログラムメモリ転送先設定レジスタ２３の内容を内部アドレスバス１１に出力し、プログラムメモリ書き込みレジスタ２５の内容を内部データバス１２に出力するとともに図示略のメモリ書き込み信号を制御して、プログラムメモリ７にプログラムコードの書き込み動作を行う。
【００３２】
この時、プログラムメモリ転送数設定レジスタ２４の内容が１より大きな場合、プログラムコードの書き込みを意味するので、プログラムメモリ書き込みレジスタ２５の内容は、検査コード生成回路１４にも書き込まれるが、プログラムメモリ転送数設定レジスタ２４の内容が１の場合、エラー検出コードの書き込み動作を意味するので、プログラムメモリ書き込みレジスタ２５の内容は、内部データバス１２を介して比較回路１５に書き込まれる。
【００３３】
比較回路１５は、書き込まれたプログラムメモリ書き込みレジスタ２５の内容と、検査コード生成回路１４からの出力値とを比較し、その比較結果を信号線１６を介してＤＳＰステータスレジスタ２２に書き込む。
【００３４】
また、前記プログラムメモリ７への書き込み動作が終了すると、プログラムメモリ転送先設定レジスタ２３の内容は、１増加（カウントアップ）して、次に書き込むプログラムメモリアドレスを示し、プログラムメモリ転送数設定レジスタ２４の内容は、１減少（カウントダウン）する。これら内部のプログラムメモリへの書き込み動作や設定レジスタのカウントアップとカウントダウンの動作は、デジタル信号処理装置内のバスのアクセス権が確保されているため、外部プロセッサ１がステップ３５を実行する前に終了させるようにデジタル信号処理装置を設計することが可能である。
【００３５】
次いで、外部プロセッサ１は、ステップ３５で、プログラムメモリ転送数設定レジスタ２４の内容を読み出し、その内容が０すなわち、所定の転送数に達したかを判断し、達していなければ、ステップ３３に戻り、ダウンロードを継続する。
【００３６】
所定の転送数に達した場合、外部プロセッサ１は、ステップ３６で、アドレス００１１ＨのＤＳＰステータスレジスタ２２の内容を読み出し、アドレス００１０ＨのＤＳＰ制御レジスタ２１に停止解除データ（停止フラッグビットがＬｏｗ“０”のデータ）を設定する。停止解除データが設定されると、ＤＳＰコア６が内部アドレスバス１１と内部データバス１２のアクセス権を確保する。
【００３７】
外部プロセッサ１は、ステップ３７で、ＤＳＰステータスレジスタ２２の内容によって、プログラムコードに付加して書き込まれた検査コードとダウンロードインターフェース１３で生成された検査コードが一致したかを判定する。
【００３８】
一致しない時は、ステップ３８で、ダウンロード異常終了の処理手順を行う。この異常処理手順としては、例えば、雑音など一時的な原因のエラー発生と考えられるので、再び同じプログラムコードを外部メモリからダウンロード処理を行い、一定回数ダウンロードを繰り返しても異常終了となる時は、半導体素子や配線導体などの物理的破壊などが原因のエラーも想定されるので、システムエラーとして表示して情報処理装置を停止させることなどが考えられる。
【００３９】
検査コードが一致した時は、ステップ３９で、ダウンロード正常終了の処理手順を行う。この正常処理手順としては、例えば、ダウンロードしたプログラムコードをＤＳＰコア６に実行させるよう制御することなどが考えられる。
【００４０】
以上、プログラムコードをプログラムメモリ７にダウンロードする場合を例に、説明したが、データコードをデータメモリ８にダウンロードする場合は、ホストインターフェース１３に設けられている図示略のデータメモリ転送先設定レジスタ、データメモリ転送数設定レジスタ、データメモリ書き込みレジスタなどの関連するレジスタが異なるだけで、同様の処理手順でダウンロードが行われる。
【００４１】
このような本発明のデジタル信号処理装置３によれば、プログラムメモリおよびデータメモリを外部のメモリと共用することで、チップのコストダウンを達成し、デジタル信号処理装置内のプログラムメモリおよびデータメモリの容量による制限が緩和され、実行するデジタル信号処理機能を増加させるとともに、外部メモリからダウンロードしたデータの検査コードとダウンロード時に生成した検査コードを比較することでダウンロード時のエラーを検出することができ、応答が高速で信頼性の高いデジタル信号処理装置を実現できる。
【００４２】
本発明は、上記の実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々変形し、実施できることは勿論である。
【００４３】
例えば、ダウンロード時に、ＤＳＰコア６を停止させずに、ホストインターフェース経由の書き込み要求を優先して処理するように制御回路１０やホストインターフェース１３やＤＳＰコア６などのバスインターフェース回路を構成しても良く、この場合は、デジタル信号処理を行いながら、デジタル信号処理で使用中でない領域のプログラムコードやデータコードを更新できる。
【００４４】
これにより、デジタル信号処理装置に新しいデジタル信号処理機能をダウンロードする時の待ち時間を減少させることができ、さらに応答が高速で信頼性の高いデジタル信号処理装置を実現できる。
【００４５】
【発明の効果】
本発明によれば、安価で、応答が高速で、かつ信頼性の高いデジタル信号処理装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデジタル信号処理装置を含む情報処理装置のシステムブロック図。
【図２】本発明の実施の形態に係るデジタル信号処理装置のホストインターフェースのレジスタのメモリマップ。
【図３】本発明の実施の形態に係るダウンロードの処理手順を示すフローチャート。
【図４】従来のデジタル信号処理装置を含む情報処理装置のシステムブロック図。
【符号の説明】
１、１０３  外部プロセッサ
２、１０２  外部メモリ
３、１０１  デジタル信号処理装置
４  外部アドレスバス
５  外部データバス
６、１０７  ＤＳＰコア
７、１０５  プログラムメモリ
８、１０６  データメモリ
９  ダウンロードインターフェース部
１０  制御回路／周辺制御回路
１１  内部アドレスバス
１２  内部データバス
１３  ホストインターフェース
１４  検査コード生成回路
１５  比較回路
１６  比較結果の信号線
２１  ホストインターフェースのＤＳＰ制御レジスタ
２２  ホストインターフェースのＤＳＰステータスレジスタ
２３  ホストインターフェースのプログラムメモリ転送先設定レジスタ
２４  ホストインターフェースのプログラムメモリ転送数設定レジスタ
２５  ホストインターフェースのプログラムメモリ書き込みレジスタ
１０４  インターフェース回路
【図１】
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【図２】
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【図３】
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【図４】
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