(57)【要約】【課題】リフレッシュ動作を必要としない半導体記憶装置を提供することを目的とする。【解決手段】メモリセル３５は、キャパシタ３２に蓄えられた容量に基づいて記憶状態を判定するものであり、トランスファーゲートトランジスタ２３と、キャパシタ３２と、互いにクロスカップル接続された第１および第２のインバータ２６、２９とを有している。キャパシタ３２の一方電極は第２のインバータ２９の出力ノード３７に電気的に接続され、他方電極は第１のインバータ２６の出力ノード３４に電気的に接続されている。【選択図】　　　　図２
2004079843.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルを含む半導体記憶装置であって、
前記複数のメモリセルの各々は、
１対のソース／ドレインを有するトランスファゲートトランジスタと、
容量を蓄えることができるように互いに対向する第１および第２の電極を有し、前記第１の電極が前記１対のソース／ドレインの一方に電気的に接続された容量素子と、
前記１対のソース／ドレインの前記一方に電気的に接続された入力ノードを有する第１のインバータと、
前記第１のインバータの前記入力ノードに電気的に接続された出力ノードと、前記第１のインバータの出力ノードに電気的に接続された入力ノードとを有する第２のインバータとを備え、
前記容量素子の前記第１の電極は前記第２のインバータの前記出力ノードに電気的に接続され、前記第２の電極は前記第１のインバータの前記出力ノードに電気的に接続されており、前記容量素子に蓄えられた容量に基づいて記憶状態を判定する、半導体記憶装置。
【請求項２】
前記第１のインバータおよび前記第２のインバータの各々は、互いに逆導電形の第１のトランジスタと第２のトランジスタとにより構成されており、かつ前記容量素子は、前記トランスファゲートトランジスタの上部に形成されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のインバータおよび前記第２のインバータの各々の前記第１のトランジスタは薄膜トランジスタである、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のインバータの前記第１のトランジスタと前記第２のインバータの前記第１のトランジスタとを多層に積層することにより前記容量素子を構成する、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１のインバータおよび前記第２のインバータの各々は、抵抗素子とトランジスタとにより構成されており、かつ前記容量素子は、前記抵抗素子と前記トランスファゲートトランジスタとの間に形成されている、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルを構成する容量素子に蓄えられた容量に基づいて記憶状態を判定する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、メモリセルの構成が１素子型（１トランジスタおよび１キャパシタ）であり、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において使用されている。
【０００３】
図３０は、ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【０００４】
図３０を参照して、メモリセル１０００は、ｎチャネルＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１００２と、キャパシタ１００４とを備える。ｎチャネルＭＯＳトランジスタ１００２のソース／ドレインの一方がビット線１００８に電気的に接続され、かつソース／ドレインの他方がキャパシタ１００４の一方電極に電気的に接続されている。ｎチャネルＭＯＳトランジスタ１００２のゲートはワード線１００６に電気的に接続されている。キャパシタ１００４の他方電極は、セルプレート電位１０１０に電気的に接続されている。
【０００５】
ｎチャネルＭＯＳトランジスタ１００２は、データ書込時およびデータ読出時のみ活性化されるワード線１００６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【０００６】
キャパシタ１００４は、電荷を蓄積しているか否かに応じて、２進情報“１”、“０”を記憶する。ビット線１００８からｎチャネルＭＯＳトランジスタ１００２を介して２進情報“１”、“０”に対応した電圧がキャパシタ１００４に印加されることによってキャパシタ１００４の充放電が行なわれ、データの書込みが行なわれる。
【０００７】
すなわち、データ“１”の書込みが行なわれるときは、ビット線１００８が電源電圧Ｖｃｃにプリチャージされ、ワード線１００６が活性化されることによってｎチャネルＭＯＳトランジスタ１００２がＯＮし、ビット線１００８からｎチャネルＭＯＳトランジスタ１００２を介してキャパシタ１００４に電源電圧Ｖｃｃが印加され、キャパシタ１００４に電荷が蓄電される。そして、このキャパシタ１００４に電荷が蓄電されている状態がデータ“１”に対応する。
【０００８】
また、データ“０”の書込みが行なわれるときは、ビット線１００８が接地電圧ＧＮＤにプリチャージされ、ワード線１００６が活性化されることによってｎチャネルＭＯＳトランジスタ１００２がＯＮし、キャパシタ１００４からｎチャネルＭＯＳトランジスタ１００２を介してビット線１００８に電荷が放電される。そして、このキャパシタ１００４に電荷が蓄電されていない状態が記憶データ“０”に対応する。
【０００９】
一方、データの読出しが行なわれるときは、予めビット線１００８が電圧Ｖｃｃ／２にプリチャージされ、ワード線１００６が活性化されることによってｎチャネルＭＯＳトランジスタ１００２がＯＮし、ビット線１００８とキャパシタ１００４が通電する。これによって、キャパシタ１００４の蓄電状態に応じた微小な電圧変化がビット線１００８に現われ、図示しないセンスアンプがその微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅する。このビット線１００８の電圧レベルが読出されたデータの状態に対応する。
【００１０】
なお、上述したデータの読出動作は破壊読出であるので、読出されたデータに応じてビット線１００８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線１００６が活性化され、上述したデータの書込動作と同様の動作でキャパシタ１００４への再チャージが行なわれる。これによって、データの読出に応じて一旦破壊されたデータが元の状態に復帰する。
【００１１】
【発明が解決しようとする課題】
しかしながら、ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタ１００４の電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間とともに記憶データが失われる。このため、ＤＲＡＭにおいては、データの読出しにおいて、記憶データに対応したビット線１００８の電圧変化が検出できなくなる前に、データを一旦読出して再度書き込むというリフレッシュ動作が実施される。
【００１２】
ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があり、この点で高速化・低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に対して高速化・低消費電力化の観点からは劣るという問題があった。
【００１３】
そこで、この発明は、リフレッシュ動作を必要としない半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体記憶装置は、行列状に配列された複数のメモリセルを含む半導体記憶装置であって、複数のメモリセルの各々は、容量素子に蓄えられた容量に基づいて記憶状態を判定するものである。複数のメモリセルの各々は、トランスファゲートトランジスタと、容量素子と、第１のインバータと、第２のインバータとを備えている。トランスファゲートトランジスタは１対のソース／ドレインを有している。容量素子は、容量を蓄えることができるように互いに対向する第１および第２の電極を有し、第１の電極が１対のソース／ドレインの一方に電気的に接続されている。第１のインバータは１対のソース／ドレインの一方に電気的に接続された入力ノードを有する。第２のインバータは、第１のインバータの出力ノードに電気的に接続された入力ノードと、第１のインバータの入力ノードに電気的に接続された出力ノードとを有する。容量素子の第１の電極は第２のインバータの出力ノードに電気的に接続され、第２の電極は第１のインバータの出力ノードに電気的に接続されている。容量素子に蓄えられた容量に基づいて記憶状態が判定される。
【００１５】
本発明の半導体記憶装置によれば、行列状に配列された複数のメモリセルの各々において、第１のインバータおよび第２のインバータはクロスカップル接続している。また、容量を蓄える容量素子の第１の電極が第２のインバータの出力ノードに電気的に接続され、第２の電極が第１のインバータの出力ノードに電気的に接続されている。したがって、容量素子からの電荷の漏洩がクロスカップル接続した回路によって補填される。この結果、リフレッシュ動作なしに電荷の漏洩による記憶状態の消失が防止される。
【００１６】
さらに、本発明の半導体記憶装置によれば、メモリセル中の容量素子の第１の電極は第２のインバータの出力ノードに電気的に接続され、第２の電極は第１のインバータの出力ノードに電気的に接続されている。このため、これらの第１および第２の電極の各々をセルプレート電位に接続する必要はない。よって、ソフトエラーにより発生した電荷が一方の出力ノードに集中した場合でも、２つの出力ノード間に容量があるために、容量結合によって他方のノード電位が追随して変化する。この結果、２つの出力ノード間の電位差が保存されるために、ソフトエラー現象による記憶データの破壊に対して強い構造が構成される。
【００１７】
本発明の半導体記憶装置において好ましくは、第１のインバータおよび第２のインバータの各々は、互いに逆導電形の第１のトランジスタと第２のトランジスタとにより構成されており、かつ容量素子は、トランスファゲートトランジスタの上部に形成されている。
【００１８】
これにより、インバータの各々のトランジスタは、データ保持時に容量素子からの電荷の漏洩分を補充するためのｐ型トランジスタと、ローレベルの記憶ノードをＧＮＤレベルに保持するためのｎ型トランジスタとで構成可能である。したがって、プロセスルールに応じた最小サイズのトランジスタによる簡易な構成でインバータが構成可能であり、メモリセルの平面占有面積が縮小される。また、容量素子がトランスファゲートトランジスタの上部に形成されているので、表面積の大きな容量素子が形成可能である。
【００１９】
本発明の半導体装置において好ましくは、第１のインバータおよび第２のインバータの各々の第１のトランジスタは薄膜トランジスタである。
【００２０】
薄膜トランジスタは、基板表面に形成されるバルクトランジスタの上層に形成可能であるため、バルクトランジスタを横に配列する場合よりもメモリセルの横方向のスペースが省略され、メモリセルの平面占有面積が一層縮小される。また、各々の第１トランジスタが薄膜トランジスタとされれば、２つの導電性ウェル領域のうち１つが省略可能であり、メモリセル内には単一のウェル領域のみで足りる。したがって、メモリセルの平面占有面積が一層縮小される。
【００２１】
本発明の半導体装置において好ましくは、第１のインバータの第１トランジスタと第２のインバータの第１トランジスタとを多層に積層することにより容量素子が構成される。
【００２２】
この構成により、薄膜トランジスタの多層積層により平行平板型の積層コンデンサが構成されるので、容量素子が薄膜トランジスタとは別個に形成される必要はない。
【００２３】
本発明の半導体記憶装置において好ましくは、第１のインバータおよび第２のインバータの各々は、抵抗素子とトランジスタとにより構成されており、かつ容量素子は、抵抗素子とトランスファゲートトランジスタとの間に形成されている。
【００２４】
メモリセルを形成する際、互いに逆導電形の第１および第２トランジスタがともに基板に形成される場合には、２つの導電性ウェル領域が基板に設けられる必要がある。しかし、一方の導電形トランジスタの代わりに抵抗素子が用いられることにより、２つの導電性ウェル領域のうち１つが省略可能であり、メモリセル内には単一のウェル領域のみで足りる。したがって、メモリセルの平面占有面積が一層縮小される。また、容量素子が抵抗素子とトランスファゲートトランジスタとの間に形成されることにより、容量を形成する電極が抵抗素子を介さないでトランスファゲートトランジスタに電気的に接続されるため、抵抗素子が容量を形成する電極へ影響を与えることが防止される。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について図に基づいて説明する。
【００２６】
（実施の形態１）
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００２７】
図１を参照して、半導体記憶装置１は、制御信号端子２と、クロック端子３と、アドレス端子４と、データ入出力端子５と、制御信号バッファ６と、クロックバッファ７と、アドレスバッファ８と、入出力バッファ９と、制御回路１０と、行アドレスデコーダ１１と、列アドレスデコーダ１２と、センスアンプ／入出力制御回路１３と、メモリセルアレイ１４とを備えている。
【００２８】
なお、図１においては、半導体記憶装置１について、データ入出力に関する主要部分のみが代表的に示されており、その他の部分の図示は省略されている。
【００２９】
制御信号端子２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子３は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子４は、アドレス信号Ａ１〜Ａｎ（ｎは自然数）を受ける。
【００３０】
クロックバッファ７は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ６、アドレスバッファ８、入出力バッファ９および制御回路１０へ出力する。制御信号バッファ６は、クロックバッファ７から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路１０へ出力する。アドレスバッファ８は、クロックバッファ７から受ける内部クロックに応じて、アドレス信号Ａ１〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ１１および列アドレスデコーダ１２へ出力する。
【００３１】
データ入出力端子５は、半導体記憶装置１において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ１〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ１〜ＤＱｉを外部へ出力する。
【００３２】
制御回路１０は、クロックバッファ７から受ける内部クロックに応じて、制御信号バッファ６からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ１１、列アドレスデコーダ１２および入出力バッファ９を制御する。これによって、データＤＱ１〜ＤＱｉのメモリセルアレイ１４への読み書きが行なわれる。
【００３３】
入出力バッファ９は、データ書込時は、クロックバッファ７から受ける内部クロックおよび制御回路１０からの指示に応じて、データＤＱ１〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路１３へ出力する。一方、入出力バッファ９は、データ読出時は、クロックバッファ７から受ける内部クロックおよび制御回路１０からの指示に応じて、センスアンプ／入出力制御回路１３から受ける内部データＩＤＱをデータ入出力端子５へ出力する。
【００３４】
行アドレスデコーダ１１は、制御回路１０からの指示に基づいて、アドレス信号Ａ１〜Ａｎに対応するメモリセルアレイ１４内のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ１２は、制御回路１０からの指示に基づいて、アドレス信号Ａ１〜Ａｎに対応するメモリセルアレイ１４内のビット線対を選択する。
【００３５】
センスアンプ／入出力制御回路１３は、データ書込時は、入出力バッファ９から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ１２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ１１によって活性化されたワード線と、列アドレスデコーダ１２によって選択され、センスアンプ／入出力制御回路１３によってプリチャージされたビット線対とに電気的に接続されるメモリセルアレイ１４内のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００３６】
一方、センスアンプ／入出力制御回路１３は、データ読出時は、データ読出前に列アドレスデコーダ１２によって選択されたビット線対を電圧Ｖｃｃ／２にプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ９へ出力する。
【００３７】
メモリセルアレイ１４は、後述するメモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介して行アドレスデコーダ１１と電気的に接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路１３と電気的に接続されている。
【００３８】
図２は、本発明の実施の形態１の半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【００３９】
図２を参照して、メモリセルアレイ内では、複数のワード線２２の各々は行方向（図中横方向）に延びており、複数のビット線２１の各々は列方向（図中縦方向）に延びており、複数のワード線２２の各々と複数のビット線２１の各々とは交差するように配置されている。複数のワード線２２の各々と複数のビット線２１の各々との各交差部近傍にメモリセル３５が配置されており、それにより複数のメモリセル３５は行列状に配置されている。
【００４０】
複数のメモリセル３５の各々は、ｎチャネルＭＯＳトランジスタ（トランスファゲートトランジスタ）２３と、キャパシタ（容量素子）３２と、第１のインバータ２６と、第２のインバータ２９とを備えている。つまり、メモリセル３５は、ｎチャネルＭＯＳトランジスタ２３とキャパシタ３２とからなるメモリセルに第１および第２のインバータ２６、２９を付加した構成を有している。第１のインバータ２６は、ｐチャネルＭＯＳトランジスタ２４およびｎチャネルＭＯＳトランジスタ２５からなり、第２のインバータ２９は、ｐチャネルＭＯＳトランジスタ２７およびｎチャネルＭＯＳトランジスタ２８からなっている。
【００４１】
ｎチャネルＭＯＳトランジスタ２３については、ゲートがワード線２２に電気的に接続され、ソース／ドレインの一方がビット線２１に電気的に接続され、かつソース／ドレインの他方がキャパシタ３２に電気的に接続されている。ｎチャネルＭＯＳトランジスタ２３は、データ書込時およびデータ読出時のみ活性化されるワード線２２によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００４２】
キャパシタ３２は、キャパシタ誘電体を挟んで互いに対向する一方電極と他方電極とを有している。一方電極はｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方に電気的に接続されている。このキャパシタ３２は、ビット線２１からの２進情報“１”、“０”に対応した電圧が印加されることによって、充放電を起こすものであり、それによりデータの書込みが行なわれる。
【００４３】
第１のインバータ２６では、電源ノード３０と接地ノード３１との間にｐチャネルＭＯＳトランジスタ２４とｎチャネルＭＯＳトランジスタ２５とが直列に接続されており、その接続部は第１のインバータ２６の出力ノード３４である。ｐチャネルＭＯＳトランジスタ２４のゲートとｎチャネルＭＯＳトランジスタ２５のゲートとは互いに電気的に接続されており、その接続部は第１のインバータ２６の入力ノード３３である。
【００４４】
第２のインバータ２９では、電源ノード３０と接地ノード３１との間にｐチャネルＭＯＳトランジスタ２７とｎチャネルＭＯＳトランジスタ２８とが直列に接続されており、その接続部は第２のインバータ２９の出力ノード３７である。ｐチャネルＭＯＳトランジスタ２７のゲートとｎチャネルＭＯＳトランジスタ２８のゲートとは互いに電気的に接続されており、その接続部は第１のインバータ２６の入力ノード３６である。
【００４５】
第１のインバータ２６の入力ノード３３は第２のインバータの出力ノード３７と電気的に接続されていて、第１のインバータ２６の出力ノード３４は第２のインバータの入力ノード３６と電気的に接続されている。このように接続されることによって、これら２つのインバータ２６、２９は互いにクロスカップル接続している。
【００４６】
本実施の形態のメモリセル３５において特に注目すべきは、キャパシタ３２の一方電極が第２のインバータ２９の出力ノード３７に電気的に接続されており、かつキャパシタ３２の他方電極が第１のインバータ２６出力ノード３４に電気的に接続されていることである。
【００４７】
続いて、実施の形態１におけるメモリセルアレイおよびメモリセルの具体的構成について説明する。
【００４８】
図３は、本発明の実施の形態１におけるメモリセルアレイの構造の一部を示す平面模式図である。
【００４９】
まず、図３を参照して、メモリセルアレイ内では、複数のワード線３０３の各々と複数のビット線３１６の各々とが互いに直交するように形成されている。ワード線３０３とビット線３１６との交差部ごとにメモリセルが配置されており、斜線で示された部分は１つのメモリセルが形成される単位セル領域である。また、列方向（図中縦方向）に並んで配置される単位セル領域ＡおよびＢの各平面レイアウト構成は、両者の境界線に対して互いに線対称になるように構成されている。また、行方向（図中横方向）に並んで配置される単位セル領域ＡおよびＣの各平面レイアウトは互いに同じ構成を有している。なお、図３では、説明の便宜上、ビット線とワード線のみを図示している。
【００５０】
図４は、図３の単位セル領域ＡまたはＣの平面レイアウト構成を示す平面図である。図５〜図９は、図４の平面レイアウト構成を下層から順に５段階に分割して示した平面図である。また、図１０は、図４のＸ−Ｘ線に沿う概略断面図である。なお、図４〜図９の点線で囲まれた領域１００は、１つのメモリセルの領域である。
【００５１】
図５と図１０とを参照して、シリコン基板３２０表面に、ｐウェル領域３００とｎウェル領域３０１とが隣接して形成されている。
【００５２】
シリコン基板３２０の表面には、素子分離用のフィールド酸化膜３２６が形成されている。このフィールド酸化膜３２６によって分離されたｐウェル領域３００の表面の活性領域３０２（３０２ａ〜３０２ｉ）にｎチャネルＭＯＳトランジスタ２３、２５、２８が形成されている。また、フィールド酸化膜３２６によって分離されたｎウェル領域３０１の表面にｐチャネルＭＯＳトランジスタ２４、２７が形成されている。
【００５３】
ｎチャネルＭＯＳトランジスタ２３は、ともにｎ型の不純物拡散領域よりなる１対のソース／ドレイン３０２ａ、３０２ｂと、その１対のソース／ドレイン３０２ａ、３０２ｂに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート３０５ａとを有している。
【００５４】
また、ｎチャネルＭＯＳトランジスタ２５は、ともにｎ型の不純物拡散領域よりなるソース３０２ｃおよびドレイン３０２ｂと、そのソース３０２ｃおよびドレイン３０２ｂに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート３０５ｂとを有している。
【００５５】
また、ｎチャネルＭＯＳトランジスタ２８は、ともにｎ型の不純物拡散領域よりなるソース３０２ｄおよびドレイン３０２ｅと、そのソース３０２ｄおよびドレイン３０２ｅに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート３０５ｃとを有している。
【００５６】
また、ｐチャネルＭＯＳトランジスタ２４は、ともにｐ型の不純物拡散領域よりなるソース３０２ｆおよびドレイン３０２ｇと、そのソース３０２ｆおよびドレイン３０２ｇに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート３０６ａとを有している。
【００５７】
また、ｐチャネルＭＯＳトランジスタ２７は、ともにｐ型の不純物拡散領域よりなるソース３０２ｈおよびドレイン３０２ｉと、そのソース３０２ｈおよびドレイン３０２ｉに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート３０６ｂとを有している。
【００５８】
ｎチャネルＭＯＳトランジスタ２３のゲート３０５ａは、ワード線３０３と一体化しており、単位セル領域を行方向（図５中横方向）に横切っている。ｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方３０２ｂとｎチャネルＭＯＳトランジスタ２５のドレイン３０２ｂとは共通の不純物拡散領域から形成されている。ｎチャネルＭＯＳトランジスタ２５のゲート３０５ｂとｐチャネルＭＯＳトランジスタ２４のゲート３０６ａとは、共通のドープトポリシリコン層（不純物が導入された多結晶シリコン層）からなるインバータゲート３０４ａで形成されている。また、ｎチャネルＭＯＳトランジスタ２８のゲート３０５ｃとｐチャネルＭＯＳトランジスタ２７のゲート３０６ｂとは、共通のドープトポリシリコン層からなるインバータゲート３０４ｂで形成されている。
【００５９】
これらのｎチャネルＭＯＳトランジスタ２３、２５、２８およびｐチャネルＭＯＳトランジスタ２４、２７を覆うように、シリコン基板３２０上に層間絶縁層３２１が形成されている。
【００６０】
図６と図１０とを参照して、層間絶縁層３２１上には、金属層よりなるパッド３１０とＧＮＤ配線３１１とＶｃｃ配線３１２とが形成されている。ＧＮＤ配線３１１とＶｃｃ配線３１２とは、互いに平行に行方向に単位セル領域を横切っている。
【００６１】
パッド３１０はコンタクト３０７１を介してｎチャネルＭＯＳトランジスタ２３のソース／ドレインの一方３０２ａに電気的に接続されている。ＧＮＤ配線３１１は、コンタクト３０７２ａを介してｎチャネルＭＯＳトランジスタ２５のソース３０２ｃに電気的に接続され、かつコンタクト３０７２ｂを介してｎチャネルＭＯＳトランジスタ２８のソース３０２ｄに電気的に接続されている。Ｖｃｃ配線３１２は、コンタクト３０７３ａを介してｐチャネルＭＯＳトランジスタ２４のソース３０２ｆに電気的に接続され、かつコンタクト３０７３ｂを介してｐチャネルＭＯＳトランジスタ２７のソース３０２ｈに電気的に接続されている。
【００６２】
これらのパッド３１０、ＧＮＤ配線３１１およびＶｃｃ配線３１２を覆うように、層間絶縁層３２１上に層間絶縁層３２２が形成されている。
【００６３】
図７と図１０とを参照して、層間絶縁層３２２上には、ドープトポリシリコンよりなる配線３１４が形成されている。この配線３１４は図７に示すように逆Ｕ字形の平面形状を有している。配線３１４は、キャパシタ３２の下部電極を構成している。
【００６４】
この配線３１４は、コンタクト３０９１を介してインバータゲート３０４ａに電気的に接続されている。また、配線３１４は、コンタクト３０８０ａを介してｎチャネルＭＯＳトランジスタ２８のドレイン３０２ｅに電気的に接続され、かつコンタクト３０８０ｂを介してｐチャネルＭＯＳトランジスタ２７のドレイン３０２ｉに電気的に接続されている。
【００６５】
この配線３１４を覆うように、層間絶縁層３２２上に層間絶縁層３２３が形成されている。
【００６６】
図８と図１０とを参照して、層間絶縁層３２３上にはドープトポリシリコン層よりなる配線３１５が形成されている。この配線３１５は、単位セル領域の平面領域の大部分を占めるような長方形の平面形状を有している。配線３１５は、キャパシタ３２の上部電極を形成している。
【００６７】
配線３１５は、コンタクト３０８１ａを介してｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方３０２ｂとｎチャネルＭＯＳトランジスタ２５のドレイン３０２ｂとの双方に電気的に接続され、かつコンタクト３０８１ｂを介してｐチャネルＭＯＳトランジスタ２４のドレイン３０２ｇに電気的に接続されている。また配線３１５は、コンタクト３０９０を介してインバータゲート３０４ｂに電気的に接続されている。なお、配線３１４と配線３１５とは、キャパシタ３２を構成する必要から、配線３１４と配線３１５とに挟まれる部分の層間絶縁層３２３の厚みは他の部分よりも薄くなっている。
【００６８】
この配線３１５を覆うように、層間絶縁層３２３上に層間絶縁層３２４が形成されている。
【００６９】
図９と図１０を参照して、層間絶縁層３２４上には、金属層よりなるビット線３１６が形成されている。ビット線３１６は、列方向に単位セル領域を横切っている。ビット線３１６はコンタクト３０９２を介してパッド３１０に電気的に接続されている。このビット線３１６を覆うように、層間絶縁層３２４上に層間絶縁層３２５が形成されている。
【００７０】
次に、実施の形態１におけるメモリセル３５の動作について説明する。
（１）データ“１”の書き込み
図２を参照して、メモリセル３５にデータ“１”が書き込まれるときは、まずｎチャネルＭＯＳトランジスタ２３がＯＮすることにより、ビット線のＶｃｃ電位が第１のインバータ２６の入力ノード３３に与えられる。これに応じて第１のインバータ２６においてｎチャネルＭＯＳトランジスタ２５がＯＮし、ｐチャネルＭＯＳトランジスタ２４がＯＦＦする。これにより第１のインバータ２６の出力ノード３４は接地電位となる。この第１のインバータ２６の出力ノード３４の接地電位が第２のインバータ２９の入力ノード３６に与えられる。これに応じて第２のインバータにおいてｎチャネルＭＯＳトランジスタ２８がＯＦＦし、ｐチャネルＭＯＳトランジスタ２７がＯＮする。これにより、第２のインバータ２９の出力ノード３７はＶｃｃ電位となる。
【００７１】
ここで、キャパシタ３２の一方電極は第２のインバータ２９の出力ノード３７に電気的に接続されており、かつ他方電極は第１のインバータ２６の出力ノード３４に電気的に接続されている。このため、キャパシタ３２の一方電極はＶｃｃ電位となり、かつ他方電極は接地電位となり、一方電極に正電荷が蓄積される。この状態がデータ“１”の記憶状態となる。
【００７２】
（２）データ“０”の書き込み
図２を参照して、メモリセル３５にデータ“０”が書き込まれるときは、まずｎチャネルＭＯＳトランジスタ２３がＯＮすることによりビット線の接地電位が第１のインバータ２６の入力ノード３３に与えられる。これに応じて第１のインバータ２６においてｎチャネルＭＯＳトランジスタ２５がＯＦＦし、ｐチャネルＭＯＳトランジスタ２４がＯＮする。これにより第１のインバータ２６の出力ノード３４はＶｃｃ電位となる。この第１のインバータ２６の出力ノード３４のＶｃｃ電位が第２のインバータ２９の入力ノード３６に与えられる。これに応じて第２のインバータにおいてｎチャネルＭＯＳトランジスタ２８がＯＮし、ｐチャネルＭＯＳトランジスタ２７がＯＦＦする。これにより、第２のインバータ２９の出力ノード３７は接地電位となる。
【００７３】
ここで、キャパシタ３２の一方電極は第２のインバータ２９の出力ノード３７に電気的に接続されており、かつ他方電極は第１のインバータ２６の出力ノード３４に電気的に接続されている。このため、キャパシタ３２の一方電極は接地電位となり、かつ他方電極はＶｃｃ電位となり、他方電極に正電荷が蓄積される。この状態がデータ“０”の記憶状態となる。
【００７４】
（３）記憶データの読出し
メモリセル３５における記憶データの読出しは、一般的なＤＲＡＭと同じ動作で行なうことができる。すなわち、予めビット線２１が電圧Ｖｃｃ／２にプリチャージされ、データの読出しに際して、ブーストされた電源電圧がワード線２２に印加されてワード線２２が活性化される。これによってＮチャネルＭＯＳトランジスタ２３がＯＮし、ノード３３（キャパシタ３２の一方電極）の電位に応じたビット線２１の微小電圧変化が図示しないセンスアンプによって検出され、ビット線２１の電圧が電圧Ｖｃｃまたは接地電圧ＧＮＤまで増幅される。このビット線２１の電圧レベルが記憶データの状態に対応する。つまり、キャパシタ３２に蓄えられた容量に基づいて記憶状態が判定される。
【００７５】
本実施の形態では、キャパシタ３２の一方電極は第２のインバータ２９の出力ノード３７に電気的に接続されていて、他方電極は第１のインバータ２６の出力ノード３４に電気的に接続されている。したがって、キャパシタ３２に蓄積された電荷がリーク電流によって失われても、互いにクロスカップルされた第１および第２のインバータ２６、２９により電荷が補填される。これにより、キャパシタ３２には常に一定の電荷が保持されるため、リフレッシュ動作が不要となる。
【００７６】
また、本実施の形態では、キャパシタ３２の一方電極が第２のインバータ２９の出力ノード３７に電気的に接続され、かつ他方電極が第１のインバータ２６の出力ノード３４に電気的に接続されているため、キャパシタ３２の一方電極および他方電極の各々をセルプレート電位に接続する必要はない。よって、ソフトエラーにより発生した電荷が出力ノード３７および出力ノード３４のうち一方に集中した場合でも、出力ノード３７と出力ノード３４との間にキャパシタ３２があるために、容量結合によって他方のノード電位が追随して変化する。この結果、出力ノード３７と出力ノード３４との間の電位差が保存されるために、ソフトエラー現象による記憶データの破壊に対して強い構造が構成される。
【００７７】
さらに、本実施の形態では、１つのｐ型トランジスタと１つのｎ型トランジスタという簡易な構成でインバータ２６、２９が形成可能である。また、キャパシタ３２がｎチャネルＭＯＳトランジスタ２３の上部に形成されているので、表面積の大きなキャパシタ３２が形成可能である。
【００７８】
（実施の形態２）
図１１は、本発明の実施の形態２の半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【００７９】
図１１を参照して、本実施の形態のメモリセル３５ａは、図２に示す実施の形態１のメモリセル３５のｐチャネルＭＯＳトランジスタ２４、２７に代えて、抵抗素子２４ａ、２７ａが用いられる構成となっている。抵抗素子２４ａは、一方が電源ノード３０に接続され、他方がノード３４に接続されている。抵抗素子２７ａは、一方が電源ノード３０に接続され、他方がノード３７に接続されている。抵抗素子２４ａ、２７ａ以外のメモリセル３５ａの構成は、メモリセル３５の構成と同じであるので、その説明は繰り返さない。
【００８０】
続いて、実施の形態２におけるメモリセルアレイおよびメモリセルの具体的構成について説明する。
【００８１】
図１２は、本発明の実施の形態２におけるメモリセルアレイの構造の一部を示す平面模式図である
まず、図１２を参照して、メモリセルアレイ内では、複数のワード線４０１の各々に対して複数のビット線４０９および複数のＧＮＤ線４０８が各々直交するように形成されている。ワード線４０１とビット線４０９との交差部ごとにメモリセルが配置されており、斜線で示された部分は１つのメモリセルが形成される単位セル領域Ａである。ＧＮＤ線４０８は、各々のメモリセルの境界に設置されており、隣合うメモリセルは、各々がＧＮＤ線４０８を共有している。また、列方向（図中縦方向）に並んで配置される単位セル領域ＡおよびＢの各平面レイアウト構成は、両者の境界線に対して互いに線対称になるように構成されている。また、行方向（図中横方向）に並んで配置される単位セル領域ＡおよびＣの各平面レイアウトは互いに同じ構成を有している。なお、図１２では、説明の便宜上、ビット線、ワード線およびＧＮＤ線のみを図示している。
【００８２】
図１３は、図１２の単位セル領域ＡまたはＣの平面レイアウト構成を示す平面図である。図１４〜図１８は、図１３の平面レイアウト構成を下層から順に５段階に分割して示した平面図である。また、図１９は、図１３のＸＩＸ−ＸＩＸ線に沿う概略断面図である。なお、図１３〜図１８の点線で囲まれた領域１００は、１つのメモリセルの領域である。
【００８３】
図１４と図１９とを参照して、シリコン基板４２０表面に、ｐウェル領域４２６が形成されている。
【００８４】
シリコン基板４２０の表面には、素子分離用のフィールド酸化膜が形成されている。このフィールド酸化膜によって分離されたｐウェル領域４２６の表面の活性領域４００（４００ａ〜４００ｅ）にｎチャネルＭＯＳトランジスタ２３、２５、２８が形成されている。
【００８５】
ｎチャネルＭＯＳトランジスタ２３は、ともにｎ型の不純物拡散領域よりなる１対のソース／ドレイン４００ａ、４００ｂと、その１対のソース／ドレイン４００ａ、４００ｂに挟まれる領域上にゲート絶縁層４４１を介在して形成されたゲート４０３ａを有している。
【００８６】
また、ｎチャネルＭＯＳトランジスタ２５は、ともにｎ型の不純物拡散領域よりなるソース４００ｄおよびドレイン４００ｅと、そのソース４００ｄおよびドレイン４００ｅに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート４０３ｂとを有している。
【００８７】
また、ｎチャネルＭＯＳトランジスタ２８は、ともにｎ型の不純物拡散領域よりなるソース４００ｃおよびドレイン４００ｂと、そのソース４００ｃおよびドレイン４００ｂに挟まれる領域上にゲート絶縁層４４２を介在して形成されたゲート４０３ｃとを有している。
【００８８】
ｎチャネルＭＯＳトランジスタ２３のゲート４０３ａは、ワード線４０１と一体化しており、単位セル領域を行方向（図１４中横方向）に横切っている。ｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方４００ｂとｎチャネルＭＯＳトランジスタ２８のドレイン４００ｂとは共通の不純物拡散領域から形成されている。
【００８９】
ｎチャネルＭＯＳトランジスタ２５のゲート４０３ｂと一体化したインバータゲート４０２ａは、コンタクト４０４ａを介してｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方４００ｂとｎチャネルＭＯＳトランジスタ２８のドレイン４００ｂとの双方に電気的に接続されている。ｎチャネルＭＯＳトランジスタ２８のゲート４０３ｃと一体化したインバータゲート４０２ｂは、コンタクト４０４ｂを介してｎチャネルＭＯＳトランジスタ２５のドレイン４００ｅに電気的に接続されている。
【００９０】
これらのｎチャネルＭＯＳトランジスタ２３、２５、２８を覆うように、シリコン基板４２０上に層間絶縁層４２１が形成されている。
【００９１】
図１５と図１９とを参照して、層間絶縁層４２１上には金属層よりなるビット線４０９と２本のＧＮＤ線４０８ａ、４０８ｂとが形成されている。ビット線４０９と２本のＧＮＤ線４０８ａ、４０８ｂとは、互いに平行に列方向に単位セル領域を横切っている。
【００９２】
一方のＧＮＤ線４０８ａは、コンタクト４０５ａを介してｎチャネルＭＯＳトランジスタ２５のソース４００ｄに電気的に接続され、かつ他方のＧＮＤ線４０８ｂは、コンタクト４０５ｂを介してｎチャネルＭＯＳトランジスタ２８のソース４００ｃに電気的に接続されている。ビット線４０９は、コンタクト４１５を介してｎチャネルＭＯＳトランジスタ２３のソース／ドレインの一方４００ａに電気的に接続されている。
【００９３】
これらのビット線４０９と２本のＧＮＤ線４０８ａ、４０８ｂを覆うように、層間絶縁層４２１上に層間絶縁層４２２が形成されている。
【００９４】
図１６と図１９とを参照して、層間絶縁層４２２上には、ドープトポリシリコン層よりなる配線４１０が形成されている。この配線４１０は、単位セル領域の平面領域の大部分を占めるように形成されている。配線４１０は、メモリセル３５ａ中のキャパシタ３２の下部電極を構成している。
【００９５】
この配線４１０は、コンタクト４０６を介してインバータゲート４０２ａに電気的に接続されている。
【００９６】
この配線４１０を覆うように、層間絶縁層４２２上に層間絶縁層４２３が形成されている。
【００９７】
図１７と図１９とを参照して、層間絶縁層４２３上にはドープトポリシリコン層よりなる配線４１２が形成されている。この配線４１２は、単位セル領域の平面領域の大部分を占めるように形成されている。配線４１２は、キャパシタ３２の上部電極を形成している。
【００９８】
配線４１２は、コンタクト４０７を介してｎチャネルＭＯＳトランジスタ２８のゲート４０３ｃを有しているインバータゲート４０２ｂに電気的に接続されている。なお、配線４１０と配線４１２とは、キャパシタ３２を構成する必要から、配線４１０と配線４１２とに挟まれる部分の層間絶縁層４２３の厚みは他の部分よりも薄くなっている。
【００９９】
この配線４１２を覆うように、層間絶縁層４２３上に層間絶縁層４２４が形成されている。
【０１００】
図１８と図１９とを参照して、層間絶縁層４２４上には高抵抗のポリシリコン層よりなるＶｃｃ配線４１４が形成されていて、この部分が抵抗素子２４ａ、２７ａを構成している。Ｖｃｃ配線４１４は、列方向に単位セル領域を横切っていて、２本の棒状の部分４２７ａ、４２７ｂが行方向へ分岐して延びている。棒状の部分４２７ａは、コンタクト４１１を介して配線４１０に電気的に接続されている。棒状の部分４２７ｂは、コンタクト４１３を介して配線４１２に電気的に接続されている。このＶｃｃ配線４１４を覆うように、層間絶縁層４２４上に層間絶縁層４２５が形成されている。
【０１０１】
次に、実施の形態２におけるメモリセル３５ａの動作について説明する。
（１）データ“１”の書き込み
図１１を参照して、メモリセル３５ａにデータ“１”が書き込まれるときは、まずｎチャネルＭＯＳトランジスタ２３がＯＮすることにより、ビット線のＶｃｃ電位が第１のインバータ２６の入力ノード３３に与えられる。これに応じて第１のインバータ２６においてｎチャネルＭＯＳトランジスタ２５がＯＮするので、第１のインバータ２６の出力ノード３４の電位は接地電位となる。この第１のインバータ２６の出力ノード３４の接地電位が第２のインバータ２９の入力ノード３６に与えられる。これに応じて第２のインバータ２９においてｎチャネルＭＯＳトランジスタ２８がＯＦＦするので、第２のインバータ２９の出力ノード３７は抵抗素子２７ａを介して電源ノード３０により充電され、Ｖｃｃ電位となる。
【０１０２】
ここで、キャパシタ３２の一方電極は第２のインバータ２９の出力ノード３７に電気的に接続されており、かつ他方電極は第１のインバータ２６の出力ノード３４に電気的に接続されている。このため、キャパシタ３２の一方電極はＶｃｃ電位となり、かつ他方電極は接地電位となり、一方電極に正電荷が蓄積される。この状態がデータ“１”の記憶状態となる。
【０１０３】
（２）データ“０”の書き込み
図１１を参照して、メモリセル３５ａにデータ“０”が書き込まれるときは、まずｎチャネルＭＯＳトランジスタ２３がＯＮすることにより、ビット線の接地電位が第１のインバータ２６の入力ノード３３に与えられる。これに応じて第１のインバータ２６においてｎチャネルＭＯＳトランジスタ２５がＯＦＦするので、第１のインバータ２６の出力ノード３４は抵抗素子２４ａを介して電源ノード３０により充電され、Ｖｃｃ電位となる。この第１のインバータ２６の出力ノード３４のＶｃｃ電位が第２のインバータ２９の入力ノード３６に与えられる。これに応じて第２のインバータ２９においてｎチャネルＭＯＳトランジスタ２８がＯＮするので、第２のインバータ２９の出力ノード３７の電位は接地電位となる。
【０１０４】
ここで、キャパシタ３２の一方電極は第２のインバータ２９の出力ノード３７に電気的に接続されており、かつ他方電極は第１のインバータ２６の出力ノード３４に電気的に接続されている。このため、キャパシタ３２の一方電極は接地電位となり、かつ他方電極はＶｃｃ電位となり、他方電極に正電荷が蓄積される。この状態がデータ“０”の記憶状態となる。
【０１０５】
（３）記憶データの読出し
メモリセル３５ａにおける記憶データの読出しは、実施の形態１で述べたのと同じ動作で行なうことができる。したがってその説明を省略する。
【０１０６】
本実施の形態では、インバータ２６、２９の構成において、ｐチャネルＭＯＳトランジスタ２４、２７の変わりに抵抗素子２４ａ、２７ａが用いられている。したがって、メモリセルが形成される際、シリコン基板４２０表面にはｐウェル領域のみが形成されれば足りる。これにより、実施の形態１の効果に加えて、さらにメモリセルの平面占有面積が一層縮小される効果を有する。また、キャパシタ３２が抵抗素子２４ａおよび２７ａとｎチャネルＭＯＳトランジスタ２３との間に形成されることにより、キャパシタ３２の電極が抵抗素子２４ａおよび２７ａを介さないでｎチャネルＭＯＳトランジスタ２３に電気的に接続されるため、抵抗素子２４ａおよび２７ａがキャパシタ３２へ影響を与えることが防止される。
【０１０７】
（実施の形態３）
図２０は、本発明の実施の形態３の半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【０１０８】
図２０のメモリセル３５ｂは、実施の形態１を示す図２のメモリセル３５におけるｐチャネルＭＯＳトランジスタ２４、２７に代えて、ｐチャネル薄膜トランジスタ２４ｂ、２７ｂが用いられる構成となっている。ｐチャネル薄膜トランジスタ２４ｂ、２７ｂ以外のメモリセル３５ｂの構成は、メモリセル３５の構成と同じであるので、同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１０９】
続いて、実施の形態３におけるメモリセルアレイおよびメモリセルの具体的構成について説明する。
【０１１０】
図２１は、実施の形態３におけるメモリセル構造の一部を示す平面模式図である。
【０１１１】
図２１を参照して、メモリセルアレイ内では、複数のワード線５０１の各々に対して複数のビット線５０９および複数のＧＮＤ線５０８が各々直交するように形成されている。ワード線５０１とビット線５０９との交差部ごとにメモリセルが配置されており、斜線で示された部分は１つのメモリセルが形成される単位セル領域である。ＧＮＤ線５０８は、各々のメモリセルの境界に設置されており、隣合うメモリセルは、各々がＧＮＤ線５０８を共有している。また、列方向（図中縦方向）に並んで配置される単位セル領域ＡおよびＢの各平面レイアウト構成は、両者の境界線に対して互いに線対称になるように構成されている。また、行方向（図中横方向）に並んで配置される単位セル領域ＡおよびＣの各平面レイアウトは互いに同じ構成を有している。なお、図２１では、説明の便宜上、ビット線とワード線とＧＮＤ線のみを図示している。
【０１１２】
図２２は、図２１の単位セル領域ＡまたはＣの平面レイアウト構成を示す平面図である。図２３〜図２８は、図２２の平面レイアウト構成を下層から順に６段階に分割して示した平面図である。また、図２９は、図２２のＸＸＩＸ−ＸＸＩＸ線に沿う概略断面図である。また、図２３〜図２８の点線で囲まれた領域１００は、１つのメモリセルの領域である。
【０１１３】
図２３と図２９とを参照して、シリコン基板５２０表面に、ｐウェル領域５３０が形成されている。
【０１１４】
シリコン基板５２０の表面には、素子分離用のフィールド酸化膜が形成されている。このフィールド酸化膜によって分離されたｐウェル領域５３０の表面の活性領域５００（５００ａ〜５００ｅ）にｎチャネルＭＯＳトランジスタ２３、２５、２８が形成されている。
【０１１５】
ｎチャネルＭＯＳトランジスタ２３は、ともにｎ型の不純物拡散領域よりなる１対のソース／ドレイン５００ａ、５００ｂと、その１対のソース／ドレイン５００ａ、５００ｂに挟まれる領域上にゲート絶縁層５４１を介在して形成されたゲート５０３ａを有している。
【０１１６】
また、ｎチャネルＭＯＳトランジスタ２５は、ともにｎ型の不純物拡散領域よりなるソース５００ｄおよびドレイン５００ｅと、そのソース５００ｄおよびドレイン５００ｅに挟まれる領域上にゲート絶縁層（図示なし）を介在して形成されたゲート５０３ｂとを有している。
【０１１７】
また、ｎチャネルＭＯＳトランジスタ２８は、ともにｎ型の不純物拡散領域よりなるソース５００ｃおよびドレイン５００ｂと、そのソース５００ｃおよびドレイン５００ｂに挟まれる領域上にゲート絶縁層５４２を介在して形成されたゲート５０３ｃとを有している。
【０１１８】
ｎチャネルＭＯＳトランジスタ２３のゲート５０３ａは、ワード線５０１と一体化しており、単位セル領域を行方向（図２３中横方向）に横切っている。ｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方５００ｂとｎチャネルＭＯＳトランジスタ２８のドレイン５００ｂとは共通の不純物拡散領域から形成されている。
【０１１９】
ｎチャネルＭＯＳトランジスタ２５のゲート５０３ｂを有しているインバータゲート５０２ａは、コンタクト５０４ａを介してｎチャネルＭＯＳトランジスタ２３のソース／ドレインの他方４００ｂとｎチャネルＭＯＳトランジスタ２８のドレイン５００ｂとの双方に電気的に接続されている。ｎチャネルＭＯＳトランジスタ２８のゲート５０３ｃを有しているインバータゲート５０２ｂは、コンタクト５０４ｂを介してｎチャネルＭＯＳトランジスタ２５のドレイン５００ｅと電気的に接続されている。
【０１２０】
これらのｎチャネルＭＯＳトランジスタ２３、２５、２８を覆うように、シリコン基板５２０上に層間絶縁層５２１が形成されている。
【０１２１】
図２４と図２９とを参照して、層間絶縁層５２１上には金属よりなるビット線５０９と２本のＧＮＤ線５０８ａ、５０８ｂとが形成されている。ビット線５０９と２本のＧＮＤ線５０８ａ、５０８ｂとは、互いに平行に列方向に単位セル領域を横切っている。
【０１２２】
一方のＧＮＤ線５０８ａは、コンタクト５０５ａを介してｎチャネルＭＯＳトランジスタ２５のソース５００ｄに電気的に接続され、かつ他方のＧＮＤ線５０８ｂは、コンタクト５０５ｂを介してｎチャネルＭＯＳトランジスタ２８のソース５００ｃに電気的に接続されている。ビット線５０９は、コンタクト５２７を介してｎチャネルＭＯＳトランジスタ２３のソース／ドレインの一方５００ａと電気的に接続されている。
【０１２３】
これらのビット線５０９と２本のＧＮＤ線５０８ａ、５００ｂを覆うように、層間絶縁層５２１上に層間絶縁層５２２が形成されている。
【０１２４】
図２５と図２９を参照して、層間絶縁層５２２上にはドープトポリシリコン層よりなる配線５１０が形成されている。この配線５１０は、後述する配線５１８とともにメモリセル３５ｂ中のキャパシタ３２の下部電極を形成している。配線５１０において、棒状に突き出た部分５２８はｐチャネル薄膜トランジスタ２４ｂのゲートである。
【０１２５】
配線５１０は、コンタクト５０６を介してｎチャネルＭＯＳトランジスタ２５のゲート５０３ｂを有しているインバータゲート５０２ａに電気的に接続されている。
【０１２６】
この配線５１０を覆うように、層間絶縁層５２２上に層間絶縁層５２３が形成されている。
【０１２７】
図２６と図２９を参照して、層間絶縁層５２３上にはドープトポリシリコン層よりなる配線５１２が形成されている。この配線５１２は、後述する配線５１９とともにメモリセル３５ｂ中のキャパシタ３２の上部電極を形成している。配線５１２において、棒状の部分５１５はｐチャネル薄膜トランジスタ２４ｂのソースであり、ソース５１５にはＶｃｃ電位が与えられている。また、棒状の部分５１５と面積の大きな長方形の部分とをつないでいる部分５１４は、ｐチャネル薄膜トランジスタ２４ｂのチャネル領域である。
【０１２８】
配線５１２は、コンタクト５０７を介してインバータゲート５０２ｂに電気的に接続されている。なお、配線５１０と配線５１２とは、キャパシタ３２を構成する必要から、配線５１０と配線５１２とに挟まれる部分の層間絶縁層５２３の厚みは他の部分よりも薄くなっている。
【０１２９】
配線５１２を覆うように、層間絶縁層５２３上に層間絶縁層５２４が形成されている。
【０１３０】
図２７と図２９とを参照して、層間絶縁層５２４上にはポリシリコン層よりなる配線５１８が形成されている。この配線５１８は、上述した配線５１０とともにメモリセル３５ｂ中のキャパシタ３２の下部電極を形成している。配線５１８において、棒状の部分５１６はｐチャネル薄膜トランジスタ２７ｂのソースであり、ソース５１６にはＶｃｃの電位が与えられている。また、棒状の部分５１６と面積の大きな長方形の部分とをつないでいる部分５１７は、ｐチャネル薄膜トランジスタ２７ｂのチャネル領域である。
【０１３１】
配線５１８は、コンタクト５１１を介して配線５１０に電気的に接続されている。なお、配線５１２と配線５１８とは、キャパシタ３２を構成する必要から、配線５１２と配線５１８とに挟まれる部分の層間絶縁層５２４の厚みは他の部分よりも薄くなっている。
【０１３２】
配線５１８を覆うように、層間絶縁層５２４上に層間絶縁層５２５が形成されている。
【０１３３】
図２８と図２９を参照して、層間絶縁層５２５上にはポリシリコン層よりなる配線５１９が形成されている。この配線５１９は、上述した配線５１２とともにメモリセル３５ｂ中のキャパシタ３２の上部電極を形成している。配線５１９において、棒状に突き出た部分５２９はｐチャネル薄膜トランジスタ２７ｂのゲートである。
【０１３４】
配線５１９は、コンタクト５１３を介して配線５１２に電気的に接続されている。なお、配線５１８と配線５１９とは、キャパシタ３２を構成する必要から、配線５１８と配線５１９とに挟まれる部分の層間絶縁層５２５の厚みは他の部分よりも薄くなっている。このＶｃｃ配線５１２を覆うように、層間絶縁層５２５上に層間絶縁層５２６が形成されている。
【０１３５】
なお、本実施の形態におけるメモリセル３５ｂの動作は、実施の形態１におけるメモリセル３５の動作と同様であるので、その説明は繰り返さない。
【０１３６】
本実施の形態では、インバータ２６、２９の構成において、ｐチャネルＭＯＳトランジスタ２４、２７の変わりに多層積層のｐチャネル薄膜トランジスタ２４ｂ、２７ｂが用いられている。したがって、ｐチャネル薄膜トランジスタの多層積層により平行平板型の積層コンデンサが構成される。これにより、容量素子が別個に形成される必要はなく、メモリセルの平面占有面積が容量素子の分だけさらに縮小可能となる。
【０１３７】
なお、実施の形態１〜３におけるトランスファトランジスタはｎチャネルＭＯＳトランジスタであったが、これに限定されるものではなく、他の種類のトランジスタでもよい。
【０１３８】
実施の形態２における抵抗素子はポリシリコン層からなるものであったが、これに限定されるものではなく、他の種類のものであってもよい。
【０１３９】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【０１４０】
【発明の効果】
以上のように、本発明の半導体記憶装置によれば、行列状に配列された複数のメモリセルの各々において、第１のインバータおよび第２のインバータはクロスカップル接続している。また、容量を蓄える容量素子の第１の電極が第２のインバータの出力ノードに電気的に接続され、第２の電極が第１のインバータの出力ノードに電気的に接続されている。したがって、容量素子からの電荷の漏洩がクロスカップル接続した回路によって補填される。この結果、リフレッシュ動作なしに電荷の漏洩による記憶状態の消失が防止される。さらに、本発明の半導体記憶装置によれば、メモリセル中の容量素子の第１の電極は第２のインバータの出力ノードに電気的に接続され、第２の電極は第１のインバータの出力ノードに電気的に接続されている。このため、これらの第１および第２の電極の各々をセルプレート電位に接続する必要はない。よって、ソフトエラーにより発生した電荷が一方の出力ノードに集中した場合でも、２つの出力ノード間に容量があるために、容量結合によって他方のノード電位が追随して変化する。この結果、２つの出力ノード間の電位差が保存されるために、ソフトエラー現象による記憶データの破壊に対して強い構造が構成される。
【０１４１】
本発明の半導体記憶装置において好ましくは、第１のインバータおよび第２のインバータの各々は、互いに逆導電形の第１のトランジスタと第２のトランジスタとにより構成されており、かつ容量素子は、トランスファゲートトランジスタの上部に形成されている。これにより、インバータの各々のトランジスタは、データ保持時に容量素子からの電荷の漏洩分を補充するためのｐ型トランジスタと、ローレベルの記憶ノードをＧＮＤレベルに保持するためのｎ型トランジスタとで構成可能である。したがって、プロセスルールに応じた最小サイズのトランジスタによる簡易な構成でインバータが構成可能であり、メモリセルの平面占有面積が縮小される。また、容量素子がトランスファゲートトランジスタの上部に形成されているので、表面積の大きな容量素子の電極が形成可能である。
【０１４２】
本発明の半導体記憶装置において好ましくは、第１のインバータおよび第２のインバータの各々の第１のトランジスタは薄膜トランジスタである。薄膜トランジスタは、基板表面に形成されるバルクトランジスタの上層に形成可能であるため、バルクトランジスタを横に配列する場合よりもメモリセルの横方向のスペースが省略され、メモリセルの平面占有面積が一層縮小される。また、各々の第１トランジスタが薄膜トランジスタとされれば、２つの導電性ウェル領域のうち１つが省略可能であり、メモリセル内には単一のウェル領域のみで足りる。したがって、メモリセルの平面占有面積が一層縮小される。
【０１４３】
本発明の半導体記憶装置において好ましくは、第１のインバータの第１トランジスタと第２のインバータの第１トランジスタとを多層に積層することにより容量素子が構成される。この構成により、薄膜トランジスタの多層積層により平行平板型の積層コンデンサが構成されるので、容量素子が薄膜トランジスタとは別個に形成される必要はない。
【０１４４】
本発明の半導体記憶装置において好ましくは、第１のインバータおよび第２のインバータの各々は、抵抗素子とトランジスタとにより構成されており、かつ容量素子は、抵抗素子とトランスファゲートトランジスタとの間に形成されている。メモリセルを形成する際、互いに逆導電形の第１および第２トランジスタがともに基板に形成される場合には、２つの導電性ウェル領域が基板に設けられる必要がある。しかし、一方の導電形トランジスタの代わりに抵抗素子が用いられることにより、２つの導電性ウェル領域のうち１つが省略可能であり、メモリセル内には単一のウェル領域のみで足りる。したがって、メモリセルの平面占有面積が一層縮小される。また、容量素子が抵抗素子とトランスファゲートトランジスタとの間に形成されることにより、容量を形成する電極が抵抗素子を介さないでトランスファゲートトランジスタに電気的に接続されるため、抵抗素子が容量を形成する電極へ影響を与えることが防止される。
【図面の簡単な説明】
【図１】この発明の実施の形態１〜３による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１の半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【図３】本発明の実施の形態１におけるＤＲＡＭのメモリセルアレイの構造の一部を示す平面模式図である。
【図４】図３の単位セル領域ＡおよびＣの平面レイアウト構成を示す平面図である。
【図５】図４の平面レイアウト構成の下層から第１層目を示した平面図である。
【図６】図４の平面レイアウト構成の下層から第２層目を示した平面図である。
【図７】図４の平面レイアウト構成の下層から第３層目を示した平面図である。
【図８】図４の平面レイアウト構成の下層から第４層目を示した平面図である。
【図９】図４の平面レイアウト構成の下層から第５層目を示した平面図である。
【図１０】図４のＸ−Ｘ線に沿う概略断面図である。
【図１１】本発明の実施の形態２の半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【図１２】本発明の実施の形態２におけるＤＲＡＭのメモリセルアレイの構造の一部を示す平面模式図である。
【図１３】図１２の単位セル領域ＡおよびＣの平面レイアウト構成を示す平面図である。
【図１４】図１３の平面レイアウト構成の下層から第１層目を示した平面図である。
【図１５】図１３の平面レイアウト構成の下層から第２層目を示した平面図である。
【図１６】図１３の平面レイアウト構成の下層から第３層目を示した平面図である。
【図１７】図１３の平面レイアウト構成の下層から第４層目を示した平面図である。
【図１８】図１３の平面レイアウト構成の下層から第５層目を示した平面図である。
【図１９】図１３のＸＩＸ−ＸＩＸ線に沿う概略断面図である。
【図２０】本発明の実施の形態３の半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
【図２１】本発明の実施の形態３におけるＤＲＡＭのメモリセルアレイの構造の一部を示す平面模式図である。
【図２２】図２１の単位セル領域ＡおよびＣの平面レイアウト構成を示す平面図である。
【図２３】図２１の平面レイアウト構成の下層から第１層目を示した平面図である。
【図２４】図２１の平面レイアウト構成の下層から第２層目を示した平面図である。
【図２５】図２１の平面レイアウト構成の下層から第３層目を示した平面図である。
【図２６】図２１の平面レイアウト構成の下層から第４層目を示した平面図である。
【図２７】図２１の平面レイアウト構成の下層から第５層目を示した平面図である。
【図２８】図１３の平面レイアウト構成の下層から第６層目を示した平面図である。
【図２９】図２２のＸＸＩＸ−ＸＸＩＸ線に沿う概略断面図である。
【図３０】ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【符号の説明】
１　半導体記憶装置、２　制御信号端子、３　クロック端子、４　アドレス端子、５　データ入出力端子、６　制御信号バッファ、７　クロックバッファ、８アドレスバッファ、９　入出力バッファ、１０　制御回路、１１　行アドレスデコーダ、１２　列アドレスデコーダ、１３　センスアンプ／入出力制御回路、１４　メモリセルアレイ、２１，３１６，４０９，５０９，１００８　ビット線、２２，３０３，４０１，５０１，１００６　ワード線、２３，２５，２８，１００２　ｎチャネルＭＯＳトランジスタ、２４，２７　ｐチャネルＭＯＳトランジスタ、２４ａ，２７ａ　抵抗素子、２４ｂ，２７ｂ　ｐチャネル薄膜トランジスタ、２６，２９　インバータ、３０　電源ノード、３１　接地ノード、３２，１００４　キャパシタ、３３，３４，３６，３７　ノード、３５，３５ａ，３５ｂ，１０００　メモリセル、１００　メモリセル領域、３００，４２６，５３０ｐウェル領域、３０１　ｎウェル領域、３０２，４００，５００　活性領域、３０２ａ，３０２ｂ，４００ａ，４００ｂ，５００ａ，５００ｂ　ソース／ドレイン、３０２ｃ，３０２ｄ，３０２ｆ，３０２ｈ，４００ｃ，４００ｄ，５００ｃ，５００ｄ，５１５，５１６　ソース、３０２ｂ，３０２ｅ，３０２ｇ，３０２ｉ，４００ｂ，４００ｅ，５００ａ，５００ｂ，５００ｅ　ドレイン　、３０４ａ，３０４ｂ，４０２ａ，４０２ｂ，５０２ａ，５０２ｂ　インバータゲート、３０５ａ〜３０５ｃ，３０６ａ，３０６ｂ，４０３ａ〜４０３ｃ，５０３ａ〜５０３ｃ，５２８，５２９　ゲート、３１０　パッド、３１１，４０８，４０８ａ，４０８ｂ，５０８，５０８ａ，５０８ｂ　ＧＮＤ配線、３１２，４１４，４２７ａ，４２７ｂ　Ｖｃｃ配線、３１４，３１５，４１０，４１２、５１０，５１２，５１８，５１９　配線、３２０，４２０，５２０　シリコン基板、３２１〜３２５，４２１〜４２５，５２１〜５２６　絶縁層、３２６　フィールド酸化膜、４０４ａ，４０４ｂ，４０５〜４０７，４１１，４１３，４１５，５０４ａ，５０４ｂ，５０５〜５０７，５１１，５１３，５２７，３０７１〜３０７３，３０８０，３０８１，３０９０〜３０９２　コンタクト、４４１，４４２，５４１，５４２　ゲート絶縁層、５１４，５１７　ｐチャネル領域、１０１０　セルプレート電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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