(57)【要約】【課題】パラレルの符号データをデコードしてパラレルの復号データを出力することができ、かつ、従来よりも小規模に構成されるデコーダを実現する。【解決手段】遅延部２０２は、パラレルの符号データを遅延して、並列化誤り訂正部２０６に出力する。並列化シンドローム発生部２０３は、パラレルの符号データに対応するシンドローム多項式の係数を算出する。誤り位置・誤り評価多項式算出部２０４は、誤り位置多項式係数および誤り評価多項式係数を算出する。誤りパターン算出部２０７は、パラレルの誤りパターンを算出する。誤りパターン加算部２０８は、遅延されたパラレルの符号データに、パラレルの誤りパターンを加算して、パラレルの復号データを生成する。本発明は、符号データを受信する受信装置、情報記録媒体から符号データを再生する再生装置等に適用することができる。【選択図】      図１４
2004165867.tif 000002
【特許請求の範囲】
【請求項１】
受信した符号データ、または、情報記録媒体から読み出した符号データを復号するデータ処理装置において、
分配された一方のパラレル符号データに基づき、前記パラレル符号データに対応するパラレルの誤りパターンデータを算出する算出手段と、
前記算出手段によって前記パラレルの誤りパターンデータが算出されるまで、分配された他方の前記パラレル符号データを遅延させる遅延手段と、
前記遅延手段によって遅延された他方の前記パラレル符号データに、前記算出手段によって算出された前記パラレルの誤りパターンデータを加算して、パラレル復号データを生成する生成手段と
を含むことを特徴とするデータ処理装置。
【請求項２】
前記算出手段は、
分配された一方のパラレル符号データに基づき、前記パラレル符号データに対応するシンドローム多項式係数を演算する第１の演算手段と、
前記第１の演算手段によって演算された前記シンドローム多項式係数に基づき、少なくとも誤り位置多項式係数を演算する第２の演算手段と、
前記第２の演算手段によって演算された前記誤り位置多項式係数に基づき、少なくとも前記パラレルの誤りパターンデータを演算する第３の演算手段と
を含む
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記算出手段によって算出された前記パラレルの誤りパターンデータを保持する保持手段を
さらに含むことを特徴とする請求項１に記載のデータ処理装置。
【請求項４】
受信した符号データ、または、情報記録媒体から読み出した符号データを復号するデータ処理装置のデータ処理方法において、
分配された一方のパラレル符号データに基づき、前記パラレル符号データに対応するパラレルの誤りパターンデータを算出する算出ステップと、
前記算出ステップの処理によって前記パラレルの誤りパターンデータが算出されるまで、分配された他方の前記パラレル符号データを遅延させる遅延ステップと、
前記遅延ステップの処理で遅延された他方の前記パラレル符号データに、前記算出ステップの処理で算出された前記パラレルの誤りパターンデータを加算して、パラレル復号データを生成する生成ステップと
を含むことを特徴とするデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理装置および方法に関し、例えば、受信した符号データ、あるいは、情報記録媒体から読み出した符号データを復号する場合に用いて好適なデータ処理装置および方法に関する。
【０００２】
【従来の技術】
一般に、ディジタルデータを通信したり、情報記録媒体に記録したりする場合、通信エラーや読み出しエラーを訂正するため、ディジタルデータに誤り検出符号や誤り訂正符号等の冗長性を付加する符号化処理（エンコード処理）が施される。符号化処理としては、例えば、ＲＳ（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）符号化処理、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｅｎｇｈｅｍ）符号化処理等が知られている。
【０００３】
図１は、従来の一般的な通信システムの構成例を示している。この通信システムにおいて、送信側のエンコーダ１は、ディジタルデータであるソース信号に、誤り検出符号や誤り訂正符号等の冗長性を付加してエンコードし、符号データを生成する。
【０００４】
生成された符号データは、通信路２を介してデコーダ３に送信される。ただし、通信路２を通過する符号データには、ノイズ等の影響によって誤り（エラー）が生じてしまうことがある。
【０００５】
受信側のデコーダ３は、受信された符号データに生じているエラーを、誤り検出符号や誤り訂正符号に基づいて訂正してデコードし、復号データを生成する。
【０００６】
図２は、図１のデコーダ３の構成例を示している。このデコーダ３は、シリアル入力される符号データＩＤＡＴＡをデコードして、復号データＯＤＡＴＡをシリアル出力するものである。以下、デコーダ３にシリアル入力される符号データの各種のパラメータを、符号長ｎ＝ｍ×ｊ、訂正数ｔ、有限体Ｆ（ｑｋ）（ｑ＝ｐｓ、ｐは素数）とする。
【０００７】
デコーダ３にシリアル入力された符号データは、遅延部１２およびシンドローム発生部１３に分配される。
【０００８】
制御部１１は、デコーダ３の全体を制御する。遅延部１２は、自己に入力された符号データと同一の符号データに対するシンドローム発生部１３および誤り位置・誤り評価多項式算出部１４による処理が終了するまで、入力された符号データを遅延して誤り訂正部１５に出力する。
【０００９】
シンドローム発生部１３は、入力された符号データに対応するシンドローム多項式係数を算出して、誤り位置・誤り評価多項式算出部１４に出力する。誤り位置・誤り評価多項式算出部１４は、入力されたシンドローム多項式係数に基づき、誤り位置多項式係数および誤り評価多項式係数を算出して、誤り訂正部１５に出力する。
【００１０】
誤り訂正部１５は、誤り位置・誤り評価多項式算出部１４から入力される誤り位置多項式係数および誤り評価多項式係数に基づいて誤りパターンＩＰＡＴを算出し、遅延部１２から入力された対応する符号データＩＤＡＴＡに誤りパターンを加算することによって復号データを生成する。
【００１１】
図３は、図２のシンドローム発生部１３の構成例を示している。シンドローム発生部１３に入力された符号データＩＤＡＴＡは、制御部２１を介してシンドローム算出部２２に入力される。シンドローム算出部２２は、制御部２１による制御に基づき、符号データＩＤＡＴＡに対応するシンドローム多項式係数ＳＤＭを算出し、誤り訂正部１５に出力する。
【００１２】
図４は、図３のシンドローム算出部２２の構成例を示している。シンドローム算出部２２は、位数ｑｋの有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すα１倍乗算器３５−１乃至α２ｔ倍乗算器３５−２ｔ、加算器３１−１乃至３１−２ｔ、セレクタ３２−１乃至３２−２ｔ、レジスタ３３−１乃至３３−２ｔ、およびセレクタ３４−１乃至３４−２ｔから構成される。
【００１３】
セレクタ３２−１乃至３２−２ｔ、およびセレクタ３４−１乃至３４−２ｔは、制御部２１からの制御に従って出力を切り替える。また、レジスタ３３−１乃至３３−２ｔは、デコーダ３のシステムクロックに同期して、それぞれが保持しているシンドローム多項式係数ＳＤＭ  １乃至ＳＤＭ  ２ｔを、それぞれ対応するセレクタ３４−１乃至３４−２ｔ、および誤り位置・誤り評価多項式算出部１４に出力する。
【００１４】
シンドローム算出部２２に入力される符号データＩＤＡＴＡが、
ＩＤＡＴＡ：Ｒｎ−１，Ｒｎ−２，Ｒｎ−３，…，Ｒ１，Ｒ０
の順序でシリアル入力されたとき、
シンドローム多項式係数ＳＤＭ  ｉ（１≦ｉ≦２ｔ）
＝Ｒｎ−１αｉ（ｎ−１）＋Ｒｎ−２αｉ（ｎ−２）＋…＋Ｒｉα＋Ｒ０
が、動作開始からｎ＋βクロック後に出力されることになる。ここで、βは、ｎと独立した値である。
【００１５】
図５は、図２の誤り訂正部１５の第１の構成例を示している。当該第１の構成例は、符号データＩＤＡＴＡの符号化方式がＲＳ符号化などであって、誤り位置・誤り評価多項式算出部１４から、誤り位置多項式係数ＳＧＭおよび誤り評価多項式係数ＯＭＧが入力される場合に対応する構成例である。
【００１６】
誤り訂正部１５の第１の構成例は、誤り位置・誤り評価多項式算出部１４から入力される誤り位置多項式係数ＳＧＭおよび誤り評価多項式係数ＯＭＧに基づき、誤りパターンＩＰＡＴおよび誤り位置ＩＬＯＣを算出する誤りパターン算出部４１、並びに遅延部１２からの符号データＩＤＡＴＡに誤りパターンＩＰＡＴを加算して、復号データＯＤＡＴＡを生成する誤りパターン加算部４２から構成される。
【００１７】
図６は、図５の誤りパターン算出部４１の構成例を示している。誤りパターン算出部４１は、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔがそれぞれ入力されるセレクタ５１−０乃至５１−ｔ、有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すα１倍乗算器５４−１乃至αｔ倍乗算器５４−ｔ、レジスタ５２−０乃至５２−ｔ、１倍乗算器５３−１乃至ｔ倍乗算器５３−ｔ、レジスタ５２−０乃至５２−ｔの出力を合算する加算器５５、ＮＯＴ演算器５６、１倍乗算器５３−１乃至ｔ倍乗算器５３−ｔの出力を合算する加算器５７、加算器５７の出力の逆元を生成する逆元生成部（ＩＮＶ）５８、および乗算器５９，６０から構成される。
【００１８】
さらに、誤りパターン算出部４１は、誤り評価多項式係数ＯＭＧ  ０乃至ＳＧＭ  ｔ−１が入力されるセレクタ７１−０乃至７１−ｔ、有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すα倍乗算器７３−１乃至αｔ−１倍乗算器５４−（ｔ−１）、レジスタ７２−０乃至７２−（ｔ−１）、α１倍乗算器７３−１乃至αｔ−１倍乗算器７３−（ｔ−１）、およびレジスタ７２−０乃至７２−ｔから構成される。
【００１９】
セレクタ５１−０乃至５１−ｔおよびセレクタ７１−０乃至７１−（ｔ−１）は、制御部１１からの制御に従い、所定のタイミングで出力を切り替える。レジスタ５２−０乃至５２−ｔおよびレジスタ７２−０乃至７２−（ｔ−１）は、デコーダ３のシステムクロックに同期して、それぞれが保持する値を後段に出力する。以上のように構成される誤りパターン算出部４１においては、動作開始からγクロック後に、ＮＯＴ演算器５６から誤り位置ＩＬＯＣが出力され、乗算器６０から誤りパターンＩＰＡＴが出力される。ここで、γは、ｎと独立した値である。
【００２０】
図７は、図５の誤りパターン加算部４２の構成例を示している。誤りパターン加算部４２は、誤りパターン算出部４１からの誤り位置ＩＬＯＣおよび誤りパターンＩＰＡＴが入力される誤り情報格納部８１、および符号データＩＤＡＴＡに誤りパターンＩＰＡＴを加算する加算部８３から構成される。誤り情報格納部８１は、入力された誤りパターンＩＰＡＴを、内蔵するメモリ８２に保持させて所定のタイミングだけ遅延させた後、加算部８３に供給する。加算部８３は、上段の遅延部１２から入力された符号データＩＤＡＴＡと、それに対応する誤り情報格納部８１から供給される誤りパターンＩＰＡＴを加算して、復号データＯＤＡＴＡを生成する。
【００２１】
なお、加算部８３が復号データＯＤＡＴＡを出力するタイミングは、誤りパターン加算部４２に誤り位置ＩＬＯＣおよび誤りパターンＩＰＡＴが入力されてから、ｎ＋δクロック後である。ここで、δは、ｎと独立した値である。
【００２２】
次に、図８は、図２の誤り訂正部１５の第２の構成例を示している。当該第２の構成例は、符号データＩＤＡＴＡの符号化方式がＢＣＨ符号化等であって、誤り位置・誤り評価多項式算出部１４から誤り位置多項式係数ＳＧＭだけが入力される場合に対応する構成例である。
【００２３】
誤り訂正部１５の第２の構成例は、誤り位置・誤り評価多項式算出部１４から入力される誤り位置多項式係数ＳＧＭに基づき、誤りパターンＩＰＡＴを算出する誤りパターン算出部１０１、および遅延部１２からの符号データＩＤＡＴＡに誤りパターンＩＰＡＴを加算して、復号データＯＤＡＴＡを生成する誤りパターン加算部１０２から構成される。
【００２４】
図９は、図８の誤りパターン算出部１０１の構成例を示している。誤りパターン算出部１０１は、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔが入力されるセレクタ１１１−０乃至１１１−ｔ、レジスタ１１２−０乃至１１２−ｔ、有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すα１倍乗算器１１３−１乃至αｔ倍乗算器１１３−ｔ、レジスタ１１２−０乃至１１２−ｔの出力を合算する加算器１１４、およびＮＯＴ演算器１１５から構成される。
【００２５】
セレクタ１１１−０乃至１１１−ｔは、制御部１１からの制御に従い、所定のタイミングで出力を切り替える。レジスタ１１２−０乃至１１２−ｔは、デコーダ３のシステムクロックに同期して、それぞれが保持するデータを後段に出力する。以上のように構成される誤りパターン算出部１０１においては、動作開始からγクロック後に、ＮＯＴ演算器１１５から誤り位置ＩＬＯＣが出力される。ここで、γは、ｎと独立した値である。
【００２６】
図１０は、図８の誤りパターン加算部１０２の構成例を示している。誤りパターン加算部１０２は、誤りパターン算出部１０１からの誤りパターンＩＰＡＴが入力される誤り情報格納部１２１、および加算部１２３から構成される。誤り情報格納部１２１は、入力された誤りパターンＩＰＡＴを、内蔵するメモリ１２２に保持させて所定のタイミングだけ遅延させた後、加算部１２３に供給する。加算部１２３は、上段の遅延部１２から入力された符号データＩＤＡＴＡと、それに対応する、誤り情報格納部８１から供給される誤りパターンＩＰＡＴを加算して、復号データＯＤＡＴＡを生成する。
【００２７】
なお、加算部８３が復号データＯＤＡＴＡを出力するタイミングは、誤りパターン加算部４２に誤り位置ＩＬＯＣおよび誤りパターンＩＰＡＴが入力されてからｎ＋δクロック後である。ここで、δは、ｎと独立した値である。
【００２８】
以上説明したように、図２に示されたデコーダ３によれば、シンドローム発生部１３においてｎ＋βクロック、誤り訂正部１５においてｎ＋γ＋δクロックだけ遅延が発生する。したがって、デコーダ３に符号データＩＤＡＴＡがシリアル入力された後、復号データＯＤＡＴＡがシリアル出力されるまでに、少なくとも２ｎクロックの遅延が生じることになるので、符号データの符号長ｎの値が大きければ大きいほど、復号データＯＤＡＴＡが出力されるまでの遅延時間が長くなってしまう。
【００２９】
そこで、復号データＯＤＡＴＡが出力されるまでの遅延時間をより短くするために、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］をデコードすることができるデコーダの実現が望まれる。ここで、ｍについては、符号長ｎ＝ｍ×ｊであり、ｊは自然数である。
【００３０】
ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］をデコード可能なデコーダを実現するためには、主に、シンドローム発生部におけるシンドローム算出部、および誤り訂正部における誤りパターン算出部をパラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］に対応させる必要がある。
【００３１】
図１１は、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］に対応するシンドローム算出部１３１の構成例を示している。このシンドローム算出部１３１は、符号データＩＤＡＴＡ［ｉ］を処理するシリアルデータ処理部１４１−ｉ（０≦ｉ≦ｍ−１）、４ｔ個のセレクタ、および２ｔ個のレジスタから構成される。これらのセレクタは、上段から入力される制御信号に従って出力を切り替え、これらのレジスタは、デコーダのシステムクロックに同期して、保持した値を後段に出力する。
【００３２】
シリアル処理部１４１−０は、２ｔ個の乗算器、および４ｔ個の加算器から構成される。シリアル処理部１４１−１乃至１４１−（ｍ−１）についても同様に構成されるので、その説明は省略する。
【００３３】
図１２は、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］の符号化方式がＢＣＨ符号化等であって、誤り位置多項式係数ＳＧＭだけが入力される誤りパターン算出部１５１の構成例を示している。
【００３４】
誤りパターン算出部１５１は、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔがそれぞれ入力されるセレクタ１５２−０乃至１５２−ｔ、および符号データＩＤＡＴＡ［ｉ］に対応する誤りパターンＩＰＡＴ［ｉ］を演算するためのシリアル処理部１６１−ｉ（０≦ｉ≦ｍ−１）から構成される。セレクタ１５２−０乃至１５２−ｔは、上段から入力される制御信号に従って出力を切り替える。
【００３５】
シリアル処理部１６１−０は、（ｔ＋１）個のαｔ倍乗算器、（ｔ＋１）個のレジスタ、加算器、およびＮＯＴ演算器から構成される。これらのこれらのレジスタは、システムクロックに同期して、保持した値を後段に出力する。シリアル処理部１６１−１乃至１６１−（ｍ−１）についても同様に構成されるので、その説明は省略する。
【００３６】
図１３は、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］の符号化方式がＲＳ符号化等であって、誤り位置多項式係数ＳＧＭおよび誤り評価多項式係数ＯＭＧが入力される誤りパターン算出部１７１の構成例を示している。
【００３７】
誤りパターン算出部１７１は、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔがそれぞれ入力されるセレクタ１７２−０乃至１７２−ｔ、誤り評価多項式係数ＯＭＧ  ０乃至ＯＭＧ  （ｔ−１）がそれぞれ入力されるセレクタ１７３−０乃至１７３−（ｔ−１）、並びに、誤り位置ＩＬＯＣ［ｉ］（０≦ｉ≦ｍ−１）および誤りパターンＩＰＡＴ［ｉ］を演算するためのｍ個のシリアル処理部１７４−ｉから構成される。
【００３８】
シリアル処理部１７４−０は、セレクタ１７２−０乃至１５２−ｔの出力を処理する２ｔ個の乗算器、（ｔ＋１）個のレジスタ、セレクタ１７３−０乃至１７３−（ｔ−１）の出力を処理する（ｔ−１）個の乗算器、およびｔ個のレジスタ等から構成される。
【００３９】
シリアル処理部１７４−１乃至１７４−（ｍ−１）も、シリアル処理部１７４−０と同様に構成されるのでその説明は省略する。
【００４０】
なお、上述した図１３のシリアル処理部１７４のような、ｍ次パラレル入力される符号データをデコードする回路に関して記載されている先行技術文献は存在しない。
【００４１】
【発明が解決しようとする課題】
以上説明したように、例えば、図１３のシリアル処理部１７４のように、シリアルなＩＤＡＴＡ［ｉ］（０≦ｉ≦ｍ−１）に対応する誤り位置ＩＬＯＣ［ｉ］および誤りパターンＩＰＡＴ［ｉ］を生成する回路をｍ個並べただけでも、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］をデコードすることは可能である。しかしながら、シリアル処理部１７４等をｍ個並べて誤りパターン算出部を構成した場合、その回路規模が大きくなってしまう。図１１に示されたシンドローム算出部１３１、および図１２に示された誤りパターン算出部１５１についても同様である。
【００４２】
そこで、より回路規模が小型化されたスペース効率が高いデコーダの実現が望まれる。
【００４３】
本発明はこのような状況に鑑みてなされたものであり、パラレル入力される符号データをデコードして復号データをパラレル出力することができ、かつ、従来よりも小規模に構成されるデコーダを実現できるようにすることを目的とする。
【００４４】
【課題を解決するための手段】
本発明のデータ処理装置は、分配された一方のパラレル符号データに基づき、パラレル符号データに対応するパラレルの誤りパターンデータを算出する算出手段と、算出手段によってパラレルの誤りパターンデータが算出されるまで、分配された他方のパラレル符号データを遅延させる遅延手段と、遅延手段によって遅延された他方のパラレル符号データに、算出手段によって算出されたパラレルの誤りパターンデータを加算して、パラレル復号データを生成する生成手段とを含むことを特徴とする。
【００４５】
前記算出手段は、分配された一方のパラレル符号データに基づき、パラレル符号データに対応するシンドローム多項式係数を演算する第１の演算手段と、第１の演算手段によって演算されたシンドローム多項式係数に基づき、少なくとも誤り位置多項式係数を演算する第２の演算手段と、第２の演算手段によって演算された誤り位置多項式係数に基づき、少なくともパラレルの誤りパターンデータを演算する第３の演算手段とを含むようにすることができる。
【００４６】
本発明のデータ処理装置は、算出手段によって算出されたパラレルの誤りパターンデータを保持する保持手段をさらに含むことができる。
【００４７】
本発明のデータ処理方法は、分配された一方のパラレル符号データに基づき、パラレル符号データに対応するパラレルの誤りパターンデータを算出する算出ステップと、算出ステップの処理によってパラレルの誤りパターンデータが算出されるまで、分配された他方のパラレル符号データを遅延させる遅延ステップと、遅延ステップの処理で遅延された他方のパラレル符号データに、算出ステップの処理で算出されたパラレルの誤りパターンデータを加算して、パラレル復号データを生成する生成ステップとを含むことを特徴とする。
【００４８】
本発明のデータ処理装置および方法においては、分配された一方のパラレル符号データに基づき、パラレル符号データに対応するパラレルの誤りパターンデータが算出される。また、算出の処理によってパラレルの誤りパターンデータが算出されるまで、分配された他方のパラレル符号データが遅延される。そして、遅延された他方のパラレル符号データに、算出されたパラレルの誤りパターンデータが加算されてパラレル復号データが生成される。
【００４９】
【発明の実施の形態】
図１４は、本発明を適用したデコーダの構成例を示している。このデコーダ２００は、図１に示された通信システムのデコーダ３に代わるものであり、ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］を入力とし、ｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を出力するものである。
【００５０】
以下、デコーダ２００にｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］の各種のパラメータを、符号長ｎ＝ｍ×ｊ、訂正数ｔ、有限体Ｆ（ｑｋ）（ｑ＝ｐｓ、ｐは素数）とする。
【００５１】
デコーダ２００に入力されたｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］は、遅延部２０２および並列化シンドローム発生部２０３に分配される。制御部２０１は、デコーダ２００の全体を制御する。
【００５２】
遅延部２０２は、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］を、並列化シンドローム発生部２０３側に分配された同一の符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］に基づいて、ｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］が算出されるまで遅延して、並列化誤り訂正部２０６に出力する。
【００５３】
並列化シンドローム発生部２０３は、ｍ次パラレル入力される符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］に対応するシンドローム多項式係数ＳＤＭ  １乃至ＳＤＭ  ２ｔを算出し、誤り位置・誤り評価多項式算出部２０４に出力する。誤り位置・誤り評価多項式算出部２０４は、入力されたシンドローム多項式係数ＳＤＭ  １乃至ＳＤＭ  ２ｔに基づき、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔ、および誤り評価多項式係数ＯＭＧ  ０乃至ＯＭＧ  ｔ−１を算出して、並列化誤り訂正部２０６に出力する。
【００５４】
なお、誤り位置・誤り評価多項式算出部２０４は、符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］の符号化方式がＢＣＨ符号化である場合、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔだけを並列化誤り訂正部２０６に出力する。
【００５５】
並列化誤り訂正部２０６の誤りパターン算出部２０７は、入力される誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔおよび誤り評価多項式係数ＯＭＧ  ０乃至ＯＭＧ  ｔ−１に基づいて、ｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］を算出する。誤りパターン加算部２０８は、遅延部２４から入力されるｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］に、算出された誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］を加算して、ｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を生成する。
【００５６】
図１５は、図１４の並列化シンドローム発生部２０３の構成例を示している。並列化シンドローム発生部２０３に入力されたｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］は、制御部２１１を介して並列化シンドローム算出部２１２に入力される。並列化シンドローム算出部２１２は、制御部２１１からの制御に基づき、ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］に対応するシンドローム多項式係数ＳＤＭ  １乃至ＳＤＭ  ２ｔを算出し、並列化誤り訂正部２０６に出力する。
【００５７】
図１６は、図１５の並列化シンドローム算出部２１２の構成例を示している。並列化シンドローム算出部２１２は、ｍ個のα１倍乗算器２２１−１−０乃至２２１−１−（ｍ−１）、ｍ個のα２倍乗算器（不図示）、…、ｍ個のα２ｔ倍乗算器２２１−２ｔ−０乃至２２１−２ｔ−（ｍ−１）、（ｍ×２ｔ）個の加算器２２２−１−０乃至２２１−２ｔ−（ｍ−１）、２ｔ個のセレクタ２２３−１乃至２２３−２ｔ、２ｔ個のレジスタ２２４−１乃至２２４−２ｔ、および２ｔ個のセレクタ２２５−１乃至２２５−２ｔから構成される。各セレクタは、制御部２０１からの制御に従って出力を切り替える。各レジスタは、デコーダ２００のシステムクロックに同期して、保持する値を後段に出力する。
【００５８】
ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］のうちの符号データＩＤＡＴＡ［ｉ］（０≦ｉ≦ｍ−１）は、加算器２２２−１−ｉ乃至２２２−２ｔ−ｉに入力される。
【００５９】
並列化シンドローム算出部２１２にｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］が以下の順序で入力されたとき、
2004165867.tif 000003
シンドローム多項式係数ＳＤＭ  ｉ（１≦ｉ≦２ｔ）
＝Ｒｎ−１αｉ（ｎ−１）＋Ｒｉ（ｎ−２）αｉ（ｎ−２）＋…＋Ｒｉα＋Ｒ０
が、動作開始からｊ＋βクロック後に出力されることになる。ここで、βは、ｊと独立した値である。
【００６０】
次に、図１７および図１８は、図１４に示された誤りパターン算出部２０７の第１の構成例を示している。当該第１の構成例は、ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］の符号化方式がＲＳ符号化などであって、誤り位置・誤り評価多項式算出部２０４から、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔＯＹＯＢＩ誤り評価多項式係数ＯＭＧ  ０乃至ＯＭＧ  ｔ−１が入力される場合に対応する構成例である。
【００６１】
図１７は、誤りパターン算出部２０７の第１の構成例のうち、誤り位置多項式係数ＳＧＭを処理する部分（以下、誤り位置多項式係数処理部２０７−１を称する）を示している。図１８は、誤りパターン算出部２０７の第１の構成例のうち、誤り評価多項式係数ＯＭＧを処理する部分（以下、誤り評価多項式係数処理部２０７−２を称する）を示している。なお、図示の関係上、誤り位置多項式係数処理部２０７−１と誤り位置多項式係数処理部２０７−２とを分離して示しているが、実際には両者は一体化されている。
【００６２】
図１７に示された誤り位置多項式係数処理部２０７−１は、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔがそれぞれ入力されるｔ＋１個のセレクタ２５１−０乃至２５１−ｔ、有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すｍ個のα１倍乗算器２５２−１−０乃至２５２−１−（ｍ−１）、ｍ個のα２倍乗算器（不図示）、…、ｍ個のαｔ倍乗算器２５２−ｔ−０乃至２５２−ｔ−（ｍ−１）、ｍ個の１倍乗算器２５３−１−０乃至２５３−１−（ｍ−１）、ｍ個の２倍乗算器（不図示）、…、ｍ個のｔ倍乗算器２５３−ｔ−０乃至２５３−ｔ−（ｍ−１）、２ｍ個の加算器２５４−０乃至２５４−（ｍ−１）および加算器２５５−０乃至２５５−（ｍ−１）、並びにｍ個の加算器２５６−０乃至２５６−（ｍ−１）から構成される。さらに、誤り位置多項式係数処理部２０７−１は、それぞれｍ個のレジスタ、ＮＯＴ演算器、および逆元生成器（ＩＮＶ）から構成される。
【００６３】
各セレクタは、制御部２０１からの制御に従って出力を切り替える。各レジスタは、デコーダ２００のシステムクロックに同期して保持する値を後段に出力する。
【００６４】
例えば、セレクタ２５１−１の出力に対するα１倍乗算器２５２−１−１乃至２５２−１−（ｍ−１）のそれぞれによるα１の乗算は行列演算であるので、実際には、複数回のα１の乗算を、複数の行列を予め合成した１つの行列を用いた１回の行列演算によって実行することができる。同様に、セレクタ２５１−ｔの出力に対するαｔ倍乗算器２５２−ｔ−１乃至２５２−ｔ−（ｍ−１）による複数回のαｔの乗算も、実際には１回の行列演算によって実行することができる。
【００６５】
図１８に示された誤り評価多項式係数処理部２０７−２は、誤り位置多項式係数ＯＭＧ  ０乃至ＳＧＭ  ｔ−１がそれぞれ入力されるｔ個のセレクタ２６１−０乃至２６１−（ｔ−１）、有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すｍ個のα１倍乗算器２６２−１−０乃至２６２−１−（ｍ−１）、ｍ個のα２倍乗算器（不図示）、…、ｍ個のαｔ−１倍乗算器２６２−（ｔ−１）−０乃至２６２−（ｔ−１）−（ｍ−１）、ｍ個の加算器２６３−０乃至２６３−（ｍ−１）から構成される。さらに、誤り評価多項式係数処理部２０７−２は、ｍ個のレジスタ、およびｍ個の−１倍乗算器から構成される。各セレクタは、制御部２０１からの制御に従って出力を切り替える。各レジスタは、デコーダ２００のシステムクロックに同期して保持する値を後段に出力する。
【００６６】
例えば、セレクタ２６１−１の出力に対するα１倍乗算器２６２−１−１乃至２６２−１−（ｍ−１）にそれぞれによるα１の乗算は行列演算であるので、実際には、複数回のα１の乗算を、複数の行列を合成した１つの行列を用いた１回の行列演算によって実行することができる。同様に、セレクタ２６１−（ｔ−１）の出力に対するαｔ−１倍乗算器２６２−（ｔ−１）−０乃至２５２−（ｔ−１）−（ｍ−１）による複数回のαｔ−１の乗算も、実際には１回の行列演算によって実行することができる。
【００６７】
以上のように構成される誤りパターン算出部２０７の第１の構成例からは、動作開始からγクロック後にｍ次パラレルの誤り位置ＩＬＯＣ［０］乃至ＩＬＯＣ［ｍ−１］、およびｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］が出力される。
【００６８】
図１７および図１８に示された誤りパターン算出部２０７の第１の構成例と、図１３に示されたｍ次パラレルに対応する従来の誤りパターン算出部１７１を比較して明らかなように、誤りパターン算出部２０７の第１の構成例は、誤りパターン算出部１７１よりも構成するパーツ数が少ないので、より小規模な回路として実現することが可能である。
【００６９】
次に、図１９は、図１７および図１８に示された誤りパターン算出部２０７の第１の構成例に対応する誤りパターン加算部２０８の第１の構成例を示している。
【００７０】
当該第１の構成例は、誤りパターン算出部２０７からのｍ次パラレルの誤り位置ＩＬＯＣ［０］乃至ＩＬＯＣ［ｍ−１］および誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］が入力される誤り情報格納部２８１、および加算部２８３から構成される。誤り情報格納部２８１は、入力されたｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］を、内蔵するメモリ２８２に保持させて所定のタイミングだけ遅延させた後、加算部２８３に供給する。
【００７１】
加算部２８３は、内蔵する加算器２８４−０乃至２８４−（ｍ−１）により、上段の遅延部２０２から入力されたｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］と、それに対応する誤り情報格納部２８１から供給されるｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］を加算して、ｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を生成する。なお、加算部２８３がｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を出力するタイミングは、誤りパターン加算部２０８に誤り位置ＩＬＯＣおよび誤りパターンＩＰＡＴが入力されてからｊ＋δクロック後である。ここで、δは、ｊと独立した値である。
【００７２】
次に、図２０は、図１４に示された誤りパターン算出部２０７の第２の構成例を示している。当該第２の構成例は、ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］の符号化方式がＢＣＨ符号化などであって、誤り位置・誤り評価多項式算出部２０４から、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔだけが入力される場合に対応する構成例である。
【００７３】
誤りパターン算出部２０７の第２の構成例は、誤り位置多項式係数ＳＧＭ  ０乃至ＳＧＭ  ｔがそれぞれ入力されるｔ＋１個のセレクタ３０１−０乃至３０１−ｔ、有限体Ｆ（ｑｋ）の所定の原始根をαとした場合におけるＦ（ｑｋ）上演算器を成すｍ個のα１倍乗算器３０２−１−０乃至３０２−１−（ｍ−１）、ｍ個のα２倍乗算器（不図示）、…、ｍ個のαｔ倍乗算器３０２−ｔ−０乃至３０２−ｔ−（ｍ−１）、ｍ個の加算器３０３−０乃至３０３−（ｍ−１）から構成される。さらに、誤りパターン算出部２０７の第２の構成例は、複数のレジスタ、複数のＮＯＴ演算部によって構成される。各セレクタは、制御部２０１からの制御に従って出力を切り替える。各レジスタは、デコーダ２００のシステムクロックに同期して保持する値を後段に出力する。
【００７４】
例えば、セレクタ３０１−１の出力に対するα１倍乗算器３０２−１−１乃至２５２−１−（ｍ−１）のそれぞれによるα１の乗算は行列演算であるので、実際には、複数回のα１の乗算を、合成した行列を用いた１回の行列演算によって実行することができる。同様に、セレクタ３０１−ｔの出力に対するαｔ倍乗算器３０２−ｔ−１乃至３０２２５２−ｔ−（ｍ−１）による複数回のαｔの乗算も、実際には１回の行列演算によって実行することができる。
【００７５】
以上のように構成される誤りパターン算出部２０７の第２の構成例からは、動作開始からγクロック後にｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］が出力される。
【００７６】
図２０に示された誤りパターン算出部２０７の第２の構成例と、図１２に示された従来のｍ次パラレルに対応する誤りパターン算出部１５１を比較して明らかなように、誤りパターン算出部２０７の第２の構成例は、誤りパターン算出部１５１よりも構成するパーツ数が少ないので、より小規模な回路として実現することが可能である。
【００７７】
次に、図２１は、図２０に示された誤りパターン算出部２０７の第２の構成例に対応する誤りパターン加算部２０８の第２の構成例を示している。
【００７８】
当該第２の構成例は、誤りパターン算出部２０７からの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］が入力される誤り情報格納部３２１、および加算部３２３から構成される。誤り情報格納部３２１は、入力されたｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］を、内蔵するメモリ３２２に保持させて所定のタイミングだけ遅延させた後、加算部３２３に供給する。
【００７９】
加算部３２３は、内蔵する加算器３２４−０乃至３２４−（ｍ−１）により、上段の遅延部２０２から入力されたｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］と、それに対応する誤り情報格納部３２１から供給されるｍ次パラレルの誤りパターンＩＰＡＴ［０］乃至ＩＰＡＴ［ｍ−１］を加算して、ｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を生成する。なお、加算部２８３がｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を出力するタイミングは、誤りパターン加算部２０８に誤り位置ＩＬＯＣおよび誤りパターンＩＰＡＴが入力されてからｊ＋δクロック後である。ここで、δは、ｊと独立した値である。
【００８０】
以上説明したように、並列化シンドローム発生部２０３においてｊ＋βクロック、誤りパターン算出部２０７ではγクロック、誤りパターン加算部２０８ではｊ＋δクロックだけ遅延が発生する。したがって、デコーダ２００の全体としては、ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］が入力された後、遅延時間に２ｊ＋（β＋γ＋δ）クロックを要して、ｍ次パラレルの復号データＯＤＡＴＡ［０］乃至ＯＤＡＴＡ［ｍ−１］を出力することできる。
【００８１】
ところで、デコーダ２００にｍ次パラレル入力する符号データＩＤＡＴＡは、その符号長ｎが必ずしもｍの倍数でなくてもかまわない。例えば、符号長ｎがｎ＝ｍ×ｊ−ａ（０＜ａ＜ｍ）である場合、ｍ次パラレルの符号データＩＤＡＴＡ［０］乃至ＩＤＡＴＡ［ｍ−１］として、
2004165867.tif 000004
を、ｍ次パラレル入力するようにすればよい。
【００８２】
本発明は、通信システムの受信側のデコーダだけではなく、例えば、情報記録媒体から符号データを再生する再生装置に適用することも可能である。
【００８３】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【００８４】
【発明の効果】
以上のように、本発明によれば、パラレルの符号データをデコードしてパラレルの復号データを出力することができ、かつ、従来よりも小規模に構成されるデコーダを実現することが可能となる。
【図面の簡単な説明】
【図１】ディジタルデータを符号化して通信する通信システムの構成例を示すブロック図である。
【図２】図１に示されたデコーダの従来の構成例を示すブロック図である。
【図３】図２のシンドローム発生部の構成例を示すブロック図である。
【図４】図３のシンドローム算出部の構成例を示すブロック図である。
【図５】図２に示された誤り訂正部の第１の構成例を示すブロック図である。
【図６】図５の誤りパターン算出部の構成例を示すブロック図である。
【図７】図５の誤りパターン加算部の構成例を示すブロック図である。
【図８】図２に示された誤り訂正部の第２の構成例を示すブロック図である。
【図９】図８の誤りパターン算出部の構成例を示すブロック図である。
【図１０】図８の誤りパターン加算部の構成例を示すブロック図である。
【図１１】ｍ次パラレル入力される符号データに対応する従来のシンドローム算出部の構成例を示す図である。
【図１２】ｍ次パラレル入力される符号データに対応する従来の誤りパターン算出部の構成例を示す図である。
【図１３】ｍ次パラレル入力される符号データに対応する従来の誤りパターン算出部の他の構成例を示す図である。
【図１４】本発明を適用したデコーダの構成例を示すブロック図である。
【図１５】図１４の並列化シンドローム発生部の構成例を示すブロック図である。
【図１６】図１５の並列化シンドローム算出部の構成例を示すブロック図である。
【図１７】図１４に示された誤りパターン算出部の第１の構成例を示すブロック図である。
【図１８】図１４に示された誤りパターン算出部の第１の構成例を示すブロック図である。
【図１９】図１４に示された誤りパターン加算部の第１の構成例を示すブロック図である。
【図２０】図１４に示された誤りパターン算出部の第２の構成例を示すブロック図である。
【図２１】図１４に示された誤りパターン加算部の第２の構成例を示すブロック図である。
【符号の説明】
２００  デコーダ，  ２０１  制御部，  ２０２  遅延部，  ２０３  並列化シンドローム発生部，  ２０４  誤り位置・誤り評価多項式算出部，  ２０６  並列化誤り訂正部，  ２０７  誤りパターン算出部，  ２０８  誤りパターン加算部，  ２１１  制御部，  ２１２  並列化シンドローム算出部
【図１】
2004165867.tif 000005
【図２】
2004165867.tif 000006
【図３】
2004165867.tif 000007
【図４】
2004165867.tif 000008
【図５】
2004165867.tif 000009
【図６】
2004165867.tif 000010
【図７】
2004165867.tif 000011
【図８】
2004165867.tif 000012
【図９】
2004165867.tif 000013
【図１０】
2004165867.tif 000014
【図１１】
2004165867.tif 000015
【図１２】
2004165867.tif 000016
【図１３】
2004165867.tif 000017
【図１４】
2004165867.tif 000018
【図１５】
2004165867.tif 000019
【図１６】
2004165867.tif 000020
【図１７】
2004165867.tif 000021
【図１８】
2004165867.tif 000022
【図１９】
2004165867.tif 000023
【図２０】
2004165867.tif 000024
【図２１】
2004165867.tif 000025