(57)【要約】【課題】ＳｉＧｅ層上に多結晶シリコン膜を形成したゲート電極をもつＭＯＳトランジスタにおいて、ＳｉＧｅ層の凝集を抑制する半導体装置の製造技術が求められている。【解決手段】キャップシリコン膜７３を成長する際に予めＳｉＧｅ膜７２上に薄いバリア膜７８を形成しておき、その上にキャップシリコン膜７３を成長するので、ＳｉＧｅ膜７２の凝集を防ぐことができ、ゲート絶縁膜６の信頼性劣化を防ぐことができる。従って、バリア膜７８の形成によってゲート酸化膜の劣化が抑制され、ゲート酸化膜の歩留まりが向上する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
半導体基板上のゲート絶縁膜の上に順に設けられる下層シリコン、シリコンゲルマニウム、上層シリコンを有するＭＯＳトランジスタのゲート電極であって、前記シリコンゲルマニウムと前記上層シリコンとの間にバリア酸化膜を有することを特徴とするＭＯＳトランジスタのゲート電極。
【請求項２】
前記バリア酸化膜中の酸素原子の数が０．５Ｅ１５−５Ｅ１５／ｃｍ２であることを特徴とする請求項１記載のＭＯＳトランジスタのゲート電極。
【請求項３】
前記上層シリコンは多結晶シリコンであることを特徴とする請求項１又は２記載のＭＯＳトランジスタのゲート電極。
【請求項４】
前記上層シリコンは少なくともｐＭＯＳ領域において、平均粒径が１００ｎｍ以下の多結晶シリコンであることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳトランジスタのゲート電極。
【請求項５】
半導体基板上に形成したゲート絶縁膜の上に順に下層シリコン、シリコンゲルマニウム、上層シリコンの３層構造を形成してＭＯＳトランジスタのゲート電極を形成するＭＯＳトランジスタのゲート電極の製造方法であって、前記シリコンゲルマニウムを形成した後にバリア酸化膜を形成し、前記バリア酸化膜の上に前記上層シリコンを形成することを特徴とするＭＯＳトランジスタのゲート電極の製造方法。
【請求項６】
前記バリア酸化膜中の酸素原子の数が０．５Ｅ１５−５Ｅ１５／ｃｍ２であることを特徴とする請求項５に記載のＭＯＳトランジスタのゲート電極の製造方法。
【請求項７】
前記バリア酸化膜が前記シリコンゲルマニウムの成膜に続いてシリコンゲルマニウムの成膜チャンバーに導入する酸素により形成されることを特徴とする請求項５又は６記載のＭＯＳトランジスタのゲート電極の製造方法。
【請求項８】
前記バリア酸化膜が前記シリコンゲルマニウムを成膜した後、別のチャンバにおいてチャンバーに導入する酸素により形成されることを特徴とする請求項５又は６に記載のＭＯＳトランジスタのゲート電極の製造方法。
【請求項９】
前記上層シリコンは多結晶シリコンであることを特徴とする請求項５乃至８のいずれか一項に記載のＭＯＳトランジスタのゲート電極の製造方法。
【請求項１０】
前記上層シリコンは少なくともｐＭＯＳ領域において、平均粒径が１００ｎｍ以下の多結晶シリコンであることを特徴とする請求項５乃至８のいずれか一項に記載のＭＯＳトランジスタのゲート電極の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰチャネル型ＭＯＳトランジスタを含む半導体装置に関し、特に空乏層の抑制を可能とするゲート電極の構造とその製造方法に関するものである。
【背景技術】
【０００２】
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）を備える半導体装置では、ゲート電極の微細化、ゲート絶縁膜の薄膜化が進められている。この場合、ゲート電極の微細化に伴う短チャネル効果を抑制するために、ＰＭＯＳトランジスタのゲート電極を構成するポリシリコンにＢ（ボロン）等のＰ型不純物を導入し、ＮＭＯＳトランジスタのゲート電極を構成するポリシリコンにＡｓ（砒素）やＰ（リン）等のＮ型不純物を導入することが行われる。通常、これら不純物の導入は、シリコン等の半導体基板上にゲート絶縁膜、ゲート電極を形成した後、半導体基板に不純物をイオン注入してソース・ドレインの各イオン注入層を形成するとともに、これと同時に不純物をゲート電極にイオン注入する。その上で、熱処理を行ってソース・ドレインにイオン注入した不純物を活性化してソース・ドレイン領域を形成するとともに、ゲート電極に注入した不純物を活性化する手法がとられている。
【０００３】
しかしながら、ＰＭＯＳトランジスタのゲート電極に導入したＢはＡｓやＰに比較して活性化し難いため、前述したソース・ドレイン領域に対する活性化処理ではゲート電極の底部、すなわちゲート絶縁膜との界面領域でのＢの活性化が十分に行われない。そのため、ゲート絶縁膜の界面におけるＢの活性化濃度が低い状態となり、当該界面においてゲート電極中に空乏層が生じ、この空乏層によりゲートのしきい値が変動する等、ＰＭＯＳトランジスタの特性の劣化が生じることになる。この場合、ゲート電極中でのＢの活性化を十分に行うための熱処理を行うと、ソース・ドレイン領域における不純物の活性化が過度になり、浅いソース・ドレイン領域を形成することができなくなる。
【０００４】
このような問題に対し、ゲート電極のポリシリコンにＧｅ（ゲルマニウム）を注入することでＢの活性化率を向上し、ゲート絶縁膜の界面におけるＢの活性化濃度を高めて空乏層を抑制する技術が提案されている。例えば、特許文献１では、ＰＭＯＳトランジスタのゲート電極を下から順にポリシリコンシード層、ＳｉＧｅ層、追加ポリシリコン層で構成した技術が記載されている。
【０００５】
【特許文献１】特開２００２−３０５２５６公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１では、ＳｉＧｅ層につづいて追加ポリシリコン層を形成しているが、この追加ポリシリコン層を結晶化した多結晶シリコン膜とするためには、通常ＳｉＧｅ層の成膜温度よりも高い温度で成膜する必要がある。たとえば上記特許文献１ではＳｉＧｅ層は５００−６００℃で成長すると書かれているが、多結晶シリコン膜を成長するためには６１０℃以上の温度が必要である。このようにＳｉＧｅ層の成長に引き続いてウェハの温度を６１０℃以上に上昇させると、Ｇｅが表面拡散してＳｉＧｅ層がアイランド状に凝集する。その結果、ゲート絶縁膜に不均一な応力がかかり、この応力によってゲート絶縁膜の信頼性が低下してしまう。
【０００７】
そこで本発明の目的は、ＳｉＧｅ層上に多結晶シリコン膜を形成したゲート電極をもつＭＯＳトランジスタにおいて、ＳｉＧｅ層の凝集を抑制する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明のＭＯＳトランジスタのゲート電極は、半導体基板上のゲート絶縁膜の上に順に設けられる下層シリコン、シリコンゲルマニウム、上層シリコンを有するＭＯＳトランジスタのゲート電極であって、前記シリコンゲルマニウムと前記上層シリコンとの間にバリア酸化膜を有することを特徴とする。
【０００９】
上記本発明のＭＯＳトランジスタのゲート電極において、前記バリア酸化膜中の酸素原子の数が０．５Ｅ１５−５Ｅ１５／ｃｍ２である。
【００１０】
上記本発明のＭＯＳトランジスタのゲート電極において、前記上層シリコンは多結晶シリコンであり、少なくともｐＭＯＳ領域において、平均粒径が１００ｎｍ以下の多結晶シリコンである。
【００１１】
本発明のＭＯＳトランジスタのゲート電極の製造方法は、半導体基板上に形成したゲート絶縁膜の上に順に下層シリコン、シリコンゲルマニウム、上層シリコンの３層構造を形成してＭＯＳトランジスタのゲート電極を形成するＭＯＳトランジスタのゲート電極の製造方法であって、前記シリコンゲルマニウムを形成した後にバリア酸化膜を形成し、前記バリア酸化膜の上に前記上層シリコンを形成することを特徴とする。
【００１２】
上記本発明のＭＯＳトランジスタのゲート電極の製造方法において、前記バリア酸化膜中の酸素原子の数が０．５Ｅ１５−５Ｅ１５／ｃｍ２である。
【００１３】
上記本発明のＭＯＳトランジスタのゲート電極の製造方法において、前記バリア酸化膜が前記シリコンゲルマニウムの成膜に続いてシリコンゲルマニウムの成膜チャンバーに導入する酸素により形成される。
【００１４】
上記本発明のＭＯＳトランジスタのゲート電極の製造方法において、前記バリア酸化膜が前記シリコンゲルマニウムを成膜した後、別のチャンバーにおいてチャンバーに導入する酸素により形成される。
【００１５】
上記本発明のＭＯＳトランジスタのゲート電極の製造方法において、前記上層シリコンは多結晶シリコンであり、少なくともｐＭＯＳ領域において、平均粒径が１００ｎｍ以下の多結晶シリコンである。
【発明の効果】
【００１６】
以上説明したように本発明によれば、ＳｉＧｅ層上に多結晶シリコン膜（キャップシリコン膜）を形成したゲート電極をもつＭＯＳトランジスタにおいて、キャップシリコン膜を成長する際に予めＳｉＧｅ膜上に薄いバリア膜を形成しておき、その上にキャップシリコン膜を成長するので、ＳｉＧｅ膜の凝集を防ぐことができ、ゲート絶縁膜の信頼性劣化を防ぐことができる。従って、バリア膜の形成によってゲート酸化膜の劣化が抑制され、ゲート酸化膜の歩留まりが向上する。
【発明を実施するための最良の形態】
【００１７】
（実施例１）
次に、本発明の実施形態を図面を参照して説明する。図１及び図２は本発明をＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるＣＭＯＳ型半導体装置に適用した実施形態を製造工程順に示す断面図である。以下、製造工程に従って説明する。
【００１８】
先ず、図１（ａ）に示すように、Ｐ型シリコン基板１の表面にＰ型エピタキシャル層２を形成し、当該エピタキシャル層２のＮＭＯＳトランジスタ形成領域にＰウェル３を、ＰＭＯＳトランジスタ形成領域にＮウェル４をそれぞれ形成する。また、ＮＭＯＳトランジスタ形成領域とＰＭＯＳトランジスタ形成領域を包囲する領域に素子分離領域、例えば浅い溝型の絶縁領域であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）５を形成する。その上で、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域の各ウェル３，４の表面に熱酸化によりゲート絶縁膜としてのＳｉＯ２膜（シリコン酸化膜）６を１０ｎｍ程度の厚さに形成する。次いで、前記ゲート絶縁膜６上にゲート電極７Ｎ，７Ｐを形成する。図３（ａ）〜（ｃ）は前記ゲート電極７Ｎ，７Ｐの製造工程を説明するための拡大断面図である。
【００１９】
先ず図３（ａ）のように、前記ゲート絶縁膜６上にＣＶＤ法によりｓｅｅｄ−Ｓｉ膜７１を３〜２０ｎｍの厚さに形成する。さらに、その上にＣＶＤ法によりＳｉとＧｅの混合物であるＳｉＧｅ膜７２を２０〜１００ｎｍの厚さに形成する。ここで、ＳｉＧｅ膜７２におけるＳｉとＧｅの混合割合は、Ｓｉ：Ｇｅ＝７０〜８０：２０〜３０程度に設定している。このとき、ＳｉＧｅ膜７２の下層に存在している前記ｓｅｅｄ−Ｓｉ膜７１によってｓｅｅｄ−ＳｉとＳｉＧｅとの接着性が高められ、ＳｉＧｅ膜７２を所望の膜厚に均一に形成することが可能になる。仮に、ｓｅｅｄ−Ｓｉ膜７１が存在していないと、ゲート絶縁膜６としてのＳｉＯ２とＳｉＧｅとの密着性が低いため、ＳｉＧｅを形成しても粒状になってしまい、均一なＳｉＧｅ膜７２ができなくなる。なお、ｓｅｅｄ−Ｓｉ膜７１はアモルファスシリコン膜またはポリシリコン膜で形成することができる。
【００２０】
次に、ＳｉＧｅ膜７２の成膜の後、ＳｉＧｅ膜７２の表面に極薄いバリア膜７８を形成する。このバリア膜７８は、前記ＳｉＧｅ膜７２の成膜に続いて前記ＳｉＧｅ膜７２の成膜チャンバーに導入する酸素により形成される。また、バリア膜７８は前記シリコンゲルマニウムを成膜した後、別のチャンバーにおいてチャンバーに酸素を導入することで形成してもよい。また、このバリア膜７８中に含まれる酸素原子の数は０．５Ｅ１５−５Ｅ１５／ｃｍ２であることが好ましい。酸素原子の数が０．５Ｅ１５／ｃｍ２より少ないと、ＳｉＧｅの凝集を抑制する効果が小さい。逆に５Ｅ１５／ｃｍ２より多いと、後でイオン注入されるボロンの拡散が阻害され、不純物の活性化が不十分となる。その後、バリア膜７８の上にＣＶＤ法により結晶質の多結晶シリコン膜であるキャップシリコン膜７３を５０〜１００ｎｍの厚さに形成する。なお、上記のｓｅｅｄ−Ｓｉ膜７１、ＳｉＧｅ膜７２、キャップシリコン膜７３を形成する際には、枚葉装置を用いてもよいし、またバッチ式装置を用いてもよい。具体的な形成条件としては
（１）枚葉装置使用の場合
第１チャンバーにて温度５５０−６５０℃でＳｉＨ４またはＳｉ２Ｈ６でｓｅｅｄ−Ｓｉ膜７１を、ＳｉＨ４またはＳｉ２Ｈ６およびＧｅＨ４でＳｉＧｅ膜７２を形成後、同一チャンバ内または第３のチャンバ内においてバリア膜７８を形成し、その後第２チャンバーに移送して温度６８０−８００℃でＳｉＨ４またはＳｉ２Ｈ６を用いてキャップシリコン膜７３を形成する。
（２）バッチ装置使用の場合
温度４５０−５５０℃でＳｉＨ４またはＳｉ２Ｈ６でｓｅｅｄ−Ｓｉ膜７１を、ＳｉＨ４またはＳｉ２Ｈ６およびＧｅＨ４でＳｉＧｅ膜７２を成長し、同一チャンバー内においてバリア膜７８を形成し、その後炉内の温度を６００−６５０℃に昇温してＳｉＨ４またはＳｉ２Ｈ６でキャップシリコン膜７３を形成する。
【００２１】
このとき、図３（ａ）に示すように、キャップシリコン膜７３に含まれるポリシリコンのサイズは、少なくともＰＭＯＳトランジスタ形成領域において、Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅｓ（ＴＥＭ）を用いて測定した場合に個々のポリシリコンの粒径ｄの平均が１００ｎｍ以下となっていることが必要である。図３（ａ）においては、キャップシリコン膜７３のシリコン粒を模式化して描いている
以上により、ゲート電極７Ｎ，７Ｐの下層膜としてのａ−Ｓｉ膜７１及びＳｉＧｅ膜７２、バリア膜７８と、キャップシリコン膜７３が形成される。しかる上で、図３（ｂ）に示すように、前記キャップシリコン膜７５の上に所要のパターンのフォトレジスト膜１０１を形成し、このフォトレジスト膜１０１をマスクにして前記最上層のキャップシリコン膜７３から前記下層のｓｅｅｄ−Ｓｉ膜に至る積層膜をエッチングし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲート電極７Ｎ，７Ｐを形成する。
【００２２】
次いで、図１（ｂ）のように、ＰＭＯＳ形成領域をフォトレジスト１０２で覆った状態で、前記ＮＭＯＳトランジスタ形成領域にＮ型不純物、例えばＰのイオン注入を行う。このＰのイオン注入によりＮＭＯＳトランジスタのゲート電極７ＮにＰがイオン注入され、同時に当該ゲート電極７Ｎを利用した自己整合法によりＮＭＯＳトランジスタ形成領域のＰウェルにＰがイオン注入され、ソース・ドレイン形成領域にＰのイオン注入層８Ｎが形成される。
【００２３】
同様に、図１（ｃ）のように、今度はＮＭＯＳ形成領域をフォトレジスト１０３で覆った状態で、前記ＰＭＯＳトランジスタ形成領域にＰ型不純物としてＢのイオン注入を行う。このＢのイオン注入によりＰＭＯＳトランジスタのゲート電極７ＰにＢがイオン注入され、同時に当該ゲート電極７Ｐを利用した自己整合法によりＰＭＯＳトランジスタ形成領域のＮウェル４にＢがイオン注入され、ソース・ドレイン形成領域にＢのイオン注入層８Ｐが形成される。
【００２４】
次いで、図２（ａ）のように、全面にＳｉＯ２膜或いはＳｉＮ膜等の絶縁膜を所要の厚さに形成し、この絶縁膜を異方的にエッチングバックして前記各ゲート電極７Ｎ，７Ｐの側面にのみ残し、サイドウォール絶縁膜１０を形成する。
【００２５】
しかる上で、熱処理を行ってイオン注入により形成したＰのイオン注入層８ＮとＢのイオン注入層８Ｐの活性化を行い、Ｐウェル３内にＮ型ソース・ドレイン領域９Ｎを、Ｎウェル４内にＰ型ソース・ドレイン領域９Ｐを形成する。この活性化では、Ｎ型及びＰ型の各ソース・ドレイン領域９Ｎ，９Ｐが所望の深さよりも深くならないように活性化のための熱処理が制御される。
【００２６】
また、このソース・ドレイン領域９Ｎ，９Ｐの形成と同時に、図４にＰＭＯＳトランジスタのゲート電極７Ｐを拡大して示すように、キャップシリコン膜７３にイオン注入されたＢが活性化され、当該キャップシリコン膜７３からＳｉＧｅ膜７２、さらに下層のｓｅｅｄ−Ｓｉ膜７１のゲート絶縁膜６との界面領域にまで拡散されるＢが活性化される。
【００２７】
このとき、キャップシリコン膜７３が多結晶シリコンで形成されているため、上述のように制御された熱処理条件下でもイオン注入されたＰ（リン）とＢ（ボロン）は速やかにゲート絶縁膜６との界面まで拡散する。このとき、ＳｉＧｅ膜７２中のＧｅの作用により前述のボロンの活性化率が高められる。また上述したように、キャップシリコン膜７３に含まれるポリシリコンのサイズが、少なくともＰＭＯＳトランジスタ形成領域において、ＴＥＭを用いて測定した場合に、個々のポリシリコンの粒径ｄの平均が１００ｎｍ以下となっている。従って、ｐＭＯＳ領域におけるボロンをｓｅｅｄ−Ｓｉ膜、ＳｉＧｅ膜、キャップシリコン膜の積層構造の厚さ方向に渡ってほぼ均一な分布とすることができる。
【００２８】
特にゲート絶縁膜６との界面領域での活性化濃度が高くなり、当該界面における空乏層の発生が抑制され、ＰＭＯＳトランジスタの特性が改善されることになる。
【００２９】
続いて、図２（ｂ）に示すように、全面にＣｏ膜１１をスパッタ法により所要の厚さに形成した後、熱処理を行い、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ソース・ドレイン領域９Ｎ，９Ｐの表面及び各ゲート電極７Ｎ，７Ｐのいずれにおいても、ＣｏとＳｉが反応し、自己整合的にＣｏシリサイド膜、すなわちＣｏサリサイド膜１２が形成される。
【００３０】
その後は、図２（ｃ）のように、シリサイド化されていないＣｏ１１をエッチング除去した後、全面に層間絶縁膜１３を被覆し、前記ソース・ドレイン領域９Ｎ，９Ｐ等のＣｏシリサイド層１２、あるいはゲート電極（または配線）７Ｎ，７Ｐ上のＣｏシリサイド層１２に上層配線１４に導通するコンタクト１５を形成することでＣＭＯＳ型半導体装置が完成されることになる。
【００３１】
以上のように製造された半導体装置では、キャップシリコン膜７３を成長する際にＳｉＧｅ膜７２上に薄いバリア膜７８を設けるのでＳｉＧｅ膜７２の凝集を防ぐことができ、ゲート絶縁膜の信頼性劣化を防ぐことができる。これを示すために図５には、ＳｉＧｅ膜７２上に薄いバリア膜７８を設けた場合と、設けない場合とでゲート酸化膜の歩留まりを求めた。明らかにＳｉＧｅ膜７２上に薄いバリア膜７８を設ける方がゲート酸化膜の歩留まりが良いことがわかる。
【００３２】
なお、本発明においてゲート電極及びソース・ドレイン領域に形成する金属サリサイド膜は、本実施形態のＣｏサリサイド膜に限られるものではなく、Ｔｉサリサイド膜、Ｎｉサリサイド膜についても同様に実現できる。
【００３３】
本発明は前記実施形態のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳ型半導体装置に限られるものではなく、ＰＭＯＳトランジスタのみで構成される半導体装置に適用することも可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明にかかる半導体装置を製造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図１の工程におけるゲート電極の製造工程を示す拡大断面図である。
【図４】製造工程途中におけＰＭＯＳゲート電極近傍の拡大断面図である。
【図５】本発明による半導体装置におけるゲート酸化膜歩留まりのグラフである。
【符号の説明】
【００３５】
１    シリコン基板
２    エピタキシャル層
３    Ｐウェル
４    Ｎウェル
５    素子分離絶縁膜（ＳＴＩ）
６    ゲート絶縁膜
７，７Ｎ，７Ｐ    ゲート電極
８Ｎ，８Ｐ    イオン注入層
９Ｎ，９Ｐ    ソース・ドレイン領域
１０    サイドウォール絶縁膜
１１    Ｃｏ膜
１２    Ｃｏサリサイド膜
１３    層間絶縁膜
１４    上層配線
１５    コンタクト
７１    ｓｅｅｄ−Ｓｉ膜
７２    ＳｉＧｅ膜
７３    キャップシリコン膜
７８    バリア膜
１０１，１０２，１０３    フォトレジスト
３１    ウェハ洗浄用テーブル
３２    ノズル
ｄ    キャップシリコン膜７３に含まれるポリシリコンの粒径
【図１】
2004253792.tif 000003
【図２】
2004253792.tif 000004
【図３】
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【図４】
2004253792.tif 000006
【図５】
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