(57)【要約】【課題】撮像した画像を複数の表示装置に同時に表示し得る画像処理装置の提供。【解決手段】デジタルカメラ１は、被写体を撮像する撮像部１０、タイミング・ジェネレータ１２、画像信号をデジタル処理する画像処理装置１１、主メモリ１３、ＬＣＤ１４及びＥＶＦ１６を備える。画像処理装置１１は、主処理部２４、ＣＰＵ（制御部）２６、複数の表示インターフェース部２７Ａ，２７Ｂ、カード・インターフェース部２８及びバス３４を備える。複数の表示インターフェース部２７Ａ，２７Ｂは、それぞれ、入力信号をＬＣＤ１４及びＥＶＦ１６の何れの表示形式の信号にも変換する機能を有しており、画像処理部１１が出力した信号を、出力先のＬＣＤ１４またはＥＶＦ１６に適合する表示形式の外部出力信号に変換し出力する。【選択図】        図１
2004165876.tif 000002
【特許請求の範囲】
【請求項１】
撮像した画像信号を処理して表示装置に出力する画像処理装置であって、制御部と、
前記制御部の制御によって、前記画像信号を処理して内部信号を生成する画像処理部と、
前記画像処理部から出力された内部信号を複数種類の表示形式の信号に変換する機能を有する複数の表示インターフェース部と、を備え、
前記複数の表示インターフェース部は、それぞれ、前記内部信号を出力先の前記表示装置に適合する前記表示形式の外部出力信号に変換して当該表示装置に出力する、
ことを特徴とする画像処理装置。
【請求項２】
請求項１記載の画像処理装置であって、
少なくとも前記表示インターフェース部の数のＤＭＡ（ダイレクト・メモリ・アクセス）チャンネルを有するＤＭＡコントローラを備え、
当該ＤＭＡコントローラは、前記制御部の制御によって、複数の前記表示インターフェース部に前記内部信号を転送する転送処理の各々に対して前記ＤＭＡチャンネルを同時に割り当てる機能を有する、
画像処理装置。
【請求項３】
請求項２記載の画像処理装置であって、
前記表示インターフェース部は、前記内部信号とＯＳＤ（オン・スクリーン・ディスプレイ）用の信号とを合成する合成回路を備え、
前記ＤＭＡコントローラは、少なくとも、前記表示インターフェース部の数の２倍の数の前記ＤＭＡチャンネルを有すると共に、前記制御部の制御によって、複数の前記表示インターフェース部に前記内部信号を転送する転送処理と前記ＯＳＤ用のデータ信号を転送する転送処理との各々に対して前記ＤＭＡチャンネルを同時に割り当てる機能を有する、
画像処理装置。
【請求項４】
請求項３記載の画像処理装置であって、
前記内部信号と前記ＯＳＤ用のデータ信号とは単一のメモリに格納されており、
前記ＤＭＡコントローラは、割り当てられた前記ＤＭＡチャンネルを用いて、前記メモリから前記表示インターフェースへ前記内部信号と前記ＯＳＤ用のデータ信号とを並列に転送する機能を有する、
画像処理装置。
【請求項５】
請求項１〜請求項４の何れか１項に記載の画像処理装置であって、
互いに独立に動作し前記画像処理を並列に実行する複数の前記画像処理部と、
少なくとも前記画像処理部の数の前記表示インターフェース部と、
を備え、
前記表示インタフェース部と前記画像処理部とは一対一で対応しており、
前記表示インターフェース部は、それぞれ、対応する前記画像処理部から出力された前記内部信号を出力先の前記表示装置に適合する前記表示形式の前記外部出力信号に変換して当該表示装置に出力する機能を有する、
画像処理装置。
【請求項６】
複数の画像信号を処理して複数の表示装置に出力する画像処理装置であって、制御部と、
前記制御部の制御によって、互い独立に動作し前記複数の画像信号を並列に処理して内部信号を生成する複数の画像処理部と、
前記画像処理部から出力された前記内部信号を複数種類の表示形式の信号に変換する機能を有する表示インターフェース部と、を備え、
前記表示インターフェース部は、前記画像処理部から出力された前記内部信号を出力先の前記表示装置に適合する前記表示形式の外部出力信号に変換して当該表示装置に出力する、
ことを特徴とする画像処理装置。
【請求項７】
請求項１〜６の何れか１項に記載の画像処理装置であって、単一の集積回路に組み込まれている画像処理装置。
【請求項８】
被写体を撮像した画像信号を出力する単数または複数の撮像部と、
前記撮像部から出力された前記画像信号を処理して外部出力信号を出力する請求項１〜請求項７の何れか１項に記載の画像処理装置と、
前記画像処理装置から出力された前記外部出力信号を表示する複数の表示装置と、
を備えることを特徴とするデジタルカメラ。
【請求項９】
視差を形成する２方向から被写体を撮像した画像信号を用いて当該被写体を表示させる複眼システムであって、
前記視差を形成する２方向のうち一方の方向から前記被写体を撮像して第１の画像信号を出力する第１撮像装置と、
前記２方向のうち他方の方向から前記被写体を撮像して第２の画像信号を出力する第２撮像装置と、
請求項５または請求項６に記載され、前記第１及び第２の画像信号をそれぞれ処理して外部出力信号を並列に出力する画像処理装置と、
前記画像処理装置から出力された前記外部出力信号をそれぞれ表示する２台の表示装置と、
を備えることを特徴とする複眼システム。
【請求項１０】
請求項９記載の複眼システムであって、前記第１撮像装置と前記第２撮像装置との間の基線長が人間の両眼間隔よりも大きい、複眼システム。
【請求項１１】
請求項９記載の複眼システムであって、前記第１撮像装置と前記第２撮像装置との間の基線長が人間の両眼間隔よりも小さい、複眼システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置及び画像処理装置を搭載した処理システムに関する。
【０００２】
【従来の技術】
一般に、デジタルカメラなどの撮像装置は、ＣＣＤやＣＭＯＳなどの固体撮像素子で撮像した画像信号を処理する画像処理用ＬＳＩを搭載している。デジタルカメラの中には、接眼部に配設されるＥＶＦ（電子ビューファインダー；Ｅｌｅｃｔｒｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）と、本体部の背面に配設される液晶表示装置とを備えるタイプの装置も存在する。このように複数の表示装置を搭載するデジタルカメラでは、撮像した画像を一方の表示装置で表示する期間は、他方の表示装置で同じ画像を表示することが難しかった。その理由は、撮像した画像を両方の表示装置で同時に表示するには、各表示装置に画像信号を出力する２個の画像処理用ＬＳＩを搭載する必要があり、製造コストの増大、電力消費量の増大並びに装置構成の拡大を招くからである。また、前述のＥＶＦと液晶表示装置とは、互いに異なる表示解像度を有し、互いに異なる駆動方式で動作するのが一般的である。かかる場合、２種類の画像信号を生成する、互いに動作の異なる画像処理用ＬＳＩを用意する必要がある。
【０００３】
一方、電子双眼鏡や３次元画像を表示するシステムでは、２個の撮像装置で撮像した画像信号をそれぞれ並列に処理する構成が必須であるため、撮像装置と画像処理部とを２セット用意する必要がある。したがって、この種のシステムは高コストで大きな装置構成にならざるを得ない。なお、複数の表示装置を有し３次元画像を表示するシステムの関連技術は、例えば特許文献１（特開平０７−０２３４２９号公報）に開示されている。
【０００４】
【特許文献１】
特開平０７−０２３４２９号公報
【０００５】
【発明が解決しようとする課題】
以上の状況に鑑み、本発明の目的は、（１）撮像した画像を複数の表示装置に同時に表示し得る汎用性の高い画像処理装置並びにこの画像処理装置を搭載する処理システムを提供すること、（２）複数の撮像装置で撮像した画像信号を並列に処理し得る汎用性の高い画像処理装置並びにこの画像処理装置を搭載する処理システムを提供することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、第１の発明は、撮像した画像信号を処理して表示装置に出力する画像処理装置であって、制御部と、前記制御部の制御によって、前記画像信号を処理して内部信号を生成する画像処理部と、前記画像処理部から出力された内部信号を複数種類の表示形式の信号に変換する機能を有する複数の表示インターフェース部と、を備え、前記複数の表示インターフェース部は、それぞれ、前記内部信号を出力先の前記表示装置に適合する前記表示形式の外部出力信号に変換して当該表示装置に出力することを特徴としている。
【０００７】
第２の発明は、第１の発明の画像処理装置において、少なくとも前記表示インターフェース部の数のＤＭＡ（ダイレクト・メモリ・アクセス）チャンネルを有するＤＭＡコントローラを備えており、当該ＤＭＡコントローラは、前記制御部の制御によって、複数の前記表示インターフェース部に前記内部信号を転送する転送処理の各々に対して前記ＤＭＡチャンネルを同時に割り当てる機能を有する。
【０００８】
第３の発明は、第２の発明の画像処理装置であり、前記表示インターフェース部は、前記内部信号とＯＳＤ（オン・スクリーン・ディスプレイ）用の信号とを合成する合成回路を備え、前記ＤＭＡコントローラは、少なくとも、前記表示インターフェース部の数の２倍の数の前記ＤＭＡチャンネルを有すると共に、前記制御部の制御によって、複数の前記表示インターフェース部に前記内部信号を転送する転送処理と前記ＯＳＤ用のデータ信号を転送する転送処理との各々に対して前記ＤＭＡチャンネルを同時に割り当てる機能を有する。
【０００９】
第４の発明は、第３の発明の画像処理装置であり、前記内部信号と前記ＯＳＤ用のデータ信号とは単一のメモリに格納されており、前記ＤＭＡコントローラは、割り当てられた前記ＤＭＡチャンネルを用いて、前記メモリから前記表示インターフェースへ前記内部信号と前記ＯＳＤ用のデータ信号とを並列に転送する機能を有する。
【００１０】
第５の発明は、第１〜第４の何れかの発明の画像処理装置であって、互いに独立に動作し前記画像処理を並列に実行する複数の前記画像処理部と、少なくとも前記画像処理部の数の前記表示インターフェース部と、を備えており、前記表示インタフェース部と前記画像処理部とは一対一で対応しており、前記表示インターフェース部は、それぞれ、対応する前記画像処理部から出力された前記内部信号を出力先の前記表示装置に適合する前記表示形式の前記外部出力信号に変換して当該表示装置に出力する機能を有する。
【００１１】
次に第６の発明は、複数の画像信号を処理して複数の表示装置に出力する画像処理装置であって、制御部と、前記制御部の制御によって、互い独立に動作し前記複数の画像信号を並列に処理して内部信号を生成する複数の画像処理部と、前記画像処理部から出力された前記内部信号を複数種類の表示形式の信号に変換する機能を有する表示インターフェース部と、を備え、前記表示インターフェース部は、前記画像処理部から出力された前記内部信号を出力先の前記表示装置に適合する前記表示形式の外部出力信号に変換して当該表示装置に出力することを特徴としている。
【００１２】
第７の発明は、第１〜第６の何れかの発明の画像処理装置を単一の集積回路に組み込んだものである。
【００１３】
第８の発明は、被写体を撮像した画像信号を出力する単数または複数の撮像部と、前記撮像部から出力された前記画像信号を処理して外部出力信号を出力する第１〜第７の何れかの発明の画像処理装置と、前記画像処理装置から出力された前記外部出力信号を表示する複数の表示装置と、を備えることを特徴とするデジタルカメラである。
【００１４】
第９の発明は、視差を形成する２方向から被写体を撮像した画像信号を用いて当該被写体を表示させる複眼システムであって、前記視差を形成する２方向のうち一方の方向から前記被写体を撮像して第１の画像信号を出力する第１撮像装置と、前記２方向のうち他方の方向から前記被写体を撮像して第２の画像信号を出力する第２撮像装置と、第５の発明または第６の発明であって前記第１及び第２の画像信号をそれぞれ処理して外部出力信号を並列に出力する画像処理装置と、前記画像処理装置から出力された前記外部出力信号をそれぞれ表示する２台の表示装置と、を備えることを特徴としている。
【００１５】
第１０の発明は、第９の発明の複眼システムであって、前記第１撮像装置と前記第２撮像装置との間の基線長が人間の両眼間隔よりも大きいものである。
【００１６】
そして、第１１の発明は、第９の発明の複眼システムであって、前記第１撮像装置と前記第２撮像装置との間の基線長が人間の両眼間隔よりも小さいものである。
【００１７】
【発明の実施の形態】
以下、本発明の種々の実施形態を説明する。
【００１８】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るデジタルカメラ１の主要な構成を概略的に示すブロック図である。このデジタルカメラ１は、被写体を撮像する撮像部１０と、タイミング・ジェネレータ（ＴＧ）１２と、画像信号をデジタル処理する集積回路である画像処理装置１１と、ＤＲＡＭまたはＳＲＡＭなどの主メモリ１３と、ＬＣＤ（液晶表示装置）１４と、ＥＶＦ（電子ビューファインダー）１６とを備えている。
【００１９】
また撮像部１０は、図２に示すように、ＡＦ（オート・フォーカス；自動合焦）制御機能や自動露出制御機能などを有する光学系２０、この光学系２０の透過光を受光するＣＣＤからなる固体撮像素子２１、この固体撮像素子２１から出力されたアナログ画像信号に信号増幅処理やノイズ除去処理などを施すアナログ処理部２２、そして、アナログ処理部２２から出力された信号をデジタル画像信号に変換するＡ／Ｄ変換器（ＡＤＣ）２３を備えている。またタイミング・ジェネレータ１２は、動作に必要なクロック信号を生成し、固体撮像素子２１、アナログ処理部２２、Ａ／Ｄ変換器２３及び画像処理装置１１などに供給するものである。なお、固体撮像素子２１は、ＣＣＤの代わりにＣＭＯＳなどで構成されてもよい。
【００２０】
画像処理装置１１は、タイミング・ジェネレータ１２から供給されるクロック信号と同期して動作する集積回路（ＬＳＩ）である。図１に示すように、この画像処理装置１１は、主処理部２４、ＣＰＵ（制御部）２６、第１表示インターフェース部２７Ａ、第２表示インターフェース部２７Ｂ、カード・インターフェース部２８、バス３４及びその他の機能ブロック２９を備えている。なお、デジタルカメラ１は、図示しないが、ＣＰＵ２６で実行するプログラムや各種パラメータなどを記録するＲＯＭや、ＪＰＥＧ方式などに従って信号圧縮伸長処理を行う機能ブロックなども備えている。
【００２１】
バス３４は、データ信号を伝達するデータ・バス、アドレス信号を伝達するアドレス・バス及び制御信号を伝達する制御バスで構成されている。主処理部２４、ＣＰＵ２６、第１表示インターフェース部２７Ａ、第２表示インターフェース部２７Ｂ、カード・インターフェース部２８及び機能ブロック２９は、このバス３４を介して相互に接続されている。バス３４を介した回路間の転送処理は、ＣＰＵ２６の制御で実行される。
【００２２】
ＣＰＵ２６は、ＲＯＭ（図示せず）から読み込んだプログラムを実行することで、画像処理装置１１の各機能ブロックを制御する制御処理や画像処理を実行する。また主メモリ１３は、画像処理装置１１で処理したデータや、ＣＰＵ２６におけるプログラムの実行過程で生じたデータを一時的に保存する領域として使用される。なお、本実施形態では、主メモリ１３は、画像処理装置１１の外部に配設されるが、本発明ではこの限りでは無く、主メモリ１３を画像処理装置１１の内部に混載させてもよい。
【００２３】
またカード・インターフェース部２８は、ＣＰＵ２６の制御により、不揮発性メモリなどを備えた携帯型メモリカードに対するデータの入出力を実行するインターフェース回路である。このデジタルカメラ２で撮像した画像データは、ＪＰＥＧ方式などに従って符号化された後にカード・インターフェース部２８を介してメモリカードに書き出され保存される。またメモリカードから、カード・インターフェース部２８を介して画像データを取り込むことも可能である。
【００２４】
撮像部１０から出力された画像信号は、主処理部２４の画像処理部２５で画像処理を施される。具体的には、画像処理部２５は、入力する画像信号に対して、平均化処理、シェーディング補正処理、画素補間処理、ガンマ補正処理、色空間変換処理、輪郭強調処理及び解像度変換処理などの種々のデジタル画像処理をリアルタイムに実行する機能を有している。例えば、画素補間処理では、各画素に欠けている色成分が、着目画素周辺の画素を用いて補間される。画像処理部２５は、入力する画像信号にデジタル画像処理を施して得た内部信号ＰＳを、バス３４、第１表示インターフェース部２７Ａ及び第２表示インターフェース部２７Ｂとに出力する。バス３４に出力された内部信号ＰＳは、ＣＰＵ２６の制御によって、主メモリ１３やカード・インターフェース部２８や機能ブロック２９に転送され得る。
【００２５】
第１表示インターフェース部２７Ａ及び第２表示インターフェース部２７Ｂは、入力する内部信号ＰＳを、出力先の表示装置に適合する表示形式（画像フォーマット）の外部出力信号に変換する機能を有し、内部信号ＰＳを２種類の表示形式の何れの信号にも変換可能である。また第１表示インターフェース部２７Ａと第２表示インターフェース部２７Ｂとは互いに同一構成及び同一機能を有しており、画像バッファ３０、ＴＶエンコーダ３１、Ｄ／Ａ変換器３２及びフォーマット変換部３３を備える。
【００２６】
このような第１表示インターフェース部２７Ａまたは第２表示インターフェース部２７Ｂに伝達した内部信号ＰＳは、画像バッファ３０でバッファリングされた後に、ＴＶエンコーダ３１またはフォーマット変換部３３のうち指定された何れかに出力される。内部信号ＰＳは、具体的には、ＩＴＵ−Ｒ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｏｎ  Ｕｎｉｏｎ−Ｒａｄｉｏｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｅｃｔｏｒ）規格に基づいたＹＣｂＣｒ信号（Ｙ信号、Ｃｂ信号及びＣｒ信号）である。ＴＶエンコーダ３１は、画像バッファ３０から入力した内部信号ＰＳをサンプリングし、ＮＴＳＣ規格或いはＰＡＬ規格などに基づいたデジタル信号に変換した後にＤ／Ａ変換器３２に出力する。Ｄ／Ａ変換器３２は、入力するデジタル信号をアナログテレビジョン信号に変換し、ＬＣＤ１４またはケーブル１５を介して外部に出力する。
【００２７】
一方、フォーマット変換部３３は、画像バッファ３０から入力した内部信号ＰＳを、ＲＧＢの面順次形式の信号に変換してＥＶＦ１６に出力する。ここで、「面順次形式」とは、画像信号の１フレームを各色単位のサブフレームに配列することを意味する。したがって、フォーマット変換部３３は、画像信号の１フレームを、Ｒ（赤色）画素のみからなるサブフレームと、Ｇ（緑色）画素のみからなるサブフレームと、Ｂ（青色）画素のみからなるサブフレームとに配列してＥＶＦ１６に出力する。ＥＶＦ１６は各色のサブフレームを順次表示することで、カラー画像を表示する。これに対し、ＬＣＤ１４は、Ｒ，Ｇ，Ｂの画素を同時にフレーム単位で表示するものである。
【００２８】
なお、本実施形態では、第１表示インターフェース部２７Ａ及び第２表示インターフェース部２７Ｂは２種類の表示形式に対応しているが、本発明ではこの限りでは無く、３種類以上の表示形式に対応していてもよい。
【００２９】
このように、上記画像処理装置１１によれば、第１表示インターフェース部２７Ａと第２表示インターフェース部２７Ｂは、それぞれ、複数種類の表示装置の表示形式に対応しているため、表示解像度や駆動方法が互いに異なるＬＣＤ１４とＥＶＦ１６とに同時に画像信号を出力し、撮像した画像をＬＣＤ１４とＥＶＦ１６とに同時に表示させることができる。したがって、画像処理装置１１を組み込むだけで複数の表示装置１４，１６に同時に対応し得るデジタルカメラ１を容易に設計することが可能である。
【００３０】
また、本実施形態では、デジタルカメラ１にＬＣＤ１４とＥＶＦ１６とを搭載する例を示したが、この例の代わりに、表示インターフェース部２７Ａ，２７Ｂの数に応じて、２台のＬＣＤ１４，１４或いは２台のＥＶＦ１６を搭載させることも可能である。このように、組み込んだ表示インターフェース部の数に応じて表示装置を自由に選択できるため、本実施形態に係るデジタルカメラ１のような画像処理システムを柔軟に設計し構築できる。
【００３１】
さらに、画像処理装置１１は単一の集積回路で構成されるため、複数の画像処理用の集積回路を用意せずに済むことから、電力消費量や回路規模を抑制できる。
【００３２】
＜第１の実施形態の変形例＞
次に、上記第１の実施形態の変形例について説明する。図３は、本変形例に係るデジタルカメラ２の主要な構成を概略的に示すブロック図である。なお、図３中、上記第１の実施形態に係るデジタルカメラ１の構成要素（図１及び図２）と同じ符号を付された構成要素は、上記第１の実施形態の構成要素と同一構成を有するものとして、その詳細な説明を省略する。
【００３３】
本変形例に係るデジタルカメラ２は、画像処理装置１１Ａ、撮像部１０、タイミング・ジェネレータ（ＴＧ）１２、ＬＣＤ１４、ＥＶＦ１６及び主メモリ１３を備えている。画像処理装置１１Ａは、主処理部２４、ＣＰＵ２６、カード・インターフェース部２８及び機能ブロック２９を備えると共に、さらに、第１表示インターフェース部４０Ａ、第２表示インターフェース部４０Ｂ及びＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）４２を備えている。この画像処理装置１１Ａは単一の集積回路で構成されている。
【００３４】
第１表示インターフェース部４０Ａと第２表示インターフェース部４０Ｂとは、入力信号を、出力先の表示装置に適合する表示形式の外部出力信号に変換する機能を有しており、互いに同一構成及び同一機能を有するものである。これら表示インターフェース部４０Ａ，４０Ｂは、それぞれ、ＦＩＦＯ回路４１、ＴＶエンコーダ３１、Ｄ／Ａ変換器３２及びフォーマット変換部３３を備えている。ＴＶエンコーダ３１、Ｄ／Ａ変換器３２及びフォーマット変換部３３の構成は、上記第１の実施形態のそれらの構成と同じである。
【００３５】
またＤＭＡＣ４２は、バス・コントローラ（ＢＣ）４４と、複数のＤＭＡチャンネル４３１〜ＤＭＡチャンネル４３ｎとを備えている。このＤＭＡＣ４２によって、画像処理部２５から出力された内部信号ＰＳが、バス３４を介して、第１表示インターフェース部４０Ａまたは第２表示インターフェース部４０ＢのＦＩＦＯ回路４１にＤＭＡ転送される。具体的には、内部信号ＰＳは、ＣＰＵ２６の制御によって、バス３４を介して主メモリ１３に転送されバッファリングされる。その後、ＤＭＡＣ４２は、ＣＰＵ２６の制御によって、主メモリ１３に格納された内部信号ＰＳを第１表示インターフェース部４０Ａと第２表示インターフェース部４０ＢとにＤＭＡ転送する。このとき、ＤＭＡＣ４２は、搭載する複数のＤＭＡチャンネル４３１〜ＤＭＡチャンネル４３ｎの中から、主メモリ１３から第１表示インターフェース部４０Ａにデータ転送する第１転送処理に対してＤＭＡチャンネル４３ｋを割り当てると同時に、主メモリ１３から第２表示インターフェース部４０Ｂにデータ転送する第２転送処理に対して他のＤＭＡチャンネル４３ｍ（ｋ≠ｍ）を同時に割り当て、バス・コントローラ４４にバス３４を獲得させる。そしてバス・コントローラ４４は、割り当てたＤＭＡチャンネル４３ｋ，４３ｍを用いて前記第１転送処理及び第２転送処理を並列に実行する。これらのＤＭＡ転送が終了した後は、バス・コントローラ４４によってバス３４の制御はＣＰＵ２６に戻される。
【００３６】
そして、第１表示インターフェース部４０Ａと第２表示インターフェース部４０Ｂの各々において、ＦＩＦＯ回路４１は、ＤＭＡ転送された内部信号ＰＳをＴＶエンコーダ３１またはフォーマット変換部３３に出力する。そして、ＬＣＤ１４とＥＶＦ１６とにそれぞれ所定の表示形式の画像信号が出力され、撮像した画像が同時に表示される。
【００３７】
このように、本変形例に係る画像処理装置１１Ａによれば、第１表示インターフェース部４０Ａと第２表示インターフェース部４０Ｂとに内部信号ＰＳを並列にＤＭＡ転送するため、ＣＰＵ２６における処理負荷が軽減すると共に、バス３４の使用効率の向上が可能となる。したがって、撮像した画像を２台の表示装置１４，１６に効率良く同時に表示することが可能である。
【００３８】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図４は、第２の実施形態に係るデジタルカメラ３の主要な構成を概略的に示すブロック図である。なお、図４中、上記第１の実施形態に係るデジタルカメラ１の構成要素（図１及び図２）と同じ符号を付された構成要素は、上記第１の実施形態の構成要素と同一構成を有するものとして、その詳細な説明を省略する。
【００３９】
本実施形態に係るデジタルカメラ３は、画像処理装置１１Ｂ、撮像部１０、タイミング・ジェネレータ（ＴＧ）１２、ＬＣＤ１４、ＥＶＦ１６及び主メモリ１３を備えている。また画像処理装置１１Ｂは、主処理部２４、ＣＰＵ２６、第１表示インターフェース部５０Ａ、第２表示インターフェース部５０Ｂ、カード・インターフェース部２８、機能ブロック２９及びＤＭＡＣ４２を備えており、単一の集積回路で構成されている。ＤＭＡＣ４２の構成及び機能は、上記第１の実施形態の変形例（図３）で説明した通りである。但し、本実施形態では、ＤＭＡチャンネル４３１〜ＤＭＡチャンネル４３ｎの数は、少なくとも表示インターフェース部５０Ａ，５０Ｂの数の２倍以上でなければならない。
【００４０】
第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂとは、入力信号を、出力先の表示装置に適合する表示形式の外部出力信号に変換する機能を有しており、互いに同一構成及び同一機能を有するものである。これら表示インターフェース部５０Ａ，５０Ｂは、それぞれ、第１のＦＩＦＯ回路５２、第２のＦＩＦＯ回路５３、合成回路５１、ＴＶエンコーダ３１、Ｄ／Ａ変換器３２及びフォーマット変換部３３を備えている。ＴＶエンコーダ３１、Ｄ／Ａ変換器３２及びフォーマット変換部３３の構成は、上記第１の実施形態のそれらの構成と同じである。
【００４１】
また合成回路５１は、第１及び第２のＦＩＦＯ回路５２，５３から並列に出力された信号を合成して、ＴＶエンコーダ３１またはフォーマット変換部３３のうち指定された何れか一方に出力する。
【００４２】
またＤＭＡＣ４２は、主メモリ１３に格納されたデータを、第１表示インターフェース部５０Ａ及び第２表示インターフェース部５０Ｂの４個のＦＩＦＯ回路５２，５２，５３，５３に並列にＤＭＡ転送する。このとき、ＤＭＡＣ４２は、搭載する複数のＤＭＡチャンネル４３１〜ＤＭＡチャンネル４３ｎの中から、主メモリ１３から４個のＦＩＦＯ回路５２，５２，５３，５３にデータ転送する第１〜第４の転送処理の各々に対して、ＤＭＡチャンネル４３ｍ、４３ｑ，４３ｏ、４３ｐ（ｍ，ｑ，ｏ，ｐは互いに異なる整数）を同時に割り当て、バス・コントローラ４４にバス３４を獲得させる。そしてバス・コントローラ４４は、割り当てたＤＭＡチャンネル４３ｍ、４３ｑ，４３ｏ、４３ｐを用いて前記第１〜第４の転送処理を並列に実行する。これらのＤＭＡ転送が終了した後は、バス・コントローラ４４によってバス３４の制御はＣＰＵ２６に戻される。
【００４３】
以上の構成を有するデジタルカメラ３の動作例を以下に説明する。図示した例では、画像処理部２５は、撮像部１０で撮像した画像信号から、互いに解像度の異なる２種類の内部信号ＰＳを生成し出力する。２種類の内部信号ＰＳは、それぞれ、画像バッファ１３ａ，１３ｃに転送されバッファリングされる。またＯＳＤバッファ１３ｂ，１３ｄには、数値や文字列や記号などのＯＳＤ（オン・スクリーン・ディスプレイ）用のデータが格納されている。
【００４４】
ＤＭＡＣ４２は、これらのバッファ１３ａ〜１３ｄから表示インターフェース部５０Ａ，５０Ｂへのデータ転送を実行する。このとき、ＤＭＡＣ４２は、主メモリ１３の画像バッファ１３ａと第１表示インターフェース部５０ＡのＦＩＦＯ回路５２との間のＤＭＡ転送に対して第１のＤＭＡチャンネル４３ｍを割り当てると同時に、主メモリ１３のＯＳＤバッファ１３ｂと第１表示インターフェース部５０ＡのＦＩＦＯ回路５３との間のＤＭＡ転送に対して第２のＤＭＡチャンネル４３ｑを割り当てる。またＤＭＡＣ４２は、主メモリ１３の画像バッファ１３ｃと第２表示インターフェース部５０ＢのＦＩＦＯ回路５２との間のＤＭＡ転送に対して第３のＤＭＡチャンネル４３ｏを割り当てると同時に、主メモリ１３のＯＳＤバッファ１３ｄと第２表示インターフェース部５０ＢのＦＩＦＯ回路５３との間のＤＭＡ転送に対して第４のＤＭＡチャンネル４３ｐを割り当てる。これにより、画像信号とＯＳＤ用のデータ信号とが、第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂとに並列にＤＭＡ転送される。
【００４５】
第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂでは、合成回路５１は、ＦＩＦＯ回路５２から出力される画像信号とＦＩＦＯ回路５３から出力されるＯＳＤ用のデータ信号とを合成して合成信号を生成し、ＴＶエンコーダ３１またはフォーマット変換部３３に出力する。この結果、ＬＣＤ１４とＥＶＦ１６とにそれぞれ合成信号が出力され、ＯＳＤ用のデータを含む画像が同時に表示される。なお、ＬＣＤ１４とＥＶＦ１６の一方でＯＳＤ表示を行い、他方でＯＳＤ表示を行わないことも可能である。
【００４６】
このように、第２の実施形態に係る画像処理装置１１Ｂによれば、複数の表示インターフェース部５０Ａ，５０Ｂが、それぞれ、画像信号（内部信号）を受信するＦＩＦＯ回路５２とＯＳＤ用のデータ信号を受信するＦＩＦＯ回路５３とを備え、これらＦＩＦＯ回路５２，５３と主メモリ１３との間のＤＭＡ転送の各々に対してＤＭＡチャンネルが割り当てられている。したがって、第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂとに画像信号とＯＳＤ用の信号とを並列に且つ効率良くＤＭＡ転送できるため、ＣＰＵ２６における処理負荷が軽減すると共にバス３４の使用効率が向上し、複数の表示装置１４，１６においてＯＳＤ表示を効率良く行うことが可能になる。
【００４７】
また、内部信号ＰＳとＯＳＤ用のデータ信号とは単一の主メモリ１３に格納され、この主メモリ１３と表示インターフェース部５０Ａ，５０Ｂとの間でＤＭＡ転送が行われることから、内部信号ＰＳとＯＳＤ用のデータ信号とを別々のメモリに格納する場合と比べるとメモリ容量を抑制でき、電力消費量や製造コストを抑制できる。
【００４８】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図５は、第３の実施形態に係るデジタルカメラ４の主要な構成を概略的に示すブロック図である。なお、図５中、上記第１の実施形態に係るデジタルカメラ１の構成要素（図１）と同じ符号を付された構成要素は、上記第１の実施形態の構成要素と同一構成を有するものとして、その詳細な説明を省略する。
【００４９】
本実施形態に係るデジタルカメラ４は、画像処理装置１１Ｃ、第１撮像部１０Ａ、タイミング・ジェネレータ１２Ａ、第２撮像部１０Ｂ、タイミング・ジェネレータ１２Ｂ、ＬＣＤ１４、ＥＶＦ１６及び主メモリ１３を備えている。第１撮像部１０Ａと第２撮像部１０Ｂはそれぞれ上記第１の実施形態における撮像部１０（図２）と同一の構成を有する。またタイミング・ジェネレータ１２Ａ，１２Ｂの構成も、上記第１の実施形態におけるそれらの構成と同じである。
【００５０】
画像処理装置１１Ｃは、主処理部２４Ｃ、ＣＰＵ２６、表示インターフェース部４０、カード・インターフェース部２８、機能ブロック２９及びＤＭＡＣ４２を備えており、単一の集積回路で構成される。表示インターフェース部４０は、上記第２の実施形態に係る第１表示インターフェース部４０Ａと同一の構成を有する。また主メモリ１３と表示インターフェース部４０との間のデータ転送は、ＤＭＡＣ４２で実行される。
【００５１】
本実施形態では、主処理部２４Ｃは、第１撮像部１０Ａと第２撮像部１０Ｂとにそれぞれ対応する第１画像処理部２５Ａと第２画像処理部２５Ｂとを備えている。第１画像処理部２５Ａは、一方のタイミング・ジェネレータ１２Ａからクロック信号の供給を受けて動作し、第２画像処理部２５Ｂは、他方のタイミング・ジェネレータ１２Ｂからクロック信号の供給を受けて動作する。また第１画像処理部２５Ａと第２画像処理部２５Ｂとは、それぞれ、上記第１の実施形態の画像処理部２５（図１）と同一構成を有する。さらに第１画像処理部２５Ａと第２画像処理部２５Ｂとは、互いに独立に動作し、第１撮像部１０Ａと第２撮像部１０Ｂとから並列に入力する画像信号を並列に処理して、２系列の内部信号ＰＳ１，ＰＳ２を生成し並列に出力する。
【００５２】
内部信号ＰＳ１，ＰＳ２は、それぞれ、ＣＰＵ２６の制御によって、バス３４を介して主メモリ１３のキャプチャバッファ１３ａ，１３ｂに転送されバッファリングされる。これらキャプチャバッファ１３ａ，１３ｂに格納された内部信号ＰＳ１，ＰＳ２は、さらに画像処理を施された後に、主メモリ１３の画像バッファ１３ｃに格納される。そして、画像バッファ１３ｃに格納された画像信号は、ＤＭＡＣ４２によって、表示インターフェース部４０に転送され、ＬＣＤ１４またはＥＶＦ１６に表示される。
【００５３】
このように、本実施形態に係る画像処理装置１１Ｃは、複数系列の画像信号を並列に処理することが可能である。
【００５４】
また、第３の実施形態の変形例として、互いに異なる構成の第１撮像部１０Ａと第２撮像部１０Ｂとを搭載した装置を採用してもよい。かかる場合、第１画像処理部２５Ａと第２画像処理部２５Ｂも、第１撮像部１０Ａと第２撮像部１０Ｂとが出力する画像信号のフォーマットに対応し得るものが採用される。例えば、動画用ＣＣＤを備えた第１撮像部１０Ａと、静止画用の大サイズのＣＣＤを備えた第２撮像部１０Ｂとの組合せ、或いは、ホワイト・バランス調整用または自動露出調整用の撮像素子を備えた第１撮像部１０Ａと、実撮影用の撮像素子を備えた第２撮像部１０Ｂとの組合せなどを採用することができる。このように、本変形例によれば、互いに異なる解像度及び駆動方式の２種類の撮像部から並列に出力された画像信号を同時に取り込み、並列に処理することが可能である。
【００５５】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図６は、第４の実施形態に係るデジタルカメラ５の主要な構成を概略的に示すブロック図である。なお、図６中、上記第１〜第３の実施形態に係るデジタルカメラ１，２，３，４の構成要素（図１〜図５）と同じ符号を付された構成要素は、上記第１〜第３の実施形態の構成要素と同一構成を有するものとして、その詳細な説明を省略する。
【００５６】
本実施形態に係るデジタルカメラ５は、画像処理装置１１Ｄ、第１撮像部１０Ａ，タイミング・ジェネレータ（ＴＧ）１２Ａ、第２撮像部１０Ｂ、タイミング・ジェネレータ（ＴＧ）１２Ｂ、第１ＥＶＦ１６Ａ、第２ＥＶＦ１６Ｂ及び主メモリ１３を備えている。
【００５７】
また画像処理装置１１Ｄは、主処理部２４Ｃ、ＣＰＵ２６、第１表示インターフェース部５０Ａ、第２表示インターフェース部５０Ｂ、カード・インターフェース部２８及びＤＭＡＣ４２を備えており、単一の集積回路で構成される。
【００５８】
主処理部２４Ｃは、上記第３の実施形態の主処理部２４Ｃ（図５）と同一構成を有しており、第１撮像部１０Ａと第２撮像部１０Ｂとにそれぞれ対応する第１画像処理部２５Ａと第２画像処理部２５Ｂとを備える。第１画像処理部２５Ａと第２画像処理部２５Ｂとはそれぞれタイミング・ジェネレータ１２Ａ，１２Ｂからクロック信号の供給を受けて動作する。
【００５９】
また第１表示インターフェース部５０Ａ及び第２表示インターフェース部５０Ｂは、上記第２の実施形態の第１表示インターフェース部５０Ａ及び第２表示インターフェース部５０Ｂ（図４）と同一の構成を有している。また第１ＥＶＦ１６Ａ及び第２ＥＶＦ１６Ｂは、上記第１の実施形態のＥＶＦ１６（図１）と同一の構成を有しており、第１表示インターフェース部５０Ａは、第１ＥＶＦ１６Ａに適合する面順次形式の外部出力信号を出力し、第２表示インターフェース部５０Ｂは、第２ＥＶＦ１６Ｂに適合する面順次形式の外部出力信号を出力する。
【００６０】
以上の構成を有するデジタルカメラ５の動作例を以下に説明する。図示した例では、第１画像処理部２５Ａは、第１撮像部１０Ａで撮像した画像信号を処理して内部信号ＰＳ１を生成し、第２画像処理部２５Ｂは、第２撮像部１０Ｂで撮像した画像信号を処理して内部信号ＰＳ２を生成する。内部信号ＰＳ１，ＰＳ２は、それぞれ、バス３４を介して主メモリ１３に転送され、画像バッファ１３ａ，１３ｂにバッファリングされる。またＯＳＤバッファ１３ｂ，１３ｄには、数値や文字列や記号などのＯＳＤ（オン・スクリーン・ディスプレイ）用のデータが格納されている。
【００６１】
ＤＭＡＣ４２は、これらのバッファ１３ａ〜２３ｄから表示インターフェース部５０Ａ，５０Ｂへのデータ転送を実行する。このとき、ＤＭＡＣ４２は、主メモリ１３の画像バッファ１３ａと第１表示インターフェース部５０ＡのＦＩＦＯ回路５２との間のＤＭＡ転送に対して第１のＤＭＡチャンネル４３ｍを割り当てると同時に、主メモリ１３のＯＳＤバッファ１３ｂと第１表示インターフェース部５０ＡのＦＩＦＯ回路５３との間のＤＭＡ転送に対して第２のＤＭＡチャンネル４３ｑを割り当てる。またＤＭＡＣ４２は、主メモリ１３の画像バッファ１３ｃと第２表示インターフェース部５０ＢのＦＩＦＯ回路５２との間のＤＭＡ転送に対して第３のＤＭＡチャンネル４３ｏを割り当てると同時に、主メモリ１３のＯＳＤバッファ１３ｄと第２表示インターフェース部５０ＢのＦＩＦＯ回路５３との間のＤＭＡ転送に対して第４のＤＭＡチャンネル４３ｐを割り当てる。これにより、画像信号とＯＳＤ用のデータ信号とが、第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂとに並列にＤＭＡ転送される。
【００６２】
第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂでは、合成回路５１は、ＦＩＦＯ回路５２から出力される画像信号とＦＩＦＯ回路５３から出力されるＯＳＤ用のデータ信号とを合成して合成信号を生成し、フォーマット変換部３３に出力する。この結果、第１ＥＶＦ１６Ａと第２ＥＶＦ１６Ｂとにそれぞれ合成信号が出力され、ＯＳＤ用のデータを含む画像が同時に表示される。
【００６３】
このように、第４の実施形態に係る画像処理装置１１Ｄは、上記第１〜第３の実施形態に係る画像処理装置１１，１１Ａ，１１Ｂ，１１Ｃ（図１〜図５）の構成を全て兼ね備えるものであるから、画像処理装置１１，１１Ａ，１１Ｂ，１１Ｃの作用効果の全てを奏することが可能である。
【００６４】
また、この画像処理装置１１Ｄを搭載したデジタルカメラ５では、複数の撮像部１１Ａ，１１Ｂで撮像した２系列の画像信号を並列に処理し、複数の表示装置１６Ａ，１６Ｂに同時に表示することができる。したがって、画像処理装置１１Ｄを組み込むだけで、２個の撮像部１１Ａ，１１Ｂに対応し得て且つ２台の表示装置に対応し得る画像処理システムを容易に設計することが可能である。
【００６５】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図７は、第５の実施形態に係る複眼システム６の構成を概略的に示すブロック図である。この複眼システム６は、視差（パララックス）を形成する２方向から被写体を撮像する第１撮像装置６２Ｌ及び第２撮像装置６２Ｒを備えると共に、上記第４の実施形態に係る画像処理装置１１Ｄ、主メモリ１３、第１ＥＶＦ１６Ａ、第２ＥＶＦ１６Ｂ、左側光学系６０Ａ及び右側光学系６０Ｂを備えている。また、第１撮像装置６２Ｌと第２撮像装置６２Ｒとは、基線長Ｌの間隔をつくるように配設されている。本明細書において「基線長」とは、第１撮像装置６２Ｌの光学系と第２撮像装置６２Ｒの光学系との間の光軸間距離を意味する。
【００６６】
この複眼システム６の使用者は、左目６１Ｌを左側光学系６０Ａに当て、右目６１Ｒを右側光学系６０Ｂに当てて、第１ＥＶＦ１６Ａと第２ＥＶＦ１６Ｂとの表示画像を視ることができる。
【００６７】
第１撮像装置６２Ｌと第２撮像装置６２Ｒとで撮像した左画像信号６３Ｌと右画像信号６３Ｒとは、それぞれ、第１画像処理部２５Ａと第２画像処理部２５Ｂとで処理され、画像バッファ１３ａ，１３ｂに転送されバッファリングされる。また、画像バッファ１３ａ，１３ｂにバッファリングされた画像信号は、それぞれ、上記ＤＭＡＣ４２（図６）によって読み出され、第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂとに転送され変換される。そして、第１表示インターフェース部５０Ａと第２表示インターフェース部５０Ｂとは、それぞれ、第１ＥＶＦ１６Ａと第２ＥＶＦ１６Ｂとに面順次形式の外部出力信号を出力する。
【００６８】
このように、上記第４の実施形態に係る画像処理装置１１Ｄを用いて、低消費電力且つコンパクトな複眼システム６を容易に構築することが可能である。なお、第１ＥＶＦ１６Ａ、第２ＥＶＦ１６Ｂ、左側光学系６０Ａ及び右側光学系６０Ｂを一体化してＨＭＤ（ヘッドマウントディスプレイ）に組み込むことで、携帯型の立体視システムを作ることができる。
【００６９】
また、図８に示すように、第１撮像装置６２Ｌと第２撮像装置６２Ｒとを、基線長Ｌが使用者の両眼間隔よりも大幅に大きくなるように配設することで、建築物７１や山７０などの巨大な被写体に対するパースペクティブ（遠近感）の拡大を実現することが可能である。また、図９に示すように、第１撮像装置６２Ｌと第２撮像装置６２Ｒとを、基線長Ｌが使用者の両眼間隔よりも大幅に小さくなるように配設することで、昆虫７２などの小さな被写体に対するパースペクティブの縮小を実現することも可能である。このようなパースペクティブの極端な拡大または縮小は、光学システムだけでは実現が難しいが、本実施形態の構成を採用することで容易に実現できる。
【００７０】
【発明の効果】
以上の如く、複数の表示インターフェース部を備える本発明の画像処理装置によれば、各表示インターフェース部は、複数種類の表示装置の表示形式に対応しているため、表示解像度や駆動方法が互いに異なる複数の表示装置に同時に画像信号を出力できる。よって撮像した画像を各表示装置に同時に表示させることが可能である。また、このような画像処理装置を組み込むだけで複数の表示装置に同時に対応し得るデジタルカメラなどの画像処理システムを容易に設計し構築することが可能である。さらに組み込んだ表示インターフェース部の数の表示装置を自由に選択できるため、画像処理システムを柔軟に設計することが可能となる。
【００７１】
また、複数の画像処理部を備える本発明の画像処理装置によれば、複数の画像信号を並列に処理することができ、また、解像度や駆動方法が互いに異なる撮像装置から並列に入力する複数系列の画像信号を並列に処理することも可能である。このような画像処理装置を組み込むだけで複数の撮像装置に同時に対応し得る複眼システムなどの画像処理システムを容易に設計し構築することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るデジタルカメラの主要な構成を概略的に示すブロック図である。
【図２】第１の実施形態に係るデジタルカメラの撮像部の構成を概略的に示すブロック図である。
【図３】第１の実施形態の変形例に係るデジタルカメラの主要な構成を概略的に示すブロック図である。
【図４】本発明の第２の実施形態に係るデジタルカメラの主要な構成を概略的に示すブロック図である。
【図５】本発明の第３の実施形態に係るデジタルカメラの主要な構成を概略的に示すブロック図である。
【図６】本発明の第４の実施形態に係るデジタルカメラの主要な構成を概略的に示すブロック図である。
【図７】本発明の第５の実施形態に係る複眼システムの構成を概略的に示すブロック図である。
【図８】第５の実施形態に係る複眼システムの構成例を示す図である。
【図９】第５の実施形態に係る複眼システムの他の構成例を示す図である。
【符号の説明】
１〜５  デジタルカメラ
６  複眼システム
１０  撮像部
１１，１１Ａ〜１１Ｄ  画像処理装置
１２  タイミング・ジェネレータ（ＴＧ）
１３  主メモリ
１４  ＬＣＤ（液晶表示装置）
１６  ＥＶＦ（電子ビューファインダー）
２５  画像処理部
２６  ＣＰＵ（制御部）
２７  表示インターフェース部
３０  画像バッファ
３１  ＴＶエンコーダ
３２  Ｄ／Ａ変換器（ＤＡＣ）
３３  フォーマット変換部
３４  バス
【図１】
2004165876.tif 000003
【図２】
2004165876.tif 000004
【図３】
2004165876.tif 000005
【図４】
2004165876.tif 000006
【図５】
2004165876.tif 000007
【図６】
2004165876.tif 000008
【図７】
2004165876.tif 000009
【図８】
2004165876.tif 000010
【図９】
2004165876.tif 000011