(57)【要約】【課題】大振幅の信号入力時においても、回路の特性を損なうことなく、高精度のコモンモードノイズ抑圧を可能にする。【解決手段】コモンモード抑圧用フィードバック回路は、入力端子がトランスコンダクタンスアンプ出力端子２０ａ，２０ｂと接続されたソースフォロワ回路３１ａ，３１ｂと、入力端子に固定電位Ｂｉａｓ３が与えられるソースフォロワ回路３１ｃと、ソースフォロワ回路３１ａ，３１ｂの出力電位の平均電位を生成する平均電位生成回路３４と、平均電位とソースフォロワ回路３１ｃの出力電位との大小関係に応じたフィードバック出力電位ＦＯＵＴを生成するフィードバック電位生成回路３２と、フィードバック電位生成回路３２に電流を供給する電流源回路３３とを備える。【選択図】        図１
2004274426.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を差動電流に変換する差動入力回路と、この差動入力回路の１対の出力電位を所定の制御電位に固定する１対の第１のレギュレイテッドカスコード回路と、前記差動入力回路の１対の出力電流を折り返す１対のカレントミラー回路の入力部とを、第１の電源電位と第２の電源電位との間に直列に接続した入力ステージと、
前記カレントミラー回路の出力部と、差動電流源回路と、１対の出力端子が１対のトランスコンダクタンスアンプ出力端子と接続され、前記カレントミラー回路の１対の出力電位を第１の固定電位に固定すると共に前記差動電流源回路の出力電位を前記第１の固定電位と異なる第２の固定電位に固定する１対の第２のレギュレイテッドカスコード回路とを、前記第１の電源電位と前記第２の電源電位との間に直列に接続した出力ステージと、
前記カレントミラー回路から入力されるコモンモードノイズに応じて前記差動電流源回路をフィードバック制御し、前記１対のトランスコンダクタンスアンプ出力端子の出力電位を第３の固定電位に制御するコモンモード抑圧用フィードバック回路とを有し、
前記コモンモード抑圧用フィードバック回路は、入力端子が前記１対のトランスコンダクタンスアンプ出力端子と接続された第１、第２のソースフォロワ回路と、入力端子に前記第３の固定電位が与えられる第３のソースフォロワ回路と、前記第１のソースフォロワ回路の出力電位と前記第２のソースフォロワ回路の出力電位との平均電位を生成する平均電位生成回路と、前記平均電位と前記第３のソースフォロワ回路の出力電位との大小関係に応じたフィードバック出力電位を生成して前記差動電流源回路の入力端子に供給するフィードバック電位生成回路と、前記カレントミラー回路の１対のバイアス電位を入力とし、前記フィードバック電位生成回路に電流を供給する電流源回路とを備えることを特徴とするトランスコンダクタンスアンプ回路。
【請求項２】
請求項１に記載のトランスコンダクタンスアンプ回路において、
前記コモンモード抑圧用フィードバック回路の平均電位生成回路は、第１の端子が前記第１のソースフォロワ回路の出力端子と接続された第１の抵抗と、第１の端子が前記第２のソースフォロワ回路の出力端子と接続された第２の抵抗とからなり、
前記コモンモード抑圧用フィードバック回路の電流源回路は、ゲート端子に前記カレントミラー回路の一方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１のＭＯＳトランジスタと、ゲート端子に前記カレントミラー回路の他方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第２のＭＯＳトランジスタとからなり、
前記コモンモード抑圧用フィードバック回路のフィードバック電位生成回路は、ゲート端子が前記第１および第２の抵抗の第２の端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第３のＭＯＳトランジスタと、ゲート端子が前記第３のソースフォロワ回路の出力端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第４のＭＯＳトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第５のＭＯＳトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第４のＭＯＳトランジスタのドレイン端子と接続され、このドレイン端子から前記フィードバック出力電位を出力する第２の導電性の第６のＭＯＳトランジスタとからなることを特徴とするトランスコンダクタンスアンプ回路。
【請求項３】
請求項１に記載のトランスコンダクタンスアンプ回路において、
前記コモンモード抑圧用フィードバック回路の平均電位生成回路は、第１の端子が前記第１のソースフォロワ回路の出力端子と接続された第１の抵抗と、第１の端子が前記第２のソースフォロワ回路の出力端子と接続された第２の抵抗とからなり、
前記コモンモード抑圧用フィードバック回路の電流源回路は、ゲート端子に前記カレントミラー回路の一方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１のＭＯＳトランジスタと、ゲート端子に前記カレントミラー回路の他方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第２のＭＯＳトランジスタとからなり、
前記コモンモード抑圧用フィードバック回路のフィードバック電位生成回路は、ゲート端子が前記第１および第２の抵抗の第２の端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第３のＭＯＳトランジスタと、ゲート端子が前記第３のソースフォロワ回路の出力端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第４のＭＯＳトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第５のＭＯＳトランジスタと、ゲート端子が前記第５のＭＯＳトランジスタのゲート端子およびドレイン端子と接続され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第４のＭＯＳトランジスタのドレイン端子と接続され、このドレイン端子から前記フィードバック出力電位を出力する第２の導電性の第６のＭＯＳトランジスタとからなることを特徴とするトランスコンダクタンスアンプ回路。
【請求項４】
請求項２または３に記載のトランスコンダクタンスアンプ回路において、
前記第１のソースフォロワ回路は、ゲート端子が前記１対のトランスコンダクタンスアンプ出力端子の一方と接続され、ドレイン端子に前記第１の電源電位が与えられ、ソース端子が前記第１の抵抗の第１の端子と接続された第２の導電性の第７のＭＯＳトランジスタを備え、
前記第２のソースフォロワ回路は、ゲート端子が前記１対のトランスコンダクタンスアンプ出力端子の他方と接続され、ドレイン端子に前記第１の電源電位が与えられ、ソース端子が前記第２の抵抗の第１の端子と接続された第２の導電性の第８のＭＯＳトランジスタを備え、
前記第３のソースフォロワ回路は、ゲート端子に前記第３の固定電位が与えられ、ドレイン端子に前記第１の電源電位が与えられ、ソース端子が前記第４のＭＯＳトランジスタのゲート端子と接続された第２の導電性の第９のＭＯＳトランジスタを備えることを特徴とするトランスコンダクタンスアンプ回路。
【請求項５】
請求項４に記載のトランスコンダクタンスアンプ回路において、
前記第７、第８および第９のＭＯＳトランジスタは、デプレッション型ＭＯＳトランジスタであることを特徴とするトランスコンダクタンスアンプ回路。
【請求項６】
請求項４に記載のトランスコンダクタンスアンプ回路において、
前記第７、第８および第９のＭＯＳトランジスタは、ｎＭＯＳトランジスタであることを特徴とするトランスコンダクタンスアンプ回路。
【請求項７】
請求項４に記載のトランスコンダクタンスアンプ回路において、
前記第７、第８および第９のＭＯＳトランジスタは、ｐＭＯＳトランジスタであることを特徴とするトランスコンダクタンスアンプ回路。
【請求項８】
請求項１に記載のトランスコンダクタンスアンプ回路において、
前記入力ステージの差動入力回路は、ゲート端子に前記差動入力信号の一方が与えられ、ソース端子に前記第２の電源電位が与えられた第２の導電性の第１０のＭＯＳトランジスタと、ゲート端子に前記差動入力信号の他方が与えられ、ソース端子に前記第２の電源電位が与えられた第２の導電性の第１１のＭＯＳトランジスタとからなり、
前記入力ステージの第１のレギュレイテッドカスコード回路は、ソース端子が前記第１０のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第１２のＭＯＳトランジスタと、ソース端子が前記第１１のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第１３のＭＯＳトランジスタと、非反転入力端子に前記制御電位が与えられ、反転入力端子が前記第１２のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１２のＭＯＳトランジスタのゲート端子と接続された第１の演算増幅器と、非反転入力端子に前記制御電位が与えられ、反転入力端子が前記第１３のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１３のＭＯＳトランジスタのゲート端子と接続された第２の演算増幅器とからなり、
前記入力ステージのカレントミラー回路の入力部は、ゲート端子およびドレイン端子が前記第１２のＭＯＳトランジスタのドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１４のＭＯＳトランジスタと、ゲート端子およびドレイン端子が前記第１３のＭＯＳトランジスタのドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１５のＭＯＳトランジスタとからなり、
前記出力ステージのカレントミラー回路の出力部は、ゲート端子が前記第１４のＭＯＳトランジスタのゲート端子およびドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１６のＭＯＳトランジスタと、ゲート端子が前記第１５のＭＯＳトランジスタのゲート端子およびドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１７のＭＯＳトランジスタとからなり、
前記出力ステージの第２のレギュレイテッドカスコード回路は、ソース端子が前記第１６のＭＯＳトランジスタのドレイン端子と接続され、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の一方と接続された第１の導電性の第１８のＭＯＳトランジスタと、ソース端子が前記第１７のＭＯＳトランジスタのドレイン端子と接続され、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の他方と接続された第１の導電性の第１９のＭＯＳトランジスタと、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の一方と接続された第２の導電性の第２０のＭＯＳトランジスタと、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の他方と接続された第２の導電性の第２１のＭＯＳトランジスタと、非反転入力端子に前記第１の固定電位が与えられ、反転入力端子が前記第１８のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１８のＭＯＳトランジスタのゲート端子と接続された第３の演算増幅器と、非反転入力端子に前記第１の固定電位が与えられ、反転入力端子が前記第１９のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１９のＭＯＳトランジスタのゲート端子と接続された第４の演算増幅器と、非反転入力端子に前記第２の固定電位が与えられ、反転入力端子が前記第２０のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第２０のＭＯＳトランジスタのゲート端子と接続された第５の演算増幅器と、非反転入力端子に前記第２の固定電位が与えられ、反転入力端子が前記第２１のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第２１のＭＯＳトランジスタのゲート端子と接続された第６の演算増幅器とからなり、
前記出力ステージの差動電流源回路は、ゲート端子に前記フィードバック出力電位が与えられ、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２０のＭＯＳトランジスタのソース端子と接続された第２の導電性の第２２のＭＯＳトランジスタと、ゲート端子に前記フィードバック出力電位が与えられ、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２１のＭＯＳトランジスタのソース端子と接続された第２の導電性の第２３のＭＯＳトランジスタとからなることを特徴とするトランスコンダクタンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィルタをＬＳＩ上に構成するための低電圧動作トランスコンダクタンスアンプ回路に関するものであって、外付けフィルタを不要にした低電力な携帯無線用ＬＳＩ等に用いられるものである。
【０００２】
【従来の技術】
携帯無線機器が汎用化するに従い無線用ＬＳＩの実装面積および実装コストの低減が重要になり、これまで外付け部品であったフィルタをトランスコンダクタアンプ回路等によりオンチップ化することが必要になっている。
図７はこのような目的に用いられている従来の低電圧動作トランスコンダクタンスアンプ回路の構成を示す回路図である（例えば、特許文献１参照）。
【０００３】
図７において、１０１は入力ステージ、２０１は出力ステージ、３０１はコモンモード抑圧用フィードバック回路、ＭＮｘ（ｘは自然数）はｎＭＯＳトランジスタ、ＭＰｘはｐＭＯＳトランジスタ、ＡＭＰｘは演算増幅器、ＶＩＮ−，ＶＩＮ＋は差動入力電圧、ＶＯＵＴ−，ＶＯＵＴ＋は差動出力電圧である。
入力ステージ１０１に入力された差動入力電圧ＶＩＮ−，ＶＩＮ＋は、差動入力回路を構成する１対のトランジスタＭＮ１０３，ＭＮ１０４でそれぞれ増幅され差動電流に変換される。
【０００４】
演算増幅器ＡＭＰ１０１およびトランジスタＭＮ１０１からなるドレイン電圧調整回路１０２ａと、演算増幅器ＡＭＰ１０２およびトランジスタＭＮ１０２からなるドレイン電圧調整回路１０２ｂとは、レギュレイテッドカスコード回路で構成されており、制御電位Ｖｃ（コンダクタンスＧｍを決める電圧）に、トランジスタＭＮ１０３およびＭＮ１０４のドレイン電圧を固定するように、すなわちゲインを制御するように、トランジスタＭＮ１０１およびＭＮ１０２のゲート電位を制御している。したがって、トランジスタＭＮ１０３およびＭＮ１０４において、差動入力電圧ＶＩＮ−，ＶＩＮ＋に対し、制御電位Ｖｃに従って制御されたゲインに応じた線形な電圧−電流変換が行われる。
【０００５】
変換された差動電流は、カレントミラー回路１０３ａを構成するトランジスタＭＰ１０１およびＭＰ２０１と、カレントミラー回路１０３ｂを構成するトランジスタＭＰ１０２およびＭＰ２０２とによって、折り返されて出力ステージ２０１に印加される。演算増幅器ＡＭＰ２０１およびトランジスタＭＰ２０３からなるドレイン電圧固定回路２０２ａと、演算増幅器ＡＭＰ２０２およびトランジスタＭＰ２０４からなるドレイン電圧固定回路２０２ｂとは、レギュレイテッドカスコード回路で構成されており、一定の第１の固定電位Ｂｉａｓ１に、トランジスタＭＰ２０１およびＭＰ２０２のドレイン電圧を固定するようにトランジスタＭＰ２０３およびＭＰ２０４のゲート電位を制御している。
【０００６】
演算増幅器ＡＭＰ２０３およびトランジスタＭＮ２０１からなるドレイン電圧固定回路２０３ａと、演算増幅器ＡＭＰ２０４およびトランジスタＭＮ２０２からなるドレイン電圧固定回路２０３ｂとは、レギュレイテッドカスコード回路で構成されており、一定の第２の固定電位Ｂｉａｓ２に、トランジスタＭＮ２０３およびＭＮ２０４のドレイン電圧を固定するようにトランジスタＭＮ２０１およびＭＮ２０２のゲート電位を制御している。
【０００７】
このように、図７の構成では、印加される制御電位Ｖｃに応じてゲイン（コンダクタンスＧｍ）調整を行う入力ステージ１０１と、出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きくとるための出力ステージ２０１とを接地端子と電源端子との間に互いに並列に挿入しているため、低い電源電圧においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【０００８】
コモンモード抑圧用フィードバック回路３０１は、差動型のトランスコンダクタンスアンプ回路に不可欠な回路であり、トランスコンダクタンスアンプ出力端子から出力される差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋のＤＣレベルが一定となるように、出力ステージ２０１の差動電流源回路であるトランジスタＭＮ２０３およびＭＮ２０４のドレイン電流を制御している。図８に図７に用いたコモンモード抑圧用フィードバック回路３０１のみを抜き出して示す。４個のｐＭＯＳトランジスタＭＰ３０１〜ＭＰ３０４は電流源として動作している。トランジスタＭＰ３０１，ＭＰ３０２は、トランジスタＭＰ１０２，２０２のゲート電圧およびトランジスタＭＰ１０２のドレイン電圧である電流源バイアス電位Ｖｂ１でバイアスされており、トランジスタＭＰ３０３，ＭＰ３０４は、トランジスタＭＰ１０１，２０１のゲート電圧およびトランジスタＭＰ１０１のドレイン電圧である電流源バイアス電位Ｖｂ２でバイアスされている。
【０００９】
２つの電流源トランジスタＭＰ３０１，ＭＰ３０３は、ドレイン端子が短絡され、１つの電流源として動作している。この電流源トランジスタＭＰ３０１，ＭＰ３０３の出力電流は、差動アンプ回路を構成するトランジスタＭＰ３０５，ＭＰ３０７により、差動出力電圧ＶＯＵＴ＋と固定電位Ｂｉａｓ３の大小関係に応じてトランジスタＭＮ３０１とＭＮ３０２に振り分けられる。同様に、２つの電流源トランジスタＭＰ３０２，ＭＰ３０４の出力電流は、差動アンプ回路を構成するトランジスタＭＰ３０６，ＭＰ３０８により、差動出力電圧ＶＯＵＴ−と固定電位Ｂｉａｓ３の大小関係に応じてトランジスタＭＮ３０１とＭＮ３０２に振り分けられる。以上により、近似的に差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−のコモンモード電位（平均電位）と固定電位Ｂｉａｓ３とが比較され、その大小関係によってフィードバック出力電位ＦＯＵＴが決定される。
【００１０】
例えば、トランジスタＭＰ１０１およびＭＰ１０２のドレイン電圧がコモンモードノイズにより上昇した場合、そのままでは、トランジスタＭＰ２０１およびＭＰ２０２のドレイン電流が減少して、トランスコンダクタンスアンプ出力端子から出力される差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋が共に低下してしまう。しかしながら、このような場合、コモンモード抑圧用フィードバック回路３０１におけるトランジスタＭＰ３０１〜ＭＰ３０４のドレイン電流が減少し、また、トランジスタＭＰ３０５およびＭＰ３０６のドレイン電流が増大することでトランジスタＭＰ３０７およびＭＰ３０８のドレイン電流が減少する。その結果、フィードバック出力電位ＦＯＵＴが低下して、トランジスタＭＮ２０３およびＭＮ２０４のドレイン電流が減少し、差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋のＤＣレベルが上昇して、固定電位Ｂｉａｓ３に落ち着く。トランジスタＭＰ１０１およびＭＰ１０２のドレイン電圧がコモンモードノイズにより低下した場合は、これとは逆に動作する。
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【００１１】
【特許文献１】
特開２００２−２３７７３３号公報
【００１２】
【発明が解決しようとする課題】
ところで、図８に示したコモンモード抑圧用フィードバック回路では、トランスコンダクタンスアンプの差動出力信号ＶＯＵＴ＋と固定電位ｂｉａｓ３とをトランジスタＭＰ３０５，ＭＰ３０７からなる差動アンプ回路で比較すると共に、差動出力信号ＶＯＵＴ−と固定電位ｂｉａｓ３とをトランジスタＭＰ３０６，ＭＰ３０８からなる差動アンプ回路で比較し、これら差動アンプ回路の比較結果を加算することで近似的に差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−のコモンモード電位と固定電位Ｂｉａｓ３とを比較している。このため、差動入力電圧ＶＩＮ−，ＶＩＮ＋の振幅が大きくなって、これに伴い差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−の振幅が大きくなると、差動アンプ回路のもつ非線形特性の影響により、フィードバック出力電位ＦＯＵＴが不正確になり、コモンモードノイズの抑圧が不充分になるという問題点があった。
【００１３】
このような問題を回避するため、図９に示すように、差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−のコモンモード電位を抵抗Ｒ１０１，Ｒ１０２による抵抗分割により生成し、生成したコモンモード電位と固定電位ｂｉａｓ３とをトランジスタＭＰ４１１，ＭＰ４１２からなる差動アンプ回路で比較して、コモンモード電位と固定電位ｂｉａｓ３との大小関係によってフィードバック出力電位ＦＯＵＴを生成する方法が考えられる。
【００１４】
しかしながら、図９に示したコモンモード抑圧用フィードバック回路では、トランスコンダクタンスアンプ回路の出力端子（ＶＯＵＴ＋，ＶＯＵＴ−）に抵抗負荷が加わることになり、トランスコンダクタンスアンプ回路の特性が劣化するという問題が起こる。その結果、図９に示したコモンモード抑圧用フィードバック回路をトランスコンダクタンスアンプ回路に用い、このトランスコンダクタンスアンプ回路でオンチップフィルタを実現する場合、フィルタの設計がしにくくなるという問題点があった。
【００１５】
本発明は、以上のような点に鑑みてなされたものであり、その目的は、大振幅の信号入力時においても、回路の特性を損なうことなく、高精度のコモンモードノイズ抑圧を可能にするトランスコンダクタンスアンプ回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、差動入力信号を差動電流に変換する差動入力回路と、この差動入力回路の１対の出力電位を所定の制御電位に固定する１対の第１のレギュレイテッドカスコード回路と、前記差動入力回路の１対の出力電流を折り返す１対のカレントミラー回路の入力部とを、第１の電源電位と第２の電源電位との間に直列に接続した入力ステージと、前記カレントミラー回路の出力部と、差動電流源回路と、１対の出力端子が１対のトランスコンダクタンスアンプ出力端子と接続され、前記カレントミラー回路の１対の出力電位を第１の固定電位に固定すると共に前記差動電流源回路の出力電位を前記第１の固定電位と異なる第２の固定電位に固定する１対の第２のレギュレイテッドカスコード回路とを、前記第１の電源電位と前記第２の電源電位との間に直列に接続した出力ステージと、前記カレントミラー回路から入力されるコモンモードノイズに応じて前記差動電流源回路をフィードバック制御し、前記１対のトランスコンダクタンスアンプ出力端子の出力電位を第３の固定電位に制御するコモンモード抑圧用フィードバック回路とを有し、前記コモンモード抑圧用フィードバック回路は、入力端子が前記１対のトランスコンダクタンスアンプ出力端子と接続された第１、第２のソースフォロワ回路と、入力端子に前記第３の固定電位が与えられる第３のソースフォロワ回路と、前記第１のソースフォロワ回路の出力電位と前記第２のソースフォロワ回路の出力電位との平均電位を生成する平均電位生成回路と、前記平均電位と前記第３のソースフォロワ回路の出力電位との大小関係に応じたフィードバック出力電位を生成して前記差動電流源回路の入力端子に供給するフィードバック電位生成回路と、前記カレントミラー回路の１対のバイアス電位を入力とし、前記フィードバック電位生成回路に電流を供給する電流源回路とを備えるものである。本発明では、コモンモード抑圧用フィードバック回路の第１、第２のソースフォロワ回路の入力端子を１対のトランスコンダクタンスアンプ出力端子に接続するため、コモンモード抑圧用フィードバック回路がトランスコンダクタンスアンプ出力端子に対する容量負荷となる。また、第１のソースフォロワ回路の出力電位と第２のソースフォロワ回路の出力電位との平均電位と、第３のソースフォロワ回路の出力電位とをフィードバック電位生成回路で比較して、平均電位と第３のソースフォロワ回路の出力電位との大小関係に応じたフィードバック出力電位を生成する。そして、出力ステージの差動電流源回路が、フィードバック出力電位に応じて第２のレギュレイテッドカスコード回路に流れる電流を制御することにより、１対のトランスコンダクタンスアンプ出力端子の出力電位が第３の固定電位になるように制御される。
【００１７】
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記コモンモード抑圧用フィードバック回路の平均電位生成回路は、第１の端子が前記第１のソースフォロワ回路の出力端子と接続された第１の抵抗と、第１の端子が前記第２のソースフォロワ回路の出力端子と接続された第２の抵抗とからなり、前記コモンモード抑圧用フィードバック回路の電流源回路は、ゲート端子に前記カレントミラー回路の一方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１のＭＯＳトランジスタと、ゲート端子に前記カレントミラー回路の他方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第２のＭＯＳトランジスタとからなり、前記コモンモード抑圧用フィードバック回路のフィードバック電位生成回路は、ゲート端子が前記第１および第２の抵抗の第２の端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第３のＭＯＳトランジスタと、ゲート端子が前記第３のソースフォロワ回路の出力端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第４のＭＯＳトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第５のＭＯＳトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第４のＭＯＳトランジスタのドレイン端子と接続され、このドレイン端子から前記フィードバック出力電位を出力する第２の導電性の第６のＭＯＳトランジスタとからなるものである。
【００１８】
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記コモンモード抑圧用フィードバック回路の平均電位生成回路は、第１の端子が前記第１のソースフォロワ回路の出力端子と接続された第１の抵抗と、第１の端子が前記第２のソースフォロワ回路の出力端子と接続された第２の抵抗とからなり、前記コモンモード抑圧用フィードバック回路の電流源回路は、ゲート端子に前記カレントミラー回路の一方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１のＭＯＳトランジスタと、ゲート端子に前記カレントミラー回路の他方のバイアス電位が与えられ、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第２のＭＯＳトランジスタとからなり、前記コモンモード抑圧用フィードバック回路のフィードバック電位生成回路は、ゲート端子が前記第１および第２の抵抗の第２の端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第３のＭＯＳトランジスタと、ゲート端子が前記第３のソースフォロワ回路の出力端子と接続され、ソース端子が前記第１および第２のＭＯＳトランジスタのドレイン端子と接続された第１の導電性の第４のＭＯＳトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第５のＭＯＳトランジスタと、ゲート端子が前記第５のＭＯＳトランジスタのゲート端子およびドレイン端子と接続され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第４のＭＯＳトランジスタのドレイン端子と接続され、このドレイン端子から前記フィードバック出力電位を出力する第２の導電性の第６のＭＯＳトランジスタとからなるものである。
【００１９】
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記第１のソースフォロワ回路は、ゲート端子が前記１対のトランスコンダクタンスアンプ出力端子の一方と接続され、ドレイン端子に前記第１の電源電位が与えられ、ソース端子が前記第１の抵抗の第１の端子と接続された第２の導電性の第７のＭＯＳトランジスタを備え、前記第２のソースフォロワ回路は、ゲート端子が前記１対のトランスコンダクタンスアンプ出力端子の他方と接続され、ドレイン端子に前記第１の電源電位が与えられ、ソース端子が前記第２の抵抗の第１の端子と接続された第２の導電性の第８のＭＯＳトランジスタを備え、前記第３のソースフォロワ回路は、ゲート端子に前記第３の固定電位が与えられ、ドレイン端子に前記第１の電源電位が与えられ、ソース端子が前記第４のＭＯＳトランジスタのゲート端子と接続された第２の導電性の第９のＭＯＳトランジスタを備えるものである。
【００２０】
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記第７、第８および第９のＭＯＳトランジスタは、デプレッション型ＭＯＳトランジスタである。
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記第７、第８および第９のＭＯＳトランジスタは、ｎＭＯＳトランジスタである。
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記第７、第８および第９のＭＯＳトランジスタは、ｐＭＯＳトランジスタである。
【００２１】
また、本発明のトランスコンダクタンスアンプ回路の１構成例において、前記入力ステージの差動入力回路は、ゲート端子に前記差動入力信号の一方が与えられ、ソース端子に前記第２の電源電位が与えられた第２の導電性の第１０のＭＯＳトランジスタと、ゲート端子に前記差動入力信号の他方が与えられ、ソース端子に前記第２の電源電位が与えられた第２の導電性の第１１のＭＯＳトランジスタとからなり、前記入力ステージの第１のレギュレイテッドカスコード回路は、ソース端子が前記第１０のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第１２のＭＯＳトランジスタと、ソース端子が前記第１１のＭＯＳトランジスタのドレイン端子と接続された第２の導電性の第１３のＭＯＳトランジスタと、非反転入力端子に前記制御電位が与えられ、反転入力端子が前記第１２のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１２のＭＯＳトランジスタのゲート端子と接続された第１の演算増幅器と、非反転入力端子に前記制御電位が与えられ、反転入力端子が前記第１３のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１３のＭＯＳトランジスタのゲート端子と接続された第２の演算増幅器とからなり、前記入力ステージのカレントミラー回路の入力部は、ゲート端子およびドレイン端子が前記第１２のＭＯＳトランジスタのドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１４のＭＯＳトランジスタと、ゲート端子およびドレイン端子が前記第１３のＭＯＳトランジスタのドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１５のＭＯＳトランジスタとからなり、前記出力ステージのカレントミラー回路の出力部は、ゲート端子が前記第１４のＭＯＳトランジスタのゲート端子およびドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１６のＭＯＳトランジスタと、ゲート端子が前記第１５のＭＯＳトランジスタのゲート端子およびドレイン端子と接続され、ソース端子に前記第１の電源電位が与えられた第１の導電性の第１７のＭＯＳトランジスタとからなり、前記出力ステージの第２のレギュレイテッドカスコード回路は、ソース端子が前記第１６のＭＯＳトランジスタのドレイン端子と接続され、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の一方と接続された第１の導電性の第１８のＭＯＳトランジスタと、ソース端子が前記第１７のＭＯＳトランジスタのドレイン端子と接続され、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の他方と接続された第１の導電性の第１９のＭＯＳトランジスタと、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の一方と接続された第２の導電性の第２０のＭＯＳトランジスタと、ドレイン端子が前記１対のトランスコンダクタンスアンプ出力端子の他方と接続された第２の導電性の第２１のＭＯＳトランジスタと、非反転入力端子に前記第１の固定電位が与えられ、反転入力端子が前記第１８のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１８のＭＯＳトランジスタのゲート端子と接続された第３の演算増幅器と、非反転入力端子に前記第１の固定電位が与えられ、反転入力端子が前記第１９のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第１９のＭＯＳトランジスタのゲート端子と接続された第４の演算増幅器と、非反転入力端子に前記第２の固定電位が与えられ、反転入力端子が前記第２０のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第２０のＭＯＳトランジスタのゲート端子と接続された第５の演算増幅器と、非反転入力端子に前記第２の固定電位が与えられ、反転入力端子が前記第２１のＭＯＳトランジスタのソース端子と接続され、出力端子が前記第２１のＭＯＳトランジスタのゲート端子と接続された第６の演算増幅器とからなり、前記出力ステージの差動電流源回路は、ゲート端子に前記フィードバック出力電位が与えられ、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２０のＭＯＳトランジスタのソース端子と接続された第２の導電性の第２２のＭＯＳトランジスタと、ゲート端子に前記フィードバック出力電位が与えられ、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２１のＭＯＳトランジスタのソース端子と接続された第２の導電性の第２３のＭＯＳトランジスタとからなるものである。
【００２２】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態となるトランスコンダクタンスアンプ回路の構成を示す回路図である。本実施の形態のトランスコンダクタンスアンプ回路は、入力ステージ１、出力ステージ２およびコモンモード抑圧用フィードバック回路３から構成される。
【００２３】
図１において、ＭＮｘ（ｘは自然数）はｎＭＯＳトランジスタ、ＭＰｘはｐＭＯＳトランジスタ、ＡＭＰｘは演算増幅器、１０ａ，１０ｂは差動入力電圧ＶＩＮ−，ＶＩＮ＋が入力される１対のトランスコンダクタンスアンプ入力端子、２０ａ，２０ｂは差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−が出力される１対のトランスコンダクタンスアンプ出力端子である。なお、各トランジスタは、特にことわらない限りエンハンスメント型ＭＯＳトランジスタである。
【００２４】
入力ステージ１において、１対のトランスコンダクタンスアンプ入力端子１０ａ，１０ｂには、差動入力回路１１を構成するｎＭＯＳトランジスタ（第１０のＭＯＳトランジスタ、第１１のＭＯＳトランジスタ）ＭＮ１３，ＭＮ１４のゲート端子がそれぞれ接続されており、これらトランジスタＭＮ１３，ＭＮ１４のソース端子は接地されている。したがって、トランスコンダクタンスアンプ入力端子１０ａ，１０ｂに印加された差動入力電圧ＶＩＮ−，ＶＩＮ＋は、トランジスタＭＮ１３，ＭＮ１４でそれぞれ増幅され差動電流に変換される。
【００２５】
ｎＭＯＳトランジスタＭＮ１３のドレイン端子には、第１の演算増幅器ＡＭＰ１１およびｎＭＯＳトランジスタ（第１２のＭＯＳトランジスタ）ＭＮ１１からなるドレイン電圧調整回路１２ａが接続され、ｎＭＯＳトランジスタＭＮ１４のドレイン端子には、第２の演算増幅器ＡＭＰ１２およびｎＭＯＳトランジスタ（第１３のＭＯＳトランジスタ）ＭＮ１２からなるドレイン電圧調整回路１２ｂが接続されている。
【００２６】
ドレイン電圧調整回路１２ａにおいて、第１の演算増幅器ＡＭＰ１１の非反転入力端子にはコンダクタンスＧｍを制御する制御端子１４が接続されており、反転入力端子にはトランジスタＭＮ１１のソース端子が接続されており、出力端子にはトランジスタＭＮ１１のゲート端子が接続されている。ドレイン電圧調整回路１２ｂにおいて、第２の演算増幅器ＡＭＰ１２の非反転入力端子には制御端子１４が接続されており、反転入力端子にはトランジスタＭＮ１２のソース端子が接続されており、出力端子にはトランジスタＭＮ１２のゲート端子が接続されている。
【００２７】
このように、ドレイン電圧調整回路１２ａ，１２ｂは、レギュレイテッドカスコード回路で構成されており、制御端子１４に印加される制御電位Ｖｃ（コンダクタンスＧｍを決める電位）に、トランジスタＭＮ１３およびＭＮ１４のドレイン電圧を固定するように、すなわちゲインを制御するように、トランジスタＭＮ１１およびＭＮ１２のゲート電位を制御するものである。したがって、トランジスタＭＮ１３およびＭＮ１４において、差動入力電圧ＶＩＮ−，ＶＩＮ＋に対して、制御電位Ｖｃに従って制御されたゲインに応じた線形な電圧−電流変換が行われる。
【００２８】
差動入力回路１１で変換された差動電流は、カレントミラー回路１３ａを構成するｐＭＯＳトランジスタ（第１４のＭＯＳトランジスタ、第１６のＭＯＳトランジスタ）ＭＰ１１およびＭＰ２１と、カレントミラー回路１３ｂを構成するｐＭＯＳトランジスタ（第１５のＭＯＳトランジスタ、第１７のＭＯＳトランジスタ）ＭＰ１２およびＭＰ２２とによって、折り返されて出力ステージ２に印加される。
【００２９】
これら１対のカレントミラー回路１３ａ，１３ｂにおいて、トランジスタＭＰ１１，ＭＰ１２のソース端子は電源端子に共通接続されており、トランジスタＭＰ１１のドレイン端子およびゲート端子はトランジスタＭＮ１１のドレイン端子に接続され、トランジスタＭＰ１２のドレイン端子およびゲート端子はトランジスタＭＮ１２のドレイン端子に接続されている。トランジスタＭＰ２１，ＭＰ２２のソース端子は電源端子に共通接続されており、トランジスタＭＰ２１のゲート端子はトランジスタＭＰ１１のドレイン端子およびゲート端子に接続され、トランジスタＭＰ２２のゲート端子はトランジスタＭＰ１２のドレイン端子およびゲート端子に接続されている。
【００３０】
カレントミラー回路１３ａの出力側部分であるトランジスタＭＰ２１のドレイン端子には、第３の演算増幅器ＡＭＰ２１およびｐＭＯＳトランジスタ（第１８のＭＯＳトランジスタ）ＭＰ２３からなるドレイン電圧固定回路２２ａが接続され、カレントミラー回路１３ｂの出力側部分であるトランジスタＭＰ２２のドレイン端子には、第４の演算増幅器ＡＭＰ２２およびｐＭＯＳトランジスタ（第１９のＭＯＳトランジスタ）ＭＰ２４からなるドレイン電圧固定回路２２ｂが接続されている。
【００３１】
ドレイン電圧固定回路２２ａにおいて、演算増幅器ＡＭＰ２１の非反転入力端子には一定の第１の固定電位Ｂｉａｓ１が印加されるバイアス端子２４が接続されており、反転入力端子にはトランジスタＭＰ２３のソース端子が接続されており、出力端子にはトランジスタＭＰ２３のゲート端子が接続されている。ドレイン電圧固定回路２２ｂにおいて、演算増幅器ＡＭＰ２２の非反転入力端子にはバイアス端子２４が接続されており、反転入力端子にはトランジスタＭＰ２４のソース端子が接続されており、出力端子にはトランジスタＭＰ２４のゲート端子が接続されている。
【００３２】
このように、ドレイン電圧固定回路２２ａ，２２ｂは、レギュレイテッドカスコード回路で構成されており、バイアス端子２４に印加される一定の第１の固定電位Ｂｉａｓ１に、トランジスタＭＰ２１およびＭＰ２２のドレイン電圧を固定するようにトランジスタＭＰ２３およびＭＰ２４のゲート電位を制御している。ここで、第１の固定電位Ｂｉａｓ１は、電源電位ＶＤＤの約３／４以上の値に設定される。
【００３３】
ドレイン電圧固定回路２２ａの出力端子であるトランジスタＭＰ２３のドレイン端子は、第５の演算増幅器ＡＭＰ２３およびｎＭＯＳトランジスタ（第２０のＭＯＳトランジスタ）ＭＮ２１からなるドレイン電圧固定回路２３ａの出力端子であるトランジスタＭＮ２１のドレイン端子に接続されると共に、トランスコンダクタンスアンプ出力端子２０ａに接続されている。
【００３４】
ドレイン電圧固定回路２２ｂの出力端子であるトランジスタＭＰ２４のドレイン端子は、第６の演算増幅器ＡＭＰ２４およびｎＭＯＳトランジスタ（第２１のＭＯＳトランジスタ）ＭＮ２２からなるドレイン電圧固定回路２３ｂの出力端子であるトランジスタＭＮ２２のドレイン端子に接続されると共に、トランスコンダクタンスアンプ出力端子２０ｂに接続されている。
【００３５】
ドレイン電圧固定回路２３ａにおいて、演算増幅器ＡＭＰ２３の非反転入力端子には一定の第２の固定電位Ｂｉａｓ２が印加されるバイアス端子２５が接続されており、反転入力端子にはトランジスタＭＮ２１のソース端子が接続されており、出力端子にはトランジスタＭＮ２１のゲート端子が接続されている。
【００３６】
ドレイン電圧固定回路２３ｂにおいて、演算増幅器ＡＭＰ２４の非反転入力端子にはバイアス端子２５が接続されており、反転入力端子にはトランジスタＭＮ２２のソース端子が接続されており、出力端子にはトランジスタＭＮ２２のゲート端子が接続されている。
【００３７】
また、ドレイン電圧固定回路２３ａ，２３ｂのトランジスタＭＮ２１，ＭＮ２２のソース端子には、これらドレイン電圧固定回路２３ａ，２３ｂを流れる電流を制御する差動電流源回路２６を構成するｎＭＯＳトランジスタ（第２２のＭＯＳトランジスタ、第２３のＭＯＳトランジスタ）ＭＮ２３，ＭＮ２４のドレイン端子がそれぞれ接続されている。
【００３８】
このように、ドレイン電圧固定回路２３ａ，２３ｂは、レギュレイテッドカスコード回路で構成されており、バイアス端子２５に印加される一定の第２の固定電位Ｂｉａｓ２に、トランジスタＭＮ２３およびＭＮ２４のドレイン電圧を固定するようにトランジスタＭＮ２１およびＭＮ２２のゲート電位を制御している。ここで、第２の固定電位Ｂｉａｓ２は、電源電位ＶＤＤの約１／４以下の値に設定される。
【００３９】
差動電流源回路２６を構成する１対のトランジスタＭＮ２３およびＭＮ２４のソース端子は接地されており、ゲート端子はコモンモード抑圧用フィードバック回路３の出力端子に接続されている。
【００４０】
このように、本実施形態では、入力ステージ１および出力ステージ２がカレントミラー回路で折り返され、接地端子と電源端子との間に互いに並列に挿入接続される構成となっている。入力ステージ１では、レギュレイテッドカスコード回路で構成したドレイン電圧調整回路１２ａ，１２ｂにより、制御電位Ｖｃに応じてゲイン（コンダクタンスＧｍ）調整を行っている。
【００４１】
一方、出力ステージ２では、レギュレイテッドカスコード回路で構成したドレイン電圧固定回路２２ａ，２２ｂとレギュレイテッドカスコード回路で構成したドレイン電圧固定回路２３ａ，２３ｂとを電源端子および接地端子の両側に設け、ドレイン電圧固定回路２２ａ，２２ｂとドレイン電圧固定回路２３ａ，２３ｂとの間にトランスコンダクタンスアンプ出力端子２０ａ，２０ｂを設けることにより、低い電源電圧でも出力インピーダンスを充分に高い値に維持すると共に、ダイナミックレンジを大きくとれるようにしている。すなわち、レギュレイテッドカスコード回路によってドレイン電圧を固定することにより、出力インピーダンスが負荷の影響を受けることがなくかつ高い出力インピーダンスを得ることができる。
【００４２】
このように、図１の構成によれば、低い電源電圧においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保できるトランスコンダクタンスアンプ回路を実現することができる。
【００４３】
次に、本実施の形態のコモンモード抑圧用フィードバック回路３について説明する。コモンモード抑圧用フィードバック回路３は、トランスコンダクタンスアンプ出力端子２０ａ，２０ｂから出力される差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋のＤＣレベルが一定の第３の固定電位Ｂｉａｓ３となるように、出力ステージ２の差動電流源回路２６であるトランジスタＭＮ２３およびＭＮ２４のドレイン電流を制御する。ここで、第３の固定電位Ｂｉａｓ３は、電源電位ＶＤＤと接地電位との中点電位に設定される。
【００４４】
図２に、図１に用いたコモンモード抑圧用フィードバック回路３のみを抜き出して示す。本実施の形態のコモンモード抑圧用フィードバック回路３は、入力端子が１対のトランスコンダクタンスアンプ出力端子２０ｂ，２０ａと接続された第１、第２のレベルシフト回路（ソースフォロワ回路）３１ｂ，３１ａと、入力端子に第３の固定電位Ｂｉａｓ３が与えられる第３のレベルシフト回路３１ｃと、第１のレベルシフト回路３１ｂの出力電位と第２のレベルシフト回路３１ａの出力電位との平均電位を生成する平均電位生成回路３４と、平均電位と第３のレベルシフト回路３１ｃの出力電位との大小関係に応じたフィードバック出力電位ＦＯＵＴを生成して差動電流源回路２６の入力端子に供給するフィードバック電位生成回路３２と、カレントミラー回路１３ａ，１３ｂの１対のバイアス電位Ｖｂ２，Ｖｂ１を入力とし、フィードバック電位生成回路３２に電流を供給する電流源回路３３とを有している。
【００４５】
電流源回路３３を構成する２つのｐＭＯＳトランジスタ（第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ）ＭＰ３１，ＭＰ３２は、ドレイン端子同士が短絡され、１つの電流源として動作している。トランジスタＭＰ３１は、トランジスタＭＰ１２，ＭＰ２２のゲート電圧およびトランジスタＭＰ１２のドレイン電圧である電流源バイアス電位Ｖｂ１でバイアスされている。一方、トランジスタＭＰ３２は、トランジスタＭＰ１１，２１のゲート電圧およびトランジスタＭＰ１１のドレイン電圧である電流源バイアス電位Ｖｂ２でバイアスされている。
【００４６】
ｎＭＯＳトランジスタ（第７のＭＯＳトランジスタ）ＭＮ３１と第１の定電流源Ｉ３１、ｎＭＯＳトランジスタ（第８のＭＯＳトランジスタ）ＭＮ３２と第２の定電流源Ｉ３２、ｎＭＯＳトランジスタ（第９のＭＯＳトランジスタ）ＭＮ３３と第３の定電流源Ｉ３３は、それぞれ第１、第２、第３のレベルシフト回路３１ｂ，３１ａ，３１ｃを構成している。
【００４７】
トランスコンダクタンスアンプ出力端子２０ａから出力された差動出力電圧ＶＯＵＴ−は、レベルシフト回路３１ａによりレベルシフトされ、レベルシフトされた差動出力電圧ＶＯＵＴ−がトランジスタＭＮ３２のソース端子から出力される。同様に、トランスコンダクタンスアンプ出力端子２０ｂから出力された差動出力電圧ＶＯＵＴ＋は、レベルシフト回路３１ｂにより差動出力電圧ＶＯＵＴ−と同じ電圧降下分だけレベルシフトされ、レベルシフトされた差動出力電圧ＶＯＵＴ＋がトランジスタＭＮ３１のソース端子から出力される。
【００４８】
そして、トランジスタＭＮ３１のソース端子とトランジスタＭＮ３２のソース端子間の電圧を、平均電位生成回路３４を構成する第１、第２の抵抗Ｒ３１，Ｒ３２（抵抗Ｒ３１とＲ３２の抵抗値は同一）によって抵抗分割することにより、差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−のコモンモード電位（平均電位）をレベルシフトした電位を生成する。
【００４９】
一方、トランジスタＭＮ３３のゲート端子に入力される第３の固定電位Ｂｉａｓ３は、レベルシフト回路３１ｃにより差動出力電圧ＶＯＵＴ−と同じ電圧降下分だけレベルシフトされ、レベルシフトされた第３の固定電位Ｂｉａｓ３がトランジスタＭＮ３３のソース端子から出力される。
【００５０】
ｐＭＯＳトランジスタ（第３のＭＯＳトランジスタ、第４のＭＯＳトランジスタ）ＭＰ３３およびＭＰ３４は、差動アンプ回路を構成しており、この差動アンプ回路の出力端子であるトランジスタＭＰ３３，ＭＰ３４のドレイン端子は、ゲート端子とドレイン端子とを短絡したダイオード接続のｎＭＯＳトランジスタ（第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ）ＭＮ３４，３５とそれぞれ接続される。
【００５１】
電流源トランジスタＭＰ３１の出力電流と電流源トランジスタＭＰ３２の出力電流とを合わせた電流は、前記コモンモード電位をレベルシフトした電位と第３の固定電位Ｂｉａｓ３をレベルシフトした電位との大小関係に応じて、フィードバック電位生成回路３２の差動アンプ回路により、トランジスタＭＮ３４とＭＮ３５に振り分けられる。以上により、コモンモード電位をレベルシフトした電位と第３の固定電位Ｂｉａｓ３をレベルシフトした電位とが比較され、その大小関係によってフィードバック出力電位ＦＯＵＴが決定される。
【００５２】
例えば、トランジスタＭＰ１１およびＭＰ１２のドレイン電圧がコモンモードノイズにより上昇した場合、そのままでは、トランジスタＭＰ２１およびＭＰ２２のドレイン電流が減少して、トランスコンダクタンスアンプ出力端子２０ａ，２０ｂから出力される差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋が共に低下してしまう。しかしながら、この場合、コモンモード抑圧用フィードバック回路３におけるトランジスタＭＰ３１，ＭＰ３２のドレイン電流が減少し、また、トランジスタＭＰ３３のドレイン電流が増大することでトランジスタＭＰ３４のドレイン電流が減少する。その結果、フィードバック出力電位ＦＯＵＴが低下して、トランジスタＭＮ２３およびＭＮ２４のドレイン電流が減少し、差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋のＤＣレベルが上昇して、第３の固定電位Ｂｉａｓ３に落ち着く。トランジスタＭＰ１１およびＭＰ１２のドレイン電圧がコモンモードノイズにより低下した場合は、これとは逆に動作する。
【００５３】
以上のように、本実施の形態では、コモンモード抑圧用フィードバック回路３の第１、第２のソースフォロワ回路（レベルシフト回路）３１ｂ，３１ａを構成するｎＭＯＳトランジスタＭＮ３１，ＭＮ３２のゲート端子をトランスコンダクタンスアンプ出力端子２０ｂ，２０ａに接続するため、コモンモード抑圧用フィードバック回路３がトランスコンダクタンスアンプ出力端子２０ｂ，２０ａに対する容量負荷となる。このため、図９に示したコモンモード抑圧用フィードバック回路のように、トランスコンダクタンスアンプ回路の特性劣化を引き起こすことがなくなる。その結果、本実施の形態のトランスコンダクタンスアンプ回路でオンチップフィルタを実現する場合、図９に示したコモンモード抑圧用フィードバック回路を用いる場合よりもフィルタ設計がし易くなる。
【００５４】
また、差動出力電圧ＶＯＵＴ−，ＶＯＵＴ＋の各ソースフォロワ出力を抵抗分割した値と第３の固定電位Ｂｉａｓ３のソースフォロワ出力とをフィードバック電位生成回路３２の差動アンプ回路で比較しているため、この差動アンプ回路の非線形特性の影響を小さくすることができ、大振幅の信号入力時においても正確なフィードバック出力電位ＦＯＵＴを生成して、高精度のコモンモードノイズ抑圧が可能となる。
【００５５】
［第２の実施の形態］
図３は本発明の第２の実施の形態となるコモンモード抑圧用フィードバック回路の構成を示す回路図であり、図２と同一の構成には同一の符号を付してある。本実施の形態においても、トランスコンダクタンスアンプ回路としての基本的な構成は第１の実施の形態と同じであり、異なる点は、コモンモード抑圧用フィードバック回路３において、図３に示すようにｎＭＯＳトランジスタ（第６のＭＯＳトランジスタ）ＭＮ３５のゲート端子をｎＭＯＳトランジスタ（第５のＭＯＳトランジスタ）ＭＮ３４のゲート端子およびドレイン端子と接続していることである。
【００５６】
コモンモード抑圧用フィードバック回路３およびトランスコンダクタンスアンプ回路の動作は、第１の実施の形態と同様である。本実施の形態では、コモンモード抑圧用フィードバック回路３のトランジスタＭＮ３５のゲート端子をトランジスタＭＮ３４のゲート端子およびドレイン端子と接続することにより、第１の実施の形態よりもフィードバック利得を増加させることができる。
【００５７】
［第３の実施の形態］
図４は本発明の第３の実施の形態となるコモンモード抑圧用フィードバック回路の構成を示す回路図であり、図２と同一の構成には同一の符号を付してある。本実施の形態においても、トランスコンダクタンスアンプ回路としての基本的な構成は第１の実施の形態と同じであり、異なる点は、コモンモード抑圧用フィードバック回路３において、図４に示すようにレベルシフト回路のｎＭＯＳトランジスタをｐＭＯＳトランジスタに変更したことである。
【００５８】
すなわち、レベルシフト回路３３ｂは、一端に電源電位ＶＤＤが与えられる第１の定電流源Ｉ３５と、ゲート端子がトランスコンダクタンスアンプ出力端子２０ｂと接続され、ドレイン端子に接地電位が与えられ、ソース端子が定電流源Ｉ３５の他端と接続されたｐＭＯＳトランジスタ（第７のＭＯＳトランジスタ）ＭＰ３５とからなる。レベルシフト回路３３ａは、一端に電源電位ＶＤＤが与えられる第２の定電流源Ｉ３６と、ゲート端子がトランスコンダクタンスアンプ出力端子２０ａと接続され、ドレイン端子に接地電位が与えられ、ソース端子が定電流源Ｉ３６の他端と接続されたｐＭＯＳトランジスタ（第８のＭＯＳトランジスタ）ＭＰ３６とからなる。レベルシフト回路３３ｃは、一端に電源電位ＶＤＤが与えられる第３の定電流源Ｉ３７と、ゲート端子に第３の固定電位Ｂｉａｓ３が与えられ、ドレイン端子に接地電位が与えられ、ソース端子が定電流源Ｉ３７の他端と接続されたｐＭＯＳトランジスタ（第９のＭＯＳトランジスタ）ＭＰ３７とからなる。
【００５９】
その他の構成は第１の実施の形態と同じである。また、本実施の形態のコモンモード抑圧用フィードバック回路３の動作は、レベルシフト回路３３ｂ，３３ａ，３３ｃにより差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−、第３の固定電位Ｂｉａｓ３がそれぞれ高電位側にレベルシフトされる点を除いて、第１の実施の形態と同じである。
【００６０】
なお、本実施の形態では、トランジスタＭＮ３５のゲート端子をドレイン端子と短絡させているが、第２の実施の形態と同様に、トランジスタＭＮ３５のゲート端子をトランジスタＭＮ３４のゲート端子およびドレイン端子と接続してもよい。
【００６１】
［第４の実施の形態］
図５は本発明の第４の実施の形態となるコモンモード抑圧用フィードバック回路の構成を示す回路図であり、図２と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態のコモンモード抑圧用フィードバック回路３において、レベルシフト回路３１ｂ，３１ａ，３１ｃのトランジスタに、デプレッション型のｎＭＯＳトランジスタ（第７のＭＯＳトランジスタ、第８のＭＯＳトランジスタ、第９のＭＯＳトランジスタ）ＭＮ４１，ＭＮ４２，ＭＮ４３を用いたものである。コモンモード抑圧用フィードバック回路３の動作は、第１の実施の形態と同様である。
【００６２】
本実施の形態のように、レベルシフト回路３１ｂ，３１ａ，３１ｃのトランジスタにデプレッション型ＭＯＳトランジスタを用いることにより、レベルシフト回路３１ｂ，３１ａ，３１ｃにおけるレベルシフト量を零にすることができる。したがって、本実施の形態は、第１の実施の形態と比べて低電圧動作に有利である。
【００６３】
なお、本実施の形態では、第１の実施の形態のレベルシフト回路のトランジスタをデプレッション型ＭＯＳトランジスタに変更したが、第２、第３の実施の形態のレベルシフト回路のトランジスタをデプレッション型ＭＯＳトランジスタに変更してもよいことは言うまでもない。
【００６４】
［第５の実施の形態］
図６は本発明の第５の実施の形態となるトランスコンダクタンスアンプ回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。第１〜第４の実施の形態では、差動入力回路１１を１対のｎＭＯＳトランジスタＭＮ１３，ＭＮ１４で構成したｎＭＯＳトランジスタ入力のトランスコンダクタンスアンプ回路について説明したが、本実施の形態は、差動入力回路５１を１対のｐＭＯＳトランジスタＭＰ５１，ＭＰ５２で構成するｐＭＯＳトランジスタ入力のトランスコンダクタンスアンプ回路に本発明を適用したものである。
【００６５】
ｐＭＯＳトランジスタ入力のトランスコンダクタンスアンプ回路の場合、第１の実施の形態において、全てのｎＭＯＳトランジスタをｐＭＯＳトランジスタに変更し、全てのｐＭＯＳトランジスタをｎＭＯＳトランジスタに変更して、第１の電源電位を電源電位ＶＤＤに変更し、第２の電源電位を接地電位に変更すればよい。
【００６６】
すなわち、差動入力回路５１、ドレイン電圧調整回路５２ａ，５２ｂ、カレントミラー回路５３ａ，５３ｂ、ドレイン電圧固定回路６２ａ，６２ｂ，６３ａ，６３ｂ、差動電流源回路５６、レベルシフト回路７１ａ，７１ｂ，７１ｃ、フィードバック電位生成回路７２、電流源回路７３、平均電位生成回路７４は、図１、図２における差動入力回路１１、ドレイン電圧調整回路１２ａ，１２ｂ、カレントミラー回路１３ａ，１３ｂ、ドレイン電圧固定回路２２ａ，２２ｂ，２３ａ，２３ｂ、差動電流源回路２６、レベルシフト回路３１ａ，３１ｂ，３１ｃ、フィードバック電位生成回路３２、電流源回路３３、平均電位生成回路３４に対応するものである。
【００６７】
そして、ｐＭＯＳトランジスタＭＰ５１，ＭＰ５２，ＭＰ５３，ＭＰ５４，ＭＰ６１，ＭＰ６２，ＭＰ６３，ＭＰ６４，ＭＰ７１，ＭＰ７２，ＭＰ７３，ＭＰ７４，ＭＰ７５は、図１、図２において、それぞれｎＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１１，ＭＮ１２，ＭＮ２３，ＭＮ２４，ＭＮ２１，ＭＮ２２，ＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５をｐＭＯＳトランジスタに変更したものである。
【００６８】
また、ｎＭＯＳトランジスタＭＮ５１，ＭＮ５２，ＭＮ６１，ＭＮ６２，ＭＮ６３，ＭＮ６４，ＭＮ７１，ＭＮ７２，ＭＮ７３，ＭＮ７４は、図１、図２において、それぞれＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４，ＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４をｎＭＯＳトランジスタに変更したものである。
【００６９】
なお、図６の例では、第１の実施の形態においてｎＭＯＳトランジスタ入力のトランスコンダクタンスアンプ回路をｐＭＯＳトランジスタ入力に変更する場合について説明しているが、第２、第４の実施の形態においても同様に、ｎＭＯＳトランジスタをｐＭＯＳトランジスタに変更し、ｐＭＯＳトランジスタをｎＭＯＳトランジスタに変更して、第１の電源電位を電源電位ＶＤＤに変更し、第２の電源電位を接地電位に変更すれば、ｐＭＯＳトランジスタ入力のトランスコンダクタンスアンプ回路に用いるコモンモード抑圧用フィードバック回路を実現することができる。
【００７０】
また、第３の実施の形態では、レベルシフト回路のｎＭＯＳトランジスタをｐＭＯＳトランジスタＭＰ３５，ＭＰ３６，ＭＰ３７に既に変更しているので、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５をｐＭＯＳトランジスタに変更し、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４をｎＭＯＳトランジスタに変更するだけでよい。
【００７１】
【発明の効果】
本発明によれば、コモンモード抑圧用フィードバック回路を、入力端子が１対のトランスコンダクタンスアンプ出力端子と接続された第１、第２のソースフォロワ回路と、入力端子に第３の固定電位が与えられる第３のソースフォロワ回路と、第１のソースフォロワ回路の出力電位と第２のソースフォロワ回路の出力電位との平均電位を生成する平均電位生成回路と、平均電位と第３のソースフォロワ回路の出力電位との大小関係に応じたフィードバック出力電位を生成して差動電流源回路の入力端子に供給するフィードバック電位生成回路と、カレントミラー回路の１対のバイアス電位を入力とし、フィードバック電位生成回路に電流を供給する電流源回路とから構成することにより、コモンモード抑圧用フィードバック回路の第１、第２のソースフォロワ回路の入力端子を１対のトランスコンダクタンスアンプ出力端子に接続するため、コモンモード抑圧用フィードバック回路がトランスコンダクタンスアンプ出力端子に対する容量負荷となる。このため、差動出力電圧のコモンモード電位を抵抗分割により生成する従来のコモンモード抑圧用フィードバック回路のように、トランスコンダクタンスアンプ回路の特性劣化を引き起こすことがなくなる。その結果、本発明のトランスコンダクタンスアンプ回路でオンチップフィルタを実現する場合、従来のコモンモード抑圧用フィードバック回路を用いる場合よりもフィルタ設計がし易くなる。また、第１のソースフォロワ回路の出力電位と第２のソースフォロワ回路の出力電位との平均電位を生成して、平均電位と第３のソースフォロワ回路の出力電位とを比較しているため、フィードバック電位生成回路中の差動アンプ回路の非線形特性の影響を小さくすることができ、大振幅の信号入力時においても正確なフィードバック出力電位を生成して、高精度のコモンモードノイズ抑圧が可能となる。その結果、本発明のトランスコンダクタンスアンプ回路を使用すれば、安定動作するオンチップフィルタが実現可能となる。
【００７２】
また、コモンモード抑圧用フィードバック回路のフィードバック電位生成回路を第３〜第６のＭＯＳトランジスタで構成し、第６のＭＯＳトランジスタのゲート端子を第５のＭＯＳトランジスタのゲート端子およびドレイン端子と接続することにより、フィードバック利得を増加させることができる。
【００７３】
また、第１、第２、第３のソースフォロワ回路を構成する第７、第８、第９のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタとすることにより、ソースフォロワ回路による差動出力電圧のレベルシフト量と第３の固定電位のレベルシフト量とを零にすることができ、低電圧動作に有利なコモンモード抑圧用フィードバック回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態となるトランスコンダクタンスアンプ回路の構成を示す回路図である。
【図２】図１のトランスコンダクタンスアンプ回路におけるコモンモード抑圧用フィードバック回路の構成を示す回路図である。
【図３】本発明の第２の実施の形態となるコモンモード抑圧用フィードバック回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態となるコモンモード抑圧用フィードバック回路の構成を示す回路図である。
【図５】本発明の第４の実施の形態となるコモンモード抑圧用フィードバック回路の構成を示す回路図である。
【図６】本発明の第５の実施の形態となるトランスコンダクタンスアンプ回路の構成を示す回路図である。
【図７】従来のトランスコンダクタンスアンプ回路の構成を示す回路図である。
【図８】図７のトランスコンダクタンスアンプ回路におけるコモンモード抑圧用フィードバック回路の構成を示す回路図である。
【図９】抵抗分割によりコモンモード電位を抽出する従来のコモンモード抑圧用フィードバック回路の構成を示す回路図である。
【符号の説明】
１…入力ステージ、２…出力ステージ、３…コモンモード抑圧用フィードバック回路、１０ａ、１０ｂ…トランスコンダクタンスアンプ入力端子、１１、５１…差動入力回路、１２ａ、１２ｂ、５２ａ、５２ｂ…ドレイン電圧調整回路、１３ａ、１３ｂ、５３ａ、５３ｂ…カレントミラー回路、２０ａ、２０ｂ…トランスコンダクタンスアンプ出力端子、２２ａ、２２ｂ、２３ａ、２３ｂ、６２ａ、６２ｂ、６３ａ、６３ｂ…ドレイン電圧固定回路、２６、５６…差動電流源回路、３１ａ、３１ｂ、３１ｃ、７１ａ、７１ｂ、７１ｃ…レベルシフト回路、３２、７２…フィードバック電位生成回路、３３、７３…電流源回路、３４、７４…平均電位生成回路。
【図１】
2004274426.tif 000003
【図２】
2004274426.tif 000004
【図３】
2004274426.tif 000005
【図４】
2004274426.tif 000006
【図５】
2004274426.tif 000007
【図６】
2004274426.tif 000008
【図７】
2004274426.tif 000009
【図８】
2004274426.tif 000010
【図９】
2004274426.tif 000011