(57)【要約】【課題】超音波診断装置において整相加算処理を迅速に行えるようにし、特に多方向同時受信などに適する整相加算処理を実現する。【解決手段】時系列順で入力されるデータ列は４つ単位で４つのメモリ４２に順番に書き込まれ、それが繰り返される。補間用の４つのデータが４つのメモリ４２から同時に読み出され、それらの４つのデータが並び換えられた後に４つの乗算器６４へ出力される。それらの４つの乗算器６４には補間用の係数が入力されており、各データに対して各係数が乗算され、それらの乗算結果が加算部６６で加算される。多方向同時受信を行う場合には、４つのメモリ４２からのデータの読み出し以降の各処理を時分割で実行させる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数のメモリと、
時系列順で入力される複数のデータを前記複数のメモリに対して振り分けて書き込む書き込み制御部と、
前記複数のメモリから、遅延時間に応じて、時間的に連続した複数のデータからなるデータセットを読み出す読み出し制御部と、
前記読み出されたデータセットから構成される補間用のデータ列に対して、前記遅延時間に応じた重み付け加算を行って、前記遅延時間に対応する補間データを生成する補間部と、
を含むことを特徴とする超音波診断装置。
【請求項２】
請求項１記載の装置において、
前記読み出されたデータセットと、前記重み付け加算で用いられる複数の係数からなる係数列と、の相互の対応関係を制御する対応関係制御部を含むことを特徴とする超音波診断装置。
【請求項３】
請求項２記載の装置において、
前記対応関係制御部は、前記読み出されたデータセットに対する並び換え処理を実行することを特徴とする超音波診断装置。
【請求項４】
請求項３記載の装置において、
前記並び換え処理では、前記読み出されたデータセットを構成する全部のデータを並び換えて前記補間用のデータ列を構成することを特徴とする超音波診断装置。
【請求項５】
請求項３記載の装置において、
前記並び換え処理では、前記読み出されたデータセットの内で部分的な複数のデータを並び換えて前記補間用のデータ列を構成することを特徴とする超音波診断装置。
【請求項６】
請求項２記載の装置において、
前記対応関係制御部は、前記係数列に対する並び換え処理を実行することを特徴とする超音波診断装置。
【請求項７】
請求項６記載の装置において、
前記読み出されたデータセットがそのままの配列で前記補間用のデータ列として前記補間部へ入力されることを特徴とする超音波診断装置。
【請求項８】
請求項１記載の装置において、
前記読み出し制御部及び前記補間部は、１つの送信ビームに対して複数の受信ビームを同時形成するために時分割動作することを特徴とする超音波診断装置。
【請求項９】
請求項８記載の装置において、
前記読み出し制御部は、前記複数の受信ビームに対応した複数の遅延時間に従って、前記複数のメモリから複数のデータセットを読み出し、
前記補間部は、前記読み出された複数のデータセットに対応する複数の補間用のデータ列に対してそれぞれ重み付け加算を行って、前記複数の受信ビームに対応した複数の補間データを生成することを特徴とする超音波診断装置。
【請求項１０】
請求項１記載の装置において、
前記補間部は、前記補間データとして、複素関係にある実数部補間データ及び虚数部補間データを生成すること特徴とする超音波診断装置。
【請求項１１】
請求項１０記載の装置において、
前記補間部は、
前記実数部補間データを生成する実数部補間回路と、
前記虚数部補間データを生成する虚数部補間回路と、
を有し、
前記実数部補間回路と前記虚数部補間回路とが並列的に動作することを特徴とする超音波診断装置。
【請求項１２】
請求項１１記載の装置において、
前記読み出し制御部は、前記複数のメモリから同じデータセットを２回ずつ読み出し、
前記実数部補間回路は、前記読み出された２つのデータセットの内で一方のデータセットから構成される一方の補間用のデータ列に基づいて前記実数部補間データを生成し、
前記虚数部補間回路は、前記読み出された２つのデータセットの内で他方のデータセットから構成される他方の補間用のデータ列に基づいて前記虚数部補間データを生成することを特徴とする超音波診断装置。
【請求項１３】
請求項１記載の装置において、
前記複数のメモリは、並列配置され互いに独立して動作する複数のランダムアクセスメモリによって構成されることを特徴とする超音波診断装置。
【請求項１４】
請求項１記載の装置において、
前記読み出し制御部は、前記遅延時間を表すビット列の中でデータサンプリング周期を単位とする時間を表す整数部に基づいて、前記データセットを選択的に読み出し、
前記遅延時間を表すビット列の中で前記データサンプリング周期内の補間点を表す小数部に基づいて、前記重み付け加算で用いられる係数列を出力する係数列出力部が設けられたことを特徴とする超音波診断装置。
【請求項１５】
請求項１４記載の装置において、
前記読み出されたデータセットを構成する全部又は一部のデータを並び換えて前記補間用のデータ列を構成するデータ並び換え部を含み、
前記データ並び換えのパターンは前記整数部に基づいて決定されることを特徴とする超音波診断装置。
【請求項１６】
請求項１４記載の装置において、
前記係数列出力部は、前記小数部に基づいて生成された係数列を前記整数部に基づいて並び換えて出力することを特徴とする超音波診断装置。
【請求項１７】
複数の受信チャンネルに対応して設けられた複数の位相調整部と、
前記複数の位相調整部から出力された複数の補間データを加算する加算部と、
を含む超音波診断装置において、
前記各位相調整部は、
並列配置されたｍ（但しｍは２以上の整数）個のメモリと、
時系列順で入力される複数のデータをｍ個のデータごとに区分し、ｍ個のデータを前記ｍ個のメモリに振り分けて書き込む書き込み制御部と、
前記ｍ個のメモリから、遅延時間に基づいて、時間的に連続するｍ個のデータからなるデータセットを読み出す読み出し制御部と、
前記読み出されたエコーデータセットから構成される補間用のデータ列に対して、前記遅延時間に応じた重み付け加算を行って、前記遅延時間に対応する補間データを生成する補間部と、
を含むことを特徴とする超音波診断装置。
【請求項１８】
請求項１７記載の装置において、
前記ｍ個のメモリの書き込みアドレス端子には、前記書き込み制御部から出力された共通の書き込みアドレス信号が与えられ、
前記ｍ個のエコーデータは前記各メモリにおける同じアドレスに書き込まれることを特徴とする超音波診断装置。
【請求項１９】
請求項１７記載の装置において、
前記ｍ個のメモリの読み出しアドレス端子には、前記読み出し制御部から出力された読み出しアドレス信号が与えられ、
前記ｍ個のメモリから前記データセットとして前記複数のデータが同時に並列出力されることを特徴とする超音波診断装置。
【請求項２０】
請求項１７記載の装置において、
前記補間用のデータ列はｎ（ｎは２以上ｍ以下の整数）個のデータによって構成され、
前記重み付け加算で用いられる係数列はｎ個の係数によって構成されることを特徴とする超音波診断装置。
【請求項２１】
請求項２０記載の装置において、
前記補間部は少なくとも１つの補間回路によって構成され、
前記各補間回路は、
前記補間用のデータ列を構成するｎ個のデータと前記係数列を構成するｎ個のデータとの間で乗算を行うｎ個の乗算器と、
前記ｎ個の乗算器の出力を加算して前記補間データを出力する加算器と、
を含むことを特徴とする超音波診断装置。
【請求項２２】
請求項２０記載の装置において、
前記ｍは４であり、前記ｎは４であることを特徴とする超音波診断装置。
【請求項２３】
請求項２０記載の装置において、
前記ｍは８であり、前記ｎは５であることを特徴とする超音波診断装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超音波診断装置に関し、特に複数の受信信号に対して整相加算を実行するビームフォーマーの新しい構成に関する。
【０００２】
【従来の技術】
超音波診断装置の受信部にはビームフォーマー（一般にはデジタルビームフォーマー（ＤＢＦ））としての整相加算部が設けられる。整相加算部は、複数の受信信号間で位相調整を行うことにより、電子的に超音波ビーム（受信ビーム）を形成する回路である。整相加算後の受信信号に所定の処理を施して超音波画像が形成される。
【０００３】
整相加算を精度良く行うために、従来から、メモリからのデータ読み出し制御と補間処理とを併用した整相加算部が提案されている。すなわち、サンプリング周期を単位とする粗い遅延をメモリからのデータの読み出し時間の制御によって達成し、加えて、サンプリング周期内の細かい遅延をその遅延分に相当する補間データの生成によって達成するものである。
【０００４】
特許文献１では、時系列順のデータ列がいったんメモリに格納され、そこから補間点近傍の４つのデータがシリアルデータとして順次読み出され、それらの４つのデータは直列接続された４つのデータレジスタに格納される。その４つのデータレジスタからパラレルデータとして出力された４つのデータに対して４つの補間係数が乗算され、それにより得られる４つの乗算結果の加算によって補間データが生成されている。特許文献２は、超音波の送信周波数の４倍の周波数で受信信号をサンプリングし、複素信号を得る技術が開示されている。
【０００５】
【特許文献１】
特開平５−１８４５６８号公報
【特許文献２】
特開平９−２２４９３７号公報
【０００６】
【発明が解決しようとする課題】
上記特許文献１に開示された構成によると、既に説明したように、メモリからシリアルデータとしての４つのデータを読み出して直列接続されたデータレジスタ群の先頭データレジスタへ入力させ、段階的にデータをシフトさせて、データレジスタ群の最終データレジスタまでデータが到達した後にやっと補間処理が可能な状態となる。つまり、データを揃えるまでに時間がかかるという問題がある。例えば、多方向同時受信のために整相加算部の動作を時分割で切り換えるような場合には整相加算処理を迅速に行う必要がある。
【０００７】
本発明の目的は、超音波診断装置において、整相加算処理を迅速に行えるようにすることにある。
【０００８】
本発明の他の目的は、多方向同時受信などに適する整相加算処理を実現することにある。
【０００９】
【課題を解決するための手段】
（１）本発明に係る超音波診断装置は、複数のメモリと、時系列順で入力される複数のデータを前記複数のメモリに対して振り分けて書き込む書き込み制御部と、前記複数のメモリから、遅延時間に応じて、時間的に連続した複数のデータからなるデータセットを読み出す読み出し制御部と、前記読み出されたデータセットから構成される補間用のデータ列に対して、前記遅延時間に応じた重み付け加算を行って、前記遅延時間に対応する補間データを生成する補間部と、を含むことを特徴とする。
【００１０】
上記構成によれば、時系列順で入力されるデータ列が複数のメモリに対して振り分けて格納される。つまり、シリアルデータが一定単位で区分され、各区分を構成する複数のデータが並列的に複数のメモリ上に書き込まれる。この書き込み段階は、シリアルデータをパラレルデータとして高速に読み出すための前処理に相当する。遅延時間に応じて複数のメモリからデータセットが選択的に読み出されるが、そのデータセットを構成する複数のデータは時間軸上で連続した関係にある。複数のメモリに対してデータの並列的な（望ましくは同時の）読み出しを行うならば、最大でメモリ個数分に相当する個数のデータを一挙に得ることができる。つまり、その場合には、補間処理で必要な複数のデータを１回の読み出しで得ることが可能となる。そして、このように得られたデータセットの全部又は一部が補間用のデータ列として利用される。ここで、補間関数としてはスプライン関数など既知の各種の関数を利用できる。
【００１１】
望ましくは、前記読み出されたデータセットと、前記重み付け加算で用いられる複数の係数からなる係数列と、の相互の対応関係を制御する対応関係制御部を含む。この対応関係制御部はデータと補間係数のペアを決定する。
【００１２】
望ましくは、前記対応関係制御部は、前記読み出されたデータセットに対する並び換え処理を実行する。複数のメモリから読み出される複数のデータは時間的には連続しているが、それらの中で先頭データと末尾データの位置は一定ではない。そこで、複数のデータの並び換えを行って、それらと複数の係数との対応関係を適正にするものである。
【００１３】
望ましくは、前記並び換え処理では、前記読み出されたデータセットを構成する全部のデータを並び換えて前記補間用のデータ列を構成する。望ましくは、前記並び換え処理では、前記読み出されたデータセットの内で部分的な複数のデータを並び換えて前記補間用のデータ列を構成する。この構成では、並び換え処理にデータ選択処理とデータ配列変換処理とが含まれることになる。もちろん、補間処理で利用されない読み出し不要なデータについては、データセットから除外し、つまりメモリから読み出されないように制御してもよい。
【００１４】
望ましくは、前記対応関係制御部は、前記係数列に対する並び換え処理を実行する。この構成によっても、補間用のデータ列と補間用の係数列との対応関係を適正にできる。係数列をテーブルを利用して発生させ、その発生した係数列を並び換えるようにしてもよいし、並び換えられた後の係数列がテーブルから出力されるようにしてもよい。
【００１５】
望ましくは、前記読み出されたデータセットがそのままの配列で前記補間用のデータ列として前記補間部へ入力される。
【００１６】
望ましくは、前記読み出し制御部及び前記補間部は、１つの送信ビームに対して複数の受信ビームを同時形成するために時分割動作する。上記構成においては、補間用のデータ列を短時間で準備することができ、このため時分割で補間処理を切り換えて実行する場合に適する。
【００１７】
望ましくは、前記読み出し制御部は、前記複数の受信ビームに対応した複数の遅延時間に従って、前記複数のメモリから複数のデータセットを読み出し、前記補間部は、前記読み出された複数のデータセットに対応する複数の補間用のデータ列に対してそれぞれ重み付け加算を行って、前記複数の受信ビームに対応した複数の補間データを生成する。
【００１８】
望ましくは、前記補間部は、前記補間データとして、複素関係にある実数部補間データ及び虚数部補間データを生成する。実数部補間データと虚数部補間データは互いに複素関係に立ち、例えば、送信周波数の４倍の周波数でサンプリングを行うならば、１つのサンプリング周期が９０度（つまりπ／２）に相当するので、それらの補間データはちょうど１サンプリング期間だけずれた関係となる。実数部補間データと虚数部補間データとを生成する場合に、同じデータ列を補間処理の対象にすることもできるし、時間軸上で１つ（又は複数）のデータ分だけ時間的にずれた関係にある２つのデータ列をそれぞれの補間処理の対象とすることもできる。
【００１９】
望ましくは、前記補間部は、前記実数部補間データを生成する実数部補間回路と、前記虚数部補間データを生成する虚数部補間回路と、を有し、前記実数部補間回路と前記虚数部補間回路とが並列的に動作する。これに代えて、１つの補間回路を時分割動作させることも可能である。
【００２０】
望ましくは、前記読み出し制御部は、前記複数のメモリから同じデータセットを２回ずつ読み出し、前記実数部補間回路は、前記読み出された２つのデータセットの内で一方のデータセットから構成される一方の補間用のデータ列に基づいて前記実数部補間データを生成し、前記虚数部補間回路は、前記読み出された２つのデータセットの内で他方のデータセットから構成される他方の補間用のデータ列に基づいて前記虚数部補間データを生成する。
【００２１】
望ましくは、前記複数のメモリは、並列配置され互いに独立して動作する複数のランダムアクセスメモリによって構成される。複数のメモリとしては、少なくとも、複数のデータの振り分け記憶と複数のデータの並列的な同時読み出しとを実現できる限りにおいて、各種の構成を用いることができるが、望ましくは、入力信号に対して並列配置された複数のＲＡＭが用いられる。
【００２２】
望ましくは、前記読み出し制御部は、前記遅延時間を表すビット列の中でデータサンプリング周期を単位とする時間を表す整数部に基づいて、前記データセットを選択的に読み出し、前記遅延時間を表すビット列の中で前記データサンプリング周期内の補間点を表す小数部に基づいて、前記重み付け加算で用いられる係数列を出力する係数列出力部が設けられる。
【００２３】
望ましくは、前記読み出されたデータセットを構成する全部又は一部のデータを並び換えて前記補間用のデータ列を構成するデータ並び換え部を含み、前記データ並び換えのパターンは前記整数部に基づいて決定される。望ましくは、前記係数列出力部は、前記小数部に基づいて生成された係数列を前記整数部に基づいて並び換えて出力する。
【００２４】
（２）また、本発明に係る超音波診断装置は、複数の受信チャンネルに対応して設けられた複数の位相調整部と、前記複数の位相調整部から出力された複数の補間データを加算する加算部と、を含む超音波診断装置において、前記各位相調整部は、並列配置されたｍ（但しｍは２以上の整数）個のメモリと、時系列順で入力される複数のデータをｍ個のデータごとに区分し、ｍ個のデータを前記ｍ個のメモリに振り分けて書き込む書き込み制御部と、前記ｍ個のメモリから、遅延時間に基づいて、時間的に連続するｍ個のデータからなるデータセットを読み出す読み出し制御部と、前記読み出されたエコーデータセットから構成される補間用のデータ列に対して、前記遅延時間に応じた重み付け加算を行って、前記遅延時間に対応する補間データを生成する補間部と、を含むことを特徴とする。
【００２５】
望ましくは、前記ｍ個のメモリの書き込みアドレス端子には、前記書き込み制御部から出力された共通の書き込みアドレス信号が与えられ、前記ｍ個のエコーデータは前記各メモリにおける同じアドレスに書き込まれる。
【００２６】
望ましくは、前記ｍ個のメモリの読み出しアドレス端子には、前記読み出し制御部から出力された読み出しアドレス信号が与えられ、前記ｍ個のメモリから前記データセットとして前記複数のデータが同時に並列出力される。
【００２７】
望ましくは、前記補間用のデータ列はｎ（ｎは２以上ｍ以下の整数）個のデータによって構成され、前記重み付け加算で用いられる係数列はｎ個の係数によって構成される。
【００２８】
望ましくは、前記補間部は少なくとも１つの補間回路によって構成され、前記各補間回路は、前記補間用のデータ列を構成するｎ個のデータと前記係数列を構成するｎ個のデータとの間で乗算を行うｎ個の乗算器と、前記ｎ個の乗算器の出力を加算して前記補間データを出力する加算器と、を含む。
【００２９】
望ましくは、前記ｍは４であり、前記ｎは４である。望ましくは、前記ｍは８であり、前記ｎは５である。ｍを２ｋ（但しｋは整数）とすればハードウエアの設計が一般に簡易となる。実数部補間点と虚数部補間点の時間軸上の差が上記で説明した１データサンプリング期間分に相当する場合には、それらの中間点を中心とする補間区間内に属するデータの個数つまりｎを奇数とするのが望ましい。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３１】
まず、図１２及び図１３を用いて、受信ダイナミックフォーカスを行う場合における遅延処理について説明することにする。図１３にモデルを示すように、反射体Ｆの深度をｄとし、アレイ振動子上の開口中心１１０から注目する受信素子１１２までの距離をｘとし、送信ビーム１１４の角度をθとし、音速をｃとすると、送波された超音波が反射体Ｆに到達してこれにより生じた反射体Ｆからのエコー１１６が受信素子１１２に到達する時間ｔは、以下の式で定義される。
【数１】
2004166745.tif 000003
【００３２】
上記式に従って、反射体Ｆの深度に対する受信時間をグラフにしたものが図１２である。超音波診断装置においては、Ａ／Ｄ変換器によって、一定周期（サンプリング周期）で各チャンネルの受信信号がサンプリングされる。そのサンプリングされた各データが図１２において黒丸で表されている。白丸は、補間処理によって受信深度が等間隔（Δｄ）となるように再サンプリングを行った場合に得られるデータを示している。整相加算を行う場合、複数のチャンネル間で同じ深度のデータが加算されることになる。
【００３３】
実際には、各チャンネルごとに、サンプリング周期Δｔでサンプリングされた時系列順のデータ列がメモリ上にいったん格納される。そして、データ間隔がΔｄとなるような再サンプリングを行うために、読み出し時間（ＲＴｉ）において、メモリからその読み出し時間（補間点）近傍の複数のデータを読み出し、補間処理を用いて図１２に示すカーブ上の補間データ（白丸）を求める。この場合に補間処理はΔｔ以内の遅延処理に相当する。ここで、読み出し時間（ＲＴｉ）は以下の式によって表される。
【数２】
2004166745.tif 000004
【００３４】
次に、図１には、本発明に係る超音波診断装置の好適な実施形態が示されており、図１はその全体構成を示すブロック図である。
【００３５】
アレイ振動子１０は図示されていない超音波探触子内に設けられる。このアレイ振動子１０は複数の振動素子１２によって構成される。このアレイ振動子１０により超音波ビームが形成され、その超音波ビームが電子走査される。その電子走査方式としては電子リニア走査、電子セクタ走査などを挙げることができる。ちなみに、超音波探触子は生体の表面上に当接して用いられるものであり、あるいは生体の体腔内に挿入して用いられるものである。送信部１６は、アレイ振動子１０を構成する各振動素子１２に対して送信信号を供給する回路であり、送信部１６は送信ビームフォーマーとして構成されている。
【００３６】
受信部１４は、アレイ振動子１０を構成する各振動素子１２からの受信信号に対して整相加算処理を実行する回路であり、この受信部１４は受信ビームフォーマーとして機能する。受信部１４においては、各チャンネル（各振動素子１２）ごとにアンプ２８、Ａ／Ｄ変換器３０、遅延補間部３２が設けられている。アンプ２８は振動素子１２から出力される受信信号を増幅し、その増幅された受信信号がＡ／Ｄ変換器３０に入力される。Ａ／Ｄ変換器３０は本実施形態において送信中心周波数ｆ０の４倍の周波数をもったサンプリングクロックに同期してアナログの受信信号をデジタルの受信信号に変換する。
【００３７】
遅延補間部３２は、デジタル信号に変換された受信信号（エコーデータ列）に対して遅延処理を行う回路である。この遅延補間部３２については後に図２などを用いて具体的に説明する。各チャンネルの受信信号は上述したように遅延補間部３２によって遅延処理され、これにより各チャンネルの受信信号の位相がフォーカス点に対して揃えられ、その状態において加算器３４によって加算される。すなわち各チャンネルの受信信号が整相加算される。これによって超音波ビームが形成され、具体的には、電子フォーカス及び電子ビームステアリングが達成される。
【００３８】
なお、１送信ビームあたり複数の受信ビームを同時に形成する場合には、加算器３４などを時分割動作させるようにしてもよいし、各受信ビームごとに加算器３４を設けるようにしてもよい。多方向同時受信のための構成については後に詳述することにする。
【００３９】
整相加算後の受信信号は信号処理部２０に入力される。信号処理部２０はユーザーによって選択された動作モードに従って、受信信号に対する処理を実行する。例えば、Ｂモードにおいては、受信信号に対して検波、対数圧縮などの処理がなされる。カラーフローマッピングモード（カラードプラモード）が選択された場合には、例えば複素信号に対する自己相関演算などの処理が実行される。更にドプラモードなどが選択された場合には、ドプラ情報の抽出及び周波数解析などが実行される。ちなみに、本実施形態に係る超音波診断装置においては２次元の超音波画像が形成されているが、もちろん３次元の超音波画像が形成される場合にも本発明を適用することができる。
【００４０】
デジタルスキャンコンバータ（ＤＳＣ）２２は、信号処理後の受信信号に対して補間処理、座標変換処理などを実行する。これにより超音波画像の画像データが構成され、この画像データは表示処理部２４を介して表示部２６に出力される。表示部２６にはＢモード画像などの超音波画像が表示される。主制御部１８は装置内に設けられた各構成の動作制御を行っている。なお、本実施形態に係る装置は受信波に含まれる高調波成分を画像化する場合においても用いることができる。
【００４１】
次に、図１に示した遅延補間部３２の具体的な構成について説明する。
【００４２】
図２には遅延補間部の一例が示されている。この遅延補間部はメモリ部４０からの複数のデータの読み出し制御とそれらの複数のデータを用いた補間処理とによって遅延処理を行うものである。すなわち、複数のデータの読み出し制御によりサンプリング周期の整数倍に相当する粗い遅延時間を設定でき、また補間処理によりサンプリング周期内における細かい遅延を行うことができる。
【００４３】
図２において、メモリ部４０には、時系列順で入力されるデータ列が格納される。メモリ部４０は、図２に示す例において、４つのメモリ４２によって構成されている。各メモリは独立して動作するＲＡＭによって構成されているが、もちろんそれぞれのメモリ４２を独立して書き込み読み出し動作させることができる限りにおいてメモリ部４０の構成としては各種のものを採用することができる。
【００４４】
図２に示されるように、時系列順で入力されるデータ列に対して複数のメモリ４２が並列配置されており、各データは一つずつ順番に１番目のメモリ４２から４番目のメモリ４２まで振り分けられて格納され、それがサイクリックに繰り返されることになる。
【００４５】
受信制御部４４は遅延補間部全体の動作を制御しており、図２に示す例では、受信制御部４４が書き込み制御部としても機能する。すなわち、その受信制御部４４から各メモリ４２に対して共通の書き込みアドレス信号（ＷＡＤＲ）が出力されている。その信号は各メモリ４２における書き込みアドレス端子に入力されている。また受信制御部４４から各メモリ４２に対して書き込みイネーブル信号（ＷＥ０，ＷＥ１，ＷＥ２，ＷＥ３）が出力されている。
【００４６】
上述したように、入力されるデータ列は４データ単位で区分され、その４データが４つのメモリ４２の同じアドレスに並列的に格納され、それが各区分ごとに繰り返されることになる。すなわち各データはその時系列順で４つのメモリ４２に振り分けられて書き込まれる。
【００４７】
読み出し制御部４６は、図２に示す例において、複数の遅延制御部４８と、時分割処理部５０と、ＲＴ（読み出し時間あるいは遅延量に相当）処理部５２とによって構成される。遅延制御部４８は、受信開始信号１００が入力されたタイミングに基づいて、受信ダイナミックフォーカスを行うために必要なタイミングで読み出し時間（遅延量）を表すデータＲＴを発生させる。本実施形態では、時分割処理によって複数の受信ビームを同時に形成するため複数の遅延制御部４８が設けられている。ただし、１つの受信ビームのみを形成する場合には１つの遅延制御部４８が動作する。この場合、時分割処理部５０は実質的に機能しない。
【００４８】
時分割処理部５０は、複数の受信ビームを同時形成する場合に複数の遅延制御部４８から出力されるデータ（ＲＴ０〜ＲＴｎ−１）を時分割処理し、すなわちそれらのデータを順番に選択して、その選択されたデータ（ＲＴ）を出力する回路である。時分割処理が適用される場合には、メモリ部４０の読み出し、並び換え処理、乗算処理、加算処理といった一連の処理がすべて時分割で実行されることになる。ちなみに、そのような時分割処理が適用された場合に得られる各受信ビームごとの遅延補間データは図１に示したように加算器３４に入力されるが、その場合においては加算器３４および信号処理部２０なども時分割動作する。もちろん、各受信ビームごとに加算器３４を設け、各受信ビームごとに受信信号を並列処理するようにしてもよい。
【００４９】
ＲＴ処理部５２は、本実施形態においてアドレスコントローラ５４とテーブル５６とによって構成されている。データＲＴは複数ビット（例えば１３ビット）によって構成されており、そのうちの上位ビットが整数部とされ、そのうちの下位ビットが小数部とされている。ここで整数部はサンプリング周期を単位とした粗い遅延時間に相当し、一方、小数部はサンプリング周期内における細かい遅延時間に相当する。
【００５０】
アドレスコントローラ５４は、整数部のうちの下位２ビットを除いたものを各メモリ４２に与える読み出しアドレス信号として出力している。図においてその読み出しアドレス信号がＲＡＤＲ０，ＲＡＤＲ１，ＲＡＤＲ２，ＲＡＤＲ３によって表されている。
【００５１】
テーブル５６にはデータＲＴのうちの小数部が入力され、テーブル５６は小数部に対応した補間用の係数列を出力する。その係数列は本実施形態において４つの係数ω０，ω１，ω２，ω３によって構成されている。それらの係数は４つの乗算器６４へ出力されている。
【００５２】
並び換え回路５８は４つのメモリ４２から同時に出力される４つのデータ（データセット）に対して並び換え処理を行うものである。図２においては、４つのメモリ４２から読み出された４つのデータがＭＤ０，ＭＤ１，ＭＤ２，ＭＤ３によって表されている。並び換え回路５８は、アドレスコントローラ５４において整数部の下位２ビットを用いて生成された並び換えパターンを表す信号ＳＥＬに基づいて、入力される４つのデータの並び換えを実行し、その並び換えられた後の４つのデータを出力する。ここで、出力される４つのデータがＳＤ０，ＳＤ１，ＳＤ２，ＳＤ３によって表されている。
【００５３】
図２に示す例では、４つのメモリ４２から出力される４つのデータは補間点近傍の４つのデータであり、それらは時間的に連続しているものではあるが、４つのメモリ４２への振り分けによって必ずしも順番通りに並んで出力されないため、並び換え回路５８は、古いデータ順で４つのデータが並ぶように並び換え処理を実行する。ここで、例えば、ＳＤ０が最も時間的に古いデータであり、ＳＤ３が時間的に最も新しいデータである。
【００５４】
補間部６０は図２に示す例において乗算器群６２と加算器６６とによって構成される。乗算器群６２は４つの乗算器６４によって構成されている。各乗算器６４には並び換え後のデータが入力され、また補間係数が入力されている。そして、各乗算器６４はデータと補間係数とを乗算する。そして、その乗算結果を加算器６６にて加算することにより、重み付け加算すなわち補間処理を行うことができる。その結果、加算器６６の出力として遅延補間データが得られる。受信ダイナミックフォーカスが適用される場合、各リサンプリングポイントごとに遅延補間データが生成されることになる。図１に示したように各チャンネルごとの遅延補間データは図１に示した加算器３４に入力されここで整相加算処理が実行される。
【００５５】
図２に示した構成の動作を図３〜図５を用いて具体的に説明する。
【００５６】
まず、図３にはデータ書き込み時の動作がタイミングチャートとして示されている。受信開始から各データが４つずつ４つのメモリ４２に書き込まれるが、その場合においてその４つのデータは各メモリ４２上の同じアドレスに格納される。各メモリ４２ごとの書き込みタイミングはイネーブル信号ＷＥ０，ＷＥ１，ＷＥ２、ＷＥ３によって定められる。ちなみに４データ単位での補間処理を行うため、図示される例においてはサンプリング開始タイミングよりも１つ前のデータからメモリ部４０への書き込みが行われている。
【００５７】
以上の説明から明らかなように、時系列順で入力される各データは４つのメモリ４２の配列順で順番に振り分けて格納され、すなわち、−１番から２番までのデータが４つのメモリに順番に格納され、次に３番から６番までのデータが４つのメモリに順番に格納され、以下同様にこれが繰り返されることになる。
【００５８】
図４には、読み出しアドレスの生成に関する動作がタイミングチャートとして示されている。ここでは、１つの遅延制御部４８のみが動作する場合について示されている。
【００５９】
受信開始から一定時間２００をおいて、読み出し時間すなわち遅延量を表すデータＲＴの出力が開始される。このデータＲＴは図１２を用いて説明したように深さ方向において均等にリサンプリングがなされるようなタイミングで生成されるものである。
【００６０】
データＲＴにおける整数部（下位２ビットを除く）は４つのアドレス信号ＲＡＤＲ０，ＲＡＤＲ１，ＲＡＤＲ２，ＲＡＤＲ３として用いられ、それらの読み出しアドレス信号が各メモリ４２へ出力される。この場合において、整数部における下位２ビットは図４に示されるように４つのアドレス信号をシフトさせるために用いられる。また、その下位２ビットは並び換えパターンを表す信号ＳＥＬを決定し並び換え回路はその信号ＳＥＬに従ってデータの並び換えを行う。いずれにしても、４つのメモリ４２から４つのデータで構成されるデータセットが並列的に同時に読み出され、そのデータセットが補間処理に利用されることになる。
【００６１】
図５には、図４に示したタイミングチャートに更に他の情報を付加したタイミングチャートが示されている。上述したように各メモリ４２に対してそれぞれ個別的に読み出しアドレス信号が与えられると、各メモリから４つのデータが同時に読み出される。それが図５においてＭＤ０，ＭＤ１，ＭＤ２，ＭＤ３で表されている。すると、並び換え回路５８は、ＳＥＬによって表される並び換えパターンに従って、図５に示されるように、データの古い順で並ぶように４つのデータの並び換えを実行する。この並び換え後のデータがＳＤ０，ＳＤ１，ＳＤ２，ＳＤ３によって表されている。具体的には、例えば図５に示す最初のタイミングにおいては、並び換え回路５８に−１，０，１，２の４つのデータが入力され、並び換え回路５８はパターン０を選択し、−１，０，１，２を出力する。すなわち、そのままの並び順でデータを出力する。次のタイミングにおいては、３，０，１，２の４つのデータが入力されると、並び換え回路５８は、ＳＥＬによって示されるパターン１に従って、入力される４つのデータの並び換えを実行し、その結果、０，１，２，３という並びでそれらが並列的に同時に出力される。これはそれ以降のタイミングにおいても同様であり、すなわちメモリ４２からは補間点近傍の４つのデータが出力され、それらは時間的には連続しているが、その並び自体は必ずしも時間順でないため並び換え回路５８が補間用の係数列を乗算するために、４つのデータを古い順で並び換えている。
【００６２】
そのように並び換えられた４つのデータは、上述したように４つの乗算器６４において４つの補間用の係数と乗算され、それらの乗算結果が加算器６６によって加算されることにより遅延補間データが生成される。すなわち、図５において、遅延補間データとして示されている各数値は補間量すなわちＲＴを表している。
【００６３】
したがって、図２に示した構成によれば、シリアルデータとして入力される複数のデータは並列配置された４つのメモリに振り分けて格納され、これによって事実上シリアル／パラレル変換がなされることになる。これにより、補間処理で必要な４つのデータを選択的に同時に読み出すことが可能となり、補間処理を極めて迅速に実行できるという利点がある。
【００６４】
図６には、図２に示した構成において、時分割処理を適用した場合の動作が概念的に示されている。例えば４つの遅延制御部４８が動作する場合には、すなわち４つの受信ビームを同時に形成する場合には、それぞれの遅延制御部４８からＲＴ＿Ａ，ＲＴ＿Ｂ，ＲＴ＿Ｃ，ＲＴ＿Ｄが出力されるが、時分割処理部５０によってそれらの４つのデータが１単位期間内において４つに時分割処理され、すなわちそれらの４つのデータが時間軸上で揃えられてＲＴ処理部５２へ出力される。それ以降の動作は上述したものと同様であるが、上述した動作シーケンスにおいて、データの読み出し以降の各動作が１単位時間当たり４回実行されることになる。
【００６５】
図７には遅延補間部の他の例が示されている。なお、図２に示した構成と同様の構成には同一符号を付しその説明を省略する。
【００６６】
図２に示す構成例では、４つのデータに対する並び換えがなされていたが、図７に示す構成例では４つの補間用の係数に対して並び換えがなされている。このような構成によっても同様の結果を得ることが可能となる。
【００６７】
具体的には、データＲＴのうちで整数部がアドレスコントローラ５４に入力され、小数部がテーブル５６に入力される点は図１に示した構成と同様であるが、アドレスコントローラ５４は信号ＳＥＬを並び換え回路７０へ出力している。並び換え回路７０には、テーブル５６によって生成された４つの補間係数が入力されているが、その並び換え回路７０は４つの補間係数を信号ＳＥＬで表されるパターンに従って並び換えている。これにより、４つのデータが順番通りに並んでいなくてもそれらのデータの並びに応じて補間用の係数列の並びを変えることにより、データと係数のペアを適正なものにすることが可能となる。
【００６８】
したがって、図７に示す構成例では、メモリ部４０と乗算器群６２との間に図２に示した並び換え回路５８は設けられておらず、その機能は上述した並び換え回路７０が達成している。
【００６９】
図７に示す構成例では、テーブル５６の後段に並び換え回路７０を設けたが、テーブル５６自体に並び換えの機能を内蔵させるようにしてもよい。すなわち、テーブル５６に信号ＳＥＬも入力させ、並び換え後の４つの係数を発生させるようにしてもよい。
【００７０】
いずれにしても、複数のデータによって構成されるデータセットと複数の係数によって構成される係数列との間における対応関係を制御することにより、適正な補間処理を実現することが可能となる。
【００７１】
図８には、図７に示した構成例の動作がタイミングチャートとして示されている。図５に示したタイミングチャートと対比すれば明らかなように、並び換え回路７０によって４つの係数Ｃ０，Ｃ１，Ｃ２，Ｃ３を並び換えてそれらをω０，ω１，ω２，ω３としており、例えば最初のタイミングにおいては並び換え後の配列としてＣ０，Ｃ１，Ｃ２，Ｃ３となっており、このタイミングでは実質的な並び換えは行われていないが、次のタイミングにおいては、Ｃ３，Ｃ０，Ｃ１，Ｃ２となっており、パターン１によって並び換えが実行されている。これはそれ以降のタイミングにおいても同様である。
【００７２】
図９には図１に示した遅延補間部３２の更に他の構成例が示されている。
【００７３】
この図９に示す遅延補間部は上述した時分割処理に対応し且つ複素信号を生成可能なものである。なお、図２に示した構成と同様の構成には同一符号を付しその説明を省略する。
【００７４】
図９に示す構成においては、メモリ部４０が８個のメモリ４２によって構成される。ここで、その８個のメモリ４２は２つのグループに分けられており、すなわち０番目から３番目のメモリ４２が第１グループを構成し、４番目から７番目のメモリ４２が第２グループを構成している。
【００７５】
時系列順で入力される複数のデータは、８個のデータ単位で区分されて８つのメモリ４２に振り分けて格納される。そして、このような書き込み制御が８個のデータを単位として繰り返し実行される。遅延制御部４８から時分割処理部５０を介して出力されたデータＲＴのうちで整数部はアドレスコントローラ７２に入力され、小数部はテーブル７４に入力されている。
【００７６】
アドレスコントローラ７２は、第１グループを構成する４つのメモリ４２に対する共通の読み出しアドレス信号と第２グループを構成する４つのメモリ４２に供給する共通の読み出しアドレス信号とを発生している。図９においては、それがＲＡＤＲ０，ＲＡＤＲ１によって表されている。具体的には、整数部の下位３ビットを除いた値として第２グループ用のアドレス信号が生成されており、そのアドレスにビット３の値を加算した値として第１グループ用のアドレスが生成されている。
【００７７】
また、アドレスコントローラ７２は、整数部における下位３ビットを用いて並び換えパターンを決定しており、そのパターンを表す信号ＳＥＬを並び換え回路５８へ出力している。
【００７８】
一方、テーブル７４にはデータＲＴのうちの小数部が入力され、テーブル７４はその小数部に対応した２つの係数列を発生させている。ここで第１の係数列は５つの係数ω０，ω１，ω２，ω３，ω４で構成され、第２の係数列は５つのω５，ω６，ω７，ω８，ω９によって構成されている。
【００７９】
図９において、並び換え回路５８には、メモリ部４０から同時に出力される８個のデータが入力されている。図においてはそれがＭＤ０〜ＭＤ７によって表されている。並び換え回路５８は、図２に示した並び換え回路５８と同様に並び換え機能を有するが、図９に示す並び換え回路５８は特にデータ選択機能を有している。すなわち８個のデータのうちで補間処理で用いる５つのデータを選択し、その５つのデータについて並び換えを実行している。ここで、並び換え回路５８から出力される５つのデータがＳＤ０，ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４によって表されている。また、信号ＳＥＬは並び換えパターンを表すとともに８個のデータのうちで５つのデータを選択するパターンも規定している。
【００８０】
図９に示す構成例において、並び換え回路５８の後段には２つの補間部６０Ａ，６０Ｂが並列的に設けられている。ここで、補間部６０Ａは虚数部遅延補間データ（Ｑデータ）を生成するための回路であり、補間部６０Ｂは実数部遅延補間データ（Ｉデータ）を生成するための回路である。ここで、Ｑデータ及びＩデータは周知のように複素関係を有し、それらによって複素信号が構成される。なお、補間部６０Ａのみを動作させて遅延補間データとしてＲＦデータを出力させることも可能である。
【００８１】
補間部６０Ａは乗算器群６２Ａと加算器６６Ａとによって構成され、ここで乗算器群６２Ａは５つの乗算器６４Ａによって構成されている。これと同様に、補間部６０Ｂは乗算器群６２Ｂと加算器６６Ｂとによって構成され、ここで乗算器群６２Ｂは５つの乗算器６４Ｂによって構成されている。５つの乗算器６４Ａには第１の係数列が入力され、また並び換え回路５８から出力されたデータ列が入力されている。そして各乗算器６４Ａにおいてはデータに対して補間用の係数が乗算されており、それらの乗算結果が加算器６６Ａにおいて加算され、これによりＱデータが生成されている。
【００８２】
これと同様に、５つの乗算器６４Ｂには第２係数列と並び換え回路５８から出力されたデータ列とが入力され、各乗算器６４Ｂにおいてはデータと補間用の係数とが乗算され、それらの乗算結果が加算器６６Ｂで加算され、これによりＩデータが生成されている。
【００８３】
ここで、ＩデータとＱデータは周知のように９０度（π／２）だけ互いにずれた関係にあり、本実施形態においては、サンプリングレートが４ｆ０であるために、ＩデータとＱデータの位相差は１．０すなわちサンプリング周期に相当している。
【００８４】
これを考慮し、本実施形態においては、ＩデータとＱデータの中間点から前後均等に複数のデータを補間処理のためのデータとしており、具体的には、同じ５つのデータを実数部および虚数部の両者において補間処理対象としている。上述した第１および第２の係数列はそれぞれ直交サンプリングを実現するための係数列として構成されており、これにより実数部および虚数部の遅延補間データが生成されている。
【００８５】
図９に示した構成例では補間処理のために５つのデータが用いられているのにもかかわらず、８個のメモリ４２が設けられていたが、これは回路設計上の都合によるものである。いずれにしても８つのメモリ４２にはその順番に従って時系列順に８個ずつデータが格納され、それらのメモリから出力される４×２個のデータの内で補間処理に用いられる５つのデータが選択されている。
【００８６】
図９に示した構成例では５つのデータに対して並び換えがなされていたが、もちろん図７に示した構成例と同様に係数列の並び換えを行うようにしてもよい。
【００８７】
また、図９に示した構成例では、複数の遅延制御部４８が設けられており、図２に示した構成例と同様にＩデータおよびＱデータの同時生成を前提として、更に時分割処理によって複数の受信ビームの同時形成を行うようにしてもよい。ちなみに、図９に示した構成例では、２つの補間部６０Ａ，６０Ｂが並列的に設けられていたが、それらの機能を時分割処理によって１つの補間部で達成することも可能である。したがって、多方向同時受信と複素信号の生成とを同時に行う場合においては、それらの両者において時分割処理を適用し、例えば４つの受信ビームを同時に形成する場合には単位時間当たり８つの時分割処理を行うようにしてもよい。
【００８８】
図１０には図９に示した構成例におけるデータ書き込み時の動作がタイミングチャートとして示されている。既に説明したように、時系列順で入力される各データは８つを単位として８つのメモリに振り分けられており、それが繰り返されている。
【００８９】
図１１には、図９に示した構成例におけるデータ読み出し時の動作がタイミングチャートとして示されている。既に説明したように、８つのメモリ４２は第１グループと第２グループとに区分されており、それぞれのグループごとに共通の読み出しアドレスが入力されている。したがって、図１１に示されるように、４つのデータを単位としてメモリ部４０からデータが読み出されることになり、具体的には、補間処理で用いる５つのデータを含む時間的に連続する２つのデータセットが読み出される。そして、その２つのデータセットうちで必要な５つのデータが選択され、しかもそれが並び換えられた後に２つの補間部６０Ａ，６０Ｂに出力されている。そして、それぞれの補間部６０Ａ，６０Ｂにおいて５つのデータに対して５つの補間係数が乗算され、その結果、ＩデータとＱデータとが生成されている。
【００９０】
図９に示した実施形態においては、シリアルデータとして入力される複数のデータをメモリ部４０へ並列的に書き込むことにより、それらのデータから補間のためのデータセットを同時に得ることが可能となり、その結果、迅速な補間処理を達成でき、しかも複数の受信ビームの同時形成を行う場合においても、時分割処理を容易に行えるため、実用性に優れるという利点がある。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、整相加算処理を迅速に行うことが可能となっており、多方向同時受信などに適する整相加算処理を実現できる。
【図面の簡単な説明】
【図１】本発明に係る超音波診断装置の好適な実施形態を示すブロック図である。
【図２】遅延補間部の一例を説明するためのブロック図である。
【図３】図２に示した遅延補間部のデータ書き込み時の動作を説明するためのタイミングチャートである。
【図４】図２に示した遅延補間部のデータ読み出し時の動作を説明するためのタイミングチャートである。
【図５】図２に示した遅延補間部のデータ読み出し及び補間処理の動作を説明するためのタイミングチャートである。
【図６】図２に示した遅延補間部の時分割動作を説明するためのタイミングチャートである。
【図７】遅延補間部の他の構成例を示すブロック図である。
【図８】図７に示した遅延補間部の動作を説明するためのタイミングチャートである。
【図９】遅延補間部の更に他の構成例を示すブロック図である。
【図１０】図９に示した遅延補間部のデータ書き込み時の動作を説明するためのタイミングチャートである。
【図１１】図９に示した遅延補間部のデータ読み出し及び補間処理の動作を説明するためのタイミングチャートである。
【図１２】サンプルデータと補間データとの関係を示す説明図である。
【図１３】超音波の送受信をモデルとして表す説明図である。
【符号の説明】
１    アレイ振動子、１４  受信部、３２  遅延補間部、３４  加算器、４０メモリ部、４２  メモリ、４４  受信制御部（書き込み制御部）、４６  読み出し制御部、４８  遅延制御部、５０  時分割処理部、５２  ＲＴ処理部、５４アドレスコントローラ、５６  テーブル、５８  並び換え回路、６０  補間部、６４  乗算器、６６  加算器。
【図１】
2004166745.tif 000005
【図２】
2004166745.tif 000006
【図３】
2004166745.tif 000007
【図４】
2004166745.tif 000008
【図５】
2004166745.tif 000009
【図６】
2004166745.tif 000010
【図７】
2004166745.tif 000011
【図８】
2004166745.tif 000012
【図９】
2004166745.tif 000013
【図１０】
2004166745.tif 000014
【図１１】
2004166745.tif 000015
【図１２】
2004166745.tif 000016
【図１３】
2004166745.tif 000017