(57)【要約】【課題】平面研削・ラッピング工程を省略しつつ、両面研磨工程での加工量が従来と同程度で済むウェハ加工方法を提供すること。【解決手段】半導体単結晶インゴットをウェハ状にスライスし、該スライスウェハの面取り部を研削砥石により面取りし、該面取りウェハを平面研削およびラッピング工程を行わずに両面研磨し、該両面研磨ウェハを片面仕上げ研磨する半導体ウェハの加工方法において、上記半導体単結晶インゴットをウェハ状にスライスする際、上記の省略する平面研削およびラッピング工程での加工量分だけ薄くスライスし、また上記両面研磨の研磨量を、上記平面研削およびラッピング工程が行われたウェハに対する場合と同程度に行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体単結晶インゴットをウェハ状にスライスし、該スライスウェハの面取り部を研削砥石により面取りし、該面取りウェハを平面研削およびラッピング工程を行わずに両面研磨し、該両面研磨ウェハを片面仕上げ研磨する半導体ウェハの加工方法において、
上記半導体単結晶インゴットをウェハ状にスライスする際、上記の省略する平面研削およびラッピング工程での加工量分だけ薄くスライスし、
また上記両面研磨の研磨量を、上記平面研削およびラッピング工程が行われたウェハに対する場合と同程度に行うことを特徴とする半導体ウェハの加工方法。
【請求項２】
請求項１記載の半導体ウェハの加工方法において、
上記両面研磨におけるウェハ研磨量が３０〜５０μｍであることを特徴とする半導体ウェハの加工方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハの加工方法、特に半導体結晶インゴットから切り出したウェハを鏡面ウェハとする加工方法に関するものである。
【０００２】
【従来の技術】
化合物半導体は、ショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ）、高移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、種々の受発光デバイスの作製に用いられている。これらの素子の能動層は、鏡面ウェハの表面に分子線エピタキシャル成長（ＭＢＥ）法、有機金属気相エピタキシャル成長（ＭＯＶＰＥ）法およびイオン打ち込み法などにより作成される。
【０００３】
この鏡面ウェハ（半導体ウェハ）は、図２に示す一連の製造プロセスを経て製造されるのが一般的であった。すなわち、単結晶引き上げ法によって製造された単結晶インゴットの外周研削を行なった後、結晶方向の位置決めの為の例えばオリエンテーションフラット加工を施し、内周刃ソーあるいはワイヤソーにてスライシングを行いスライスウェハを得る（スライス工程Ａ）。このスライスウェハを、研削砥石によるベベリングにより外周部の面取りを行なった後（面取り工程Ｂ）、両面ラッピング加工により均一な厚みと平行度、平面度及びある程度の面粗さを持つまでに仕上げる（平面研削・ラッピング工程Ｃ）。具体的には、平坦性および厚さ精度を高めるために平面研削もしくはラッピングを行い、３０〜５０μｍ研削してラップドウェハとする。平面研削は、ダイヤモンド砥粒をボンドにより固定した砥石で研削する。ラッピングは、＃１０００〜１５００のアルミナ砥粒を用い、鋳物定盤やガラス定盤の上でラッピングする。得られたラップドウェハを、加工歪除去及び清浄化のために、酸またはアルカリにてエッチング加工を行ない加工変質層を除去し、その後、メカノケミカル研磨により鏡面仕上げを行う（両面研磨工程Ｄ、片面仕上げ鏡面研磨工程Ｅ）。
【０００４】
これに対して、図３のように、上記面取り工程Ｂの後に、ラッピング工程Ｃ、両面研磨工程Ｄを行わず、その代わりに両面１次鏡面研磨工程Ｄ２を行う方法も知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平９−９７７７５号公報（図１）
【０００６】
【発明が解決しようとする課題】
上記平面研削もしくはラッピング工程（図２の工程Ｃ）は、従来、ロット内ウェハ厚さ・ウェハ面内厚さに大きなバラツキがあったスライスウェハの厚さを揃え、平坦性を向上させるために不可欠な工程として、現在でも半導体ウェハ加工プロセス（ほぼ全て）で利用されている。特にスライスウェハの反りを矯正するためには、ラッピングを行わなければ矯正できないとされてきた。
【０００７】
ところが、図２の従来技術で述べた平面研削では、砥石の目詰まりが原因とされる研削痕が発生し、後工程の研磨でキズ不良として残留する。またラッピングでは、突発的なキズが発生することがある。これにより加工歩留りが低下する。
【０００８】
そこで、上記平面研削・ラッピング工程Ｃを省くことができれば、平面研削もしくはラッピングに起因するキズ不良の撲滅および加工量の大幅な削減を図り、加工歩留り及び材料歩留りを向上させることが可能となる。上記特許文献１（図３）の方法では、平面研削・ラッピング工程Ｃを行わない（省略する）ものであるため、この問題点を解決できるものと考えられる。
【０００９】
しかしながら、上記特許文献１の方法の場合、図２のフローにおいて、平面研削・ラッピング工程Ｃを単に省略するだけである。すなわち、図３に示すように、スライス工程Ａでは、上記平面研削・ラッピング工程Ｃが存在していた場合と同じ厚さ（従来通りの厚さ）のスライスウェハを切り出し、これを面取り工程後に両面１次鏡面研磨工程Ｄ２にかけるものであり、このため、両面１次鏡面研磨工程Ｄ２では、平面研削・ラッピング工程Ｃを省略した分の厚さを考慮した研磨量とする必要がある。つまり、省略した加工量分が若干両面研磨で増えることとなる。よって、ウェハ加工量が多いため、材料歩留りが悪い。
【００１０】
そこで、本発明の目的は、上記課題を解決し、平面研削・ラッピング工程Ｃを省略しつつ、両面研磨工程での加工量が従来と同程度で済むウェハ加工方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１２】
請求項１の発明に係る半導体ウェハの加工方法は、半導体単結晶インゴットをウェハ状にスライスし、該スライスウェハの面取り部を研削砥石により面取りし、該面取りウェハを平面研削およびラッピング工程を行わずに両面研磨し、該両面研磨ウェハを片面仕上げ研磨する半導体ウェハの加工方法において、上記半導体単結晶インゴットをウェハ状にスライスする際、上記の省略する平面研削およびラッピング工程での加工量分だけ薄くスライスし、また上記両面粗研磨の研磨量を、上記平面研削およびラッピング工程が行われたウェハに対する場合と同程度に行うことを特徴とする。
【００１３】
請求項２の発明は、請求項１記載の半導体ウェハの加工方法において、上記両面研磨におけるウェハ研磨量が３０〜５０μｍであることを特徴とする。
【００１４】
本発明は、Ｓｉや、ＩＩＩ−Ｖ族化合物半導体又はＩＩ−ＶＩ族化合物半導体等に適用することができる。本発明を適用できるＩＩＩ−Ｖ族化合物半導体の代表的なものとして、ＧａＡｓや半絶縁性ＧａＡｓがある。
【００１５】
＜発明の要点＞
従来技術の問題点で述べたように平面研削もしくはラッピングを行う加工方法（図２）では、歩留り、コストの面で大きなロスとなってしまう。また、そのうちの平面研削・ラッピング工程Ｃを単に省略するだけでは、図３の如く、両面１次鏡面研磨工程Ｄ２で、省略した分の厚さを考慮した研磨量とする必要があり、加工量が増えることとなる。
【００１６】
この問題の解決のため、本発明では、半導体単結晶インゴットをウェハ状にスライスする際、省略する平面研削およびラッピング工程での加工量分だけ薄くスライスし、両面粗研磨の研磨量は、従来の平面研削およびラッピング工程が行われたウェハに対する場合と同程度とする。具体的には、スライス厚さを、これまでより３０〜５０μｍ薄切りし、平面研削及びラッピングを行わずそのまま直接両面粗研磨する。
【００１７】
このようにすると、平面研削もしくはラッピングに起因するキズ不良の撲滅および加工量の大幅な削減を図ることができ、これにより加工歩留り及び材料歩留りを向上させることができる。
【００１８】
本発明の前提となる「平面研削・ラッピング工程Ｃを省略すること」が何故問題なくできるかについては、（１）  スライスウェハの厚さバラツキが小さくなってきたことと、ウェハ形状が安定してきたことによるスライス薄切り技術の確立（スライス技術の向上）、（２）  両面研磨において反り矯正能力も含めウェハ形状の安定化が進んだこと（両面研磨技術の向上）、が大きな要因である。また、元来、平面研削・ラッピングにはスライスの加工変質層（歪層）を除去するという大きな目的があったが、この点についても、平面研削・ラッピングの加工変質層（歪層）の方がスライス歪より歪が大きい、ということが最近わかってきたため、平面研削・ラッピング工程を省略しても問題がない、との発明者の知見も要因の一つとなっている。
【００１９】
本発明者等は、種々の試作実験を行い、上記平面研削・ラッピング工程Ｃを省略しても問題がないと、及び、これによって量産化を進めることを可能であるということを確認した。この点からすると、上記二つの理由（１）  （２）  のうち、スライス技術の向上が主導であったというのではなく、両面研磨技術の向上が主導であったといえよう。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
【００２１】
図１において、本発明の半導体ウェハの加工方法では、まず半導体単結晶インゴットをウェハ状つまり薄い円板状にスライスするが、このインゴットをウェハ状にスライスする際、省略する平面研削およびラッピング工程での加工量分だけ薄くスライスする（スライス工程Ａ１）。具体的には、スライス厚さを、これまでより３０〜５０μｍ薄切りする。
【００２２】
次に、スライスウェハの面取り部を研削砥石により面取りし（面取り工程Ｂ）、この面取りウェハを、平面研削およびラッピング工程を行わずに、両面粗研磨する（両面研磨工程Ｄ１）。この両面研磨の研磨量は、従来の平面研削およびラッピング工程（図２の工程Ｃ）が行われたウェハに対する場合（図２の工程Ｄ）と同程度とする。
【００２３】
そして、上記の両面研磨ウェハを片面仕上げ研磨し（片面仕上げ鏡面研磨工程Ｅ）、洗浄工程Ｆを経て、所望の鏡面半導体ウェハを得る。
【００２４】
図３に示した公知例の方法によると、ラッピングもしくは平面研削を省略したため、省略した加工量分が若干両面研磨（工程Ｅ２）で増えるという関係になるが、本発明の両面研磨工程Ｄ１では従来の両面研磨の研磨量で十分であるとしているところに、本発明の長所がある。
【００２５】
＜実施例＞
本発明の効果を確認するため、図１の手順に従った鏡面ウェハ（実施例）を作製した。この実施例では、直径１００ｍｍのＧａＡｓ単結晶インゴットを線径０．１０ｍｍのワイヤソーにより、通常ウェハ厚さ７３５μｍのところ６９０μｍに薄くスライスした。そして、アンモニア過水系のエッチング液でエッチングした後、不織布タイプの研磨布を用いた両面研磨機で両面研磨を行った。下定盤に８ホールのキャリアを５枚セットし、４０枚の１００ｍｍ径ＧａＡｓウェハをウェハおもて面を上にし、ホールに挿入した。次に上定盤を降ろし、加圧し、下定盤を２１ｒｐｍ、上定盤を７ｒｐｍで回転し、６０分研磨を行った。
【００２６】
この研磨したウェハ（実施例）を顕微鏡で鏡面あれを、平坦度測定装置（トロペル社製スーパーソート）で平坦度ＴＴＶ（Ｔｏｔａｌ  Ｔｈｉｃｋｎｅｓｓ  Ｖａｌｕｅ）とＷａｒｐ（反り）を、また鏡面検査装置（ＫＬＡテンコール社製サーフスキャン６２００）でヘイズを評価した。
【００２７】
比較のために、図２の従来方法で研磨したウェハ（従来例）を作製し、これについても同様の評価を行った。結果を表１に示す。
【００２８】
【表１】
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【００２９】
その結果、図１の方法で作製したウェハ（実施例）の品質は、図２の従来方法で製作したもの（従来例）と全く同等であり、本発明が鏡面ウェハを得るウェハ加工技術として問題のないことが判った。
【００３０】
上記実施例では、ＧａＡｓ単結晶インゴットの場合について述べたが、本発明はこれに限定されるものではなく、Ｓｉや、ＩＩＩ−Ｖ族化合物半導体又はＩＩ−ＶＩ族化合物半導体等に適用することができる。
【００３１】
【発明の効果】
以上説明したように本発明によれば、半導体単結晶インゴットをウェハ状にスライスし、該スライスウェハの面取り部を研削砥石により面取りし、該面取りウェハを平面研削およびラッピング工程を行わずに両面粗研磨し、該両面研磨ウェハを片面仕上げ研磨する半導体ウェハの加工方法において、上記半導体単結晶インゴットをウェハ状にスライスする際、上記の省略する平面研削およびラッピング工程での加工量分だけ薄くスライスし、また上記両面粗研磨の研磨量を、従来の平面研削およびラッピング工程が行われたウェハに対する場合と同程度とするので、両面粗研磨の研磨量を従来の図２の場合より増大させることなく、平面研削もしくはラッピングに起因するキズ不良の撲滅および加工量の大幅な削減を図ることができ、これにより加工歩留り及び材料歩留りを向上させることができる。
【００３２】
従って、本発明により、平面研削もしくはラッピング工程を省略しスライス厚さを薄くすることができ、加工歩留りの向上、材料歩留りの向上、リードタイム短縮の効果を上げることができる。
【図面の簡単な説明】
【図１】
本発明の半導体ウェハの加工方法を示した図である。
【図２】
従来の半導体ウェハの加工方法を示した図である。
【図３】
他の公知の半導体ウェハの加工方法を示した図である。
【図１】
2004165484.tif 000004
【図２】
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【図３】
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