(57)【要約】【課題】同期メモリインターフェースと同等の性能を有する非同期メモリインターフェースを持ち、高速動作が可能な破壊読み出し型の半導体メモリを提供すること。【解決手段】破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。【選択図】　　図１
2004139657.tif 000002
【特許請求の範囲】
【請求項１】
破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイと、
入力された外部アドレス信号に対応する内部アドレス信号を出力するアドレスバッファと、
前記内部アドレス信号をデコードし、デコード結果に基づいて前記メモリセルアレイ中の前記メモリセルを選択するメモリセル選択信号を出力するアドレスデコーダと、
前記外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、前記アドレスバッファを待機状態にしておく待機処理、並びに前記内部アドレス信号の出力から前記メモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させるコントローラと
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記待機処理及び前記デコード処理は共に、前記外部アドレス信号の遷移を検知して開始されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記コントローラは、前記待機処理及び前記デコード処理が共に終了した後に、前記メモリアレイを制御するメモリアレイ制御信号を無効状態から有効状態にすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記待機処理に要する時間は、前記デコード処理に要する時間よりも短く、
前記コントローラは、前記デコード処理が終了した後に、前記メモリアレイを制御するメモリアレイ制御信号を無効状態から有効状態にすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記待機処理に要する時間は、前記デコード処理に要する時間よりも長く、
前記コントローラは、前記待機処理が終了した後に、前記メモリアレイを制御するメモリアレイ制御信号を無効状態から有効状態にすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記待機処理は、前記外部アドレス信号の、最終の遷移の検知から前記スキュー時間が経過するまで実行されることを特徴とする請求項３乃至請求項５いずれかに一項に記載の半導体集積回路装置。
【請求項７】
前記待機処理は、前記外部アドレス信号の、最初の遷移の検知から前記スキュー時間が経過するまで実行されることを特徴とする請求項３乃至請求項５いずれかに一項に記載の半導体集積回路装置。
【請求項８】
前記破壊読み出し型のメモリセルはキャパシタを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項９】
前記キャパシタは強誘電体キャパシタであることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記メモリセル選択信号は、前記メモリセルアレイのワード線に供給されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１１】
前記メモリセルは、電流通路の一端をプレート線に結合し、電流通路の他端をビット線に結合した強誘電体メモリセルであり、
前記プレート線は、前記メモリセル選択信号が前記ワード線に供給された後に活性化されることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記メモリセルは、電流通路の一端をプレート線に結合し、電流通路の他端を選択トランジスタを介してビット線に結合した強誘電体メモリセルであり、
前記選択トランジスタは、前記メモリセル選択信号が前記ワード線に供給された後にオンし、
前記プレート線は、前記メモリセル選択信号が前記ワード線に供給された後に活性化されることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１３】
前記コントローラは、前記待機処理及び前記デコード処理が共に終了した後に、前記メモリアレイを制御するメモリアレイ制御信号を無効状態から有効状態とし、
前記メモリセル選択信号は、前記メモリアレイ制御信号が無効状態から有効状態になった後に前記メモリセルアレイのワード線に供給されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１４】
ワード線活性化イネーブル回路を、さらに具備し、
前記ワード線活性化イネーブル回路は、前記メモリアレイ制御信号が無効状態から有効状態になったことを検知して、前記メモリセル選択信号を、前記メモリセルアレイのワード線に供給することを特徴とする請求項１３に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に読み出し時にセルデータの破壊を伴う破壊読み出し型の半導体メモリを有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体メモリのデータ読み出し方式は、破壊読み出し（Ｄｅｓｔｒｕｃｔｉｖｅ　Ｒｅａｄ　Ｏｕｔ）と、非破壊読み出し（Ｎｏｎ　Ｄｅｓｔｒｕｃｔｉｖｅ　Ｒｅａｄ　Ｏｕｔ）とに大別することができる。
【０００３】
破壊読み出しは、データの読み出しの際に記憶情報が失われるもので、記憶情報の再書き込み（Ｒｅｓｔｏｒｅ）を必要とする。破壊読み出し型の半導体メモリとしては、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）がある。ＦｅＲＡＭの公知例としては、特許文献１、２がある。
【０００４】
対して、非破壊読み出しは、データの読み出しの際に記憶情報が失われることがなく、記憶情報の再書き込みは必要ない。非破壊読み出しの半導体メモリとしては、スタティックランダムアクセスメモリ（ＳＲＡＭ）、電気的にデータ書き換えが可能なリードオンリーメモリ（ＥＥＰＲＯＭ）がある。
【０００５】
一方、半導体メモリのインターフェース方式には、同期インターフェースと、非同期インターフェースとの二通りがある。
【０００６】
同期インターフェースは、同期信号、例えば、ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号や、ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号の、例えば、入力を起点に動作を開始させる方式である。また、非同期インターフェースは、外部アドレス信号の遷移によって、次の動作に移る方式である。
【０００７】
一般に、非破壊読み出し型の半導体メモリは、読み出し動作の途中でアドレスが変化した場合でも、サイクル時間に対して短い時間で次の動作に移ることができる。このため、外部アドレスの遷移によって次の動作に移る非同期インターフェースを実現できる。
【０００８】
対して、破壊読出し型の半導体メモリでは、読み出し動作を一旦開始してしまうと、セルにデータを書き戻すまで、次の動作に移ることができない。そこで、同期信号の、例えば、入力を起点に動作する同期インターフェースが一般的である。
【０００９】
破壊読み出し型の半導体メモリで非同期インターフェースを実現するには、外部アドレス遷移を検知した後、ある規定された時間ある規定された時間（以下、スキュー時間）だけ待ってから、メモリアレイの動作を開始させるようにする。チップ内の動作としては、外部アドレス信号の遷移を検知してから、スキュー時間だけ待ち、その間に、アドレス遷移が起きなければ、メモリの動作を開始する。具体的な動作シーケンスの例を図１３に示す。
【００１０】
図１３に示すように、まず、時刻Ｔ１において、外部アドレス信号（ＥｘｔｅｒｎａｌＡｄｄｒｅｓｓ）の遷移が起きたとする。このアドレス遷移を受けた後、スキュー時間Ｔｗだけ、アドレスバッファを待機させる（Ｗａｉｔ：矢印（１））。アドレスバッファの待機は、アドレスバッファ内のラッチ回路（ｌａｔｃｈ）をスルー状態（ｔｈｒｏｕｇｈ）とし、同アドレスバッファ内のバッファ回路（ｂｕｆｆｅｒ）クローズ状態（ｃｌｏｓｅ）とし、内部アドレス信号（Ｉｎｔｅｒｎａｌ　Ａｄｄｒｅｓｓ）を無効状態（Ｉｎｖａｌｉｄ）とすることで行われる。
【００１１】
スキュー時間Ｔｗが経過する前の時刻Ｔ２で再度、外部アドレス信号の遷移が起きたとする。このアドレス遷移を受けて、アドレスバッファは再度、規定されたスキュー時間Ｔｗ、さらに待機させる（矢印（２））。
【００１２】
スキュー時間Ｔｗが経過した時刻Ｔ３までアドレス遷移が起きない場合、時刻Ｔ３から次の動作に移る。時刻Ｔ３では、ラッチ回路をスルー状態からラッチ状態（ｌａｔｃｈ）とし、ラッチ回路の出力を固定する。次いで、バッファ回路をクローズ状態からオープン状態（Ｏｐｅｎ）とし、内部アドレス信号を無効状態から有効状態（Ｖａｌｉｄ）とする。これにより、内部アドレス信号のデコード処理（Ａｄｒｅｓｓ　Ｄｅｃｏｄｅ）が開始される（矢印（３））。
【００１３】
時刻Ｔ３からデコード時間Ｔｄが経過し、デコード処理が終了すると、該当するワード線（Ｗｏｒｄ　Ｌｉｎｅ）が無効状態（Ｉｎｖａｌｉｄ）から有効状態（Ｖａｌｉｄ）になり、この時刻にあわせた時刻Ｔ４において、メモリアレイを制御するメモリアレイ制御信号（Ａｒｒａｙ　Ｃｏｎｔｒｏｌ）が無効状態（Ｉｎｖａｌｉｄ）から有効状態（Ｖａｌｉｄ）とし、メモリアレイの制御を開始する。その後、読み出し／再書き込み動作（Ｒｅａｄ／Ｒｅｓｔｏｒｅ：矢印（４））、時刻Ｔ５からプリチャージ動作（Ｐｒｅｃｈａｒｇｅ：矢印（５））、及びデータ出力（Ｏｕｔｐｕｔ）が行われ、時刻Ｔ６で１サイクルが終了する。
【００１４】
【特許文献１】
特開２０００−３４９２４８５号公報
【００１５】
【特許文献２】
米国特許第６，０３８，１６２号明細書
【００１６】
【発明が解決しようとする課題】
このような動作を行う非同期メモリインターフェースでは、外部アドレス信号の遷移から、実際にメモリの動作が開始されるまで、スキュー時間Ｔｗだけ待機させるため、チップイネーブル信号などに同期して動作を開始する同期メモリインターフェースと比べて、スキュー時間Ｔｗだけアクセスタイムが遅くなる、という事情がある。
【００１７】
図１３に示す動作シーケンスにおいて、スキュー時間をＴｗ、アドレス信号のデコード処理に要するデコード時間をＴｄ、メモリアレイの制御が始まってからデータが出力されるまでの読み出し／再書き込み時間をＴｒ、データが出力されてから１サイクルの終了までの時間（もしくはプリチャージ時間）をＴｐとする。
【００１８】
この場合、同期メモリインターフェースを持つ半導体メモリのアクセス時間は
Ｔｄ＋Ｔｒ
そのサイクル時間は
Ｔｄ＋Ｔｒ＋Ｔｐ
とすることが可能である。
【００１９】
しかし、非同期メモリインターフェースを持つ半導体メモリのアクセス時間は、
Ｔｗ＋Ｔｄ＋Ｔｒ
そのサイクル時間は
Ｔｗ＋Ｔｄ＋Ｔｒ＋Ｔｐ
に、それぞれ増加してしまう。
【００２０】
この発明は、上記事情に鑑みて為されたもので、その目的は、同期メモリインターフェースと同等の性能を有する非同期メモリインターフェースを持ち、高速動作が可能な破壊読み出し型の半導体メモリを有する半導体集積回路装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る半導体集積回路装置は、破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイと、入力された外部アドレス信号に対応する内部アドレス信号を出力するアドレスバッファと、前記内部アドレス信号をデコードし、デコード結果に基づいて前記メモリセルアレイ中の前記メモリセルを選択するメモリセル選択信号を出力するアドレスデコーダと、前記外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、前記アドレスバッファを待機状態にしておく待機処理、並びに前記内部アドレス信号の出力から前記メモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させるコントローラとを具備することを特徴とする。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体集積回路装置を示すブロック図である。
【００２４】
図１Ａに示すように、半導体集積回路チップ１内には、メモリアレイ（ＭｅｍｏｒｙＡｒｒａｙ）２、アドレスバッファ（Ａｄｄｒｅｓｓ　Ｂｕｆｆｅｒ）３、アドレスデコーダ（Ａｄｄｒｅｓｓ　ｄｅｃｏｄｅｒ）４、及びコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）５が形成されている。
【００２５】
メモリアレイ２にはメモリセルアレイが含まれており、メモリセルアレイには破壊読み出し型のメモリセルが集積、例えば行列状に配置される。
【００２６】
アドレスバッファ３は、チップ１の外部からの外部アドレス信号（Ｅｘｔｅｒｎａｌ　Ａｄｄｒｅｓｓ　Ｓｉｇｎａｌ）を受け、入力された外部アドレス信号に対応する内部アドレス信号（Ｉｎｔｅｒｎａｌ　Ａｄｄｒｅｓｓ　Ｓｉｇｎａｌ）を出力する。アドレスバッファ３の一構成例を図２に示す。
【００２７】
図２に示すように、一構成例に係るアドレスバッファ３は、外部アドレス信号ＡＤＤ０〜ＡＤＤｎを受けるラッチ回路（Ｌａｔｃｈ０〜Ｌａｔｃｈｎ）と、ラッチ回路の出力（Ｉｎｐｕｔ　Ａｄｄｒｅｓｓ）を受け、内部アドレス信号ａｄｄ０〜ａｄｄｎ、／ａｄｄ０〜／ａｄｄｎを出力するバッファ回路（Ｂｕｆｆｅｒ０〜Ｂｕｆｆｅｒｎ）とを持つ。内部アドレス信号ａｄｄ０〜ａｄｄｎ、／ａｄｄ０〜／ａｄｄｎは、アドレスデコーダ４に入力される。
【００２８】
アドレスデコーダ４は、入力された内部アドレス信号をデコードする。そして、デコード結果に基づいてメモリセルアレイ中のメモリセルを選択するメモリセル選択信号を出力する。本例では、メモリセル選択信号は、ワード線（Ｗｏｒｄ　Ｌｉｎｅ）に供給される。
【００２９】
コントローラ５は、入力された外部アドレス信号（Ｉｎｐｕｔ　Ａｄｄｒｅｓｓ）を受け、アドレスバッファ３を制御するアドレスバッファ制御信号（Ａｄｄｒｅｓｓ　Ｂｕｆｆｅｒ　Ｃｏｎｔｒｏｌ）、及びメモリアレイ２を制御するメモリアレイ制御信号（Ａｒｒａｙ　Ｃｏｎｔｒｏｌ）を出力する。アドレスバッファ制御信号は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理（Ｗａｉｔ）、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理（Ａｄｄｒｅｓｓ　ｄｅｃｏｄｅ）を並列に実行させる。
【００３０】
以下、その動作の一例を説明する。
【００３１】
図１Ｂはこの発明の第１実施形態に係る半導体集積回路装置の動作例を示す信号遷移図である。なお、本動作例の前提として、メモリアレイは強誘電体を用いたメモリセルによって構成される、とし、ワード線がアクティブになっただけでは、セルデータが破壊されない、とする。また、デコード処理に要するデコード時間Ｔｄは規定されたスキュー時間Ｔｗよりも長い、とする（Ｔｄ＞Ｔｗ）。外部アドレス信号のラッチは、この外部アドレス信号の、最終の遷移の検知からスキュー時間Ｔｗが経過したときに行う、とする。即ち、アドレスバッファ３を待機状態にしておく待機処理は、外部アドレス信号の、最終の遷移の検知から前記スキュー時間が経過するまで実行される、とする。
【００３２】
図１Ｂに示すように、時刻Ｔ１において、外部アドレス信号の、最初の遷移が起きる。この遷移によって、まず、アドレスバッファのバッファがクローズ状態（Ｃｌｏｓｅ）からオープン状態（Ｏｐｅｎ）になり、内部アドレス信号が無効状態（Ｉｎｖａｌｉｄ）から有効状態（Ｖａｌｉｄ）になる。そして、規定されたスキュー時間Ｔｗが経過するまで待つ（矢印（１））と同時にデコード処理を開始する（矢印（３））。
【００３３】
次に、スキュー時間Ｔｗが経過する前の時刻Ｔ２において、次の遷移が起きる。この遷移によって、スキュー時間Ｔｗが経過するまで再度待つ（矢印（２））と同時にデコード処理を再度開始する（矢印（４））。
【００３４】
次に、時刻Ｔ２からスキュー時間Ｔｗが経過した時刻Ｔ４において、アドレスバッファがラッチ状態になる。
【００３５】
次に、時刻Ｔ５において、デコード処理が終了する。前提条件（Ｔｄ＞Ｔｗ）より、デコード処理が終了した時点でスキュー時間Ｔｗは経過しているので、時刻Ｔ５からメモリアレイの動作が開始され、例えば、読み出し／再書き込み動作（Ｒｅａｄ／Ｒｅｓｔｏｒｅ：矢印（５））、及びプリチャージ動作（Ｐｒｅｃｈａｒｇｅ：矢印（６））が行われる。
【００３６】
本動作例では、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理と、内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行、例えば同時に実行される。これにより、アクセス時間はデコード時間Ｔｄ＋読み出し／再書き込み時間Ｔｒとなり、サイクル時間はデコード時間Ｔｄ＋読み出し／再書き込み時間Ｔｒ＋プリチャージ時間Ｔｐとなる。
【００３７】
従って、外部アドレス信号の遷移によって動作を開始する非同期メモリインターフェースにおいて、例えば、チップイネーブル信号などに同期して動作を開始する同期メモリインターフェースと同じ性能を実現することが可能となる。
【００３８】
次に、本第１実施形態に係る半導体集積回路装置の、具体的な一例を説明する。
【００３９】
まず、本第１実施形態に従ったコントローラ５の一例を説明する。
【００４０】
図２には、本第１実施形態に従ったコントローラ５−１の一例が示されている。
【００４１】
図２に示すように、コントローラ５−１は、例えば、アドレス遷移ディテクタ（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｏｒ）１０、バッファコントローラ（Ｂｕｆｆｅｒ　Ｃｏｎｔｒｏｌｌｅｒ）１１−１、スキュータイマ（Ｓｋｅｗ　Ｔｉｍｅｒ）１２−１、ラッチコントローラ１３−１、デコードタイマ（Ｄｅｃｏｄｅ　Ｔｉｍｅｒ）１４−１、及びメモリアレイコントローラ（Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｃｏｎｔｒｏｌｌｅｒ）１５−１を持つ。
【００４２】
アドレス遷移ディテクタ１０は、ラッチの出力（Ｉｎｐｕｔ　Ａｄｄｒｅｓｓ）を受け、アドレス遷移検知信号ＡＴＤを出力する。信号ＡＴＤは、バッファコントローラ１１−１、スキュータイマ１２−１、デコードタイマ１４−１に入力される。
【００４３】
バッファコントローラ１１−１は、信号ＡＴＤを受け、バッファ制御信号（Ｂｕｆｆｅｒ　Ｃｏｎｔｒｏｌ）を活性状態とする。バッファ制御信号は、アドレスバッファ３のバッファ回路（Ｂｕｆｆｅｒ０〜Ｂｕｆｆｅｒｎ）に入力される。
【００４４】
バッファ回路（Ｂｕｆｆｅｒ０〜Ｂｕｆｆｅｒｎ）は、バッファ制御信号が活性状態になると、図１Ｂに示したように、クローズ状態からオープン状態となり、ラッチの出力（Ｉｎｐｕｔ　Ａｄｄｒｅｓｓ）に対応した内部アドレス信号ａｄｄ０〜ａｄｄｎ、／ａｄｄ０〜／ａｄｄｎを出力する。これにより、図１Ｂに示したデコード処理（Ａｄｄｒｅｓｓ　ｄｅｃｏｄｅ：矢印（３）及び（４））が開始される。
【００４５】
スキュータイマ１２−１は、信号ＡＴＤを受け、規定されたスキュー時間Ｔｗを計測する。スキュータイマ１２−１は、例えば、信号ＡＴＤをスキュー時間Ｔｗに対応した時間遅延させる遅延回路を含んで構成され、スキュー時間Ｔｗが経過した後、信号ＴｗＡＴＤを出力する。信号ＴｗＡＴＤは、ラッチコントローラ１３−１に入力される。
【００４６】
ラッチコントローラ１３−１は、信号ＴｗＡＴＤを受け、ラッチ制御信号（Ｌａｔｃｈ　Ｃｏｎｔｒｏｌ）を活性状態とする。バッファ制御信号は、アドレスバッファ３のラッチ回路（Ｌａｔｃｈ０〜Ｌａｔｃｈｎ）に入力される。
【００４７】
ラッチ回路（Ｌａｔｃｈ０〜Ｌａｔｃｈｎ）は、ラッチ制御信号が活性状態になると、図１Ｂに示したように、スルー状態（ｔｈｒｏｕｇｈ）からラッチ状態（Ｌａｔｃｈ）となり、入力されている外部アドレス信号をラッチし、ラッチの出力（Ｉｎｐｕｔ　Ａｄｄｒｅｓｓ）を固定する。これにより、図１Ｂに示した待機処理（Ｗａｉｔ：矢印（１）及び（２））が解除される。
【００４８】
デコードタイマ１４−１は、信号ＡＴＤを受け、デコード処理に要するデコード時間Ｔｄを計測する。デコードタイマ１４−１は、例えば、信号ＡＴＤをデコード時間Ｔｄに対応した時間遅延させる遅延回路を含んで構成され、デコード時間Ｔｄが経過した後、信号ＴｄＡＴＤを出力する。信号ＴｄＡＴＤは、メモリアレイコントローラ１５−１に入力される。
【００４９】
メモリアレイコントローラ１５−１は、信号ＴｄＡＴＤを受け、メモリアレイ制御信号（Ａｒｒａｙ　Ｃｏｎｔｒｏｌ）を無効状態（Ｉｎｖａｌｉｄ）から有効状態（Ｖａｌｉｄ）にする。メモリアレイ制御信号は、メモリアレイ２に入力される。
【００５０】
メモリアレイ２は、メモリアレイ制御信号を受け、例えば、図１Ｂに示した読み出し／再書き込み動作（Ｒｅａｄ／Ｒｅｓｔｏｒｅ：矢印（５））、及びプリチャージ動作（Ｐｒｅｃｈａｒｇｅ：矢印（６））を行う。
【００５１】
読み出し／再書き込み動作、及びプリチャージ動作が終了すると、メモリアレイコントローラ１５−１は、メモリアレイ制御信号を有効状態から無効状態にする。また、メモリアレイコントローラ１５−１は、例えば、動作終了を示す信号ＥＮＤ０を出力する。信号ＥＮＤ０は、バッファコントローラ１１−１に入力される。
【００５２】
バッファコントローラ１１−１は、信号ＥＮＤ０を受け、バッファ制御信号を非活性状態とする。
【００５３】
バッファ回路（Ｂｕｆｆｅｒ０〜Ｂｕｆｆｅｒｎ）は、バッファ制御信号が非活性状態になると、図１Ｂに示したように、オープン状態からクローズ状態に戻る。そして、内部アドレス信号は、有効状態から無効状態になる。
【００５４】
また、バッファコントローラ１１−１は、例えば、信号ＥＮＤ１を出力する。信号ＥＮＤ１は、ラッチコントローラ１３−１に入力される。
【００５５】
ラッチコントローラ１３−１は、信号ＥＮＤ１を受け、ラッチ制御信号を非活性状態とする。
【００５６】
ラッチ回路（Ｌａｔｃｈ０〜Ｌａｔｃｈｎ）は、ラッチ制御信号が非活性状態になると、図１Ｂに示したように、ラッチ状態からスルー状態に戻る。
【００５７】
このようなコントローラ５−１によれば、図１Ｂに示した動作を実行することができる。なお、本コントローラ５−１の構成は一例であって、図１Ｂに示した動作を実行するためには、別の構成をとることも可能である。
【００５８】
次に、破壊読み出し型のメモリセルの例を説明する。
【００５９】
破壊読み出し型のメモリセルの例としては、強誘電体メモリセル（以下、ＦｅＲＡＭセルという）を挙げることができる。
【００６０】
図３ＡはＦｅＲＡＭセルの第１の例を示す等価回路図、図３Ｂはその動作の一例を示す動作波形図である。
【００６１】
図３Ａに示すＦｅＲＡＭセル（Ｍ１）は、１つのセルトランジスタ（Ｔ）と、１つの強誘電体キャパシタ（Ｃ）とを含む。セルトランジスタ（Ｔ）のゲートは、ワード線（Ｗｏｒｄ　Ｌｉｎｅ）に接続され、例えば、ドレインはビット線（Ｂｉｔ　Ｌｉｎｅ）に接続され、ソースは強誘電体キャパシタ（Ｃ）の一方電極に接続される。強誘電体キャパシタ（Ｃ）の他方電極は、プレート線（Ｐｌａｔｅ　Ｌｉｎｅ）に接続される。この種のＦｅＲＡＭセル（Ｍ１）は、一般に、１トランジスタ／１キャパシタ型（１Ｔ１Ｃ型）と呼ばれている。
【００６２】
また、第１実施形態では、ワード線がアクティブ、例えば、ワード線の電位が“Ｈｉｇｈ”レベルになっただけでは、セルデータが破壊されないことを前提とした。このような前提を実現するには、例えば、図３Ｂの動作波形図に示すように、ワード線の電位が最初に変化する時点で、ビット線の電位と、プレート線の電位とを等しくする方式を採用すれば良い。このような方式であれば、ワード線の電位が“Ｈｉｇｈ”レベルになっただけでは、強誘電体キャパシタ（Ｃ）に電圧がかからず、セルデータは破壊されない。
【００６３】
図４ＡはＦｅＲＡＭセルの第２の例を示す等価回路図、図４Ｂはその動作の一例を示す動作波形図である。
【００６４】
図４Ａに示すＦｅＲＡＭセル（Ｍ１）は、セルトランジスタ（Ｔ）のソースドレイン間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」である。
【００６５】
この方式においても、例えば、図４Ｂの動作波形図に示すように、ブロック選択トランジスタＭ２がオンしない限り、ワード線の電位が一時的に変化しても強誘電体キャパシタ（Ｃ）に電圧がかからず、セルデータは破壊されない。
【００６６】
次に、メモリアレイ２の一構成例を説明する。
【００６７】
図５は、メモリアレイ２の一構成例を示すブロック図である。なお、本一構成例においては、ＴＣ並列ユニット直列接続型強誘電体メモリを例示する。そして、メモリアレイ２のうち、例えば、図４Ｂに示した動作波形図に関連する回路ブロックのみを示し、それ以外の回路ブロックについては省略する。
【００６８】
図５に示すように、メモリアレイ２には、メモリセルアレイ２０、ワード線制御回路（Ｗｏｒｄ　ｌｉｎｅ　ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉｔ）２１、プレート線制御回路（Ｐｌａｔｅ　ｌｉｎｅ　ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉｔ）２２、及びセンスアンプ２３が含まれている。
【００６９】
メモリセルアレイ２０には、ＴＣ並列ユニット直列接続型強誘電体メモリが集積されている。ワード線ＷＬ（ＷＬ０〜ＷＬ７）は、セルトランジスタ（Ｔ）のゲートに接続されるとともに、ワード線制御回路２１のワード線ドライバ（ＷＬ．ＤＲＶ）に接続される。ブロック選択線ＢＳ（ＢＳ０、ＢＳ１）は、ブロック選択トランジスタＭ２のゲートに接続されるとともに、ワード線制御回路２１のブロック選択線ドライバ（ＢＳ．ＤＲＶ）に接続される。プレート線ＰＬ（ＰＬ、／ＰＬ）は、ＴＣ並列ユニット直列接続型強誘電体メモリの、例えば、ソースに接続されるとともに、プレート線制御回路２２のプレート線ドライバ（ＰＬ．ＤＲＶ）に接続される。ビット線ＢＬ（ＢＬ、／ＢＬ）は、ブロック選択トランジスタＭ２の、例えば、ドレインに接続されるとともに、センスアンプ２３に接続される。センスアンプ２３は、データ読み出し時、図４Ｂに示したように、ビット線ＢＬと／ＢＬとの間の電位差が、例えば、“０”読み出しレベルであるか、“１”読み出しレベルであるかを検知する。そして、“０”読み出しレベルのとき、ビット線の電位を“Ｌｏｗ”レベルに増幅し、“１”読み出しレベルのとき、ビット線の電位を“Ｈｉｇｈ”レベルに増幅する。センスアンプ２３で増幅されたデータは、図示せぬ内部データ線を介して出力バッファに供給され、出力バッファから出力データとして、チップの外部に出力される。
【００７０】
第１実施形態に係る半導体集積回路装置によれば、外部アドレス信号の遷移によって動作する破壊読み出し型の半導体メモリにおいて、アドレス信号のスキューを待つ処理と、アドレスデコードを行う処理を並列に行うことにより、動作の高速化を達成することができる。例えば、本第１実施形態では、外部アドレス信号の遷移を検知した後、セルデータが破壊される前、例えば、プレート線が活性化する前、あるいはブロック選択トランジスタがオンする前まで、動作を進める。具体的には、外部アドレス信号の遷移を検知した後、ワード線を活性状態とするまで動作を進める。この動作を、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理と並列に行う。これにより、外部アドレス信号の遷移によって動作を開始する非同期メモリインターフェースにおいて、例えば、チップイネーブル信号などに同期して動作を開始する同期メモリインターフェースと同等の性能を実現することが可能となる。
【００７１】
（第２実施形態）
図６はこの発明の第２実施形態に係る半導体集積回路装置の動作例を示す信号遷移図である。
【００７２】
図６に示すように、本第２実施形態が第１実施形態と異なるところは、待機処理に要する時間、即ちスキュー時間Ｔｗが、デコード処理に要する時間、即ちデコード時間Ｔｄよりも長いことである。その他の構成、及び前提は第１実施形態と同様である。
【００７３】
本例では、時刻Ｔ４において、２回目の外部アドレスの遷移に対応するデコード処理（矢印（４））が終了しているので、スキュー時間Ｔｗが経過した時刻Ｔ５において、アドレスバッファ３のラッチをラッチ状態にして、メモリアレイ２の制御を開始する。
【００７４】
結果として、アクセス時間はスキュー時間Ｔｗ＋読み出し／再書き込み時間Ｔｒ、サイクル時間はスキュー時間Ｔｗ＋読み出し／再書き込み時間Ｔｒ＋プリチャージ時間Ｔｐとなる。
【００７５】
本例では、同期メモリインターフェースよりも時間（Ｔｗ−Ｔｄ）だけ遅くなるが、従来の非同期メモリインターフェースよりは、時間Ｔｄ高速化することができる。
【００７６】
次に、第２実施形態に従ったコントローラ５の一例を説明する。
【００７７】
図７はこの発明の第２実施形態に係る半導体集積回路装置のコントローラの一例を示すブロック図である。
【００７８】
図７に示すように、第２実施形態に従ったコントローラ５−２が、図２に示したコントローラ５−１と特に異なるところは、デコードタイマ１４−１が無く、スキュータイマ１２−２のみがあることである。第２実施形態では、スキュー時間Ｔｗが、デコード時間Ｔｄよりも長いので、スキュー時間Ｔｗが経過した時には、既にデコード処理が終了している。従って、スキュー時間Ｔｗを計測し、これに基づき、ラッチコントローラ１３−２、及びメモリアレイコントローラ１５−２を制御すれば良いことになる。即ち、ラッチコントローラ１３−２は、信号ＴｗＡＴＤを受け、ラッチ制御信号を活性状態とする。また、メモリアレイコントローラ１５−２は、信号ＴｗＡＴＤを受け、メモリアレイ制御信号を活性状態とする。
【００７９】
その他の構成については、コントローラ５−１と同様である。
【００８０】
このようなコントローラ５−２によれば、図６に示した動作を実行することができる。なお、本コントローラ５−２の構成は一例であって、図６に示した動作を実行するためには、別の構成をとることも可能である。
【００８１】
（第３実施形態）
図８はこの発明の第３実施形態に係る半導体集積回路装置の動作例を示す信号遷移図である。
【００８２】
図８に示すように、本第３実施形態が第１実施形態と異なるところは、待機処理が、外部アドレス信号の、最初の遷移の検知からスキュー時間が経過するまで実行されることである。その他の構成、及び前提は第１実施形態と同様である。
【００８３】
本例の場合、外部アドレスの遷移が、１回でも２回以上でもデコード処理が終了したときには、スキュー時間Ｔｗが経過しているので、第１実施形態と同様に、メモリアレイ２の制御を開始する。よって、第１実施形態と同じアクセス時間、及びサイクル時間になる。
【００８４】
第１実施形態は、本第３実施形態のように変形することが可能である。
【００８５】
次に、第３実施形態に従ったコントローラ５の一例を説明する。
【００８６】
図９はこの発明の第３実施形態に係る半導体集積回路装置のコントローラの一例を示すブロック図である。
【００８７】
図９に示すように、第３実施形態に従ったコントローラ５−３が、図２に示したコントローラ５−１と特に異なるところは、スキュータイマ１４−３が、外部アドレス信号の、最初の遷移の検知に基づいてスキュー時間Ｔｗを計測し、この計測中に、次の遷移があった場合でも、最初の遷移の検知に基づいたスキュー時間Ｔｗの計測を続行することにある。これにより、スキュータイマ１２−３は、最初の遷移の検知に基づいた信号ＴｄＡＴＤを出力することができる。
【００８８】
その他の構成については、コントローラ５−１と同様である。
【００８９】
このようなコントローラ５−３によれば、図８に示した動作を実行することができる。なお、本コントローラ５−３の構成は一例であって、図８に示した動作を実行するためには、別の構成をとることも可能である。
【００９０】
（第４実施形態）
図１０はこの発明の第４実施形態に係る半導体集積回路装置の動作例を示す信号遷移図である。
【００９１】
図１０に示すように、本第４実施形態は、上記第２実施形態に上記第３実施形態を組み合わせたものである。即ち、第４実施形態においても、第３実施形態と同様に、待機処理が、外部アドレス信号の、最初の遷移の検知からスキュー時間が経過するまで実行される。その他の構成、及び前提は第２実施形態と同様である。
【００９２】
本例の場合、時刻Ｔ４においてスキュー時間Ｔｗが経過し、時刻Ｔ５においてデコード処理が終了している。しかし、もし、外部アドレスの遷移が、時刻Ｔ１の１回のみであった場合には、デコード処理は時刻Ｔ３において終了する。
【００９３】
つまり、第４実施形態では、メモリアレイの制御は、スキュー時間Ｔｗが経過し、かつデコード処理が終了してから開始する。このため、外部アドレスの遷移が１回のみであると、アクセス時間、サイクル時間は、第２実施形態と同様になる。
【００９４】
また、外部アドレスの遷移が２回以上あった場合には、外部アドレスの、最終の遷移に対応したデコード処理が終了した時刻において、スキュー時間Ｔｗの経過を待たずに、メモリアレイ制御を開始することができる。従って、外部アドレスの遷移が２回以上あった場合には、第２実施形態よりも、アクセス時間、サイクル時間が短縮される、という利点がある。
【００９５】
次に、第４実施形態に従ったコントローラ５の一例を説明する。
【００９６】
図１１はこの発明の第４実施形態に係る半導体集積回路装置のコントローラの一例を示すブロック図である。
【００９７】
図１１に示すように、第４実施形態に従ったコントローラ５−４が、図７に示したコントローラ５−２と特に異なるところは、デコードタイマ１４−４と、検知回路１６とを有し、メモリアレイコントローラ１５−４が、検知回路１６からの信号ＡＬＬＡＴＤを受け、メモリアレイ制御信号を無効状態から有効状態にすることである。
【００９８】
検知回路１６は、スキュータイマ１２−４からの信号ＴｗＡＴＤ、及びデコードタイマ１４−４からの信号ＴｄＡＴＤの双方を受け、スキュー時間Ｔｗが経過し、かつデコード処理が終了したことを検知して、信号ＡＬＬＡＴＤを出力する。
【００９９】
その他の構成については、コントローラ５−２と同様である。
【０１００】
このようなコントローラ５−４によれば、図１０に示した動作を実行することができる。なお、本コントローラ５−４の構成は一例であって、図１０に示した動作を実行するためには、別の構成をとることも可能である。
【０１０１】
（第５実施形態）
図１２はこの発明の第５実施形態に係る半導体集積回路装置を示すブロック図である。
【０１０２】
図１２に示すように、第５実施形態が、第１実施形態と異なるところは、アドレスデコーダ（Ａｄｄｒｅｓｓ　Ｄｅｃｏｄｅｒ）４と、ワード線（Ｗｏｒｄ　Ｌｉｎｅ）との間に、ワード線活性化イネーブル回路６を設けたことにある。
【０１０３】
ワード線活性化イネーブル回路６は、例えば、メモリアレイ制御信号（Ａｒｒａｙ　Ｃｏｎｔｒｏｌ）を受け、メモリアレイ制御信号が有効状態の時、アドレスデコーダ４から出力されたメモリセル選択信号を、ワード線に供給する。
【０１０４】
このような第５実施形態では、下記のような利点がある。
【０１０５】
例えば、第１実施形態〜第４実施形態では、例えば、ＦｅＲＡＭセルを用い、ワード線の電位が変化しただけではセルデータが破壊されないことを前提にした。
【０１０６】
対して、破壊読み出し型のメモリセルを用いた半導体メモリには、ワード線の電位が変化しただけでセルデータが破壊されてしまうものもある。例えば、ＤＲＡＭである。また、ワード線よりもプレート線の方を早く立ち上げる方式のＦｅＲＡＭである。
【０１０７】
このような半導体メモリの場合、ワード線の電位を変化させてしまうと、セルデータが破壊される。このような半導体メモリには、アドレスデコーダ４によるメモリセル選択信号の出力までを行っておき、最終的なワード線の電位の制御を、例えば、メモリアレイ制御信号に基づいて行うようにすれば良い。
【０１０８】
このような第５実施形態によれば、上記第１実施形態〜第４実施形態にて説明した方式を、ワード線の電位が変化しただけでセルデータが破壊されてしまう半導体メモリに応用することを可能とする。
【０１０９】
なお、ワード線イネーブル回路６は、例えば、ワード線ドライバ等、ワード線に接続される回路に加えて設けても良いが、例えばワード線ドライバと一体化することも可能である。
【０１１０】
以上、この発明を第１〜第５実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１１１】
例えば、破壊読み出し型のメモリセルとして、ＦｅＲＡＭセルを例示したが、メモリセルには、破壊読み出し型のメモリセルであれば使用することが可能である。例を挙げれば、ＤＲＡＭセル、ＭＲＡＭセルを使用することが可能である。
【０１１２】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１１３】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１１４】
また、上記各実施形態では、この発明を破壊読み出し型の半導体メモリに適用した例に基づき説明したが、上述したような破壊読み出し型の半導体メモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１１５】
【発明の効果】
以上説明したように、この発明によれば、同期メモリインターフェースと同等の性能を有する非同期メモリインターフェースを持ち、高速動作が可能な破壊読み出し型の半導体メモリを有する半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体集積回路装置を示すブロック図図１Ｂはこの発明の第１実施形態に係る半導体集積回路装置の動作例を示す信号遷移図
【図２】図２はこの発明の第１実施形態に係る半導体集積回路装置のアドレスバッファ及びコントローラの構成例を示すブロック図
【図３】図３ＡはＦｅＲＡＭセルの第１の例を示す等価回路図
図３Ｂはその動作の一例を示す動作波形図
【図４】図４ＡはＦｅＲＡＭセルの第２の例を示す等価回路図
図４Ｂはその動作の一例を示す動作波形図
【図５】図５はメモリアレイの一例を示すブロック図
【図６】図６はこの発明の第２実施形態に係る半導体集積回路装置の動作例を示す信号遷移図
【図７】図７はこの発明の第２実施形態に係る半導体集積回路装置のコントローラの構成例を示すブロック図
【図８】図８はこの発明の第３実施形態に係る半導体集積回路装置の動作例を示す信号遷移図
【図９】図９はこの発明の第３実施形態に係る半導体集積回路装置のコントローラの構成例を示すブロック図
【図１０】図１０はこの発明の第４実施形態に係る半導体集積回路装置の動作例を示す信号遷移図
【図１１】図１１はこの発明の第４実施形態に係る半導体集積回路装置のコントローラの構成例を示すブロック図
【図１２】図１２はこの発明の第５実施形態に係る半導体集積回路装置を示すブロック図
【図１３】図１３は従来の半導体集積回路装置の動作を示す信号遷移図
【符号の説明】
１…ＩＣチップ
２…メモリアレイ
３…アドレスバッファ
４…アドレスデコーダ
５、５−１〜５−４…コントローラ
６…ワード線活性化イネーブル回路
１０…アドレス遷移検知回路
１１−１〜１１−４…バッファ制御回路
１２−１〜１２−４…スキュー計時回路
１３−１〜１３−４…ラッチ制御回路
１４−１〜１４−４…デコード計時回路
１５−１〜１５−４…メモリアレイ制御回路
１６…検知回路
２０…メモリセルアレイ
２１…ワード線制御回路
２２…プレート線制御回路
２３…センスアンプ
【図１】
2004139657.tif 000003
【図２】
2004139657.tif 000004
【図３】
2004139657.tif 000005
【図４】
2004139657.tif 000006
【図５】
2004139657.tif 000007
【図６】
2004139657.tif 000008
【図７】
2004139657.tif 000009
【図８】
2004139657.tif 000010
【図９】
2004139657.tif 000011
【図１０】
2004139657.tif 000012
【図１１】
2004139657.tif 000013
【図１２】
2004139657.tif 000014
【図１３】
2004139657.tif 000015