(57)【要約】【課題】ＳＲＡＭにおいて、メモリセル部の高信頼度化と周辺回路部の高速化とを実現することのできる技術を提供する。【解決手段】低消費動作が要求される第１の周辺回路部およびメモリセル部には、ゲート電極１０ｎ，１０ｐがソース・ドレイン用の半導体領域の導電型とは逆の導電型のシリコン膜で構成されたＮＭＯＳ，ＰＭＯＳを形成する。また、高速動作が要求される第２の周辺回路部には、ゲート電極１０ｎ，１０ｐがソース・ドレイン用の半導体領域の導電型と同一の導電型のシリコン膜で構成されたＮＭＯＳ，ＰＭＯＳを形成するものである。【選択図】　　　図１１
2004079705.tif 000002
【特許請求の範囲】
【請求項１】
第１回路部と第２回路部とを同一基板上に設け、前記第１回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第１ＭＩＳトランジスタを形成し、前記第２回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第２ＭＩＳトランジスタを形成する半導体集積回路装置であって、
前記第１ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型とは逆の導電型の導体膜で構成し、前記第２ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型と同一の導電型の導体膜で構成したことを特徴とする半導体集積回路装置。
【請求項２】
第１回路部と第２回路部とを同一基板上に設け、前記第１回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第１ＭＩＳトランジスタを形成し、前記第２回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第２ＭＩＳトランジスタを形成する半導体集積回路装置であって、
前記第１ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型とは逆の導電型の不純物が導入されたシリコン膜で構成し、前記第２ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型と同一の導電型の不純物が導入されたシリコン膜で構成したことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、前記第１回路部はＳＲＡＭメモリセルの入出力回路を有し、前記第２回路部はセンスアンプ回路またはワードドライバ回路を有することを特徴とする半導体集積回路装置。
【請求項４】
第１回路部と第２回路部とを同一基板上に設け、前記第１回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第１ＭＩＳトランジスタを形成し、前記第２回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第２ＭＩＳトランジスタを形成する半導体集積回路装置の製造方法であって、
前記第１ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型とは逆の導電型の不純物が導入されたシリコン膜で形成し、前記第２ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型と同一の導電型の不純物が導入されたシリコン膜で形成し、
ゲート電極の両側の前記基板にｎ型不純物を導入してなるｎ型エクステンション領域およびゲート電極の側壁に設けられるサイドウォールの両側の前記基板にｎ型不純物を導入してなるｎ型拡散領域によって、ｎチャネル型の前記第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域を形成し、ゲート電極の側壁に設けられるサイドウォールの両側の前記基板にｐ型不純物を導入してなるｐ型拡散領域によって、ｐチャネル型の前記第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
第１回路部と第２回路部とを同一基板上に設け、前記第１回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第１ＭＩＳトランジスタを形成し、前記第２回路部にゲート電極およびソース・ドレイン用の半導体領域が備わる第２ＭＩＳトランジスタを形成する半導体集積回路装置の製造方法であって、
前記第１ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型とは逆の導電型の不純物が導入されたシリコン膜で形成し、前記第２ＭＩＳトランジスタのゲート電極を前記ソース・ドレイン用の半導体領域の導電型と同一の導電型の不純物が導入されたシリコン膜で形成し、
ゲート電極の両側の前記基板にｎ型不純物を導入してなるｎ型エクステンション領域およびゲート電極の側壁に設けられるサイドウォールの両側の前記基板にｎ型不純物を導入してなるｎ型拡散領域によって、ｎチャネル型の前記第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域を形成し、ゲート電極の両側の前記基板にｐ型不純物を導入してなるｐ型エクステンション領域およびゲート電極の側壁に設けられるサイドウォールの両側の前記基板にｐ型不純物を導入してなるｐ型拡散領域によって、ｐチャネル型の前記第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域を形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する半導体集積回路装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのしきい値電圧を上げるためには、チャネル領域の不純物濃度を相対的に高くする必要がある。しかしながら、この場合、ソース・ドレイン用の半導体領域とチャネル領域との間で急峻なｐｎ接合が形成されて、接合リーク電流が増加し、また接合リーク電流の落ちこぼれ発生のポテンシャルが増加するという問題が生ずる。
【０００３】
そこで、電極とのコンタクトのための高濃度不純物添加領域を形成した後、この高濃度不純物添加領域の下部に、高濃度不純物添加領域と比して不純物濃度が相対的に低く、高濃度不純物添加領域と同じ導電型の電界緩和領域を形成することにより、高濃度不純物添加領域とチャネル領域との間にブロードなｐｎ接合を形成して接合リークを低減するなどの対策がなされている。
【０００４】
たとえばソース・ドレイン用の半導体領域の下部に電界緩和領域を備えたＭＩＳトランジスタについては、アイ・イー・イー・イー・トランザクション・エレクトロン・デバイシィズ（ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　”０．３μｍ　Ｍｉｘｅｄ　Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｏｐｅｒａｔｉｏｎ”　ｖｏｌ．　ＥＤ−４１，　ｐｐ．１８３７〜１８４３，　１９９４）などに記載されている。
【０００５】
【発明が解決しようとする課題】
ところが、ＳＲＡＭを構成するＭＩＳトランジスタに上記電界緩和領域を備えたソース・ドレインを採用したところ、以下の問題があることを本発明者は見いだした。
【０００６】
ＭＩＳトランジスタのゲート電極の端部、素子分離部の端部、またはソース・ドレイン用の半導体領域の表面に形成されるシリサイド層とシリコン基板との界面などにおいて形状異常があった場合、電界緩和領域を設けていても、上記部分において大電流が流れ、特にメモリセル用ＭＩＳトランジスタにおいては、スタンバイ電流の大幅な増加が見られた。また、電界緩和領域はｐｎ接合の電界緩和に有効ではあるが、電界緩和領域を設ける事によってＭＩＳトランジスタの短チャネル効果が顕著となる。このため、ＭＩＳトランジスタの微細化が難しくなり、半導体装置の高集積化が困難となる。
【０００７】
本発明の目的は、ＳＲＡＭにおいて、メモリセル部の高信頼度化と周辺回路部の高速化とを実現することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、低消費動作が要求されるメモリセル部に、ゲート電極をソース・ドレイン用の半導体領域の導電型とは逆の導電型の不純物が導入されたシリコン膜で構成する埋め込みチャネル型ＭＩＳトランジスタを形成し、高速動作が要求される一部の周辺回路部に、ゲート電極をソース・ドレイン用の半導体領域の導電型と同一の導電型の不純物が導入されたシリコン膜で構成する表面チャネル型ＭＩＳトランジスタを形成するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
本発明の一実施の形態である半導体集積回路装置の回路図を図１および図２に示す。
【００１３】
半導体装置１００は、ｐチャネルＭＩＳトランジスタおよびｎチャネルＭＩＳトランジスタにより構成され、たとえばＭＩＳトランジスタのゲートに使用される絶縁膜の厚さが４ｎｍ以下、または電源電圧１．５Ｖでトンネルリーク電流が１０−１２Ａ／μｍ２以上である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００１４】
図１に示すように、半導体装置１００であるＳＲＡＭは、複数のマットＭＥＭＢＬＫ０〜７に分割されている。マット単位は、たとえば２Ｍビット毎であり、１６ＭのＳＲＡＭでは８マットに分割される。降圧回路ＰＷＲは、外部パッドより印加される電源電位ＶＤＤを基に、内部電源ＶＤＤＩ，ＶＳＳＳ，ＶＤＤＤを生成し各マットＭＥＭＢＬＫ０〜７へ分配する。インプットバッファＩＮＢＵＦからのデータ１０１は、プリデコーダ１０２および制御回路１０３を通してデコーダ信号および制御信号となり、各マットＭＥＭＢＬＫ０〜７に分配される。
【００１５】
図２に示すように、各々のマット１０４は、複数の基本ユニット１０５より構成される。基本ユニット１０５は２カラムのメモリセルＣＥＬＬ０，ＣＥＬＬ１で構成される。
【００１６】
メモリセルＣＥＬＬ０は、一対のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータの入力と出力とが互いに接続されて構成されるフリップ・フロップ（負荷型ｐチャネルＭＩＳトランジスタＭＰ００，ＭＰ０１と駆動型ｎチャネルＭＩＳトランジスタＭＮ００，ＭＮ０１とで構成される）と、上記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをデータ線ＤＴ０，ＤＢ０に選択的に接続する転送型ｎチャネルＭＩＳトランジスタＭＮ０２，ＭＮ０３とで構成される。転送型ｎチャネルＭＩＳトランジスタＭＮ０２，ＭＮ０３のゲート電極には、サブワード線ＳＷＬ０が接続される。
【００１７】
また、基本ユニット１０５には、センスアンプ回路１０６、リードデータドライブ回路１０７、ライトアンプ回路１０８，イコライズ・プリチャージ回路１０９，１１０およびＹスイッチ回路１１１，１１２が含まれている。
【００１８】
センスアンプ回路１０６は、フリップ・フロップ（ｐチャネルＭＩＳトランジスタＭＰ２０，ＭＰ２１とｎチャネルＭＩＳトランジスタＭＮ２０，ＭＮ２１とで構成される）とセンスアンプを活性にするｎチャネルＭＩＳトランジスタＭＮ２２とからなるラッチ型センスアンプ回路、およびｐチャネルＭＩＳトランジスタＭＰ２２，ＭＰ２３からなるスイッチ回路から構成される。ＭＩＳトランジスタＭＮ２２，ＭＰ２２，ＭＰ２３のゲート電極には、活性化信号ＳＡが接続されている。
【００１９】
リードデータドライブ回路１０７は、２つのクロックドインバータＣＩＮＶ０，ＣＩＮＶ１により構成される。制御信号ＲＢＣ，ＲＢＣＢによってデータバス１１３に読み出しデータが伝播される。
【００２０】
ライトアンプ回路１０８は、２つのクロックドインバータＣＩＮＶ２，ＣＩＮＶ３およびインバータＩＮＶ０により構成される。制御信号ＷＢＣ，ＷＢＣＢによってデータバス１１３の信号がデータ線に伝播される。
【００２１】
イコライズ・プリチャージ回路１０９は、電源電位ＶＤＤとデータ線ＤＴ０とをつなぐｐチャネルＭＩＳトランジスタＭＰ０２、電源電位ＶＤＤとデータ線ＤＢ０とをつなぐｐチャネルＭＩＳトランジスタＭＰ０３、およびデータ線ＤＴ０とデータ線ＤＢ０とをつなぐｐチャネルＭＩＳトランジスタＭＰ０４により構成される。ｐチャネルＭＩＳトランジスタＭＰ０２，ＭＰ０３，ＭＰ０４のゲート電極には制御信号ＥＱが接続される。
【００２２】
Ｙスイッチ回路１１１は、データ線ＤＴ０，ＤＢ０とセンスアンプ回路１０６とをつなぐｐチャネルＭＩＳトランジスタＭＰ０５，ＭＰ０６とｎチャネルＭＩＳトランジスタＭＮ０４，ＭＮ０５とからなる。
【００２３】
制御信号ＹＳＷ，ＹＳＷＢは、センスアンプ回路１０６をデータ線ＤＴ０，ＤＢ０に接続するかデータ線ＤＴ１，ＤＢ１に接続するかを選択する信号である。
【００２４】
サブワード線ＳＷＬ０は、入力されたアドレスおよび制御信号１０１をプリデコーダ１０２でプリデコードし、ワードデコーダおよびワードドライバ１１４により生成される。
【００２５】
制御信号ＥＱは、チップ選択信号ＣＳ，マット選択信号ＭＡＴおよびリセットパルスＡＴＤを使ってナンド回路ＮＡＮＤ０によって生成される。
【００２６】
制御信号ＹＳＷ，ＹＳＷＢは、ＹアドレスＡＹを使ってインバータＩＮＶ２によって生成される。制御信号ＳＡは、チップ選択信号ＣＳ、マット選択信号ＭＡＴ、書き込み選択信号ＷＥおよびＦＳＥＮを使ってアンド回路ＡＮＤ２およびインバータ回路ＩＮＶ３，ＩＮＶ４によって生成される。ＦＳＥＮはリセットパルスＡＴＤより生成されるタイミングパルスである。
【００２７】
制御信号ＲＢＣ，ＲＢＣＢは、制御信号ＳＡを使ってインバータ回路ＩＮＶ５によって生成される。制御信号ＷＢＣ，ＷＢＣＢは、チップ選択信号ＣＳ、マット選択信号ＭＡＴおよび書き込み選択信号ＷＥを使ってアンド回路ＡＮＤ３およびインバータ回路ＩＮＶ６によって生成される。制御信号（チップ選択信号ＣＳ、書き込み選択信号ＷＥ、ＹアドレスＡＹ、マット選択信号ＭＡＴ、リセットパルスＡＴＤ）は、入力されたアドレスおよび制御信号によりコントロール回路１０３を用いて生成される。
【００２８】
本半導体装置１００のうち、メモリセル部や周辺回路の第１回路部（以下、第１の周辺回路部と記す）では、低消費動作が要求される。また周辺回路の第２回路部（以下、第２の周辺回路部と記す）ではメモリセルからの情報の読み出し、またはメモリセルへの情報の書き込みのために高速動作が要求される。本発明においては、それぞれの要求に合わせたデバイスを用いて半導体装置１００を形成する。
【００２９】
半導体装置１００のうち、第１の周辺回路部を構成する回路として、降圧回路ＰＷＲ等の電源回路、入力バッファＩＮＢＵＦ、入出力回路ＩＯが挙げられる。また第２の周辺回路部を構成する回路として、センスアンプ回路１０６、リードデータドライブ回路１０７、ライトアンプ回路１０８、イコライズ・プリチャージ回路１０９，１１０、Ｙスイッチ回路１１１，１１２、ワードデコーダおよびワードドライバ１１４、プリデコーダ１０２、制御回路１０３が挙げられる。
【００３０】
図３に、埋め込みチャネル型ＭＩＳトランジスタおよび表面チャネル型ＭＩＳトランジスタのしきい値電圧とチャネル領域へイオン注入される不純物のドーズ量との関係の一例を示す。埋め込みチャネル型ＭＩＳトランジスタとは、そのゲート電極を構成する導体膜の導電型がソース・ドレイン用の半導体領域の導電型とは逆のＭＩＳトランジスタを言い、表面チャネル型ＭＩＳトランジスタとは、そのゲート電極を構成する導体膜の導電型がソース・ドレイン用の半導体領域の導電型と同一のＭＩＳトランジスタを言う。
【００３１】
図３に示すように、チャネル領域にイオン注入される不純物のドーズ量が増加するに従って、埋め込みチャネル型ＭＩＳトランジスタおよび表面チャネル型ＭＩＳトランジスタのしきい値電圧は増加する。しかし、同じドーズ量がイオン注入された場合、埋め込みチャネル型ＭＩＳトランジスタのしきい値電圧は表面チャネル型ＭＩＳトランジスタのしきい値電圧よりも高くなり、埋め込みチャネル型ＭＩＳトランジスタでは、相対的に低いドーズ量でも相対的に高いしきい値電圧が得られることがわかる。
【００３２】
次に、実施の形態１であるＳＲＡＭの製造方法を図４〜図１３に示す基板の要部断面図を用いて工程順に説明する。これら図には、低消費動作が要求される第１の周辺回路部、高速動作が要求される第２の周辺回路部、低消費動作が要求されるメモリセル部を記載しており、各部には、それぞれｎチャネルＭＩＳトランジスタ（以下、ＮＭＯＳと記す）とｐチャネルＭＩＳトランジスタ（以下、ＰＭＯＳと記す）が形成される。
【００３３】
ここで、低消費動作が要求される第１の周辺回路部およびメモリセル部では、ＭＩＳトランジスタのテール電流がオフ電流となるため、相対的に高いしきい値電圧が要求される。従って、第１の周辺回路部およびメモリセル部には、ｐｎ接合の電界を緩和するためにチャネル領域の不純物濃度を相対的に低くしても、相対的に高いしきい値が得られる埋め込みチャネル型ＭＩＳトランジスタを適用する。
【００３４】
また、高速動作が要求される第２の周辺回路部では、相対的に低いしきい値電圧および相対的に高いドレイン電流が要求される。従って、第２の周辺回路部には、表面チャネル型ＭＩＳトランジスタを適用する。
【００３５】
まず、図４に示すように、たとえばｐ型のシリコン単結晶からなる基板１を用意し、その主面に深さ３００〜４００ｎｍ程度の溝型の素子分離部２を形成する。すなわち、基板１の所定箇所に分離溝を形成し、続いて基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン酸化膜を堆積した後、そのシリコン酸化膜が分離溝内にのみ残るようにシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で除去することによって素子分離部２を形成する。
【００３６】
次に、図５に示すように、ＰＭＯＳ形成領域をフォトレジストパターンで覆い、基板１の一部にｐ型不純物、たとえばボロンをイオン注入してＮＭＯＳ形成領域にｐウェル３を形成する。上記フォトレジストパターンは通常のフォトリソグラフィ技術によって形成することができる。すなわち、フォトレジストパターンは、フォトレジスト膜を基板１上に塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことにより形成されている。同様にＮＭＯＳ形成領域をフォトレジストパターンで覆い、基板１の他の一部にｎ型不純物、たとえばリンをイオン注入してｎウェル４を形成する。
【００３７】
その後、フォトレジストパターンをマスクとして、各部のｐウェル３およびｎウェル４のチャネル領域にＭＩＳトランジスタのしきい値を調整するための不純物のイオン注入を行う。この際、埋め込みチャネルＮＭＯＳ形成領域（第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域）、埋め込みチャネルＰＭＯＳ形成領域（第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域）、表面チャネルＮＭＯＳ形成領域（第２の周辺回路部のＮＭＯＳ形成領域）および表面チャネルＰＭＯＳ形成領域（第２の周辺回路部のＰＭＯＳ形成領域）に対して、たとえば前記図３に示したしきい値電圧と不純物のドーズ量との関係を参考にして、それぞれ所望するしきい値が得られるチャネルイオン注入条件（たとえばイオン種、ドーズ量等）を用いて、チャネル領域５ａ，５ｂ，５ｃ，５ｄを形成する。
【００３８】
次に、図６に示すように、基板１に洗浄処理を施した後、基板１を熱処理することにより、その表面に厚さ５〜１０ｎｍ程度のゲート絶縁膜６を形成する。続いて基板１上に厚さ２００ｎｍ程度のシリコン膜７をＣＶＤ法で堆積する。なお、ゲート絶縁膜の厚さは１種類としたが、互いに厚さの異なる複数種類のゲート絶縁膜を形成することができる。
【００３９】
次に、図７に示すように、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域にフォトレジストパターン８を形成した後、このフォトレジストパターン８をマスクとして、第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７にｎ型不純物、たとえばリンまたはヒ素をイオン注入する。
【００４０】
次に、図８に示すように、フォトレジストパターン８を除去した後、第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域にフォトレジストパターン９を形成した後、このフォトレジストパターン９をマスクとして、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７にｐ型不純物、たとえばボロンをイオン注入する。
【００４１】
次に、図９に示すように、フォトレジストパターン９を除去した後、基板１に熱処理を施して、シリコン膜７に注入された上記ｎ型不純物および上記ｐ型不純物を活性化させ、さらに第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７をｎ型シリコン多結晶膜７ｎに、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７をｐ型シリコン多結晶膜７ｐに変える。
【００４２】
次に、図１０に示すように、フォトレジストパターンをマスクとしてシリコン多結晶膜７ｎ，７ｐをエッチングし、第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域にｎ型シリコン多結晶膜７ｎからなるゲート電極１０ｎ、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域にｐ型シリコン多結晶膜７ｐからなるゲート電極１０ｐを形成する。その後、基板１に、たとえば８００度程度のドライ熱酸化処理を施す。
【００４３】
次いで、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばリンをイオン注入して、ゲート電極１０ｐの両側のｐウェル３にｎ型エクステンション領域１１を形成し、さらに第２の周辺回路部のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１０ｎの両側のｐウェル３にｎ型エクステンション領域１２を形成する。さらに、第２の周辺回路部のｎウェル４にｐ型不純物、たとえばボロンをイオン注入して、ゲート電極１０ｐの両側のｎウェル４にｐ型エクステンション領域１３を形成する。
【００４４】
ここで、第１の周辺回路部およびメモリセル部のＰＭＯＳには、ＰＭＯＳのオフ電流を低減するためにｐ型エクステンション領域は形成しない。しかし、ｐ型エクステンション領域を形成しないことにより、ＰＭＯＳの寄生抵抗が増大してドレイン電流が減少するため、必要とする電流スペックを満たす範囲での適用が好ましい。
【００４５】
なお、パンチスルーストッパ層として機能するハロー（Ｈａｌｏ）層を形成することもできる。ハロー層は、ゲート電極の導電型と同一の導電型の不純物をイオン注入することにより形成される。その後、基板１に熱処理を施し、イオン注入された不純物を活性化する。
【００４６】
次に、図１１に示すように、基板１上にシリコン酸化膜をＣＶＤ法で堆積し、続いてそのシリコン酸化膜を異方性エッチングすることにより、ゲート電極１０ｎ，１０ｐの側壁にサイドウォール（側壁絶縁膜）１４を形成する。続いて第１の周辺回路部、第２の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、サイドウォール１４の両側のｐウェル３にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は、ゲート電極１０ｎおよびサイドウォール１４に対して自己整合的に形成され、ＮＭＯＳのソース・ドレインとして機能する。
【００４７】
同様に、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＰＭＯＳ形成領域のｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入して、サイドウォール１４の両側のｎウェル４にｐ型拡散領域１６を形成する。ｐ型拡散領域１６は、ゲート電極１０ｐおよびサイドウォール１４に対して自己整合的に形成され、ＰＭＯＳのソース・ドレインとして機能する。
【００４８】
次に、図１２に示すように、高融点金属膜、たとえばコバルト膜をスパッタ法で基板１上に堆積する。続いて５００〜６００度程度の熱処理を基板１に施して、ゲート電極１０ｎ，１０ｐの表面、ｎ型拡散領域１５の表面およびｐ型拡散領域１６の表面に選択的にシリサイド層１７を形成する。この後、未反応のコバルト膜をウェットエッチングで除去し、次いでシリサイド層１７の低抵抗化のための７００〜８００度程度の熱処理を基板１に施す。
【００４９】
次に、図１３に示すように、基板１上に厚さ５０ｎｍ程度のシリコン窒化膜１８を堆積し、続いて、たとえば厚さ５００ｎｍ程度のシリコン酸化膜を堆積した後、シリコン酸化膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜１９を形成する。シリコン酸化膜は、たとえばＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ　：　Ｓｉ（ＯＣ２Ｈ５））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で形成されたＴＥＯＳ酸化膜とすることができる。
【００５０】
次に、フォトレジストパターンをマスクとしたエッチングによって層間絶縁膜１９およびシリコン窒化膜１８を順次加工して接続孔２０を形成する。この接続孔２０は、ｎ型拡散領域１５およびｐ型拡散領域１６上などの必要部分に形成する。なお、層間絶縁膜１９をエッチングする際は、その下層のシリコン窒化膜１８をエッチングストッパ層として使用する。
【００５１】
次に、接続孔２０の内部を含む基板１の全面にバリアメタル層、たとえばチタン窒化膜を形成し、さらに接続孔２０を埋め込むタングステン膜をＣＶＤ法で形成する。その後、接続孔２０以外の領域のタングステン膜およびバリアメタル層をＣＭＰ法により除去して接続孔２０の内部にプラグ２１を形成する。
【００５２】
次に、基板１上にシリコン窒化膜２２および、たとえばシリコン酸化膜からなる層間絶縁膜２３を順次堆積した後、フォトレジストパターンをマスクとしたエッチングによって層間絶縁膜２３およびシリコン窒化膜２２を順次加工して必要部分に接続孔２４を形成する。シリコン窒化膜２２は、層間絶縁膜２３のエッチングストッパ層として機能する。その後、上記プラグ２１と同様にして、接続孔２４の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ２５を形成する。
【００５３】
次に、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第１層目の配線２６を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００５４】
次に、基板１上に、たとえばシリコン酸化膜からなる層間絶縁膜２７を堆積した後、その層間絶縁膜２７に第１層目の配線２６の一部が露出するようなスルーホール２８を穿孔する。続いて上記プラグ２１と同様にして、スルーホール２８の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ２９を形成する。さらに、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第２層目の配線３０を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００５５】
次に、基板１上に、たとえばシリコン酸化膜からなる層間絶縁膜３１を堆積した後、その層間絶縁膜３１に第２層目の配線３０の一部が露出するようなスルーホール３２を穿孔する。続いて上記プラグ２１と同様にして、スルーホール３２の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ３３を形成する。さらに、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第３層目の配線３４を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００５６】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、ＳＲＡＭを製造する。
【００５７】
なお、本実施の形態１では、第１の周辺回路部のＮＭＯＳ，ＰＭＯＳおよびメモリセル部のＮＭＯＳ，ＰＭＯＳに埋め込みチャネル型ＭＩＳトランジスタを適用したが、第１の周辺回路部およびメモリセル部のＮＭＯＳをｐ型シリコン多結晶膜７ｐからなるゲート電極を有する埋め込みチャネル型ＭＩＳトランジスタとし、第１の周辺回路部およびメモリセル部のＰＭＯＳをｐ型シリコン多結晶膜７ｐからなるゲート電極を有する表面チャネル型ＭＩＳトランジスタとすることもできる。または、第１の周辺回路部およびメモリセル部のＰＭＯＳをｎ型シリコン多結晶膜７ｎからなるゲート電極を有する埋め込みチャネル型ＭＩＳトランジスタとし、第１の周辺回路部およびメモリセル部のＮＭＯＳをｎ型シリコン多結晶膜７ｎからなるゲート電極を有する表面チャネル型ＭＩＳトランジスタとすることもできる。
【００５８】
このように、本実施の形態１によれば、低消費動作（相対的に高いしきい値電圧）が要求される第１の周辺回路部およびメモリセル部に埋め込みチャネル型ＭＩＳデバイスを適用することにより、チャネル領域の不純物濃度を低減することができるので、接合リーク電流の増加が抑制されて、メモリセル部ではスタンバイ電流を相対的に低く抑えることができる。また、高速動作（相対的に低いしきい値電圧および相対的に高いドレイン電流）が要求される第２の周辺回路部に表面チャネル型ＭＩＳトランジスタを適用することにより、ドレイン電流を確保して高速性を実現することができる。
【００５９】
（実施の形態２）
実施の形態２であるＳＲＡＭの製造方法を説明する。図１４は、前記実施の形態１の図１０と同じ工程における半導体基板の要部断面図である。すなわち、前記実施の形態１の図４〜図９に示した工程と同様の方法で、基板１にシリコン多結晶膜７ｎ，７ｐを形成した後、ゲート電極１０ｎ，１０ｐに加工される。
【００６０】
次に、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１０ｎ，１０ｐの両側のｐウェル３にｎ型エクステンション領域３５を形成する。さらに、第１の周辺回路部、第２の周辺回路部およびメモリセル部のｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入して、ゲート電極１０ｎ，１０ｐの両側のｎウェル４にｐ型エクステンション領域３６を形成する。
【００６１】
このように、本実施の形態２によれば、各部のＮＭＯＳに全てヒ素のイオン注入によってｎ型エクステンション領域３５を形成することで、前記実施の形態１に比べて製造工程数を減らすことができる。また、第１の周辺回路部およびメモリセル部のＰＭＯＳにフッ化ボロンからなるｐ型エクステンション領域３６を形成することにより、前記実施の形態１に比べて第１の周辺回路部およびメモリセル部のＰＭＯＳの寄生抵抗が減少して、ドレイン電流を増加させることができる。
【００６２】
なお、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＮＭＯＳは、前記実施の形態１のＮＭＯＳと同じｎ型エクステンション領域１１，１２で形成し、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＰＭＯＳの全てに、ボロンからなるｐ型エクステンション領域１３を形成してもよい。
【００６３】
第１の周辺回路部およびメモリセル部のＰＭＯＳのｐ型エクステンション領域１３をボロンのイオン注入で形成することにより、フッ化ボロンをイオン注入した場合よりもＰＭＯＳのオフ電流を低減することができる。すなわち、ボロンのイオン注入は標準偏差が大きく、フッ化ボロンをイオン注入した場合と比べてシリコン中のボロンの分布をブロードにすることができるので、ドレイン端部での電界強度が緩和できて、ゲート電極が誘起するドレインリーク電流の低減が可能となる。
【００６４】
表１に、実施の形態１および実施の形態２に記載した第１の周辺回路部、第２の周辺回路部およびメモリセル部にそれぞれ形成されるＮＭＯＳ、ＰＭＯＳの特徴となるプロセスの一例をまとめる。
【００６５】
【表１】
2004079705.tif 000003
（実施の形態３）
実施の形態３であるＳＲＡＭの製造方法を図１５および図１６に示す基板の要部断面図を用いて説明する。
【００６６】
まず、前記実施の形態１の図４〜図６に示した工程と同様な方法で、基板１にｐウェル３、ｎウェル４を形成した後、チャネル領域５ａ，５ｂ，５ｃ，５ｄが形成される。次いで、基板１の表面にゲート絶縁膜６を形成した後、基板１上に厚さ２００ｎｍ程度のシリコン膜７をＣＶＤ法で堆積する。
【００６７】
次に、第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７にｎ型不純物、たとえばリンまたはヒ素をイオン注入し、第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７にｐ型不純物、たとえばボロンをイオン注入する。続いて図１５に示すように、基板１に熱処理を施して、シリコン膜７に注入された上記ｎ型不純物および上記ｐ型不純物を活性化させ、さらに第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７をｎ型シリコン多結晶膜７ｎに、第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７をｐ型シリコン多結晶膜７ｐに変える。
【００６８】
次に、フォトレジストパターンをマスクとしたエッチングにより、第１の周辺回路部およびメモリセル部のシリコン膜７を除去した後、基板１上に厚さ２００ｎｍ程度の高融点金属膜３７、たとえばタングステンシリサイド膜などをスパッタ法で堆積する。次いで、フォトレジストパターンをマスクとしたエッチングにより、第２の周辺回路部の高融点金属膜３７を除去する。
【００６９】
次に、図１６に示すように、フォトレジストパターンをマスクとしてシリコン多結晶膜７ｎ，７ｐおよび高融点金属膜３７をエッチングし、第１の周辺回路部およびメモリセル部に高融点金属膜３７からなるゲート電極３８、ならびに第２の周辺回路部のＮＭＯＳ形成領域にｎ型シリコン多結晶膜７ｎからなるゲート電極１０ｎ、第２の周辺回路部のＰＭＯＳ形成領域にｐ型シリコン多結晶膜７ｐからなるゲート電極１０ｐを形成する。
【００７０】
次いで、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばリンをイオン注入して、ゲート電極３８の両側のｐウェル３にｎ型エクステンション領域１１を形成し、さらに第２の周辺回路部のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１０ｎの両側のｐウェル３にｎ型エクステンション領域１２を形成する。さらに、第２の周辺回路部のｎウェル４にｐ型不純物、たとえばボロンをイオン注入して、ゲート電極１０ｐの両側のｎウェル４にｐ型エクステンション領域１３を形成する。
【００７１】
なお、本実施の形態３では、第１の周辺回路部およびメモリセル部のゲート電極３８を高融点金属膜３７で構成したが、シリコンゲルマニウム等の混晶を用いることもできる。
【００７２】
このように、本実施の形態３によれば、第１の周辺回路部およびメモリセル部のゲート電極３８を高融点金属膜３７で構成することにより、仕事関数の差からしきい値電圧を相対的に高くすることができる。
【００７３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７４】
たとえば、前記実施の形態では、本発明をＳＲＡＭに適用した場合について説明したが、同一基板上に低消費動作が要求される回路と高速動作が要求される回路とを有するいかなる半導体装置にも適用することができる。
【００７５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７６】
ＳＲＡＭにおいて、メモリセル部のＭＩＳトランジスタを埋め込みチャネル型とすることにより、接合リーク電流の増加が抑制できで、スタンバイ電流を相対的に低く抑えることができる。また、周辺回路部のＭＩＳトランジスタを表面チャネル型とすることにより、所定のドレイン電流を確保することができる。これにより、メモリセル部の高信頼度化と周辺回路部の高速化とを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭの回路図である。
【図２】本発明の実施の形態１であるＳＲＡＭの回路図である。
【図３】ＭＩＳトランジスタのしきい値電圧とチャネル領域へイオン注入される不純物のドーズ量との関係の一例を示すグラフ図である。
【図４】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態３であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態３であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１　基板
２　素子分離部
３　ｐウェル
４　ｎウェル
５ａ　チャネル領域
５ｂ　チャネル領域
５ｃ　チャネル領域
５ｄ　チャネル領域
６　ゲート絶縁膜
７　シリコン膜
７ｎ　シリコン多結晶膜
７ｐ　シリコン多結晶膜
８　フォトレジストパターン
９　フォトレジストパターン
１０ｎ　ゲート電極
１０ｐ　ゲート電極
１１　ｎ型エクステンション領域
１２　ｎ型エクステンション領域
１３　ｐ型エクステンション領域
１４　サイドウォール
１５　ｎ型拡散領域
１６　ｐ型拡散領域
１７　シリサイド層
１８　シリコン窒化膜
１９　層間絶縁膜
２０　接続孔
２１　プラグ
２２　シリコン窒化膜
２３　層間絶縁膜
２４　接続孔
２５　プラグ
２６　配線
２７　層間絶縁膜
２８　スルーホール
２９　プラグ
３０　配線
３１　層間絶縁膜
３２　スルーホール
３３　プラグ
３４　配線
３５　ｎ型エクステンション領域
３６　ｐ型エクステンション領域
３７　高融点金属膜
３８　ゲート電極
１００　半導体装置
１０１　データ（制御信号）
１０２　プリデコーダ
１０３　制御回路（コントロール回路）
１０４　マット
１０５　基本ユニット
１０６　センスアンプ回路
１０７　リードデータドライブ回路
１０８　ライトアンプ回路
１０９　イコライズ・プリチャージ回路
１１０　イコライズ・プリチャージ回路
１１１　Ｙスイッチ回路
１１２　Ｙスイッチ回路
１１３　データバス
１１４　ワードデコーダおよびワードドライバ
ＭＥＭＢＬＫ０　マット
ＭＥＭＢＬＫ１　マット
ＭＥＭＢＬＫ２　マット
ＭＥＭＢＬＫ３　マット
ＭＥＭＢＬＫ４　マット
ＭＥＭＢＬＫ５　マット
ＭＥＭＢＬＫ６　マット
ＭＥＭＢＬＫ７　マット
ＰＷＲ　降圧回路
ＶＤＤ　電源電位
ＶＤＤＩ　内部電源
ＶＳＳＳ　内部電源
ＶＤＤＤ　内部電源
ＩＮＢＵＦ　インプットバッファ（入力バッファ）
ＣＥＬＬ０　メモリセル
ＣＥＬＬ１　メモリセル
ＭＰ００　負荷型ｐチャネルＭＩＳトランジスタ
ＭＰ０１　負荷型ｐチャネルＭＩＳトランジスタ
ＭＰ０２　ｐチャネルＭＩＳトランジスタ
ＭＰ０３　ｐチャネルＭＩＳトランジスタ
ＭＰ０４　ｐチャネルＭＩＳトランジスタ
ＭＰ０５　ｐチャネルＭＩＳトランジスタ
ＭＰ０６　ｐチャネルＭＩＳトランジスタ
ＭＰ０７　ｐチャネルＭＩＳトランジスタ
ＭＰ０８　ｐチャネルＭＩＳトランジスタ
ＭＰ１０　ｐチャネルＭＩＳトランジスタ
ＭＰ１１　ｐチャネルＭＩＳトランジスタ
ＭＰ１２　ｐチャネルＭＩＳトランジスタ
ＭＰ１３　ｐチャネルＭＩＳトランジスタ
ＭＰ１４　ｐチャネルＭＩＳトランジスタ
ＭＰ１５　ｐチャネルＭＩＳトランジスタ
ＭＰ１６　ｐチャネルＭＩＳトランジスタ
ＭＰ１７　ｐチャネルＭＩＳトランジスタ
ＭＰ１８　ｐチャネルＭＩＳトランジスタ
ＭＰ２０　ｐチャネルＭＩＳトランジスタ
ＭＰ２１　ｐチャネルＭＩＳトランジスタ
ＭＰ２２　ｐチャネルＭＩＳトランジスタ
ＭＰ２３　ｐチャネルＭＩＳトランジスタ
ＭＮ００　駆動型ｎチャネルＭＩＳトランジスタ
ＭＮ０１　駆動型ｎチャネルＭＩＳトランジスタ
ＭＮ０２　転送型ｎチャネルＭＩＳトランジスタ
ＭＮ０３　転送型ｎチャネルＭＩＳトランジスタ
ＭＮ０４　ｎチャネルＭＩＳトランジスタ
ＭＮ０５　ｎチャネルＭＩＳトランジスタ
ＭＮ１０　ｎチャネルＭＩＳトランジスタ
ＭＮ１１　ｎチャネルＭＩＳトランジスタ
ＭＮ１２　ｎチャネルＭＩＳトランジスタ
ＭＮ１３　ｎチャネルＭＩＳトランジスタ
ＭＮ１４　ｎチャネルＭＩＳトランジスタ
ＭＮ１５　ｎチャネルＭＩＳトランジスタ
ＭＮ２０　ｎチャネルＭＩＳトランジスタ
ＭＮ２１　ｎチャネルＭＩＳトランジスタ
ＭＮ２２　ｎチャネルＭＩＳトランジスタ
ＮＬ０　記憶ノード
ＭＬ１　記憶ノード
ＮＲ０　記憶ノード
ＭＲ１　記憶ノード
ＤＴ０　データ線
ＤＴ１　データ線
ＤＢ０　データ線
ＤＢ１　データ線
ＳＷＬ０　サブワード線
ＳＡ　活性化信号（制御信号）
ＹＳＷ　制御信号
ＹＳＷＢ　制御信号
ＣＩＮＶ０　クロックインバータ
ＣＩＮＶ１　クロックインバータ
ＣＩＮＶ２　クロックインバータ
ＣＩＮＶ３　クロックインバータ
ＩＮＶ０　インバータ
ＩＮＶ２　インバータ回路
ＩＮＶ３　インバータ回路
ＩＮＶ４　インバータ回路
ＩＮＶ５　インバータ回路
ＩＮＶ６　インバータ回路
ＷＢＣ　制御信号
ＷＢＣＢ　制御信号
ＲＢＣ　制御信号
ＲＢＣＢ　制御信号
ＥＱ　制御信号
ＣＳ　チップ選択信号
ＭＡＴ　マット選択信号
ＭＡＴ０　マット選択信号
ＭＡＴ１　マット選択信号
ＭＡＴ２　マット選択信号
ＭＡＴ３　マット選択信号
ＭＡＴ４　マット選択信号
ＭＡＴ５　マット選択信号
ＭＡＴ６　マット選択信号
ＭＡＴ７　マット選択信号
ＡＴＤ　リセットパルス
ＮＡＮＤ０　ナンド回路
ＡＹ　Ｙアドレス
ＷＥ　書き込み選択信号
ＡＮＤ１　アンド回路
ＡＮＤ２　アンド回路
ＡＮＤ３　アンド回路
ＩＯ　入出力回路
【図１】
2004079705.tif 000004
【図２】
2004079705.tif 000005
【図３】
2004079705.tif 000006
【図４】
2004079705.tif 000007
【図５】
2004079705.tif 000008
【図６】
2004079705.tif 000009
【図７】
2004079705.tif 000010
【図８】
2004079705.tif 000011
【図９】
2004079705.tif 000012
【図１０】
2004079705.tif 000013
【図１１】
2004079705.tif 000014
【図１２】
2004079705.tif 000015
【図１３】
2004079705.tif 000016
【図１４】
2004079705.tif 000017
【図１５】
2004079705.tif 000018
【図１６】
2004079705.tif 000019