(57)【要約】【課題】  高耐圧半導体装置及びその製造方法を得る。【解決手段】  第１導電型の半導体基板１の１主面上に形成され、上記半導体基板との接触面を有する金属配線９と、上記接触面の下の上記半導体基板内部に形成される第２導電型の高濃度の不純物領域１１と、上記半導体基板の１主面に形成され、上記不純物領域１１を介して上記金属配線９に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域６ｃ、６ｄを有する第２導電型のＭＯＳＦＥＴ１３とを備え、上記高濃度の不純物領域１１の深さが上記ソース又はドレイン領域６ｃ、６ｄの深さより浅い構成とする。【選択図】図１６
2004165697.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の１主面上に形成され、上記半導体基板との接触面を有する金属配線と、
上記接触面の下の上記半導体基板内部に形成される第２導電型の高濃度の不純物領域と、
上記半導体基板の１主面に形成され、上記不純物領域を介して上記金属配線に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域を有する第２導電型のＭＯＳＦＥＴとを備え、
上記高濃度の不純物領域の深さが上記ソース又はドレイン領域の深さより浅いことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の１主面に、低濃度の不純物領域からなるソース又はドレイン領域を有する第２導電型のＭＯＳＦＥＴを形成する工程と、
上記半導体基板上に、上記ＭＯＳＦＥＴのソース又はドレイン領域に開口するコンタクトホールを有する層間絶縁膜を形成する工程と、
上記コンタクトホールの底部の下の上記半導体基板内部に、上記ソース又はドレイン領域の深さよりも浅い位置に第２導電型の高濃度の不純物領域を形成する工程と、
上記高濃度の不純物領域に電気的に接続し、上記コンタクトホールを介して上記層間絶縁膜上に延在する金属配線を形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＭＯＳＦＥＴを備えた半導体装置、特に、ＭＯＳＦＥＴのソースドレイン領域と金属配線との接続部に不純物領域を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
図２３は従来のＭＯＳＦＥＴの断面構造を示しており、ＭＯＳＦＥＴ１３の耐圧は、チャネル側のドレイン端の不純物分布で決定される。そこで、従来トランジスタの高耐圧化には、ドレイン電界を緩和するようソース／ドレイン拡散層６ａ，６ｂとチャネル領域の形成条件を最適化することで行われてきた。
【０００３】
しかし、素子の微細化に伴い、素子内部の不純物濃度が高くなり、ソース／ドレイン拡散層６ａ，６ｂも浅くなってくるので、ドレイン電界が強くなり、ドレイン端での耐圧が低下することになる。
【０００４】
一方、コンタクト部分１０では、アルミ等の金属配線９がソース／ドレイン拡散層６ａ，６ｂより深く入りｐ型基板と短絡しないようｎ型拡散層１１が形成されている。
この拡散層１１は微細化されないため、微細化が進展するとあるところで、ソース／ドレイン拡散層６ａ，６ｂよりコンタクト部分の拡散層１１の方が深くなってくる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この場合、コンタクト部分の拡散層１１は、ドレインの低濃度拡散層６ａより高濃度なため、コンタクト部分の耐圧はドレイン拡散層の耐圧よりも低くなり、素子としての耐圧はコンタクト拡散層で決まるようになる。したがって、このようなトランジスタの高耐圧化は、コンタクト部分の高耐圧化が要求されることになる。
【０００６】
この発明はこの点に鑑みてなされたものであり、耐圧性能の優れた半導体装置及びその製造方法を得ることを目的としている。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、第１導電型の半導体基板の１主面上に形成され、上記半導体基板との接触面を有する金属配線と、上記接触面の下の上記半導体基板内部に形成される第２導電型の高濃度の不純物領域と、上記半導体基板の１主面に形成され、上記不純物領域を介して上記金属配線に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域を有する第２導電型のＭＯＳＦＥＴとを備え、上記高濃度の不純物領域の深さが上記ソース又はドレイン領域の深さより浅くしたものである。
【発明の効果】
【０００８】
この発明は以上のように構成されているため、低濃度部が高濃度の不純物領域にかかる電界を緩和する結果、接触面の高耐圧化が可能となる。更に、高濃度の不純物領域の空乏層が大きくなるため、接触面の接合リークや接合容量を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
以下に、この発明の実施の形態１について図１ないし図７に基づいて説明する。図１はこの発明の実施の形態１を示す要部断面図であり、図１において、１はＰ型のシリコン基板からなる半導体基板、２は上記半導体基板１の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
【００１０】
３は上記半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、４はこのゲート絶縁膜３上に形成されたポリシリコンからなるゲート電極であり、５は上記ゲート絶縁膜３及びゲート電極４の両側面にそれぞれ形成されたシリコン酸化膜からなるサイドウォールであり、６ａは上記半導体基板１の一主面に形成された上記ゲート電極４の直下の一部及びその外側に位置する、Ｎ型のソース／ドレイン領域６の低濃度部であり、６ｂは半導体基板１の一主面に形成されるとともに、上記ゲート電極４の下の上記低濃度部６ａよりも浅い位置に形成され、周囲をこの低濃度部に囲まれる、Ｎ型の不純物を高濃度に含有するソース／ドレイン領域６の高濃度部である。
【００１１】
８は上記半導体基板１上に形成され、この半導体基板１の表面に開口するコンタクトホール８ａを有する層間絶縁膜であり、９はこのコンタクトホール８ａの底面に位置する上記半導体基板１との接触面１０を有し、その接触面１０からコンタクトホール８ａを介して上記層間絶縁膜８上に延在する例えばＡｌ等からなる金属配線であり、１１は上記接触面１０の下の半導体基板１の内部に形成されるＮ型の高濃度の不純物領域であり、その濃度は、具体的には例えば、１×１０１９ｃｍ−３以上である。１２は半導体基板１の内部の上記高濃度の不純物領域１１の周囲に形成されたＮ型の低濃度の不純物領域であり、その濃度はソース／ドレイン領域の低濃度部６ｂの濃度とほぼ同様であり、具体的には例えば、１×１０１８〜１×１０１９ｃｍ−３である。
ここで、これら不純物領域１１、１２を介して金属配線９とソース／ドレイン領域６は電気的に接続されている。
【００１２】
又、１３はゲート電極４及びソース／ドレイン領域６等からなるＮチャネルＭＯＳＦＥＴであり、１４は接触面１０及び不純物領域１１、１２等からなるコンタクト部である。
【００１３】
つぎに、このように構成された半導体装置の製造方法について図２ないし図７を用いて説明する。図２ないし図７は本実施の形態１を示す半導体装置を工程順に示すものである。
まず図２に示されるように、半導体基板１の一主面にゲート絶縁膜３となるシリコン酸化膜層、ゲート電極４となるポリシリコン層を順次積層し、写真製版技術を用いて、ゲート絶縁膜３及びゲート電極４を形成する。
これらゲート絶縁膜３、ゲート電極４及び分離酸化膜２をマスクとしてひ素イオン又はリンイオンなどのＮ型不純物をイオン注入して、ソース／ドレイン領域の低濃度部６ａを形成する。
【００１４】
次に図３に示すように、半導体基板１の一主面上及びゲート電極４上にサイドウォール５となるＴＥＯＳ膜を形成し、等方性エッチングを行うことによりサイドウォール５を形成する。
次に、このサイドウォール５、ゲート絶縁膜３、ゲート電極４及び分離酸化膜２をマスクとしてリンイオンなどのＮ型の不純物イオンを注入して、ソース／ドレイン領域６の浅い部分の不純物濃度を高濃度にすることにより、ソース／ドレイン領域の高濃度部６ｂを形成する。
【００１５】
次に、図４に示すように、半導体基板１の一主面上にシリコン酸化膜からなる層間絶縁膜８を成膜する。この層間絶縁膜８の成膜後にエッチングにより略平坦面を得る。
次に、図５に示すように、写真製版技術を用いて層間絶縁膜８に、ソース／ドレイン領域６に開口するコンタクトホール８ａを形成する。
【００１６】
次に、図６に示すように、コンタクトホール８ａの底部の下の半導体基板１の内部に、層間絶縁膜８をマスクとしてＮ型不純物を高濃度、低エネルギーでイオン注入することにより、Ｎ型の高濃度の不純物領域１１を形成する。
具体的には、例えば、Ｎ型の不純物であるリンを３０〜１００ＫｅＶの注入エネルギー、１×１０１４〜１×１０１５ｃｍ−２の注入量でイオン注入することにより形成する。
【００１７】
次に、図７に示すように、上記高濃度の不純物領域１１の形成に用いたコンタクトホール８ａの底部の下の半導体基板１の内部に、層間絶縁膜８をマスクとしてＮ型不純物を低濃度で、高濃度の不純物領域１１の形成時に用いたエネルギーの１．５倍から４倍の注入エネルギーを用いてイオン注入することにより、Ｎ型の低濃度の不純物領域１２を形成する。
具体的には、例えば、Ｎ型の不純物であるリンを５０〜２００ＫｅＶの注入エネルギー、１×１０１３〜３×１０１３ｃｍ−２の注入量でイオン注入することにより形成する。
【００１８】
その後、コンタクトホール８ａ内及び上記層間絶縁膜８上に、金属配線９となる金属配線層９ａを積層し、通常の写真製版技術を用い、図１に示すように金属配線９を形成する。
【００１９】
このように構成された半導体装置においては、高濃度の不純物領域１１の周囲に低濃度の不純物領域１２を形成したので、この低濃度の不純物層１２が高濃度の不純物領域１１にかかる電界を緩和するように働くため、コンタクト部１４の高耐圧化が可能となる。更に、高濃度の不純物領域１１の空乏層が大きくなるため、コンタクト部１４の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態１において、半導体基板１としてＮ型のＳｉ基板を用いるなど、半導体基板１、ソース／ドレイン領域６及び不純物領域１１、１２等の極性を反対にしても良く、この場合においても、上記と同様の効果を得ることができる。
【００２０】
実施の形態２．
図８はこの発明の実施の形態２を示すものであり、上記した実施の形態１に対して、高濃度の不純物領域１１の接触面１０からの深さがソース／ドレイン領域の低濃度部６ａの深さと同じか又は浅い点で相違するだけであり、他の点については上記した実施の形態１と同様である。
【００２１】
この発明の実施の形態２を示す半導体装置の製造方法について図９及び図１０を用いて説明する。図９及び図１０は本実施の形態２を示す半導体装置を工程順に示したものである。
まず実施の形態１における図５に示されるコンタクトホール８ａの形成工程までは、本実施の形態２における製造工程と同様である。
【００２２】
この次に、図９に示すように、層間絶縁膜８をマスクとしてイオン注入することにより高濃度の不純物領域１１を形成する。
ここで、実施の形態１では、高濃度の不純物領域１１を得るために、Ｎ型の不純物であるリンを３０〜１００ＫｅＶの注入エネルギー、１×１０１４〜１×１０１５ｃｍ−２の注入量でイオン注入することにより形成しているが、本実施の形態２においては、低エネルギーのヒ素又はリンを用い層間絶縁膜８をマスクとして高濃度のイオン注入を行い、高濃度の不純物領域１１を得る。具体的には、注入エネルギー及び注入量はソース／ドレイン領域の高濃度部６ｂの形成条件と同様のものを用いる。
【００２３】
次に、図１０に示すように、実施の形態１の図７にて示したものと同様に、高濃度の不純物領域１１の形成に用いたコンタクトホール８ａの底部の下の半導体基板１の内部に、層間絶縁膜８をマスクとしてＮ型不純物を低濃度、高エネルギーを用いてイオン注入することにより、Ｎ型の低濃度の不純物領域１２を形成する。
具体的には、例えば、Ｎ型の不純物であるリンを５０〜２００ＫｅＶの注入エネルギー、１×１０１３〜３×１０１３ｃｍ−２の注入量でイオン注入することにより形成する。
【００２４】
その後、コンタクトホール８ａ内及び上記層間絶縁膜８上に、金属配線９となる金属配線層９ａを積層し、通常の写真製版技術を用い、図８に示すように金属配線９を形成する。
【００２５】
本実施の形態２においては、高濃度の不純物領域１１を有するため、金属配線９とソース／ドレイン領域６とのオーミック抵抗が得られる。
又、高濃度の不純物領域１１の周囲に低濃度の不純物領域１２を形成したので、この低濃度の不純物層１２が高濃度の不純物領域１１にかかる電界を緩和するように働くため、コンタクト部１４の高耐圧化が可能となる。更に、高濃度の不純物領域１１の空乏層が大きくなるため、コンタクト部１４の接合リークや接合容量を低減することが可能となる。
【００２６】
又、上記実施の形態２において、半導体基板１としてＮ型のＳｉ基板を用いるなど、半導体基板１、ソース／ドレイン領域６及び不純物領域１１、１２等の極性を反対のものにしても良く、この場合においても、上記と同様の効果を得ることができる。
【００２７】
実施の形態３．
以下に、この発明の実施の形態３について図１１ないし図１６に基づいて説明する。図１１はこの発明の実施の形態３を示す要部断面図であり、図１１において、１はＰ型のシリコン基板からなる半導体基板、２は上記半導体基板１の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
【００２８】
３は上記半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、４はこのゲート絶縁膜３上に形成されたポリシリコンからなるゲート電極であり、５は上記ゲート絶縁膜３及びゲート電極４の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールであり、６ｃは上記半導体基板１の一主面に形成された上記ゲート電極４の直下の一部及びその外側に位置する、Ｎ型の不純物を低濃度に含有するソース／ドレイン領域６の第１の低濃度部であり、６ｄは半導体基板１の一主面に形成された、上記ゲート電極４の下の上記低濃度部６ｃよりさらに外側に位置するとともに低濃度部６ｃよりも深い位置に形成される、Ｎ型の不純物を低濃度に含有するソース／ドレイン領域６の第２の低濃度部である。
【００２９】
８は上記半導体基板１上に形成され、この半導体基板１の表面に開口するコンタクトホール８ａを有する層間絶縁膜８であり、９はこのコンタクトホール８ａの底面に位置する上記半導体基板１との接触面１０を有し、その接触面１０からコンタクトホール８ａを介して上記層間絶縁膜８上に延在する例えばＡｌ等からなる金属配線であり、１１は上記接触面１０の下の半導体基板１の内部に形成されるＮ型の高濃度の不純物領域であり、その濃度は、具体的には例えば、１×１０１９ｃｍ−３以上である。
ここで、この不純物領域１１を介して金属配線９とソース／ドレイン領域６は電気的に接続されている。
【００３０】
ここで、１３はゲート電極４及びソース／ドレイン領域６等からなるＮチャネルＭＯＳＦＥＴであり、１４は接触面１０及び不純物領域１１、１２等からなるコンタクト部である。
【００３１】
つぎに、このように構成された半導体装置の製造方法について図１２ないし図１６を用いて説明する。図１２ないし図１６は本実施の形態３を示す半導体装置を工程順に示したものである。
まず図１２に示されるように、半導体基板１の一主面にゲート絶縁膜３となるシリコン酸化膜層、ゲート電極４となるポリシリコン層を順次積層し、写真製版技術を用いて、ゲート絶縁膜３及びゲート電極４を形成する。
これらゲート絶縁膜３、ゲート電極４及び分離酸化膜２をマスクとしてリンイオンなどのＮ型不純物をイオン注入して、ソース／ドレイン領域の第１の低濃度部６ｃを形成する。
【００３２】
次に図１３に示すように、半導体基板１の一主面上及びゲート電極４上にサイドウォール５となるＴＥＯＳ膜を形成し、異方性エッチングを行うことによりサイドウォール５を形成する。
次に、このサイドウォール５、ゲート絶縁膜３、ゲート電極４及び分離酸化膜２をマスクとしてリンイオンなどのＮ型の不純物イオンを高エネルギーで、ソース／ドレイン領域の第１の低濃度部６ｃより深い部分にまでイオン注入することにより、ソース／ドレイン領域の第２の低濃度部６ｄを形成する。
具体的には、例えば、Ｎ型の不純物であるリンを５０〜２００ＫｅＶの注入エネルギー、１×１０１３〜３×１０１３ｃｍ−２の注入量でイオン注入することにより形成する。
【００３３】
次に、図１４に示すように、半導体基板１の一主面上にシリコン酸化膜からなる層間絶縁膜８を成膜する。この層間絶縁膜８の成膜後にエッチングにより略平坦面を得る。
次に、図１５に示すように、写真製版技術を用いて層間絶縁膜８にコンタクトホール８ａを形成する。
【００３４】
次に、図１６に示すように、コンタクトホール８ａの底部の下の半導体基板１の内部に、層間絶縁膜８をマスクとしてＮ型不純物を高濃度、低エネルギーでイオン注入することにより、Ｎ型の高濃度の不純物領域１１を形成する。
具体的には、例えば、Ｎ型の不純物であるリンを３０〜１００ＫｅＶの注入エネルギー、１×１０１４〜１×１０１５ｃｍ−２の注入量でイオン注入することにより形成する。
【００３５】
その後、コンタクトホール８ａ内及び上記層間絶縁膜８上に、金属配線９となる金属配線層９ａを積層し、通常の写真製版技術を用い、図１１に示すように金属配線９を形成する。
【００３６】
このように構成された半導体装置においては、ソース／ドレイン領域の第２の低濃度部６ｄを高濃度の不純物領域１１よりも深く形成したので、この低濃度部６ｄが高濃度の不純物領域１１にかかる電界を緩和するように働くため、コンタクト部１４の高耐圧化が可能となる。更に、高濃度の不純物領域１１の空乏層が大きくなるため、コンタクト部１４の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態３において、半導体基板１としてＮ型のＳｉ基板を用いるなど、半導体基板１、ソース／ドレイン領域６及び不純物領域１１等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
【００３７】
実施の形態４．
図１７はこの発明の実施の形態４を示すものであり、上記した実施の形態１に対して、分離特性を向上するためのＰ型の高濃度の第１の不純物領域１５が分離酸化膜２の下の半導体基板１の内部に形成され、かつ、しきい値電圧の制御及びパンチスルーの制御のためのＰ型の高濃度の第２の不純物領域１６がゲート電極４の下の半導体基板１の内部に形成されており、半導体基板１内部の他の部分にはＰ型の高濃度の不純物領域が形成されない点、及び、高濃度の不純物領域１１の周囲に低濃度の不純物領域１２を形成しない点で相違するだけであり、他の点については上記した実施の形態１と同様である。
【００３８】
この発明の実施の形態４を示す半導体装置の製造方法について図１８ないし図２０を用いて説明する。図１８ないし図２０は本実施の形態４を示す半導体装置を工程順に示したものである。
【００３９】
まず、図１８に示すように、半導体基板１上に約３０ｎｍの膜厚を有する酸化膜１７を形成し、この酸化膜１７上に５０〜２００ｎｍの耐酸化性を有する窒化膜１８を形成し、この窒化膜１８上にレジスト１９を塗布し、通常の写真製版技術を用いて、後の工程において分離酸化膜２が形成される領域上に開口するようにレジスト１９をパターニングし、このレジスト１９をマスクとするエッチングを行い、窒化膜１８をパターニングする。このパターニングされたレジスト１９及び窒化膜１８をマスクとして、ボロンなどのＰ型の不純物を高濃度に注入することにより、Ｐ型の高濃度の第１の不純物領域１５を形成する。
【００４０】
次に図１９に示すように、上記レジスト１９をエッチングにより取り除き、上記窒化膜１８を耐酸化用のマスクとして酸化を行うことにより、分離酸化膜２を形成する。
【００４１】
次に図２０に示すように、窒化膜１８をエッチングにより取り除き、レジスト２０を塗布し、通常の写真製版技術を用いて、後の工程においてゲート電極４が形成される領域に開口するようにレジスト２０をパターニングする。この時、具体的には、例えば、ゲート電極４の形成時に用いられる写真製版用マスクと光の透過部分と遮光部分が反転しているマスクを用い、かつ、レジスト２０の極性（ポジ又はネガ）をゲート電極形成時に使用するレジストと同様のものを用いて、又は、上記ゲート電極形成用のマスクを用い、かつ、レジスト２０の極性をゲート電極形成時に使用するレジストと異なるものを用いてパターニングする。
そして、このパターニングされたレジスト２０をマスクとして、ボロンなどのＰ型の不純物を高濃度に注入することにより、Ｐ型の高濃度の第２の不純物領域１６を形成する。
【００４２】
この後、レジスト２０をエッチングにより除去する。
上記レジスト２０のエッチング除去後の工程は、上述の図７において示される工程を除く点以外は実施の形態１と同様である。
【００４３】
本実施の形態４においては、Ｎ型の高濃度の不純物層１１近傍にはＰ型の高濃度の不純物層１５、１６が形成されず、基板濃度は１×１０１５〜１×１０１７ｃｍ−３の低濃度となっているので、高濃度の不純物領域１１の空乏層は半導体基板１の深い位置にまで達することとなり、そのためコンタクト部１４の電界が緩和され、コンタクト部１４の高耐圧化が可能となる。更に、高濃度の不純物領域１１の空乏層が大きくなるため、コンタクト部１４の接合リークや接合容量を低減することが可能となる。
【００４４】
又、上記実施の形態４において、半導体基板１としてＮ型のＳｉ基板を用いるなど、半導体基板１、ソース／ドレイン領域６及び不純物領域１１等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
【００４５】
実施の形態５．
以下に、この発明の実施の形態５について図２１及び図２２に基づいて説明する。図２１はこの発明の実施の形態５を示す要部断面図であり、図１にて示した実施の形態１に対し、Ｎ型の高濃度の不純物領域１１及び低濃度の不純物領域１２の代わりに、コンタクトホール８ａ内部の半導体基板１上に、Ｎ型の高濃度の不純物を含有するエピタキシャル層２１が形成されている点について相違するだけであり、その他の点については上記した実施の形態１と同様である。
【００４６】
次に、このように構成された半導体装置の製造方法について図２２に基づいて説明する。図２２はこの発明の実施の形態５を示す半導体装置の製造工程を示したものである。
本実施の形態５においても、コンタクトホール８ａを形成する工程までは、図２ないし図５にて示した実施の形態１の工程と同様である。
【００４７】
上記コンタクトホール８ａ形成後、図２２に示すように、このコンタクトホール８ａ内部の半導体基板１上に、Ｎ型の高濃度の不純物を含有するエピタキシャル層２１を形成する。
この時、具体的には、エピタキシャル層２１の不純物濃度を１×１０１９〜１×１０２０ｃｍ−３、膜厚を５００ｎｍとなるように形成する。
その後、このエピタキシャル層２１上、コンタクトホール８ａ内部及び上記層間絶縁膜８上に、金属配線９となる金属配線層９ａを積層し、通常の写真製版技術を用い、図２１に示すように金属配線９を形成する。
【００４８】
このように構成された半導体装置においては、ソース／ドレイン領域６上に開口するコンタクトホール８ａの内部に、高濃度の不純物を含有するエピタキシャル層２１を形成したので、ソース／ドレイン領域の低濃度部６ｂがこのエピタキシャル層２１にかかる電界を緩和するように働くため、コンタクト部１４の高耐圧化が可能となる。更に、エピタキシャル層２１の空乏層が大きくなるため、コンタクト部１４の接合リークや接合容量を低減することが可能となる。
【００４９】
又、上記実施の形態５において、半導体基板１としてＮ型のＳｉ基板を用いるなど、半導体基板１、ソース／ドレイン領域６及びエピタキシャル層２１等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態１を示す要部断面図。
【図２】この発明の実施の形態１を工程順に示す要部断面図。
【図３】この発明の実施の形態１を工程順に示す要部断面図。
【図４】この発明の実施の形態１を工程順に示す要部断面図。
【図５】この発明の実施の形態１を工程順に示す要部断面図。
【図６】この発明の実施の形態１を工程順に示す要部断面図。
【図７】この発明の実施の形態１を工程順に示す要部断面図。
【図８】この発明の実施の形態２を示す要部断面図。
【図９】この発明の実施の形態２を工程順に示す要部断面図。
【図１０】この発明の実施の形態２を工程順に示す要部断面図。
【図１１】この発明の実施の形態３を示す要部断面図。
【図１２】この発明の実施の形態３を工程順に示す要部断面図。
【図１３】この発明の実施の形態３を工程順に示す要部断面図。
【図１４】この発明の実施の形態３を工程順に示す要部断面図。
【図１５】この発明の実施の形態３を工程順に示す要部断面図。
【図１６】この発明の実施の形態３を工程順に示す要部断面図。
【図１７】この発明の実施の形態４を示す要部断面図。
【図１８】この発明の実施の形態４を工程順に示す要部断面図。
【図１９】この発明の実施の形態４を工程順に示す要部断面図。
【図２０】この発明の実施の形態４を工程順に示す要部断面図。
【図２１】この発明の実施の形態５を示す要部断面図。
【図２２】この発明の実施の形態５を工程順に示す要部断面図。
【図２３】従来の半導体装置を示す要部断面図。
【符号の説明】
【００５１】
１  半導体基板、    ２ 分離絶縁膜、
３  ゲート絶縁膜、 ４  ゲート電極、    ５  サイドウォール、
６  ソース／ドレイン領域、 ６ａ  ソース／ドレイン領域の低濃度部
６ｂ  ソース／ドレイン領域の高濃度部、
６ｃ  ソース／ドレイン領域の第１の低濃度部
６ｄ  ソース／ドレイン領域の第２の低濃度部
８  層間絶縁膜、    ８ａ コンタクトホール、
９  金属配線、    １０ 接触面、
１１  Ｎ型の高濃度の不純物領域、    １２ Ｎ型の低濃度の不純物領域、
１３  ＮチャネルＭＯＳＦＥＴ、 １４  コンタクト部、
１５  Ｐ型の高濃度の第１の不純物領域、
１６  Ｐ型の高濃度の第２の不純物領域、
１７  酸化膜、    １８ 窒化膜、    １９、２０  レジスト、
２１  エピタキシャル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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