(57)【要約】【課題】  ロウシャッタ値が急に変わってもシャッタリングされない無効データの発生が防止されるロウデコーダを有するイメージセンサを提供する。【解決手段】  ロウデコーダの単位アレイは、アドレス信号とリセット信号よりリセットゲート信号を発生する第１ＮＡＮＤゲート、アドレス信号と選択信号より選択ゲート信号を発生する第２ＮＡＮＤゲート、アドレスラッチリセット信号によりリセットさせ、アドレスラッチ信号によりアドレス信号をラッチするラッチ、アドレス信号と送信信号を入力する第３ＮＡＮＤゲート、ラッチの出力とシャッタ送信信号を入力する第４ＮＡＮＤゲート、第３及び第４ＮＡＮＤゲート出力を入力して送信ゲート信号を発生するＯＲゲートを含み、ラッチを使用して水平シンク信号のブランク区間に合わせてシャッタリングロウアドレスをラッチし、以後、シャッタリングロウアドレスを一つずつ増加させながら順次にシャッタリング動作を実行する。【選択図】    図１３
2004166269.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージセンサ内の行及び列に配列された複数個のピクセルをアドレッシングするロウデコーダにおいて、前記ロウデコーダの単位アレイは、
アドレス信号とリセット信号に応答してリセットゲート信号を発生する第１ＮＡＮＤゲートと、
前記アドレス信号と選択信号に応答して選択ゲート信号を発生する第２ＮＡＮＤゲートと、
アドレスラッチリセット信号に応答してその出力をリセットさせ、アドレスラッチ信号及びアドレス信号に応答して前記アドレス信号を前記出力にラッチするラッチと、
前記アドレス信号と送信信号を入力する第３ＮＡＮＤゲートと、
前記ラッチの出力とシャッタ送信信号を入力する第４ＮＡＮＤゲートと、
前記第３及び第４ＮＡＮＤゲートの出力を入力して送信ゲート信号を発生するＯＲゲートとを具備することを特徴とするＣＭＯＳイメージセンサのロウデコーダ。
【請求項２】
前記ラッチは、
Ｓ−Ｒラッチであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサのロウデコーダ。
【請求項３】
前記ラッチは、
水平シンク信号のブランク区間の間、前記アドレス信号をラッチすることを特徴とする請求項１に記載のＣＭＯＳイメージセンサのロウデコーダ。
【請求項４】
前記ロウデコーダの単位アレイは前記アドレスラッチリセット信号に応答してその出力をリセットさせ、第２アドレスラッチ信号及び前記アドレス信号に応答して前記アドレス信号を前記出力にラッチする第２ラッチと、
前記第２ラッチの出力と第２シャッタ送信信号を入力する第５ＮＡＮＤゲートとをさらに含み、
前記ＯＲゲートは前記第３乃至第５ＮＡＮＤゲートの出力を受信して前記送信ゲート信号を出力することを特徴とする請求項１に記載のＣＭＯＳイメージセンサのロウデコーダ。
【請求項５】
前記第１及び第２ラッチは、
Ｓ−Ｒラッチであることを特徴とする請求項４に記載のＣＭＯＳイメージセンサのロウデコーダ。
【請求項６】
前記第１及び第２ラッチは、
水平シンク信号のブランク区間の間、前記アドレス信号をラッチすることを特徴とする請求項４に記載のＣＭＯＳイメージセンサのロウデコーダ。
【請求項７】
イメージセンシング方法において、
ＣＭＯＳイメージセンサの列と行に配列された複数のピクセルをイメージングするイメージング段階と、
対応されるアドレス信号を生成することにより、前記複数のピクセルのうち少なくとも一つのロウアドレスをデコーダするデコーディング段階と、
前記アドレス信号とリセット信号に応答してリセットゲート信号を生成する段階と、
前記アドレス信号と選択信号に応答して選択ゲート信号を生成する段階と、
アドレスラッチ信号に応答してラッチ出力信号をリセットする段階と、
前記アドレスラッチ信号と前記アドレス信号に応答して前記ラッチ出力信号に前記アドレス信号をラッチするラッチ段階と、
前記アドレス信号、送信信号、ラッチ出力信号及びシャッタ送信信号に応答して送信ゲート信号を生成する段階とを含むことを特徴とするイメージセンシング方法。
【請求項８】
前記ラッチ段階ではＳ−Ｒラッチを使用することを特徴とする請求項７に記載のイメージセンシング方法。
【請求項９】
前記アドレス信号のラッチ水平同期信号はブラックインターバルの間発生することを特徴とする請求項７に記載のイメージセンシング方法。
【請求項１０】
前記イメージセンシング方法は前記アドレスラッチ信号に応答して第２ラッチ出力信号をリセットする段階と、
第２アドレスラッチ信号と前記アドレス信号に応答して第２アドレスラッチ信号として前記アドレス信号をラッチする段階と、
前記第２ラッチ出力信号と第２シャッタ送信信号を受信する段階と、
前記アドレス信号、前記送信信号、前記ラッチ出力信号、前記シャッタ送信信号、前記第２ラッチ出力信号及び前記第２シャッタ送信信号に応答して前記送信ゲート信号を生成する段階とをさらに含むことを特徴とする請求項７に記載のイメージセンシング方法。
【請求項１１】
前記第２ラッチ出力信号として前記アドレス信号をラッチする段階でＳ−Ｒラッチを使用することを特徴とする請求項１０に記載のイメージセンシング方法。
【請求項１２】
前記第２ラッチ出力信号として前記アドレス信号をラッチする段階は水平同期信号のブラックインターバルの間発生することを特徴とする請求項１０に記載のイメージセンシング方法。
【請求項１３】
ＣＭＯＳイメージセンサにおいて、
ロウとコラムに配列された複数のピクセルと、
前記複数のピクセルと連結されてアドレス信号を発生させるロウデコーダと、
前記ロウデコーダと連結された複数のユニットアレイとを含み、
前記各々のユニットアレイは前記アドレス信号とリセット信号に応答してリセットゲート信号を生成する第1ＮＡＮＤゲートと、
前記アドレス信号と選択信号に応答して選択ゲート信号を生成する第２ＮＡＮＤゲートと、
アドレスラッチ信号に応答して出力をリセットし、前記アドレスラッチ信号と前記アドレス信号に応答して前記出力として前記アドレス信号をラッチするラッチ回路と、
前記アドレス信号と送信信号を受信する第３ＮＡＮＤゲートと、
前記ラッチの出力とシャッタ送信信号を受信する第４ＮＡＮＤゲートと、
前記第３、第４ＮＡＮＤゲートの出力を受信し、送信ゲート信号を生成するＯＲゲートとを含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項１４】
前記ユニットアレイの前記ラッチはＳ−Ｒラッチであることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１５】
前記ユニットアレイの前記ラッチは水平同期信号のブラックインターバルの間前記アドレス信号をラッチすることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１６】
前記ユニットアレイの各々は前記アドレスラッチ信号に応答して出力をリセットし、第２アドレスラッチ信号と前記アドレス信号に応答して前記アドレス信号をラッチする第２ラッチ回路と、
前記第２ラッチ回路と第２シャッタ送信信号の出力を受信する第５ＮＡＮＤゲートとをさらに含み、前記ＯＲゲートは前記第３乃至第５ＮＡＮＤゲートの出力を受信して前記送信ゲート信号を生成することを特徴とする請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１７】
前記ユニットアレイの各々において、前記第1、第２ラッチ回路はＳ−Ｒラッチであることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサ。
【請求項１８】
前記ユニットアレイの各々において、前記第１、第２ラッチ回路は水平同期信号のブラックインターバルの間前記アドレス信号をラッチすることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサ。
【請求項１９】
ＣＭＯＳイメージセンサ内のロウとコラムに配列された複数のピクセルをアドレッシングするためのロウデコーダにおいて、
前記ロウデコーダに含まれる複数のユニットアレイの各々はアドレス信号とリセット信号に応答してリセットゲート信号を生成するゲートリセット手段と、
前記アドレス信号と選択信号に応答して選択ゲート信号を生成するゲート選択手段と、
アドレスラッチ信号に応答してラッチ出力信号をリセットするためのラッチリセット手段と、
前記アドレスラッチ信号とアドレス信号に応答して前記ラッチ出力信号として前記アドレス信号をラッチするラッチセット手段と、
前記アドレス信号、送信信号、前記ラッチ出力信号及びシャッタ送信信号に応答して送信ゲート信号を生成するゲート送信手段とを含むことを特徴とするロウデコーダ。
【請求項２０】
前記ユニットアレイの各々において、前記ラッチセット手段はＳ−Ｒラッチ回路で構成されることを特徴とする請求項１９に記載のロウデコーダ。
【請求項２１】
前記ユニットアレイの各々において、前記ラッチセット手段は水平同期信号のブラックインターバルの間前記アドレス信号をラッチすることを特徴とする請求項１９に記載のロウデコーダ。
【請求項２２】
前記ユニットアレイの各々は前記アドレスラッチ信号に応答して第２ラッチ出力信号をリセットするための第２ラッチリセット手段と、
第２アドレスラッチ信号と前記アドレス信号に応答して前記第２ラッチ出力信号として前記アドレス信号をラッチする第２ラッチセット手段と、
前記アドレス信号、前記送信信号、前記ラッチ出力信号、前記シャッタ送信信号、前記第２ラッチ出力信号及び第２シャッタ送信信号に応答して前記送信ゲート信号を生成するゲート送信手段とをさらに含むことを特徴とする請求項１９に記載のロウデコーダ。
【請求項２３】
前記ユニットアレイの各々において、前記第２ラッチセット手段はＳ−Ｒラッチで構成されることを特徴とする請求項２２に記載のロウデコーダ。
【請求項２４】
前記ユニットアレイの各々において、前記第２ラッチセット手段は水平同期信号のブラックインターバルの間前記アドレス信号をラッチすることを特徴とする請求項２２に記載のロウデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関するものであり、特にシャッタタイミング調節可能なロウデコーダを有するＣＭＯＳイメージセンサに関するものである。
【背景技術】
【０００２】
イメージセンサは光センシング半導体素子を利用してイメージを捕捉する装置である。イメージセンサは複数個のフォトダイオードのようなイメージセンシング素子とトランジスタを有するピクセルアレイを含み、物体から光を受信して電気的なイメージ信号を発生させる。特に、ＣＭＯＳ技術を使用して製造されたイメージセンサをＣＭＯＳイメージセンサという。
【０００３】
図１は一般的なＣＭＯＳイメージセンサのブロックダイアグラムを示す図である。これを参照すると、ＣＭＯＳイメージセンサ１００はアクティブピクセルセンサアレイ(以下“ＡＰＳアレイ”という)１１０、ロウデコーダ１２０、ロウドライバ１３０、コラレートダブルサンプリング(ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ)部とアナログデジタルコンバータ(ａｎａｌｏｇ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ：以下“ＣＤＳ＆ＡＤＣ部”という)１４０、コラムデコーダ１５０、及びＣＭＯＳイメージセンサコントローラ(以下“ＣＩＳコントローラ”という)１６０を含む。ＡＰＳアレイ１１０には図２のようなアクティブピクセルセンサが配列される。ロウデコーダ１２０とコラムデコーダ１５０によりＡＰＳアレイ１１０内の所定のアクティブピクセルをアドレッシングする。ＣＤＳ＆ＡＤＣ部１４０はＣＩＳコントローラ１６０の制御の下アクティブピクセルのデータをサンプリングして高画質を得るように動作される。
【０００４】
図２のアクティブピクセルの動作を図３の動作タイミング図を参照して説明する。単位ピクセル２００はリセットトランジスタＭＲ、送信トランジスタＭＴ、ドライバトランジスタＭＤ、及び選択トランジスタＭＳを含む。初期に、リセットゲート信号ＲＧのハイレベルに応答してリセットトランジスタＭＲがターンオンされて、フローティングディヒュージョンノードＦＤはハイレベルにフリーチャージされる。ハイレベルのフローティングディヒュージョンノードＦＤに応答してドライバトランジスタＭＤがターンオンされ、選択ゲート信号ＳＥＬのハイレベルに応答して選択トランジスタＭＳがターンオンされて出力ノードＯＵＴはａのハイレベルになる。リセットゲート信号ＲＧのローレベルに応答してリセットトランジスタＭＲがターンオフされて出力ノードＯＵＴはｂのハイレベルになる。以後、送信ゲート信号ＴＧに応答して送信トランジスタＭＴがターンオンされれば、出力ノードＯＵＴはｃのレベルに低下し、出力ノードＯＵＴのｂのレベルとｃのレベルとの差が実在的なイメージデータ信号になって出力される。
【０００５】
図４は図２の単位ピクセル２００の断面を基準にフォトダイオードＰＤとフローティングディヒュージョンノードＦＤの電位変化を示す図である。これを参照すると、(ｉ)段階はリセットゲート信号ＲＧがハイレベルである時の初期状態である。(ｉｉ)段階はシャッタリング(ｓｈｕｔｔｅｒｉｎｇ)により送信ゲート信号ＴＧのハイレベルに応答してフォトダイオードＰＤのウェルを空ける。(iii)段階はシャッタリング後、送信ゲート信号ＴＧのローレベルに応答して送信ゲートの方の電位が上がる。(ｉｖ)段階はフォトダイオードＰＤが光を統合(ｉｎｔｅｇｒａｔｉｏｎ:以下“インテグレーション動作”という)する過程を示す。(ｖ)段階はリセットゲート信号ＲＧのローレベルに応答してリセットゲートの方の電位が上がる。(vi)段階は送信ゲート信号ＴＧのハイレベルに応答して送信ゲートの方の電位が低くなり、フローティングディヒュージョンノードＦＤの電位が変化する。このフローティングディヒュージョンノードＦＤの電位変化がイメージデータ信号になり、以後イメージデータをサンプリングするＣＤＳ動作につながる。
【０００６】
図５は図１のロウデコーダ１２０の一般的な回路図を示す図である。これを参照すると、ロウアドレス信号Ａｉ、Ａｉ＋１、Ａｉ＋２と送信信号ＴＸ、選択信号ＳＥＬ、及びリセット信号ＲＸの組み合わせによってｉ番目のロウのリセットゲート信号ＲＧｉ、送信ゲート信号ＴＧｉ及び選択ゲート信号ＳＥＬｉと、ｉ＋１番目のロウのリセットゲート信号ＲＧｉ＋１、送信ゲート信号ＴＧｉ＋１及び選択ゲート信号ＳＥＬｉ＋１、及びｉ＋２番目のロウのリセットゲート信号ＲＧｉ＋２、送信ゲート信号ＴＧｉ＋２及び選択ゲート信号ＳＥＬｉ＋２を発生する。
【０００７】
図６及び図７は一つのコラムに連結される二つのロウ、例えばｐ番目のロウとｑ番目のロウに各々連結される単位セルの動作波形を示す図である。ｐ番目のロウに連結された単位セルが図６のようにＣＤＳ動作中である場合に、ｑ番目のロウに連結された単位セルは図７のようにフォトダイオードのインテグレーション動作中であることを示す。すなわち、水平シンク信号ＨＳＹＮＣの周期を示す１Ｈ時間でｐ番目のロウに対するＣＤＳ動作時間を引いた時間１Ｈ−ＣＤＳの間、ｑ番目のロウに対するインテグレーション動作が行われる。
【０００８】
図８はフレームデータに対するロウアドレッシング方式を示す図である。これを参照すると、第１乃至第３フレームデータは垂直シンク信号ＶＳＹＮＣに合わせて入ってくる。一つのフレームデータに対して１０個のロウアドレス(０乃至９)が設定されると仮定しよう。ロウシャッタ値(ｃｉｎｔｒ)はシャッタ露出時間を決めるためにＣＩＳコントローラ(図１の１６０)内のレジスタに貯蔵され、シャッタリング動作を制御する。ロウシャッタ値(ｃｉｎｔｒ)が２であれば、シャッタリングされるロウアドレスはＣＤＳロウアドレスより２ロウ先に入ってきて、該当アドレスに連結された単位セルをシャッタリングさせてインテグレーション動作を実行する。第１フレームデータはシャッタロウアドレス(０乃至９)とＣＤＳロウアドレス(０乃至９)にマッチングされて、データ損失なしに選択された単位セルのイメージデータ信号がＣＤＳ＆ＡＤＣ部(図１の１４０)に伝達される。このような動作は図９のタイミング図により行われる。図９を参照すると、一番目の１Ｈ時間の間に、０番目のロウアドレスに対するＣＤＳ動作が行われた後に、２番目のロウアドレスに対するシャッタリング動作が行われる。以後、２番目の１Ｈ時間の間、１番目のロウアドレスに対するＣＤＳ動作が行われ、３番目のロウアドレス(図示しない)に対するシャッタリング動作が行われる。３番目の１Ｈ時間の間には１番目の１Ｈ時間でシャッタリング動作された２番目のロウアドレスに対してＣＤＳ動作が行われる。
【０００９】
ところで、図５のデコーダ１２０を使用してＣＤＳ動作とシャッタリング動作を実行するようになると、次のような問題点が発生する。再び、図８を参照すると、ロウシャッタ値(ｃｉｎｔｒ)が７にセッティングされれば、第２フレームデータに対してシャッタロウアドレス０乃至４だけまでアドレッシングされて、シャッタリング動作が行われ、残りのシャッタロウアドレス５乃至９に対してはシャッタリング動作が行われない。なぜなら、以後の第３フレームに対してロウシャッタ値(ｃｉｎｔｒ＝７)を満足するために、シャッタシンク信号ＳＨＳＹＮＣに合わせて第３フレームのシャッタロウアドレス(０乃至９)が入ってくる ためである。第３フレームはシャッタロウアドレス(０乃至９)とＣＤＳロウアドレス(０乃至９)にマッチングされて、データ損失なしに選択された単位セルのイメージデータ信号がＣＤＳ＆ＡＤＣ部(図１の１４０)に送信される。ここで、第２フレームの５乃至９アドレスに該当する単位セルのデータはロウシャッタ値(ｃｉｎｔｒ＝７)の長時間シャッタ露出なしに、すぐＣＤＳ＆ＡＤＣ部(図１の１４０)に伝達される。これは第２フレームデータが無効(ｉｎｖａｌｉｄ)のデータになる問題点となる。
【００１０】
これを解決するために、図１０のように第１フレームのシャッタロウアドレスの最後に合わせて第２フレームのシャッタロウアドレスが入ってくるようにロウシャッタ値(ｃｉｎｔｒ)を調整して無効データを防止することが行われている。または図１１に示すようにロウデコーダ１２０、１２２を二つ使用して第２フレームと第３フレームの各々に対してシャッタロウアドレス１とシャッタロウアドレス２を別々に発生させて、図１２のようにシャッタリング動作を実行することが行われている。しかし、図１０のような方法はフレームデータが遅延される問題点が発生し、図１１のような方法ではＣＭＯＳ イメージセンサのレイアウト面積が大きくなる問題点が発生する。
【００１１】
そこで、レイアウト面積を大きく増やさず、かつ露出時間を制御することができるＣＭＯＳイメージセンサのロウデコーダが求められる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的はレイアウト面積を増やさず、かつ露出時間を制御することができるロウデコーダを有するＣＭＯＳイメージセンサを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の形態は、ＣＭＯＳイメージセンサ内の行及び列に配列された複数個のピクセルをアドレッシングするロウデコーダにおいて、前記ロウデコーダの単位アレイは、アドレス信号とリセット信号に応答してリセットゲート信号を発生する第１ＮＡＮＤゲートと、前記アドレス信号と選択信号に応答して選択ゲート信号を発生する第２ＮＡＮＤゲートと、アドレスラッチリセット信号に応答してその出力をリセットさせ、アドレスラッチ信号及びアドレス信号に応答して前記アドレス信号を前記出力にラッチするラッチと、前記アドレス信号と送信信号を入力する第３ＮＡＮＤゲートと、前記ラッチの出力とシャッタ送信信号を入力する第４ＮＡＮＤゲートと、前記第３及び第４ＮＡＮＤゲートの出力を入力して送信ゲート信号を発生するＯＲゲートとを具備することを特徴とするＣＭＯＳイメージセンサのロウデコーダである。
【００１４】
前記ラッチは、Ｓ−Ｒラッチである。
前記ラッチは、水平シンク信号のブランク区間の間、前記アドレス信号をラッチする。
前記ロウデコーダの単位アレイは前記アドレスラッチリセット信号に応答してその出力をリセットさせ、第２アドレスラッチ信号及び前記アドレス信号に応答して前記アドレス信号を前記出力にラッチする第２ラッチと、前記第２ラッチの出力と第２シャッタ送信信号を入力する第５ＮＡＮＤゲートとをさらに含み、前記ＯＲゲートは前記第３乃至第５ＮＡＮＤゲートの出力を受信して前記送信ゲート信号を出力する。
前記第１及び第２ラッチは、Ｓ−Ｒラッチである。
前記第１及び第２ラッチは、水平シンク信号のブランク区間の間、前記アドレス信号をラッチすることを特徴とする請求項４に記載のＣＭＯＳイメージセンサのロウデコーダ。
【００１５】
本発明の第２の形態は、イメージセンシング方法において、ＣＭＯＳイメージセンサの列と行に配列された複数のピクセルをイメージングするイメージング段階と、対応されるアドレス信号を生成することにより、前記複数のピクセルのうち少なくとも一つのロウアドレスをデコーダするデコーディング段階と、前記アドレス信号とリセット信号に応答してリセットゲート信号を生成する段階と、前記アドレス信号と選択信号に応答して選択ゲート信号を生成する段階と、アドレスラッチ信号に応答してラッチ出力信号をリセットする段階と、前記アドレスラッチ信号と前記アドレス信号に応答して前記ラッチ出力信号に前記アドレス信号をラッチするラッチ段階と、前記アドレス信号、送信信号、ラッチ出力信号及びシャッタ送信信号に応答して送信ゲート信号を生成する段階とを含むことを特徴とするイメージセンシング方法である。
【００１６】
前記ラッチ段階ではＳ−Ｒラッチを使用する。
前記アドレス信号のラッチ水平同期信号はブラックインターバルの間発生する。
前記イメージセンシング方法は前記アドレスラッチ信号に応答して第２ラッチ出力信号をリセットする段階と、第２アドレスラッチ信号と前記アドレス信号に応答して第２アドレスラッチ信号として前記アドレス信号をラッチする段階と、前記第２ラッチ出力信号と第２シャッタ送信信号を受信する段階と、前記アドレス信号、前記送信信号、前記ラッチ出力信号、前記シャッタ送信信号、前記第２ラッチ出力信号及び前記第２シャッタ送信信号に応答して前記送信ゲート信号を生成する段階とをさらに含む。
前記第２ラッチ出力信号として前記アドレス信号をラッチする段階でＳ−Ｒラッチを使用する。
前記第２ラッチ出力信号として前記アドレス信号をラッチする段階は水平同期信号のブラックインターバルの間発生する。
【００１７】
本発明の第３の形態は、ＣＭＯＳイメージセンサにおいて、ロウとコラムに配列された複数のピクセルと、前記複数のピクセルと連結されてアドレス信号を発生させるロウデコーダと、前記ロウデコーダと連結された複数のユニットアレイとを含み、前記各々のユニットアレイは前記アドレス信号とリセット信号に応答してリセットゲート信号を生成する第1ＮＡＮＤゲートと、前記アドレス信号と選択信号に応答して選択ゲート信号を生成する第２ＮＡＮＤゲートと、アドレスラッチ信号に応答して出力をリセットし、前記アドレスラッチ信号と前記アドレス信号に応答して前記出力として前記アドレス信号をラッチするラッチ回路と、前記アドレス信号と送信信号を受信する第３ＮＡＮＤゲートと、前記ラッチの出力とシャッタ送信信号を受信する第４ＮＡＮＤゲートと、前記第３、第４ＮＡＮＤゲートの出力を受信し、送信ゲート信号を生成するＯＲゲートとを含むことを特徴とするＣＭＯＳイメージセンサである。
【００１８】
前記ユニットアレイの前記ラッチはＳ−Ｒラッチである。
前記ユニットアレイの前記ラッチは水平同期信号のブラックインターバルの間前記アドレス信号をラッチする。
前記ユニットアレイの各々は前記アドレスラッチ信号に応答して出力をリセットし、第２アドレスラッチ信号と前記アドレス信号に応答して前記アドレス信号をラッチする第２ラッチ回路と、前記第２ラッチ回路と第２シャッタ送信信号の出力を受信する第５ＮＡＮＤゲートとをさらに含み、前記ＯＲゲートは前記第３乃至第５ＮＡＮＤゲートの出力を受信して前記送信ゲート信号を生成する。
前記ユニットアレイの各々において、前記第1、第２ラッチ回路はＳ−Ｒラッチである。
前記ユニットアレイの各々において、前記第１、第２ラッチ回路は水平同期信号のブラックインターバルの間前記アドレス信号をラッチする。
【００１９】
本発明の第４の形態は、ＣＭＯＳイメージセンサ内のロウとコラムに配列された複数のピクセルをアドレッシングするためのロウデコーダにおいて、前記ロウデコーダに含まれる複数のユニットアレイの各々はアドレス信号とリセット信号に応答してリセットゲート信号を生成するゲートリセット手段と、前記アドレス信号と選択信号に応答して選択ゲート信号を生成するゲート選択手段と、アドレスラッチ信号に応答してラッチ出力信号をリセットするためのラッチリセット手段と、前記アドレスラッチ信号とアドレス信号に応答して前記ラッチ出力信号として前記アドレス信号をラッチするラッチセット手段と、前記アドレス信号、送信信号、前記ラッチ出力信号及びシャッタ送信信号に応答して送信ゲート信号を生成するゲート送信手段とを含むことを特徴とするロウデコーダである。
【００２０】
前記ユニットアレイの各々において、前記ラッチセット手段はＳ−Ｒラッチ回路で構成される。
前記ユニットアレイの各々において、前記ラッチセット手段は水平同期信号のブラックインターバルの間前記アドレス信号をラッチする。
前記ユニットアレイの各々は前記アドレスラッチ信号に応答して第２ラッチ出力信号をリセットするための第２ラッチリセット手段と、第２アドレスラッチ信号と前記アドレス信号に応答して前記第２ラッチ出力信号として前記アドレス信号をラッチする第２ラッチセット手段と、前記アドレス信号、前記送信信号、前記ラッチ出力信号、前記シャッタ送信信号、前記第２ラッチ出力信号及び第２シャッタ送信信号に応答して前記送信ゲート信号を生成するゲート送信手段とをさらに含む。
前記ユニットアレイの各々において、前記第２ラッチセット手段はＳ−Ｒラッチで構成される。
前記ユニットアレイの各々において、前記第２ラッチセット手段は水平同期信号のブラックインターバルの間前記アドレス信号をラッチする。
【発明の効果】
【００２１】
したがって、本発明はロウデコーダ内の一つまたは二つのラッチを使用して水平シンク信号のブランク区間に合わせてシャッタリングロウアドレスをラッチし、以後、シャッタリングロウアドレスを一つずつ増加させながら順次にシャッタリング動作を実行するので、ロウシャッタ値が急に変わってもシャッタリングされない無効データの発生が防止される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図１３乃至図１６を参照して具体的に説明する。
【００２３】
図１３は本発明の第１実施の形態によるロウデコーダを示す図である。このロウデコーダは代表例としてｉ番目のロウ、ｉ＋１番目のロウ、及びｉ＋２番目のロウを発生する場合に対して記述している。ロウデコーダの単位アレイ１２００は第１乃至第５ＮＡＮＤゲート１２０２、１２０４、１２０６、１２１２、１２０８とラッチ１２１０、及びＯＲゲート１２１４を含む。第１ＮＡＮＤゲート１２０２はアドレス信号Ａｉとリセット信号ＲＸに応答してリセットゲート信号ＲＧｉを発生する。第２ＮＡＮＤゲート１２０４はアドレス信号Ａｉと選択信号ＳＥＬに応答して選択ゲート信号ＳＥＬｉを発生する。第５ＮＡＮＤゲート１２０８はアドレス信号Ａｉとアドレスラッチ信号ＡＳＴ１を入力し、第３ＮＡＮＤゲート１２０６はアドレス信号Ａｉと送信信号ＴＸを入力する。ラッチ１２１０はＳ−Ｒラッチで構成され、アドレスラッチリセット信号ＡＲＳＴがリセット端子Ｒに、そして第５ＮＡＮＤゲート１２０８の出力がセット端子Ｓに入力される。第４ＮＡＮＤゲート１２１２はシャッタ送信信号ＳＴＸ１とラッチ１２１０出力を入力する。ＯＲゲート１２１４は第３ＮＡＮＤゲート１２０６出力と第４ＮＡＮＤゲート１２１２出力を入力して送信ゲート信号ＴＧｉを発生する。リセットゲート信号ＲＧｉと送信ゲート信号ＴＧｉ、及び選択ゲート信号ＳＥＬｉは図２の単位ピクセルを選択する。
【００２４】
図１４は図１３のロウデコーダの動作タイミングを示す図である。これを参照すると、水平シンク信号ＨＳＹＮＣのブランク区間に合わせてｒ番目のロウアドレスがラッチ１２１０に貯蔵される。以後、１Ｈ時間の間ｐ番目のロウアドレスに対するＣＤＳ動作が行われ、ｑ番目のロウアドレスとｒ番目のロウアドレスに対するシャッタリング動作が行われる。そして、水平シンク信号ＨＳＹＮＣの次のブランク区間でラッチされたｒ番目のロウアドレスより１増加したｒ＋１番目のロウアドレスがラッチ１２１０に貯蔵される。これは図８の第２フレームデータの４番目のロウアドレスをラッチ１２１０に貯蔵させた後に、水平シンク信号ＨＳＹＮＣのブランク区間ごとに一つずつ増加したロウアドレス５、６、７、８、９をラッチに貯蔵させ、該当ロウアドレスに対してシャッタリング動作が行われることを意味する。
【００２５】
したがって、本実施の形態によると、ロウシャッタ値(ｃｉｎｔｒ)が急に変わってもフレームデータのロウアドレスをラッチに貯蔵させ、該当ロウアドレスを１増加させながらシャッタリング動作の後に、ＣＤＳ動作を実行するので、無効データなしにイメージデータサンプリングが可能である。
【００２６】
図１５は本発明の第２実施の形態によるロウデコーダを示す図である。これを参照すると、このロウデコーダは図１３のロウデコーダと比較して二つのラッチを使用するという点で差がある。ロウデコーダの単位アレイ１４００はアドレス信号Ａｉとリセット信号ＲＸを入力してリセットゲート信号ＲＧｉを発生する第１ＮＡＮＤゲート１４０２と、アドレス信号Ａｉと選択信号ＳＥＬを入力して選択ゲート信号ＳＥＬｉを発生する第２ＮＡＮＤゲート１４０４と、アドレス信号Ａｉと送信信号ＴＸを入力する第３ＮＡＮＤゲート１４０６とを含む。ロウデコーダの単位アレイ１４００はアドレス信号Ａｉと第１アドレスラッチ信号ＡＳＴ１を入力する第６ＮＡＮＤゲート１４０８と、アドレス信号Ａｉと第２アドレスラッチ信号ＡＳＴ２を入力する第７ＮＡＮＤゲート１４１２をさらに含む。第６ＮＡＮＤゲート１４０８の出力は第１ラッチ１４１０のセット端子Ｓに入力され、第７ＮＡＮＤゲート１４１２の出力は第２ラッチ１４１４のセット端子Ｓに入力される。第１ラッチ１４１０及び第２ラッチ１４１４のリセット端子Ｒにはアドレスラッチリセット信号ＡＲＳＴが連結される。さらに、前記第１ラッチ１４１０の出力と第１シャッタ送信信号ＳＴＸ１を入力する第４ＮＡＮＤゲート１４１６と、前記第２ラッチ１４１４の出力と第２シャッタ送信信号ＳＴＸ２を入力する第５ＮＡＮＤゲート１４１８とが設けられる。そして、第３ＮＡＮＤゲート１４０６出力、第４ＮＡＮＤゲート１４１６出力、及び第５ＮＡＮＤゲート１４１８出力はＯＲゲート１４２０に入力されて送信ゲート信号ＴＧｉを発生する。リセットゲート信号ＲＧｉ、送信ゲート信号ＴＧｉ、及び選択ゲート信号ＳＥＬｉは図２の単位ピクセル２００を選択する。
【００２７】
図１６は図１５のロウデコーダの動作タイミングを示す図である。これを参照すると、水平シンク信号ＨＳＹＮＣのブランク区間に二つのロウアドレス、すなわち、ｑ番目のロウアドレスとｒ番目のロウアドレスを第１ラッチ１４１０と第２ラッチ１４１４に各々貯蔵する。以後、１Ｈ時間の間ｐ番目のロウアドレスに対するＣＤＳ動作と同時にｑ番目のロウアドレス及びｒ番目のロウアドレスに対するシャッタリング動作が行われる。水平シンク信号ＨＳＹＮＣの次のブランク区間の間、ｑ＋１番目のロウアドレスとｒ＋１番目のロウアドレスが各々第１ラッチ１４１０と第２ラッチ１４１４に貯蔵される。
【００２８】
したがって、本実施の形態はロウデコーダ内の二つのラッチを使用してラッチされたアドレスを一つずつ増加させて順次にシャッタリング動作を実行するので、図８の第２フレームのような無効データの発生を防止することができる。
【００２９】
以上、本発明の実施の形態をあげて記述したが、これは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限、または限定するものではない。したがって、本発明の実施の形態はロウデコーダ内の一つまたは二つのラッチを使用することに対して記述しているが、これとは異なり、多様な数のラッチを使用ことができることは勿論である。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００３０】
【図１】一般的なＣＭＯＳイメージセンサのブロックダイアグラムを示す図である。
【図２】単位ピクセルを示す図である。
【図３】図２の単位ピクセルの動作タイミングを示す図である。
【図４】図２の単位ピクセルの断面を基準にフォトダイオードとフローティングディヒュージョンノードの電位変化を示す図である。
【図５】図１のロウデコーダの一般的な回路図を示す図である。
【図６】一つのコラムに連結される二つのロウに各々連結される単位セルの動作波形を示す図である。
【図７】一つのコラムに連結される二つのロウに各々連結される単位セルの動作波形を示す図である。
【図８】フレームデータに対するロウアドレッシング方式の一例を示す図である。
【図９】図８の動作タイミングを示す図である。
【図１０】フレームデータに対するロウアドレッシング方式の他の例を示す図である。
【図１１】二つのロウデコーダを有するＣＭＯＳイメージセンサを示すブロックダイアグラムである。
【図１２】図１１によるフレームデータに対するロウアドレッシング方式を示す図である。
【図１３】本発明の第１実施の形態によるロウデコーダを示す図である。
【図１４】図１３のロウデコーダの動作タイミングを示す図である。
【図１５】本発明の第２実施の形態によるロウデコーダを示す図である。
【図１６】図１５のロウデコーダによる動作タイミングを示す図である。
【符号の説明】
【００３１】
１２００，１４００    単位アレイ
１２０２，１２０４，１２０６，１２１２，１４０２，１４０４，１４０６，１４１６，１４１８    ＮＡＮＤゲート
１２１０，１４１０，１４１４    ラッチ
１２１４，１４２０    ＯＲゲート
【図１】
2004166269.tif 000003
【図２】
2004166269.tif 000004
【図３】
2004166269.tif 000005
【図４】
2004166269.tif 000006
【図５】
2004166269.tif 000007
【図６】
2004166269.tif 000008
【図７】
2004166269.tif 000009
【図８】
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【図９】
2004166269.tif 000011
【図１０】
2004166269.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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