(57)【要約】【課題】伝送路数を低減することができる表示パネル装置等を提供する。【解決手段】プラズマディスプレイパネル３０の表示を制御する表示制御部１００Ａと、表示制御部１００Ａからの信号に基づいてプラズマディスプレイパネル３０を駆動する駆動部１００Ｂと、表示制御部１００Ａおよび駆動部１００Ｂの間でデータ転送する伝送ラインＬと、を備える。駆動部１００Ｂは、表示制御部１００Ａからの信号をデコードして、駆動パルスを生成するための制御信号を発生するデコーダ部７を有する。【選択図】      図１
2004252017.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、
前記駆動部は、前記表示制御部からの信号をデコードして、駆動パルス生成制御信号を発生する制御信号変換部を有することを特徴とする表示パネル駆動装置。
【請求項２】
前記駆動部は駆動パルス生成制御信号に応じてオン／オフする複数のスイッチを含みこれらのスイッチのオン／オフにより表示パネルを駆動する駆動パルスを発生する駆動パルス発生回路を備えることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項３】
アドレスデータを記憶する記憶部、前記記憶部に記憶されたアドレスデータを読み出す読出部、およびシフトクロックを発生するシフトクロック発生部を備える表示制御部と、
前記シフトクロックに従って前記アドレスデータを順次蓄積するシフトレジスタ、ラッチイネーブルを生成するラッチイネーブル生成部、前記シフトレジスタに蓄積された前記アドレスデータを前記ラッチイネーブルに基づいて表示パネルを駆動する駆動回路を備える駆動部と、
前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段とを備える表示パネルの駆動装置において、
前記シフトクロック発生部は、前記記憶部からアドレスデータが読み出されている期間のみシフトクロックを発生すると共に前記ラッチイネーブル生成部は、前記シフトクロックに基づいてラッチイネーブルを生成することを特徴とする表示パネル駆動装置。
【請求項４】
前記データ転送手段は、
前記表示制御部内に、前記アドレスデータおよび前記シフトクロックをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、を備えるとともに、
前記駆動部内に、前記伝送ラインを介して転送された前記アドレスデータおよび前記シフトクロックを受信する受信部と、前記受信部により受信された前記アドレスデータおよび前記シフトクロックをシリアル／パラレル変換するシリアル／パラレル変換器と、を備えることを特徴とする請求項３に記載の表示パネル駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル、有機ＥＬパネル、フィールドエミッションパネルなどの表示パネルを駆動する表示パネル駆動装置に関する。
【０００２】
【従来の技術】
特開平１１−５２９１０号公報には、プラズマディスプレイパネルを駆動するための駆動回路として電荷回収型駆動回路を用いた表示パネル駆動装置が開示されている。この電荷回収型駆動回路は複数のスイッチを備えており、これらのスイッチを所定のタイミングでオン／オフさせることにより、所定のパルスを発生させるようにしている（例えば、特許文献１における「従来の技術」の項参照。）。
【特許文献１】
特開平１１−５２９１０号公報
【０００３】
【発明が解決しようとする課題】
しかし、特開平１１−５２９１０号公報に記載された装置では、駆動回路の各スイッチに対するオン／オフの制御信号を制御部で発生させ、この制御信号を、ケーブル等を介してダイレクトに駆動回路の基板に供給している。そのため伝送本数が多くなり、伝送路においてスキュー（タイミングずれ）が発生するおそれがある。また、伝送路において外部から混入したノイズなどにより、誤ったオン／オフ状態を示す制御信号が駆動回路に供給されるおそれもある。
【０００４】
本発明は、上述の事情に鑑みてなされたものであり、伝送路数を低減することができる表示パネル装置を提供すること等を目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の表示パネル駆動装置は、表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、前記駆動部は、前記表示制御部からの信号をデコードして、駆動パルス生成制御信号を発生する制御信号変換部を有することを特徴とする。
【０００６】
請求項３に記載の表示パネル駆動装置は、アドレスデータを記憶する記憶部、前記記憶部に記憶されたアドレスデータを読み出す読出部、およびシフトクロックを発生するシフトクロック発生部を備える表示制御部と、前記シフトクロックに従って前記アドレスデータを順次蓄積するシフトレジスタ、ラッチイネーブルを生成するラッチイネーブル生成部、前記シフトレジスタに蓄積された前記アドレスデータを前記ラッチイネーブルに基づいて表示パネルを駆動する駆動回路を備える駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段とを備える表示パネルの駆動装置において、前記シフトクロック発生部は、前記記憶部からアドレスデータが読み出されている期間のみシフトクロックを発生すると共に前記ラッチイネーブル生成部は、前記シフトクロックに基づいてラッチイネーブルを生成することを特徴とする。
【０００７】
【発明の実施の形態】
−第１の実施形態−
以下、図１〜図１０を参照して、本発明による表示パネル駆動装置の第１の実施形態について説明する。図１は本実施形態の表示パネル駆動装置を示すブロック図である。
【０００８】
図１に示すように、本実施形態の表示パネル駆動装置１００は、表示制御部１００Ａと、駆動部１００Ｂと、を伝送ラインＬにより互いに接続して構成される。
【０００９】
図１に示すように、表示制御部１００Ａは、アドレスデータを逐次記憶するフレームメモリ１と、フレームメモリ１にアドレスデータを書き込むための書込制御部２と、フレームメモリ１からアドレスデータを読み出すための読出制御部３と、表示制御部１００Ａの各部を制御する制御部５と、制御部５から出力されるクロックおよび読出制御部３から出力される信号ＨＡの論理積をとるアンド回路６と、を備える。
【００１０】
駆動部１００Ｂは、伝送ラインＬを介して転送された各種制御データを復号化するデコーダ部７と、１ライン分のアドレスデータを記憶するシフトレジスタ４１、シフトレジスタ４１に１ライン分のアドレスデータが蓄積された時点で、１ライン分のアドレスデータをラッチするラッチ回路４２、および１ライン分のアドレスデータに応じて１ライン分のデータパルスを発生させこのデータパルスをプラズマディスプレイパネル３０の列電極Ｚ１〜Ｚｍに同時に印加するアドレスドライバ４３を具備するアドレスドライバ部４０と、シフトクロックに基づいてラッチイネーブルを生成するラッチイネーブル生成部１６と、アドレスドライバ４３に向けて駆動パルスを出力するアドレス共振電源回路１７と、Ｙサステインパルスをプラズマディスプレイパネル３０のサステイン電極Ｙ１〜Ｙｎに同時に印加するサステインドライバ１９と、スキャンパルスをサステイン電極Ｙ１〜Ｙｎに順次印加するスキャンドライバ２０と、Ｘサステインパルスをプラズマディスプレイパネル３０のサステイン電極Ｘ１〜Ｘｎに同時に印加するサステインドライバ２１と、リセットパルスを発生させるリセットパルス発生回路２０Ａおよびリセットパルス発生回路２１Ａと、サステインドライバ１９、スキャンドライバ２０およびサステインドライバ２１等を制御する駆動制御部２２と、を備える。
【００１１】
図１に示すように、デコーダ部７はデコーダ７１、デコーダ７２、デコーダ７３、デコーダ７４およびデコーダ７５を備え、デコーダ７１〜７５には、制御部５から出力され伝送ラインＬを介して転送されたパルス生成用制御データ、モード信号生成用制御データ、スキャンドライバ用制御データ、サステインドライバ用制御データ、およびその他のパルス生成用制御データが、それぞれ入力される。
【００１２】
また、デコーダ７１およびデコーダ７２には、制御部５から出力され伝送ラインＬを介して転送された共通クロックが入力されるとともに、デコーダ７３〜デコーダ７５には、制御部５から出力され伝送ラインＬを介して転送された別の共通クロックが入力される。
【００１３】
図１に示すように、フレームメモリ１から読み出され伝送ラインＬを介して転送されたアドレスデータは、アドレスドライバ部４０のシフトレジスタ４１に入力される。アンド回路６から出力され伝送ラインＬを介して転送されたシフトクロックは、シフトレジスタ４１およびラッチイネーブル生成部１６に入力される。
【００１４】
図１に示すように、デコーダ７１により復号化されて得られたスイッチ制御信号は、アドレス共振電源回路１７に入力される。デコーダ７２により復号化されて得られたモード信号は、アドレスドライバ４３に入力される。デコーダ７３〜７５により復号化されて得られたデータは駆動制御部２２に入力され、駆動制御部２２はこれらのデータに基づいて駆動パルスの発生タイミングを制御する。
【００１５】
次に、表示パネル駆動装置１００の動作について説明する。
【００１６】
プラズマディスプレイパネル３０を駆動する期間としての１フィールドは、複数のサブフィールドＳＦ１〜ＳＦＮにより構成される。図２に示すように、各サブフィールドには、点灯させるセルを選択するアドレス期間と、そのアドレス期間において選択されたセルを所定時間点灯させ続けるサステイン期間とが設けられている。また、最初のサブフィールドであるＳＦ１の先頭部分には、前のフィールドでの点灯状態をリセットするためのリセット期間がさらに設けられている。このリセット期間では、すべてのセルを点灯セル（壁電荷が形成されているセル）に、または消灯セル（壁電荷が形成されていないセル）にリセットする。前者の場合には、後続のアドレス期間において所定のセルを消灯セルに切換え、後者の場合には、後続のアドレス期間において所定のセルを点灯セルに切換える。サステイン期間はサブフィールドＳＦ１〜ＳＦＮの順に段階的に長くされており、点灯させ続けるサブフィールドの個数を変化させることにより、所定の階調表示が可能とされている。
【００１７】
図３に示す各サブフィールドのアドレス期間では、１ラインごとにアドレス走査が行われる。すなわち、第１のラインを構成する行電極Ｙ１に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第１のラインのセルに対応するアドレスデータに応じたデータパルスＤＰ１が印加され、次に第２のラインを構成する行電極Ｙ２に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第２のセルに対応するアドレスデータに応じたデータパルスＤＰ２が印加される。第３のライン以下についても同様に走査パルスおよびデータパルスが同時に印加される。最後に、第ｎのラインを構成する行電極Ｙｎに走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第ｎのラインのセルに対応するアドレスデータに応じたデータパルスＤＰｎが印加される。上記のようにアドレス期間では、所定のセルを点灯セルから消灯セルに、または消灯セルから点灯セルに切換える。
【００１８】
このようにしてアドレス走査が終了すると、サブフィールドにおけるすべてのセルが、それぞれ点灯セルあるいは消灯セルのいずれかに設定されており、次のサステイン期間においてサステインパルスが印加されるごとに点灯セルのみ発光を繰り返す。図３に示すように、サステイン期間では行電極Ｘ１〜Ｘｎおよび行電極Ｙ１〜Ｙｎに対し、ＸサステインパルスおよびＹサステインパルスが、それぞれ所定のタイミングで繰り返し印加される。そして、最後のサブフィールドＳＦＮには、全セルを消灯セルに設定する消去期間が設けられている。
【００１９】
次に、プラズマディスプレイパネル３０の駆動に用いられる各種制御データおよびクロックの信号処理について説明する。
【００２０】
図１に示すように、フレームメモリ１から読み出されたアドレスデータおよびアンド回路６から出力されたシフトクロックはシフトレジスタ４１に与えられ、シフトレジスタ４１ではシフトクロックに基づいてアドレスデータのシフト動作を実行する。ここで、アドレスデータはＲ、Ｇ、Ｂの各セルに対するサブフィールドごとのビットデータである。
【００２１】
一方、ラッチイネーブル生成部１６ではアンド回路６から出力されたシフトクロックに基づいてラッチイネーブルを生成し、ラッチ回路４２に向けて出力する。
【００２２】
図４はアドレスデータの書込みとラッチイネーブルのタイミングを示す図である。フレームメモリ１から読み出されたアドレスデータは１ライン分づつ順次シフトレジスタ４１に書き込まれる。図４に示すように、１ライン分の最後のデータ（データｚ）を書き込むためのシフトクロックの立ち上がりと同時に、ラッチ回路４２に入力されるラッチイネーブルが立ち上がるため、１ライン分のデータ（例えば、データａ〜データｚ）がラッチされてアドレスドライバ４３に同時に入力される。これにより、上記のように、アドレス期間において行電極Ｙ１〜Ｙｎに順次走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに所定のアドレスデータに応じたデータパルスＤＰ１〜ＤＰｎが印加される。
【００２３】
ところで、本実施形態では、フレームメモリ１からアドレスデータを読み出している間のみ読出制御部３から信号ＨＡを出力するようにしている。図１に示すように、この信号ＨＡおよび制御部５から出力されるクロックをアンド回路６に入力することによって、信号ＨＡが出力されている（「Ｈ」となっている）期間のみクロックを通過させ、シフトクロックとして出力している。すなわち、フレームメモリ１からアドレスデータが読み出されていない期間には、シフトクロックの供給を停止するようにしている。このため、図４に示すように、アドレスデータが読み出されていない期間はシフトクロックが供給されないので、この間、シフトレジスタ４１のデータが更新されず、シフトレジスタ４１では正規のラッチイネーブルの信号が立ち上がったときの記憶状態が維持される。このため、図４に示すように、ノイズがラッチイネーブルに重畳された場合でも、ノイズによりラッチされるデータが正規のアドレスデータと同一となる。したがって、ノイズによって誤ったタイミングでアドレスデータがラッチされたとしてもプラズマディスプレイパネル３０には正常なアドレスデータに従ったデータパルスが印加されることとなる。
【００２４】
制御部５から出力されたパルス生成用制御データは、アドレスドライバ４３に向けて駆動パルスを出力するアドレス共振電源回路１７（図１）に設けられたスイッチング素子のオン／オフを制御するためのデータである。アドレス共振電源回路１７の具体例については後述する。
【００２５】
一方、図１に示すように、制御部５から出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、およびその他のパルス生成用制御データは、それぞれデコーダ７３、デコーダ７４およびデコーダ７５に入力される。デコーダ７３〜デコーダ７５では、それぞれの制御データを制御部５からのクロックに基づいて復号化し、スキャンドライバ用制御データ、サステインドライバ用制御データ、およびその他のパルス生成用制御データ制御データとしてデコードされた制御データを出力する。
【００２６】
なお、デコーダ部７における復号化の具体的処理については、さらに後述する。
【００２７】
駆動制御部２２では、スキャンドライバ用制御データに基づいてスキャンドライバ２０に設けられたスイッチング素子をオン／オフする信号を、サステインドライバ用制御データに基づいてサステインドライバ１９，２１に設けられたスイッチング素子をオン／オフする信号を、その他のパルス生成用制御データに基づいてリセットパルス、消去パルス等を発生させるためのスイッチング素子をオン／オフする信号を、それぞれ生成する。
【００２８】
次に、図５および図６を参照して、アドレス共振電源回路１７およびアドレスドライバ４３の具体例について説明する。
【００２９】
図５に示すアドレス共振電源回路１７は、所定の振幅を有する共振パルス電源電位を発生して図１に示す電源ラインＺに出力する。アドレス共振電源回路１７におけるコンデンサＣ１Ｐは、その一端がプラズマディスプレイ３０の接地電位Ｖｓに接地されている。スイッチング素子Ｓ１Ｐがオン状態の場合には、上記コンデンサＣ１Ｐの他端に生じた電位をコイルＬ１ＰおよびダイオードＤ１Ｐを介して電源ラインＺに印加する。スイッチング素子Ｓ２Ｐがオン状態の場合には電源ラインＺの電位をコイルＬ２ＰおよびダイオードＤ２Ｐを介してコンデンサＣ１Ｐの他端に印加する。この際、コンデンサＣ１Ｐは電源ラインＺ上の電位によって充電される。スイッチング素子Ｓ３Ｐがオン状態の場合には、直流電源Ｂ１Ｐによる電源電位Ｖａを電源ラインＺ上に印加する。なお、この直流電源Ｂ１Ｐの負側端子は、プラズマディスプレイパネル３０の接地電位Ｖｓに接地されている。
【００３０】
図５に示すように、アドレスドライバ４３には、１行分（ｍ個）の画素データビットＤＢ１〜ＤＢｍの各々に応じて、それぞれ独立してオン／オフ制御されるスイッチング素子ＳＷＺ１〜ＳＷＺｍおよびＳＳＷＺ１ｏ〜ＳＷＺｍｏが設けられている。スイッチング素子ＳＷＺ１〜ＳＷＺｍの各々は、それぞれに供給された画素データピットＤＢが論理レベル“１”である場合に限りオン状態となって、電源ラインＺ上に印加されている共振パルス電源電位をプラズマディスプレイパネル３０の列電極Ｚ１〜Ｚｍに印加する。一方、スイッチング素子ＳＷＺ１ｏ〜ＳＷＺｍｏ各々は、それぞれ画素データビットＤＢが論理レベル“０”である場合に限りオン状態となって、列電極上の電位を接地電位Ｖｓに接地する。
【００３１】
以下に、図６を参照してアドレス共振電源回路１７およびアドレスドライバ４３のアドレス期間における動作について説明する。
【００３２】
図５に示すように、アドレス共振電源回路１７には、パルス生成用制御データＳＷ１Ｐ〜ＳＷ３Ｐが入力される。パルス生成用制御データＳＷ１Ｐ〜ＳＷ３Ｐは、それぞれ、スイッチング素子ＳＷ１Ｐ〜ＳＷ３Ｐをオン／オフするためのデータである。図６に示すように、パルス生成用制御データＳＷ１Ｐ〜ＳＷ３Ｐに従ってスイッチング素子Ｓ１Ｐ、Ｓ３Ｐ、Ｓ２Ｐが順に繰り返しオンするように各スイッチング素子が反転を繰り返す。このような動作により、電源ラインＺ上の電位が周期的に上昇する。この周期的な電位の上昇区間はスキャンドライバ２０による走査タイミングに一致している。
【００３３】
このとき、電源ラインＺ上の電位が上昇しているタイミングにあわせて、アドレスドライバ４３のスイッチング素子ＳＷＺ１〜ＳＷＺｍおよびＳＷＺ１ｏ〜ＳＷＺｍｏには、所定の列電極Ｚ１〜Ｚｍに対応した画素データビットＤＢが入力される。図６では、第ｉ列における第１行〜第７行に対応した画素データビットＤＢのビット系列が、
［１、０、１、０、１、０、１］
の場合を示している。この画素データビットＤＢは、ラッチ回路４２によりラッチされたアドレスデータに他ならない。アドレス期間では、以上のような動作を各列について順次実行することにより、各列ごとにセルを点灯セル／消灯セルに設定することができる。
【００３４】
次に、図７および図８を参照して、サステインドライバ１９，２１およびスキャンドライバ２０等の具体例について説明する。
【００３５】
サステインドライバ２１は、直流の電圧ＶＳを発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、コイルＬ１およびＬ２、ダイオードＤ１およびＤ２、コンデンサＣ１から構成される。スイッチング素子Ｓ１がオン状態の場合には、コンデンサＣ１の一端上の電位を、コイルＬ１およびダイオードＤ１を介して行電極Ｘｉに印加する。スイッチング素子Ｓ２がオン状態の場合には、行電極Ｘｉ上の電位を、コイルＬ２およびダイオードＤ２を介してコンデンサＣ１の一端に印加する。スイッチング素子Ｓ３がオン状態の場合には、直流電源Ｂ１が生成する電圧ＶＳを行電極Ｘｉに印加する。スイッチング素子Ｓ４がオン状態の場合には、行電極Ｘｉを接地する。
【００３６】
サステインドライバ２１のスイッチング素子Ｓ１〜Ｓ４は、それぞれ制御部５から出力され転送されてきたサステインドライバ用制御データを復号化したデータＳＷ１〜ＳＷ４に基づいてオン／オフが制御される。
【００３７】
リセットパルス発生回路２１Ａは、直流の電圧ＶＲｘを発生する直流電源Ｂ２、スイッチング素子Ｓ７、抵抗Ｒ１から構成される。直流電源Ｂ２の正側端子は接地されており、その負側端子はスイッチング素子Ｓ７に接続されている。スイッチング素子Ｓ７がオン状態の場合、直流電源Ｂ２の負側端子電圧である電圧−ＶＲを、抵抗Ｒ１を介して行電極Ｘｉに印加する。
【００３８】
リセットパルス発生回路２１Ａのスイッチング素子Ｓ７は、制御部５から出力され転送されてきたその他のパルス生成用制御データを復号化したデータＳＷ７に基づいてオン／オフが制御される。
【００３９】
サステインドライバ１９は、直流の電圧ＶＳを発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３およびＬ４、ダイオードＤ３およびＤ４、コンデンサＣ２から構成される。スイッチング素子Ｓ１１がオン状態の場合、コンデンサＣ２の一端上の電位を、コイルＬ３およびダイオードＤ３を介してライン３１上に印加する。スイッチング素子Ｓ１２がオン状態の場合、ライン３１上の電位を、コイルＬ４およびダイオードＤ４を介してコンデンサＣ２の一端に印加する。スイッチング素子Ｓ１３がオン状態の場合、直流電源Ｂ３が発生した電圧ＶＳをライン３１に印加する。スイッチング素子Ｓ１４がオン状態の場合、ライン３１を接地する。
【００４０】
サステインドライバ１９のスイッチング素子Ｓ１１〜Ｓ１４は、それぞれ制御部５から出力され転送されてきたサステインドライバ用制御データを復号化したデータＳＷ１１〜ＳＷ１４に基づいてオン／オフが制御される。
【００４１】
次に、リセットパルス発生回路２０Ａは、直流の電圧ＶＲｙ（但し、｜ＶＲｙ｜＜｜ＶＲｘ｜）を発生する直流電源Ｂ４、スイッチング素子Ｓ１５、Ｓ１６、抵抗Ｒ２から構成される。直流電源Ｂ４の正側端子は接地されており、その負側端子はスイッチング素子Ｓ１６に接続されている。スイッチング素子Ｓ１６がオン状態の場合、直流電源Ｂ４の正側端子電圧である電圧ＶＲｙを抵抗Ｒ２を介してライン３２上に印加する。スイッチング素子Ｓ１５がオン状態の場合には、ライン３１とライン３２とを接続する。
【００４２】
リセットパルス発生回路２０Ａのスイッチング素子Ｓ１５、Ｓ１６は、それぞれ制御部５から出力され転送されてきたその他のパルス生成用制御データを復号化したデータＳＷ１５、ＳＷ１６に基づいてオン／オフが制御される。
【００４３】
スキャンドライバ２０は、行電極Ｙ１〜Ｙｎごとに設けられており、それぞれ直流の電圧Ｖｈを発生する直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダイオードＤ５およびＤ６から構成される。スイッチング素子Ｓ２１がオン状態の場合、直流電源Ｂ５の正側端子と、行電極Ｙと、ダイオードＤ６のカソード端とを共に接続する。スイッチング素子Ｓ２２がオン状態のとき、直流電源Ｂ５の負側端子と、行電極Ｙと、ダイオードＤ５のアノード端とを共に接続する。
【００４４】
スキャンドライバ２０のスイッチング素子Ｓ２１、Ｓ２２は、それぞれ制御部５から出力され転送されてきたスキャンパルス用制御データを復号化したデータＳＷ２１、ＳＷ２２に基づいてオン／オフが制御される。
【００４５】
図８はアドレスドライバ４３、サステインドライバ１９および２１、スキャンドライバ２０、リセットパルス発生回路２０Ａおよび２１Ａの各々から、プラズマディスプレイパネル３０のアドレス電極Ｚ１〜Ｚｍ、行電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングの一例を示す図である。
【００４６】
図８に示すように、リセット期間Ｒｃではリセットパルス発生回路２１Ａおよび２０Ａが行電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎの各々に対してリセットパルスＲＰＸ１およびＲＰＹ１を同時に印加する。これにより、すべてのセルにおいて行電極間で放電が生じて、各セルには一様の壁電荷が形成される。これによりすべてのセルが点灯セルに初期化される。
【００４７】
アドレス期間Ｗｃでは、アドレスドライバ４３が、各行ごとの画素データパルス群を順次列電極Ｚ１〜Ｚｍに印加していく。この画素データパルス群は上記画素データビットＤＢのビット系列に対応している。このとき、スキャンドライバ２０は、画素データパルス群の印加と同一タイミングで走査パルスＳＰを発生し、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加していく。このとき、セルでは一方の行電極に走査パルスＳＰが印加され、且つアドレス電極に高電圧の画素データパルスが印加された場合にのみ行電極とアドレス電極との間で放電（選択消去放電）が生じ、そのセルに残存していた壁電荷が消去され、そのセルは消灯セルに移行する。その他のセルについては壁電荷が残留し、それらのセルは点灯セルのまま維持される。このようにして、アドレス期間Ｗｃでは、すべてのセルをアドレスデータに従って点灯セルおよび消灯セルに設定する。
【００４８】
次に、サステイン期間Ｉｃでは、サステインドライバ２１および１９は、行電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに対して交互に、パルス振幅ＶｓのサステインパルスＩＰＸおよびＩＰＹを印加する。このとき、アドレス期間において壁電荷が残留している点灯セルのみが繰り返して発光する。
【００４９】
また、１フィールド内の最後のサブフィールド（図８では、サブフィールドＳＦ１４）には消去期間Ｅが設けられ、ここではアドレスドライバ４３は消去パルスＡＰを発生して、これを列電極Ｚ１〜Ｚｍに印加する。一方、スキャンドライバ２０は消去パルスＡＰと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰおよびＥＰの同時印加により、すべてのセルで消去放電が発生し、壁電荷が消滅する。
【００５０】
図９はこのような選択消去アドレス法を採用した場合に、アドレスドライバ４３、サステインドライバ１９および２１、スキャンドライバ２０、リセットパルス発生回路２０Ａおよび２１Ａからプラズマディスプレイパネル３０に印加する駆動パルスの印加タイミングおよび各スイッチング素子の切り替えタイミングを示す図である。
【００５１】
図９についての詳細説明は省略するが、このように、アドレスドライバ４３、サステインドライバ１９および２１、スキャンドライバ２０、リセットパルス発生回路２０Ａおよび２１Ａに設けられた多数のスイッチング素子を制御することにより、所望の駆動パルスをプラズマディスプレイパネル３０の各電極に印加することができる。
【００５２】
上述のように、本実施形態では制御部５から出力された各種制御データをデコーダ部７において復号化している。デコーダ部７における各デコーダでは、ルックアップテーブル（ＬＵＴ）を用いて復号化を実行する。
【００５３】
図１０は復号化に用いられるルックアップテーブルを示す図であり、図１０（ａ）はデコーダ７１における復号化に用いるルックアップテーブルを、図１０（ｂ）はデコーダ７２における復号化に用いるルックアップテーブルを、図１０（ｃ）はデコーダ７４における復号化に用いるルックアップテーブルを、それぞれ示している。
【００５４】
図１０（ａ）に示すように、デコーダ７１からアドレス共振電源回路１７に与えられる制御データ（スイッチ制御信号）により、デコーダ７１に入力される４種類の制御データに対応する４種類の状態が定義される。具体的には、デコーダ７１に入力される制御データが（０，０）の場合には、アドレス共振電源回路１７（図５）のスイッチング素子Ｓ１Ｐ、Ｓ２ＰおよびＳ３Ｐのすべてをオフとする状態（ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ３Ｐ）＝（０，０，０）を出力する。入力される制御データが（０，１）の場合には、スイッチング素子Ｓ１Ｐをオンし、スイッチング素子Ｓ２ＰおよびＳ３Ｐをオフする状態（ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ３Ｐ）＝（１，０，０）を出力する。入力される制御データが（１，０）の場合には、スイッチング素子Ｓ１ＰおよびＳ２Ｐをオンし、スイッチング素子Ｓ３Ｐをオフする状態（ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ３Ｐ）＝（１，０，０）を出力する。入力される制御データが（１，１）の場合には、スイッチング素子Ｓ２Ｐをオンし、スイッチング素子Ｓ１ＰおよびＳ３Ｐをオフする状態（ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ３Ｐ）＝（０，１，０）を出力する。
【００５５】
スイッチング素子Ｓ１Ｐ〜Ｓ３Ｐの状態（オン／オフ）の組み合わせとしては、２３＝８通りの組み合わせが考えられるが、本実施形態ではルックアップテーブルを参照してスイッチング素子Ｓ１Ｐ〜Ｓ３Ｐの状態を定めているので、上記４種類以外の組み合わせが禁止される。したがって、スイッチング素子のオン／オフ状態の異常な組み合わせ（例えば、スイッチング素子Ｓ１Ｐとスイッチング素子Ｓ３Ｐが同時にオンする状態）の発生を排除でき、保護機能の役割を果たすことができる。
【００５６】
図１０（ｂ）に示すように、デコーダ７２からアドレスドライバ４３に与えられる制御データ（モード信号）により、デコーダ７２に入力される４種類の制御データに対応する４種類の状態が定義される。具体的には、デコーダ７２に入力される制御データが（０，０）の場合には、ラッチ回路４２から与えられた１ライン分のアドレスデータをアドレスドライバ４３から出力する状態（１，１，０）を出力する。入力される制御データが（０，１）の場合には、アドレスドライバ４３の全スイッチング素子をオープンにする状態（０，０，１）を出力する。入力される制御データが（１，０）の場合には、アドレスドライバ４３の全スイッチング素子を出力「Ｈ」にする状態（０，０，０）を出力する。入力される制御データが（１，１）の場合には、アドレスドライバ４３の全スイッチング素子を出力「Ｌ」にする状態（０，０，０）を出力する。
【００５７】
アドレスドライバ４３のスイッチング素子を制御する状態の組み合わせとしては、上記４種類以外の組み合わせも考えられるが、本実施形態ではルックアップテーブルを参照してスイッチング素子の状態を定めているので、他の組み合わせが禁止される。
【００５８】
図１０（ｃ）に示すように、デコーダ７４から駆動制御部２２に与えられる制御データにより、デコーダ７４に入力される５種類の制御データに対応する４種類の状態が定義される。具体的には、入力される制御データが（０，０，０）の場合には、サステインドライバ２１（図７）のスイッチング素子Ｓ１〜Ｓ４のすべてをオフとする状態（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（０，０，０，０）を出力する。入力される制御データが（０，０，１）の場合には、スイッチング素子Ｓ４をオンし、スイッチング素子Ｓ１〜Ｓ３をオフする状態（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（０，０，０，１）を出力する。入力される制御データが（０，１，０）の場合には、スイッチング素子Ｓ１をオンし、スイッチング素子Ｓ２〜Ｓ４をオフする状態（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（１，０，０，０）を出力する。入力される制御データが（０，１，１）の場合には、スイッチング素子Ｓ１，Ｓ３をオンし、スイッチング素子Ｓ２，Ｓ４をオフする状態（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（１，０，１，０）を出力する。入力される制御データが（１，０，０）の場合には、スイッチング素子Ｓ４をオンし、スイッチング素子Ｓ１〜Ｓ３をオフする状態（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（０，０，０，１）を出力する。
【００５９】
スイッチング素子Ｓ１〜Ｓ４の状態（オン／オフ）の組み合わせとしては、２４＝１６通りの組み合わせが考えられるが、本実施形態ではルックアップテーブルを参照してスイッチング素子Ｓ１〜Ｓ４の状態を定めているので、上記４種類以外の組み合わせが禁止される。
【００６０】
以上説明したように、第１の実施形態の表示パネル駆動装置１００によれば、符号化したデータを転送し、駆動部１００Ｂにおいてデータをデコードするようにしている。このため、各スイッチング素子のオン／オフ状態を示すデータをそれぞれ転送する場合とは異なり、実際に実行される各スイッチング素子のオン／オフ状態の組み合わせのみを表現できればよいため、転送データ量を減少させることができる。したがって、データの伝送路数を削減することができる。また、デコードに際して復号後のデータの出力タイミングを揃えることができるため、スキューの発生を効果的に抑制できる。さらに、デコードに際して、異常な状態を示すデータの出力を禁止することができるため、伝送路において外部から混入したノイズなどによる誤動作を防止できる。
【００６１】
また、第１の実施形態のパネル駆動装置１００では、フレームメモリ１からアドレスデータが読み出されている期間のみシフトクロックを発生させている。このため、アドレスデータが読み出されていない期間はシフトレジスタ４１のデータが更新されず、ラッチイネーブルの後のノイズによりラッチされてしまったデータは、正規のデータと同一となる。したがって、ノイズによって誤ったタイミングでアドレスデータがラッチされたとしてもプラズマディスプレイパネル３０に正常なアドレスデータを供給することができる。また、ラッチイネーブル生成部１６は、シフトレジスタ４１に供給される上記シフトクロックに基づいてラッチイネーブルを生成している。このため、ラッチイネーブルの生成タイミングをシフト動作と確実に同期させることができる。また、ラッチイネーブルを生成するタイミングを規定するためのクロックを別途生成し、これを伝送する必要がないため、伝送路数を削減できる。
【００６２】
なお、第１の実施形態および特許請求の範囲の記載について、フレームメモリ１が「記憶部」に、読出制御部３が「読出部」に、制御部５が「シフトクロック発生部」に、アンド回路６が「シフトクロック発生部」に、デコーダ部７が「制御信号変換部」に、サステインドライバ１９，２１が「駆動パルス発生回路」に、スキャンドライバ２０が「駆動パルス発生回路」に、リセットパルス発生回路２０Ａ，２１Ａが「駆動パルス発生回路」に、駆動制御部２２が「駆動パルス発生回路」に、プラズマディスプレイパネル３０が「表示パネル」に、アドレスドライバ部４０が「駆動部」および「駆動パルス発生回路」に、アドレスドライバ４３が「駆動回路」に、伝送ラインＬが「データ転送手段」に、それぞれ対応する。
【００６３】
−第２の実施形態−
以下、図１１を参照して、本発明による表示パネル駆動装置の第２の実施形態について説明する。図１１は本実施形態の表示パネル駆動装置を示すブロック図である。なお、図１１では、表示パネル駆動装置２００の一部のみを示している。以下、第１の実施形態と同一の要素についての説明は省略する。
【００６４】
第２の実施形態の表示パネル駆動装置２００では、表示制御部２００Ａから駆動部２００Ｂへのアドレスデータおよびシフトクロックの伝送にＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）で伝送する方式（差動シリアル伝送方式）を用いている。
【００６５】
ＬＶＤＳによる伝送方式は、２本の信号線を対称的に逆相で駆動し、２本の信号線の信号の差を伝送する方式であるため、外部から混入するノイズが打ち消しあって信号に影響を与えにくい等の特長がある。図１１に示すように、表示パネル駆動装置２００では、表示制御部２００Ａ内に、フレームメモリ１から読み出されたアドレスデータ等の多ビットのパラレルデータおよびアンド回路６（図１）から出力されたシフトクロックを一連のシリアル差動信号に変換するシリアライザ８を設けている。また、駆動部２００Ｂ内に、シリアライザ８から伝送ラインＬ１を介して転送されたシリアル差動信号をパラレルデータに再変換するデシリアライザ９を設けている。
【００６６】
図１１に示すように、シリアライザ８は、制御部５からのクロックを受けて送信クロックを生成するＰＬＬ部８１と、フレームメモリ１から読み出されたアドレスデータ、およびアンド回路６から出力されたシフトクロックを制御部５からのクロックに基づいてそれぞれラッチする入力ラッチ部８２と、入力ラッチ部８２によりラッチされたパラレルデータをＰＬＬ部８１からの、制御部５から入力されたクロックのｎ倍の周波数のクロックに基づいてシリアル化するパラレル／シリアル変換部８３と、パラレル／シリアル変換部８３から出力されたシリアルデータをツイストケーブル等からなる伝送ラインＬ１を介して差動シリアル送信する送信出力部８４と、を備える。
【００６７】
シリアライザ８に入力されるアドレスデータおよびシフトクロックは、第１の実施形態のパネル駆動装置１００において表示制御部１００Ａから出力されるアドレスデータおよびシフトクロック（図１）に相当するものである。
【００６８】
デシリアライザ９は、伝送ラインＬ１を介して転送された差動シリアル信号を受信する受信部９１と、伝送ラインＬ１を介して転送された転送クロックを受けてクロックを生成するＰＬＬ部９２と、受信部９１から出力されるシリアル信号をＰＬＬ部９２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化するシリアル／パラレル変換部９３と、シリアル／パラレル変換部９３から出力されたパラレルデータをＰＬＬ部９２からのクロックでラッチする出力ラッチ部９４と、を備える。なお、上記転送クロックおよび出力ラッチ部９４に与えられるクロックは、ＰＬＬ部８１に入力されるクロックと同一周波数である。
【００６９】
出力ラッチ部９４から出力されるアドレスデータおよびシフトクロックに基づいて、第１の実施形態と同様のアドレスデータのシフト動作およびラッチイネーブルの生成動作が実行される。
【００７０】
すなわち、図４に示すように、フレームメモリ１から読み出されたアドレスデータは１ライン分づつ順次シフトレジスタ４１（図１）に書き込まれる。１ライン分の最後のデータ（データｚ）を書き込むためのシフトクロックの立ち上がりと同時に、ラッチ回路４２（図１）に入力されるラッチイネーブルが立ち上がり、１ライン分のデータ（例えば、データａ〜データｚ）がラッチされてアドレスドライバ４３（図１）に同時に入力される。これにより、第１の実施形態と同様、アドレス期間において行電極Ｙ１〜Ｙｎに順次走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに所定のアドレスデータに応じたデータパルスＤＰ１〜ＤＰｎが印加される。
【００７１】
なお、第２の実施形態の表示パネル駆動装置２００において、制御部５（図１）から出力される各種制御データおよびクロックの伝送および処理に関しては、第１の実施形態の表示パネル駆動装置１００と同様に構成してもよいし、これらの各種制御データおよびクロックについてもシリアル伝送方式により伝送するようにしてもよい。
【００７２】
第２の実施形態の表示パネル駆動装置２００では、アドレスデータおよびシフトクロックをシリアライザ８により一連のシリアルデータに変換して転送しており、いわばアドレスデータとシフトクロックとを同時にデータ化したうえで両者を一括して転送している。このため、伝送路数を削減できるとともに、アドレスデータとシフトクロックとの間でのスキューの発生を防止することができる。また、差動シリアル伝送方式を採用しているため、伝送ラインＬへの外部からのノイズの混入を効果的に抑制できる。したがって、ノイズに起因する誤動作を効果的に抑制できる。
【００７３】
また、第２の実施形態の表示パネル駆動装置２００では、第１の実施形態と同様、フレームメモリ１からアドレスデータが読み出されている期間のみシフトクロックを発生させている。このため、アドレスデータが読み出されていない期間はシフトレジスタ４１のデータが更新されず、ラッチイネーブルの後のノイズによりラッチされてしまったデータは、正規のデータと同一となる。したがって、ノイズによって誤ったタイミングでアドレスデータがラッチされたとしてもプラズマディスプレイパネル３０に正常なアドレスデータを供給することができる。また、ラッチイネーブル生成部１６は、シフトレジスタ４１に供給される上記シフトクロックに基づいてラッチイネーブルを生成している。このため、ラッチイネーブルの生成タイミングをシフト動作と確実に同期させることができる。また、ラッチイネーブルを生成するタイミングを規定するためのクロックを別途生成し、これを伝送する必要がないため、伝送路数を削減できる。
【００７４】
なお、第２の実施形態および特許請求の範囲の記載について、パラレル／シリアル変換部８３が「パラレル／シリアル変換器」および「データ転送手段」に、送信出力部８４が「送信部」および「データ転送手段」に、シリアル／パラレル変換部９３が「シリアル／パラレル変換器」および「データ転送手段」に、伝送ラインＬ１が「データ転送手段」に、それぞれ対応する。
【００７５】
上記第１および第２の実施形態では、表示パネルとしてプラズマディスプレイパネルを例示しているが、本発明は表示パネルとして液晶表示パネル、ＥＬ表示パネル等の各種パネルに対し適用できる。
【図面の簡単な説明】
【図１】第１の実施形態の表示パネル駆動装置を示すブロック図。
【図２】１フィールドの構成を示す図。
【図３】１サブフィールド内の駆動パルスを示す図。
【図４】ラッチイネーブルによりラッチされるアドレスデータを示す図。
【図５】アドレス共振電源回路およびアドレスドライバの構成を示す図。
【図６】アドレス共振電源回路およびアドレスドライバのアドレス期間における動作を示す図。
【図７】サステインドライバおよびスキャンドライバ等の構成を示す図。
【図８】アドレス電極および行電極に印加される各種駆動パルスの印加タイミングの一例を示す図。
【図９】選択消去アドレス法を採用した場合における駆動パルスの印加タイミングおよび各スイッチング素子の切り替えタイミングを示す図。
【図１０】復号化に用いられるルックアップテーブルを示す図であり、（ａ）はデコーダ７１における復号化に用いるルックアップテーブルを示す図、（ｂ）はデコーダ７２における復号化に用いるルックアップテーブルを示す図、（ｃ）はデコーダ７４における復号化に用いるルックアップテーブルを示す図。
【図１１】ＬＶＤＳ方式での転送を行う場合の構成を示す図。
【符号の説明】
１      フレームメモリ（記憶部）
３      読出制御部（読出部）
５      制御部（シフトクロック発生部）
６      アンド回路（シフトクロック発生部）
７      デコーダ部（制御信号変換部）
１６    ラッチイネーブル生成部
１９，２１  サステインドライバ（駆動パルス発生回路）
２０    スキャンドライバ（駆動パルス発生回路）
２０Ａ，２１Ａ  リセットパルス発生回路（駆動パルス発生回路）
２２    駆動制御部（駆動パルス発生回路）
３０    プラズマディスプレイパネル（表示パネル）
４０    アドレスドライバ部（駆動部、駆動パルス発生回路）
４１    シフトレジスタ
４３    アドレスドライバ（駆動回路）
８３    パラレル／シリアル変換部（パラレル／シリアル変換器、データ転送手段）
８４    送信出力部（送信部、データ転送手段）
９１    受信部
９３    シリアル／パラレル変換部（シリアル／パラレル変換器、データ転送手段）
１００Ａ、２００Ａ  表示制御部
１００Ｂ、２００Ｂ  駆動部
Ｌ，Ｌ１  伝送ライン（データ転送手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004252017.tif 000009
【図８】
2004252017.tif 000010
【図９】
2004252017.tif 000011
【図１０】
2004252017.tif 000012
【図１１】
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