(57)【要約】【課題】位相変調によって記録されるアドレス情報の復調処理を効率化する。【解決手段】デコード装置１１は、アナログＰＬＬ回路１３がロックするまで、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ  を復調する。そして、アナログＰＬＬ回路１３がロックした後は、該アナログＰＬＬ回路１３により生成される第２クロックＡｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ  を復調する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
アドレス情報を含む所定周波数のウォブル信号から前記アドレス情報を復調するデコード装置であって、
第１クロックを発振出力して前記ウォブル信号と前記第１クロックとの位相差をカウントし、そのカウント値に基づいて前記第１クロックを前記ウォブル信号に同期させるデジタルＰＬＬ回路と、
第２クロックを発振出力して前記ウォブル信号と前記第２クロックとの位相差に応じた制御電圧を生成し、その制御電圧に基づいて前記第２クロックを前記ウォブル信号に同期させるアナログＰＬＬ回路と、
前記ウォブル信号をサンプリングして前記アドレス情報を復調する復調回路とを備え、
前記復調回路は、前記第１及び第２クロックの切り替えが可能に設定され、選択した前記第１及び第２クロックのうち何れか一方を用いて前記ウォブル信号をサンプリングすることを特徴とするデコード装置。
【請求項２】
前記ウォブル信号と前記第２クロックとを比較し、前記第２クロックが前記ウォブル信号に同期したことを検出する検出回路をさらに備え、前記復調回路は、前記検出回路の検出結果に応答して、前記第１及び第２クロックのうち何れか一方を選択することを特徴とする請求項１記載のデコード装置。
【請求項３】
前記復調回路は、前記第２クロックが前記ウォブル信号に同期するまでの期間で前記第１クロックを用いて前記ウォブル信号をサンプリングし、前記第２クロックが前記ウォブル信号に同期した後、前記第２クロックを用いて前記ウォブル信号をサンプリングすることを特徴とする請求項１又は２記載のデコード装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばデータ記録制御装置内に搭載され、ディスク媒体の記録制御等に使用するアドレス情報を復調するデコード装置に関する。
【０００２】
【従来の技術】
近年、記録媒体として光ディスク等のディスク媒体が普及してきている。こうしたディスク媒体の中には、データの記録が可能な媒体も存在する。例えば、ＤＶＤ＋Ｒ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ＋Ｒｅｃｏｒｄａｂｌｅ），ＤＶＤ＋ＲＷ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ＋ＲｅＷｒｉｔａｂｌｅ）（以下、これらを称してＤＶＤ＋Ｒ／ＲＷという）等がそれである。
【０００３】
ＤＶＤ＋Ｒ／ＲＷなどの光ディスクは、ディスクの平坦面（ランド）にグルーブと呼ばれる溝によって構成されるトラックを備えている。このグルーブはわずかに蛇行（ウォブル）して形成されており、この蛇行から、所定の周期を有するウォブル信号（ウォブルしたグルーブの蛇行方向に応じて電圧の変化する信号）が取り出される。ウォブルは、ディスクの記録フォーマットに基づく所定のデータ長のデータ記録領域に対応して形成される。
【０００４】
ＤＶＤ＋Ｒ／ＲＷの場合、データフォーマットとして、１フレーム（９３バイト）×２６で１セクタが構成され、記録フォーマットとして、２フレームに９３周期分のウォブル信号が割り当てられる。また、ＤＶＤ＋Ｒ／ＲＷには、ウォブルの蛇行成分に位相変調を施すことによってウォブル信号の位相を変調させ、それによってディスク上の物理的な位置情報（アドレス情報）を表すアドレスインプリグルーブ（ＡＤＩＰ）が形成される。
【０００５】
このＡＤＩＰは、２フレームに対して１回の割合で設けられ、９３周期分のウォブル信号のうちの先頭の８周期に対して位相変調が施されることによって作り込まれる。従って、ディスク媒体から読み出される再生信号は、ウォブル信号の先頭の８周期にアドレス情報が重畳した形となっている。そして、この再生信号を１セクタ分読み出し、この１セクタ分のＡＤＩＰを組み合わせることによってアドレス情報を取得することができる。これにより、レーザがトレースしているディスク上の位置を把握できるようになっている。
【０００６】
図４は、再生信号の一例を示す波形図である。同図に示す（ａ）〜（ｃ）はそれぞれウォブル信号の位相が変調された再生信号Ａを示す。位相変調のパターンとしては例えば３種類が準備され、それぞれのパターンに、ＳＹＮＣ（同期）、ビット値「０」、ビット値「１」が対応付けられている。そして、１セクタ分のＡＤＩＰのパターンのそれぞれが対応する値と置き換えられ、アドレス情報を示すデータとなる。
【０００７】
例えば図４（ａ）がＳＹＮＣ（同期）パターン、図４（ｂ）がビット値［０］に相当するパターン、図４（ｃ）がビット値［１］に相当するパターンを示している。尚、同図において、「ＰＷ」，「ＮＷ」は、再生信号Ａの位相の正，負を示しており、信号Ｂは、再生信号Ａを二値化した再生データを示している。この再生データＢは、それに対応するウォブルデータ（ウォブル信号を二値化した信号）の位相が反転している部分でパルス幅が長くなる。
【０００８】
上記ウォブル信号中に記録されているＡＤＩＰは、デコード装置によりアドレス情報に復調される。従来、デコード装置は、例えば排他的論理和回路（以下、ＥＯＲ回路）、ＰＬＬ回路及び復調回路を含み、ＰＬＬ回路により生成されるウォブル信号に同期したクロックと該ウォブル信号との排他的論理和を算出し、復調回路によりアドレス情報を復調する。
【０００９】
すなわち、ＰＬＬ回路は、電圧制御発振器を通じて発振制御されるクロックとウォブル信号とを位相比較器で位相比較し、チャージポンプ及びローパスフィルタを介して前記位相差に応じた電圧信号を電圧制御発振器にフィードバックすることで、ウォブル信号に同期したクロックを生成する。ＥＯＲ回路は、このウォブル信号に同期したクロックと該ウォブル信号との排他的論理和を求めることによって同ウォブル信号の位相反転（つまりＡＤＩＰ）を検出し、この検出結果に基づいて、復調回路はアドレス情報に復調する。こうして復調されたアドレス情報に基づいてデータの記録又は再生が行われる。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来のデコード装置において、ＰＬＬ回路はアナログ回路で構成されている。このアナログＰＬＬ回路は、一般に位相ノイズ特性には優れているが、追従性は好ましくない。すなわち、アナログＰＬＬ回路では、電圧制御発振器の発振周波数をウォブル信号の周波数に高速にロックさせる（すなわちクロックをウォブル信号に高速に同期させる）ことが困難であり、それを実現するには、回路規模が全体として大きくならざるを得ず、コストが増大するという問題があった。
【００１１】
上記したように、ＥＯＲ回路は、ＰＬＬ回路によって生成されるウォブル信号に同期したクロックに基づいてウォブル信号の位相反転を検出する。このため、ＰＬＬ回路におけるロック時間の遅れは、復調処理の効率を低下させる原因となる。このことは、データの記録又は再生動作時における応答速度を低下させる要因である。
【００１２】
本発明はこうした実情に鑑みてなされたものであり、その目的は位相変調によって記録されるアドレス情報の復調処理を効率化することのできるデコード装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、アドレス情報を含む所定周波数のウォブル信号から前記アドレス情報を復調するデコード装置は、デジタルＰＬＬ回路とアナログＰＬＬ回路と復調回路とを備えている。デジタルＰＬＬ回路は、第１クロックを発振出力して前記ウォブル信号と前記第１クロックとの位相差をカウントし、そのカウント値に基づいて前記第１クロックを前記ウォブル信号に同期させる。一方、アナログＰＬＬ回路は、第２クロックを発振出力して前記ウォブル信号と前記第２クロックとの位相差に応じた制御電圧を生成し、その制御電圧に基づいて前記第２クロックを前記ウォブル信号に同期させる。復調回路は、前記第１及び第２クロックの切り替えが可能に設定され、選択した前記第１及び第２クロックのうち何れか一方を用いて前記ウォブル信号をサンプリングし、前記アドレス情報を復調する。この構成によれば、追従性に優れるデジタルＰＬＬ回路の出力と位相ノイズ特性に優れるアナログＰＬＬ回路の出力とを利用して、アドレス情報の復調処理を効率的に行うことができる。
【００１４】
請求項２に記載の発明によれば、前記デコード装置には、前記ウォブル信号と前記第２クロックとを比較し、前記第２クロックが前記ウォブル信号に同期したことを検出する検出回路が備えられている。そして、前記復調回路は、前記検出回路の検出結果に基づいて、前記第１及び第２クロックのうち何れか一方を選択するようになっている。これにより、アナログＰＬＬ回路が未だロックしていない場合にも、アドレス情報を効率良く復調することができる。
【００１５】
請求項３に記載の発明によれば、前記復調回路は、前記第２クロックが前記ウォブル信号に同期するまでの期間で前記第１クロックを用いて前記ウォブル信号をサンプリングし、前記第２クロックが前記ウォブル信号に同期した後、前記第２クロックを用いて前記ウォブル信号をサンプリングするようにした。これにより、復調回路は、アナログＰＬＬ回路がロックするまで、デジタルＰＬＬ回路により生成される第１クロックを用いてアドレス情報を復調する。そして、アナログＰＬＬ回路がロックした後は、該アナログＰＬＬ回路により生成される第２クロックを用いてアドレス情報を復調する。
【００１６】
【発明の実施の形態】
以下、本発明に係るデコード装置を例えばＤＶＤ＋Ｒ／ＲＷのディスク媒体に対応したデータ記録制御装置に備えられるデコード装置に適用した一実施形態について、図面を参照しつつ説明する。
【００１７】
本実施形態において、データ記録制御装置の記録対象となるＤＶＤ＋Ｒ／ＲＷには、同ディスク内の案内溝として機能するプリグルーブが螺旋状に形成されている。このプリグルーブには、所定周期の蛇行成分（ウォブル）が形成され、そのウォブル成分から得られるウォブル信号は「８１７．５ｋＨｚ」の周波数を有する。また、このプリグルーブには、ウォブル成分に変調を施すことによって、ディスク上の物理的な位置情報（アドレス情報）を表すＡＤＩＰが例えば８ウォブル周期を一単位として９３ウォブル周期毎に書き込まれている（図４（ａ）〜（ｃ）参照）。
【００１８】
図１は、データ記録制御装置におけるデコード装置の構成を示すブロック図である。
【００１９】
デコード装置１１は、デジタルＰＬＬ回路１２、アナログＰＬＬ回路１３、分周器１４、検出回路１５及び復調回路１６を含む。このデコード装置１１には、ディスク（本実施形態ではＤＶＤ＋Ｒ／ＲＷ）から読み出されたウォブル信号が二値化されてウォブルデータＷｂｌ  として入力される。このウォブルデータＷｂｌ  は、その先頭の８周期にＡＤＩＰ（アドレス情報）が重畳された形となっている。
【００２０】
デジタルＰＬＬ回路１２は、第１クロックＤｐｃｋを発振出力して復調回路１６に設けられた第１の位相検出手段としての第１の排他的論理和回路（以下、第１のＥＯＲゲート）１７へ供給する。これに加え、デジタルＰＬＬ回路１２は、同回路１２の出力信号と再生データ（具体的にはウォブルデータＷｂｌ  ）との位相差をカウントし、そのカウント値に基づいて第１クロックＤｐｃｋを帰還制御して該第１クロックＤｐｃｋをウォブルデータＷｂｌ  に同期させる。
【００２１】
アナログＰＬＬ回路１３は、第２クロックＡｐｃｋを発振出力して復調回路１６に設けられた第２の位相検出手段としての第２の排他的論理和回路（以下、第２のＥＯＲゲート）１８へ供給する。これに加え、アナログＰＬＬ回路１３は、同回路１３の出力信号（正確にはその分周クロックＡｐｃｋ１  ）と再生データ（具体的にはウォブルデータＷｂｌ  ）との位相差に応じた制御電圧を生成し、その制御電圧に基づいて第２クロックＡｐｃｋを帰還制御して該第２クロックＡｐｃｋをウォブルデータＷｂｌ  に同期させる。
【００２２】
分周器１４は、アナログＰＬＬ回路１３から出力される第２クロックＡｐｃｋを所定の分周比率（本実施形態では１／３２）で分周して分周クロックＡｐｃｋ１  を生成し、検出回路１５、アナログＰＬＬ回路１３及び復調回路１６に供給する。
【００２３】
復調回路１６は、上記第１及び第２のＥＯＲゲート１７，１８、セレクタ１９及び復調部２０を備えている。
【００２４】
第１のＥＯＲゲート１７は、ウォブルデータＷｂｌ  とデジタルＰＬＬ回路１２から出力される第１クロックＤｐｃｋとを入力し、該第１クロックＤｐｃｋに基づいてウォブルデータＷｂｌ  をサンプリングする。具体的には、ウォブルデータＷｂｌ  と第１クロックＤｐｃｋとの排他的論理和を求めることによってウォブルデータＷｂｌ  に記録されているＡＤＩＰの位相反転パターンを検出する（図４に示す信号Ｂ参照）。即ち、第１のＥＯＲゲート１７は、ウォブルデータＷｂｌ  と第１クロックＤｐｃｋとの位相が一致するか否かを判定して、一致する個所ではＬレベル、逆に互いの位相が反転する個所ではＨレベルとなる第１検出信号Ｄ１を生成する。
【００２５】
第２のＥＯＲゲート１８は、ウォブルデータＷｂｌ  と分周器１４から出力される分周クロックＡｐｃｋ１  とを入力し、該分周クロックＡｐｃｋ１  に基づいてウォブルデータＷｂｌ  をサンプリングする。具体的には、ウォブルデータＷｂｌ  と分周クロックＡｐｃｋ１  との排他的論理和を求めることによってウォブルデータＷｂｌ  に記録されているＡＤＩＰの位相反転パターンを検出する（図４に示す信号Ｂ参照）。即ち、第２のＥＯＲゲート１８は、ウォブルデータＷｂｌ  と分周クロックＡｐｃｋ１  との位相が一致するか否かを判定して、一致する個所ではＬレベル、逆に互いの位相が反転する個所ではＨレベルとなる第２検出信号Ｄ２を生成する。
【００２６】
セレクタ１９は、後述する検出回路１５からのセレクト信号Ｓｅｌ  に応答して、第１及び第２のＥＯＲゲート１７，１８から出力される第１及び第２検出信号Ｄ１，Ｄ２を選択的に復調部２０に出力する。復調部２０は、このセレクタ１９から出力される信号（第１又は第２検出信号Ｄ１，Ｄ２）を受け取り、その受け取った信号を基にアドレス情報ＡＤＤ  を復調する。
【００２７】
即ち、復調部２０は、第１及び第２のＥＯＲゲート１７，１８から出力される第１及び第２検出信号Ｄ１，Ｄ２を参照して、ＡＤＩＰが対応している値が「ＳＹＮＣ」，「０」，「１」の何れであるかを判定し、１セクタ分の各ＡＤＩＰについて、それぞれ対応している値に変換していく。通常、１セクタの先頭の２フレームには、「ＳＹＮＣ」に対応するＡＤＩＰが付与され、それ以降の２フレーム毎には、「０」又は「１」の何れかに対応するＡＤＩＰが付与される。したがって、１セクタ（２６フレーム）分の各ＡＤＩＰを対応する値へ逐次変換することで、ＳＹＮＣ及び１２ビットのアドレス情報ＡＤＤ  を得ることができる。
【００２８】
検出回路１５は、ウォブルデータＷｂｌ  と分周クロックＡｐｃｋ１  とを比較し、第２クロックＡｐｃｋがウォブルデータＷｂｌ  に同期しているか否か、すなわちアナログＰＬＬ回路１３がロックしたか否かを検出する。そして、その検出結果に応じてセレクト信号Ｓｅｌ  を生成し、セレクタ１９に出力する。例えば、検出回路１５は、アナログＰＬＬ回路１３がロックした場合にＨレベルのセレクト信号Ｓｅｌ  を出力し、逆にロックしていない場合にはＬレベルのセレクト信号Ｓｅｌ  を出力する。
【００２９】
図２は、アナログＰＬＬ回路１３の一構成例を示すブロック図である。
【００３０】
アナログＰＬＬ回路１３は、位相比較器２１、チャージポンプ２２、ローパスフィルタ（以下、ＬＰＦ）２３及び電圧制御発振器（以下、ＶＣＯ）２４を備えている。
【００３１】
位相比較器２１の一方の入力端子にはウォブルデータＷｂｌ  が入力され、他方の入力端子には、ＶＣＯ２４により発振制御される第２クロックＡｐｃｋ（アナログＰＬＬ回路１３の出力）を分周器１４により分周した分周クロックＡｐｃｋ１  が入力される。位相比較器２１は、ウォブルデータＷｂｌ  と分周クロックＡｐｃｋ１  との位相を比較し、該位相差に応じた位相差信号をチャージポンプ２２に出力する。チャージポンプ２２は、位相比較器２１からの位相差信号に応じた電流をＬＰＦ２３に出力し、ＬＰＦ２３は、チャージポンプ２２の出力電流量に応じた電圧をＶＣＯ２４に出力する。ＶＣＯ２４は、ＬＰＦ２３の出力電圧に応じて発振し、第２クロックＡｐｃｋを生成する。
【００３２】
このように構成されたアナログＰＬＬ回路１３では、位相比較器２１からの位相差信号に基づいてチャージポンプ２２の出力電流値、ＬＰＦ２３の出力電圧値が変更され、それに応じてＶＣＯ２４の発振周波数が変更される。アナログＰＬＬ回路１３は、このようなフィードバック動作を繰り返し行うことにより、ＶＣＯ２４から出力される第２クロックＡｐｃｋ（具体的にはその分周クロックＡｐｃｋ１  ）をウォブルデータＷｂｌ  に同期させる。
【００３３】
図３は、上記デジタルＰＬＬ回路１２の一構成例を示すブロック図である。
【００３４】
デジタルＰＬＬ回路１２は、カウンタ３１、フィルタ３２、位相比較カウンタ３３、フィルタ３４、加算器３５及びＶＣＯカウンタ３６を含む。
【００３５】
カウンタ３１は、ウォブルデータＷｂｌ  の速度（周波数）検出として機能し、入力するウォブルデータＷｂｌ  の周期をカウントすることによって該ウォブルデータＷｂｌ  の周波数を検出する。フィルタ３２は、カウンタ３１の出力を取り込んでフィルタリング処理を施し、加算器３５を介してＶＣＯカウンタ３６へ出力する。即ち、ウォブルデータＷｂｌ  の周波数が微小に変化した場合、フィルタ３２によって微小変化をキャンセルすることによって、ＶＣＯカウンタ３６の出力を安定させるようにしている。
【００３６】
位相比較カウンタ３３は、ウォブルデータＷｂｌ  とＶＣＯカウンタ３６から出力される第１クロックＤｐｃｋとを入力し、ウォブルデータＷｂｌ  と第１クロックＤｐｃｋとの位相を比較する。具体的には、位相比較カウンタ３３は、第１クロックＤｐｃｋの位相がウォブルデータＷｂｌ  の位相に対してどれだけ進んでいるのか、あるいはどれだけ遅れているのかをカウントし、そのカウント値をフィルタ３４に出力する。フィルタ３４は、位相比較カウンタ３３の出力を取り込んでフィルタリング処理を施し、加算器３５を介してＶＣＯカウンタ３６へ出力する。このフィルタ３４においても、上記フィルタ３２と同様に、ウォブルデータＷｂｌ  と第１クロックＤｐｃｋとの微小な位相差にＶＣＯカウンタ３６の出力が追従しないように設けられている。
【００３７】
加算器３５は、フィルタ３２からの出力とフィルタ３４からの出力とを加算し、加算信号をＶＣＯカウンタ３６へ出力する。ＶＣＯカウンタ３６は、加算器３５の出力に基づいて第１クロックＤｐｃｋの周波数及び位相を補正し、第１クロックＤｐｃｋをウォブルデータＷｂｌ  に同期させる。
【００３８】
このように構成されるデジタルＰＬＬ回路１２は、アナログＰＬＬ回路１３に比べて追従性に優れ、第１クロックＤｐｃｋをウォブルデータＷｂｌ  に高速にロックさせることができる。すなわち、デジタルＰＬＬ回路１２は、アナログＰＬＬ回路１３がウォブルデータＷｂｌ  に同期した第２クロックＡｐｃｋを生成するよりも早く、第１クロックＤｐｃｋをウォブルデータＷｂｌ  に同期させる。
【００３９】
次に、本実施形態のデコード装置１１の動作について説明する。
【００４０】
今、ディスクから読み取られて二値化されたウォブルデータＷｂｌ  がデコード装置１１に入力され、デジタルＰＬＬ回路１２及びアナログＰＬＬ回路１３が、そのウォブルデータＷｂｌ  に同期した第１及び第２クロックＤｐｃｋ，Ａｐｃｋを生成する。
【００４１】
第１及び第２のＥＯＲゲート１７，１８は、第１及び第２クロックＤｐｃｋ，Ａｐｃｋに基づいて、ウォブルデータＷｂｌ  に記録されているＡＤＩＰの位相反転パターンをそれぞれ検出し、それによって生成した第１及び第２検出信号Ｄ１，Ｄ２をセレクタ１９に出力する。
【００４２】
このとき、セレクタ１９は、検出回路１５から出力される例えばＬレベルのセレクト信号Ｓｅｌ  に応答して、第１のＥＯＲゲート１７から出力される第１検出信号Ｄ１を選択する。復調部２０は、その第１検出信号Ｄ１に基づいてアドレス情報ＡＤＤ  を復調する。
【００４３】
検出回路１５は、アナログＰＬＬ回路１３から出力される第２クロックＡｐｃｋがウォブルデータＷｂｌ  に同期したか否か、すなわちアナログＰＬＬ回路１３がロックしたか否かを検出し、該アナログＰＬＬ回路１３がロックするときＨレベルのセレクト信号Ｓｅｌ  をセレクタ１９に出力する。
【００４４】
セレクタ１９は、そのＨレベルのセレクト信号Ｓｅｌ  に応答して、第２のＥＯＲゲート１８から出力される第２検出信号Ｄ２を選択する。これにより、復調部２０は、その第２検出信号Ｄ２に基づいてアドレス情報ＡＤＤ  を復調する。
【００４５】
このように、本実施形態のデコード装置１１では、アナログＰＬＬ回路１３がロックするまでは、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに従って検出される位相反転パターンに基づいてアドレス情報ＡＤＤ  が復調される。そして、アナログＰＬＬ回路１３がロックした後は、同アナログＰＬＬ回路により生成される第２クロックＡｐｃｋ（具体的にはその分周クロックＡｐｃｋ１  ）に従って検出される位相反転パターンに基づいてアドレス情報ＡＤＤ  が復調される。
【００４６】
以上記述した本実施形態によれば、以下の効果を奏する。
【００４７】
（１）デコード装置１１は、アナログＰＬＬ回路１３がロックするまで、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに従って検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ  を復調する。そして、アナログＰＬＬ回路１３がロックした後は、第２クロックＡｐｃｋに従って検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ  を復調する。この構成によれば、第２クロックＡｐｃｋがウォブルデータＷｂｌ  にロックするまでは、追従性に優れるデジタルＰＬＬ回路１２の出力を利用し、ロックした後は、位相ノイズ特性に優れるアナログＰＬＬ回路１３の出力を利用してアドレス情報ＡＤＤ  の復調を行うことができる。これにより、ウォブルデータＷｂｌ  に記録されているアドレス情報ＡＤＤ  を効率良く復調することが可能である。
【００４８】
（２）本実施形態では、アナログＰＬＬ回路１３の面積が増大することを抑止できるため、デコード装置１１全体としての回路規模が増大することもない。
【００４９】
尚、上記実施形態は、以下のように変更して実施してもよい。
【００５０】
・デコード装置１１に備えるデジタルＰＬＬ回路１２及びアナログＰＬＬ回路１３としては、図１及び図２に示す構成に限定されるものではない。例えば、図１において、アナログＰＬＬ回路１３が分周器１４を含む形態としてもよい。
【００５１】
・検出回路１５によってアナログＰＬＬ回路１３がロックしたかどうかを検出する方法は、本実施形態の態様に限定されない。例えば、検出回路１５は、ウォブルデータＷｂｌ  とアナログＰＬＬ回路１３からから出力される第２クロックＡｐｃｋとを比較することにより、ロックしたか否かを検出するようにしてもよい。
【００５２】
・本実施形態では、アナログＰＬＬ回路１３のチャージポンプ２２として電流出力タイプを例示したが、これに限られるものではなく、電圧出力タイプであってもよい。
【００５３】
・本実施形態では、記録対象とするディスク媒体をＤＶＤ＋Ｒ／ＲＷとしたが、これらのディスク媒体のみに限定されるものではない。
【００５４】
上記実施形態から把握できる技術思想を以下に記載する。
【００５５】
（イ）前記復調回路は、
前記第１クロックに基づいて前記ウォブル信号の位相反転を検出する第１の位相検出手段と、
前記第２クロックに基づいて前記ウォブル信号の位相反転を検出する第２の位相検出手段と、
を含むことを特徴とする請求項１乃至３の何れか一項記載のデコード装置。
【００５６】
（ロ）前記復調回路は、
前記第１及び第２の位相検出手段の出力をそれぞれ入力し、前記検出回路の検出結果に応答して前記第１及び第２クロックのうち何れか一方を選択するセレクタをさらに含むことを特徴とする（イ）記載のデコード装置。
【００５７】
（ハ）前記アナログＰＬＬ回路は、
前記ウォブル信号と前記第２クロックを所定の分周比率で分周した分周クロックとの位相差に応じた位相差信号を出力する位相比較器と、
前記位相差信号に応じた電流を出力するチャージポンプと、
前記チャージポンプの出力電流に応じた電圧を出力するローパスフィルタと、
前記ローパスフィルタの出力電圧に応じて発振し、前記第２クロックを出力する電圧制御発振器と、を備え、
前記検出回路は、前記ウォブル信号と前記分周クロックとに基づいて前記アナログＰＬＬ回路がロックしたか否かを検出することを特徴とする請求項２，３，（イ），（ロ）の何れか一記載のデコード装置。
【００５８】
【発明の効果】
以上記述したように、本発明によれば、位相変調によって記録されるアドレス情報の復調処理を効率化し得るデコード装置を提供することができる。
【図面の簡単な説明】
【図１】データ記録制御装置に備えられるデコード装置の一実施形態を示すブロック図。
【図２】同実施形態におけるアナログＰＬＬ回路の一構成例を示すブロック図。
【図３】同実施形態におけるデジタルＰＬＬ回路の一構成例を示すブロック図。
【図４】再生信号の一例を示す波形図であり、（ａ）はＳＹＮＣパターン、（ｂ）はビット値「０」に対応したパターン、（ｃ）はビット値「１」に対応したパターンを示す。
【符号の説明】
Ｗｂｌ  …ウォブル信号を二値化したウォブルデータ、Ｄｐｃｋ…第１クロック、Ａｐｃｋ…第２クロック、ＡＤＤ  …アドレス情報、１１…デコード装置、１２…デジタルＰＬＬ回路、１３…アナログＰＬＬ回路、１５…検出回路、１６…復調回路。
【図１】
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【図２】
2004253056.tif 000004
【図３】
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【図４】
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