(57)【要約】【課題】遮断周波数を高くするためにシリコンゲルマニウム（Ｓｉ−Ｇｅ）の混晶を使用しつつも、エミッタ−コレクタ間耐圧が従来よりも高いバイポーラ・トランジスタを有する半導体装置を提供する。【解決手段】本発明による半導体装置２００は、シリコン単結晶からなるコレクタ層と、コレクタ層に接しシリコン単結晶から成る第１のベース層Ｂ１および第１のべース層Ｂ１に接しシリコンゲルマニウムから成る第２のベース層Ｂ２を含むベース層と、ベース層に接しシリコン単結晶からなり、該ベース層とヘテロ接合を形成するエミッタ層とを備えている。【選択図】　図２
2004079726.tif 000002
【特許請求の範囲】
【請求項１】
第１の種類の半導体材料からなるコレクタ層と、
前記コレクタ層に接し前記第１の種類の半導体材料からなる第１のベース部分および前記第１のべース部分に接し第２の種類の半導体材料からなる第２のベース部分を含むベース層と、
前記ベース層に接し前記第１の種類の半導体材料からなり、該ベース層とヘテロ接合を形成するエミッタ層とを備えた半導体装置。
【請求項２】
前記ベース層、前記エミッタ層および前記コレクタ層を有するバイポーラ・トランジスタと、
該バイポーラ・トランジスタと同一チップ上に形成されたＭＩＳトランジスタとを備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の種類の半導体材料はシリコンであり、
前記第２の種類の半導体材料はシリコンゲルマニウムであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記第１のべース部分の膜厚は、前記ベース層、前記エミッタ層および前記コレクタ層を有するバイポーラ・トランジスタが非飽和動作状態のときに前記コレクタ層と前記ベース層との接合部から延びる空乏層が前記第２のベース層に到達しないように設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上にコレクタ用不純物を含む第１の種類の半導体材料から成る第１の層を形成する第１の層形成ステップと、
不純物を含まない第１の種類の半導体材料からなる第２の層、不純物を含まない第２の種類の半導体材料からなる第３の層およびベース用不純物を含む第２の種類の半導体材料から成る第４の層、前記第１の層上に形成する第２から第４の層形成ステップと、
エミッタ用不純物を含む第１の種類の半導体材料から成る第５の層を前記第４の層上に形成する第５の層形成ステップと、
前記ベース用不純物を前記２の層にまで拡散させる拡散ステップとを具備する半導体装置の製造方法。
【請求項６】
前記拡散ステップにおいて、前記ベース用不純物を前記２の層にまで拡散させるのと同時に、前記エミッタ用不純物を拡散させることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の層の膜厚は、前記拡散ステップにおいて前記ベース用不純物が前記２の層にまで拡散するように決定されていることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の種類の半導体材料はシリコンであり、
前記第２の種類の半導体材料はシリコンゲルマニウムであることを特徴とする請求項５から請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の通信機器に使用されるＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として、バイポーラ・トランジスタおよびＭＯＳトランジスタを混載したＢＩＣＭＯＳが頻繁に用いられる。特に、ＲＦのような高周波領域においてバイポーラ・トランジスタの使用を可能とするためにはＢＩＣＭＯＳの遮断周波数ｆＴを高くしなければならない。
【０００３】
一般に、バイポーラ・トランジスタの遮断周波数ｆＴを高くするためには、通常、ベース層が狭くされる。即ち、エミッタ−コレクタ間の距離が狭くなる。ベース層が狭くなるとエミッタ−コレクタ間のパンチスルーが発生しやすくなるので、ベース層の不純物濃度を高めなければならない。しかし、ベース層の不純物濃度を高めると、エミッタからの注入効率の低下により電流増幅率ｈＦＥが低下してしまう。
【０００４】
従来から、この遮断周波数ｆＴを高めつつベース抵抗の増大や耐圧の低下、を防止するために、エミッタ−ベース間にヘテロ接合を用いたヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）がある。例えば、シリコンとシリコンゲルマニウム（Ｓｉ−Ｇｅ）の混晶とから成るヘテロ接合を有するＢＩＣＭＯＳが頻繁に用いられる。
【０００５】
図１０はＳｉ−Ｇｅを用いた従来のＢＩＣＭＯＳの模式的断面図である。図１０には、一点鎖線を境界として右にＭＩＳトランジスタ領域が示され、その左にバイポーラ・トランジスタ領域が示されている。バイポーラ・トランジスタ領域の構成について説明する。
【０００６】
シリコン基板１０に埋め込み層１２が形成され、この埋め込み層１２の上にシリコン単結晶層１４が形成されている。埋め込み層１２は、引出層１６およびコンタクト層１８に電気的に接続されており、引出層１６およびコンタクト層１８を介してコレクタ電極Ｃに電気的に接続されている。埋め込み層１２、シリコン単結晶層１４、引出層１６およびコンタクト層１８はいずれもＮ型またはＮ＋型の半導体であり、シリコン単結晶層１４はコレクタ層として作用する。
【０００７】
シリコン単結晶層１４の上には、シリコン単結晶、シリコンゲルマニウムの混晶およびシリコン単結晶を連続してエピタキシャル成長させたＳｉ−ＳｉＧｅ−Ｓｉ積層膜２０が設けられている。このＳｉ−ＳｉＧｅ−Ｓｉ積層膜２０の一部分がＰ型半導体であり、ベース層として作用する。このベース層はポリシリコン２２を介してベース電極Ｂに電気的に接続されている。
【０００８】
Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２０の上にはポリシリコン２４が形成されている。ポリシリコン２４にはＮ型不純物が注入されており、さらに、熱処理によって、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２０の上部にこのＮ型不純物が拡散されている。これにより、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２０の上部にエミッタ層が形成され、ベース−エミッタ間にヘテロ接合が形成される。エミッタ層はポリシリコン２４を介してエミッタ電極Ｅに電気的に接続されている。このようにして、ベース電極Ｂ、エミッタ電極Ｅおよびコレクタ電極Ｃを備え、ベース−エミッタ間にヘテロ接合を有するＮＰＮバイポーラ・トランジスタが構成されている。
【０００９】
ＭＩＳトランジスタ領域には、Ｎ型のチャネル部３０を挟んで両側にＰ＋型のソース層３２およびＰ＋型のドレイン層３４が設けられている。また、チャネル部３０の上には、ゲート絶縁膜３６を介してゲート部３８が形成されている。ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇがそれぞれソース層３２、ドレイン層３４およびゲート部３８に電気的に接続されている。このようにして、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極を備えたＰＭＯＳトランジスタが構成されている。また、これらの半導体素子を素子分離するために素子分離部４０が設けられている。
【００１０】
【発明が解決しようとする課題】
図１１は、図１０のＡ−Ａ線に沿った素子断面の不純物濃度プロファイルおよびシリコンゲルマニウム中のゲルマニウム含有率を示すグラフである。このグラフの横軸は、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２０の表面をゼロとしてシリコン基板１０へ向かったときの深さを示す。このグラフの左側の縦軸は不純物濃度を示し、その右側の縦軸はシリコンゲルマニウムのゲルマニウム含有率を示している。
【００１１】
Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２０において、その表面近傍にはヒ素（Ａｓ）が拡散しており、それによりエミッタが形成されている。エミッタ領域の下には、ボロン（Ｂ）を含有したベースが形成されている。さらに、ベースの下にはリン（Ｐ）を含有したコレクタが形成されている。
【００１２】
シリコンゲルマニウムの混晶はベースおよびコレクタに亘っている。即ち、コレクタ−ベース間の接合部はシリコンゲルマニウムの混晶から成る。コレクタ−ベース間に逆バイアスを印加したときには、空乏層は、図１１のＤ１で示すように不純物濃度の低いコレクタ側へ大きく伸びる。
【００１３】
このとき、空乏層Ｄ１の領域にＳｉＧｅ層が含まれることにより、バイポーラ・トランジスタのコレクタ−ベース間接合耐圧（Ｂｖｃｂｏ）が低下する。これは、シリコンのエネルギーギャップが約１．１ｅＶであるのに対し、ゲルマニウムのエネルギーギャップが約０．６７ｅＶと低いこと、並びに、シリコンの降伏電界が約３０Ｖ／μｍであるのに対し、ゲルマニウムの降伏電界が約８Ｖ／μｍと低いことに因る。
【００１４】
このコレクタ−ベース間接合耐圧（ＢＶｃｂｏ）の低下は、コレクタ−ベース間接合耐圧と相関のあるエミッタ−コレクタ間耐圧（ＢＶｃｅｏ）の低下を招く。その結果、バイポーラ・トランジスタの動作電圧範囲が狭まるという問題がある。
【００１５】
従って、本発明の目的は、遮断周波数ｆＴを高くするためにベース−エミッタ間にヘテロ接合を有しつつも、エミッタ−コレクタ間耐圧が従来よりも高いバイポーラ・トランジスタを有する半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、第１の種類の半導体材料からなるコレクタ層と、前記コレクタ層に接し前記第１の種類の半導体材料からなる第１のベース部分および前記第１のべース部分に接し第２の種類の半導体材料からなる第２のベース部分を含むベース層と、前記ベース層に接し前記第１の種類の半導体材料からなり、該ベース層とヘテロ接合を形成するエミッタ層とを備える。
【００１７】
好ましくは、該半導体装置は、前記ベース層、前記エミッタ層および前記コレクタ層を有するバイポーラ・トランジスタと、該バイポーラ・トランジスタと同一チップ上に形成されたＭＩＳトランジスタとを備える。
【００１８】
好ましくは、前記第１の種類の半導体材料はシリコンであり、前記第２の種類の半導体材料はシリコンゲルマニウムである。
【００１９】
好ましくは、前記第１のべース部分の膜厚は、前記ベース層、前記エミッタ層および前記コレクタ層を有するバイポーラ・トランジスタが非飽和動作状態のときに前記コレクタ層と前記ベース層との接合部から延びる空乏層が前記第２のベース層に到達しないように設定されている。
【００２０】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板上にコレクタ用不純物を含む第１の種類の半導体材料から成る第１の層を形成する第１の層形成ステップと、不純物を含まない第１の種類の半導体材料からなる第２の層、不純物を含まない第２の種類の半導体材料からなる第３の層およびベース用不純物を含む第２の種類の半導体材料から成る第４の層、前記第１の層上に形成する第２から第４の層形成ステップと、エミッタ用不純物を含む第１の種類の半導体材料から成る第５の層を前記第４の層上に形成する第５の層形成ステップと、前記ベース用不純物を前記２の層にまで拡散させる拡散ステップとを具備する。
【００２１】
好ましくは、前記拡散ステップにおいて、前記ベース用不純物を前記２の層にまで拡散させるのと同時に、前記エミッタ用不純物を拡散させる。
【００２２】
好ましくは、前記第３の層の膜厚は、前記拡散ステップにおいて前記ベース用不純物が前記２の層にまで拡散するように決定されている。
【００２３】
好ましくは、前記第１の種類の半導体材料はシリコンであり、前記第２の種類の半導体材料はシリコンゲルマニウムである。
【００２４】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。また、以下の実施の形態において、Ｐ型の半導体に代えてＮ型の半導体を用いかつＮ型の半導体に代えてＰ型の半導体を用いても本発明または本実施の形態の効果を得ることができる。
【００２５】
図１は本発明に係る実施の形態に従ったＢＩＣＭＯＳ２００の模式的断面図である。図１には、一点鎖線を境として右にＭＩＳトランジスタ領域が示され、その左にヘテロ接合型バイポーラ・トランジスタ領域が示されている。
【００２６】
まず、バイポーラ・トランジスタ領域に形成されたバイポーラ・トランジスタを説明する。このバイポーラ・トランジスタは、Ｐ型のシリコン基板１０を有し、シリコン基板１０にＮ＋型の埋め込み層１２が形成され、この埋め込み層１２の上にＮ型のシリコン単結晶層１４が形成されている。埋め込み層１２には、Ｎ型の不純物としてヒ素（Ａｓ）が含有されており、シリコン単結晶層１４には、Ｎ型の不純物としてリン（Ｐ）が含有されている。
【００２７】
埋め込み層１２は、Ｎ＋型の引出層１６に接続され、引出層１６はＮ＋型のコンタクト層１８に接続され、さらに、コンタクト層１８はコレクタ電極Ｃに接続されている。引出層１６にはリン（Ｐ）が含有されており、コンタクト層１８にはヒ素（Ａｓ）が含有されている。
【００２８】
これにより、シリコン単結晶層１４は、埋め込み層１２、引出層１６およびコンタクト層１８を介して、コレクタ電極Ｃに電気的に接続され、バイポーラ・トランジスタのコレクタ層として作用する。埋め込み層１２、引出層１６およびコンタクト層１８は総てＮ＋型であるので、シリコン単結晶層１４とコレクタ電極Ｃとの間は低抵抗で接続されている。
【００２９】
シリコン単結晶層１４の上には、シリコン単結晶、シリコンゲルマニウムの混晶およびシリコン単結晶を連続してエピタキシャル成長させたＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０が設けられている。
【００３０】
このＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０のシリコンゲルマニウム（ＳｉＧｅ）の部分はボロン（Ｂ）を含有し、Ｐ型半導体になっている。このＰ型のシリコンゲルマニウムはバイポーラ・トランジスタのベース層の一部として作用する。ベース層はポリシリコン２２を介してベース電極Ｂに電気的に接続されている。
【００３１】
Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０の上にはＮ型不純物としてヒ素（Ａｓ）を含有したポリシリコン２４が隣接している。また、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０の下にはリン（Ｐ）を含有したシリコン単結晶層１４が隣接している。この状態で、熱処理が施されることによって、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０の上部および下部にそれぞれヒ素（Ａｓ）およびリン（Ｐ）が拡散する。その結果、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０の上部には、Ｎ型のエミッタ層が形成され、その下部にはＮ型のコレクタ層が形成され、さらに、それらの中間部にＰ型のベース層が形成される。これにより、ベース−エミッタ間にシリコンとシリコンゲルマニウムとから成るヘテロ接合が形成される。Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０内の構成は図２において詳述する。
【００３２】
エミッタ層はポリシリコン２４を介してエミッタ電極Ｅに電気的に接続されている。このようにして、ベース電極Ｂ、エミッタ電極Ｅおよびコレクタ電極Ｃを備えたＮＰＮバイポーラ・トランジスタが構成されている。勿論、ＮＰＮバイポーラ・トランジスタは通常複数形成され、その数は限定しない。また、ＮＰＮバイポーラ・トランジスタの各構成要素の導電型を変更し、ＰＮＰバイポーラ・トランジスタを構成してもよい。また、ＮＰＮバイポーラ・トランジスタおよびＰＮＰバイポーラ・トランジスタを混載させてもよい。
【００３３】
図２は、図１の２−２線に沿った断面における不純物濃度プロファイルおよびＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０のゲルマニウム含有率を示したグラフである。
【００３４】
このグラフの横軸は、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０の表面をゼロとしてシリコン基板１０へ向かったときの深さを示す。このグラフの左側の縦軸は不純物濃度を示し、その右側の縦軸はシリコンゲルマニウム中のゲルマニウム含有率を示している。
【００３５】
Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０において、その表面近傍にはポリシリコン２４からヒ素（Ａｓ）が拡散しており、それによりエミッタ層が形成されている。エミッタ領域の下には、ボロン（Ｂ）を含有したベース層が形成されている。さらに、ベース層の下にはシリコン単結晶層１４からリン（Ｐ）が拡散しており、それによりコレクタ層が形成されている。
【００３６】
シリコンゲルマニウムの混晶は、従来よりも薄くベース層の一部にのみ存在する。例えば、従来、約１５％のゲルマニウムを含有したシリコンゲルマニウムの厚さは約６０ｎｍであったが、本実施の形態によれば、その厚さは約２０ｎｍである。これにより、コレクタ層やコレクタ−ベース間の接合部には、シリコンゲルマニウムは存在せず、シリコン単結晶が存在する。
【００３７】
ベース−コレクタ間の接合は、ベース層の不純物のボロン（Ｂ）とコレクタ不純物のリン（Ｐ）の隣接部分である。ベース−コレクタ間の接合に逆バイアスを印加したときに、空乏層は、図２中のＤ２で示すように伸びる。即ち、空乏層は、不純物濃度（ヒ素濃度）の低いコレクタ側へ大きく伸び、不純物濃度（ボロン濃度）の高いベース側には僅かしか伸びない。ベース層のうち、空乏層が到達しない領域を第１のベース層Ｂ１とし、空乏層が到達する領域を第２のベース層Ｂ２とする。本実施の形態によれば、図２に示すように、第２のベース層Ｂ２にはシリコンゲルマニウムが存在せず、第１のベース層Ｂ１にのみシリコンゲルマニウムが存在する。それにより、シリコンゲルマニウムには空乏層が到達しない。第２のベース層Ｂ２の厚さは、例えば、約１０ｎｍである。これは、コレクタ−ベース間に約１ボルトの逆バイアスが印加されたときにベース側に伸びる空乏層を考慮したものである。但し、空乏層の伸びはベース層およびコレクタ層の不純物濃度にも依存するので、第２のベース層Ｂ２の厚さはこれらの不純物濃度をも考慮して決定される。
【００３８】
一般に、シリコンのエネルギーギャップが約１．１ｅＶであるのに対し、ゲルマニウムのエネルギーギャップが約０．６７ｅＶと低いこと、並びに、シリコンの降伏電界が約３０Ｖ／μｍであるのに対し、ゲルマニウムの降伏電界が約８Ｖ／μｍと低い。
【００３９】
しかし、本実施の形態によれば、空乏層の拡がるＤ２の領域にゲルマニウムが含まれないので、コレクタ−ベース間耐圧（ＢＶｃｂｏ）の低下を防ぐことができる。また、コレクタ−ベース間耐圧と相関のあるエミッタ−コレクタ間耐圧（ＢＶｃｅｏ）の低下を防ぐことができる。これらの結果、バイポーラ・トランジスタの動作電圧範囲が狭くならない。
【００４０】
即ち、本実施の形態に設けられたバイポーラ・トランジスタは、ヘテロ接合を有するので高い遮断周波数ｆＴを得ることができると共に、Ｄ２の領域にゲルマニウムが含まれないのでＢＶｃｂｏおよびＢＶｃｅｏの低下を防止できる。
【００４１】
図１を再度参照する。ＭＩＳトランジスタ領域には、ＰＭＯＳトランジスタが形成されている。シリコン基板１０の表面領域にＮ型のウェル３１が形成され、Ｎウェル３１内にＮ型のチャネル部３０を挟んで両側にＰ＋型のソース層３２およびＰ＋型のドレイン層３４が設けられている。また、チャネル部３０の上には、ゲート絶縁膜３６を介してゲート部３８が形成されている。さらに、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇがそれぞれソース層３２、ドレイン層３４およびゲート部３８に電気的に接続されている。このようにして、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇを備えたＰＭＯＳトランジスタが設けられている。シリコン基板１０の表面領域には、Ｎ型のウェル３１の他、Ｐ型のウェル３３も形成され、ウェル３３の領域内にはＮＭＯＳトランジスタ（図示せず）が設けられている。このようにして、ＭＩＳトランジスタ領域にはＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方を備えたＣＭＯＳが形成されている。
【００４２】
次に、本実施の形態によるＢＩＣＭＯＳ２００の製造方法を示す。本実施の形態によれば、例えば、面方位（１００）、比抵抗＝１０ｏｈｍ・ｃｍのＰ型シリコン基板１０を使用する。尚、図面の括弧内は導電型を示す。
【００４３】
図３（Ａ）に示すように、まず、シリコン基板１０を酸化することによって、シリコン酸化膜６１０を成膜する。シリコン酸化膜６１０上にパターニングされたフォトレジスト６１２を設ける。フォトレジスト６１２をマスクとして、ＮＰＮトランジスタのコレクタとなるＮ＋型の埋め込み層１２を形成する領域に、Ｎ型不純物のヒ素（Ａｓ）がイオン注入される。このイオン注入は、例えば、加速電圧が約５０ｋＶおよびドーズ量が約８ｘ１０１５ｃｍ−２の条件で処理される。
【００４４】
図３（Ｂ）を参照する。フォトレジスト６１２の除去後、約１０００℃の窒素（Ｎ２）雰囲気中において約６０分間アニールを行う。次に、約１０２５℃の酸素および水素（Ｏ２＋Ｈ２）雰囲気中において、約９分間酸化処理する。このとき埋め込み層１２上の酸化膜６１０は、ヒ素（Ａｓ）をイオン注入していない領域の酸化膜６１０に比べ厚く酸化される。埋め込み層１２上の酸化膜は、例えば、約２００ｎｍである。これにより、埋め込み層１２の周囲に約４０ｎｍの段差が形成される。この段差は、その後のフォトリソグラフィにおけるアラインメントの基準に用いられる。次に、約１１９０℃の窒素（Ｎ２）雰囲気中において、約２５分間アニールし、ヒ素を十分に拡散する。
【００４５】
図３（Ｃ）に示すように、次に、酸化膜６１０を除去し、リン（Ｐ）が約１×１０１６ｃｍ−３だけ添加されたエピタキシャル層６２０を約０．９μｍの厚さに成膜する。エピタキシャル層６２０は、例えば、不純物ガスＰＨ３およびシランガス（ＳｉＨ４）を用いて、圧力約４０００Ｐａおよび温度約１０５０℃の条件でエピタキシャル成長される。
【００４６】
図３（Ｄ）に示すように、次に、約２５ｎｍの厚さのシリコン酸化膜６３０を約８５０℃の熱酸化により成膜する。さらに、約３９０ｎｍの厚さのポリシリコン６４０、約３００ｎｍの厚さのシリコン酸化膜６５０をそれぞれ減圧ＣＶＤ法により成膜する。シリコン酸化膜６３０、ポリシリコン６４０またはシリコン酸化膜６５０を形成するときの熱により、埋め込み層１２がシリコン単結晶層６２０の下部に拡散される。
【００４７】
図４（Ａ）に示すように、次に、浅いＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を形成するために、フォトリソグラフィ技術とＲＩＥ法などの異方性エッチングにより、シリコン酸化膜６３０、ポリシリコン６４０またはシリコン酸化膜６５０をパターニングし、フォトレジストを除去する。
【００４８】
次に、シリコン酸化膜６５０をマスクとし、ＲＩＥ法などによる異方性エッチングにより、エピタキシャル層６２０を約０．５μｍの深さまでエッチングする。
【００４９】
図４（Ｂ）に示すように、次に、減圧ＣＶＤ法などにより、シリコン酸化膜６６０を堆積する。次に、深いＳＴＩを形成するために、素子を取り囲むように、開口幅約１．０μｍのフォトレジストをパターニングする。このフォトレジストをマスクとして、ＲＩＥ法などによる異方性エッチングによりシリコン酸化膜６６０を除去し、さらに、フォトレジストを剥離する。
【００５０】
図４（Ｃ）に示すように、次に、シリコン酸化膜６６０をマスクとしてＲＩＥ法などによる異方性エッチングを施し、例えば、深さ約５μｍのトレンチ６７０を形成する。
【００５１】
図４（Ｄ）に示すように、次に、加速電圧約３５ＫｅＶ、ドーズ量５×１０１３ｃｍ―２の条件でボロンをトレンチ６７０の底にイオン注入する。これは、ＳＴＩの素子分離の耐圧を高めるためである。
【００５２】
図５（Ａ）に示すように、次に、フッ化アンモニウム（ＮＨ４Ｆ）などによるエッチングによりシリコン酸化膜６６０を除去する。次に、約１０００℃で酸化することによってトレンチ６７０の内壁に約３５ｎｍの厚さのシリコン酸化膜６８０を成膜する。次に、減圧ＣＶＤ法などにより、トレンチ６７０の内壁に約２００ｎｍの厚さのシリコン酸化膜６９０を２００ｎｍ成膜する。
【００５３】
図５（Ｂ）に示すように、次に、減圧ＣＶＤ法などにより約１．４μｍの厚さのポリシリコンを堆積し、ＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）法などによりこれをエッチングバックすることによって、トレンチ６７０のみにポリシリコン７００が充填される。このようにして素子分離部４０が形成される。
【００５４】
図５（Ｃ）に示すように、次に、減圧ＣＶＤ法などにより約６５０ｎｍの厚さのシリコン酸化膜７１０を成膜する。
【００５５】
図５（Ｄ）に示すように、次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いてポリシリコン６４０の表面まで均一に研磨およびエッチングする。
【００５６】
図６（Ａ）に示すように、次に、ＣＤＥ法などによりポリシリコン６４０をエッチングし、フッ化アンモニウム（ＮＨ４Ｆ）などによりシリコン酸化膜６３０をエッチングする。その後、約８５０℃で酸化することにより約１５ｎｍの厚さのシリコン酸化膜７２０を成膜する。
【００５７】
図６（Ｂ）に示すように、次に、ＮＰＮバイポーラ・トランジスタのコレクタ部にリン（Ｐ）をイオン注入する。このイオン注入は、例えば、加速電圧が約５０ｋＶおよびドーズ量が約１．５×１０１５ｃｍ―２の条件で処理される。その後、約９５０℃の窒素（Ｎ２）雰囲気中において、約６０分間アニールすることにより、リンが十分に拡散され、引出層１６が形成される。
【００５８】
図６（Ｃ）に示すように、次に、Ｐ型ウェル領域に選択的にボロンイオン（Ｂ＋）をイオン注入する。このイオン注入は、加速電圧が約４００ｋＶおよびドーズ量が約２×１０１３ｃｍ―２の条件、および、加速電圧が約１６０ｋＶおよびドーズ量が約１．１×１０１２ｃｍ―２の条件で処理される。これらの条件によるイオン注入により、シリコン基板１０の深さ方向に向かって濃度が上昇するプロファイル（レトログレード型プロファイル）が形成される。これにより、Ｐ型ウェルのシート抵抗を低くすることができる。
【００５９】
次に、Ｎ型ウェル領域に選択的にリンイオン（Ｐ＋＋）をイオン注入する。このイオン注入は、加速電圧が約３４０ｋＶおよびドーズ量が約５．０×１０１３ｃｍ―２の条件で処理される。
【００６０】
さらに、約１０５０℃の窒素（Ｎ２）雰囲気中において、約０．５分間アニールする。これにより、Ｐ型ウェル領域およびＮ型ウェル領域の不純物が拡散されて、Ｐ型ウェル３３およびＮ型ウェル３１が形成される。
【００６１】
次に、ＮＭＯＳチャネル領域（図示せず）に選択的にボロンイオン（Ｂ＋）を注入する。このイオン注入は、加速電圧が約１２０ｋＶおよびドーズ量が約８×１０１２ｃｍ―２の条件、および、加速電圧が約２５ｋＶおよびドーズ量が約２．８×１０１２ｃｍ―２の条件で処理される。
【００６２】
次に、ＰＭＯＳチャネル領域に選択的にリンイオン（Ｐ＋＋）を注入する。このイオン注入は、加速電圧が約１５０ｋＶおよびドーズ量が約１．６×１０１３ｃｍ―２の条件、および、加速電圧が約１５０ｋＶおよびドーズ量が約１．８×１０１３ｃｍ―２の条件で処理される。さらに、ＰＭＯＳチャネル領域には、ボロンイオン（Ｂ＋）が、加速電圧約２０ｋＶおよびドーズ量約ドーズ＝４．８×１０１２ｃｍ―２の条件で注入される。これにより、チャネル部３０が形成される。
【００６３】
図６（Ｄ）を参照して、次に、フッ化アンモニウム（ＮＨ４Ｆ）などによりシリコン酸化膜７２０をエッチングした後、約８５０℃で酸化することにより、約９ｎｍの厚さのシリコン酸化膜から成るゲート絶縁膜３６を成膜する。次に、ポリシリコンを減圧ＣＶＤなどにより約３００ｎｍの厚さに堆積し、ヒ素をイオン注入する。このイオン注入は、例えば、加速電圧が約４０ｋＶおよびドーズ量が約１×１０１５ｃｍ―２の条件で処理される。次に、フォトリソグラフィ技術およびＲＩＥ法などのエッチングを用いて、このポリシリコンをエッチングして、ゲート部３８が形成される。
【００６４】
図７（Ａ）に示すように、次に、ＮＭＯＳトランジスタのソースおよびドレイン部分（図示せず）、Ｎ型ウェル引き出し部分（図示せず）およびＮＰＮバイポーラ・トランジスタの引出層１６にヒ素イオン（Ａｓ＋）を選択的に注入する。このイオン注入は、例えば、加速電圧が約５０ｋＶおよびドーズ量が約５×１０１５ｃｍ−２の条件で処理される。
【００６５】
次に、ＰＭＯＳトランジスタのソースおよびドレイン部分３２、３４、Ｐウェル引き出し部分（図示せず）にボロンイオン（Ｂ＋）を選択的に注入する。このイオン注入は、加速電圧が約３５ｋＶおよびドーズ量が約３．０×１０１５ｃｍ−２の条件で処理される。この工程において、ＰＭＯＳトランジスタのソース層３２およびドレイン層３４が形成され、ＮＰＮバイポーラ・トランジスタのコンタクト層１８が形成される。
【００６６】
図７（Ｂ）に示すように、次に、ＣＶＤ法により約２００ｎｍの厚さのシリコン酸化膜７３０を堆積する。その後、フォトリソグラフィ技術とフッ化アンモニウムによるエッチングを用いて、ＮＰＮバイポーラ・トランジスタの素子領域のシリコン酸化膜を除去し、エピタキシャル層６２０（以下、シリコン単結晶層１４という）を露出させる。
【００６７】
図７（Ｃ）に示すように、次に、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）およびシリコン（Ｓｉ）を連続してエピタキシャル成長させることによりＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０が形成される。このエピタキシャル成長は、シリコン単結晶層１４上にシリコン単結晶を選択的に成長させ、同時に、シリコン単結晶層１４上が露出していない領域にはポリシリコンを成膜させる条件で処理される。
【００６８】
より詳細には、次の条件で成膜する。
【００６９】
まず、シリコン単結晶層１４が露出してない部分の膜荒れを防止するために、約４０ｎｍの厚さのノンドープトシリコンを成膜する。このときの圧力は、例えば、０．１３Ｐａ以上かつ１．３×１０４Ｐａ以下に設定し、温度は約６００℃に設定する。さらに、キャリアガスは水素（Ｈ２）とし、ソースガスはシラン（ＳｉＨ４）とする。
【００７０】
次に、約２０ｎｍの厚さのノンドープトシリコンゲルマニウム（Ｓｉ（１−Ｘ）Ｇｅ（Ｘ）　）を成膜する。このとき、Ｘ＝０．２である。また、このときの圧力は、例えば、０．１３Ｐａ以上１．３Ｘ１０４Ｐａ以下に設定し、温度は約６００℃に設定する。さらに、キャリアガスは水素（Ｈ２）とし、ソースガスは、シラン（ＳｉＨ４）および水素化ゲルマニウム（ＧｅＨ４）とする。
【００７１】
次に、Ｐ型不純物としてボロンを添加した約３０ｎｍの厚さのドープトシリコンゲルマニウム（Ｓｉ（１−Ｘ）Ｇｅ（Ｘ）　）を成膜する。このときの圧力は、例えば、０．１３Ｐａ以上１．３×１０４Ｐａ以下に設定し、温度は約６００℃に設定する。キャリアガスは水素（Ｈ２）とし、ソースガスはシラン（ＳｉＨ４）および水素化ゲルマニウム（ＧｅＨ４）とする。この水素化ゲルマニウム（ＧｅＨ４）の流量を変化させることにより、シリコンゲルマニウム（Ｓｉ（１−Ｘ）Ｇｅ（Ｘ）　）のＸをコレクタ側からエミッタ側に向かって０．２から０に次第に変化させることができる。それによって、図２に示すように深さ６０ｎｍから３０ｎｍにかけてゲルマニウム含有率を次第に減少させることができる。
【００７２】
ドープトシリコンゲルマニウムを成膜するとき、シリコンゲルマニウム膜中のボロン濃度が約８×１０１８ｃｍ−３に一定になるように、水素化ボロン（Ｂ２Ｈ６）ガスが添加される。
【００７３】
次に、約３０ｎｍの厚さのシリコン膜が成長される。このときの圧力は、例えば、０．１３Ｐａ以上かつ１．３×１０４Ｐａ以下に設定し、温度は約６００℃に設定する。キャリアガスは水素（Ｈ２）とし、ソースガスはシラン（ＳｉＨ４）とする。このシリコン膜を成長させるとき、シリコン膜中のボロン濃度が約８×１０１８ｃｍ−３に一定になるように、水素化ボロン（Ｂ２Ｈ６）ガスが添加される。
【００７４】
このような工程を経てＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０が形成される。尚、シリコン単結晶層１４上には、単結晶のシリコン（Ｓｉ）−シリコンゲルマニウム（ＳｉＧｅ）−シリコン（Ｓｉ）の積層膜２２０が形成される。一方で、シリコン単結晶層１４以外のシリコン酸化膜やポリシリコン上には、多結晶のシリコン（Ｓｉ）−シリコンゲルマニウム（ＳｉＧｅ）−シリコン（Ｓｉ）の積層膜７４０が形成される。
【００７５】
図７（Ｄ）に示すように、次に、ＣＶＤ法などによりシリコン酸化膜を堆積し、これをパターニングしてＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０上にシリコン酸化膜７５０を形成する。次に、ＣＶＤ法などにより約２００ｎｍの厚さのポリシリコン７６０を堆積する。
【００７６】
図８（Ａ）に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法などのエッチングを用いて、ポリシリコン７６０および多結晶のＳｉ−ＳｉＧｅ−Ｓｉ積層膜７４０をエッチングする。
【００７７】
図８（Ｂ）に示すように、次に、ＣＶＤ法によりシリコン酸化膜７７０およびシリコン窒化膜７８０をそれぞれ約１００ｎｍ堆積する。
【００７８】
図８（Ｃ）に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法などのエッチングを用いて、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０上のシリコン窒化膜７８０、シリコン酸化膜７７０およびポリシリコン７６０を連続してエッチングする。次に、Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜２２０のうち、シリコン単結晶層１４の上に堆積したノンドープトシリコン膜にコレクタ用のリンをイオン注入する。このイオン注入は、例えば、加速電圧が約２００ｋＶおよびドーズ量が約５×１０１１ｃｍ−２の条件で処理される。
【００７９】
図８（Ｄ）に示すように、次に、減圧ＣＶＤ法により約１００ｎｍの厚さのシリコン窒化膜を堆積し、さらに、これをＲＩＥ法を用いて等方的にエッチングすることにより、シリコン窒化膜から成る側壁７９０が形成される。
【００８０】
図９（Ａ）に示すように、次に、フッ化アンモニウム（ＮＨ４Ｆ）などを用いたエッチングにより、シリコン酸化膜７５０をエッチングする。
【００８１】
図９（Ｂ）に示すように、次に、ＣＶＤ法などにより、約２００ｎｍの厚さのポリシリコン８００を堆積する。ポリシリコン８００に、ヒ素をイオン注入する。このイオン注入は、加速電圧が約５０ｋＶおよびドーズ量が約１×１０１６ｃｍ―２の条件で処理される。
【００８２】
図９（Ｃ）に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、エミッタ層と接続するポリシリコン２４が形成される。次に、例えば、約９００℃の窒素（Ｎ２）雰囲気中において、約１０分間アニールする。これにより、ポリシリコン２４内の不純物がＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０の上部に拡散され、かつ、ポリシリコン２４内の不純物が活性化される。
【００８３】
次に、ＣＶＤ法などによりシリコン酸化膜８１０を堆積し、これをＣＭＰ法により平坦化する。その後、コンタクトホールを形成し、アルミニウム配線により電極を形成する。このようにして、バイポーラ・トランジスタおよびＭＯＳトランジスタの両方を有するＢＩＣＭＯＳ２００が一連のプロセスにより完成される（図１）。
【００８４】
尚、上述した製造プロセスの条件は１つの実施の形態として記載されたものであり、従って、圧力、温度、加速電圧等は上述の値に限定されない。また、各工程において形成される構成要素の膜厚等も上述の値に限定されない。
【００８５】
【発明の効果】
本発明に従った半導体装置は、遮断周波数ｆＴを高くするためにベース−エミッタ間にヘテロ接合を有しつつも、エミッタ−コレクタ間耐圧を従来よりも高くすることができる。
【００８６】
本発明に従った半導体装置の製造方法は、遮断周波数ｆＴを高くするためにベース−エミッタ間にヘテロ接合を有しつつも、エミッタ−コレクタ間耐圧が従来よりも高いバイポーラ・トランジスタを備えた半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従ったＢＩＣＭＯＳ２００の模式的断面図。
【図２】図１の２−２線に沿った断面における不純物濃度プロファイルおよびＳｉ−ＳｉＧｅ−Ｓｉ積層膜２２０のゲルマニウム含有率を示したグラフ。
【図３】ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図４】図３に続く、ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図５】図４に続く、ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図６】図５に続く、ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図７】図６に続く、ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図８】図７に続く、ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図９】図８に続く、ＢＩＣＭＯＳ２００の製造方法を示す素子断面図。
【図１０】Ｓｉ−Ｇｅを用いた従来のＢＩＣＭＯＳの模式的断面図。
【図１１】図１０のＡ−Ａ線に沿った素子断面の不純物濃度プロファイルおよびシリコンゲルマニウムのゲルマニウム含有率を示すグラフ。
【符号の説明】
２００　ＢＩＣＭＯＳ
１０　半導体基板
１２　埋め込み層
１４　シリコン単結晶層
１６　引出層
１８　コンタクト層
２４　ポリシリコン
２２０　Ｓｉ−ＳｉＧｅ−Ｓｉ積層膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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