(57)【要約】【課題】初期化を必要とする半導体記憶素子を含む半導体記憶システムにおいて、その半導体記憶素子の初期化処理に係るパフォーマンスを向上させる。【解決手段】第１の半導体記憶素子と第２の半導体記憶素子とを備える半導体記憶システムを想定する。第１の半導体記憶素子は外部から制御するためのアドレスバス、データバス及びコントロールバスと、内部の第２の半導体記憶素子から制御するためのバスとを有し、更に、読み書きの動作をする前に初期化の操作をされることが必要である。第２の半導体記憶素子は外部から制御するためのアドレスバス、データバス及びコントロールバスと、内部の第１の半導体記憶素子から制御するためのバスとを有し、更に、第１の半導体記憶素子を初期化するシーケンサを内蔵する。ここで、所定のトリガにより、第２の半導体記憶素子内蔵のシーケンサが動作し第１の半導体記憶素子の初期化を行なう。【選択図】        図１
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【特許請求の範囲】
【請求項１】
一つ又は複数の第１の半導体記憶素子と、一つ又は複数の第２の半導体記憶素子とを備える、半導体記憶システムにおいて、
上記の第１の半導体記憶素子は、半導体記憶システム外部から制御するためのアドレスバス、データバス及びコントロールバスと、半導体記憶システム内部の第２の半導体記憶素子から制御するための内部バスとを有し、更に上記の第１の半導体記憶素子は、読み書きの動作をする前に初期化の操作をされるものであり、
上記の第２の半導体記憶素子は、半導体記憶システム外部から制御するためのアドレスバス、データバス及びコントロールバスと、半導体記憶システム内部の第１の半導体記憶素子から制御するための内部バスとを有し、更に、第１の半導体記憶素子を初期化するシーケンサを内蔵し、
電源電圧の立ち上がり又は外部から第２の半導体記憶素子への制御をトリガとして、第２の半導体記憶素子に内蔵されるシーケンサが動作し、第１の半導体記憶素子の初期化を行なうことを特徴とする、
半導体記憶システム。
【請求項２】
一つ又は複数の第１の半導体記憶素子と、一つ又は複数の第２の半導体記憶素子とを備える、半導体記憶システムにおいて、
上記の第１の半導体記憶素子は、半導体記憶システム外部から制御するためのアドレスバス、データバス及びコントロールバスと、半導体記憶システム内部の第２の半導体記憶素子から制御するための内部バスとを有し、更に、その内部バスに対しデータを送受信する際にデータの圧縮又は伸長をする機能部を有し、
上記の第２の半導体記憶素子は、半導体記憶システム外部から制御するためのアドレスバス、データバス及びコントロールバスと、半導体記憶システム内部の第１の半導体記憶素子から制御するための内部バスとを有し、更に、その内部バスを経由して第１の半導体記憶素子の故障診断を行うシーケンサを内蔵し、
電源電圧の立ち上がり又は外部から第２の半導体記憶素子への制御をトリガとして、第２の半導体記憶素子に内蔵される上記シーケンサが動作し、上記のデータの圧縮又は伸縮する機能部を介して第１の半導体記憶素子の記憶診断を行なうことを特徴とする、
半導体記憶システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体記憶素子を搭載した半導体記憶システムにおいて、内部バスを使用する半導体記憶素子に関する。
【０００２】
【従来の技術】
初期化が必要な、ＲＡＭやＤＲＡＭ等の半導体記憶素子（以下、第１の半導体記憶素子と言う。）と、ＲＯＭ等の別の半導体記憶素子（以下、第２の半導体記憶素子と言う。）とを含む従来の一般的な半導体記憶システムは、メモリコントローラを備える制御回路であるＣＰＵのコントロール下にある。
【０００３】
従来の半導体記憶システムでは、第１の半導体記憶素子への初期化動作は、ＣＰＵが各種外部バスを利用して行うため、全体パフォーマンス向上には自ずと限度が生じやすくなる。そうすると電源投入後、初期化以降の実動作に入るまで相応の時間が必ず消費されることになる。
【０００４】
更に、半導体記憶システムの第１の半導体記憶素子として例えば製造者の異なる半導体記憶素子が設置され、それがＣＰＵに（新たに）接続されることになると、ＣＰＵはその半導体記憶素子に適合する初期化シーケンスのプログラムにより初期化動作を行なわなくてはならないことになる。なぜなら、（製造者が異なること等により）半導体記憶素子の種類が異なれば、必要とされる初期化動作が一般的には異なるからである。半導体記憶素子が異なる限り、異なる初期化シーケンスのプログラムを作成せねばならない、ということは、半導体記憶システムを置換する場合の障害事由である。
【０００５】
特許文献１は、電源投入後に所定の初期設定を必要とするメモリを処理対象として、ＣＰＵに負荷を与えることなくメモリの初期化処理を実行するメモリ初期化装置を開示する。また、特許文献２は、ＲＯＭに格納されている診断及び初期化プログラムによりマイクロプロセッサ等の処理装置がメモリの診断及び初期化を行う、装置起動時のメモリ診断初期化装置を開示する。
【０００６】
【特許文献１】
特開平１１−２５９３５６号公報
【特許文献２】
特開平９−２５９０４９号公報
【０００７】
【発明が解決しようとする課題】
本発明は、初期化を必要とする半導体記憶素子を含む半導体記憶システムにおいて、その半導体記憶素子の初期化処理に係るパフォーマンスを向上させることを目的とする。また、半導体記憶システムの中の、初期化が必要な半導体記憶素子の種類毎に、ＣＰＵに対応を分けさせる煩を回避する、半導体記憶システムを作成することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、上記の目的を達成するために為されたものである。本発明に係る半導体記憶システムは、一つ又は複数の第１の半導体記憶素子と、一つ又は複数の第２の半導体記憶素子とを備える半導体記憶システムである。その半導体記憶システムにおいて、
上記の第１の半導体記憶素子は、半導体記憶システム外部から制御するためのアドレスバス、データバス及びコントロールバスと、半導体記憶システム内部の第２の半導体記憶素子から制御するための内部バスとを有し、更に上記の第１の半導体記憶素子は、読み書きの動作をする前に初期化の操作をされるものであり、
上記の第２の半導体記憶素子は、半導体記憶システム外部から制御するためのアドレスバス、データバス及びコントロールバスと、半導体記憶システム内部の第１の半導体記憶素子から制御するための内部バスとを有し、更に、第１の半導体記憶素子を初期化するシーケンサを内蔵し、
電源電圧の立ち上がり又は外部から第２の半導体記憶素子への制御をトリガとして、第２の半導体記憶素子に内蔵されるシーケンサが動作し、第１の半導体記憶素子の初期化を行なうことを特徴とする。
【０００９】
【発明の実施の形態】
以下において、図面を参照しつつ本発明に係る好適な実施の形態を説明する。その前提として、現在の一般的な半導体記憶システムの概略を、先ず、示す。
【００１０】
図１２は、従来技術に係る半導体記憶システム５４とＣＰＵ２とのブロック接続図である。ここでのＣＰＵ２は、メモリコントローラを備える制御回路を含む。上記の半導体記憶システム５４は、初期化が必要な第１の半導体記憶素子５６と、第２の半導体記憶素子５８とを含む。
【００１１】
図１２に示すように、ＣＰＵ２と、第１の半導体記憶素子５６及び第２の半導体記憶素子５８とは、第１のコントロールバス１０、アドレスバス１２、データバス１４及び第２のコントロールバスなどの、外部バスにより接続されている。具体的に述べると、第１のコントロールバス１０は、ＣＰＵ２が第１の半導体記憶素子５６に対してデータを読み書きする際のコントロールバスである。アドレスバス１２は、ＣＰＵ２が指定する第１の半導体記憶素子５６及び第２の半導体記憶素子５８のアドレスのための外部バスであり、半導体記憶システム５４内でコモン接続されている。同様にデータバス１４は、ＣＰＵ２が第１の半導体記憶素子５６及び第２の半導体記憶素子５８に対して記憶データを入出力する経路たる外部バスであり、半導体記憶システム５４内でコモン接続されている。更に第２のコントロールバス１６は、ＣＰＵ２が第２の半導体記憶素子５８に対してデータを読み書きする際のコントロールバスである。
【００１２】
上述のように、第１の半導体記憶素子５６は初期化が必要とされる素子である。この第１の半導体記憶素子５６の初期化の際の、ＣＰＵ２及び半導体記憶システム５４の動作及び問題点について述べる。なお、後でも説明するが、図１３にて半導体記憶素子に対する初期化動作のフローチャートの例を示す。
【００１３】
ＣＰＵ２及び半導体記憶システム５４の全体に電源投入されると、ＣＰＵ２が初期化動作（例えば、図１３）を第１の半導体記憶素子５６に対して、上記各種外部バスを利用して行う。つまり、ＣＰＵ２及び外部バスが使用されるため、全体パフォーマンス向上には自ずと限度が生じやすくなる。そうすると電源投入後、初期化以降の実動作に入るまで相応の時間が消費されることになる。
【００１４】
更に、半導体記憶システム５４の第１の半導体記憶素子５６として、例えば製造者の異なる半導体記憶素子が設置されると以下のような問題が生じる。つまり、（例えば）製造者の異なる半導体記憶素子がＣＰＵ２に（新たに）接続されるならば、ＣＰＵ２はその半導体記憶素子に適合する初期化シーケンスのプログラムにより初期化動作を行なわなくてはならない。なぜなら、（製造者が異なること等により）半導体記憶素子の種類が異なれば、必要とされる初期化動作が一般的には異なるからである。半導体記憶素子が異なる限り、異なる初期化シーケンスのプログラムを作成せねばならない、ということは、現状では、半導体記憶システムを置換する場合の障害事由となっている。
【００１５】
以上が、比較例としての現在の一般的な半導体記憶システムの概略である。
【００１６】
実施の形態１．
続いて、図１にて、本発明の実施の形態１に係る半導体記憶システム４とＣＰＵ２とのブロック接続図を示す。この半導体記憶システム４は、初期化が必要な第１の半導体記憶素子６と、第２の半導体記憶素子８とを含む。
【００１７】
図１に示すように、ＣＰＵ２と、第１の半導体記憶素子６及び第２の半導体記憶素子８とは、図１２の従来技術のものと同様に、第１のコントロールバス１０、アドレスバス１２、データバス１４及び第２のコントロールバス１６などの、外部バスにより接続されている。
【００１８】
本発明の実施の形態１においては、第２の半導体記憶素子８が第１の半導体記憶素子６のための初期化シーケンサ２２を備える。更に、第２の半導体記憶素子８と第１の半導体記憶素子６とは、内部バス（１８、２０）により接続される。内部バスの一方はシリアルクロックのバス（以下、ＳＣＬと表す。）１８であり、もう一方はアドレス及びデータを入出力するデータ信号のバス（以下、ＳＤＡと表す。）２０である。これら内部バス（ＳＣＬ１８、ＳＤＡ２０）は「Ｉ２Ｃバス」を構成するバスである。
【００１９】
図１３の半導体記憶素子に対する初期化動作のフローチャート例による、第１の半導体記憶素子６の初期化の際の半導体記憶システム４の動作を説明する。
【００２０】
（ステップＳ０２）；半導体記憶システム４の全体に電源投入され、第２の半導体記憶素子８に内蔵された電圧検出器（図示せず。）が所定の電圧値以上になったことを検出する。
【００２１】
（ステップＳ０４）；上記の電圧検出器の検出により、初期化シーケンサ２２は、ＳＣＬ１８及びＳＤＡ２０を使用して、初期化のシーケンスを第１の半導体記憶素子６に対して実行する。まず、初期化シーケンサ２２は、ＳＣＬ１８とＳＤＡ２０の信号線に図２に示す波形を５回連続して送り、先頭番地を５回連続して読み出そうとする。
【００２２】
なお、前にも説明したように、図１３の初期化のシーケンスは一つの例示である。従ってステップＳ０４の波形も一つの例に過ぎない。下記のステップＳ０６、ステップＳ０８の波形も同様である。
【００２３】
（ステップＳ０６）；次に初期化シーケンサ２２は、ＳＣＬ１８とＳＤＡ２０の信号線に図３に示す波形を送り、先頭番地に“ＦＦＦＦｈ”を書き込む。
【００２４】
（ステップＳ０８）；次に初期化シーケンサ２２は、ＳＣＬ１８とＳＤＡ２０の信号線に図４に示す波形を送り、先頭番地に“００００ｈ”を書き込む。
【００２５】
（ステップＳ１０）；以上のシーケンスで問題が生じなければ、初期化シーケンスが完了する。
【００２６】
実施の形態１に係る半導体記憶システム４を利用すれば、該半導体記憶システム４を制御するＣＰＵ２は、初期化処理を実行する必要が無く、即座に第１の半導体記憶素子６を使用することが可能になる。このことは、ＣＰＵ２への負荷の低減、及びＣＰＵ２を含む半導体記憶システム４全体のパフォーマンスの向上に繋がる。
【００２７】
更に、多種多様な初期化処理を必要とする半導体記憶素子を使用する場合でも、ＣＰＵ２側に夫々に対応した初期化シーケンスのプログラムを準備する必要がなく、よって利用者はそれらプログラムを作成する必要も無い。
【００２８】
上述の実施の形態１における初期化シーケンサ２２では、シーケンス実行開始のトリガを、電源電圧の（増大）変動に置いている。第２の半導体記憶素子８の内部に初期化シーケンサ２２を制御するためのレジスタ（図示せず。）を設定し、そのレジスタに所定値が書き込まれることを初期化シーケンサ２２のトリガとすることも可能である。このようにすることで、ＣＰＵ２から所望の時点にて第１の半導体記憶素子６が初期化され得ることになる。
【００２９】
実施の形態２．
図５は、本発明の実施の形態２に係る半導体記憶システム３４とＣＰＵ２とのブロック接続図を示す。この半導体記憶システム３４は、第１の半導体記憶素子３６と、第２の半導体記憶素子３８とを含む。
【００３０】
更に本発明の実施の形態２では、第２の半導体記憶素子３８が第１の半導体記憶素子３６のための故障診断シーケンサ２４を備え、第１の半導体記憶素子３６はデータ圧縮伸長機能部２６を備える。その余の構成は実施の形態１の半導体記憶システム６と略同一であるため、説明は省略する。
【００３１】
続いて、図６に示される半導体記憶素子に対する故障診断シーケンスのフローチャート例による、第１の半導体記憶素子３６への故障診断の際の半導体記憶システム３４の動作を説明する。
【００３２】
（ステップＳ１０２）；半導体記憶システム３４の全体に電源投入され、第２の半導体記憶素子３８に内蔵された電圧検出器（図示せず。）が所定の電圧値以上になったことを検出する。
【００３３】
（ステップＳ１０４、ステップＳ１０６）；上記の電圧検出器の検出により、故障診断シーケンサ２４は、ＳＣＬ１８及びＳＤＡ２０を使用して、故障診断のシーケンスを第１の半導体記憶素子３６に対して開始する。まず、故障診断シーケンサ２４は、ＳＣＬ１８とＳＤＡ２０の信号線に図７に示す波形を送る。この図７の波形は、“００００ｈ”のデータの“Ｂｌｏｃｋ  Ｗｒｉｔｅ”（ブロック書き込み）を第１の半導体記憶素子３６に１回だけ行うものである。図７の波形ではＢｌｏｃｋ０のアドレスを指定している（ステップＳ１０４）。これが第１の半導体記憶素子３６に入力されると、第１の半導体記憶素子３６のデータ圧縮伸長機能部２６が、Ｂｌｏｃｋ０（ブロック０）の２Ｋ−ｗｏｒｄ（２Ｋワード）の全領域に対して上記“００００ｈ”のデータを書き込む（ステップＳ１０６）。
【００３４】
（ステップＳ１０８、ステップＳ１１０）；ブロックの番号がインクリメントされつつ、Ｂｌｏｃｋ３１（ブロック３１）まで上記のステップＳ１０６の内容が実行される。
【００３５】
ステップＳ１０６、ステップＳ１０８及びステップＳ１１０のループが終了すると、第１の半導体記憶素子３６のＢｌｏｃｋ０（ブロック０）からＢｌｏｃｋ３１（ブロック３１）までの全領域において、“００００ｈ”が記録されていることが想定される。
【００３６】
（ステップＳ１１２）；故障診断シーケンサ２４は、アドレスをＢｌｏｃｋ０（ブロック０）に戻す。
【００３７】
（ステップＳ１１４）；故障診断シーケンサ２４は、Ｂｌｏｃｋ全体の読み取りを行う。例えば、図８に示される波形がＳＣＬ１８・ＳＤＡ２０を介して送られる。図８の波形は、Ｂｌｏｃｋ全体の読み取りを行うための波形（「Ｂｌｏｃｋ  Ｒｅａｄ」を行う波形）の例である。ここで圧縮伸長機能部２６は、Ｂｌｏｃｋの全領域に係る読み取りの結果を圧縮して１ワードのデータとし、ＳＤＡに出力する。このとき対象のＢｌｏｃｋにおいて、１ビットでも異常なデータ、つまり本例では“１”のデータがあれば、ＳＤＡ２０に出力される１ワードのデータにエラーが生じている旨が含まれる。具体的には、例えば１ワード・データのＤＱビットに“１”が立てられる。対象のＢｌｏｃｋにおいて異常なデータがなければ、“００００ｈ”がＳＤＡ２０に出力される。
【００３８】
エラーが生じている場合は、ステップＳ１１６に進む。エラーが生じていない場合は、ステップＳ１１８に進む。
【００３９】
（ステップＳ１１６）；エラー検出時には、故障診断シーケンサ２４の中の所定のレジスタにエラーが発生したことが記載される。つまり、該レジスタにエラー発生のブロックのＢｌｏｃｋ  Ｎｏ．と上記ＤＱビットの内容とが出力される。
【００４０】
（ステップＳ１１８）；故障診断シーケンサ２４は、ＳＣＬ１８とＳＤＡ２０の信号線に図９に示す波形を送る。この図９の波形は、“ＦＦＦＦｈ”のデータの“Ｂｌｏｃｋ  Ｗｒｉｔｅ”（ブロック書き込み）を第１の半導体記憶素子３６に１回だけ行うものである。これが第１の半導体記憶素子３６に入力されると、第１の半導体記憶素子３６のデータ圧縮伸長機能部２６が、Ｂｌｏｃｋの２Ｋ−ｗｏｒｄ（２Ｋワード）の全領域に対して上記“ＦＦＦＦｈ”のデータを書き込む。
【００４１】
（ステップＳ１２０、ステップＳ１２２）；ブロックの番号がインクリメントされつつ、Ｂｌｏｃｋ３１（ブロック３１）まで上記のステップＳ１１４、ステップＳ１１８の内容が実行される。
【００４２】
ステップＳ１１４、ステップＳ１１８、ステップＳ１２０及びステップＳ１２２のループが終了すると、第１の半導体記憶素子３６のＢｌｏｃｋ０（ブロック０）からＢｌｏｃｋ３１（ブロック３１）までの全領域において、“ＦＦＦＦｈ”が記録されていることが想定される。
【００４３】
（ステップＳ１２４）；故障診断シーケンサ２４は、アドレスをＢｌｏｃｋ０（ブロック０）に戻す。
【００４４】
（ステップＳ１２６）；故障診断シーケンサ２４は、Ｂｌｏｃｋ全体の読み取りを行う。例えば、図１０に示される波形がＳＣＬ１８・ＳＤＡ２０を介して送られる。図１０の波形は、Ｂｌｏｃｋ全体の読み取りを行うための波形（「Ｂｌｏｃｋ  Ｒｅａｄ」を行う波形）の例である。ここで圧縮伸長機能部２６は、Ｂｌｏｃｋの全領域に係る読み取りの結果を圧縮して１ワードのデータとし、ＳＤＡに出力する。このとき対象のＢｌｏｃｋにおいて、１ビットでも異常なデータ、つまり本例では“０”のデータがあれば、ＳＤＡ２０に出力される１ワードのデータにエラーが生じている旨が含まれる。具体的には、例えば１ワード・データのＤＱビットが“０”にセットされる。対象のＢｌｏｃｋにおいて異常なデータがなければ、“ＦＦＦＦｈ”がＳＤＡ２０に出力される。
【００４５】
エラーが生じている場合は、ステップＳ１２８に進む。エラーが生じていない場合は、ステップＳ１３０に進む。
【００４６】
（ステップＳ１２８）；エラー検出時には、故障診断シーケンサ２４の中の所定のレジスタにエラーが発生したことが記載される。つまり、該レジスタにエラー発生のブロックのＢｌｏｃｋ  Ｎｏ．と上記ＤＱビットの内容とが出力される。
【００４７】
（ステップＳ１３０、ステップＳ１３２）；ブロックの番号がインクリメントされつつ、Ｂｌｏｃｋ３１（ブロック３１）まで上記のステップＳ１２６の内容が実行される。
【００４８】
（ステップＳ１３４）；エラーが検出されなかった場合、故障診断シーケンサ２４の中の所定のレジスタに故障診断を通過したこと旨の記録が為される。よって、故障診断シーケンスは終了する。
【００４９】
図１１は、故障診断シーケンスの途中での、第１の半導体記憶素子３６のメモリ部の模式的状態を示す。Ｂｌｏｃｋ１（ブロック１）の全アドレスまで“ＦＦＦＦｈ”が書き込まれ、それ以外のブロックの全アドレスでは“００００ｈ”となっている。
【００５０】
実施の形態２に係る半導体記憶システム３４を利用すると、内部バスを利用して半導体記憶素子の故障診断を行うことになるので、ＣＰＵ２及び外部バスの負荷を低減することができる。従って、半導体記憶システム３４全体のパフォーマンスを向上させるのに有効である。
【００５１】
実施の形態１と同様に、上述の実施の形態２における初期化シーケンサ２４も、シーケンス実行開始のトリガを電源電圧の（増大）変動に置いている。よってやはり実施の形態１と同様に、第２の半導体記憶素子３８の内部に故障診断シーケンサ２４を制御するためのレジスタ（図示せず。）を設定し、そのレジスタに所定値が書き込まれることを故障診断シーケンサ２４のトリガとすることも可能である。このようにすることで、ＣＰＵ２から所望の時点にて第１の半導体記憶素子３６が故障診断され得ることになる。つまり、トリガを与えさえすれば半導体記憶素子の故障診断が実行されるので、半導体記憶システム３４の信頼性が向上する。
【００５２】
【発明の効果】
本発明を利用することにより、以下のような効果を得ることができる。
【００５３】
本発明に係る半導体記憶システムを制御するＣＰＵは、初期化処理を実行する必要が無く、即座に（ＲＡＭやＤＲＡＭである）半導体記憶素子を使用することができる。このことは、ＣＰＵへの負荷の低減、及びＣＰＵを含む半導体記憶システム全体のパフォーマンスの向上に繋がる。
【００５４】
更に、多種多様な初期化処理を必要とする半導体記憶素子を使用する場合でも、ＣＰＵ側に夫々に対応した初期化シーケンスのプログラムを準備する必要がなく、よってそれらプログラムを作成する必要も無い。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶システムとＣＰＵとのブロック接続図である。
【図２】初期化シーケンスの波形の例である。
【図３】初期化シーケンスの波形の例である。
【図４】初期化シーケンスの波形の例である。
【図５】本発明の実施の形態２に係る半導体記憶システムとＣＰＵとのブロック接続図である。
【図６】半導体記憶素子に対する故障診断シーケンスのフローチャート例である。
【図７】故障診断シーケンスの波形の例である。
【図８】故障診断シーケンスの波形の例である。
【図９】故障診断シーケンスの波形の例である。
【図１０】故障診断シーケンスの波形の例である。
【図１１】故障診断シーケンスの途中での第１の半導体記憶素子のメモリ部の状態である。
【図１２】従来技術に係る半導体記憶システムとＣＰＵとのブロック接続図である。
【図１３】半導体記憶素子に対する初期化動作のフローチャート例である。
【符号の説明】
２  ＣＰＵ、４、３４  半導体記憶システム、６、３６  第１の半導体記憶素子、８、３８  第２の半導体記憶素子、１０  第１のコントロールバス、１２  アドレスバス、１４  データバス、１６  第２のコントロールバス、１８  ＳＣＬ、２０  ＳＤＡ、２２  初期化シーケンサ、２４  故障診断シーケンサ、２６  圧縮伸長機能部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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