(57)【要約】【課題】ＭＯＳＦＥＴにおいて、短ゲート効果によるパンチスルーの発生を抑制する。【解決手段】主ゲート電極の側面に形成された側壁絶縁膜の上に副ゲート電極を形成する。副ゲート電極に常時電圧を加えることにより、副ゲート領域にチャネルを形成する。主ゲート電極に電圧が加えられた時、主ゲート領域にチャネルが形成され副ゲート領域のチャネルと結合し、ソース領域とドレイン領域を結ぶチャネルが形成される。その結果、ドレイン電流が流れる。副ゲート領域のチャネルは、浅いので空乏層の成長が押さえられ、その結果、パンチスルー現象の発生が抑制される。【選択図】    図１３
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【特許請求の範囲】
【請求項１】
一方の面を主表面として前記主表面側に基板内ソース領域および基板内ドレイン領域を有するシリコン基板と、前記主表面上にゲート絶縁膜を介して形成された主ゲート電極と、前記主ゲート電極の側面に形成された側壁絶縁膜と、前記主表面上に前記側壁絶縁膜を介して形成された副ゲート電極と、を有することを特徴としているＭＯＳＦＥＴ。
【請求項２】
主表面を有するシリコン基板上にゲート絶縁膜を介して主ゲート電極を形成する工程と、前記主ゲート電極の側面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜の上側に副ゲート電極を形成する工程と、前記シリコン基板の主表面近傍に基板内ソース領域および基板内ドレイン領域を形成する工程と、を含むＭＯＳＦＥＴの製造方法。
【請求項３】
一方の面を主表面として前記主表面側に基板内ソース領域および基板内ドレイン領域を有するシリコン基板と、前記主表面上にゲート絶縁膜を介して形成された主ゲート電極と、前記主表面上にゲート絶縁膜を介して形成された副ゲート電極と、前記主ゲート電極と前記副ゲート電極を隔離するように前記主ゲート電極と前記副ゲート電極の間に形成された絶縁膜と、を有することを特徴としているＭＯＳＦＥＴ。
【請求項４】
主表面を有するシリコン基板上にゲート絶縁膜を介して主ゲート電極と副ゲート電極を形成する工程と、前記主ゲート電極と前記副ゲート電極の間に絶縁膜を形成する工程と、前記シリコン基板の主表面近傍に基板内ソース領域および基板内ドレイン領域を形成する工程と、を含むＭＯＳＦＥＴの製造方法。
【請求項５】
請求項１および請求項３記載のＭＯＳＦＥＴにおいて、基板内ソース領域および基板内ドレイン領域がｎ型半導体とし、シリコン基板をｐ型半導体とするＭＯＳＦＥＴであって、シリコン基板に対して正の電圧を常時副ゲート電極に加えることを特徴とするＭＯＳＦＥＴの動作方法。
【請求項６】
請求項１および請求項３記載のＭＯＳＦＥＴにおいて、基板内ソース領域および基板内ドレイン領域がｐ型半導体とし、シリコン基板をｎ型半導体とするＭＯＳＦＥＴであって、シリコン基板に対して負の電圧を常時副ゲート電極に加えることを特徴とするＭＯＳＦＥＴの動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリやロジック回路に用いられるトランジスタに関するものである。
【０００２】
【従来の技術】
図９〜図１２を参照して、従来のｎＭＯＳＦＥＴ（ｎ−Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の作製工程および構造について説明する。
【０００３】
まず、図９に示すように、ｐ形シリコン基板１の上面に、のちにゲート絶縁膜５となるシリコン酸化膜層２を形成する。この酸化膜の上側にｎ形ポリシリコン層３、および、のちにハードマスク７となるシリコン酸化膜層４を堆積する。
【０００４】
図１０に示すように、リソグラフィーによりゲートパターンを形成する。ゲートパターンをマスクにエッチングして、ｎ形ポリシリコンからなるゲート電極６およびゲート絶縁膜５を形成する。ｎ形不純物である砒素をイオン注入して自己整合的にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１４ａ、１４ｂを形成する。
【０００５】
図１１に示すように、シリコン酸化膜を堆積させ、異方性エッチングによりシリコン酸化膜による側壁絶縁膜８ａ、８ｂを形成する。
【０００６】
図１２に示すように、ｎ形不純物である砒素や燐をイオン注入し、熱処理を行ってｎ形ソース領域１０とｎ形ドレイン領域１１を形成する。このようにして、ｎＭＯＳＦＥＴは完成する。
【０００７】
【発明が解決しようとする課題】
図７は、従来のｎＭＯＳＦＥＴの基本的な構造を示す図である。ドレイン電圧が高くなるにつれてドレイン領域の周囲に発生する空乏層が、徐々に大きくなり最後にはソース領域に達する。すると、ソース領域からチャンネルを通らずに電子が直接ドレイン領域に移動するいわゆるパンチスルー現象が生じるため、もはやトランジスタとして機能しなくなる。図７のソース領域とドレイン領域は、ともに深いため空乏層の成長が著しい。
【０００８】
図８は、ＬＤＤ層を設けた図である。ＬＤＤ層の周囲にも空乏層が発生するが、ＬＤＤ層が浅いため、図７の場合に比較して空乏層の成長が押さえられる。したがって、ドレイン領域から発生した空乏層がソース領域に届きずらくなり、パンチスルー現象の発生が抑制される。
【０００９】
ゲートの長さが益々短くすることを要求される中に於いては、ＬＤＤ層をより浅くすることが必要である。しかし、ＬＤＤ層をより浅くしようとしても、深さをコントロールすることが難しく、安定した浅いＬＤＤ層を作ることができなかった。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、ＬＤＤ層を設けなくても、実質的にＬＤＤ層を設けたのと同じ効果を発揮させ、ＬＤＤ層よりも浅くすることでパンチスルー現象の発生を抑制することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置の一つの局面においては、一方の面を主表面として前記主表面側に基板内ソース領域および基板内ドレイン領域を有するシリコン基板と、前記主表面上にゲート絶縁膜を介して形成された主ゲート電極と、前記主ゲート電極の側面に形成された側壁絶縁膜と、前記主表面上に前記側壁絶縁膜を介して形成された副ゲート電極と、を有することを特徴としている。
【００１２】
また、一方の面を主表面として前記主表面側に基板内ソース領域および基板内ドレイン領域を有するシリコン基板と、前記主表面上にゲート絶縁膜を介して形成された主ゲート電極と、前記主表面上にゲート絶縁膜を介して形成された副ゲート電極と、前記主ゲート電極と前記副ゲート電極を隔離するように前記主ゲート電極と前記副ゲート電極の間に形成された絶縁膜と、を有することを特徴としている。
【００１３】
上記構成のＦＥＴのうち、ｎｐｎ型のｎＭＯＳＦＥＴにおいて、副ゲートに基板に対して正の電圧を常時加える。すると、側壁絶縁膜の下にチャネルが形成される。しかし、主ゲート電極には、電圧が加えられていないので、チャネルは完成されず、ドレイン電流は流れない。この状態で、主ゲート電極に電圧が加えられると、主ゲート領域にチャネルが形成され副ゲート領域のチャネルと結合し、ソース領域とドレイン領域を結ぶチャネルが完成される。その結果、ドレイン電流が流れる。
【００１４】
副ゲート領域のチャネルは、主ゲート電極に電圧が加えられているか否かに関わらず常に形成されているので、従来のＦＥＴのＬＤＤ層と同様な働きをする。
【００１５】
【発明の実施の形態】
（実施の形態１）
図１〜図６を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００１６】
図１に示すように、ｐ形シリコン基板１の上面に、のちにゲート絶縁膜５となる酸化膜層２を形成し、この酸化膜の上側にｎ形ポリシリコン層３、および、のちにハードマスク７となるシリコン酸化膜層４を堆積する。
【００１７】
図２に示すように、リソグラフィーによりゲートパターンを形成する。ゲートパターンをマスクにシリコン酸化膜層をエッチングしてハードマスク７とする。さらにｎ形ポリシリコン層をエッチングして、ｎ形ポリシリコンゲート電極およびゲート絶縁膜５を形成する。ｎ型ポリシリコンゲート電極を主ゲート電極６とする。
【００１８】
図３に示すように、シリコン酸化膜を堆積後、異方性エッチングにより、側壁絶縁膜８ａ、８ｂを形成する。側壁絶縁膜８ａ、８ｂの材料となる酸化膜層の形成にあたっては、原料ガスとして、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）が用いられるが、これに限らず、ＮＳＧ（Ｎｉｔｒｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＢＰＴＥＯＳ（Ｂｏｒｏ  ＰｈｏｓｐｈｏＴｅｔｒａ  Ｅｔｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）などを用いてもよい。
【００１９】
図４は、副ゲート電極９ａ、９ｂを形成する図である。側壁絶縁膜８ａ、８ｂの上にｎ形ポリシリコン層を堆積する。リソグラフィーによりゲートパターンを形成する。ゲートパターンをマスクにｎ形ポリシリコン層をエッチングして、ｎ形ポリシリコンゲート電極を形成する。これを副ゲート電極９ａ、９ｂとする。ここで、主ゲート電極６と副ゲート電極９ａ、９ｂは、それぞれ独立している。
【００２０】
図５に示すように、ｐ型シリコン基板１の主表面の露出している領域に、砒素などのイオン注入および熱処理を行ない、ｎウェル１０、１１を形成する。ｎウェル１０をソース領域とし、ｎウェル１１をドレイン領域とする。
【００２１】
図６は、ソース電極１２およびドレイン電極１３を形成する図である。ｎウェル１０、１１の上にｎ形ポリシリコン層を堆積する。リソグラフィーによりソースとドレイン電極パターンを形成する。ソースとドレイン電極パターンをマスクにｎ形ポリシリコン層をエッチングして、ｎ形ポリシリコンソース電極１２およびドレイン電極１３を形成する。
【００２２】
図１３に示すように、上記構成のｎｐｎ型のｎＭＯＳＦＥＴの副ゲート電極９ａ、９ｂに基板（ｐ型シリコン基板）に対して正の電圧を常時加える。すると、側壁絶縁膜の下にチャネル２１ａ、２１ｂが形成される。主ゲート電極６には、電圧が加えられていないので、チャネルは完成されず、ドレイン電流が流れない。主ゲート電極に電圧が加えられると、主ゲート領域にチャネルが形成され副ゲート領域のチャネルと結合し、ソース領域とドレイン領域を結ぶチャネルが形成される。その結果、ドレイン電流が流れる。
【００２３】
副ゲート領域のチャネル２１ａ、２１ｂは、主ゲート電極６に電圧が加えられているか否かに関わらず常に形成されているので、従来のＦＥＴのＬＤＤ層と同様な働きをする。チャネルが、ＬＤＤ層に比較して浅く形成されるので、ソース領域とドレイン領域周辺に発生する空乏層は、従来のＬＤＤ層を設けた構造に比較して、成長が抑制される。したがって、ドレイン領域で発生した空乏層が、ソース領域に到達することがなくなり、パンチスルー現象が生じないのでトランジスタの動作を安定させることができる。
【００２４】
上述の説明は、ｎｐｎ型のｎＭＯＳＦＥＴを例にしているが、ｐｎｐ型のｐＭＯＳＦＥＴでも同様に製造できる。図１４に使用法の一例を示す。ｐｎｐ型のｐＭＯＳＦＥＴでは、副ゲート電極に基板に対して負の電圧を常時加える。すると、副ゲート領域にチャネルが形成される。この時点では主ゲート電極６には、電圧が加えられていないので、チャネルは完成されず、ドレイン電流が流れない。主ゲート電極に負の電圧を加えると主ゲート領域にチャネルが形成される。副ゲート領域に形成されたチャネルと結合し、ソース・ドレイン間に電流が流れる。
【００２５】
（実施の形態２）
図１５は、実施の形態２を示す図である。ゲート絶縁膜の上に主ゲート電極６と副ゲート電極９ａ、９ｂを設け、主ゲート電極６と副ゲート電極９ａ、９ｂを隔離するため、主ゲート電極６と副ゲート電極９ａ、９ｂの間に絶縁膜を設けたものである。実施の形態１に比較して副ゲート電極９ａ、９ｂの下の絶縁膜の厚さが薄くできるため、副ゲート領域に形成されるチャネルをコントロールしやすくできるという特徴がある。
【００２６】
製造方法を説明する。シリコン基板上にゲート絶縁膜を形成する。ゲート絶縁膜の上にポリシリコン層を形成する。リソグラフィーとエッチングにより主ゲート電極と副ゲート電極を形成する。シリコン酸化膜層を堆積させて、主ゲート電極と副ゲート電極の間に絶縁膜を形成し、主ゲート電極と副ゲート電極を隔離する。シリコン基板の主表面近傍に基板内ソース領域および基板内ドレイン領域を形成してＭＯＳＦＥＴを完成させる。
【００２７】
実施の形態１または２で説明した構造のＭＯＳＦＥＴは、副ゲート領域のチャネルをソース・ドレイン間に加えられる電圧に依存することなく形成される。すなわち、従来のＬＤＤ層を設けたＭＯＳＦＥＴでは、ＬＤＤ層に加わる電圧は、ソース・ドレインに加わる電圧と同じなので、ドレイン電圧を高くするとＬＤＤ層に加わる電圧も高くなり、ＬＤＤ層の周りに発生する空乏層が成長した。しかし、本発明のＭＯＳＦＥＴでは、副ゲート電極に加える電圧と、ドレイン電極に加える電圧が一致しなくても良い。したがって、ドレイン電圧を高くしても、副ゲート電圧を低くすることができるので、副ゲート領域のチャネルの周りに発生する空乏層の成長を抑制することができる。その結果、パンチスルー現象の発生をさらに抑制することができる。
【００２８】
【発明の効果】
本発明によれば、副ゲート領域に常にチャネルが形成されているので、従来のＭＯＳＦＥＴの様にシリコン基板内部に形成されたＬＤＤ層と同様な働きをし、しかも、ＬＤＤ層より浅くすることができので、空乏層の発達が抑制され、パンチスルー現象が起こらず、安定したトランジスタを提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に基づく実施の形態１におけるＭＯＳＦＥＴの製造方法の第１の工程を説明するための断面図である。
【図２】本発明に基づく実施の形態１におけるＭＯＳＦＥＴの製造方法の第２の工程を説明するための断面図である。
【図３】本発明に基づく実施の形態１におけるＭＯＳＦＥＴの製造方法の第３の工程を説明するための断面図である。
【図４】本発明に基づく実施の形態１におけるＭＯＳＦＥＴの製造方法の第４の工程を説明するための断面図である。
【図５】本発明に基づく実施の形態１におけるＭＯＳＦＥＴの製造方法の第５の工程を説明するための断面図である。
【図６】本発明に基づく実施の形態１におけるＭＯＳＦＥＴの製造方法の第６の工程を説明するための断面図である。
【図７】従来技術に基づくｎＭＯＳＦＥＴの基本的な構造の断面の要部拡大図である。
【図８】従来技術に基づくｎＭＯＳＦＥＴのＬＤＤ層を設けた断面の要部拡大図である。
【図９】従来技術に基づくＭＯＳＦＥＴの製造方法の第１の工程を説明するための断面図である。
【図１０】従来技術に基づくＭＯＳＦＥＴの製造方法の第２の工程を説明するための断面図である。
【図１１】従来技術に基づくＭＯＳＦＥＴの製造方法の第３の工程を説明するための断面図である。
【図１２】従来技術に基づくＭＯＳＦＥＴのの製造方法の第４の工程を説明するための断面図である。
【図１３】本発明に基づく実施の形態１におけるｎＭＯＳＦＥＴの使用例を示す図である。
【図１４】本発明に基づく実施の形態１におけるｐＭＯＳＦＥＴの使用例を示す図である。
【図１５】本発明に基づく実施の形態２におけるＭＯＳＦＥＴの断面図である。
【符号の説明】
１：ｐ型シリコン基板、２：シリコン酸化膜、３：ｎ型ポリシリコン層、４：シリコン酸化膜、５：ゲート絶縁膜、６：主ゲート電極、７：ハードマスク、８：側壁絶縁膜、９：副ゲート電極、１０：ソース領域、１１：ドレイン領域、１２：ソース電極、１３：ドレイン電極、１４：ＬＤＤ層、２０：空乏層、２１：チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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