(57)【要約】　　　（修正有）【課題】素子パラメータの劣化が少ない高電圧半導体素子を実現する。【解決手段】半導体基板１２内にドレイン領域１４を形成し、このドレイン領域の外側にフィールド酸化膜層２２を形成し、そのフィールド酸化膜層の少なくとも一部の内側に浮動リング構造２４を形成し、破壊電圧の改善をすることにより、電気的安全動作領域（ＳＯＡ）と、ＳＯＡの寿命を改善し、パラメータ劣化を加速寿命動作の約５００秒後に１パーセント未満とする高電圧半導体素子を構築する。【選択図】　　　図１
2004079995.tif 000002
【特許請求の範囲】
【請求項１】
高電圧半導体素子であって：
半導体基板内部に配置されたドレイン領域と；
半導体基板のドレイン領域の外側に配置されたフィールド酸化膜層と；
フィールド酸化膜層の少なくとも一部の内側に配置された浮動リング構造とを含む高電圧半導体素子において；
半導体素子に関連する素子パラメータ劣化が、加速寿命動作の約５００秒後に１パーセント未満である、前記高電圧半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に半導体素子に係わり、更に詳細には浮動リング構造を具備した半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
多くの大電力アプリケーションでは高電圧半導体素子、例えばドレイン拡張型金属酸化物半導体（ＤＥＭＯＳ）を使用する必要がある。ＤＥＭＯＳの重要な特性には、そのオン状態抵抗、その破壊電圧、またそのロバスト性が含まれる。従来型高電圧半導体素子を動作させると、比較的短時間で設計パラメータが著しく劣化するのが典型的な結果である。この設計パラメータ劣化を防止するために、従来型素子では素子の全寿命に渡って所望の動作特性に適合するように過度な設計が必要である。
【０００３】
【発明が解決しようとする課題】
本発明は高電圧半導体素子パラメータの劣化を、素子のオフ状態破壊およびオン状態抵抗に影響を与えることなく最少化するための、改善された装置および方法を提供する。本発明によれば、高電圧半導体素子パラメータの劣化を最少化するための装置および方法が提供されており、これは従来の方法による欠点を軽減したりまたは少なくともそのいくつかを取り除く。
【０００４】
１つの実施例において、高電圧半導体素子は半導体基板内部に配置されたドレイン領域を含む。この半導体素子は更に半導体素子基板のドレイン領域の外側に配置されたフィールド酸化膜層を含む。この半導体素子はまた、フィールド酸化膜層の少なくとも一部の内側に配置された浮動リング構造を含む。１つの特定の実施例において、この半導体素子に関連する素子パラメータ劣化は、約５００秒の加速寿命運転の後、１パーセント以下である。この例の中で、約５００秒の加速寿命運転後の素子パラメータ劣化は、通常の素子運転で１０年以上の寿命にほぼ等価である。
【０００５】
別の実施例では、高電圧半導体素子は半導体基板内に配置されたドレイン領域を含む。この半導体素子は更に半導体基板の外側に配置されたゲート酸化膜層を含む。この半導体素子はまた、半導体基板のドレイン領域の外側に配置されたフィールド酸化膜層を含む。この半導体素子は更に、フィールド酸化膜層の少なくとも一部の内側に配置され、電流をゲート酸化膜層から分流させるように動作可能な浮動リング構造を含む。１つの特定の実施例において、動作中にゲート酸化膜よりも高い電圧で動作するこの半導体素子は、通常損傷を被ることなく耐えることが出来る。
【０００６】
方法の実施例では、半導体素子を形成する方法が半導体基板内にドレイン領域を形成することを含む。この方法は更に、そのドレイン領域の外側に配置されたフィールド酸化膜層を形成することを含む。この方法はまた、そのフィールド酸化膜層の少なくとも一部の内側に配置された浮動リング構造を形成することを含む。１つの特定の実施例において、浮動リング構造は、第１ドーパント型を含み、これはドレイン領域を形成するために使用されている第２ドーパントと実質的に相補的である。
【０００７】
実現される個別の特徴により、本発明の特定の実施例は下記の技術的特長のいくつか、または全てを提示しているか、または全く提示しないものもある。種々の実施例は、ホット・キャリア注入による半導体素子パラメータの劣化を最少化する。いくつかの実施例はオン状態破壊電圧を改善する一方で、比較的高いオフ状態破壊電圧と、所望のオン状態抵抗値を維持している。
【０００８】
その他の技術的特長は当業者には下記の図面、説明および特許請求の範囲から容易に明らかであろう。更に、特定の特長が上記列挙されているが、種々の実施例は列挙されている特長の全てまたはそのいくつかを含むか、または全く含まない場合もある。
【０００９】
本発明およびその更に別の特徴および特長を更に完全に理解するため、添付図と共に下記の説明が参照される。
【００１０】
【発明の実施の形態】
図１は本発明に基づき構築された半導体素子１０の一部の断面図である。半導体素子１０は任意の高電圧半導体素子、例えばｎ−型（ＤＥＮＭＯＳ）ドレイン拡張型金属酸化物半導体（ＤＥＭＯＳ）または、ｐ−型（ＤＥＰＭＯＳ）のＤＥＭＯＳを含む。本文書を通して使用されているように、用語「高電圧半導体素子」は、ゲート酸化膜が重大な損傷を被ることなく通常耐えられるより高い電圧で動作する半導体素子を言う。例えば、ゲート酸化膜が損傷を被ることなく通常５ボルトに耐えることが出来る場合、そのゲート酸化膜を含み５ボルト以上で動作する全ての素子は、高電圧素子を含む。
【００１１】
半導体素子１０は典型的に半導体基板１２の上に存在している。半導体素子１０は一般的に、半導体基板１２の中に形成されたドレイン領域１４およびバックゲート領域１６を含む。加えて、半導体素子１０はまたバックゲート領域１６内に配置されたソース埋込物１８および、ドレイン領域１４内に配置されたドレイン埋込物２０を含む。半導体素子１０は更に、半導体基板１２の外側に配置された半導体ゲート２８、および基板１２と半導体ゲート２８の間に配置されたゲート酸化膜層２６を含む。半導体素子１０はまた、ドレイン領域１４の外側に配置されたフィールド酸化膜層２２およびバックゲート領域１６の外側に配置されたフィールド酸化膜層４０を含む。
【００１２】
１つの特定の実施例において、半導体素子１０はフィールド酸化膜層２２の少なくとも１部の内側に配置された浮動リング構造２４を含む。本文書を通して使用されているように、用語「浮動リング」は、半導体基板内に埋め込まれた、外部の電気的接続からは実質的に自由な領域を指している。浮動リング構造２４はドレイン領域１４を形成するために使用されている埋込物の型と、実質的に相補性を有する型の埋込領域を含む。例えば、ドレイン領域１４が主としてＮ−型埋込物を含む場合、浮動リング構造２４は主としてＰ−型埋込物を含む。
【００１３】
１つの特定例に於いて、浮動リング構造２４の第１側部２５は、ゲート酸化膜層２６に隣接して配置されているフィールド酸化膜層２２の端部２３とその端部がほぼ合わされている。この例に於いて、浮動リング構造２４はフィールド酸化膜幅２１の約４０パーセントの浮動リング幅２７を有する。本文書を通して使用されているように、用語「端部がほぼ合わされている」は、第１側部２５と端部２３との間のずれが、浮動リング幅２７の２５パーセント以上がゲート酸化膜層２６の内側に配置されていない場合を言う。この特定の例では、浮動リング幅２７が８００オングストロームであり、浮動リング幅２７の２００オングストローム以上はゲート酸化膜層２６の内側に配置されてはおらず、此処では浮動リング構造２４がフィールド酸化膜層２２の端部２３と端部がほぼ合わされている。
【００１４】
別の実施例において、浮動リング構造２４が２レベルのずれの範囲内で合わされることが可能である。この文書を通して使用されているように、用語「ずれのレベル」は現行の処理ステップで形成される構造を、先行する処理ステップで形成された構造に整列させる処理工程を言う。例えば、ドレイン領域１４が現行処理ステップの２処理ステップ前に形成されており、浮動リング構造が現行処理ステップで形成されている場合、浮動リング構造２４をドレイン領域１４に整列させることは、浮動リング構造２４を２レベルのずれの範囲内で整列させることを可能とする。１つの特定例において、浮動リング構造２４を１レベルのずれの範囲内で整列させることも可能である。
【００１５】
種々の実施例において、半導体素子１０はまた半導体ゲート２８に隣接して配置されたスペース構造をも含む。いくつかの実施例に於いて、半導体素子１０はドレイン接点３２、ゲート接点３４およびソース接点３６を含む。他の実施例において、半導体素子１０はバック・ゲート埋込物３８、絶縁構造４０、およびバック・ゲート接点４２を含む。
【００１６】
従来型高電圧半導体素子を動作させると、典型的な結果として、比較的短時間で素子パラメータの劣化を生じる。例えば、３７ボルト破壊電圧および０．４ミリ・オームｃｍ２オン状態抵抗を具備した高電圧半導体素子において、オン状態抵抗は、加速寿命試験で使用される過度ストレスの下で、約３００−５００秒の間に典型的に約２５−４０％劣化する。この例において、加速寿命試験の下での３００−５００秒の間の素子パラメータ劣化は、通常素子動作期間中での１０年以上の寿命に相当する。素子パラメータ劣化を防止するために、従来型素子ではしばしばその素子の全寿命に渡って所望の動作特性に適合するために、半導体素子の過度な設計が必要である。
【００１７】
従来型高電圧半導体素子とは異なり、半導体素子１０は浮動リング構造２４を含む。浮動リング構造２４が存在することにより、電気的安全動作領域（ＳＯＡ）と、ＳＯＡの寿命の両方が、浮動リング構造を具備していない従来型高電圧半導体素子に比較して改善される。電気的ＳＯＡの改善は、少なくともオン状態破壊電圧の改善に依存し、比較的高いオフ状態破壊電圧を維持する。
【００１８】
この特定の実施例において、半導体ドレイン領域１４は従来型高電圧半導体素子がそのそれぞれの半導体ゲートと重なり合っているドレイン領域よりも広い部分の半導体ゲート２８領域と重なり合っている。種々の実施例において、ドレイン領域１４は半導体ゲート２８の長さの３０パーセント以上と重なり合うことが出来る。例えば、ドレイン領域１４は、半導体ゲート２８の長さの３５パーセント以上、４０パーセント以上、または４５パーセントと重なり合うことが可能である。半導体素子１０の改善されたオン状態破壊電圧はある部分、この半導体ゲート２８とドレイン領域１４との間の増加された重なり領域に依存している。
【００１９】
半導体素子１０は半導体ゲート２８とドレイン領域１４の間の重なり部分が増加しても比較的高い破壊電圧を維持することが可能である。これは、素子１０のオフ状態動作中に浮動リング構造２４が実質的に消耗するためである。加えて、重なり部分が増加することで有利な点は、半導体素子１０のオン状態抵抗が減少することであり、これは素子１０内の導通損失を最小とするのに役立つ。
【００２０】
ＳＯＡの寿命改善は、少なくとも一部はホット・キャリア注入による半導体素子パラメータの劣化が減少することによる。ホット・キャリア注入による半導体素子パラメータ劣化の減少は、少なくとも一部は半導体素子１０内での衝撃イオン化と深い部分で生じる電流との複合された影響による。浮動リング構造２４は電流をゲート酸化膜層２６から外に転流させるように動作する。これは続いて、結果として半導体素子１０の深い部分で生じる衝撃イオン化と素子１０の深い部分での電流となる。いくつかの実施例では、素子パラメータ劣化は、例えば約５００秒間の加速寿命試験内で１パーセント未満である。これらの実施例の中で、加速寿命動作の約５００秒後の素子パラメータ劣化は、通常素子動作での１０年以上の寿命に相当する。他の実施例では、素子パラメータ劣化は、例えば約５００秒間の加速寿命試験内で０．１パーセント未満である。これらの実施例の中で、加速寿命動作の約５００秒後の素子パラメータ劣化は、通常素子動作での１０年以上の寿命に相当する。
【００２１】
素子パラメータ劣化が低減される結果、半導体素子１０のロバスト性も改善される。半導体素子１０のロバスト性への改善は、少なくともその一部は浮動リング構造２４が衝撃イオン化と電流をゲート酸化膜層２６から転流させる能力に依存している。
【００２２】
図２は、浮動リング構造を具備した高電圧半導体素子のオフ状態破壊電圧を、浮動リング構造無しの高電圧半導体素子と比較したグラフである。この例では、線２０２は浮動リング構造を具備した高電圧半導体素子のオフ状態破壊電圧を表す。線２０４は浮動リング構造無しの高電圧半導体素子のオフ状態破壊電圧を表す。この例で、水平軸はソース・ドレイン間電圧を表し、一方縦軸はオフ状態中の半導体素子のドレイン電流を表す。
【００２３】
この例で、各々の高電圧素子はほぼ同様なオフ状態破壊電圧を有する。また、浮動リング構造を具備した素子と浮動リング構造無しの素子は共に同様のオン状態抵抗を実現することが可能である。このグラフは浮動リング構造を具備した半導体素子が、浮動リング構造無しの類似の半導体素子とほぼ等しいオン状態抵抗を実現出来ることを図示している。
【００２４】
図３は、浮動リング構造を具備した高電圧半導体素子と浮動リング構造無しの高電圧半導体素子間の、電流応答特性を比較したグラフである。この例に於いて、線３０２Ａ−３０２Ｅは浮動リング構造を具備した高電圧半導体素子の応答を表す。線３０４Ａ−３０４Ｅは浮動リング構造無しの高電圧半導体素子の応答を表す。この例で、水平軸はドレイン電圧を表し、一方縦軸は素子電流を表す。この例で、ゲート電圧はゼロ（０）から５ボルトに、各素子で１ボルトずつ増加するように調整されている。例えば線３０２Ａは浮動リング構造を具備した高電圧半導体素子のゲート電圧が１ボルトでの素子応答を表している。
【００２５】
このグラフは、浮動リング構造を具備した高電圧半導体素子が、ゲート電圧の各々の変化に対して半導体素子を通るより高い電流を実現できることを図示している。例えば、ゲート電圧およびドレイン電圧がそれぞれ３ボルト、および１５ボルトの場合、浮動リング構造を具備した高電圧半導体素子では、浮動リング構造無しの高電圧半導体素子よりも、およそ０．７５ｘ１０−４ａｍｐｓ／ミクロン高い電流を流すことが出来る。加えて、浮動リング構造を具備した素子を流れる電流は、ソース・ドレイン間電圧の広い範囲で、浮動リング構造無しの半導体素子を流れる電流に比較して、比較的暗転している。
【００２６】
図４Ａから４Ｄは図１の半導体素子１０の一部を形成する方法の一例を示す断面図である。この文書を通して指定されている特定例および寸法は例示のみを目的としたものであって、本開示の範囲を限定することを意図したものではない。更に、図４Ａから図４Ｃ内の図は寸法を示すことを意図したものではない。
【００２７】
図４Ａは、半導体基板４１２内に配置されたドレイン領域４１４を形成し、半導体基板４１２内に配置されたバックゲート領域４１６を形成した後の半導体素子４００の断面図を示す。半導体基板４１２は、例えばシリコンまたはゲルマニウムの様な、半導体チップ製造で使用される任意の好適な材料を含んでいて構わない。
【００２８】
ドレイン領域４１４およびバックゲート領域４１６は、例えばイオン注入および拡散で形成されて構わない。この特定例では、ドレイン領域４１４はＮ−型埋込物を含み、一方バックゲート領域４１６はＰ−型埋込物を含む。これに代わる実施例では、ドレイン領域４１４はＰ−型埋込物を含み、一方バックゲート領域４１６はＮ−型埋込物を含んでいて構わない。別の実施例（明示的には図示せず）では、ドレイン領域４１４およびバックゲート領域４１６の形成に先立って、捨て誘電層が配置されている場合がある。その場合、半導体素子４００の領域４１４および４１６は捨て誘電層を通してイオン注入でドーピングされる。その後、捨て誘電層は取り除かれる。
【００２９】
図４Ｂはドレイン領域４１４の外側に配置されたフィールド酸化膜層４２２を形成し、フィールド酸化膜層４２２の少なくとも一部の内側に配置された浮動リング構造４２４を形成し、バックゲート領域４１６の少なくとも一部の内部にチャンネル領域４１９を形成した後の、半導体素子４００の断面図を示す。フィールド酸化膜層４２２は、例えば酸化物、酸化窒化物、または酸化シリコンを含む。この特定例では、フィールド酸化膜層４２２は約３，０００−６，０００オングストロームの厚さの酸化シリコンを含む。
【００３０】
フィールド酸化膜層４２２を形成することは、種々の処理方法で達成できる。例えば、フィールド酸化膜層４２２をシリコン上での局所酸化によって、浅いトレンチ絶縁を用いて、デポジットにより、層間誘電を用いて、または任意のその他の好適な処理方法により形成することができる。
【００３１】
この特定の実施例において、チャンネル領域４１９はＰ−型埋込物を含む。これに代わる実施例では、チャンネル領域４１９はＮ−型埋込物を含んでいて構わない。チャンネル領域４１９の形成は、種々の処理方法の任意のもので達成することが可能であり、例えば、チャンネル領域４１９をドーピングすることにより半導体素子４００の閾値電圧を調整できる。このドーピングは、例えばイオン注入および拡散を含む。１つの特定の実施例において、チャンネル領域４１９はチェイン埋込技術で形成される。この用語「チェイン埋込」は、同一領域への多重埋込を含むドーピング技術のことを言う。例えば、１つのドーピング技術ではチャンネル領域４１９に３回埋込を行い、第１回目の埋込では閾値電圧（Ｖｔ）を調整し、第２回目の埋込では実質的に突き抜け現象を防止し、第３回目の埋込では半導体素子４００内にチャンネル停止部を形成する。この例では、第１および第２埋込は比較的低エネルギー埋込であり、一方第３埋込は比較的高エネルギー埋込である。
【００３２】
浮動リング構造４２４は、ドレイン領域４１４の埋込物と実質的に相補性のある埋込領域を含む。言葉を代えると、ドレイン領域４１４がＮ−型埋込物の場合、浮動リング構造４２４はＰ−型埋込物を含む。この特定の実施例において、浮動リング構造４２４は、幅がおよそ０．４−０．８ミクロン、そして深さがおよそ０．３−０．６ミクロンのＰ−型埋込物を含む。１つの特定例において、浮動リング構造４２４はフィールド酸化膜層４２２の端とほぼ位置合わせがなされている。いくつかの実施例では、浮動リング構造４２４は２レベルのずれの範囲内、またはそれより優れた、例えば１レベルのずれの範囲内に合わせることが可能である。
【００３３】
浮動リング構造４２４は、例えばイオン注入および拡散で形成出来る。１つの特定の実施例において、浮動リング構造４２４はチャンネル領域４１９とほぼ同時に形成できる。その実施例では、浮動リング構造４２４の形成は、チャンネル領域４１９のチャンネル停止部の高エネルギー埋込の間に行われる。フィールド酸化膜層４２２が存在することにより、フィールド酸化膜層４２２の少なくとも一部の内側に浮動リング構造４２４を形成するために、高エネルギー埋込を使用することが好ましくなるが、それは低エネルギー添加物の中にはフィールド酸化膜層４２２でマスクされるものが有るからである。浮動リング構造４２４とチャンネル領域４１９とを同時に形成することは、製造工程に関連するコストを低減する上で好都合であるが、それは浮動リング構造４２４を形成するために付加的な処理ステップが不要だからである。
【００３４】
図４Ｃは基板４１２の外側にゲート酸化膜層４２６を形成し、ゲート酸化膜層４２６の外側にゲート半導体（または導体）層４２９を形成した後の半導体素子４００の断面図を示す。ゲート酸化膜層４２６およびゲート半導体（または導体）層４２９は、それらの間に間質性層無しで形成されているように図示されているが、これに代わってその様な間質性層を本開示の範囲から逸脱することなく形成することができる。ゲート酸化膜層４２６は、例えば酸化物、酸化窒化物、または酸化シリコンを含む。この特定の実施例において、ゲート酸化膜層４２６はおよそ４０−５００オングストロームの厚さの酸化シリコンを含む。
【００３５】
ゲート酸化膜層４２６の形成は、種々の処理方法のいずれを用いても達成できる。例えば、ゲート酸化膜層４２６は酸化物を成長させることにより形成できる。成長した酸化物をゲート酸化膜層４２６として使用することは、半導体基板４１２内の表面の凸凹を除去する仕組みを与えるので好都合である。
【００３６】
ゲート半導体（または導体）層４２９は、例えば多結晶シリコンまたはポリシリコンを含む。この例では、ゲート半導体（または導体）層４２９はポリシリコンを含む。この特定の実施例において、ゲート半導体（または導体）層４２９はおよそ２，２００−４，０００オングストロームの厚さのポリシリコンを含む。ゲート半導体（または導体）層４２９の形成は、例えばポリシリコンのディポジットで行われる。
【００３７】
図４Ｄは半導体基板４１２の外側に半導体ゲート４２８を形成し、基板４１２の外側にスペーサ構造４３０を形成し、バックゲート領域４１６内にソース埋込物４１８を形成し、ドレイン領域４１４内にドレイン埋込物４２０を形成した後の半導体素子４００の断面図を示す。半導体ゲート４２８の形成は、種々の処理方法のいずれかを用いて行える。例えば、半導体ゲート４２８は、ゲート誘電層４２９およびゲート酸化膜層４２６の少なくとも一部を、フォトレジスト・マスクおよびエッチング技術を使用して、パターン取りおよびエッチングをする事により形成できる。
【００３８】
スペーサ構造４３０は、例えば酸化物、酸化窒化物、酸化シリコン、窒化物、またはこれらまたはその他の誘電材料の組み合わせを含む。スペーサ構造４３０の形成は、例えば誘電材料を半導体基板４１２の外側にデポジットし、続いてそれを優先的にエッチングすることにより行える。
【００３９】
いずれかの時点で、半導体素子４００のソース埋込物４１８およびドレイン埋込物４２０が形成できる。ソース埋込物４１８およびドレイン埋込物４２０は、例えばイオン注入により形成できる。埋込物４１８および４２０は、例えばスペーサ構造４３０を形成した後で、ゲート酸化膜層４２６の部分を取り除く前に形成される。別の実施例では、埋込物４１８および４２０は、例えばスペーサ構造４３０を形成した後で、ゲート酸化膜層４２６の少なくとも一部を取り除いた後に形成される。ゲート酸化膜層４２６の部分は、例えばゲート酸化膜層４２６の希望する部分をパターン取りしエッチングすることにより除去される。
【００４０】
これに代わる実施例において、絶縁構造がバックゲート領域４１６の外側に形成され、バックゲート埋込物がバックゲート領域４１６の内部に、図１に示すように形成される。この絶縁構造はソース埋込物４１８とバックゲート埋込物との間に配置できる。絶縁構造の形成は、フィールド酸化膜層４２２の形成と実質的に類似しており、その処理工程の中で同時に行える。バックゲート埋込物はバックゲート領域４１６の埋込物と実質的に類似の埋込物を含む。言葉を代えると、バックゲート領域４１６がＮ−型埋込物を含む場合、バックゲート埋込物はＮ−型埋込物を含む。バックゲート埋込物は、例えばイオン注入で形成される。
【００４１】
本発明をいくつかの実施例の中で説明してきたが、無数の変更、変形、代替、変質、および修正変更は当業者に示唆されよう、本発明はその様な変更、変形、代替、変質、および修正変更がその精神および添付の特許請求の範囲に落ちることを意図している。
【００４２】
以上の説明に関して更に以下の項を開示する。
（１）高電圧半導体素子であって：
半導体基板内部に配置されたドレイン領域と；
半導体基板のドレイン領域の外側に配置されたフィールド酸化膜層と；
フィールド酸化膜層の少なくとも一部の内側に配置された浮動リング構造とを含む高電圧半導体素子において；
半導体素子に関連する素子パラメータ劣化が、加速寿命動作の約５００秒後に１パーセント未満である、前記高電圧半導体素子。
【００４３】
（２）第１項記載の半導体素子において、半導体素子がドレイン拡張型金属酸化物半導体を含む、前記半導体素子。
【００４４】
（３）第１項記載の半導体素子において、ドレイン領域が第１ドーパント型を含み、浮動リング構造が第１ドーパント型と実質的に相補性のある第２ドーパント型を含む、前記半導体素子。
【００４５】
（４）第１項記載の半導体素子において、浮動リング構造がフィールド酸化膜幅の４０パーセント未満の浮動リング幅を含む、前記半導体素子。
【００４６】
（５）第１項記載の半導体素子において、浮動リング構造の端部がフィールド酸化膜層の端とほぼ合わされている、前記半導体素子。
【００４７】
（６）第１項記載の半導体素子において、浮動リング構造が２レベルのずれで合わされている、前記半導体素子。
【００４８】
（７）第１項記載の半導体素子において、半導体素子に関連する素子パラメータ劣化が、加速寿命動作の約５００秒後に、０．１パーセント以下である、前記半導体素子。
【００４９】
（８）第１項記載の半導体素子において、素子パラメータ劣化に関連する素子パラメータにオン状態対抗を含む、前記半導体素子。
【００５０】
（９）第１項記載の半導体素子が更に：
半導体基板の外側に配置されたゲート酸化膜層と；
ゲート酸化膜層の外側に配置された半導体ゲートとを含む前記半導体素子において、
ゲート酸化物よりも高い電圧で動作する半導体素子が、通常重大な損傷を被ることなく耐えることの出来る、前記半導体素子。
【００５１】
（１０）第９項記載の半導体素子において、ドレイン領域が半導体ゲート長の３０から４５パーセント重なり合っている、前記半導体素子。
【００５２】
（１１）高電圧半導体素子（１０）は半導体基板（１２）内に配置されたドレイン領域（１４）を含む。この半導体素子は更に、半導体基板のドレイン領域の外側に配置されたフィールド酸化膜層（２２）を含む。この半導体素子はまた、フィールド酸化膜層の少なくとも一部の内側に配置された浮動リング構造（２４）を含む。１つの特定の実施例において、半導体素子に関連する素子パラメータ劣化は、加速寿命動作の約５００秒後で１パーセント以下である。
【図面の簡単な説明】
【図１】図１は、本発明に基づき構築された半導体素子の一部の断面図である。
【図２】図２は、浮動リング構造を具備した高電圧半導体素子と、浮動リング構造を具備していない高電圧半導体素子のオフ状態破壊電圧の比較グラフである。
【図３】図３は、浮動リング構造を具備した高電圧半導体素子と、浮動リング構造を具備していない高電圧半導体素子との間の電流応答特性の比較グラフである。
【図４】図４Ａから図４Ｄは、図１に図示された半導体素子の一部を形成するための方法の一例を示す断面図である。
【符号の説明】
１０，４００　半導体素子
１２，４１２　半導体基板
１４，４１４　ドレイン領域
１６，４１６　バックゲート領域
１８，４１８　ソース埋込物
２０，４２０　ドレイン埋込物
２１　フィールド酸化膜幅
２２，４２２　フィールド酸化膜層
２３　端部
２４，４２４　浮動リング構造
２５　第１側部
２６，４２６　ゲート酸化膜層
２７　浮動リング幅
２８，４２８　半導体ゲート
３２　ドレイン接点
３４　ゲート接点
３６　ソース接点
４０　フィールド酸化膜層
４１９　チャンネル領域
４２９　ゲート半導体（または導体）層
４３０　スペーサ構造
【図１】
2004079995.tif 000003
【図２】
2004079995.tif 000004
【図３】
2004079995.tif 000005
【図４】
2004079995.tif 000006