(57)【要約】【課題】内部回路の解析や不揮発性メモリに格納された重要データの暴露及び改ざんを防ぐための対策が施された半導体装置を提供する。【解決手段】検査用端子１１と内部回路との接続経路上に、再接続することにより内部回路の正常動作が不可能になるヒューズ１３と、ヒューズ１３の近傍に設けられ、ヒューズ１３と同形状で、且つ再接続することにより内部回路の正常動作が不可能になるダミーヒューズ１６とが設けられている。これにより、内部回路の解析や不揮発性メモリに格納された重要データの暴露及び改ざんを効果的に防止することができる。【選択図】　　図６
2004079150.tif 000002
【特許請求の範囲】
【請求項１】
検査用端子と、
上記検査用端子に接続された内部回路と、
上記検査用端子と上記内部回路との接続経路上に介設されたヒューズと、
上記ヒューズとほぼ同形状で、上記内部回路の制御に無関係なダミーヒューズと
を備えている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ヒューズ及びダミーヒューズは切断されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、
上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
上記ダミーヒューズの両端は、それぞれ上記内部回路のうち異なる部分に接続され、
駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記ダミーヒューズは、上記内部回路に接続されていないことを特徴とする半導体装置。
【請求項６】
請求項２〜５のうちいずれか１つに記載の半導体装置において、
上記ダミーヒューズは、あらかじめ分断された状態で製造されることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
上記ダミーヒューズには、製造後に切断跡をつけておくことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記検査用端子と上記内部回路との接続経路上に、上記内部回路からの出力信号を外部に出力するための外部出力回路がさらに設けられており、
上記ヒューズは、上記外部出力回路と上記検査用端子との接続経路上に介設されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
上記ダミーヒューズの両端は、それぞれ上記外部出力回路のうち異なる部分に接続され、
駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
上記ダミーヒューズは、上記内部回路及び上記外部出力回路に接続されていないことを特徴とする半導体装置。
【請求項１１】
検査用端子と、
上記検査用端子に接続された内部回路と、
上記検査用端子と上記内部回路との接続経路上に介設されたヒューズと、
上記検査用端子と上記内部回路との接続経路上に介設され、上記内部回路に信号を出力するための入力回路と、
検査時には上記検査用端子に入力された検査信号を上記内部回路に入力し、検査後には上記検査用端子に入力された上記検査信号が無効となるように上記入力回路を制御するための入力制御回路と
を備えている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
検査後には上記内部回路に入力される信号が上記検査信号によらず一定レベルに固定されることを特徴とする半導体装置。
【請求項１３】
請求項１１または１２に記載の半導体装置において、
上記ヒューズは検査後に切断されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
上記ヒューズが再接続された場合には上記検査信号が無効となることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
上記入力回路は高電圧供給部及び低電圧供給部に接続されており、
上記ヒューズが再接続された場合には、上記高電圧供給部と上記低電圧供給部とが短絡することを特徴とする半導体装置。
【請求項１６】
請求項１１〜１５のうちいずれか１つに記載の半導体装置において、
上記検査用端子と上記内部回路との接続経路上に、上記ヒューズをバイパスするための配線がさらに設けられ、
上記検査用端子は、動作時に信号を入力するための入力端子として機能することを特徴とする半導体装置。
【請求項１７】
請求項１１〜１６のうちいずれか１つに記載の半導体装置において、
上記ヒューズとほぼ同形状で、上記内部回路の制御に無関係なダミーヒューズをさらに備えている半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
上記ダミーヒューズは切断されていることを特徴とする半導体装置。
【請求項１９】
請求項１７または１８に記載の半導体装置において、
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、
上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することを特徴とする半導体装置。
【請求項２０】
請求項１７または１８に記載の半導体装置において、
上記ダミーヒューズの両端は、それぞれ上記内部回路のうち異なる部分に接続され、
駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることを特徴とする半導体装置。
【請求項２１】
請求項１７〜１９のうちいずれか１つに記載の半導体装置において、
上記ダミーヒューズは、上記内部回路に接続されていないことを特徴とする半導体装置。
【請求項２２】
請求項１７〜２１のうちいずれか１つに記載の半導体装置において、
上記ダミーヒューズは、あらかじめ分断された状態で製造されることを特徴とする半導体装置。
【請求項２３】
請求項２２に記載の半導体装置において、
上記ダミーヒューズには、製造後に切断跡をつけておくことを特徴とする半導体装置。
【請求項２４】
検査用端子と、
内部回路と、
上記検査用端子と上記内部回路との接続経路上に設けられ、上記内部回路からの出力信号を外部に出力するための外部出力回路と、
上記検査用端子と上記外部出力回路との接続経路上に介設されたヒューズと、
上記検査用端子と上記外部出力回路との接続経路上に介設され、上記外部出力回路からの出力信号を制御する出力回路と、
検査時には上記外部出力回路から出力された外部出力回路検査用信号を上記検査用端子から出力させ、検査後には上記外部出力回路からの出力信号が無効となるように上記出力回路を制御する出力制御回路と
を備えている半導体装置。
【請求項２５】
請求項２４に記載の半導体装置において、
検査後には上記外部出力回路検査用信号が上記内部回路の状態によらず一定のレベルに固定されることを特徴とする半導体装置。
【請求項２６】
請求項２４または２５に記載の半導体装置において、
上記ヒューズは検査後に切断されていることを特徴とする半導体装置
【請求項２７】
請求項２６に記載の半導体装置において、
上記ヒューズが再接続された場合には上記外部出力回路検査用信号が無効となることを特徴とする半導体装置。
【請求項２８】
請求項２７に記載の半導体装置において、
上記出力回路は高電圧供給部及び低電圧供給部に接続されており、
上記ヒューズが再接続された場合には、上記高電圧供給部と上記低電圧供給部とが短絡することを特徴とする半導体装置。
【請求項２９】
請求項２４〜２８のうちいずれか１つに記載の半導体装置において、
上記検査用端子と上記外部出力回路との接続経路上に、上記ヒューズをバイパスするための配線がさらに設けられ、
上記検査用端子は、動作時に信号を出力するための出力端子として機能することを特徴とする半導体装置。
【請求項３０】
請求項２４〜２９のうちいずれか１つに記載の半導体装置において、
上記ヒューズとほぼ同形状で、上記外部出力回路の制御に無関係なダミーヒューズをさらに備えていることを特徴とする半導体装置。
【請求項３１】
請求項３０に記載の半導体装置において、
上記ダミーヒューズは切断されていることを特徴とする半導体装置。
【請求項３２】
請求項３０または３１に記載の半導体装置において、
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、
上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することを特徴とする半導体装置。
【請求項３３】
請求項３０または３１に記載の半導体装置において、
上記ダミーヒューズの両端は、それぞれ上記外部出力回路のうち異なる部分に接続され、
駆動時に上記ダミーヒューズの両端に伝搬される信号は、互いに異なっていることを特徴とする半導体装置。
【請求項３４】
請求項３０〜３３のうちいずれか１つに記載の半導体装置において、
上記ダミーヒューズは、上記外部出力回路に接続されていないことを特徴とする半導体装置。
【請求項３５】
請求項３０〜３４のうちいずれか１つに記載の半導体装置において、
上記ダミーヒューズは、あらかじめ分断された状態で製造されることを特徴とする半導体装置。
【請求項３６】
請求項３５に記載の半導体装置において、
上記ダミーヒューズには、製造後に切断跡をつけておくことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第三者による不正な内部回路の解析や不揮発性メモリに格納されたデータの暴露及び改ざんを防止するための対策が講じられた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＩＣカードには個人情報や金銭情報などの重要データが格納されることが予想されるようになってきた。そのため、このような重要データを許可なく変更、および改ざんすることを防ぐ技術は耐タンパ技術と呼ばれ非常に重要になってきている。
【０００３】
以下に従来の耐タンパ技術が適用された半導体装置の一例について説明する。このような半導体装置は、例えば特許文献１に記載されている。
【０００４】
図１９は、従来の半導体装置の検査用端子周辺の構成を示す回路図である。
【０００５】
同図に示すように、従来の半導体装置は、検査用端子１２０１と内部回路（図示せず）とを備えており、検査用端子１２０１と内部回路の間には入力保護回路１２０２、ヒューズ１２０３及びインバータ１２０４が設けられている。また、入力保護回路１２０２は、検査用端子１２０１とヒューズ１２０３との間に介設された抵抗素子１２０６と、ソースとゲートとが互いに接続され、共に電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴ１２０７と、ソースとゲートが互いに接続され、共に接地に接続されたｎチャネル型ＭＩＳＦＥＴ１２０８とを有している。ｐチャネル型ＭＩＳＦＥＴ１２０７とｎチャネル型ＭＩＳＦＥＴ１２０８とは互いに接続され、両ＭＩＳＦＥＴの中間点は検査用端子１２０１及び抵抗素子１２０６に接続されている。
【０００６】
以上のような構成を有する半導体装置の動作を以下に説明する。
【０００７】
半導体装置の出荷検査では、検査時間の短縮や故障検出率の向上のため、実装時にワイヤリングする端子の他に検査用端子１２０１を用いて検査を行う。このとき、検査用端子１２０１からサージ電圧が印加された場合には、入力保護回路１２０２により電圧供給部あるいは接地に過剰電荷を逃がすことで、内部回路の破壊を防止している。
【０００８】
通常の検査時には、内部回路用検査信号ｓ１２０５が検査用端子１２０１から入力され、抵抗素子１２０６、ヒューズ１２０３を通過し、インバータ１２０４から内部回路に出力される。
【０００９】
そして、出荷検査終了後には、ヒューズ１２０３をレーザカッタなどで切断することにより、検査用端子１２０１と内部回路との接続経路は切断される。
【００１０】
以上のように、市場出荷後はヒューズ切断により検査用端子１２０１からの信号入力が不可能となるため、内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんが不可能となる。
【００１１】
図２０は、従来の半導体装置の別の一例について、検査用端子周辺の構成を示す回路図である。図１９に示す例では、検査用端子から内部回路に至る経路上にヒューズが設けられていたが、ここでは検査用端子と外部出力回路（図示せず）との間にヒューズが設けられる例を示す。なお、外部出力回路とは、内部回路に接続され、内部回路からの信号を外部に出力するための回路のことを意味する。
【００１２】
従来の第２の半導体装置は、検査用端子１３０１と外部出力回路とを備えており、検査用端子１３０１と外部出力回路との間には、外部出力回路からの検査用信号ｓ１３０５が入力されるインバータ１３０４と、一端が接地された抵抗からなる保護回路１３０２と、インバータ１３０４の出力部と保護回路１３０２との間に設けられたヒューズ１３０３とが配置されている。なお、保護回路１３０２は必須ではなく、必要に応じて設置される。
【００１３】
半導体装置の出荷検査では、実装時にワイヤリングする端子の他に、検査時間短縮や故障検出率向上のために検査用端子１３０１等を用いて検査を行う。出荷検査終了後には、ヒューズ１３０３をレーザカッタなどで切断することにより、検査用端子１３０１とチップの内部回路との接続経路は切断される。
【００１４】
以上のように、市場出荷後はヒューズ切断により検査用端子１３０１からの信号出力が不可能となるため、内部回路の解析および不揮発性メモリに格納された重要データの暴露や出力信号のモニタリングが不可能となる。
【００１５】
【特許文献１】
特開平１０−１９７６００
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、ヒューズを切断した後の半導体装置には切断跡が残っており、ヒューズ切断箇所をＦＩＢ（Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ：集束イオンビーム）などで再接続することにより、半導体装置の解析が可能になるという不具合があった。
【００１７】
本発明は上記従来の不具合を解決するもので、内部回路の不正な解析の試み、あるいは不揮発性メモリに格納された重要データの暴露や出力信号のモニタリングの試みに対して高い防御力を有する半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の半導体装置は、検査用端子と、上記検査用端子に接続された内部回路と、上記検査用端子と上記内部回路との接続経路上に介設されたヒューズと、上記ヒューズとほぼ同形状で、上記内部回路の制御に無関係なダミーヒューズとを備えている。
【００１９】
これにより、何者かが内部回路に保持された情報の解析や改ざんを試みる場合に、内部回路に接続されたヒューズなのか、解析に関係ないダミーヒューズなのかの区別がつかなくなるので、結果として耐タンパ性が向上する。
【００２０】
上記ヒューズ及びダミーヒューズは切断されていることにより、検査用端子から情報が読み取ることができないようになっている。また、ダミーヒューズもヒューズと同様に切断されているので、第三者にはヒューズとダミーヒューズの区別がつかなくなる。そのため、何者かが情報の解析や改ざんを試みる場合にはヒューズだけでなくダミーヒューズも再接続することとなるので、解析時間が延長され、耐タンパ性が向上する。
【００２１】
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することにより、例えば検査後にダミーヒューズを再接続するとショートが起こるので、内部回路に保持された情報の解析や改ざん等を防ぐことができる。
【００２２】
上記ダミーヒューズの両端は、それぞれ上記内部回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることにより、検査後にダミーヒューズが接続された場合には異なる２つの信号が衝突することとなるので、内部回路に保持された情報の不正な読み取りを防ぐことができる。
【００２３】
上記ダミーヒューズは、上記内部回路に接続されていなくてもよい。
【００２４】
上記ダミーヒューズは、あらかじめ分断された状態で製造されることにより、製造後にダミーヒューズを切断する場合に起こるようなダミーヒューズの切断ミスをなくすことができる。ダミーヒューズの切断ミスがあると、ダミーヒューズであることが容易に見抜かれるので、これを防ぐことで優れた耐タンパ性を確保することができる。
【００２５】
上記ダミーヒューズには、製造後に切断跡をつけておくことで、ダミーヒューズがあらかじめ分断して製造された場合に、ヒューズとダミーヒューズとを外観から区別できなくすることができる。
【００２６】
上記検査用端子と上記内部回路との接続経路上に、上記内部回路からの出力信号を外部に出力するための外部出力回路がさらに設けられており、上記ヒューズは、上記外部出力回路と上記検査用端子との接続経路上に介設されていることにより、検査用端子が出力端子であるような場合にも、外見上ダミーヒューズとヒューズとの区別が付かないため、耐タンパ性の向上を図ることができる。
【００２７】
上記ダミーヒューズの両端は、それぞれ上記外部出力回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることにより、第三者がダミーヒューズを接続した場合に外部出力回路内で互いに異なる信号同士を衝突させることができる。そのため、外部出力回路が正常に動作しなくなり、内部回路の解析などを不可能にすることができる。
【００２８】
上記ダミーヒューズは、上記内部回路及び上記外部出力回路に接続されていないことが好ましい。
【００２９】
本発明の第２の半導体装置は、検査用端子と、上記検査用端子に接続された内部回路と、上記検査用端子と上記内部回路との接続経路上に介設されたヒューズと、上記検査用端子と上記内部回路との接続経路上に介設され、上記内部回路に信号を出力するための入力回路と、検査時には上記検査用端子に入力された検査信号を上記内部回路に入力し、検査後には上記検査用端子に入力された上記検査信号が無効となるように上記入力回路を制御するための入力制御回路とを備えている。
【００３０】
この回路構成により、検査後に検査用端子から入力される信号が無効となるので、検査用端子から内部回路に保持される情報の解析や改ざんを行うことができなくなる。
【００３１】
検査後には上記内部回路に入力される信号が上記検査信号によらず一定レベルに固定されることにより、情報の不正解析等を目的として検査用端子に入力される信号が無効となるので、耐タンパ性が向上する。
【００３２】
上記ヒューズは検査後に切断されていることにより、情報の不正解析等を目的として検査用端子に入力される信号をヒューズにおいて遮断することができる。
【００３３】
上記ヒューズが再接続された場合には上記検査信号が無効となることにより、耐タンパ性のさらなる向上が図られる。
【００３４】
上記入力回路は高電圧供給部及び低電圧供給部に接続されており、上記ヒューズが再接続された場合には、上記高電圧供給部と上記低電圧供給部が短絡することにより、内部回路に保持された情報の解析や改ざんを目的としてヒューズが再接続された場合に回路のショートが起こるので、情報の解析や改ざんを効果的に阻むことができる。
【００３５】
上記検査用端子と上記内部回路との接続経路上に、上記ヒューズをバイパスするための配線がさらに設けられ、上記検査用端子は、動作時に信号を入力するための入力端子として機能することにより、内部回路に保持された情報の解析や改ざんを目的とする者は内部回路の解析とは無関係なヒューズの再接続などに時間をとられることとなるので、耐タンパ性が向上する。
【００３６】
上記ヒューズとほぼ同形状で、上記内部回路の制御に無関係なダミーヒューズをさらに備えていることにより、耐タンパ性がさらに向上する。
【００３７】
上記ダミーヒューズは切断されていることにより、切断されたヒューズと区別しにくくなっている。
【００３８】
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することにより、内部回路に保持される情報の解析や改ざんを目的としてヒューズの再接続が行われ、誤ってダミーヒューズが再接続された場合には回路のショートが起こり、情報の解析や改ざんを阻むことができる。
【００３９】
上記ダミーヒューズの両端は、それぞれ上記内部回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることによっても情報の解析や改ざんを効果的に阻むことができる。
【００４０】
上記ダミーヒューズは、上記内部回路に接続されていなくてもよい。
【００４１】
上記ダミーヒューズは、あらかじめ分断された状態で製造されることが好ましい。
【００４２】
上記ダミーヒューズには、製造後に切断跡をつけておくことが好ましい。
【００４３】
本発明の第３の半導体装置は、検査用端子と、内部回路と、上記検査用端子と上記内部回路との接続経路上に設けられ、上記内部回路からの出力信号を外部に出力するための外部出力回路と、上記検査用端子と上記外部出力回路との接続経路上に介設されたヒューズと、上記検査用端子と上記外部出力回路との接続経路上に介設され、上記外部出力回路からの出力信号を制御する出力回路と、検査時には上記外部出力回路から出力された外部出力回路検査用信号を上記検査用端子から出力させ、検査後には上記外部出力回路からの出力信号が無効となるように上記出力回路を制御する出力制御回路とを備えている。
【００４４】
これにより、検査用端子を介して内部回路からの出力信号を得ることができなくなるので、内部回路に保存された情報の解析や改ざんを防ぐことができる。
【００４５】
検査後には上記外部出力回路検査用信号が上記内部回路の状態によらず一定のレベルに固定されることにより、情報の不正解析等を目的として検査用端子に入力される信号が無効となるので、耐タンパ性が向上する。
【００４６】
上記ヒューズは検査後に切断されていることにより、情報の不正解析等を目的として外部出力回路から出力される外部出力回路検査用信号をヒューズにおいて遮断することができる。
【００４７】
上記ヒューズが再接続された場合には上記外部出力回路検査用信号が無効となることにより、耐タンパ性のさらなる向上が図られる。
【００４８】
また、上記出力回路は高電圧供給部及び低電圧供給部に接続されており、上記ヒューズが再接続された場合には、上記高電圧供給部と上記低電圧供給部とが短絡することにより、例えば検査後にダミーヒューズを再接続するとショートが起こるので、内部回路に保持された情報の解析や改ざん等を防ぐことができる。
【００４９】
上記検査用端子と上記外部出力回路との接続経路上に、上記ヒューズをバイパスするための配線がさらに設けられ、上記検査用端子は、動作時に信号を出力するための出力端子として機能することにより、内部回路に保持された情報の解析や改ざんを目的とする者は内部回路の解析とは無関係なヒューズの再接続などに時間をとられることとなるので、耐タンパ性が向上する。
【００５０】
上記ヒューズとほぼ同形状で、上記外部出力回路の制御に無関係なダミーヒューズをさらに備えていることにより、耐タンパ性をさらに向上させることができる。
【００５１】
上記ダミーヒューズは切断されていることが好ましい。
【００５２】
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することにより、内部回路に保持される情報の解析や改ざんを目的としてヒューズの再接続が行われる際に、誤ってダミーヒューズが再接続された場合には回路のショートが起こり、情報の解析や改ざんを阻むことができる。
【００５３】
上記ダミーヒューズの両端は、それぞれ上記外部出力回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝搬される信号は、互いに異なっていることにより、内部回路に保持された情報の解析や改ざんを効果的に阻むことができる。
【００５４】
上記ダミーヒューズは、上記外部出力回路に接続されていないことが好ましい。
【００５５】
上記ダミーヒューズは、あらかじめ分断された状態で製造されることが好ましい。
【００５６】
上記ダミーヒューズには、製造後に切断跡をつけておくことが好ましい。
【００５７】
【発明の実施の形態】
従来の半導体装置では、切断後のヒューズが容易に再接続されるので、データが暴露されたり、外部への出力データをモニタリングすることによって改ざんが行われることが課題であった。そこで、本発明者らは、ヒューズが容易に再接続されない方策及び再接続された場合に不正なデータの読み出しを防ぐための種々の手段を検討した。その結果、以下の実態形態で説明する方法を採用するに至った。
【００５８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の一部を示す回路図である。
【００５９】
同図に示すように、本実施形態の半導体装置は、検査用端子１１と内部回路（図示せず）とを有しており、検査用端子１１と内部回路の間には入力保護回路１２、ヒューズ１３及びインバータ１４が設けられている。また、入力保護回路１２は、検査用端子１１とヒューズ１３との間に介設された抵抗素子２６と、ソースとゲートとが互いに接続され、共に電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴ２７とソースとゲートが互いに接続され、共に接地に接続されたｎチャネル型ＭＩＳＦＥＴ２８とを有している。ｐチャネル型ＭＩＳＦＥＴ２７とｎチャネル型ＭＩＳＦＥＴ２８とは互いに接続され、両ＭＩＳＦＥＴの中間点は検査用端子１１及び抵抗素子２６に接続されている。そして、ヒューズ１３と同形状で半導体装置の内部回路の動作に無関係なダミーヒューズ１６が設けられている。このダミーヒューズ１６は、ヒューズ１３の近傍に設けられていてもよいし、ヒューズ１３と離して設けられていてもよい。
【００６０】
本実施形態の半導体装置の特徴は、内部回路に接続されないダミーヒューズが設けられている点である。このような特徴を有する半導体装置について、以下その動作を説明する。
【００６１】
半導体装置の出荷検査では、検査時間短縮や故障検出率向上のために実装時にワイヤリングする端子の他に、検査用端子１１を用いて検査を行う。このとき、ヒューズ１３は接続されており、検査用端子１１から入力された検査用信号は、抵抗素子２６、ヒューズ１３及びインバータ１４を経て内部回路検査用信号ｓ１５として内部回路に入力される。
【００６２】
また、検査用端子１１からサージ電圧が印加された場合には、入力保護回路１２により電圧供給部あるいは接地に過剰電荷を逃がすことで、内部回路の破壊を防止している。
【００６３】
そして、出荷検査終了後には、不正解析を防止するためにヒューズ１３及びダミーヒューズ１６はレーザカッタなどで切断される。これにより検査用端子１１から内部回路への配線が切断される。
【００６４】
内部回路を不正に解析するため、第三者が切断されたヒューズをＦＩＢで接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。そのため、解析所要時間の増加がもたらされる。ＩＳＯ１５４０８の評価方法論であるＣＥＭ（Ｃｏｍｍｏｎ　Ｍｅｔｈｏｄｏｌｏｇｙ　ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　Ｓｅｃｕｒｉｔｙ　Ｅｖａｌｕａｔｉｏｎ）によれば、脆弱性を悪用するために必要な攻撃能力には、「専門家の専門知識」などの他に、その脆弱性を「識別するために要する時間」も含まれている。
【００６５】
以上のように本実施形態の半導体装置は、半導体装置内部回路の動作に無関係なダミーヒューズ１６を設けることで、解析に必要な時間の増加がもたらされるので、耐タンパ性が向上している。
【００６６】
なお、図１ではダミーヒューズ１６は１本のみ示されているが、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、解析に必要な時間は１本の場合より増加し、耐タンパ性がさらに向上する。このことは、ダミーヒューズ１６を設ける以後の実施形態に共通する。
【００６７】
本実施形態で示すように、ダミーヒューズを用いる方法は、どのような内部回路に対しても有効であるので、例えば耐タンパ性を有する不揮発性メモリ等と共に本実施形態の方法を用いることで、さらに耐タンパ性を向上させることが可能になる。
【００６８】
なお、本実施形態の半導体装置において、ヒューズ１３は入力保護回路１２と内部回路との間に設けられていたが、検査用端子１１と入力保護回路１２との間に設けられていてもよい。また、ヒューズの切断ミス率を減らすためにヒューズ１３に対して直列に複数個のヒューズをさらに設けてもよい。
【００６９】
（第２の実施形態）
図２及び図３は、共に本発明の第２の実施形態に係る半導体装置の一例を示す回路図である。なお、図３では入力保護回路１２が省略されており、図示されていない。
【００７０】
まず、図２に示す本実施形態の半導体装置は、検査用端子１１と、内部回路（図示せず）と、内部回路に接続された入力回路１１６と、検査用端子１１と入力回路１１６の間に設けられたヒューズ１３及び入力保護回路１２と、入力制御信号ｓ１１５を入力回路１１６に出力するための入力制御回路１７とを備えている。
【００７１】
入力保護回路１２は、第１の実施形態と同じ構成であり、ｐチャネル型ＭＩＳＦＥＴ２７、ｎチャネル型ＭＩＳＦＥＴ２８及び抵抗素子２６を有している。
【００７２】
入力回路１１６は、入力制御信号ｓ１１５を受けるインバータ１１７と、ヒューズ１３及びインバータ１１７の出力がそれぞれ入力側に接続されたＮＡＮＤ回路１１９とを有している。
【００７３】
また、入力制御回路１７は、ゲートが接地に、ソースが電圧供給部にそれぞれ接続されたｐチャネル型ＭＩＳＦＥＴ１８と、ソースが接地に、ドレインがｐチャネル型ＭＩＳＦＥＴ１８のドレインにそれぞれ接続されたｎチャネル型ＭＩＳＦＥＴ１９と、入力側がｐチャネル型ＭＩＳＦＥＴ１８とｎチャネル型ＭＩＳＦＥＴ１９との中間点３０に接続されたインバータ１１１と、ｐチャネル型ＭＩＳＦＥＴ１８と中間点３０との間に設けられたヒューズ１１０と、入力側がインバータ１１１の出力側に接続されたインバータ１１３と、入力側がインバータ１１３の出力側に接続され、出力側がインバータ１１７の入力側に接続されたインバータ１１４と、入力側がインバータ１１３とインバータ１１４の中間点３２に接続され、出力側がインバータ１１１とインバータ１１３の中間点３１に接続されたインバータ１１２とを有している。ｎチャネル型ＭＩＳＦＥＴ１９のゲートは中間点３１に接続されている。また、ヒューズ１３及びヒューズ１１０は配線層で構成され、必要な場合にレーザカッタ等で切断可能である。なお、入力制御信号ｓ１１５を発生する入力制御回路１７は、検査用端子１１とは同一チップ内であっても別領域に配置されている場合が多い。
【００７４】
以上のような構成を有する半導体装置について、以下にその動作を説明する。
【００７５】
まず、入力回路１１６に入力される入力制御信号ｓ１１５がＬｏｗレベルの場合、インバータ１１７は、ＨｉｇｈレベルのＮＡＮＤゲート入力信号ｓ１１８ｂを出力する。このとき、検査用端子１１からの信号は入力回路１１６を経由して内部回路（図示せず）にそのまま入力される。
【００７６】
次に、入力回路１１６に入力される入力制御信号ｓ１１５がＨｉｇｈレベルの場合は、ＮＡＮＤゲート入力信号ｓ１１８ｂはＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＮＡＮＤゲート入力信号ｓ１１８ａによらずＨｉｇｈレベルに固定される。つまり、このときには検査用端子１１からの信号は内部回路に入力されない。
【００７７】
本実施形態の半導体装置は、出荷検査時には、ヒューズ１３及び１１０が接続されている。このとき、ｐチャネル型ＭＩＳＦＥＴ１８とｎチャネル型ＭＩＳＦＥＴ１９のトランジスタの能力は、インバータ１１１への入力が常にＨｉｇｈレベルになるように設定されている。
【００７８】
そして、電源が投入されインバータ１１１にＨｉｇｈレベルが入力されると入力制御信号ｓ１１５は必ずＬｏｗレベルとなる。これにより、検査時には、検査用端子１１から入力された検査信号が内部回路に入力されることとなる。
【００７９】
出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３及びヒューズ１１０をレーザカッタなどで切断する。これにより、検査用端子１１から内部回路への配線が切断される。これに加え、再び電源を投入する際には、インバータ１１１の入力がＬｏｗレベルになるよう設定されるため、入力制御信号ｓ１１５はＨｉｇｈレベルに固定される。このため、入力制御信号ｓ１１５によって検査用端子１１から入力された検査信号は、ヒューズ１３が十分に切断されなかった場合、あるいはヒューズ１３の切断跡がＦＩＢなどで再接続された場合でも、内部回路に入力されることはない。
【００８０】
以上のように、本実施形態の半導体装置によれば、ヒューズ切断後の内部回路検査用信号ｓ１５がＨｉｇｈレベルに固定されることで内部回路の動作が安定化される。ここで、「動作が安定化する」とは、内部回路に入力される信号が中間電位のような不安定な状態にならないことを意味する。さらに、検査用端子１１から内部回路に信号が入力されることが不可能となり、半導体装置の内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんを防止することができる。
【００８１】
なお、本実施形態の半導体装置において、ＮＡＮＤ回路１１９の代わりにＮＯＲ回路１２２とした場合も、図３に示すような回路構成にすることにより同様の動作を行わせることができる。この場合にも、入力制御信号ｓ１１５がＬｏｗレベルの際には検査用端子から入力された検査信号がそのまま内部回路に入力され、入力制御信号ｓ１１５がＨｉｇｈレベルの際には検査用端子からの入力に関係なく内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定されて内部回路の動作は安定化する。
【００８２】
なお、図３に示す例に限らず、入力回路１１６の構成は、入力制御信号ｓ１１５のレベルに応じ、検査用端子からの検査信号が内部回路に入力される場合と入力されない場合との場合分けが可能になる構成であればよい。また、入力制御回路１７の構成も、図２に示す構成に限らず、ヒューズ１１０を有し、ヒューズ１１０の切断時と接続時で異なるレベルの入力制御信号ｓ１１５を出力するような構成であればよい。
【００８３】
なお、さらに耐タンパ性を向上させるために、第１の実施形態で示すようなダミーヒューズを設けることもできる。
【００８４】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体装置の一部を示す回路図である。本実施形態の半導体装置は、第２の実施形態に係る半導体装置の入力回路を異なる構成で実現したものである。なお、図４において、第２の実施形態と同じ構成要素には同じ符号を付している。
【００８５】
図４に示すように、本実施形態の半導体装置の特徴は、ヒューズ１３を挟んで入力制御信号ｓ１１５の反転信号により制御される信号固定回路１２４ａと入力制御信号ｓ１１５により制御される信号固定回路１２４ｂとが設けられていることである。すなわち、本実施形態の半導体装置は、検査用端子１１と、インバータ１２６と、検査用端子１１に接続された入力保護回路１２（図示は省略）と、入力保護回路１２とインバータ１２６の間に設けられたヒューズ１３と、入力保護回路１２とヒューズ１３との間から分岐する信号固定回路１２４ａと、ヒューズ１３とインバータ１２６との間から分岐する信号固定回路１２４ｂとを備えている。なお、信号固定回路１２４ａはソースが電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴであり、信号固定回路１２４ｂはソースが接地に接続されたｎチャネル型ＭＩＳＦＥＴである。
【００８６】
次に、本実施形態の半導体装置の動作を説明する。
【００８７】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態（オフ状態）になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【００８８】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。これにより、検査用端子１１から内部回路への配線が切断される。
【００８９】
この状態で、再び電源が投入される場合には、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【００９０】
内部回路を不正に解析するために、ヒューズの切断箇所を再接続した場合には、信号固定回路１２４ａの電源電位と信号固定回路１２４ｂの接地電位がショートし、内部回路は正常動作しなくなる。このとき、信号固定回路１２４ａ，１２４ｂの各々のトランジスタがともにオン状態である場合には、インバータゲート入力信号ｓ１２５が常にＬｏｗレベルに固定されるようにトランジスタ能力を設定しておくことで、インバータゲート入力信号ｓ１２５を検査用端子１１からの入力信号に依らず、常にＬｏｗレベルに固定することも可能である。
【００９１】
以上のように、本実施形態の半導体装置によれば、ヒューズ切断箇所をＦＩＢなどで再接続しても内部回路の解析や不揮発性メモリに格納された重要データの暴露や改ざんを不可能にすることができる。
【００９２】
なお、本実施形態の半導体装置において、信号固定回路１２４ａ及び１２４ｂは図４に示すような構成に限らずともよく、ヒューズ１３が切断後に再接続されたときに信号固定回路１２４ａと信号固定回路１２４ｂとの間がショートするような構成であればよい。例えば、電圧供給部と接地電位の位置を入れ替えてもよい。
【００９３】
また、本実施形態の半導体装置において、ヒューズ１３の再接続時には、インバータゲート入力信号ｓ１２５が常にＬｏｗレベルに固定され、内部回路検査用信号ｓ１５は常にＨｉｇｈレベルに固定されるが、インバータゲート入力信号ｓ１２５が常にＨｉｇｈレベルに固定され、内部回路検査用信号ｓ１５が常にＬｏｗレベルに固定されるような構成であってもよい。
【００９４】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る半導体装置の一部を示す回路図である。同図において、第１及び３の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００９５】
本実施形態の半導体装置は、図４に示す第３の実施形態の半導体装置に、内部回路と接続されず、ヒューズ１３と同じ形状のダミーヒューズ１６をさらに設けたものである。このダミーヒューズ１６は通常ヒューズ１３の近傍に配置されていてもよいし、離して設けられていてもよい。このような半導体装置について、以下その動作を説明する。
【００９６】
まず、半導体装置の出荷検査時には、第３の実施形態と同様に、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【００９７】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。これにより、検査用端子１１から内部回路への配線が切断される。
【００９８】
この状態で再び電源が投入されると入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【００９９】
このとき、内部回路を不正に解析するために、ヒューズの切断箇所をＦＩＢなどで再接続した場合には、第３の実施形態と同じく、信号固定回路１２４ａの電源電位と信号固定回路１２４ｂの接地電位がショートし、内部回路は正常動作しなくなる。
【０１００】
これに加え、本実施形態の半導体装置では、ダミーヒューズ１６を設けているので、内部回路を解析するために、ヒューズがＦＩＢ等により再接続される際には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。そのため、解析所要時間の増加がもたらされる。
【０１０１】
以上のように、本実施形態の半導体装置によれば、第３の実施形態の半導体装置に、内部回路の動作に関係のないダミーヒューズ１６を挿入することで、解析所要時間増加がもたらされ耐タンパ性のさらなる向上が図られる。
【０１０２】
なお、図５ではダミーヒューズ１６は１本のみ図示しているが、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、解析所要時間は１本の場合より増加し、耐タンパ性をさらに向上させることができる。これは、以後の実施形態でも同様である。
【０１０３】
（第５の実施形態）
本実施形態の半導体装置は、第４の実施形態に係る半導体装置のダミーヒューズの接続構造を変えた例である。
【０１０４】
図６は、本発明の第５の実施形態に係る半導体装置の一部を示す回路図である。なお、第４の実施形態と同じ構成要素には同じ符号を付している。
【０１０５】
本実施形態の半導体装置は、図４に示す第３の実施形態の半導体装置に、一端が電圧供給部に接続され、他端が接地に接続されているダミーヒューズ１６をさらに設けたものである。ダミーヒューズ１６は、ヒューズ１３と同形状である。すなわち、本実施形態の半導体装置は、第４の実施形態と比べて、ダミーヒューズ１６の両端にそれぞれ電圧供給部及び接地線（低電圧供給部）が接続されている点が異なっている。
【０１０６】
もう１つ、本実施形態の半導体装置が第４の実施形態と異なっている点は、出荷検査前にダミーヒューズ１６があらかじめ切断される点である。これは、ダミーヒューズ１６が接続されたままにしておくと、出荷検査時にショートが起こってしまい検査ができなくなるからである。
【０１０７】
以下に、本実施形態の半導体装置の動作を説明する。
【０１０８】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【０１０９】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。
【０１１０】
この状態で再び電源が投入される場合には、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【０１１１】
ここで、第三者が内部回路を解析するためにヒューズ切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６は、一端が電圧供給部に接続され他端が接地線に接続されているため、接続された場合にショートが起こり内部回路は正常に動作しなくなる。また、ヒューズ１３を再接続した場合にもショートが起こる。
【０１１２】
以上のように、本実施形態の半導体装置によれば、内部回路のショートを引き起こすダミーヒューズ１６を設けることで内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんをさらに効果的に防止することができる。さらに、ヒューズ１３とダミーヒューズ１６とを識別するため時間が増加することにより、耐タンパ性が向上する。
【０１１３】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る半導体装置の一部を示す回路図である。なお、第３〜第５の実施形態と同じ構成要素には同じ符号を付している。
【０１１４】
図７に示すように、本実施形態の半導体装置は、図４に示す第３の実施形態の半導体装置に両端が内部回路１２８に接続されたダミーヒューズ１６をさらに設けたものである。ここで、ダミーヒューズ１６の一端と他端はそれぞれ内部回路１２８の異なる部分に接続されている。内部回路のそれぞれの部分からは、内部回路信号ｓ１２７ａ及び内部回路信号ｓ１２７ｂが発せられる。なお、ダミーヒューズ１６は、内部回路１２８の制御には無関係である。
【０１１５】
また、本実施形態の半導体装置においては、第５の実施形態と同じく出荷検査前にダミーヒューズ１６をあらかじめ切断しておくが、これは内部回路信号ｓ１２７ａと内部回路信号ｓ１２７ｂとが衝突するのを防ぐためである。
【０１１６】
以下に、本実施形態の半導体装置の動作を説明する。
【０１１７】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【０１１８】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。
【０１１９】
この状態で電源が投入されると、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【０１２０】
ここで、第三者が内部回路を解析するためにヒューズの切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６は、別々の内部回路信号１２７ａ、１２７ｂであるため、それらを接続した場合信号同士が衝突し内部回路は正常に動作しなくなる。
【０１２１】
以上のように、本実施形態の半導体装置によれば、内部回路信号の衝突を引き起こすダミーヒューズ１６を挿入することで内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんを効果的に防止することができる。さらに、ヒューズ１３とダミーヒューズ１６とを識別するための時間が増加することにより、耐タンパ性が向上する。
【０１２２】
（第７の実施形態）
図８は、本発明の第７の実施形態に係る半導体装置の一部を示す回路図である。第３〜第６の実施形態と同じ構成要素には同じ符号を付している。
【０１２３】
図８に示すように、本実施形態の半導体装置は、図６に示す第５の実施形態の半導体装置に、検査用端子１１とインバータ１２６とをヒューズ１３を挟まずに短絡するための短絡用配線１２９をさらに設けたものである。なお、本実施形態の半導体装置において、検査用端子１１は、検査時だけでなく半導体装置の動作時にも使用される。そのため、図示しないが、本実施形態の半導体装置においては、検査用端子１１から内部回路が保持する情報が解析されるのを防ぐための他の手段が取られている。また、ダミーヒューズ１６は、ショートを起こさないように出荷検査前にあらかじめ切断される。
【０１２４】
以下に本実施形態の半導体装置の動作を説明する。
【０１２５】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、検査用端子１１から入力された検査信号は入力保護回路１２（図示は省略）中の抵抗体、インバータ１２６を経て内部回路検査用信号ｓ１５として内部回路に入力される。なお、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になっているためショートは起こらず、正常に検査を行なうことができる。
【０１２６】
次に、出荷検査終了後には、切断跡を残すためにヒューズ１３が切断される。ここで、ヒューズ１３を切断しておくことで、第三者がヒューズの再接続を試みる際に、接続が必要なヒューズか否かの判別を不可能にしている。
【０１２７】
この状態で電源が投入されると、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【０１２８】
ここで、第三者が内部回路を不正に解析するためにヒューズの切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、短絡用配線１２９が設けられているため、ヒューズ１３の切断／接続に関係なく検査用端子１１から内部回路制御信号ｓ１５へは信号が入力される。これにより、ヒューズの再接続を試みる者は無用な時間を費やすことになる。
【０１２９】
以上のように、本実施形態の半導体装置によれば、動作時にも使用する検査用端子１１にヒューズ１３とダミーヒューズ１６を挿入することで、内部回路及び端子の識別に必要な時間を増加させることができるので、耐タンパ性を向上させることができる。なお、このような検査用端子１１には、不正解析を防ぐための暗号化回路などの手段が別に設けられているので、検査用端子１１および短絡用配線１２９を介して内部回路の情報が解析される心配はない。
【０１３０】
（第８の実施形態）
本発明の第８の実施形態は、半導体装置の動作に無関係なヒューズの構造についてのものである。
【０１３１】
図９は、本発明の第８の実施形態に係る半導体装置のうちダミーヒューズを示す拡大図である。本実施形態の半導体装置は内部回路の動作に無関係なダミーヒューズを備えており、該ダミーヒューズには、図９に示すようにあらかじめ切断箇所１３１が設けられている。同図中のダミーヒューズは、ヒューズ窓１３０を有している。ここで、ヒューズ窓とは、ヒューズを切断するために設けられる、保護膜がなく配線が露出している領域のことである。
【０１３２】
上述のダミーヒューズを備えた他の実施形態に係る半導体装置では、一度ヒューズを設けた後で切断していた。そのため、まれではあるが、レーザカッタによるヒューズの切断が不完全になることがあった。ダミーヒューズが接続されたままであると、接続すべきヒューズでないことが容易に知られてしまうため、ダミーヒューズを設ける意味がなくなってしまう。
【０１３３】
これに対し、本実施形態で示すダミーヒューズは、あらかじめ分断された配線パターンとなっているため、レーザカッタによるヒューズ切断失敗をなくすことができる。そして、検査前にレーザを照射し、ヒューズ切断跡を残しておくことで半導体装置の動作に関係のあるヒューズなのか、関係のないダミーヒューズなのか見分けが付かなくなる。
【０１３４】
以上のように、本実施形態の半導体装置によれば、ダミーヒューズをあらかじめ分断された配線パターンにしておくことによりヒューズを確実に切断状態にすることが可能となり、さらに、検査後レーザ照射してヒューズ切断跡を残しておくことで解析に必要な時間を増加させ、半導体装置の耐タンパ性を向上させることができる。
【０１３５】
なお、本実施形態の半導体装置では、分断された配線パターンをダミーヒューズに適用したが、第７の実施形態におけるヒューズ１３のように内部回路の動作に無関係なヒューズに対してもあらかじめ分断された配線パターンを適用することが有効である。
【０１３６】
（第９の実施形態）
これまでに説明した実施形態では、半導体装置に耐タンパ性を付与するためのヒューズ１３が検査用端子１１と内部回路との間に設けられる例を示したが、特に、内部回路に接続された外部出力回路と検査用端子との間にヒューズが設けられていても同様の効果を得ることができる。以下の実施形態では、外部出力回路と検査用端子との間にヒューズが設けられる例について説明する。
【０１３７】
図１０は、本発明の第９の実施形態における半導体装置の一部を示す回路図である。なお、本実施形態の半導体装置は第１の実施形態の半導体装置と類似の構成を有しているので、検査用端子、ヒューズ及びダミーヒューズについては図１に示す第１の実施形態の半導体装置と同一の符号を付している。
【０１３８】
図１０に示すように、本実施形態の半導体装置は、検査用端子１１と外部出力回路（図示せず）とを有しており、検査用端子１１と外部出力回路との間には、出力ホールド回路３１２、ヒューズ１３及びインバータ３１４が設けられている。ここで、出力ホールド回路３１２は、一端が接地され、他端が検査用端子１１に接続された高抵抗素子３２６で構成されており、検査用端子１１がドライブされていない場合（検査用端子１１に電流が流れていない場合）に検査用端子１１の電位を保持する機能を有している。
【０１３９】
本実施形態の半導体装置の特徴は、外部出力回路と検査用端子１１との間の信号経路上にヒューズ１３が介設され、且つヒューズ１３と同形状で半導体装置の内部回路の動作に無関係なダミーヒューズ１６が設けられていることである。このダミーヒューズ１６は、ヒューズ１３の近傍に設けられていてもよいし、ヒューズ１３と離して設けられていてもよい。
【０１４０】
以上の構成を有する半導体装置におおけるヒューズ１３及びダミーヒューズ１６の効果について以下に説明する。
【０１４１】
半導体装置の出荷検査では、検査時間の短縮や故障検出率の向上のために、実装時にワイヤリングする端子だけでなく、検査用端子１１も用いて検査を行う。
【０１４２】
この出荷検査の際には、ヒューズ１３は切断されておらず、検査用端子１１には、出力された検査信号が外部出力回路検査用信号ｏ３１５からの信号として出力される。ここで、内部回路で生じ、外部出力回路から出力される外部出力回路検査用信号ｏ３１５は、例えば入力回路を経由して内部回路に入力された検査用信号に対する応答信号である。
【０１４３】
次に、出荷検査終了後には、不正解析を防止するためにヒューズ１３およびダミーヒューズ１６がレーザカッタなどで切断される。この操作で、検査用端子１１への外部出力回路との配線が切断される。
【０１４４】
内部回路を不正に解析するため、第三者が切断されたヒューズをＦＩＢで接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。そのため、第１の実施形態の半導体装置を用いる場合と同様に、解析所要時間の増加がもたらされる。
【０１４５】
以上のように本発明の第９の実施形態によれば、半導体装置内部回路の動作に無関係なダミーヒューズ１６を挿入することで、解析所要時間の増加がもたらされ耐タンパ性が向上する。
【０１４６】
なお、ダミーヒューズ１６は、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、ダミーヒューズ１６が１本の場合より解析に必要な時間が増加するので、耐タンパ性がさらに向上する。このことは、ダミーヒューズ１６を設ける以後の実施形態に共通する。
【０１４７】
また、本実施形態で説明した構成は、どのような外部出力回路に対しても適用可能であるので、耐タンパ性を有する不揮発性メモリ等とともに本実施形態を用いることで、さらに耐タンパ性を向上させることが可能になる。
【０１４８】
なお、本実施形態においてヒューズ１３は、出力ホールド回路３１２とインバータ３１４の出力部との間に設けられているが、出力ホールド回路３１２と検査用端子１１との間やインバータ３１４の入力部側など、外部出力回路と検査用端子１１とを接続する経路上に設けられていればよい。
【０１４９】
また、ヒューズの切断ミス率を減らすためにヒューズ１３に対して互いに直列に接続される複数個のヒューズをさらに設けてもよい。
【０１５０】
なお、本実施形態で示す半導体装置において、出力ホールド回路３１２を備える場合の他、プルアップ方式の場合であっても、本実施形態の回路構成を適用することができる。
【０１５１】
また、本実施形態の半導体装置において、サージ耐圧の対策のため保護回路を追加することもありえる。
【０１５２】
また、本実施形態では、ヒューズ１３を内部回路から出力される信号の経路上に設けたが、第１〜第８の各実施形態で説明したような構成と組み合わせてもよい。すなわち、内部回路への入力信号の経路上にさらにヒューズを設けてもよい。これにより、耐タンパ性をさらに向上させることができる。
【０１５３】
（第１０の実施形態）
図１１ないし図１２は、共に本発明の第１０の実施形態における半導体装置の一例を示す回路図である。本実施形態の半導体装置は、第２の実施形態の半導体装置と類似の構成を有している。なお、図１１及び図１２では出力ホールド回路３１２が省略されており、図示されていない。
【０１５４】
まず、図１１に示す本実施形態の半導体装置は、検査用端子１１と、外部出力回路（図示せず）と、検査用端子１１に接続された出力回路４１６と、外部出力回路と出力回路４１６との間に設けられたヒューズ１３と、出力回路４１６からの出力信号を制御する出力制御回路３１７とを備えている。
【０１５５】
本実施形態の半導体装置において、出力回路４１６は第２の実施形態の半導体装置における入力回路１１６と、出力制御回路３１７は第２の実施形態の半導体装置における入力制御回路１７とそれぞれ同様の構成を有している。
【０１５６】
すなわち、出力回路４１６は、出力制御信号ｏ４１５を受けるインバータ４１７と、ヒューズ１３及びインバータ４１７の出力部がそれぞれ入力部に接続されたＮＡＮＤ回路４１９とを有している。
【０１５７】
また、出力制御回路３１７は、ゲートが接地に、ソースが電圧供給部にそれぞれ接続されたｐチャネル型ＭＩＳＦＥＴ３１８と、ソースが接地に、ドレインがｐチャネル型ＭＩＳＦＥＴ３１８のドレインにそれぞれ接続されたｎチャネル型ＭＩＳＦＥＴ３１９と、入力部がｐチャネル型ＭＩＳＦＥＴ３１８とｎチャネル型ＭＩＳＦＥＴ３１９の中間点３３０に接続されたインバータ４１１と、ｐチャネル型ＭＩＳＦＥＴ３１８と中間点３３０との間に設けられたヒューズ４１０と、入力部がインバータ４１１の出力部に接続されたインバータ４１３と、入力部がインバータ４１３の出力部に接続されたインバータ４１４と、出力部がインバータ４１３の入力部に、入力部がインバータ４１３の出力部及びインバータ４１４の入力部に接続されたインバータ４１３とを有している。
【０１５８】
また、ｎチャネル型ＭＩＳＦＥＴ３１９のゲートは中間点３３１に接続されている。そして、ヒューズ１３及びヒューズ４１０は配線層で構成され、必要な場合にレーザカッタ等で切断可能である。なお、出力制御信号ｏ４１５を発生する出力制御回路３１７は、検査用端子１１とは同一チップ内であっても別領域に配置されている場合が多い。
【０１５９】
以上のように構成された半導体装置について、以下その動作を説明する。
【０１６０】
まず、出力回路４１６に入力される出力制御信号ｏ４１５がＬｏｗレベルの場合、インバータ４１７は、ＨｉｇｈレベルのＮＡＮＤゲート入力信号ｏ４１８ｂを出力する。このとき、検査用端子１１への信号は外部出力回路検査用信号ｏ３１５からそのまま出力される。
【０１６１】
次に、出力回路４１６に入力される出力制御信号ｏ４１５がＨｉｇｈレベルの場合は、ＮＡＮＤゲート入力信号ｏ４１８ｂはＬｏｗレベルとなり、外部出力検査信号ｏ４１５はＮＡＮＤゲート入力信号ｏ４１８ａによらずＨｉｇｈレベルに固定される。つまり、このときには検査用端子への信号は外部出力回路から出力されない。
【０１６２】
本実施形態の半導体装置は、出荷検査時には、ヒューズ１３及びヒューズ４１０は接続されている。このときｐチャネル型ＭＩＳＦＥＴ３１８とｎチャネル型ＭＩＳＦＥＴ３１９のトランジスタの能力は、インバータ４１１のゲート入力が常にＨｉｇｈレベルになるように設定されている。そして、電源が投入されインバータ４１１にＨｉｇｈレベルの信号が入力されると、出力制御信号ｏ４１５は必ずＬｏｗレベルとなる。これにより、検査時には外部出力回路から出力された検査信号は、検査用端子１１に出力される。
【０１６３】
出荷検査終了後には、外部出力回路からの信号が検査用端子１１から出力されないようにするために、ヒューズ１３およびヒューズ４１０がレーザカッタなどで切断される。これにより、検査用端子１１への外部出力回路からの配線が切断される。その結果、再び電源を投入する際には、インバータ４１１の入力がＬｏｗレベルになるため、出力制御信号ｏ４１５はＨｉｇｈレベルに固定される。従って、出力制御信号ｏ４１５によって検査用端子１１へ出力される検査信号は、ヒューズ１３が十分に切断されなかった場合、あるいはヒューズ１３の切断部をＦＩＢなどで再接続された場合でも、検査用端子に出力されることはない。
【０１６４】
以上のように、本実施形態の半導体装置によれば、ヒューズ切断後の外部出力回路検査用信号ｏ３１５をＨｉｇｈレベルに固定することで、内部回路の動作を安定化することができる。さらに、本実施形態の半導体装置によれば、外部出力回路からの信号を検査用端子１１から出力させることが不可能となるので、半導体装置の内部回路解析および不揮発性メモリに格納された重要データの暴露やデータのモニタや改ざんを防止することができる。
【０１６５】
なお、本実施形態の半導体装置において、ＮＡＮＤ回路４１９の代わりにＮＯＲ回路４２２とした場合も、図１２に示すような回路構成にすることにより、同様の動作をすることは言うまでもない。
【０１６６】
なお、図１２に示す例に限らず、出力回路４１６の構成は、出力制御信号ｏ４１５のレベルに応じ、外部出力回路からの検査信号が検査用端子１１に出力される場合と出力されない場合との場合分けが可能になる構成であればよい。また、出力制御回路３１７の構成も、図２に示す構成に限らず、ヒューズ４１０を有し、ヒューズ４１０の切断時と接続時で異なるレベルの出力制御信号ｏ４１５を出力するような構成であればよい。なお、さらに耐タンパ性を向上させるために、第９の実施形態で示すようなダミーヒューズを設けることもできる。また、ヒューズ１３は、検査用端子１１と出力回路４１６との間に設置する構成であってもよい。
【０１６７】
（第１１の実施形態）
図１３は、本発明の第１１の実施形態に係る半導体装置の一部を示す回路図である。同図に示すように、本実施形態の半導体装置は、第３の実施形態の半導体装置と同様の構成を有している。
【０１６８】
本実施形態の半導体装置の特徴は、ヒューズ１３を挟んで出力制御信号ｏ４１５の反転信号により制御される信号固定回路４２４ａと出力制御信号ｏ４１５により制御される信号固定回路４２４ｂとが設けられていることである。すなわち、本実施形態の半導体装置は、検査用端子１１とインバータ４２６と、検査用端子１１に接続された出力ホールド回路３１２（図示省略）と出力ホールド回路３１２とインバータ４２６の間に設けられたヒューズ１３と、出力ホールド回路３１２とヒューズ１３との間から分岐する信号固定回路４２４ａと、ヒューズ１３とインバータ４２６との間から分岐する信号固定回路４２４ｂとを備えている。なお、信号固定回路４２４ａはソースが電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴであり、信号固定回路４２４ｂはソースが接地に接続されたｎチャネル型ＭＩＳＦＥＴである。
【０１６９】
次に、本実施形態の半導体装置の動作を説明する。
【０１７０】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、出力制御信号ｏ４１５がＬｏｗレベルに固定されていることで、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になり、外部出力回路から出力された検査信号は検査用端子１１から外部に出力される。
【０１７１】
次に、出荷検査終了後には、外部出力回路からの出力信号が検査用端子１１に出力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。これにより、外部出力回路から検査用端子１１への配線が切断される。この状態で電源が投入される場合には、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態となる。また、この際に信号固定回路４２４ｂによって外部出力回路検査用信号ｏ３１５がＨｉｇｈレベルに固定されるので、検査用端子１１への出力が安定する。
【０１７２】
本実施形態の半導体装置を搭載したチップにおいて、内部回路を不正に解析するために、ヒューズの切断箇所をＦＩＢなどで再接続した場合には、電源電位と接地電位とがショートし、チップの内部回路は正常動作しなくなる。このとき、信号固定回路４２４ａ，４２４ｂの各々のトランジスタがともにオン状態である場合には、インバータゲート信号ｏ４２５が常にＬｏｗレベルに固定されるようにトランジスタの能力を設定しておくことで、インバータゲート信号ｏ４２５を外部出力回路からの出力信号に依らず、常にＬｏｗレベルに固定することも可能である。
【０１７３】
以上のように、本実施形態の半導体装置によれば、ヒューズの切断箇所をＦＩＢなどで再接続しても内部回路の解析や不揮発性メモリに格納された重要データの暴露や改ざんを不可能にすることができる。
【０１７４】
なお、本実施形態の半導体装置において、信号固定回路４２４ａ及び４２４ｂは図１３に示すような構成に限らずともよく、ヒューズ１３が切断後に再接続されたときに信号固定回路４２４ａと信号固定回路４２４ｂとの間がショートするような構成であればよい。たとえば、電圧供給部と接地電位の位置を入れ替えてもよい。
【０１７５】
また、本実施形態の半導体装置において、ヒューズ１３の再接続時には、インバータゲート信号ｏ４２５が常にＬｏｗレベルに固定され、検査用端子１１は，常にＨｉｇｈレベルに固定されるが、インバータゲート信号ｏ４２５が常にＨｉｇｈレベルに固定され、検査用端子が常にＬｏｗレベルに固定される構成であってもよい。
【０１７６】
（第１２の実施形態）
図１４は、本発明の第１２の実施形態における半導体装置の一部を示す回路図である。同図において、第９及び第１１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。なお、本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第４の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。
【０１７７】
本実施形態の半導体装置は、図１３に示す第１１の実施形態の半導体装置に、内部回路と接続されず、ヒューズ１３と同じ形状のダミーヒューズ１６をさらに設けたものである。このダミーヒューズ１６は通常ヒューズ１３の近傍に配置されてもよいし、離して設けられてもよい。このような半導体装置の動作について、以下に説明する。
【０１７８】
まず、半導体検査装置の出荷検査時には、第３の実施形態と同様に、ヒューズ１３は接続された状態になっている。このとき、出力制御信号ｏ４１５はＬｏｗレベルに固定されている。これにより信号固定回路４２４ａ及び４２４ｂはともにオープン状態になり、外部出力回路から出力された検査信号は、インバータ４２６で反転され、そのまま外部出力回路検査用信号ｏ３１５として検査用端子１１に出力される。
【０１７９】
次に、半導体装置の出荷検査終了後には、外部出力回路からの検査信号が検査用端子に出力されないために、ヒューズ１３がレーザカッタなどで切断される。これにより、外部出力回路から検査用端子への配線が切断される。
【０１８０】
この状態で再び電源が投入されると、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態となる。すると、インバータゲート信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定する。
【０１８１】
このとき、チップの内部回路を不正に解析するために、ヒューズの切断箇所をＦＩＢなどで再接続した場合には、第１１の実施形態と同じく、信号固定回路４２４ａの電源電位と信号固定回路４２４ｂの接地電位がショートし、内部回路は正常動作しなくなる。
【０１８２】
これに加え、本実施形態の半導体装置ではダミーヒューズ１６を設けているので、内部回路を解析するために、ヒューズがＦＩＢ等により再接続される際には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのかの見分けがつかない。そのため、第三者が内部回路を解析する際には、すべてのヒューズを接続しようと試みる。その結果、解析所用時間の増加がもたらされる。
【０１８３】
以上のように、本実施形態の半導体装置によれば、第１１の実施形態の半導体装置に、内部回路の動作に関係のないダミーヒューズ１６を挿入することで、内部回路の解析に要する時間を増加させ、耐タンパ性のさらなる向上を図ることができる。
【０１８４】
なお、図１４ではダミーヒューズ１６が１本の場合のみを示しているが、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、解析所用時間は１本の場合より増加し、耐タンパ性をさらに向上させることができる。これは、以後の実施形態でも同様である。
【０１８５】
（第１３の実施形態）
図１５は、本発明の第１３の実施形態に係る半導体装置の一部を示す回路図である。本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第５の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。なお、第１２の実施形態と同じ構成要素には同じ符号を付している。
【０１８６】
本実施形態の半導体装置は、図１３に示す第１１の実施形態の半導体装置に、一端が電源供給部に接続され、他端が接地されているダミーヒューズ１６をさらに設けたものである。ダミーヒューズ１６は、ヒューズ１３と同形状である。すなわち、本実施形態の半導体装置は、第１２の実施形態と比べて，ダミーヒューズ１６の両端に夫々電圧供給部及び接地線（低電圧供給部）が接続されている点が異なっている。
【０１８７】
もう１つ、本実施形態の半導体装置が第１２の実施形態と異なっている点は、出荷検査前にダミーヒューズ１６があらかじめ切断される点である。これは、ダミーヒューズ１６を導通状態のままにしておくと、出荷検査時にショートが起こってしまい検査ができなくなるからである。
【０１８８】
以下に、本実施形態の半導体装置の動作を説明する。
【０１８９】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、出力制御信号ｏ４１５はＬｏｗレベルに固定されている。これにより、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になり、外部出力回路から出力された検査信号はインバータ４２６で反転され、そのまま外部出力回路検査用信号ｏ３１５として検査用端子１１に出力される。
【０１９０】
次に、出荷検査終了後には、外部出力回路からの検査信号が検査用端子に出力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。
【０１９１】
この状態で再び電源が投入される場合には、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａおよび４２４ｂは共にオン状態となる。すると、インバータゲート信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって、内部回路の動作が安定する。
【０１９２】
ここで、第三者が内部回路を不正に解析するために、切断されたヒューズ箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６は、一端が電圧供給部に接続され、他端が接地線に接続されているため、接続された場合にショートが起こり内部回路は正常に動作しなくなる。また、ヒューズ１３を再接続した場合にも同様にショートが起こる。
【０１９３】
以上のように、本実施形態の半導体装置によれば、内部回路のショートを引き起こすダミーヒューズ１６を設けることで内部回路の解析及び不揮発性メモリに格納された重要データの暴露、データのモニタリング及び改ざんをさらに効果的に防止することができる。さらに、本実施形態の半導体装置を解析する際には、ヒューズ１３とダミーヒューズ１６とを識別するための時間も必要であるので、耐タンパ性も向上している。
【０１９４】
（第１４の実施形態）
図１６は、本発明の第１４の実施形態における半導体装置の一部を示す回路図である。本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第６の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。なお、第１１〜第１３の実施形態と同じ構成要素には同じ符号を付している。
【０１９５】
図１６に示すように、本実施形態の半導体装置は、図１３に示す第１１の実施形態の半導体装置に両端が外部出力回路４２８に接続されたダミーヒューズ１６をさらに設けたものである。ここで、ダミーヒューズ１６の一端と他端はそれぞれ外部出力回路４２８の異なる部分に接続されている。外部出力回路４２８のうち、ダミーヒューズ１６に接続された部分のそれぞれからは、外部出力回路信号ｏ４２７ａ及び外部出力回路信号ｏ４２７ｂが発せられる。なお、ダミーヒューズ１６は、外部出力回路４２８の制御には無関係である。また、本実施形態の半導体装置においては、第１３の実施形態と同じく出荷検査前にダミーヒューズ１６をあらかじめ切断しておくが、これは外部出力回路信号ｏ４２７ａと外部出力回路信号ｏ４２７ｂとが衝突するのを防ぐためである。
【０１９６】
以下に、本実施形態の半導体装置の動作を説明する。
【０１９７】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき出力制御信号ｏ４１５はＬｏｗレベルに固定されている。これにより、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になり、外部出力回路から出力された検査信号はインバータ４２６で反転され、そのまま外部出力回路検査用信号ｏ３１５として、検査用端子１１に出力される。
【０１９８】
次に、出荷検査終了後には、外部出力回路からの検査信号が検査用端子１１に出力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。この状態で電源が投入されると、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態となる。すると、インバータゲート信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって、内部回路の動作が安定する。
【０１９９】
ここで、第三者が内部回路を不正に解析するためにヒューズ切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６の両端には、それぞれ別々の外部出力回路信号ｏ４２７ａ、ｏ４２７ｂが伝搬されているため、ダミーヒューズ１６を接続した場合、信号同士が衝突しチップの内部回路は正常に動作しなくなる。
【０２００】
以上のように、本実施形態の半導体装置によれば、外部出力回路信号の衝突を引き起こすダミーヒューズ１６を挿入することで、内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんを効果的に阻止することができる。さらに、ヒューズ１３とダミーヒューズ１６とを識別するための時間が増加することにより耐タンパ性が向上する。
【０２０１】
（第１５の実施形態）
図１７は、本発明の第１５の実施形態における半導体装置の一部を示す回路図である。第１１〜第１４の実施形態と同じ構成要素には同じ符号を付している。なお、本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第７の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。
【０２０２】
図１７に示すように、本実施形態の半導体装置は、図１５に示す第１３の実施形態の半導体装置に、外部出力回路とインバータ４２６とをヒューズ１３を挟まずに短絡するための短絡用配線４２９をさらに設けたものである。なお、本実施形態の半導体装置において、検査用端子１１は、検査時だけでなく半導体装置の動作時にも使用される。そのため、図示しないが、本実施形態の半導体装置においては、検査端子１１から外部出力回路が出力する情報を解析されるのを防ぐための他の手段が取られている。また、ダミーヒューズ１６は、ショートを起こさないように出荷検査前にあらかじめ切断される。
【０２０３】
以下、本実施形態の半導体装置の動作を説明する。
【０２０４】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、外部出力回路から出力された検査信号はインバータ４２６を経て外部出力回路検査用信号ｏ３１５として検査用端子１１に出力される。なお、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になっているため、ショートは起こらず、正常に検査を行うことができる。
【０２０５】
次に、出荷検査終了後には、切断跡を残すためにヒューズ１３が切断される。ここで、ヒューズ１３を切断しておくことで、第三者がヒューズの再接続を試みる際に、接続が必要なヒューズか否かの判断を不可能にしている。この状態で電源が投入されると、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態になる。すると、インバータ出力信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定する。
【０２０６】
ここで、第三者が内部回路を不正に解析するために、ヒューズ切断箇所をＦＩＢなどで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか、動作に関係のないダミーヒューズなのかの見分けがつかないため、そのすべてを接続しようと試みる。ところが、短絡用配線４２９が設けられているため、ヒューズ１３の切断／接続に関係なく外部出力回路から検査用端子１１へ外部出力信号が出力される。これにより、ヒューズの再接続を試みる者は無用な時間を費やすことになる。
【０２０７】
以上のように本実施形態の半導体装置によれば、動作時にも使用する検査用端子１１にヒューズ１３とダミーヒューズ１６を挿入することで、内部回路及び端子の識別に必要な時間を増加させることができるので、耐タンパ性を向上させることができる。なお、このような検査用端子１１には不正解析を防ぐための暗号化回路などの手段が別に設けられているので、検査用端子１１及び短絡用配線４２９を介して内部回路が保持する情報が解析される心配はない。
【０２０８】
（第１６の実施形態）
本発明の第１６の実施形態は、半導体装置の動作に無関係なヒューズの構造についてのものである。これは、第８の実施形態で説明したヒューズ構造と同一である。
【０２０９】
図１８は、本発明の第１６の実施形態における半導体装置のうちダミーヒューズを示す拡大図である。
【０２１０】
本実施形態の半導体装置は内部回路の動作に無関係なダミーヒューズを備えており、このダミーヒューズは、図１８に示すようにあらかじめ切断箇所４３１が設けられている。図中のダミーヒューズは、ヒューズ窓４３０を有している。
【０２１１】
本実施形態で示すように、外部出力回路と検査用端子との間にヒューズが設けられる場合においても、ダミーヒューズをあらかじめ分断された配線パターンにしておくことにより、ヒューズを確実に切断状態にすることが可能となる。さらに、検査後レーザー照射してヒューズ切断後を残しておくことで、解析に必要な時間を増加させ、半導体装置の耐タンパ性を向上させることができる。
【０２１２】
また本発明の半導体装置では、外部出力信号が検査用端子１１から出力される形態について説明を行ったが、検査用端子が入力端子と出力端子を兼ねる入出力端子である場合にも本発明は適用することが可能である。さらに、ヒューズ、ダミーヒューズの設置位置と、検査用端子への出力される信号を所望の出力レベルにホールドする機能を有する回路の設置位置及び回路構成とは、外部出力回路と検査用端子の間では限定されるものではない。
【０２１３】
【発明の効果】
本発明の半導体装置は、検査用端子と内部回路との間にヒューズのみならず内部回路に接続されないダミーヒューズを備えており、検査後にそれらが切断される。これにより、第三者が内部回路の解析及び不揮発性メモリに格納された重要データの暴露または改ざんを目的としてヒューズの再接続を行なう場合に、ヒューズとダミーヒューズとの識別時間が必要となるので、本発明の半導体装置の耐タンパ性は従来よりも向上する。また、上述の構成は、検査用端子が内部回路からの信号を出力する場合の出力端子である場合でも有効である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の一部を示す回路図である。
【図２】本発明の第２の実施形態に係る半導体装置の一例を示す回路図である。
【図３】本発明の第２の実施形態に係る半導体装置の一例を示す回路図である。
【図４】本発明の第３の実施形態に係る半導体装置の一部を示す回路図である。
【図５】本発明の第４の実施形態に係る半導体装置の一部を示す回路図である。
【図６】本発明の第５の実施形態に係る半導体装置の一部を示す回路図である。
【図７】本発明の第６の実施形態に係る半導体装置の一部を示す回路図である。
【図８】本発明の第７の実施形態に係る半導体装置の一部を示す回路図である。
【図９】本発明の第８の実施形態に係る半導体装置のうちダミーヒューズを示す拡大図である。
【図１０】本発明の第９の実施形態に係る半導体装置の一部を示す回路図である。
【図１１】本発明の第１０の実施形態に係る半導体装置の一例を示す回路図である。
【図１２】本発明の第１０の実施形態に係る半導体装置の一例を示す回路図である。
【図１３】本発明の第１１の実施形態に係る半導体装置の一部を示す回路図である。
【図１４】本発明の第１２の実施形態に係る半導体装置の一部を示す回路図である。
【図１５】本発明の第１３の実施形態に係る半導体装置の一部を示す回路図である。
【図１６】本発明の第１４の実施形態に係る半導体装置の一部を示す回路図である。
【図１７】本発明の第１５の実施形態に係る半導体装置の一部を示す回路図である。
【図１８】本発明の第１６の実施形態における半導体装置のうちダミーヒューズを示す拡大図である。
【図１９】従来の半導体装置のうち検査用端子周辺の構成を示す回路図である。
【図２０】従来の半導体装置の別の一例について、検査用端子周辺の構成を示す回路図である。
【符号の説明】
１１　　　　　　　　　　　　　　検査用端子
１２　　　　　　　　　　　　　　入力保護回路
１３，１１０，４１０　　　　　　ヒューズ
１４，１１１，１１２，１１３，１１４　インバータ
１６　　　　　　　　　　　　　　ダミーヒューズ
１７　　　　　　　　　　　　　　入力制御回路
１８，２７，３１８，３２７　　　ｐチャネル型ＭＩＳＦＥＴ
１９，２８，３１９，３２８　　　ｎチャネル型ＭＩＳＦＥＴ
２６，３２６　　　　　　　　　　高抵抗素子
３０，３１，３２　　　　　　　　中間点
１１６　　　　　　　　　　　　　入力回路
１１７，１２０，１２３，１２６　インバータ
１１９，４１９　　　　　　　　　ＮＡＮＤ回路
１２２，４２２　　　　　　　　　ＮＯＲ回路
１２４ａ，１２４ｂ，４２４ａ，４２４ｂ　信号固定回路
１２８　　　　　　　　　　　　　内部回路
１２９，４２９　　　　　　　　　短絡用配線
１３０，４３０　　　　　　　　　ヒューズ窓
１３１，４３１　　　　　　　　　ヒューズ切断箇所
３１２　　　　　　　　　　　　　出力ホールド回路
３１６　　　　　　　　　　　　　出力回路
３１７　　　　　　　　　　　　　出力制御回路
３３０，３３１，３３２　　　　　中間点
３１４，４１１，４１２，４１３，４１４　　インバータ
４１７，４２０，４２３，４２６　インバータ
４２８　　　　　　　　　　　　　外部出力回路
ｓ１５　　　　　　　　　　　　　内部回路検査用信号
ｓ１１５　　　　　　　　　　　　入力制御信号
ｓ１１８ａ，ｓ１１８ｂ　　　　　ＮＡＮＤゲート入力信号
ｓ１２５，ｏ４２５　　　　　　　インバータゲート入力信号
ｓ１２７ａ、ｓ１２７ｂ　　　　　　内部回路信号
ｏ３１５　　　　　　　　　　　　外部出力回路検査用信号
ｏ４１５　　　　　　　　　　　　出力制御信号
ｏ４１８ａ，ｏ４１８ｂ　　　　　ＮＡＮＤゲート入力信号
ｏ４２７ａ，ｏ４２７ｂ　　　　　　外部出力回路信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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