(57)【要約】【課題】レジストパターンの解像不良の発生を抑制し、解像不良に起因す不良配線の発生を低減した埋め込み多層配線構造を有する半導体装置を提供する。【解決手段】エッチングストッパ膜４に達するビアホール７を形成した後、ビアホール７が開口した状態のままで３００〜４００℃でアニール処理を行う。アニール方法は、ホットプレートを用いた方法でも、熱処理炉を用いた方法でも良いが、製造済みの下層配線２０に与える影響を抑えるためには、ホットプレートで５分から１０分程度の短時間加熱を行う。これにより上部保護膜６と低誘電率層間絶縁膜５との界面に滞留した副生成物、およびエッチングストッパ膜４と低誘電率層間絶縁膜５との界面に滞留した副生成物が放出され、副生成物の残留量を減少させることができる。【選択図】        図５
2004253671.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、前記下地層上に配設された絶縁体のエッチングストッパ膜と、前記エッチングストッパ膜上に配設された層間絶縁膜と、前記下地層の上主面内に埋め込まれた下層配線と、前記層間絶縁膜の上主面内に埋め込まれた上層配線と、前記下層配線と前記上層配線とを電気的に接続するコンタクト部とを備えた電子デバイスの製造方法であって、
（ａ）前記層間絶縁膜を選択的に除去して、前記層間絶縁膜を貫通して前記エッチングストッパ膜上に到達するホールを形成する工程と、
（ｂ）前記ホールを開口した状態で熱処理を行う工程と、
（ｃ）前記ホール内にディープ紫外光で硬化する有機樹脂を充填し、前記有機樹脂を前記ディープ紫外光で硬化させて埋め込みプラグを形成する工程と、
（ｄ）化学増幅レジストをエッチングマスクとして用いて、前記層間絶縁膜および前記埋め込みプラグを選択的に除去して、前記層間絶縁膜の前記上主面内に、前記上層配線を埋め込むための溝パターンを形成する工程と、
（ｅ）前記ホール内に残る前記埋め込みプラグを除去して、前記溝パターンと前記ホールとが連通した構成を得る工程と、
（ｆ）前記エッチングストッパ膜を選択的に除去して、前記下層配線を露出させる工程と、
（ｇ）前記溝パターンおよび前記ホール内に導電体材料を充填して前記上層配線および前記コンタクト部を同時に形成する工程と、を備える電子デバイスの製造方法。
【請求項２】
下地層と、前記下地層上に配設された絶縁体のエッチングストッパ膜と、前記エッチングストッパ膜上に配設された層間絶縁膜と、前記下地層の上主面内に埋め込まれた下層配線と、前記層間絶縁膜の上主面内に埋め込まれた上層配線と、前記下層配線と前記上層配線とを電気的に接続するコンタクト部とを備えた電子デバイスの製造方法であって、
（ａ）前記層間絶縁膜を選択的に除去して、前記層間絶縁膜を貫通して前記エッチングストッパ膜上に到達するホールを形成する工程と、
（ｂ）前記ホールを開口した状態で熱処理を行う工程と、
（ｃ）前記ホール内にＳＯＧ材料を充填し、５０〜２００℃の熱処理を行って前記ＳＯＧ材料を架橋させ、前記ホール内に埋め込みプラグを形成する工程と、
（ｄ）化学増幅レジストをエッチングマスクとして用いて、前記層間絶縁膜および前記埋め込みプラグを選択的に除去して、前記層間絶縁膜の前記上主面内に、前記上層配線を埋め込むための溝パターンを形成する工程と、
（ｅ）前記ホール内に残る前記埋め込みプラグを除去して、前記溝パターンと前記ホールとが連通した構成を得る工程と、
（ｆ）前記エッチングストッパ膜を選択的に除去して、前記下層配線を露出させる工程と、
（ｇ）前記溝パターンおよび前記ホール内に導電体材料を充填して前記上層配線および前記コンタクト部を同時に形成する工程と、を備える電子デバイスの製造方法。
【請求項３】
前記層間絶縁膜は、シリコン、酸素、炭素および水素を含み、シロキサン結合を主骨格として有する比誘電率が３．０以下の絶縁膜である、請求項１または請求項２記載の電子デバイスの製造方法。
【請求項４】
前記層間絶縁膜は、メチルシルセスキオキサン膜あるいはＳｉＯＣ膜である、請求項３記載の電子デバイスの製造方法。
【請求項５】
前記工程（ｃ）は、
前記ＳＯＧ材料として、水素化シルセスキオキサンを前記ホール内に充填する工程を含む、請求項２記載の電子デバイスの製造方法。
【請求項６】
前記工程（ｃ）は、１０分以下の熱処理を行う工程を含む、請求項５記載の電子デバイスの製造方法。
【請求項７】
前記電子デバイスは、前記層間絶縁膜の上主面上に配設された上部保護膜をさらに備え、
前記工程（ａ）は、
前記上部保護膜も貫通するように前記ホールを形成する工程を含む、請求項１または請求項２記載の電子デバイスの製造方法。
【請求項８】
前記工程（ｃ）と（ｄ）との間に、
前記上部保護膜上および前記埋め込みプラグ上に渡るように反射防止膜を形成する工程を備え、
前記工程（ｄ）は、
前記反射防止膜も選択的に除去することで前記溝パターンを形成する工程を含む、請求項７記載の電子デバイスの製造方法。
【請求項９】
前記電子デバイスは、
前記層間絶縁膜の内部に、前記溝パターンの深さを規定する、溝パターン形成用のエッチングストッパ膜を含み、
前記工程（ａ）は、
前記溝パターン形成用のエッチングストッパ膜も貫通するように前記ホールを形成する工程を含み、
前記工程（ｄ）は、
前記溝パターン形成用のエッチングストッパ膜でエッチングが停止するように、エッチング条件を設定する工程を含む、請求項１または請求項２記載の電子デバイスの製造方法。
【請求項１０】
前記工程（ｂ）と（ｃ）との間に、
シランカップリング材を用いた疎水化処理を行う工程を備える、請求項１または請求項２記載の電子デバイスの製造方法。
【請求項１１】
前記層間絶縁膜は、
下層側に配設された酸化シリコン膜と、
上層側に配設された、シリコン、酸素、炭素および水素を含み、シロキサン結合を主骨格として有する比誘電率が３．０以下の絶縁膜とが積層された２層構造を有し、
前記絶縁膜の厚さは、前記溝パターンの深さに相当する厚さを有する、請求項１または請求項２記載の電子デバイスの製造方法。
【請求項１２】
前記エッチングストッパ膜は、
下層側に配設された第１の膜と、
上層側に配設され、前記第１の膜よりも誘電率の低い第２の膜とが積層された２層構造を有する、請求項１または請求項２記載の電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子デバイスの製造方法に関し、特に、埋め込み多層配線構造を有する電子デバイスの製造方法に関する。
【０００２】
【従来の技術】
埋め込み多層配線構造を有する半導体装置の製造方法においては、昨今では層間絶縁膜を間に挟んで配設された下層の構成と、上層配線との電気的な接続を行うために、デュアルダマシン（ｄｕａｌ−ｄａｍａｓｃｅｎｅ）法と呼称される手法が採られている。この手法は、層間絶縁膜を貫通して下層の構成に到達するプラグと、上層配線とを同時に形成する方法であり、特許文献１にその一例が開示されている。
【０００３】
すなわち、特許文献１においては、層間絶縁膜を貫通して半導体基板に達するコンタクトホール内にレジスト材を埋め込み、当該レジスト材に紫外線照射等を行って硬化させ、その後、エッチングにより層間絶縁膜の表面内に上層配線形成用の配線溝を形成する例が示されている。
【０００４】
【特許文献１】特開２０００−２６９３２６号公報（第４欄、図１〜８）
【０００５】
【発明が解決しようとする課題】
最近の半導体装置の製造方法においては、線幅が０．３μｍ以下の微細なレジストパターンを形成するために、露光光源として、波長２４８ｎｍのＫｒＦエキシマレーザや波長１９３ｎｍのＡｒＦエキシマレーザを使用し、また、感光剤となるレジスト材料に、触媒反応を利用した化学増幅レジスト（ｃｈｅｍｉｃａｌｌｙ  ａｍｐｌｉｆｉｅｄ  ｒｅｓｉｓｔ）を使用する場合が多い。
【０００６】
化学増幅レジストは、感光により水素イオンを発生し、これを触媒としてレジスト樹脂を熱反応させてパターンを解像させる仕組みを持つが、この化学増幅レジストを使用した場合に、ホールパターン、特に孤立したホールパターンや密集して配置されたホールパターンの最外周のホールに接続される配線パターンが正常に解像しない、いわゆるレジストポイズニング現象を引き起こす可能性を有していた。
【０００７】
本発明は上記のような問題点を解消するためになされたもので、レジストパターンの解像不良の発生を抑制し、解像不良に起因す不良配線の発生を低減した埋め込み多層配線構造を有する電子デバイスを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る請求項１記載の電子デバイスの製造方法は、下地層と、前記下地層上に配設された絶縁体のエッチングストッパ膜と、前記エッチングストッパ膜上に配設された層間絶縁膜と、前記下地層の上主面内に埋め込まれた下層配線と、前記層間絶縁膜の上主面内に埋め込まれた上層配線と、前記下層配線と前記上層配線とを電気的に接続するコンタクト部とを備えた電子デバイスの製造方法であって、前記層間絶縁膜を選択的に除去して、前記層間絶縁膜を貫通して前記エッチングストッパ膜上に到達するホールを形成する工程（ａ）と、前記ホールを開口した状態で熱処理を行う工程（ｂ）と、前記ホール内にディープ紫外光で硬化する有機樹脂を充填し、前記有機樹脂を前記ディープ紫外光で硬化させて埋め込みプラグを形成する工程（ｃ）と、化学増幅レジストをエッチングマスクとして用いて、前記層間絶縁膜および前記埋め込みプラグを選択的に除去して、前記層間絶縁膜の前記上主面内に、前記上層配線を埋め込むための溝パターンを形成する工程（ｄ）と、前記ホール内に残る前記埋め込みプラグを除去して、前記溝パターンと前記ホールとが連通した構成を得る工程（ｅ）と、前記エッチングストッパ膜を選択的に除去して、前記下層配線を露出させる工程（ｆ）と、前記溝パターンおよび前記ホール内に導電体材料を充填して前記上層配線および前記コンタクト部を同時に形成する工程（ｇ）とを備えている。
【０００９】
本発明に係る請求項２記載の電子デバイスの製造方法は、下地層と、前記下地層上に配設された絶縁体のエッチングストッパ膜と、前記エッチングストッパ膜上に配設された層間絶縁膜と、前記下地層の上主面内に埋め込まれた下層配線と、前記層間絶縁膜の上主面内に埋め込まれた上層配線と、前記下層配線と前記上層配線とを電気的に接続するコンタクト部とを備えた電子デバイスの製造方法であって、前記層間絶縁膜を選択的に除去して、前記層間絶縁膜を貫通して前記エッチングストッパ膜上に到達するホールを形成する工程（ａ）と、前記ホールを開口した状態で熱処理を行う工程（ｂ）と、前記ホール内にＳＯＧ材料を充填し、５０〜２００℃の熱処理を行って前記ＳＯＧ材料を架橋させ、前記ホール内に埋め込みプラグを形成する工程（ｃ）と、化学増幅レジストをエッチングマスクとして用いて、前記層間絶縁膜および前記埋め込みプラグを選択的に除去して、前記層間絶縁膜の前記上主面内に、前記上層配線を埋め込むための溝パターンを形成する工程（ｄ）と、前記ホール内に残る前記埋め込みプラグを除去して、前記溝パターンと前記ホールとが連通した構成を得る工程（ｅ）と、前記エッチングストッパ膜を選択的に除去して、前記下層配線を露出させる工程（ｆ）と、前記溝パターンおよび前記ホール内に導電体材料を充填して前記上層配線および前記コンタクト部を同時に形成する工程（ｇ）とを備えている。
【００１０】
【発明の実施の形態】
＜レジストポイズニング現象＞
発明の実施の形態の説明に先立って、レジストポイズニング現象についてさらに説明する。
【００１１】
埋め込み多層配線構造を有する半導体装置においては、層間絶縁膜と下層の構成との間にエッチングストッパ膜を有し、また層間絶縁膜上には上部保護膜を有する構成となっている場合が多い。そして、多層配線構造の採用に伴う寄生容量の増加を抑制し、高速動作を可能とするために、層間絶縁膜としては、酸化シリコンに炭素を導入し、一般的な酸化シリコンより低密度、低誘電率となった低誘電率層間絶縁膜を使用することが多い。
【００１２】
このような構成においては、上部保護膜の形成時に上部保護膜と低誘電率層間絶縁膜との界面に、低誘電率層間絶縁膜の表面が分解劣化して生成された副生成物が滞留したり、あるいはエッチングストッパ膜の形成時にエッチングストッパ膜と低誘電率層間絶縁膜との界面に、低誘電率層間絶縁膜の表面が分解劣化して生成された副生成物が滞留する場合がある。このような場合、滞留した副生成物が、例えば、反射防止膜の硬化などの、写真製版プロセスにおいて加えられる加熱処理により、ホール開口部に集中して放出される。
【００１３】
そして、この副生成物は塩基性成分を含むため、後の工程で使用される化学増幅レジスト内に発生した水素イオンを中和して失活させ、レジストパターンの解像不良を発生させるレジストポイズニング現象の原因になると考えられている。
【００１４】
ここで、図１に正常に解像された配線パターンの平面視形状を示し、図２および図３には解像不良の場合の配線パターンの平面視形状を例示する。
【００１５】
図１において、３本の上層配線１３が間隔を開けて平行に配設され、そのうち、図面に向かって左端の上層配線１３と中央の上層配線１３はビア（ｖｉａ）コンタクト１４を介して、図示しない下層配線と電気的に接続される構成となっている。
【００１６】
一方、ポジ型の化学増幅レジストを使用する場合に解像不良が発生すると、例えば、図２に示すように上層配線１３がビアコンタクト１４の周辺で断線し、不連続な上層配線１３ａが形成されてしまう。なお、図中の破線は、上層配線が正常に形成された場合の輪郭を表している。
【００１７】
また、ネガ型の化学増幅レジストを使用した場合に解像不良が発生すると、例えば図３に示すように配線間にレジスト材が残らず、隣接する配線間で電気的短絡を引き起こすような上層配線１３ｂが形成されてしまう。
【００１８】
また、これらの不良の原因には、ビアホールやコンタクトホールの形成時に、ホール内壁部分の低誘電率層間絶縁膜表面に生じる劣化層も関係している。この劣化層は、エッチング時だけでなく、その後に行う、レジスト材の酸素アッシングによる除去工程に際しても形成され、エッチングやアッシングに直接曝される低誘電率層間絶縁膜が分解され、炭素が消失して質の悪い（欠陥の多い）酸化シリコンとなっている部分を指す。この劣化層は、吸湿性が高く、非常に構造の不安定な性質を有している。この劣化層の存在がレジストポイズニング現象をさらに加速させることが判っている。
【００１９】
＜Ａ．実施の形態１＞
以下、本発明に係る実施の形態１として、図４〜図１４を用いて多層配線構造を有する半導体装置１００の製造方法について、製造工程を順に示す断面図を用いて説明する。なお、半導体装置１００の構造については、最終工程を説明する図１４に示す。また、図４〜図１４に示す断面図は、図１のＡ−Ａ部での断面図に相当する。
【００２０】
＜Ａ−１．製造方法＞
まず、図４に示す工程において、下地層（例えばシリコン基板）１の主面内に、一般的なダマシン法により形成された下層配線２０が配設されている。ここで、下層配線２０は、下地層１の主面内に形成された溝の内壁面をバリアメタル層２で覆い、バリアメタル層２で囲まれた領域に、銅などで構成される金属配線層３を埋め込むことで形成されている。なお、下地層１は、シリコン基板に限定されず、酸化シリコンなどの層間絶縁膜であっても良く、下地層が何であっても、本発明の適用は可能である。
【００２１】
そして、下地層１の主面を覆うように厚さ５０〜１００ｎｍのエッチングストッパ膜４を配設する。なお、エッチングストッパ膜４には、窒化シリコンや炭化シリコンなどの絶縁体の材料が使用され、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で形成する。なお、エッチングストッパ膜４を絶縁体で構成する理由は、エッチングストッパ膜４により配線間が電気的に導通して短絡することを防止するためである。
【００２２】
その後、エッチングストッパ膜４上に、厚さ５００〜１０００ｎｍのシロキサン結合（ｓｉｌｏｘａｎｅ  ｂｏｎｄｉｎｇ）を主骨格に有する低誘電率層間絶縁膜５を配設する。なお、低誘電率層間絶縁膜５には、多層配線構造の採用に伴う寄生容量の増加を抑制し、高速動作を可能とするため、比誘電率が３．０以下の材料、例えばＣＶＤ法で形成される炭素ドープＳｉＯ膜（ＳｉＯＣ膜とも記す）や塗布法で形成されるメチルシルセスキオキサン（Ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ：ＭＳＱ）などの材料が使用される。例えば、メチルシルセスキオキサンは、ＨＯ（−Ｓｉ（ＣＨ３）２−Ｏ−）ｎＯＨで表される。なお、ＳｉＯＣ膜は、メチル基（ＣＨ３）の形で水素を有しているので、ＳｉＯＣＨ膜と表記される場合もある。
【００２３】
そして、低誘電率層間絶縁膜５上に、素子特性に影響を与える物質の侵入を防止したり、製造過程による低誘電率層間絶縁膜５の劣化を防止するなどの目的で厚さ５０〜１００ｎｍの上部保護膜６を配設する。上部保護膜６には、例えばＣＶＤ法で形成される酸化シリコン膜等を使用するが、シリコン窒化酸化膜（ＳｉＯＮ）等で構成される反射防止膜、あるいは有機樹脂で構成される反射防止膜を上部保護膜としても兼用したり、シリコン窒化酸化膜と酸化シリコン膜との積層構造にする場合もある。
【００２４】
そして、上部保護膜６上には、下層配線２０との接続のためのビアホールを形成するためのレジストパターンＲＭ１を写真製版により形成する。レジストパターンＲＭ１は、ビアホールの形成位置に対応する部分が開口部ＯＰ１となっている。
【００２５】
次に、図５に示す工程において、レジストパターンＲＭ１をエッチングマスクとして、ドライエッチング法により、レジストパターンＲＭ１の開口部ＯＰ１に対応する部分の上部保護膜６および低誘電率層間絶縁膜５をエッチングし、エッチングストッパ膜４に達するビアホール７を形成する。このときのエッチング条件としては、エッチングストッパ膜４が除去されない条件を採用する。その後、酸素などのプラズマを用いた酸素エッチング（アッシングとも呼称される）でレジストパターンＲＭ１を除去する。
【００２６】
この後、ビアホール７が開口した状態のままで３００〜４００℃でアニール処理を行う。アニール処理時の雰囲気は大気中、酸素雰囲気中、窒素等の不活性ガス雰囲気中のいずれでも良い。また、真空中のアニールも有効である。
【００２７】
なお、アニール方法は、ホットプレートを用いた方法でも、熱処理炉を用いた方法でも、いずれの方法を採用できるが、製造済みの下層配線２０に与える影響を抑えるためには、ホットプレートで５分から１０分程度の短時間加熱を行うことが効果的である。
【００２８】
これにより上部保護膜６と低誘電率層間絶縁膜５との界面に滞留した副生成物、およびエッチングストッパ膜４と低誘電率層間絶縁膜５との界面に滞留した副生成物が放出され、副生成物の残留量を減少させることができる。
【００２９】
また、このとき、ビアホール７の内壁面に形成されている劣化層に吸着した水分も放出され、劣化層の表面状態を改質することもできる。
【００３０】
なお、ビアホール７内の劣化層をさらに改質するためには、ヘキサメチルジシラザン（Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ：ＨＭＤＳ）等のシランカップリング材を用いた疎水化処理が有効である。これにより劣化層の改質と疎水化処理が同時に行われ、アニール後の水分の再吸収を防ぐことが可能になる。
【００３１】
疎水化処理の方法は一般的に知られている手法を流用することで可能であるが、例えばＨＭＤＳを使用する場合には、ＨＭＤＳをＮ２ガス等でバブリングして気化させ、ＨＭＤＳの雰囲気に１００〜１２０℃に加熱した状態の基板を暴露することで行うことができる。
【００３２】
次に、図６に示す工程において、レジスト材等の有機樹脂８を基板全面に塗布し、ビアホール７内にも有機樹脂８を充填する。ここで、有機樹脂８としては、ディープ紫外光（ＤＵＶ：波長約３００ｎｍ以下の紫外光で、深紫外光とも呼称される）の照射のみにより硬化し、後に形成する、反射防止膜の形成時やレジスト塗布時に再溶解しない材料であることが望ましく、例えば、ノボラック（ｎｏｖｏｌａｃ）樹脂やアクリル樹脂を使用する。
【００３３】
次に、図７に示す工程において、基板全面を酸素プラズマ等でエッチングして少なくとも上部保護膜６上の有機樹脂８を完全に除去する。このとき、ビアホール７内には有機樹脂８が充填された状態を保つようにエッチング条件を設定するが、有機樹脂８がビアホール７よりも突出することを防止するためと、上部保護膜６上の有機樹脂８を完全に除去するために、オーバーエッチング気味になるようにエッチング条件を設定するので、ビアホール７の上部において、有機樹脂８が上部保護膜６の厚さに相当する程度除去されても問題はない。
【００３４】
例えば、プロセスのバラツキを考慮すると上部保護膜６の主面よりも、１００〜１５０ｎｍ後退しても良い。
【００３５】
また、上部保護膜６上の有機樹脂８を完全に除去する理由は、不要な有機樹脂８が上部保護膜６上に残留した状態で、後に説明する上層配線形成のためのレジストパターンを形成すると、当該レジストパターンの形状が不均一になり、上層配線の仕上がり形状に不具合が生じることを防止するためである。ただし、上記レジストパターンの膜厚に対して、上部保護膜６上の有機樹脂８の厚さを５％以下にするなど、残留する有機樹脂８の厚さが上記レジストパターンの膜厚よりも十分薄くなるように制御できるのであれば、有機樹脂８のエッチバックを途中で止めてもよい。
【００３６】
次に、図８に示す工程において、基板全面にＤＵＶ光９を照射し、ビアホール７内に残る有機樹脂８を硬化させて埋め込みプラグ８１を形成する。ここで、ＤＵＶ光９は、３００ｎｍ以下の波長を含む紫外光であり、光源には一般的な高圧水銀ランプを用いることができる。
【００３７】
次に、図９に示す工程において、基板全面に厚さ８０ｎｍ程度の反射防止膜１８を形成する。なお、反射防止膜１８は写真製版工程における照射光の半導体基板での反射率を低減するために設けられるものであり、例えばスピンコート法で形成した反射防止樹脂（ＢＡＲＣ：Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）等を使用すれば良い。
【００３８】
反射防止膜１８の形成後、反射防止膜１８上に化学増幅レジストを塗布し、写真製版により、後に形成する上層配線の配設パターンに合致する開口部ＯＰ２を有するレジストパターンＲＭ２を形成する。
【００３９】
次に、図１０に示す工程において、ドライエッチング法により、レジストパターンＲＭ２の開口部ＯＰ２に対応する部分の反射防止膜１８、上部保護膜６、低誘電率層間絶縁膜５および埋め込みプラグ８１を除去し、上層配線を埋め込むための溝パターン１０を形成する。このとき、形成する溝パターン１０の深さはエッチング時間で調整する。
【００４０】
その後、図１１に示す工程において、酸素などのプラズマを用いた酸素アッシングで、ビアホール７内に残る埋め込みプラグ８１、上部保護膜６上の反射防止膜１８、レジストパターンＲＭ２を除去する。
【００４１】
そして、図１２に示す工程において、エッチングによりビアホール７の底部に露出するエッチングストッパ膜４を除去して、下層配線２０を露出させる。
【００４２】
次に、図１３に示す工程において、溝パターン１０およびビアホール７の内壁面を、例えば、スパッタリング法により形成された窒化タンタルで構成される厚さ２０〜４０ｎｍのバリアメタル層ＭＬ１で覆い、バリアメタル層ＭＬ１で囲まれた領域に、例えば、メッキ法により堆積した銅で構成される金属層ＭＬ２を埋め込む。
【００４３】
最後に、図１４に示す工程において、上部保護膜６上に残る不要なバリアメタル層ＭＬ１および金属層ＭＬ２を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などで除去することで、バリアメタル層２１および金属層３１で構成される上層配線１３を得ると同時に、ビアホール７内にもバリアメタル層２１および金属層３１が埋め込まれ、ビアコンタクト１４を得ることができる。なお、ビアコンタクト１４は下層配線２０に接続されるので、上層配線１３と下層配線２０との電気的な接続が達成される。以上の工程を経て、埋め込み多層配線構造の半導体装置１００を得ることができる。
【００４４】
なお、バリアメタル層ＭＬ１は窒化タンタルに限定されず、金属層ＭＬ２に使用される金属に対してバリアとなる材料、例えば、窒化チタン、窒化タングステン、窒化ケイ化チタン等の材料から適切なものを選択すれば良く、また、１種類に限定されず、複数の材料を組み合わせても良い。また、形成方法も、スパッタリング法に限定されずＣＶＤ法も使用可能である。なお、バリアメタル層ＭＬ１は金属層ＭＬ２の材質によっては必須ではない場合もあり得る。また金属層ＭＬ２として、銅の代わりにタングステンや白金、ルテニウム、金などの導電体材料を埋め込むことで、上層配線１３およびビアコンタクト１４を形成するようにしても良い。
【００４５】
＜Ａ−２．作用および効果＞
以上説明したように、実施の形態１の半導体装置の製造方法によれば、シロキサン結合を主骨格に有する低誘電率層間絶縁膜５にビアホール７を形成した後、３００〜４００℃でアニール処理を行うことで、上部保護膜６と低誘電率層間絶縁膜５との界面に滞留した副生成物、あるいはエッチングストッパ膜４と低誘電率層間絶縁膜５との界面に滞留した副生成物が放出され、副生成物の残留量を減少させることができる。このため、上層配線を埋め込むための溝パターン１０を形成するために使用する化学増幅レジストが、副生成物により失活することが防止され、レジストパターンの解像不良の原因となるレジストポイズニング現象が発生することを防止できる。この結果、レジストパターンの解像不良の発生を抑制し、解像不良に起因す不良配線の発生を低減した埋め込み多層配線構造を有する半導体装置を得ることができる。
【００４６】
また、このとき、ビアホール７の内壁面に形成されている劣化層に吸着した水分も放出され、劣化層の表面状態を改質することもできるので、劣化層の存在によりレジストポイズニング現象が加速されることを防止することもできる。
【００４７】
さらに、ビアホール７内の劣化層をさらに改質するために、ヘキサメチルジシラザン等のシランカップリング材を用いて疎水化処理を行うことで、アニール後の水分の再吸収を防ぐことができ、より確実にレジストポイズニング現象の発生を防止できる。
【００４８】
また、シロキサン結合を主骨格に有する低誘電率の絶縁膜（Ｌｏｗ−ｋ材料と呼称される）を低誘電率層間絶縁膜５として使用するので、酸化シリコン膜と同じドライエッチングを使用できる。なお、シロキサン結合を主骨格に有する絶縁膜は、Ｌｏｗ−ｋ材料である他の有機樹脂と比べて、耐熱性に優れ、機械的強度も高いので、層間絶縁膜として適している。さらに、酸素プラズマによるレジストアッシングに対する耐性があるので、レジストの除去に酸素アッシングを使用できる。さらに、スピンコート法や、プラズマＣＶＤ法などによって形成できるので、形成方法の選択の幅が広い。また、メチルシルセスキオキサンはフッ酸に溶解しないので、シリコン酸化膜との選択性を確保できる。
【００４９】
また、ビアホール７内にＤＵＶ光９によって硬化する有機樹脂８を充填し、硬化させて埋め込みプラグ８１を形成し、その状態で、反射防止膜１８等を形成するので、写真製版時のビアホール密度に依存した反射防止膜の膜厚のバラツキを低減することができる。この効果について図１５を用いてさらに説明する。
【００５０】
図１５は、埋め込みプラグ８１を使用せずに反射防止膜１８を形成する状態を示す断面図であり、図１４に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５１】
図１５においてはビアホール７の配設密度が異なる状態を示しており、図に向かって右側の領域では複数のビアホール７が密集し、左側の領域では１つのビアホール７が孤立している。反射防止剤を塗布すると、反射防止剤はビアホール７内に吸い込まれるが、ビアホール７が密集している領域では、ビアホール７内に吸い込まれる単位面積当たりの反射防止剤の量が多く、反射防止膜１８の厚みはＤ２となる。一方、ビアホール７が密集していない領域では、ビアホール７内に吸い込まれる単位面積当たりの反射防止剤の量が少なく、反射防止膜１８の厚みはＤ１（Ｄ１＞Ｄ２）となる。この結果、反射防止膜の膜厚にバラツキが生じるが、ビアホール７内に埋め込みプラグ８１を充填することで、ビアホール７内に吸い込まれる単位面積当たりの反射防止剤の量が、ビアホール７の配設密度によって異なることが抑制され、反射防止膜の膜厚のバラツキを低減することができる。なお、反射防止膜を均一に形成することで、ビアホール７からレジストパターンＲＭ２までの距離を、基板の全域に渡って一定に確保することができ、ビアホール７内の劣化層の影響や、副生成物の影響が、場所によって異なることを防止できる。また、結果として、配線の厚みのバラツキを小さくすることにも寄与する。
【００５２】
ここで、埋め込みプラグ８１には反射防止機能を持たせる必要がないため、材質の選択の自由度は高いが、高温の加熱処理で熱硬化させる樹脂を使用すると、この熱処理により副生成物の放出が誘発されてレジストポイズニング現象を引き起こすため、ＤＵＶ光の照射のみにより硬化する樹脂であることが必須である。
【００５３】
なお、上層配線を埋め込むための溝パターン１０を形成するために、低誘電率層間絶縁膜５と共に埋め込みプラグ８１もエッチングで除去するので、低誘電率層間絶縁膜５と同程度もしくはそれ以上のエッチングレートを有する材料であればさらに好ましい。
【００５４】
また、埋め込みプラグ８１を使用せず、限られた種類の反射防止剤を直接塗布する場合に比べて、埋め込みプラグ８１の材質としては、種々の樹脂の中から、ビアホール７の埋め込み能力が高く、また、副生成物の拡散を抑制できる特性を併せ持つものを選択すれば良いので材料の選択の幅が広く、半導体装置の構造の選択幅を広げることもできる。
【００５５】
なお、上部保護膜６にシリコン窒化酸化膜等の無機材料で構成される反射防止機能を有する膜を使用した場合は、上層の配線パターンの写真製版時にも反射防止機能を維持している場合があり、上述した反射防止膜１８の塗布を省略することができるが、この場合でも本質的に上記と同様の効果を得ることができることは言うまでもない。
【００５６】
＜Ａ−３．変形例＞
以上説明した本発明に係る実施の形態１の半導体装置の製造方法では、埋め込みプラグ８１を有機樹脂で形成する構成を示したが、以下に図１６〜図１９を用いて説明するように、有機樹脂の代わりに水素化シルセスキオキサン（Ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ：ＨＳＱ）などのＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）材料を使用しても良い。
【００５７】
すなわち、図４および図５を用いて説明した工程と同様の工程を経て、低誘電率層間絶縁膜５を貫通してエッチングストッパ膜４に達するビアホール７を形成する。
【００５８】
その後、図１６に示す工程において、ＳＯＧ材料を厚さ１００〜２００ｎｍとなるように基板全面に塗布してＳＯＧ膜１６を形成する。このとき、ビアホール７内にもＳＯＧ材料が充填される。そして、５０〜２００℃の温度範囲で１０分以下、望ましくは１〜２分間の熱処理を行い、ＳＯＧ膜１６に含まれる溶媒を揮発させると共に、弱い架橋反応を進行させて、後の工程でレジスト材を塗布する際の再溶解を防止する。この工程以後、ビアホール７内のＳＯＧ膜１６を埋め込みプラグ１６１と呼称する。
【００５９】
なお、このとき、高温で長時間の熱処理を行うとＳＯＧ材料の架橋反応が進行してＳＯＧ膜１６が緻密になり、除去が難しくなるなどの支障が生じるので、熱処理は再溶解しない程度に、できるだけ低温かつ上述したような短時間（１〜２分間）に行うことが望ましい。その後、フロロカーボン系のエッチング剤による全面エッチングにより、上部保護膜６上のＳＯＧ膜１６を除去する。
【００６０】
なお、フロロカーボン系のエッチング剤を用いたエッチングでは、ＳＯＧ膜１６は上部保護膜６との選択比を確保することが難しいので、上部保護膜６上のＳＯＧ膜１６を完全には除去せず、所定厚さまで除去した時点でエッチングを停止するように、エッチング条件を設定することが望ましい。あるいは、ＳＯＧ膜１６については除去しない構成としても良い。
【００６１】
次に、図１７に示す工程において、ＳＯＧ膜１６上に化学増幅レジストを塗布し、写真製版により、後に形成する上層配線の配設パターンに合致する開口部ＯＰ１１を有するレジストパターンＲＭ１１を形成する。
【００６２】
次に、図１８に示す工程において、ドライエッチング法により、レジストパターンＲＭ１１の開口部ＯＰ１１に対応する部分のＳＯＧ膜１６、上部保護膜６、低誘電率層間絶縁膜５およびビアホール７内の埋め込みプラグ１６１を除去し、上層配線を埋め込むための溝パターン１０を形成する。このとき、形成する溝パターン１０の深さはエッチング時間で調整する。
【００６３】
その後、図１９に示す工程において、酸素プラズマを用いた酸素アッシングでレジストパターンＲＭ１１を除去する。このとき、ビアホール７内には埋め込みプラグ１６１が残るように条件を設定するが、ビアホール７の上部において、埋め込みプラグ１６１がある程度除去されても問題はない。
【００６４】
その後、上部保護膜６や低誘電率層間絶縁膜５をほとんどエッチングしない薬液、例えば水対フッ酸の比率が１００対１以上に希釈された希フッ酸水溶液やアミン系の洗浄液等でビアホール７内の埋め込みプラグ１６１、上部保護膜６上のＳＯＧ膜１６を除去する。
【００６５】
以下、図１２〜図１４を用いて説明した工程を経ることで、半導体装置１００を得ることができる。
【００６６】
以上説明した水素化シルセスキオキサンで構成される埋め込みプラグ１６１は、疎水性を有し、また、ビアホール７を介しての副生成物の拡散を、有機樹脂をプラグとして用いた場合よりも抑える特性を有するので、レジストポイズニング現象に起因する配線不良を、より効果的に防止することが可能となる。
【００６７】
また、埋め込みプラグ１６１は、不完全な架橋により緻密度が低いだけでなく活性基が膜中に残るため、レジストパターンＲＭ１１のアッシング時の酸素プラズマで容易に分解され、上述した希フッ酸水溶液やアミン系の洗浄液等により容易に除去できるので、除去に際して周囲に影響を与えることを防止できる。
【００６８】
なお、埋め込みプラグ１６１形成のためのＳＯＧ材料としては、メチルシルセスキオキサン（ＭＳＱ）と水素化シルセスキオキサン（ＨＳＱ）とが、化学結合的に混合され、ＭＳＱの一部のメチル基（ＣＨ３）が水素に置き換えられた構造の材料を用いても良い。
【００６９】
＜Ｂ．実施の形態２＞
以下、本発明に係る実施の形態２として、図２０〜図２９を用いて多層配線構造を有する半導体装置２００の製造方法について、製造工程を順に示す断面図を用いて説明する。なお、半導体装置２００の構造については、最終工程を説明する図２９に示す。また、図１〜図１４に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７０】
＜Ｂ−１．製造方法＞
まず、図２０に示す工程において、絶縁体のエッチングストッパ膜４上に、例えば、厚さ２００〜１０００ｎｍのシロキサン結合を主骨格に有する低誘電率層間絶縁膜５１を配設する。なお、低誘電率層間絶縁膜５１には、例えばＣＶＤ法で形成される炭素ドープＳｉＯ膜や塗布法で形成されるメチルシルセスキオキサン（ＭＳＱ）などの材料が使用される。
【００７１】
そして、低誘電率層間絶縁膜５１の主面を覆うように厚さ５０〜１００ｎｍのエッチングストッパ膜４１を配設する。なお、エッチングストッパ膜４１には、窒化シリコンや炭化シリコンなどの材料が使用され、例えばＣＶＤ法で形成する。
【００７２】
エッチングストッパ膜４１上に、さらに、例えば厚さ２００〜１０００ｎｍのシロキサン結合を主骨格に有する低誘電率層間絶縁膜５２を配設し、低誘電率層間絶縁膜５２上に、厚さ５０〜１００ｎｍの上部保護膜６を配設する。なお、低誘電率層間絶縁膜５１および５２の厚さは、必要とされる素子の構造に合わせて設定されるものであり、上記の値は目安とされるべきものである。例えば、低誘電率層間絶縁膜５１の厚さは、所定の上下配線間のスペースに合わせて設定し、低誘電率層間絶縁膜５２の厚さは、後に形成する上層配線の厚さに相当するように設定することが望ましい。
【００７３】
そして、上部保護膜６上には、下層配線２０との接続のためのビアホールを形成するためのレジストパターンＲＭ１を写真製版により形成する。レジストパターンＲＭ１は、ビアホールの形成位置に対応する部分が開口部ＯＰ１となっており、化学増幅レジストを使用する。
【００７４】
次に、図２１に示す工程において、レジストパターンＲＭ１をエッチングマスクとして、ドライエッチング法により、レジストパターンＲＭ１の開口部ＯＰ１に対応する部分の上部保護膜６および低誘電率層間絶縁膜５２をエッチングし、さらにエッチングストッパ膜４１を除去できるようにエッチング条件を変えてエッチングストッパ膜４１を除去し、再び、エッチング条件を変えて低誘電率層間絶縁膜５１をエッチングして、エッチングストッパ膜４に達するビアホール７を形成する。このときのエッチング条件としては、エッチングストッパ膜４が除去されない条件を採用する。また、エッチング条件を適切に選択することで、低誘電率層間絶縁膜５２、エッチングストッパ膜４１および低誘電率層間絶縁膜５１を、連続して１つの条件で加工することも可能である。この場合、エッチングストッパ膜４の露出前に条件を変更し、選択比を確保するなどの調整をすることが望ましい。その後、酸素などのプラズマを用いた酸素アッシングでレジストパターンＲＭ１を除去する。
【００７５】
この後、ビアホール７が開口した状態のままで３００〜４００℃でアニール処理を行う。
【００７６】
これにより上部保護膜６と低誘電率層間絶縁膜５２との界面、低誘電率層間絶縁膜５１および５２とエッチングストッパ膜４１との界面、およびエッチングストッパ膜４と低誘電率層間絶縁膜５１との界面に滞留した副生成物が放出され、副生成物の残留量を減少させることができる。
【００７７】
また、このとき、ビアホール７の内壁面に形成されている劣化層に吸着した水分も放出され、劣化層の表面状態を改質することもできる。なお、ヘキサメチルジシラザン（ＨＭＤＳ）等のシランカップリング材を用いた疎水化処理を施しても良いことは言うまでもない。
【００７８】
次に、図２２に示す工程において、レジスト材等の有機樹脂８を基板全面に塗布し、ビアホール７内にも有機樹脂８を充填する。
【００７９】
次に、図２３に示す工程において、基板全面を酸素プラズマ等でエッチングして少なくとも上部保護膜６上の有機樹脂８を完全に除去する。このとき、ビアホール７内には有機樹脂８が充填された状態を保つようにエッチング条件を設定する。
【００８０】
次に、図２４に示す工程において、基板全面にＤＵＶ光９を照射し、ビアホール７内に残る有機樹脂８を硬化させて埋め込みプラグ８１を形成する。ここで、ＤＵＶ光９は、３００ｎｍ以下の波長を含む紫外光であり、光源には一般的な高圧水銀ランプを用いることができる。
【００８１】
次に、図２５に示す工程において、基板全面に厚さ８０ｎｍ程度の反射防止膜１８を形成する。
【００８２】
反射防止膜１８の形成後、反射防止膜１８上にレジスト材を塗布し、写真製版により、後に形成する上層配線の配設パターンに合致する開口部ＯＰ２を有するレジストパターンＲＭ２を形成する。
【００８３】
次に、図２６に示す工程において、ドライエッチング法により、レジストパターンＲＭ２の開口部ＯＰ２に対応する部分の反射防止膜１８、上部保護膜６、低誘電率層間絶縁膜５２、エッチングストッパ膜４１および埋め込みプラグ８１を除去し、上層配線を埋め込むための溝パターン１０を形成する。このとき、形成する溝パターン１０の深さは、ほぼ低誘電率層間絶縁膜５２の厚さで規定される。
【００８４】
その後、図２７に示す工程において、酸素などのプラズマを用いた酸素アッシングで、ビアホール７内に残る埋め込みプラグ８１、上部保護膜６上の反射防止膜１８、レジストパターンＲＭ２を除去する。
【００８５】
そして、図２８に示す工程において、エッチングによりビアホール７の底部に露出するエッチングストッパ膜４を除去して、下層配線２０を露出させる。
【００８６】
次に、溝パターン１０およびビアホール７の内壁面をバリアメタル層で覆い、バリアメタル層で囲まれた領域に、銅で構成される金属層を埋め込む。そして、図２９に示す工程において、上部保護膜６上に残る不要なバリアメタル層および金属層を除去することで、バリアメタル層２１および金属層３１で構成される上層配線１３を得ると同時に、ビアホール７内にもバリアメタル層２１および金属層３１が埋め込まれ、ビアコンタクト１４を得ることができる。以上の工程を経て、埋め込み多層配線構造の半導体装置２００を得ることができる。
【００８７】
＜Ｂ−２．作用および効果＞
以上説明したように、実施の形態２の半導体装置の製造方法によれば、実施の形態１の半導体装置の製造方法と同様、レジストパターンの解像不良の発生を抑制し、解像不良に起因す不良配線の発生を低減した埋め込み多層配線構造を有する半導体装置を得ることができる。
【００８８】
また、低誘電率層間絶縁膜の途中にエッチングストッパ膜４１を設けることで、上層配線を埋め込むための溝パターン１０を形成する際には、エッチングがエッチングストッパ膜４１で止まるので、溝パターン１０の深さが自己整合的に規定され、エッチング時間を厳密に管理せずとも良く、製造工程を簡略化できる。
【００８９】
＜Ｂ−３．変形例＞
以上説明した本発明に係る実施の形態２の半導体装置の製造方法では、低誘電率層間絶縁膜の途中にエッチングストッパ膜４１を設ける構成を示したが、層間絶縁膜を種類の異なる２層構造とすることでも同様の効果を得ることができる。
【００９０】
すなわち、図３０に示す半導体装置３００においては、エッチングストッパ膜４上に酸化シリコン膜で構成される層間絶縁膜５０を配設し、その上にシロキサン結合を主骨格に有する低誘電率層間絶縁膜５２を配設する。なお、低誘電率層間絶縁膜５２の厚さは、後に形成する上層配線の厚さに相当するように設定する。
【００９１】
この結果、低誘電率層間絶縁膜５２と層間絶縁膜５０とで大きなエッチング選択比が得られ、上層配線を埋め込むための溝パターン１０を形成する際には、エッチングが層間絶縁膜５０で止まるので、溝パターン１０の深さが自己整合的に規定され、エッチング時間を厳密に管理せずとも良く、製造工程を簡略化できる。
【００９２】
＜Ｃ．実施の形態３＞
以上説明した本発明に係る実施の形態１および２の半導体装置の製造方法においては、下地層１上に配設するエッチングストッパ膜４として、窒化シリコンや炭化シリコンなどを使用する例を示したが、これらは酸化シリコンよりも誘電率が高いので、できるだけ薄くすることが望ましいが、ビアホールのエッチング条件によっては、エッチングストッパ膜としての機能を十分に発揮させるために、膜厚を一定以下に薄くできない場合がある。
【００９３】
その場合は、図３１に示す半導体装置４００のように、エッチングストッパ膜４より誘電率の低い他の材料と組み合わせて多層のエッチングストッパ膜とすることで、実効的な誘電率は低いままで、エッチング阻止機能や、保護膜としての機能を保つことができる。
【００９４】
すなわち、図３１に示す半導体装置４００においては、下地層１上には、例えば炭化シリコンで構成されるエッチングストッパ膜４を配設し、エッチングストッパ膜４上には、厚さ５０ｎｍ程度の酸化シリコンで構成されるエッチングストッパ膜１７を配設して２層構造としても良い。なお、図３１においては、図１４に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９５】
もちろん、図２９に示す半導体装置２００の構成や、図３０に示す半導体装置３００の構成において上記構成を組み合わせても良いことは言うまでもない。
【００９６】
また、実施の形態１〜３においては、上層配線と下層配線を接続するビアコンタクトを形成する場合を例に採って説明したが、本発明は半導体基板内の不純物層と、上層の配線等とを接続するコンタクトホールに対しても同様に適用できることは言うまでもない。
【００９７】
＜４．電子デバイスへの適用＞
以上説明した実施の形態１〜３においては、半導体装置を例に採って説明したが、本発明の適用は半導体装置に限定されず、多層配線構造を有し、配線間の接続のための構成の形成にあたって、化学増幅レジストを用いるような電子デバイス、例えば磁気ヘッドやレーザーダイオード、フォトダイオード、センサ等の製造にも適用可能である。
【００９８】
【発明の効果】
本発明に係る請求項１記載の電子デバイスの製造方法によれば、層間絶縁膜を貫通するホールを形成した後に熱処理を行うので、絶縁体のエッチングストッパ膜と層間絶縁膜との界面に存在する副生成物が放出され、副生成物の残留量を減少させることができる。このため、上層配線を埋め込むための溝パターンを形成するために使用する化学増幅レジストが、副生成物により失活することが防止され、レジストパターンの解像不良の原因となるレジストポイズニング現象が発生することを防止できる。この結果、レジストパターンの解像不良の発生を抑制し、解像不良に起因する不良配線の発生を低減した埋め込み多層配線構造を有する半導体装置を得ることができる。また、このとき、ホールの内壁面に形成されている劣化層に吸着した水分も放出され、劣化層の表面状態を改質することもできるので、劣化層の存在によりレジストポイズニング現象が加速されることを防止することもできる。また、ホール内に埋め込みプラグを配設するので、例えば、層間絶縁膜上に反射防止剤を形成するような場合、種類の限られる反射防止剤によってホールを充填する必要がなく、材料選択の幅が広い有機樹脂を使用できるので利便性が良く、また電子デバイスの構造の選択幅を広げることもできる。さらに、ホール内に反射防止剤を充填せずに済むので、ホール密度に依存した反射防止膜の膜厚のバラツキを低減することができる。
【００９９】
本発明に係る請求項２記載の電子デバイスの製造方法によれば、層間絶縁膜を貫通するホールを形成した後に熱処理を行うので、絶縁体のエッチングストッパ膜と層間絶縁膜との界面に存在する副生成物が放出され、副生成物の残留量を減少させることができる。このため、上層配線を埋め込むための溝パターンを形成するために使用する化学増幅レジストが、副生成物により失活することが防止され、レジストパターンの解像不良の原因となるレジストポイズニング現象が発生することを防止できる。この結果、レジストパターンの解像不良の発生を抑制し、解像不良に起因す不良配線の発生を低減した埋め込み多層配線構造を有する半導体装置を得ることができる。また、このとき、ホールの内壁面に形成されている劣化層に吸着した水分も放出され、劣化層の表面状態を改質することもできるので、劣化層の存在によりレジストポイズニング現象が加速されることを防止することもできる。また、ホール内に埋め込みプラグを配設するので、例えば、層間絶縁膜上に反射防止剤を形成するような場合、種類の限られる反射防止剤によってホールを充填する必要がなく、材料選択の幅が広いＳＯＧ材料を使用できるので利便性が良く、また電子デバイスの構造の選択幅を広げることもできる。さらに、ホール内に反射防止剤を充填せずに済むので、ホール密度に依存した反射防止膜の膜厚のバラツキを低減することができる。また、ＳＯＧ材料で構成される埋め込みプラグは、疎水性を有し、また、ホールを介しての副生成物の拡散を、より効果的に抑える特性を有するので、レジストポイズニング現象に起因する配線不良を、より効果的に防止することが可能となる。また、５０〜２００℃の熱処理によって、埋め込みプラグは、不完全な架橋状態となっており、緻密度が低いだけでなく活性基が膜中に残るため、溝パターンを形成する際の化学増幅レジストをアッシングする際の酸素プラズマで容易に分解され、希フッ酸水溶液やアミン系の洗浄液等により容易に除去できるので、除去に際して周囲に影響を与えることを防止できる。
【図面の簡単な説明】
【図１】正常な配線パターンを示す平面図である。
【図２】レジストポイズニング現象を説明するための配線パターンを示す平面図である。
【図３】レジストポイズニング現象を説明するための配線パターンを示す平面図である。
【図４】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図５】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図６】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図７】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図８】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図９】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図１０】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図１１】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図１２】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図１３】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図１４】本発明に係る実施の形態１の電子デバイスの製造工程を示す断面図である。
【図１５】ホール密度に依存した反射防止膜の膜厚のバラツキを説明する断面図である。
【図１６】本発明に係る実施の形態１の電子デバイスの製造工程の変形例を示す断面図である。
【図１７】本発明に係る実施の形態１の電子デバイスの製造工程の変形例を示す断面図である。
【図１８】本発明に係る実施の形態１の電子デバイスの製造工程の変形例を示す断面図である。
【図１９】本発明に係る実施の形態１の電子デバイスの製造工程の変形例を示す断面図である。
【図２０】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２１】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２２】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２３】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２４】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２５】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２６】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２７】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２８】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図２９】本発明に係る実施の形態２の電子デバイスの製造工程を示す断面図である。
【図３０】本発明に係る実施の形態２の電子デバイスの製造工程の変形例を示す断面図である。
【図３１】本発明に係る実施の形態３の電子デバイスの製造工程を示す断面図である。
【符号の説明】
１  下地層、４，４１  エッチングストッパ膜、５  低誘電率層間絶縁膜、６上部保護膜、７  ビアホール、１０  溝パターン、１３  上層配線、１４  ビアコンタクト、１８  反射防止膜、２０  下層配線、８１，１６１  埋め込みプラグ、ＲＭ２，ＲＭ１１  レジストパターン。
【図１】
2004253671.tif 000003
【図２】
2004253671.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2004253671.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2004253671.tif 000028
【図２７】
2004253671.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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