(57)【要約】【課題】システム・オン・チップ化によるコスト増大及びマスクタイプの増加によるコスト増大を回避して、種類の相互に異なる多数の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置を提供する。【解決手段】本半導体装置６０は、配線基板１２を介して相互に接続された複数個の半導体素子６２、６４からなる半導体装置である。半導体素子は、素子内配線に接続され、素子表面に規則的な配置で露出して設けられた素子接続パッドと、表面に設けられた位置合わせ用の素子アライメントマークとを備える。配線基板は、透明基板上の絶縁膜内に設けられた配線と、配線に接続され、半導体素子の素子接続パッドと同じ配置で表面に露出して設けられた基板接続パッドと、表面に設けられた位置合わせ用の基板アライメントマークとを備える。半導体素子は、素子アライメントマークと基板アライメントマークとの位置合わせによって配線基板上に位置決めされ、かつ各半導体素子は、素子接続パッドと基板接続パッドとを接合させることにより、相互に電気的に接続されている。【選択図】　　　　図７
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【特許請求の範囲】
【請求項１】
配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置であって、
各半導体素子は、素子内配線に電気的に接続され、素子表面に規則的な配置で露出して設けられた素子接続パッドと、表面又は表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備え、
配線基板は、基板上に形成された絶縁膜又は絶縁膜積層構造内に設けられた配線と、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で表面に露出して設けられた基板接続パッドと、表面又は表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備え、
各半導体素子は、素子アライメントマークと基板アライメントマークとの位置合わせによって配線基板に位置決めされ、かつ各半導体素子は、素子接続パッドと基板接続パッドとを電気的に接合することにより、相互に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
配線基板の基板が透明基板であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
配線基板が、各配線が基板接続パッドに電気的に接続されている、多層配線構造の配線を備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
素子アライメントマークが素子接続パッドと同じ層に、かつ基板アライメントマークが基板接続パッドと同じ層に、それぞれ、設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
素子接続パッド及び基板接続パッドが低融点金属で形成され、素子接続パッドと基板接続パッドとを熱圧着させることにより、配線基板を介して各半導体素子が相互に接続されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
素子接続パッド及び基板接続パッドの差し渡し寸法が、１μｍ以上５０μｍ以下であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置の製造方法であって、
素子内配線に電気的に接続され、素子表面に規則的な配置で露出して設けられた素子接続パッドと、表面又は表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備えた半導体素子を作製する工程と、
基板上に形成された絶縁膜、又は絶縁膜積層構造内に設けられた配線と、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で表面に露出して設けられた基板接続パッドと、表面又は表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備えた配線基板を作製する工程と、
素子アライメントマークと基板アライメントマークとを位置合わせして、半導体素子を配線基板上に位置決めする工程と、
位置決めした半導体素子の素子接続パッドと配線基板の基板接続パッドとを接合する工程と
を備えていることを特徴とする半導体装置の製造方法。
【請求項８】
配線基板の基板として透明基板が用いられているときには、配線基板の裏面から半導体素子の素子アライメントマークを光学的に検出することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体素子の素子アライメントマーク及び配線基板の基板アライメントマークを、それぞれ、半導体素子の配線形成と同時の配線形成プロセスで、及び配線基板の配線形成と同時の配線形成プロセスでリソグラフィー技術を用いて形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
半導体素子を作製する工程及び配線基板を作製する工程で、素子接続パッド及び基板接続パッドをそれぞれ低融点金属で形成し、
素子接続パッドと基板接続パッドとを接合する工程では、素子接続パッドと基板接続パッドとを熱圧着させることを特徴とする請求項７から９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、システム・オン・チップ化によるコスト増大、及びマスクタイプの増加によるコスト増大を回避して、同種又は異種の多数個の半導体素子を高密度で混載し、かつ微細化を実現した半導体装置、及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造技術、特に微細加工技術の進歩に伴い、集積回路を構成するトランジスタ等のデバイスは年々微細化する一方で、集積回路は、益々、その多機能化及び高性能化が要求され、それに応じて、集積回路に搭載する半導体素子の数が増加している。
集積回路に搭載する半導体素子数の増加に伴い、半導体素子の種類は益々多様になっているので、必然的に、多様な種類の半導体素子の少量生産、つまり少量多品種生産に対応することが要求されるようになっている。
【０００３】
その一方で、マスクパターンの微細化及びパターニングの高精度化の要求から、リソグラフィー技術で使用するマスクも微細化し、その結果、コストの増大が深刻な問題になりつつある。
このままでは、半導体素子の少量多品種生産では、その都度、半導体素子に対するマスクを作製しなければならなくなるので、半導体素子チップのコストの殆どをマスクコストが占めるようなことになる。その結果、マスクコストに見合う高価なチップセットしか供給できなくなってしまう。
【０００４】
また、システムＬＳＩを作製する場合には、例えばロジック回路、ＤＲＡＭ、ＦｅＲＡＭ、フラッシュメモリ、アナログ回路などを１つのチップに形成しなければならないものの、製造工程が相互に異なるこれらの各種デバイスを同一工程で形成することは、技術的に極めて困難であるといえる。
【０００５】
そこで、従来、上述の技術的な困難を回避するために、複数個のチップ状の半導体素子を大型のパッケージ内で組み合わせ、多数個の半導体素子を組み込んだＭＣＭ（Ｍｕｌｔｉｃｈｉｐ　Ｍｏｄｕｌｅ；　マルチチップモジュール）が開発されている。
また、このＭＣＭの一つとして、ＨＤＩ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｉｎｔｅｒｃｏｎｎｅｃｔ；高密度相互接続）方式がＧＥ（Ｇｅｎｅｒａｌ　Ｅｌｅｃｔｒｉｃ；ゼネラルエレクトリック）社から提案されている（”Ａ　３６−ｃｈｉｐ　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ　Ｍｕｌｔｉｃｈｉｐ　Ｍｏｄｕｌｅ　ｍａｄｅ　ｗｉｔｈ　ｔｈｅ　Ｇｅｎｅｒａｌ　Ｅｌｅｃｔｒｉｃ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ　ｍａｇａｚｉｎｅ，１９９１参照）。
【０００６】
更に、このＨＤＩ方式を改良して、より高密度な集積回路パッケージを形成する方法も、ＩＢＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｂｕｓｉｎｅｓｓ　Ｍａｃｈｉｎｅ）社から提案されている（特開平９−１７７５３号公報、「高密度集積回路パッケージおよびそれを形成する方法」参照）。
【０００７】
【発明が解決しようとする課題】
しかし、従来のＭＣＭでは、チップ実装の位置合わせ精度が充分ではないために、１００〜２００μｍ角の大きな接続パッドを介して各チップをＩ／Ｏ（入力／出力）部に接続しなければならなった。このため、接続パッドを駆動するための特殊なトランジスタや、接続パッドのチャージアップからＬＳＩを守るための保護回路など、余分な機構をチップ内に配置しなければならず、チップ面積の増大を招いてしまっていた。
また、複数のチップ間を接続するデータ線の本数も接続パッドの数によって制限される。従って、パッドサイズを縮小して、接続パッドの数を増加させることが、素子間のデータのやり取りを高速化させるために、極めて重要な課題となっている。
【０００８】
そこで、本発明の目的は、種類の相互に異なる多数個の半導体素子を高密度で混載し、かつ微細化を実現した、新規な構成の半導体装置、及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明者は、システム・オン・チップ化によるコスト増大及びマスクタイプの増加によるコスト増大を回避するには、各半導体素子を別々の製造工程で作製し、作製した半導体素子を配線基板上に搭載することが必須であると考え、実験の末に本発明を発明するに到った。
上記目的を達成するために、上述の知見に基づいて、本発明に係る半導体装置は、配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置であって、
各半導体素子は、素子内配線に電気的に接続され、素子表面に規則的な配置で露出して設けられた素子接続パッドと、表面又は表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備え、
配線基板は、基板上に形成された絶縁膜又は絶縁膜積層構造内に設けられた配線と、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で表面に露出して設けられた基板接続パッドと、表面又は表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備え、
各半導体素子は、素子アライメントマークと基板アライメントマークとの位置合わせによって配線基板に位置決めされ、かつ各半導体素子は、素子接続パッドと基板接続パッドとを電気的に接合することにより、相互に電気的に接続されていることを特徴としている。
【００１０】
本発明では、素子接続パッドと基板接続パッドとを同じ配置、つまり同じ配列で、同じピッチで配置することにより、それぞれの製造工程で別途に作製した半導体素子を配線基板上に容易に位置決めでき、かつ高密度で配置することができる。
半導体装置の製造で使用する露光技術を用いて配線基板、特に多層配線構造の配線基板を作製することによりパッドサイズを縮小することができる。そして、従来のフリップチップ実装に代えて、この配線基板の配線を介して半導体素子間の接続を行うことにより、半導体素子間を結ぶ、所望通りの数のデータ線を確保することができる。
【００１１】
本発明の好適な実施態様では、配線基板の基板が透明基板である。これにより、配線基板の裏面側から基板アライメントマーク及び素子アライメントマークを検出し、位置合わせすることができるので、半導体素子の位置決めが容易になる。
また、配線基板が、各配線が基板接続パッドに電気的に接続されている、多層配線構造の配線を備えている。これにより、高密度で半導体素子を配置することができる。
更には、素子接続パッド及び基板接続パッドを融点が１５０℃以上２００℃以下の低融点金属で形成し、素子接続パッドと基板接続パッドとを熱圧着させることにより、配線基板を介して各半導体素子が相互に接続されている。これにより、半導体素子と配線基板との接合が容易になる。
更には、素子接続パッド及び基板接続パッドの差し渡し寸法が、１μｍ以上５０μｍ以下である。差し渡し寸法とは、パッドの形状が円形であるときには直径、パッドの形状が正方形であるときには正方形の一辺の長さ等の図形の大きさを示す代表寸法を言う。これにより、微小な接続パッドを高密度で設け、高密度で半導体素子を配置することができる。
【００１２】
本発明に係る半導体装置の製造方法は、配線基板を介して相互に接続された、同種及び異種の少なくともいずれかの複数個の半導体素子からなる半導体装置の製造方法であって、
素子内配線に電気的に接続され、素子表面に規則的な配置で露出して設けられた素子接続パッドと、表面又は表面近傍に設けられた半導体素子の位置合わせ用の素子アライメントマークとを備えた半導体素子を作製する工程と、
基板上に形成された絶縁膜、又は絶縁膜積層構造内に設けられた配線と、配線に電気的に接続され、半導体素子の素子接続パッドと同じ配置で表面に露出して設けられた基板接続パッドと、表面又は表面近傍に設けられた配線基板の位置合わせ用の基板アライメントマークとを備えた配線基板を作製する工程と、
素子アライメントマークと基板アライメントマークとを位置合わせして、半導体素子を配線基板上に位置決めする工程と、
位置決めした半導体素子の素子接続パッドと配線基板の基板接続パッドとを接合する工程と
を備えていることを特徴としている。
【００１３】
半導体素子の素子接続パッドと配線基板の基板接続パッドとを接合する工程では、それぞれ、低融点金属で形成した素子接続パッド及び基板接続パッドを熱圧着させても良く、また導電性接合材、例えば半田を用いて接合しても良い。
【００１４】
本発明方法では、半導体素子上の配線層のパターン内に、通常、最上層の素子接続パッドのパターンと同層にリソグラフィー技術等で用いられている位置検出用マークと同じ構成の素子アライメントマークを形成し、同じく、配線基板上の配線層のパターン内に、通常、最上層の基板接続パッドのパターンと同層にリソグラフィー技術等で用いられている位置検出用マークと同じ構成の基板アライメントマークを形成する。
微細な素子接続パッドと基板接続パッドとの接続を行うためには、チップ状の半導体素子を配線基板上に配置する際に、リソグラフィーで使用する露光装置と同等の精度を持つ位置合わせ機構を使用する。
更に、配線基板の基板として透明基板を用いることによって、配線基板の裏側から半導体素子上の素子アライメントマークを光学的に検出することが可能になり、また配線基板のパッド接着面を半導体素子側に向けた状態で基板アライメントマークを検出することが可能になる。
両者の位置が完全に一致した段階で半導体素子を配線基板に押しつけ、両者の接続パッドを加熱し、熱圧着させる。これにより、配線基板を介して複数個の異なる種類及び／又は同種の半導体素子を相互に電気的に導通させることができる。
【００１５】
【発明の実施の形態】
以下に、添付図面を参照して、実施形態例に基づいて本発明をより詳細に説明する。
半導体装置及びその製造方法の実施形態例１
本実施形態例は、本発明に係る半導体装置及びその製造方法の実施形態の一例である。図１（ａ）及び（ｂ）は、それぞれ、半導体素子の作製工程を説明する断面図、並びに、図２（ａ）から（ｃ）は、それぞれ、半導体素子が形成されているウエハ、半導体素子のアライメントマーク、及び半導体素子のアライメントマーク及びパッドを示す平面図である。図３（ａ）及び（ｂ）は、それぞれ、配線基板の作製工程を説明する断面図、並びに図４（ａ）から（ｃ）は、それぞれ、配線基板が形成されている大きな硝子基板、配線基板のアライメントマーク、及び配線基板のアライメントマーク及びパッドを示す平面図である。
本実施形態例の半導体装置６０（図７参照）は、半導体素子１０と、半導体素子１０同士を接続させて一つの半導体装置として機能させる配線基板１２とから構成されている。
【００１６】
（Ａ）半導体素子の構成と作製方法
本実施形態例の半導体装置に組み込まれる半導体素子１０は、図１に示すように、多くの用途に汎用的に使用できる素子単位として設計され、通常の半導体素子の作製工程によって作製された所定の素子構造を備える、チップ状の半導体素子である。
半導体素子１０は、所定の素子構造を備える半導体基板１４と、半導体素子として機能するために必要な素子内配線として第１絶縁膜１５内に形成されたＣｕ埋め込み配線１６と、配線１６上に設けられた第２絶縁膜１８を貫通し、配線１６に接続する接続プラグ２０とを備えている。
尚、半導体素子１０は、図２（ａ）に示すように、多数個の半導体素子を形成したウエハからダイシングして得た一つのチップであって、汎用の半導体素子である必要はなく、あらゆるＳｉデバイスや、化合物半導体素子を含み、集積回路を形成し得るチップである限り、その種類を問わない。また、半導体素子１０は、特定用途に設計された特定仕様の素子構造を備える半導体素子であっても良い。
【００１７】
更に、半導体素子１０は、外部入出力線（電源線、接地線、信号線等）に接続する引き出し線を引き出しパッドとして、接続孔プラグ２０に接続する素子接続パッド２２（以下、単にパッド２２と言うこともある）を、また、位置合わせ用のマークとして素子アライメントマーク２４（以下、アライメントマーク２４と言う）を備え、更に、第３絶縁膜２６がパッド２２及びアライメントマーク２４を埋め込むようにして第２絶縁膜１８上に成膜されている。
【００１８】
パッド２２は、図２（ｃ）に示すように、例えば一辺の長さが２０μｍの正方形であって、８０μｍのパッド間隔（中心間隔）で、碁盤の目の交点、或いは格子状交点に配置されている。このような寸法のパッド２２をこのようなパッド間隔で碁盤の目状に配置すれば、５ｍｍのチップであっても、最大５００×５００＝２５００００個のパッドを配置することが可能である。
アライメントマーク２４は、図２（ｂ）及び（ｃ）に示すように、十字マークであって、パッド２２と重ならないようにして、半導体素子１０の４隅と中央の５箇所に形成されていて、後述する配線基板１２のアライメントマーク４４の間隔の整数倍になるように配置されている。換言すれば、素子アライメントマーク２４の間隔が配線基板１２の基板アライメントマーク４４の間隔の整数倍になるように、半導体素子１０のチップ寸法又は配線基板１２の寸法が規定される。
パッド２２は、パッド２２と同層の配線層（図示せず）の形成と同時に形成され、アライメントマーク２４としてパッド２２と同時に形成された配線層の一部が利用されている。
【００１９】
また、パッド２２及びアライメントマーク２４上には第４絶縁膜２８が成膜され、パッド２２上には第４絶縁膜２８を貫通した開口部を埋める合金層３０が設けてある。
合金層３０は、スズ９６％、銀３％、その他１％からなる、融点が１５０℃以上２００℃以下の低融点金属であって、厚さが０．　５μｍ以上５μｍ以下である。合金層３０の上部は、凸状になって第４絶縁膜２８から突出している。
【００２０】
半導体素子１０を作製するには、先ず、図１（ａ）に示すように、半導体基板１４内にＤＲＡＭ或いはロジック回路等の所定の素子構造を形成し、次いで第１絶縁膜１５を成膜し、続いて例えばダマシン配線法により第１絶縁膜１５内にＣｕ埋め込み配線１６を形成する。
次いで、第２絶縁膜１８をＣｕ埋め込み配線１６上に成膜し、続いてＣｕ埋め込み配線１６に連通するコンタクトホールを第２絶縁膜１８に貫通させ、導電性金属を埋め込んで接続プラグ２０を形成する。
次に、接続プラグ２０と接続するパッド２２及びパッド２２と同層の配線層（図示せず）を形成する。同時に、パッド２２と共に形成した配線層の一部を分離してアライメントマーク２４とする。続いて第３絶縁膜２６を成膜し、平坦化してパッド２２及びアライメントマーク２４を露出させる。
【００２１】
次いで、図１（ｂ）に示すように、パッド２２及びアライメントマーク２４上に第４絶縁膜２８を成膜し、続いて第４絶縁膜２８を貫通し、パッド２２を露出させる開口部を開口し、次いで、メッキ技術を用いてスズ９６％、銀３％、その他１％からなる合金層３０をパッド２２上に形成する。
尚、アライメントマーク２４上にも合金層３０を形成しても差し支えないときには、第４絶縁膜２８を成膜することなく、直接、合金層３０をパッド２２及びアライメントマーク２４上に形成しても良い。
ウエハ上に形成した半導体素子をダイシング等により分割して、図２（ａ）に示すように、所望の大きさのチップ状の半導体素子を得る。
実施形態例１の半導体装置６０（図６参照）では、異なるウエハ、異なるパターンから得られた複数個の異なる種類のチップ状の半導体素子を組み合わせて実装することになる。
【００２２】
（Ｂ）配線基板の構成と作製方法
多数個の半導体素子１０をマウントさせる配線基板１２は、図３に示すように、液晶パネル等に用いられている耐熱ガラスからなる基板３２と、基板３２上に成膜された低誘電率膜やプラズマＣＶＤＳｉＯ２　膜等からなる第１絶縁膜３４と、第１絶縁膜３４内に埋め込み形成されたＣｕ埋め込み配線３６と、Ｃｕ埋め込み配線３６上に設けられた第２絶縁膜３８を貫通し、Ｃｕ埋め込み配線３６に接続する接続プラグ４０とを備えている。
Ｃｕ埋め込み配線３６は、半導体素子１０上のパッド２２間を接続する設計データを用いて最適な配置の下にレイアウト設計されたものである。
【００２３】
更に、配線基板１２は、接続孔プラグ４０に接続する基板接続パッド４２（以下、簡単にパッド４２と言うこともある）を、位置合わせ用のマークとして基板アライメントマーク４４（以下、アライメントマーク４４と言うことがある）を備え、更に、パッド４２及びアライメントマーク４４を埋め込むようにして第２絶縁膜３８上に成膜された第３絶縁膜４６を有する。
パッド４２は、図４（ｃ）に示すように、半導体素子１０に形成されたパッド２２と同じ形状、寸法、かつ同じ間隔で配置されている。設計データ上は、パッド４２のアドレスが信号線の接続位置を示すことになる。
アライメントマーク４４は、図４（ｂ）及び（ｃ）に示すように、半導体素子１０のアライメントマーク２４と同じ形状、同じ寸法であって、パッド４２の寸法の整数倍に合わせた全てのチップサイズに対応できるように、パッド４２と同じ間隔で配置されている。
【００２４】
また、パッド４２及びアライメントマーク４４上には第４絶縁膜４８が成膜され、パッド４２上には第４絶縁膜４８を貫通した開口部を埋める合金層４９が設けてある。
合金層４９は、スズ９６％、銀３％、その他１％からなる融点が１５０℃以上２００℃以下の低融点金属であって、厚さが０．　５μｍ以上５μｍ以下である。合金層４９の上部は、凸状になっていて、第４絶縁膜４８から突出している。
【００２５】
配線基板１２を作製するには、先ず、図３（ａ）に示すように、耐熱性ガラスからなる基板３２上に、ＣＶＤ法等によって低誘電率膜或いはＳｉＯ２　膜からなる第１絶縁膜３４を成膜し、続いて例えばダマシン配線法により第１絶縁膜３４内にＣｕ埋め込み配線３６を形成する。Ｃｕ埋め込み配線３６を形成する際には、半導体素子１０上のパッド２２間を接続する設計データを用いて最適な配置の下にレイアウト設計したデータに従って形成する。
次いで、第２絶縁膜３８をＣｕ埋め込み配線３６上に成膜し、続いてＣｕ埋め込み配線３６に連通するコンタクトホールを第２絶縁膜３８に貫通させ、導電性金属を埋め込んで接続プラグ４０を形成する。
次に、接続プラグ４０と接続するパッド４２及びパッド４２と同層の配線層（図示せず）を形成する。同時に、パッド４２と共に形成した配線層の一部を分離してアライメントマーク４４とする。続いて第３絶縁膜４６を成膜し、平坦化してパッド４２及びアライメントマーク４４を露出させる。
【００２６】
次いで、図３（ｂ）に示すように、パッド４２及びアライメントマーク４４上に第４絶縁膜４８を成膜し、続いて第４絶縁膜４８を貫通し、パッド４２を露出させる開口部を開口し、次いで、メッキ技術を用いてスズ９６％、銀３％、その他１％からなる合金層４９をパッド２２上に形成する。
尚、アライメントマーク４４上にも合金層４９を形成しても差し支えないときには、第４絶縁膜４８を成膜することなく、直接、合金層４９をパッド４２及びアライメントマーク４４上に形成しても良い。
次いで、図４（ａ）に示すように、大きなガラス基板上に形成した配線基板１２を所望の大きさにダイシング等により分割する。
【００２７】
（Ｃ）チップ実装機の構成と使用方法
図５は、本発明の原理を用いたチップ実装機の構成を示す模式図である。チップ実装機５０は、図５に示すように、配線基板１２を支持して、Ｘ方向及びＹ方向に自在に移動する円盤状のＸＹステージ５２と、半導体素子１０をロード（装着）するヒータ付きフォルダ５４と、配線基板１２の基板アライメントマーク４４と素子チップ１０の素子アライメントマーク２４の検出を行う光学顕微鏡付きＣＣＤカメラ５６と、フォルダ５４に半導体素子１０を供給するベルト式供給装置５８とを備えている。
【００２８】
図６を参照して、上述のチップ実装機５０を用いて本実施形態例の半導体装置を製造する方法を説明する。図６はチップ実装機を用いて本実施形態例の半導体装置を製造する際の手順を示すフローチャートである。
先ず、ステップＳ１　で、素子チップ１０を実装すべき配線基板１２上での半導体素子１０の位置座標を予めチップ実装機５０に記憶させておく。
ステップＳ２　で、供給装置５８により予備フォルダ５４に半導体素子１０をロードする。
ステップＳ３　で、ＣＣＤカメラ５６を用いて半導体素子１０の素子アライメントマークを検出し、高さ、傾き（チルト、Ｔｉｌｔ）、回転（Ｒｏｔａｔｉｏｎ）等を測定して必要な補正を行い、配線基板１２に接触する直上の位置で静止させる。
ステップＳ４　で、ＸＹステージ５２上で配線基板１２の高さ調節を事前に行ったのち、入力された座標を基に素子チップ１０をマウントする位置まで配線基板１２を移動する。
両者を所定の場所に移動させた後、ステップＳ５　で、半導体素子１０の素子アライメントマーク２４を自動検出する。
【００２９】
ステップＳ６　で、配線基板１２の基板アライメントマーク４４と半導体素子１０の素子アライメントマーク２４とを位置合わせする。
両者のアライメントマークの位置が完全に一致した後、ステップＳ７　で、半導体素子１０を配線基板１２に押しつけて加熱し、圧着する。なお、接着の前に熱可塑性樹脂を塗布して密着性を向上させても良い。
接着が完了した時点で、ステップＳ８　で、次の素子チップをロードするために、ステップＳ２　に戻る。
【００３０】
半導体装置
実施形態例１の半導体装置６０は、図７（ａ）及び（ｂ）に示すように、ＤＲＡＭ６２と、ロジック回路／ＳＲＡＭ６４とを半導体素子１０とし、配線基板１２を介してＤＲＡＭ６２と、ロジック回路／ＳＲＡＭ６４とを相互に接続してモジュール化してなる画像処理用デバイスである。
本実施形態例の半導体装置６０は、ＤＲＡＭとロジック回路を１万６０００本のデータ線で結ぶことによって画像転送速度を飛躍的に向上させた例である。尚、図７（ａ）及び（ｂ）は、それぞれ、半導体装置６０の構成を示す概念的断面図、及び概念的接続図である。
本実施形態例の半導体素子６０では、ＤＲＡＭ６２及びロジック回路／ＳＲＡＭ６４からなる半導体素子１０を別々のウエハ上に形成できるので、ＤＲＡＭとロジック回路の従来の混載プロセスと比較すると、プロセス工程数を削減して、プロセスのスリム化を図ることができ、従って低コストで生産することが可能になる。
【００３１】
半導体装置の実施形態例２
本実施形態例は本発明に係る半導体装置の実施形態の別の例であって、図８（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
本実施形態例の半導体装置７０は、図８（ａ）及び（ｂ）に示すように、フラッシュメモリ７２と、ロジック回路／ＳＲＡＭ６４とを半導体素子１０とし、配線基板１２を介して、相互に接続した半導体装置である。
本実施形態例の半導体装置７０は、フラッシュメモリ７２とロジック回路／ＳＲＡＭ６４を１万６０００本のデータ線で結ぶことによってデータの書きこみを分割して平行に行うことができるようになり、書きこみ時間を飛躍的に短縮させた例である。
本実施形態例の半導体装置７０は、実施形態例１の半導体装置６０と同様に、低コストで生産することが可能になる。
【００３２】
半導体装置の実施形態例３
本実施形態例は本発明に係る半導体装置の実施形態の更に別の例であって、図９（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体装置の構成を示す概念的平面図、及び概念的断面図である。
本実施形態例の半導体装置８０は、低温ポリシリコンＴＦＴ基板に直接制御回路を貼りつけた半導体装置であって、図９（ａ）及び（ｂ）に示すように、メモリ８２と、制御回路８４とを半導体素子１０とし、ＴＦＴ基板８６の一部からなる配線基板１２を介して、メモリ８２と、制御回路８４とを相互に接続した半導体装置である。
本実施形態例の半導体装置８０を適用することにより、実装後のセットサイズを極限まで小さくすることが可能である。
【００３３】
【発明の効果】
本発明によれば、配線基板を介して相互に接続された複数個の同種又は異種の半導体素子からなる半導体装置として半導体装置を構成することにより、これまで困難であったシステム・イン・パッケージのパッドサイズの微細化・高密度化を実現することが可能になり、複数のチップをモジュール化する際のチップ間のデータ線の本数を飛躍的に増加させることができる。
これにより、システム・オン・チップ化によるコスト増、及びマスクタイプ、マスク枚数の増加によるコスト増を抑制することができると同時に、システム・オン・チップ並みの高速処理可能なシステム・イン・パッケージを実現することが可能となる。
本発明方法は、本発明に係る半導体装置を容易に製造できる方法を実現している。
【図面の簡単な説明】
【図１】図１（ａ）及び（ｂ）は、それぞれ、半導体素子の作製工程を説明する断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、半導体素子が形成されているウエハ、半導体素子のアライメントマーク、及び半導体素子のアライメントマーク及びパッドを示す平面図である。
【図３】図３（ａ）及び（ｂ）は、それぞれ、配線基板の作製工程を説明する断面図である。
【図４】図４（ａ）から（ｃ）は、それぞれ、配線基板が形成されている大きな硝子基板、配線基板のアライメントマーク、及び配線基板のアライメントマーク及びパッドを示す平面図である。
【図５】チップ実装機の構成を示す模式図である。
【図６】チップ実装機を用いて実施形態例１の半導体装置を製造する際の手順を示すフローチャートである。
【図７】図７（ａ）及び（ｂ）は、それぞれ、実施形態例１の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
【図８】図８（ａ）及び（ｂ）は、それぞれ、実施形態例２の半導体装置の構成を示す概念的断面図、及び概念的接続図である。
【図９】図９（ａ）及び（ｂ）は、それぞれ、実施形態例３の半導体装置の構成を示す概念的平面図、及び概念的断面図である。
【符号の説明】
１０……半導体素子、１２……配線基板、１４……半導体基板、１５……第１絶縁膜、１６……Ｃｕ埋め込み配線、１８……第２絶縁膜、２０……接続プラグ、２２……素子接続パッド、２４……素子アライメントマーク、２６……第３絶縁膜、２８……第４絶縁膜、３０……合金層、３２……耐熱ガラス基板、３４……第１絶縁膜、３６……Ｃｕ埋め込み配線、３８……第２絶縁膜、４０……接続プラグ、４２……基板接続パッド、４４……基板アライメントマーク、４６……第３絶縁膜、４８……第４絶縁膜、４９……合金層、５０……チップ実装機、５２……ＸＹステージ、５４……ヒータ付きフォルダ、５６……光学顕微鏡付きＣＣＤカメラ、５８……ベルト式供給装置、６０……実施形態例１の半導体装置、６２……ＤＲＡＭ、６４……ロジック回路／ＳＲＡＭ、７０……実施形態例２の半導体装置、７２……フラッシュメモリ、８０……実施形態例３の半導体装置、８２……メモリ、８４……制御回路、８６……ＴＦＴ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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