(57)【要約】【課題】プリチャージを行う半導体記憶装置に於いて、一対のビット線に接続されるメモリ回路の数が多くなるにしたがってビット線を構成する配線の長さも増加する。このため、配線の持つ寄生容量も増加し、この寄生容量の総和が前記メモリ回路の電流駆動能力に比べ大きくなってくるとデータの読み出しが不安定になるという課題があった。【解決手段】上記の課題を解決するため、本発明はプリチャージ電圧を閾電圧に設定するプリイコライズ回路を設けるものである。【選択図】      図１
2004253084.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線と第２のビット線とからなる一対のビット線と、前記第１のビット線と前記第２のビット線との間に接続するメモリ回路と、前記各ビット線をそれぞれ所望の電位に設定するプリイコライズ回路とを有し、前記メモリ回路は、前記一対のビット線からの情報を記憶し、前記一対のビット線を介して情報の読み出しが行われる半導体記憶装置において、
前記プリイコライズ回路は、前記メモリ回路に記憶された情報の値が反転する時の閾電圧と等しい電位を前記一対のビット線に設定することを特徴とする半導体記憶装置。
【請求項２】
前記プリイコライズ回路は、電位発生回路と第１のスイッチ回路と第２のスイッチ回路とを有し、
前記第１のビット線と前記第２のビット線との間に前記第１のスイッチ回路を設け、前記第２のビット線と前記電位発生回路との間に前記第２のスイッチ回路を設けることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリ回路は、一対の第１の反転回路と第２の反転回路とで構成する電位保持回路を有し、前記第１のビット線と前記第１の反転回路とを接続する第３のスイッチ回路と、前記第２のビット線と前記第２の反転回路とを接続する第４のスイッチ回路とを有し、
前記電位発生回路は、前記第１の反転回路と前記第２の反転回路とのいずれかと同じ回路構成を有し、
前記第１のスイッチ回路は、一方の端子を前記第１のビット線に接続し、他方の端子を前記第２のビット線に接続し、
前記第２のスイッチ回路は、一方の端子を前記第２のビット線と前記電位発生回路の一方の端子とに接続し、他方の端子を前記電位発生回路の他方の端子に接続し、前記電位発生回路は、出力する電位を前記第２のスイッチ回路の開閉によって入力に帰還するとともに、前記第２のビット線に電位を伝達することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリ回路は、一対の第１の反転回路と第２の反転回路とで構成する電位保持回路を有し、前記第１のビット線と前記第１の反転回路とを接続する第３のスイッチ回路と、前記第２のビット線と前記第２の反転回路とを接続する第４のスイッチ回路とを有し、
前記電位発生回路は、前記第１の反転回路と前記第２の反転回路とのいずれかと同じ回路構成を有し、
前記第１のスイッチ回路は、一方の端子を前記第１のビット線に接続し、他方の端子を前記第２のビット線に接続し、
前記第２のスイッチ回路は、一方の端子を前記第２のビット線に接続し、他方の端子を前記電位発生回路の一方の端子と他方の端子とに接続し、
前記電位発生回路は、出力する電位を入力に帰還し、前記第２のスイッチ回路の開閉によって前記第２のビット線に電位を伝達することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリチャージ機能を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
［第１の従来の技術：図５］
図５は従来の技術を示す図である。メモリ回路１０は一対の第１の反転回路８ａと第２の反転回路８ｂとからなる電位保持回路と、一対の第３のスイッチ回路９ａと第４のスイッチ回路９ｂとを用いたＳＲＡＭ回路を代表例として示す。
図５において、電位保持回路を構成する第１の反転回路８ａは、ＰチャネルＭＯＳ（以下ＰＭＯＳと表記）トランジスタ５ａとＮチャネルＭＯＳ（以下ＮＭＯＳと表記）トランジスタ６ａとから構成し、同じく第２の反転回路８ｂは、ＰＭＯＳトランジスタ５ｂとＮＭＯＳトランジスタ６ｂとから構成している。
第１の反転回路８ａと第２の反転回路８ｂとは、それぞれ入力と出力とをカスケードに組み合わせ、フリップフロップ回路を構成している。
第３のスイッチ回路９ａは、一方の端子を第１のビット線１ａに、他方の端子を第１の反転回路８ａの出力と第２の反転回路８ｂの入力とに接続している。
第４のスイッチ回路９ｂは、一方の端子を第２のビット線１ｂに、他方の端子を第２の反転回路８ｂの出力と第１の反転回路８ａの入力とに接続している。これら第１のビット線１ａと第２のビット線１ｂとからなる一対のスイッチ回路９ａ，９ｂの入力は、ワード線１１にそれぞれ接続している。
第１の反転回路８ａと第２の反転回路８ｂとからなるリップフロップ回路は、ＰＭＯＳトランジスタ５ａ，５ｂのソースを第１の電源線１３に接続し、ＶＤＤの電位を供給する。ＮＭＯＳトランジスタ６ａ，６ｂのソースを第２の電源線１４に接続し、ＶＳＳの電位を供給する。
【０００３】
第１のビット線１ａと第２のビット線１ｂとからなる一対のビット線は、メモリ回路１０に情報を記憶し、または記憶した情報を読み出すための信号線である。通常、このビット線にはメモリ回路１０が複数個接続されメモリアレイを構成する。説明を簡単にするため図５には全てのメモリ回路１０を構成する要素は図示しない。
各メモリ回路１０にはワード線１１が接続され、ワード線制御信号Ｗが印加される。このワード線制御信号Ｗは、第３のスイッチ回路９ａと第４のスイッチ回路９ｂとをＯＮ／ＯＦＦしてメモリ回路１０を選択するためのものである。図５においてワード線制御信号Ｗは、以後単にＷ１，Ｗ２，・・・と表記する。また、特別な記述がない場合は代表してＷｎ（ｎは数字を意味する）と表記する。
【０００４】
また、第１のビット線１ａと第２のビット線１ｂとの間にプリイコライズ回路２０が接続されている。このプリイコライズ回路２０は、メモリ回路１０からの情報の読み出し時間を短縮し、高速化をはかるためのものである。
【０００５】
プリイコライズ回路２０は、制御線１２と第３の電源線２７とが接続されている。制御線１２にはプリチャージ（充電）を行うためのイコライズ制御信号ＥＱが印加され、第３の電源線２７にはプリチャージ電位発生回路１７が接続されている。プリチャージ電位発生回路１７は、ＶＤＤの電位の１／２（以後ＶＤＤ／２と表す）の電位を発生する回路である。
プリイコライズ回路２０は、第１のビット線１ａと第２のビット線１ｂとの間に接続する第１のスイッチ回路３と、第２のビット線１ｂと第３の電源線２７との間に接続する第２のスイッチ回路４とで構成している。
【０００６】
ところで、一対のビット線の電位は常にある一定の値を保持しているわけではない。ＶＳＳの電位からＶＤＤの電位までの間のいずれかの電位を持っている。例えば、前回のメモリ回路１０に記憶されている情報の読み出し時の電位状態を保持している場合もある。ビット線の電位は常に安定しているものでもない。ビット線の寄生容量などの影響で電位は徐々に変化する場合もある。このビット線の寄生容量は後で説明する。
【０００７】
従来の技術は、このような一対のビット線の電位状態にかかわらず、メモリ回路１０に記憶されている情報を高速に読み出すために、あらかじめ読み出しの前に一対のビット線の電位を所望の値にプリチャージしておくものである。
プリチャージする電位はＶＳＳの電位からＶＤＤの電位のいずれかの値でよいが、ＶＳＳの電位かＶＤＤの電位かどちらにも対応できるのはその中間の電位であるＶＤＤ／２の電位である。
従来の技術は、前述のような構成によって、メモリ回路１０に記憶されている情報を読み出す際に、読み出す時間前にイコライズ制御信号ＥＱにより第１のスイッチ回路３と第２のスイッチ回路４とを制御し、プリチャージ電位発生回路１７で発生したＶＤＤ／２の電位をあらかじめ第１のビット線１ａと第２のビット線１ｂとに伝達し、それぞれＶＤＤ／２の電位にプリチャージしていた。
【０００８】
しかしながら、この従来の技術には、第３の電源線２７とプリチャージ電位発生回路１７とが必要であり、半導体記憶装置全体の構成が複雑になるという問題があった。この問題を解決するために、第３の電源線２７とプリチャージ電位発生回路１７とを省略する方法が提案されている。（例えば、特許文献１参照）
【０００９】
【特許文献１】
特開平７−６５５８１号公報（第３−４項、第１図）
【００１０】
［第２の従来の技術：図６］
図６に特許文献１に示した従来の技術の回路図を示す。図中の記号において、すでに説明した構成と同一の構成には同じ番号を付与しているため説明を省略する。
特許文献１に示した従来の技術は、第１のビット線１ａと第２のビット線１ｂとを第１のスイッチ回路３で短絡することにより、一対のビット線をＶＤＤ／２の電位に設定するものである。このような構成とすることにより、図５に示す第３の電源線２７とプリチャージ電位発生回路１７と第２のスイッチ回路４とが不要となり、半導体記憶装置の構成をシンプルにすることができる。
【００１１】
【発明が解決しようとする課題】
［特許文献１に示した従来の技術の問題点２：図７］
しかしながら、特許文献１に示した従来の技術ではメモリ回路に記憶されている情報が読み出せなくという問題があった。その問題は半導体記憶装置を構成するメモリ素子が微細化し、メモリ回路が大規模化する際に顕著に発生する。以下詳細に説明する。
メモリ回路が大規模化するとたちまち半導体記憶装置の面積が大きくなってしまうことから、メモリ回路の大規模化はすなわち、メモリ素子の微細化が必須である。
メモリ素子の微細化に伴って、メモリ回路１０の電位保持回路であるフリップフロップ回路を構成するＰＭＯＳトランジスタ５ａ，５ｂと、ＮＭＯＳトランジスタ６ａ，６ｂとは、ゲート幅（以下Ｗと表記）とゲート長（以下Ｌと表記）との比（以下Ｗ／Ｌと表記）を最小サイズとなるように設計される。
ところが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをそれぞれ微細化するように設計すると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流駆動能力の違いから、Ｖｔｈがシフトしてしまう。
【００１２】
上述したＶｔｈのシフトが、メモリ回路に記憶されている情報が読み出せなくなる問題と密接に関係する。
図を用いてさらに詳しく説明する。図７はメモリ回路の構成要素を模式的に示した図とその電気的特性とを示す図である。
図７（ａ）にはインバータ回路８を示す。インバータ回路８は、図６に示したメモリ回路１０の電位保持回路であるフリップフロップ回路を構成する第１の反転回路８ａと第２の反転回路８ｂとを構成するＰＭＯＳトランジスタ５ａ，５ｂとＮＭＯＳトランジスタ６ａ，６ｂとを説明しやすいように書き出したコンプリメンタリＭＯＳ（以下ＣＭＯＳと表記）反転回路である。
図７（ａ）において、ＰＭＯＳトランジスタ５のソースは第１の電源線１３に接続しＶＤＤの電位を供給し、ＮＭＯＳトランジスタ６のソースは第２の電源線１４に接続しＶＳＳの電位を供給する。
ＰＭＯＳトランジスタ５のドレインとＮＭＯＳトランジスタ６のドレインとは互いに信号線２２で接続される。
ＰＭＯＳトランジスタ５のゲートとＮＭＯＳトランジスタ６のゲートとは互いに信号線２１で接続される。
信号線２１より信号が入力され、信号名をＶＩＮと表記する。ドレインの出力は信号線２２から出力され、信号名をＶＯＵＴと表記する。
【００１３】
入力電圧ＶＩＮに対する出力電圧ＶＯＵＴの特性を図７（ｂ）に示す。入力電圧ＶＩＮはＶＳＳの電位とＶＤＤの電位との間の電圧値が入力される。例えば、入力電圧ＶＩＮにＶＳＳの電位が印加されているときはＰＭＯＳトランジスタ５がＯＮ状態であるから、出力電圧ＶＯＵＴはＶＤＤの電位が出力される。
この状態からＶＩＮが増加すると、ＮＭＯＳトランジスタ６はＯＮ状態に、ＰＭＯＳトランジスタ５はＯＦＦ状態にそれぞれ近づくことにより、図７（ｂ）の実線で示すようにＶｔｈの電位でＶＯＵＴが反転する。
ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６との電流駆動能力がバランスしていると、ＶＯＵＴは図７（ｂ）の点線で示すようにＶＤＤ／２の電位で反転する。
【００１４】
ところで、知られているようにＰＭＯＳトランジスタの多数キャリアはホールであり、ＮＭＯＳトランジスタの多数キャリアは電子である。シリコン単結晶内で比較した場合、キャリアの移動度は電子の方がホールより約３倍大きい。キャリアの移動度はＭＯＳトランジスタの電流駆動能力と密接に関係していることから、同一サイズであり同じＷ／Ｌを用いたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを比較すると、電流駆動能力もＮＭＯＳトランジスタの方が大きい。
【００１５】
特許文献１に示した従来の発明では、図６に示したプリイコライズ回路２０により一対のビット線をＶＤＤ／２の電位にする必要があるために、インバータ回路８（すなわち、第１の反転回路８ａあるいは第２の反転回路８ｂ）の設計においては、このＭＯＳトランジスタの持つ電流駆動能力の違いを鑑みてＶｔｈの電位はＶＤＤ／２の電位となるように設計する必要がある。
【００１６】
このような設計を施す場合、前述のごとく、ＭＯＳトランジスタの電流駆動能力の違いから、ＰＭＯＳトランジスタのサイズはＮＭＯＳトランジスタのサイズに比して約３倍の大きさが必要となってしまう。
通常は、ＰＭＯＳトランジスタのサイズをＮＭＯＳトランジスタの約３倍として設計するとメモリ回路１０の面積が増大してしまうことからこのような設計をすることはない。すなわち、Ｖｔｈを正確にＶＤＤ／２の電位にすることを諦め、Ｖｔｈの電位が少々シフトしてもＭＯＳトランジスタの面積効率を優先する設計がなされる。つまり、ＶｔｈをＶＤＤ／２の電位になるべく等しくなるようにしつつ、かつＭＯＳトランジスタのサイズをなるべく小さくなるように設計する。しかしながら、この設計方法は格別の労力が必要となり、半導体記憶装置を設計する際の大きな負担となっているものの、実際にはＶｔｈをＶＤＤ／２の電位に近づけ、かつＭＯＳトランジスタの面積効率を上げるという相反する要求に答える設計をすることはできない。すなわち、このような実際の設計においては、図７（ｂ）の実線に示すような電気特性となってしまう。
【００１７】
メモリ回路１０を構成する反転回路８ａ，８ｂのＶｔｈがＶＤＤ／２の電位ではなくなるということは、第１のビット線１ａと第２のビット線１ｂとをプリチャージする電位がＶＤＤ／２であるから、この電位とメモリ回路１０を構成するＭＯＳトランジスタのＶｔｈとが一致しなくなるということである。
【００１８】
ところで、メモリ回路１０の電流駆動能力は、一対のビット線を駆動できるものでなければならない。そうでない場合は、メモリ回路１０に記憶されている情報が読み出せないためである。
メモリ回路１０の構成要素である反転回路は、第１の反転回路８ａと第２の反転回路８ｂとで一方の入力が他方の出力に接続しているために、一対のビット線へのプリチャージ時にこれら反転回路の入力に同時に同じ電位が印加する。このとき、メモリ回路１０のビット線への電流駆動能力が弱いと、メモリ回路１０に保持されている情報の如何にかかわらず、反転回路８ａ，８ｂの入力の電位が一対のビット線の電位と等しくなってしまう。
したがって、メモリ回路１０は十分に一対のビット線を駆動できなくなり、メモリ回路１０に記憶されている情報の読み出しが正常に行われなくなるという問題が起きてしまう。
【００１９】
［第２の従来の技術の問題点２：図８］
この問題は、一対のビット線の寄生容量が小さい場合は無視できるが、大きくなると無視できない。ビット線の寄生容量は、半導体記憶装置を構成するメモリ回路１０の規模に比例する。メモリ回路１０の数が多くなると、第１のビット線１ａと第２のビット線１ｂとを構成する配線の長さも増加する。半導体装置の場合、配線には寄生容量が存在するから、特許文献１に示した従来の技術を用いてメモリアレイのような大規模なメモリ回路１０を構成すると、この寄生容量の総和が大きくなり、メモリ回路の電流駆動能力ではビット線を駆動するには十分でなくなってしまう。
特許文献１に示した従来の技術の第１のビット線１ａと第２のビット線１ｂとをそれぞれＶＤＤ／２の電位にプリチャージをしてからメモリ回路に記憶されている情報の読み出しを行う方法では、十分にビット線の駆動ができなくなり、この影響からメモリ回路の記憶が反転し、正常に読み出しができなくなるという問題が発生してしまう。
【００２０】
図８はメモリ回路の記憶が反転してしまう場合のタイミングチャートを示す。一対のビット線のプリチャージはイコライズ制御信号ＥＱによって制御され、その間第１のビット線１ａ（ＢＩＴ）と第２のビット線１ｂ（ＢＩＴＢ）とはＶＤＤ／２の電位にあらかじめプリチャージされる。
ワード線制御信号Ｗｎによりメモリ回路１０の第３のスイッチ回路９ａと第４のスイッチ回路９ｂとが開き、メモリ回路１０の読み出しを行う。
第１のビット線１ａと第２のビット線１ｂとの寄生容量が大きいとメモリ回路１０の電流駆動能力ではこの寄生容量を充電できなくなることから、十分な電流供給がこれらのビット線になされず、これらビット線電位がＶｔｈの電位近傍にそろってしまう。結果としてメモリ回路１０から正常な記憶情報の読み出しに失敗してしまう。
【００２１】
以上の説明で明らかなように、従来の技術では、メモリ回路１０を微細化するとメモリ回路の情報の読み出しが正常に行われなくなるという問題があった。
この問題は、メモリ回路１０が大規模化すると顕著になる。その理由は、メモリ回路を構成するするメモリ素子の微細化とビット線の寄生容量である。メモリ回路１０の数が多くなると、一対のビット線の寄生容量が増加し、その影響でメモリ回路１０はビット線を駆動できなくなってしまうためである。
この問題は、メモリ回路１０に記憶された情報の値如何にかかわらず正常なメモリ回路の読み出しが行われないというものであり、半導体記憶装置の信頼性を大きく低下させる。一般に半導体記憶装置は、メモリ回路を構成するメモリ素子を微細化し、半導体記憶装置全体を小型化してコストダウンを行う。したがって、この問題は解決すべき大きな問題となっていた。
【００２２】
【課題を解決するための手段】
前述した課題を解決するために、本発明で用いるプリイコライズ回路は、メモリ回路に記憶された情報の値が反転する時の閾電圧と等しい電位を一対の第１のビット線と第２のビット線とに設定することである。
【００２３】
本発明で用いるプリイコライズ回路は、電位発生回路と第１のスイッチ回路と第２のスイッチ回路とを有し、第１のビット線と第２のビット線との間に第１のスイッチ回路を設け、第２のビット線と電位発生回路との間に第２のスイッチ回路を設けることである。
【００２４】
本発明で用いるメモリ回路は、一対の第１の反転回路と第２の反転回路とで構成する電位保持回路を有し、第１のビット線と第１の反転回路とを接続する第３のスイッチ回路と、第２のビット線と第２の反転回路とを接続する第４のスイッチ回路とを有し、電位発生回路は、第１の反転回路と第２の反転回路とのいずれかと同じ回路構成を有し、第１のスイッチ回路は、一方の端子を第１のビット線に接続し、他方の端子を第２のビット線に接続し、第２のスイッチ回路は、一方の端子を第２のビット線と電位発生回路の一方の端子とに接続し、他方の端子を電位発生回路の他方の端子に接続し、電位発生回路は、出力する電位を第２のスイッチ回路の開閉によって入力に帰還するとともに、第２のビット線に電位を伝達することである。
【００２５】
本発明で用いるメモリ回路は、一対の第１の反転回路と第２の反転回路とで構成する電位保持回路を有し、第１のビット線と第１の反転回路とを接続する第３のスイッチ回路と、第２のビット線と第２の反転回路とを接続する第４のスイッチ回路とを有し、電位発生回路は、第１の反転回路と第２の反転回路とのいずれかと同じ回路構成を有し、第１のスイッチ回路は、一方の端子を第１のビット線に接続し、他方の端子を第２のビット線に接続し、第２のスイッチ回路は、一方の端子を第２のビット線に接続し、他方の端子を電位発生回路の一方の端子と他方の端子とに接続し、電位発生回路は、出力する電位を入力に帰還し、第２のスイッチ回路の開閉によって第２のビット線に電位を伝達することである。
【００２６】
【発明の実施の形態】
［第１の実施の形態：図１］
以下、図面に基づいて本発明の実施の形態を説明する。図１は本発明の回路構成の一例を示す図である。図中の記号において、すでに説明した構成と同一の構成には同じ番号を付与しているため説明を省略する。
【００２７】
図１においてプリイコライズ回路２は、第１のスイッチ回路３と第２のスイッチ回路４と電位発生回路７とで構成する。
第１のスイッチ回路３は、一方の端子を第１のビット線１ａに接続し、他方の端子を第２のビット線１ｂに接続する。第２のスイッチ回路４は、一方の端子を第２のビット線１ｂに接続し、他方の端子を電位発生回路７に接続する。
【００２８】
電位発生回路７は、メモリ回路１０の電位保持回路を構成する第１の反転回路８ａと第２の反転回路８ｂとのどちらかと同じ電流駆動特性を有する回路で構成する。すなわち、ＰＭＯＳトランジスタ５ａあるいはＰＭＯＳトランジスタ５ｂと同じＷ／Ｌを持つＰＭＯＳトランジスタ５ｃと、ＮＭＯＳトランジスタ６ａあるいはＮＭＯＳトランジスタ６ｂと同じＷ／Ｌを持つＮＭＯＳトランジスタ６ｃとでインバータ回路を構成する。
ＰＭＯＳトランジスタ５ｃのソースは第１の電源線１３に接続し、ＶＤＤの電位を供給する。ＮＭＯＳトランジスタ６ｃのソースは第２の電源線１４に接続し、ＶＳＳの電位を供給する。
【００２９】
ＰＭＯＳトランジスタ５ｃのゲートとＮＭＯＳトランジスタ６ｃのゲートとは電位発生回路７の入力となり、第２のスイッチ回路４の一方の端子と第２のビット線１ｂとに接続する。ＰＭＯＳトランジスタ５ｃのドレインとＮＭＯＳトランジスタ６ｃのドレインとは電位発生回路７の出力となり、第２のスイッチ回路４の他方の端子に接続する。電位発生回路７は前記第２のスイッチ回路４の開閉に伴い、その出力を入力に帰還し、イコライズ制御信号ＥＱによってＶｔｈの電位を発生する。
【００３０】
この構成の特徴は、メモリ回路１０の信号反転の閾電圧とプリイコライズ回路２の発生する電位とが等しいことにある。また、イコライズ制御信号ＥＱによって、電位発生回路７が制御されるために電位発生回路７は常時Ｖｔｈの電位を出力するわけではない。電位発生回路７は、Ｖｔｈの電位を発生する時間が限定されるために消費電力を押さえることが可能である。このため、システム全体の消費電力が低減するという従来にはない効果を有する。この構成によるメモリ回路は、特に消費電力の低減を要求される場合に特に有効である。
【００３１】
［第２の実施の形態：図２］
図２は本発明の回路構成の、別の一例を示す図である。図２では図１と同じ記号の構成は同じ機能を示し、そのため説明は省略する。
図２において、電位発生回路７の出力は、電位発生回路７の入力に接続し、第２のスイッチ回路４の一方の端子に接続する。このような構成とすることで、電位発生回路７の出力を入力に帰還させ、Ｖｔｈの電位を発生する。
この構成による効果は、メモリ回路の信号反転の閾電圧とプリイコライズ回路２の発生する電位が等しいことに加え、Ｖｔｈの電位は常時発生しているため、電位安定のための時間が必要ない。そのため、システム全体がより高速動作できるようになるという従来にはない効果を有する。この構成によるメモリ回路は、特に高速動作を要求される場合に特に有効である。
【００３２】
このように、本発明は、システムがより低消費電力を求めるか、より高速の動作を求めるかによって回路構成を使い分けることが可能である。
【００３３】
［実施の形態のタイミングチャート：図３］
図３は本発明のタイミングチャートを示す図である。この図３を用いて、本発明の動作を説明する。
イコライザ制御信号ＥＱによって第１のスイッチ回路３と第２のスイッチ回路４とがＯＮとなることにより、一対の第１のビット線１ａと第２のビット線１ｂとが第１のスイッチ回路３を介して接続され、かつ電位発生回路７より一対のビット線にＶｔｈの電位を供給する。
図１に示す本発明の第１の実施の形態では、電位発生回路７の動作の有無も第２のスイッチ回路４で兼用しているため、Ｖｔｈの電位発生はイコライザ制御信号ＥＱのアクティブとなる期間に限られる。
図２で示す本発明の第２の実施の形態では、電位発生回路７が常時電位を発生している。この両者の実施の形態の動作方法では、Ｖｔｈの電位安定までの時間に差がある程度であって、発明の主旨を逸脱するものではないため、ともに図３を用いて説明することが可能である。
図３においてイコライザ制御信号ＥＱによって第１のビット線１ａと第２のビット線１ｂはあらかじめＶｔｈの電位を与えられる。この一対のビット線の電位の状態がＶｔｈの電位にある場合は、ほんのわずかな電荷の移動によってでも、フリップフロップ回路の状態にビット線の情報をそろえることが可能であり、メモリ回路１０の電流駆動能力がビット線の付加容量に比べて十分でない場合においてもなお、Ｗｎの信号によって第３のスイッチ回路９ａと第４のスイッチ回路９ｂとを開いてメモリ回路１０に記憶された情報によってビット線の電位を変化させることが可能である。
【００３４】
メモリ回路１０により一対のビット線の電位を十分に変化できないとメモリ回路１０の状態が変化してしまう場合がある。これは、一対のビット線の電位状態によってメモリ回路１０への不測の書き込みが起きてしまうことによる。
本発明によれば、このような不測の書き込み現象は発生することなく、安定した動作を提供することができる。
【００３５】
電位発生回路７を構成するインバータ回路はメモリ回路１０と同じＶｔｈの電位を持つ。例えばメモリ回路１０に用いたＰＭＯＳトランジスタ５ａ，５ｂと同じＷ／Ｌを持つＰＭＯＳトランジスタ５ｃと、ＮＭＯＳトランジスタ６ａ，６ｂと同じＷ／Ｌを持つＮＭＯＳトランジスタ６ｃとでインバータ回路を構成することにより実現可能であるが、電流駆動能力が同じであればメモリ回路１０内のＭＯＳトランジスタとＷ／Ｌが同じである必要はない。
また、半導体記憶装置を構成する半導体装置の製造プロセスによってそのＭＯＳトランジスタの電流駆動能力は異なり、特性の異なる電流駆動能力を示すＭＯＳトランジスタで半導体装置が構成される場合もある。その場合はＶｔｈの電位が同じであるならばＰＭＯＳトランジスタとＮＭＯＳトランジスタとのＷ／Ｌの比が同じである必要はない。
【００３６】
以上の説明は、メモリ回路１０の電位保持回路を構成する一対の第１の反転回路８ａと第２の反転回路８ｂとをＣＭＯＳインバータ回路を用いた例で行った。本発明の特徴は、メモリ回路１０と電位発生回路７とが同じ電気特性を持つ回路で構成することであるから、電位保持回路を構成する反転回路８ａ，８ｂと電位発生回路７との回路は、ＣＭＯＳインバータ回路に限定するものではない。以下詳しく説明する。
【００３７】
［第３の実施の形態：図４］
図４はメモリ回路１０の電位保持回路を構成する反転回路に抵抗体１５ａ，１５ｂとＮＭＯＳトランジスタ１６ａ，１６ｂとを用いた場合を示す。図４において図１と同じ記号は同一の機能を有するものであるから説明を省略する。
図４において、電位保持回路を構成する第３の反転回路１８ａは、抵抗体１５ａとＮＭＯＳトランジスタ１６ａを有し、同じく第４の反転回路１８ｂは、抵抗体１５ｂとＮＭＯＳトランジスタ１６ｂとを有している。
第３の反転回路１８ａと第４の反転回路１８ｂとは、それぞれ入力と出力とをカスケードに組み合わせ、フリップフロップ回路を構成する。
図４に示すメモリ回路１０は、第１のビット線１ａと第２のビット線１ｂとからなる一対のビット線と、フリップフロップ回路との接続を行うための一対のスイッチ回路９ａ，９ｂと、これらのスイッチ回路をＯＮ／ＯＦＦしてメモリ回路を選択するためのワード線１１とから構成する。
フリップフロップ回路の抵抗体１５ａ，１５ｂの一方の端子は第１の電源線１３に接続し、ＶＤＤの電位を供給する。ＮＭＯＳトランジスタ１６ａ，１６ｂのソースは第２の電源線１４に接続し、ＶＳＳの電位を供給する。
第１のビット線１ａと第２のビット線１ｂには、通常メモリ回路１０を複数個接続しメモリアレイを構成する。説明を簡単にするため図４には全てのメモリ回路１０を記載しない。また、各メモリ回路１０にはワード線１１が接続されワード線制御信号が印加されるが、図１に示す場合と同様に単に信号名をＷ１，Ｗ２，・・・と表記し、特別な記述が無い場合は代表してＷｎと表記する。
【００３８】
図４において、電位発生回路７は、メモリ回路１０の電位保持回路を構成する反転回路１８ａ，１８ｂと同じ電流駆動特性を示す抵抗体１５ｃとＮＭＯＳトランジスタ１６ｃとで構成し、抵抗体１５ｃの一方の端子は第１の電源線１３に接続し、ＶＤＤの電位を供給する。ＮＭＯＳトランジスタ６ｃのソースは第２の電源線１４に接続しＶＳＳの電位を供給する。
抵抗体１５ｃの他方の端子とＮＭＯＳトランジスタ６ｃのドレインとは電位発生回路７の出力となり、第２のスイッチ回路４の一方の端子に接続する。ＮＭＯＳトランジスタ１６ｃのゲートは電位発生回路７の入力となり、電位発生回路７の出力に接続する。このような構成とすることにより、電位発生回路７の出力を入力に帰還させ、Ｖｔｈの電位を発生する。
【００３９】
以上の説明で明らかなように、電位発生回路７はＣＭＯＳインバータ回路で構成してなくても同様な効果が得られる。
この構成による効果は、本発明における第２の実施例の形態と同様に、メモリ回路１０の信号反転の閾電圧とプリイコライズ回路２の発生する電位が等しいことに加え、Ｖｔｈの電位は常時発生しているため、システム全体がより高速動作する半導体記憶装置を提供できる。
さらに、図４に示した実施の形態では、ＮＭＯＳトランジスタのみでメモリ回路を構成できることから、ＣＭＯＳ半導体装置以外の半導体装置にも用いることができるという効果を有する。
【００４０】
さらに、ワード線制御信号Ｗｎにより一対のスイッチ回路９ａ，９ｂがＯＮとなるときは、第１のビット線１ａと第２のビット線１ｂとは、メモリ回路１０に記憶された情報の値が反転する時の閾電圧と等しい電位Ｖｔｈとなっている。
このＶｔｈの電位は、ＣＭＯＳインバータ回路における閾電圧Ｖｔｈとは異なる値である。すなわち、抵抗体１５ａに流れる電流とＮＭＯＳトランジスタ１６ａのソース、ドレイン間に流れる電流とが等しく、かつ抵抗体１５ｂに流れる電流とＮＭＯＳトランジスタ１６ｂのソース、ドレイン間に流れる電流とが等しくなる時の、ＮＭＯＳトランジスタ１６ａ、ＮＭＯＳトランジスタ１６ｂのゲート電圧に等しい値である。
このＶｔｈの電位が第１のビット線１ａと第２のビット線１ｂとに供給されることによって、わずかな電流で第１のビット線１ａと第２のビット線１ｂとをメモリ回路１０に記憶された情報の値に設定することが可能である。
このため、一対のビット線の、寄生容量の大きさ如何にかかわらず極小さな電流駆動能力のメモリ回路によっても、正常なメモリ回路の読み出しが行われないことによる問題は発生しない。すなわち、メモリ回路１０に記憶した情報の状態が不定となることなく、正常に情報を読み出せるという優れた効果を有する。
【００４１】
【発明の効果】
以上の説明から明らかなように本発明によれば、極めて小さな電流駆動能力でも、ビット線の電位状態を反転することができる閾電圧に、あらかじめビット線をプリチャージできることから、高速にメモリ回路の読み出しが行えるものである。
従来の技術で問題となっていた、メモリ回路を大規模化しメモリ素子を微細化する際の、半導体記憶装置のビット線の持つ寄生容量の影響による読み出し不良の問題を解決するものである。
そのため、メモリ回路が大規模化しメモリ素子が微細化しても正常なメモリ回路の読み出しができる半導体記憶装置を提供することが可能となる。この効果は非常に大きい。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の一実施例のタイミングチャートを示す図である。
【図４】本発明の一実施例を示す回路図である。
【図５】従来の技術の回路図である。
【図６】従来の技術の回路図である。
【図７】（ａ）メモリ回路を構成するインバータ回路を示す図である。
（ｂ）インバータ回路の入出力特性を示す図である。
【図８】従来の技術のタイミングチャートを示す図である。
【符号の説明】
１ａ  第１のビット線
１ｂ  第２のビット線
２  プリイコライズ回路
３  第１のスイッチ回路
４  第２のスイッチ回路
７  電位発生回路
８ａ  第１の反転回路
８ｂ  第２の反転回路
９ａ  第３のスイッチ回路
９ｂ  第４のスイッチ回路
１０  メモリ回路
１１  ワード線
１２  制御線
１３  第１の電源線
１４  第２の電源線
２７  第３の電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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