(57)【要約】【課題】小型化、多画素化および低消費電力の要求に対応することができる固体撮像装置を提供する。【解決手段】固体撮像装置は、基板と、所定の配列間隔で行および列を成すように基板上に形成され、互いに隣り合う行および列において相対的にずれて配置されているフォトダイオードＰＤと、フォトダイオードＰＤに蓄積された信号電荷を検出し、この信号電荷を増幅した画像信号を送る制御回路（Ｔａ、Ｔｂ、ＴｃおよびＴＬ）と、フォトダイオードＰＤから成る行または列ごとに設けられ、制御回路から画像信号を搬送する信号線ＶＬと、信号線ＶＬのそれぞれに対応して設けられ、画像信号を変換する変換器ＡＤＣとを備えている。【選択図】  図１
2004274578.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
所定の配列間隔で行および列を成すように前記基板上に形成され、互いに隣り合う行および列において相対的にずれて配置されているフォトダイオードと、
前記フォトダイオードに蓄積された信号電荷を増幅し、画像信号として送る制御回路と、
前記フォトダイオードから成る行または列ごとに設けられ、前記制御回路から前記画像信号を搬送する信号線と、
前記信号線のそれぞれに対応して設けられ、前記画像信号を変換する変換器とを備えた固体撮像装置。
【請求項２】
基板と、
所定の配列間隔で行および列を成すように前記基板上に形成され、互いに隣り合う行および列において相対的にずれて配置されているフォトダイオードと、
前記フォトダイオードに蓄積された信号電荷に基づいて画像信号を送る制御回路と、
前記フォトダイオードから成る複数の行ごとまたは複数の列ごとに対して設けられ、前記制御回路から前記画像信号を搬送する信号線と、
前記信号線のそれぞれに対応して設けられ、前記画像信号を変換する変換器とを備えた固体撮像装置。
【請求項３】
前記制御回路は、前記信号電荷を検出し、この信号電荷を増幅した画像信号を送ることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記制御回路はソースフォロワ回路を含むことを特徴とする請求項１または請求項３に記載の固体撮像装置。
【請求項５】
前記フォトダイオードが設けられていない領域における画像信号を、この領域の近傍に設けられた前記フォトダイオードからの画像信号で補間する補間処理回路をさらに備えていることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項６】
前記制御回路は、複数のフォトダイオードごとに１つずつ設けられていることを特徴とする請求項１または請求項２のいずれかに記載の固体撮像装置。
【請求項７】
互いに隣り合う前記フォトダイオードの行または列は、前記配列間隔の約１／２だけ相対的にずれていることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項８】
前記変換器および前記信号線は、前記フォトダイオードから成る２つの行ごとまたは２つの列ごとに設けられていることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項９】
前記制御回路は、スイッチング素子であり、
前記信号電荷は、前記スイッチング素子の基板バイアスとして用いられ、該スイッチング素子の閾値を変調することを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項１０】
前記制御回路および前記信号線は、前記信号電荷を前記画像信号として転送することを特徴とする請求項２に記載の固体撮像装置。
【請求項１１】
前記垂直信号線は、前記フォトダイオードに沿って形成され、前記フォトダイオードの行ごとに括弧型に折れ曲がっていることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項１２】
前記垂直信号線は、Ｓ字が連続して繋がった形状であることを特徴とする請求項１１に記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に関する。
【０００２】
【従来の技術】
ＭＯＳ型イメージセンサやＣＣＤ型イメージセンサなどの半導体イメージセンサは、カメラ付き携帯電話機、デジタルカメラ、ファクシミリ、スキャナ等の撮像装置に用いられている。ＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサよりも消費電力が少なく、より小型化できる点で優れていることから携帯電話機等に頻繁に用いられる。
【０００３】
図８は従来の増幅型ＣＭＯＳイメージセンサの回路図である。撮像領域Ｃ（以下、画素ともいう）は、４つのトランジスタＴａ、Ｔｂ、ＴｃおよびＴｄとフォトダイオードＰＤから構成されている。これらのトランジスタＴａ、Ｔｂ、ＴｃおよびＴｄは、パルスセレクタによって制御されている。
【０００４】
撮像領域Ｃが半導体基板（図示せず）上にマトリックス状に形成されている。この撮像領域Ｃの列ごとに垂直信号線ＶＬが設けられている。ある列の撮像領域Ｃは、その列に沿った垂直信号線ＶＬに接続されている。垂直信号線ＶＬは、撮像領域Ｃの列ごとに設けられたＡＤコンバータにそれぞれ接続されている。
【０００５】
フォトダイオードＰＤは、受光した光を信号電荷へ変換する。信号電荷は、トランジスタＴｄを介して検出ノードＤＮへ送られる。それによって、トランジスタＴｂのゲート電圧が変化する。トランジスタＴｂおよびトランジスタＴＬは、ソースフォロワ回路を構成し、トランジスタＴｂのゲート電圧の変化を垂直信号線ＶＬへ送る。垂直信号線ＶＬは、この電圧信号（以下、画像信号という）をＡＤコンバータへ搬送する。ＡＤコンバータは、画像信号をデジタル値へ変換して、このデジタル値を所定のタイミングで水平シフトレジスタへ送る。
【０００６】
このように、増幅型ＣＭＯＳイメージセンサは、フォトダイオードＰＤで受けた光を画像信号として転送することができる。
【０００７】
【特許文献１】
特開２００２−１６４５２７号公報
【特許文献２】
特開平９−９８３４９号公報
【特許文献３】
特開平１０−１３６３９１号公報
【０００８】
【発明が解決しようとする課題】
イメージセンサは、さらに小型化および多画素化が要求されている。しかし、フォトダイオードＰＤの面積が小さくなると、その感度が低下してしまう。また、フォトダイオードＰＤの個数を増加させることにより垂直信号線を多くすると、イメージセンサの消費電力が増大するという問題が生じる。
【０００９】
そこで、本発明の目的は、小型化、多画素化および低消費電力の要求に対応することができる固体撮像装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に従った実施の形態による固体撮像装置は、基板と、所定の配列間隔で行および列を成すように前記基板上に形成され、互いに隣り合う行および列において相対的にずれて配置されているフォトダイオードと、前記フォトダイオードに蓄積された信号電荷を増幅し、画像信号として送る制御回路と、前記フォトダイオードから成る行または列ごとに設けられ、前記制御回路から前記画像信号を搬送する信号線と、前記信号線のそれぞれに対応して設けられ、前記画像信号を変換する変換器とを備えている。
【００１１】
本発明に従った他の実施の形態による固体撮像装置は、基板と、所定の配列間隔で行および列を成すように前記基板上に形成され、互いに隣り合う行および列において相対的にずれて配置されているフォトダイオードと、前記フォトダイオードに蓄積された信号電荷に基づいて画像信号を送る制御回路と、前記フォトダイオードから成る複数の行ごとまたは複数の列ごとに対して設けられ、前記制御回路から前記画像信号を搬送する信号線と、前記信号線のそれぞれに対応して設けられ、前記画像信号を変換する変換器とを備えている。
【００１２】
好ましくは、前記制御回路は、前記信号電荷を検出し、この信号電荷を増幅した画像信号を送る。
【００１３】
好ましくは、前記制御回路はソースフォロワ回路を含む。
【００１４】
好ましくは、この固体撮像装置は、前記フォトダイオードが設けられていない領域における画像信号を、この領域の近傍に設けられた前記フォトダイオードからの画像信号で補間する補間処理回路をさらに備えている。
【００１５】
好ましくは、前記制御回路は、複数のフォトダイオードごとに１つずつ設けられている。
【００１６】
好ましくは、互いに隣り合う前記フォトダイオードの行または列は、前記配列間隔の約１／２だけ相対的にずれている。
【００１７】
好ましくは、前記変換器および前記信号線は、前記フォトダイオードから成る２つの行ごとまたは２つの列ごとに設けられている。
【００１８】
好ましくは、前記制御回路は、スイッチング素子であり、前記信号電荷は、前記スイッチング素子の基板バイアスとして用いられ、該スイッチング素子の閾値を変調する。
【００１９】
好ましくは、前記制御回路および前記信号線は、前記信号電荷を前記画像信号として転送する。
【００２０】
好ましくは、前記垂直信号線は、前記フォトダイオードに沿って形成され、前記フォトダイオードの行ごとに括弧型に折れ曲がっている。
【００２１】
好ましくは、前記垂直信号線は、Ｓ字が連続して繋がった形状である。
【００２２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。これらの実施の形態は本発明を限定するものではない。
【００２３】
本発明に係る実施の形態によるＣＭＯＳイメージセンサにおいて、フォトダイオードは行および列において相対的にずれて配置されており、補間処理回路が画素間を周辺画素の信号で補間する。これによって、イメージセンサの消費電力を低下させつつ、見かけ上の画素数を増加させることができる。また、フォトダイオードの複数の列ごとに垂直信号線を設けることによって、ＡＤコンバータの数を減少させることができる。これによって、イメージセンサの消費電力を低下させ、尚且つ、イメージセンサを小型化することができる。
【００２４】
（第１の実施の形態）
図１は、本発明に係る第１の実施の形態に従った増幅型ＣＭＯＳイメージセンサ１００（以下、センサ１００ともいう）の回路図である。センサ１００は、ある配列間隔で行および列を成すように半導体基板上に形成されたフォトダイオードＰＤを備える。フォトダイオードＰＤは、互いに隣り合う行および列においてフォトダイオードＰＤの配列間隔の１／２ピッチだけ相対的にずれるようにジグザグに配置されている。以下、このフォトダイオードＰＤの行および列をそれぞれ単に“行”および“列”という。
【００２５】
１つの撮像領域Ｃ、即ち、１つの画素は、フォトダイオードＰＤ、トランジスタＴａ、Ｔｂ、ＴｃおよびＴｄを含む。電源ＶＤＤは、トランジスタＴａおよびＴｂを介して、列ごとに設けられた垂直信号線ＶＬに接続されている。トランジスタＴｂのゲートは、トランジスタＴｄを介してフォトトランジスタＰＤに接続されている。電源ＶＤＤは、トランジスタＴｃを介して、トランジスタＴｂのゲートとトランジスタＴｄとの間にある検出ノードＤＮに接続されている。トランジスタＴａのゲート、ＴｃのゲートおよびＴｄのゲートは、アドレス線（ΦＡＤＲＥＳ）、リセット線（ΦＲＥＳＥＴ）およびリード線（ΦＲＥＡＤ）にそれぞれ接続されている。よって、トランジスタＴａは行選択用トランジスタであり、トランジスタＴｃはリセット用トランジスタであり、並びに、トランジスタＴｄは読出し用トランジスタである。
【００２６】
ある列のトランジスタＴｂは、その列に沿って設けられた垂直信号線ＶＬに接続されている。垂直信号線ＶＬのそれぞれに対応して、ＡＤコンバータＡＤＣが設けられている。ＡＤコンバータＡＤＣは、タイミング発生回路および水平シフトレジスタに接続され、これらによって制御される。ＡＤコンバータＡＤＣの出力は補間処理回路に接続されている。ＡＤコンバータＡＤＣのそれぞれは、比較器ＣＭＰ、ラッチ回路ＬＡＴおよびスイッチング回路ＳＷを有する。尚、撮像領域ＣおよびＡＤコンバータＡＤＣは、図１において破線で示されている。
【００２７】
アドレス線（ΦＡＤＲＥＳ）、リセット線（ΦＲＥＳＥＴ）およびリード線（ΦＲＥＡＤ）は、パルスセレクタに接続されている。このパルスセレクタは、タイミング発生回路および垂直シフトレジスタＶＲ１、ＶＲ２に接続され、撮像領域Ｃへ送信する信号を選択する。また、パルスセレクタは、いずれの撮像領域Ｃを選択して信号を送信する。
【００２８】
さらに、各垂直信号線ＶＬとグランドＧＮＤとの間には、トランジスタＴＬが設けられている。バイアス発生回路は、トランジスタＴＬを制御するようにトランジスタＴＬのゲートに接続されている。トランジスタＴＬおよびトランジスタＴｂは、いわゆるソースフォロワ回路を構成する。このソースフォロワ回路は、電源ＶＤＤからグランドＧＮＤへ定電流を流す。トランジスタＴｂは、信号電荷の増幅用に用いられ、トランジスタＴＬは、電源ＶＤＤからグランドＧＮＤまで定電流を流すための負荷に用いられている。
【００２９】
図１に示された撮像領域Ｃ、垂直信号線ＶＬ、ＡＤコンバータＡＤＣなどの要素の数は特に限定しない。
【００３０】
センサ１００の動作を説明する。例えば、センサ１００を３０ＨｚのＶＧＡ方式で動作させる場合には、センサ１００に、３０Ｈｚの信号ΦＶＲ、３０Ｈｚの信号ΦＥＳ、１５．７ＫＨｚの信号ΦＨＰおよび２４ＭＨｚの信号ΦＣＫを入力する。
【００３１】
タイミング発生回路は、垂直シフトレジスタＶＲ１へ入力信号ＥＳＲおよびＶＣＫを入力し、垂直シフトレジスタＶＲ２へ入力信号ＶＲＲＳおよびＶＣＫを入力する。フォトダイオードＰＤに蓄積された信号電荷を読み出すときには、信号ＶＲＲＳによって垂直シフトレジスタＶＲ２が作動を開始し、入力信号ＶＣＫで順次、画像領域Ｃのいずれかの行を選択する。同様に、入力信号ＥＳＲＳによって垂直シフトレジスタＶＲ１が動作を開始し、入力信号ＶＣＫで順次、画像領域Ｃのいずれかの行を選択する。
【００３２】
選択された行の信号電荷は、トランジスタＴｂによって増幅され、画像信号としてＡＤコンバータＡＤＣへ送信される。ＡＤコンバータＡＤＣにおける比較器ＣＭＰは、ある水平走査期間に、画像信号からノイズを除去し、これをタイミング発生回路からのＲＡＭＰ波形と比較してデジタル信号（例えば、１０ビットのデジタル信号）に変換する。ラッチ回路ＬＡＴＣＨは、デジタル信号を一時的に格納する。次の水平走査期間に、水平シフトレジスタが、スイッチＳＷを順次動作させ、ラッチ回路ＬＡＴＣＨ内のデジタル信号を補間処理回路へ出力する。ここで、水平走査期間とは、水平シフトレジスタが総てのスイッチＳＷを一回ずつ順次動作させる期間をいう。
【００３３】
撮像領域Ｃ内の動作を説明する。
フォトダイオードＰＤは、受光すると、光電変換し信号電荷を蓄積する。この信号電荷を読み出すためには、まず、そのフォトダイオードＰＤが含まれる行へアドレス信号ΦＡＤＲＥＳを送信する。それによって、その行のトランジスタＴａをオンさせる。
【００３４】
次に、増幅用のトランジスタＴｂと負荷用のトランジスタＴＬからなるソースフォロワ回路を動作させる。それによって、電源ＶＤＤからグランドＧＮＤまで定電流が流れる。
【００３５】
次に、リセット線を介してリセット信号ΦＲＥＳＥＴをトランジスタＴｃへ与え、トランジスタＴｃをオンにする。これによって、検出ノードＤＮの電圧が電源ＶＤＤの電圧になる。電源ＶＤＤの電圧を基準電圧とする。
【００３６】
トランジスタＴｃをオフにした後、リード線を介して読出し信号ΦＲＥＡＤをトランジスタＴｄへ与え、トランジスタＴｄをオンにする。これにより、フォトダイオードＰＤに蓄積された信号電荷が検出ノードＤＮに読み出される。
【００３７】
信号電荷が検出ノードＤＮに読み出されたことによって、トランジスタＴｂのゲート電圧が基準電圧から変化する。このとき、トランジスタＴｂのゲート電圧の変化と同等の電圧変化が垂直信号線ＶＬに発生し、この電圧変化がＡＤコンバータＡＤＣへ伝播する。トランジスタＴｂのソースには、ゲートの信号電流（信号電荷）を増幅した信号電流が発生する。即ち、トランジスタＴｂはソースフォロワ動作をしている。
【００３８】
補間処理について説明する。
図２（Ａ）は、センサ１００における撮像領域Ｃの配置を模式的に示した図である。図２（Ｂ）は、従来のイメージセンサにおける撮像領域Ｃの配置を模式的に示した図である。図２（Ａ）および図２（Ｂ）のそれぞれの破線枠で比較すると、本実施の形態における撮像領域Ｃの密度は、従来のそれの１／２である。これらの破線枠は単位面積を示す。
【００３９】
図２（Ｃ）は、センサ１００における補間処理回路によって補間処理後の画素を模式的に示した図である。補間処理回路は、撮像領域Ｃが設けられていない領域における画像信号を、この領域の近傍に設けられた撮像領域Ｃからの画像信号で補間する。例えば、補間処理回路は、撮像領域Ｃ１からＣ４の信号を用いて、撮像領域Ｃが設けられていないＰ１の信号を生成する。Ｐ１の信号は、撮像領域Ｃ１からＣ４のデジタル値の平均でよい。同様に、補間処理回路は、撮像領域Ｃ３からＣ６の信号を用いて、撮像領域Ｃが設けられていないＰ２の信号を生成する。Ｐ２の信号は、撮像領域Ｃ３からＣ６のデジタル値の平均でよい。このようにして、補間処理回路は、撮像領域Ｃが設けられていない領域の画像信号を補間できる。
【００４０】
本実施の形態によるセンサ１００は、撮像領域Ｃの数が半分であるにもかかわらず、従来のセンサと同じ解像度を得ることができる。例えば、１７万画素の画素数でＶＧＡ相当の３４万画素のサンプリング点が得られる。
【００４１】
また、本実施の形態は、撮像領域Ｃの密度が従来のセンサと比較して低くなるので、垂直信号線の数が減少する。従って、本実施の形態によれば、消費電力が従来のイメージセンサよりも低くなる。
【００４２】
図３（Ａ）は、本実施の形態におけるマイクロレンズの配置図である。図３（Ｂ）は、従来例におけるマイクロレンズの配置図である。従来例におけるマイクロレンズは正方配列になっている。本実施の形態におけるマイクロレンズは、フォトダイオードのジグザグ配置に合わせるために、水平シフトレジスタまたは垂直シフトレジスタに対して約４５度だけ傾けた傾斜配列になっている。
【００４３】
従来の配列間隔（いわゆる、画素ピッチ）は、Ｐ（例えば、Ｐ＝３．８μｍ）であり、本実施の形態の配列間隔と同じである。しかし、本実施の形態における画素の一辺の長さは、従来例のそれの２１／２倍である。例えば、Ｐ＝３．８μｍのとき、従来例における画素の一辺の長さは、３．８μｍであるが、本実施の形態における画素の一辺の長さは、Ｐ＊２１／２＝５．４μｍである。よって、本実施の形態の画素面積は従来例のそれの２倍となるため、感度も２倍になる。従来よりも画素面積が大きいので、信号電荷が飽和し難く、ダイナミックレンジを大きくすることができる。さらに、本実施の形態によるイメージセンサ１００をデジタルカメラに用いた場合には、従来よりも画素面積が大きいので、比較的安価な光学レンズが適用できる。さらに、本実施の形態では、画素が傾斜配列されているので、水平方向や垂直方向で画素がオーバーラップし、その結果、モアレを低減することができる。
【００４４】
一方で、本実施の形態の画素面積を従来例のそれと同じにした場合（図示せず）、同じ解像度を得るためには、本実施の形態の画素密度は従来例のそれの１／２で足りる。これは、補間処理回路が画素間の補間処理を行うからである。これにより、画像の容量が従来例のそれの１／２になる。本実施の形態によるイメージセンサ１００をデジタルカメラに用いた場合には、画素数が比較的少なくて済むので、光学レンズが小型化され、価格が低廉になる。さらに、光学レンズの焦点深度が小さくてよいので、カメラモジュールの厚みが薄くなる。さらに、画素数が比較的少なくて済むので、イメージセンサ１００の面積も比較的小さくなるので、その製造コストが低減する。
【００４５】
図４は、本発明に係る第２の実施の形態に従った増幅型ＣＭＯＳイメージセンサ２００（以下、センサ２００ともいう）の回路図である。本実施の形態のセンサ２００は、垂直信号線ＶＬおよびＡＤコンバータＡＤＣが撮像領域Ｃの複数の列ごとに設けられている点で第１の実施の形態と異なる。センサ２００では、２つの列の撮像領域Ｃが１本の垂直信号線ＶＬおよび１つのＡＤコンバータＡＤＣを共用している。
【００４６】
本実施の形態は、第１の実施の形態と同様の効果を得られる。
【００４７】
さらに、本実施の形態によれば、ＡＤコンバータＡＤＣの回路数を従来例や第１の実施の形態のそれに比較して１／２にすることができる。これにより、ＡＤコンバータＡＤＣの消費電力およびその面積が約１／２に低減される。
【００４８】
本実施の形態によれば、垂直信号線ＶＬの本数およびトランジスタＴＬの個数が従来例や第１の実施の形態のそれに比較して１／２である。これにより、ソースフォロワ回路に流れる定電流が約１／２となる。従って、ソースフォロワ回路の消費電力が約１／２に低減される。
【００４９】
図５は、本発明に係る第３の実施の形態に従った増幅型ＣＭＯＳイメージセンサ３００（以下、センサ３００ともいう）の回路図である。本実施の形態は、トランジスタＴａ、ＴｂおよびＴｃが複数のフォトダイオードＰＤごとに設けられている点で第２の実施の形態と異なる。本実施の形態では、トランジスタＴａ、ＴｂおよびＴｃが設けられていない行のフォトダイオードＰＤは、それに隣接する行に設けられたトランジスタＴａ、ＴｂおよびＴｃを利用する。即ち、隣り合う２つの行のフォトダイオードＰＤは、１つの制御回路を共用する。
【００５０】
より詳細には、ある行の撮像領域Ｃｂ内には、トランジスタＴｄのみが設けられており、トランジスタＴａ、ＴｂおよびＴｃは設けられていない。一方、撮像領域Ｃｂから成る行に隣接する行に含まれる撮像領域Ｃａ内には、トランジスタＴａ、Ｔｂ、ＴｃおよびＴｄが設けられている。撮像領域ＣｂのトランジスタＴｄの一端は、撮像領域Ｃａ内の検出ノードＤＮに接続されている。
【００５１】
この一対の撮像領域ＣａおよびＣｂは、アドレス信号ΦＡＤＲＥＳおよびリセット信号ΦＲＥＳＥＴを共通に用いる。一対の撮像領域ＣａまたはＣｂのいずれかの信号電荷を選択的に読み出す場合には、パルスセレクタは、選択する撮像領域に接続されたリード線に読出し信号ΦＲＥＡＤを送信すればよい。
【００５２】
本実施の形態は、第２の実施の形態と同様の効果を得られる。
【００５３】
さらに、本実施の形態によれば、パルスセレクタからの読出し用の配線の本数が従来例や他の実施の形態のそれに対して少なくなる。従って、本実施の形態は、従来例や他の実施の形態に比べ回路設計上のレイアウトが容易になる。
【００５４】
第２および第３の実施の形態は、第１の実施の形態と同様に、図３（Ａ）に示されたマイクロレンズを用いることができる。
【００５５】
図６は、図４に示した第２の実施の形態の拡大平面図である。図４に示したフォトダイオードの間隔は、図６に示すそれよりも広く見えるが、実際には図６に示した間隔で設計される。
【００５６】
フォトダイオードＰＤと検出ノードＤＮとの間には、リード配線ＲＥＡＤをゲートとした読出しトランジスタＴｄが設けられている。検出ノードＤＮと電源ＶＤＤとの間には、リセット配線ＲＥＳＥＴをゲートとしたリセットトランジスタＴｃが設けられている。
【００５７】
検出ノードＤＮは、アルミ配線などにより増幅トランジスタＴｂのゲート電極へ接続されている。トランジスタＴｂは行選択トランジスタＴａを経て電源ＶＤＤへ接続されている。
【００５８】
垂直信号線ＶＬは、フォトダイオードＰＤに沿って、フォトダイオードＰＤの行ごとに折れ曲がった形状に形成されている。より詳細には、垂直信号線ＶＬは、Ｓ字が２行ごとに連続して繋がった形状を成し、ジグザグ状の配線に形成されている。これによって、ＡＤコンバータＡＤＣの数が従来の１／２で済み、その消費電力が低減する。
【００５９】
図７は、図５に示した第３の実施の形態の拡大平面図である。フォトダイオードＰＤがジグザグに配置されている。図７に示したフォトダイオードの間隔は、図５に示すそれよりも狭く見えるが、実際には図７に示した間隔で設計される。これにより、本実施の形態による装置が小型化される。
【００６０】
本実施の形態は、図６に示す実施の形態と同様に、トランジスタＴａ、Ｔｂ、ＴｃおよびＴｄを備えている。しかし、隣り合う２つの行のうち、１つの行の撮像領域Ｃには、トランジスタＴａ、ＴｂおよびＴｄが設けられておらず、読出しトランジスタＴｃのみが設けられている。
【００６１】
垂直信号線ＶＬは、図６に示した実施の形態と同様に、Ｓ字が２行ごとに連続して繋がった形状を成し、ジグザグ状の配線に形成されている。これによって、ＡＤコンバータＡＤＣの数が従来の１／２で済み、その消費電力が低減する。
【００６２】
また、本実施の形態によれば、フォトダイオードＰＤをＬ字型に配置することによって、フォトダイオードの面積を大きくすることができる。これにより、フォトダイオードＰＤの飽和電荷量を大きくすることができる。
【００６３】
本実施の形態によれば、図６に示す実施の形態と比べ配線が少なく、単純化されている。よって、本実施の形態は、比較的容易に製造することができ、かつ、小型化に優れる。
【００６４】
上記の実施の形態は、総てソースフォロワ型のＣＭＯＳイメージセンサに関するものであったが、本発明は、これらに限定されず、他の固体撮像装置に適用できる。例えば、本発明は、フォトダイオードの蓄積電荷をトランジスタの基板バイアスとして用いた閾値変調型のＣＭＯＳイメージセンサにも利用できる。さらに、本発明は、ＣＣＤセンサにも適用できる。
【００６５】
【発明の効果】
本発明による固体撮像装置は、小型化、多画素化および低消費電力の要求に対応することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態に従ったセンサ１００の回路図。
【図２】撮像領域Ｃの配置を模式的に示した図および補間処理後の画素を模式的に示した図。
【図３】マイクロレンズの配置図。
【図４】本発明に係る第２の実施の形態に従ったセンサ２００の回路図。
【図５】本発明に係る第３の実施の形態に従ったセンサ３００の回路図。
【図６】第２の実施の形態の拡大平面図。
【図７】第３の実施の形態の拡大平面図。
【図８】従来のイメージセンサの回路図。
【符号の説明】
１００、２００、３００  イメージセンサ
ＰＤ  フォトダイオード
Ｔａ、Ｔｂ、Ｔｃ、ＴｄおよびＴＬ  トランジスタ
Ｃ  撮像領域
ＶＤＤ  電源
ＶＬ  垂直信号線
ＤＮ  検出ノード
ＡＤＲＥＳ  アドレス線
ＲＥＳＥＴ  リセット線
ＲＥＡＤ  リード線
ＡＤＣ  ＡＤコンバータ
ＣＭＰ  比較器
ＬＡＴ  ラッチ回路
ＳＷ  スイッチング回路
ＶＲ１、ＶＲ２  垂直シフトレジスタ
ΦＡＤＲＥＳ  アドレスパルス信号
ΦＲＥＳＥＴ  リセットパルス信号
ΦＲＥＡＤ  読出しパルス信号
【図１】
2004274578.tif 000003
【図２】
2004274578.tif 000004
【図３】
2004274578.tif 000005
【図４】
2004274578.tif 000006
【図５】
2004274578.tif 000007
【図６】
2004274578.tif 000008
【図７】
2004274578.tif 000009
【図８】
2004274578.tif 000010