(57)【要約】【課題】素子の面積の増大を抑制しながら、抵抗値の調整を行なうことができる半導体装置およびその製造方法を提供する。【解決手段】下層配線１３と、上層配線１７と、下層配線１３と上層配線１７の間に形成されたスルーホール１５と、スルーホール１５内に下層配線１３と上層配線１７とを電気的に接続する導電体層１６とを設ける。スルーホール１５内には、Ａｌ合金層とＴｉ含有層との界面Ｓ１，Ｓ２が存在し、この界面Ｓ１，Ｓ２には加熱処理により抵抗素子領域１３Ｒ，１６Ｒが形成されている。【選択図】        図２
2004253634.tif 000002
【特許請求の範囲】
【請求項１】
下層配線と、上層配線と、前記下層配線と前記上層配線との間に形成されたスルーホールを有する層間絶縁膜と、前記スルーホール内に設けられ、前記下層配線と前記上層配線とを電気的に接続する導電体層とを備え、
前記スルーホール内には、Ａｌ合金層とＴｉ含有層との界面が存在し、前記界面の少なくとも一部には抵抗素子領域が設けられている、半導体装置。
【請求項２】
前記スルーホール内の抵抗素子領域は、前記スルーホール内の前記導電体層を加熱処理することで形成されたものである、請求項１に記載の半導体装置。
【請求項３】
前記Ａｌ合金層は、ＡｌＳｉＣｕ層、ＡｌＳｉ層およびＡｌＣｕ層から選択された一または複数の層を含み、前記Ｔｉ含有層は、Ｔｉ層、ＴｉＮ層およびＴｉＷ層から選択された一または複数の層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記スルーホールは複数配設されており、選択された前記スルーホール内における前記界面には、前記抵抗素子領域が設けられている、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
全ての前記スルーホール内における前記界面には抵抗素子領域が設けられている、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記スルーホールの直径は、０．４μｍ以上０．８μｍ以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
直列に接続された複数の負荷抵抗素子と、後端の負荷抵抗素子の後端部に接続されたバイパス線とを設け、先端の負荷抵抗素子の先端部および各負荷抵抗素子間の接続部とバイパス線とを接続するようにスルーホールの導電体層を配置した、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記スルーホールの導電体層には、前記導電体層を流れる電流を検知して、電源を接続または遮断する回路が接続されている、請求項１〜６のいずれかに記載の半導体装置。
【請求項９】
前記スルーホールの導電体層には、スイッチング素子が接続されている、請求項１〜６のいずれかに記載の半導体装置。
【請求項１０】
下層配線を形成する工程と、
前記下層配線上に層間絶縁膜を形成し、層間絶縁膜にスルーホールを形成する工程と、
前記層間絶縁膜表面およびスルーホール内面に、Ｔｉ層、ＴｉＮ層およびＴｉＷ層から選択された一または複数の層からなるＴｉ含有層と、ＡｌＳｉＣｕ層、ＡｌＳｉ層およびＡｌＣｕ層から選択された一または複数の層からなり前記Ｔｉ含有層に隣接するＡｌ合金層とを含む導電体層を形成する工程と、
前記スルーホール内の導電体層を加熱処理して、前記下層配線と前記上層配線との間の抵抗値を上昇させる工程とを備えた、半導体装置の製造方法。
【請求項１１】
前記加熱処理における加熱温度は、３５０℃以上である、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記加熱処理は、抵抗値を上昇させる必要のあるスルーホールの導電体層を選択して、レーザ光を照射することにより行なう、請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置および半導体装置の製造方法に関し、より特定的には、スルーホールを有する多層配線構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から行なわれている半導体装置の製造プロセスでは、数ｋΩ程度の抵抗を形成する場合でも、１０％程度の抵抗値の誤差が生じるのが通常である。そのため、高い精度が要求される半導体装置においては、次のような構成により調整用の抵抗の抵抗値を調節していた。
【０００３】
その第１の構成においては、直列に接続された複数の抵抗を、それぞれポリシリコンヒューズを含んだ配線で短絡している。調整のために必要な抵抗値に応じて、レーザを用いてポリシリコンヒューズを切断する。これによりポリシリコンヒューズで短絡されていた抵抗が回路に接続される。このようにして回路に接続される抵抗の数を調整することで所定の抵抗値を得るものである。
【０００４】
第２の構成においては、直列に接続されたそれぞれの抵抗に、ツェナーダイオードを並列に接続しておく。調整のために必要な抵抗値に応じて、ツェナーダイオードに過電圧を印加して導通させる。これにより導通したツェナーダイオードが接続された抵抗には電流が流れないようになる。このようにして回路に接続される抵抗の数を調整して所定の抵抗値を得るものである。
【０００５】
一方、半導体基板上に形成した金属配線層の一部を抵抗領域とした、特許文献１に開示されている半導体装置がある。この半導体装置においては、金属配線層をＴｉ／Ａｕの２層構造とし、この金属配線層を局部的に加熱することで、その部分の抵抗値を上昇させて抵抗領域を形成している。
【０００６】
【特許文献１】
特開平８−１２５１２３号公報
【０００７】
【発明が解決しようとする課題】
上記のような半導体装置においては、回路の精度調整用のポリシリコンヒューズや、ツェナーダイオードを形成するための専用のプロセスが必要となる。また、ポリシリコンヒューズや、ツェナーダイオードを配置するために、素子面積およびその配線のための面積が増大し、半導体装置のコスト上昇の一因となるという問題があった。
【０００８】
したがって、この発明は、上記課題を解決するためになされたものであり、半導体装置の面積の増大を抑制しながら、抵抗値の調整を行なうことができる半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に基づいた半導体装置に従えば、下層配線と、上層配線と、上記下層配線と上記上層配線との間に形成されたスルーホールを有する層間絶縁膜と、上記スルーホール内に設けられ、上記下層配線と上記上層配線とを電気的に接続する導電体層とを備え、上記スルーホール内には、Ａｌ合金層とＴｉ含有層との界面が存在し、上記界面の少なくとも一部には抵抗素子領域が設けられている。
【００１０】
この発明に基づいた半導体装置の製造方法に従えば、下層配線を形成する工程と、下層配線上に層間絶縁膜を形成し、層間絶縁膜にスルーホールを形成する工程と、上記層間絶縁膜表面およびスルーホール内面に、Ｔｉ層、ＴｉＮ層およびＴｉＷ層から選択された一または複数の層からなるＴｉ含有層と、ＡｌＳｉＣｕ層、ＡｌＳｉ層およびＡｌＣｕ層から選択された一または複数の層からなり上記Ｔｉ含有層に隣接するＡｌ合金層とを含む導電体層を形成する工程と、上記導電体層の不要な部分を除去して上層配線を形成する工程と、上記スルーホール内の導電体層を加熱処理して、上記下層配線と上層配線との間の抵抗値を上昇させる工程とを備えている。
【００１１】
【発明の実施の形態】
以下、本実施の形態における半導体装置およびその製造方法について、図を参照しながら説明する。
【００１２】
（実施の形態１）
以下、本実施の形態における半導体装置およびその製造方法について、図１から図１１を参照して説明する。なお、図１は、本実施の形態における半導体装置の構造を示し、（ａ）は平面図、（ｂ）は（ａ）におけるＩｂ−Ｉｂ矢視断面を示す断面図であり、図２は、同半導体装置のスルーホール周辺を拡大した縦断面図であり、図３〜１１は、同半導体装置の製造方法を示す断面工程図であり、図１２は、同半導体装置の加熱処理の前後での抵抗値を示すグラフであり、図１３は、同半導体装置のスルーホール径による抵抗値の上昇率の違いを示すグラフである。
【００１３】
（半導体装置の構造）
図１および図２を参照して、半導体装置の構造について説明する。図１に示すように、Ｓｉで構成された基板１１上に、ＳｉＯ２で構成された第１の層間絶縁膜１２が設けられている。第１の層間絶縁膜１２の上面には下層配線１３および第２の層間絶縁膜１４が設けられている。下層配線１３は、図２に示すように、第１の層間絶縁膜１２の上に積層されたＴｉ含有層であるＴｉ層１３ａと、Ｔｉ層１３ａの上に積層されたＡｌ合金層であるＡｌＳｉＣｕ層１３ｂの２層で構成されている。ここでＴｉ層１３ａはバリアメタル層である。
【００１４】
下層配線１３上には、ＳｉＯ２で構成された第２の層間絶縁膜１４が積層されている。第２の層間絶縁膜１４には、内部に導電体層１６が充填された複数のスルーホール１５が設けられている。図２に示すように、第２の層間絶縁膜１４の表面には、上層配線１７が導電体層１６に連続するように設けられている。導電体層１６および上層配線１７は、それぞれ第２の層間絶縁膜１４の上に積層されたＴｉ含有層であるＴｉ層１６ａ，１７ａと、その上に積層されたＡｌ合金層であるＡｌＳｉＣｕ層１６ｂ，１７ｂとで構成されている。Ｔｉ層１６ａ，１７ａはバリアメタル層である。図２からも明らかなように、スルーホール１５内にはＴｉ含有層であるＴｉ層１６ａと、その表面上に積層されたＡｌ合金層であるＡｌＳｉＣｕ層１６ｂとの間の界面Ｓ１が存在する。さらにスルーホール１５内には、Ｔｉ層１６ａと、下層配線１３のＡｌ合金層であるＡｌＳｉＣｕ層１３ｂとの界面Ｓ２も存在する。
【００１５】
スルーホール１５の内部に配設された導電体層１６は、下層配線１３と上層配線１７とを電気的に接続するように設けられている。スルーホール１５の内部の底部に位置する界面Ｓ１には、加熱処理により形成された抵抗素子として機能する抵抗素子領域１６Ｒが形成されている。抵抗素子領域１６Ｒは、スルーホール１５の導電体層１６と下層配線１３との間を流れる電流に対して抵抗値を上昇させる領域である。また、スルーホール１５の内部の最下部に位置する界面Ｓ２にも、加熱処理により形成された抵抗素子領域１３Ｒが形成されている。
【００１６】
なお、ＡｌＳｉＣｕ層１３ｂ，１６ｂ，１７ｂは、Ａｌ合金層で構成すれば良く、たとえばＡｌＳｉ層やＡｌＣｕ層で構成しても良い。また、これらを組合せて構成しても良い。Ｔｉ層１３ａ，１６ａ，１７ａは、Ｔｉ含有層で構成すれば良く、たとえばＴｉＮ／Ｔｉ層やＴｉＷ層で構成しても良い。また、これらを組合せて構成してもよい。
【００１７】
（半導体装置の製造方法）
半導体製造装置の製造方法について、図３〜図１１を参照して説明する。なお上述した半導体装置では、基板１１の上に第１の層間絶縁膜１２を介して下層配線１３を設けたが、ここでは、基板１１と下層配線１３とを接触させるために、基板１１の上に直接下層配線１３を設ける場合について説明する。
【００１８】
図３を参照して、Ｓｉからなる基板１１の上に、下層配線１３となるＴｉ層１３ａおよびＡｌＳｉＣｕ層１３ｂを積層する。Ｔｉ層１３ａは、膜厚が５００Å程度になるように積層し、約８００℃でランプアニールを行なう。その後、ＡｌＳｉＣｕ層１３ｂを、膜厚が５０００Å程度になるように積層する。ここで、ＡｌＳｉＣｕ層１３ｂの表面には、反射防止のためＳｉ、ＴｉＮなどで構成された図示しない反射防止膜を形成しておく。
【００１９】
図４を参照して、ＡｌＳｉＣｕ層１３ｂ上に写真製版により下層配線１３のパターンに構成したレジスト膜２１を形成する。図５を参照して、Ｔｉ層１３ａ／ＡｌＳｉＣｕ層１３ｂにドライエッチングを行なって下層配線１３を形成する。
【００２０】
図６を参照して、レジスト膜２１を除去した後、後に形成する上層配線１７と下層配線１３との絶縁を確保するため層間絶縁膜１４を積層する。このとき下層配線１３による基板１１との段差が大きいため、層間絶縁膜１４としてＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を用い、段差部分にも層間絶縁膜１４を埋め込むようにする。下層配線１３の上の層間絶縁膜１４の膜厚は１μｍ程度とする。
【００２１】
図７を参照して、層間絶縁膜１４の表面に、写真製版でスルーホールのパターンを形成したレジスト膜２２を形成する。図８を参照して、ウェットエッチングとドライエッチングとを行ないスルーホール１５を形成する。
【００２２】
レジスト膜２２を除去した後、図９を参照して、導電体層１６および上層配線１７となる、Ｔｉ層１６ａ，１７ａおよびＡｌＳｉＣｕ層１６ｂ，１７ｂを積層する。層間絶縁膜１４の上において、Ｔｉ層１６ａ，１７ａの膜厚は５００Å程度、同様にＡｌＳｉＣｕ層１６ｂ，１７ｂの膜厚は１μｍ程度とする。このときスルーホール１５内にはＴｉ含有層であるＴｉ層１６ａと、その表面上に積層されたＡｌ合金層であるＡｌＳｉＣｕ層１６ｂとの間の界面Ｓ１が存在する。さらにスルーホール１５内の最下部には、Ｔｉ層１６ａと、下層配線１３のＡｌ合金層であるＡｌＳｉＣｕ層１３ｂとの界面Ｓ２も存在する。
【００２３】
図１０を参照して、ＡｌＳｉＣｕ層１６ｂ，１７ｂの上に、上層配線１７のパターンを形成したレジスト膜２３を積層する。図１１を参照して、ドライエッチングにより、Ｔｉ層１６ａ，１７ａおよびＡｌＳｉＣｕ層１６ｂ，１７ｂの不要な部分を除去して上層配線１７を形成した後、レジスト膜２３を除去する。
【００２４】
最後にスルーホール１５の導電体層１６に、図１１における上方向からレーザ光を照射し加熱処理を行ない、導電体層１６内の界面Ｓ１に抵抗素子領域１６Ｒを形成し、導電体層１６と下層配線１３の界面Ｓ２に抵抗素子領域１３Ｒを形成する。これにより上層配線１７と下層配線１３との間の抵抗値を上昇させる。このときの加熱温度は、４５０℃とする。複数のスルーホール１５のうち、一部のスルーホール１５の導電体層１６のみの抵抗値を上昇させる場合には、このようにレーザのようなピンポイントで熱を与えられる装置を用いることで、部分的な加熱が可能である。一方、全てのスルーホール１５の導電体層１６の抵抗値を上昇させる場合には、ベーク炉などにより基板１１の全面を加熱するようにしても良い。
【００２５】
４５０℃の加熱処理が行なわれたスルーホール１５内の界面Ｓ１，Ｓ２では、Ａｌ合金層とＴｉ含有層とが隣接していることにより、Ｓｉ結晶の析出や、Ｔｉの凝集が発生して、図２および図１１に示すような抵抗素子領域１３Ｒ，１６Ｒが形成される。その結果、抵抗値が局所的に上昇することで、スルーホール１５の導電体層１６で接続された下層配線１３と上層配線１７との間の抵抗値が上昇し、抵抗として機能するようになる。
【００２６】
ここで、スルーホール１５の内側面に沿う位置にもＡｌ合金層とＴｉ含有層との界面Ｓ１が存在する。スルーホール１５の内部の導電体層１６を加熱すると界面Ｓ１のこの部分にも抵抗素子領域が形成される場合がある。このスルーホール１５の内側面に沿って形成された抵抗素子領域は、スルーホール１５の直径や、必要とされる抵抗値にも依存するが、通常は下層配線１３と上層配線１７との間の抵抗としては機能しない。また、このようにスルーホール１５の内側面に沿って抵抗素子領域が形成されてもそれが障害となることはない。
【００２７】
下層配線１３と上層配線１７との間の抵抗値を上昇させるには、下層配線１３と上層配線１７との間に流れる電流を横断するように抵抗素子領域が形成されていることが望ましい。本実施の形態では、上述のようにスルーホール１５の底部および最下部に面状に広がる抵抗素子領域１３Ｒ，１６Ｒを形成している。この抵抗素子領域１３Ｒ，１６Ｒは、下層配線１３と上層配線１７との間に流れる電流を横断するように形成されているので、これに対し効果的な抵抗素子となる。
【００２８】
このようにスルーホール１５内の導電体層１６の底部および最下部に抵抗素子領域１３Ｒ，１６Ｒを形成するために、本実施の形態では、導電体層１６の上方からレーザ光を照射して加熱しているが、層構成や、スルーホール１５の形状に応じて、レーザ光を照射する方向は種々変更し得る。たとえば、基板１１の下側からレーザ光を照射して加熱するようにしてもよい。
【００２９】
また、導電体層１６の上側からレーザ光を照射したときに、スルーホール１５内の導電体層１６の底部および最下部が加熱されやすいように、スルーホール１５を浅く形成するようにしても良い。たとえばスルーホール１５の深さを、スルーホール１５の直径より短くしてもよい。
【００３０】
４５０℃に加熱処理した後と、加熱処理なしの場合の、抵抗値の変化を図１２に示す。ここで図１２は、１６〜３４００個のスルーホールチェーンにおいて、加熱処理なしの場合の抵抗値を１とした場合の、４５０℃に加熱処理した場合の抵抗値を示している。図１２から明らかなように、４５０℃の加熱処理を行なうことで、抵抗値が上昇する。
【００３１】
抵抗値の上昇率は、スルーホール１５の直径によって異なる。図１３からも明らかなように、スルーホール１５の直径が小さいほど、抵抗値が大きく上昇する。特にスルーホール１５の直径が０．８μｍ以下においては、抵抗値の上昇が顕著である。したがって、加熱処理の前後で抵抗値を大きく変化させるためには、スルーホール１５の直径を、事実上製造することが可能な０．４μｍ以上、０．８μｍ以下にすることが好ましい。
【００３２】
また、加熱処理の温度は、ウェハ製造プロセス中の加熱温度より高温である必要があり、３５０℃以上、６００℃以下とすることが好ましい。言い換えると後の加熱処理において、より高温に加熱して部分的に抵抗値を上昇させる余地を残すため、ウェハ製造プロセスにおける加熱温度は、比較的低温（たとえば３００℃以下）にする必要がある。上記加熱処理の温度が３５０℃未満であると、抵抗値が十分に上昇しないという問題があり、加熱処理の温度が６００℃を超えると、半導体装置の構成要素に対する悪影響が発生する恐れがある。
【００３３】
本実施の形態では、スルーホール１５内の導電体層１６をＡｌＳｉＣｕ層１６ｂとＴｉ層１６ａの２層で構成し、これによりＡｌ合金層とＴｉ含有層との界面Ｓ１を形成するようにし、さらに、下層配線１３の最上層をＡｌＳｉＣｕ層１３ｂにすることにより、導電体層１６と下層配線１３との間にもＡｌ合金層とＴｉ含有層との界面Ｓ２を形成するようにした。Ａｌ合金層とＴｉ含有層の界面は、必ずしも本実施の形態のように構成する必要はなく、スルーホール１５内の導電体層１６内にのみ存在するようにしても良い。また、たとえばスルーホール１５内の導電体層１６をすべてＡｌ合金層で構成し、下層配線１３の最上層をＴｉ含有層で構成して、スルーホール１５の最下部においてこれらを接触させ、スルーホール１５の最下部にのみ、Ａｌ合金層とＴｉ含有層の界面を形成するようにしてもよい。上述のように加熱処理することで上記界面に抵抗素子領域が形成されるので、その抵抗素子領域により上層配線１６と下層配線１３との間の抵抗値が上昇するような位置に、界面が存在するようにすればよい。また、この界面が抵抗素子領域を形成するのに障害にならない、他の薄い層を含んでいてもよい。
【００３４】
このように、本実施の形態の半導体装置においては、素子形成後（ウェハ製造プロセス終了後）に、部分的にまたは全体的に加熱処理を行なうことで、スルーホール内の界面に抵抗素子領域を形成し、下層配線と上層配線との間の抵抗値を上昇させることができる。この特性を活用した本実施の形態の半導体装置の応用例を以下に示す。
【００３５】
（実施の形態２）
本実施の形態について、図１４を参照して説明する。なお、図１４は、スルーホールの導電体層を、ＩＣ回路の精度調整部に接続する場合を示す回路図である。
【００３６】
本実施の形態においては、図１４（ａ）に示すように、ＩＣ回路の精度調整部に、直列に接続された５つの負荷抵抗素子３１１〜３１５と、後端の負荷抵抗素子３１５の後端部に接続されたバイパス線３０とを設け、先端の負荷抵抗素子３１１の先端部および各負荷抵抗素子３１１〜３１５間の接続部とバイパス線３０とを繋ぐようにスルーホール１５の導電体層１６１〜１６５を配置している。図１４では、導電体層１６１〜１６５を抵抗として表している。
【００３７】
導電体層１６１〜１６５のいずれにも加熱処理を行なわない場合には、図１４（ｂ）に示すように、バイパス線３０に電流が流れる短絡状態となる。ここで、たとえば導電体層１６１および導電体層１６２を、加熱処理しこれらの導電体層の抵抗値を上昇させると図１４（ｃ）に示すような状態となる。すなわち、負荷抵抗素子３１１および負荷抵抗素子３１２に電流が流れ、これらの負荷抵抗素子の抵抗によりＩＣ回路の精度の微調整を行なうことができる。
【００３８】
このように、従来ポリシリコンヒューズを用いて構成していた回路を、スルーホール１５の導電体層１６を用いて構成することができる。すなわち半導体素子形成後に、抵抗値を上昇させる必要がある導電体層のみを選択して、ピンポイントで加熱することにより、ポリシリコンヒューズを切断するのと同じ作用（接続している回路をＯＰＥＮ状態にする）をさせることができる。
【００３９】
また、スルーホール１５および導電体層１６を形成するために、専用のウェハプロセスは必要としないので、ポリシリコンヒューズを設ける場合のように、工程を増加させることがない。さらには、ポリシリコンヒューズと同等の作用を行なう素子を、スルーホール１５の大きさで構成することができる。これにより、半導体装置の面積をほとんど増加させることがないので、従来の構成に比べてコストダウンを達成することができる。
【００４０】
本実施の形態を変形し、負荷抵抗素子に代えてスルーホール１５の導電体層１６を直列に接続するようにしても良い。すなわち、スルーホール１５の導電体層１６を可変抵抗として構成し、ＩＣ回路の精度の微調整を行なうようにしても良い。この場合には、加熱処理をおこなう導電体層１６の数と、その導電体層１６のスルーホール１５の直径とを調節することにより、任意の抵抗値を得ることができる。
【００４１】
（実施の形態３）
本実施の形態の半導体装置について、図１５および１６を参照して説明する。なお、図１５は、スルーホールの導電体層をスイッチング素子として使用する場合の回路図を示す説明図であり、図１６は、スルーホールの導電体層を加熱処理しない場合と加熱処理した場合それぞれの電流を示すグラフである。
【００４２】
本実施の形態では、図１５に示すように、スルーホール１５の導電体層１６に、この導電体層１６を流れる電流を検知して、電源３２を接続または遮断する回路Ｃを接続している。ここでは導電体層１６は抵抗として表している。
【００４３】
導電体層１６に加熱処理を行なう前は導電体層１６の抵抗値が小さいので、図１６に示すように大きな電流が流れる。一方、導電体層１６に加熱処理を行なった後は、導電体層１６の抵抗値が大きくなるのでほとんど電流が流れない。導電体層１６に接続した回路Ｃは、電流値がＩ１以上の電流が流れた場合にはＯＮ、電流値がＩ２以下の場合にはＯＦＦとなるよう構成されている。
【００４４】
したがって、加熱処理前は、導電体層１６に電流値Ｉ１を超える大きな電流が流れ、回路ＣがＯＮ状態となる。一方加熱処理後は、導電体層１６にほとんど電流が流れないので電流値がＩ２以下となり、回路ＣがＯＦＦ状態となる。このような回路Ｃを導電体層１６に接続することで、実施の形態１で示したスルーホール１５の導電体層１６は、ウェハ製造プロセス終了後に、ＯＮ／ＯＦＦの選択を行なうことができるスイッチング素子として使用することができる。
【００４５】
（実施の形態４）
本実施の形態について、図１７を参照して説明する。なお、図１７は、スルーホールの導電体層にスイッチング素子を接続しメモリーとして使用する場合の回路を示す説明図である。
【００４６】
図１７に示すように、スイッチング素子３３１〜３３４としてのトランジスタのゲート電極には、それぞれスルーホール１５の導電体層１６１〜１６４が接続されている。ここでは導電体層１６１〜１６４は、抵抗として表している。
【００４７】
たとえば、図１７に示した４つの導電体層１６１〜１６４のうち、導電体層１６２，１６４にのみ加熱処理を行ない、抵抗値を上昇させる。そうすることでスイッチング素子３３２，３３４にはほとんど電流が流れなくなり、これらのスイッチング素子はＯＦＦ状態となる。一方、加熱処理していない導電体層１６１，１６３が接続されたスイッチング素子３３１，３３３には電流が流れ、これらのスイッチング素子は、ＯＮ状態となる。その結果、これら４つのスイッチング素子３３１〜３３４からの信号はＯＮ，ＯＦＦ，ＯＮ，ＯＦＦとなり、”１”，”０”，”１”，”０”が出力される。このように、選択的に導電体層１６１〜１６４を加熱処理することにより、ＯＮ／ＯＦＦ（１／０）制御を行なうメモリーとして応用できる。
【００４８】
本実施の形態では、スイッチング素子３３１〜３３４としてのトランジスタのゲート電極にそれぞれスルーホールの導電体層１６１〜１６４を接続したが、ドレイン電極にそれぞれスルーホールの導電体層１６１〜１６４を接続するようにしても良い。このように接続することで、トランジスタのドレイン電極に加わる電圧のＯＮ／ＯＦＦの選択が可能となり、これによりトランジスタから出力される信号のＯＮ／ＯＦＦ制御を行なうことができる。
【００４９】
なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５０】
【発明の効果】
本発明によると、半導体装置の面積の増大を抑制しながら、抵抗値の調整を行なうことができる。
【図面の簡単な説明】
【図１】この発明に基づいた実施の形態１における半導体装置の構造を示し、（ａ）は平面図、（ｂ）は縦断面図である。
【図２】この発明に基づいた実施の形態１における半導体装置のスルーホール周辺を拡大した縦断面図である。
【図３】この発明に基づいた実施の形態１における半導体装置の第１の製造工程を示す断面図である。
【図４】この発明に基づいた実施の形態１における半導体装置の第２の製造工程を示す断面図である。
【図５】この発明に基づいた実施の形態１における半導体装置の第３の製造工程を示す断面図である。
【図６】この発明に基づいた実施の形態１における半導体装置の第４の製造工程を示す断面図である。
【図７】この発明に基づいた実施の形態１における半導体装置の第５の製造工程を示す断面図である。
【図８】この発明に基づいた実施の形態１における半導体装置の第６の製造工程を示す断面図である。
【図９】この発明に基づいた実施の形態１における半導体装置の第７の製造工程を示す断面図である。
【図１０】この発明に基づいた実施の形態１における半導体装置の第８の製造工程を示す断面図である。
【図１１】この発明に基づいた実施の形態１における半導体装置の第９の製造工程を示す断面図である。
【図１２】この発明に基づいた実施の形態１における半導体装置の加熱処理の前後での抵抗値を示すグラフである。
【図１３】この発明に基づいた実施の形態１における半導体装置のスルーホール径による抵抗値の上昇率の違いを示すグラフである。
【図１４】この発明に基づいた実施の形態２における半導体装置の、スルーホールの導電体層をＩＣ回路の精度調整部に使用する場合を示す回路図である。
【図１５】この発明に基づいた実施の形態３における半導体装置のスルーホールの導電体層をスイッチング素子として使用する場合の回路図を示す説明図である。
【図１６】この発明に基づいた実施の形態３における半導体装置のスルーホールの導電体層を加熱処理しない場合と加熱処理した場合の流れる電流を示すグラフである。
【図１７】この発明に基づいた実施の形態４における半導体装置のスルーホールの導電体層にスイッチング素子を接続し、メモリーとして使用する場合の回路を示す説明図である。
【符号の説明】
１１  基板、１２，１４  層間絶縁膜、１３  下層配線、１３Ｒ，１６Ｒ  抵抗素子領域、１５  スルーホール、１６  導電体層、１７  上層配線、３１１〜３１５  負荷抵抗素子、３３１〜３３４  スイッチング素子、Ｓ１，Ｓ２  界面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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