(57)【要約】【課題】同一ワード線上に接続される複数のメモリセルを一括して書き込み可能な不揮発性メモリを提供すること。【解決手段】メモリセルアレイ２０の各メモリセル１０には列単位毎に互いに分離されたソース線SLが設けられている。書き込み時、各ソース線SLには、書き込みするデータに応じて第１及び第２ソース電圧のうち何れか一方が印加され、コントロールワード線CWL には、負電圧の第１制御電圧が印加された後、各ソース線SLの電圧が維持された状態で、高電圧の第２制御電圧が印加される。従って、各メモリセル１０は、それぞれのソース線SLに印加されている電圧に応じてイレース又はプログラムされる。【選択図】      図２
2004199837.tif 000002
【特許請求の範囲】
【請求項１】
同一のワード線に複数のメモリセルが接続され、前記ワード線方向のメモリセル毎に互いに分離されたソース線が接続される不揮発性メモリにおいて、
前記各メモリセルに接続されるソース線には、それぞれ対応するメモリセルの書き込みデータを取り込み、該書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給するソース電圧供給回路が接続されることを特徴とする不揮発性メモリ。
【請求項２】
前記ワード線には、読み出し時に基準となる電流を生成するための互いに相補なデータが書き込まれる一対の基準セルが接続されることを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記一対の基準セルには互いに分離されたソース線がそれぞれ接続され、
前記各基準セルに接続されるソース線には、それぞれ対応する基準セルの書き込みデータを取り込み、該書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給するソース電圧供給回路が接続されることを特徴とする請求項２記載の不揮発性メモリ。
【請求項４】
前記ソース電圧供給回路には、書き込みアドレスに基づいて生成されるデコード信号に応答して前記書き込みデータをラッチするラッチ回路が備えられていることを特徴とする請求項１乃至３の何れか一項記載の不揮発性メモリ。
【請求項５】
前記一対の基準セルからデータを読み出し、その読み出したデータに基づいて前記一対の基準セルの書き込みデータを生成するリファレンス制御回路を備えることを特徴とする請求項２乃至４の何れか一項記載の不揮発性メモリ。
【請求項６】
前記リファレンス制御回路は、
前記複数のメモリセルの書き込み時に、それに先立って前記一対の基準セルからデータを読み出し、その読み出したデータの極性を判定して極性信号を出力する基準セル読出回路と、
前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、次に書き込むべき書き込みデータを生成する基準セル書込データ発生回路と
を備えることを特徴とする請求項５記載の不揮発性メモリ。
【請求項７】
前記一対の基準セルのデータは、前記複数のメモリセルの書き込み毎に書き換えられることを特徴とする請求項２乃至６の何れか一項記載の不揮発性メモリ。
【請求項８】
前記ワード線には、イレース時に対応する第１制御電圧とプログラム時に対応する第２制御電圧とを選択的に供給するワード線ドライバが接続されることを特徴とする請求項１乃至７の何れか一項記載の不揮発性メモリ。
【請求項９】
前記ワード線ドライバは、
前記イレース時に前記第１制御電圧を出力する第１トランジスタと、
前記プログラム時に前記第２制御電圧を出力する第２トランジスタと、
前記イレース時に前記第１トランジスタのゲートに該第１トランジスタの耐圧を超えないゲート電圧を供給する信号生成回路と
を備えることを特徴とする請求項８記載の不揮発性メモリ。
【請求項１０】
同一のワード線に複数のメモリセルが接続され、前記ワード線方向のメモリセル毎に互いに分離されたソース線が接続される不揮発性メモリの書き込み方法であって、
前記各メモリセルに接続されるソース線に、書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給する第１のステップと、
前記第１のステップの後に、前記ワード線に第１制御電圧を供給する第２のステップと、
前記第１のステップで各ソース線に供給した電圧を維持したまま、前記第２のステップの後に、前記ワード線に第２制御電圧を供給する第３のステップと
を含むことを特徴とする不揮発性メモリの書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ及びその書き込み方法に係り、詳しくは、電気的に消去／書き込みが可能なフラッシュメモリ及びその書き込み方法に関する。
【０００２】
近年、ＡＳＩＣ等の半導体集積回路装置（ＬＳＩ）において、ロジック混載用のフラッシュメモリが広く使用されている。フラッシュメモリは、電気的に一括消去と書き込みが可能であり、ゲート酸化膜中に埋め込まれたフローティングゲートと呼ばれる電気的に分離された領域に電荷を保持することで、電源を切ってもデータが消えない不揮発性メモリである。このようなフラッシュメモリにおける消去／書き込み時間の短縮が要求されている。
【０００３】
【従来の技術】
フラッシュメモリの書き込みは消去（イレース）とプログラムの２つの操作からなる。イレースはメモリセル（セルトランジスタ）の閾値を下げる操作、プログラムは閾値を上げる操作であり、一般には、閾値の低い状態をデータ“１”、逆に、閾値の高い状態をデータ“０”に対応させる。通常、イレースは、セクタと呼ばれるある程度大きなメモリ単位での一括消去を行い、プログラムは、各セル（ビット）単位での書き込みを行う。
【０００４】
従来、このようなフラッシュメモリにおいて、任意の１ビットでの消去を可能とした構成がある（例えば特許文献１参照）。
同文献１に開示された構成では、セルアレイを構成する各セルに接続されるソース線が列単位のセル毎に互いに分離して設けられ、外部からアドレスによって指定されるソース線に高電圧を印加し、ワード線に負電圧を印加することで、セルアレイ内の任意のビットを消去することが可能である。
【０００５】
また、他の例として、同一ワード線上に接続される複数のセルをバイト単位で消去可能としたものがある（例えば特許文献２参照）。
同文献２に開示された構成では、各セルに接続されるソース線が列方向に隣接するセル同士で共有して設けられ、前記と同様、外部からアドレスによって指定されるソース線に高電圧を印加し、ワード線に負電圧を印加することで、複数のセルをバイト単位で一括消去することが可能である。
【０００６】
ところで、上記した各文献１，２において、セルの消去は、ソース−フローティングゲート間に流れるＦＮ（ファウラーノルトハイム）トンネル電流を利用してフローティングゲートから電子を引き抜くことによって行われる。一方、プログラムは、アバランシェブレークダウン現象を利用してフローティングゲートに電子（ホットエレクトロン）を注入することによって行われる。
【０００７】
しかしながら、このホットエレクトロンは発生効率が悪く、例えばプログラム時に流す１００μＡ程度のドレイン電流に対してフローティングゲートに流れる電流は数ｐＡ程度でしかない。このため、電流効率が悪く、プログラム時に消費電流が大きくなるという問題があった。
【０００８】
そこで、近年では、低消費電力化の要求から、消去（イレース）だけでなく、プログラムにもチャネル−フローティングゲート間に流れるＦＮトンネル電流を利用してフローティングゲートに電子を注入する方式が提案されている（例えば特許文献３参照）。このようなトンネル電流によるプログラムの場合には、上述したホットエレクトロンを使用した場合に比べて電流効率がおよそ３桁程度改善される。
【０００９】
【特許文献１】
特開平５−３４２８９２号公報
【特許文献２】
特開平６−２５１５９４号公報
【特許文献３】
特開平１１−１７７０６８号公報
【００１０】
【発明が解決しようとする課題】
ところで、上記のような各文献１〜３に示す従来技術では、同一ワード線上に接続される全てのセルを一括で書き込み（消去／プログラム）することはできなかった。
【００１１】
ちなみに、特許文献３に開示された構成では、セルアレイの列方向に沿ったセル毎に基板（ウェル）電位を変更することで、同一ワード線上に接続される任意のセルを選択的に消去／プログラムすることは可能であるが、全てのセルを一括で書き込みすることはできない。
【００１２】
その結果、１回の書き込み処理でのバンド幅（すなわち、単位時間当りの書き込みビット数）が小さいため、１ワード線上の全てのセルに対する書き込み（消去／プログラム）が完了するまでに長時間を要するという問題があった。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は同一ワード線上に接続される複数のメモリセルを一括して書き込み可能な不揮発性メモリ及びその書き込み方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１，１０に記載の発明によれば、同一のワード線に複数のメモリセルが接続され、前記ワード線方向のメモリセル毎に互いに分離されたソース線が接続される不揮発性メモリにおいて、前記各メモリセルに接続されるソース線には、それぞれ対応するメモリセルの書き込みデータを取り込み、該書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給するソース電圧供給回路が接続されている。この構成では、同一のワード線に接続される各メモリセルのソースに、それぞれの書き込みデータに応じて、イレース時に対応する電圧もしくはプログラム時に対応する電圧をあらかじめ印加することによって、同一ワード線上の全メモリセルの書き込みを一括で行うことができるようになる。
【００１５】
請求項２に記載の発明によれば、前記ワード線には複数のメモリセルとともに一対の基準セルが接続され、該一対の基準セルには各メモリセルの読み出し時に基準となる電流を生成するための互いに相補なデータが書き込まれる。
【００１６】
請求項３に記載の発明によれば、前記一対の基準セルには互いに分離されたソース線がそれぞれ接続され、前記各基準セルに接続されるソース線には、それぞれ対応する基準セルの書き込みデータを取り込み、該書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給するソース電圧供給回路が接続されている。この構成では、同一のワード線に複数のメモリセルとともに接続される各基準セルのソースに、互いに相補となるように生成されるそれぞれの書き込みデータに応じて、イレース時に対応する電圧もしくはプログラム時に対応する電圧をあらかじめ印加することによって、メモリセルの書き込み時に各基準セルの書き込みを並列して行うことができるようになる。
【００１７】
請求項４に記載の発明によれば、前記ソース電圧供給回路は、書き込みアドレスに基づいて生成されるデコード信号に応答してラッチ回路に書き込みデータをラッチし、そのラッチした書き込みデータに基づいて、それぞれ対応するソース線に第１ソース電圧又は第２ソース電圧を供給する。
【００１８】
請求項５に記載の発明によれば、リファレンス制御回路は、一対の基準セルからデータを読み出し、その読み出したデータに基づいて各基準セルの書き込みデータを生成する。
【００１９】
請求項６に記載の発明によれば、前記リファレンス制御回路には基準セル読出回路と基準セル書込データ発生回路とが備えられ、基準セル読出回路は、複数のメモリセルの書き込み時に、それに先立って一対の基準セルからデータを読み出し、該読み出したデータの極性を判定して極性信号を生成する。そして、基準セル書込データ発生回路は、その極性信号に基づいて、一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように次に書き込むべき書き込みデータを生成する。この構成では、一対の基準セルのデータがその書き込み毎にそれぞれ反転されるため、メモリセルのデータの読み出し時に、各基準セルから基準電流を精度よく生成することが可能となる。
【００２０】
請求項７に記載の発明によれば、一対の基準セルのデータは、複数のメモリセルの書き込み毎に書き換えられる。これにより、各メモリセルの閾値の分布がプロセス、温度等の影響によってばらつく場合にも、各基準セルから安定した基準電流を生成することが可能となる。
【００２１】
請求項８に記載の発明によれば、前記ワード線にはワード線ドライバが接続され、該ワード線ドライバは、イレース時に対応する第１制御電圧とプログラム時に対応する第２制御電圧とを選択的にワード線に供給する。この構成では、前記ソース線にあらかじめ供給される第１ソース電圧又は第２ソース電圧に従って、同一ワード線上の全メモリセルに対するイレース／プログラムを容易に行うことができる。
【００２２】
請求項９に記載の発明によれば、ワード線ドライバには、イレース時に前記第１制御電圧を出力する第１トランジスタと、プログラム時に前記第２制御電圧を出力する第２トランジスタと、前記イレース時に前記第１トランジスタのゲートに該第１トランジスタの耐圧を超えないゲート電圧を供給する信号生成回路とが備えられている。この構成では、イレース時に第１トランジスタに耐圧を超える高電圧が印加されることはない。
【００２３】
請求項１０に記載の発明によれば、不揮発性メモリの書き込み時に、同一ワード線上の各メモリセルに接続されるソース線に、書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給する第１のステップと、該第１のステップの後にワード線に第１制御電圧を供給する第２のステップと、前記第１のステップで各ソース線に供給した電圧を維持したまま、前記第２のステップの後にワード線に第２制御電圧を供給する第３のステップとが実行される。この書き込み方法では、第１のステップによって第１ソース電圧が印加されるメモリセルのみ第２のステップでイレースを行い、前記第１のステップによって第２ソース電圧が印加されるメモリセルのみ第３のステップでプログラムを行うことが可能である。
【００２４】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図１〜図２０に従って説明する。
図１は、一実施形態の不揮発性メモリセルを示す説明図である。
【００２５】
不揮発性メモリセル１０は、本実施形態では単層ポリシリコン構造のフラッシュメモリセルであって、メモリトランジスタ１１、セレクトトランジスタ１２及びＭＯＳ容量１３の３素子から構成されている。
【００２６】
図１（ａ）〜（ｃ）に示すように、メモリトランジスタ１１は、例えばＰ型基板１４にフローティングゲート１５をゲートとするＮＭＯＳトランジスタで構成され、そのソースはソース線SLに接続されている。
【００２７】
セレクトトランジスタ１２は、基板１４にセレクトゲート１６をゲートとするＮＭＯＳトランジスタ（図１（ｂ），（ｃ）では図示せず）で構成され、そのソースはビット線BLに接続され、セレクトゲート１６は選択ワード線SWL に接続されている。前記メモリトランジスタ１１とセレクトトランジスタ１２のドレインは互いに接続されている。
【００２８】
ＭＯＳ容量１３は、基板１４にコントロールゲート１７としてのＮ型拡散層を形成し、該コントロールゲート１７の上に絶縁層を隔てて前記フローティングゲート１５を形成することで構成される。コントロールゲート１７は、基板１４のトリプルウェル内（図中、Ｎウェル１８に形成されるＰウェル１９内）に形成されている。コントロールゲート１７は、コントロールワード線CWL に接続されている。因みに、本実施形態の単層ポリシリコン構造のメモリセル１０において、単にワード線という場合には、コントロールワード線CWL のことを意味する。
【００２９】
このようなメモリセル１０において、本実施形態では、フローティングゲート１５に電子が蓄積される状態（閾値の高い状態）をデータ“０”、逆に、フローティングゲート１５に電子が蓄積されない状態（閾値の低い状態）をデータ“１”に対応させて書き込みを行う場合を想定する。
【００３０】
メモリセル１０への書き込みは消去（イレース）とプログラムの２つの操作からなる。
イレースは、フローティングゲート１５から電子を引き抜いて、メモリセル１０（メモリトランジスタ１１）の閾値を低くする操作である。換言すれば、イレースは、データ“０”からデータ“１”にメモリセル１０のデータを書き換える操作である。
【００３１】
図１（ｂ）に示すように、イレースは、メモリトランジスタ１１のソースに第１ソース電圧としての高電圧（例えば６．０Ｖ）を印加し、コントロールゲート１７に第１制御電圧としての負電圧（例えば−９．３Ｖ）を印加して行う。ここで、Ｐウェル１９はコントロールゲート１７と同電位（例えば−９．３Ｖ）、Ｎウェル１８は例えば６．０Ｖに設定される。
【００３２】
この場合、フローティングゲート１５の電位は容量結合によっておよそ−８．２Ｖまで引き下げられ、ソース−フローティングゲート１５間におよそ１４．２Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート１５から電子が引き抜かれ、メモリセル１０（メモリトランジスタ１１）の閾値が低下する。従って、メモリセル１０は、データ“０”からデータ“１”に書き換えられる。
【００３３】
一方、プログラムは、フローティングゲート１５に電子を注入して、メモリセル１０（メモリトランジスタ１１）の閾値を高くする操作である。換言すれば、プログラムは、データ“１”からデータ“０”にメモリセル１０のデータを書き換える操作である。
【００３４】
図１（ｃ）に示すように、プログラムは、メモリトランジスタ１１のソースに第２ソース電圧としての接地電圧（０．０Ｖ）を印加し、コントロールゲート１７に第２制御電圧としての高電圧（例えば９．５Ｖ）を印加して行う。ここで、Ｐウェル１９は接地電圧（０．０Ｖ）、Ｎウェル１８は例えば６．０Ｖに設定される。
【００３５】
この場合、フローティングゲート１５の電位は容量結合によっておよそ１１．３Ｖまで引き上げられ、ソース−フローティングゲート１５間におよそ１１．３Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート１５に電子が注入され、メモリセル１０（メモリトランジスタ１１）の閾値が高くなる。従って、メモリセル１０は、データ“１”からデータ“０”に書き換えられる。
【００３６】
尚、本実施形態では単層ポリシリコン構造のメモリセル１０に具体化したが、２層ポリシリコン構造（ゲート酸化膜中にフローティングゲートを電気的に分離して埋め込み、フローティングゲートとコントロールゲートとを積み上げた構造；スタック型ともいう）のメモリセルに具体化してもよい。
【００３７】
単層構造のメモリセル１０は２層構造（スタック型）のメモリセルに比べてセル面積は大きくなるが、ポリシリコン１層化にともなうプロセス工程の削減を図ることができる。従って、小容量メモリ用途を対象とし、ダイサイズに対するメモリセルの占める割合が小さい場合には好適な構造である。
【００３８】
次に、本実施形態のメモリセル１０の書き込み方法の原理を説明する。
図２に示すように、メモリセルアレイ２０は複数のメモリセル１０をアレイ状に配置して形成される。
【００３９】
各メモリセル１０のソースは、列単位のセル毎に互いに分離されており、それぞれソース線SL（図においてSL0〜SL3）に接続されている。各メモリセル１０のコントロールゲート１７は、行単位のセル毎にそれぞれ共通のコントロールワード線CWL （図においてCWL0，CWL1）に接続されている。尚、同図では、セレクトトランジスタ１２は省略している。
【００４０】
このようなメモリセルアレイ２０において、メモリセル１０への書き込み（イレース／プログラム）は、選択された何れか１つのコントロールワード線CWL に接続される行単位のメモリセル１０に対して一括して行われる。
【００４１】
その原理を説明すると、書き込み時に、ソース線SL0〜SL3には、各メモリセル１０の書き込みデータ（“１”又は“０”）にそれぞれ対応する電圧が供給される。ここでは、ソース線SL1，SL3にデータ“１”に対応する高電圧（例えば６．０Ｖ）の第１ソース電圧が供給され、ソース線SL0，SL2にデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される場合を想定する。
【００４２】
この状態で、先ず、選択された何れか１つのコントロールワード線CWL （ここでは例えばCWL0）に負電圧（例えば−９．３Ｖ）の第１制御電圧が供給される。すると、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセル１０は、トンネル電流が流れてフローティングゲート１５から電子が引き抜かれ、イレースされる（図１（ｂ）参照）。すなわち、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセル１０はイレースされない。
【００４３】
次に、前記ソース線SL0〜SL3に供給されている各電圧をそれぞれ維持したまま、前記コントロールワード線CWL0に高電圧（例えば９．３Ｖ）の第２制御電圧が供給される。
【００４４】
すると、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセル１０は、トンネル電流が流れてフローティングゲート１５に電子が注入され、プログラムされる（図１（ｃ）参照）。すなわち、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセル１０はプログラムされない。
【００４５】
従って、このような方法では、書き込みデータ（“１”又は“０”）に応じてあらかじめ各ソース線SL0〜SL3に供給される電圧に基づいて、同一のコントロールワード線CWL0に接続される全てのメモリセル１０に一括で書き込み（イレース／プログラム）が行われる。
【００４６】
以下、本実施形態の不揮発性メモリの構成について詳述する。
図３は、フラッシュメモリ（不揮発性メモリ）の概略構成を示すブロック図であり、図４は、その詳細な構成を示すブロック図である。尚、図４では、１つのコントロールワード線CWL に接続される一部のメモリセル１０について示す。
【００４７】
フラッシュメモリ３０は、前記メモリセルアレイ２０，第１〜第３の電圧発生回路３１〜３３、アドレス制御回路３４、Ｘデコーダ３５、Ｙデコーダ３６、ライトドライバ３７、リファレンス制御回路３８、Ｙパスゲート３９、リードアンプ４０及びリード／ライト制御回路４１を含む。
【００４８】
メモリセルアレイ２０には、前述した複数のメモリセル１０がアレイ状に配置されるとともに、行単位のセル毎にそれぞれ一対の基準セル１０ａ，１０ｂ（図４参照）が配置される。基準セル１０ａ，１０ｂは、メモリセル１０の読み出し時に、その読み出しデータの判定のための基準となる電流を生成するためのセルである。
【００４９】
第１の電圧発生回路３１は負電圧発生回路であって、前記コントロールワード線CWL に供給する第１制御電圧としての負電圧（本実施形態では例えば−９．３Ｖ）を生成してＸデコーダ３５に供給する。
【００５０】
第２の電圧発生回路３２は高電圧発生回路であって、前記コントロールワード線CWL に供給する第２制御電圧としての高電圧（本実施形態では例えば９．５Ｖ）を生成してＸデコーダ３５に供給する。
【００５１】
第３の電圧発生回路３３は高電圧発生回路であって、前記ソース線SLに供給する第１ソース電圧としての高電圧（本実施形態では例えば６．０Ｖ）を生成してライトドライバ３７に供給する。
【００５２】
前記第１〜第３の電圧発生回路３１〜３３は、オシレータ４２によって駆動され、基準電圧発生回路４３から供給される基準電圧に基づいて前記各電圧を発生させる。
【００５３】
アドレス制御回路３４には、アドレスバッファ３４ａとアドレスカウンタ３４ｂとが備えられる。
アドレスバッファ３４ａは、外部から供給される書き込みアドレスWD-ADDR をバイト単位[0:7] で取り込み、Ｘデコーダ３５及びＹデコーダ３６にそれぞれ出力する。
【００５４】
詳述すると、アドレスバッファ３４ａは、書き込み時にコントロールワード線CWL の選択に使用される書き込みアドレスWD-ADDR の上位５ビットをロウアドレスとしてＸデコーダ３５に出力する。Ｘデコーダ３５は、それをデコードして複数のコントロールワード線CWL のうち何れか１つを選択する。
【００５５】
また、アドレスバッファ３４ａは、書き込み時にソース線SLの選択に使用される書き込みアドレスWD-ADDR の下位３ビットをコラムアドレスとしてＹデコーダ３６に出力する。Ｙデコーダ３６は、それをデコードして後述するライトドライバ３７内の対応するソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）にて書き込みデータを取り込み、ソース電圧を設定するためのデコード信号を生成する。
【００５６】
アドレスカウンタ３４ｂは、８ビットの読み出しデータR-MDATA[0:7]に対応するメモリセル１０を１ビット毎に選択するための３ビットの内部アドレスを発生させる。従って、Ｙデコーダ３６は、アドレスカウンタ３４ｂから出力されるアドレスに基づいて、読み出し対象のメモリセル１０を順次選択し、リードアンプ４０で読み出される各１ビットの読み出しデータを図示しない読み出しデータ用ラッチ（８ビット）に順次ラッチさせる。
【００５７】
リファレンス制御回路３８には、基準セル読出回路４６、基準セル書込データ発生回路４７及び基準セル用Ｙデコーダ４８が備えられている。
基準セル読出回路４６は、２つの基準セル１０ａ，１０ｂにそれぞれ書き込まれているデータを、それらに接続されているビット線BLref(0)，BLref(1)を介して読み出し、各データの極性を判定する。
【００５８】
詳述すると、メモリセル１０の書き込み時、基準セル１０ａ，１０ｂには、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。基準セル読出回路４６は、メモリセル１０の書き込みに先立って、各基準セル１０ａ，１０ｂからそれぞれ読み出したデータをラッチして、どちらにデータ“１”が書き込まれているかを判定し、その極性を示す極性信号REF-REV を出力する。
【００５９】
基準セル書込データ発生回路４７は、前記基準セル読出回路４６からの極性信号REF-REV に基づいて、現在書き込まれているデータとはそれぞれ逆の極性で各基準セル１０ａ，１０ｂに書き込みが行われるように、基準セル用書き込みデータWDBref(0)，WDBref(1)を生成する。
【００６０】
従って、基準セル１０ａ，１０ｂには、メモリセル１０の書き込み毎に、現在のデータと逆の極性になるようにデータが書き込まれる。書き込み毎にデータを反転させるのは、基準電流を生成するための各基準セル１０ａ，１０ｂの閾値の分布を所定の範囲内におさめることが望ましいからである。
【００６１】
基準セル用Ｙデコーダ４８は、前記基準セル読出回路４６からの極性信号REF-REV に基づいて、基準セル１０ａ，１０ｂに現在書き込まれているデータ（“１”又は“０”）に応じたデコード信号YD0ref(0)，YD0ref(1)を生成する。
【００６２】
ライトドライバ３７には、列方向のセル（メモリセル１０，基準セル１０ａ，１０ｂ）毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路４４，４５ａ，４５ｂが備えられている。尚、各ソース電圧供給回路４４，４５ａ，４５ｂはそれぞれ同様に構成されている。
【００６３】
詳述すると、ソース電圧供給回路４４は、メモリセル１０に接続されるソース線SLにそれぞれ対応して設けられ、外部からバイト単位[0:7] で供給される書き込みデータW-MDATA を、前記Ｙデコーダ３６によるアドレスのデコード結果に基づいて取り込む。そして、取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧をソース線SLに供給する。
【００６４】
ソース電圧供給回路４５ａ，４５ｂは、基準セル１０ａ，１０ｂに接続されるソース線SLにそれぞれ対応して設けられ、前記基準セル書込データ発生回路４７から供給される基準セル用書き込みデータWDBref(0)，WDBref(1)（互いに逆の極性を持つデータ）を取り込む。そして、それぞれ取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧を各ソース線SLに供給する。
【００６５】
Ｙパスゲート３９には、Ｙ選択ゲート４９と基準セル用Ｙ選択ゲート５０とが備えられている。
Ｙ選択ゲート４９は、読み出し時に、複数のビット線BLのうち何れか１つのビット線BLx を選択し、該ビット線BLx を介してメモリセル１０から読み出される読み出し信号RDB を出力する。
【００６６】
基準セル用Ｙ選択ゲート５０は、前記基準セル用Ｙデコーダ４８からのデコード信号YD0ref(0)，YD0ref(1)に基づいて、各ビット線BLref(0)，BLref(1)をデコードし、データ“０”の基準セルからの読み出し信号RDBref(0) とデータ“１”の基準セルからの読み出し信号RDBref(1) とを出力する。
【００６７】
リードアンプ４０には、読出基準電流発生回路５１とセンスアンプ５２とが備えられている。
読出基準電流発生回路５１は、前記基準セル用Ｙ選択ゲート５０から出力される読み出し信号RDBref(0)，RDBref(1)を入力し、データ“０”の基準セルの読み出し電流（第１基準電流）である第１基準信号SAref0と、データ“１”の基準セルの読み出し電流（第２基準電流）である第２基準信号SAref とを生成する。
【００６８】
センスアンプ５２は、前記第１及び第２基準信号SAref0，SAref に基づいて生成した読み出し基準電流と、前記Ｙ選択ゲート４９から出力される読み出し信号RDB に基づいて生成した読み出し電流とを比較する。そして、その比較結果に基づいてメモリセル１０のデータが“１”か“０”かを判定し、読み出しデータRDATABを出力する。
【００６９】
Ｘデコーダ３５には、ワード線印加電圧選択回路５３とワード線ドライバ５４とが備えられている。
ワード線印加電圧選択回路５３は、コントロールワード線CWL に供給する印加電圧VCWLを選択して出力する。具体的には、イレース時に、前記第１の電圧発生回路３１から供給される負電圧の第１制御電圧を選択し、読み出し時に、前記読出基準電流発生回路５１から供給される読み出し電圧VCWL-RD を選択してワード線ドライバ５４に出力する。
【００７０】
ワード線ドライバ５４は、書き込み時に、前記Ｙデコーダ３６による書き込みアドレスWD-ADDR のデコード結果に基づいて、何れか１つのコントロールワード線CWL を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路３２により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００７１】
また、ワード線ドライバ５４は、読み出し時には、図示しない読み出しアドレスのデコード結果に基づいて、読み出し対象のメモリセル１０に接続されている何れか１つの選択ワード線SWL と、データ判定のための基準セル１０ａ，１０ｂに接続されている何れか１つの基準セル用選択ワード線SWLrefを選択する。
【００７２】
上記のようなメモリセル１０及び基準セル１０ａ，１０ｂに対する書き込み／読み出しは、リード／ライト制御回路４１によって制御される。
詳述すると、書き込み時に、リード／ライト制御回路４１は、ライトモード信号WRITE-MODEに応答して書き込み動作に移行し、データ転送信号WRITE-MDATA に応答して前記書き込みデータW-MDATA の取り込みを開始する。
【００７３】
そして、書き込み対象のメモリセル１０のデータを全て取り込んだ後、ライトスタート信号WRITE-START に応答して同一のコントロールワード線CWL に接続されるメモリセル１０に対して一括で書き込みを開始する。
【００７４】
一方、読み出し時に、リード／ライト制御回路４１は、リードリクエスト信号RD-REQに応答して読み出しを開始する。そして、読み出し対象のメモリセル１０から読み出された読み出しデータR-MDATA がリードアンプ４０からバイト単位[0:7] で出力される。
【００７５】
以下、各回路の詳細を説明する。
図５は、メモリセル１０の回路図である。上述した図１と同様な構成部分については説明を省略する。尚、基準セル１０ａ，１０ｂは、メモリセル１０と同様に構成されている。
【００７６】
メモリセル１０（メモリトランジスタ１１）のソースには、書き込み時／読み出し時にそれぞれ対応するソース電圧ARVSS がソース線SLを介してソース電圧供給回路４４から供給される。
【００７７】
フローティングゲート電位FGは、メモリセル１０に書き込まれているデータに応じて、データ“１”の時は３．０Ｖ付近、データ“０”の時は０．０Ｖ付近に設定される。Ｎウェル電位VNW は書き込み時に例えば６．０Ｖに設定される。Ｐウェル電位VPW はイレース時／プログラム時に応じて、イレース時にはコントロールゲートと同電位、プログラム時には接地電位に設定される。
【００７８】
図６は、メモリセルアレイ２０の一構成例を示す回路図である。
上記したように、メモリセルアレイ２０は、メモリセル１０をアレイ配置して構成される。
【００７９】
本実施形態では、列方向に沿って隣り合う２つのメモリセル１０（図においてCe0a,Ce0b，Ce1a,Ce1b，Ce2a,Ce2b ）間でビット線BL（図においてBL0，BL1，BL2 ）が互いに共有されている。
【００８０】
また、各メモリセル１０は、列単位毎にソース線SL（図においてSL0a〜SL2a，SL0b〜SL2b）が互いに分離されているとともに、行単位毎に同一のコントロールワード線CWL （図においてCWL0〜CWL2）に接続されている。
【００８１】
また、行単位毎の各メモリセル１０において、前記ビット線BLを互いに共有する各２つのセルのうち、それぞれ一方のセル（図においてCe0a，Ce1a，Ce2a側のセル）は、第１選択ワード線としての同一の選択ワード線SWL （図においてSWL0a〜SWL2a）に接続されている。そして、それぞれ他方のセル（図においてCe0b，Ce1b，Ce2b側のセル）は、第２選択ワード線としての同一の選択ワード線SWL （図においてSWL0a〜SWL2a）に接続されている。
【００８２】
尚、図６では省略するが、上記したように、メモリセルアレイ２０には、コントロールワード線CWL （CWL0〜CWL2）毎に一対の基準セル１０ａ，１０ｂが設けられている。
【００８３】
図７は、ソース電圧供給回路４４の一構成例を示す回路図である。尚、基準セル１０ａ，１０ｂに対応して設けられるソース電圧供給回路４５ａ，４５ｂも同様に構成されている。
【００８４】
ソース電圧供給回路４４は、ラッチ回路４４ａを含み、前記書き込みアドレスWD-ADDR をデコードしたＹデコーダ３６からのデコード信号YTi に基づいて外部から供給される書き込みデータW-MDATA を反転したデータWDBjを取り込み、ラッチ回路４４ａにラッチする。
【００８５】
ラッチ回路４４ａの出力信号は、トランジスタＴｐ１（ＰＭＯＳトランジスタ）とトランジスタＴｎ１（ＮＭＯＳトランジスタ）のゲートに入力される。トランジスタＴｐ１のソースは電源VSに接続され、トランジスタＴｎ１のソースは接地電源ARGND に接続される。
【００８６】
トランジスタＴｐ１，Ｔｎ１の間にはトランジスタＴｐ２（ＰＭＯＳトランジスタ）が直列に介在され、該トランジスタＴｐ２のゲートには基準電圧ARVREFが入力される。そして、トランジスタＴｐ２，Ｔｎ１の接続点からソース電圧ARVSS が出力されるようになっている。
【００８７】
電源VSは、ラッチ回路４４ａによるデータWDBjの取り込み時に例えば３．０Ｖに設定され、書き込み時（データWDBjのラッチ後）には前記第３の電圧発生回路３３により生成される高電圧（例えば６．０Ｖ）の第１ソース電圧に設定される。トランジスタＴｐ２は、基準電圧ARVREFに基づいて、書き込み時にメモリセル１０に流れる電流量を制御する。
【００８８】
この構成では、ソース電圧供給回路４４は、ラッチ回路４４ａに取り込まれるデータWDBj（反転信号）に対応したソース電圧ARVSS を供給する。すなわち、取り込んだデータWDBjがデータ“０”の場合には高電圧の第１ソース電圧（図において電源VS）を供給し、逆に、データ“１”の場合には接地電圧の第２ソース電圧（図において接地電源ARGND ）を供給する。
【００８９】
図８は、基準セル読出回路４６の一構成例を示す回路図であり、図９は、その動作波形図である。
基準セル読出回路４６は、ラッチ回路４６ａとデータ出力回路４６ｂ，４６ｃとを含む。
【００９０】
ラッチ回路４６ａの一方のノードａは、トランジスタＴｎ２（ＮＭＯＳトランジスタ）を介してビット線BLref(0)に接続されるとともにデータ出力回路４６ｂと接続されている。また、ラッチ回路４６ａの他方のノードｂは、トランジスタＴｎ３（ＮＭＯＳトランジスタ）を介してビット線BLref(1)に接続されるとともにデータ出力回路４６ｃと接続されている。
【００９１】
各トランジスタＴｎ２，Ｔｎ３は、それぞれ閾値の低いトランジスタで構成され、それらのゲートには基準セル１０ａ，１０ｂの読み出し時にバイアス信号NBIAS が供給される。（以下、同様な閾値が設定されるトランジスタについては、図面において同様に示す）。
【００９２】
ラッチ回路４６ａには電源VC-CAM及び接地電源ARGND が供給され、このラッチ回路４６ａは、読み出し時にラッチ信号LATCH に基づいてノードａ，ｂの電位、すなわち各基準セル１０ａ，１０ｂから読み出される互いに相補な読み出しデータをラッチする。
【００９３】
その読み出し動作について詳述すると、基準セル読出回路４６は、図９に示すように、まずラッチ回路４６ａのラッチ状態をラッチ信号LATCH に従って解除する。次いで、基準セル１０ａ，１０ｂに接続されている選択ワード線SWLref（図４参照）が選択される（アクティブになる）と同時に制御信号RDcam に基づいてデータ出力回路４６ｂ，４６ｃを非活性にする。
【００９４】
次に、トランジスタＴｎ２，Ｔｎ３の互いのドレインを短絡するショート信号SRT に基づいてノードａ，ｂをイコライズ（等電位にする）した後、それを解除することで、各基準セル１０ａ，１０ｂの読み出しデータを増幅する。すなわち、ノードａ，ｂ間には、各ビット線BLref(0)，BLref(1)に流れる基準セル１０ａ，１０ｂの読み出し電流によって次第に電位差が生じることとなる。
【００９５】
その後、ラッチ信号LATCH によってラッチ回路４６ａにラッチした各基準セル１０ａ，１０ｂの読み出しデータを、制御信号RDcam に基づいてそれぞれ判定信号DB-CAM（極性信号REF-REV ），D-CAM としてデータ出力回路４６ｂ，４６ｃから出力する。
【００９６】
この基準セル読出回路４６は、メモリセル１０の書き込みが行われる際には、それに先立って各基準セル１０ａ，１０ｂのデータを読み出す。これは、上記したように、メモリセル１０の書き込み毎に各基準セル１０ａ，１０ｂのデータをそれぞれ反転して書き込むためである。
【００９７】
図１０は、基準セル書込データ発生回路４７の一構成例を示す回路図である。基準セル書込データ発生回路４７は、メモリセル１０の書き込み時に、制御信号W-M に応答して、各基準セル１０ａ，１０ｂに現在書き込まれているデータとそれぞれ逆の極性となるように、前記極性信号REF-REV に基づいて基準セル用書き込みデータWDBref(0)，WDBref(1)を生成する。
【００９８】
また、同発生回路４７は、制御信号W-S に応答してデコード信号YT-REFを生成し、該デコード信号YT-REFをソース電圧供給回路４５ａ，４５ｂに出力する。従って、書き込み時に、各ソース電圧供給回路４５ａ，４５ｂには、基準セル１０ａ，１０ｂに現在書き込まれているデータとそれぞれ逆の極性のデータが取り込まれる。
【００９９】
図１１は、基準セル用Ｙデコーダ４８の一構成例を示す回路図である。
基準セル用Ｙデコーダ４８は、読み出し時にアクティブになる制御信号RDmem に応答して、前記極性信号REF-REV （各基準セル１０ａ，１０ｂの現在のデータ）に基づくデコード信号YD0ref(0)，YD0ref(1)を生成し、基準セル用Ｙ選択ゲート５０に出力する。
【０１００】
尚、同図に破線で示す回路４８ａは、基準セル１０ａ，１０ｂの読み出し電流をテストするテストモード時に対応して設けられ、テストモードと通常モード（通常の読み出し時）との切替は制御信号SEL-REF に基づいて行われる。このテストモード時においては、外部から供給する入力信号YD0(0)，YD0(1)に基づいてデコード信号YD1ref(0)，YD1ref(1)が生成される。
【０１０１】
図１２は、基準セル用Ｙ選択ゲート５０の一構成例を示す回路図である。
基準セル用Ｙ選択ゲート５０は選択回路５０ａ，５０ｂを含み、前記基準セル用Ｙデコーダ４８からのデコード信号YD0ref(0)，YD0ref(1)に基づいて、各ビット線BLref(0)，BLref(1)をデコードし、データ“０”の読み出し信号RDBref(0) とデータ“１”の読み出し信号RDBref(1) とを出力する。
【０１０２】
尚、同図に破線で示す回路５０ｃは、前述したテストモード時に対応して設けられ、該テストモード時に前記基準セル用Ｙデコーダ４８から供給されるデコード信号YD1ref(0)，YD1ref(1)に基づいて、基準セル１０ａ，１０ｂのうち何れか一方の読み出し信号RDBrefを出力するようになっている。
【０１０３】
図１３は、読出基準電流発生回路５１の一構成例を示す回路図である。
読出基準電流発生回路５１は、第１及び第２基準電流生成部５１ａ，５１ｂと読み出し電圧生成部５１ｃとを含む。
【０１０４】
第１基準電流生成部５１ａは、前記基準セル用Ｙ選択ゲート５０から出力されるデータ“０”の基準セルの読み出し信号RDBref(0) に基づいて、第１基準電流Iref0 の値を持つ第１基準信号SAref0を生成する。
【０１０５】
第２基準電流生成部５１ｂは、前記基準セル用Ｙ選択ゲート５０から出力されるデータ“１”の基準セルの読み出し信号RDBref(1) に基づいて、第２基準電流Iref1 の値を持つ第２基準信号SAref を生成する。
【０１０６】
読み出し電圧生成部５１ｃは、上記したように、読み出し時に、コントロールワード線CWL に供給する読み出し電圧VCWL-RD を生成する回路である。この読み出し電圧生成部５１ｃは、プログラム時には読み出し電圧VCWL-RD をフローティング電位に制御する。
【０１０７】
尚、前記第１及び第２基準電流生成部５１ａ，５１ｂ、読み出し電圧生成部５１ｃは、テストモード時には、各種の試験信号T-MRW，T-AC に基づいて非活性状態となる。
【０１０８】
図１４は、Ｙ選択ゲート４９の一構成例を示す回路図である。
Ｙ選択ゲート４９は、本実施形態では８ビットのビット線BLと接続され、図示しない読み出しアドレスをデコードしたデコード信号YD0[7:0]，YD1 に基づいて何れか１つのビット線BLを介してメモリセル１０から読み出される読み出し信号RDB を出力する。
【０１０９】
詳しくは、Ｙ選択ゲート４９は、ビット選択用の８つのトランジスタＴｎ４ａ〜Ｔｎ４ｈとバイト選択用の１つのトランジスタＴｎ５（それぞれＮＭＯＳトランジスタ）とを含む。そして、Ｙ選択ゲート４９は、デコード信号YD0[7:0]，YD1 に基づいて、トランジスタＴｎ４ａ〜Ｔｎ４ｈのうち何れか１つ及びトランジスタＴｎ５を介して読み出し信号RDB を出力する。
【０１１０】
図１５は、センスアンプ５２の一構成例を示す回路図である。
センスアンプ５２は、前記読出基準電流発生回路５１からの第１及び第２基準信号SAref0，SAref に基づいて読み出し基準電流Irefj を生成する読み出し基準電流生成部５２ａと、前記Ｙ選択ゲート４９からの読み出し信号RDB に基づいて読み出し電流Iref を生成する読み出し電流生成部５２ｂとを含む。
【０１１１】
詳述すると、読み出し基準電流生成部５２ａは定電流部６１と第１〜第４定電流部６２〜６５とを含み、定電流部６１に入力される第１基準信号SAref0に基づいて前記第１基準電流Iref0 を発生させる。
【０１１２】
第１〜第４定電流部６２〜６５は、それらを構成するトランジスタのサイズが異なり、第１定電流部６２の駆動能力に対して、第２定電流部６３は２倍、第３定電流部６４は４倍、第４定電流部６５は８倍の駆動能力を有している。
【０１１３】
読み出し基準電流生成部５２ａは、選択信号TRIM-IREF によって第１〜第４定電流部６２〜６５のうち少なくとも何れか１つを駆動し、それに入力される第２基準信号SAref に基づいて、前記第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流を発生させる。従って、読み出し基準電流生成部５２ａは、読み出し基準電流Irefj を「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。
【０１１４】
このように構成されたセンスアンプ５２は、ノードｃに流れ込む読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセル１０のデータが“１”であるか“０”であるかを判定する。すなわち、ノードｃから流れ出すメモリセル１０の読み出し電流Irefに応じて推移するノードｃの電位（Ｈレベル又はＬレベル）を検出することでデータ判定し、その判定結果を示す読み出しデータRDATABを出力する。
【０１１５】
尚、同図に破線で示す回路５２ｃは、テストモード時に対応して設けられ、該テストモード時に前記読み出しデータRDATABを読み出し信号R-ANA-OUT として外部に出力する。
【０１１６】
図１６は、ワード線印加電圧選択回路５３の一構成例を示す回路図であり、図１７は、その動作波形図である。
イレース時において、トランジスタＴｎ６（ＮＭＯＳトランジスタ）のソース及びバックゲート（Ｐウェル）と、トランジスタＴｎ７，Ｔｎ８（ＮＭＯＳトランジスタ）のバックゲート（Ｐウェル）には、前記第１の電圧発生回路３１から負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１１７】
トランジスタＴｎ６，Ｔｎ７のゲートには制御信号NGNDB が供給される。制御信号NGNDB は、複数の制御信号RDmem，ENVPXGD，NEGPL に基づいて生成される。ここで、制御信号RDmem は読み出し時にＨレベルとなる信号、制御信号ENVPXGD はプログラム時にＨレベルとなる信号、制御信号NEGPL はイレース時に前記第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなる信号である。
【０１１８】
従って、イレース時に、制御信号NGNDB はＬレベル（具体的には接地電圧）になり、前記第１制御電圧R-NEGPの供給に基づいてトランジスタＴｎ６，Ｔｎ７はオンされる。
【０１１９】
このとき、トランジスタＴｎ７のドレイン電位、すなわち制御信号NEGPGND は負電圧の第１制御電圧R-NEGPと略等電位になり、その制御信号NEGPGND によってトランジスタＴｎ８はオフされる。よって、イレース時に、ワード線印加電圧選択回路５３は、前記負電圧（−９．３Ｖ）の第１制御電圧R-NEGPを印加電圧VCWLとして出力する。
【０１２０】
この際、上記したように、トランジスタＴｎ６のゲートに入力される制御信号NGNDB は接地電圧となるため、該トランジスタＴｎ６のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１２１】
プログラム時には、Ｈレベルの制御信号ENVPXGD に基づいて前記制御信号NGNDB はＬレベル（接地電圧）となる。このとき、前記第１制御電圧R-NEGPは０Ｖとなり、トランジスタＴｎ６，Ｔｎ７はオフされる。
【０１２２】
また、前記制御信号NEGPGND はＨレベルとなるためトランジスタＴｎ８はオンされるが、このとき読み出し電圧VCWL-RD は前記読出基準電流発生回路５１によってフローティング状態になるように制御されており、印加電圧VCWLは、図１７に示すようにフローティング電位（例えば約２．５Ｖ）となる。
【０１２３】
読み出し時には、制御信号RDmem に基づいて前記制御信号NGNDB は同様に接地電圧となり、プログラム時と同様、トランジスタＴｎ６，Ｔｎ７はオフされ、トランジスタＴｎ８はオンされる。よって、読み出し時に、ワード線印加電圧選択回路５３は、前記読出基準電流発生回路５１から供給される読み出し電圧VCWL-RD を印加電圧VCWLとして出力する。
【０１２４】
尚、同図に破線で示す回路５３ａは、読み出し電流を測定するテストモード時に対応して設けられ、該テストモード時には試験信号T-ACに基づいて転送ゲートＴＧ１がオフされるとともに転送ゲートＴＧ２がオンされる。そして、外部から試験用の入力信号R-ANA-INが供給され、該入力信号R-ANA-INが印加電圧VCWLとして出力されるようになっている。
【０１２５】
図１８は、ワード線ドライバ５４の一構成例を示す回路図であり、図１９は、その動作波形図である。
ワード線ドライバ５４は、書き込み（イレース／プログラム）時に、書き込みアドレスWD-ADDR （図３参照）に基づいて発生されるプリデコード信号XD0〜XD2によって、何れか１つのコントロールワード線CWLiを選択する。また、読み出し時には、図示しない読み出しアドレスに基づいて生成されるデコード信号YD2，YD2ref によって、何れか１つの選択ワード線SWLiと、何れか１つの基準セル用選択ワード線SWLrefi を選択する。
【０１２６】
ワード線ドライバ５４はラッチ回路５４ａを含み、該ラッチ回路５４ａには、制御信号NPS 及び第１制御電圧R-NEGPが供給される。ラッチ回路５４ａは、前記プリデコード信号XD0〜XD2によって生成される制御信号NENBに基づいて制御信号NEN をラッチする。具体的には、前記制御信号NPS の電圧レベルを持つ制御信号NEN を発生させる。
【０１２７】
上記したように、制御信号NEGPL は、イレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなり、該制御信号NEGPL に基づいて制御信号NPS はＬレベル（具体的には接地電圧）となる。従って、ラッチ回路５４ａは、制御信号NPS に基づいて接地電圧となる制御信号NEN を発生させる。因みに、このとき、制御信号NGNDの電圧レベルは第１制御電圧R-NEGPと等電位となっているため、ラッチ回路５４ａのラッチ状態は維持される。
【０１２８】
このようなラッチ回路５４ａにより生成される制御信号NEN は、第１トランジスタとしてのトランジスタＴｎ９（ＮＭＯＳトランジスタ）のゲートに入力される。そのトランジスタＴｎ９のソースには前記印加電圧VCWLが供給され、該トランジスタＴｎ９のバックゲート（Ｐウェル）には前記負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１２９】
従って、イレース時にトランジスタＴｎ９はオンされ、図１９に示すように、前記プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには印加電圧VCWL（具体的には第１制御電圧R-NEGP）が供給される。
【０１３０】
この際、上記したように、トランジスタＴｎ９のゲートに入力されるゲート電圧（制御信号NEN ）は接地電圧となるため、該トランジスタＴｎ９のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１３１】
このようなイレース時には、制御信号NEGPL-ERによりトランジスタＴｎ１０がオンされ、メモリセル１０のＰウェル電位VPWi（図５参照）は印加電圧VCWL（−９．３Ｖ）となる。
【０１３２】
プログラム時には、ワード線ドライバ５４に前記第２の電圧発生回路３２から高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。この第２制御電圧VPX は第２トランジスタとしてのトランジスタＴｐ３（ＰＭＯＳトランジスタ）のソースに供給される。
【０１３３】
そのトランジスタＴｐ３のゲートには制御信号XINBT が供給される。この制御信号XINBT は、プログラム時に前記プリデコード信号XD0〜XD2によってＬレベルとなる。
【０１３４】
従って、プログラム時にトランジスタＴｐ３はオンされ、図１９に示すように、前記プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。
【０１３５】
この際、前記トランジスタＴｎ９もオンするが、上記したように、プログラム時には印加電圧VCWLはフローティング電位（例えば約２．５Ｖ）に制御される（図１７参照）ため、コントロールワード線CWLiに異常電流が流れることはない。
【０１３６】
このようなプログラム時には、制御信号NGNDによりトランジスタＴｎ１１がオンされることによって、メモリセル１０のＰウェル電位VPWi（図５参照）は接地電圧となる。
【０１３７】
次に、上記のように構成されたフラッシュメモリ３０の書き込み動作を図２０に従って詳述する。
図２０（ａ）は、データ“０”が現在書き込まれているメモリセル１０に対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１３８】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はイレースされず、フローティングゲートの電荷量は変化しない。
【０１３９】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“０”が保持される。
【０１４０】
図２０（ｂ）は、データ“０”が現在書き込まれているメモリセル１０に対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１４１】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１４．２Ｖの電圧が印加され、ＦＮトンネル電流が流れる。従って、フローティングゲートの電子が引き抜かれてメモリセル１０はイレースされる。
【０１４２】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、イレースのみ行われ、書き込み前のメモリセルのデータ“０”はデータ“１”に書き換えられる。
【０１４３】
図２０（ｃ）は、データ“１”が現在書き込まれているメモリセル１０に対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１４４】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。
【０１４５】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、ＦＮトンネル電流（ソース−チャネル間）が流れる。従って、フローティングゲートに電子が注入されてメモリセル１０はプログラムされる。よって、この場合には、プログラムのみ行われ、書き込み前のメモリセルのデータ“１”はデータ“０”に書き換えられる。
【０１４６】
図２０（ｄ）は、データ“１”が現在書き込まれているメモリセル１０に対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１４７】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、微量のＦＮトンネル電流が流れる（実際には殆ど流れない）。従って、フローティングゲートの電荷量は実質的に変化しない。
【０１４８】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．６ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“１”が保持される。
【０１４９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルアレイ２０の各メモリセル１０には列単位毎に互いに分離されたソース線SLが設けられている。書き込み時、各ソース線SLには、書き込みするデータに応じて第１及び第２ソース電圧のうち何れか一方が印加され、コントロールワード線CWL には、負電圧の第１制御電圧が印加された後、各ソース線SLの電圧が維持された状態で、高電圧の第２制御電圧が印加される。従って、各メモリセル１０は、それぞれのソース線SLに印加されている電圧に応じてイレース又はプログラムされる。この結果、同一のコントロールワード線CWL に接続されている全てのメモリセル１０に対して一括で書き込み（イレース／プログラム）を行うことができるため、１回の書き込み処理におけるバンド幅を飛躍的に向上させることができる。
【０１５０】
（２）同一のコントロールワード線CWL に接続されている全てのメモリセル１０を一括で同時に書き込みすることができるため、書き込み動作の時間を短縮することができる。
【０１５１】
（３）同一のコントロールワード線CWL に接続されている全てのメモリセル１０を一括で同時に書き込みすることができるため、１ビットあたりの書き込み消費電流を低減させることができる。
【０１５２】
（４）本実施形態では、ソース線SLに印加する電圧をデータ“１”に対応する接地電圧の第１ソース電圧に設定することで、同一のコントロールワード線CWL に接続されている全てのメモリセルを一括でプログラムすることができる。
【０１５３】
（５）本実施形態では、ソース線SLに印加する電圧をデータ“０”に対応する高電圧の第２ソース電圧に設定することで、同一のコントロールワード線CWL に接続されている全てのメモリセルを一括で消去（イレース）することができる。
【０１５４】
（６）ソース線SLにソース電圧ARVSS （第１又は第２ソース電圧）を供給するソース電圧供給回路４４には、書き込みデータをラッチするラッチ回路４４ａが設けられ、該ラッチ回路４４ａには、第２ソース電圧を供給するための高電圧の電源が供給される。この構成では、ソース電圧供給回路４４にレベルシフタを不要とすることができる。
【０１５５】
（７）本実施形態のメモリセル１０は、単層ポリシリコン構造で構成されているため、小容量メモリ用途を対象とする場合には、プロセス工程の削減を図ることができる。
【０１５６】
（８）本実施形態では、メモリセル１０のプログラムは、ソース−チャネル間に流れるＦＮトンネル電流を利用してフローティングゲート１５に電子を注入する。従って、アバランシェブレークダウン現象によるホットエレクトロンを利用する場合に比べて、プログラム時の消費電流を削減することができる。
【０１５７】
尚、上記実施形態は、以下の態様で実施してもよい。
・本実施形態では、書き込み時において、コントロールワード線CWL に、先ず負電圧の第１制御電圧を印加した後、高電圧の第２制御電圧を印加するようにしたが、逆の順序であってもよい。すなわち、高電圧の第２制御電圧を印加してプログラムを実施した後、負電圧の第１制御電圧を印加してイレースを行うようにしてもよい。
【０１５８】
・本実施形態では、単層ポリシリコン構造のメモリセル１０に具体化したが、選択ワード線を備えない２層ポリシリコン構造（スタック型）のメモリセルに具体化してもよい。因みに、スタック型のメモリセルにおいては、コントロールゲートに接続される１本のワード線（選択ワード線）のみで、本実施形態のコントロールワード線CWL と選択ワード線SWL を共用する。
【０１５９】
・本実施形態では、単層ポリシリコン構造のメモリセル１０として、セレクトトランジスタ１２を備えない２素子構造のセルとしてもよい。
・本実施形態では、同一のコントロールワード線CWL に接続される全てのメモリセル１０を書き込み対象として一括で書き込むようにしたが、選択的に書き込みするようにしてもよい。
【０１６０】
上記実施形態の特徴をまとめると以下のようになる。
（付記１）  同一のワード線に複数のメモリセルが接続され、前記ワード線方向のメモリセル毎に互いに分離されたソース線が接続される不揮発性メモリにおいて、
前記各メモリセルに接続されるソース線には、それぞれ対応するメモリセルの書き込みデータを取り込み、該書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給するソース電圧供給回路が接続されることを特徴とする不揮発性メモリ。
（付記２）  前記ワード線には、読み出し時に基準となる電流を生成するための互いに相補なデータが書き込まれる一対の基準セルが接続されることを特徴とする付記１記載の不揮発性メモリ。
（付記３）  前記一対の基準セルには互いに分離されたソース線がそれぞれ接続され、
前記各基準セルに接続されるソース線には、それぞれ対応する基準セルの書き込みデータを取り込み、該書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給するソース電圧供給回路が接続されることを特徴とする付記２記載の不揮発性メモリ。
（付記４）  前記ソース電圧供給回路には、書き込みアドレスに基づいて生成されるデコード信号に応答して前記書き込みデータをラッチするラッチ回路が備えられていることを特徴とする付記１乃至３の何れか一記載の不揮発性メモリ。
（付記５）  前記ラッチ回路は、ラッチした書き込みデータに応じて前記第１ソース電圧及び前記第２ソース電圧の何れか一方を出力することを特徴とする付記４記載の不揮発性メモリ。
（付記６）  前記一対の基準セルからデータを読み出し、その読み出したデータに基づいて前記一対の基準セルの書き込みデータを生成するリファレンス制御回路を備えることを特徴とする付記２乃至５の何れか一記載の不揮発性メモリ。
（付記７）  前記リファレンス制御回路は、
前記複数のメモリセルの書き込み時に、それに先立って前記一対の基準セルからデータを読み出し、その読み出したデータの極性を判定して極性信号を出力する基準セル読出回路と、
前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、次に書き込むべき書き込みデータを生成する基準セル書込データ発生回路と
を備えることを特徴とする付記６記載の不揮発性メモリ。
（付記８）  前記一対の基準セルのデータは、前記複数のメモリセルの書き込み毎に書き換えられることを特徴とする付記４乃至７の何れか一記載の不揮発性メモリ。
（付記９）  前記ワード線には、イレース時に対応する第１制御電圧とプログラム時に対応する第２制御電圧とを選択的に供給するワード線ドライバが接続されることを特徴とする付記１乃至８の何れか一記載の不揮発性メモリ。
（付記１０）  前記ワード線ドライバは、
前記イレース時に前記第１制御電圧を出力する第１トランジスタと、
前記プログラム時に前記第２制御電圧を出力する第２トランジスタと、
前記イレース時に前記第１トランジスタのゲートに該第１トランジスタの耐圧を超えないゲート電圧を供給する信号生成回路と
を備えることを特徴とする付記９記載の不揮発性メモリ。
（付記１１）  前記複数のメモリセルは単層ポリシリコン構造のセルであって、前記ワード線が接続される容量と、前記ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成されることを特徴とする付記１乃至１０の何れか一記載の不揮発性メモリ。
（付記１２）  前記複数のメモリセルは、前記ワード線方向に隣り合う２つのメモリセル間で互いのセレクトトランジスタに接続されるビット線をそれぞれ共有し、前記２つのメモリセルのうち、一方のメモリセルには第１選択ワード線が接続され、他方のメモリセルには第２選択ワード線が接続されることを特徴とする付記１１記載の不揮発性メモリ。
（付記１３）  前記一対の基準セルは単層ポリシリコン構造のセルであって、
前記ワード線が接続される容量と、前記ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成されることを特徴とする付記４乃至１０の何れか一記載の不揮発性メモリ。
（付記１４）  前記一対の基準セルには、互いに分離されたビット線が接続されるとともに、互いに共通な選択ワード線が接続されることを特徴とする付記１３記載の不揮発性メモリ。
（付記１５）  同一のワード線に複数のメモリセルが接続され、前記ワード線方向のメモリセル毎に互いに分離されたソース線が接続される不揮発性メモリの書き込み方法であって、
前記各メモリセルに接続されるソース線に、書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給する第１のステップと、
前記第１のステップの後に、前記ワード線に第１制御電圧を供給する第２のステップと、
前記第１のステップで各ソース線に供給した電圧を維持したまま、前記第２のステップの後に、前記ワード線に第２制御電圧を供給する第３のステップと
を含むことを特徴とする不揮発性メモリの書き込み方法。
（付記１６）  前記第２のステップでは、前記第１ソース電圧が印加されているメモリセルのみイレースされ、前記第３のステップでは、前記第２ソース電圧が印加されているメモリセルのみプログラムされることを特徴とする付記１５記載の不揮発性メモリの書き込み方法。
（付記１７）  同一のワード線に複数のメモリセルが接続され、前記ワード線方向のメモリセル毎に互いに分離されたソース線が接続される不揮発性メモリの書き込み方法であって、
前記各メモリセルに接続されるソース線に、書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給する第１のステップと、
前記第１のステップの後に、前記ワード線に第２制御電圧を供給する第２のステップと、
前記第１のステップで各ソース線に供給した電圧を維持したまま、前記第２のステップの後に、前記ワード線に第１制御電圧を供給する第３のステップと
を含むことを特徴とする不揮発性メモリの書き込み方法。
（付記１８）  前記第２のステップでは、前記第１ソース電圧が印加されているメモリセルのみプログラムされ、前記第３のステップでは、前記第２ソース電圧が印加されているメモリセルのみイレースされることを特徴とする付記１７記載の不揮発性メモリの書き込み方法。
（付記１９）  前記第１のステップでは、書き込みアドレスに基づいて生成されるデコード信号に応答して前記書き込みデータを取り込むことを特徴とする付記１５乃至１８の何れか一記載の不揮発性メモリの書き込み方法。
（付記２０）  前記書き込みデータをバイト単位で取り込むようにしたことを特徴とする付記１９記載の不揮発性メモリの書き込み方法。
（付記２１）  前記ワード線には、読み出し時に基準となる電流を生成するための互いに相補なデータが書き込まれる一対の基準セルが接続され、該一対の基準セルには互いに分離されたソース線がそれぞれ接続され、
前記第１のステップでは、前記各基準セルに接続されるソース線に、書き込みデータに応じて第１ソース電圧及び第２ソース電圧のうち何れか一方を供給し、
その後に、前記第２及び第３のステップを実施して、前記複数のメモリセルの書き込み時と同時に前記一対の基準セルの書き込みを行うことを特徴とする付記１５乃至２０の何れか一記載の不揮発性メモリの書き込み方法。
（付記２２）  前記一対の基準セルの書き込みデータを、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように生成することを特徴とする付記２１記載の不揮発性メモリの書き込み方法。
（付記２３）  前記一対の基準セルの書き込みデータを、前記一対の基準セルから読み出したデータに基づいて生成するようにしたことを特徴とする付記２２又は２２記載の不揮発性メモリの書き込み方法。
（付記２４）  前記第１のステップの前に、前記一対の基準セルのデータを読み出すことを特徴とする付記２３記載の不揮発性メモリの書き込み方法。
（付記２５）  前記複数のメモリセルは単層ポリシリコン構造のセルであって、
前記複数のメモリセルのイレース及びプログラムをトンネル電流を用いて行うことを特徴とする付記１５乃至２４の何れか一記載の不揮発性メモリの書き込み方法。
（付記２６）  前記一対の基準セルは単層ポリシリコン構造のセルであって、
前記一対の基準セルのイレース及びプログラムをトンネル電流を用いて行うことを特徴とする付記２１乃至２４の何れか一記載の不揮発性メモリの書き込み方法。
【０１６１】
【発明の効果】
以上詳述したように、本発明によれば、同一ワード線上に接続される複数のメモリセルを一括して書き込み可能な不揮発性メモリ及びその書き込み方法を提供することができる。
【図面の簡単な説明】
【図１】一実施形態の不揮発性メモリセルの構成を示す説明図であり、（ａ）は回路図、（ｂ）及び（ｃ）は断面構造図を示す。
【図２】メモリセルの書き込み方法を示す原理説明図である。
【図３】不揮発性メモリの概略構成を示すブロック図である。
【図４】不揮発性メモリの詳細な構成を示すブロック図である。
【図５】メモリセルの回路図である。
【図６】メモリセルアレイを示す回路図である。
【図７】ソース電圧供給回路を示す回路図である。
【図８】基準セル読出回路を示す回路図である。
【図９】基準セル読出回路の動作波形図である。
【図１０】基準セル書込データ発生回路を示す回路図である。
【図１１】基準セル用Ｙデコーダを示す回路図である。
【図１２】基準セル用Ｙ選択ゲートを示す回路図である。
【図１３】読出基準電流発生回路を示す回路図である。
【図１４】Ｙ選択ゲートを示す回路図である。
【図１５】センスアンプを示す回路図である。
【図１６】ワード線印加電圧選択回路を示す回路図である。
【図１７】ワード線印加電圧選択回路の動作波形図である。
【図１８】ワード線ドライバを示す回路図である。
【図１９】ワード線ドライバの動作波形図である。
【図２０】書き込み動作を示す波形図であり、（ａ）はデータ“０”→“０”の書き込み、（ｂ）はデータ“０”→“１”の書き込み、（ｃ）はデータ“１”→“０”の書き込み、（ｄ）はデータ“１”→“１”の書き込みを示す。
【符号の説明】
CWL   ワード線としてのコントロールワード線
SL  ソース線
BL  ビット線
SWL   選択ワード線
REF-REV   極性信号
R-NEGP  第１制御電圧
VPX   第２制御電圧
W-MDATA   書き込みデータ
WD-ADDR   書き込みアドレス
YTi ，YT-REF  デコード信号
１０  メモリセル
１０ａ，１０ｂ  基準セル
１１  メモリトランジスタ
１２  セレクトトランジスタ
１３  容量としてのＭＯＳ容量
３０  不揮発性メモリとしてのフラッシュメモリ
３８  リファレンス制御回路
４４，４５ａ，４５ｂ  ソース電圧供給回路
４４ａ  ラッチ回路
４６  基準セル読出回路
４７  基準セル書込データ発生回路
５４  ワード線ドライバ
５４ａ  信号生成回路としてのラッチ回路
Ｔｎ９  第１トランジスタ
Ｔｐ３  第２トランジスタ
【図１】
2004199837.tif 000003
【図２】
2004199837.tif 000004
【図３】
2004199837.tif 000005
【図４】
2004199837.tif 000006
【図５】
2004199837.tif 000007
【図６】
2004199837.tif 000008
【図７】
2004199837.tif 000009
【図８】
2004199837.tif 000010
【図９】
2004199837.tif 000011
【図１０】
2004199837.tif 000012
【図１１】
2004199837.tif 000013
【図１２】
2004199837.tif 000014
【図１３】
2004199837.tif 000015
【図１４】
2004199837.tif 000016
【図１５】
2004199837.tif 000017
【図１６】
2004199837.tif 000018
【図１７】
2004199837.tif 000019
【図１８】
2004199837.tif 000020
【図１９】
2004199837.tif 000021
【図２０】
2004199837.tif 000022