(57)【要約】【課題】従来の単一ポリメモリーセルの面積過大の問題を解決するため、データを保存するフローティングゲートとフローティングドープ領域を設ける電気的消去可能プログラマブルロジックデバイスを提供する。【解決手段】電気的消去可能プログラマブルロジックデバイス２０はＰ型基板２２と、第一Ｎ型ドープ領域２４と、第一ゲート２６と、第二Ｎ型ドープ領域２８と、第二ゲート３０と、第三Ｎ型ドープ領域３２とを含んでなる。ロジックデバイス２０は第二ゲート３０を利用して第二Ｎ型ドープ領域２８の電圧レベルを制御し、第一ゲート２４の電圧レベルを制御してＰ型基板２２にチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して第一ゲート２６の閾値電圧を変え、ロジックデバイス２０に貯蔵されるデータを変える。【選択図】    図３
2004253686.tif 000002
【特許請求の範囲】
【請求項１】
メモリーのメモリーセルとして使われる電気的消去可能プログラマブルロジックデバイスであって、
Ｐ型基板と、
上記Ｐ型基板における第一Ｎ型ドープ領域と、
上記Ｐ型基板の上方において上記第一Ｎ型ドープ領域と隣接し、フローティング状態をもち、上記電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、
上記Ｐ型基板において上記第一ゲートと隣接する第二Ｎ型ドープ領域と、
上記Ｐ型基板において上記第二Ｎ型ドープ領域と電気的に接続する第三Ｎ型ドープ領域と、
上記電気的消去可能プログラマブルロジックユニットのコントロールゲートであって、上記Ｐ型基板の上方において上記第三Ｎ型ドープ領域と隣接する第二ゲートと、
上記Ｐ型基板において上記第二ゲートと隣接する第四Ｎ型ドープ領域とを含んでなることを特徴とする電気的消去可能プログラマブルロジックデバイス。
【請求項２】
上記第一ゲートは、その底部に、上記Ｐ型基板と上記第一ゲートとを隔離するための第一酸化膜を含んでなることを特徴とする請求項１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項３】
上記第二ゲートは、その底部に、上記Ｐ型基板と上記第二ゲートとを隔離するための第二酸化膜を含んでなることを特徴とする請求項１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項４】
上記メモリーが、ＥＥＰＲＯＭであることを特徴とする請求項１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項５】
上記メモリーが、ワンタイムプログラマブルメモリーであることを特徴とする請求項１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項６】
上記メモリーのメモリーセルとして使われる上記複数の電気的消去可能プログラマブルロジックデバイスが、アレイの方式に配列されることを特徴とする請求項１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項７】
上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一列における上記電気的消去可能プログラマブルロジックデバイスの第二ゲートは、互いに電気的に接続してワードラインに接続し、同一列における上記電気的消去可能プログラマブルロジックデバイスの第四Ｎ型ドープ領域は、互いに電気的に接続してソースラインに接続することを特徴とする請求項６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項８】
上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、鏡面対称の方式に配置されることを特徴とする請求項６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項９】
上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第一Ｎ型ドープ領域を共用し、上記共用される二つの第一Ｎ型ドープ領域はビットラインと電気的に接続することを特徴とする請求項８記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１０】
上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第四Ｎ型ドープ領域を共用し、上記共用される二つの第四Ｎ型ドープ領域はソースラインと電気的に接続することを特徴とする請求項８記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１１】
上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一行における上記電気的消去可能プログラマブルロジックデバイスの第一Ｎ型ドープ領域は、互いに電気的に接続してビットラインに接続することを特徴とする請求項６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１２】
上記第一ゲートが高閾値電圧状態において、上記メモリーセルは論理値「０」を保存し、上記第一ゲートが低閾値電圧状態において、上記メモリーセルは論理値「１」を保存することを特徴とする請求項１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１３】
上記メモリーセルに対して読み出し動作を実行する場合、上記第一Ｎ型ドープ領域は接地であり、上記第二ゲートの電圧レベルは上記第四Ｎ型ドープ領域の電圧レベルを予定値で超え、上記第二ゲートの下方におけるＰ型基板にチャンネルを形成させ、第三Ｎ型ドープ領域と第四Ｎ型ドープ領域とを導通させることを特徴とする請求項１２記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１４】
上記メモリーセルに対してプログラム動作を実行する場合、上記第一Ｎ型ドープ領域は高電圧レベルに電気的に接続し、上記第四Ｎ型ドープ領域は接地であり、上記第二ゲートは電圧値に電気的に接続し、上記第一ゲートの下方におけるＰ型基板にチャンネルホットホールを形成させ、上記第一ゲートをプログラムすることを特徴とする請求項１２記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１５】
上記メモリーセルに対して消去動作を実行する場合、上記第一Ｎ型ドープ領域は高電圧レベルに電気的に接続し、上記第四Ｎ型ドープ領域は接地であり、上記第二ゲートは電圧値に電気的に接続し、上記第一ゲートの下方におけるＰ型基板にチャンネルホットエレクトロンを形成させ、上記第一ゲートを消去することを特徴とする請求項１２記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１６】
メモリーのメモリーセルとして使われる電気的消去可能プログラマブルロジックデバイスにおいて、
Ｐ型基板と、
上記Ｐ型基板における第一Ｎ型ドープ領域と、
上記Ｐ型基板の上方において上記第一Ｎ型ドープ領域と隣接し、フローティング状態をもち、上記電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、
上記Ｐ型基板において上記第一ゲートと隣接する第二Ｎ型ドープ領域と、
上記電気的消去可能プログラマブルロジックユニットのコントロールゲートであって、上記Ｐ型基板の上方において上記第二Ｎ型ドープ領域と隣接する第二ゲートと、
上記Ｐ型基板において上記第二ゲートと電気的に接続する第三Ｎ型ドープ領域とを含んでなることを特徴とする電気的消去可能プログラマブルロジックデバイス。
【請求項１７】
上記第一ゲートは、その底部に、上記Ｐ型基板と上記第一ゲートとを隔離するための第一酸化膜を含んでなることを特徴とする請求項１６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１８】
上記第二ゲートは、その底部に、上記Ｐ型基板と上記第二ゲートとを隔離するための第二酸化膜を含んでなることを特徴とする請求項１６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項１９】
上記メモリーが、ＥＥＰＲＯＭであることを特徴とする請求項１６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２０】
上記メモリーが、ワンタイムプログラマブルメモリーであることを特徴とする請求項１６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２１】
上記メモリーのメモリーセルとして使われる上記複数の電気的消去可能プログラマブルロジックデバイスが、アレイの方式に配列されることを特徴とする請求項１６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２２】
上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一列における上記電気的消去可能プログラマブルロジックデバイスの第二ゲートは、互いに電気的に接続してワードラインに接続し、同一列における上記電気的消去可能プログラマブルロジックデバイスの第三Ｎ型ドープ領域は、互いに電気的に接続してソースラインに接続することを特徴とする請求項２１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２３】
上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、鏡面対称の方式に配置されることを特徴とする請求項２１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２４】
上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第一Ｎ型ドープ領域を共用し、上記共用される二つの第一Ｎ型ドープ領域はビットラインと電気的に接続することを特徴とする請求項２３記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２５】
上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第三Ｎ型ドープ領域を共用し、上記共用される二つの第三Ｎ型ドープ領域はソースラインと電気的に接続することを特徴とする請求項２３記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２６】
上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一行における上記電気的消去可能プログラマブルロジックデバイスの第一Ｎ型ドープ領域は、互いに電気的に接続してビットラインに接続することを特徴とする請求項２１記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２７】
上記第一ゲートが高閾値電圧状態において、上記メモリーセルは論理値「０」を保存し、上記第一ゲートが低閾値電圧状態において、上記メモリーセルは論理値「１」を保存することを特徴とする請求項１６記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２８】
上記メモリーセルに対して読み出し動作を実行する場合、上記第一Ｎ型ドープ領域は接地であり、上記第二ゲートの電圧レベルは上記第三Ｎ型ドープ領域の電圧レベルを予定値で超え、上記第二ゲートの下方におけるＰ型基板にチャンネルを形成させ、第二Ｎ型ドープ領域と第三Ｎ型ドープ領域とを導通させることを特徴とする請求項２７記載の電気的消去可能プログラマブルロジックデバイス。
【請求項２９】
上記メモリーセルに対してプログラム動作を実行する場合、上記第一Ｎ型ドープ領域は高電圧レベルに電気的に接続し、上記第三Ｎ型ドープ領域は接地であり、上記第二ゲートは電圧値に電気的に接続し、上記第一ゲートの下方におけるＰ型基板にチャンネルホットホールを形成させ、上記第一ゲートをプログラムすることを特徴とする請求項２７記載の電気的消去可能プログラマブルロジックデバイス。
【請求項３０】
上記メモリーセルに対して消去動作を実行する場合、上記第一Ｎ型ドープ領域は高電圧レベルに電気的に接続し、上記第三Ｎ型ドープ領域は接地であり、上記第二ゲートは電圧値に電気的に接続し、上記第一ゲートの下方におけるＰ型基板にチャンネルホットエレクトロンを形成させ、上記第一ゲートを消去することを特徴とする請求項２７記載の電気的消去可能プログラマブルロジックデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は電気的消去可能プログラマブルロジックデバイスに関し、特に標準ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化膜半導体）製作工程を利用して製作され、余分のフローティングゲート面積が必要でなく小型化された電気的消去可能プログラマブルロジックデバイスに関する。
【０００２】
【従来の技術】
近年において、携帯型電子製品の需要の増加により、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、電気的消去可能ピーロム）の市場は日増しに増大しつつある。ＥＥＰＲＯＭが応用される領域には、デジタルカメラのメモリー、携帯電話、ビデオゲーム機、パーソナルデジタルアシスタント（ＰＤＡ）のメモリー、留守番電話装置、プログラマブル集積回路などの例がある。ＥＥＰＲＯＭは一種の不揮発性メモリーであり、トランジスターまたはメモリーセルの閾値電圧を変えることによりそれに対応したゲートチャンネルの開閉を制御することによって、電源が切れたときにもメモリーに貯蔵されたデータが消去されないようにデータを記憶するものである。
【０００３】
従来のＥＥＰＲＯＭ技術は一般にスタックゲート技術を利用する。そのうち基板に形成されるメモリーセルはドレイン電極と、ソース電極と、スタックゲートとを含み、該スタックゲートは一般にフローティングゲートと、コントロールゲートとを含み、該フローティングゲートと該基板との間、並びに該コントロールゲートと該フローティングゲートとの間は二酸化膜により分離される。かかるスタックゲート技術を利用するＥＥＰＲＯＭの操作原理は、高レベル電圧をコントロールゲートに印加し、ＦＮトンネルまたはホットエレクトロン注入を利用してフローティングゲートに保存される電子の数量を変え、進んでフローティングゲートの閾値電圧を変えることによってデータを記憶する。
【０００４】
しかし前述のスタックゲート技術を利用するＥＥＰＲＯＭのメモリーセルは、その構造が極めて複雑であるため、標準ＣＭＯＳ製作工程により製作されることができず、より複雑な製作工程を利用しなければならなく、製作コストを高める。そのため、従来の技術は他に単一ポリのメモリーセル構造を掲げている（Ｒ．  Ｋａｚｅｒｏｕｎｉａｎ  ａｎｄ  Ｂ．  Ｅｉｔａｎｎ，  “Ａ  ｓｉｎｇｌｅ−ｐｏｌｙ  ＥＰＲＯＭ  ｆｏｒ  ｃｕｓｔｏｍ  ＣＭＯＳ  ｌｏｇｉｃ  ａｐｐｌｉｃａｔｉｏｎｓ”，  ＩＥＥＥ  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐ．  ５９−６２，  １９８６）。図１を参照してください。図１は従来の単一ポリメモリーセル１０を表わす側面断面図である。メモリーセル１０は基板１２に形成され、Ｎ型ウェル１４をフローティングゲート１６のカップリングゲートとし、該カップリングゲートを通して高レベル電圧（例えば９Ｖ〜１２Ｖ）をフローティングゲート１６にカップリングし、進んでフローティングゲート１６の下方における基板１２にチャンネルホットエレクトロンを形成し、該チャンネルホットエレクトロンをフローティングゲート１６に注入することによってフローティングゲート１６の閾値電圧を変え、メモリーセル１０をプログラムする。かかる単一ポリ構造は簡単であるため、標準ＣＭＯＳ製作工程を利用して製作されることができ、前述のスタックゲートを利用するメモリーセルの製作コストを低くすることができる。
【０００５】
しかし前述の従来の単一ポリメモリーセル１０は依然として重大な欠点がある。それはこそ高レベル電圧をフローティングゲート１６にカップリングする大面積のＮ型ウェル１４を利用しなければならなく、Ｎ型ウェル１４の面積は一般にメモリーセル１０におけるその他の部分の面積の十倍ないし数十倍の大きさにあたる。かかる特徴は単一ポリメモリーセル１０に基づくメモリーの体積を縮小させることができず、メモリーの製作に対して看過できない欠点がある。
【０００６】
【発明が解決しようとする課題】
この発明は前述の従来の単一ポリメモリーセルの面積が過大である問題を解決するため、単一ポリ技術を利用し、データを保存するフローティングゲートとフローティングドープ領域を設ける電気的消去可能プログラマブルロジックデバイスを提供することを課題とする。
【０００７】
【課題を解決するための手段】
この発明はメモリーセルとされる電気的消去可能プログラマブルロジックデバイスを提供するものであり、該電気的消去可能プログラマブルロジックデバイスはＰ型基板と、該Ｐ型基板における第一Ｎ型ドープ領域と、該Ｐ型基板の上方において該第一Ｎ型ドープ領域と隣接し、フローティング状態であり該電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、該Ｐ型基板において該第一ゲートと隣接してフローティング状態である第二Ｎ型ドープ領域と、該Ｐ型基板の上方において該第二Ｎ型ドープ領域と隣接する該電気的消去可能プログラマブルロジックデバイスのコントロールゲートにあたる第二ゲートと、該Ｐ型基板において該第二ゲートと隣接する第三Ｎ型ドープ領域とを含んでなる。
【０００８】
この発明による電気的消去可能プログラマブルロジックデバイスは第二ゲートを利用して第二Ｎ型ドープ領域の電圧レベルを制御し、進んで第一ゲートの電圧レベルを制御して該第一ゲートの下方にあるＰ型基板においてチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、続いて該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して該第一ゲートの閾値電圧を変え、該ロジックデバイスに貯蔵されるデータを変える。
【０００９】
【発明の実施の形態】
この発明は標準ＣＭＯＳ製作工程を利用して製造することができ、付加フローティングゲート面積が必要でなく小型化された電気的消去可能プログラマブルロジックデバイスを提供するものである。該電気的消去可能プログラマブルロジックデバイスはＰ型基板と、該Ｐ型ウェルにおける第一Ｎ型ドープ領域と、該Ｐ型基板の上方において該第一Ｎ型ドープ領域と隣接し、フローティング状態であり該電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、該Ｐ型基板において該第一ゲートと隣接してフローティング状態である第二Ｎ型ドープ領域と、該Ｐ型基板の上方において該第二Ｎ型ドープ領域と隣接する該電気的消去可能プログラマブルロジックデバイスのコントロールゲートにあたる第二ゲートと、該Ｐ型基板において該第二ゲートと隣接する第三Ｎ型ドープ領域とを含んでなる。電気的消去可能プログラマブルロジックデバイスは第二ゲートを利用して第二Ｎ型ドープ領域の電圧レベルを制御し、進んで第一ゲートの電圧レベルを制御して該第一ゲートの下方にあるＰ型基板においてチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、続いて該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して該第一ゲートの閾値電圧を変え、該ロジックデバイスに貯蔵されるデータを変える。
【００１０】
かかる電気的消去可能プログラマブルロジックデバイスの特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００１１】
（第１の実施例）
図２はこの発明の第１の実施例による電気的消去可能プログラマブルロジックデバイス５０の正面断面図である。電気的消去可能プログラマブルロジックデバイス５０はＰ型基板５２と、Ｐ型ウェル５２における第一Ｎ型ドープ領域５４と、Ｐ型基板５２の上方において第一Ｎ型ドープ領域５４と隣接し、フローティング状態であり、電気的消去可能プログラマブルロジックデバイス５０のフローティングゲートにあたって電気的消去可能プログラマブルロジックデバイス５０の不揮発性データを保存する第一ゲート５６と、Ｐ型基板５２において第一ゲート５６と隣接する第二Ｎ型ドープ領域５８ａと、Ｐ型基板５２において第二Ｎ型ドープ領域５８ａと電気的に接続する第三Ｎ型ドープ領域５８ｂと、電気的消去可能プログラマブルロジックデバイス５０のコントロールゲートにあたってＰ型基板５２の上方において第三Ｎ型ドープ領域５８ｂと隣接する第二ゲート６０と、Ｐ型基板５２において該第二ゲート６０と隣接する第四Ｎ型ドープ領域６２とを含んでなる。この発明の属する技術の分野における通常の知識を有する者に周知されるように、第一ゲート（即ちフローティングゲート）５６及び第二ゲート（即ちコントロールゲート）６０は一般にそれぞれ第一酸化膜６４と第二酸化膜６６とを含む。図２が示すように、第一酸化膜６４と第二酸化膜６６とはフローティングゲート５６及びコントロールゲート６０の底部にあり、該両ゲートをＰ型基板５２と分離し、該両ゲートがＰ型基板５２との直接接触により導通することを防ぐ。第二Ｎ型ドープ領域５８ａと第三Ｎ型ドープ領域５８ｂとの電気的接続にはさまざまな応用を利用でき、図２においては金属導線６８を利用して接続する。
【００１２】
（第２の実施例）
図３はこの発明の第２の実施例による電気的消去可能プログラマブルロジックデバイス２０の正面断面図である。注意すべき点は、図３における電気的消去可能プログラマブルロジックデバイス２０は、図２における電気的消去可能プログラマブルロジックデバイス５０の第二Ｎ型ドープ領域５８ａと第三Ｎ型ドープ領域５８ｂとを共用して単一のＮ型ドープ領域を形成する。電気的消去可能プログラマブルロジックデバイス２０はＰ型基板２２と、Ｐ型ウェル２２における第一Ｎ型ドープ領域２４と、Ｐ型基板２２の上方において第一Ｎ型ドープ領域２４と隣接し、フローティング状態であり、電気的消去可能プログラマブルロジックデバイス２０のフローティングゲートにあたって電気的消去可能プログラマブルロジックデバイス２０の不揮発性データを保存する第一ゲート２６と、Ｐ型基板２２において第一ゲート２６と隣接する第二Ｎ型ドープ領域２８と、電気的消去可能プログラマブルロジックデバイス２０のコントロールゲートにあたってＰ型基板２２の上方において第二Ｎ型ドープ領域２８と隣接する第二ゲート３０と、Ｐ型基板２２において第二ゲート３０と隣接する第三Ｎ型ドープ領域３２とを含んでなる。この発明の属する技術の分野における通常の知識を有する者に周知されるように、第一ゲート（即ちフローティングゲート）２６及び第二ゲート（即ちコントロールゲート）３０は一般にそれぞれ第一酸化膜３４と第二酸化膜３６とを含む。図３が示すように、第一酸化膜３４と第二酸化膜３６とはフローティングゲート２６及びコントロールゲート３０の底部にあり、該両ゲートをＰ型基板２２と分離し、該両ゲートがＰ型基板２２との直接接触により導通することを防ぐ。
【００１３】
図４はこの発明による電気的消去可能プログラマブルロジックデバイス２０がメモリー４０におけるアレイ方式配列を表わす説明図であり、図５は図４におけるメモリー４０のレイアウトを表わす説明図である。図４におけるメモリー４０はその応用によってＥＥＰＲＯＭまたはＯＴＰメモリー（ワンタイムプログラマブルメモリー）として使われることが可能である。メモリー４０はＥＥＰＲＯＭである場合、読み出し、プログラミング、消去の動作を行うことができ、メモリー４０はＯＴＰメモリーである場合、読み出しとプログラミングの機能しか具えない。図４が示すように、メモリー４０は複数の電気的消去可能プログラマブルロジックデバイス２０（図４において破線に囲まれる部分）を含み、複数の電気的消去可能プログラマブルロジックデバイス２０は複数の列（ｃｏｌｕｍｎ）と複数の行（ｒｏｗ）からなるアレイ方式で配列される。この実施例において、隣り合った列にあるロジックデバイス２０は鏡面対称方式により配列される。例えば、仮にそのうち一列のロジックデバイス２０は第一Ｎ型ドープ領域２４が左側に、第三Ｎ型ドープ領域３２を右側に配列する場合（図３におけるロジックデバイス２０と同じ）、その左側にある一列のロジックデバイス２０及びその右側にある一列のロジックデバイス２０はすべて、同じく第三Ｎ型ドープ領域３２が左側に、第一Ｎ型ドープ領域２４を右側に配列する。
【００１４】
この実施例において、メモリー４０の接続方式は以下の通りである。同一の列におけるロジックデバイス２０の第二ゲート（即ちコントロールゲート）３０はすべて相互に電気的に接続し、ワードラインＷＬに接続する。同一の列におけるロジックデバイス２０の第三Ｎ型ドープ領域３２はすべて相互に電気的に接続し、ソースラインＳＬに接続する。同一の行におけるロジックデバイス２０の第一Ｎ型ドープ領域２４はすべて相互に電気的に接続し、ビットラインＢＬに接続する。図４が示すように、メモリー４０におけるメモリーセルにあたる各ロジックデバイス２０がアレイにおける位置により、ワードラインＷＬをＷＬ０、ＷＬ１、ＷＬ２、…、ＷＬＸに、ソースラインＳＬをＳＬ０、ＳＬ１、ＳＬ２、…、ＳＬＸに、ビットラインＢＬをＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬＹに順番に番号をつけることができる。また、図５が示すように、前述隣り合った列にあるロジックデバイス２０が鏡面対称方式により配列されるため、同一の行にあるロジックデバイス２０はレイアウトにおいてその隣り合った二つの第一Ｎ型ドープ領域２４を共用することができ、また同一の行にあるロジックデバイス２０もレイアウトにおいてその隣り合った二つの第三Ｎ型ドープ領域３２を共用することができ、部分の空間を節約することができる。
【００１５】
説明の便宜を図るため、図４におけるメモリー４０にある一つのロジックデバイス２０を例にして、メモリーセルにあたるロジックデバイス２０の操作原理を説明する。前述の通りに、ロジックデバイス２０における第一ゲート２６はフローティング状態であり、即ち第一ゲート２６に入力される外部信号または外部電源が一切ないことであり、ロジックデバイス２０のフローティングゲートとして用いられる。フローティングゲート２６の機能は従来のスタックゲート技術を利用するメモリーセルにおけるフローティングゲートの機能に非常に類似しており、フローティングゲート２６に保存される電子の数量をフローティングゲート２６の閾値電圧を変えることによりデータを保存する。即ち、フローティングゲート２６が高閾値電圧にある場合と、フローティングゲート２６が低閾値電圧にある場合とにおいて、ロジックデバイス２０に保存される二進法デジタルデータが異なった値であることをそれぞれ代表する（論理値「０」または論理値「１」であることが可能）。いわゆる高閾値電圧とは、フローティングゲート２６がより多量の電子を保存するため、フローティングゲート２６の下方におけるＰ型基板２２において十分な電子を吸引しチャンネルを形成して第一Ｎ型ドープ領域２４と第二Ｎ型ドープ領域２８とを電気的に接続するには、フローティングゲート２６は相対的により高い電圧値を持たなければならないことである。同じく、いわゆる低閾値電圧とは、フローティングゲート２６がより多量のホールを保存するため、フローティングゲート２６の下方におけるＰ型基板２２において十分な電子を吸引しチャンネルを形成して第一Ｎ型ドープ領域２４と第二Ｎ型ドープ領域２８とを電気的に接続するには、フローティングゲート２６は相対的により低い電圧値を持つのみでよい。この実施例の次の説明において、フローティングゲート２６が高閾値電圧状態であることをロジックデバイス２０が論理値「０」を保存することに、フローティングゲート２６が低閾値電圧状態であることをロジックデバイス２０が論理値「１」を保存することに決めるのを例にするが、以上の設計と反対する定義もこの発明の範囲に属する。
【００１６】
図６はこの発明による電気的消去可能プログラマブルロジックデバイス２０のフローティングゲート２６のゲート電流がフローティングゲート２６に対する電圧の分布を表わす説明図である。そのうち横軸はフローティングゲート２６の電圧であり、縦軸はフローティングゲート２６のゲート電流である。注意すべき点は、図６が示すフローティングゲート２６のゲート電流は、該チャンネル電流の絶対値のみ表わして流動方向を表わさず、異なった区間においてＣＨＨと表示するのはチャンネルホットホールにより発生されるゲート電流であり、ＣＨＥと表示するのはチャンネルホットエレクトロンにより発生されるゲート電流であることにある。図示から見られるように、フローティングゲート２６の電圧値が増大する（例えば−３Ｖから７Ｖまで）過程において、まずＣＨＨと表示される区間が現れてチャンネルホットホール現象が顕著になることを示し、続いてＣＨＥと表示される区間が現れてチャンネルホットエレクトロン現象が顕著になることを示す。かかるチャンネルホットホール及びチャンネルホットエレクトロンにより形成されるゲート電流現象とは、フローティングゲート２６とコントロールゲート３０が同時に導通される場合、電子は導通されるフローティングゲート２６とコントロールゲート３０との下方におけるチャンネルを通して第三Ｎ型ドープ領域３２と第一Ｎ型ドープ領域２４との間に流動し、これらの電子の一部分は第一Ｎ型ドープ領域２４とＰ型基板２２とのＰＮ接合部においてエレクトロンホールペアを衝突により形成し、該エレクトロンホールペアはそれぞれの電圧レベル状態によりフローティングゲート２６及びＰ型基板２２に流入し、該ゲート電流を発生することである。
【００１７】
この発明によるロジックデバイス２０のフローティングゲート２６はフローティング状態であるため、それにおいて発生した電圧レベルは第一Ｎ型ドープ領域２４（即ちビットラインＢＬ）と、Ｐ型基板２２と、第二Ｎ型ドープ領域２８との電圧レベルにより一定の比例でカップリングして得るものである。即ち、仮にビットラインＢＬの電圧はＶＢＬに、Ｐ型基板２２の電圧はＶＰＳに、第二Ｎ型ドープ領域２８の電圧はＶＸにすれば、フローティングゲートの電圧レベルＶＦＧは以下のような関係式で表わすことができる。
【００１８】
ＶＦＧ ＝  α１ＶＢＬ ＋  α２ＶＰＳ ＋  α３ＶＸ
そのうちα１と、α２と、α３とはそれぞれ相違する加重値である。また、この発明によるロジックデバイス２０の第二Ｎ型ドープ領域２８もフローティング状態であるため、その電圧レベルはコントロールゲート３０（即ちワードラインＷＬ）の電圧レベルＶＳＧを利用してその下方におけるチャンネルの電気抵抗を制御し、第三Ｎ型ドープ領域３２（即ちソースラインＳＬ）の電圧レベルＶＳＬが第二Ｎ型ドープ領域２８にカップリングされる程度を決定する。この実施例において、この発明によるロジックデバイス２０のプログラミング操作及び消去操作は、前述のＶＢＬ 、ＶＰＳ 、ＶＳＬなどのパラメーターを固定し、ＶＳＧの電圧値のみを変えることによりフローティングゲート２６の電圧レベルＶＦＧを前述ＣＨＨまたはＣＨＥの区間に維持し、即ちフローティングゲート２６の閾値電圧を変える。
【００１９】
メモリー４０がメモリーセルにあたる選ばれたロジックデバイス２０に読み出しの操作をしようとする場合、第一Ｎ型ドープ領域２４（ビットラインＢＬ）を接地させ、コントロールゲート３０（即ちワードラインＷＬ）の電圧レベルを第三Ｎ型ドープ領域３２（即ちソースラインＳＬ）の電圧レベルを予定値（一般にコントロールゲート３０の閾値電圧にあたる）に超えさせ、コントロールゲート３０の下方におけるＰ型基板２２においてチャンネルを形成して第二Ｎ型ドープ領域２８と第三Ｎ型ドープ領域３２を導通する。この実施例において、コントロールゲート３０にワードラインＷＬを通して１．８Ｖが入力され、第三Ｎ型ドープ領域３２にソースラインＳＬを通して１Ｖが入力される。注意すべき点は、その他の選ばれないロジックデバイス２０のコントロールゲート３０及び第三Ｎ型ドープ領域３２に０Ｖが入力されることである。この場合、仮にフローティングゲート２６は高閾値電圧状態であれば、即ちロジックデバイス２０に保存されるデータは論理値「０」であれば、第一Ｎ型ドープ領域２４とフローティングゲート２６との間の電位差と、第一Ｎ型ドープ領域２４と第二Ｎ型ドープ領域２８との間の電位差とはフローティングゲート２６の下方におけるチャンネルを導通することができないため、センス増幅器（図に示されない）はビットラインＢＬから論理値「０」を読み取る。逆に、仮にフローティングゲート２６は高閾値電圧状態であれば、即ちロジックデバイス２０に保存されるデータは論理値「１」であれば、第一Ｎ型ドープ領域２４とフローティングゲート２６との間の電位差と、第一Ｎ型ドープ領域２４と第二Ｎ型ドープ領域２８との間の電位差とはフローティングゲート２６の下方におけるチャンネルを導通することができるため、センス増幅器（図に示されない）はビットラインＢＬから論理値「１」を読み取る。注意すべき点は、前述のセンス増幅器はさまざまな需要と電圧レベルに対応して設計されうる。
【００２０】
メモリー４０がメモリーセルにあたる選ばれたロジックデバイス２０にプログラミングの操作をしようとする場合、第一Ｎ型ドープ領域２４（ビットラインＢＬ）を高電位に電気的に接続し、第三Ｎ型ドープ領域３２（即ちソースラインＳＬ）を接地させ、コントロールゲート３０（即ちワードラインＷＬ）を予定の電圧値に電気的に接続してフローティングゲート２６の下方におけるＰ型基板２２においてチャンネルホットホールを形成する。該予定の電圧値はチャンネルホットホールの形成を確保するために図６におけるＣＨＨ区間内に維持される。この実施例において、第一Ｎ型ドープ領域２４にビットラインＢＬを通して８Ｖが入力され、コントロールゲート３０にワードラインＷＬを通して４Ｖが入力される。注意すべき点は、その他の選ばれないロジックデバイス２０の第一Ｎ型ドープ領域２４及びコントロールゲート３０に０Ｖが入力されることである。この場合、仮にフローティングゲート２６は高閾値電圧状態であれば、即ちロジックデバイス２０に保存されるデータは論理値「０」であれば、フローティングゲート２６はより多量の電子を保存するため、フローティングゲート２６はその下方におけるＰ型基板２２において形成されるチャンネルホットホールを、フローティングゲート２６がより多量のホールを保存するようになるまで引き続き吸引する。フローティングゲート２６はこの過程を通して低閾値状態に変換され、即ちロジックデバイス２０が保存するデータは論理値「１」にプログラミングされる。フローティングゲート２６が低閾値状態であり、即ちロジックデバイス２０が保存するデータが論理値「１」である場合、フローティングゲート２６はもとよりより多量のホールを保存するため、チャンネルホットホールの存在によって変えられず、即ちロジックデバイス２０が保存するデータが論理値「１」として維持される。
【００２１】
メモリー４０がメモリーセルにあたる選ばれたロジックデバイス２０に消去の操作をしようとする場合、第一Ｎ型ドープ領域２４（ビットラインＢＬ）を高電位に電気的に接続し、第三Ｎ型ドープ領域３２（即ちソースラインＳＬ）を接地させ、コントロールゲート３０（即ちワードラインＷＬ）を予定の電圧値に電気的に接続してフローティングゲート２６の下方におけるＰ型基板２２においてチャンネルホットエレクトロンを形成する。該予定の電圧値はチャンネルホットエレクトロンの形成を確保するために図６におけるＣＨＥ区間内に維持される。この実施例において、第一Ｎ型ドープ領域２４にビットラインＢＬを通して８Ｖが入力され、コントロールゲート３０にワードラインＷＬを通して１Ｖが入力される。注意すべき点は、その他の選ばれないロジックデバイス２０の第一Ｎ型ドープ領域２４及びコントロールゲート３０に０Ｖが入力されることである。この場合、仮にフローティングゲート２６は低閾値電圧状態であれば、即ちロジックデバイス２０に保存されるデータは論理値「１」であれば、フローティングゲート２６はより多量のホールを保存するため、フローティングゲート２６はその下方におけるＰ型基板２２において形成されるチャンネルホットエレクトロンを、フローティングゲート２６がより多量の電子を保存するようになるまで引き続き吸引する。フローティングゲート２６はこの過程を通して高閾値状態に変換され、即ちロジックデバイス２０が保存するデータは論理値「０」に消去される。フローティングゲート２６が高閾値状態であり、即ちロジックデバイス２０が保存するデータが論理値「０」である場合、フローティングゲート２６はもとよりより多量の電子を保存するため、チャンネルホットエレクトロンの存在によって変えられず、即ちロジックデバイス２０が保存するデータが論理値「０」として維持される。
【００２２】
【発明の効果】
従来の技術と比べ、この発明による電気的消去可能プログラマブルロジックデバイスは第二ゲートを利用して第二Ｎ型ドープ領域の電圧レベルを制御し、進んで第一ゲートの電圧レベルを制御して該第一ゲートの下方にあるＰ型基板においてチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、続いて該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して該第一ゲートの閾値電圧値を変えることによって、該ロジックデバイスに保存されるデータを変える。ゆえに、この発明による電気的消去可能プログラマブルロジックデバイスは大面積をもってＮ型ウェルの単一ポリメモリーセルをカップリングする従来の技術と異なり、コストを低減して体積を縮小する長所を持つ。
【図面の簡単な説明】
【図１】従来の単一ポリメモリーセルを表わす側面断面図である。
【図２】この発明の第１の実施例による電気的消去可能プログラマブルロジックデバイスの正面断面図である。
【図３】この発明の第２の実施例による電気的消去可能プログラマブルロジックデバイスの正面断面図である。
【図４】この発明による電気的消去可能プログラマブルロジックデバイスのメモリー４０におけるアレイ方式配列を表わす説明図である。
【図５】図４におけるメモリーのレイアウトを表わす説明図である。
【図６】この発明による電気的消去可能プログラマブルロジックデバイスのフローティングゲートのゲート電流のフローティングゲートに対する電圧の分布を表わす説明図である。
【符号の説明】
１０                        メモリーセル
１２、２２、５２            基板
１４                        Ｎ型ウェル
１６、２６、５６            フローティングゲート
２０、５０                  ロジックデバイス
２４、２８、３２、５４、５８ａ、５８ｂ、６２
Ｎ型ドープ領域
３０、６０                  コントロールゲート
３４、３６、６４、６６      酸化膜
４０                        メモリー
６８                        金属導線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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