(57)【要約】【課題】基板を薄板化した後であっても反り等が生じずに基板の取り扱いが容易であるとともに、反りを矯正するために従来用いられていた接着剤を不要とすることで後の工程において生ずる影響を皆無とし、且つ効率よく半導体装置を製造することができる半導体装置の製造方法、及び当該方法により製造された半導体装置を提供する。【解決手段】基板１０の周囲にレジスト３０を塗布してエッチング用マスクのレジスト３２をパターニングし、基板１０の裏面１０ｂであって、裏面１０ｂの外周部以外の部分をエッチングして基板１０の厚みを減ずる。ここで、裏面１０ｂの外周部は少なくとも基板１０の能動面１０ａに形成された電子回路を含む回路形成領域に対応する領域以外の部分である。【選択図】  図１
2004253527.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が形成された能動面を有する基板の裏面であって当該裏面の外周部以外の部分をエッチングして前記基板の厚みを減ずる薄板化工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記裏面の前記外周部は、少なくとも前記能動面に形成された電子回路を含む回路形成領域に対応する領域以外の部分であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記薄板化工程は、少なくとも前記裏面の外周部にエッチング用マスクを形成するマスク形成工程と、
前記裏面をエッチングするエッチング工程と
を含むことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記マスク形成工程は、更に前記能動面上にも前記エッチング用マスクを形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記基板を、前記回路形成領域を含む第１部分と前記外周部を含む第２部分とに切断する切断工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記第１部分を切断して個々の半導体チップに分離する分離工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
電子回路を形成してなる複数の区画領域が形成された能動面を有する基板の厚みを減ずる薄板化工程を含む半導体装置の製造方法において、
前記薄板化工程は、前記基板の裏面であって前記区画領域に対応する領域をエッチングする工程であることを特徴とする半導体装置の製造方法。
【請求項８】
前記薄板化工程は、少なくとも前記裏面の前記区画領域に対応する領域以外の部分にエッチング用マスクを形成するマスク形成工程と、
前記裏面をエッチングするエッチング工程と
を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記マスク形成工程は、更に前記能動面上にも前記エッチング用マスクを形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記基板の前記能動面側には、一部が前記基板内に埋め込まれ、前記電子回路の外部電極となる接続部が形成されており、
前記薄板化工程は、前記基板の裏面に前記接続部の一部が露出するまで前記基板のエッチングを行うことを特徴とする請求項１又は請求項７記載の半導体装置の製造方法。
【請求項１１】
前記薄板化工程は、前記基板の厚みが前記接続部の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、
前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記接続部を露出させる第２エッチング工程と
を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記マスク形成工程は、前記区画領域間におけるエッチング用マスクを前記区画領域間の間隔よりも狭い幅で形成する工程であり、
前記薄板化工程後に、前記区画領域の間を前記区画領域の間隔の幅をもって切断する切断工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
請求項５記載の前記切断工程を複数の前記基板に対して行って得られる複数の前記第１部分の位置合わせを行って、前記第１部分同士を積層する積層工程を含むことを特徴とする半導体製造方法。
【請求項１４】
請求項６記載の前記分離工程を１つの前記第１部分に対して行って得られる複数の前記半導体チップ又は請求項６記載の前記分離工程を複数の前記第１部分に対して行って得られる複数の前記半導体チップの位置合わせを行って、前記半導体チップ同士を積層する積層工程を含むことを特徴とする半導体製造方法。
【請求項１５】
請求項５記載の前記切断工程を一の前記基板に対して行って得られる少なくとも１つの前記第１部分を、請求項１記載の薄板化工程を他の前記基板に対して行ってエッチングされた部分に介挿して積層する積層工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
形状が前記区画領域と同一である半導体チップを前記基板の裏面から前記エッチングされた部分に介挿して積層する積層工程を含むことを特徴とする請求項７から請求項９記載の何れか一項に記載の半導体装置の製造方法。
【請求項１７】
前記半導体チップは、請求項６記載の分離工程により分離された半導体チップであることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
請求項１から請求項６の何れか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。また、これらの電子部品は実装スペースが極めて制限されている。
【０００３】
このため、例えば半導体チップにおいては、そのパッケージング方法が工夫されており、現在ではＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。また、近年においては、Ｗ−ＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）技術を用いた半導体チップの研究・開発も盛んに行われている。Ｗ−ＣＳＰ技術ではウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なって個々の半導体チップに分離しているため、半導体チップの面積と同一の面積を有する半導体チップを製造することができる。
【０００４】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る技術である。尚、Ｗ−ＣＳＰ技術を用いて半導体装置を製造する従来技術については、例えば以下の特許文献１〜４を参照されたい。
【０００５】
【特許文献１】
特開２０００−２８６２８３号公報
【特許文献２】
国際公開第ＷＯ９８／２５２９７号パンフレット
【特許文献３】
国際公開第ＷＯ９８／２５２９８号パンフレット
【特許文献４】
特開２００２−２０８６５５号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述したＣＳＰ技術又はＷ−ＣＳＰ技術を用いて半導体チップを製造する場合には、小型・軽量・薄型のパッケージを創出する為、半導体チップの厚みを７０μｍ程度まで薄くするのが一般的である。Ｗ−ＣＳＰ技術においては、ウェハに対する電子回路の形成が終了した後で裏面研磨（ＢＧ：バックグラインド）により薄板化していたが、ウェハ全体を裏面研磨するとウェハの反りが生ずるため後の工程においてウェハの取り扱いが困難になるという問題がある。
【０００７】
かかる問題点を解消するため、ウェハを研磨する際、ウェハの反りを解消するとともに強度を保つ手段として、従来はウェハをテープに貼り付ける、あるいは、ガラス基板に接着剤等を用いて貼り付けることでウェハを補強していた。しかしながら、例えば、ウェハが支持テープあるいはガラス基板によって固定された状態でドライエッチング等の工程を実行すると、テープあるいはガラスをウェハと貼り付けている接着剤等がプロセスに影響を与えてしまう。プロセスに影響を与えない接着剤を用いれば、このような問題は生じないと考えられるが、その材料については、現在開発段階であり技術確立されていない。
【０００８】
更に、三次元実装技術においては、半導体チップを積層する際に積層する半導体チップ各々の位置合わせを精密に行う必要がある。半導体チップを積層する場合には、半導体チップに突出して形成されている電極端子の位置をそれぞれ検出し、それらの電極端子が一致するように各半導体チップを精密に位置合わせした後で一方の半導体チップを他方の半導体チップに搭載することで積層している。よって、従来は積層時における位置合わせが困難であって且つ時間を要するため、生産性が低いという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、基板を薄板化した後であっても反り等が生じずに基板の取り扱いが容易であるとともに、反りを矯正するために従来用いられていた接着剤を不要とすることで後の工程において生ずる影響を皆無とし、且つ効率よく半導体装置を製造することができる半導体装置の製造方法、及び当該方法により製造された半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点による半導体装置の製造方法は、電子回路が形成された能動面を有する基板の裏面であって当該裏面の外周部以外の部分をエッチングして前記基板の厚みを減ずる薄板化工程を含むことを特徴としている。
この発明によれば、基板裏面の外周部をエッチングせずに厚みを残しているため、外周部以外の部分をエッチングして厚みが減じられても基板の反りが生ずることなく強度を保つことができる。この結果、以後の工程において、基板を破損することなく取り扱うことが可能となり、基板の破損による歩留まり低下が防止でき、効率よく半導体装置を製造することができる。また、基板の反りを矯正するため従来必要であった接着剤が不要になるため、後の工程において汚染等の悪影響が生ずることはない。
また、本発明の第１の観点による半導体装置の製造方法は、前記裏面の前記外周部が、少なくとも前記能動面に形成された電子回路を含む回路形成領域に対応する領域以外の部分であることを特徴としている。
この発明によれば、エッチングせずに厚みを残す外周部が少なくとも回路形成領域に対応する領域以外の部分であるため、回路形成領域に対応する領域は全てエッチングされることになり、効率よく基板の厚みを減ずることができる。また、外周部は少なくとも回路形成領域に対応する領域以外の部分で良いため、後工程で行われる処理又は後工程で必要となる基板の強度に応じて回路形成領域の形状を任意に設定することができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記薄板化工程が、少なくとも前記裏面の外周部にエッチング用マスクを形成するマスク形成工程と、前記裏面をエッチングするエッチング工程とを含むことが好ましい。
また、本発明の第１の観点による半導体装置の製造方法は、前記マスク形成工程が、更に前記能動面上にも前記エッチング用マスクを形成することを特徴としている。
この発明によれば、基板の能動面上にもエッチング用マスクが形成されて能動面が保護されるため、基板の裏面をエッチングする際に能動面がエッチングされる等の基板の能動面に与える悪影響を排除することができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記基板を、前記回路形成領域を含む第１部分と前記外周部を含む第２部分とに切断する切断工程を含むことを特徴としている。
更に、本発明の第１の観点による半導体装置の製造方法は、前記第１部分を切断して個々の半導体チップに分離する分離工程を含むことを特徴としている。
上記課題を解決するために、本発明の第２の観点による半導体装置の製造方法は、電子回路を形成してなる複数の区画領域が形成された能動面を有する基板の厚みを減ずる薄板化工程を含む半導体装置の製造方法において、前記薄板化工程は、前記基板の裏面であって前記区画領域に対応する領域をエッチングする工程であることを特徴としている。
この発明によれば、基板の裏面であって電子回路が形成された複数の区画領域に対応する領域をエッチングすることで基板を薄板化しており、薄板化される領域を最小限にしているため、基板の反りを抑えることができるとともに、基板の強度の低下を最小限に抑えることができる。このため、後工程における基板の取り扱いが容易となり、効率良く半導体装置を製造することができる。また、ドライエッチングにより薄板化を行う場合は、エッチング面積が少なくなることでエッチングレートが上がり、スループットの向上につながる。
また、本発明の第２の観点による半導体装置の製造方法は、前記薄板化工程が、少なくとも前記裏面の前記区画領域に対応する領域以外の部分にエッチング用マスクを形成するマスク形成工程と、前記裏面をエッチングするエッチング工程とを含むことを特徴としている。
また、本発明の第２の観点による半導体装置の製造方法は、前記マスク形成工程が、更に前記能動面上にも前記エッチング用マスクを形成することを特徴としている。
この発明によれば、基板の能動面上にもエッチング用マスクが形成されて能動面が保護されるため、基板の裏面をエッチングする際に能動面がエッチングされる等の基板の能動面に与える悪影響を排除することができる。
上記第１の観点又は第２の観点による半導体装置の製造方法において、前記基板の前記能動面側には、一部が前記基板内に埋め込まれ、前記電子回路の外部電極となる接続部が形成されており、前記薄板化工程は、前記基板の裏面に前記接続部の一部が露出するまで前記基板のエッチングを行うことを特徴としている。
ここで、前記薄板化工程は、前記基板の厚みが前記接続部の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記接続部を露出させる第２エッチング工程とを有することを特徴としている。
この発明によれば、基板の厚みが接続部の埋め込み深さよりも僅かに厚くなるまで高いエッチング率で基板をエッチングしてから、低いエッチング率で基板をエッチングして接続部を露出させているため、エッチングに要する時間を短縮することができるとともに、エッチング後の基板の厚み及び接続部の露出量を精確に制御することができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記マスク形成工程は、前記区画領域間におけるエッチング用マスクを前記区画領域間の間隔よりも狭い幅で形成する工程であり、前記薄板化工程後に、前記区画領域の間を前記区画領域の間隔の幅をもって切断する切断工程を含むことを特徴としている。
この発明によれば、区画領域間におけるエッチング用マスクを区画領域間の間隔よりも狭い幅で形成して基板の薄板化を行い、薄板化工程後に区画領域の間を区画領域の間隔の幅をもって切断しているため、切断時に区画領域間において薄板化が行われなかった部分が残存することはない。
また、本発明の第３の観点による半導体装置の製造方法は、上記の第１の観点による半導体装置の製造方法における前記切断工程を複数の前記基板に対して行って得られる複数の前記第１部分の位置合わせを行って、前記第１部分同士を積層する積層工程を含むことを特徴としている。
この発明によれば、複数の電子回路が形成されている第１部分同士を位置合して積層しているため、半導体チップを積層した三次元実装構造を有する半導体装置を製造する際に必要となる半導体チップ同士の位置合わせに要する時間を大幅に短縮することができ、効率良く三次元実装構造を有する半導体装置を製造することができる。
また、本発明の第４の観点による半導体装置の製造方法は、本発明の第１の観点による半導体装置の製造方法の前記分離工程を１つの前記第１部分に対して行って得られる複数の前記半導体チップ又は前記分離工程を複数の前記第１部分に対して行って得られる複数の前記半導体チップの位置合わせを行って、前記半導体チップ同士を積層する積層工程を含むことを特徴としている。
また、本発明の第５の観点による半導体装置の製造方法は、本発明の第１の観点による半導体装置の製造方法の前記切断工程を一の前記基板に対して行って得られる少なくとも１つの前記第１部分を、本発明の第１の観点による半導体装置の製造方法の薄板化工程を他の前記基板に対して行ってエッチングされた部分に介挿して積層する積層工程を含むことを特徴としている。
この発明によれば、１つの基板に対して上記切断工程を行って得られた第１部分を、他の基板の裏面をエッチングした部分に介挿する際に、エッチング部分をガイドとして介挿しているため、精確な位置合わせを行わなくとも位置合わせされた状態で第１部分がエッチング部分に介挿される。これにより、積層時の位置合わせに要する時間を短縮することができ、効率よく半導体装置を製造することができる。
また、本発明の第６の観点による半導体装置の製造方法は、上記第２の観点による半導体装置の製造方法において、形状が前記区画領域と同一である半導体チップを前記基板の裏面から前記エッチングされた部分に介挿して積層する積層工程を含むことを特徴としている。
この発明によれば、形状が区画領域と同一である半導体チップを基板の裏面をエッチングした部分に介挿する際に、エッチング部分をガイドとして介挿しているため、精確な位置合わせを行わなくとも位置合わせされた状態で半導体チップがエッチング部分に介挿される。これにより、積層時の位置合わせに要する時間を短縮することができ、効率よく半導体装置を製造することができる。
ここで、上記半導体チップは、本発明の第１の観点による半導体装置の製造方法の分離工程により分離された半導体チップであることが好ましい。
本発明の半導体装置は、上記第１の観点から第６の観点の何れかの観点による半導体装置の製造方法を用いて製造される。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による半導体装置の製造方法及び半導体装置について詳細に説明する。
【００１２】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体装置の製造方法を示す工程図である。図１（ａ）は、本実施形態による製造方法が適用される基板の概略を示す断面図である。処理対処の基板１０は、例えばＳｉ（シリコン）基板であり、能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び接続部としての接続端子２６（図２参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
【００１３】
ここで、基板１０の能動面１０ａ側に形成されている接続端子２６の一例について説明する。図２は、基板１０の能動面１０ａ側に形成された接続端子２６の一例を示す断面図である。図２において、基板１０上には、基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
【００１４】
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層、ＴｉＮ（窒化チタン）からなる第２層、ＡｌＣｕ（アルミニウム／銅）からなる第３層、及びＴｉＮからなる第４層（キャップ層）を順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１５】
上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成されている。尚、パッシベーション膜１８の厚みは、例えば１μｍ程度である。パッシベーション膜１８上にはＳｉＯ２（酸化珪素）等の絶縁膜２０が形成されている。図２に示す通り、電極パッド１６並びにその上方のパッシベーション膜１８及び下方の基板１０にはホールが形成されており、このホールの内部には、基板１０、絶縁膜１２、層間絶縁膜１４、及びパッシベーション膜１８がホールに露出しないように絶縁する絶縁膜２２が形成されている。
【００１６】
また、ホール内部には絶縁膜２２を覆うように下地膜２４が形成されている。この下地膜２４は、例えばＴｉＷ又はＴｉＮからなるバリア層と例えばＣｕ（銅）からなるシード層から形成されている。下地膜２４は図中の符号Ｃを付した部位において電極パッド１６と電気的に接続されており、基板１０、絶縁膜１２、層間絶縁膜１４、及びパッシベーション膜１８とは絶縁膜２２により絶縁されている。
【００１７】
更に、ホール内部は銅で埋め込まれており、底部が基板１０内に埋め込まれるとともに、電極パッド１６の上方に突出した形状の接続端子２６が形成されている。この接続端子２６は、本発明にいう接続部に相当するものであり、下地膜２４を介して電極パッド１６と電気的に接続されており、能動面１０ａに形成された電子回路の外部電極となる。接続電極２８の絶縁膜２２より上部の高さは２０μｍ程度であり、基板１０内に埋め込まれた部分の長さ（埋め込み深さ）は７０μｍ程度である。また、接続端子２６の上部には（Ｓｎ（錫）／Ａｇ（銀））からなる電極層２８が形成されている。
【００１８】
次に、図１（ｂ）に示す通り、以上説明した電極層２８が形成された基板１０の能動面１０ａ及び裏面１０ｂを含めて基板１０全体を覆うようにレジスト３０を塗布する。図１（ｂ）は、基板１０にレジスト３０を塗布した状態を示す断面図である。レジスト３０は、例えば、スピンコート法、ディッピング法、スプレーコート法等の方法により塗布する。尚、レジスト３０は、基板１０の裏面１０ｂをエッチングするために用いるものであり、エッチングの選択比が得られるのであれば、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００１９】
ここで、図１（ｂ）に示した例では、基板１０の能動面１０ａ及び裏面１０ｂにレジスト３０を塗布しているが、レジスト３０の塗布は基板１０の裏面１０ｂのみであっても良い。能動面１０ａにレジスト３０を塗布するのは、基板１０の裏面１０ｂをエッチングする際に能動面１０ａがダメージを受けないように保護するためである。このため、基板１０の能動面１０ａと裏面１０ｂとの両方にレジスト３０を塗布することが好ましい。
【００２０】
基板１０の能動面１０ａ及び裏面１０ｂにレジスト３０の塗布が完了すると、基板１０の裏面１０ｂに形成されたレジスト３０のパターニングを行う（マスク形成工程）。図１（ｃ）は、基板１０の裏面１０ｂに塗布したレジスト３０をパターニングした状態を示す断面図である。尚、図１（ｃ）に示すように、基板１０の能動面１０ａに塗布されたレジスト３０は能動面１０ａを保護するものであるため、能動面１０ａに塗布されたレジスト３０のパターニングは行わない。
【００２１】
図３は、基板１０の裏面１０ｂに塗布したレジスト３０をパターニングした状態を示す底面図である。図３において、斜線を付した箇所は基板１０の裏面１０ｂに塗布したレジスト３０のうち、パターニングにより除去されなかった（残存した）レジスト３２を示しており、これは本発明にいうエッチング用マスクに相当する。尚、基板１０の能動面１０ａに塗布されたレジスト３０及び基板１０の側面に形成されたレジスト３０もパターニングにより除去されないため、これらはレジスト３２の一部をなしている。
【００２２】
また、図３において、符号ＳＡを付して示す領域は基板１０の能動面１０ａに形成された区画領域ＳＡ（回路形成領域）を示している。上述したトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び接続部としての接続端子２６（図２参照）等からなる電子回路は区画領域ＳＡ内に形成されている。各区画領域ＳＡの間はストリートライン（スクライブライン）が形成されている。図３に示す通り、レジスト３２は基板１０の裏面１０ｂであって、基板１０の能動面１０ａに形成された区画領域ＳＡを全て含む領域に対応する領域以外の部分に形成されている。よって、区画領域ＳＡを全て含む領域に対応する領域にはレジスト３２の開口部３４が位置することになる。
【００２３】
エッチング用マスクとしてのレジスト３２の形成が終了すると、図１（ｄ）に示す通り、基板１０の裏面をエッチングしてレジスト３２が形成されていない部分（開口部３４）における基板１０の厚みを減ずる（エッチング工程：以上、薄板化工程）。エッチングは、基板１０の厚みが５０μｍ程度となり図２に示す接続端子２６の基板１０の裏面からの突出量が所定量（例えば、２０μｍ程度）になるまで行う。本実施形態では一度のエッチング処理でエッチング処理を完了するのではなく、異なるエッチング処理を２度行っている。これは、エッチングに要する時間を短縮して効率化を図るとともに、基板１０の厚み及び接続端子２６の突出量を精確に制御するためである。
【００２４】
本実施形態では、最初に行うエッチング（第１エッチング工程）において、基板１０を例えば四百数十μｍエッチングして、基板１０の厚みが接続端子２６の埋め込み深さよりも僅かに厚く、接続端子２６が基板１０の裏面から露出していない状態にする。そして、次に行うエッチング（第２エッチング工程）において、接続端子２６を基板１０の裏面から突出させ、基板１０の厚みが５０μｍ程度であり、接続端子２６の基板１０の裏面からの突出量が２０μｍ程度である状態にする。
【００２５】
上記の第１エッチング工程では、エッチング量が多いため、効率化の観点からエッチング率（レート）を高く設定する必要がある。次に行うエッチング（第２エッチング工程）においては、基板１０の厚み及び接続端子２６の突出量を精確に制御するため、第１エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。
【００２６】
基板１０の裏面をエッチングする場合には、第１、第２エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第１、第２エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。例えば、第１エッチング工程においてドライエッチングを行う場合には、基板１０とレジスト３２とのエッチング選択比の関係からエッチングガスとしてＳＦ６（六弗化硫黄）を用いる。
【００２７】
また、第１エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸（ＨＦ（弗化水素）＋ＨＮＯ３（硝酸））を用いる。エッチング液として弗硝酸を用いる場合には、ＨＦとＨＮＯ３との体積比を１：４．５に設定し、液温２５℃に設定すると、約３７．８μｍ／ｍｉｎのエッチング率が得られる。
【００２８】
ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。ディップ方式を用いる場合にはバッチ処理が可能であるが、基板１０の能動面１０ａ側もエッチング液に浸漬するためレジスト３０の能動面１０ａ上への塗布が必須となる。スピンエッチング装置を用いる場合には枚葉処理が可能であり、基板１０の能動面１０ａ側がエッチング液に触れないためレジスト３０の能動面１０ａ上への塗布を省略することができる。
【００２９】
基板１０に対して第１、第２エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、上述のようにバッチ処理、枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
【００３０】
第１エッチング工程が終了した時点において、開口部３４における基板１０の厚みは７０μｍ程度に薄板化されている。一方、レジスト３２で覆われた部分（基板１０の外周部）の基板１０の厚みは５００μｍ程度である。このように、基板１０の外周部をエッチングせずに厚みを残すことにより、開口部３４における基板１０の厚みが減じられても基板１０の強度を保つことができる。この結果、以後に行われる工程において、基板１０を破損することなく取り扱うことが可能となり、基板１０の破損による歩留まり低下を防止することができる。
【００３１】
第１、第２エッチング工程を行って基板１０のエッチングが完了すると、エッチングされて厚みが減じられた部分は接続端子２６が２０μｍ程度突出している状態となるのは前述した通りであるが、絶縁膜２２及び下地膜２４（図２参照）があるため端子電極２６そのものは露出した状態にはなっていない。このため、次工程において、基板１０の裏面から突出した状態にある絶縁膜２２及び下地膜２４を順にエッチングする工程が行われる。絶縁膜２２は酸化膜ドライエッチングでエッチングし、下地膜２４はメタルドライエッチング又はウェットエッチングによりエッチングする。以上の工程が完了すると、基板１０に形成されているレジストを剥離する。
【００３２】
図４は、基板１０、絶縁膜２２、及び下地膜２４をエッチングした後の接続電極２６付近の状態を示す断面図である。図４に示すように、接続端子２６が薄板化された基板１０の裏面から突出した状態になる。接続端子２６の基板１０の能動面１０側に突出している部分及び基板１０の底面から突出している部分の高さは２０μｍ程度であり、基板１０の厚みは５０μｍ程度である。
【００３３】
以上の工程が終了すると、図１（ｅ）に示す通り、区画領域ＳＡの間に位置しているストリートラインに沿って基板１０を切断（ダイシング）し、個々の半導体チップに分離する（分離工程）。基板１０を切断する場合には、以上の工程を経た基板１０（断面が凹字形状である基板）をそのまま切断するようにしても良い。しかしながら、かかる切断が困難な場合には、まず基板１０をエッチングされた部分（薄板部：第１部分）とエッチングされなかった部分（厚板部：第２部分）とに切断し（切断工程）、次にエッチングされた部分（薄板部）を真空吸着等により保持した状態で切断して個々の半導体チップに分離するようにしても良い。このようにして半導体装置としての半導体チップが製造される。
【００３４】
三次元実装技術を用いて三次元実装構造とする場合には、製造された半導体チップ各々の接続端子２６の位置を検出し、各々の接続端子２６の位置が一致するように半導体チップの位置決めを行って半導体チップを積層する（積層工程）。この工程を繰り返すことで、半導体チップが２層以上に積層された三次元実装構造が得られる。このとき、同一の電子回路が形成された半導体チップ同士を積層しても良く、異なる電子回路が形成された半導体チップを積層しても良い。尚、半導体チップを積層する場合には、各々の半導体チップの接続端子２６の形成位置が同一であり、積層したときに接続端子２６同士が電気的に接続される必要がある。
【００３５】
図５は、三次元実装構造を有する半導体装置の概略構成例を示す断面図である。図５において、４０は回路基板であり、４２〜４８は半導体チップである。半導体チップ４２〜４８は順に積層されており、各々は電極５０によって電気的に接続されている。この電極５０は半導体チップ４２〜４８各々に形成された接続端子２６が電気的に接続されたものである。積層された半導体チップ４２〜４８は回路基板４０上に搭載される。
【００３６】
回路基板４０はガラスエポキシ基板等の有機系基板であり、例えば銅等からなる配線パターンが所望の回路となるように形成されている。積層された半導体チップ４２〜４８は回路基板４０に対して位置決めして搭載されており、回路基板４０に形成された配線パターンと電極５０とが電気的に接続されている。また、回路基板４０上に搭載された半導体チップ４２〜４８は封止樹脂５２により封止されている。回路基板４０の裏面には、回路基板４０に形成された配線パターンと電気的に接続された電極パッド５４が形成されている。この電極パッド５４にハンダボール５６が形成されている。かかる構成を有する半導体チップは、小型・堅牢・軽量化・多機能化を図ることができる。
【００３７】
以上、本発明の第１実施形態による半導体装置の製造方法について説明した。上記第１実施形態においては、基板１０の能動面１０ａ及び裏面１０ｂにレジスト３０を塗布してエッチング用マスクを形成する場合を例に挙げて説明したが、レジスト３０の塗布に代えて酸化膜を成膜するようにしても良い。酸化膜を成膜する際には、基板１０の能動面１０ａに形成されている電子回路にダメージを与えないように、スパッタ法、スピン・オン・グラス（塗布形成）法、低温ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、又は減圧ＣＶＤ法等を用いて低温で成膜することが好ましい。また、酸化膜に代えてＴＥＯＳ（正珪酸四エチル：Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４）を形成する場合には、ＴＥＯＳ−ＣＶＤにより形成することが好ましい。
【００３８】
エッチング用マスクとして成膜した酸化膜を用いてウェットエッチングする場合には、基板１０をエッチングするためのエッチング液としてＫＯＨ（水酸化カリウム）又はＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いることができる。これらのエッチング液は、（１００）面が他の面よりも選択的にエッチングされる。このため、基板１０の面方位が（１００）である場合には、レジスト３２の下部へのサイドエッチングが入りにくい。尚、レジストは、これらのエッチング液に対して耐性を有しないため、これらのエッチング液を基板１０のエッチングに用いる場合には、エッチング用マスクとして酸化膜等を形成する必要がある。
【００３９】
また、上記の実施形態では、三次元実装構造を有する半導体装置を製造する時に、個々の半導体チップを積層するようにしていた。しかしながら、上述した切断工程により切断された薄板部を複数用意し、これらの位置決めを行って積層し（積層工程）、その後に積層された薄板部をストリートラインに沿って一括して切断することによって積層された半導体チップを得るようにしても良い。この工程を実行する場合には、一度に複数の薄板部を切断するため、各々の薄板部に形成されている区画領域ＳＡの大きさが同程度である必要がある。かかる工程を行うことで、積層に要する時間を短縮することができる。
【００４０】
〔第２実施形態〕
図６は、本発明の第２実施形態による半導体装置の製造方法を示す工程図である。図６（ａ）〜図６（ｄ）に示した工程は、図１（ａ）〜（ｄ）に示した工程と同一である。つまり、本実施形態においても工程が開始されると、基板１０の能動面１０ａ及び裏面３０ｂにレジスト３０を塗布し、レジスト３０をパターニングして基板１０の裏面１０ｂに開口部３４を有するエッチング用マスクとしてのレジスト３２を形成し、基板１０の裏面１０ｂをその外周部を除いてエッチングして、基板１０を５０μｍ程度まで薄板化するとともに、接続端子２６を２０μ程度基板１０の裏面側に露出させる。
【００４１】
以上の工程が終了すると、図６（ｅ）に示すように、基板１０に形成されているレジスト３２を除去する。次に、基板１０の裏面１０ｂをエッチングすることにより形成された凹部５８に薄板部６０を介挿して薄板部を積層する（積層工程）。薄板部６０の積層が完了すると、同様に薄板部６２を凹部５８に介挿して積層する（積層工程）。薄板部６０，６２は、図６（ａ）〜図６（ｅ）に示す工程を行って得られた他の基板をエッチングされた部分（薄板部：第１部分）とエッチングされなかった部分（厚板部：第２部分）とに切断して得られた薄板部である。
【００４２】
この薄板部６０，６２の外形形状は、図６（ｅ）又は図６（ｆ）に示す基板１０のエッチング部分の平面形状と同一形状である。このため、凹部５８の側壁が薄板部６０，６２を凹部５８に介挿する際にガイドの役割を果たし、基板１０と薄板部６０，６２とを積層する際の位置決めが容易になり、積層に要する時間を短縮することができる。薄板部６０，６２の積層が完了すると、基板１０及び積層した薄板部６０，６２をストリートラインに沿って一括して切断し、積層された半導体チップを製造する。
【００４３】
本実施形態においても積層された複数の薄板部を一括して切断しているため、各々の薄板部に形成されている区画領域ＳＡの大きさが同程度である必要がある。また、基板１０の薄板部における区画領域ＳＡの形成位置と、基板１０の凹部５８に介挿する薄板部内における区画領域ＳＡの形成位置とがほぼ同一となるように、他の基板（基板１０の凹部５８に介挿する薄板部を得る基板）を精密に切断する必要がある。
【００４４】
以上説明した本発明の第１実施形態及び第２実施形態による半導体装置の製造方法においては、基板１０に形成するレジスト３２の開口部３４の形状を区画領域ＳＡの配列に合わせた形状とした場合を例に挙げた。しかしながら、レジスト３２の開口部３４の形状は必ずしも区画領域ＳＡの配列に合わせた形成にする必要はなく、開口部３４から区画領域ＳＡを透視することが可能であると仮定したならば、開口部３４から全ての区画領域ＳＡが透視することができる形状であればよい。
【００４５】
図７は、基板１０の裏面１０ｂに塗布したレジスト３０を他の形状にパターニングした状態を示す底面図である。図７に示す例においては基板１０に塗布されたレジスト３０をパターニングして円形形状の開口部３４を有するレジスト３０を形成した場合を例に挙げている。図７に示すように、開口部３４の形状を円形形状としても、開口部３４から基板１０に形成された区画領域ＳＡの全てが透視することができる。このように、レジスト３２が基板１０の底面１０ｂの外周部に形成されており、区画領域ＳＡの全てが透視できるのであれば、開口部３４の形状は任意で良い。実際には、開口部３４はエッチングされて形成される薄板部の反りが生じず、後の工程で割れ等が生じない強度を有するように形状が設定される。
【００４６】
〔第３実施形態〕
図８は、本発明の第３実施形態による半導体装置の製造方法を示す工程図である。本実施形態においては、まず、第１実施形態及び第２実施形態と同様に、図８（ａ）に示す基板１０の能動面１０ａ及び裏面１０ｂを含めて基板１０全体を覆うようにレジスト３０を塗布する（図８（ｂ）参照）。レジスト３０の塗布は、例えば、スピンコート法、ディッピング法、スプレーコート法等の方法により行う。また、図８（ｂ）では、基板１０の能動面１０ａ及び裏面１０ｂにレジスト３０を塗布しているが、レジスト３０の塗布は基板１０の裏面１０ｂのみであっても良い。
【００４７】
基板１０の能動面１０ａ及び裏面１０ｂにレジスト３０の塗布が完了すると、基板１０の裏面１０ｂに形成されたレジスト３０のパターニングを行う（マスク形成工程）。図８（ｃ）は、基板１０の裏面１０ｂに塗布したレジスト３０をパターニングした状態を示す断面図である。尚、図８（ｃ）に示すように、基板１０の能動面１０ａに塗布されたレジスト３０は能動面１０ａを保護するものであるため、能動面１０ａに塗布されたレジスト３０のパターニングは行わない。
【００４８】
図９は、基板１０の裏面１０ｂに塗布したレジスト３０をパターニングした状態を示す底面図である。図９において、斜線を付した箇所は基板１０の裏面１０ｂに塗布したレジスト３０のうち、パターニングにより除去されなかった（残存した）レジスト３２を示している。このレジスト３２は、本発明にいうエッチング用マスクに相当する。尚、基板１０の能動面１０ａに塗布されたレジスト３０及び基板１０の側面に形成されたレジスト３０もパターニングにより除去されないため、これらはレジスト３２の一部をなしている。
【００４９】
図９に示す通り、本実施形態においては、基板１０の能動面１０ａに形成された区画領域ＳＡに対応する部分のみに開口部３４が形成されている。つまり、図３に示した例では、区画領域ＳＡのみならずストリートライン（スクライブライン）を含む領域に対応する領域に塗布されたレジスト３０を除去して１つの開口部３４を形成していたが、本実施形態ではストリートライン（スクライブライン）に対応する箇所のレジスト３０は除去せずに、区画領域ＳＡに対応する部分に塗布されたレジスト３０のみを除去することで、大きさが区画領域ＳＡの大きさとほぼ同一であって数が区画領域ＳＡの数と同数の開口部３４を形成している。
【００５０】
エッチング用マスクとしてのレジスト３２の形成が終了すると、図８（ｄ）に示す通り、基板１０の裏面をエッチングしてレジスト３２が形成されていない部分（開口部３４）における基板１０の厚みを減ずる（エッチング工程：薄板化工程）。基板１０の裏面をエッチングすることで、レジスト３２の開口部３４には凹部５８が形成される。第１実施形態と同様に、本実施形態においても基板１０の厚みが５０μｍ程度となり図２に示す接続端子２６の基板１０の裏面からの突出量が所定量（例えば、２０μｍ程度）になるまでエッチングを行う。
【００５１】
更に、本実施形態においても、エッチングに要する時間を短縮して効率化を図るとともに、基板１０の厚み及び接続端子２６の突出量を精確に制御するため、一度のエッチング処理でエッチング処理を完了するのではなく、第１実施形態で説明した第１エッチング工程及び第２エッチング工程と同様の２度のエッチング工程によりエッチングを行うことが好ましい。また、第１、第２エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第１、第２エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。基板１０の裏面をウェットエッチングによりエッチングする場合には、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。
【００５２】
上記エッチング工程が終了すると、区画領域ＳＡが形成されている部分の厚みのみが７０μｍ程度となり、他の部分（ストリートライン、及び基板１０の外周部）の厚みは５００μｍ程度である。このように、本実施形態においては、区画領域ＳＡが形成されている部分のみが薄板化され、基板１０の外周部及びストリートラインの厚みは減じられないため、第１実施形態の場合よりも基板１０の強度を高く保つことができる。この結果、以後に行われる工程において、基板１０を破損することなく取り扱うことが可能となり、基板１０の破損による歩留まり低下を防止することができる。
【００５３】
以上の工程が終了すると、図４に示す通り、接続端子２６が薄板化された基板１０の裏面から突出した状態になる。接続端子２６の基板１０の能動面１０側に突出している部分及び基板１０の底面から突出している部分の高さは２０μｍ程度であり、基板１０の厚みは５０μｍ程度である。次に、基板１０の裏面に突出した状態になった接続端子２６を覆っている絶縁膜２２及び下地膜２４（図２参照）を順にエッチングする工程が行われる。絶縁膜２２は酸化膜ドライエッチングで、下地膜２４はメタルドライエッチング又はウェットエッチングによりエッチングする。以上の工程が完了すると、図８（ｅ）に示す通り基板１０に形成されているレジストを剥離する。
【００５４】
次に、図８（ｆ）に示す通り、基板１０の裏面１０ｂをエッチングして形成された凹部５８に半導体チップ６４，６６を順に介挿して積層する（積層工程）。この半導体チップ６４，６６は、例えば、図１に示す第１実施形態の製造方法により別途製造されたものである。
【００５５】
ここで、凹部５８に介挿する半導体チップ６４，６６の外形形状は、図８（ｅ）に示す基板１０に形成された凹部５８の平面形状と同一形状である。このため、半導体チップ６４，６６を凹部５８に介挿する際に凹部５８の側壁がガイドの役割を果たし、基板１０に形成されている区画領域ＳＡと半導体チップ６４，６６とを積層する際の位置決めが容易になり、積層に要する時間を短縮することができる。
【００５６】
尚、半導体チップ６４，６６は、基板１０の区画領域ＳＡに形成された電子回路と同一の電子回路が形成された半導体チップであってもよく、異なる電子回路が形成された半導体チップであっても良い。但し、基板１０の区画領域ＳＡに形成された電子回路及び半導体チップ６４，６６は、互いに積層したときに接続端子２６の形成位置が同一であり、接続端子２６同士が電気的に接続される必要がある。
【００５７】
半導体チップ６４，６６の積層が完了すると、図８（ｇ）に示す通り、基板１０をストリートラインに沿って一括して切断することで、積層された半導体チップを製造する。このとき、切断幅（ダイシング幅）がストリートラインの幅よりも小さいと、基板１０の一部（ストリートラインの部分）が積層された半導体チップ６４，６６の側面を取り囲む状態となる。
【００５８】
このため、基板１０を切断するときには、切断幅をストリートラインの幅と同程度又は区画領域ＳＡに形成された電子回路を破壊しない程度に僅かに広い幅に設定することが好ましい。尚、基板１０の切断幅をストリートラインの幅よりも僅かに広い幅に設定する場合には、予め区画領域ＳＡの周辺部に電子回路が形成されていない部分を設けておくことが好ましい。以上の工程を経て得られた半導体装置は、例えば図５に示す半導体チップ４２〜４８として回路基板４０上に搭載されて回路基板４０に形成された電気回路に電気的に接続されるとともに、封止樹脂５２により封止され、小型・堅牢・軽量化・多機能化された半導体装置となる。
【００５９】
以上説明した第３実施形態においては、基板１０の裏面１０ｂにレジスト３２を形成する際に、ストリートライン（スクライブライン）に対応する箇所のレジスト３０は除去せずに、区画領域ＳＡに対応する部分に塗布されたレジスト３０のみを除去することで、大きさが区画領域ＳＡの大きさとほぼ同一であって数が区画領域ＳＡの数と同数の開口部３４を形成していた。しかしながら、基板１０を切断する時の事情（ストリートラインが残存すること）を考慮すると、開口部３４の大きさを区画領域ＳＡの大きさよりも大きく設定することが好ましい。
【００６０】
図１０は、開口部３４の大きさを区画領域ＳＡの大きさよりも大きく設定して半導体装置を製造する工程の概略を示す工程図である。まず、基板１０の裏面にレジスト３０を塗布する。次に、レジスト３２の幅がストリートラインＳＴの幅よりも小さくなるようにレジスト３０をパターニングする。これにより、図１０（ａ）に示す通り、レジスト３２の開口部３４の一部がストリートラインＳＴが形成された領域内に配置されることになる。この状態で、図１０（ｂ）に示す通り、レジスト３２をマスクとして基板１０の裏面１０ｂをエッチングする。その後、基板１０を切断するときには、ストリートラインＳＴの幅と同じ幅をもって切断する。かかる工程を行うことで、図１０（ｃ）に示す通り、ストリートラインの部分が切断後に残存することはない。
【００６１】
尚、図８（ｆ）に示すように、エッチング後に基板１０の裏面に形成される凹部に半導体チップを積層した後で切断する場合には、図１０（ａ）中の開口部３４の大きさに合わせて、予め積層する半導体チップの大きさをショット領域ＳＡの大きさよりも大きく設定しておく必要がある。
【００６２】
以上、本発明の第３実施形態による半導体装置の製造方法について説明した。上記第３実施形態においても、第１実施形態及び第２実施形態と同様に、エッチング用マスクとしてレジスト３２を用いる場合を例に挙げたが、レジスト３２に代えて酸化膜を成膜・パターニングしてエッチング用マスクとしても良い。更に、酸化膜に代えて、ＴＥＯＳを用いても良い。
【００６３】
以上説明した実施形態により製造された半導体装置は、主にノート型パーソナルコンピュータ、ＰＤＡ等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器に設けられる。また、これらの機器以外に、例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、基板裏面の外周部をエッチングせずに厚みを残しているため、外周部以外の部分をエッチングして厚みが減じられても基板の反りが生ずることなく強度を保つことができるという効果がある。この結果、以後の工程において、基板を破損することなく取り扱うことが可能となり、基板の破損による歩留まり低下が防止でき、効率よく半導体装置を製造することができるという効果がある。また、基板の反りを矯正するため従来必要であった接着剤が不要になるため、後の工程において汚染等の悪影響が生ずることはないという効果がある。
また、本発明によれば、エッチングせずに厚みを残す外周部が少なくとも回路形成領域に対応する領域以外の部分であるため、回路形成領域に対応する領域は全てエッチングされることになり、効率よく基板の厚みを減ずることができるという効果がある。また、外周部は少なくとも回路形成領域に対応する領域以外の部分で良いため、後工程で行われる処理又は後工程で必要となる基板の強度に応じて回路形成領域の形状を任意に設定することができるという効果がある。
また、本発明によれば、基板の能動面上にもエッチング用マスクが形成されて能動面が保護されるため、基板の裏面をエッチングする際に能動面がエッチングされる等の基板の能動面に与える悪影響を排除することができるという効果がある。
また、本発明によれば、基板の裏面であって電子回路が形成された複数の区画領域に対応する領域をエッチングすることで基板を薄板化しており、薄板化される領域を最小限にしているため、基板の反りを抑えることができるとともに、基板の強度の低下を最小限に抑えることができる。このため、後工程における基板の取り扱いが容易となり、効率良く半導体装置を製造することができるという効果がある。また、ドライエッチングにより薄板化を行う場合は、エッチング面積が少なくなることでエッチングレートが上がり、スループットの向上につながるという効果がある。
また、本発明によれば、基板の厚みが接続部の埋め込み深さよりも僅かに厚くなるまで高いエッチング率で基板をエッチングしてから、低いエッチング率で基板をエッチングして接続部を露出させているため、エッチングに要する時間を短縮することができるとともに、エッチング後の基板の厚み及び接続部の露出量を精確に制御することができるという効果がある。
また、本発明によれば、区画領域間におけるエッチング用マスクを区画領域間の間隔よりも狭い幅で形成して基板の薄板化を行い、薄板化工程後に区画領域の間を区画領域の間隔の幅をもって切断しているため、切断時に区画領域間において薄板化が行われなかった部分が残存することはないという効果がある。
また、本発明によれば、複数の電子回路が形成されている第１部分同士を位置合して積層しているため、半導体チップを積層した三次元実装構造を有する半導体装置を製造する際に必要となる半導体チップ同士の位置合わせに要する時間を大幅に短縮することができ、効率良く三次元実装構造を有する半導体装置を製造することができるという効果がある。
また、本発明によれば、１つの基板に対して上記切断工程を行って得られた第１部分を、他の基板の裏面をエッチングした部分に介挿する際に、エッチング部分をガイドとして介挿しているため、精確な位置合わせを行わなくとも位置合わせされた状態で第１部分がエッチング部分に介挿される。これにより、積層時の位置合わせに要する時間を短縮することができ、効率よく半導体装置を製造することができるという効果がある。
また、本発明によれば、形状が区画領域と同一である半導体チップを基板の裏面をエッチングした部分に介挿する際に、エッチング部分をガイドとして介挿しているため、精確な位置合わせを行わなくとも位置合わせされた状態で半導体チップがエッチング部分に介挿される。これにより、積層時の位置合わせに要する時間を短縮することができ、効率よく半導体装置を製造することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図２】基板１０の能動面１０ａ側に形成された接続端子２６の一例を示す断面図である。
【図３】基板１０の裏面１０ｂに塗布したレジスト３０をパターニングした状態を示す底面図である。
【図４】基板１０、絶縁膜２２、及び下地膜２４をエッチングした後の接続端子２６付近の状態を示す断面図である。
【図５】三次元実装構造を有する半導体装置の概略構成例を示す断面図である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図７】基板１０の裏面１０ｂに塗布したレジスト３０を他の形状にパターニングした状態を示す底面図である。
【図８】本発明の第３実施形態による半導体装置の製造方法を示す工程図である。
【図９】基板１０の裏面１０ｂに塗布したレジスト３０をパターニングした状態を示す底面図である。
【図１０】開口部３４の大きさを区画領域ＳＡの大きさよりも大きく設定して半導体装置を製造する工程の概略を示す工程図である。
【符号の説明】
１０……基板
１０ａ……能動面
１０ｂ……裏面
３０……レジスト
３２……レジスト（エッチング用マスク）
２６……接続端子（接続部）
ＳＡ……区画領域（回路形成領域）
【図１】
2004253527.tif 000003
【図２】
2004253527.tif 000004
【図３】
2004253527.tif 000005
【図４】
2004253527.tif 000006
【図５】
2004253527.tif 000007
【図６】
2004253527.tif 000008
【図７】
2004253527.tif 000009
【図８】
2004253527.tif 000010
【図９】
2004253527.tif 000011
【図１０】
2004253527.tif 000012