(57)【要約】【課題】１Ｔ１Ｃ構成の強誘電体メモリにおいてリファレンス回路の動作マージンが拡大でき、高歩留まり、高信頼性の強誘電体メモリを提供する。【解決手段】強誘電体メモリのリファレンス電位発生回路において、複数ｍ個のハイレベルを記憶したメモリセル（ＣＲ００〜ＣＲ０２、ＣＲ１０〜ＣＲ１２）と複数ｎ個のローレベルを記憶したメモリセル（ＣＲ０３、ＣＲ１３）を備えている。ここで、ｍとｎの個数は同じでない任意の個数に設定されている。これらのメモリセルを平均化してリファレンス電位を発生させる。【選択図】  図１
2004199804.tif 000002
【特許請求の範囲】
【請求項１】
複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタの平均化を行う強誘電体メモリのリファレンス電位発生回路で、ｍとｎの個数が同じでない任意の個数に設定されたことを特徴とするリファレンス電位発生回路。
【請求項２】
前記複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタのｍがｎより小さいことを特徴とする請求項１記載のリファレンス電位発生回路。
【請求項３】
前記複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタのｎがｍより小さいことを特徴とする請求項１記載のリファレンス電位発生回路。
【請求項４】
前記ｍとｎの個数が同数以外の任意個数に可変設定可能であることを特徴とする請求項１記載のリファレンス電位発生回路。
【請求項５】
前記ｍとｎの個数の可変設定が、半導体製造工程における配線層数の変更によって設定変更がなされることを特徴とする請求項４記載のリファレンス電位発生回路。
【請求項６】
レジスタを有し、前記ｍとｎの個数の可変設定が、前記レジスタに記憶されたデータによってなされることを特徴とする請求項４記載のリファレンス電位発生回路。
【請求項７】
不揮発性メモリを有し、前記ｍとｎの個数の可変設定が、前記不揮発性メモリに記憶されたデータによってなされることを特徴とする請求項４記載のリファレンス電位発生回路。
【請求項８】
前記ｍとｎの個数を任意に可変設定する制御回路を有し、前記制御回路は最適なリファレンス電位を検出する機能を備え、前記制御回路が検出した最適なリファレンス電位となるように前記ｍとｎの個数を設定することを特徴とする請求項４記載のリファレンス電位発生回路。
【請求項９】
本体メモリセル用の強誘電体キャパシタの一方の電極が本体ワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記本体メモリセル用の強誘電体キャパシタの他方の電極が本体プレート線に接続され、
前記リファレンス電位発生用の強誘電体キャパシタの一方の電極がリファレンスワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記リファレンス電位発生用の強誘電体キャパシタの他方の電極がリファレンスプレート線に接続され、
前記本体プレート線および前記リファレンスプレート線を第１の電位から第２の電位に電位を変化させ、前記本体メモリセル用およびリファレンス電位発生用の強誘電体キャパシタに電界が印加されたときに、複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタの平均化によって発生されるリファレンス電位が、前記本体メモリセルのハイレベルの電位とローレベルの電位のほぼ中間になるようにｍとｎの値が設定されたことを特徴とする請求項１記載のリファレンス電位発生回路。
【請求項１０】
本体メモリセル用の強誘電体キャパシタの一方の電極が本体ワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記本体メモリセル用の強誘電体キャパシタの他方の電極が本体プレート線に接続され、
前記リファレンス電位発生用の強誘電体キャパシタの一方の電極がリファレンスワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記リファレンス電位発生用の強誘電体キャパシタの他方の電極がリファレンスプレート線に接続され、
前記本体プレート線および前記リファレンスプレート線を第１の電位から第２の電位に電位を変化させた後、再度第１の電位に変化させ、前記本体メモリセル用およびリファレンス電位発生用の強誘電体キャパシタに電界が印加された後の、複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタの平均化によって発生されるリファレンス電位が、前記本体メモリセルのハイレベルの電位とローレベルの電位のほぼ中間になるようにｍとｎの値が設定されたことを特徴とする請求項１記載のリファレンス電位発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリのリファレンス電位発生回路に関するものである。
【０００２】
【従来の技術】
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。
【０００３】
アメリカ特許第４８７３６６４号明細書には、二つのタイプの強誘電体メモリ装置が開示されている。第１のタイプは、メモリセルを１ビットあたり、１個のトランジスタおよび１個のキャパシタ（１Ｔ１Ｃ）により構成したものであり、たとえば２５６個の本体メモリセル用強誘電体キャパシタ（ノーマルセル）毎に１個のリファレンスメモリセル用強誘電体キャパシタが設けられる。
【０００４】
第２のタイプは、リファレンスメモリセル用強誘電体キャパシタを設けずに、メモリセルが１ビットあたり、２個のトランジスタおよび２個のキャパシタ（２Ｔ２Ｃ）で構成したものであり、１対の相補データが１対の本体メモリセル用強誘電体キャパシタに記憶される。
【０００５】
メモリの大容量化においては１Ｔ１Ｃ型が有利であり、このとき、低電圧動作や長寿命動作などのためには本体メモリセル用強誘電体キャパシタに対してリファレンスセル用強誘電体キャパシタの設計が重要となる。
【０００６】
また、キャパシタを構成する強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣＴ国際公開第ＷＯ９３／１２５４２公報によれば、強誘電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の小さい強誘電体材料も知られている。
【０００７】
以下に従来の強誘電体メモリのリファレンス電位発生回路について、図１０を参照しながら簡単に説明する（例えば、特許文献１）。
【０００８】
従来例の構成については、Ｃ００〜Ｃ３７は本体メモリセル用強誘電体キャパシタ、ＣＤ００〜ＣＤ３１はリファレンスメモリセル用強誘電体キャパシタである。ＣＰＤはセルプレートドライバ、ＲＥＷ０〜ＲＥＷ１はリファレンスメモリセルリライト信号線である。尚、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ２０には、“Ｈ”（ハイ）のデータが、又、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ３０には、“Ｌ”（ロー）のデータが記録されているものとする。又、リファレンスメモリセル用強誘電体キャパシタＣＤ０１、ＣＤ２１には、“Ｈ”（ハイ）のデータが、又、リファレンスメモリセル用強誘電体キャパシタＣＤ１１、ＣＤ３１には、“Ｌ”（ロー）のデータが記録されているものとする。又、ＥＱ０〜ＥＱ１はリファレンス電位信号線、ＳＡ０〜ＳＡ３はセンスアンプ、ＣＰはセルプレート信号線である。又、ＷＬ０〜ＷＬ７がワード線、ＲＷＬ０〜ＲＷＬ１がリファレンスワード線であり、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３がビット線である。又、ＢＰがビット線プリチャージ信号、／ＳＡＰ、ＳＡＮがセンスアンプ制御信号である。又、ＶＳＳが接地電圧、ＶＤＤが電源電圧である。尚、リファレンス電位信号線ＥＱ０〜ＥＱ１は、それぞれ、リファレンスワード線ＲＷＬ０〜ＲＷＬ１が選択された時に、リファレンス電位が発生する信号線である。又、同図に示すとおり、本体メモリセル用強誘電体キャパシタを選択する上記各ワード線と、電位の読み出しに用いる上記各ビット線とが、マトリックス状に配列されている。又、本体メモリセル用強誘電体キャパシタ等により後述するメモリセルアレイが構成されている。
【０００９】
メモリセルアレイ構成は、センスアンプＳＡ０〜ＳＡ３にビット線ＢＬ０〜ＢＬ３と／ＢＬ０〜／ＢＬ３が接続されている。そして、ビット線ＢＬ０〜ＢＬ３にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタを介して本体メモリセル用強誘電体キャパシタＣ００、Ｃ１０、Ｃ２０、Ｃ３０が接続されている。又、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３には、リファレンスワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ２、Ｔｒ４、Ｔｒ７、Ｔｒ９を介して、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０がそれぞれ接続されている。又、イコライズ回路は、Ｎチャネル型ＭＯＳトランジスタＴｒ０、Ｔｒ３、Ｔｒ６、Ｔｒ８等から構成された回路である。即ち、イコライズ回路は、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０のそれぞれに記憶された上記各種データが、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３から各種電位として読み出される際、それら電位を平均化する回路である。イコライズ回路により平均化された電位は、本体メモリセル用強誘電キャパシタから読み出されたデータをセンスアンプにより増幅するために用いる基準電位である。又、強誘電体キャパシタＣ００〜Ｃ３７、ＣＤ００〜ＣＤ３１は、セルプレートドライバＣＰＤで駆動されるセルプレート信号線ＣＰに接続されている。又、ビット線ＢＬ０とリファレンスメモリセル用強誘電体キャパシタＣＤ００とは、リファレンスメモリセルリライト信号線ＲＥＷ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ５を介して接続されている。他のビット線／ＢＬ０、ＢＬ２、／ＢＬ２についても、ビット線ＢＬ０と同様に各Ｎチャネル型ＭＯＳトランジスタを介して、それぞれ、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ２０、ＣＤ３０に接続されている。又、センスアンプＳＡ０は、センスアンプ制御信号／ＳＡＰ、ＳＡＮで制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０〜ＢＬ３と／ＢＬ０〜／ＢＬ３のプリチャージが制御される回路構成である。
【００１０】
本体メモリセル用強誘電体キャパシタとほぼ同じサイズの強誘電体キャパシタを４個用い、その内の２個から“Ｈ”のデータを、又、残りの２個から“Ｌ”のデータをそれぞれ読み出し、これらデータを平均化するという方法である。この従来例では、複数個のＨデータとこれと同数の複数個のＬデータを平均化することにより基準電位を得る構成である。
【００１１】
４個のリファレンスメモリセル用強誘電体キャパシタ（ＣＤ００〜ＣＤ３０）においてＨデータの個数とＬデータの個数が同じ個数を平均化する回路構成であり、リファレンス電位は、ＨレベルとＬレベルの中間の値に設定される。また、従来例では、多くのリファレンスキャパシタの電荷を平均化するため、ばらつきは低減できるものである。
【００１２】
【特許文献１】
特開平９−８３６３００号公報
【００１３】
【発明が解決しようとする課題】
このように従来のリファレンス電位発生回路では、リファレンス電位は、ＨレベルとＬレベルの中間の値に設定されるが、ＨレベルとＬレベルとの中央値に設定されないことがある。読み出し電位は、ビット線容量と強誘電体キャパシタの容量比によって決定される。ここで注意しなければいけないのがビット線容量で、ビット線容量の一部は拡散容量で構成されている。拡散容量は電圧がかかるほど容量値が小さくなる。このため、Ｈレベルの電位はビット線の電位が高くなるとビット線容量が小さくなるため、ビット線の電位はより高い電位となる。Ｌレベルの電位はビット線の電位が高くならないためビット線容量もさほど小さくならず、ビット線の電位はさほど高くならない。
【００１４】
このため、同数のＨレベルとＬレベルのビット線を平均化した場合、そのリファレンス電位として使用する電位は、上記Ｈレベルの電位とＬレベルの電位を単純に平均化した電位より低い値となる。このため、リファレンス電位と本体メモリセルからの電位をセンスアンプで比較するとき、Ｌレベルの判定がきびしくなることがあるという課題があった。このため、低電圧動作等の読み出し電荷が少なくなるとより動作がきびしくなるという課題があった。
【００１５】
また、逆に、個々の強誘電体キャパシタのＨレベルとＬレベルのばらつきについては、例えば分極反転をともなうＨレベルの方がばらつきが大きいという課題がある。リファレンス電位は、個々の強誘電体キャパシタのばらつきの最悪値に対してマージンのあるように設定する必要があるため、単純にＨレベルとＬレベルを平均化した場合、Ｈレベルに対して厳しくなるという課題があった。
【００１６】
本発明は上記課題に鑑みてなされたものであり、リファレンス回路の動作マージンが拡大でき、高歩留まり、高信頼性の強誘電体メモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明では、上記の課題を解決するために、下記のようなリファレンス電位発生回路とする。
【００１８】
第１の手段として、複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタの平均化を行う強誘電体メモリのリファレンス電位発生回路で、ｍとｎの個数が同じでない任意の個数に設定されたリファレンス電位発生回路とする。
【００１９】
第２の手段として、第１の手段において、前記複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタのｍがｎより小さいリファレンス電位発生回路とする。
【００２０】
第３の手段として、第１の手段において、前記複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタのｎがｍより小さいリファレンス電位発生回路とする。
【００２１】
第４の手段として、第１の手段において、前記ｍとｎの個数が同数以外の任意に可変設定可能であるリファレンス電位発生回路とする。
【００２２】
第５の手段として、第４の手段において、前記ｍとｎの個数の可変設定が、半導体製造工程における配線層数の変更によって設定がなされるリファレンス電位発生回路とする。
【００２３】
第６の手段として、第４の手段において、レジスタを有し、前記ｍとｎの個数の可変設定が、前記レジスタに記憶されたデータによってなされるリファレンス電位発生回路とする。
【００２４】
第７の手段として、第４の手段において、不揮発性メモリを有し、前記ｍとｎの個数の可変設定が、前記不揮発性メモリに記憶されたデータによってなされるリファレンス電位発生回路とする。
【００２５】
第８の手段として、第４の手段において、前記ｍとｎの個数を任意に可変設定する制御回路を有し、前記制御回路は最適なリファレンス電位を検出する機能を備え、前記制御回路が検出した最適なリファレンス電位となるように前記ｍとｎの個数を設定するリファレンス電位発生回路とする。
【００２６】
第９の手段として、第１の手段において、本体メモリセル用の強誘電体キャパシタの一方の電極が本体ワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記本体メモリセル用の強誘電体キャパシタの他方の電極が本体プレート線に接続され、前記リファレンス電位発生用の強誘電体キャパシタの一方の電極がリファレンスワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記リファレンス電位発生用の強誘電体キャパシタの他方の電極がリファレンスプレート線に接続され、前記本体プレート線および前記リファレンスプレート線を第１の電位から第２の電位に電位を変化させ、前記本体メモリセル用およびリファレンス電位発生用の強誘電体キャパシタに電界が印加されたときに、複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタの平均化によって発生されるリファレンス電位が、前記本体メモリセルのハイレベルの電位とローレベルの電位のほぼ中間になるようにｍとｎの値が設定されたリファレンス電位発生回路とする。
【００２７】
第１０の手段として、第１の手段において、本体メモリセル用の強誘電体キャパシタの一方の電極が本体ワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記本体メモリセル用の強誘電体キャパシタの他方の電極が本体プレート線に接続され、前記リファレンス電位発生用の強誘電体キャパシタの一方の電極がリファレンスワード線でゲートが制御されるトランジスタを介してビット線に接続され、前記リファレンス電位発生用の強誘電体キャパシタの他方の電極がリファレンスプレート線に接続され、前記本体プレート線および前記リファレンスプレート線を第１の電位から第２の電位に電位を変化させた後第１の電位に変化させ、前記本体メモリセル用およびリファレンス電位発生用の強誘電体キャパシタに電界が印加された後の、複数ｍ個のハイレベルを記憶したリファレンス電位発生用の強誘電体キャパシタと複数ｎ個のローレベルを記憶したリファレンス電位発生用の強誘電体キャパシタの平均化によって発生されるリファレンス電位が、前記本体メモリセルのハイレベルの電位とローレベルの電位のほぼ中間になるようにｍとｎの値が設定されたリファレンス電位発生回路とする。
【００２８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について、図１、図２を用いて説明する。
【００２９】
回路構成については、従来例とほぼ同じであるが、本実施形態では、１本のワード線に接続される強誘電体キャパシタに対して１本のセルプレート線を対応させた構成である。特に従来の様に隣接するワード線に対して共通のセルプレート線の構造においても、本発明は実施可能である。本発明のポイントは、従来は同数のＨレベルとＬレベルのビット線を平均化していたが、本発明では、平均化されたリファレンス電位がＨレベルとＬレベルのほぼ中間にくるようにＨレベルを書き込んだリファレンスメモリセルの個数とＬレベルを書き込んだリファレンスメモリセルの個数を異なる個数で設定した構成である。実際に同数のＨレベルとＬレベルのビット線を平均化した場合、そのリファレンス電位として使用する電位は、上記Ｈレベルの電位とＬレベルの電位を単純に平均化した電位より低い値となるため、ほぼ中間の電位になるようにするためには、Ｈレベルを書き込んだリファレンスメモリセルの個数をＬレベルを書き込んだリファレンスメモリセルの個数より多く設定することとなる。
【００３０】
本実施形態では、３個のＨレベルと１個のＬレベルの平均化を行う構成としている。Ｃ００〜Ｃ７３は本体メモリセル用強誘電体キャパシタ、ＣＲ００〜ＣＲ１３はリファレンスメモリセル用強誘電体キャパシタ、ＷＬ０〜ＷＬ７はワード線、ＣＰはセルプレート信号線、ＲＷＬ０〜ＲＷＬ１はリファレンスワード線、ＲＣＰはリファレンスセルプレート信号線、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、ＳＡ０〜ＳＡ３はセンスアンプ、ＥＱ０〜ＥＱ１はイコライズ制御信号線、ＢＰ０はビット線プリチャージ信号線、ＶＳＳは接地電圧、ＶＤＤは電源電圧である。
【００３１】
動作については、図２に簡単に示したように、ワード線ＷＬ０およびリファレンスワード線ＲＷＬ０を選択し、セルプレート信号線ＣＰ０およびリファレンスセルプレート信号線ＲＣＰ０を動作させ、本体メモリセル用強誘電体キャパシタおよびリファレンスメモリセル用強誘電体キャパシタの情報を読み出す。このとき、リファレンスメモリセル用強誘電体キャパシタのうち３個のＣＲ１０、ＣＲ１１、ＣＲ１２については“Ｈ”データ、ＣＲ１３については“Ｌ”データが読み出される。これら４個のデータを平均化するものである。
【００３２】
同数のＨレベルとＬレベルのビット線を平均化した場合、そのリファレンス電位として使用する電位は、上記Ｈレベルの電位とＬレベルの電位を単純に平均化した電位より低い値となるが、本実施形態では、“Ｈ”データの方が多いため、ちょうど“Ｈ”データと“Ｌ”データの中間の値となる。本実施形態では、３個の“Ｈ”データと１個の“Ｌ”データの平均でちょうど中間の値となっているが、ビット線の容量やビット線の電位に応じて最適な値を設定すればよい。平均化する個数は多いほどばらつきが小さくなるため、別の実施形態では、２０個の“Ｈ”データと１２個の“Ｌ”データの平均としている。また、本実施形態では、リファレンスメモリセル用強誘電体キャパシタにはビット線を通してデータを書き込む方式である。
【００３３】
（第２の実施形態）
本発明の第２の実施形態について、図３を用いて説明する。
【００３４】
回路構成については、第１の実施形態とほぼ同じであるが、本実施形態では、リファレンスメモリセル用強誘電体キャパシタへのデータ書き込みをビット線からではなく、リファレンスメモリセル用強誘電体キャパシタにスイッチングトランジスタを介して、Ｈレベルを書き込むための電源電圧ＶＤＤ、Ｌレベルを書き込むための接地電圧ＶＳＳに接続された構成である。
【００３５】
本発明のポイントは、第１の実施形態と同様で、従来は同数のＨレベルとＬレベルのビット線を平均化していたが、本発明では、平均化されたリファレンス電位がＨレベルとＬレベルのほぼ中間にくるようにＨレベルを書き込んだリファレンスメモリセルの個数とＬレベルを書き込んだリファレンスメモリセルの個数を異なる個数で設定した構成である。
【００３６】
本実施形態の実際の設定としては、個々の強誘電体キャパシタのＨレベルとＬレベルのばらつきが分極反転をともなうＨレベルの方がばらつきが大きいということを考慮して、単純にＨレベルとＬレベルを平均化した場合より、Ｌレベル側に設定するために、Ｌレベルを書き込んだリファレンスメモリセルの個数をＨレベルを書き込んだリファレンスメモリセルの個数より多く設定している。
【００３７】
本実施形態では、３個のＬレベルと１個のＨレベルの平均化を行う構成としている。Ｃ００〜Ｃ７３は本体メモリセル用強誘電体キャパシタ、ＣＲ００〜ＣＲ１３はリファレンスメモリセル用強誘電体キャパシタ、ＷＬ０〜ＷＬ７はワード線、ＣＰはセルプレート信号線、ＲＷＬ０〜ＲＷＬ１はリファレンスワード線、ＲＣＰはリファレンスセルプレート信号線、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、ＳＡ０〜ＳＡ３はセンスアンプ、ＥＱ０〜ＥＱ１はイコライズ制御信号線、ＢＰ０はビット線プリチャージ信号線、ＶＳＳは接地電圧、ＶＤＤは電源電圧である。
【００３８】
動作については、第１の実施形態と同様、図２に簡単に示したように、ワード線ＷＬ０およびリファレンスワード線ＲＷＬ０を選択し、セルプレート信号線ＣＰ０およびリファレンスセルプレート信号線ＲＣＰ０を動作させ、本体メモリセル用強誘電体キャパシタおよびリファレンスメモリセル用強誘電体キャパシタの情報を読み出す。また、対となるビット線は、できるだけＨレベルとＬレベルとなるようにし、必要な個数のみＬレベルを多くなるように配置し、書き込み時のバランスも良くするように考慮している。もちろん、平均化する個数は多いほどばらつきが小さくなるため、別の実施形態では、２０個の“Ｌ”データと１２個の“Ｈ”データの平均としている。また、本実施形態では、リファレンスメモリセル用強誘電体キャパシタにはビット線を通してデータを書き込む方式である。
【００３９】
（第３の実施形態）
本発明の第３の実施形態について、図４を用いて説明する。
【００４０】
メモリセルアレイの構成は、第１の実施形態とほぼ同じであるが、本実施形態の特徴は、リファレンスメモリセル用強誘電体キャパシタへの書き込みデータがビット線に接続されたラッチ回路に記憶されている構成であることである。本実施形態では、ラッチ回路に設定されたデータをリファレンスメモリセル用強誘電体キャパシタに書き込み、それら書き込まれたＨレベルとＬレベルのデータの平均化したものをリファレンス電位とするものである。
【００４１】
本実施形態の特徴は、所望とするリファレンス電位を得るために相当するデータをラッチ回路に記憶することによって任意に設定できることである。ちなみに本実施形態の図４のラッチ回路であるレジスタ１から、ビット線ＢＬ０および／ＢＬ０それぞれに任意のデータを設定できるものである。また、レジスタには、不揮発性メモリに記憶されたデータを電源投入時に自動的に転送してくる構成等とすることができる。本実施形態では、各デバイスごとまたはメモリセルアレイごとに最適なリファレンス電位を設定することが可能である。
【００４２】
（第４の実施形態）
本発明の第４の実施形態について、図５を用いて説明する。
【００４３】
メモリセルアレイの構成は、第１の実施形態とほぼ同じであるが、第３の実施形態のラッチ回路であるレジスタを不揮発性メモリで構成したものである。本実施形態の特徴は、第３の実施形態と同様にリファレンスメモリセル用強誘電体キャパシタへの書き込みデータがビット線に接続されたラッチ回路に記憶されている構成であることである。本実施形態では、不揮発性メモリで構成されたラッチ回路に設定されたデータをリファレンスメモリセル用強誘電体キャパシタに書き込み、それら書き込まれたＨレベルとＬレベルのデータの平均化したものをリファレンス電位とするものである。
【００４４】
本実施形態の特徴は、所望とするリファレンス電位を得るために相当するデータをラッチ回路に記憶することによって任意に設定できることである。本実施形態の図５の不揮発性メモリから、ビット線ＢＬ０および／ＢＬ０それぞれに任意のデータを設定できるものである。リファレンスメモリセル用強誘電体キャパシタに書き込むデータを不揮発性メモリに記憶することによって、例えばこの不揮発性メモリに記憶されたデータを電源投入時に自動的にリファレンスメモリセル用強誘電体キャパシタに書き込む構成とすることができる。
【００４５】
（第５の実施形態）
本発明の第５の実施形態について、図６を用いて説明する。
【００４６】
回路構成については、第１の実施形態とほぼ同じであるが、本実施形態では、リファレンスメモリセル用強誘電体キャパシタへのデータ書き込みをビット線からではなく、リファレンスメモリセル用強誘電体キャパシタにスイッチングトランジスタを介して、ＨレベルまたはＬレベルを書き込むためのラッチ回路を有した構成である。このラッチ回路は不揮発性メモリで構成することも可能である。また、このラッチ回路へのデータ書き込みは、本実施形態の図面ではビット線を介して書き込むものであるが、別の書き込み回路を設けても良い。
【００４７】
本発明のポイントは、第１の実施形態と同様で、従来は同数のＨレベルとＬレベルのビット線を平均化していたが、本発明では、平均化されたリファレンス電位がＨレベルとＬレベルのばらつきも含めてほぼ中間にくるようにＨレベルを書き込んだリファレンスメモリセルの個数とＬレベルを書き込んだリファレンスメモリセルの個数を異なる個数で設定した構成であり、そのＨレベルとＬレベルの設定個数を上記ラッチ回路に設定するものである。
【００４８】
本実施形態の実際の設定としては、個々の強誘電体キャパシタのＨレベルとＬレベルのばらつきが分極反転をともなうＨレベルの方がばらつきが大きいということを考慮して、単純にＨレベルとＬレベルを平均化した場合より、Ｌレベル側に設定するために、Ｌレベルを書き込んだリファレンスメモリセルの個数をＨレベルを書き込んだリファレンスメモリセルの個数より多く設定している。
【００４９】
本実施形態では、３個のＬレベルと１個のＨレベルの平均化を行う構成としている。Ｃ００〜Ｃ７３は本体メモリセル用強誘電体キャパシタ、ＣＲ００〜ＣＲ１３はリファレンスメモリセル用強誘電体キャパシタ、ＷＬ０〜ＷＬ７はワード線、ＣＰはセルプレート信号線、ＲＷＬ０〜ＲＷＬ１はリファレンスワード線、ＲＣＰはリファレンスセルプレート信号線、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、ＳＡ０〜ＳＡ３はセンスアンプ、ＥＱ０〜ＥＱ１はイコライズ制御信号線、ＢＰ０はビット線プリチャージ信号線、ＶＳＳは接地電圧、ＶＤＤは電源電圧である。
【００５０】
動作については、第１の実施形態同様、図２に簡単に示したように、ワード線ＷＬ０およびリファレンスワード線ＲＷＬ０を選択し、セルプレート信号線ＣＰ０およびリファレンスセルプレート信号線ＲＣＰ０を動作させ、本体メモリセル用強誘電体キャパシタおよびリファレンスメモリセル用強誘電体キャパシタの情報を読み出す。また、対となるビット線は、できるだけＨレベルとＬレベルとなるようにし、必要な個数のみＬレベルを多くなるように配置し、書き込み時のバランスも良くするように考慮している。もちろん、平均化する個数は多いほどばらつきが小さくなるため、別の実施形態では、２０個の“Ｌ”データと１２個の“Ｈ”データの平均としている。
【００５１】
（第６の実施形態）
本発明の第６の実施形態について、図７を用いて説明する。
【００５２】
本実施形態は、リファレンスセル設定回路に関するものである。まず、リファレンスセル設定回路は、ある割合のＨレベルとＬレベルのデータをリファレンスセルに書き込む。次にこのデータを読み出し生成されたリファレンス電位と別途書き込みされた本体メモリセルのデータの比較を行い、その結果の判定を行う。判定に誤りがあれば、再度リファレンスセルに書き込むＨレベルとＬレベルのデータの割合を変更して、同様の読み出し判定を行う。これにより、正常に動作するリファレンス電位を得ることができるためのリファレンスセルに書き込むＨレベルとＬレベルのデータの割合を決定することができる。実際の設定ついては、読み出し判定が正常と判断される設定値の範囲の中で真中の設定値に設定しておくとマージンが多くなる。また、ここで判定する本体メモリセルは、全てのメモリセルについて行っても良いが、既に不揮発性データとして使用している場合は、本動作のための判定専用本体メモリセルを準備し、動作させることも可能である。
【００５３】
本実施形態では、実際設定されたリファレンス電位と本体メモリセルとの動作を行い判定を行ない、最適なリファレンス電位を設定できるものであり、安定した動作が期待できるものである。
【００５４】
（第７の実施形態）
本発明の第７の実施形態について、図８を用いて説明する。
【００５５】
本実施形態は、第１の実施形態と同様であるが、メモリセルキャパシタの動作について説明したものである。本実施形態は、ワード線、リファレンスワード線を選択し、それぞれのセルプレート線、リファレンスセルプレート線をＬレベルからＨレベルにし、このとき、Ｌレベルにプリチャージされたビット線に読み出された電位をセンスアンプで増幅するものである。
【００５６】
第１の実施形態でも記載したように、同数のＨレベルとＬレベルのビット線を平均化した場合、そのリファレンス電位として使用する電位は、上記Ｈレベルの電位とＬレベルの電位を単純に平均化した電位より低い値となるため、“Ｈ”データの方を多く設定したものである。実際の設定は、動作方法とそのばらつきを含め最適に電位となるように設定するものである。
【００５７】
（第８の実施形態）
本発明の第８の実施形態について、図９を用いて説明する。
【００５８】
本実施形態は、第１〜６の実施形態での組み合わせとして実施できるメモリセルキャパシタの動作方法である。本実施形態は、ワード線、リファレンスワード線を選択し、それぞれのセルプレート線、リファレンスセルプレート線をＬレベルからＨレベルにし、その後、ＨレベルからＬレベルにし、このとき、Ｌレベルにプリチャージされたビット線に読み出された電位をセンスアンプで増幅するものである。
【００５９】
第７の実施形態の動作方法よりも、本実施形態の読み出し方法の方が初期の分極量のばらつきが読み出し電位に現れにくいため、ばらつきの少ない読み出し方法であることがある。よって、この読み出し方法を用い、それに適切なリファレンス電位を設定することにより、より動作マージンの大きな強誘電体メモリを提供することが可能である。
【００６０】
また、上記実施形態１〜８について示したが、本発明はこれらに限ったものではなく、それぞれの実施形態の組み合わせなども可能であり、それらは本願発明に含まれるものである。
【００６１】
【発明の効果】
以上に説明したように、本発明のリファレンス電位発生回路のように、ＨレベルとＬレベルのリファレンスセルを任意の個数で平均化し、最適なリファレンス電位を発生させることにより、動作マージンが拡大でき、高歩留まり、高信頼性の強誘電体メモリを提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のリファレンス電位発生回路を示す図
【図２】本発明の第１の実施形態のリファレンス電位信号図
【図３】本発明の第２の実施形態のリファレンス電位発生回路を示す図
【図４】本発明の第３の実施形態のリファレンス電位発生回路のリファレンスセル設定回路を示す図
【図５】本発明の第４の実施形態のリファレンス電位発生回路のリファレンスセル設定回路を示す図
【図６】本発明の第５の実施形態のリファレンス電位発生回路のリファレンスセル設定回路を示す図
【図７】本発明の第６の実施形態のリファレンス電位発生回路のリファレンスセル設定回路を示す図
【図８】本発明の第７の実施形態のリファレンス電位発生回路の制御信号図
【図９】本発明の第８の実施形態のリファレンス電位発生回路の制御信号図
【図１０】従来のリファレンス電位発生回路を示す図
【符号の説明】
Ｃ００〜Ｃ７３  本体メモリセル用強誘電体キャパシタ
ＣＲ００〜ＣＲ１３  リファレンスメモリセル用強誘電体キャパシタ
ＷＬ０〜ＷＬ７  ワード線
ＣＰ  セルプレート信号線
ＲＷＬ０〜ＲＷＬ１  リファレンスワード線
ＲＣＰ  リファレンスセルプレート信号線
ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３  ビット線
ＳＡ０〜ＳＡ３  センスアンプ
ＥＱ０〜ＥＱ１  イコライズ制御信号線
ＢＰ０  ビット線プリチャージ信号線
ＶＳＳ  接地電圧
ＶＤＤ  電源電圧
【図１】
2004199804.tif 000003
【図２】
2004199804.tif 000004
【図３】
2004199804.tif 000005
【図４】
2004199804.tif 000006
【図５】
2004199804.tif 000007
【図６】
2004199804.tif 000008
【図７】
2004199804.tif 000009
【図８】
2004199804.tif 000010
【図９】
2004199804.tif 000011
【図１０】
2004199804.tif 000012