(57)【要約】  【課題】  ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するときに、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止する。  【解決手段】  ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造する際に、各半導体集積回路装置におけるライン状パターンの単位面積当たりの周縁長に応じてドライエッチング条件を調整しながら被加工膜に対してドライエッチングを行なう。【選択図】      図４
2004165675.tif 000002
【特許請求の範囲】
【請求項１】
ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法であって、
前記各半導体集積回路装置の製造工程は、
前記ライン状パターンの単位面積当たりの周縁長に応じてドライエッチング条件を調整しながら被加工膜に対してドライエッチングを行なう工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記ドライエッチング条件を調整する工程は、前記ライン状パターンの単位面積当たりの周縁長が一の範囲内にある場合に一のドライエッチング条件を設定する工程を含むことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法であって、
前記各半導体集積回路装置の製造工程は、
前記ライン状パターンと対応するレジストパターンを、その寸法を前記ライン状パターンの単位面積当たりの周縁長に応じて調整しながら形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法であって、
前記各半導体集積回路装置の製造工程は、
前記ライン状パターンと対応するレジストパターンを被加工膜の上に形成する第１の工程と、
前記レジストパターンをマスクとして前記被加工膜に対してドライエッチングを行なう第２の工程とを備え、
前記第２の工程は、エッチングにより前記被加工膜に形成される側壁を保護する側壁保護効果を有するエッチングガスを用いるか、又は前記側壁保護効果を有するエッチング反応生成物を形成する工程を含み、
前記第１の工程及び第２の工程のうちの少なくとも１つの工程における処理方法又は処理条件を、前記回路パターンに含まれており且つ繰り返しパターンを有する素子群の面積の、前記回路パターンの配置領域の面積に対する比率に応じて調整することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
前記素子群はメモリであることを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項６】
前記メモリはＤＲＡＭであることを特徴とする請求項５に記載の半導体集積回路装置の製造方法。
【請求項７】
前記第１の工程は、前記比率が大きくなるに従って、前記レジストパターンの寸法を大きくする工程を含むことを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項８】
前記第２の工程は、前記比率が大きくなるに従って、前記側壁保護効果が増大するようにエッチング条件を設定する工程を含むことを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬＳＩにおける、ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するための技術に関する。
【背景技術】
【０００２】
近年、例えばＤＲＡＭが混載された半導体集積回路装置として、搭載ＤＲＡＭ容量が２０メガビットを超えるようなシステムＬＳＩが量産化されつつある。
【０００３】
また、ＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory ）又はＲＯＭ（Read Only Memory）等のメモリー回路の１個の半導体チップへの搭載率（チップ全体の面積に対するメモリー回路の面積の比率：以下、占有面積率と称することもある）が用途又は仕様により異なるシステムＬＳＩをはじめとする半導体集積回路装置の製造工程においては、ユニット回路が単に繰り返し配列されているだけではなく様々なレイアウトが施されたマスクパターンの加工が求められている。
【０００４】
ところで、従来から、マスクパターンを用いて被加工膜に対してエッチングを行なうことにより得られるパターン（以下、加工パターンと称する）の形状又は寸法が、マスクパターンレイアウトつまり素子パターンの配置の仕方によって変化する現象が知られている。
【０００５】
その一例としては、フォトリソグラフィ工程におけるレジストパターン形成時に生じるパターン近接効果がある。これは、同じ設計形状及び設計寸法を有するパターンであっても、該パターンと、それに隣接する他のパターンとがどの程度接近しているか、又は隣接する他のパターンがどのような形状をしているか等によって、該パターンの加工形状又は加工寸法が異なってくる現象である。
【０００６】
また、他の例としては、ドライエッチング工程におけるローディング効果又はマイクロローディング効果があげられる。ローディング効果は、半導体チップ上における全被エッチング面積の大小に依存してエッチングレートが変化する現象であり、それによってパターン寸法の変動に若干の影響が生じることもある。マイクロローディング効果は、同一の半導体チップの内部にレイアウトされたパターンにおいて場所によって配列に粗密がある場合に、その粗密に依存して局所的にエッチングレートが異なる現象である。すなわち、全く同一のパターンであっても、それが疎に配列された箇所と密に配列された箇所とではエッチングレートが異なり、これによってもパターン寸法の変動に間接的な影響が生じる。
【０００７】
前述のマスクパターンレイアウトに依存したパターン寸法の変動等の問題に対して、従来、近接効果又はローディング効果によってパターン寸法がマスクパターンレイアウトに依存して著しく変動すると考えられるようなマスク箇所でのみ、パターン寸法の変動を補正するような設計ルールが加えられていた。
【０００８】
また、ＤＲＡＭの混載が可能なシステムＬＳＩの製造においては、ＤＲＡＭ搭載の有無又はＤＲＡＭ占有面積率（チップ全体の面積に対するＤＲＡＭの面積の比率）に関係なく同一の加工方法又は加工条件が用いられてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＬＳＩの微細化の進展に伴って、具体的には、集積回路パターン寸法が０．２５μｍ以下、特に０．１５μｍ以下という微細化の進展に伴って、より高精度な寸法制御が求められるようになってきたため、マスクパターンレイアウトの違いに起因して生じる寸法ばらつきが無視できなくなりつつある。
【００１０】
図８は、２４メガビットのＤＲＡＭが搭載された半導体集積回路装置（以下、ＤＲＡＭ搭載品種と称する）、及びＤＲＡＭが搭載されていない半導体集積回路装置（以下、ＤＲＡＭ非搭載品種と称する）のそれぞれの製造においてレジストパターンをマスクとしてドライエッチングによりゲート電極を形成した場合における、エッチング前のレジストパターンの寸法と完成したゲート電極の寸法との差であるＣＤ（critical dimension）ロスの頻度分布を示している。尚、図８に示す結果は、ＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種のそれぞれの製造において同一のゲート電極加工プロセスを採用して得られたものである。また、ＣＤロスの計算方法は、（エッチング前のレジストパターンの寸法）−（完成したゲート電極の寸法）である。
【００１１】
図８に示すように、各品種について同一のゲート電極加工プロセスを用いているにも関わらず、パターン寸法にマスクパターンレイアウト依存性が発生している。
【００１２】
すなわち、従来の半導体集積回路装置の製造方法においては、同一のゲート電極加工プロセスを採用したとしても、品種の違いに伴うマスクパターンレイアウトの違いによって、ゲート電極寸法がばらついてしまう。言い換えると、ゲート電極寸法に品種依存性が発生してしまう。その結果、特定のマスクを用いて製造される半導体集積回路装置の特定の品種において、ＭＯＳ型トランジスタの特性が設計仕様からずれてしまい、動作マージンが狭くなってしまうという問題が生じる。このような問題は設計ルールが０．１８μｍ以下になると特に無視できなくなる。
【００１３】
前記に鑑み、本発明は、ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するときに、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本願発明者らは、マスクパターンレイアウトの違いによって寸法ばらつきが生じる原因について検討した。
【００１５】
その結果、ＣＭＯＳ（Complementaly Metal-Oxide Semiconductor ）からなるロジック回路が搭載されており、且つゲート電極及び配線が密に配列されてなるＤＲＡＭ等のメモリー回路が搭載された半導体集積回路装置においては、メモリ回路の占有面積率によってパターン寸法が変動することを見いだした。
【００１６】
また、マスクパターンレイアウトの違いによって寸法ばらつきが生じる現象は、被エッチング面積の大小つまりパターン面積の大小に依存して生じる前述のローディング効果とは性質が異なることを見いだした。さらに、この現象は、図８から明らかなように、チップ内部の局所的なパターンの粗密等に依存して生じるマイクロローディング効果とも異なり、チップ全体にわたってパターン寸法が変動するという新規な性質の現象であるということを見いだした。
【００１７】
ところで、前述のように、ゲート電極寸法等の加工寸法における品種依存性はＣＤロスに起因して発生している。一方、現在のドライエッチング工程では、サイドエッチングを防止して異方性ドライエッチングを達成するために、側壁保護効果を有するエッチングガス（以下、デポガスと称する）を用いるか、又は側壁保護効果を有するエッチング反応生成物を形成している。例えば、ポリシリコン膜に対してドライエッチングを行なってゲート電極を形成する場合、エッチングガスとして塩素含有ガスが用いられると同時にデポガスとしてＨＢｒガスがよく用いられる。このようにすると、ポリシリコン膜の側壁に、ＨＢｒとポリシリコンとの反応生成物であるＳｉＢｒ4 からなる揮発性の低い側壁保護膜が形成される。また、アルミニウム膜に対してドライエッチングを行なってアルミニウム配線を形成する場合、最近、デポガスとしてＣＨＦ3 ガスがよく用いられる。ここで、フッ素含有ガスであるＣＨＦ3 ガスは、側壁保護膜を形成するために添加された堆積性のガスである一方、アルミニウム膜のエッチングには寄与しない。
【００１８】
そして、マスクパターンレイアウトと無関係に同一のゲート電極加工プロセスを用いる場合において被エッチング膜の加工形状を側壁保護効果により制御しようとすると、保護対象となる被エッチング膜の側壁の面積が増大するに従って単位面積当たりの側壁保護効果が減少し、それによりＣＤロスが増大してしまうことを本願発明者らは見出した。
【００１９】
図９は、ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種における、単位面積当たりのゲート電極周縁長（ゲート電極の周縁部の長さ）とＤＲＡＭ占有面積率との関係を示している。尚、図９のグラフにおいて、縦軸にとった「単位面積当たりのゲート電極周縁長」とは、所定の回路領域上におけるゲート電極の総周縁長を所定の回路領域の面積で割った値を意味する。ここで所定の回路領域はチップ全体であってもよい。
【００２０】
図９に示すように、ＤＲＡＭ占有面積率が増加するに従って、単位面積当たりのゲート電極周縁長が増大する。
【００２１】
また、図１０は、様々な品種における、単位面積当たりのゲート電極周縁長とＣＤロスとの関係を示している。
【００２２】
図１０に示すように、単位面積当たりのゲート電極周縁長が大きくなるとゲート電極寸法が細る（ＣＤロスが正になる）一方、単位面積当たりのゲート電極周縁長が小さくなるとゲート電極寸法が太る（ＣＤロスが負になる）。これは、単位面積当たりのゲート電極周縁長が大きくなるに従って、保護対象となる側壁の面積が増大し、それにより単位面積当たりの側壁保護効果が減少してしまうことが原因である。
【００２３】
そして、本願発明者らは、単位面積当たりのゲート電極周縁長が大きくなるに従ってＣＤロスが負の値から正の値に単調に変化していくこと（図１０参照）に着目して、品種によらず単位面積当たりのゲート電極周縁長を所定の範囲に設定するか、又は、単位面積当たりのゲート電極周縁長の品種毎の違いに応じてプロセス条件を調整することによって、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を防止できることを見いだした。
【００２４】
具体的には、本発明に係る第１の半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とし、各半導体集積回路装置の製造工程は、ライン状パターンの単位面積当たりの周縁長に応じてドライエッチング条件を調整しながら被加工膜に対してドライエッチングを行なう工程を含む。
【００２５】
第１の半導体集積回路装置の製造方法によると、ライン状パターンの単位面積当たりの周縁長に応じてドライエッチング条件を調整しながら被加工膜に対してドライエッチングを行なうため、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、ライン状パターンの寸法を常に所定値と等しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００２６】
第１の半導体集積回路装置の製造方法において、ドライエッチング条件を調整する工程は、ライン状パターンの単位面積当たりの周縁長が一の範囲内にある場合に一のドライエッチング条件を設定する工程を含むことが好ましい。
【００２７】
このようにすると、ドライエッチング条件の調整を簡単に行なえる。
【００２８】
本発明に係る第２の半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とし、各半導体集積回路装置の製造工程は、ライン状パターンと対応するレジストパターンを、その寸法をライン状パターンの単位面積当たりの周縁長に応じて調整しながら形成する工程を含む。
【００２９】
第２の半導体集積回路装置の製造方法によると、ライン状パターンと対応するレジストパターンを、その寸法をライン状パターンの単位面積当たりの周縁長に応じて調整しながら形成するため、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、ライン状パターンの寸法を常に所定値と等しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００３０】
本発明に係る第３の半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とし、各半導体集積回路装置の製造工程は、ライン状パターンと対応するレジストパターンを被加工膜の上に形成する第１の工程と、レジストパターンをマスクとして被加工膜に対してドライエッチングを行なう第２の工程とを備え、第２の工程は、エッチングにより被加工膜に形成される側壁を保護する側壁保護効果を有するエッチングガスを用いるか、又は側壁保護効果を有するエッチング反応生成物を形成する工程を含み、第１の工程及び第２の工程のうちの少なくとも１つの工程における処理方法又は処理条件を、回路パターンに含まれており且つ繰り返しパターンを有する素子群の面積の、回路パターンの配置領域の面積に対する比率に応じて調整する。
【００３１】
第３の半導体集積回路装置の製造方法によると、ライン状パターンと対応するレジストパターンを形成する第１の工程、又は、該レジストパターンをマスクとして被加工膜に対してドライエッチングを行なう第２の工程において、繰り返しパターンを有する素子群の面積の、回路パターンの配置領域の面積に対する比率（以下、素子群占有面積率と称する）に応じて処理方法又は処理条件を変更する。このため、エッチングにより被加工膜に形成される側壁の面積が、素子群占有面積率の違いつまりマスクパターンレイアウトの違いによって異なる場合にも、第２の工程での単位面積当たりの側壁保護効果の違いを打ち消すように第１の工程でレジストパターンの寸法を調整したり、又は、第２の工程で所望の単位面積当たりの側壁保護効果が得られるようにエッチング条件を調整したりすることができる。従って、回路パターンをリソグラフィ技術及びドライエッチング技術によって形成するときに、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を防止でき、それによって精度の良いゲート電極加工又は配線加工等を行なうことができる。
【００３２】
第３の半導体集積回路装置の製造方法において、素子群はＤＲＡＭ等のメモリであってもよい。
【００３３】
第３の半導体集積回路装置の製造方法において、第１の工程は、素子群占有面積率が大きくなるに従って、レジストパターンの寸法を大きくする工程を含むことが好ましい。
【００３４】
このようにすると、エッチングにより被加工膜に形成される側壁の面積が素子群占有面積率の増加により増大して、第２の工程で単位面積当たりの側壁保護効果が減少する場合にも、該側壁保護効果の減少分を補うことができるので、構成要素の寸法ばらつきを確実に抑制できる。
【００３５】
第３の半導体集積回路装置の製造方法において、第２の工程は、素子群占有面積率が大きくなるに従って、側壁保護効果が増大するようにエッチング条件を設定する工程を含むことが好ましい。
【００３６】
このようにすると、エッチングにより被加工膜に形成される側壁の面積が素子群占有面積率の増加により増大する場合にも、第２の工程で所望の単位面積当たりの側壁保護効果が得られるようにできるので、構成要素の寸法ばらつきを確実に抑制できる。
【発明の効果】
【００３７】
本発明によると、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、マスクパターンレイアウトの違いに起因してライン状パターンに寸法ばらつきが生じることを防止できる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。尚、第１の実施形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とする。
【００３９】
第１の実施形態の特徴は、ライン状パターンを有する回路パターンの配置領域にダミーパターンが挿入されており、それによってライン状パターンとダミーパターンとの合計の単位面積当たりの周縁長が所定の範囲に設定されていることである。
【００４０】
図１は、第１の実施形態に係る半導体集積回路装置におけるダミーパターン挿入前の回路パターンのレイアウトの一例を示しており、図２は、第１の実施形態に係る半導体集積回路装置におけるダミーパターン挿入後の回路パターンのレイアウトの一例を示している。尚、図１及び図２においては、ロジック回路の回路パターンを示しているが、第１の実施形態において、チップ上にロジック回路に加えて、ＲＡＭ又はＲＯＭ等のメモリ回路が搭載されていてもよい。
【００４１】
図１に示すように、回路パターンは、ＭＯＳ型トランジスタの活性領域パターン１及びゲート電極パターン２から構成されている。また、図２に示すように、活性領域パターン１及びゲート電極パターン２が設けられていない空き領域３に、短冊状又は線状のゲート電極ダミーパターン４が挿入されている。
【００４２】
このようにすると、チップ面積を増大させることなく、ゲート電極周縁長を増大せることができる。具体的には、図１に示すダミーパターン挿入前の回路パターンにおいては、単位面積当たりのゲート電極周縁長が５００ｍｍ／ｍｍ2 であるのに対して、図２に示すダミーパターン挿入後の回路パターンにおいては、単位面積当たりのゲート電極周縁長が１６００ｍｍ／ｍｍ2 に増大している。すなわち、第１の実施形態においては、ダミーパターンの挿入前の時点で、ゲート電極パターンが密集しているＤＲＡＭ又はＲＯＭ等の占有面積率が小さい結果（或いはＤＲＡＭ又はＲＯＭ等が搭載されていない結果）、単位面積当たりのゲート電極周縁長が５００ｍｍ／ｍｍ2 と小さかった。そこで、図１に示す回路パターンにおけるゲート電極パターン２の単位面積当たりのゲート電極周縁長を、ＤＲＡＭ又はＲＯＭの搭載率が大きい他の品種における単位面積当たりのゲート電極周縁長に近づけるため、図２に示すように、ゲート電極ダミーパターン４を大量に挿入することによって、ゲート電極パターン２とゲート電極ダミーパターン４との合計の単位面積当たりのゲート電極周縁長を１６００ｍｍ／ｍｍ2 と大幅に増大させている。
【００４３】
ところで、単位面積当たりのゲート電極周縁長の品種毎の違いに起因してゲート電極加工プロセス（具体的にはゲート電極エッチング）で生じるＣＤロスのばらつきを、寸法測定又はレチクル製造等に伴う誤差範囲である０〜０．００３μｍに抑制するためには、単位面積当たりのゲート電極周縁長の品種毎の違いを５００ｍｍ／ｍｍ2 程度の範囲に抑える必要がある（図１０参照）。
【００４４】
一方、システムＬＳＩでは、ゲート電極パターンが密集しているＤＲＡＭ又はＲＯＭ等の搭載率が品種によって大きく異なり、その結果、単位面積当たりのゲート電極周縁長が品種毎に大きくばらつく。ここで、単位面積当たりのゲート電極周縁長が最大となるのは、ゲート電極パターンが最も密集するＤＲＡＭセルを有する汎用ＤＲＡＭであって、その値は２５００ｍｍ／ｍｍ2 程度である。
【００４５】
従って、単位面積当たりのゲート電極周縁長の品種による違いを５００ｍｍ／ｍｍ2 程度の範囲に抑えるために、規格範囲（前述の所定の範囲）を２０００〜２５００ｍｍ／ｍｍ2 程度と設定してもよい。しかしながら、ダミーパターン挿入前のレイアウトによっては、２０００ｍｍ／ｍｍ2 という単位面積当たりのゲート電極周縁長を満たすようにダミーパターンを挿入できない品種が存在する場合がある。現実的には、７０％以上の占有面積率でＤＲＡＭが搭載されたシステムＬＳＩは発生しないと想定できる。そこで、本実施形態においては、ＤＲＡＭ占有面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ2 を単位面積当たりのゲート電極周縁長の規格範囲の上限とし、１６００〜２０００ｍｍ／ｍｍ2 を単位面積当たりのゲート電極周縁長の規格範囲として設定した。
【００４６】
第１の実施形態によると、ゲート電極ダミーパターン４の挿入によって、チップ全体における単位面積当たりのゲート電極周縁長、つまり、ゲート電極パターン２とゲート電極ダミーパターン４との合計の単位面積当たりのゲート電極周縁長（図示しないメモリ回路が搭載されている場合にはそれに含まれる他のゲート電極パターンも加えた単位面積当たりのゲート電極周縁長）を所定の範囲に設定することができる。具体的には、所定の範囲として、メモリ回路の単位面積当たりのゲート電極周縁長、つまり、最も大きい単位面積当たりのゲート電極周縁長の７０〜１００％を想定することが望ましい。このとき、該規格が満たされるようにするためには、挿入されるゲート電極ダミーパターン４の単位面積当たりの周縁長（例えばゲート電極ダミーパターン４の周縁長を空き領域３の面積で割った値）は、メモリ回路の単位面積当たりのゲート電極周縁長の７０％以上である必要がある。このようにすると、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、チップ全体における単位面積当たりのゲート電極周縁長を確実に所定の範囲に設定できる。例えば、メモリ回路等の特定回路はその単位面積当たりのゲート電極周縁長が大きいため、チップ全体における単位面積当たりのゲート電極周縁長を大きく左右する。そして、チップ内における、このような特定回路の占有面積率が品種によって変動する場合にも、前述のようにダミーパターンを用いることによって、チップ全体における単位面積当たりのゲート電極周縁長のばらつきを抑制できる。その結果、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止できる。すなわち、ゲート電極パターン２を常に一定の寸法に精度良くエッチング加工することが可能となる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極パターン２の加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００４７】
尚、第１の実施形態において、ゲート電極パターン２の加工方法は、特に限定されるものではないが、例えば、平行平板型ＲＩＥ（リアクティブ・イオン・エッチング）装置を用いると共に、主なドライエッチング条件としてＣｌ2 ガス流量を０．０４ＳＬＭ（Standard Litter per Minute）、ＨＢｒガス流量を０．０８ＳＬＭ、圧力を２０Ｐａ、ＲＦパワーを３００Ｗに設定して、ポリシリコン膜に対してエッチングを行なうことにより、ゲート電極パターン２を形成してもよい。
【００４８】
また、第１の実施形態において、ダミーパターンを用いることなしに、ゲート電極パターン等の、回路パターンを構成するライン状パターンの単位面積当たりの周縁長が所定の範囲に設定されていてもよい。
【００４９】
また、第１の実施形態において、ゲート電極加工を対象としたが、これに限られず、他のライン状パターンを有するレイヤーの微細加工、例えばアルミニウム又は銅等からなるメタル配線の加工等を対象としても、同様の高い加工精度を達成することができる。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置の製造方法について図面を参照しながら説明する。尚、第２の実施形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とする。
【００５１】
第２の実施形態の特徴は、被露光基板となるウェハ上において、ライン状パターンを有する回路パターンを転写するための露光ショット数と、ダミーパターンを転写するための露光ショット数との比を調整することによって、転写される全てのライン状パターンと転写される全てのダミーパターンとの合計の単位面積当たりの周縁長を所定の範囲に設定することである。
【００５２】
図３（ａ）は、第２の実施形態に係る半導体集積回路装置の製造方法における、ポリシリコンゲート電極パターンを形成するためのリソグラフィー工程でのパターン露光ショットマップの一例を示しており、図３（ｂ）は、該リソグラフィー工程で用いられるダミーパターンの一例を示している。
【００５３】
第２の実施形態に係る半導体集積回路装置の製造方法においては、図３（ａ）に示すように、回路パターンがそれぞれ転写される第１の露光領域１１の数（つまり回路パターンを転写するための露光ショット数）と、ダミーパターンがそれぞれ転写される第２の露光領域１２の数（つまりダミーパターンを転写するための露光ショット数）とがウェハ１０上で調整される。また、各第２の露光領域１２においては、図３（ｂ）に示すように、例えば０．２μｍ幅のラインと０．２μｍ幅のスペースとからなる短冊状のダミーパターン１３が単純に敷き詰められるように転写される。
【００５４】
これによって、例えばウエハ１０上における単位面積当たりのゲート電極周縁長、つまり、転写される全ての回路パターンに含まれるゲート電極パターンと、転写される全てのダミーパターン１３との合計の単位面積当たりのゲート電極周縁長を、半導体集積回路装置のマスクパターンレイアウト、つまり回路パターンと対応するマスクパターンレイアウトに依存しない一定の範囲に抑えることが可能となる。
【００５５】
具体的には、本実施形態においては、回路パターン形成用のレチクルマスクとは別に、ダミーパターン１３を転写するためのダミーのレチクルマスクを用いるため、第１実施形態と比べて、ウエハ１０全体としての単位面積当たりのゲート電極周縁長をより大きくすることが可能である。
【００５６】
また、本実施形態において、ウエハ１０全体としての単位面積当たりのゲート電極周縁長を例えば第１の実施形態と同じく１６００〜２０００ｍｍ／ｍｍ2 の範囲にするために、第２の露光領域１２がウェハ１０上において占める面積割合Ａを次のように計算することができる。但し、各第２の露光領域１２に転写されるダミーパターンの単位面積当たりの周縁長が例えば５０００ｍｍ／ｍｍ2 であり、各第１の露光領域１１に転写される回路パターンにおける単位面積当たりのゲート電極周縁長が例えば５００ｍｍ／ｍｍ2 であるとする。
【００５７】
すなわち、
１６００≦５０００×Ａ＋５００×（１−Ａ）≦２０００
の関係式が成り立つので、
０．２４４≦Ａ≦０．３３３
となる。これにより、第２の露光領域１２がウェハ１０上において占める面積割合が約２４．５％以上になるように、ダミーパターンを転写するための露光ショット数を設定する必要があることになる。具体的には、本実施形態においては、図３（ａ）に示すように、ウェハ１０上における３／４（７５％）の面積に回路パターン転写用の第１の露光領域１１が設けられており、ウェハ１０上における残り１／４（２５％）の面積にダミーパターン転写用の第２の露光領域１２が設けられている。
【００５８】
第２の実施形態によると、ウェハ１０全体における単位面積当たりのゲート電極周縁長が所定の範囲に設定されるように、回路パターン転写の露光ショット数とダミーパターン転写の露光ショット数との比を調整する。従って、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、マスクパターンレイアウトの違いに起因してゲート電極パターンに寸法ばらつきが生じることを防止できる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極パターンの加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００５９】
尚、第２の実施形態において、ダミーパターンの単位面積当たりの周縁長は、半導体集積回路装置に搭載されるメモリ回路における単位面積当たりのゲート電極周縁長の７０％以上であることが好ましい。
【００６０】
また、第２の実施形態において、ウェハ全体における単位面積当たりのゲート電極周縁長が、メモリ回路における単位面積当たりのゲート電極周縁長の７０〜１００％に設定されるように、回路パターンを転写するための露光ショット数と、ダミーパターンを転写するための露光ショット数との比を調整することが好ましい。
【００６１】
また、第２の実施形態において、ゲート電極加工を対象としたが、これに限られず、他のライン状パターンを有するレイヤーの微細加工、例えばアルミニウム又は銅等からなるメタル配線の加工等を対象としても、同様の高い加工精度を達成することができる。
【００６２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置の製造方法について図面を参照しながら説明する。尚、第３の実施形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とする。
【００６３】
第３の実施形態の特徴は、回路パターンを構成するライン状パターンの単位面積当たりの周縁長に応じてドライエッチング条件を調整しながら被加工膜に対してドライエッチングを行なうことである。以下、ゲート電極パターンを形成するためのドライエッチング条件を選択することによって、半導体集積回路装置のマスクパターンレイアウトに対するゲート電極パターンの寸法依存性を抑制する場合を例として説明する。
【００６４】
図４は、様々なレイアウトの回路が組み込まれた複数品種の半導体集積回路装置の製造においてポリシリコンゲート電極パターンをドライエッチングにより形成する時に、チップ上における単位面積当たりのゲート電極周縁長をパラメータ（パラメータＳ１：６００ｍｍ／ｍｍ2 、パラメータＳ２：１０００ｍｍ／ｍｍ2 、パラメータＳ３：１４００ｍｍ／ｍｍ2 、パラメーＳ４：１８００ｍｍ／ｍｍ2 ）として、ドライエッチング用ガスの流量とゲート電極パターンのＣＤロスとの関係を実験により求めた結果を示すグラフである。ここで、図４に示す実験結果は、エッチングガスとして、ＨＢｒ及びＣｌ2 と、Ｈｅ等の冷却ガスとの混合ガスを用いると共に、該混合ガスのうちＨＢｒのガス流量を可変とすることによって得られたものである。
【００６５】
図４に示すように、ＨＢｒガス流量が同じであっても単位面積当たりのゲート電極周縁長が異なると、それに伴ってゲート電極パターンのＣＤロスも異なってくる。一方、単位面積当たりのゲート電極周縁長のどんな値に対しても、ＨＢｒガス流量を変えていくと、特定の流量でＣＤロスをほぼ０にすることができる。
【００６６】
従って、第３の実施形態に係る半導体集積回路装置の製造方法では、予め、各半導体集積回路装置の回路パターンにおける単位面積当たりのゲート電極周縁長を求めておくと同時に、図４に示すようなドライエッチング条件とＣＤロスとの関係を実験的に求めておく。そして、求められた単位面積当たりのゲート電極周縁長に対して、ゲート電極パターンのＣＤロスが設計上許容される程度において実質的に０となるようなドライエッチング条件（図４ではＨＢｒガス流量）、言い換えると、ゲート電極パターンの寸法が設計上決定された目標寸法と等しくなるようなドライエッチング条件を選択して、ゲート電極となるポリシリコン膜に対してドライエッチングを行なう。
【００６７】
ところで、例えばメモリ回路とロジック回路とが搭載された複数品種の半導体集積回路装置の製造において、品種毎に加工パターンの目標寸法は同一であるがレイアウトが大きく異なる場合に、以上に説明した方法を用いることによって、原則的には、レイアウトに関わりなく正確なパターンエッチングを実行することができる。しかしながら、実際には、レイアウトの異なる品種毎にドライエッチング条件を求めることは、つまり、ドライエッチング条件を品種毎に変えることは量産性の点では好ましくない。
【００６８】
そこで、本実施形態において、単位面積当たりのゲート電極周縁長を複数の範囲に区分して、各範囲の単位面積当たりのゲート電極周縁長に対してそれぞれ１つのドライエッチング条件を設定するようにしてもよい。
【００６９】
［表１］は、ポリシリコンゲート電極パターンをドライエッチングにより形成する際における、単位面積当たりのゲート電極周縁長の各範囲に対するドライエッチング工程の最適条件を示している。
【００７０】
【表１】
2004165675.tif 000003
［表１］に示すように、単位面積当たりのゲート電極周縁長を複数の範囲に区切って、各範囲毎に異なるドライエッチング条件（具体的には異なるＨＢｒガス流量）が適用されている。［表１］に示すドライエッチング条件を用いた場合、図４との対応関係から明らかなように、単位面積当たりのゲート電極周縁長の各範囲（Ｓ１〜Ｓ４）に対してゲート電極パターンのＣＤロスがほぼ０±０．００２μｍ以内の小さい値に収まっている。これにより、０．１μｍ以下の設計ルールのデバイスの製造においても十分なパターン精度を得ることができる。
【００７１】
すなわち、第３の実施形態によると、単位面積当たりのゲート電極周縁長に応じて、ゲート電極となるポリシリコン膜に対するドライエッチングの条件を調整しながらポリシリコン膜に対してドライエッチングを行なうため、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、ゲート電極パターンの寸法を常に所定値と等しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極の加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００７２】
また、第３の実施形態によると、単位面積当たりのゲート電極周縁長を複数の範囲に区分して、各範囲に対してそれぞれ１つのドライエッチング条件を設定するため、ドライエッチング条件を品種毎に変える場合と比べて、ドライエッチング条件の調整を簡単に行なえる。
【００７３】
尚、第３の実施形態においては、ポリシリコンゲート電極を形成するためのドライエッチングにおいてＨＢｒガス流量の調整によってゲート電極パターンのＣＤロスを制御したが、これに代えて、全てのエッチングガスの総流量、エッチングガス圧力、又はドライエッチング装置のＲＦパワー等を調整することによっても最適なドライエッチング条件を設定することが可能である。
【００７４】
また、第３の実施形態において、例えばリソグラフィー工程で光反射防止膜となる有機塗布膜を、ゲート電極となるポリシリコン膜上に形成する場合、或いは、例えばＣＶＤ（Chemical Vapor Deposition ）法によってハードマスクとなるシリコン酸化膜等を、ゲート電極となるポリシリコン膜上に形成する場合等においては、ポリシリコン膜に対するエッチング条件に代えて、前述の有機塗布膜又はＣＶＤシリコン酸化膜等に対するエッチング条件を調整してもよい。
【００７５】
また、第３の実施形態において、ゲート電極加工を対象としたが、これに限られず、他のライン状パターンを有するレイヤーの微細加工、例えばメタル配線のエッチング加工、或いは、埋め込み配線用溝を形成するための絶縁膜のエッチング加工等を対象としても、同様の高い加工精度を達成することができる。
【００７６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路装置の製造方法について図面を参照しながら説明する。尚、第４の実施形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とする。
【００７７】
第３の実施形態においては、回路パターンを構成するライン状パターンの単位面積当たりの周縁長に応じてドライエッチング条件を調整した。それに対して、第４の実施形態の特徴は、回路パターンを構成するライン状パターンと対応するレジストパターンを、その寸法をライン状パターンの単位面積当たりの周縁長に応じて調整しながら形成することである。以下、ゲート電極パターンと対応するレジストパターンの寸法を調整することによって、半導体集積回路装置のマスクパターンレイアウトに対するゲート電極パターンの寸法依存性を抑制する場合を例として説明する。
【００７８】
具体的には、第４の実施形態においては、様々なレイアウトの回路が組み込まれた複数品種の半導体集積回路装置の製造においてポリシリコンゲート電極パターンをドライエッチングにより形成する時に、エッチングガスとして、ＨＢｒ及びＣｌ2 と、Ｈｅ等の冷却ガスとの混合ガスを用いると共に、該混合ガスのうちＨＢｒのガス流量を０．０７ＳＬＭに固定する。すなわち、第４の実施形態においては、ドライエッチング条件を、第３の実施形態の［表１］に示すレシピＮｏ．ＰＳ３のドライエッチング条件（標準的な条件）に固定する。このようにドライエッチング条件を固定した場合、例えば第３の実施形態の図４に示すように、マスクパターンレイアウトによってゲート電極パターンのＣＤロスの値が異なってくる。
【００７９】
従って、第４の実施形態に係る半導体集積回路装置の製造方法では、まず各半導体集積回路装置の回路パターンにおける単位面積当たりのゲート電極周縁長と、ゲート電極パターンのＣＤロスとの関係を求めておく。そして、求められたＣＤロスの大きさ、つまり単位面積当たりのゲート電極周縁長に依存して生じるパターン寸法変化を補償するように、ドライエッチングマスクとなるレジストパターンの寸法を例えば露光量等のフォトリソグラフィ条件により調整する。
【００８０】
［表２］は、ポリシリコンゲート電極パターンと対応するレジストパターンを形成して該レジストパターンを用いてドライエッチングを行なう際における、単位面積当たりのゲート電極周縁長の各範囲に対する、ゲート電極パターンのＣＤロス（Ａ）、フォトリソグラフィー工程での目標寸法（Ｂ）、及びドライエッチング後におけるゲート電極パターンの設計寸法（Ｃ）のそれぞれを示している。
【００８１】
【表２】
2004165675.tif 000004
［表２］において、ＣＤロス（Ａ）は［表１］に示すレシピＮｏ．ＰＳ３のドライエッチング条件を用いた場合の値である。また、目標寸法（Ｂ）は、前述のようにＣＤロス（Ａ）の大きさを考慮して調整されたレジストパターンの最適寸法である。また、本実施形態においては、設計寸法（Ｃ）を０．１５０μｍとしている。
【００８２】
ここで、
目標寸法（Ｂ）＝ＣＤロス（Ａ）＋設計寸法（Ｃ）
なる関係式が成立するので、該関係式を用いることによって、［表２］に示すような、目標寸法（Ｂ）、つまりレジストパターンの最適寸法の値を具体的に設定できる。逆に言うと、フォトリソグラフィー工程での目標寸法（Ｂ）を調整することにより、該調整分とＣＤロス（Ａ）とを相殺することが可能となる。
【００８３】
また、本実施形態で、設計寸法（Ｃ）が０．１５０μｍであり、ドライエッチング条件が［表１］に示すレシピＮｏ．ＰＳ３（ＨＢｒガス流量：０．０７ＳＬＭ）であることに着目して、例えば図４においてＨＢｒガス流量が０．０７ＳＬＭである場合の、単位面積当たりのゲート電極周縁長の各範囲（Ｓ１〜Ｓ４）に対応するＣＤロスを読むことによっても、フォトリソグラフィー工程での目標寸法（Ｂ）を簡単に設定することができる。尚、本実施形態において、ドライエッチング条件として［表１］に示すレシピＮｏ．ＰＳ３を用いているのは次の理由による。すなわち、［表２］から明らかなように、レシピＮｏ．ＰＳ３を用いると、ＣＤロス（Ａ）の大きさと対応する目標寸法（Ｂ）の調整量が、半導体集積回路装置の各品種で実現される様々な単位面積当たりのゲート電極周縁長に対して最も小さくなるからである。
【００８４】
以上に説明したように、第４の実施形態によると、ゲート電極パターンと対応するレジストパターンを、その寸法を単位面積当たりのゲート電極周縁長に応じて調整しながら形成するため、半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも、ゲート電極パターンの寸法を常に所定値と等しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても、ゲート電極の加工寸法をマスクパターンレイアウトと無関係に一定にできるので、動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００８５】
尚、第４の実施形態において、フォトリソグラフィー工程での目標寸法の調整、つまり、ゲート電極パターンと対応するレジストパターンの寸法の調整に関しては、例えばレジスト膜に対する露光における露光量を増減させる方法が最も簡便である。また、フォトマスク上における遮光パターン（例えばクロムパターン）等の寸法を補正してもよい。この場合、露光量を増減させる必要がなくなるので、製造工程の運用上有利になる。
【００８６】
また、第４の実施形態において、ゲート電極加工を対象としたが、これに限られず、他のライン状パターンを有するレイヤーの微細加工、例えばアルミニウム又は銅等からなるメタル配線の加工等を対象としても、同様の高い加工精度を達成することができる。
【００８７】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体集積回路装置の製造方法について図面を参照しながら説明する。尚、第５の実施形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とする。また、以下の説明では、ＤＲＡＭ等の繰り返しパターンを有するメモリの混載が可能なシステムＬＳＩにおけるゲート電極の形成方法を例とする。
【００８８】
図５（ａ）〜（ｄ）は、第５の実施形態に係る半導体集積回路装置の製造方法の各工程を示す断面図である。
【００８９】
まず、図５（ａ）に示すように、シリコン基板２１上に、ゲート絶縁膜となる厚さ５ｎｍ程度のシリコン酸化膜２２を形成した後、シリコン酸化膜２２上に、ゲート電極となる厚さ２００ｎｍ程度のポリシリコン膜２３を形成し、その後、ポリシリコン膜２３上に、リソグラフィー工程（図５（ｂ）参照）での光反射防止膜となる厚さ１００ｎｍ程度の有機塗布膜２４を形成する。
【００９０】
次に、図５（ｂ）に示すように、リソグラフィー技術を用いて、有機塗布膜２４上に、ライン状パターンを有するゲート電極２６（図５（ｄ）参照）と対応する最小線幅（ゲート電極の目標寸法）０．１５μｍのレジストパターン２５（厚さは６００ｎｍ程度）を形成する。
【００９１】
次に、図５（ｃ）に示すように、レジストパターン２５をマスクとして有機塗布膜２４に対してドライエッチングを行なう。
【００９２】
このとき、半導体集積回路装置がＤＲＡＭ非搭載品種である場合、例えば、圧力が１０Ｐａに設定されたチャンバー内に、ＳＯ2 ガスとＯ2 ガスとの混合ガスからなるエッチングガスを、ＳＯ2 ガスの流量：２０ｃｃ／ｍｉｎ、Ｏ2 ガスの流量：２０ｃｃ／ｍｉｎの流量比で導入すると共に、試料台に２００Ｗの高周波電力（ＲＦパワー）を印加して、ドライエッチングを行なう。また、半導体集積回路装置がＤＲＡＭ搭載品種である場合、例えば、圧力が１０Ｐａに設定されたチャンバー内に、ＳＯ2 ガスとＯ2 ガスとの混合ガスからなるエッチングガスを、ＳＯ2 ガスの流量：２５ｃｃ／ｍｉｎ、Ｏ2 ガスの流量：２０ｃｃ／ｍｉｎの流量比で導入すると共に、試料台に２００Ｗの高周波電力を印加して、ドライエッチングを行なう。尚、本実施形態においては、標準状態（０℃、１気圧）における１分間当たりの流量を用いてガス流量を表している。
【００９３】
すなわち、有機塗布膜２４に対するドライエッチング工程においては、ＤＲＡＭ搭載の有無によってエッチング条件を変更する。具体的には、ＤＲＡＭ搭載品種の場合、エッチングにより有機塗布膜２４に形成される側壁を保護する効果を有するＳＯ2 ガスの流量を、ＤＲＡＭ非搭載品種の場合の２０ｃｃ／ｍｉｎから２５ｃｃ／ｍｉｎへと増加させる。これにより、ＤＲＡＭが搭載されることによって有機塗布膜２４の側壁の面積が増大する場合にも、所望の単位面積当たりの側壁保護効果が得られるので、ＤＲＡＭ搭載の有無に関わらず有機塗布膜２４を所望の寸法（０．１５μｍ）を有するようにパターン化できる。
【００９４】
次に、レジストパターン２５又はパターン化された有機塗布膜２４をマスクとして、ポリシリコン膜２３に対してドライエッチングを行なった後、図５（ｄ）に示すように、レジストパターン２５及び有機塗布膜２４をアッシングにより除去して、ポリシリコン膜２３からなるゲート電極２６を形成する。このとき、ＤＲＡＭ搭載の有無に関わらず有機塗布膜２４が所望の寸法を有するようにパターン化されているので、ＣＤロスの発生を防止して所望の寸法（０．１５μｍ）を有するゲート電極２６を形成できる。
【００９５】
尚、ポリシリコン膜２３に対するドライエッチング工程においては、ＤＲＡＭ非搭載品種であってもＤＲＡＭ搭載品種であっても、例えば、圧力が２０Ｐａに設定されたチャンバー内に、Ｃｌ2 ガスとＨＢｒガスとの混合ガスからなるエッチングガスを、Ｃｌ2 ガスの流量：４０ｃｃ／ｍｉｎ、ＨＢｒガスの流量：８０ｃｃ／ｍｉｎの流量比で導入すると共に、試料台に３００Ｗの高周波電力を印加して、ドライエッチングを行なう。すなわち、ポリシリコン膜２３及び有機塗布膜２４のそれぞれに対するドライエッチング工程においては、異なる設備や条件を用いる。
【００９６】
以上に説明したように、第５の実施形態によると、ライン状パターンを有するゲート電極２６と対応するレジストパターン２５をマスクとして有機塗布膜２４に対してドライエッチングを行なう工程において、ＤＲＡＭ搭載の有無に応じてエッチング条件を変更する。具体的には、ＤＲＡＭ搭載品種の場合、ＤＲＡＭ非搭載品種の場合と比べて、エッチングにより有機塗布膜２４に形成される側壁を保護する効果を有するＳＯ2 ガスの流量を増加させる。このため、有機塗布膜２４の側壁の面積がＤＲＡＭ搭載により増大する場合にも、所望の単位面積当たりの側壁保護効果が得られるようにできるので、有機塗布膜２４を所望の寸法を有するようにパターン化できる。従って、パターン化された有機塗布膜２４をマスクとしてポリシリコン膜２３に対してドライエッチングを行なうことによって、所望の寸法を有するゲート電極２６を形成できる。すなわち、ＤＲＡＭ搭載の有無に伴うマスクパターンレイアウトの違いに起因するゲート電極２６の寸法ばらつきを確実に抑制でき、それによって精度の良いゲート電極加工を行なうことができる。
【００９７】
図６は、第５の実施形態に係る半導体集積回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種を製造した場合における、ＣＤロス（エッチング前のレジストパターンの寸法から完成したゲート電極の寸法を引いた値）とＤＲＡＭ占有面積率との関係を示している。
【００９８】
図６に示すように、第５の実施形態によると、ＤＲＡＭ搭載の有無に関わらず、ＣＤロスの発生を抑制して所望のゲート電極寸法である０．１５μｍを実現することができた。
【００９９】
図７は、比較例としてＤＲＡＭ搭載の有無に関わらず同一のエッチング条件を用いて、ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種を製造した場合における、ＣＤロスとＤＲＡＭ占有面積率との関係を示している。
【０１００】
図７に示すように、比較例によると、ＤＲＡＭ非搭載品種ではＣＤロスの発生を抑制できる一方、ＤＲＡＭ搭載品種では平均約＋０．０１３μｍのＣＤロスが発生している。
【０１０１】
尚、第５の実施形態において、ＤＲＡＭ搭載の有無に応じて有機塗布膜２４のエッチング条件（具体的には有機塗布膜２４の側壁を保護する効果を有するＳＯ2 ガスの流量）を変更する一方、ＤＲＡＭ搭載の有無に関わらずポリシリコン膜２３のエッチング条件を共通にしたが、これに代えて、ＤＲＡＭ搭載の有無に関わらず有機塗布膜２４のエッチング条件を共通にする一方、ＤＲＡＭ搭載の有無に応じてポリシリコン膜２３のエッチング条件を変更してもよい。このとき、例えばポリシリコン膜２３の側壁を保護する効果を有するエッチング反応生成物（ＳｉＢｒ4 等）を側壁保護膜として形成するためのＨＢｒガスの流量を、ＤＲＡＭ搭載の有無に応じて変更してもよい。また、ゲート電極構造として、ポリシリコン膜上にシリコン酸化膜等が形成された構造を採用する場合には、該シリコン酸化膜のエッチング条件を変更することによって、ＤＲＡＭ搭載の有無に起因するゲート電極の寸法ばらつきを抑制してもよい。
【０１０２】
また、第５の実施形態において、ＤＲＡＭ搭載の有無に応じてエッチング条件を変更したが、これに代えて、ＤＲＡＭ占有面積率に応じてエッチング条件を細かに変更してもよい。
【０１０３】
また、第５の実施形態において、ゲート電極の形成を対象としたが、これに限られず他のライン状パターン、例えばメタル配線等の形成を対象としてもよい。
【０１０４】
また、第５の実施形態において、ＤＲＡＭ等のメモリの搭載が可能なシステムＬＳＩを対象としたが、これに限られず、複数の半導体素子が繰り返しパターンを有するように配列されてなる他の素子群の搭載が可能なシステムＬＳＩを対象としてもよい。
【０１０５】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体集積回路装置の製造方法について図面を参照しながら説明する。尚、第６の実施形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えており、製造工程の少なくとも一部が共通する複数の半導体集積回路装置を製造するための半導体集積回路装置の製造方法を前提とする。また、以下の説明では、ＤＲＡＭ等の繰り返しパターンを有するメモリの混載が可能なシステムＬＳＩにおけるゲート電極の形成方法を例とする。さらに、第６の実施形態に係る半導体集積回路装置の製造方法の各工程を示す断面図を、第５の実施形態と同様に、図５（ａ）〜（ｄ）に示す。
【０１０６】
第６の実施形態が第５の実施形態と異なっている点は次の通りである。すなわち、第５の実施形態では、ライン状パターンを有するゲート電極２６と対応するレジストパターン２５をマスクとして有機塗布膜２４に対してドライエッチングを行なう工程（図５（ｃ）、（ｄ）参照）において、ＤＲＡＭ搭載の有無に応じてエッチング条件を変更した。それに対して、第６の実施形態では、レジストパターン２５を形成する工程（図５（ｂ）参照）において、ＤＲＡＭ占有面積率に応じてレジストパターン２５の寸法を変更する。
【０１０７】
具体的には、第６の実施形態においては、例えば図７に示すような、ＣＤロス（エッチング前のレジストパターンの寸法から完成したゲート電極の寸法を引いた値）とＤＲＡＭ占有面積率との関係を予め取得しておくことにより、例えば下式
（レジストパターンの寸法）
＝（ＤＲＡＭ占有面積率と対応するＣＤロスの予測値）
＋（ゲート電極の目標寸法）
を用いてレジストパターンの寸法を設定する。
【０１０８】
図７に示すように、ＤＲＡＭ占有面積率が大きくなるに従ってＣＤロスが増大するので、上式によると、ＤＲＡＭ占有面積率が大きくなるに従ってレジストパターン２５の寸法を大きくすることになる。このようにすると、第６の実施形態では次のような効果が得られる。すなわち、レジストパターン２５をマスクとして用いたエッチングによりポリシリコン膜２３又は有機塗布膜２４に形成される側壁の面積がＤＲＡＭ占有面積率の増加により増大して、単位面積当たりの側壁保護効果が減少する場合にも、該側壁保護効果の減少分を、レジストパターン２５の寸法の調整により補うことができる。従って、ＤＲＡＭ占有面積率の違いに伴うマスクパターンレイアウトの違いに起因するゲート電極２６の寸法ばらつきを確実に抑制でき、それによって精度の良いゲート電極加工を行なうことができる。
【０１０９】
［表３］は、第６の実施形態に係る半導体集積回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種を製造する場合における、目標寸法０．１５μｍのゲート電極を形成するためのレジストパターンの寸法を示している。尚、［表３］においては、参考のため、各ＤＲＡＭ占有面積率と対応するＣＤロスの予測値を示している。
【０１１０】
【表３】
2004165675.tif 000005
レジストパターン２５の寸法を［表３］に示すように設定することによって、第６の実施形態において、ＤＲＡＭ占有面積率に関わらず、所望のゲート電極寸法である０．１５μｍを実現することができた。
【０１１１】
尚、第６の実施形態において、ＤＲＡＭ占有面積率に応じてレジストパターン２５の寸法を変更したが、これに代えて、ＤＲＡＭ搭載の有無に応じてレジストパターン２５の寸法を粗く変更してもよい。
【０１１２】
また、第６の実施形態において、レジストパターン２５の寸法を調整する具体的な方法として、例えば、露光量を調整する方法、又はレチクル上のマスクパターン寸法を調整する方法等を用いてもよい。
【０１１３】
また、第６の実施形態において、ゲート電極の形成を対象としたが、これに限られず他のライン状パターン、例えばメタル配線等の形成を対象としてもよい。
【０１１４】
また、第６の実施形態において、ＤＲＡＭ等のメモリの搭載が可能なシステムＬＳＩを対象としたが、これに限られず、複数の半導体素子が繰り返しパターンを有するように配列されてなる他の素子群の搭載が可能なシステムＬＳＩを対象としてもよい。
【産業上の利用可能性】
【０１１５】
本発明は、半導体集積回路装置の製造方法に関し、ＤＲＡＭ等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬＳＩにおけるＭＯＳ型トランジスタのゲート電極等のライン状パターンの形成に適用した場合に特に有用である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施形態に係る半導体集積回路装置におけるダミーパターン挿入前の回路パターンのレイアウトの一例を示す図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置におけるダミーパターン挿入後の回路パターンのレイアウトの一例を示す図である。
【図３】（ａ）は本発明の第２の実施形態に係る半導体集積回路装置の製造方法における、ポリシリコンゲート電極パターンを形成するためのリソグラフィー工程でのパターン露光ショットマップの一例を示す図であり、（ｂ）は該リソグラフィー工程で用いられるダミーパターンの一例を示す図である。
【図４】複数品種の半導体集積回路装置の製造においてポリシリコンゲート電極パターンをドライエッチングにより形成する時に、チップ上における単位面積当たりのゲート電極周縁長をパラメータとして、ドライエッチング用ガスの流量とゲート電極パターンのＣＤロスとの関係を実験により求めた結果を示す図である。
【図５】（ａ）〜（ｄ）は本発明の第５又は第６の実施形態に係る半導体集積回路装置の製造方法の各工程を示す断面図である。
【図６】本発明の第５の実施形態に係る半導体集積回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種を製造した場合における、ＣＤロスとＤＲＡＭ占有面積率との関係を示す図である。
【図７】比較例としてＤＲＡＭ搭載の有無に関わらず同一のエッチング条件を用いて、ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種を製造した場合における、ＣＤロスとＤＲＡＭ占有面積率との関係を示す図である。
【図８】同一のゲート電極加工プロセスを用いて、ＤＲＡＭが搭載されたＤＲＡＭ搭載品種、及びＤＲＡＭ非搭載品種をそれぞれ製造した場合における、ＣＤロスの頻度分布を示す図である。
【図９】ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種における、単位面積当たりのゲート電極周縁長とＤＲＡＭ占有面積率との関係を示す図である。
【図１０】様々な品種における、単位面積当たりのゲート電極周縁長とＣＤロスとの関係を示す図である。
【符号の説明】
【０１１７】
１    活性領域パターン
２    ゲート電極パターン
３    空き領域
４    ゲート電極ダミーパターン
１０    ウェハ
１１    第１の露光領域
１２    第２の露光領域
１３    ダミーパターン
２１    シリコン基板
２２    シリコン酸化膜
２３    ポリシリコン膜
２４    有機塗布膜
２５    レジストパターン
２６    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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