(57)【要約】【課題】双方向に耐圧を保持でき、かつ信頼性の高い半導体装置及びその製造方法、並びに半導体基板及びその製造方法を得る。【解決手段】Ｎ-型シリコン基板１は、互いに対向する底面及び上面を有している。Ｎ-型シリコン基板１の底面内には、Ｐ型不純物の拡散によって、高濃度のＰ型不純物拡散層３が全面的に形成されている。また、Ｎ-型シリコン基板１の上面内には、Ｐ型不純物の拡散によって、Ｐ型分離領域２が部分的に形成されている。Ｐ型分離領域２は、Ｐ型不純物拡散層３の上面に達する底面を有している。また、Ｎ-型シリコン基板１の上面側から眺めた場合、Ｐ型分離領域２は、Ｎ-型シリコン基板１の一部分であるＮ-領域１ａを取り囲んで形成されている。そして、Ｐ型分離領域２によって取り囲まれた上記Ｎ-領域１ａが、Ｎ-型シリコン基板１の素子形成領域として規定される。【選択図】        図２
2004165619.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１主面及び第２主面を有する、第１導電型の基板と、
不純物の拡散によって前記第１主面内に形成された、前記第１導電型とは異なる第２導電型の不純物拡散層と、
不純物の拡散によって前記第２主面内に部分的に形成され、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定される、半導体基板。
【請求項２】
前記不純物拡散層の厚みは、前記第２主面からの前記不純物拡散領域の深さに略等しい、請求項１に記載の半導体基板。
【請求項３】
前記第１主面から前記基板の内部方向に向かっての前記不純物拡散層の不純物濃度分布は、前記第２主面から前記基板の内部方向に向かっての前記不純物拡散領域の不純物濃度分布に略等しい、請求項１に記載の半導体基板。
【請求項４】
前記不純物拡散層の厚みは、前記第２主面からの前記不純物拡散領域の深さよりも薄い、請求項１に記載の半導体基板。
【請求項５】
（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板、（ｂ）不純物の拡散によって前記第１主面内に形成された、前記第１導電型とは異なる第２導電型の不純物拡散層、及び（ｃ）不純物の拡散によって前記第２主面内に部分的に形成され、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域とを備え、前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定される半導体基板と、
前記素子形成領域内において、前記第２主面内に部分的に形成された、前記第２導電型の第１の不純物領域と
を備える、半導体装置。
【請求項６】
前記第１の不純物領域内において、前記第２主面内に部分的に形成された、前記第１導電型の第２の不純物領域をさらに備え、
前記第１の不純物領域は、トランジスタのベースとして機能し、
前記第２の不純物領域は、前記トランジスタのエミッタとして機能し、
前記不純物拡散層は、前記トランジスタのコレクタとして機能する、請求項５に記載の半導体装置。
【請求項７】
前記第２の不純物領域と前記基板の前記第１導電型の部分との間に位置する前記第１の不純物領域の上方において、ゲート絶縁膜を挟んで前記第２主面上に形成されたゲート電極をさらに備える、請求項６に記載の半導体装置。
【請求項８】
前記基板の前記第１導電型の部分内に形成された局所ライフタイム領域をさらに備える、請求項６又は７に記載の半導体装置。
【請求項９】
前記局所ライフタイム領域は、前記基板の前記第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって形成された第１の局所ライフタイム領域を有する、請求項８に記載の半導体装置。
【請求項１０】
前記局所ライフタイム領域は、前記第１の局所ライフタイム領域よりも前記不純物拡散層側にヘリウムを注入することによって形成された第２の局所ライフタイム領域をさらに有する、請求項９に記載の半導体装置。
【請求項１１】
前記第１主面上に形成され、前記不純物拡散層に接触する第１の主電極と、
前記第２主面上に形成され、前記第１及び第２の不純物領域に接触する第２の主電極と
をさらに備える、請求項６〜１０のいずれか一つに記載の半導体装置。
【請求項１２】
（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板、（ｂ）前記第１主面内に形成され、トランジスタのコレクタとして機能する、前記第１導電型とは異なる第２導電型の不純物拡散層、及び（ｃ）前記第２主面内に部分的に形成され、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域とを備え、前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定される半導体基板と、
前記素子形成領域内において前記第２主面内に部分的に形成され、前記トランジスタのベースとして機能する、前記第２導電型の第１の不純物領域と、
前記第１の不純物領域内において前記第２主面内に部分的に形成され、前記トランジスタのエミッタとして機能する、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域と前記基板の前記第１導電型の部分との間に位置する前記第１の不純物領域の上方において、ゲート絶縁膜を挟んで前記第２主面上に形成されたゲート電極と、
前記基板の前記第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって形成された第１の局所ライフタイム領域と
を備える、半導体装置。
【請求項１３】
前記基板の前記第１導電型の部分内において、前記第１の局所ライフタイム領域よりも前記不純物拡散層側にヘリウムを注入することによって形成された第２の局所ライフタイム領域をさらに備える、請求項１２に記載の半導体装置。
【請求項１４】
（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、
（ｂ）前記第１主面から前記基板内に第１の不純物を拡散することによって、前記第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、
（ｃ）前記第２主面の一部から前記基板内に第２の不純物を拡散することによって、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域を形成する工程と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定される、半導体基板の製造方法。
【請求項１５】
前記工程（ｂ）は、
（ｂ−１）前記第１の不純物を含有する膜を、前記第１主面上に形成する工程と、
（ｂ−２）前記第１の不純物を前記膜から前記基板内に拡散させる工程と
を有する、請求項１４に記載の半導体基板の製造方法。
【請求項１６】
前記工程（ｃ）は、
（ｃ−１）前記第２主面上に第１の膜を部分的に形成する工程と、
（ｃ−２）前記第２の不純物を含有する第２の膜を、前記第１の膜を覆って前記第２主面上に形成する工程と、
（ｃ−３）前記第２の不純物を前記第２の膜から前記基板内に拡散させる工程と
を有する、請求項１４に記載の半導体基板の製造方法。
【請求項１７】
前記工程（ｂ）は、
（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、
（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｃ）は、
（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、
（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、
（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行される、請求項１４に記載の半導体基板の製造方法。
【請求項１８】
いずれも前記工程（ｂ）及び前記工程（ｃ）よりも前に実行され、
（ｄ）前記基板の表面を酸化することにより、前記第１主面上に第１の酸化膜を全面的に形成するとともに、前記第２主面上に第２の酸化膜を全面的に形成する工程と、
（ｅ）前記第１の酸化膜を全面的に除去する工程と、
（ｆ）前記第２の酸化膜を部分的に除去する工程と
をさらに備え、
前記工程（ｂ）は、
（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、
（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｃ）は、
（ｃ−１）前記第２の不純物を含有する第２の膜を、前記第２の酸化膜を覆って前記第２主面上に形成する工程と、
（ｃ−２）前記第２の不純物を前記第２の膜から前記基板内に拡散させる工程と
を有する、請求項１４に記載の半導体基板の製造方法。
【請求項１９】
（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、
（ｂ）前記第１主面から前記基板内に第１の不純物を拡散することによって、前記第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、
（ｃ）前記第２主面の一部から前記基板内に第２の不純物を拡散することによって、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域を形成する工程と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、
（ｄ）前記素子形成領域内において、前記第２導電型の第１の不純物領域を前記第２主面内に部分的に形成する工程と、
（ｅ）前記第１の不純物領域内において、前記第１導電型の第２の不純物領域を、前記第２主面内に部分的に形成する工程と、
（ｆ）前記第２の不純物領域と前記基板の前記第１導電型の部分との間に位置する前記第１の不純物領域の上方において、ゲート絶縁膜を挟んで前記第２主面上にゲート電極を形成する工程と
をさらに備え、
前記第１の不純物領域は、トランジスタのベースとして機能し、
前記第２の不純物領域は、前記トランジスタのエミッタとして機能し、
前記不純物拡散層は、前記トランジスタのコレクタとして機能する、半導体装置の製造方法。
【請求項２０】
（ｇ）前記不純物拡散層に接触する第１の主電極を、前記第１主面上に形成する工程と、
（ｈ）前記第１及び第２の不純物領域に接触する第２の主電極を、前記第２主面上に形成する工程と
をさらに備える、請求項１９に記載の半導体装置の製造方法。
【請求項２１】
（ｉ）前記工程（ｇ）よりも前に実行され、前記第１主面側から前記基板を所定膜厚だけ研磨することにより、前記不純物拡散層を薄膜化する工程をさらに備える、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
（ｊ）前記工程（ｉ）よりも後に実行され、前記第１主面側から前記不純物拡散層を通過して前記基板の前記第１導電型の部分内に不純物を注入することにより、局所ライフタイム領域を形成する工程をさらに備える、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
（ｋ）前記第１主面側から前記不純物拡散層を通過して、前記基板の前記第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって、第１の局所ライフタイム領域を形成する工程をさらに備える、請求項１９〜２１のいずれか一つに記載の半導体装置の製造方法。
【請求項２４】
（ｌ）前記第１の局所ライフタイム領域よりも前記不純物拡散層側にヘリウムを注入することによって、第２の局所ライフタイム領域を形成する工程をさらに備える、請求項２３に記載の半導体装置の製造方法。
【請求項２５】
（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、
（ｂ）トランジスタのコレクタとして機能し、前記第１導電型とは異なる第２導電型の不純物拡散層を、前記第１主面内に形成する工程と、
（ｃ）前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域を、前記第２主面内に部分的に形成する工程と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、
（ｄ）前記素子形成領域内において、前記トランジスタのベースとして機能し、前記第２導電型の第１の不純物領域を、前記第２主面内に部分的に形成する工程と、
（ｅ）前記第１の不純物領域内において、前記トランジスタのエミッタとして機能し、前記第１導電型の第２の不純物領域を、前記第２主面内に部分的に形成する工程と、
（ｆ）前記第２の不純物領域と前記基板の前記第１導電型の部分との間に位置する前記第１の不純物領域の上方において、ゲート絶縁膜を挟んで前記第２主面上にゲート電極を形成する工程と、
（ｇ）前記第１主面側から前記不純物拡散層を通過して、前記基板の前記第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって、第１の局所ライフタイム領域を形成する工程と
をさらに備える、半導体装置の製造方法。
【請求項２６】
（ｈ）前記基板の前記第１導電型の部分内において、前記第１の局所ライフタイム領域よりも前記不純物拡散層側にヘリウムを注入することによって、第２の局所ライフタイム領域を形成する工程をさらに備える、請求項２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワー半導体装置に用いられる半導体基板及びその製造方法並びに、該半導体基板を用いた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、三相電圧源が双方向スイッチによって直接スイッチングされる方式の、いわゆるＡＣマトリクスコンバータと呼ばれる電力回路が提案されている。そして、ＡＣマトリクスコンバータに用いられる双方向スイッチとして、双方向に耐圧を有するパワーデバイスが要求されている。その一つとして、双方向に耐圧を保持できるＩＧＢＴが発表された（非特許文献１参照）。
【０００３】
また、ヘリウム又はプロトンを照射することによって局所ライフタイム領域を形成する技術が、下記特許文献１に開示されている。
【０００４】
【非特許文献１】
M.Takei,Y.Harada,and K.Ueno、600V-IGBT with Reverse Blocking Capability、Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs,Osaka
【特許文献１】
特開２００２−７６０１７号公報
【０００５】
【発明が解決しようとする課題】
しかし、上記文献１に記載されたＩＧＢＴでは、メサ構造と呼ばれる溝を基板表面からコレクタＰ層まで掘り、電界を緩和するための物質を溝の内部に形成することで、耐圧が保持されている。この方法は既存のトライアック等でも採用されているが、信頼性が低いという問題がある。
【０００６】
また、上記文献２ではヘリウム及びプロトンが同等に扱われているが、基板内へのプロトンの注入深さ次第では、プロトンのドナー化に起因して逆方向耐圧が低下するという問題がある。
【０００７】
本発明はかかる問題を解決するために成されたものであり、双方向に耐圧を保持でき、かつ信頼性の高い半導体装置及びその製造方法を得ること、並びに、該半導体装置に用いられる半導体基板及びその製造方法を得ることを目的とするものである。
【０００８】
【課題を解決するための手段】
第１の発明に係る半導体基板は、互いに対向する第１主面及び第２主面を有する、第１導電型の基板と、不純物の拡散によって第１主面内に形成された、第１導電型とは異なる第２導電型の不純物拡散層と、不純物の拡散によって第２主面内に部分的に形成され、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定されるものである。
【０００９】
第２の発明に係る半導体装置は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板、（ｂ）不純物の拡散によって第１主面内に形成された、第１導電型とは異なる第２導電型の不純物拡散層、及び（ｃ）不純物の拡散によって第２主面内に部分的に形成され、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定される半導体基板と、素子形成領域内において、第２主面内に部分的に形成された、第２導電型の第１の不純物領域とを備えるものである。
【００１０】
第３の発明に係る半導体装置は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板、（ｂ）第１主面内に形成され、トランジスタのコレクタとして機能する、第１導電型とは異なる第２導電型の不純物拡散層、及び（ｃ）第２主面内に部分的に形成され、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定される半導体基板と、素子形成領域内において第２主面内に部分的に形成され、トランジスタのベースとして機能する、第２導電型の第１の不純物領域と、第１の不純物領域内において第２主面内に部分的に形成され、トランジスタのエミッタとして機能する、第１導電型の第２の不純物領域と、第２の不純物領域と基板の第１導電型の部分との間に位置する第１の不純物領域の上方において、ゲート絶縁膜を挟んで第２主面上に形成されたゲート電極と、基板の第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって形成された第１の局所ライフタイム領域とを備えるものである。
【００１１】
第４の発明に係る半導体基板の製造方法は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、（ｂ）第１主面から基板内に第１の不純物を拡散することによって、第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、（ｃ）第２主面の一部から基板内に第２の不純物を拡散することによって、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域を形成する工程とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定されるものである。
【００１２】
第５の発明に係る半導体装置の製造方法は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、（ｂ）第１主面から基板内に第１の不純物を拡散することによって、第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、（ｃ）第２主面の一部から基板内に第２の不純物を拡散することによって、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域を形成する工程とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、（ｄ）素子形成領域内において、第２導電型の第１の不純物領域を第２主面内に部分的に形成する工程と、（ｅ）第１の不純物領域内において、第１導電型の第２の不純物領域を、第２主面内に部分的に形成する工程と、（ｆ）第２の不純物領域と基板の第１導電型の部分との間に位置する第１の不純物領域の上方において、ゲート絶縁膜を挟んで第２主面上にゲート電極を形成する工程とをさらに備え、第１の不純物領域は、トランジスタのベースとして機能し、第２の不純物領域は、トランジスタのエミッタとして機能し、不純物拡散層は、トランジスタのコレクタとして機能するものである。
【００１３】
第６の発明に係る半導体装置の製造方法は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、（ｂ）トランジスタのコレクタとして機能し、第１導電型とは異なる第２導電型の不純物拡散層を、第１主面内に形成する工程と、（ｃ）不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域を、第２主面内に部分的に形成する工程とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、（ｄ）素子形成領域内において、トランジスタのベースとして機能し、第２導電型の第１の不純物領域を、第２主面内に部分的に形成する工程と、（ｅ）第１の不純物領域内において、トランジスタのエミッタとして機能し、第１導電型の第２の不純物領域を、第２主面内に部分的に形成する工程と、（ｆ）第２の不純物領域と基板の第１導電型の部分との間に位置する第１の不純物領域の上方において、ゲート絶縁膜を挟んで第２主面上にゲート電極を形成する工程と、（ｇ）第１主面側から不純物拡散層を通過して、基板の第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって、第１の局所ライフタイム領域を形成する工程とをさらに備えるものである。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体基板の構造を示す上面図であり、図２は、図１に示したラインＸ１−Ｘ１に沿った位置に関する断面構造を示す断面図である。図２を参照して、Ｎ-型シリコン基板１は、互いに対向する底面及び上面を有している。Ｎ-型シリコン基板１の底面内には、Ｐ型不純物の拡散によって、高濃度のＰ型不純物拡散層３が全面的に形成されている。また、Ｎ-型シリコン基板１の上面内には、Ｐ型不純物の拡散によって、Ｐ型分離領域２が部分的に形成されている。Ｐ型分離領域２は、Ｐ型不純物拡散層３の上面に達する底面を有している。また、図１を参照して、Ｎ-型シリコン基板１の上面側から眺めた場合、Ｐ型分離領域２は、Ｎ-型シリコン基板１の一部分であるＮ-領域１ａを取り囲んで形成されている。そして、Ｐ型分離領域２によって取り囲まれた上記Ｎ-領域１ａが、Ｎ-型シリコン基板１の素子形成領域として規定される。
【００１５】
図３〜６は、本実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。図３を参照して、まず、Ｎ-型シリコン基板１を準備する。次に、熱酸化法によって、シリコン酸化膜４を、Ｎ-型シリコン基板１の上面上に全面的に形成する。
【００１６】
図４を参照して、次に、ボロン等のＰ型不純物を含有する物質（例えば絶縁膜）４９を、Ｎ-型シリコン基板１の底面上に全面的に塗布する。その後、熱処理を行うことにより、物質４９に含まれているＰ型不純物をＮ-型シリコン基板１内に導入及び熱拡散させる。これによって、Ｎ-型シリコン基板１の底面内にＰ型不純物拡散層３が形成される。その後、シリコン酸化膜４及び物質４９を除去する。なお、Ｐ型不純物を熱拡散する際の熱処理の温度や時間を調整することにより、Ｎ-型シリコン基板１の底面からのＰ型不純物拡散層３の深さを任意に設定することができる。
【００１７】
図５を参照して、次に、熱酸化法によって、シリコン酸化膜５を、Ｎ-型シリコン基板１の上面上及び底面上に全面的に形成する。次に、Ｎ-型シリコン基板１の上面上に形成されているシリコン酸化膜５を、写真製版法及びエッチング法によって部分的に除去する。これにより、開孔部５ａが形成されてＮ-型シリコン基板１の上面の一部が露出する。
【００１８】
図６を参照して、次に、ボロン等のＰ型不純物を含有する物質（例えば絶縁膜）５０を、シリコン酸化膜５を覆ってＮ-型シリコン基板１の上面上に塗布する。開孔部５ａが形成されている部分において、物質５０はＮ-型シリコン基板１の上面に接触する。その後、熱処理を行うことにより、物質５０とＮ-型シリコン基板１とが互いに接触している部分において、物質５０に含まれているＰ型不純物をＮ-型シリコン基板１内に導入及び熱拡散させる。これによって、Ｎ-型シリコン基板１の上面内にＰ型分離領域２が形成される。その後、シリコン酸化膜５及び物質５０を除去することにより、図２に示した半導体基板が得られる。
【００１９】
このように本実施の形態１に係る半導体基板及びその製造方法によると、Ｎ-型シリコン基板１の底面内に高濃度のＰ型不純物拡散層３を形成した後に、Ｎ-型シリコン基板１の上面内にＰ型分離領域２が形成される。従って、Ｐ型不純物拡散層３が、Ｐ型分離領域２を形成する際のダメージに対するゲッタリングサイトとして機能するため、Ｐ型分離領域２の形成に起因する欠陥が低減又は除去された半導体基板を得ることができる。
【００２０】
以下、この効果について具体的に検証する。図７，８は、本実施の形態１に係る半導体基板及びその製造方法の効果を説明するための図である。図７は、Ｐ型不純物拡散層３を形成することなくＰ型分離領域２を形成した場合の例であり、図８は、Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成した場合の例である。
【００２１】
膜厚８００μｍのＦＺウェハの上面内に、Ｐ型分離領域２を深さ約２５０μｍで形成する。次に、１１００℃以上で６０分程度の熱処理を行う。次に、ウェハをへき開した後、ジルトル液を用いたエッチングによって欠陥を顕在化する。このようにして得られた試料を顕微鏡を用いて観察した結果が、図７に示されている。図７に示すように、ウェハ内には、ＯＳＦ（Oxide Stacking Fault）と思われる欠陥１０が多数発生している。また、このウェハを用いてＩＧＢＴを作成したところ、耐圧測定時の漏れ電流が非常に大きく、特に高温（１２５℃）状態では漏れ電流がさらに大きくなって、ＩＧＢＴは正常に動作しなかった。
【００２２】
一方、ＦＺウェハの底面内にＰ型不純物拡散層３を形成した後に、Ｐ型分離領域２を深さ約１８０μｍで形成し、上記と同様の観察を行った結果が、図８に示されている。図８に示すように、ウェハ内に欠陥１０は発生していない。また、このウェハを用いてＩＧＢＴを作成したところ、耐圧測定時の漏れ電流は、Ｐ型不純物拡散層３を形成しない場合と比較して大幅に低減された。
【００２３】
実施の形態２．
図９〜１１は、本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。図９を参照して、まず、Ｎ-型シリコン基板１を準備する。次に、熱酸化法によって、シリコン酸化膜１５を、Ｎ-型シリコン基板１の上面上及び底面上に全面的に形成する。
【００２４】
図１０を参照して、次に、Ｎ-型シリコン基板１の上面上に形成されているシリコン酸化膜１５を、写真製版法及びエッチング法によって部分的に除去する。これにより、開孔部１５ａが形成されてＮ-型シリコン基板１の上面の一部が露出する。また、Ｎ-型シリコン基板１の底面上に形成されているシリコン酸化膜１５を、エッチング法によって全面的に除去する。これにより、Ｎ-型シリコン基板１の底面が露出する。
【００２５】
図１１を参照して、次に、ボロン等のＰ型不純物を含有する物質５０を、シリコン酸化膜１５を覆ってＮ-型シリコン基板１の上面上に、及び、Ｎ-型シリコン基板１の底面上に、それぞれ塗布する。その後、熱処理を行うことにより、物質５０とＮ-型シリコン基板１とが互いに接触している部分において、物質５０に含まれているＰ型不純物をＮ-型シリコン基板１内に導入及び熱拡散させる。これによって、Ｎ-型シリコン基板１の上面内にＰ型分離領域２が形成されるとともに、Ｎ-型シリコン基板１の底面内にＰ型不純物拡散層３が形成される。その後、シリコン酸化膜１５及び物質５０を除去することにより、図２に示した半導体基板が得られる。
【００２６】
図１２は、本実施の形態２に係る半導体基板の製造方法によって作成された半導体基板を対象とした、ＳＲ（Spreading Resistance）評価の結果を示す図である。横軸はＮ-型シリコン基板１の上面からの深さＤ（μｍ）であり、縦軸は、濃度Ｎ（ｃｍ-3）、比抵抗ρ（Ω・ｃｍ）、及び抵抗Ｒ（Ω）である。図１２では、膜厚３５０μｍの半導体基板のうち、Ｎ-型シリコン基板１の上面から深さ２４０μｍまでの領域を抽出して、ＳＲ評価の結果を示している。
【００２７】
図１２を参照すると、半導体基板の膜厚の中央付近の深さ（１７５μｍ）を中心として、濃度Ｎ、比抵抗ρ、及び抵抗Ｒの各特性がほぼ左右対称となっていることが分かる。即ち、本実施の形態２に係る半導体基板では、Ｐ型不純物拡散層３の厚みは、Ｎ-型シリコン基板１の上面からのＰ型分離領域２の深さに略等しい（ともに１７５μｍ）ことが分かる。また、濃度Ｎの特性に着目すれば、Ｎ-型シリコン基板１の底面から基板内部方向に向かってのＰ型不純物拡散層３の不純物濃度分布は、Ｎ-型シリコン基板１の上面から基板内部方向に向かってのＰ型分離領域２の不純物濃度分布に略等しくなっている。
【００２８】
このように本実施の形態２に係る半導体基板及びその製造方法によると、図１１に示したように、Ｐ型分離領域２を形成するためのＰ型不純物の熱拡散と、Ｐ型不純物拡散層３を形成するためのＰ型不純物の熱拡散とが、同一の工程によって実行される。その結果、上記実施の形態１と比較すると、製造工程数を削減することが可能となる。
【００２９】
図１３は、上記実施の形態１，２の変形例を示す断面図である。上記実施の形態１，２に係る製造方法によって図２に示した半導体基板を得た後、Ｎ-型シリコン基板１を底面側から所望の膜厚だけ研磨することにより、Ｐ型不純物拡散層３を薄膜化する。これにより、Ｐ型不純物拡散層３の表面（Ｎ-型シリコン基板１の底面）における不純物濃度を調整することが可能となる。
【００３０】
なお、特開平７−３０７４６９号公報の図４には、（ａ）Ｎ-型基板の上面及び底面からＰ型不純物を部分的に拡散することにより、Ｎ-型基板の上面と底面との間を部分的に貫通するＰ型不純物拡散領域を形成する工程と、（ｂ）Ｎ-型基板の底面内にＰ型不純物を全面的に拡散することにより、上記Ｐ型不純物拡散領域に繋がるＰ型不純物拡散層を形成する工程とがこの順に実行される半導体装置の製造方法が開示されている。しかし、この方法によると、上記工程（ａ）で、Ｎ-型基板の上面及び底面の同一箇所にマスクを位置合わせして形成する必要があり、製造工程が複雑になるという問題がある。一方、本発明の実施の形態１，２に係る半導体基板の製造方法では、かかる問題は生じない。
【００３１】
また、上記公報の図５には、（ａ）Ｐ+型基板の上面上にＮ-型エピタキシャル層を形成する工程と、（ｂ）Ｎ-型エピタキシャル層の上面内にＰ型不純物を部分的に拡散することにより、上記Ｐ+型基板に繋がるＰ+型不純物拡散層を形成する工程とがこの順に実行される半導体装置の製造方法が開示されている。しかし、この方法によると、Ｐ+型基板上にＮ-型エピタキシャル層を形成する工程が必要となるために製造コストが高くなり、製造工程数も多くなるという問題がある。一方、本発明の実施の形態１，２に係る半導体基板の製造方法では、かかる問題は生じない。
【００３２】
実施の形態３．
図１４は、上記実施の形態１，２に係る半導体基板を用いた、本発明の実施の形態３に係る半導体装置（ＩＧＢＴ）の構造を示す断面図である。素子形成領域内において、Ｎ-型シリコン基板１の上面内には、Ｐ型不純物領域２０が部分的に形成されている。Ｐ型不純物領域２０内において、Ｎ-型シリコン基板１の上面内には、Ｎ+型不純物領域２１が部分的に形成されている。Ｐ型不純物領域２０はＩＧＢＴのベースとして機能し、Ｎ+型不純物領域２１はＩＧＢＴのエミッタとして機能し、Ｐ型不純物拡散層３はＩＧＢＴのコレクタとして機能する。また、Ｎ-型シリコン基板１の上面内において、Ｎ+型不純物領域２１とＮ-領域１ａとの間に位置する部分のＰ型不純物領域２０は、チャネル領域として機能する。チャネル領域上には、絶縁膜２２の一部を挟んでゲート電極２３が形成されている。ゲート電極２３の材質は、例えばポリシリコンである。Ｎ-型シリコン基板１の底面上には、Ｐ型不純物拡散層３に接触するコレクタ電極２７が形成されている。Ｎ-型シリコン基板１の上面上には、Ｐ型不純物領域２０及びＮ+型不純物領域２１に接触するエミッタ電極２４が形成されている。Ｐ型分離領域２には、電極２５が接続されている。また、本実施の形態３に係るＩＧＢＴは、Ｐ型不純物領域２６ａ、電極２６ｂ、及び絶縁膜２６ｃを有するガードリング構造２６を備えている。
【００３３】
図１５〜２１は、本実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。図１５を参照して、まず、上記実施の形態１，２に係る半導体基板を準備する。
【００３４】
図１６を参照して、次に、熱酸化法によって、Ｎ-型シリコン基板１の上面上にシリコン酸化膜を全面的に形成する。次に、写真製版法及びエッチング法によってこのシリコン酸化膜をパターニングすることにより、シリコン酸化膜２２ａ，２６ｃを形成する。次に、イオン注入法によって、シリコン酸化膜２２ａ，２６ｃから露出している部分のＮ-型シリコン基板１の上面内にＰ型不純物を導入することにより、Ｐ型不純物領域２０ａ，２６ａを形成する。
【００３５】
図１７を参照して、次に、シリコン酸化膜２２ａをパターニングすることによりシリコン酸化膜２２ｂを形成した後、熱酸化法によって、Ｎ-型シリコン基板１の上面上に、シリコン酸化膜２２ｂ，２６ｃよりも薄いシリコン酸化膜２２ｃを形成する。
【００３６】
図１８を参照して、次に、ＣＶＤ法によって、ポリシリコン膜を全面的に形成する。次に、写真製版法及びエッチング法によってこのポリシリコン膜をパターニングすることにより、ゲート電極２３を形成する。
【００３７】
図１９を参照して、次に、写真製版法及びイオン注入法によって、Ｎ-型シリコン基板１の上面内にＰ型不純物を部分的に導入することにより、Ｐ型不純物領域２０ａよりも浅いＰ型不純物領域２０ｂを形成する。Ｐ型不純物領域２０ａ，２０ｂによって、図１４に示したＰ型不純物領域２０が構成される。
【００３８】
図２０を参照して、次に、エッチング法によって、ゲート電極２３から露出している部分のシリコン酸化膜２２ｃを除去する。除去されずに残った部分のシリコン酸化膜２２ｃは、ゲート絶縁膜として機能する。次に、写真製版法及びイオン注入法によって、Ｐ型不純物領域２０の上面内にＮ型不純物を部分的に導入することにより、Ｎ+型不純物領域２１を形成する。
【００３９】
図２１を参照して、次に、ＣＶＤ法によって、シリコン酸化膜を全面的に形成する。次に、写真製版法及びエッチング法によってこのシリコン酸化膜をパターニングすることにより、ゲート電極２３の側面及び上面を覆ってシリコン酸化膜２２ｄを形成する。シリコン酸化膜２２ｂ〜２２ｄによって、図１４に示した絶縁膜２２が構成される。その後、Ｎ-型シリコン基板１の上面上にエミッタ電極２４及び電極２５，２６ｂを形成する。また、Ｎ-型シリコン基板１の底面上にコレクタ電極２７を形成する。これにより、図１４に示した半導体装置が得られる。
【００４０】
さて次に、本実施の形態３に係る半導体装置の耐圧について検討する。以下の説明では、ベースとして機能するＰ型不純物領域２０に印加される電圧を「Ｖ20」と表記し、コレクタとして機能するＰ型不純物拡散層３に印加される電圧を「Ｖ3」と表記する。
【００４１】
ベース−コレクタ間にＶ20＜Ｖ3なる順方向電圧を印加すると、Ｐ型不純物領域２０から空乏層が伸びることで、順方向耐圧を保持できる。このとき、Ｐ型不純物領域２０の端部はカーブ形状がきつく、この付近で電界が強くなるが、ガードリング構造２６が形成されているために、この付近での電界集中を緩和できる。その結果、Ｐ型不純物領域２０、Ｎ-領域１ａ、及びＰ型不純物拡散層３の各不純物濃度や形状等によって決定される順方向耐圧を、適切に保持することができる。
【００４２】
一方、ベース−コレクタ間にＶ20＞Ｖ3なる逆方向電圧を印加すると、Ｐ型不純物拡散層３及びＰ型分離領域２から空乏層が伸びることで、逆方向耐圧を保持できる。このとき、Ｐ型分離領域２の端部はカーブ形状が緩いため、ガードリング等の耐圧保持構造を付加することなく、Ｐ型不純物領域２０、Ｎ-領域１ａ、Ｐ型不純物拡散層３、及びＰ型分離領域２の各不純物濃度や形状等によって決定される逆方向耐圧を、適切に保持することができる。
【００４３】
ここで、Ｎ-領域１ａの不純物濃度を様々に変化させて、Ｎ-領域１ａの厚みと耐圧ＶＣＥＳとの関係をシミュレーションによって調査した。図２２は、そのシミュレーションの結果を示す図である。Ｎ-領域１ａの不純物濃度と膜厚を調整することで、任意の耐圧を得ることができることが分かる。
【００４４】
また、Ｐ型不純物拡散層３を形成せずにＰ型分離領域２を形成した場合と、Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成した場合とのそれぞれに関して、耐圧測定時の漏れ電流を測定した。図２３は、その測定の結果を示す図である。特性Ｋ１は、Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成した場合の測定結果であり、特性Ｋ２は、Ｐ型不純物拡散層３を形成せずにＰ型分離領域２を形成した場合の測定結果である。Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成することにより、漏れ電流ＩＣＥＳを大幅に低減できることが分かる。
【００４５】
さて次に、図１４に示した半導体装置（ＩＧＢＴ）のターンオン動作について説明する。エミッタ−コレクタ間に所定のコレクタ電圧ＶＣＥを印加するとともに、エミッタ−ゲート間に所定のゲート電圧ＶＧＥを印加すると、ゲート絶縁膜２２の下方のＰ型不純物領域２０がＮ型に反転して、チャネル領域が形成される。すると、Ｎ型不純物領域２１からチャネル領域を通って、電子がＮ-領域１ａに注入される。この注入された電子によって、Ｎ-領域１ａとＰ型不純物拡散層３との間が順バイアスされる。すると、Ｐ型不純物拡散層３からＮ-領域１ａにホールが注入されることによってＮ-領域１ａの抵抗値が大幅に下がり、電流容量が上がる。このように、ＩＧＢＴでは、Ｐ型不純物拡散層３からのホールの注入によって、Ｎ-領域１ａの抵抗を下げている。
【００４６】
次に、ターンオフ動作について説明する。ゲート電圧ＶＧＥをゼロ又は逆バイアスにすると、Ｎ型のチャネル領域がＰ型に戻り、Ｎ型不純物領域２１からＮ-領域１ａへの電子の注入が止まる。これに伴って、Ｐ型不純物拡散層３からＮ-領域１ａへのホールの注入も止まる。Ｎ-領域１ａ内に蓄積されていた電子及びホールは、Ｐ型不純物領域２０から広がった空乏層の電界によってＮ型不純物領域２１又はＰ型不純物拡散層３に排出されていくか、あるいは、互いに再結合して消滅する。
【００４７】
上記の通り本実施の形態３に係る半導体装置では、Ｐ型不純物拡散層３及びＰ型分離領域２から空乏層が伸びることで、逆方向耐圧が保持される。従って、既存のＩＧＢＴのようにＰ型不純物拡散層３とＮ-領域１ａとの間にＮ+型バッファ層を形成することができないため、Ｎ-領域１ａの膜厚をある程度厚くする必要がある。Ｎ-領域１ａの膜厚は、必要な耐圧及びＮ-領域１ａの不純物濃度との関係で、図２２に示したグラフに基づいて決定すればよい。
【００４８】
このように本実施の形態３に係る半導体装置及びその製造方法によれば、ＩＧＢＴの順方向耐圧及び逆方向耐圧をともに保持できる。そのため、本実施の形態３に係る半導体装置は、双方向の耐圧が要求されるパワーデバイス、例えばＡＣマトリクスコンバータに用いられる双方向スイッチに適用することが可能である。
【００４９】
実施の形態４．
図２４は、本発明の実施の形態４に係る半導体装置の構造を示す断面図である。上記実施の形態３に係る半導体装置を基礎として、Ｎ-領域１ａ内に局所ライフタイム領域３０が形成されている。局所ライフタイム領域３０は、例えば図２１に示した構造を得た後、プロトンやヘリウム等の不純物を、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通してＮ-領域１ａ内にイオン注入することにより、形成することができる。もちろん、Ｎ-型シリコン基板１の上面側からイオン注入してもよい。
【００５０】
前述の通り、上記実施の形態３に係る半導体装置ではＮ-領域１ａの膜厚をある程度厚くする必要がある。そのため、ターンオンに際しては、Ｎ型不純物領域２１からＮ-領域１ａに、より多くの電子を注入する必要がある。また、ターンオフに際しては、Ｐ型不純物拡散層３の近辺のＮ-領域１ａの部分において、空乏層が形成されない領域が残る。そして、この空乏層が形成されない領域においては、ターンオフ時のキャリアの消滅要因は、電界による排出ではなく再結合が支配的となるため、ターンオフの所要時間が比較的長くなる。
【００５１】
従って、Ｎ-領域１ａのうち、特に上記空乏層が形成されない領域内に局所ライフタイム領域３０を形成することにより、この領域でのキャリアの再結合が促進され、ターンオフの所要時間の短縮化を図ることができる。
【００５２】
実施の形態５．
図２５は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。また、図２６は、本実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。図２１に示した構造を得た後、図２６を参照して、Ｎ-型シリコン基板１を底面側から所望の膜厚だけ研磨することにより、Ｐ型不純物拡散層３が薄膜化されている。その後、上記実施の形態４と同様に、所定の不純物をＮ-型シリコン基板１の底面側からＰ型不純物拡散層３を通してＮ-領域１ａ内にイオン注入することにより、局所ライフタイム領域３０を形成する。これにより、図２５に示した半導体装置が得られる。
【００５３】
このように本実施の形態５に係る半導体装置及びその製造方法によれば、Ｐ型不純物拡散層３を薄膜化した後に、Ｎ-型シリコン基板１の底面側から所定の不純物をイオン注入することによってＮ-領域１ａ内に局所ライフタイム領域３０を形成する。従って、上記実施の形態４と比較すると、Ｎ-型シリコン基板１の上面近くに局所ライフタイム領域３０を形成することが可能となる。即ち、局所ライフタイム領域３０を形成する深さを設定する際に、その設定の自由度が大きくなる。
【００５４】
実施の形態６．
プロトンの注入によってＮ-領域１ａ内に局所ライフタイム領域３０を形成する場合、注入後のアニールによってプロトンはドナー化し、その結果、プロトンが注入された部分のＮ-領域１ａの不純物濃度が高くなる。
【００５５】
図２７は、所定のモニタウェハを対象としたＳＲ評価の結果を示す図である。モニタウェハは、１５０μｍの膜厚を有するＮ-型シリコン基板の、膜厚方向に関する中央領域付近（即ち深さ７５μｍ付近）に、プロトンをイオン注入した後、アニールすることによって作製されている。図２７の横軸はＮ-型シリコン基板の上面からの深さＤ（μｍ）であり、縦軸は、濃度Ｎ（ｃｍ-3）、比抵抗ρ（Ω・ｃｍ）、及び抵抗Ｒ（Ω）である。図２７を参照すると、アニールによってプロトンがドナー化した結果、深さ７５μｍ付近においてＮ-領域１ａの濃度Ｎが高くなっていることが分かる。
【００５６】
次に、上記実施の形態３に係る半導体装置において、Ｎ-領域１ａの膜厚を１７０μｍとして、Ｎ-領域１ａへのプロトンの注入深さによって半導体装置の順方向耐圧及び逆方向耐圧の各絶対値がどのように変化するかを調査した。図２８は、その調査の結果を示すグラフである。グラフの横軸は、Ｎ-領域１ａとＰ型不純物拡散層３との界面から、プロトンの注入箇所までの距離Ｌ（μｍ）である。グラフの縦軸は、順方向耐圧及び逆方向耐圧の各絶対値（Ｖ）である。図２８を参照すると、距離Ｌが長いほど逆方向耐圧の絶対値は大きくなり、逆に、距離Ｌが短いほど順方向耐圧の絶対値は大きくなることが分かる。距離Ｌが短いと逆方向耐圧の絶対値が小さくなるのは、プロトンのドナー化に起因して、プロトンが注入された部分のＮ-領域１ａの不純物濃度が高くなるためである。
【００５７】
図２８から分かるように、距離Ｌが短すぎたのでは逆方向耐圧の絶対値が小さくなり、一方、距離Ｌが長すぎたのでは順方向耐圧の絶対値が小さくなる。よって、プロトンの注入によって局所ライフタイム領域を形成する場合には、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入するのが望ましい。図２８に示した例では、距離Ｌを８０〜１００μｍ程度に設定することにより、順方向耐圧及び逆方向耐圧の各絶対値がいずれも１２００（Ｖ）を超える半導体装置を得ることができる。
【００５８】
図２９は、図２４に示した半導体装置を基礎として、本実施の形態６に係る半導体装置の構造を示す断面図である。図２４に示した局所ライフタイム領域３０の代わりに、局所ライフタイム領域３０ｐが形成されている。局所ライフタイム領域３０ｐは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入することによって形成されている。
【００５９】
図３０は、図２５に示した半導体装置を基礎として、本実施の形態６に係る半導体装置の構造を示す断面図である。図２５に示した局所ライフタイム領域３０の代わりに、局所ライフタイム領域３０ｐが形成されている。図２９に示した半導体装置と同様に、局所ライフタイム領域３０ｐは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入することによって形成されている。
【００６０】
図３１は、本実施の形態６の第１の変形例に係る半導体装置の構造を示す断面図である。図２９に示した半導体装置を基礎として、Ｎ-領域１ａ内に局所ライフタイム領域３０ｈが追加されている。局所ライフタイム領域３０ｈは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、局所ライフタイム領域３０ｐよりもＰ型不純物拡散層３側にヘリウムをイオン注入することによって形成されている。
【００６１】
図３２は、本実施の形態６の第２の変形例に係る半導体装置の構造を示す断面図である。図３０に示した半導体装置を基礎として、Ｎ-領域１ａ内に局所ライフタイム領域３０ｈが追加されている。図３１に示した半導体装置と同様に、局所ライフタイム領域３０ｈは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、局所ライフタイム領域３０ｐよりもＰ型不純物拡散層３側にヘリウムをイオン注入することによって形成されている。
【００６２】
プロトンとは異なり、ヘリウムはドナー化を起こさない。従って、Ｎ-領域１ａとＰ型不純物拡散層３との界面付近に局所ライフタイム領域３０ｈを形成しても、逆方向耐圧の絶対値が低下することはない。局所ライフタイム領域３０ｐのみならず局所ライフタイム領域３０ｈをも形成することにより、キャリアの再結合がさらに促進され、ターンオフの所要時間のさらなる短縮化を図ることができる。
【００６３】
このように本実施の形態６に係る半導体装置及びその製造方法によれば、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入することによって、局所ライフタイム領域３０ｐが形成されている。従って、順方向耐圧及び逆方向耐圧の各絶対値の一方が極端に低下することはなく、ＩＧＢＴの順方向耐圧及び逆方向耐圧をともに高レベルに保持できる。そのため、本実施の形態６に係る半導体装置は、双方向の耐圧が要求されるパワーデバイス、例えばＡＣマトリクスコンバータに用いられる双方向スイッチに適用することが可能である。
【００６４】
なお、上記実施の形態１〜６では、ＮチャネルのＩＧＢＴについて述べたが、ＰチャネルのＩＧＢＴにも本発明は適用できる。また、ゲートがシリコン基板上に形成されたタイプのＩＧＢＴについて述べたが、シリコン基板内に形成されたトレンチ内にゲートが埋め込まれたタイプのＩＧＢＴ（トレンチゲート型ＩＧＢＴ）にも本発明は適用できる。
【００６５】
【発明の効果】
第１の発明に係る半導体基板よれば、半導体基板は、基板の第１主面内に不純物拡散層を形成した後に、基板の第２主面内に不純物領域を形成することによって製造できる。その際、不純物拡散層が、不純物拡散領域を形成する際のダメージに対するゲッタリングサイトとして機能するため、不純物拡散領域の形成に起因する半導体基板の欠陥を低減又は除去することができる。
【００６６】
第２の発明に係る半導体装置によれば、第１の不純物領域から空乏層が伸びることで順方向耐圧を保持できる。また、不純物拡散層及び不純物拡散領域から空乏層が伸びることで、逆方向耐圧を保持できる。即ち、順方向耐圧及び逆方向耐圧をともに保持することができる。
【００６７】
第３の発明に係る半導体装置によれば、順方向耐圧及び逆方向耐圧をともに高レベルに保持することができる。
【００６８】
第４の発明に係る半導体基板の製造方法によれば、不純物拡散層が、不純物拡散領域を形成する際のダメージに対するゲッタリングサイトとして機能するため、不純物拡散領域の形成に起因する欠陥が低減又は除去された半導体基板を得ることができる。
【００６９】
第５の発明に係る半導体装置の製造方法によれば、第１の不純物領域から空乏層が伸びることで順方向耐圧を保持できる。また、不純物拡散層及び不純物拡散領域から空乏層が伸びることで、逆方向耐圧を保持できる。即ち、順方向耐圧及び逆方向耐圧がともに保持されたＩＧＢＴを得ることができる。
【００７０】
第６の発明に係る半導体装置の製造方法によれば、順方向耐圧及び逆方向耐圧をともに高レベルに保持することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体基板の構造を示す上面図である。
【図２】図１に示したラインＸ１−Ｘ１に沿った位置に関する断面構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体基板及びその製造方法の効果を説明するための図である。
【図８】本発明の実施の形態１に係る半導体基板及びその製造方法の効果を説明するための図である。
【図９】本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体基板の製造方法によって作成された半導体基板を対象とした、ＳＲ評価の結果を示す図である。
【図１３】実施の形態１，２の変形例を示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】Ｎ-領域の厚みと耐圧との関係についてのシミュレーションの結果を示す図である。
【図２３】耐圧測定時の漏れ電流の測定の結果を示す図である。
【図２４】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２５】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２６】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】所定のモニタウェハを対象としたＳＲ評価の結果を示す図である。
【図２８】プロトンの注入深さと耐圧との関係を調査した結果を示すグラフである。
【図２９】図２４に示した半導体装置を基礎として、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３０】図２５に示した半導体装置を基礎として、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３１】本発明の実施の形態６の第１の変形例に係る半導体装置の構造を示す断面図である。
【図３２】本発明の実施の形態６の第２の変形例に係る半導体装置の構造を示す断面図である。
【符号の説明】
１  Ｎ-型シリコン基板、２  Ｐ型分離領域、３  Ｐ型不純物拡散層、５，１５  シリコン酸化膜、２０  Ｐ型不純物領域、２１  Ｎ型不純物領域、２３  ゲート電極、２４  エミッタ電極、２７  コレクタ電極、３０，３０ｐ，３０ｈ  局所ライフタイム領域、４９，５０  物質。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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