(57)【要約】【課題】スイッチ回路の貫通電流をなくする。【解決手段】電源端子をＶＤＤに接続した第１のＣＭＯＳインバータ８１の出力端子に奇数段インバータ列８３を介してＮＭＯＳトランジスタ９１のゲートを接続し、接地端子をＶＳＳに接続した第２のＣＭＯＳインバータ８２の出力側に偶数段インバータ列８４を介してＮＭＯＳトランジスタ９２を接続する。ＣＭＯＳインバータ８１の接地端子をＣＭＯＳインバータ８２の出力端子に接続し、ＣＭＯＳインバータ８２の電源端子をＣＭＯＳインバータ８１の出力端子に接続し、ＣＭＯＳインバータ８１、８２の入力端子を共通接続する。【選択図】  図１
2004252006.tif 000002
【特許請求の範囲】
【請求項１】
高電位電源端子を高電位電源に接続した第１のＣＭＯＳインバータの出力端子に第１の反転回路を介して第１のＮＭＯＳトランジスタのゲートを接続し、
低電位電源端子を低電位電源に接続した第２のＣＭＯＳインバータの出力側に第１の非反転回路を介して第２のＮＭＯＳトランジスタを接続し、
前記第１のＣＭＯＳインバータの低電位電源端子を前記第２のＣＭＯＳインバータの出力端子に接続し、前記第２のＣＭＯＳインバータの高電位電源端子を前記第１のＣＭＯＳインバータの出力端子に接続し、且つ前記第１および第２のＣＭＯＳインバータの入力端子を共通接続し、
前記第１および第２のＮＭＯＳトランジスタの一方を点灯レベル電圧出力用とし、他方を非点灯レベル電圧出力用とした、
ことを特徴とする液晶駆動回路。
【請求項２】
高電位電源端子を高電位電源に接続した第３のＣＭＯＳインバータの出力端子に第２の非反転回路を介して第１のＰＭＯＳトランジスタのゲートを接続し、
低電位電源端子を低電位電源に接続した第４のＣＭＯＳインバータの出力側に第２の反転回路を介して第２のＰＭＯＳトランジスタを接続し、
前記第３のＣＭＯＳインバータの低電位電源端子を前記第４のＣＭＯＳインバータの出力端子に接続し、前記第４のＣＭＯＳインバータの高電位電源端子を前記第３のＣＭＯＳインバータの出力端子に接続し、且つ前記第３および第４のＣＭＯＳインバータの入力端子を共通接続し、
前記第１および第２のＰＭＯＳトランジスタの一方を点灯レベル電圧出力用とし、他方を非点灯レベル電圧出力用とした、
ことを特徴とする液晶駆動回路。
【請求項３】
前記第１の反転回路を終段をインバータ機能をもつ第１のゲートとした奇数個のインバータ列で構成するとともに、前記第１の非反転回路を終段をインバータ機能をもつ第２のゲートとした偶数個のインバータ列で構成し、且つ前記第１および第２のＣＭＯＳインバータの入力端子にデータ信号が入力する前記請求項１に記載の液晶駆動回路と、
前記第２の非反転回路を終段をインバータ機能をもつ第３のゲートとした偶数個のインバータ列で構成するとともに、前記第２の反転回路を終段をインバータ機能をもつ第４のゲートとした奇数個のインバータ列で構成し、且つ前記第３および第４のＣＭＯＳインバータの入力端子に前記データ信号を反転したデータ信号が入力する前記請求項２に記載の液晶駆動回路と、
を具備し、
前記第１、第２のゲートの組と前記第３および第４のゲートの組は、点灯レベルおよび非点灯レベルの極性を選択するフレーム信号により交互に一方が能動となるよう制御される、
ことを特徴とする液晶駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置のデータ電極を駆動する液晶駆動回路に関するものである。
【０００２】
【従来の技術】
液晶表示装置のデータ電極（コモン電極）は、液晶の長寿命化のために、画像信号の１フレーム毎に極性を反転して駆動することが行われる。
【０００３】
図５は従来のデータ電極駆動用の液晶駆動回路の構成例を示すブロック図である。１はデータ信号の入力端子、２、３はインバータ、４はロジック電圧を液晶駆動電圧レベルに変換するためのレベルシフタである。５は駆動制御回路であって、インバータ５１、アンドゲート５２、ナンドゲート５３，５４，５５、ノアゲート５６，５７からなる。５８は点灯レベル電圧および非点灯レベル電圧の極性を選択するためのフレーム信号ＦＲの入力端子、５９は出力をハイインピーダンスにするための表示信号ＤＩＳＰの入力端子である。６はスイッチ回路であって、点灯レベル電圧ＶＤＤを出力するＰＭＯＳトランジスタ６１、非点灯レベル電圧Ｖ２（Ｖ２＜ＶＤＤ）を出力するためのＰＭＯＳトランジスタ６２、非点灯レベル電圧Ｖ３（Ｖ３＜Ｖ２）を出力するためのＮＭＯＳトランジスタ６３、および点灯レベル電圧ＶＳＳを出力するためのＮＭＯＳトランジスタ６４を有する。７は液晶表示装置のデータ電極（コモン電極）に電圧を出力する出力端子である。
【０００４】
図６は図５の回路の動作波形図である。端子１にデータ信号ＩＮが入力すると、レベルシフタ４からは、そのデータ信号ＩＮと同相のデータ信号ＤＡＴＡｂと逆相のデータ信号ＤＡＴＡが現れ、駆動制御回路５に入力する。この駆動制御回路５では、表示動作中は端子５８のフレーム信号ＦＲが１フレーム毎に「Ｈ」と「Ｌ」を繰り返し、端子５９の表示信号ＤＩＳＰは「Ｈ」を継続する。
【０００５】
よって、信号ＦＲが「Ｈ」のときは、信号ＤＡＴＡｂが「Ｈ」、信号ＤＡＴＡが「Ｌ」になると、ナンドゲート５４の出力Ｐ１が「Ｌ」、ナンドゲート５５の出力Ｐ２は「Ｈ」、ノアゲート５６、５７の出力Ｐ３，Ｐ４は「Ｌ」となり、スイッチ回路６のＰＭＯＳトランジスタ６１のみがオンして出力端子７には電圧ＶＤＤが出力する。
【０００６】
次に、信号ＤＡＴＡｂが「Ｌ」、信号ＤＡＴＡが「Ｈ」になると、ナンドゲート５４の出力Ｐ１は「Ｈ」、ナンドゲート５５の出力Ｐ２が「Ｌ」、ノアゲート５６、５７の出力Ｐ３，Ｐ４は「Ｌ」となり、スイッチ回路６のＰＭＯＳトランジスタ６２のみがオンして出力端子７には電圧Ｖ２が出力する。
【０００７】
次に、信号ＦＲが「Ｌ」のときは、信号ＤＡＴＡｂが「Ｈ」、信号ＤＡＴＡが「Ｌ」になると、ナンドゲート５４、５５の出力Ｐ１，Ｐ２は「Ｈ」となり、ノアゲート５６の出力Ｐ３が「Ｈ」、ノアゲート５７の出力Ｐ４は「Ｌ」となり、スイッチ回路６のＰＭＯＳトランジスタ６３のみがオンして出力端子７には電圧Ｖ３が出力する。
【０００８】
次に、信号ＤＡＴＡｂが「Ｌ」、信号ＤＡＴＡが「Ｈ」になると、ナンドゲート５４，５５の出力Ｐ１，Ｐ２が「Ｈ」、ノアゲート５６出力Ｐ３は「Ｌ」、ノアゲート５７の出力Ｐ４は「Ｈ」となり、スイッチ回路６のＰＭＯＳトランジスタ６４のみがオンして出力端子７には電圧ＶＳＳが出力する。
【０００９】
以下、入力信号ＩＮと信号ＦＲが同様の変化を繰り返すことで、出力端子７には信号ＦＲの周期毎に極性が反転する電圧が出力するが、信号ＩＮと信号ＦＲのタイミングが異なると、その極性変化のタイミングも異なる。
【００１０】
【発明が解決しようとする課題】
ところが、図５の液晶駆動回路は、レベルシフタ４から出力するデータ信号ＤＡＴＡｂとデータ信号ＤＡＴＡとが、正確な逆相関係になければ、ＰＭＯＳトランジスタ６１と６２が同時にオンする期間が生じ、或いはＮＭＯＳトランジスタ６３と６４が同時にオンする期間が生じて、そこに貫通電流が流れ、貫通電流は消費電力の増大を招く問題を惹起する。
【００１１】
たとえば、データ信号ＤＡＴＡｂがデータ信号ＤＡＴＡよりも遅れているときは、図６のタイミングａにおいて、信号Ｐ１とＰ２が同時に「Ｌ」になる期間が生じＰＭＯＳトランジスタ６１と６２が同時のオンしてその間に貫通電流が流れる（図７（ａ））。また、図６のタイミングｂにおいて、信号Ｐ３とＰ４が同時に「Ｈ」になる期間が生じＮＭＯＳトランジスタ６３と６４が同時のオンしてその間に貫通電流が流れる（図７（ｂ））。
【００１２】
さらに、上記と逆に、データ信号ＤＡＴＡがデータ信号ＤＡＴＡｂよりも遅れているときは、図６のタイミングｃにおいて、信号Ｐ１とＰ２が同時に「Ｌ」になる期間が生じＰＭＯＳトランジスタ６１と６２が同時のオンしてその間に貫通電流が流れる（図７（ｃ））。また、図６のタイミングｄにおいて、信号Ｐ３とＰ４が同時に「Ｈ」になる期間が生じＮＭＯＳトランジスタ６３と６４が同時にオンしてその間に貫通電流が流れる（図７（ｄ））。
【００１３】
本発明の目的は、上記した貫通電流が流れないようにして消費電力の低減を図った液晶駆動回路を提供することである。
【００１４】
【課題を解決するための手段】
請求項１にかかる発明は、高電位電源端子を高電位電源に接続した第１のＣＭＯＳインバータの出力端子に第１の反転回路を介して第１のＮＭＯＳトランジスタのゲートを接続し、低電位電源端子を低電位電源に接続した第２のＣＭＯＳインバータの出力側に第１の非反転回路を介して第２のＮＭＯＳトランジスタを接続し、前記第１のＣＭＯＳインバータの低電位電源端子を前記第２のＣＭＯＳインバータの出力端子に接続し、前記第２のＣＭＯＳインバータの高電位電源端子を前記第１のＣＭＯＳインバータの出力端子に接続し、且つ前記第１および第２のＣＭＯＳインバータの入力端子を共通接続し、前記第１および第２のＮＭＯＳトランジスタの一方を点灯レベル電圧出力用とし、他方を非点灯レベル電圧出力用とした、ことを特徴とする液晶駆動回路とした。
【００１５】
請求項２にかかる発明は、高電位電源端子を高電位電源に接続した第３のＣＭＯＳインバータの出力端子に第２の非反転回路を介して第１のＰＭＯＳトランジスタのゲートを接続し、低電位電源端子を低電位電源に接続した第４のＣＭＯＳインバータの出力側に第２の反転回路を介して第２のＰＭＯＳトランジスタを接続し、前記第３のＣＭＯＳインバータの低電位電源端子を前記第４のＣＭＯＳインバータの出力端子に接続し、前記第４のＣＭＯＳインバータの高電位電源端子を前記第３のＣＭＯＳインバータの出力端子に接続し、且つ前記第３および第４のＣＭＯＳインバータの入力端子を共通接続し、前記第１および第２のＰＭＯＳトランジスタの一方を点灯レベル電圧出力用とし、他方を非点灯レベル電圧出力用とした、ことを特徴とする液晶駆動回路とした。
【００１６】
請求項３にかかる発明は、前記第１の反転回路を終段をインバータ機能をもつ第１のゲートとした奇数個のインバータ列で構成するとともに、前記第１の非反転回路を終段をインバータ機能をもつ第２のゲートとした偶数個のインバータ列で構成し、且つ前記第１および第２のＣＭＯＳインバータの入力端子にデータ信号が入力する前記請求項１に記載の液晶駆動回路と、前記第２の非反転回路を終段をインバータ機能をもつ第３のゲートとした偶数個のインバータ列で構成するとともに、前記第２の反転回路を終段をインバータ機能をもつ第４のゲートとした奇数個のインバータ列で構成し、且つ前記第３および第４のＣＭＯＳインバータの入力端子に前記データ信号を反転したデータ信号が入力する前記請求項２に記載の液晶駆動回路と、を具備し、前記第１、第２のゲートの組と前記第３および第４のゲートの組は、点灯レベルおよび非点灯レベルの極性を選択するフレーム信号により交互に一方が能動となるよう制御される、ことを特徴とする液晶駆動回路とした。
【００１７】
【発明の実施の形態】
［第１の実施形態］
図１（ａ）は本発明の第１の実施形態の液晶駆動回路の構成を示すブロック図であり、ＮＭＯＳトランジスタ９１、９２を駆動する際の貫通電流を防止したものである。このトランジスタ９１、９２のドレインは出力端子９３に接続され、この出力端子９３は液晶表示装置のデータ電極に接続される。トランジスタ９１、９２のソースの電圧Ｖａ，Ｖｂはその一方が点灯レベル電圧、他方が非点灯レベル電圧である。
【００１８】
８１、８２はＣＭＯＳインバータである。ＣＭＯＳインバータ８１はゲートとドレインをそれぞれ共通接続したＰＭＯＳトランジスタ８１ＰとＮＭＯＳトランジスタ８１Ｎからなり、ＣＭＯＳインバータ８２はゲートとドレインをそれぞれ共通接続したＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８２Ｎからなる。トランジスタ８１Ｐのソースは電圧ＶＤＤの電源に接続され、トランジスタ８１Ｎのソースはトランジスタ８２Ｐ、８２Ｎの共通ドレインのノードＮ２に接続され、トランジスタ８２Ｐのソースはトランジスタ８１Ｐ、８１Ｎの共通ドレインのノードＮ１に接続され、トランジスタ８２Ｎのソースは電圧ＶＳＳの電源に接続されている。
【００１９】
８３はＣＭＯＳインバータを奇数段縦続接続した奇数段インバータ列（反転回路）であり、ノードＮ１とＮ３の間に接続され、ノードＮ３がＮＭＯＳトランジスタ９１のゲートに接続されている。８４はインバータを偶数段縦属接続した偶数段インバータ列（非反転回路）であり、ノードＮ２とノードＮ４の間に接続され、ノードＮ４がＮＭＯＳトランジスタ９２のゲートに接続されている。
【００２０】
以上の図１（ａ）の液晶駆動回路は、図１（ｂ）に示すように、入力端子１’に入力するデータ信号ＩＮが「Ｈ」に立ち上がると、トランジスタ８１Ｎ、８２Ｎがオンするが、トランジスタ８１ＮのドレインのノードＮ１の電圧は、トランジスタ８２ＮのドレインのノードＮ２が「Ｌ」（＝ＶＳＳ）に立ち下がった後に「Ｌ」に立ち下がるので、若干の遅れが生じる。また、入力端子１’に入力する信号ＩＮが「Ｌ」に立ち下がると、トランジスタ８１Ｐ、８２Ｐがオンするが、トランジスタ８１ＰのドレインのノードＮ２の電圧は、トランジスタ８２ＰのドレインのノードＮ１が「Ｈ」（＝ＶＤＤ）に立ち上がった後に「Ｈ」に立ち上がるので、若干の遅れが生じる。
【００２１】
したがって、ノードＮ１，Ｎ２の電圧、インバータ列８３、８４を経由したノードＮ３、Ｎ４の電圧は、図１（ｂ）に示すような波形となり、特にノードＮ３，Ｎ４の電圧は、互いに「Ｈ」期間の重なり部分がなくなる。このため、ＮＭＯＳトランジスタ９１、９２が同時にオンすることはなくなり、貫通電流による消費電力を削減できる。
【００２２】
［第２の実施形態］
図２（ａ）は本発明の第２の実施形態の液晶駆動回路の構成を示すブロック図であり、ＰＭＯＳトランジスタ９４、９５を駆動する際の貫通電流を防止したものである。このトランジスタ９４、９５のドレインは出力端子９６に接続され、この出力端子９６は液晶表示装置のデータ電極に接続される。トランジスタ９４、９５のソースの電圧Ｖｃ，Ｖｄはその一方が点灯レベル電圧、他方が非点灯レベル電圧である。
【００２３】
８５、８６はＣＭＯＳインバータであり、前記したＣＭＯＳインバータ８１、８２と同様な接続関係となっている。８７はＣＭＯＳインバータを偶数段縦続接続した偶数段インバータ列（非反転回路）であり、ノードＮ５とＮ７の間に接続され、そのノードＮ７がＰＭＯＳトランジスタ９４のゲートに接続されている。８８はＣＭＯＳインバータを奇数段縦属接続した奇数段インバータ列（反転回路）であり、ノードＮ６とＮ８の間に接続され、そのノードＮ８がＰＭＯＳトランジスタ９５のゲートに接続されている。
【００２４】
以上の図２（ａ）の液晶駆動回路は、図２（ｂ）に示すように、入力端子１’に入力するデータ信号ＩＮの「Ｈ」への立ち上がり、「Ｌ」への立ち下りにより、ＣＭＯＳインバータ８５、８６は前記ＣＭＯＳインバータ８１、８２と同様な動作を行い、ノードＮ５，Ｎ６の電圧は図１（ａ）の液晶駆動回路のノードＮ１，Ｎ２の電圧と同様な波形となるが、インバータ列８７、８８の出力のノードＮ７，Ｎ８は前記図１（ａ）のノードＮ３，Ｎ４の電圧と逆の関係となり、互いに「Ｌ」期間の重なり部分がなくなる。このため、ＰＭＯＳトランジスタ６３Ｐ、６４Ｐが同時にオンすることはなくなり、貫通電流による消費電力を削減できる。
【００２５】
［第３の実施形態］
図３は上記した図１（ａ）と図２（ａ）の液晶駆動回路を適用して、図５で説明した液晶駆動回路と同様な回路を構成したブロック図である。ここでは、ＰＭＯＳトランジスタ６１、６２は図２（ａ）におけるＰＭＯＳトランジスタ９４、９５に対応し、ＮＭＯＳトランジスタ６３、６４は図１（ａ）におけるＮＭＯＳトランジスタ９１、９２に対応し、ナンドゲート５４は図２（ａ）における偶数段インバータ列８７の終段のインバータに対応し、ナンドゲート５５は図２（ａ）における奇数段インバータ列８８の終段のインバータに対応し、ノアゲート５６は図１（ａ）の奇数段インバータ列８３に対応し、ノアゲート５７は図１（ａ）の偶数段インバータ列８４に対応する。
【００２６】
このように、図１（ａ）と図２（ａ）の液晶駆動回路を組み込むことによって、レベルシフタ４から出力するデータ信号ＤＡＴＡｂとＤＡＴＡに位相ずれが生じている場合であっても、図４（ａ）に示すように、ナンドゲート５１，５２に入力するデータ信号ＤＡＴＡ１ｂとＤＡＴＡ１が同時に「Ｈ」になることはなく、よって信号Ｐ１，Ｐ２が同時に「Ｌ」になることはなく、スイッチ回路６のＰＭＯＳトランジスタ６１と６２が同時にオンすることはない。
【００２７】
また同様に、図４（ｂ）に示すように、ノアゲート５１，５２に入力するデータ信号ＤＡＴＡ２ｂとＤＡＴＡ２が同時に「Ｌ」になることはなく、よって信号Ｐ３，Ｐ４が同時に「Ｈ」になることはなく、スイッチ回路６のＮＭＯＳトランジスタ６３と６４が同時にオンすることはない。よって貫通電流による消費電力を削減することが可能となる。
【００２８】
【発明の効果】
以上から本発明によれば、スイッチ回路を構成するトランジスタの貫通電流を防止することができ、消費電力を削減することが可能となるという利点がある。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態の液晶駆動回路のブロック図、（ｂ）はその動作波形図である。
【図２】（ａ）は本発明の第２の実施形態の液晶駆動回路のブロック図、（ｂ）はその動作波形図である。
【図３】本発明の第３の実施形態の液晶駆動回路のブロック図である。
【図４】（ａ）、（ｂ）は図３の液晶駆動回路の動作波形図である。
【図５】従来の液晶駆動回路のブロック図である。
【図６】図５の液晶駆動回路の動作波形図である。
【図７】図５の液晶駆動回路に生じる貫通電流説明用の波形図である。
【符号の説明】
１、１’：データ入力端子
２、３：インバータ
４：レベルシフタ
５：駆動制御回路
６：スイッチ回路
７：出力端子
８１，８２，８５，８６：ＣＭＯＳインバータ
８３，８８：奇数段インバータ列
８４，８７：偶数段インバータ列
【図１】
2004252006.tif 000003
【図２】
2004252006.tif 000004
【図３】
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【図４】
2004252006.tif 000006
【図５】
2004252006.tif 000007
【図６】
2004252006.tif 000008
【図７】
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