(57)【要約】【課題】ポリシリコンのエッチング中に、周辺回路領域内に基板面の損傷が生じる問題を解決するような、ＳＯＮＯＳメモリーデバイス及びその製造方法を提供する。【解決手段】メモリーデバイス構造を製造する方法であって、この方法が、トンネル酸化物層、チッ化シリコン層、及び酸化シリコン層を形成するステップを具えている。次にこの酸化シリコン層上に導電層を形成する。次にこの導電層をパターン化して、導電ゲート層を形成する。前記酸化シリコン層は、前記導電層をパターン化するのと同じステップ中にパターン化して、前記チッ化シリコン層を露光する。これに続いて、ブランケット絶縁層を基板上に形成する。このブランケット絶縁層を１回のエッチングステップでパターン化して、前記導電ゲート層の側面にスペーサ壁を形成する。【選択図】　　　　図２Ｅ
2004079624.tif 000002
【特許請求の範囲】
【請求項１】
トンネル酸化物、電子捕獲材料層、及び絶縁層を形成するステップと；
前記絶縁層上に導電層を形成するステップと；
前記導電層をパターン化して導電ゲート層を形成して、同時に、前記絶縁層をパターン化して前記電子捕獲材料層を露光するステップと；
前記基板上にブランケット絶縁層を形成して、前記導電ゲート層及び前記電子捕獲材料層を覆うステップと；
前記ブランケット絶縁層をエッチングプロセスでパターン化して、前記導電ゲート層の側壁上にスペーサ壁を形成するステップと
を具えていることを特徴とするメモリーデバイスの製造方法。
【請求項２】
メモリー領域及び周辺回路領域を具えた基板を用意するステップと；
前記基板上に酸化物層を形成するステップと；
前記メモリー領域内の前記酸化物層上に、電子捕獲材料層及び絶縁層を形成するステップと；
前記メモリー領域内並びに前記周辺回路領域内の前記酸化物層上に、導電層を形成するステップと；
前記導電層をパターン化して、前記メモリー領域内に第１導電ゲート層を形成し、かつ前記周辺回路領域内に第２導電ゲート層を形成して、同時に、前記メモリー領域内の前記絶縁層及び前記周辺回路領域内の前記酸化物層をパターン化して、前記メモリー領域内の前記電子捕獲材料層を露光するステップと；
ブランケット絶縁層を形成して、前記第１導電層、前記第２導電層、及び前記電子捕獲材料層を覆うステップと；
前記ブランケット絶縁層を１回のエッチングプロセスでパターン化して、前記第１ゲート層の側面上に第１スペーサ壁を形成して、前記第２ゲート層の側面上に第２スペーサ壁を形成するステップと
を具えていることを特徴とするメモリーデバイスの製造方法。
【請求項３】
メモリーデバイス構造が、
基板と；
前記基板上に堆積させたトンネル酸化物層と；
前記トンネル酸化物層上に堆積させた電子捕獲層と；
前記電子捕獲層上の一部に堆積させた導電ゲート層とを具えて、前記電子捕獲層が、前記導電ゲート層の幅よりも大きい幅を有して；
前記メモリーデバイス構造がさらに、前記導電ゲート層と前記電子捕獲層との間に堆積させた絶縁層と；
前記電子捕獲層上、及び前記導電ゲート層と前記絶縁層の側壁上に堆積させたスペーサ壁と
を具えていることを特徴とするメモリーデバイス構造。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、半導体デバイス構造及びその製造方法に関するものである。特に、本発明は、メモリーデバイス構造及びその製造方法に関するものである。
【０００２】
【発明の背景】
通常のフラッシュメモリーセルは、ポリシリコンを使用してフローティングゲートを形成する。プログラミング中には、フローティングゲートに注入された電子が、フローティングゲートの層の全体上に一様に分布する。しかし、ポリシリコンフローティングゲートの下のトンネル酸化物が欠陥を有する際には、このデバイスが漏洩電流を持ちやすく、信頼性の問題が生じる。
【０００３】
従って、酸化−チッ化−酸化シリコン半導体（ＳＯＮＯＳ）構造を有するメモリーデバイスが開発されてきた。ワード線と埋め込みドレインとの間の電圧をプログラムすると、チャンネル内及び埋め込みドレイン領域付近の電子がチッ化シリコン層内に注入される。チッ化シリコンが電子を捕捉するという特別な特徴を有するので、注入された電子はチッ化シリコン層の全体上に一様には分布しない。これらの電子はむしろ、チッ化シリコン層上にガウス（正規）分布で局所的に集中する。チッ化シリコン層内に注入された電子が局所領域に分布するに過ぎないので、デバイスはトンネル酸化物の欠陥に対してそれほど敏感ではない。結果として、デバイスは漏洩電流については、より良好に動作する。
【０００４】
図１Ａ〜図１Ｃは、既存のＳＯＮＯＳメモリーデバイスのプロセスの流れの断面図である。
【０００５】
図１Ａに示すように、まず基板１００を設けて、ここで基板１００はメモリーセル領域１２０及び周辺回路領域１３０を有する。さらに、酸化物層１０２を基板１００上に形成する。その後に、チッ化シリコン層１０４及び酸化物層１０６を酸化物層１０２上に形成し、そして周辺回路領域１３０に属する、酸化物層１０２、チッ化シリコン層１０４、及び酸化物層１０６をエッチングする。周辺回路領域内のゲート酸化物層１０３をウエット酸化法によって成長させて、この時点ではメモリーセル領域内には成長させない。そして同時に、ポリシリコン層１０８を、メモリーセル領域１２０内のシリコン酸化物層１０６の上に形成し、周辺回路領域１３０内の酸化物層１０３の上にも形成する。そしてフォトレジスト層１１０を、ポリシリコン層１０８の上にパターン化して、ゲート構造を形成すべき領域を覆う。
【０００６】
図１Ｂに示すように、フォトレジスト層１１０をエッチングマスクとして使用して、ポリシリコン層１０８、シリコン酸化物層１０６、チッ化シリコン層１０４、及び酸化シリコン層１０２を含むメモリーセル領域内の１２０内の積層、並びにポリシリコン１０８及び酸化シリコン１０３を含む周辺回路領域１３０内の積層をパターン化して、２つの各領域１２０、１３０内のそれぞれにゲート構造を形成する。メモリーセル領域１２０内では、形成したゲート構造が、トンネル酸化物層１０２ｂ、チッ化シリコン電子捕獲層１０４ｂ、障壁（バリア）酸化物層１０６ｂ、及びポリシリコン層１０８ｂを具えている。一方周辺回路領域１３０内では、形成されたゲート構造が、ゲート酸化物層１０３ａ及びポリシリコン層１０８ａを具えている。さらに、このゲート構造は、イオン注入（打込み）中に、基板１００内の領域１２０及び１３０内のゲート構造の周辺にそれぞれ、軽くドーピングしたドレイン領域１１２ｂ、１１２ａを形成するマスクであった。
【０００７】
これに続いて、図１Ｃに示すように、メモリー領域１２０内及び周辺回路領域１３０内のそれぞれのゲート構造を囲むスペーサ壁１１４ｂ、１１４ａを形成する。そして、スペーサ壁１１４ｂ、１１４ａを他の注入のマスクとして使用して、基板１００内に、スペーサ壁１１４ｂ、１１４ａを囲むソース及びドレイン領域１１６ｂ、１１６ａを形成する。この後に、金属ワイヤ層及び他のバックエンドプロセスを先行させて、メモリープロセスを完了することができる。
【０００８】
上述したメモリーデバイスを製造するプロセスステップでは、メモリー領域及び周辺領域の両方について、ポリシリコンのパターン化を１ステップのエッチングで行って、ポリシリコンのエッチングに続いて、メモリー領域内の酸化物−窒化物−酸化物（Ｏ−Ｎ−Ｏ）層に対するエッチング、及び周辺回路領域内のゲート酸化物に対するエッチングを行う。しかし、メモリー領域内のＯ−Ｎ−Ｏ層の厚さ及び構造と、周辺回路領域内のゲート酸化物層の厚さ及び構造との大きな違いによって、そして０．２５μｍ及びそれ未満のプロセスについて、ゲート酸化物の厚さがますます薄くなるものとすれば、ゲート酸化物の過度のエッチングによって周辺回路領域内の基板面を低くする（穴を掘る）ことなしに、Ｏ−Ｎ−Ｏ構造全体を通して完全にエッチングされるようにエッチングを制御することが困難である。上述したプロセスの問題を解決するために、他の既存の方法は、前記ポリシリコンのエッチングのステップを、周辺回路領域についてのステップとメモリー領域についてのステップの２ステップに分離して、デバイスの完成度を保証している。しかし、この方法は追加的なフォトリソグラフィーのマスクを使用しなければならず、従ってプロセスの複雑性が加わる。
【０００９】
【発明の概要】
従って本発明の目的は、ポリシリコンのエッチング中に、周辺回路領域内に基板面の損傷が生じる問題を解決するような、ＳＯＮＯＳメモリーデバイス及びその製造方法を提供することにある。
【００１０】
本発明の他の目的は、プロセスの複雑性を低減するような、メモリーデバイス構造及びその製造方法を提供することにある。
【００１１】
本発明は、メモリーデバイスを製造する方法を提供するものである。この方法は次のステップを具えている。まず、基板から始まってその上に、トンネル酸化物層、チッ化シリコン層、及び障壁酸化シリコン層を連続的に形成する。最後の酸化シリコン層のすぐ上に導電層を形成する。そしてこの導電層をパターン化して、同時に前記酸化シリコン層もパターン化して、前記チッ化シリコン層を露光する。これに続いて、その上にブランケット絶縁層を形成して、前記ゲート層及びチッ化シリコン層を覆う。そしてこの絶縁層を、１回のエッチングステップを用いて規定して、前記ゲート層の側面にスペーサ壁を形成する。このエッチングステップ中には、このスペーサ壁に覆われていない前記チッ化シリコン層を有効にエッチング除去して、チッ化シリコンの電子捕獲層を形成する。形成した電子捕獲層の幅は、導電ゲート層の幅よりも大きい。本発明は、基板内の前記スペーサの周辺にソース／ドレイン領域を形成するステップ、及び前記ゲート層の上にシリサイド層を形成して、ゲートの接触抵抗を低減するステップも具えている。
【００１２】
本発明は、メモリーデバイスを製造する方法を提供するものである。この方法は次のステップを具えている。最初に、メモリー領域及び周辺回路領域を有する基板を用意する。２番目に、この基板の表面上に酸化物層を形成し、そしてチッ化シリコン層及び他の絶縁層を、この酸化物層上の前記メモリー領域内のみに形成する。その後に、前記絶縁層上の、前記メモリー領域内のみに導電層を形成して、前記周辺回路領域内のみに酸化物層を形成する。そしてこの導電層をパターン化して、前記メモリー領域内に第１ゲートを形成して、前記周辺回路領域内に第２ゲートを形成する。このパターン化ステップ中に、前記メモリー領域内の前記絶縁層及び前記周辺回路領域内の前記酸化物層も同じステップ中にパターン化して、前記メモリー領域内の前記チッ化シリコン層を露光する。そして、その上にブランケット絶縁層を形成して、両領域内の、前記第１ゲート、前記チッ化シリコン層、及び前記第２ゲートを覆う。これに続いて、エッチングステップを用いて前記ブランケット絶縁層をパターン化して、前記第１ゲートの側壁上にスペーサを形成して、前記第２ゲートの側壁上に他のスペーサを形成する。このパターン化ステップ中に、前記メモリー領域内の前記チッ化シリコン層の前記スペーサによって覆われていない部分も除去して、チッ化シリコンの電子捕獲層を形成する。なお、形成した電子捕獲層の幅は、前記導電ゲート層の幅よりも大きい。本発明は、基板内の前記スペーサの周辺にソース／ドレイン領域を形成するステップ、及び前記ゲート層の上にシリサイド層を形成してゲートの接触抵抗を低減するステップも具えている。
【００１３】
本発明は、基板と、トンネル酸化物層と、チッ化シリコンの電子捕獲層と、酸化物層と、導電ゲート層と、チッ化シリコンのスペーサ壁とを具えたメモリーデバイス構造も提供するものである。この構造では、前記トンネル酸化物層を前記基板面上にドーピングする。前記チッ化シリコンの電子捕獲層は、前記トンネル酸化物層上に接触するように堆積させる。前記導電ゲート層は、前記電子捕獲層の一部の上に堆積させる。前記電子捕獲層の幅は、前記導電ゲート層の幅よりも大きい。前記酸化物層を、前記ゲート層と前記チッ化シリコンの電子捕獲層との間に堆積させて、前記導電ゲート層と前記チッ化シリコンの電子捕獲層とを隔離する。これに加えて、前記チッ化シリコンのスペーサを、前記チッ化シリコンの電子捕獲層上、及び前記導電ゲート層と前記酸化シリコン層の側壁上に堆積させる。本発明は、前記基板内の前記スペーサの周辺にソース／ドレイン領域を形成すること、及び前記ゲート層の上にシリサイド層を形成して、ゲート接触抵抗を低減することも含む。
【００１４】
本発明のＳＯＮＯＳメモリーデバイスを製造する方法では、前記ポリシリコン層をパターン化するステップ中に、酸化シリコン−チッ化シリコン−トンネル酸化物の積層の最上部の酸化シリコン層に、前記チッ化シリコン層上で止まるパターン化を行って、これにより、エッチングステップ中の、前記基板の前記周辺回路領域の損傷を回避する。
【００１５】
さらに、本発明のＳＯＮＯＳメモリーデバイスを製造する方法では、前記メモリー領域と前記周辺回路領域の両方について同時に、エッチングステップを処理することができるので、特別なフォト／エッチングの必要性がなく、これによりプロセスを簡略化して、埋め込み処理に適したプロセスにする。
【００１６】
また、本発明のＳＯＮＯＳメモリーデバイス構造では、チッ化シリコンの電子捕獲層がより大きくなる。結果として、より大きな電子捕獲領域が提供されて、これにより、プログラミング中のしきい値（スレッショルド）電圧の窓が増加する。
【００１７】
本発明、及びその目的、特徴、及び利点は、以下の図面を参照した好適な実施例の説明によって、十分に理解することができる。
【００１８】
【実施例の詳細な説明】
以下、本発明の実施例について図面を参照して説明する。
図２Ａに示すように、基板２００を用意して、ここで基板２００はメモリー領域２２０及び周辺回路領域２３０を具えている。この基板上には、絶縁領域（図示せず）を形成して、活性領域（図示せず）を形成する。そして基板２００内には井戸領域（図示せず）を形成する。そして、酸化物層２０２を基板２００上に形成する。その後に、チッ化シリコン層２０４及び酸化シリコン層２０６を、酸化物層２０２上に形成する。チッ化シリコン層２０４は、電子を蓄積及び捕獲する特性を有する他の材料で代用することができる。同様に、酸化シリコン層２０６も他の絶縁材料で代用することができる。酸化物層２０２、チッ化シリコン層２０４、及び酸化物層２０６の周辺回路領域２３０に属する部分をエッチングして、その後に、周辺回路領域２３０のゲート酸化物層２０３を、ウエット酸化法によって成長させる。
【００１９】
そしてポリシリコン層２０８を上記の構造上に形成して、メモリー領域２２０内の酸化物層２０６及び周辺領域２３０内の酸化シリコン層２０３の両方を同時に覆う。ポリシリコン層２０８は他の導電材料で代用することができ、ゲート材料として使用可能ないずれの材料も、本発明に適しているものと考えられる。その後に、フォトレジストパターン２１０をポリシリコン層２０８上に形成して、ゲート構造を形成すべき領域を覆う。
【００２０】
図２Ｂに示すように、フォトレジスト層２１０をエッチングマスクとして使用して、メモリー領域２２０内のポリシリコン層２０８並びに酸化シリコン層２０６を、周辺回路領域２３０内のポリシリコン層２０８及び酸化シリコン層２０３と共に、１回のエッチングステップですべてパターン化して、導電ゲート構造２０８ｂ、２０８ａをそれぞれメモリー領域２２０内及び周辺回路領域２３０内に形成する。このエッチングステップ中に、メモリー領域２２０内のチッ化シリコン層２０４の、ゲート２０８ｂで覆われた領域外を露光する。酸化シリコン層２０６とチッ化シリコン層２０４との間のエッチング選択度がより高いので、エッチングプロセスをこのように制御してチッ化シリコン層２０４の所で止めることができる。このことは、前記周辺領域内の基板２００の表面が過度のエッチングによって掘り下げられることを防ぐようなエッチングプロセスの制御を容易にする。
【００２１】
次に、導電ゲート構造２０８ｂ、２０８ａを注入マスクとして使用して、軽くドーピングしたドレイン領域２１２ｂ、２１２ａをそれぞれ、基板２００内のゲート構造２０８ｂ、２０８ａの側に形成する。
【００２２】
図２Ｃに示すように、次に、ブランケット絶縁層２１８を基板２００上に形成して、導電ゲート構造２０８ｂ、２０８ａ及びチッ化シリコン層２０４を覆い、ここでブランケット絶縁層用に最も好適な材料はチッ化シリコンである。
【００２３】
図２Ｄに示すように、ブランケット絶縁層２１８に対する１回のエッチングステップで、スペーサ壁構造２１８ｂ及び２１８ａが、それぞれゲート構造２０８ｂ及び２０８ａの側壁に形成される。ブランケット絶縁層２１８の材料もチッ化シリコンであるので、下部のチッ化シリコン層２０４のゲート２０８ｂに覆われていない領域、及びスペーサ壁２１８ｂを同時に除去して、チッ化シリコンの電子捕獲層２０４ｂを形成することができる。なお形成されたチッ化シリコンの電子捕獲層２０４ｂの幅は、導電ゲート構造２０８ｂの幅よりも大きい。換言すれば、本発明におけるチッ化シリコンの電子捕獲層２０４ｂの幅は、既存のメモリーデバイスの電子捕獲層の幅よりも大きくすることができる。従って、本発明におけるメモリーデバイスはより大きな電子捕獲領域を提供することができ、結果として、プログラミング中に、より広いしきい値電圧の窓を提供することができる。
【００２４】
次に、スペーサ２１８ｂ、２１８ａを注入マスクとして使用することによって、ソース／ドレイン領域２１６ｂ、２１６ａを基板２００のスペーサ２１８ｂ、２１８ａの側に形成する。
【００２５】
図２Ｅに示すように、本発明のメモリーデバイスはさらに、ゲート構造２０８ｂ、２０８ａの表面上、及び前記基板の表面のソース／ドレイン領域２１６ｂ、２１６ａ上に、金属シリサイド材料２１９を具えている。金属シリサイド層２１９を形成する方法は、例えば、基板２００上に金属層を形成するステップと、これに続く、この金属と、シリコン材料のスペーサ２１８ｂ、２１８ａで覆われていない部分との反応を可能にする加熱プロセスのステップとを具えている。金属シリサイド層２１９は、例えばコバルトシリサイドとすることができる。
【００２６】
最後に、金属配線及び他のバックエンドプロセスを仕上げることによって、メモリーデバイスの製造を完了する。
【００２７】
本発明におけるメモリーデバイスは、メモリー領域２２０、周辺回路領域２３０、及び基板２００を具えている。メモリー領域２２０はさらに、導電ゲート層２０８ｂ、トンネル酸化物２０２ｂ、チッ化シリコンの電子捕獲層２０４ｂ、酸化シリコン層２０６ｂ、チッ化シリコンのスペーサ壁２１８ｂ、及びソース／ドレイン領域２１６ｂを具えている。これに加えて、周辺回路領域２３０はさらに、ゲート酸化物層２０３ａ、導電ゲート層２０８ａ、チッ化シリコンのスペーサ壁２１８ａ、及びソース／ドレイン領域２１６ａを具えている。
【００２８】
メモリー領域２２０内では、トンネル酸化物層２０２ｂを基板２００の表面上に堆積させる。チッ化シリコンの電子捕獲層２０４ｂをトンネル酸化物層２０２ｂ上に堆積させる。シリコン酸化物層２０６ｂをチッ化シリコンの電子捕獲層２０４ｂ上に堆積させる。そして導電ゲート層２０８ｂをチッ化シリコンの電子捕獲層２０４ｂ上の一部に堆積させる。チッ化シリコンの電子捕獲層２０４ｂの幅はゲート２０８ｂの幅よりも大きい。さらに、導電ゲート層２０８ｂとチッ化シリコンの電子捕獲層２０４ｂとの間に堆積させた酸化シリコン層２０６ｂが存在して、上記２つの層２０８ｂ、２０４ｂを隔離する。これに加えて、チッ化シリコンのスペーサ２１８ｂをチッ化シリコンの電子捕獲層２０４ｂの上、及びゲート層２０８ｂと酸化シリコン層２０６ｂの側壁上に堆積させる。さらに、ソース／ドレイン領域２１６ｂを、基板２００内のチッ化シリコンのスペーサ２１８ｂに覆われている領域外に堆積させる。
【００２９】
これに加えて、周辺回路領域２３０内では、ゲート酸化物層２０３ａを基板２００の表面上に堆積させる。ゲート層２０８ａをゲート酸化物層２０３ａ上に堆積させて、チッ化シリコンのスペーサ２１８ａを、ゲート層２０８ａ及びゲート酸化物層２０３ａの側壁に堆積させる。ソース／ドレイン領域２１６ａを、基板２００内のチッ化シリコンのスペーサ２１８ａ外の領域に堆積させる。
【００３０】
本発明のメモリーデバイスはさらに、ゲート層２０８ｂ、２０８ａの上面上、並びに基板２００の上面のうちのソース／ドレイン領域上に堆積させた金属シリサイド層２１９を具えて、シリサイド層２１９はゲート層２０８ｂ、２０８及びソース／ドレイン領域２１６ｂ、２１６ａの抵抗値を低減するために使用する。
【００３１】
本発明のＳＯＮＯＳメモリーデバイスを製造する方法では、導電ゲート層をパターン化するステップが、前記ポリシリコン層、及び酸化物−チッ化シリコン−酸化シリコンの積層の最上部の酸化シリコン層をパターン化して、チッ化シリコン層で止まるステップのみを含むので、基板内への過度のエッチングを行って、前記周辺回路領域内の基板表面を低くする問題を防ぐことができる。また、ＳＯＮＯＳメモリーデバイスを製造する前記方法では、前記メモリー領域内及び前記周辺回路領域内共に、特別なフォトリソグラフィのステップなしで前記ポリシリコンをパターン化することができるので、プロセスを簡略化して、このプロセスを埋め込みプロセス中に用いることができる。これに加えて、本発明のＳＯＮＯＳメモリーデバイスでは、前記チッ化シリコンの電子捕獲層の幅が既存のチッ化シリコンの電子捕獲層の幅よりも大きいので、デバイスがより大きな電子捕獲領域を提供することができ、結果として、プログラミング中のしきい値電圧の窓が増加する。
【００３２】
以上の説明をまとめれば、本発明は次の利点を有する。
【００３３】
１．本発明のメモリーデバイスを製造する方法は、エッチングプロセス中の、周辺回路領域内の基板の損傷を防止することができる。
【００３４】
２．このメモリーデバイスを製造する方法は、プロセスを簡略化することができ、そして埋め込みプロセス中に用いることができる。
【００３５】
３．本発明のメモリーデバイス構造は、プログラミング中のしきい値電圧の窓を増加させることができる。
【００３６】
本発明の他の実施例は、本明細書の考察、及び本明細書に開示した発明の実施より、当業者にとって明らかである。本明細書中の記載は、請求項に示す本発明の範囲内の好適例に過ぎないものと考えるべきである。
【図面の簡単な説明】
【図１】Ａ，Ｂ及びＣは既存のＳＯＮＯＳメモリーデバイスの製造フローを示す図式的断面図である。
【図２Ａ】本発明の好適実施例のＳＯＮＯＳメモリーデバイスの製造フローを示す図式的断面図である。
【図２Ｂ】本発明の好適実施例のＳＯＮＯＳメモリーデバイスの製造フローを示す図式的断面図である。
【図２Ｃ】本発明の好適実施例のＳＯＮＯＳメモリーデバイスの製造フローを示す図式的断面図である。
【図２Ｄ】本発明の好適実施例のＳＯＮＯＳメモリーデバイスの製造フローを示す図式的断面図である。
【図２Ｅ】本発明の好適実施例のＳＯＮＯＳメモリーデバイスの製造フローを示す図式的断面図である。
【符号の説明】
１００　基板
１０２　酸化物層
１０３　ゲート酸化物層
１０４　チッ化シリコン層
１０６　酸化物層
１０８　ポリシリコン層
１１０　フォトレジスト層
１１２　ドレイン領域
１１４　スペーサ壁
１１６　ソース／ドレイン領域
１２０　メモリーセル領域
１３０　周辺回路領域
２００　基板
２０２　酸化物層
２０３　ゲート酸化物層
２０４　チッ化シリコン層
２０６　酸化シリコン層
２０８　ポリシリコン層
２１０　フォトレジストパターン
２１２　ドレイン領域
２１６　ソース／ドレイン領域
２１８　スペーサ
２１９　金属シリサイド層
２２０　メモリー領域
２３０　周辺回路領域
【図１】
2004079624.tif 000003
【図２Ａ】
2004079624.tif 000004
【図２Ｂ】
2004079624.tif 000005
【図２Ｃ】
2004079624.tif 000006
【図２Ｄ】
2004079624.tif 000007
【図２Ｅ】
2004079624.tif 000008