(57)【要約】【課題】  光リソグラフィマスキング工程の数を低減することによって、ＣＭＯＳデバイスの加工コストを低減する方法を提供する。【解決手段】  ゲート構造物３の側面に垂直方向の部分４ｂと厚い水平な部分４ｂと薄い水平な部分４ｃからなるＬ字形状酸化ケイ素スペーサーを形成する。ＣＭＯＳデバイスのＰＭＯＳ領域４０に遮蔽物６を形成した後、注入処理を実施してＮＭＯＳ領域３０の頂部にＰ型ハロ領域７を形成し、厚い水平なスペーサー部分の下にＮ型のＬＤＤ領域８を形成し、薄い水平なスペーサー部分の下にＮ型の高濃度にドープされた深いソース／ドレイン領域９を形成する。特定のＣＭＯＳ領域上にフォトレジスト１５を形成した後、フォトレジスト１５で被覆されないゲート構造物の側面に複合絶縁体スペーサー１４ｂを形成し、次いでゲート構造物３とソース／ドレイン領域９の上に金属シリサイド１６を形成する。【選択図】  図１０
2004274022.tif 000002
【特許請求の範囲】
【請求項１】
相補型金属酸化物半導体（ＣＭＯＳ）デバイスを半導体基板上に作製する方法であって、
第１導電型デバイスに適応する前記半導体基板の第１デバイス領域を用意し、そして第２導電型デバイスに適応する前記半導体基板の第２デバイス領域を用意し、
前記第１デバイス領域および前記第２デバイス領域において、下にあるゲート絶縁体層の上にゲート構造物を形成し、
絶縁体構造物を形成し、この絶縁体構造物は、前記ゲート構造物の側面に配置され、そして前記ゲート構造物に隣接して配置された半導体基板の第１部分の上に配置された厚い絶縁体部分を含み、また前記半導体基板の第２部分の上に配置され、そして前記半導体基板の前記第１部分の上にある前記厚い絶縁体部分に隣接して配置された薄い絶縁体部分を含み、
前記第１デバイス領域において第１の一連のイオン注入処理を実施し、これによって、前記半導体基板の前記第１部分中に、前記半導体基板の前記第２部分中に、そして前記ゲート構造物の端面の下にある前記半導体基板の一部の中に、第１導電型の第１ハロ領域を形成し、そして前記厚い絶縁体部分の下にある前記ハロ領域の頂部中に第２導電型の第１の低濃度にドープされたソース／ドレイン（ＬＤＤ）領域を形成し、そして前記半導体基板の前記第２部分の上に配置された前記薄い絶縁体部分の下に配置された前記ハロ領域の頂部中に第２導電型の第１の高濃度にドープされたソース／ドレイン領域を形成し、
前記第２デバイス領域において第２の一連のイオン注入処理を実施し、これによって、前記半導体基板の前記第１部分中に、前記半導体基板の前記第２部分中に、そして前記ゲート構造物の端面の下にある前記半導体基板の一部の中に、第２導電型の第２ハロ領域を形成し、そして前記厚い絶縁体部分の下にある前記ハロ領域の頂部中に第１導電型の第２の低濃度にドープされたソース／ドレイン（ＬＤＤ）領域を形成し、そして前記半導体基板の前記第２部分の上に配置された前記厚い絶縁体部分の下にある前記ハロ領域の頂部中に第１導電型の第２の高濃度にドープされたソース／ドレイン領域を形成し、
前記第１デバイス領域中に配置された前記絶縁体構造物上に絶縁体造形物を形成し、これによって、ゲート構造物上に複合絶縁体スペーサーが生成し、前記ゲート構造物の頂面を露出させ、そして前記第２の高濃度にドープされたソース／ドレイン領域の頂面を露出させ、そして
前記ゲート構造物の露出した前記頂面上および前記第１の高濃度にドープされたソース／ドレイン領域の頂面上に金属シリサイドを形成する、
以上の工程を含む方法。
【請求項２】
前記第１デバイス領域はＮチャンネル金属酸化物半導体（ＮＭＯＳ）デバイスである、請求項１記載の方法。
【請求項３】
前記第１デバイス領域はＰチャンネル金属酸化物半導体（ＰＭＯＳ）デバイスである、請求項１記載の方法。
【請求項４】
前記第２デバイス領域はＮチャンネル金属酸化物半導体（ＮＭＯＳ）デバイスである、請求項１記載の方法。
【請求項５】
前記第２デバイス領域はＰチャンネル金属酸化物半導体（ＰＭＯＳ）デバイスである、請求項１記載の方法。
【請求項６】
前記ゲート絶縁体層は熱酸化法によって約１０〜１００オングストロームの厚さで得られた二酸化ケイ素層である、請求項１記載の方法。
【請求項７】
前記ゲート構造物は、約１０００〜３０００オングストロームの厚さにおいて、ドープされたポリシリコンまたはポリサイドから構成され、ここで、前記ポリサイドはポリシリコン上の金属シリサイドから構成される、請求項１記載の方法。
【請求項８】
前記絶縁体構造物は酸化ケイ素を含み、約２００〜４００オングストロームの厚さの厚い絶縁体部分で特徴づけられ、そして約１５０〜３５０オングストロームの厚さの薄い絶縁体部分で特徴づけられる、請求項１記載の方法。
【請求項９】
前記第１のハロ領域は、約１０〜４０ＫｅＶのエネルギー、約１Ｅ１３〜１Ｅ１５原子/ｃｍ２の線量、および約５〜２０°の注入角度で、ホウ素イオンまたはＢＦ２イオンを注入して得られたＰ型ハロ領域である、請求項１記載の方法。
【請求項１０】
前記第１のＬＤＤ領域および前記第１の高濃度にドープされたソース／ドレイン領域は、約１〜１０ＫｅＶのエネルギー、約１Ｅ１４〜１Ｅ１６原子/ｃｍ２の線量で、そして約０〜７°の注入角度を使用して、ヒ素イオンまたはリンイオンを注入して得られたＮ型領域である、請求項１記載の方法。
【請求項１１】
前記第２のハロ領域は、約８０〜１５０ＫｅＶのエネルギー、約１Ｅ１３〜１Ｅ１４原子/ｃｍ２の線量で、そして約１０〜５０°の注入角度で、ヒ素イオンまたはリンイオンを注入して得られたＮ型ハロ領域である、請求項１記載の方法。
【請求項１２】
前記第２のＬＤＤ領域および前記第２の高濃度にドープされたソース／ドレイン領域は、約０.２〜１.０ＫｅＶのエネルギー、約１Ｅ１３〜１Ｅ１６原子/ｃｍ２の線量で、そして約０〜７°の注入角度を使用して、ホウ素イオンまたはＢＦ２イオンを注入して得られたＰ型領域である、請求項１記載の方法。
【請求項１３】
前記絶縁体造形物は、約２００〜８００オングストロームの厚さの窒化ケイ素から構成される、請求項１記載の方法。
【請求項１４】
前記金属シリサイドは、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、およびジルコニウムシリサイドを含む群から選択される、請求項１記載の方法。
【請求項１５】
ＣＭＯＳデバイスを半導体基板上に作製する方法であって、
ＮＭＯＳデバイスに適応するＮチャンネル金属酸化物半導体（ＮＭＯＳ）領域として前記半導体基板の第１部分を用意し、そしてＰＭＯＳデバイスに適応するＰチャンネル金属酸化物半導体（ＰＭＯＳ）領域として前記半導体基板の第２部分を用意し、
前記半導体基板上に二酸化ケイ素ゲート絶縁体を成長させ、
前記二酸化ケイ素ゲート絶縁体層上にゲート構造物を形成し、
酸化ケイ素層を堆積し、
第１窒化ケイ素層を堆積し、
第１の異方性反応性イオンエッチング（ＲＩＥ）の処理を実施して、前記ゲート構造物の側面に第１の複合絶縁体スペーサーを形成し、このスペーサーは、下方の厚い酸化ケイ素造形物上に位置して、前記半導体基板の第１部分の上にある第１の窒化ケイ素造形物を含み、またこのスペーサーは、前記ゲート構造物で被覆されないか、または前記第１の複合絶縁体スペーサーで被覆されない薄い酸化ケイ素造形物であって、前記半導体基板の第２部分の上に形成された薄い酸化ケイ素造形物を有し、
前記第１の窒化ケイ素造形物を除去し、これによって、前記ゲート構造物の側面に位置し、そして前記半導体基板の前記第１部分の上にある前記厚い酸化ケイ素造形物を含むＬ字形状の酸化ケイ素スペーサーが生成し、そして前記Ｌ字形状の酸化ケイ素スペーサーは前記半導体基板の前記第２部分の上にある前記薄い酸化ケイ素造形物を含み、
前記ＰＭＯＳ領域に第１遮蔽造形物を形成し、
前記ＮＭＯＳ領域において第１の一連のイオン注入処理を実施し、これによって、前記半導体基板の前記第１部分中に、前記半導体基板の前記第２部分中に、そして前記ゲート構造物の端面の下にある前記半導体基板の第３部分の中に、Ｐ型ハロ領域を形成し、そして前記厚い酸化ケイ素造形物の下にある前記Ｐ型ハロ領域の頂部中にＮ型の低濃度にドープされたソース／ドレイン（ＬＤＤ）領域を形成し、そして前記薄い酸化ケイ素造形物の下に配置された前記Ｐ型ハロ領域の頂部中にＮ型の高濃度にドープされたソース／ドレイン領域を形成し、
前記ＮＭＯＳ領域に第２遮蔽造形物を形成し、
前記ＰＭＯＳデバイス領域において第２の一連のイオン注入処理を実施し、これによって、前記半導体基板の前記第１部分中に、前記半導体基板の前記第２部分中に、そして前記ゲート構造物の端面の下にある前記半導体基板の第３部分中に、Ｎ型ハロ領域を形成し、そして前記厚い酸化ケイ素造形物の下にある前記Ｎ型ハロ領域の頂部中にＰ型ＬＤＤ領域を形成し、そして前記薄い酸化ケイ素造形物の下に横たわって配置された前記Ｎ型ハロ領域の頂部中にＰ型の高濃度にドープされたソース／ドレイン領域を形成し、
第２窒化ケイ素層を堆積し、
第２の異方性ＲＩＥ処理を実施し、これによって、前記ＮＭＯＳ領域中に第２の複合絶縁体スペーサーが生成し、このスペーサーは前記Ｌ字形状の酸化ケイ素スペーサーの前記厚い酸化ケイ素造形物上の前記第２窒化ケイ素造形物を含み、そして前記Ｎ型の高濃度にドープされたソース／ドレイン領域の頂面を露出させ、一方、前記ＰＭＯＳ領域の第２窒化ケイ素層はエッチングされないで残留し、そして
前記ＮＭＯＳ領域において、前記ゲート構造物の前記頂面上および前記Ｎ型の高濃度にドープされたソース／ドレイン領域の頂面上に金属シリサイドを形成する、
以上の工程を含む方法。
【請求項１６】
前記二酸化ケイ素ゲート絶縁体層は熱酸化法によって約１０〜１００オングストロームの厚さで得られる、請求項１５記載の方法。
【請求項１７】
前記ゲート構造物は、約１０００〜３０００オングストロームの厚さで形成され、ドープされたポリシリコンまたはポリサイドから構成され、ここで、前記ポリサイドはポリシリコン上の金属シリサイドから構成される、請求項１５記載の方法。
【請求項１８】
前記酸化ケイ素層は、ＬＰＣＶＤまたはＰＥＣＶＤの方法によって約２００〜４００オングストロームの厚さで得られる、請求項１５記載の方法。
【請求項１９】
前記第１窒化ケイ素層は、ＬＰＣＶＤまたはＰＥＣＶＤの方法によって約５００〜８００オングストロームの厚さで得られる、請求項１５記載の方法。
【請求項２０】
前記Ｌ字形状の酸化ケイ素スペーサーの前記薄い酸化ケイ素造形物の厚さは約１５０〜３５０オングストロームであり、一方、前記エッチングされない厚い酸化ケイ素造形物の厚さは約２００〜４００オングストロームである、請求項１５記載の方法。
【請求項２１】
前記第１遮蔽造形物および第２遮蔽造形物はフォトレジスト造形物である、請求項１５記載の方法。
【請求項２２】
前記Ｐ型ハロ領域は、約１０〜４０ＫｅＶのエネルギー、約１Ｅ１３〜１Ｅ１５原子/ｃｍ２の線量、および約５〜２０°の注入角度で、ホウ素イオンまたはＢＦ２イオンを注入して得られる、請求項１５記載の方法。
【請求項２３】
前記Ｎ型ＬＤＤ領域および前記Ｎ型の高濃度にドープされたソース／ドレイン領域は、約１〜１０ＫｅＶのエネルギー、約１Ｅ１４〜１Ｅ１６原子/ｃｍ２の線量で、そして約０〜７°の注入角度を使用して、ヒ素イオンまたはリンイオンを注入して得られる、請求項１５記載の方法。
【請求項２４】
前記Ｎ型ハロ領域は、約８０〜１５０ＫｅＶのエネルギー、約１Ｅ１３〜１Ｅ１４原子/ｃｍ２の線量で、そして約１０〜５０°の注入角度で、ヒ素イオンまたはリンイオンを注入して得られる、請求項１５記載の方法。
【請求項２５】
前記Ｐ型ＬＤＤ領域および前記Ｐ型の高濃度にドープされたソース／ドレイン領域は、約０.２〜１.０ＫｅＶのエネルギー、約１Ｅ１３〜１Ｅ１６原子/ｃｍ２の線量で、そして約０〜７°の注入角度を使用して、ホウ素イオンまたはＢＦ２イオンを注入して得られる、請求項１５記載の方法。
【請求項２６】
前記第２窒化ケイ素層は、ＬＰＣＶＤまたはＰＥＣＶＤの方法によって約２００〜８００オングストロームの厚さで得られる、請求項１５記載の方法。
【請求項２７】
前記金属シリサイドは、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、およびジルコニウムシリサイドを含む群から選択される、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造に使用する方法、特に、マスキング工程を少なくすることによって低い製造コストで高性能ＣＭＯＳデバイスを製造するために使用する方法に関する。
【背景技術】
【０００２】
マイクロ微細化、即ち、サブミクロン形態の半導体デバイスを作製する能力は、デバイスの性能を増大させた。Ｎチャンネル（ＮＭＯＳ）とＰチャンネル（ＰＭＯＳ）の要素を含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、マイクロ微細化の結果として、性能の増大に寄与する。しかしながら、ＣＭＯＳデバイスの製造コストは、必要な多くのマスキング工程のために増大する傾向にある。本発明は、本発明を使用しないで得た対応物のＣＭＯＳデバイスと比較した場合、製造コストを低減させながら性能の向上が実現化するＣＭＯＳデバイスの新規な製造手順を開示する。ＣＭＯＳの製造コストの低減は、光リソグラフィマスキング工程の減少によって達成される。使い捨てのスペーサーを使用することを特徴とする新規な方法は、本発明を使用しないで製造した対応物のＣＭＯＳデバイスにおいて使用されたいくつかの光リソグラフィマスキング工程の除去を可能にする。米国特許第６,３４６,４６８Ｂ１（Pradeep他）、米国特許第６,３１９,７８３Ｂ１（Ang他）、米国特許第６,２５１,７６４Ｂ１（Pradeep他）、米国特許第６,１５６,５９８Ｂ１（Zhou他）、および米国特許第６,３４８,３８７Ｂ１（Yu）のような従来技術は、Ｌ字形状のスペーサー並びにＬ字形状のスペーサーを介して形成された低濃度にドープされたソース／ドレイン領域を開示する。しかしながら、これらの従来技術は、ＣＭＯＳデバイスのＮＭＯＳ要素とＰＭＯＳ要素の両方の作製に使用される光リソグラフィマスキング工程の数を低減するために、Ｌ字形状のスペーサーと使い捨てスペーサーとの組合わせを使用する本発明に示された新規な方法の手順を全く開示していない。
【特許文献１】米国特許第６,３４６,４６８号明細書
【特許文献２】米国特許第６,３１９,７８３号明細書
【特許文献３】米国特許第６,２５１,７６４号明細書
【特許文献４】米国特許第６,１５６,５９８号明細書
【特許文献５】米国特許第６,３４８,３８７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、金属酸化物半導体電界効果型（ＭＯＳＦＥＴ）デバイスの製造に使用される光リソグラフィマスキング工程の数を低減することによって、このデバイスの加工コストを下げることである。
【０００４】
本発明の別の目的は、光リソグラフィマスキング工程の低減によって実現するコスト削減を、ＮＭＯＳ要素とＰＭＯＳ要素の両方を含むＣＭＯＳデバイスの製造に適用することである。
【０００５】
本発明の更に別の目的は、部分的に除去されるスペーサー構造物を種々の注入角度で実施されるイオン注入処理と組合わせて使用して、ＮＭＯＳ要素とＰＭＯＳ要素のいくつかの特徴を最少の光リソグラフィマスキング工程を用いて実現することである。
【０００６】
本発明の更に別の目的は、サリサイド（salicide）の方法をＣＭＯＳ要素の特定の領域で選択的に実施することを可能にするために、部分的に除去されたスペーサー構造物を回復する方法を与えることである。
【課題を解決するための手段】
【０００７】
光リソグラフィマスキング工程の低減によって達成される加工コストの削減を特徴とするＣＭＯＳデバイスの製造方法を説明する。ＣＭＯＳデバイスのＮＭＯＳ要素とＰＭＯＳ要素のために使用される半導体基板の領域において、下にあるゲート絶縁体層上にゲート構造物を形成した後、下にある酸化ケイ素層と上にある窒化ケイ素造形物から構成される第１絶縁体スペーサーを、前記ゲート構造物の側面に形成する。前記窒化ケイ素造形物を除去すると、酸化ケイ素のＬ字形状スペーサーが生成し、このスペーサーは、前に除去された窒化ケイ素造形物の下にある領域中の厚い酸化ケイ素の部分を含み、そしてスペーサーの形成処理と窒化ケイ素の除去処理に曝された領域上の薄い酸化ケイ素の部分を含む。特定のＣＭＯＳ要素上に遮蔽マスクを形成した後、一連の注入工程を実施して、露出しているＣＭＯＳ領域においてハロ（halo）領域、低濃度にドープされたソース／ドレイン（ＬＤＤ）領域、および高濃度にドープされたソース／ドレイン領域を形成する。ハロ領域は高角度の注入方法を使用して形成され、一方、低角度の注入方法によって、厚い酸化ケイ素部分の下にあるＬＤＤ領域が生成し、そして薄い酸化ケイ素部分の下に配置された高濃度にドープされた深いソース／ドレイン領域が生成する。次いで、上記と同じ方法である遮蔽マスクを使用する方法、および一連の注入方法を実施して、既に遮蔽したＣＭＯＳ要素に対して同様の領域を形成する。Ｌ字形状スペーサー上に窒化ケイ素造形物を形成し、特定のＣＭＯＳデバイスの領域において、ハロ領域、ＬＤＤ領域、そして高濃度にドープされたソース／ドレイン領域の上にある窒化ケイ素の延長部分を形成すると、他の特定のＣＭＯＳデバイスの保護されない領域において、露出したソース／ドレイン領域およびゲート領域上にサリサイドが形成される。
【発明を実施するための最良の形態】
【０００８】
光リソグラフィマスキング工程の数が低減する結果として処理コストが低減するＣＭＯＳデバイスの製造方法であって、ハロ領域、ＬＤ領域、および高濃度にドープされたソース／ドレイン領域を形成するために、部分的に除去されるスペーサー構造物を介して種々の注入角度で実施される一連の注入処理を特徴とする製造方法が、詳細に説明される。＜１００＞の結晶方位を有する単結晶シリコンから構成される半導体基板１が使用され、そして図１に概略的に示される。半導体基板１の第１領域３０がＣＭＯＳデバイスのＮＭＯＳ要素に適用するために使用され、一方、第２領域４０がＰＭＯＳ要素に適用するために使用される。フォトレジスト造形物（図示せず）が、ヒ素イオンまたはリンイオンの注入からＮＭＯＳ領域３０を保護するために使用され、そしてＰＭＯＳ領域４０において半導体基板１の頂部にＮウエル領域５０を形成するために使用される。Ｎウエルの形成からＮＭＯＳ領域を保護するために使用されたフォトレジスト造形物を除去するためにプラズマ酸素アッシング法を用いた後に、二酸化ケイ素ゲート絶縁体層２を約１０〜１００オングストロームの厚さに熱成長させる。次いで、下にあるポリシリコン層上のドープされたポリシリコン層または金属シリサイド層から成るポリシリサイド層のような導電性層を、低圧化学気相成長法（ＬＰＣＶＤ）によって、約１０００〜３０００オングストロームの厚さに堆積する。次いで、フォトレジスト造形物（図示せず）をエッチマスクとして使用し、導電性層用のエッチング剤としてＣｌ２またはＳＦ６を使用する異方性反応性イオンエッチング（ＲＩＥ）の方法を実施して、ゲート構造物３を形成する。ゲート構造物３の幅は約０.０５〜１０μｍである。次いで、ゲート構造物３の形成に使用したフォトレジスト造形物をプラズマ酸素アッシング法によって除去し、その後に最終のウエット洗浄サイクルを実施する。このウエット洗浄サイクルは緩衝フッ酸（ＢＨＦ）を使用することを特徴とし、これによって、ゲート構造物３で被覆されない二酸化ケイ素ゲート絶縁体層の部分が除去される。これらの工程の結果が図１で概略的に示される。
【０００９】
次に、ゲート構造物３の側部に第１の複合絶縁体スペーサーを形成する方法を図２〜図３を用いて説明する。先ず、酸化ケイ素層４ａをＬＰＣＶＤまたはプラズマ強化された化学気相成長法（ＰＥＣＶＤ）によって、約２００〜４００オングストロームの厚さに堆積する。図２で概略的に示すように、窒化ケイ素層５ａをＬＰＣＶＤまたはＰＥＣＶＤによって、約５００〜８００オングストロームの厚さに堆積する。窒化ケイ素用のエッチング剤としてＣｌ２またはＣＦ４を使用する異方性ＲＩＥの方法を実施して、下にある酸化ケイ素層４ａの上に窒化ケイ素造形物５ｂを形成する。窒化ケイ素造形物５ｂの形成の後に、異方性ＲＩＥ方法のオーバエッチサイクルを実施して、窒化ケイ素造形物５ｂで被覆されない酸化ケイ素層４ａの領域の頂部を除去すると、厚さが約１５０〜２５０オングストロームの薄い酸化ケイ素の部分４ｃが生成し、一方、酸化ケイ素の部分４ｂとして示される酸化ケイ素層４ａのエッチングされない部分は、約２００〜４００オングストロームの厚さで、窒化ケイ素造形物５ｂの下方に残留する。所望により、酸化ケイ素用のエッチング剤としてＣＨＦ３を使用した異方性ＲＩＥの方法を窒化ケイ素造形物５ｂの形成の直後に開始することによって、薄い酸化ケイ素の部分４ｃを形成できる。この方法の結果が図３で概略的に示される。
【００１０】
次に、熱リン酸溶液を使用して窒化ケイ素造形物５ｂを選択的に除去すると、ゲート構造物３の側面、並びに除去された窒化ケイ素造形物５ｂにより以前被覆されていた半導体基板の隣接領域上に位置する厚い酸化ケイ素の部分４ｂから構成されるＬ字形状の酸化ケイ素スペーサーが得られる。また、このＬ字形状の酸化ケイ素スペーサーは、除去された窒化ケイ素造形物により以前被覆されなかった領域の薄い酸化ケイ素の部分４ｃも含む。この方法の結果が図４で概略的に示される。
【００１１】
次に、フォトレジスト造形物６が、ＰＭＯＳ領域４０上に形成され、そしてハロ領域、ＬＤＤ領域、および高濃度にドープされたソース／ドレイン領域をＮＭＯＳ領域３０の特定位置に形成するための遮蔽マスクとして、使用される。ハロ領域は、後のソース／ドレイン領域の形成に使用される半導体基板の領域中のドーパント濃度を増大するために採用される。ハロ領域によって与えられるドーパント濃度が高いことによって、前記ソース／ドレインの空乏領域の範囲が縮小し、その結果、空乏領域間のパンチスルーまたは漏洩の危険が低減する。従って、ハロ領域は、ソースまたはドレイン領域の全体を考慮して、半導体基板の特定部分に形成する必要がある。それ故に、注入工程は、ホウ素イオンまたはＢＦ２イオンを使用して、約１０〜４０ＫｅＶのエネルギーおよび約１Ｅ１３〜１Ｅ１５原子/ｃｍ２の線量で実施される。半導体基板１のＰ型濃度よりも大きいＰ型濃度を有するハロ領域７を後のソース／ドレイン領域が提供される領域中に形成するために、約５〜２０°の大きい注入角度が使用されるべきである。この大きな注入角度によって、Ｐ型ハロ領域は、Ｌ字形状の酸化ケイ素スペーサー４ｂの下にある位置まで拡大され、またゲート構造物３の一部の下にある位置まで拡大される。これは図５で概略的に示される。
【００１２】
フォトレジスト造形物６がまだ設置されている状態で、ゲート構造物３で被覆されていない、またはＬ字形状の酸化ケイ素スペーサーで被覆されていない半導体基板１の領域中に、Ｎ型ＬＤＤ領域８および高濃度にドープされたＮ型ソース／ドレイン領域９を形成する。これは、ヒ素イオンまたはリンイオンを約１〜１０ＫｅＶのエネルギーおよび約１Ｅ１４〜１Ｅ１６原子/ｃｍ２の線量および約０〜７°の小さい注入角度で注入することによって実施される。この注入エネルギーおよび厚い酸化ケイ素の部分４ｂと薄い酸化ケイ素の部分４ｃとの間の厚さの差異によって、薄い酸化ケイ素の部分４ｃの下に設けられて、深く、高度に濃縮され、そして高濃度にドープされたＮ型ソース／ドレイン領域９が生成し、一方、浅く、そして低度に濃縮されたＮ型ＬＤＤ領域８が厚い酸化ケイ素の部分４ｂの下に形成される。これは図６で概略的に示される。従って、Ｐ型ハロ領域７、Ｎ型ＬＤＤ領域８、および高濃度にドープされたＮ型ソース／ドレイン領域９を形成するために、単一の光リソグラフィマスキング方法が採用された。
【００１３】
プラズマ酸素アッシング法によってフォトレジスト造形物６を除去した後、フォトレジスト造形物１０をＮＭＯＳ領域３０上に形成して、この領域をＰＭＯＳ領域４０用のハロ領域およびソース／ドレイン領域を形成するために使用するイオン注入処理から保護する。ヒ素イオンまたはリンイオンを、約８０〜１５０ＫｅＶのエネルギーおよび約１Ｅ１３〜１Ｅ１４原子/ｃｍ２の線量で、そしてＮ形ハロ領域をゲート構造物の一部の下に形成するのに必要な約１０〜５０°の大きい注入角度を使用して注入することにより、先ずハロ領域１１が形成される。Ｐ型ソース／ドレインの空乏領域が侵入する場合に生じるソース／ドレインのパンチスルーまたは漏洩の現象を減らすために、Ｎウエル領域５０よりも高いＮ形ドーパント濃度を用いてハロ領域１１を形成する。これは図７で概略的に示される。フォトレジスト造形物１０がまだ設けられている状態で、ゲート構造物３で被覆されない、またはＬ字形状の酸化ケイ素スペーサーで被覆されない半導体基板１の領域中に、Ｐ型ＬＤＤ領域１２および高濃度にドープされたＰ型ソース／ドレイン領域１３を形成する。これは、ホウ素イオンまたはＢＦ２イオンを約０.２〜１.０ＫｅＶのエネルギーおよび約１Ｅ１３〜１Ｅ１６原子/ｃｍ２の線量および約０〜７°の小さい注入角度で注入することによって達成される。ＮＭＯＳ領域３０中のＬＤＤ領域および高濃度にドープされたソース／ドレイン領域の場合と同様に、この注入エネルギーおよび厚い酸化ケイ素の部分４ｂと薄い酸化ケイ素の部分４ｃとの間の厚さの差異によって、薄い酸化ケイ素の部分４ｃの下に設けられて、深く、高度に濃縮され、そして高濃度にドープされたＰ型ソース／ドレイン領域１３が生成し、一方、浅く、そして低度に濃縮されたＰ型ＬＤＤ領域１２が厚い酸化ケイ素の部分４ｂの下に形成される。これは図７で概略的に示される。従って、Ｐ型ハロ領域、Ｐ型ＬＤＤ領域、および高濃度にドープされたＰ型ソース／ドレイン領域を形成するために、単一の光リソグラフィマスキング方法が再び採用された。
【００１４】
プラズマ酸素アッシング法によってフォトレジスト造形物１０を除去した後、窒化ケイ素層１４ａをＬＰＣＶＤまたはＰＥＣＶＤの方法によって、約２００〜８００オングストロームの厚さに堆積する。これは図８で概略的に示される。第１グループのデバイスが低いソース／ドレイン抵抗およびゲート抵抗を必要とする場合、自己整合されたシリサイド（サリサイド）（self aligned silicide（salicide））の処理が採用され、一方、低い抵抗を必要としない第２グループのデバイスはサリサイドの処理から保護される。これは、フォトレジストの遮蔽造形物を使用して第２グループのデバイスを保護することにより達成され、一方、第１グループのデバイスは、ゲート構造物の領域およびソース／ドレイン領域がサリサイド処理を受ける工程に供される。この説明においては、一例として、ＮＭＯＳ領域３０が低いゲート抵抗およびソース／ドレイン抵抗を必要とする第１グループのデバイスであり、一方、ＰＭＯＳ領域４０が抵抗を低下させるサリサイド処理を必要としない第２グループのデバイスである。しかしながら、これは説明のための一例に過ぎず、次の一連の工程によって、ＮＭＯＳ領域またはＰＭＯＳ領域のいずれかのデバイスがサリサイド処理を受けるか、またはサリサイド処理から保護されることに注目すべきである。即ち、フォトレジスト造形物１５を遮蔽マスクとして使用し、エッチング剤としてＣｌ２またはＣＦ４を使用する異方性ＲＩＥ処理を実施すると、ＮＭＯＳ領域３０において、厚い酸化ケイ素の部分４ｂの上ならびにその側面に窒化ケイ素造形物１４ｂが生成する。これは図９で概略的に示される。
【００１５】
プラズマ酸素アッシング法によってフォトレジスト造形物１５を除去した後、酸化ケイ素用のエッチング剤としてＢＨＦを使用するウエットエッチング法を実施して、ＮＭＯＳ領域３０のゲート構造物３の頂面および高濃度にドープされたＮ型ソース／ドレイン領域９の頂面を露出させる。窒化ケイ素層１４ａは、ＰＭＯＳ領域４０のゲート構造物およびソース／ドレイン領域をＢＨＦによる酸化ケイ素の除去処理から保護した。次いで、チタン、タンタル、タングステン、ニッケル、コバルト、およびジルコニウムから成る群から選択される金属の層を、化学気相成長法（ＣＶＤ）を使用して、またはプラズマ気相成長法（ＰＶＤ）を使用して、約１００〜３００オングストロームの厚さに堆積する。慣用の炉の中で、または短時間アニール（ＲＴＡ）の方法を使用して熱処理を約４００〜６００℃の温度で約１〜１０分間、不活性雰囲気中で実施すると、金属シリサイドがゲート構造物３の頂面上および高濃度にドープされたＮ型ソース／ドレイン領域９の頂面上に生成し、一方、未反応金属が窒化ケイ素造形物１４ｂおよびＰＭＯＳ領域４０の窒化ケイ素層１４ａの上に残留する。ＨＣｌ‐Ｈ２Ｏ２‐ＮＨ４ＯＨ‐Ｈ２Ｏから成る溶液を使用して未反応金属の除去を選択的に実施すると、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、およびジルコニウムシリサイドのいずれかから成る金属シリサイド層１６が、ゲート構造物３の上および高濃度にドープされたＮ型ソース／ドレイン領域９の上に形成される。サリサイド遮蔽方法、およびＮＭＯＳ領域３０の厚い酸化ケイ素の部分４ｂ上に窒化ケイ素造形物１４ｂから成る複合スペーサーを形成する方法、およびＰＭＯＳ領域４０の厚い酸化ケイ素の部分４ｂ上に窒化ケイ素層１４ａから成る複合スペーサーを形成する方法は、単一の光リソグラフィマスキング方法のみを使用して達成された。このサリサイド方法の結果は図１０で概略的に示される。
【００１６】
本発明をその好ましい態様を参照して説明したが、本発明の精神および範囲を逸脱することなく種々の変更を実施できることは当業者によって理解できるであろう。
【図面の簡単な説明】
【００１７】
【図１】本発明の方法において半導体基板のＮＭＯＳ要素３０とＰＭＯＳ要素４０にゲート絶縁体層２とゲート構造物３を形成する工程を概略的に示す断面図。
【図２】ゲート構造物３の上に酸化ケイ素の層４ａと窒化ケイ素の層５ａを堆積する工程を概略的に示す断面図。
【図３】酸化ケイ素の部分４ｂの上に窒化ケイ素造形物５ｂを形成し、そして薄い酸化ケイ素の部分４ｃを形成する工程を概略的に示す断面図。
【図４】厚い酸化ケイ素の部分４ｂと薄い酸化ケイ素の部分４ｃで構成されるＬ字形状の酸化ケイ素スペーサーを形成する工程を概略的に示す断面図。
【図５】ＰＭＯＳ領域４０の上にフォトレジスト造形物６を形成し、ＮＭＯＳ領域３０にハロ領域７を形成する工程を概略的に示す断面図。
【図６】ＮＭＯＳ領域３０にＮ型ＬＤＤ領域８とＮ型ソース／ドレイン領域９を形成する工程を概略的に示す断面図。
【図７】ＮＭＯＳ領域３０の上にフォトレジスト造形物１０を形成し、ＰＭＯＳ領域４０にハロ領域７、Ｐ型ＬＤＤ領域１２およびＰ型ソース／ドレイン領域１３を形成する工程を概略的に示す断面図。
【図８】窒化ケイ素の層１４ａを形成する工程を概略的に示す断面図。
【図９】ＰＭＯＳ領域４０にフォトレジスト造形物１５を形成し、ＮＭＯＳ領域３０に窒化ケイ素造形物１４ｂを形成する工程を概略的に示す断面図。
【図１０】ゲート構造物３の上および高濃度にドープされたＮ型ソース／ドレイン領域９の上に金属シリサイド層１６を形成する工程を概略的に示す断面図。
【図１】
2004274022.tif 000003
【図２】
2004274022.tif 000004
【図３】
2004274022.tif 000005
【図４】
2004274022.tif 000006
【図５】
2004274022.tif 000007
【図６】
2004274022.tif 000008
【図７】
2004274022.tif 000009
【図８】
2004274022.tif 000010
【図９】
2004274022.tif 000011
【図１０】
2004274022.tif 000012
【外国語明細書】
2004274022000001.pdf