(57)【要約】【課題】Ｄ／Ａ変換回路で直接ワード線を駆動することなくワード線選択レベルをリニアに変化させて不揮発性メモリセルの閾値電圧測定を可能にする半導体集積回路を提供する。【解決手段】不揮発性メモリ（４）は記憶情報の書き換えが可能であり、読み出し動作でワード線を駆動するドライバ（３３Ｒ１〜３３Ｒｎ）と、前記ドライバに動作電源を供給する第１の電源回路（３９Ａ）とを有さうる。テストモードにおいて、第１の電源回路が生成するドライバの動作電源電圧をＤ／Ａ変換回路の変換出力電圧に基いて制御する。デバイス不良等に対し不揮発性メモリセルの閾値電圧を検出するとき、Ｄ／Ａ変換回路の変換出力電圧に基いて第１の電源回路が生成するドライバの動作電源電圧をほぼリニアに変化させることが可能である。Ｄ／Ａ変換回路にはワード線負荷を駆動し得る電流駆動能力を必要としない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ディジタル−アナログ変換回路と、不揮発性メモリとを有し、テストモードの設定が可能にされる半導体集積回路であって、
前記不揮発性メモリは記憶情報の書き換えが可能であり、読み出し動作でワード線を駆動するドライバと、前記ドライバに動作電源を供給する第１の電源回路とを有し、
前記テストモードにおいて、前記第１の電源回路が生成する前記ドライバの動作電源の電圧を前記ディジタル−アナログ変換回路の変換出力電圧に基いて制御することを特徴とする半導体集積回路。
【請求項２】
前記ディジタル−アナログ変換回路及び前記不揮発性メモリをバスを介してアクセス可能な中央処理装置を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記テストモードにおいて、前記不揮発性メモリは外部よりアクセス可能にされ、前記ディジタル−アナログ変換回路は外部より変換動作の制御が可能にされることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記テストモードにおいて、前記中央処理装置がテストプログラムを実行することによって前記不揮発性メモリをアクセスし、且つ前記ディジタル−アナログ変換回路の変換動作を制御することを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記ドライバの動作電源を生成する第２の電源回路を有し、半導体集積回路に対するリセット指示の解除に応答して前記ドライバの動作電源の生成に前記第２電源回路を用いることを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記ドライバの動作電源を生成する第２の電源回路を有し、前記半導体集積回路に対するリセット指示に応答して前記ドライバの動作電源に前記第２の電源回路を割当て、半導体集積回路に対するリセット指示の解除に応答して前記中央処理装置はリセット処理にて前記不揮発性メモリから制御データを読み出して前記ディジタル−アナログ変換回路にセットし、前記ドライバの動作電源を第２の電源回路から第１の電源回路に切り換えることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記半導体集積回路のテストモードにおいて、前記ドライバの動作電源の生成に前記第１の電源回路を用いることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記ディジタル−アナログ変換回路は変換対象データを保持するためのデータレジスタを有し、前記半導体集積回路に対するリセット指示に応答して前記データレジスタは規定の初期値を保持し、前記半導体集積回路に対するリセット指示の解除に応答して前記中央処理装置はリセット処理にて前記不揮発性メモリから制御データを読み出して前記ディジタル−アナログ変換回路の前記データレジスタにセットすることを特徴とする請求項１記載の半導体集積回路。
【請求項９】
前記第１の電源回路は、電流出力型のチャージポンプ、チャージポンプをクロック信号で駆動するクロックドライバと、前記チャージポンプの出力電流をレベル変換するレベル変換回路と、前記レベル変換回路の出力電圧をリファレンス電圧と比較して前記クロックドライバによる前記チャージポンプの駆動と停止を制御する制御回路とを有し、
前記リファレンス電圧は前記ディジタル−アナログ変換回路が出力することを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
不揮発性メモリとディジタル−アナログ変換回路を有する半導体集積回路にテストモードを設定する処理と、
前記テストモードが設定された前記半導体集積回路のディジタル−アナログ変換回路に制御データを入力する処理と、
入力された制御データをディジタル−アナログ変換し、ディジタル−アナログ変換による出力電圧に基いて前記不揮発性メモリのワード線選択レベルを決定する処理と、
決定されたワード線選択レベルを用いて前記不揮発性メモリをリードアクセスし、リードデータを期待値と比較する処理と、
比較結果を用いて前記不揮発性メモリに含まれるメモリセルの閾値電圧を解析する処理と、を含むことを特徴とする半導体集積回路のテスト方法。
【請求項１１】
前記解析する処理は、前記期待値との比較が一致であればリードアドレスの更新、前記期待値との比較が不一致であればディジタル−アナログ変換回路への制御データの更新を行ないながら、ディジタル−アナログ変換動作に用いた制御データを取得する処理と、取得した制御データに基いてメモリセルの閾値電圧を演算する処理と、を含むことを特徴とする請求項１０記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込み及び消去可能な不揮発性メモリを内蔵する半導体集積回路、更に電気的に書き込み及び消去可能な不揮発性メモリセルの閾値電圧を解析するためのテスト方法に関し、例えば、フラッシュメモリ等の電気的に書き込み及び消去可能な不揮発性メモリを内蔵したマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
メモリセルの閾値電圧制御により情報記憶を行なうフラッシュメモリ等の様な電気的に書き込み及び消去可能な不揮発性メモリにおいて、その不良解析等ではメモリセルの閾値電圧を測定できることが望ましい。メモリセルの閾値電圧を測定するのに、メモリセルのゲートに電圧を印加するディジタル−アナログ（Ｄ／Ａ）変換回路を設けた技術がある（特許文献１）。
【０００３】
【特許文献１】
特開平４−１９５８９９号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１の技術において、Ｄ／Ａ変換回路はメモリセルの閾値電圧測定のために新たに設けられている。また、特許文献１のＤ／Ａ変換回路はメモリセルのゲートを直接駆動する。メモリセルが多数接続するワード線の負荷は一般に大きいので、そのようなＤ／Ａ変換回路には大きな電流供給能力を必要とする。マイクロコンピュータの周辺回路として搭載された汎用用途のＤ／Ａ変換回路では、負荷の大きなワード線を十分に駆動できないと考えられる。
【０００５】
本発明の目的は、Ｄ／Ａ変換回路で直接ワード線を駆動することなくワード線選択レベルをほぼリニアに変化させて不揮発性メモリセルの閾値電圧測定を可能にする半導体集積回路を提供することにある。
【０００６】
本発明の別の目的は、回路規模の増大を極力抑えながらワード線選択レベルをほぼリニアに変化させてメモリセルの閾値電圧測定が可能な半導体集積回路を提供することにある。
【０００７】
本発明のその他の目的は、ワード線選択レベルをほぼリニアに変化させて不揮発性メモリセルの閾値電圧測定を可能にする半導体集積回路のテスト方法を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本発明に係る半導体集積回路は、Ｄ／Ａ変換回路と、不揮発性メモリとを有し、テストモードの設定が可能にされる。前記不揮発性メモリは記憶情報の書き換えが可能であり、読み出し動作でワード線を駆動するドライバと、前記ドライバに動作電源を供給する第１の電源回路とを有し、前記テストモードにおいて、前記第１の電源回路が生成するドライバの動作電源の電圧を前記Ｄ／Ａ変換回路の変換出力電圧に基いて制御する。
【００１１】
上記より、デバイス不良もしくは故障に際し、不揮発性メモリセルの閾値電圧を検出するとき、前記Ｄ／Ａ変換回路の変換出力電圧に基いて第１の電源回路が生成するドライバの動作電源電圧をほぼリニアに変化させることが可能である。このとき、Ｄ／Ａ変換回路で直接ワード線を駆動することを要しない。Ｄ／Ａ変換回路にはワード線負荷を駆動し得る電流駆動能力を必要としない。
【００１２】
前記半導体集積回路は、前記Ｄ／Ａ変換回路及び不揮発性メモリをバスを介してアクセス可能な中央処理装置を有してよい。前記中央処理装置はその動作プログラムに従ってＤ／Ａ変換回路の変換動作をバスを介して制御する。要するに前記Ｄ／Ａ変換回路は汎用用途に適合される。ワード線選択レベルをほぼリニアに変化させたテストに、汎用用途のＤ／Ａ変換回路を利用でき、テスト専用にＤ／Ａ変換回路を増設することを要せず、回路規模の増大を極力抑えることができる。
【００１３】
テストモードにおけるテスト動作を外部テスタに大きく依存させようとする場合には、前記テストモードにおいて、前記不揮発性メモリは外部よりアクセス可能にされ、前記Ｄ／Ａ変換回路は外部より変換動作の制御が可能にされるのがよい。
【００１４】
一方、テストモードにおけるテスト動作の一部を半導体集積回路のビルトイン機能で実現しようとする場合には、前記テストモードにおいて、前記中央処理装置がテストプログラムを実行することによって前記不揮発性メモリをアクセスし、且つ前記Ｄ／Ａ変換回路の変換動作を制御するのがよい。
【００１５】
本発明の具体的な形態として、前記第１の電源回路は、電流出力型のチャージポンプ、チャージポンプをクロック信号で駆動するクロックドライバ、チャージポンプの出力電流をレベル変換するレベル変換回路、及び前記レベル変換回路の出力電圧をリファレンス電圧と比較して前記クロックドライバによるチャージポンプの駆動と停止を制御する制御回路を有して構成される。このとき、前記リファレンス電圧は前記Ｄ／Ａ変換回路が出力する。
【００１６】
本発明の具体的な形態として、前記第１の電源回路と共に、前記ドライバの動作電源を生成する第２の電源回路を有し、半導体集積回路に対するリセット指示の解除に応答して前記ドライバの動作電源の生成に前記第２電源回路を用いるようにしてよい。通常動作においてＤ／Ａ変換回路の一つの変換チャネルを常時ワード線選択レベル生成のために占有する状態を必要としない。第２の電源回路はワード線選択レベルをほぼリニアに変化させることを要しないので、抵抗分圧回路若しくは電圧レギュレータなどによって構成すればよい。
【００１７】
本発明の別の具体的な形態として、前記第１の電源回路と共に、前記ドライバの動作電源を生成する第２の電源回路を有し、半導体集積回路に対するリセット指示に応答して前記ドライバの動作電源に前記第２の電源回路を割当て、半導体集積回路に対するリセット指示の解除に応答して前記中央処理装置はリセット処理にて不揮発性メモリから制御データを読み出してＤ／Ａ変換回路にセットし、前記ドライバの動作電源を第２の電源回路から第１の電源回路に切り換えるようにしてよい。この形態では第１の電源回路を通常モードでも利用しようとする。即ち、プロセスばらつき、ワード線ディスターブ、データリテンションなどとを考慮してワード線選択レベルを最適にチューニングしたい場合がある。これに答えるのに、Ｄ／Ａ変換回路にチューニングデータとしてディジタルデータを与え、この変換信号によって第１の電源回路からドライバに与えられる動作電源電圧を最適化する。例えば、チューニングデータは予め不揮発性メモリに格納しておいき、リセット動作で不揮発性メモリからチューニングデータを読み出してＤ／Ａ変換回路にバス経由で転送することを要する。この段階で不揮発性メモリからチューニングデータを読み出すときＤ／Ａ変換回路によるドライバの動作電源電圧制御は行なわない。そこで、リセット動作では前記ドライバの動作電源の生成に前記第２の電源回路を用いる。リセット解除の後にＤ／Ａ変換回路によるドライバの動作電源電圧制御に第１の電源回路を利用可能にする。この形態では半導体集積回路のテストモードにおいて前記ドライバの動作電源の生成は前記第１の電源回路を用いるのがよい。
【００１８】
本発明の更に別の具体的な形態では前記第２の電源回路を持たない。即ち、前記Ｄ／Ａ変換回路は変換対象データを保持するためのデータレジスタを有し、半導体集積回路に対するリセット指示に応答して前記データレジスタは規定の初期値を保持し、半導体集積回路に対するリセット指示の解除に応答して前記中央処理装置はリセット処理にて不揮発性メモリから制御データを読み出してＤ／Ａ変換回路の前記データレジスタにセットする。前記制御データは予めチューニングされたデータである。通常モードでもテストモードでも第１の電源回路を用いる。テストモードではデータレジスタにセットするデータは適宜変更されることになる。
【００１９】
〔２〕本発明に係る半導体集積回路のテスト方法は、▲１▼不揮発性メモリとＤ／Ａ変換回路を有する半導体集積回路にテストモードを設定する処理と、▲２▼テストモードが設定された半導体集積回路のＤ／Ａ変換回路に制御データを入力する処理と、▲３▼入力された制御データをＤ／Ａ変換し、Ｄ／Ａ変換による出力電圧に基いて前記不揮発性メモリのワード線選択レベルを決定する処理と、▲４▼決定されたワード線選択レベルを用いて不揮発性メモリをリードアクセスし、リードデータを期待値と比較する処理と、▲５▼比較結果を用いてメモリセルの閾値電圧を解析する処理と、を含む。
【００２０】
前記解析する処理は、例えば、▲６▼前記期待値との比較が一致であればリードアドレスの更新、前記期待値との比較が不一致であればＤ／Ａ変換回路への制御データの更新を行ないながら、Ｄ／Ａ変換動作に用いた制御データを取得する処理と、▲７▼取得した制御データに基いてメモリセルの閾値電圧を演算する処理と、を含んでよい。
【００２１】
上記テストではその動作を外部テスタに大きく依存させてもよいし、その動作の一部をビルトイン機能で実現している半導体集積回路を用いてもよい。後者の場合、ビルトイン機能で実現する処理は、例えば前記▲３▼、▲４▼及び▲７▼の処理である。
【００２２】
【発明の実施の形態】
図２には本発明の一例に係るデータ処理装置乃至マイクロプロセッサとしてのマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、例えば相補型ＭＯＳ（ＣＭＯＳ）集積回路製造技術によって単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。
【００２３】
マイクロコンピュータ１は、夫々データバス、アドレスバス及びコントロールバス（制御信号バス）から成る内部バス２０と周辺バス２１を有する。内部バス２０には、中央処理装置（ＣＰＵ）２、ＣＰＵ２の制御プログラム及び制御データ等を格納する電気的に書込み及び消去可能な不揮発性メモリとしてのフラッシュメモリ４、ＣＰＵ２の作業領域並びにデータの一時記憶に利用される揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）５、バスコントローラ７、及び割込みコントローラ１０が接続される。周辺バス２１には、割り込みコントローラ１０、タイマカウンタ１１、シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ）１２、システムコントローラ１３、ウォッチドッグタイマ（ＷＤＴ）１４、Ａ／Ｄ変換回路１５、Ｄ／Ａ変換回路１６、入出力ポート１７、１８及びその他周辺モジュール１９が接続される。マイクロコンピュータの同期クロック信号はクロック発生回路（ＣＰＧ）８で生成される。
【００２４】
入出力ポート１７，１８は外部バスとのインタフェース、周辺回路と外部とのインタフェースに割当てられ、その割り当ての設定は、ＣＰＵ２がフラッシュメモリ４の制御プログラムを実行して行う。
【００２５】
前記ＣＰＵ２は、例えばフラッシュメモリ４から命令をフェッチし、取り込んだ命令を解読する命令制御部と、命令制御部による命令解読結果に従って汎用レジスタや算術論理演算器などを用いて演算処理を行なう実行部とを有する。
【００２６】
バスコントローラ７は、バスマスタモジュールであるＣＰＵ２と外部又は図示を省略するＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）等の内蔵バスマスタモジュールとの間のバス権要求の競合を調停する。調停論理は例えば優先順位に基づく調停制御である。調停の結果、バス権が与えられたバスマスタモジュールは、バスコマンドを出力し、バスコントローラ７は、このバスコマンドに基づいてバスの制御を行なう。
【００２７】
割り込みコントローラ１０は、周辺バス２１に接続される回路モジュールから出力される図示を省略する割込み要求信号を入力し、入力された割込み要求信号に対して優先制御及びマスク制御を行って、割り込み要求を受け付ける。割込みコントローラ１０は、割込み要求を受付けると、ＣＰＵ２に割込信号ＩＲＱを出力する。ＣＰＵ２は割込信号ＩＲＱが与えられると、実行中の処理を中断して、割込み要因に応じた所定の処理ルーチンに分岐する。分岐先の処理ルーチンの最後では、復帰命令が実行され、この命令を実行することによって前記中断した処理が再開可能にされる。
【００２８】
前記クロック発生回路８は、特に制限されないが、クロック発振器の発振出力をＰＬＬ（フェーズロックドループ）回路で逓倍してシステムクロック信号を生成する。
【００２９】
システムコントローラ１３は、リセット信号ＲＥＳ、モード信号ＭＤ０〜ＭＤ２、スタンバイ信号ＳＴＢ等を入力して、マイクロコンピュータ１の動作モードを制御する。
【００３０】
ローレベルのリセット信号ＲＥＳによりマイクロコンピュータ１にリセット指示が与えられると、ＣＰＵ２等のオンチップ回路モジュールはリセット状態とされる。この後、リセット信号ＲＥＳのハイレベルによりリセット解除が指示されると、ＣＰＵ２は所定の制御プログラムのスタートアドレスから命令をフェッチし、プログラムの実行を開始する。
【００３１】
図３にはフラッシュメモリの一例が示される。メモリセルアレイ３０には多数のフラッシュメモリセル（同図には代表的に２個図示される）３１がマトリクス配置される。同図に示されるフラッシュメモリセル３１は、特に制限されないが、チャンネル領域の上に絶縁膜で分離された導体としてのフローティングゲートに電荷を注入可能にするフローティングゲート構造とされる。特に図示はしないが、シリコン窒化膜などの電荷トラップ領域に電荷を局在的に注入可能にする電荷トラップ構造などを採用することも可能である。フローティングゲート構造の場合には電荷の注入状態と放出状態の閾値電圧の相違に応じて記憶情報の論理値を決める。電荷トラップ構造においては電荷のトラップ位置やトラップ電荷の極性に応じて多値の情報記憶を行なうことが容易である。そのようなフラッシュメモリセル３１に対するデータの記憶は、例えばメモリセルが保持する電荷を初期的状態にする第１処理（例えばイレーズ処理若しくは消去処理）、初期的状態から電荷状態を変更する第２処理（例えばプログラム処理若しくは書き込み処理）によって行なわれる。例えばフローティングゲート型のフラッシュモリセル３１のドレインはビット線ＢＬ（図３には代表的に２本図示される）に、ソースはソース線ＳＬ（図３には代表的に２本図示される）に、コントロールゲートはワード線ＷＬ（図３には代表的に２本図示される）に接続される。例えばイレーズ処理はソース線ＳＬに高電圧を印加して電子をソース線に引き抜く。プログラム処理はワード線ＷＬに高電圧を印加してドレインからフローティングゲートにホットエレクトロンを注入する。
【００３２】
ワード線ＷＬはワードドライバ回路３３によって選択的に駆動される。特に制限されないが、ワードドライバ回路３３は書き込み用のワードドライバと読み出し用のワードドライバを別々に持つ。ワードドライバ回路３３で駆動すべきワード線の選択はＸアドレス信号ＸＡＤＲをデコードするＸアドレスデコーダ３４によって行なわれる。ビット線はＹスイッチ回路３５で選択され、選択されたビット線がセンスアンプ回路３６に導通される。センスアンプ回路３６は、読み出し動作ではビット線に読み出された情報をラッチして増幅し、外部に出力する。書き込み動作ではセンスアンプ回路３６は外部から入力された書込みデータをラッチし、そのラッチデータを書き込み選択・非選択の制御に利用する。Ｙスイッチ回路３５によるビット線の選択はＹアドレス信号をデコードするＹアドレスデコーダ３７によって行なわれる。ソース線ＳＬはソースドライバ回路３８によって選択的に駆動される。駆動すべきソース線の選択はＸアドレスデコーダ３４のデコード信号（図示を省略）を流用して行なう。書き込み、消去及び読み出し動作に必要な動作電源はメモリ動作形態に応じて電源回路３９で生成して所要の回路に分配される。電源回路３９はマイクロコンピュータの電源電圧ＶＤＤを昇圧してメモリ動作に必要な動作電源を生成する。例えばワードドライバ回路３３には書き込み用高電圧電源や読み出し用電源が供給され、ソースドライバ回路には消去用高電圧電源が供給される。
【００３３】
図１には読み出し用ワードドライバの電源制御系が例示される。ワードドライバ回路３３はワード線ＷＬ毎に読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎと書き込み用ワードドライバ３３Ｗ１〜３３Ｗｎを有する。読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎは代表的に示されるようにｐチャンネル型ＭＯＳトランジスタＭｐ及びｎチャンネル型ＭＯＳトランジスタＭｎによるＣＭＯＳインバータで構成される。書き込み用ワードドライバ３３Ｗ１〜３３Ｗｎも図示はしないが同様にＣＭＯＳインバータで構成することができる。
【００３４】
電源回路３８は第１の電源回路３９Ａと第２の電源回路３９Ｂ等を有し、電源回路３９Ａ，３９Ｂの出力はスイッチ４０Ａ，４０Ｂで選択されて読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎの動作電源として供給される。スイッチ４０Ａ，４０Ｂは制御信号４１にてスイッチ制御される。
【００３５】
第１の電源回路３９Ａは、電流出力型のチャージポンプ４３をクロックドライバ４４で駆動する。特に図示はしないが、チャージポンプ４３は一端が電源に接続されて直列接続された複数個のダイオードを有し、複数個のダイオードの各接続点にコンデンサの一端が結合される。クロックドライバ４４はリングオシレータ４５で生成されたクロック信号を入力して相互に逆相で変化する正相クロック信号と逆相ロック信号とを生成し、交互にこれを前記チャージポンプ４３の前記コンデンサの他端に並列に供給する。これによりチャージポンプの電源電圧、ダイオードの閾値電圧及びダイオードの直列段数との関係に従った電圧に応じた電流を出力することができる。チャージポンプ４３の出力電流をレベル変換するレベル変換回路４６が設けられ、前記レベル変換回路４６の出力電圧Ｖｏｕｔをリファレンス電圧Ｖｒｅｆと比較して前記クロックドライバ４４によるチャージポンプ４３の駆動と停止を制御する制御回路４７を有する。
【００３６】
前記リファレンス電圧Ｖｒｅｆは前記Ｄ／Ａ変換回路１６が出力する。Ｄ／Ａ変換回路１６はデータレジスタ１６Ｒにセットされた変換対象データ（制御データ）をＤ／Ａ変換してリファレンス電圧Ｖｒｅｆを出力する。
【００３７】
第２の電源回路３９Ｂは特に図示はしないが抵抗分圧回路又は電圧レギュレータなどによって構成される。
【００３８】
次に電源回路３９の動作形態を説明する。以下に説明する何れの動作形態においても、フラッシュメモリセルの閾値電圧を評価するテスト動作では読み出し用ワードドライバの動作電源として第１の電源回路３９Ａを用いる。
【００３９】
先ず、フラッシュメモリセルの閾値電圧を評価するテスト動作について説明する。図４にはそのテストフローが例示される。テストモードが設定される（Ｓ１）。テストモードの指示は、特に制限されないが、モード信号ＭＤ０〜ＭＤ２によりシステムコントローラ１３に与えられる。システムコントローラ１３は、テストモードが設定されると、制御信号４１によりスイッチ４０Ａを閉じて読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎに第１の電源回路３９Ａを接続する。
【００４０】
テストモードが設定されると、Ｄ／Ａ変換回路１６のデータレジスタ１６Ｒにに制御データが入力される（Ｓ２）。Ｄ／Ａ変換回路１６は制御データをＤ／Ａ変換し、Ｄ／Ａ変換によるリファレンス電圧Ｖｒｅｆを第１の電源回路３９Ａに供給し、そのリファレンス電圧Ｖｒｅｆに従った電圧と電流を動作電源として読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎに与える（Ｓ３）。この動作電源によってフラッシュメモリの読み出し動作におけるワード線選択レベルが決定される。フラッシュメモリ４にリード動作を指示することにより、前記ワード線選択レベルを用いてフラッシュメモリをリードアクセスする（Ｓ４）。リードデータを期待値と比較する。要するに、リードデータの論理値を期待論理値と比較する（Ｓ５）。前記期待値との比較が一致であれば、アドレススキャンが終了していないことを条件に（Ｓ６）、リードアドレスの更新を行なってステップＳ４のリード動作に戻る。前記期待値との比較が不一致であれば、Ｄ／Ａ変換回路１６のデータレジスタ１６Ｒにセットする制御データの更新、例えばインクリメント又はディクリメントを行なって（Ｓ７）、ステップＳ２に戻る。
【００４１】
上記処理をメモリアレイのアドレススキャンを終了するまで行なう（Ｓ６）。そして、最終的にデータレジスタ１６Ｒに残った制御データをマイクロコンピュータ１の外部に出力する（Ｓ８）。外部に出力された制御データに基いてメモリセルの閾値電圧が演算される（Ｓ９）。閾値電圧Ｖｔｈの演算はＤ／Ａ変換回路の分解能に対する制御データの割合をリファレンス電圧Ｖｒｅに乗算し、これを所定定数倍することによって行なうことができる。
【００４２】
上記テストではその動作を外部テスタに大きく依存させてもよいし、その動作の一部をマイクロコンピュータのビルトイン機能で実現してもよい。
【００４３】
テストモードにおけるテスト動作を外部テスタに大きく依存させようとする場合には、前記テストモードにおいて、前記フラッシュメモリ４は外部よりアクセス可能にされ、前記Ｄ／Ａ変換回路１６は外部より変換動作の制御が可能にされる。例えば、テストモードが設定されると、バス２１からＣＰＵ２が切り離され、入出力ポート１７を介して、前記フラッシュメモリ４は外部よりアクセス可能にされ、前記Ｄ／Ａ変換回路１６は外部より変換動作の制御が可能にされる。この場合、図４のステップＳ２〜Ｓ８の動作の全てを外部のテスタなどで制御することになる。
【００４４】
一方、テストモードにおけるテスト動作の一部をビルトイン機能で実現しようとする場合には、前記テストモードにおいて、前記ＣＰＵ２がテストプログラムを実行することによって前記フラッシュメモリ４をアクセスし、且つ前記Ｄ／Ａ変換回路１６の変換動作を制御する。この場合、ＣＰＵ２がテストプログラムを実行して図４のステップＳ２〜Ｓ８の動作の全てを行なう。
【００４５】
上記フラッシュメモリセル１６の閾値電圧を評価するテスト動作によれば、デバイス不良もしくは故障に際し、フラッシュメモリセル３１の閾値電圧を検出するとき、前記Ｄ／Ａ変換回路１６の変換出力電圧に基いて第１の電源回路３９Ａが生成する動作電源電圧をほぼリニアに変化させることが可能である。即ち、レジスタ１６Ｒの制御データをインクリメント又はデクリメントすることにより可能である。このとき、Ｄ／Ａ変換回路１６で直接ワード線ＷＬを駆動することを要しない。Ｄ／Ａ変換回路１６にはワード線負荷を直接駆動し得る電流駆動能力を必要としない。
【００４６】
また、ＣＰＵ２はその動作プログラムに従ってＤ／Ａ変換回路１６の変換動作をバス２０，２１を介して制御する。要するに前記Ｄ／Ａ変換回路１６は汎用用途に適合される。ワード線選択レベルをリニアに変化させたテストに、汎用用途のＤ／Ａ変換回路１６を利用でき、テスト専用にＤ／Ａ変換回路を増設することを要せず、回路規模の増大を極力抑えることができる。
【００４７】
次に電源回路３９の第１の利用形態を説明する。第１の電源回路３９Ａはテスト用、第２の電源回路３９Ｂはテスト以外の通常動作用とする。このとき、マイクロコンピュータに対するリセット指示の解除（リセット信号ＲＥＳのローレベルからハイレベルへの変化）に応答して前記読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎの動作電源の生成に前記第２の電源回路３９Ｂを用いる。通常動作においてＤ／Ａ変換回路１６の一つの変換チャネルを常時ワード線選択レベル生成のために占有する状態を必要としない。第２の電源回路３９Ｂはワード線選択レベルをほぼリニアに変化させることを要しないので、抵抗分圧回路若しくは電圧レギュレータなどによって構成すれば充分である。
【００４８】
次に電源回路３９の第２の利用形態を説明する。第１の電源回路３９Ａは通常動作及びテスト用、第２の電源回路３９Ｂはリセット処理用とする。この場合、マイクロコンピュータ１に対するリセット指示（リセット信号ＲＥＳのハイレベルからローレベルへの変化）に応答して前記読み出し用ワードドライバ３３Ｒ１〜３３Ｒｎの動作電源に前記第２の電源回路３９Ｂを割当て、マイクロコンピュータ１に対するリセット指示の解除（リセット信号ＲＥＳのローレベルからハイレベルへの変化）に応答して前記ＣＰＵ２はリセット処理にてフラッシュメモリ４から制御データを読み出してＤ／Ａ変換回路１６のレジスタ１６Ｒにセットし、前記ワードドライバ３３Ｒ１〜３３Ｒｎの動作電源を第２の電源回路３９Ｂから第１の電源回路３９Ａに切り換える。この形態は第１の電源回路３９Ａを通常動作でも利用する。即ち、プロセスばらつき、ワード線ディスターブ、データリテンションなどとを考慮してワード線選択レベルを最適にチューニングしたい場合がある。これに答えるのに、通常動作ではＤ／Ａ変換回路１６のレジスタ１６Ｒにチューニングされたデータとしての制御データを与え、これに対するＤ／Ａ変換信号によって第１の電源回路３９Ａからワードドライバ３３Ｒ１〜３３Ｒｎに与えられる動作電源電圧を最適化する。例えば、チューニングされた制御データは予めフラッシュメモリ４の所定アドレスに格納しておいき、リセット動作でフラッシュメモリ４からチューニングされた制御データを読み出してＤ／Ａ変換回路１６にバス２０，２１経由で転送することを要する。この段階では、フラッシュメモリ４からチューニングされた制御データを読み出すときＤ／Ａ変換回路１６によるワードドライバ３３Ｒ１〜３３Ｒｎの動作電源電圧制御は未だ行なうことができない。そこで、リセット動作では前記ワードドライバ３３Ｒ１〜３３Ｒｎの動作電源の生成に前記第２の電源回路３９Ｂを用いる。リセット解除の後にはＤ／Ａ変換回路１６によるワードドライバ３３Ｒ１〜３３Ｒｎの動作電源電圧制御に第１の電源回路３９Ａを利用可能にする。
【００４９】
これにより、通常動作におけるフラッシュメモリリード動作のワード線選択レベルをほぼリニアに選択して最適化することができる。要するに、ワード線選択レベルのチューニングが可能になり、プロセスばらつき、ワード線ディスターブ、データリテンションなどに対処することが可能になる。
【００５０】
図５には読み出し用ワードドライバの電源制御系に第２の電源回路を利用しない構成が示される。同図に示される構成は図１の構成に対し第２の電源回路３８Ｂとスイッチ４０Ａ，４０Ｂが省かれている。
【００５１】
図５の構成では、マイクロコンピュータ１に対するリセット指示に応答して前記データレジスタ１６Ｒは規定の初期値を保持する。例えばデータレジスタ１６Ｒの各ビットはディスチャージトランジスタとチャージトランジスタを有し、各ビット毎に何れを利用するかは初期値に応じて予めヒューズ等によって決定されており、リセット指示でディスチャージトランジスタとチャージトランジスタがオン動作されて、初期値をラッチする。この初期値により、フラッシュメモリ４のリード用ワード線選択レベルが決まり、フラッシュメモリ４はリード動作可能になる。その後、マイクロコンピュータに対するリセット指示の解除に応答して前記ＣＰＵ２はリセット処理にてフラッシュメモリ４から制御データを読み出してＤ／Ａ変換回路１６の前記データレジスタ１６Ｒにセットする。前記制御データは予めチューニングされたデータである。通常モードでもテストモードでも第１の電源回路３９Ａを用いる。テストモードではデータレジスタ１６Ｒにセットするデータは適宜変更されることになる。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、不揮発性メモリはフラッシュメモリに限定されず、ＥＥＰＲＯＭや高誘電体メモリなどであってもよい。また、本発明はマイクロコンピュータに適用する場合に限定されず、マイクロプロセッサやシステムＬＳＩなどの半導体集積回路に広く適用することができる。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５５】
すなわち、本発明に係る半導体集積回路は、Ｄ／Ａ変換回路で直接ワード線を駆動することなくワード線選択レベルをほぼリニアに変化させて不揮発性メモリセルの閾値電圧測定を行なうことができる。更に、本発明に係る半導体集積回路は、回路規模の増大を極力抑えながらワード線選択レベルをほぼリニアに変化させてメモリセルの閾値電圧測定を行なうことができる。
【００５６】
本発明に係る半導体集積回路のテスト方法によれば、ワード線選択レベルをほぼリニアに変化させて不揮発性メモリセルの閾値電圧測定を行なうことができる。
【図面の簡単な説明】
【図１】読み出し用ワードドライバの電源制御系を例示する回路図である。
【図２】本発明の一例に係るマイクロコンピュータを示すブロック図である。
【図３】フラッシュメモリの一例を示すブロック図である。
【図４】フラッシュメモリセルの閾値電圧を評価するテスト動作のフローチャートである。
【図５】読み出し用ワードドライバの電源制御系に第２の電源回路を利用しない構成を例示するブロック図である。
【符号の説明】
１  マイクロコンピュータ
２  ＣＰＵ
４  フラッシュメモリ
５  ＲＡＭ
１３  システムコントローラ
１６  Ｄ／Ａ変換回路
１６Ｒ  データレジスタ
２０  内部バス
２１  周辺バス
３０  メモリアレイ
３１  フラッシュメモリセル
３３  ワードドライバ回
３３Ｒ１〜３３Ｒｎ  読み出し用ワードドライバ
３９  電源回路
３９Ａ  第１の電源回路
３９Ｂ  第２の電源回路
４０Ａ，４０Ｂ  スイッチ
４１  スイッチ制御信号
４３  チャージポンプ
４４  クロックドライバ
４６  レベル変換回路
４７  制御回路
Ｖｏｕｔ  レベル変換回路の出力電圧
Ｖｒｅｆ  リファレンス電
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
【図１】
2004253031.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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