(57)【要約】【課題】非導電性のトラップゲートを有する不揮発性半導体メモリ装置において、高速で確実なデータの読み出しを可能とする。【解決手段】セルトランジスタＭｉと、隣接セルトランジスタＭｉ−１またはＭｉ＋１とは、そのソース・ドレイン領域が、列線ＳＤＬｉまたはＳＤＬｉ＋１により電気的に共通に接続されている。列選択手段（Ｐ／Ｂ１〜Ｐ／Ｂ９）は、選択した列線に基準電圧（０Ｖ）を印加し、他の列線に読み出し電圧状態（ＢＬ）を設定する。基準電圧（０Ｖ）を印加した列線に隣接する複数の列線から複数ビットのデータＤが同時に読み出されるが、このとき、基準電圧（０Ｖ）を印加した列線に接続されていない非読み出し対象のセルトランジスタ（例えばＭ３やＭ７）に電流が流れないため、データＤの確実で高速な読み出しが可能となる。【選択図】  図６
2004280965.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に行列状に形成され、非導電性のトラップゲートを含む絶縁材料が積層されて構成されているゲート積層体、ゲート積層体上のコントロールゲート、および、前記ゲート積層体下方で離間している第１および第２のソース・ドレイン領域をそれぞれ有する複数のメモリトランジスタと、
前記コントロールゲートを行ごとに共通に接続している複数のワード線と、
各列の前記第１のソース・ドレイン領域、および、当該第１のソース・ドレイン領域側に隣接する他の列の前記第２のソース・ドレイン領域を電気的に共通に接続している複数の列線と、
前記複数のワード線の１つを選択する行選択手段と、
前記複数の列線の中から列線を選択し、選択された列線に基準電圧を印加し、他の全ての列線に読み出し電圧を印加する列選択手段と、を有し、
前記行選択手段が選択した行内で、前記列選択手段により基準電圧が印加された列線と、当該列線に隣接し前記読み出し電圧が印加された列線と、の間に接続されたメモリトランジスタについて、前記基準電圧が印加された列線側の前記トラップゲートの局部に蓄積された電荷に応じた記憶データを前記読み出し電圧が印加された列線から読み出す
不揮発性半導体記憶装置。
【請求項２】
前記列選択手段は、前記複数の列線のうち少なくとも４列離れた複数の列線を選択する
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記列選択手段は、前記複数の列線のうち４列ごとに１つの列線を選択する
請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記列選択手段は、前記選択する列線を読出サイクルごとに１列ずつ同一方向にシフトする
請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記列選択手段は、前記基準電圧が供給される基準電圧ノードと、前記読み出し電圧が供給される読出電圧供給ノードと、読み出された情報を受け取るデータ出力ノードと、を有し、
前記列選択手段は、
第１制御信号を発生し、第１制御信号により、前記選択した列線を前記基準電圧ノードに接続し、選択した列線と前記読出電圧供給ノードとの電流路を遮断し、且つ、選択した列線に隣接した列線を前記データ出力ノードに接続し、
第２の制御信号を発生し、第２制御信号により、前記選択した列線以外の列線と前記基準電圧ノードとの電流路を遮断し、選択した列以外の列線を前記読出電圧供給ノードに接続し、且つ、選択した列線以外の列線のうち、選択した列線に隣接していない列線と前記データ出力ノード間の電流路を遮断する
請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板に行列状に形成され、非導電性のトラップゲートを含む絶縁材料が積層されて構成されているゲート積層体、ゲート積層体上のコントロールゲート、および、前記ゲート積層体下方で離間している第１および第２のソース・ドレイン領域をそれぞれ有する複数のメモリトランジスタと、前記コントロールゲートを行ごとに共通に接続している複数のワード線と、各列の前記第１のソース・ドレイン領域、および、当該第１のソース・ドレイン領域側に隣接する他の列の前記第２のソース・ドレイン領域を電気的に共通に接続している複数の列線と、を有している不揮発性半導体記憶装置のデータ読み出し方法であって、
前記複数の列線の中から列線を選択して基準電圧を印加し、他の全ての列線に読み出し電圧を印加する第１のステップと、
前記複数のワード線の１つを選択して読み出しゲート電圧を印加する第２のステップと、
前記行選択手段が選択した行内で、前記列選択手段により基準電圧が印加された列線と、当該列線に隣接し前記読み出し電圧が印加された列線と、の間に接続されたメモリトランジスタについて、前記基準電圧が印加された列線側の前記トラップゲートの局部に蓄積された電荷に応じた記憶データを前記読み出し電圧が印加された列線から読み出す第３のステップと、を有し、
前記第１〜第３のステップを、前記選択する列線を読み出しサイクルごとに１列ずつ同一方向にシフトしながら繰り返す
不揮発性半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非導電性のトラップゲートに複数ビットのデータを記憶するメモリトランジスタを行列状に配置させてなる不揮発性半導体記憶装置と、そのデータ読み出し方法とに関する。
【０００２】
【従来の技術】
従来、不揮発性記憶装置の一種として、ＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）型のメモリトランジスタを有するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が知られている（例えば、特許文献１参照）。
上記特許文献１に記載された不揮発性メモリは、ソース領域とドレイン領域の間のウェルまたは半導体基板の表面部分（以下、チャネル形成領域という）の上方に、導電性のフローティングゲートとコントロールゲートを有する。フローティングゲートが絶縁膜内に埋め込まれ、この絶縁膜上にコントロールゲートが形成されている。不揮発性メモリは、フローティングゲートに電荷を注入するか否か、あるいは電荷注入量に応じて、メモリセルごとに１ビットのデータを記憶する。
ところが、チャネル形成領域を熱酸化して形成されたフローティングゲート直下のゲート酸化膜に僅かでも欠陥が存在すると、フローティングゲートが導電性であることから、その欠陥を通じてフローティングゲート内の蓄積電子の殆どが基板側に消失してしまうことがある。したがって、ＦＧ型の不揮発性メモリには、信頼性を高くできないという問題がある。
【０００３】
ＦＧ型の不揮発性メモリとは別に、フローティングゲートの代わりに非導電性の電荷トラップゲートを設けて、トラップゲートのソース側およびドレイン側に局所的に電荷をトラップさせて、２ビットのデータを記憶する新しいタイプの不揮発性メモリが提案されている（例えば、非特許文献１参照）。
上記非特許文献１に記載されている不揮発性メモリは、トラップゲートが非導電性であることから、ゲート酸化膜に欠陥が存在しても局所的に蓄積された電子のうち消失する電子の割合が極めて低く、そのため信頼性が高いという利点がある。
【０００４】
また、２ビットのデータを記憶するメモリセルのアレイ構成としては、トランジスタ列のソースまたはドレインを共通接続する列線を行方向に隣接する２つのトランジスタ列で共有し、４回の読み出しサイクルで１行内の全ビットデータを読み出す不揮発性メモリが知られている（例えば、特許文献２参照）。
【０００５】
以下、この特許文献２に記載されたページ読み出し方法を、図面を参照して説明する。
図１０（Ａ）および図１０（Ｂ）は最初の８ビットデータを読み出す１回目のページリード時におけるメモリセルアレイの動作を説明する図、図１１（Ａ）および図１１（Ｂ）は次の８ビットデータを読み出す２回目のページリード時におけるメモリセルアレイの動作を説明する図である。
ここでは、８つのメモリトランジスタＭ１〜Ｍ８のそれぞれのトラップゲートに２ビットのデータが記憶され、この合計１６ビットのデータを、９本の列線（ソース・ドレイン線）ＳＤＬ１〜ＳＤＬ９から読み出す場合を説明する。ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９のそれぞれに１つずつページバッファと称されるデータ読み出し保持回路Ｐ／Ｂ１〜Ｐ／Ｂ９が接続されている。
【０００６】
１回目のページリードの前半（以下、読み出しサイクル（１）という）では、図１０（Ａ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝０Ｖ，ＢＬ，Ｆ，ＢＬ，０Ｖ，ＢＬ，Ｆ，ＢＬ，０Ｖの状態にされる。ここで、“０Ｖ”は基準電圧状態、“Ｆ”は電気的フローティング状態、“ＢＬ”は読み出し電圧状態をそれぞれ意味する。その結果、図１０（Ａ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により検出される。即ち、メモリトランジスタＭｊ（ｊ＝１，２，…，８）のトラップゲートの図の左側の記憶データをＤｊ（ＳＤ１）、右側の記憶データをＤｊ（ＳＤ２）とすると、セルトランジスタＭ１，Ｍ４，Ｍ５，Ｍ８において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ１（ＳＤ１），Ｄ４（ＳＤ２），Ｄ５（ＳＤ１），Ｄ８（ＳＤ２）が、それぞれページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により読み出され、保持される。
【０００７】
１回目のページリードの後半では、図１０（Ｂ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９の状態が読み出しサイクル（１）のときより、一方向（図の右方向）に１つずつシフトされる。つまり、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝ＢＬ，０Ｖ，ＢＬ，Ｆ，ＢＬ，０Ｖ，ＢＬ，Ｆ，ＢＬの状態にされる。その結果、図１０（Ｂ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ１，Ｐ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７により検出される。即ち、セルトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ１（ＳＤ２），Ｄ２（ＳＤ１），Ｄ５（ＳＤ２），Ｄ６（ＳＤ１）が、それぞれページバッファＰ／Ｂ１，Ｐ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７により読み出され、保持される。
【０００８】
読み出しサイクル（１）と（２）により、合計で８ビットからなる１ページ分の記憶データが、８個のページバッファＰ／Ｂ１〜Ｐ／Ｂ８に読み出され保持され、これにより１回目のページリードが終了する。その後は、適宜、ページバッファを選択することにより、その保持されているデータが、不図示の出力バスに出力される。出力データバスを複数本にすることで、複数のデータを同時に出力することが可能になる。
【０００９】
次に、２回目のページリード動作が行われる。２回目のページリード動作は、読み出しサイクル（３）と（４）により実行される。
２回目のページリードの前半（読み出しサイクル（３））では、図１１（Ａ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９の状態が読み出しサイクル（２）のときより更に１つずつシフトされる。つまり、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝Ｆ，ＢＬ，０Ｖ，ＢＬ，Ｆ，ＢＬ，０Ｖ，ＢＬ，Ｆの状態にされる。その結果、図１１（Ａ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により検出される。即ち、セルトランジスタＭ２，Ｍ３，Ｍ６，Ｍ７において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ２（ＳＤ２），Ｄ３（ＳＤ１），Ｄ６（ＳＤ２），Ｄ７（ＳＤ１）が、それぞれページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により読み出され、保持される。
【００１０】
２回目のページリードの後半（読み出しサイクル（４））では、図１１（Ｂ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９の状態が読み出しサイクル（３）のときより更に１つずつシフトされる。つまり、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝ＢＬ，Ｆ，ＢＬ，０Ｖ，ＢＬ，Ｆ，ＢＬ，０Ｖ，ＢＬの状態にされる。その結果、図１１（Ｂ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７，Ｐ／Ｂ９により検出される。即ち、セルトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ３（ＳＤ２），Ｄ４（ＳＤ１），Ｄ７（ＳＤ２），Ｄ８（ＳＤ１）が、それぞれページバッファＰ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７，Ｐ／Ｂ９により読み出され、保持される。
【００１１】
読み出しサイクル（３）と（４）により、合計で８ビットからなる１ページ分の記憶データが、８個のページバッファＰ／Ｂ２〜Ｐ／Ｂ９に読み出され保持され、これにより２回目のページリードが終了する。その後は、適宜、ページバッファを選択することにより、その保持されているデータが、不図示の出力バスに出力される。
【００１２】
なお、４種類の読み出しサイクルの順番は、上記の（１）→（２）→（３）→（４）から、
（１）→（２）→（４）→（３）、
（２）→（１）→（３）→（４）、
（１）→（４）→（２）→（３）、
（１）→（４）→（３）→（２）、
（４）→（１）→（２）→（３）、
（４）→（１）→（３）→（２）
の何れかに変更できる。
【００１３】
【特許文献１】
登録特許３１０４３１９号公報
【特許文献２】
特開２００１−１１８３９０号公報（第６頁、第８図）
【非特許文献１】
米国特許（番号：ＵＳ６０１１７２５）公報、“Ｔｗｏ  Ｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｕｔｉｌｉｚｉｎｇ  Ａｓｙｍｍｅｔｒｉｃａｌ  Ｃｈａｒｇｅ  Ｔｒａｐｐｉｎｇ”
【００１４】
【発明が解決しようとする課題】
不揮発性メモリでは、電力消費を少なくするために待機状態において、メモリの周辺回路の電源を切り、その後メモリ回路を駆動する場合、駆動直後はソース・ドレイン線の電位が低電位のままフローティング状態になることがある。
また、通常の動作においてもソース・ドレイン線の状態の遷移によっては、ソース・ドレイン線が（０Ｖ）からフローティング状態（Ｆ）になることがある。例えば特許文献２のページ読み出し動作の順序が、前記した変更例に含まれる読み出しサイクル順位（１）→（２）→（４）→（３）のように変化する場合、バイアス状態が図１０（Ｂ）に示す状態から図１１（Ｂ）に示す状態に遷移することがある。
そのような場合、図１０（Ｂ）では基準電圧状態（０Ｖ）であったソース・ドレイン線ＤＬ６に着目すると、そのソース・ドレイン線ＤＬ６は、図１１（Ｂ）においてフローティング状態（Ｆ）に遷移するため、ほぼ０Ｖと低い電圧でのフローティング状態となる。従って、その両隣の計２個のメモリトランジスタＭ５とＭ６に流れる電流により、ソース・ドレイン線ＳＤＬ６は低電位から読出ビット線電圧にまで充電される。大容量のメモリアレイにおいては、各ソース・ドレイン線における寄生静電容量が大きいため、読み出し対象のソース・ドレイン線ＳＤＬ４およびＳＤＬ７の電位が安定するまでに時間がかかる。高速読み出しのために、この電位が安定しない期間に、セトランジスタＭ４およびＭ７のデータ読み出しが開始されると、これらデータを読み出そうとするセルトランジスタに電流が流れていなくても、ソース・ドレイン線ＳＤＬ６の寄生静電容量を充電するため一時的に流れる電流により、セトランジスタＭ４およびＭ７は電流が流れる状態であると判断され、誤ったデータを読み出す可能性がある。
この誤動作を避けるために、特許文献２に記載された不揮発性メモリでは、ソース・ドレイン線のバイアス電圧が読み出し可能な状態に安定するのを待つ必要があり、その結果、高速で読み出すことが阻害されている。
【００１５】
本発明の第１の目的は、ソース・ドレイン領域が２本の隣接するトランジスタ列で電気的に共通接続された列線を介してデータを読み出すタイプの不揮発性半導体記憶装置において、高速かつ確実にデータを読み出すことができるデータ読み出し方法を提供することにある。
本発明の第２の目的は、上記高速かつ確実なデータ読み出しを可能とした構成の不揮発性半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、上記第２の目的を達成するためのものであり、半導体基板に行列状に形成され、非導電性のトラップゲートを含む絶縁材料が積層されて構成されているゲート積層体、ゲート積層体上のコントロールゲート、および、前記ゲート積層体下方で離間している第１および第２のソース・ドレイン領域をそれぞれ有する複数のメモリトランジスタと、前記コントロールゲートを行ごとに共通に接続している複数のワード線と、各列の前記第１のソース・ドレイン領域、および、当該第１のソース・ドレイン領域側に隣接する他の列の前記第２のソース・ドレイン領域を電気的に共通に接続している複数の列線と、前記複数のワード線の１つを選択する行選択手段と、前記複数の列線の中から列線を選択し、選択された列線に基準電圧を印加し、他の全ての列線に読み出し電圧を印加する列選択手段と、を有し、前記行選択手段が選択した行内で、前記列選択手段により基準電圧が印加された列線と、当該列線に隣接し前記読み出し電圧が印加された列線と、の間に接続されたメモリトランジスタについて、前記基準電圧が印加された列線側の前記トラップゲートの局部に蓄積された電荷に応じた記憶データを前記読み出し電圧が印加された列線から読み出す。
【００１７】
本発明に係る不揮発性半導体記憶装置のデータ読み出し方法は、上記第１の目的を達成するためのものであり、半導体基板に行列状に形成され、非導電性のトラップゲートを含む絶縁材料が積層されて構成されているゲート積層体、ゲート積層体上のコントロールゲート、および、前記ゲート積層体下方で離間している第１および第２のソース・ドレイン領域をそれぞれ有する複数のメモリトランジスタと、前記コントロールゲートを行ごとに共通に接続している複数のワード線と、各列の前記第１のソース・ドレイン領域、および、当該第１のソース・ドレイン領域側に隣接する他の列の前記第２のソース・ドレイン領域を電気的に共通に接続している複数の列線と、を有している不揮発性半導体記憶装置のデータ読み出し方法であって、前記複数の列線の中から列線を選択して基準電圧を印加し、他の全ての列線に読み出し電圧を印加する第１のステップと、前記複数のワード線の１つを選択して読み出しゲート電圧を印加する第２のステップと、前記行選択手段が選択した行内で、前記列選択手段により基準電圧が印加された列線と、当該列線に隣接し前記読み出し電圧が印加された列線と、の間に接続されたメモリトランジスタについて、前記基準電圧が印加された列線側の前記トラップゲートの局部に蓄積された電荷に応じた記憶データを前記読み出し電圧が印加された列線から読み出す第３のステップと、を有し、前記第１〜第３のステップを、前記選択する列線を読み出しサイクルごとに１列ずつ同一方向にシフトしながら繰り返す。
【００１８】
本発明の不揮発性半導体記憶装置では、いわゆる仮想接地のアレイ構造と同様、メモリセルアレイ内で列方向の１本のトランジスタ列の第１のソース・ドレイン領域全てと、この第１のソース・ドレイン領域側に隣接する他の列の第２のソース・ドレイン領域全てと、が１本の列線を共通に接続され、この列線を介して一括してバイアスされる。
行選択手段は、複数のワード線の１つを選択する。
列線選択手段は、複数の列線の中から列線を選択し、選択された列線に基準電圧を印加し、他の全ての列線に読み出し電圧を印加する。
これにより、行選択手段が選択した行内で、列選択手段により基準電圧が印加された列線と、当該列線に隣接し読み出し電圧が印加された列線と、の間に接続されたメモリトランジスタについてデータの読み出しが行われる。このとき、基準電圧が印加された列線側のトラップゲートの局部に蓄積された電荷に応じた記憶データが、読み出し電圧が印加された列線から読み出される。
この読み出し制御では、基準電圧が印加された列線以外の列線に、当該基準電圧が印加されたれ列線に隣接していない列線がある場合、その列線にも読み出し電圧が印加される。そのため、その両側の非読み出し対象のメモリトランジスタのソースとドレイン間に電圧が印加されない。したがって、この非読み出し対象のメモリトランジスタがオンすることがなく、非読み出し対象のメモリトランジスタに起因した電流が、基準電圧が印加された列線に隣接し、データを読み出そうとする列線に誤って流れることがない。
【００１９】
本発明のデータ読み出し方法では、上述した読み出し制御を、前記選択する列線を読み出しサイクルごとに１列ずつ同一方向にシフトしながら繰り返す。
このため、基準電圧が印加された列線と、読み出し電圧が印加された列線との相対的な電位関係は、繰り返される、どの読み出しサイクルでも維持される。その結果、非読み出し対象のメモリトランジスタがオンすることがなく、非読み出し対象のメモリトランジスタに起因した電流が、基準電圧が印加された列線に隣接し、データを読み出そうとする列線に誤って流れることがない。
【００２０】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体記憶装置およびそのデータ読み出し方法の実施の形態を、チャネル導電型がＮ型のＭＯＮＯＳセルトランジスタを有する不揮発性メモリを例に、図面を参照して説明する。
なお、以下に述べる最良の実施の形態においては４列ごとに列線を選択し、基準電圧を印加するようにしているが、必ずしも４列ごとに選択するようにする必要はない。４列以上の非選択列を間において列線を選択し、選択した列線を基準電圧に設定し、非選択の列線を読み出し電圧に設定する場合にも、本発明が同様に適用できる。また、セルアレイの特定の列のみ選択し、選択した列を基準電圧に設定し、それ以外を読み出し電圧に設定する場合にも、本発明が同様に適用できる。さらに、１回の読み出しで選択する列線の数が異なる複数の読み出しモードを混在させる場合にも、本発明が同様に適用できる。
【００２１】
図１は、本実施の形態に係る不揮発性メモリの概略的な構成図である。図２（Ａ）は２ビット記憶が可能なＭＯＮＯＳ型セルトランジスタの行方向の断面からみた鳥瞰図、図２（Ｂ）はセルトランジスタの等価回路図である。
不揮発性メモリ１の図１に示す部分は、複数のセルトランジスタＭをマトリクス状に配置したメモリセルアレイ２と、メモリセルアレイ２からデータを読み出す読み出し回路としてのページバッファ群３と、に大別される。ページバッファ群３は、読み出し回路としての機能のほかに、列を選択する機能を有し、本発明の「列選択手段」の実施の形態を構成するものである。
【００２２】
図２（Ａ）に示すセルトランジスタＭにおいて、シリコン基板２０（より詳細には、Ｐウェル）の表面に素子分離絶縁層２１が形成されている。素子分離絶縁層２１は、図示例ではＬＯＣＯＳ法から形成されている。素子分離絶縁層２１間の基板表面部に、ソース・ドレイン領域ＳＤ１，ＳＤ２が互いに離間して形成されている。ソース・ドレイン領域ＳＤ１，ＳＤ２は素子分離絶縁膜２１の下面で繋がり、隣接するセルトランジスタで共有されている。ソース・ドレイン領域ＳＤ１，ＳＤ２が形成されていない基板表面部がチャネル形成領域２２である。チャネル形成領域２２上、その両側のソース・ドレイン領域ＳＤ１，ＳＤ２の端部上、および、素子分離絶縁層２１上にＯＮＯ膜２３が形成され、行方向に長いコントロールゲートの機能を有するワード線ＷＬがＯＮＯ膜２３の上に形成されている。
【００２３】
ＯＮＯ膜２３は、第１の絶縁膜２３Ａ、トラップゲートＴＧとして機能する第２の絶縁膜２３Ｂ、第３の絶縁膜２３Ｃが基板側から順に積層された構造を有する。なお、これらの絶縁膜２３Ａ〜２３Ｃは、書き込み時または消去時に印加される電界により電荷の移動を伴うことから完全な絶縁膜とはいい難いが、電荷保持等の定常的な状態では絶縁膜として機能するため、便宜上絶縁膜と称する。
第１の絶縁膜２３Ａは、基板表面を熱酸化して形成された酸化シリコン、あるいは、酸化シリコンを窒化して形成された酸化窒化シリコン（ｏｘｎｉｔｒｉｄｅ）等からなる。
トランプゲートＴＧとしての第２の絶縁膜２３Ｂは窒化シリコンからなり、窒化シリコン内のバルクトラップあるいは他の絶縁膜との境界付近に形成される深いトラップに電荷を保持することができる。
第３の絶縁膜２３Ｃは、例えば第２の絶縁膜２３Ｂの表面を熱酸化して形成された酸化シリコン、あるいはＣＶＤにより形成されたＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｅｄ  Ｏｘｉｄｅ）からなる。
以上の構成により、セルトランジスタＭは、トラップゲートＴＧがシリコン酸化膜などの絶縁膜内に埋め込まれていて、全体でＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造になっている。
【００２４】
ＭＯＮＯＳ型セルトランジスタは、シリコン窒化膜とシリコン酸化膜（即ち、絶縁膜２３Ｂと２３Ａ、および、絶縁膜２３Ｂと２３Ｃ）とのバンドギャップの差を利用して、トラップゲートＴＧ（第２の絶縁膜２３Ｂ）に電荷をトラップさせて保持させることができる。トラップゲートＴＧは、絶縁体、誘電体などの非導電性物質からなり、トラップゲートＴＧに注入された電荷はトラップゲートＴＧ内を殆ど移動することができない。従って、第１のソース・ドレイン領域ＳＤ１の近傍に電荷を注入した場合と、第２のソース・ドレイン領域ＳＤ２の近傍に電荷を注入した場合とを区別することができ、２ビットのデータを記録することができる。
【００２５】
なお、図２（Ａ）に示すセルトランジスタＭの構造は一例であり、これに限定されない。例えば、素子分離絶縁層２１は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成したトレンチに絶縁膜を埋め込んだものでもよい。また、ワード線ＷＬとソース・ドレイン領域ＳＤ１またはＳＤ２との間に十分厚い層間絶縁膜がある場合は、素子分離絶縁層２１自体を省略することができる。また、ＭＯＮＯＳ型以外でも非導電性のトラップゲートを有すればよい。さらに、セルトランジスタＭのチャネル導電型をＰ型としてもよい。
【００２６】
上述したようにトラップゲートＴＧが非導電性であり、２ビットのデータを記憶するセルトランジスタの等価回路は、図２（Ｂ）のようになる。つまり、第１のソース・ドレイン領域ＳＤ１の近傍の第１のトラップゲート領域ＴＳＤ１と、第２のソース・ドレイン領域ＳＤ２の近傍の第２のトラップゲート領域ＴＳＤ２とに別々のメモリトランジスタが形成され、その間の電荷注入が行われない部分は、通常のＭＯＳトランジスタと等価になる。そして、後述する読み出しやプログラム（書き込み）動作では、第１および第２のソース・ドレイン領域ＳＤ１，ＳＤ２は、一方がソース領域またはドレイン領域として利用されるので、本明細書では、それぞれ、第１のソース・ドレイン領域ＳＤ１、第２のソース・ドレイン領域ＳＤ２と称する。
【００２７】
図１に示すメモリセルアレイ２は、便宜上２行×８列のセル群を示すが、実際のメモリセルアレイでは図示の構成が繰り返されている。
図１において、行方向に延びる２本のワード線ＷＬ０，ＷＬ１が配置され、ワード線に交差し列方向に延びる９本のソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が配置される。ソース・ドレイン線は本発明における“列線”の実施の形態を構成する。
ワード線ＷＬ０に、セルトランジスタＭ１〜Ｍ８のコントロールゲートがそれぞれ接続されている。セルトランジスタＭ１〜Ｍ８は、それぞれ、隣接するセルトランジスタとソース・ドレイン端子が共通接続され、かかるソース・ドレイン端子にソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が共通に接続される。ワード線ＷＬ１に、同様にセルトランジスタＭ１１〜Ｍ１８のコントロールゲートがそれぞれ接続され、それらのセルトランジスタも、隣接するセルトランジスタとソース・ドレイン端子が共通接続され、それに共通のソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が接続される。従って、全てのセルトランジスタは、コントロールゲートがワード線に接続され、ソース・ドレイン端子がソース・ドレイン線にそれぞれ接続される。
これらワード線ＷＬ０およびＷＬ１に、読み出しゲート電圧等を印加する「行選択手段」の実施の形態として、ロウデコーダ（Ｒ．ＤＥＣ）４が接続されている。
【００２８】
奇数番目のソース・ドレイン線ＳＤＬ１，ＳＤＬ３，…，ＳＤＬ９は、読み出し回路３内で図１の下方側に配置した奇数番目のページバッファＰ／Ｂ１，Ｐ／Ｂ３，…，Ｐ／Ｂ９にそれぞれ接続される。また、偶数番目のソース・ドレイン線ＳＤＬ２，ＳＤＬ４，…，ＳＤＬ８は、読み出し回路３内で図１の上方側に配置した偶数番目のページバッファＰ／Ｂ２，Ｐ／Ｂ４，…，Ｐ／Ｂ８にそれぞれ接続される。これらのページバッファＰ／Ｂ１〜Ｐ／Ｂ９は、２ビットの制御信号（ｓｃａｎＡ０，ｓｃａｎＡ１）に応じて、接続されるソース・ドレイン線を、読み出し電圧が印加されてビット線の如く機能させる読み出し電圧状態（ＢＬ）と、読み出し基準電圧である０Ｖが印加される基準電圧状態（０Ｖ）のいずれかの状態にする。ページバッファＰ／Ｂ１〜Ｐ／Ｂ９のそれぞれは、読み出し電圧ＲＢｉａｓＶ（例えば、１Ｖ）を供給する配線と、基準電圧として接地電位ＧＮＤ（０Ｖ）を供給する配線に接続されている。
【００２９】
読み出し電圧状態（ＢＬ）と基準電圧状態（０Ｖ）とを制御するために、制御信号ｓｃａｎＡ０と、その反転信号ｓｃａｎＡ０Ｘ、および、制御信号ｓｃａｎＡ１と、その反転信号ｓｃａｎＡ１Ｘといった４つの信号の配線が設けられている。これら４つの信号の配線に対し、ページバッファＰ／Ｂ１〜Ｐ／Ｂ９は、４つごとに同じ配線の組み合わせで接続されている。つまり、ページバッファＰ／Ｂ１，Ｐ／Ｂ５およびＰ／Ｂ９が信号ｓｃａｎＡ０ＸとｓｃａｎＡ１Ｘの配線に接続され、ページバッファＰ／Ｂ２とＰ／Ｂ６が信号ｓｃａｎＡ０とｓｃａｎＡ１Ｘの配線に接続され、ページバッファＰ／Ｂ３とＰ／Ｂ７が信号ｓｃａｎＡ０ＸとｓｃａｎＡ１の配線に接続され、ページバッファＰ／Ｂ４とＰ／Ｂ８が信号ｓｃａｎＡ０とｓｃａｎＡ１の配線に接続されている。
また、ページバッファＰ／Ｂ１〜Ｐ／Ｂ９に、印加した電圧が安定したときに読み出しタイミングを付与する信号ＬＤ、および、読み出したデータを奇数番目のページバッファ群と偶数番目のページバッファ群でそれぞれシフト動作させるクロックφとが供給可能に配線が接続されている。
【００３０】
つぎに、２ビット記憶可能な不揮発性メモリのプログラム、消去および読み出しの各動作の概略を説明し、その後、読み出し動作について読み出し回路による制御も含めて詳細に説明する。
図３（Ａ）〜図３（Ｅ）は、プログラム、消去および読み出しの各動作を説明するための図である。図中の黒丸は蓄積された電子の集合を示す。以下、第１のソース・ドレイン領域ＳＤ１に印加される電圧をＶ（ＳＤ１）、第２のソース・ドレイン領域ＳＤ２に印加される電圧をＶ（ＳＤ２）、コントロールゲートＣＧ（ワード線ＷＬ）に印加される電圧をＶｇとする。
データのプログラム（書き込み）は、図３（Ａ）に示すように、例えばＶｇ＝１０Ｖ、Ｖ（ＳＤ１）＝０Ｖ、Ｖ（ＳＤ２）＝６Ｖを印加し、第２のソース・ドレイン領域ＳＤ２の近傍で発生したホット・エレクトロンを、第２のソース・ドレイン領域ＳＤ２に近い第２のトラップゲート領域ＴＳＤ２中に注入することにより行われる。
【００３１】
データの消去時に、図３（Ｂ）に示すように、コントロールゲートＣＧにＶｇ＝−６Ｖ、２つのソース・ドレイン領域ＳＤ１およびＳＤ２の一方または両方に５Ｖを印加し、ＦＮ（ファウラー・ノルドハイム）トンネル現象を利用してトラップゲートＴＧ中から電子を引き抜く。同時に、５Ｖを印加したソース・ドレイン領域ＳＤ１および／またはＳＤ２の近傍で発生したホット・ホールをトラップゲートＴＧに注入することにより、トラップゲートＴＧ中の電荷を中和する。なお、図３（Ｂ）は、第２のトラップゲート領域ＴＳＤ２の片側消去の場合を示す。このとき、５Ｖを印加していない他の第１のソース・ドレイン・領域ＳＤ１は電気的オープン状態（ｏｐｅｎ）とする。
【００３２】
データ読み出し時に、第１，第２のソース・ドレイン領域ＳＤ１およびＳＤ２間に、プログラム時とは電圧の大小関係が反対の電圧を印加する。図３（Ｃ）および図３（Ｄ）は、第２のトラップゲート領域ＴＳＤ２に電子がトラップされているか否かを検出する場合、図３（Ｅ）は、第１のトラップゲート領域ＴＳＤ１に電子がトラップされているか否かを検出する場合を、それぞれ示す。
第２のトラップゲート領域ＴＳＤ２の状態を読み出すためには、例えばＶｇ＝３Ｖ、Ｖ（ＳＤ１）＝１．０Ｖ、Ｖ（ＳＤ２）＝０Ｖを印加する。ここで、図３（Ｃ）に示すように、第２のソース・ドレイン領域ＳＤ２付近の第２のトラップゲート領域ＴＳＤ２に電子が存在すると（“０”データ格納状態）、ゲート下方のチャネルが第２のソース・ドレイン領域ＳＤ２までつながらずチャネル電流が流れない。逆に、図３（Ｄ）のように、第２のソース・ドレイン領域ＳＤ２付近の第２のトラップゲート領域ＴＳＤ２に電子が存在しなければ（“１”データ格納状態）、チャネルが第２のソース・ドレイン領域ＳＤ２までつながりチャネル電流が流れる。従って、第２のトラップゲート領域ＴＳＤ２に電子が蓄積されているか否かを、セルトランジスタのオンとオフ、つまり、チャネル電流の有無で検出することができる。チャネル電流の有無は、例えば、読み出し電圧１．０Ｖを印加した第２のソース・ドレイン領域ＳＤ２の電位変化等を調べることにより検出することができる。
【００３３】
第１のトラップゲート領域ＴＳＤ１の状態を読み出す場合、図３（Ｅ）に示すように、Ｖｇ＝３Ｖ、Ｖ（ＳＤ１）＝０Ｖ、Ｖ（ＳＤ２）＝１．０Ｖとして、第１および第２のソース・ドレイン領域間で電圧を図３（Ｃ）および（Ｄ）の場合と切り替える。第１のトラップゲート領域ＴＳＤ１に電子が蓄積されていない場合、仮に第２のトラップゲート領域ＴＳＤ２に電子が存在しても、チャネルがピンチ・オフしたトランジスタと同じ状態になり、第２のソース・ドレイン領域ＳＤ２と基板間に広がる空乏層によってチャネル電流が流れる。一方、特に図示しないが、第１のトラップゲート領域ＴＳＤ１に電子が蓄積されている場合は、図３（Ｃ）の場合と同様、チャネルがつながらずチャネル電流が流れない。このような電圧印加状態では、ソースとして機能する第１のソース・ドレイン領域ＳＤ１付近の第１のトラップゲート領域ＴＳＤ１に電子が蓄積されているか否かを、ドレイン側の第２のトラップゲート領域ＴＳＤ２の電子の有無にかかわらず検出することができる。
【００３４】
図４（Ａ）〜図４（Ｄ）は、不揮発性メモリの２ビットのデータを記録した状態を示す図である。図中、黒丸は蓄積された電子の集合を示す。
図４（Ａ）は、第１，第２のトラップゲート領域ＴＳＤ１およびＴＳＤ２のいずれにも電子が捕獲されていない状態で、データ“１１”を示す。図４（Ｂ）は、第２のトラップゲート領域ＴＳＤ２に電子が捕獲されている状態で、データ“０１”を示す。図４（Ｃ）は、第１，第２のトラップゲート領域ＴＳＤ１およびＴＳＤ２の双方に電子が捕獲されている状態で、データ“００”を示し、更に、図４（Ｄ）は、第１のトラップゲート領域ＴＳＤ１に電子が捕獲されている状態で、データ“１０”を示す。
【００３５】
つぎに、読み出し動作について、さらに詳細に説明する。
セルトランジスタＭは、ロウデコーダ４により、そのゲートに読み出しゲート電圧Ｖｇ（例えば、３．０Ｖ）が印加される。また、図１に示すページバッファにより、セルトランジスタＭの両側に接続されている２本のソース・ドレイン線の一方ＳＤＬｉ（ｉ＝１，２，…，９）に読み出し電圧ＲＢｉａｓＶ（例えば、１．０Ｖ）が印加され、他方（ＳＤＬｉ＋１またはＳＤＬｉ−１）に基準電圧（接地電位：０Ｖ）が印加される。すると、読み出し電圧が印加されているソース・ドレイン線ＳＤＬｉを経由して、それに接続されるページバッファＰ／Ｂｉにより記憶データが読み出される。
このように、各ページバッファＰ／Ｂ１〜Ｐ／Ｂ９は、接続されたソース・ドレイン線に読み出し電圧ＲＢｉａｓＶまたは基準電圧（０Ｖ）を適宜印加する機能と、読み出し電圧ＲＢｉａｓＶと基準電圧（０Ｖ）がソース・ドレイン間に接続されたセルトランジスタの記憶データを信号ＬＤに応答して読み出し、保持する機能を有する。そして、その保持された記憶データは、クロックφに制御されて不図示の出力データバスに出力される。
【００３６】
図１に示されたメモリセルアレイ２は、各ワード線、例えばワード線ＷＬ０に対して８個のセルトランジスタＭ１〜Ｍ８が接続されている。従って、ワード線ＷＬ０が選択されたとすると、これにより合計で１６ビットの記憶データを読み出すことができる。また、ページバッファが奇数段と偶数段の２系統に分けられ、それぞれの系統内でデータシフトが可能に、ページバッファ相互間が接続されている。従って、８個のセルトランジスタ内の上記１６ビットの記憶データは、系統ごとに８ビットが読み出され、保持され、シフト後に最終段のページバッファから出力される。図１においては、奇数段の最終のページバッファＰ／Ｂ９から８ビットデータＤｏｕｔ０が出力され、偶数段の最終のページバッファＰ／Ｂ８から８ビットデータＤｏｕｔ１が出力される。
但し、後述するように、１本のワード線を選択した時に、各ソース・ドレイン線を制御することにより同時に４ビットのデータしか読み出せない。従って、実際には、２サイクルにより８ビットのデータを読み出し、これを２回繰り返して、合計４サイクルで８個のセルトランジスタの１６ビットのデータを読み出すことになる。
【００３７】
なお、１本のワード線に接続されるセルトランジスタの数は、８個に限定されない。好ましくは、図１に示す例のように、セルトランジスタが８個でセルトランジスタユニットが構成される。図１の例は、主として第１のセルトランジスタユニットＵＮＩＴ１を示すものである。同様な構成を有した第２のセルトランジスタＵＮＩＴ２が出力側（図１の右側）に配置され、同様に、必要数のセルトランジスタユニットが行方向に順次配置される。なお、図１に示すソース・ドレイン線ＳＤＬ９およびページバッファＰ／Ｂ９は、第２のセルトランジスタユニットＵＮＩＴ２の最初のソース・ドレイン線およびページバッファと共用される。このように、機能上はセルトランジスタユニットごとに９本のソース・ドレイン線と９個のページバッファが割り当てられるが、そのうちユニット間の境界に位置するソース・ドレイン線とページバッファは隣接する２つのユニット間で共用されることから、全体のユニット数をＮとすると実際のソース・ドレイン線およびページバッファの数はそれぞれ８Ｎ＋１となる。
【００３８】
上記したように、本実施の形態の読み出し動作では４回の読み出し動作により１行のメモリセル群に記憶された全てのビットデータが読み出される。以下、この４回の読み出し動作を、読み出しサイクル（１），読み出しサイクル（２），読み出しサイクル（３），読み出しサイクル（４）という。以下、読み出しサイクル（１）と（２）により、８ビットのデータを読み出す１回目のページリードが実行され、読み出しサイクル（３）と（４）により、他の８ビットのデータを読み出す２回目のページリードが実行されるとする。
【００３９】
図５（Ａ）は読み出しサイクル（１）〜（４）でのソース・ドレイン線の電圧状態を示す図表、図５（Ｂ）はデータが読み出されるトランジスタを示す図表である。
図６（Ａ）および図６（Ｂ）は１回目のページリード時におけるメモリセルアレイの動作を説明する図、図７（Ａ）および図７（Ｂ）は２回目のページリード時におけるメモリセルアレイの動作を説明する図である。
読み出しサイクル（１）では、図６（Ａ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝０Ｖ，ＢＬ，ＢＬ，ＢＬ，０Ｖ，ＢＬ，ＢＬ，ＢＬ，０Ｖの状態にされる。ここで、“０Ｖ”は基準電圧状態、“ＢＬ”は読み出し電圧状態をそれぞれ意味する。その結果、図６（Ａ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により検出される。即ち、セルトランジスタＭ１，Ｍ４，Ｍ５，Ｍ８において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ１（ＳＤ１），Ｄ４（ＳＤ２），Ｄ５（ＳＤ１），Ｄ８（ＳＤ２）が、それぞれページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により読み出され、保持される。読み出しサイクル（１）では、このように読み出し電圧状態（ＢＬ）にされた偶数番目のソース・ドレイン線ＳＤＬ２，ＳＤＬ４，ＳＤＬ６，ＳＤＬ８を経由して記憶データが読み出されるが、奇数番目のソース・ドレイン線のうち基準電圧状態（０Ｖ）が印加されていないソース・ドレイン線ＳＤＬ３およびＳＬＤ７にも読み出し電圧状態（ＢＬ）が設定される。従って、ソース・ドレイン線ＳＤＬ３およびＳＬＤ７の両端のセルトランジスタ、即ちＭ２とＭ３、および、Ｍ６とＭ７の記憶データに応じて偶数番目のソース・ドレイン線の電位が変動することがない。
【００４０】
読み出しサイクル（２）では、図６（Ｂ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９の状態が読み出しサイクル（１）のときより、一方向（図の右方向）に１つずつシフトされる。つまり、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝ＢＬ，０Ｖ，ＢＬ，ＢＬ，ＢＬ，０Ｖ，ＢＬ，ＢＬ，ＢＬの状態にされる。その結果、図６（Ｂ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ１，Ｐ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７により検出される。即ち、セルトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ１（ＳＤ２），Ｄ２（ＳＤ１），Ｄ５（ＳＤ２），Ｄ６（ＳＤ１）が、それぞれページバッファＰ／Ｂ１，Ｐ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７により読み出され、保持される。読み出しサイクル（２）では、このように読み出し電圧状態（ＢＬ）にされた奇数番目のソース・ドレイン線ＳＤＬ１，ＳＤＬ３，ＳＤＬ５，ＳＤＬ７を経由して記憶データが読み出されるが、偶数番目のソース・ドレイン線のうち基準電圧状態（０Ｖ）が印加されていないソース・ドレイン線ＳＤＬ４，ＳＬＤ８（および最後尾のソース・ドレイン線ＳＤＬ９）にも読み出し電圧状態（ＢＬ）が設定される。従って、ソース・ドレイン線ＳＤＬ４およびＳＬＤ８の両端のセルトランジスタ、即ちＭ３とＭ４、および、Ｍ７とＭ８の記憶データに応じて奇数番目のソース・ドレイン線の電位が変動することがない。
【００４１】
読み出しサイクル（１）と（２）により、合計で８ビットからなる１ページ分の記憶データが、８個のページバッファＰ／Ｂ１〜Ｐ／Ｂ８に読み出され保持され、これにより１回目のページリードが終了する。その後は、適宜、ページバッファを選択することにより、その保持されているデータが、不図示の出力バスに出力される。出力データバスを複数本にすることで、複数のデータを同時に出力することが可能になる。
【００４２】
次に、２回目のページリード動作が行われる。２回目のページリード動作は、読み出しサイクル（３）と（４）により実行される。
読み出しサイクル（３）では、図７（Ａ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９の状態が読み出しサイクル（２）のときより更に１つずつシフトされる。つまり、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝ＢＬ，ＢＬ，０Ｖ，ＢＬ，ＢＬ，ＢＬ，０Ｖ，ＢＬ，ＢＬの状態にされる。その結果、図７（Ａ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により検出される。即ち、セルトランジスタＭ２，Ｍ３，Ｍ６，Ｍ７において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ２（ＳＤ２），Ｄ３（ＳＤ１），Ｄ６（ＳＤ２），Ｄ７（ＳＤ１）が、それぞれページバッファＰ／Ｂ２，Ｐ／Ｂ４，Ｐ／Ｂ６，Ｐ／Ｂ８により読み出され、保持される。読み出しサイクル（３）では、このように読み出し電圧状態（ＢＬ）にされた偶数番目のソース・ドレイン線ＳＤＬ２，ＳＤＬ４，ＳＤＬ６，ＳＤＬ８を経由して記憶データが読み出されるが、奇数番目のソース・ドレイン線のうち基準電圧状態（０Ｖ）が印加されていないソース・ドレイン線ＳＬＤ１，ＳＤＬ５およびＳＬＤ９にも読み出し電圧状態（ＢＬ）が設定される。従って、セルトランジスタＭ１，Ｍ４，Ｍ５およびＭ８の記憶データに応じて偶数番目のソース・ドレイン線の電位が変動することがない。
【００４３】
読み出しサイクル（４）では、図７（Ｂ）に示すように、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９の状態が読み出しサイクル（３）のときより更に１つずつシフトされる。つまり、ソース・ドレイン線ＳＤＬ１〜ＳＤＬ９が、それぞれのページバッファによって、ＳＤＬ１〜ＳＤＬ９＝ＢＬ，ＢＬ，ＢＬ，０Ｖ，ＢＬ，ＢＬ，ＢＬ，０Ｖ，ＢＬの状態にされる。その結果、図７（Ｂ）にメモリセルの丸印で示すビットに対応した箇所に蓄積された電荷に応じた電流の有無が、ページバッファＰ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７，Ｐ／Ｂ９により検出される。即ち、セルトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８において、基準電圧状態（０Ｖ）のソース・ドレイン線側のデータＤ３（ＳＤ２），Ｄ４（ＳＤ１），Ｄ７（ＳＤ２），Ｄ８（ＳＤ１）が、それぞれページバッファＰ／Ｂ３，Ｐ／Ｂ５，Ｐ／Ｂ７，Ｐ／Ｂ９により読み出され、保持される。読み出しサイクル（４）では、このように読み出し電圧状態（ＢＬ）にされた奇数番目のソース・ドレイン線ＳＤＬ３，ＳＤＬ５，ＳＤＬ７，ＳＤＬ９を経由して記憶データが読み出されるが、偶数番目のソース・ドレイン線のうち基準電圧状態（０Ｖ）が印加されていないソース・ドレイン線ＳＤＬ２，ＳＬＤ６にも読み出し電圧状態（ＢＬ）が設定される。従って、ソース・ドレイン線ＳＤＬ２およびＳＬＤ６の両端のセルトランジスタ、即ちＭ１とＭ２、および、Ｍ５とＭ６の記憶データに応じて奇数番目のソース・ドレイン線の電位が変動することがない。
【００４４】
読み出しサイクル（３）と（４）により、合計で８ビットからなる１ページ分の記憶データが、８個のページバッファＰ／Ｂ２〜Ｐ／Ｂ９に読み出され保持され、これにより２回目のページリードが終了する。その後は、適宜、ページバッファを選択することにより、その保持されているデータが、不図示の出力バスに出力される。出力データバスを複数本にすることで、複数のデータを同時に出力することが可能になる。
【００４５】
上記の４種類の読み出しサイクル（１）〜（４）は、隣接する４本のソース・ドレイン線に繰り返し設定される（０Ｖ，ＢＬ，ＢＬ，ＢＬ）の状態の組が、読み出しサイクルごとに１状態ずつ右側にシフトしていることが理解される。上記４本のソース・ドレイン線内では、読み出し電圧状態（ＢＬ）のソース・ドレイン線が３本あるが、そのうち両端の２本を経由して実際に読み出しが行われるため、２ビットの記憶データが同時に読み出される。また、実際に読み出しが行われる２本のソース・ドレイン線の間のソース・ドレイン線にも読み出し電圧状態（ＢＬ）が設定されていることから、その両側のセルがオンすることがなく、これによる読み出しデータの変動を防止している。
【００４６】
なお、４種類の読み出しサイクルの順番は、上記の（１）→（２）→（３）→（４）から、
（１）→（２）→（４）→（３）、
（２）→（１）→（３）→（４）、
（１）→（４）→（２）→（３）、
（１）→（４）→（３）→（２）、
（４）→（１）→（２）→（３）、
（４）→（１）→（３）→（２）
の何れかに変更してもよい。
いずれの場合も、奇数番目のソース・ドレイン線内でユニットごとに少なくとも４本のソース・ドレイン線が読み出し電圧状態（ＢＬ）に設定され、同様に、奇数番目のソース・ドレイン線内でユニットごとに少なくとも４本のソース・ドレイン線が読み出し電圧状態（ＢＬ）に設定される。上記の変更例の何れの場合でも、４本のソース・ドレイン線を単位として設定された（０Ｖ，ＢＬ，ＢＬ，ＢＬ）の状態の組が、適宜移動していくことで、全てのセルトランジスタのデータを読み出すことができる。
【００４７】
図８に、本実施の形態で用いられるページバッファの回路例を示す。図９（Ａ）〜図９（Ｄ）に、各種制御信号のタイミングチャートを示す。
図８に示すページバッファＰ／Ｂｉは、ｉ番目の位置にあるソース・ドレイン線ＳＤＬｉに結合されるページバッファである。ページバッファは以上に説明されているように１行を４分割して読み出すものである。各ページバッファは、スキャンアドレスｓｃａｎＡ０〜ｓｃａｎＡ１により４分割されたセクタ、即ち４本ごとのソース・ドレイン線群からなる第１セクタ、第１セクタの一方に隣接するソース・ドレイン線群からなる第２セクタ、第２セクタの更に一方側に隣接するソース・ドレイン線群からなる第３セクタ、および、第３セクタの更に一方側に隣接するソース・ドレイン線群からなる第４セクタの一つを選択する。
【００４８】
図８に例示されたページバッファＰ／Ｂｉは、５つのＮＭＯＳトランジスタＮ１〜Ｎ５、インバータ３０、２入力アンドゲート３１、およびシフトレジスタ（Ｓ／Ｒ）３２を有する。
シフトレジスタ３２の保持データの入力端子にトランジスタＮ１が接続されている。トランジスタＮ１はデータ保持を制御する信号ＬＤに応じてオンし、ソース・ドレイン線の確定データＰＢｏｕｔｉをシフトレジスタ３２に入力させる。信号ＬＤは、同時に、次の読み出しサイクルのアクセスおよび電位確定（以下、この一連の動作をスキャンという）の開始を指示する。
シフトレジスタ３２はページバッファごとに設けられているが、全体としてはシフトレジスタ同士が直列接続されている。つまり、図８に示すシフトレジスタ３２のデータ入力端子（Ｄｉｎ）に図示を省略した前段のシフトレジスタのデータ出力端子（Ｑ）が接続され、図８に示すシフトレジスタ３２のデータ出力端子（Ｑ）に図示を省略した後段のシフトレジスタのデータ入力端子（Ｄｉｎ）が接続されている。
【００４９】
確定データＰＢｏｕｔｉの保持ノード３３とｉ番目のソース・ドレイン線ＳＤＬｉとの間に、トランジスタＮ２とＮ３が互いに並列に接続されている。ｉ番目のソース・ドレイン線ＳＤＬｉと基準電圧としての接地電位ＧＮＤの供給線との間にトランジスタＮ４が接続され、ｉ番目のソース・ドレイン線ＳＤＬｉと読み出し電圧ＲＢｉａｓＶの供給線との間にトランジスタＮ５が接続されている。スキャンアドレスｓｃａｎＡ０〜ｓｃａｎＡ１を供給する４本のアドレス線とトランジスタＮ５とのゲートの間に、アンドゲート３１およびインバータ３０が接続されている。アンドゲート３１の２つの入力は、セクタごとに異なる組み合わせで４本のアドレス線の何れか２本に結線されている。つまり、図８の破線で囲った結線部分はセクタごと、即ち図１に示すように４つのページバッファごとに異なる。図８では、スキャンアドレスｓｃａｎＡ０とｓｃａｎＡ１に接続された場合を例示する。
【００５０】
アンドゲート３１とインバータ３０との接続中点のノード３４は、トランジスタＮ４のゲートに接続されている。このノード３４は、更に、図示を省略した前段のページバッファＰ／Ｂｉ−１のトランジスタＮ３のゲートおよび後段のページバッファＰ／Ｂｉ＋１のトランジスタＮ２のゲートに接続されている。図８において、このノード３４の電位をＢｉで表記している。電位Ｂｉを両隣のページバッファに伝達する趣旨は、この電位ＢｉがハイレベルでトランジスタＮ４がオンし、ソース・ドレイン線ＳＤＬｉが基準電位状態（０Ｖ）となるときは、両隣のページバッファにおいてトランジスタＮ２またはＮ３の一方をオンさせ、対応するソース・ドレイン線ＳＤＬｉ−１またはＳＤＬｉ＋１のデータをノード３３に伝達し、読み出しデータとして確定させるためである。
このページバッファ間の相互接続関係は、前段および後段のページバッファにおいても同じである。従って、図８に示すトランジスタＮ２のゲートは、前段のページバッファのノード３４の電位Ｂｉ−１が印加可能に接続され、図８に示すトランジスタＮ３のゲートは、後段のページバッファのノード３４の電位Ｂｉ＋１が印加可能に接続されている。
なお、選択列、即ち基準電位ＧＮＤ（＝０Ｖ）を供給する列のページバッファにおける電位Ｂｉの信号が本発明の「第１制御信号」に相当し、非選択列、即ち読み出し電圧ＲＢｉａｓＶを供給する列のページバッファにおける電位Ｂｉの信号が本発明の「第２制御信号」に相当する。
【００５１】
初期状態では、信号ＬＤはローレベル“Ｌ”を保持することから、全てのページバッファでトランジスタＮ１がオフしている。
図９（Ａ）に示す時刻ｔ１でスキャンアドレスが遷移すると、そのアドレスに応じて第１〜第４セクタの何れかが基準電圧状態（０Ｖ）に選択され、残りの３つのセクタが読み出し電圧状態（ＢＬ）に選択される。図８に示すページバッファＰ／Ｂｉが基準電圧状態（０Ｖ）に設定されるとすると、アンドゲート３１の出力ノード３４の電位Ｂｉがハイレベル“Ｈ”になり、トランジスタＮ４がオンし、トランジスタＮ５がオフとなる。このため、ソース・ドレイン線ＳＤＬｉに接地電位（ＧＮＤ：０Ｖ）が伝達される。
このとき両隣の２つのページバッファでは、入力されるスキャンアドレスに応じてトランジスタＮ４がオフ、トランジスタＮ５がオンし、対応するソース・ドレイン線ＳＤＬｉ−１およびＳＤＬｉ＋１に読み出し電圧ＲＢｉａｓＶが伝達される。同時に、基準電圧状態（０Ｖ）が選択された図８のページバッファＰ／Ｂｉから伝達された電圧Ｂｉにより、この両隣のページバッファのそれぞれにおいて、トランジスタＮ２またはＮ３がオンし、ノード３３がソース・ドレイン線に接続される。
【００５２】
スキャンアドレスが遷移後に、選択された行のワード線電位が立ち上がると、図８に示すソース・ドレイン線ＳＤＬｉを共通のソース線とする２つの隣接したセルトランジスタのソース側の記憶ビットデータが“０”データの場合、隣接する２つのソース・ドレイン線ＳＤＬｉ−１およびＳＤＬｉ＋１のうち、その“０”データが記憶されたセルトランジスタが接続されたソース・ドレイン線にセル電流が流れ、ノード３３の電位が変動する。この電位がばらつきも含めて十分安定する時間をアクセスタイムｔＡＡとすると、図９（Ｂ）に示すように、時刻ｔ１からアクセスタイムｔＡＡ以上経過した時刻ｔ２において信号ＬＤのパルスが立ち上がる。これにより、トランジスタＮ１がオンし、ノード３３の確定データＰＢｏｕｔｉ−１およびＰＢｏｕｔｉ＋１が、ノード３３に電位変動があった場合を“０”、電位変動がなかった場合を“１”とする２値データとしてシフトレジスタ３２に取り込まれる。信号ＬＤのパルスが立ち下がるとトランジスタＮ１がオフし、時刻ｔ３で次のアドレス遷移が開始される。その次のアクセスタイムの間に、シフトレジスタ３２が図９（Ｃ）に示すクロックに制御されてデータシフトを行う。
この一連の動作は、４つのセクタの２つで同時に行われ、１つの読み出しサイクルが完了する。
【００５３】
その後、セクタの選択をソース・ドレイン線１本分だけシフトさせた後、同様な手順により次の読み出しサイクルが実行され、これにより１回目のページリードによる８ビットのデータが読み出される。
同様にセクタ選択シフトと読み出しを更に２回繰り返すことにより、２回目のページリードによる８ビットのデータが読み出される。
以上のページリードにより、図９（Ｄ）に示す出力データＤｏｕｔが１本または複数本のデータバスに１／４行分ずつ順次排出される。
【００５４】
以上のページリードでは、電位設定およびデータ確定にかかるアクセスタイムｔＡＡとデータシフトおよび排出タイムがオーバラップしており、実効的な１読み出しサイクル時間は（ｔＡＡ＋α）となる。このとき、本実施の形態では、データを読み出すソース・ドレイン線の間のソース・ドレイン線のうち、基準電圧状態（０Ｖ）としない４本に１本のソース・ドレイン線を読み出し電圧状態（ＢＬ）で保持することから、データを読み出すソース・ドレイン線の電位確定が速やかであり、従来に比べアクセスタイムｔＡＡをより短くできる利点がある。その結果、高速で信頼性が高いページ読み出しが可能となる。
【００５５】
なお、上記説明では、電位確定を速やかにするために４本に１本のソース・ドレイン線を読み出し電圧状態（ＢＬ）で保持するとした。これは、読み出しを行わないセルトランジスタのソース・ドレイン間電圧を０Ｖにすることから、望ましい実施の形態である。但し、同じ目的を達成するためには、４本に１本のソース・ドレイン線を読み出し電圧ＲＶｉａｓＶと全く同じ電圧を印加する必要はなく、この印加電圧は、蓄積電荷の有無にかかわらずセルトランジスタがオンしない程度にソースとドレイン間の電圧を小さくするように読み出し電圧ＲＶｉａｓＶに近い電圧であればよい。
【００５６】
【発明の効果】
本発明によれば、ソース・ドレイン領域が２本の隣接するトランジスタ列で電気的に共通接続された列線を介してデータを読み出すタイプの不揮発性半導体記憶装置において、高速かつ確実にデータを読み出すことが可能となる。
【図面の簡単な説明】
【図１】本実施の形態に係る不揮発性メモリの概略的な構成図である。
【図２】（Ａ）は２ビット記憶が可能なＭＯＮＯＳ型セルトランジスタの行方向の断面からみた鳥瞰図、（Ｂ）はセルトランジスタの等価回路図である。
【図３】（Ａ）〜（Ｅ）は、プログラム、消去および読み出しの各動作を説明するための図である。
【図４】（Ａ）〜（Ｄ）は、不揮発性メモリの２ビットのデータを記録した状態を示す図である。
【図５】（Ａ）は読み出しサイクル（１）〜（４）でのソース・ドレイン線の電圧状態を示す図表、（Ｂ）はデータが読み出されるトランジスタを示す図表である。
【図６】（Ａ）および（Ｂ）は、１回目のページリード時におけるメモリセルアレイの動作を説明する図である。
【図７】（Ａ）および（Ｂ）は、２回目のページリード時におけるメモリセルアレイの動作を説明する図である。
【図８】本発明の実施の形態で用いられるページバッファの回路図である。
【図９】（Ａ）〜（Ｄ）は、各種制御信号のタイミングチャートである。
【図１０】（Ａ）および（Ｂ）は、特許文献２に記載されたデータ読み出し方法において、最初の８ビットデータを読み出す１回目のページリード時におけるメモリセルアレイの動作を説明する図である。
【図１１】（Ａ）および（Ｂ）は、特許文献２に記載されたデータ読み出し方法において、次の８ビットデータを読み出す２回目のページリード時におけるメモリセルアレイの動作を説明する図である。
【符号の説明】
１…不揮発性半導体記憶装置、２…メモリセルアレイ、３…列選択手段としての読み出し回路、４…行選択手段としてのロウデコーダ、２０…半導体基板またはＰウェル、２１…素子分離絶縁層、２２…チャネル形成領域、２３…ＯＮＯ膜、２３Ａ…第１の絶縁膜、２３Ｂ…トラップゲートＴＧとしての第２の絶縁膜、２３Ｃ…第３の絶縁膜、３０…インバータ、３１…アンドゲート、３２…シフトレジスタ、３３…データ確定ノード、３４…ノード、Ｍ…セルトランジスタ、ＣＧ…コントロールゲート、ＳＤ１，ＳＤ２…ソース・ドレイン領域、ＳＤＬ…列線としてのソース・ドレイン線、ＷＬ…ワード線、Ｐ／Ｂ…ページバッファ、（ＢＬ）…読み出し電圧状態、（０Ｖ）…基準電圧状態
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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