(57)【要約】【課題】クロックツリーシンセシスに流れる充放電電流を低減して回路全体の消費電流を低減した半導体集積回路装置を提供する。【解決手段】基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式回路と、クロック同期式回路に基準クロックを分配するための複数のクロックバッファ回路とを有する半導体集積回路装置であって、クロックバッファ回路は、クロック同期式回路が同期動作しない基準クロックの一方のエッジで負荷をドライブする、基準クロックのパルス波形が消失しない範囲内で該エッジの変化を鈍らせるゲート幅に設定された第１のトランジスタ、及び基準クロックの他方のエッジで負荷をドライブする、キャリアの種類が第１のトランジスタと異なる、第１のトランジスタよりも大きなゲート幅で形成された第２のトランジスタを備えたインバータを有する構成とする。【選択図】  図１
2004253880.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式回路と、前記クロック同期式回路に前記基準クロックを分配するための複数のクロックバッファ回路とを有する半導体集積回路装置であって、
前記クロックバッファ回路は、
前記クロック同期式回路が同期動作しない前記基準クロックの一方のエッジで負荷をドライブする、前記基準クロックのパルス波形が消失しない範囲内で該エッジの変化を鈍らせるゲート幅に設定された第１のトランジスタ、及び前記クロック同期式回路が同期動作する前記基準クロックの他方のエッジで負荷をドライブする、チャネル中で利用するキャリアの種類が前記第１のトランジスタと異なる、前記第１のトランジスタよりも大きなゲート幅で形成された第２のトランジスタを備えたインバータを有する半導体集積回路装置。
【請求項２】
前記第１のトランジスタはＰチャネル電界効果型トランジスタであり、
前記第２のトランジスタはＮチャネル電界効果型トランジスタであり、
前記クロック同期式回路は前記基準クロックの立下りエッジに同期して動作する請求項１記載の半導体集積回路装置。
【請求項３】
前記インバータの入力容量に基づいてゲート幅が適正に設定された、Ｎチャネル電界効果型トランジスタ、及び該Ｎチャネル電界効果型トランジスタよりもゲート幅が広いＰチャネル電界効果型トランジスタから構成される、前記クロックバッファ回路の入力段に配置される初段インバータを有する請求項１または２記載の半導体集積回路装置。
【請求項４】
前記インバータの入力容量に基づいてゲート幅が適正に設定された、Ｎチャネル電界効果型トランジスタ、及び該Ｎチャネル電界効果型トランジスタよりもゲート幅が広いＰチャネル電界効果型トランジスタから構成される、前記クロックバッファ回路の入力段に配置され、イネーブル信号にしたがって前記インバータに前記基準クロックを供給するゲート回路を有する請求項１または２記載の半導体集積回路装置。
【請求項５】
前記ゲート回路は、ＮＡＮＤゲートである請求項４記載の半導体集積回路装置。
【請求項６】
前記クロックバッファ回路を用いて構成されたクロックツリーシンセシスを有する請求項１乃至５のいずれか１項記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式の回路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体集積回路装置では、基準クロックに同期して動作する複数のフリップフロップ（以下、Ｆ／Ｆと称す）等を備えたクロック同期式回路が形成されている場合、各Ｆ／Ｆには基準クロックを分配するための複数のクロックバッファ回路を用いて基準クロックが供給される。
【０００３】
図７は従来の半導体集積回路装置が備えるクロックバッファ回路の構成を示す回路図であり、図８は図７に示したクロックバッファ回路の入出力波形を示すタイミングチャートである。また、図９は図７に示したクロックバッファ回路を用いたクロックツリーシンセシスの一構成例を示す回路図である。
【０００４】
図７に示すように、従来のクロックバッファ回路は、ゲートどうし及びドレインどうしが接続されたＰチャネル電界効果型トランジスタ（以下、Ｐチャネルトランジスタと称す）５１及び該Ｐチャネルトランジスタ５１とチャネル中で利用するキャリアの種類が異なるＮチャネル電界効果型トランジスタ（以下、Ｎチャネルトランジスタと称す）５２から構成される、基準クロックがそれぞれのゲートから入力される第１のインバータ５と、ゲートどうし及びドレインどうしが接続されたＰチャネルトランジスタ６１及びＮチャネルトランジスタ６２から構成される、負荷をドライブする第２のインバータ６とを有する構成である。Ｐチャネルトランジスタ５１、６１のソースはそれぞれ電源ＶＤＤに接続され、Ｎチャネルトランジスタ５２、６２のソースはそれぞれ接地電位ＧＮＤに接続されている。
【０００５】
従来のクロックバッファ回路は、ＡＳＩＣ等で汎用的に用いることを前提としているため、基準クロックの立ち上がりエッジに同期して動作するクロック同期式回路、あるいは立下りエッジに同期して動作するクロック同期式回路のどちらにも対応できるように、入力された基準クロックと同様の波形を出力する。例えば、デューティ５０％の基準クロックが入力された場合、クロックバッファ回路は、図８に示すように立ち上がり時間と立下り時間の遅延量がほぼ等しく、かつ立ち上がりエッジと立下りエッジとがそれぞれ入力波形と同様形状のデューティ５０％のパルス列を出力する。
【０００６】
そのため、従来のクロックバッファ回路では、各インバータのＰチャネルトランジスタがＮチャネルトランジスタよりも大きなサイズで形成されている。すなわち、ＰチャネルトランジスタがＮチャネルトランジスタよりも広いゲート幅で形成されている。具体的には、図７に示すように、前段に配置される第１のインバータ５は、ゲート幅Ｗｐ＝８．４７２μｍのＰチャネルトランジスタ５１と、ゲート幅Ｗｎ＝２．８２μｍのＮチャネルトランジスタ５２とによって形成され、後段に配置される第２のインバータ６は、ゲート幅Ｗｐ＝１６．９４４μｍのＰチャネルトランジスタ６１と、ゲート幅Ｗｎ＝６．２４μｍのＮチャネルトランジスタ６２とによって形成される。このとき、第１のインバータ５のトランジスタサイズ比はＷｐ／Ｗｎ＝３．００となり、第２のインバータ６のトランジスタサイズ比はＷｐ／Ｗｎ＝２．７２となる。これは、トランジスタサイズが等しいとき、Ｐチャネルトランジスタの方がＮチャネルトランジスタよりも駆動能力が低いことに起因して採られる処置である。
【０００７】
従来の半導体集積回路装置においては、上記クロックバッファ回路５０を用いて図９に示すようなクロックツリーシンセシス（以下、ＣＴＳと称す）を構成することで、クロック同期式回路が備える複数のＦ／Ｆにデューティ比及びスキューが等しいクロックをそれぞれ分配していた。図９は、ＣＴＳに基準クロックの立ち上がりエッジで動作するｐｏｓｅｄｇｅ  Ｆ／Ｆ６０が接続される例を示している。
【０００８】
なお、半導体集積回路装置における信号の高速伝搬を目的として、ＣＭＯＳ回路のＰチャネルトランジスタとＮチャネルトランジスタのサイズ比を非対称にする構成が、例えば、特許文献１で提案されている。
【０００９】
【特許文献１】
特開平８−１８１５９６号
【００１０】
【発明が解決しようとする課題】
近年の半導体集積回路装置は、携帯電話機やＰＤＡ等の移動端末でも用いられるため、処理の高速化と共に消費電力の低減がより一層求められている。
【００１１】
しかしながら、上記したような従来の半導体集積回路装置では、クロックバッファ回路のＰチャネルトランジスタがＮチャネルトランジスタよりも大きなサイズで形成されているため（通常２〜３倍程度）、ゲート容量が増大してクロックバッファ回路の入力容量が大きくなる。
【００１２】
したがって、従来のクロックバッファ回路を用いて上記ＣＴＳを構成すると、入力容量が大きいクロックバッファ回路がその前段のクロックバッファ回路の負荷となるため、負荷として接続可能なクロックバッファ回路の数が制限され、結果としてＣＴＳを構成するクロックバッファ回路の数が多くなる。そのため、基準クロックによるスイッチング動作でＣＴＳに流れる充放電電流が増大し、半導体集積回路装置全体の消費電流が増大する問題があった。
【００１３】
特に、基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式回路の場合、上記従来のクロックバッファ回路を用いてＣＴＳを構成すると、不要な基準クロックのエッジで、大きなサイズのＰチャネルトランジスタにより後段の回路をドライブすることになるため、ＣＴＳの消費電流が必要以上に増大する問題があった。
【００１４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ＣＴＳに流れる充放電電流を低減して回路全体の消費電流を低減した半導体集積回路装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体集積回路装置は、基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式回路と、前記クロック同期式回路に前記基準クロックを分配するための複数のクロックバッファ回路とを有する半導体集積回路装置であって、
前記クロックバッファ回路は、
前記クロック同期式回路が同期動作しない前記基準クロックの一方のエッジで負荷をドライブする、前記基準クロックのパルス波形が消失しない範囲内で該エッジの変化を鈍らせるゲート幅に設定された第１のトランジスタ、及び前記クロック同期式回路が同期動作する前記基準クロックの他方のエッジで負荷をドライブする、チャネル中で利用するキャリアの種類が前記第１のトランジスタと異なる、前記第１のトランジスタよりも大きなゲート幅で形成された第２のトランジスタを備えたインバータを有する構成である。
【００１６】
このとき、前記第１のトランジスタはＰチャネル電界効果型トランジスタであり、
前記第２のトランジスタはＮチャネル電界効果型トランジスタであり、
前記クロック同期式回路は前記基準クロックの立下りエッジに同期して動作する構成が好ましい。
【００１７】
また、前記インバータの入力容量に基づいてゲート幅が適正に設定された、Ｎチャネル電界効果型トランジスタ、及び該Ｎチャネル電界効果型トランジスタよりもゲート幅が広いＰチャネル電界効果型トランジスタから構成される、前記クロックバッファ回路の入力段に配置される初段インバータ、または、
前記インバータの入力容量に基づいてゲート幅が適正に設定された、Ｎチャネル電界効果型トランジスタ、及び該Ｎチャネル電界効果型トランジスタよりもゲート幅が広いＰチャネル電界効果型トランジスタから構成される、前記クロックバッファ回路の入力段に配置され、イネーブル信号にしたがって前記インバータに前記基準クロックを供給するゲート回路を有していてもよい。
【００１８】
また、前記クロックバッファ回路を用いて構成されたクロックツリーシンセシスを有していてもよい。
【００１９】
上記のように構成された半導体集積回路装置では、クロックバッファ回路に、クロック同期式回路が同期動作しない基準クロックの一方のエッジで負荷をドライブする、基準クロックのパルス波形が消失しない範囲内で該エッジの変化を鈍らせるゲート幅に設定された第１のトランジスタ、及びクロック同期式回路が同期動作する基準クロックの他方のエッジで負荷をドライブする、チャネル中で利用するキャリアの種類が第１のトランジスタと異なる、第１のトランジスタよりも大きなゲート幅で形成された第２のトランジスタを備えたインバータを有することで、第１のトランジスタのサイズを従来よりも小さくできるため、該インバータの入力容量を低減することができる。
【００２０】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２１】
（第１の実施の形態）
図１は本発明の半導体集積回路装置の第１の実施の形態が備えるクロックバッファ回路の構成を示す回路図であり、図２は図１に示したクロックバッファ回路の入出力波形を示すタイミングチャートである。また、図３は図１に示したクロックバッファ回路を用いたクロックツリーシンセシスの一構成例を示す回路図である。
【００２２】
本実施形態のクロックバッファ回路は、基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式回路に適用する構成であり、ＣＴＳを構成する各クロックバッファ回路について、同期動作しない基準クロックのエッジでドライブするトランジスタのサイズを小さく形成し、クロックバッファ回路の入力容量を低減した構成である。
【００２３】
図１に示すように、第１の実施の形態のクロックバッファ回路は、従来と同様に、ゲートどうし及びドレインどうしが接続されたＰチャネルトランジスタ１１及びＮチャネルトランジスタ１２から構成される、基準クロックがそれぞれのゲートから入力される第１のインバータ１と、ゲートどうし及びドレインどうしが接続されたＰチャネルトランジスタ２１及びＮチャネルトランジスタ２２から構成される、負荷をドライブする第２のインバータ２とを有する構成である。Ｐチャネルトランジスタ１１、２１のソースはそれぞれ電源ＶＤＤに接続され、Ｎチャネルトランジスタ１２、２２のソースはそれぞれ接地電位ＧＮＤに接続されている。
【００２４】
一般に、基準クロックの立ち上がりエッジまたは立下りエッジのいずれか一方に同期して動作するクロック同期式回路においては、同期動作しない立ち上がりエッジまたは立下りエッジが急峻に変化しなくても回路動作に影響を及ぼすことは無い。したがって、基準クロックの波形が、複数のゲート回路（クロックバッファ）を通過することで消失しない範囲内で、同期動作しない立ち上がりエッジまたは立下りエッジを鈍らせる（立ち上がり時間または立下り時間が長い）ことができる。
【００２５】
本実施形態のクロックバッファ回路は、立下りエッジのみに同期して動作するクロック同期式回路で用いることを前提として、クロックバッファ回路は、図２に示すように立ち上がりエッジが鈍り、立下りエッジが従来と同様に急峻に変化するパルスを出力する。
【００２６】
そのため、本実施形態のクロックバッファ回路では、同期動作しない立ち上がりエッジで負荷をドライブする第２のインバータ２のＰチャネルトランジスタ２１のサイズを小さくし、同期動作する立ち下がりエッジで負荷をドライブするＮチャネルトランジスタ２２のサイズを従来と同程度にする。また、第１のインバータ１のＰチャネルトランジスタ１１及びＮチャネルトランジスタ１２は、第２のインバータ２のＰチャネルトランジスタ２１のサイズの低下に合わせてそれぞれのサイズを小さくする。すなわち、第１のインバータ１の各トランジスタは第２のインバータ２の入力容量に基づいてゲート幅を適正に設定し、Ｐチャネルトランジスタ１１のゲート幅ＷｐをＮチャネルトランジスタ１２のゲート幅Ｗｎよりも広く形成し（Ｗｐ＞Ｗｎ）する。また、後段に配置される第２のインバータ２は、Ｐチャネルトランジスタ２１のゲート幅ＷｐをＮチャネルトランジスタ２２のゲート幅Ｗｎ以下（Ｗｐ≦Ｗｎ）に形成する。このとき、Ｐチャネルトランジスタ２１のゲート幅Ｗｐの下限値は上記パルス消失等が起きない値とする。
【００２７】
具体的には、図１に示すように、第１のインバータ１は、ゲート幅Ｗｐ＝４．２４μｍのＰチャネルトランジスタ１１と、ゲート幅Ｗｎ＝２．６μｍのＮチャネルトランジスタ１２とによって形成され、第２のインバータ２は、ゲート幅Ｗｐ＝６．３６μｍのＰチャネルトランジスタ２１と、ゲート幅Ｗｎ＝６．５μｍのＮチャネルトランジスタ２２とによって形成される。このとき、第１のインバータ１のトランジスタサイズ比はＷｐ／Ｗｎ＝１．６３となり、第２のインバータ２のトランジスタサイズ比はＷｐ／Ｗｎ＝０．９８となる。
【００２８】
本実施形態では、このような２つのインバータから構成されるクロックバッファ回路１０を用いて図３に示すようなＣＴＳを構成する。図３に示すように、本実施形態では、立下りエッジのみに同期して動作するクロック同期式回路で用いるため、ＣＴＳにはクロックの立下りエッジで動作するｎｅｇｅｄｇｅ  Ｆ／Ｆ２０等が接続される。これらのＦ／Ｆには、基準クロックの立下りエッジを基準にして遅延量及びスキュー等が調整されたクロックがＣＴＳからそれぞれ供給される。
【００２９】
本実施形態の半導体集積回路装置によれば、クロックバッファ回路の最終段のインバータ（本実施形態では第２のインバータ）のＰチャネルトランジスタのサイズを小さくすることで、その前段のインバータ（本実施形態では第１のインバータ）でドライブすべき負荷容量が小さくなるため、前段のインバータのトランジスタサイズもそれに合わせて小さくすることが可能になり、クロックバッファ回路の入力容量を小さくすることができる。そして、このクロックバッファ回路を用いてＣＴＳを構成することで、前段のクロックバッファ回路でドライブすべき負荷容量が小さくなるため、従来のＣＴＳに比べてクロックバッファ回路の数を低減できる。よって、ＣＴＳのスイッチング動作による充放電電流が低減され、ＣＴＳの消費電流が低減される。
【００３０】
ＣＴＳは、半導体集積回路装置内に形成される回路の中で動作率が最も高く、またＣＴＳに使用されるクロックバッファ回路の数は数百個以上となる。したがって、ＣＴＳのスイッチング動作による充放電電流は半導体集積回路装置回路全体の消費電流に対する占める割合が大きい。したがって、本実施形態のようにＣＴＳの消費電流を低減すれば半導体集積回路装置全体の消費電流を大きく低減することができる。
【００３１】
また、クロックバッファ回路の各インバータのトランジスタサイズを小さくすることで、クロックバッファ回路自身の消費電流が低減し、レイアウト面積も小さくできる。
【００３２】
本実施形態を、例えばゲート長が１６０μｍのデザインルールで製造されるＣＰＵコアに適用すると、表１に示すような結果が得られた。
【００３３】
【表１】
2004253880.tif 000003
【００３４】
（第２の実施の形態）
図４は本発明の半導体集積回路装置の第２の実施の形態が備えるクロックバッファ回路の構成を示す回路図であり、図５は図４に示したクロックバッファ回路の入出力波形を示すタイミングチャートである。また、図６は図５に示したクロックバッファ回路を用いたクロックツリーシンセシスの一構成例を示す回路図である。
【００３５】
第２の実施の形態のクロックバッファ回路は、図４に示すように第１のインバータに代えてＮＡＮＤゲート３を有する構成である。
【００３６】
図４に示すように、ＮＡＮＤゲート３は、ゲートどうし及びドレインどうしが接続され、ゲートから基準クロックＣＬＫが入力される第１のＰチャネルトランジスタ３１及び第１のＮチャネルトランジスタ３３と、第１のＰチャネルトランジスタ３１及び第１のＮチャネルトランジスタ３３とドレインどうしが接続され、ゲートからイネーブル信号ＥＮが入力される第２のＰチャネルトランジスタ３２と、第１のＮチャネルトランジスタ３３のソースにドレインが接続され、第２のＰチャネルトランジスタ３２とゲートどうしが接続された第２のＮチャネルトランジスタ３４とを有する構成である。第１のＰチャネルトランジスタ３１のソース、及び第２のＰチャネルトランジスタ３２のソースはそれぞれ電源ＶＤＤに接続され、第２のＮチャネルトランジスタ３４のソースは接地電位ＧＮＤに接続されている。なお、ここでは、クロックバッファ回路の入力段をインバータからＮＡＮＤゲート３に置き換えた例を示したが、ＮＡＮＤゲートではなくＮＯＲゲート等でも同様の回路を構成できる。
【００３７】
第２の実施の形態のクロックバッファ回路は、イネーブル信号ＥＮによって出力が制御される構成である。例えばデューティ５０％の基準クロックが入力された場合、本実施形態のクロックバッファ回路は、イネーブル信号ＥＮが“Ｈｉｇｈ”の期間、図５に示すように立ち上がりエッジを鈍らせ、立下りエッジを従来と同様に急峻に変化させたパルス列を出力する。また、イネーブル信号ＥＮが“Ｌｏｗ”の期間は、図５に示すように“Ｌｏｗ”で出力を固定する。
【００３８】
本実施形態のクロックバッファ回路では、ＮＡＮＤゲート３の第１のＰチャネルトランジスタ３１及び第２のＰチャネルトランジスタ３２、並びに第１のＮチャネルトランジスタ３３及び第２のＮチャネルトランジスタ３４は、従来のクロックバッファ回路と同様に第１のＰチャネルトランジスタ３１及び第２のＰチャネルトランジスタ３２のゲート幅Ｗｐを、第１のＮチャネルトランジスタ３３及び第２のＮチャネルトランジスタ３４のゲート幅Ｗｎよりも広く形成する（Ｗｐ＞Ｗｎ）。但し、これらのトランジスタは第１の実施の形態と同様に、後段のインバータ４の入力容量に基づいてゲート幅を適正に設定する。
【００３９】
具体的には、図４に示すように、第１、第２のＰチャネルトランジスタをゲート幅Ｗｐ＝４．２４μｍで形成し、第１、第２のＮチャネルトランジスタをゲート幅Ｗｎ＝２．６μｍで形成する。このとき、ＮＡＮＤゲートのトランジスタサイズ比はＷｐ／Ｗｎ＝１．６３となる（図４参照）。
【００４０】
後段のインバータ４は、第１の実施の形態の第２のインバータと同様に、Ｐチャネルトランジスタのゲート幅ＷｐをＮチャネルトランジスタのゲート幅Ｗｎ以下（Ｗｐ≦Ｗｎ）に形成する。このとき、Ｐチャネルトランジスタのゲート幅Ｗｐの下限値は、上記パルス消滅等の問題が起きない値とする。
【００４１】
本実施形態では、上記ＮＡＮＤゲート３及びインバータ４から構成されるクロックバッファ回路３０、及び第１の実施の形態のクロックバッファ回路１０を用いて図６に示すようにＣＴＳを構成する。なお、図６は、第１のクロックイネーブル信号ＥＮ１と、第２のクロックイネーブル信号ＥＮ２の２系統の制御信号を有する回路例を示している。また、本実施形態のクロックバッファ回路も、立下りエッジのみに同期して動作するクロック同期式回路で用いるため、ＣＴＳにはクロックの立下りエッジで動作するｎｅｇｅｄｇｅ  Ｆ／Ｆ４０等が接続される。これらのＦ／Ｆには、基準クロックの立下りエッジを基準にして遅延量及びスキュー等が調整されたクロックがＣＴＳからそれぞれ供給される。
【００４２】
本実施形態の半導体集積回路装置によれば、クロックイネーブル信号で出力が制御されるクロックバッファ回路であっても、第１の実施の形態と同様にその入力容量を小さくすることが可能であり、該クロックバッファ回路を用いてＣＴＳを構成することで、ＣＴＳ及び半導体集積回路装置全体の消費電流を低減することができる。また、クロックバッファ回路自身の消費電流も低減し、レイアウト面積も小さくなる。
【００４３】
なお、上記第１の実施の形態及び第２の実施の形態では、立下りエッジに同期して動作するクロック同期式回路に本発明のクロックバッファ回路を用いる例を示したが、本発明は立ち上がりエッジに同期して動作するクロック同期式回路に用いることも可能である。その場合、従来と同様に大きなサイズのＰチャネルトランジスタと従来よりも小さなサイズのＮチャネルトランジスタとによってインバータやＮＡＮＤゲート等を構成すればよい。しかしながら、上述したようにＰチャネルトランジスタとＮチャネルトランジスタとでは、サイズが同一ならＮチャネルトランジスタの方が負荷のドライブ能力が高いため、Ｎチャネルトランジスタで後段を急峻にドライブする構成の方がトランジスタサイズがより小さくて済む。よって、本発明のクロックバッファ回路は、立下りエッジに同期して動作するクロック同期式回路に用いた方が消費電流やレイアウト面積の低減効果をより多く得られるために好ましい。
【００４４】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４５】
クロックバッファ回路に、クロック同期式回路が同期動作しない基準クロックの一方のエッジで負荷をドライブする、基準クロックのパルス波形が消失しない範囲内で該エッジの変化を鈍らせるゲート幅に設定された第１のトランジスタ、及びクロック同期式回路が同期動作する基準クロックの他方のエッジで負荷をドライブする、チャネル中に流れるキャリアの種類が第１のトランジスタと異なる、第１のトランジスタよりも大きなゲート幅で形成された第２のトランジスタを備えたインバータを有することで、該インバータの入力容量を低減することができる。
【００４６】
したがって、クロックバッファ回路の入力段に配置される、初段インバータ、あるいはゲート回路でドライブすべき負荷容量が小さくなるため、初段インバータやゲート回路のトランジスタサイズもそれに合わせて小さくすることが可能になり、クロックバッファ回路の入力容量を小さくすることができる。そして、このクロックバッファ回路を用いてクロックツリーシンセシスを構成することで、前段のクロックバッファ回路でドライブすべき負荷容量が小さくなるため、従来のクロックツリーシンセシスに比べてクロックバッファ回路の数を低減できる。よって、クロックツリーシンセシスのスイッチング動作による充放電電流が低減され、クロックツリーシンセシスの消費電流が低減される。
【００４７】
さらに、クロックツリーシンセシスの消費電流を低減すれば半導体集積回路装置全体の消費電流を大きく低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の第１の実施の形態が備えるクロックバッファ回路の構成を示す回路図である。
【図２】図１に示したクロックバッファ回路の入出力波形を示すタイミングチャートである。
【図３】図１に示したクロックバッファ回路を用いたクロックツリーシンセシスの一構成例を示す回路図である。
【図４】本発明の半導体集積回路装置の第２の実施の形態が備えるクロックバッファ回路の構成を示す回路図である。
【図５】図４に示したクロックバッファ回路の入出力波形を示すタイミングチャートである。
【図６】図５に示したクロックバッファ回路を用いたクロックツリーシンセシスの一構成例を示す回路図である。
【図７】従来の半導体集積回路装置が備えるクロックバッファ回路の構成を示す回路図である。
【図８】図７に示したクロックバッファ回路の入出力波形を示すタイミングチャートである。
【図９】図７に示したクロックバッファ回路を用いたクロックツリーシンセシスの一構成例を示す回路図である。
【符号の説明】
１    第１のインバータ
２    第２のインバータ
３    ＮＡＮＤゲート
４    インバータ
１０、３０    クロックバッファ回路
１１、２１    Ｐチャネルトランジスタ
１２、２２    Ｎチャネルトランジスタ
２０、４０    ｎｅｇｅｄｇｅ  Ｆ／Ｆ
３１    第１のＰチャネルトランジスタ
３２    第２のＰチャネルトランジスタ
３３    第１のＮチャネルトランジスタ
３４    第２のＮチャネルトランジスタ
【図１】
2004253880.tif 000004
【図２】
2004253880.tif 000005
【図３】
2004253880.tif 000006
【図４】
2004253880.tif 000007
【図５】
2004253880.tif 000008
【図６】
2004253880.tif 000009
【図７】
2004253880.tif 000010
【図８】
2004253880.tif 000011
【図９】
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