(57)【要約】【課題】電源用端子の多種多様な設定内容に際して、ＥＳＤ耐性を高めた半導体集積回路を得る。【解決手段】出力バッファ１に出力端子Ｐ０が電気的に接続され、出力端子Ｐ０に繋がるノードＮ３と接地用端子Ｐ２２との間に保護用ＰＭＯＳトランジスタＭＰ２が介挿され、保護用ＰＭＯＳトランジスタＭＰ２のゲートが電源用端子Ｐ１２に接続される。電源用端子Ｐ１１，Ｐ１２はチップ内において互いに絶縁されて形成されており、それぞれに独立して電源電圧ＶＤＤ１，ＶＤＤ２が供給される。電源用端子Ｐ１１，接地用端子Ｐ２１間の寄生容量Ｃ１の容量値ＣＶＤＤ１と電源用端子Ｐ１２，接地用端子Ｐ２２間の寄生容量Ｃ２の容量値ＣＶＤＤ２との関係は、ＣＶＤＤ１＜＜ＣＶＤＤ２の関係となるように設定される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１及び第２の電源電位を受けて動作する保護対象回路を備え、前記第１及び第２の電源電位は第１種及び第２種の電源電位として規定され、
前記保護対象回路に電気的に接続され、前記保護対象回路と信号伝搬を行うパッドと、
前記保護対象回路に前記第１種の電源電位を供給する第１の第１種電源用端子と、
前記保護対象回路に前記第２種の電源電位を供給する第１の第２種電源用端子と、
前記第１種の電源電位を供給する第２の第１種電源用端子と、
前記第２種の電源電位を供給する第２の第２種電源用端子と、
前記パッドと前記第２の第２種電源用端子との間に介挿され、ゲートが前記第２の第１種電源用端子に接続される第１の導電型の第１の保護用ＭＯＳトランジスタとを備え、
前記第２の第１種電源用端子は前記第１の第１種電源用端子と絶縁分離されて形成され、前記第１の第１種電源用端子，前記第１の第２種電源用端子間に形成される第１の容量値が前記第２の第１種電源用端子，前記第２の第２種電源用端子間に形成される第２の容量値より小さくなるように設定されることを特徴とする、
半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記パッドと前記第２の第１種電源用端子との間に介挿され、ゲートが前記第２の第２種電源用端子に接続される第２の導電型の第２の保護用ＭＯＳトランジスタをさらに備え、
前記第２の第２種電源用端子は前記第１の第２種電源用端子と絶縁分離されて形成されることを特徴とする、
半導体集積回路。
【請求項３】
請求項１あるいは請求項２記載の半導体集積回路であって、前記第１種の電源電位は前記第２種の電源電位より高い電位を含み、前記第１の導電型はＰ型を含む、
半導体集積回路。
【請求項４】
請求項１あるいは請求項２記載の半導体集積回路であって、前記第１種の電源電位は前記第２種の電源電位より低い電位を含み、前記第１の導電型はＮ型を含む、
半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高いＥＳＤ耐性を持つ半導体集積回路に関する。
【０００２】
【従来の技術】
出力バッファのＭＯＳＦＥＴのＰＮ接合が逆バイアスになるようにＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ；静電気放電）が印加されたとき、ＭＯＳＦＥＴは寄生バイポーラ（トランジスタ）動作で導通することで電流を通過させる。
【０００３】
寄生バイポーラ動作が起こるためには、ＭＯＳＦＥＴの接合に高い電圧がかかることが必要であるため、その電圧と電流によってＭＯＳＦＥＴが熱的に破壊される場合がある。
【０００４】
特許文献１には、その対策を図った半導体装置として、入力端子にサージ電圧が印加されても、保護用のＭＯＳトランジスタを介して電流を流すことにより、入力回路内のＭＯＳトランジスタの絶縁膜破壊を防止する半導体装置が開示されている。
【０００５】
【特許文献１】
特開昭６１−５１８７７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示された構成でも電源用端子の設定内容によっては効果的に機能しないという問題点があった。
【０００７】
この発明は上記問題点を解決するためになされたもので、電源用端子の多種多様な設定内容に際して、ＥＳＤ耐性を高めた半導体集積回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体集積回路は、第１及び第２の電源電位を受けて動作する保護対象回路を備え、前記第１及び第２の電源電位は第１種及び第２種の電源電位として規定され、前記保護対象回路に電気的に接続され、前記保護対象回路と信号伝搬を行うパッドと、前記保護対象回路に前記第１種の電源電位を供給する第１の第１種電源用端子と、前記保護対象回路に前記第２種の電源電位を供給する第１の第２種電源用端子と、前記第１種の電源電位を供給する第２の第１種電源用端子と、前記第２種の電源電位を供給する第２の第２種電源用端子と、前記パッドと前記第２の第２種電源用端子との間に介挿され、ゲートが前記第２の第１種電源用端子に接続される第１の導電型の第１の保護用ＭＯＳトランジスタとを備え、前記第２の第１種電源用端子は前記第１の第１種電源用端子と絶縁分離されて形成され、前記第１の第１種電源用端子，前記第１の第２種電源用端子間に形成される第１の容量値が前記第２の第１種電源用端子，前記第２の第２種電源用端子間に形成される第２の容量値より小さくなるように設定されている。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体集積回路の構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１が直列に接続され、保護対象回路である出力バッファ１を構成する。ＰＭＯＳトランジスタＭＰ１のソースは電源用端子Ｐ１１に、ゲートはノードＮ１に、ドレインがノードＮ２に接続される。ＮＭＯＳトランジスタＭＮ１のソースが接地用端子Ｐ２１に接続され、ゲートがノードＮ１に、ドレインがノードＮ２に接続される。
【００１０】
ノードＮ１は内部回路１１に接続され、ノードＮ２はノードＮ３を介して出力端子（パッド）Ｐ０に接続される。ノードＮ３，接地用端子Ｐ２２間に保護用ＰＭＯＳトランジスタＭＰ２が介挿され、保護用ＰＭＯＳトランジスタＭＰ２のゲートが電源用端子Ｐ１２に接続される。
【００１１】
そして、電源用端子Ｐ１１には第１種の電源電位である電源電圧ＶＤＤ１が印加され、接地用端子Ｐ２１には第２種の電源電位である接地電位ＶＳＳ１が印加され、電源用端子Ｐ１１，接地用端子Ｐ２１間に寄生容量Ｃ１（容量値ＣＶＤＤ１）が寄生する。電源用端子Ｐ１２には第１種の電源電位である電源電圧ＶＤＤ２が印加され、接地用端子Ｐ２２には第２種の電源電位である接地電位ＶＳＳ２が印加され、電源用端子Ｐ１２，接地用端子Ｐ２２間に寄生容量Ｃ２（容量値ＣＶＤＤ２）が寄生する。
【００１２】
実施の形態１では、電源電圧ＶＤＤ１，ＶＤＤ２が第１種の電源電位となり、接地電位ＶＳＳ１，ＶＳＳ２が第２種の電源電位となり、電源用端子Ｐ１１，Ｐ１２が第１種電源用端子となり、接地用端子Ｐ２１，Ｐ２２が第２種電源用端子となり、Ｐ型が第１の導電型となる。
【００１３】
なお、電源用端子Ｐ１１，Ｐ１２はチップ内において互いに絶縁されて形成されており、それぞれに独立して電源電圧ＶＤＤ１，ＶＤＤ２が供給される。電源電圧ＶＤＤ２は保護用ＰＭＯＳトランジスタＭＰ２以外にも内部回路１１等の電源電圧としても共用される。一方、電源電圧ＶＤＤ１は出力バッファ１のＰＭＯＳトランジスタＭＰ１専用に設けられる。このため、電源用端子Ｐ１１に接続される電源線よりも電源用端子Ｐ１２に接続される電源線の方が配線長が長くなる分、電源用端子Ｐ１１，接地用端子Ｐ２１間の寄生容量Ｃ１の容量値ＣＶＤＤ１と電源用端子Ｐ１２，接地用端子Ｐ２２間の寄生容量Ｃ２の容量値ＣＶＤＤ２との関係は、ＣＶＤＤ１＜＜ＣＶＤＤ２の関係となる。
【００１４】
このような構成において、通常使用時は電源電圧ＶＤＤ１，ＶＤＤ２とも同一の正電位に固定されるため、保護用ＰＭＯＳトランジスタＭＰ２はオフ状態となり、出力バッファ１の回路動作に影響を与えない。
【００１５】
図２は実施の形態１の回路を実際の接続関係を加味して詳細に記載した回路図である。同図に示すように、電源用端子Ｐ１２は保護用ＰＭＯＳトランジスタＭＰ２のゲート以外に内部回路１１に、接地用端子Ｐ２２は保護用ＰＭＯＳトランジスタＭＰ２のドレイン以外に内部回路１１に与えられているのがわかる。
【００１６】
以下、図２を参照して、ＥＳＤ試験時の動作を説明する。まず、ＶＳＳ接地（ＶＳＳ１，ＶＳＳ２とも接地レベルに設定）、ＶＤＤ開放（ＶＤＤ１，ＶＤＤ２とも開放（電源用端子Ｐ１１，Ｐ１２を共にフローティング状態とする。））の条件のＥＳＤ試験下では、出力端子Ｐ０（出力パッド）に正のＥＳＤが印加されると、ＣＶＤＤ２が十分大きいため、保護用ＰＭＯＳトランジスタＭＰ２のゲート電位は零（ＶＤＤ２の初期値）から変化しないため、保護用ＰＭＯＳトランジスタＭＰ２はオン状態となり、出力端子Ｐ０から入った電流は保護用ＰＭＯＳトランジスタＭＰ２を介して接地電位ＶＳＳ２に抜ける。
【００１７】
その結果、ＮＭＯＳトランジスタＭＮ１と並列の関係にある保護用ＰＭＯＳトランジスタＭＰ２に大半の電流が流れることになるため、ＮＭＯＳトランジスタＭＮ１に流れる電流と、ＮＭＯＳトランジスタＭＮ１のドレイン，基板間にかかる電圧が小さくなる分、ＥＳＤ耐性が向上する。
【００１８】
図３は特許文献１の入力回路の等価回路を示した回路図である。同図に示すように、端子１５はノードＮ１１を介して入力回路２１に接続され、ノードＮ１１、電源線Ｌ３０の電源端子３３間に保護用のＮＭＯＳトランジスタ３４が介挿され、ＮＭＯＳトランジスタ３４のゲートは接地される。また、ノードＮ１１，接地間にＰＭＯＳトランジスタ３２が介挿され、ＰＭＯＳトランジスタ３２のゲートは電源線Ｌ３０の電源端子３１に接続される。ノードＮ１１，接地間には静電容量１６が介挿され、ノードＮ１１は入力回路２１に接続され、入力回路２１内にはＭＯＳトランジスタ１２等が設けられる。
【００１９】
このような構成の特許文献１の入力回路の入力端子１５に上記と同じ条件（ＶＳＳ接地，ＶＤＤ開放）でＥＳＤ試験を行うと、端子１５から入ったＥＳＤ電流ＩＥがＮＭＯＳトランジスタ３４及び電源線Ｌ３０を介してＰＭＯＳトランジスタ３２のゲートに流れることになり、ＰＭＯＳトランジスタ３２のゲート電位を上昇させることにより、ＰＭＯＳトランジスタ３２をオフさせてしまい、ＥＳＤ耐性を向上させることができない。
【００２０】
このように、実施の形態１の半導体集積回路は特許文献１で解消できていなかった条件でのＥＳＤ耐性の向上を図ることができる。
【００２１】
図４は実施の形態１の半導体集積回路を用いた回路シミュレーション結果を示すグラフである。シミュレーションに際して、ＣＶＤＤ１＝１ｆＦ、ＣＶＤＤ２＝１０ｎＦとして回路シミュレーションを行っている。ＥＳＤのモデルはＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）で、ＨＢＭ等価回路の初期電圧は＋２０００Ｖ、ＶＳＳ接地の条件でシミュレーションを行った。実線で示す経時変化Ｌ１は保護用ＰＭＯＳトランジスタＭＰ２が存在しない場合、破線で示す経時変化Ｌ２は保護用ＰＭＯＳトランジスタＭＰ２が存在する場合（実施の形態１）を示している。同図に示すように、実施の形態１の半導体集積回路は、出力パッド（出力端子Ｐ０）にかかる電圧Ｖ（ＰＡＤ）の最大値を従来よりも減少させることができており、ＥＳＤ耐性の向上がシミュレーション結果からも確認できた。
【００２２】
＜実施の形態２＞
図５はこの発明の実施の形態２である半導体集積回路の構成を示す回路図である。同図に示すように、ノードＮ３，電源用端子Ｐ１２間に保護用ＮＭＯＳトランジスタＭＮ２が介挿され、保護用ＮＭＯＳトランジスタＭＮ２のゲートが接地用端子Ｐ２２に接続される。すなわち、実施の形態２の構成は、実施の形態１の保護用ＰＭＯＳトランジスタＭＰ２に代わって保護用ＮＭＯＳトランジスタＭＮ２を設けた構成となる。
【００２３】
なお、実施の形態２では、実施の形態１とは逆に、接地電位ＶＳＳ１，ＶＳＳ２が第１種の電源電位となり、電源電圧ＶＤＤ１，ＶＤＤ２が第２種の電源電位となり、接地用端子Ｐ２１，Ｐ２２が第１種電源用端子となり、電源用端子Ｐ１１，Ｐ１２が第２種の電源用端子となり、Ｎ型が第１の導電型となる。
【００２４】
また、接地用端子Ｐ２１，Ｐ２２はチップ内において互いに絶縁されて形成されており、それぞれに独立して接地電位ＶＳＳ１，ＶＳＳ２（第１種の電源電位）が設定される。接地電位ＶＳＳ２は保護用ＰＭＯＳトランジスタＭＰ２以外にも内部回路１１等の接地電位としても共用される。一方、接地電位ＶＳＳ１はＮＭＯＳトランジスタＭＮ１専用に設けられる。このため、接地用端子Ｐ２１に接続される接地線よりも接地用端子Ｐ２２に接続される接地線の方が配線長が長くなる分、両者の容量値はＣＶＤＤ１＜＜ＣＶＤＤ２となる。なお、他の構成は図１で示した実施の形態１の回路と同様である。
【００２５】
このような構成において、通常使用時は接地電位ＶＳＳ１，ＶＳＳ２とも同一の零電位に固定されるため、保護用ＮＭＯＳトランジスタＭＮ２はオフ状態となり、出力バッファ１の回路動作に影響を与えない。
【００２６】
以下、図５を参照して、ＥＳＤ試験時の動作を説明する。まず、ＶＤＤ接地（ＶＤＤ１，ＶＤＤ２とも接地レベルに設定）、ＶＳＳ開放（ＶＳＳ１，ＶＳＳ２とも開放（接地用端子Ｐ２１，Ｐ２２をフローティング状態にする。））の条件のＥＳＤ試験下では、出力端子Ｐ０（出力パッド）に負のＥＳＤが印加されると、ＣＶＤＤ２が十分大きいため、保護用ＮＭＯＳトランジスタＭＮ２のゲート電位は零（ＶＳＳ２の初期値）から変化しないため、保護用ＮＭＯＳトランジスタＭＮ２はオン状態となり、電源用端子Ｐ１２からの電流は保護用ＮＭＯＳトランジスタＭＮ２を介して出力端子Ｐ０に抜ける。
【００２７】
その結果、ＰＭＯＳトランジスタＭＰ１と並列の関係にある保護用ＮＭＯＳトランジスタＭＮ２に大半の電流が流れることになるため、ＰＭＯＳトランジスタＭＰ１に流れる電流と、ＰＭＯＳトランジスタＭＰ１のドレイン，基板間にかかる電圧が小さくなる分、ＥＳＤ耐性が向上する。
【００２８】
＜実施の形態３＞
図６はこの発明の実施の形態３であるの半導体集積回路の構成を示す回路図である。同図に示すように、ノードＮ３，電源用端子Ｐ１２間に保護用ＮＭＯＳトランジスタＭＮ２がさらに介挿され、保護用ＮＭＯＳトランジスタＭＮ２のゲートが接地用端子Ｐ２２に接続される。つまり、実施の形態３の回路構成は、実施の形態１に構成に加え、さらに、実施の形態２の特徴部である保護用ＮＭＯＳトランジスタＭＮ２を追加した構成となる。
【００２９】
実施の形態３では、実施の形態１と同様、電源電圧ＶＤＤ１，ＶＤＤ２が第１種の電源電位となり、接地電位ＶＳＳ１，ＶＳＳ２が第２種の電源電位となり、電源用端子Ｐ１１，Ｐ１２が第１種電源用端子となり、接地用端子Ｐ２１，Ｐ２２が第２種電源用端子となり、Ｐ型が第１の導電型となる。そして、Ｎ型が第２の導電型となる。
【００３０】
したがって、実施の形態１と同様、電源用端子Ｐ１１，Ｐ１２はチップ内において互いに絶縁されて形成されており、実施の形態２と同様、接地用端子Ｐ２１，Ｐ２２はチップ内において互いに絶縁されて形成されている、また、寄生容量Ｃ１，Ｃ２間の容量値も実施の形態１及び実施の形態２と同様、ＣＶＤＤ１＜＜ＣＶＤＤ２の関係となる。
【００３１】
このような構成において、通常使用時は電源電圧ＶＤＤ１，ＶＤＤ２とも同一の正電位に固定され、接地電位ＶＳＳ１，ＶＳＳ２とも同一の零電位に固定されるため、ＰＭＯＳトランジスタＭＰ１及び保護用ＮＭＯＳトランジスタＭＮ２は共にオフ状態となり、出力バッファ１の回路動作に影響を与えない。
【００３２】
ＶＳＳ接地（ＶＳＳ１，ＶＳＳ２とも接地）、ＶＤＤ開放（ＶＤＤ１，ＶＤＤ２とも開放）の条件のＥＳＤ試験下では、実施の形態１同様、出力端子Ｐ０（出力パッド）に正のＥＳＤが印加されても、保護用ＰＭＯＳトランジスタＭＰ２はオン状態となるため、ＥＳＤ耐性が向上する。一方、ＶＤＤ接地（ＶＤＤ１，ＶＤＤ２とも接地）、ＶＳＳ開放（ＶＳＳ１，ＶＳＳ２とも開放）の条件のＥＳＤ試験下では、実施の形態２同様、出力端子Ｐ０（出力パッド）に負のＥＳＤが印加されても、保護用ＮＭＯＳトランジスタＭＮ２はオン状態となるため、ＥＳＤ耐性が向上する。
【００３３】
このように、実施の形態３は、実施の形態１及び実施の形態２の効果を双方合わせもつ効果を奏する。
【００３４】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体集積回路において、第１及び第２の第２種電源用端子を第１及び第２の電源電位間の固定電位に、第１及び第２の第１種電源用端子を開放状態にしたとき、第２種の電源電位から第１種の電源電位側に大きくシフトされた高電圧が出力パッドに印加された静電気放電を想定する。
【００３５】
この場合、第２の容量値が第１の容量値より大きいため、第１の保護用ＭＯＳトランジスタはオン状態となり、パッドから保護用ＭＯＳトランジスタを介して第２の第２種電源用端子にかけて電流経路が形成される。
【００３６】
その結果、保護対象回路を流れる電流量等を軽減できる分、回路のＥＳＤ耐性が向上する。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体集積回路の構成を示す回路図である。
【図２】実施の形態１の回路を実際の接続関係を加味して詳細に記載した回路図である。
【図３】特許文献１の入力回路の等価回路を示した回路図である。
【図４】実施の形態１の半導体集積回路を用いた回路シミュレーション結果を示すグラフである。
【図５】この発明の実施の形態２である半導体集積回路の構成を示す回路図である。
【図６】この発明の実施の形態３である半導体集積回路の構成を示す回路図である。
【符号の説明】
１，出力バッファ、１１  内部回路、ＭＮ１  ＮＭＯＳトランジスタ、ＭＮ２保護用ＮＭＯＳトランジスタ、ＭＰ１  ＰＭＯＳトランジスタ、ＭＰ２  保護用ＰＭＯＳトランジスタ、Ｐ０  出力端子、Ｐ１１，Ｐ１２  電源用端子、Ｐ２１，Ｐ２２  接地用端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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