(57)【要約】【課題】低電力スタンバイ・モードに有用な状態保持レジスタ。【解決手段】ディジタルＩＣオペレーションの低電力スタンバイ・モードに用いる状態保持レジスタが提供され、この状態保持レジスタは、通常機能ラッチからシャドウ・ラッチをロードするために差動回路（Ｍ１−Ｍ３,Ｍ１−Ｍ４）が用いられること、シャドウ・ラッチから通常機能ラッチへデータをリストアするために用いられる信号（ＲＥＳＴ，ＲＥＳＴＺ）が、低電力スタンバイ・モード中シャドウ・ラッチがデータを保持している間「ドントケア」信号であること、シャドウ・ラッチからの保持されたデータが、その保持されたデータが提供されるシャドウ・ラッチのノード（Ｎ１０）に接続されたトランジスタ・ゲートを介して通常機能ラッチへリストアされること、シャドウ・ラッチの電源（ＶＲＥＴＡＩＮ）以外の電源（ＶＤＤ）が、データ・リストア・オペレーションに電力を供給することを含む。【選択図】図２
2004166250.tif 000002
【特許請求の範囲】
【請求項１】
データ・ラッチ装置であって、
データ信号をラッチするための第１のラッチと、
前記第１のラッチが不作動である間、前記データ信号を保持するため前記第１のラッチに接続される第２のラッチと、
前記第１のラッチと第２のラッチとの間に接続され、前記データ信号を前記第２のラッチから前記第１のラッチへ転送するため第１の電源によって駆動されるリストア・デバイスと、
前記第１の電源以外の第２の電源によって電力供給される前記第２のラッチ
とを含むデータ・ラッチ装置。
【請求項２】
請求項１に記載の装置であって、前記第２のラッチが、前記データ信号を前記リストア・デバイスに提供するための第１のノードを含み、前記リストア・デバイスが、前記第１のノードに接続されたそれぞれのゲートを有する、第１及び第２のトランジスタを含む装置。
【請求項３】
請求項２に記載の装置であって、前記第１のラッチが複数のトランジスタを含み、前記複数のトランジスタの各トランジスタがゲート酸化物を有し、前記第１及び第２のトランジスタが、前記複数のトランジスタの前記ゲート酸化物よりも厚いゲート酸化物を有し、前記リストア・デバイスが、直列接続トランジスタ・スタックを形成するように前記第１及び第２のトランジスタと直列に接続された、第３及び第４のトランジスタを含み、前記第３及び第４のトランジスタが、前記第１及び第２のトランジスタの前記ゲート酸化物よりも薄いゲート酸化物を有する装置。
【請求項４】
請求項１に記載の装置であって、前記第２のラッチが、前記データ信号を前記リストア・デバイスに提供するためのノードを含み、前記リストア・デバイスが、前記ノードに接続されたゲートを有するトランジスタを含む装置。
【請求項５】
請求項１に記載の装置であって、前記第２のラッチは、前記第１のラッチがそこから電力を取り除かれたことによって不作動である間、前記データ信号を保持するためのものである装置。
【請求項６】
請求項１に記載の装置であって、前記第２のラッチが、前記データ信号を前記リストア・デバイスに供給するための第１及び第２のノードを含み、前記リストア・デバイスが、それぞれ前記第１及び第２のノードに接続されたそれぞれのゲートを有する第１及び第２のトランジスタを含む装置。
【請求項７】
データ処理装置であって、
データ処理オペレーションを行なうためのデータ処理ロジックと、
前記データ処理オペレーションに関連するデータをストアするため、前記データ処理ロジックに接続された複数のレジスタであって、各前記レジスタが複数のデータ・ラッチ構造を含む複数のレジスタと、
データ信号をラッチするための第１のラッチ、前記第１のラッチが不作動である間、前記データ信号を保持するため前記第１のラッチに接続される第２のラッチ、及び、前記第１のラッチと第２のラッチとの間に接続され、前記データ信号を前記第２のラッチから前記第１のラッチへ転送するため第１の電源によって駆動されるリストア・デバイスを含む各前記データ・ラッチ構造と、
前記第１の電源以外の第２の電源によって電力供給される前記第２のラッチ
とを含むデータ処理装置。
【請求項８】
請求項７に記載の装置であって、マイクロプロセッサ、マイクロコントローラ、及びディジタル・シグナル・プロセッサのうちの１つとして提供される装置。
【請求項９】
請求項７に記載の装置であって、前記第１の電源をそこに分配するため、前記リストア・デバイスに接続されるロジック信号パスを含む装置。
【請求項１０】
ワイヤレス通信装置であって、
エアー・インタフェースを介する通信を可能にするためのアンテナ構造と、
ディジタル・データ処理オペレーションを行なうためのディジタル・データ・プロセッサと、
前記アンテナ構造と前記ディジタル・データ・プロセッサとの間をインタフェースするため、前記アンテナ構造と前記ディジタル・データ・プロセッサとの間に接続されるワイヤレス通信インタフェースと、
複数のデータ・ラッチ構造を含む前記ディジタル・データ・プロセッサであって、各前記データ・ラッチ構造が、データ信号をラッチするための第１のラッチ、前記第１のラッチが不作動である間、前記データ信号を保持するため前記第１のラッチに接続される第２のラッチ、及び、第１のラッチと第２のラッチとの間に接続され、前記データ信号を前記第２のラッチから前記第１のラッチへ転送するため第１の電源によって駆動されるリストア・デバイスを含む、前記ディジタル・データ・プロセッサと、
前記第１の電源以外の第２の電源によって電力供給される前記第２のラッチ
とを含むワイヤレス通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全般的にディジタル集積回路に関し、更に特定して言えば、ディジタル集積回路オペレーションの省電力スタンバイ・モードでのリーク電流を低減させることに関連する。
【背景技術】
【０００２】
この出願は、米国特許法第119条(e)1に基づき、2002年7月11日に出願された同時継続中の米国仮出願番号60/395,123（ケース番号TI-34822）、2002年8月26日に出願された同番号60/405,902（ケース番号TI-35107）、2002年12月30日に出願された同番号60/437,079（ケース番号TI-35107）、及び2002年12月30日に出願された同番号60/437,061（ケース番号TI-34822）の優先権を主張し、これらのすべてを参照のためここに引用する。
【０００３】
ＣＭＯＳ回路などのディジタル集積回路において、より速いクロックレート及びより低い電源電圧が要求されるため、スタンバイ・リーク電流（すなわち、そのクロックがアクティブでないときＣＭＯＳ回路によって消費される電流）のレベルが急激に増加している。一例として、1.5 Ｖより低い電源電圧でギガヘルツ領域で動作する数百万個のゲートＩＣは、100 mAまたはそれより大きいスタンバイ・リークを有することがある。このレベルのリーク電流は、ポータブル（バッテリーで動作する）アプリケーションにおいて大きな問題となる。従来、この問題には、状態保持性の、リークの少ないスタンバイ・モードを特色とする製品を導入することによって対処している。
従来の状態保持方式の殆どは、全てのレジスタ要素の状態を維持する間、電源を部分的に或いは全体的に弱める。その電力をリストアする際、全てのノードがレジスタ要素の状態から直接引き出され得るため、全ての回路ノードはそれらの以前の状態に戻る。
従来のパワーダウン・アプリケーションにおいて、スタンバイ電力消費を低減させるため、回路への電源はオフにされ得る。その回路のオペレーションの状態をストアする状態保持フリップフロップは、パワーダウン・フェーズの間、リーク電流の少ないラッチにデータをストアする必要がある。保持ラッチ（今後、シャドウ・ラッチとよぶ）は、厚い酸化物（低リーク）トランジスタで形成され、パワーダウンまたは保持モードで、データを保持するため別個のパーマネント電源によって電力供給される。このような方法の欠点には以下のようなものがある。多数の保持フリップフロップが必要とされるとき、このようなシャドウ・ラッチ実装に必要とされる付加的な回路がチップ・レベルで拡大されること、フリップフロップを保持モードへ駆動する及び保持モードから復帰させるために必要とされる付加的な制御信号の生成が、フリップフロップ領域を増加させるだけでなく、ブロック・レベルの配路（routing）の問題も引起こすこと、付加的なシャドウ・ラッチ及び制御回路は、フリップフロップの伝搬遅延を悪化させ、フリップフロップの、スピード・クリティカル・パスに負荷を与え得ること、などである。
【０００４】
上述のように、従来のアプローチの幾つかは、デバイス・リークを減らしつつ状態を保持するため、保持レジスタ（シャドウ・ラッチを含む）を用いる。このような方式の１つは、保持のためのパーマネント電源と、従来のロジック電力のためのバーチャル電源との２つの電源を有する。低Ｖｔ（リークしやすい）デバイスはバーチャル電源で電力供給され、一方、高Ｖｔ（低リークの）デバイスは、保持のために用いられ、パーマネント電源から電力供給される。このアーキテクチャには制約がある。いずれの電源も通常オペレーションのために存在しなければならない。このことは、付加的な電力レールを全てのレジスタに配線するという、物理的な設計上のオーバーヘッドをもたらす。更に、高Ｖｔデバイスによって最小動作電圧が制限され、事実上、従来のＶbox-minテストの妨げとなる。
前述を考慮すると、従来のアプローチの上述の欠点を避ける、状態保持レジスタを提供することが望ましい。従来のアプローチの種々の欠点は、本発明の種々の典型的な実施例によって避けることができる。これらの実施例は、通常機能ラッチからシャドウ・ラッチにロードするため差動回路が用いられること、低電力スタンバイ・モード中、シャドウ・ラッチがデータを保持している間、シャドウ・ラッチから通常機能ラッチへデータをリストアするために用いられる信号が「ドントケア（don’t care）」信号であること、保持されたデータが供給されるシャドウ・ラッチのノードに接続されたトランジスタ・ゲートを介して、シャドウ・ラッチからの保持されたデータが通常機能ラッチへリストアされること、シャドウ・ラッチの電源以外の電源が、データ・リストア・オペレーションに電力を供給すること、及び、通常機能ラッチは、状態保持機能を実行するために用いられる高Ｖｔトランジスタの動作状態とは関係なく動作可能であることを含む。更に、ロジック・モジュールがパワーダウンされている間、ロジック・モジュールの出力を保持するため、隔離装置が提供される。
【実施例１】
【０００５】
図１は、本発明の典型的な実施例に従った電力スイッチング配置の概略を示す。図１に示すように、モジュール・レベル電源ＶＤＤとチップ・レベル（パーマネント）電源ＶＣＣを、選択的に（信号ＵＰ／ＤＮに応答して）接続及び切断するためのヘッダー・スイッチとして、適切なトランジスタが提供される。モジュール・レベル電源ＶＤＤは、本発明に従って状態保持レジスタを含むロジック・モジュールのための動作電力を提供する。ＶＤＤは、ＵＰ／ＤＮがアクティブ化されるときＶＣＣに接続され、ＵＰ／ＤＮが非アクティブ化されるときＶＣＣから切断される。
【０００６】
図２は、本発明に従って状態保持レジスタに用いるための状態保持能力を有するフリップフロップの典型的な実施例の概略を示す。図２のフリップフロップは、ＭＴＣＭＯＳ（multi-threshold CMOS）フリップフロップである。このＭＴＣＭＯＳフリップフロップは、ロジック・モジュール全体で用いられ第１のゲート酸化物厚みを有する通常のコア・トランジスタを含み、更に、通常のコア・トランジスタよりも厚いゲート酸化物を有する（及びそれに対応してリークが少ない）付加的なトランジスタを含む。これらの厚いゲート酸化物トランジスタは、フリップフロップの状態保持機能を実行するために用いられる。ノードＮ１０とＮ１１との間に背中合わせに接続されるインバータは、通常機能（この例では、ＤＱ）フリップフロップ回路から電力が取り除かれている間、データを保持するためのシャドウ・ラッチを形成する。これらのインバータは、厚い酸化物（低リーク）トランジスタで形成され、パーマネント電源ＶＣＣから生成される別個の電源ＶＲＥＴＡＩＮによって電力供給される（図１も参照）。一例として、ＶＲＥＴＡＩＮは、幾つかの実施例ではＶＲＥＴＡＩＮ電源によって電力供給され得、別の実施例ではＶＣＣに接続され得る（図１で破線で示されている）。図２のフリップフロップの残りは、モジュール・レベル電源ＶＤＤによって電力供給され、モジュール・レベル電源ＶＤＤは、状態保持レジスタがあるロジック・モジュールの他のロジックにも電力供給する。シャドウ・ラッチを含む、図２のフリップフロップ全体は、共通接地を、関連するロジック・モジュールの残りと共有する。
相補クロック信号ＣＬＫ及びＣＬＫＺは、通常機能フリップフロップ回路を動作させるための従来の方法で用いられる。保存信号ＳＡＶＥ及びリストア信号ＲＥＳＴ（及びその反転信号ＲＥＳＴＺ）は、図２のフリップフロップを、オペレーションのアクティブ・モードと状態保持モードとの間で移行させるために用いられる。オペレーションのアクティブ・モード（すなわち、通常機能フリップフロップ・オペレーション）の間、ＳＡＶＥ及びＲＥＳＴ信号は、論理ゼロ・レベルに維持される。
ＶＣＣからＶＤＤを切断する前に（図１も参照）、通常機能フリップフロップ回路にストアされたデータはシャドウ・ラッチに保存されなければならない。これを行なうため、ＳＡＶＥ信号が高にストローブ（strobe）され、それにより、Ｍ１、Ｍ２及びＭ３の差動プルダウン・ネットワークをアクティブ化する。プルダウン・ネットワークは一対の脚（leg）を含み、これらは、通常機能フリップフロップのスレーブ・ラッチのインバータ２１の入力及び出力で、相補記憶ノードにそれぞれ接続される。通常機能フリップフロップの論理状態に依って、差動プルダウン・ネットワークの脚の一方は、データをシャドウ・ラッチに保存するためアクティブ化される。プルダウン・ネットワークは、シャドウ・ラッチの弱い厚い酸化物ＰＭＯＳトランジスタをファイトオフ（fight off）するように設計され得る。幾つかの実施例において、Ｍ１、Ｍ２及びＭ３のトランジスタ、及びシャドウ・ラッチのトランジスタは、最悪のプロセス・コーナー・シナリオで通常機能フリップフロップの内容がシャドウ・ラッチに書き込まれることを確実にするために、大きさが定められる。最悪のシナリオにおいて、ウィーク・プロセス・コーナー（weak process corner）のＮＭＯＳトランジスタＭ１及びＭ２は、ストロング・プロセス・コーナー（strong process corner）のシャドウ・ラッチの関連するＰＭＯＳトランジスタをファイトオフする必要がある。図２のフリップフロップは、低温及び低電源電圧の前述の最悪プロセス・コーナー・シナリオに対して設計することによって、幾つかの実施例において、更に一層強くされ信頼性が高められ得る。
ＳＡＶＥ信号がストローブされ、通常機能フリップフロップからシャドウ・ラッチにデータがストアされた後、図２のフリップフロップは、保持モードに入る準備ができている。図１のヘッダー・スイッチが、ＶＣＣとＶＤＤを切り離すために用いられるため、ＶＤＤによって電力供給されるロジック・モジュールの全てのノードは、ほぼゼロボルトに減衰する。しかし、シャドウ・ラッチは、別個の電源ＶＲＥＴＡＩＮによって引き続き電力供給されているため、データはシャドウ・ラッチに保持されている。通常機能フリップフロップ回路をパワーダウンさせた状態で、シャドウ・ラッチがデータを保持している間リーク電流を減らすため、シャドウ・ラッチ・データ記憶ノードＮ１０及びＮ１１は、パワーダウンさせた回路から隔離されなければならない。これは、厚い酸化物トランジスタＭ１、Ｍ２、Ｍ５及びＭ６によって成される。Ｍ４−Ｍ７のトランジスタ・スタックは、状態保持記憶ノードＮ１０を通常機能フリップフロップのノードＮ８にスイッチ可能に接続する。例えばノードＮ１１とノードＮ８との間のパスゲート配置ではなく、このトランジスタ・スタック配置を用いることにより、記憶ノードＮ１１をパスゲート配置のソース（又はドレイン）に接続させるのではなく、記憶ノードＮ１０をトランジスタＭ５及びＭ６のゲートに接続させることができる。厚い酸化物トランジスタＭ５及びＭ６のゲートへのノードＮ１０の接続は、シャドウ・ラッチからの電流リークの可能性を都合よく低減させる。
相補信号ＲＥＳＴ及びＲＥＳＴＺは、シャドウ・ラッチから通常機能フリップフロップへデータをリストアするために用いられる。ＶＤＤがＶＣＣに再接続されると（図１も参照）、信号ＲＥＳＴが論理１電圧に駆動される。これは、Ｍ５−Ｍ６のインバータに電力供給するように薄い酸化物トランジスタＭ４及びＭ７をアクティブ化し、これにより、保持されたデータをリストアするための、シャドウ・ラッチから通常機能フリップフロップのスレーブラッチへのリード・バック・パスがつくられる。更に、信号ＲＥＳＴが論理１電圧に駆動されるとき、Ｍ８及びＭ９の薄い酸化物トランジスタは、通常機能フリップフロップのスレーブラッチのフィードバック・パスをディセーブルする。ＶＤＤのＶＣＣへの再接続の際、シャドウ・ラッチのみが、Ｍ４−Ｍ７のインバータを介してノードＮ８を駆動する。これにより、ノードＮ８が、ＶＣＣからＶＤＤを切断する前にそこにあった電圧までリストアされることが確実となる。シャドウ・ラッチがノードＮ８をその以前の電圧まで駆動した後、ＶＤＤがＶＣＣに再接続され、その後、ＲＥＳＴ信号が論理ゼロに戻される。この時点で、シャドウ・ラッチは、図２の通常機能フリップフロップ部分から隔離され、その通常機能ＤＱフリップフロップ・オペレーションを再開する準備ができる。
【０００７】
図３は、本発明に従った状態保持レジスタに用いるための、状態保持フリップフロップ配置の更なる典型的な実施例の直接関係する部分の概略を示す。図３は、薄い酸化物トランジスタＭ４及びＭ７がノードＮ８を駆動する一方、厚い酸化物トランジスタＭ５がＶＤＤとＭ４との間に接続され、厚い酸化物トランジスタＭ６がＭ７と接地との間に接続されるフリップフロップを示す。トランジスタＭ４−Ｍ７を制御するゲート信号は、図２に示したものと同様である。状態保持フリップフロップの残りは、図２に示した構造と同一であり得、図３の配置は、全般的に、図２に関連して上述したものと同様の方法で機能する。
【０００８】
図８は、本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例の概略を示す。図８において（及び、図９及び図１０においても）、図２及び図３の参照文字Ｍ１、Ｍ２などが再び用いられているが、図から分かるように、これらは図２及び図３で指しているものと必ずしも同じタイプのトランジスタ（ＮＭＯＳ又はＰＭＯＳ、厚い又は薄い酸化物）を指すわけではない。図８のフリップフロップはＭＴＣＭＯＳ（multi-threshold CMOS）フリップフロップである。図２と同様に、図８のフリップフロップは、ロジック・モジュール全体で用いられ第１のゲート酸化物厚みを有する通常のコア・トランジスタを含み、更に、通常のコア・トランジスタよりも厚いゲート酸化物を有する（及びそれに対応してリークが少ない）付加的なトランジスタを含む。これらの厚いゲート酸化物トランジスタは、フリップフロップの状態保持機能を実行するために用いられる。ノードＮ１０とＮ１１との間に背中合わせに接続されるインバータは、通常機能フリップフロップ回路から電力が取り除かれている間、データを保持するためのシャドウ・ラッチを形成し、ここで、通常機能フリップフロップ回路は、例えば、図２に関連して上述したものと全般的に同じであってよい。ノードＮ１０とＮ１１との間のインバータは、厚い酸化物（低リーク）トランジスタで形成され、図１及び図２に関連して上述した、別個の電源ＶＲＥＴＡＩＮによって電力供給される。図８のフリップフロップの残りは、モジュール・レベル電源ＶＤＤによって電力供給され、モジュール・レベル電源ＶＤＤは、状態保持レジスタがあるロジック・モジュールのその他のロジックにも電力供給する。図２と同様に、シャドウ・ラッチを含む、図８のフリップフロップ全体は、共通接地を、関連するロジック・モジュールの残りと共有する。図２と同様に、ＳＡＶＥ信号及びＲＥＳＴ信号は、フリップフロップを、オペレーションのアクティブ・モードと状態保持モードとの間で移行させるために用いられる。オペレーションのアクティブ（通常）モードの間、ＳＡＶＥ及びＲＥＳＴ信号は論理ゼロ・レベルに維持される。
図２と同様に、ＶＣＣからＶＤＤを切断する前に（図１も参照）、通常機能フリップフロップ回路にストアされたデータがシャドウ・ラッチに保存されなければならない。これを行なうため、ＳＡＶＥ信号が高にストローブされ、それにより、トランジスタＭ１、Ｍ２、Ｍ３及びＭ４を含む差動プルダウン・ネットワークをアクティブ化する。プルダウン・ネットワークは一対の脚を含み、これらは、通常機能フリップフロップのスレーブ・ラッチのインバータ２１の入力及び出力で、相補記憶ノードにそれぞれ接続される。通常機能フリップフロップの論理状態に依って、差動プルダウン・ネットワークの脚の一方は、データを通常機能フリップフロップからシャドウ・ラッチに保存するため、ＳＡＶＥ信号に応答してアクティブ化される。プルダウン・ネットワークは、シャドウ・ラッチの弱い厚い酸化物ＰＭＯＳトランジスタをファイトオフするように設計され得る。幾つかの実施例において、トランジスタＭ１−Ｍ４及びシャドウ・ラッチのトランジスタは、最悪のプロセス・コーナー・シナリオで通常機能フリップフロップの内容がシャドウ・ラッチに書き込まれることを確実にするために、大きさが定められる。最悪のシナリオにおいて、ウィーク・プロセス・コーナーのＮＭＯＳトランジスタＭ３及びＭ４は、ストロング・プロセス・コーナーのシャドウ・ラッチのＰＭＯＳトランジスタをファイトオフする必要がある。図８のフリップフロップは、低温及び低電源電圧の最悪プロセス・コーナー・シナリオに対して設計することによって、幾つかの実施例において、更に一層強くされ信頼性が高められ得る。
ＳＡＶＥ信号がストローブされ、通常機能フリップフロップからシャドウ・ラッチにデータがストアされた後、図８のフリップフロップは、保持モードに入る準備ができている。図１のヘッダー・スイッチが、ＶＣＣとＶＤＤを切り離すために用いられるため、ＶＤＤによって電力供給されるロジック・モジュールの全てのノードは、ほぼゼロボルトに減衰する。しかし、シャドウ・ラッチは、別個の電源ＶＲＥＴＡＩＮ（図８には明示していない）によって引き続き電力供給されているため、データはシャドウ・ラッチに保持されている。通常機能フリップフロップ回路をパワーダウンさせた状態で、シャドウ・ラッチがデータを保持している間リーク電流を減らすため、シャドウ・ラッチ・データ記憶ノードＮ１０及びＮ１１は、パワーダウンさせた回路から隔離されなければならない。これは、厚い酸化物トランジスタＭ３、Ｍ４、Ｍ５及びＭ６によって成される。トランジスタＭ５、Ｍ６、Ｍ７及びＭ８は差動プルダウン構造を形成し、これが、ノードＮ１０及びＮ１１にストアされたデータを、それぞれノードＮ７及びＮ８へリストアすることを可能にする。例えばノードＮ１０、Ｎ１１とノードＮ７、Ｎ８との間のパスゲート配置ではなく、このプルダウン・ネットワークを用いることにより、記憶ノードＮ１０及びＮ１１をパスゲート配置のソース（又はドレイン）に接続させるのではなく、Ｎ１０及びＮ１１の記憶ノードを、トランジスタＭ６及びＭ５のゲートに接続させることができる。ノードＮ１０及びＮ１１を、それぞれ、厚い酸化物トランジスタＭ６及びＭ５のゲートへ接続することは、シャドウ・ラッチからの電流リークの可能性を都合よく低減させる。
ＲＥＳＴ信号は、シャドウ・ラッチから通常機能フリップフロップへデータをリストアするために用いられる。ＶＤＤがＶＣＣに再接続される前に（図１も参照）、信号ＲＥＳＴが論理１電圧に駆動される。これは、Ｍ５−Ｍ８のプルダウン・ネットワークをアクティブ化し、トランジスタＭ９及びＭ１０は、シャドウ・ラッチに保持されていたデータをラッチするため、正のフィードバックを提供する。これにより、保持されたデータをリストアするための、シャドウ・ラッチから通常機能フリップフロップのスレーブラッチへのリード・バック・パスがつくられる。更に、信号ＲＥＳＴが論理１電圧に駆動されるとき、Ｍ１１の薄い酸化物トランジスタが、通常機能フリップフロップのスレーブラッチのフィードバック・パスをディセーブルする。ＶＤＤのＶＣＣへの再接続の際、シャドウ・ラッチのみがノードＮ７及びＮ８を駆動する。これにより、ノードＮ７及びＮ８が、ＶＣＣからＶＤＤを切断する前にそこにあったそれぞれの電圧までリストアされることが確実となる。シャドウ・ラッチがノードＮ７及びノードＮ８をそれらの以前の電圧まで駆動した後、ＶＤＤがＶＣＣに再接続され、その後、ＲＥＳＴ信号が論理ゼロに戻される。この時点で、シャドウ・ラッチは、図８の通常機能フリップフロップ部分から隔離され、その通常機能ＤＱフリップフロップ・オペレーションを再開する準備ができる。
【０００９】
図９は、本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例の概略を示す。図９の配置において、通常機能フリップフロップ回路は、図２及び図８に示したような正のエッジトリガ型設計ではなく、負のエッジトリガ型設計である。この状況で、保存及びリストア・オペレーションが、通常機能フリップフロップ回路のマスター・ラッチに関連して成され得るように、状態保持回路は、図示するように通常機能フリップフロップ回路のノードＮ２及びＮ３に接続される。つまり、通常機能フリップフロップ回路のマスター・ラッチからのデータはシャドウ・ラッチに保存され得、シャドウ・ラッチに保存されたデータは、通常機能フリップフロップ回路のマスター・ラッチにリストアされ得る。図９の状態保持回路、つまり、シャドウ・ラッチ、ＳＡＶＥプルダウン・ネットワークＭ１−Ｍ４、及びＲＥＳＴＯＲＥプルダウン・ネットワークＭ５−Ｍ１０は、幾つかの実施例において、図８に関連して上述したものと同じであってもよい。図９において、ＲＥＳＴ信号が論理１電圧に駆動されるとき、薄い酸化物トランジスタ９１は、通常機能フリップフロップのマスター・ラッチのフィードバック・パスをディセーブルする。
【００１０】
図１０は、本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例の概略を示す。図１０のフリップフロップは、状態保持機能がクロック入力ＣＬＫとは独立して成され得る、クロック・フリー保持方式を用いる。これは、例えば、そのクロック入力を、他のフリップフロップのデータ出力から得るフリップフロップなど、パワーアップの際にそのクロック入力が未知であるフリップフロップに有益である。図１０のフリップフロップは、全般的に図８のフリップフロップと同様であるが、マスター・ラッチのノードＮ３と、直列に接続されたトランジスタＭ８及びＭ１０の接続ポイントで定義されるノードＮ９との間に、転送ゲートＴＧ３が付加され、ノードＮ９と、スレーブ・ラッチのノードＮ８との間に、転送ゲートＴＧ４が付加されている。図１０のフリップフロップのＳＡＶＥオペレーションは、図８に関連して上述したものと同じであり得る。ＲＥＳＴ信号がアクティブ化されるとき、ＣＬＫ状態とは独立してノードＮ７がリストアされる。更に、ノードＮ９がリストアされる。その後、ノードＮ９は、ＣＬＫが高か低かに従って、マスター・ラッチのノードＮ３（ＣＬＫが高のとき）、又は、スレーブ・ラッチのノードＮ８（ＣＬＫが低のとき）を駆動する。ＣＬＫが低の場合、スレーブ・ラッチのループを終了するため、データはノードＮ８にリストアされる。ＣＬＫが高の場合、ノードＮ７が、転送ゲートＴＧ１及びＴＧ２を介してノードＮ２及びＮ４を駆動し、ノードＮ９が、転送ゲートＴＧ３を介してノードＮ３を駆動する。これにより、マスター・ラッチのループが終了する。
幾つかの典型的な実施例において、トランジスタＭ９及びＭ１０は、各々、0.2 umの幅及び0.4 umの長さを有し得る。図１０のフリップフロップは、ＲＥＳＴ信号のアクティブ化がマスター・ラッチのフィードバック・パスをディセーブルするように、図９に関連して上述したトランジスタ９１を更に含む。
【００１１】
図４は、本発明に従ったワイヤレス通信装置の典型的な実施例の直接関係する部分の概略を示す。図４のワイヤレス通信装置は、エアー・インタフェース４２を介する通信を可能にするためのアンテナ構造４１を含む。データ処理装置４３は、エアー・インタフェース４２での通信に関連するデータ処理オペレーションを行なうことができる。ワイヤレス通信インタフェースは、データ処理装置４３をアンテナ構造４１にインターフェースさせるための従来の技術を用いることができる。ユーザ・インターフェース４４は、データ処理装置４３をワイヤレス通信装置のユーザにインターフェースさせるための従来の技術を用いることができる。
データ処理装置４３は、データ処理オペレーションを行なうためのロジックを含む複数のロジック・モジュールと、そのデータ処理オペレーションに関連するデータをストアするための状態保持レジスタとを含む。これらのレジスタは、例えば、図２、図３及び図８−１０に示した状態保持フリップフロップなど、対応する複数の状態保持フリップフロップから構成される。データ処理装置４３は、電力状態コントローラ４５を更に含み、幾つかの実施例において、電力状態コントローラ４５は、適切な制御信号をヘッダー・スイッチ及びロジック・モジュールに提供するため、ステートマシンを用いる。図４に示すように、電力状態コントローラは、それぞれのヘッダー・スイッチに制御信号ＵＰ／ＤＮを提供し、ロジック・モジュールの各々に分配するための制御信号ＲＥＳＴ、ＲＥＴＺ（以下に説明する）及びＳＡＶＥを提供する。電力状態コントローラ４５は、図２、図３及び図８−１０に関連して上述した典型的なオペレーションを適切に実行するように、これらの制御信号をアクティブ化する。
【００１２】
図５は、電力状態コントローラ４５によって生成される制御信号のタイミング関係を示すタイミング図である。図５のＶＤＤ波形は、全般的に、図４のＵＰ／ＤＮ信号のアクティブ化（ＶＤＤオン）及び非アクティブ化（ＶＤＤオフ）に時間的に対応することに注意されたい。
幾つかの実施例において、高レベル制御ロジック４６は、オペレーションの低電力スタンバイ（状態保持）モードを実行するように電力状態コントローラ４５に指令し、その結果、電力状態コントローラ４５は、スタンバイ・モードを実行するため、上述の典型的な信号発信を行ない、これを高レベル制御ロジック４６に報告することができる。ロジック４６及びコントローラ４５は、幾つかの実施例において、ＶＲＥＴＡＩＮによって電力供給され得る。
図４のワイヤレス通信装置は、例えば、携帯電話又はその他の移動体通信器、ラップトップ・コンピュータ、ＰＤＡなどであり得る。幾つかの実施例において、データ処理装置４３は、マイクロプロセッサ、マイクロコントローラ、またはディジタル・シグナル・プロセッサなどの単一の集積回路として提供される。
再び図２及び図８−１０を参照するが、状態保持の間、ＳＡＶＥ信号は低であることが保証されなければならない。幾つかの実施例において、ＳＡＶＥは、保持電源ＶＲＥＴＡＩＮ（今後、ＶＲＥＴともいう）によって電力供給されるバッファ・ツリーを用いて分配される。これらの実施例において、所定のロジック・モジュールの状態保持回路にＳＡＶＥを分配するバッファ・ツリーは、関連するロジック・モジュールが位置する集積回路の領域に埋込まれた、複数のバッファ・セルを含む。これらのバッファ・セルは、状態保持回路にＳＡＶＥを配するように適切に相互接続される。幾つかの実施例において、各バッファ・セルは、スイッチングされていないＶＤＤ金属、つまり、ＶＲＥＴに接続された金属層、の真下に配置される。各バッファ・セルは、全金属及びバイア層の垂直スタックによって、スイッチングされていないＶＤＤ金属に接続される。この配置の一例を全般的に図６Ｂに示す。
ここで図６Ｂを参照すると、典型的なバッファ・セルは、インバータを形成するため６３０及び６４０で相互接続された厚い酸化物トランジスタ６１０及び６２０を含む。保持電圧ＶＲＥＴに接続された金属層ＭＥＴ６も、全体を６５０で示す全金属及びバイア層の垂直スタックによって、トランジスタ６２０（例えば、ＰＭＯＳトランジスタ）に接続される。６５０の垂直スタックは、金属層ＭＥＴ６と更なる金属層ＭＥＴ１との間に延びる。金属層ＭＥＴ１は、トランジスタ６１０及び６２０のゲート、ソース、及びドレインへの接続性を提供する。６５０の垂直スタックは、ＶＲＥＴをトランジスタ６２０に接続する。トランジスタ６２０を含むＮウェル６６０は、全体を６７０で示すように隣接するセルから電気的に隔離される。図６Ｂの配置において、Ｎウェル６６０は、隣接するバッファ・セルのＮウェルに対する570 nmの間隔ルールに従う。
【００１３】
図６Ｂにおいて、垂直スタック６５０は、水平トラック５上でトラックと中心合わせされるように（track-centered）配している。層ＭＥＴ１とＭＥＴ６との間の金属層の配路の長距離のジョグ（long-run jogging）を避けるために、幾つかの実施例において、垂直して隣接するバッファ・セルの水平配列という、更なる最適化が用いられる。幾つかの実施例において、好ましい配路方向の１つ以上のトラックをブロックしない方法で、金属層の金属に対する最小領域ルールが守られる。これにより、配路力（routability）に対する垂直スタック６５０の影響を減らすことができる。
図６Ｂに示したバッファ・セル配置により、図７に示したものと同じ一般的な構造であるが保持電源ＶＲＥＴによって電力供給されるバッファ・ツリーによって、ＳＡＶＥ信号及びＲＥＴＺ信号（以下に説明する）が、所定のロジック・モジュールにわたって分配され得る。
幾つかの実施例は、ＳＡＶＥ（及び／又はＲＥＴＺ）を分配するため、ＶＤＤで電力供給されるバッファ・ツリーを用いる。このような実施例において、状態保持の間、ＶＤＤがロジック・モジュールから取り除かれているため、電力状態コントローラ４５（図４参照）とロジック・モジュールの状態保持回路との間に、単一のインバータのみが配置され得る。これは全般的に図６Ａに示す。電力状態コントローラ４５は、図６Ａの配置ではＳＡＶＥ’又はＲＥＴ（ＳＡＶＥ及びＲＥＴＺのそれぞれの反転信号）を生成する。信号ＳＡＶＥ’（又はＲＥＴ）が高である場合、図６Ａのインバータが電力を受取っていない間でも、ＳＡＶＥ（又はＲＥＴＺ）信号は（所望のように）低のままである。
上述の典型的な実施例は多数の利点を提供し、それらの幾つかの例を以下に示す。各状態保持フリップフロップには、大きい方の厚い酸化物トランジスタのうち８つのみ、すなわち、シャドウ・ラッチの４つのトランジスタ、シャドウ・ラッチに書き込むための２つのトランジスタ、及び、シャドウ・ラッチを読み出すための２つのトランジスタ、しか必要とされない。２つの厚い酸化物ＰＭＯＳトランジスタのみ、すなわち、シャドウ・ラッチ・インバータのＰＭＯＳトランジスタ、が別個のＮウェルに含まれる（図２及び図８−１０も参照）。状態保持の間、厚い酸化物（低リーク）トランジスタのみがバイアスされたままであるため、状態保持中の電流リークは低減される。
状態保持モードの間、ＲＥＳＴ信号は不定であり得る。これにより、全般的に図７に示すように、ＲＥＳＴ信号を状態保持レジスタに分配するため、都合よく、完全にアクティブなバッファ・ツリー（ＶＤＤによって電力供給される）を用いることができる。このため、ＶＤＤがＶＣＣに再接続されるとき、ＲＥＳＴ信号は非常に早く（例えば、数ナノ秒で）伝搬することができるため、シャドウ・ラッチからのデータは、非常に早く、例えば、100ナノ秒程度で、通常機能フリップフロップにリストアされ得る。100ナノ秒の範囲のリストア時間だと、リストア・オペレーションが、システム・ソフトウェア又はハードウェアによって検知されないほど速く起こるため、ロジック・モジュールは、いつでも低電力状態保持モードに配置され得る。このため、状態保持モードは、データ処理システムに対してトランスペアレントである。
【００１４】
図２及び図３のトランジスタＭ４及びＭ７、及び、図８−１０のトランジスタＭ７−Ｍ１０は、状態保持の間又は状態保持から通常オペレーションへの移行の間、ＶＲＥＡＴＩＮ電源からスイッチング電流を引き出さない。これにより、ＶＲＥＡＴＩＮ電源電圧が、都合よく、従来のロジック信号として配され得（例えば、図７に示したように並列に多数のレジスタに配され得る）、このため、ＶＲＥＴＡＩＮを分配するための従来の電力グリッドが必要なくなる。ロジック信号として配される場合、ＳＡＶＥ信号がアサートされるときＶＲＥＡＴＩＮ電源が弱まり得るが、ＳＡＶＥ信号がデアサートされる前にＶＲＥＴＡＩＮがそのＤＣレベルに戻るのに充分な時間が準備され得る。これによって状態保存オペレーションを行なうのに必要とされる時間は増加するが、状態保存オペレーションは、システム応答時間を制限しない。
図２、３及び図８−１０の厚い酸化物（高Ｖｔ、低リーク）トランジスタはすべて、通常機能フリップフロップの通常オペレーションに影響を与えることなく不作動となり得る（すなわち、如何なる導電性／抵抗レベルでも）。これにより、そのような低Ｖｔレベルで高Ｖｔトランジスタのオペレーションが予測できない場合であっても、都合よく、低Ｖｔレベルで従来のＶbox-minテストができる。
再び図４を参照するが、幾つかのアプリケーションにおいて、電流消費を減らすため、１つ又はそれ以上のロジック・モジュールを、残りのロジック・モジュールとは独立してパワーダウンさせることが望ましい場合がある。これらの状況において、パワーダウンされたロジック・モジュールの出力信号によって駆動される、いかなるパワーアップされたロジック・モジュールも、駆動するロジック・モジュールのパワーダウンによる影響を受けないことを確実にするため、パワーダウンされたロジック・モジュールの出力信号電圧は維持されなければならない。
【００１５】
図１１は、パワーダウンされたロジック・モジュールからの出力信号を維持する必要性を概略的に示す。図１１において、モジュールＡ、Ｂ、及びＣは、それぞれ異なる電源、ＶＤＤＡ、ＶＤＤＢ、及びＶＤＤＣによってそれぞれ電力供給される。ＶＲＥＴ（これ以前では、ＶＲＥＴＡＩＮともよんでいる）は保持電源であり、これは、すべての３つのロジック・モジュールに共通である。モジュールＡのみが（ＶＤＤＡを取り除くことによって）パワーダウンされる場合、その出力の信号電圧レベルは、モジュールＢ及びＣの継続されたオペレーションを可能にするため、維持されなければならない。図１１に示すように、モジュールＡの各出力は、モジュールＡがパワーダウンされている間、関連する出力信号電圧を維持するため、それらに関連する装置Ｓを有し得る。
図１２は、パワーダウンされているロジック・モジュール（図１１のモジュールＡ参照）の出力電圧信号レベルを維持するための装置Ｓの典型的な実施例の概略を示す。図１２において、図２、図３、及び図８−１０の参照文字Ｍ１、Ｍ２などが再び用いられているが、図から分かるように、これらは、図２、図３、及び図８−１０で指しているものと必ずしも同じタイプのトランジスタ（ＮＭＯＳ又はＰＭＯＳ、厚い又は薄い酸化物）を指すわけではない。図１２の装置の入力ノードＩＮは、例えば、図２、図３及び図８−１０の任意のフリップフロップのＱ出力に接続され得る。ロジック・モジュールＡの通常のパワーアップ・オペレーションの間、直列接続されたインバータＭ１、Ｍ２、及びＭ５、Ｍ６は、ノードＩＮから出力ノードＯＵＴへ信号をバッファするドライバを形成する。このドライバは、第２段のインバータＭ５、Ｍ６を、その電源入力、すなわち、ＶＤＤＡ及び接地（ＶＳＳ）、から切断するため、トランジスタＭ３、Ｍ４、及びＭ７を用いることによって選択的にディセーブルされ得る。図１２で全体を１２１で示すシャドウ・ラッチ及び差動プルダウン・ネットワークは、図８−１０の対応する構造と同じであってもよい。図示するように、構造１２１へのデータ入力は、第１段のインバータＭ１、Ｍ２の入力ノードＩＮの信号、及び、第１段のインバータＭ１、Ｍ２の出力ノードＩＮＺの信号である。図１２のＳＡＶＥ信号は、図２、図３及び図８−１０に関連して上述したものと同じであってもよい。シャドウ・ラッチ・インバータのトランジスタ、及びプルダウン・ネットワークのトランジスタＭ１２及びＭ１４は厚い酸化物トランジスタであり、シャドウ・ラッチ・インバータのトランジスタは、保持電源ＶＲＥＴによって電力供給される。
シャドウ・ラッチの出力ノード１２２は、反転ドライバ段Ｍ８−Ｍ１１の入力を駆動する。具体的に言えば、トランジスタＭ９及びＭ１０は、ノード１２２とＯＵＴノードとの間のインバータを形成する。トランジスタＭ８及びＭ１１は、インバータＭ９、Ｍ１０を、その電源入力、すなわち、ＶＲＥＴ及び接地、から切断することによって、選択的にディセーブルする能力を提供する。トランジスタＭ８−Ｍ１１はすべて、厚い酸化物トランジスタである。
ロジック・モジュールＡの通常のパワーアップ・オペレーションの間、信号ＲＥＴは低であり、相補信号ＲＥＴＺは高である。これらの状況のもとで、並列の組み合わせのトランジスタＭ３及びＭ４は、トランジスタＭ７と共に、第２段のインバータＭ５、Ｍ６と、その電源入力、すなわち、ＶＤＤＡ及び接地との間の接続を提供する。保持モードの間、第２段のインバータをディセーブルするためＲＥＴが高でＲＥＴＺが低であるとき、トランジスタＭ３を介して幾らかのリークがあり得る。このようなリークの影響を低減するため、トランジスタＭ３のＷ／Ｌ（width-to-length）比は、比較的小さく、例えば、約3から約10の範囲に選択され得る。逆に、厚い酸化物トランジスタＭ４（又はＭ７）に関しては、保持モード中のリークは問題ではないので、速度を速めるため、Ｍ４（及びＭ７）のＷ／Ｌ比は比較的大きく、例えば、約30から100より大きい範囲であり得る。
トランジスタＭ３は、トランジスタＭ４よりも低いＶｔを有し、そのため、ＶＤＤＡが非常に低く、例えば、0.7ボルト程度に低いときでも、図１２の配置の通常オペレーションが可能となる。このため、図１２の配置は、高ＶｔトランジスタＭ４のオペレーションが低Ｖｔレベルで予測できない場合でも、低ＶｔレベルでＶbox-minテストを受けることができる。
【００１６】
ＩＮ及びＩＮＺで定義されたデータ信号が、ＳＡＶＥ信号を高にストローブすることによって１２１のシャドウ・ラッチにラッチされた後、オペレーションの保持モードを呼び出すため、信号ＲＥＴＺが低にされる。ＳＡＶＥのストローブは更に、ロジック・モジュールＡ内の内部シャドウ・ラッチ、例えば、図２、図３及び図８−１０に関連して上述した状態保持フリップフロップのうちの１つのシャドウ・ラッチ、にデータ信号をラッチさせる。ＲＥＴＺが低で、その相補信号ＲＥＴが高であると、第２段のインバータＭ５、Ｍ６がディセーブルされ、出力インバータ・ドライバＭ９、Ｍ１０がイネーブルされ、それにより、１２１のシャドウ・ラッチの内容を、図１１のモジュールＢ又はモジュールＣなど、別のパワーアップされたロジック・モジュールの入力に提供する。
ロジック・モジュールＡからのデータ信号が、ノードＩＮで（モジュールＡの対応する状態保持フリップフロップのリストア信号ＲＥＳＴのオペレーションによって）リストアされた後、モジュールＡの通常の出力オペレーションを再開するため、信号ＲＥＴＺは再び高にされ得、それによって、インバータＭ９、Ｍ１０がディセーブルされ、インバータＭ５、Ｍ６がイネーブルされる。
【００１７】
図１３は、図１２の装置のオペレーションを制御するため、図４の電力状態コントローラ４５によって成され得る典型的なオペレーション（上述）を示すタイミング図である。幾つかの実施例において、ＳＡＶＥ信号及びリストア信号ＲＥＳＴは、図２−１０に関連して上述したものと同様の方法で生成及び分配され得、ＲＥＴＺは、ＳＡＶＥと同様の方法で生成及び分配され得る。図５は、ＶＤＤが高い値に戻る少し前に、リストア信号ＲＥＳＴが高になることを示しているが、図１３の例では、リストア信号ＲＥＳＴは、ＶＤＤＡが高い値に戻った後、高になる。図７に関連して上述したように、リストア信号ＲＥＳＴは、ＶＤＤによって電力供給されるバッファ・ツリーによって所定のロジック・モジュール内に分配されるため、この違いは機能的には重要ではない。そのため、たとえ図４の電力状態コントローラ４５が、対応するロジック・モジュールにＶＤＤが戻る前にリストア信号ＲＥＳＴを高に駆動しても、ロジック・モジュールにわたってＲＥＳＴを分配するバッファ・ツリーに電力を供給するためにＶＤＤが高い値に戻るまで、リストア信号ＲＥＳＴはそのロジック・モジュール内でアクティブにならない。
本発明の典型的な実施例を詳細に上述したが、本説明は、種々の実施例において成され得る本発明の範囲を制限するものではない。
【図面の簡単な説明】
【００１８】
【図１】本発明に従った低電力スタンバイ・モードを有するロジック・ブロックの一例を示す略図。
【図２】本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの典型的な実施例を示す略図。
【図３】本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例を示す略図。
【図４】本発明に従ったワイヤレス通信装置の典型的な実施例の直接関係する部分を示す略図。
【図５】図４の電力状態コントローラの典型的なオペレーションを示すタイミング図。
【図６Ａ】本発明に従った状態保持回路によって用いられる、制御信号を分配するための典型的な方式を示す略図。
【図６Ｂ】バッファセルの配置を示す略図。
【図７】本発明に従った状態保持回路によって用いられる、制御信号を分配するための他の方式を示す略図。
【図８】本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例を示す略図。
【図９】本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例を示す略図。
【図１０】本発明に従った状態保持レジスタに用いるための、状態保持能力を有するフリップフロップの更なる典型的な実施例を示す略図。
【図１１】選択的にパワーダウンされ得る複数のロジック・モジュールを示す略図。
【図１２】ロジック・モジュールがパワーダウンされている間、そのロジック・モジュールの出力を保持するための保持装置の典型的な実施例を示す略図。
【図１３】図４の電力状態コントローラによって成され得る更なる典型的なオペレーションを示すタイミング図。
【符号の説明】
【００１９】
Ｍ１−Ｍ３  差動回路
ＲＥＳＴ，ＲＥＳＴＺ  リストア信号
Ｎ１０  シャドウ・ラッチのノード
ＶＤＤ  電源
ＶＲＥＴＡＩＮ  別個の電源
Ｍ１，Ｍ２，Ｍ５及びＭ６  高Ｖｔトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
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