(57)【要約】【課題】微細化されたＦＥＴにおいて、特性の向上と信頼性の確保、並びに設計の自由度の確保の全てを同時に満たすことが難しい。【解決手段】半導体４の上に犠牲層７を形成する工程と、犠牲層７をマスクとしたイオン注入により半導体４に第１のソース・ドレイン領域８を形成する工程と、犠牲層７の周囲を厚い絶縁膜９で覆う工程と、犠牲層７の上面を表出させ（図３（Ａ））、犠牲層７を除去する工程と、犠牲層７を除去した箇所の半導体４の表面にゲート絶縁膜１０を形成し（図３（Ｂ））、当該ゲート絶縁膜１０と厚い絶縁膜９とにより段差を形成する工程と、段差の側面にゲート電極１１を形成する工程と（図３（Ｃ））、イオン注入により半導体に第２のソース・ドレイン領域１２（不図示）を形成する工程と、を含む。【選択図】　図３
2004079748.tif 000002
【特許請求の範囲】
【請求項１】
チャネルが形成される半導体の上に犠牲層を形成する工程と、
前記犠牲層をマスクとしたイオン注入により前記半導体に第１のソース・ドレイン領域を形成する工程と、
前記犠牲層の周囲を厚い絶縁膜で覆う工程と、
前記犠牲層の上面を表出させ、犠牲層を除去する工程と、
前記犠牲層を除去した箇所の前記半導体の表面にゲート絶縁膜を形成し、当該ゲート絶縁膜と前記厚い絶縁膜とにより段差を形成する工程と、
前記段差の側面にゲート電極を形成する工程と、
前記ゲート電極および前記厚い絶縁膜をマスクとしたイオン注入により、前記半導体に第２のソース・ドレイン領域を形成する工程と、
を含む絶縁ゲート電界効果トランジスタの製造方法。
【請求項２】
前記犠牲層の形成工程において、犠牲層をゲート電極のパターンにて形成し、前記第１のソース・ドレイン領域の形成工程から前記第２のソース・ドレイン領域の形成工程までを行って、前記犠牲層のパターンの両側に、前記第２のソース・ドレイン領域を共有する２つの絶縁ゲート電界効果トランジスタを一括して形成する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項３】
前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域は、同じ導電型を有しているが、注入された不純物の種類、不純物の濃度、不純物の分布形状のうち少なくとも１つが異なっている
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項４】
前記第１のソース・ドレイン領域の形成工程が、
前記犠牲層をマスクとしたイオン注入によりエクステンション部を形成する工程と、
前記犠牲層の側面にサイドウォール・スペーサを形成する工程と、
前記サイドウォール・スペーサおよび前記犠牲層をマスクとしたイオン注入により、前記半導体との接合深さが前記エクステンション部より深い不純物領域を形成する工程と、
を含む請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項５】
前記第２のソース・ドレイン領域の形成工程が、
前記犠牲層および前記ゲート電極をマスクとしたイオン注入によりエクステンション部を形成する工程と、
前記ゲート電極の側面にサイドウォール・スペーサを形成する工程と、
前記サイドウォール・スペーサ、前記ゲート電極および犠牲層をマスクとしたイオン注入により、前記半導体との接合深さが前記エクステンション部より深い不純物領域を形成する工程と、
を含む請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項６】
前記第１のソース・ドレイン領域の形成工程と前記第２のソース・ドレイン領域の形成工程との間に熱処理工程をさらに含む
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項７】
形成した前記第２のソース・ドレイン領域に、キャリアのライフタイムを変化させる欠陥を導入する工程をさらに含む
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項８】
チャネルが形成される第１導電型の半導体と、
前記半導体の上に形成されているゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されているゲート電極と、
前記ゲート電極の一方側の前記半導体の部分に形成されている第２導電型の第１のソース・ドレイン領域と、
前記ゲート電極の他方側の前記半導体の部分に形成され、前記第１のソース・ドレイン領域に対し、不純物の種類、不純物濃度、不純物の注入深さの少なくとも１つが異なる第２導電型の第２のソース・ドレイン不純物領域と、
を有する絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つのソース・ドレイン領域が非対称に形成されている絶縁ゲート電界効果トランジスタと、その製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化により、半導体集積回路の集積度がスケーリング則に従って２〜３年で２倍のペースで向上している。それによって、半導体集積回路の高速化と低消費電力が進展している。
半導体素子、特にＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の微細化は、主に、ゲート電極のサイズ縮小、ゲート酸化膜の薄膜化、および、不純物プロファイルの最適化によって達成される。不純物プロファイルの最適化において、トランジスタのチャネル濃度の最適化のほかに、チャネル形成領域との境界近傍におけるソース・ドレイン領域の不純物プロファイルを精度よく制御して、例えば浅い接合の形成を如何に形成するかが重要である。これによって、トランジスタの駆動能力の向上、寄生容量の低減等が図られ、微細化による特性低下を補償し、あるいは逆に特性を更に向上させる。
【０００３】
チャネル形成領域とソース領域またはドレイン領域との近傍における、精度がよい浅い接合の形成技術は、素子の微細化および高性能化にとって重要で不可欠である。浅い接合を形成するための不純物プロファイルの高精度な制御によって、素子の微細化に伴って生じる様々な問題の克服、例えばＶｔｈロールオフ特性の維持や改善、あるいは、寄生抵抗の増大の抑制や低減が可能となる。
【０００４】
とくに近年のように微細化が進むと、Ｓ／Ｄエクステンション（Ｅｘｔｅｎｓｉｏｎ）と称される不純物領域（以下、Ｓ／Ｄエクステンション部、または、単に、エクステンション部という）の不純物プロファイル制御が、素子の微細化および高性能化の進度をほぼ決定するようになる。
ドレイン側のＳ／Ｄエクステンション部では、接合が深くなる程、空乏層がゲート直下のより深い部分でドレイン電圧に応じて広がり（ＤＩＢＬ；Ｄｒａｉｎ　Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）、パンチスルーによるリーク電流が増大してしまう。従って、ドレイン側のＳ／Ｄエクステンション部では素子の微細化のためには、より浅くて急峻な接合が必要とされている。
これと同時に、ゲート酸化膜の信頼性を維持するために、ドレイン端でのチャネル方向の電界を緩和して、ホットキャリアの発生を抑制する必要がある。
これらに主眼を置いて、ドレイン領域におけるＳ／Ｄエクステンション部の不純物プロファイルを最適化する必要がある。
【０００５】
一方、ソース領域におけるＳ／Ｄエクステンション部の不純物プロファイルについては、とくにソース抵抗の低減の観点からの最適化が重要である。
例えば、微細ＭＯＳＦＥＴの多くで採用されている自己整合シリサイド（サリサイド）形成技術において、ゲートとソースとの間、または、ゲートとドレインとの間のショートを防止するために、サイドウォール・スペーサ（Ｓｉｄｅ　Ｗａｌｌ　Ｓｐａｃｅｒ）を形成した後で自己整合シリサイドが形成される。サイドウォール・スペーサの直下にＳ／Ｄエクステンション部があり、この部分はシリサイド化されない。したがって、特性が低下しないように、ソース側のＳ／Ｄエクステンション部の抵抗を十分下げておく必要がある。
【０００６】
このように、ソース領域およびドレイン領域は、それぞれの不純物領域に対する要求事項が異なり、お互いに相反する特性が求められている。
ところが、Ｓ／Ｄエクステンション部は、通常、ソース側とドレイン側で一括して形成されるため不純物プロファイルの設計にトレードオフ（ｔｒａｄｅ　ｏｆｆ）が存在する。つまり、ソース側のＳ／Ｄエクステンション部に要求される不純物プロファイルと、ドレイン側のＳ／Ｄエクステンション部に要求される不純物プロファイルとを同時に実現することが難しく、要求される特性を十分に満足できないという問題がある。
【０００７】
この問題を克服するために、ゲート電極に対して高濃度不純物イオンを斜めに注入してソースとドレインとを非対称に作製したトランジスタの特性についての報告が知られている（例えば、非特許文献１参照）。
【０００８】
図６に、斜めイオン注入時のＭＯＳＦＥＴの断面図を示す。
図６に図解したＭＯＳＦＥＴは、ＳＯＩ型の基板分離構造を有する。基板１００に埋め込み絶縁膜１０１が形成され、埋め込み絶縁膜１０１の上に単結晶シリコンからなるＳＯＩ層１０２が形成されている。ＳＯＩ層１０２の一部が絶縁化され、素子分離絶縁層１０３が形成されている。絶縁化されていないＳＩＯ層１０２の表面に、酸化シリコンからなるゲート絶縁膜１０４が形成されている。ゲート絶縁膜の上にゲート電極１０５が形成されている。
【０００９】
図６に図解した段階まで形成された状態で、Ｓ／Ｄエクステンション部を含むソース・ドレイン領域を形成するためにイオン注入を行う。具体的に、ＮＭＯＳの場合、Ｎ型の不純物イオンを、例えば基板に垂直な向きと、その垂直位置から斜めに所定角度をもつ向きとの間で注入角度を変化させながらイオン注入する。
これにより、ゲート電極１０５の一方側と他方側のＳＯＩ層１０２の部分に、それぞれＮ型の不純物領域が形成される。但し、ゲート電極１０５の影になる部分にイオンが注入されないため、一方側の不純物プロファイルと他方側の不純物プロファイルが異なったものとなる。ゲート電極に近い部分が高濃度となる側をソース領域とし、比較的低い濃度となる側をドレイン領域とする。その結果、ソースとドレインの不純物プロファイル、特にゲート近傍での濃度差に差を設けることができる。
【００１０】
【非特許文献１】
Ｔ．Ｇｈａｎｉ他６名、“Ａｓｙｍｍｅｔｒｉｃ　Ｓｏｕｒｃｅ／Ｄｒａｉｎ　Ｅｘｔｅｎｓｉｏｎ　ＴｒａｎｓｉｓｔｏｒＳｔｒｕｃｔｕｒｅ　ｆｏｒ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｓｕｂ−５０ｎｍ　ＣＭＯＳ　Ｄｅｖｉｃｅｓ”、２００１
Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ、
Ｆｉｇｕｒｅ１，Ｆｉｇｕｒｅ２
【００１１】
【発明が解決しようとする課題】
ところが、斜めイオン注入による非対称トランジスタの形成方法においては、次のような幾つかの解決すべき課題が残されている。
【００１２】
第１に、不純物イオンが打ち込まれやすい側をソースとし、ゲート電極の影になって不純物イオンが打ち込まれにくく、その濃度が低くなる側をドレインにしなければならない。つまり、トランジスタの配置が、ゲート電極に対するソースとドレインの位置関係において規制され、レイアウト上の自由度が小さい。トランジスタのゲートパターンは、イオンの注入方向に対して基本的に同じ向きにしなければ特性が変動してしまう。
【００１３】
第２に、ソース領域とドレイン領域の非対称性が、斜めイオン注入の条件のほかにゲート電極の高さに影響され、この点でデバイス構造の設計における自由度が小さい。
【００１４】
第３に、ソース領域とドレイン領域とに対する熱処理は、必然的に同じものが施される。したがって、実効的な熱プロセスを両者で変化させることは不可能である。この点で、濃度プロファイルを厳密に制御し、最適化することが容易でない。
例えば、ボディ電位が電気的に浮遊状態となっているＳＯＩトランジスタでは、オフ電流（接合リーク電流）を増加させずにＦＢＥ（Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｅｆｆｅｃｔ）を抑制させたいとの要求がある。この場合、キャリアのライフタイム（Ｌｉｆｅ　Ｔｉｍｅ）をソースとドレインとで別々に制御するのが最も有効である。ライフタイムをソースとドレインで変化させるには、ソースとドレインの２つの不純物領域でそれぞれ形成時の熱プロセスを変更させるのが最も有効な手段である。ところが、ライフタイムの制御が不純物領域形成時の熱プロセスと切り離しては制御できないため、ライフタイムをソースとドレインで変化させるような制御が不可能である。
【００１５】
本発明の第１の目的は、特性および信頼性の向上、設計の自由度の確保が容易な絶縁ゲート電界効果トランジスタの製造方法を提供することである。
本発明の第２の目的は、優れた特性および信頼性の確保に適したソース・ドレイン構造の絶縁ゲート電界効果トランジスタを提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、上述した第１の目的を達成するためのものであり、チャネルが形成される半導体の上に犠牲層を形成する工程と、前記犠牲層をマスクとしたイオン注入により前記半導体に第１のソース・ドレイン領域を形成する工程と、前記犠牲層の周囲を厚い絶縁膜で覆う工程と、前記犠牲層の上面を表出させ、犠牲層を除去する工程と、前記犠牲層を除去した箇所の前記半導体の表面にゲート絶縁膜を形成し、当該ゲート絶縁膜と前記厚い絶縁膜とにより段差を形成する工程と、前記段差の側面にゲート電極を形成する工程と、前記ゲート電極および前記厚い絶縁膜をマスクとしたイオン注入により、前記半導体に第２のソース・ドレイン領域を形成する工程と、を含む。
【００１７】
この製造方法において、犠牲層を形成し、犠牲層をマスクに第１のソース・ドレイン領域を形成する。犠牲層は、ゲート電極の自己整合的な形成に必要な手段としても利用される。つまり、犠牲層の周囲を埋めるように厚い絶縁層を形成し、厚い絶縁層と、先に形成されたゲート絶縁膜とによる段差にゲート電極を形成する。この段階で半導体表面には、ゲート電極、厚い絶縁膜、およびゲート絶縁膜が形成されている。次に、第２のソース・ドレイン領域を形成するためのイオン注入を行う。このとき、ゲート電極と厚い絶縁膜は注入イオンを阻止するマスクとして機能する。そのため、第１のソース・ドレイン領域が形成され、その上に厚い絶縁膜が形成されている部分と異なりゲート電極に隣接した半導体の部分に、第２のソース・ドレイン領域が形成される。
【００１８】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）およびその製造方法の実施の形態を、チャネル導電型がＮ型のＳＯＩ型ＭＯＳトランジスタを例として、図面を参照しながら説明する。ＭＯＳトランジスタがＰ型の場合、各所に添加する不純物の導電型を逆極性にすることで、以下の説明が類推適用できる。
【００１９】
図１に、隣接する２つのＭＯＳトランジスタを含む半導体装置の断面図を示す。
図１に図解した半導体装置１において、半導体またはガラスなどの基板２に、例えば酸化シリコンなどからなる埋め込み絶縁膜３が形成されている。埋め込み絶縁膜３の上に、Ｐ型の単結晶シリコンなどからなり、ＳＯＩ型の基板分離構造を有する半導体（以下、ＳＯＩ層という）４が形成されている。ＳＯＩ層４の厚さは、トランジスタを部分空乏型とするか完全空乏型とするかにより異なる。例えば、完全空乏型とするためのＳＯＩ層４の厚さは５０ｎｍ以下に設定される。
このような薄いＳＯＩ層４の形成方法として、いわゆる基板貼り合わせ法、あるいは、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法の採用が可能である。
【００２０】
ＳＯＩ層４が部分的に絶縁化され、これにより素子分離絶縁層５が形成されている。素子分離絶縁層５に周囲を囲まれることによって、ＭＯＳトランジスタＴＲ１，ＴＲ２の形成領域となるＳＯＩ層４が島状に形成されている。ＳＯＩ層４および素子分離絶縁層５の上に、例えば酸化シリコンからなる厚い絶縁膜９が形成されている。厚い絶縁膜９は、ＳＯＩ層４のほぼ中央で開口している。
厚い絶縁膜９の開口部底面に露出するＳＯＩ層４の表面に、例えば酸化シリコンからなるゲート絶縁膜１０が形成されている。薄いゲート絶縁膜１０と厚い絶縁膜９との膜厚差によって十分な段差が形成されている。例えばＮ型不純物が添加されて導電率が高められたポリシリコンからなるゲート電極１１が、厚い絶縁膜９の、互いに対抗する２つの段差の側面にそれぞれ形成されている。ゲート電極１１は、断面がほぼ１／４楕円状に形成されている。以下、この形状をサイドウォール形状という。ゲート電極１１は、ゲート絶縁膜１０の上に形成されている。２つのゲート電極１１の互いに向き合う曲面それぞれに絶縁物のスペーサ（以下、サイドウォール・スペーサという）１３が形成されている。
【００２１】
ＳＯＩ層４において、厚い絶縁膜９の下方領域に、Ｎ型の第１のソース・ドレイン領域８が形成されている。また、２つのサイドウォール・スペーサ１３の間の距離で規定されるＳＯＩ層４の部分に、Ｎ型の第２のソース・ドレイン領域１２が形成されている。第２のソース・ドレイン領域１２は２つのＭＯＳトランジスタＴＲ１，ＴＲ２で共有されている。第２のソース・ドレイン領域１２の一方端と他方端のそれぞれから、第１のソース・ドレイン領域８側に向かってエクステンション部１２Ｅが延びている。エクステンション部１２Ｅは、Ｎ型を有するが、第２のソース・ドレイン領域１２より接合深さが浅く形成され、サイドウォール・スペーサ１３の下方領域に延びている。エクステンション部１２Ｅの不純物濃度は、望ましくは、第２のソース・ドレイン領域１２の不純物濃度と異なる。例えば、エクステンション部１２Ｅの不純物濃度が、第２のソース・ドレイン領域１２の不純物濃度より低く設定されている。
【００２２】
このように形成されたＭＯＳトランジスタＴＲ１，ＴＲ２が層間絶縁膜１４で覆われている。
層間絶縁膜１４を厚さ方向に貫通した３つのコンタクトホール１５，１６が形成されている。中央のコンタクトホール１６は、層間絶縁膜１４とゲート絶縁膜１０を貫通して第２のソース・ドレイン領域１２に達している。他の２つのコンタクトホール１５は、層間絶縁膜１４と厚い絶縁膜９を貫通して第１のソース・ドレイン領域８に達している。コンタクトホール内に導電材料、例えばタングステンなどのメタルやポリシリコンなどが埋め込まれている。
層間絶縁膜１４の上に配線層１７，１８が形成されている。中央の配線層１８がコンタクトホール１６に接続され、残りの２つの配線層１７がコンタクトホール１５に接続されている。
【００２３】
このような構造のＭＯＳトランジスタＴＲ１，ＴＲ２においては、第１のソース・ドレイン領域８と第２のソース・ドレイン領域１２（および１２Ｅ）とについて、その不純物の種類、不純物濃度、不純物の注入深さの少なくとも１つが異なっている。これにより、ロールオフ効果、ＤＩＢＬによるパンチスルー耐圧の低下、および短チャネル効果の抑制または防止のために必要なドレイン側の不純物プロファイルと、駆動能力維持等のためにソース抵抗の低減に必要なソース側の不純物プロファイルとを両立させることが可能となる。このために、ソース側とドレイン側の不純物注入を個別の工程で行う必要がある。上述した構造においては、厚い絶縁膜９をソースまたはドレインの一方側に形成し、その側面にサイドウォール形状のゲート電極１１を形成する構造の採用によって、ソース側とドレイン側で別々に行う不純物注入の実行が可能となっている。
【００２４】
以下、図１に図解した半導体装置の製造方法を、図面を参照して説明する。
図２（Ａ）〜図４（Ｂ）は、本発明の実施の形態に係る半導体装置において、製造途中の断面図である。
【００２５】
例えば基板貼り合わせ法またはＳＩＭＯＸ法などにより、ＳＯＩ基板、すなわち基板２に埋め込み絶縁膜３が形成され、埋め込み絶縁膜３の上にＳＯＩ層４が形成された基板を形成する。ＳＯＩ層４は、その形成途中であるいは形成後にＰ型不純物が添加された単結晶シリコンからなり、その厚さは最大で５０ｎｍとする。
トランジスタの形成領域をマスクして行う部分的な熱酸化法、あるいは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法などの方法により、ＳＯＩ層４の一部を絶縁化し、図２（Ａ）に示すように、ＳＯＩ層４に所定パターンの素子分離絶縁層５を形成する。
【００２６】
図２（Ｂ）において、素子分離絶縁層５が形成されていないＳＯＩ層４の表面にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば熱酸化法により形成された酸化シリコンからなる。
次に、犠牲層７を形成する。犠牲層とは、溝ゲートプロセスにおいて溝形状を規定するために用いられ、最終的には除去される層をいう。具体的には、例えばポリシリコンを１５０ｎｍほどＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、形成されたポリシリコン膜をほぼゲート電極と同様なパターンにパターンニングする。
【００２７】
図２（Ｃ）において、第１のソース・ドレイン領域８、例えばソース領域を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としての砒素イオンＡｓ＋を、加速エネルギー２．５ｋｅＶ、ドーズ１．８×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてＳＯＩ層４にイオン注入する。このとき、犠牲層７および素子分離絶縁層５が自己整合マスクとして機能し、ゲート絶縁膜６がＳＯＩ層表面の汚染を防止する保護膜、あるいは、注入時に導入される欠陥を軽減するスルー膜として機能する。これにより、犠牲層７の両側のＳＯＩ層部分に、Ｎ型の第１のソース・ドレイン領域８が形成される。
なお、必要に応じて、犠牲層７の側面にサイドウォール・スペーサを形成し、その形成の前にＮ型不純物を、上記とは異なる条件にて注入する工程を追加してもよい。これにより、ソース領域（第１のソース・ドレイン領域８）をエクステンション構造にし、不純物プロファイルの精密な制御ができる。ソース側のエクステンション部は、ソース抵抗をより低減させるために、第１のソース・ドレイン領域８より高濃度としてもよい。
【００２８】
犠牲層７を完全に覆うように、酸化シリコンなどの厚い絶縁膜９をＣＶＤ法により堆積する。
その後、図３（Ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等の手法により厚い絶縁膜９の表面を研磨する。研磨は犠牲層７の上面が表出するまで行う。これにより厚い絶縁膜９が犠牲層７と厚さにおいてほぼ揃い、それらの表面が平坦化される。
【００２９】
図３（Ｂ）に示すように、表出した犠牲層７を、例えばウエット処理で除去する。犠牲層７がポリシリコンからなる場合、例えば、０．５％エチレンジアミン（ＮＨ２（ＣＨ２）２ＮＨ２）水溶液を用いた処理を、室温（２０℃）で２分ほど行う。この２分の処理時間は、１６０ｎｍ／ｍｉｎのエッチ・レートで計算して約１００％のオーバーエッチを施す場合に相当する。
続いて、ゲート絶縁膜６をＨＦ系の溶液を用いてエッチングし、除去する。そして、再度、ゲート絶縁膜１０を例えば熱酸化法によりＳＯＩ層４の表面に形成する。
なお、ゲート絶縁膜６は、除去せずに最後まで残してトランジスタのゲート絶縁膜として活用してもよい。その場合、ゲート絶縁膜６の除去工程と、ゲート絶縁膜１０の形成工程が省略できる。ただし、ここでは、膜品質の担保、信頼性の観点からゲート絶縁膜を形成し直している。
【００３０】
ゲート電極材料としてのポリシリコンを、例えば、縦型ＣＶＤ装置を用いて１００ｎｍほど堆積する。ＣＶＤの原料ガスとして、シランＳｉＨ４、水素Ｈ２、窒素Ｎ２を、それぞれ３０ｓｃｃｍ、１００ｓｃｃｍ、５００ｓｃｃｍの流量で混合したガスを用いる。基板温度は６１０℃、炉内圧力は４０Ｐａとする。
堆積されたポリシリコン膜を、例えば、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）型プラズマエッチャーを用いて全面エッチング（エッチバック）する。エッチングガスとして、臭化水素ＨＢｒ、塩素Ｃｌ２をそれぞれ９５ｓｃｃｍ、１５ｓｃｃｍの流量で混合したガスを用いる。チャンバー内の温度を２０℃、圧力を０．５Ｐａとし、マイクロパワー４００Ｗ、ＲＦパワー２５Ｗを印加する。この条件で所定時間のエッチバックを行うと、図３（Ｃ）に示すように、厚い絶縁膜９の側面（溝側面）に、いわゆるサイドウォール形状のゲート電極１１が形成される。
なお、ゲート電極１１は溝周囲に形成されるので、この場合、２つのトランジスタで電気的に分離する工程が必要である。
【００３１】
図４（Ａ）に示す工程において、第２のソース・ドレイン領域のエクステンション部を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としての弗化ホウ素イオンＢＦ２＋を、加速エネルギー２．５ｋｅＶ、ドーズ２．０×１０１４ｉｏｎｓ／ｃｍ２、注入角０°にてＳＯＩ層４にイオン注入する。このとき、ゲート電極１１および厚い絶縁膜９が自己整合マスクとして機能し、ゲート絶縁膜１０がＳＯＩ層表面の汚染を防止する保護膜、あるいは、注入時に導入される欠陥を軽減するスルー膜として機能する。これにより、２つのゲート電極１１の間の距離で規定されるＳＯＩ層部分に、Ｎ型のエクステンション部１２Ｅが形成される。
次に、例えば酸化シリコンの膜をＣＶＤし、これをエッチバックする。これにより、サイドウォール・スペーサ１３が、２つのゲート電極１１の互いに向き合う曲面にそれぞれ形成される。
【００３２】
図４（Ｂ）に示すように、第２のソース・ドレイン領域を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としてのホウ素イオンＢ＋を、加速エネルギー１．０ｋｅＶ、ドーズ３．０×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてＳＯＩ層４にイオン注入する。このとき、サイドウォール・スペーサ１３、ゲート電極１１および厚い絶縁膜９が自己整合マスクとして機能し、ゲート絶縁膜１０がＳＯＩ層表面の汚染を防止する保護膜、あるいは、注入時に導入される欠陥を軽減するスルー膜として機能する。これにより、２つのサイドウォール・スペーサ１３の間の距離で規定されるＳＯＩ層部分に、第２のソース・ドレイン領域１２が形成される。
その後、注入した不純物の活性化のための熱処理（アニール）を行う。アニールとしてＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を用いることができる。このときＲＴＡを、例えば窒素Ｎ２雰囲気中において９５０℃で保持した基板に対し、１０秒ほど行う。
【００３３】
その後は、とくに図示しないが、層間絶縁膜１４を堆積し、必要に応じて層間絶縁膜１４の平坦化を行う。また、コンタクトホールの形成、メタルの埋め込み、配線の形成を順次行ない、当該半導体装置１を完成させる。
【００３４】
以上、ＳＯＩ型のＮＭＯＳトランジスタに本発明を適用した場合について説明したが、これはあくまでも一例である。本発明の実施の形態は、上述したデバイス構造やその形成条件等に限定されるものではない。
例えば、トランジスタはバルク・シリコン基板上に形成されるものであってもよい。ＳＯＩ型トランジスタであっても、ＳＯＩ基板の種類やＳＯＩ層の厚さ等は適時設計変更が可能である。
ＮＭＯＳのトランジスタの作製方法について説明したが、不純物の導電型を変更することによってＰＭＯＳのトランジスタに本発明を適用できる。
図１に図解した例では、第２のソース・ドレイン領域１２を２つのトランジスタが共有しているが、これを分離して設けることができる。例えば、第２のソース・ドレイン領域１２が形成されるＳＯＩ層４の部分を予め広くとっておいて、途中に素子分離絶縁層５を設け、さらに、コンタクトホール１６および配線１８をソース・ドレイン領域１２ごとに設ける。
マスクを用いて、不純物を打ち分けることにより、ＣＭＯＳ構造のトランジスタを作製することも可能である。
【００３５】
犠牲層７としては、ポリシリコン以外に窒化シリコンＳｉ３Ｎ４の膜、あるいはタングステンＷ等の金属の膜を用いることも可能である。犠牲層７を除去した後に形成される溝の側面に形成するゲート電極１１は、ポリシリコン以外に高融点金属であってもよい。
【００３６】
上述した説明とは逆に、最初に形成する第１のソース・ドレイン領域８をドレインとして用い、その後形成する第２のソース・ドレイン領域１２をソースとして用いてもよい。この場合、エクステンション部は第１のソース・ドレイン領域８に設け、第２のソース・ドレイン領域側のエクステンション部１２Ｅの形成を省略してもよい。
【００３７】
第２のソース・ドレイン領域１２の形成後に行う熱処理（ＲＴＡ）以外に、第１のソース・ドレイン領域形成後で第２のソース・ドレイン領域１２の形成前に、熱処理工程を追加してもよい。２つのソース・ドレイン領域８，１２に対する加熱総量の調整が必要な場合、本実施形態では２つのソース・ドレイン領域８，１２が別工程で形成されることから、このような熱処理の制御が容易となる。
【００３８】
本実施形態では２つのソース・ドレイン領域８，１２が別工程で形成されることによって、ソース側とドレイン側でキャリアのライフタイムを独立に制御できる。具体的に、例えばＳＯＩ型トランジスタのＦＢＥを抑制する為に、ソース領域に結晶欠陥を意図的に導入する方法が採用できる。
【００３９】
図５に結晶欠陥の導入時の断面図を示す。
本例では、図５の工程に先立って、図２（Ｃ）の工程において先にドレイン領域（第１のソース・ドレイン領域８）を形成し、その後、図４（Ｂ）の工程においてソース領域（第２のソース・ドレイン領域１２）を形成するのが望ましい。
ソース領域１２を形成し、活性化の熱処理を行い、続いて、図５に示すように、アルゴンイオンＡｒ＋等を注入する。これにより、ソース領域１２にのみアルゴンイオン注入がなされる結果、ソース側のみでキャリアの再結合中心密度を増大させ、キャリアのライフタイムを低下させる。以後の、層間絶縁膜の堆積、コンタクトホールの形成および配線の形成は、できるだけ低温で行う。
以上の諸工程によって、形成されたＭＯＳトランジスタのソースとドレインとで、大きくライフタイムの値に差を付けることが可能となる。なお、アルゴンイオン注入のほかに、金Ａｕのドーピングによってキャリアのライフタイムの局所的な低減が可能である。
【００４０】
本実施形態において、以下に述べる効果が得られる。
第１に、ソース領域とドレイン領域について、独立にプロセス設計およびデバイス設計することが可能となる。例えば、ソース領域とドレイン領域とに対し、それぞれ最適な不純物種類、濃度、プロファイル、熱プロセス等が設定できる。
これにより、ＭＯＳの構造および特性を非対称にしながら、短チャネル効果を抑制し、かつ駆動能力を高くすることが可能となる。つまり、前述したトレードオフを克服することができる。
【００４１】
第２に、従来はドレイン耐圧についてもある程度妥協していたが、上記トレードオフが解消でき、ドレイン耐圧が相対的に向上するためオフ電流（接合リーク電流）を低減できる。また、チャネルのドレイン端の電界を緩和してホットホールの発生を抑制し、これによりゲート絶縁膜１０の膜質の低下を防止することができる。
とくにＳＯＩトランジスタに適用した上記実施の形態では、このトランジスタを信号処理回路の素子として用いた場合、オフ電流（接合リーク電流）を増加させずに、信号遅延時間の履歴依存性を解消あるいは小さくできる。ドレイン側でのインパクトイオン化により発生したホールがボディ領域（ＳＯＩ層４）に蓄積されボディ電位が変動するというＦＢＥの一現象が生じる。信号遅延時間の履歴依存性は、そのホールの蓄積量が時間とともに変化することに起因して生じる。
信号遅延時間の履歴依存性を低減するには、ホールを速やかにソースから逃がすようにすることが望ましい。
本実施形態では、ドレイン領域とソース領域を独立に形成できることから、ドレインの耐圧（リーク電流量）の維持または低減と、ソース側のホールに対するバリア高さを低下させ、あるいは、ソース抵抗を低減することによって、ホールをボディ領域から速やかに引き抜くこととが両立できる。
このリーク低減とＦＢＥ抑制の両立は、前述したソース領域に対する欠陥導入でさらに達成しやすくなる。つまり、ドレイン側に欠陥を導入するとリーク電流が増えるので、ホールの蓄積を抑制するためにソース側のみ欠陥を導入してキャリアの再結合中心密度を増大させ、ソース側に限定した領域でキャリアのライフタイムを短くする。これによって、リーク電流の増大を抑制しながら信号遅延時間の履歴依存性を、さらに低減することができる。
【００４２】
第３に、ソース領域およびドレイン領域、即ち、第１および第２のソース・ドレイン領域８，１２およびエクステンション部１２Ｅは何れも自己整合プロセスにより形成される。具体的には、最初に形成される犠牲層７に対して第１のソース・ドレイン領域８が自己整合的に形成され、かつ、犠牲層７に対して厚い絶縁膜９が自己整合的に形成される。厚い絶縁膜９に対してゲート電極１１が自己整合的に形成され、さらに、ゲート電極１１に対して第２のソース・ドレイン領域１２およびエクステンション部１２Ｅが自己整合的に形成される。これらの自己整合プロセスでは追加マスクを必要としないため、大幅なコスト増加にならない。
【００４３】
第４に、本実施形態の不純物領域形成方法は、斜めイオン注入による手法と比較すると、ゲート電極１１（の高さ、および密度等）、あるいはレイアウト等の設計の自由度が大きい。
【００４４】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタの形成方法によれば、ソース側とドレイン側でそれぞれ独立に、ソース・ドレイン領域の不純物プロファイルを、不純物の種類、濃度、イオン注入エネルギー、熱プロセス（ライフタイム）といった多様なパラメータを制御することが可能となった。これにより、特性および信頼性の向上、設計の自由度の確保が容易となった。
本発明に係る絶縁ゲート電界効果トランジスタによれば、優れた特性と高い信頼性を実現した。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の、隣接する２つのＭＯＳトランジスタを含む箇所の断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体装置の製造において、第１のソース・ドレイン領域形成のためのイオン注入工程までを示す断面図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｃ）に続く断面図であり、ゲート電極の形成までを示す。
【図４】（Ａ）および（Ｂ）は、図３（Ｃ）に続く断面図であり、第２のソース・ドレイン領域形成のためのイオン注入工程までを示す。
【図５】本発明の実施の形態において追加工程として採用可能な、結晶欠陥の導入時の断面図を示す。
【図６】従来のソース・ドレイン領域の形成方法における、斜めイオン注入時のＭＯＳＦＥＴの断面図である。
【符号の説明】
１…半導体装置、２…基板、３…埋め込み絶縁膜、４…チャネルが形成される半導体ＳＯＩ層、５…素子分離絶縁層、６…ゲート絶縁膜、７…犠牲層、８…第１のソース・ドレイン領域、９…厚い絶縁膜、１０…ゲート絶縁膜、１１…ゲート電極、１２…第２のソース・ドレイン領域、１２Ｅ…エクステンション部、１３…サイドウォール・スペーサ、１４…層間絶縁膜、１５，１６…コンタクトホール、１７，１８…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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