(57)【要約】【課題】回路規模や消費電力の増大を抑制しながら複数のアナログ信号を並行してデジタル信号に変換できるとともに、アナログ信号の入力チャンネル数や変換周期を変更することができるアナログ−デジタル変換装置を提供する。【解決手段】Ａ／Ｄ変換を実行する変換部２には、入力タイミング信号ＡＩ１〜ＡＩｎによって制御されるスイッチＳＷ１〜ＳＷｎを介してアナログ信号ＩＮ１〜ＩＮｎが入力される。また、変換部２から出力されるデジタル信号ＣＮＶは、出力タイミング信号ＤＯ１〜ＤＯｎに応じたタイミングで信号を保持するレジスタＲＥＧ１〜ＲＥＧｎに入力される。これらのタイミング信号は、アナログ信号ＩＮ１〜ＩＮｎの変換周期Ａ１〜Ａｎと、一連のＡ／Ｄ変換処理が繰り返して実行される実行周期ＥＣとに基づいて、異なるアナログ信号が同時に変換部２へ入力されないように、タイミング制御部１において適切に制御される。【選択図】      図１
2004165740.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数のアナログ信号を、それぞれ定められた変換周期でデジタル信号に変換するアナログ−デジタル変換装置であって、
入力されるクロック信号のサイクルを所定の初期値から計数し、当該計数値が所定の値に達した場合、当該計数値を上記初期値に戻して、上記クロック信号サイクルの計数を反復する計数手段と、
それぞれのアナログ信号に対し、上記変換周期に対応するクロック信号のサイクル数よりも小さいゼロまたは正の整数のオフセット値であって、互いに異なる値のオフセット値を割り当てるオフセット値割り当て手段と、
それぞれのアナログ信号に対して、上記変換周期に対応するクロック信号のサイクル数を整数倍した値と、上記オフセット値割り当て手段において割り当てられたオフセット値と、上記初期値とを加えた値を算出し、当該加算値が上記計数手段の計数値と等しくなった場合に、当該加算値に対応するアナログ信号の変換のタイミングを通知するタイミング信号を生成するタイミング信号生成手段と、上記クロック信号に同期して、入力されるアナログ信号をデジタル信号へ変換する処理を開始し、当該変換処理の開始から所定の変換時間を経て、変換結果のデジタル信号を出力する変換手段と、
上記タイミング信号生成手段において生成されたタイミング信号に同期して、当該タイミング信号に対応するアナログ信号を上記変換手段に入力するアナログ信号入力手段と、
上記タイミング信号生成手段において生成されたタイミング信号を、上記変換時間に応じた時間だけ遅延させる遅延手段と、
上記遅延手段において遅延されたタイミング信号に同期して、上記変換手段において変換されたデジタル信号を対応するアナログ信号ごとに保持する信号保持手段と
を有するアナログ−デジタル変換装置。
【請求項２】
上記オフセット値割り当て手段は、上記複数のアナログ信号のオフセット値を全て奇数に割り当てるか、または、全て偶数に割り当てる、
請求項１に記載のアナログ−デジタル変換装置。
【請求項３】
上記計数手段において計数が反復される１周期における上記クロック信号のサイクル数と、当該１周期におけるそれぞれのアナログ信号の変換回数とに基づいて、それぞれのアナログ信号の上記変換周期を上記クロック信号のサイクル数として設定する変換周期設定手段を含む、
請求項２に記載のアナログ−デジタル変換装置。
【請求項４】
上記変換周期設定手段は、それぞれのアナログ信号の上記変換周期を、正の整数のべき乗値に設定する、
請求項３に記載のアナログ−デジタル変換装置。
【請求項５】
それぞれのアナログ信号の上記変換回数を合計した値が、上記反復の１周期におけるクロック信号のサイクル数の半分よりも大きい場合、上記複数のアナログ信号の変換が不能であると判定する判定手段を含む、
請求項３に記載のアナログ−デジタル変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアナログ−デジタル変換装置に係り、特に、複数のアナログ信号をそれぞれ定められた変換周期でデジタル信号に変換するアナログ−デジタル変換装置に関するものである。
【０００２】
【従来の技術】
オーディオ信号の処理や、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｃ）などの光磁気ディスクの再生を行う際のサーボ処理などでは、複数のアナログ信号を並行して処理する必要がある。たとえばオーディオ信号処理では左右のステレオ音声信号を、光磁気ディスクの再生サーボ処理ではトラッキング・エラー信号、フォーカス・エラー信号、スレッド・エラー信号、ＲＦ入力信号などを並行して処理する必要がある。
【０００３】
こうしたアナログ信号は、一般に、アナログ−デジタル変換装置においてデジタル信号に変換された上で、ＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）などの処理装置でデジタル処理されることが多い。たとえば、オーディオ信号処理や再生サーボ処理における上述したアナログ信号は、数十〜数百ｋＨｚ程度のサンプリング周波数でデジタル信号に変換された後、ＤＳＰにおいてデジタル処理される。
【０００４】
複数のアナログ信号をデジタル処理するシステムを実現する場合、最も単純には、複数のアナログ信号に対して個別にアナログ−デジタル変換装置を設ければ良い。しかしながら、この方式では、アナログ信号の数に比例してアナログ−デジタル変換装置のレイアウト面積や消費電力が増大してしまう不利益がある。
【０００５】
このため、特に高精度の変換を要求される場合やアナログ信号の数が多い場合などにおいては、それぞれのアナログ信号に必要とされるサンプリング周波数に対して十分早い変換速度を持つ、アナログ−デジタル変換装置を１つ用意し、この変換装置を、それぞれのアナログ信号の変換に時分割で共有する方式が一般に用いられている。
この方式では、異なるアナログ信号が同時にアナログ−デジタル変換装置へ入力されないように、種々のタイミング制御が行われる。たとえば、それぞれのアナログ信号をアナログ−デジタル変換装置に入力するタイミングや、アナログ−デジタル変換装置から出力されるデジタル信号を抽出するタイミングの制御が行われる。
【０００６】
【発明が解決しようとする課題】
ところで、アナログ−デジタル変換装置を時分割で共用する上述のシステムは、一般に、特定用途向けのシステムとして実現されることが多い。特定用途向けのシステムでは、アナログ信号の入力チャンネル数やそのサンプリング周期があらかじめ決められており、アナログ信号の入力タイミングやデジタル信号の抽出タイミングは入力チャンネルごとに固定されているので、ユーザがアナログ信号の入力チャンネル数や変換周期を任意に変更することができず、汎用性に欠ける不利益がある。
【０００７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路規模や消費電力の増大を抑制しながら複数のアナログ信号を並行してデジタル信号に変換できるとともに、アナログ信号の入力チャンネル数や変換周期を変更することができるアナログ−デジタル変換装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明のアナログ−デジタル変換装置は、入力される複数のアナログ信号を、それぞれ定められた変換周期でデジタル信号に変換するアナログ−デジタル変換装置であって、入力されるクロック信号のサイクルを所定の初期値から計数し、当該計数値が所定の値に達した場合、当該計数値を上記初期値に戻して、上記クロック信号サイクルの計数を反復する計数手段と、それぞれのアナログ信号に対し、上記変換周期に対応するクロック信号のサイクル数よりも小さいゼロまたは正の整数のオフセット値であって、互いに異なる値のオフセット値を割り当てるオフセット値割り当て手段と、それぞれのアナログ信号に対して、上記変換周期に対応するクロック信号のサイクル数を整数倍した値と、上記オフセット値割り当て手段において割り当てられたオフセット値と、上記初期値とを加えた値を算出し、当該加算値が上記計数手段の計数値と等しくなった場合に、当該加算値に対応するアナログ信号の変換のタイミングを通知するタイミング信号を生成するタイミング信号生成手段と、上記クロック信号に同期して、入力されるアナログ信号をデジタル信号へ変換する処理を開始し、当該変換処理の開始から所定の変換時間を経て、変換結果のデジタル信号を出力する変換手段と、上記タイミング信号生成手段において生成されたタイミング信号に同期して、当該タイミング信号に対応するアナログ信号を上記変換手段に入力するアナログ信号入力手段と、上記タイミング信号生成手段において生成されたタイミング信号を、上記変換時間に応じた時間だけ遅延させる遅延手段と、上記遅延手段において遅延されたタイミング信号に同期して、上記変換手段において変換されたデジタル信号を対応するアナログ信号ごとに保持する信号保持手段とを有する。
【０００９】
本発明のアナログ−デジタル変換装置によれば、計数手段において、入力されるクロック信号のサイクルが所定の初期値から計数され、この計数値が所定の値に達した場合、この計数値を初期値に戻して、クロック信号サイクルの計数が反復される。
オフセット値割り当て手段では、それぞれのアナログ信号に対し、その変換周期に対応するクロック信号のサイクル数よりも小さいゼロまたは正の整数のオフセット値であって、互いに異なる値のオフセット値が割り当てられる。
タイミング信号生成手段では、それぞれのアナログ信号に対して、その変換周期に対応するクロック信号のサイクル数を整数倍した値と、オフセット値割り当て手段において割り当てられたオフセット値と、計数手段の初期値とを加えた値が算出され、この加算値が計数手段の計数値と等しくなった場合に、この加算値に対応するアナログ信号の変換のタイミングを通知するタイミング信号が生成される。
タイミング信号生成手段においてタイミング信号が生成されると、アナログ信号入力手段によって、この生成されたタイミング信号に同期して、このタイミング信号に対応するアナログ信号が変換手段に入力される。
変換手段では、クロック信号に同期して、アナログ信号入力手段から入力されるアナログ信号をデジタル信号へ変換する処理が開始され、この変換処理の開始から所定の変換時間を経て、変換結果のデジタル信号が出力される。
また遅延手段では、タイミング信号生成手段において生成されたタイミング信号が、変換手段の変換時間に応じた時間だけ遅延され、この遅延されたタイミング信号に同期して、変換手段において変換されたデジタル信号が、対応するアナログ信号ごとに信号保持手段によって保持される。
【００１０】
好適には、オフセット値割り当て手段は、入力される複数のアナログ信号のオフセット値を全て奇数に割り当てるか、または、全て偶数に割り当てる。
【００１１】
また、計数手段において計数が反復される１周期におけるクロック信号のサイクル数と、この１周期におけるそれぞれのアナログ信号の変換回数とに基づいて、それぞれのアナログ信号の変換周期をクロック信号のサイクル数として設定する変換周期設定手段を含んでも良い。
この変換周期設定手段は、それぞれのアナログ信号の変換周期を、正の整数のべき乗値に設定しても良い。
【００１２】
また、それぞれのアナログ信号の変換回数を合計した値が、計数手段において計数が反復される１周期におけるクロック信号のサイクル数の半分よりも大きい場合、入力される複数のアナログ信号の変換が不能であると判定する判定手段を含んでも良い。
【００１３】
【発明の実施の形態】
本発明の３つの実施形態について説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るアナログ−デジタル変換装置の構成の一例を示すブロック図である。
図１に示すアナログ−デジタル変換装置（以降、Ａ／Ｄ変換装置と表記する）１００は、ｎ個（ｎは１より大きい任意の整数を示す）のスイッチＳＷ１〜ＳＷｎと、ｎ個のレジスタＲＥＧ１〜ＲＥＧｎと、タイミング制御部１と、変換部２とを有する。
スイッチＳＷ１〜ＳＷｎを含むユニットは、本発明のアナログ信号入力手段の一実施形態である。
レジスタＲＥＧ１〜ＲＥＧｎを含むユニットは、本発明の信号保持手段の一実施形態である。
変換部２は、本発明の変換手段の一実施形態である。
【００１４】
スイッチＳＷｋ（ｋは１≦ｋ≦ｎを満たす整数を示す）は、一方の端子にアナログ信号ＩＮｋが入力され、他方の端子が変換部２のアナログ信号入力端子に接続されており、タイミング制御部１から出力される入力タイミング信号ＡＩｋに応じて、オン状態またはオフ状態になる。ここでは例として、入力タイミング信号ＡＩｋがハイレベルの場合にオン状態になり、ローレベルの場合にオフ状態になるものとする。スイッチＳＷｋがオン状態になった場合、一方の端子に受けたアナログ信号ＩＮｋが変換部２へ入力される。
【００１５】
レジスタＲＥＧｋは、変換部２から出力される変換結果のデジタル信号ＣＮＶを入力し、タイミング制御部１から出力される出力タイミング信号ＤＯｋがハイレベルの場合に、入力したデジタル信号ＣＮＶをクロック信号ＣＬＫに同期して保持し、保持したデジタル信号をアナログ信号ＩＮｋに対応したデジタル信号ＯＵＴｋとして出力する。
【００１６】
変換部２は、クロック信号ＣＬＫに同期して、スイッチＳＷ１〜ＳＷｎから入力されるアナログ信号をデジタル信号へ変換する処理を開始する。そして、この変換処理の開始から所定の変換時間を経て、変換結果のデジタル信号ＣＯＮＶを出力する。
【００１７】
タイミング制御部１は、アナログ信号ＩＮ１〜ＩＮｎの変換周期Ａ１〜Ａｎ、および、アナログ信号ＩＮ１〜ＩＮｎの一連のＡ／Ｄ変換処理を反復して実行する際の単位となる実行周期ＥＣを、たとえばクロック信号ＣＬＫのサイクル数として入力する。そして、入力した変換周期Ａ１〜Ａｎおよび実行周期ＥＣに基づいて、入力タイミング信号ＡＩ１〜ＡＩｎおよび出力タイミング信号ＤＯ１〜ＤＯｎを生成する。
【００１８】
図２は、本発明の第１の実施形態に係るタイミング制御部１の構成の一例を示すブロック図である。
図２に示すタイミング制御部１は、カウンタ１１と、オフセット値割り当て部１２と、タイミング信号生成部１３と、遅延部１４とを有する。
カウンタ１１は、本発明の計数手段の一実施形態である。
オフセット値割り当て部１２は、本発明のオフセット値割り当て手段の一実施形態である。
タイミング信号生成部１３は、本発明のタイミング信号生成手段の一実施形態である。
遅延部１４は、本発明の遅延手段の一実施形態である。
【００１９】
カウンタ１１は、所定の初期値、たとえば値‘０’からクロック信号ＣＬＫのサイクルを計数し、この計数値ＰＣが所定の値、たとえば、実行周期ＥＣから値‘１’を引いた値に達した場合、計数値ＰＣを初期値‘０’へ戻して、クロック信号サイクルの計数を反復する。
【００２０】
オフセット値割り当て部１２は、アナログ信号ＩＮｋに対し、その変換周期Ａｋのサイクル数よりも小さいゼロまたは正の整数のオフセット値Ｂｋであって、他のアナログ信号とは異なる値のオフセット値Ｂｋを割り当てる。したがって、オフセット値Ｂ１〜Ｂｎは全て異なった値になる。
【００２１】
タイミング信号生成部１３は、アナログ信号ＩＮｋに対して、変換周期Ａｋを整数倍した値と、オフセット値割り当て部１２において割り当てられたオフセット値Ｂｋと、カウンタの初期値‘０’とを加えた値Ｙｋを算出する。この加算値Ｙｋは、次式のように表される。
【００２２】
【数１】
Ｙｋ＝Ａｋ×ｉ＋Ｂｋ  …（１）
【００２３】
ただし式（１）において、整数ｉは、０≦（Ａｋ×ｉ）≦ＥＣを満たす。
タイミング信号生成部１３は、この加算値Ｙｋがカウンタ１１の計数値ＰＣと等しくなった場合に入力タイミング信号ＡＩｋをハイレベルに設定し、それ以外の場合に入力タイミング信号ＡＩｋをローレベルに設定する。
【００２４】
遅延部１４は、タイミング信号生成部１３において生成された入力タイミング信号ＡＩ１〜ＡＩｎを、変換部２の変換時間に応じた時間だけそれぞれ遅延させ、この遅延信号を出力タイミング信号ＤＯ１〜ＤＯｎとして出力する。たとえば、変換部２における変換処理のサイクル数だけ入力タイミング信号ＡＩ１〜ＡＩｎを遅延させて出力するシフトレジスタによって構成される。
【００２５】
ここで、上述した構成を有する図１のＡ／Ｄ変換装置１００の動作を具体的に説明する。
理解を容易にするために、以下の説明では、ｎ＝４、すなわちＡ／Ｄ変換装置１００が４つのアナログ信号（ＩＮ１〜ＩＮ４）の入力チャネルを有するものとする。
また、アナログ信号ＩＮ１〜ＩＮ４の変換周期Ａ１〜Ａ４として、
Ａ１…６４サイクル、
Ａ２…６４サイクル、
Ａ３…８サイクル、
Ａ４…３２サイクル、
がオフセット値割り当て部１２およびタイミング信号生成部１３に設定され、実行周期ＥＣとして、
ＥＣ…６４サイクル、
がカウンタ１１に設定されるものとする。
【００２６】
実行周期ＥＣは、たとえば、ＤＳＰに対するプログラムの命令サイクル数に相当し、変換周期Ａ１〜Ａ４は、プログラムの実行に伴って処理されるアナログ信号ＩＮ１〜ＩＮ４のサンプリング間隔に相当する。
上述した設定例では、プログラムが実行される度に、アナログ信号ＩＮ１およびＩＮ２は１回、アナログ信号ＩＮ３は８回、アナログ信号ＩＮ４は２回のサンプリングが行われことになる。
また、クロック信号ＣＬＫの周波数を５．６４４８ＭＨｚとすると、プログラムの実行周波数は８８．２ｋＨｚとなり、アナログ信号ＩＮ１およびＩＮ２のサンプリング周波数は８８．２ｋＨｚ、アナログ信号ＩＮ３のサンプリング周波数は７０５．６ｋＨｚ、アナログ信号ＩＮ４のサンプリング周波数は１７６．４ｋＨｚとなる。
【００２７】
変換周期Ａ１〜Ａ４のうち、最もサイクル数の小さいものは変換周期Ａ３の８サイクルなので、オフセット値割り当て部１２において割り当て可能なオフセット値は、値‘８’よりも小さい正の整数である‘０’〜‘７’の８つである。ここでは、オフセット値Ｂ１〜Ｂ４として、
Ｂ１…‘２’、
Ｂ２…‘６’、
Ｂ３…‘０’、
Ｂ４…‘４’、
が割り当てられるものとする。
【００２８】
したがって、以上の変換周期Ａ１〜Ａ４およびオフセット値Ｂ１〜Ｂ４を式（１）に代入することにより、アナログ信号ＩＮ１〜ＩＮ４に対応するタイミング信号生成部１３の加算値Ｙ１〜Ｙ４は、次式のように表される。
【００２９】
【数２】
Ｙ１＝６４×ｉ１＋２  …（２）
Ｙ２＝６４×ｉ２＋６  …（３）
Ｙ３＝８×ｉ３＋０  …（４）
Ｙ４＝３２×ｉ４＋４  …（５）
【００３０】
式（２）および式（３）において、整数ｉ１および整数ｉ２には値‘０’が代入される。
式（４）において、整数ｉ３には値‘０’〜値‘７’の８つの整数が代入される。
式（５）において、整数ｉ４には値‘０’および値‘１’の２つの整数が代入される。
これらの整数を各式に代入すると、加算値Ｙ１として値‘２’が、加算値Ｙ２として値‘６’が、加算値Ｙ３として値‘０’、値‘８’、値‘１６’、値‘３２’、値‘４０’、値‘４８’および値‘５６’が、加算値Ｙ４として値‘４’および値‘３６’がそれぞれ算出される。
【００３１】
図３は、タイミング制御部１から出力される入力タイミング信号ＡＩ１〜ＡＩ４、変換部２から出力されるデジタル信号ＣＮＶ、およびクロック信号ＣＬＫのタイミング関係を示すタイミングチャートである。
実行周期ＥＣは６４サイクルなので、カウンタ１１の計数値ＰＣは、クロック信号ＣＬＫ（図３Ａ）の６４サイクルごとに、初期値‘０’から値‘６３’まで変化する。
【００３２】
計数値ＰＣが値‘０’の場合、計数値ＰＣは加算値Ｙ３の１つと等しくなるので、タイミング信号生成部１３から出力される入力タイミング信号ＡＩ３がローレベルからハイレベルに変化する（図３Ｄ）。これを受けて、スイッチＳＷ３がオン状態になり、アナログ信号ＩＮ３が変換部２へ入力される。変換部２では、クロック信号ＣＬＫの立下りに同期して、入力されたアナログ信号ＩＮ３に対する変換処理が開始される。そして、図３の例では、クロック信号ＣＬＫの３サイクル後、すなわち計数値ＰＣが値‘３’の時点で、アナログ信号ＩＮ３に対応するデジタル信号ＣＮＶが変換部２から出力される（図３Ｆ）。一方、遅延部１４の遅延時間は、変換部２の変換処理時間に合わせて３サイクルに設定されているので、入力タイミング信号ＡＩ３に対応する出力タイミング信号ＤＯ３は、計数値ＰＣが値‘３’の時点でハイレベルになる。この出力タイミング信号ＤＯ３を受けてレジスタＲＥＧ３が有効状態となり、クロック信号ＣＬＫの立ち上がりに同期して、アナログ信号ＩＮ３に対応するデジタル信号ＣＮＶがレジスタＲＥＧ３に保持される。
このように、計数値ＰＣが値‘０’となるタイミングでは、アナログ信号ＩＮ３が変換部２に入力され、変換結果がレジスタＲＥＧ３に保持される。同様に、計数値ＰＣが値‘８’、値‘１６’、値‘３２’、値‘４０’、値‘４８’および値‘５６’となるタイミングにおいても、アナログ信号ＩＮ３が変換部２に入力され、変換結果がレジスタＲＥＧ３に保持される。アナログ信号ＩＮ３のデジタル変換はクロック信号ＣＬＫの８サイクルごとに行われ、６４サイクルの実行周期ＥＣにおいては８回のデジタル変換が行われる。
【００３３】
計数値ＰＣが値‘２’の場合、計数値ＰＣは加算値Ｙ１と等しくなるので、タイミング信号生成部１３から出力される入力タイミング信号ＡＩ１がハイレベルになる（図３Ｂ）。これにより、スイッチＳＷ１がオン状態になり、アナログ信号ＩＮ１が変換部２へ入力され、変換部２においてアナログ信号ＩＮ１に対する変換処理が開始される。変換開始から３サイクル経過した後、計数値ＰＣが値‘５’の時点で、アナログ信号ＩＮ１に対応するデジタル信号ＣＮＶがレジスタＲＥＧ１に保持される。
このように、計数値ＰＣが値‘２’となるタイミングでは、アナログ信号ＩＮ１が変換部２に入力され、変換結果がレジスタＲＥＧ１に保持される。アナログ信号ＩＮ１のデジタル変換はクロック信号ＣＬＫの６４サイクルごとに行われ、実行周期ＥＣにおいて１回のデジタル変換が行われる。
【００３４】
計数値ＰＣが値‘４’の場合、計数値ＰＣは加算値Ｙ４の１つと等しくなるので、タイミング信号生成部１３から出力される入力タイミング信号ＡＩ４がハイレベルになる（図３Ｅ）。これにより、スイッチＳＷ４がオン状態になり、アナログ信号ＩＮ４が変換部２へ入力され、変換部２においてアナログ信号ＩＮ４に対する変換処理が開始される。変換開始から３サイクル経過した後、計数値ＰＣが値‘７’の時点で、アナログ信号ＩＮ４に対応するデジタル信号ＣＮＶがレジスタＲＥＧ４に保持される。
このように、計数値ＰＣが値‘４’となるタイミングでは、アナログ信号ＩＮ４が変換部２に入力され、変換結果がレジスタＲＥＧ４に保持される。同様に、計数値ＰＣが値‘３６’となるタイミングにおいても、アナログ信号ＩＮ４が変換部２に入力され、変換結果がレジスタＲＥＧ４に保持される。アナログ信号ＩＮ４のデジタル変換はクロック信号ＣＬＫの３２サイクルごとに行われ、実行周期ＥＣにおいては２回のデジタル変換が行われる。
【００３５】
計数値ＰＣが値‘６’の場合、計数値ＰＣは加算値Ｙ２と等しくなるので、タイミング信号生成部１３から出力される入力タイミング信号ＡＩ２がハイレベルになる（図３Ｃ）。これにより、スイッチＳＷ２がオン状態になり、アナログ信号ＩＮ２が変換部２へ入力され、変換部２においてアナログ信号ＩＮ２に対する変換処理が開始される。変換開始から３サイクル経過した後、計数値ＰＣが値‘９’の時点で、アナログ信号ＩＮ２に対応するデジタル信号ＣＮＶがレジスタＲＥＧ２に保持される。
このように、計数値ＰＣが値‘６’となるタイミングでは、アナログ信号ＩＮ２が変換部２に入力され、変換結果がレジスタＲＥＧ２に保持される。アナログ信号ＩＮ２のデジタル変換はクロック信号ＣＬＫの６４サイクルごとに行われ、実行周期ＥＣにおいては１回の変換が行われる。
【００３６】
以上説明したように、図１に示すＡ／Ｄ変換装置１００によれば、単一のＡ／Ｄ変換装置を用いながら複数のアナログ信号を並行してデジタル信号に変換できるので、アナログ信号の入力チャンネルごとにＡ／Ｄ変換装置を設ける場合と比べて、回路のレイアウト面積を縮小させることができるとともに、消費電力を低減させることができる。
【００３７】
また、与えられた変換周期Ａ１〜Ａｎと実行周期ＥＣとを用いて、アナログ信号ＩＮ１〜ＩＮｎを変換部２へ入力するタイミングや、変換部２から出力されるデジタル信号ＣＮＶをレジスタＲＥＧ１〜ＲＥＧｎに保持させるタイミングが自動的に決定されるので、これらのタイミングがアナログ信号の入力チャンネルごとに固定されてしまう場合と比べて、汎用性を高めることができる。たとえば、このＡ／Ｄ変換装置を利用するＤＳＰなどのプログラム上において、アナログ信号ＩＮ１〜ＩＮｎの変換周期Ａ１〜Ａｎを任意に変更することができる。これをＣＤなどの光磁気ディスクの再生装置に応用すれば、再生速度などに応じて、Ａ／Ｄ変換装置の特定の入力チャンネルにおけるサンプリング周波数を変更することが可能になる。
【００３８】
また、上述の実施形態では、Ａ／Ｄ変換装置１００の全ての入力チャンネルを使用する例が示されているが、複数の入力チャンネルのうちの一部だけを使用し、他の入力チャンネルを使用不能にすることも可能である。たとえば、使用不能にしたい入力チャンネルｋに与えるアナログ信号の変換周期Ａｋとして所定のサイクル数（０サイクルなど）が設定された場合に、この入力チャンネルｋに対するオフセット値割り当て部１２のオフセット値割り当てを停止させ、さらに、この入力チャンネルｋに対するタイミング信号生成部１３の入力タイミング信号ＡＩｋをローレベルに固定させれば良い。
【００３９】
なお、アナログ信号ＩＮ１〜ＩＮｎの変換周期Ａ１〜Ａｎとして与えるクロック信号ＣＬＫのサイクル数には任意の正の整数を与えることができるが、条件によっては、タイミング信号生成部１３において算出される加算値Ｙ１〜Ｙｎの中に値の等しいものが出現する可能性もあるので、変換周期Ａ１〜Ａｎとしては、正の整数のべき乗値（たとえば２のべき乗値）を与えることが望ましい。
【００４０】
たとえば、変換周期Ａｐ（ｐは１≦ｐ≦ｎを満たす整数を示す）および変換周期Ａｑ（ｑは、ｑ≠ｐかつ１≦ｑ≦ｎを満たす整数を示す）が、正の整数Ｌ、ｍｐおよびｍｑを用いて、次式のように表されるものとする。
【００４１】
【数３】
Ａｐ＝Ｌｍｐ  …（６）
Ａｑ＝Ｌｍｑ  …（７）
【００４２】
加算値Ｙｐと加算値Ｙｑとが等しい場合、ゼロを含む正の整数ｉｐおよびｉｑを式（１）に適用することにより、次式が成立する。
【００４３】
【数４】
Ａｐ×ｉｐ＋Ｂｐ＝Ａｑ×ｉｑ＋Ｂｑ  …（８）
【００４４】
式（８）に式（６）および式（７）を代入して変形することにより、次式が得られる。
【００４５】
【数５】
Ａｐ×（ｉｐ−ｉｑ×Ｌｍｑ−ｍｐ）＝Ｂｑ−Ｂｐ
Ａｐ×｜ｉｐ−ｉｑ×Ｌｍｑ−ｍｐ｜＝｜Ｂｑ−Ｂｐ｜  …（９）
【００４６】
式（９）において、左辺の絶対値の項｜ｉｐ−ｉｑ×Ｌｍｑ−ｍｐ｜は、オフセット値Ｂｐとオフセット値Ｂｑとが互いに異なる値を有することから値‘０’にはならず、値‘１’以上の整数になる。このため、式（９）の左辺は変換周期Ａｐと等しいかこれより大きな値となる。
一方、オフセット値Ｂｐが変換周期Ａｐよりも小さいことから、右辺の絶対値｜Ｂｑ−Ｂｐ｜は変換周期Ａｐよりも小さくなる。
したがって、式（９）の等式は成立せず、加算値Ｙｐと加算値Ｙｑとが等しくなることはない。すなわち、変換周期Ａ１〜Ａｎとして正の整数のべき乗値を与えることによって、異なるアナログ信号が変換部２へ同時に入力されることを防止できる。
【００４７】
また、変換周期Ａ１〜Ａｎとして正の整数のべき乗値を与えた場合、オフセット値割り当て部１２はオフセット値Ｂ１〜Ｂｎを全て偶数値に設定するか、または全て奇数値に設定することが好ましい。これにより、加算値Ｙ１〜Ｙｎが全て偶数値、または全て奇数値になるので、スイッチＳＷ１〜ＳＷｎの何れかをオン状態からオフ状態へ切り換えた後で、他のスイッチをオフ状態からオン状態へ切り換えるまでに、最低でもクロック信号ＣＬＫの１サイクル以上の時間間隔を設けることが可能になり、２つ以上のスイッチが同時にオン状態となる事態を確実に防止できる。
【００４８】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態に係るアナログ−デジタル変換装置では、図１のアナログ−デジタル変換装置１００におけるタイミング制御部１が、たとえば次に述べるタイミング制御部１Ａに置き換えられる。
【００４９】
図４は、本発明の第２の実施形態に係るタイミング制御部１Ａの構成の一例を示すブロック図である。
図４に示すタイミング制御部１Ａは、図２に示すタイミング制御部１の構成に加えて、変換周期設定部１５を有する。
変換周期設定部１５は、本発明の変換周期設定手段の一実施形態である。
【００５０】
変換周期設定部１５は、カウンタ１１において計数が反復される実行周期ＥＣと、この実行周期ＥＣにおいてアナログ信号ＩＮ１〜ＩＮｎをデジタル変換させる回数Ｓ１〜Ｓｎとに基づいて、アナログ信号ＩＮ１〜ＩＮｎの変換周期Ａ１〜Ａｎを設定する。設定された値は、オフセット値割り当て部１２およびタイミング信号生成部１３に供給され、オフセット値の割り当てとタイミング信号の生成に用いられる。
変換周期Ａｋは、たとえば、次式によって算出することができる。
【００５１】
【数６】
Ａｋ＝ＥＣ／Ｓｋ  …（１０）
【００５２】
このような変換周期設定部１５を設けることで、たとえばアナログ−デジタル変換装置を利用するＤＳＰなどのプログラム上において、実行周期ＥＣと、この実行周期ＥＣにおけるアナログ信号ＩＮ１〜ＩＮｎの変換回数Ｓ１〜Ｓｎとを指定するだけで、変換周期Ａ１〜Ａｎを任意に変更することが可能になるので、ユーザの利便性を高めることができる。
【００５３】
また、変換周期設定部１５は、変換周期Ａ１〜Ａｎとして、正の整数のべき乗値を設定しても良い。たとえば、式（１０）で算出される変換周期Ａｋが２のべき乗値でない場合には、この算出値に最も値が近く、かつこの算出値より小さい２のべき乗値を変換周期Ａｋとして設定しても良い。これにより、式（９）を用いて説明したように、異なるアナログ信号が同時に変換部２へ入力されることを防止できる。また、実際の変換回数が、与えられた変換回数Ｓｋより少なくなってしまうことを防止できる。
【００５４】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態に係るアナログ−デジタル変換装置では、図１のアナログ−デジタル変換装置１００におけるタイミング制御部１が、たとえば次に述べるタイミング制御部１Ｂに置き換えられる。
【００５５】
図５は、本発明の第３の実施形態に係るタイミング制御部１Ｂの構成の一例を示すブロック図である。
図５に示すタイミング制御部１Ｂは、図４に示すタイミング制御部１Ａの構成に加えて、判定部１６を有する。
判定部１６は、本発明の判定手段の一実施形態である。
【００５６】
判定部１６は、アナログ信号ＩＮ１〜ＩＮｎの変換回数Ｓ１〜Ｓｎを合計した値が、実行周期ＥＣのサイクル数の半分よりも大きい場合に、アナログ信号ＩＮ１〜ＩＮｎの変換が不能であることを示す判定信号Ｓ１５を出力する。
【００５７】
変換回数Ｓ１〜Ｓｎの合計値は、実行周期ＥＣの間に変換部２において変換が行われる回数を示しており、この回数だけスイッチＳＷ１〜ＳＷｎによるアナログ信号Ｉ１〜Ｉｎの切り換えが行われる。この切り換えが実行周期ＥＣのサイクル数の半分よりも大きくなると、信号の切り換えが隣接したクロック・サイクルで行われることになり、切り換えの過渡時において、２つ以上のスイッチが同時にオン状態になる可能性が生じる。
したがって、このような判定部１６を設けることにより、２つ以上のスイッチが同時にオン状態になる不適切な設定が変換回数Ｓ１〜Ｓｎや実行周期ＥＣに対して行われていることを事前に把握することが可能になる。また、これによってもたらされる不具合、たとえば変換結果として得られるデジタル信号の精度の低下や、スイッチを介して流れる電流による素子の劣化を回避することが可能になる。
【００５８】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した実施形態において例として示した入力チャンネルの数や、サイクル数、信号の論理レベル（ハイレベル、ローレベル）などは、何れも説明上の都合で与えた一例に過ぎず、本発明はこれらの具体例に限定されない。
【００５９】
【発明の効果】
本発明によれば、回路規模や消費電力の増大を抑制しながら複数のアナログ信号を並行してデジタル信号に変換できるとともに、アナログ信号の入力チャンネル数や変換周期を変更することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアナログ−デジタル変換装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施形態に係るタイミング制御部の構成の一例を示すブロック図である。
【図３】図２に示すアナログ−デジタル変換装置のタイミング制御部から出力される入力タイミング信号、変換部から出力されるデジタル信号、およびクロック信号のタイミング関係を示すタイミングチャートである。
【図４】本発明の第２の実施形態に係るタイミング制御部の構成の一例を示すブロック図である。
【図５】本発明の第３の実施形態に係るタイミング制御部の構成の一例を示すブロック図である。
【符号の説明】
１，１Ａ，１Ｂ…タイミング制御部、２…変換部、１１…カウンタ、１２…オフセット値割り当て部、１３…タイミング信号生成部、１４…遅延部、１５…変換周期設定部、１６…判定部、ＳＷ１〜ＳＷｎ…スイッチ、ＲＥＧ１〜ＲＥＧｎ…レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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