(57)【要約】【課題】フィードバック遅延を抑えると共に、誤差量の誤検出を抑制して、十分なフィードバックループゲインを得ることができるようにする。【解決手段】ＰＲ波形発生器４００は、反復デコーダに含まれる複数のデコーダユニットのうち、最終段以外の所定のデコーダユニット、例えば初段のデコーダユニットに含まれている軟判定ビタビ検出器の出力をもとに、期待されるＰＲ波形及び当該ＰＲ波形の信頼性の高低を示す信頼性フラグＦを発生する。加算器４７２ｂは、上記期待されるＰＲ波形を参照用波形として、制御対象のフィードバック制御に必要な、ＰＲ等化後の波形の誤差量を算出する。乗算器４７２ｄは、少なくとも加算器４７２ｂの出力に信頼性フラグＦの状態を乗じることにより、誤差量の出力を当該フラグＦの状態に応じて制御する。【選択図】　　図５
2004139664.tif 000002
【特許請求の範囲】
【請求項１】
ＰＲＭＬ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ）検出を適用する信号処理デバイスにおいて、
ＰＲ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）等化後の波形データから反復復号により信号を検出する反復デコーダであって、軟判定値を出力する軟判定ビタビ検出器を含む多段接続された複数のデコーダユニットを備えた反復デコーダと、
前記複数のデコーダユニットのうち最終段以外の所定のデコーダユニットに含まれている前記軟判定ビタビ検出器の出力をもとに、所定の制御対象のフィードバック制御のための参照用波形データとして用いられる期待される再生波形データを発生する再生波形発生器と、
前記再生波形発生器により発生される再生波形データの信頼性の高低を示すフラグを、前記所定のデコーダユニットに含まれている前記軟判定ビタビ検出器の出力をもとに発生するフラグ発生器と、
前記再生波形発生器により発生される前記期待される再生波形データを前記参照用波形データとして、前記制御対象のフィードバック制御に必要な、前記ＰＲ等化後の波形データの誤差量を算出する誤差量算出器と、
前記誤差量の出力を前記フラグ発生器により発生される前記フラグの状態に応じて制御する誤差量出力制御器と
を具備することを特徴とする信号処理デバイス。
【請求項２】
前記所定のデコーダユニットが初段のデコーダユニットであることを特徴とする請求項１記載の信号処理デバイス。
【請求項３】
前記フラグ発生器は、
前記所定のデコーダユニットに含まれている前記軟判定ビタビ検出器の出力を絶対値に変換する絶対値変換器と、
前記絶対値変換器の出力と予め定められた閾値とを比較して、前記絶対値変換器の出力が前記閾値より大きいか否かを示す比較結果を出力する比較器と
を含み、前記比較器の比較結果に応じて前記フラグを発生することを特徴とする請求項１記載の信号処理デバイス。
【請求項４】
前記フラグ発生器は、
前記比較器の出力を１クロックの期間ずつ順次遅延することにより、当該比較器の出力を１乃至ｎ−１クロックの期間（ｎは、前記ＰＲ等化波形データの影響が及ぶ範囲のクロック数を示す）遅延して出力する遅延回路と、
前記フラグの状態を設定するフラグ設定器であって、前記比較器の出力及び前記遅延回路による前記１乃至ｎ−１クロック期間の各遅延出力の少なくとも１つにより前記絶対値変換器の出力が前記閾値より小さいことが示されている場合に、前記フラグを前記再生波形発生器により発生される再生波形データの信頼性が低いことを示す状態に設定するフラグ設定器と
を含むことを特徴とする請求項３記載の信号処理デバイス。
【請求項５】
前記再生波形発生器は、前記所定のデコーダユニットに含まれている前記軟判定ビタビ検出器の出力を当該出力の正負に応じて２値化する硬判定器を含み、前記硬判定器の出力と予め定められたＰＲ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）波形データとの畳み込み積分により、前記期待される再生波形データを発生することを特徴とする請求項１記載の信号処理デバイス。
【請求項６】
前記誤差量出力制御器は、前記フラグ発生器により発生される前記フラグにより前記再生波形データの信頼性が低いことが示されている期間、出力する誤差量を前記誤差量算出器の算出結果より少ない値にすることを特徴とする請求項１記載の信号処理デバイス。
【請求項７】
前記誤差量出力制御器は、前記フラグ発生器により発生される前記フラグにより前記再生波形データの信頼性が低いことが示されている期間、出力する誤差量を前記誤差量算出器の算出結果に無関係に０にすることを特徴とする請求項１記載の信号処理デバイス。
【請求項８】
信号振幅、信号オフセット、信号波形の非対称性、タイミングリカバリ、及び波形等化特性のうちの少なくとも１つを前記所定の制御対象として、当該少なくとも１つに対応して、前記再生波形発生器、前記フラグ発生器、前記誤差量算出器及び誤差量出力制御器の組が設けられており、当該少なくとも１つが、対応する前記フラグ発生器により発生されるフラグの状態に応じて前記誤差量出力制御器により出力される誤差量をもとにフィードバック制御されることを特徴とする請求項６記載の信号処理デバイス。
【請求項９】
前記軟判定ビタビ検出器は、軟判定値として事後確率の対数比である対数尤度比を計算するソフトアウトプットビタビアルゴリズム（ＳＯＶＡ）を用いることを特徴とする請求項１記載の信号処理デバイス。
【請求項１０】
請求項１乃至９のいずれか１つに記載の信号処理デバイスを備えたディスク記憶装置。
【請求項１１】
ＰＲＭＬ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ）検出を適用するディスク記憶装置におけるフィードバック制御のための信号処理方法であって、
ＰＲ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）等化後の波形データから反復復号により信号を検出する反復デコーダに含まれる複数のデコーダユニットのうち、最終段以外の所定のデコーダユニットに含まれている尤度情報としての軟判定値を出力する軟判定ビタビ検出器の出力をもとに、所定の制御対象のフィードバック制御のための参照用波形データとして用いられる期待される再生波形データ及び当該再生波形データの信頼性の高低を示すフラグを発生するステップと、
前記発生される期待される再生波形データを前記参照用波形データとして、前記制御対象のフィードバック制御に必要な、前記ＰＲ等化後の波形データの誤差量を算出するステップと、
前記誤差量の出力を前記発生されるフラグの状態に応じて制御するステップと
を具備することを特徴とするフィードバック制御のための信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体にディスクを用いたディスク記憶装置に係り、特に、反復デコーダ内の軟判定ビタビ検出器から出力される尤度情報としての軟判定値に基づくフィードバック制御に好適な、ＰＲＭＬ（ｐａｒｔｉａｌ　ｒｅｓｐｏｎｓｅ　ｍａｘｉｍｕｍ　ｌｉｋｅｌｉｈｏｏｄ）検出を適用する信号処理デバイス、同デバイスを備えたディスク記憶装置、及び同装置におけるフィードバック制御のための信号処理方法に関する。
【０００２】
【従来の技術】
磁気ディスク装置（ＨＤＤ）は、記録媒体にディスクを用いたディスク記憶装置として知られている。近年の磁気ディスク装置の信号処理デバイスでは、ＰＲＭＬ検出と呼ばれるデジタル信号処理が適用されている（例えば、特許文献１または２参照）。この特許文献１または２に記載の信号処理デバイスにおいて、書き込みデータは、チャネル記録符号であるＲＬＬ（ｒｕｎ　ｌｅｎｇｔｈ　ｌｉｍｉｔｅｄ）コードに符号化される。符号化されたデータは、記録波形のタイミングが補正された状態で、ディスクに記録される。
【０００３】
ディスクに記録されたデータは、ヘッドにより読み出され、リードアンプ（プリアンプ）で増幅される。増幅されたアナログ信号（リード信号）はＶＧＡ（Ｖａｒｉａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ）に入力される。ＶＧＡは、リード信号の信号振幅を一定に保つように制御される。ＶＧＡから出力されるリード信号は、アナログフィルタを介してＡ／Ｄコンバータに入力される。Ａ／Ｄコンバータは、リード信号を、サンプリングクロック（再生クロック）に同期して、量子化された離散時間サンプル値系列に変換する。
【０００４】
Ａ／Ｄコンバータによって量子化された信号のサンプル値系列は、デジタルＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタによってＰＲ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）等化の目標波形に等化される。このＰＲ等化された波形は、ビタビ検出器により、バイナリデータ（２値化データ）として検出される。２値化されたデータは、デコーダ（チャネル符号デコーダ）により、ディスクに書き込まれた時点のデータに復号される。
【０００５】
さて、信号処理デバイスでは、ＶＧＡのゲイン、Ａ／Ｄコンバータのサンプリングクロック（タイミングリカバリ）、更にはＦＩＲフィルタの適応制御等のためのフィードバック制御が行われる。このフィードバック制御については、上記特許文献１及び２だけでなく、例えば特許文献３にも記載されている。特許文献２に記載されたフィードバック制御では、ＦＩＲフィルタと等価なシステム（理想的なＰＲシステム）により、期待される（理想的な）ＰＲ波形が生成される。具体的には、ビタビ検出器の出力であるバイナリデータ（硬判定値）と、予め定められた応答波形（７，４，−４，−５，−２）との畳み込み積分により、期待されるＰＲ波形が生成される。この期待されるＰＲ波形を参照用ＰＲ波形として、ＦＩＲフィルタの出力、つまり実際のＰＲ波形（ＰＲ等化波形）と比較することで、フィードバック制御対象毎に誤差が検出される。そして、この制御対象毎に検出された誤差に基づいて当該制御対象がフィードバック制御される。
【０００６】
一方、最近の磁気ディスク装置では、当該ディスク装置の高記録密度化に伴うＳ／Ｎ比の低下を補うために、ターボ符号（ｔｕｒｂｏ　ｃｏｄｉｎｇ）、反復復号（ｉｔｅｒａｔｉｖｅ　ｄｅｃｏｄｉｎｇ）を用いた信号処理が適用されるようになってきている（例えば、非特許文献１乃至３、または特許文献４を参照）。反復復号のためのデコーダ（復号器）は反復デコーダと呼ばれている。この反復デコーダに設けられるビタビ検出器は軟判定ビタビ検出器（内符号デコーダ）と呼ばれる。軟判定ビタビ検出器は、通常のビタビ検出器とは異なり、バイナリデータ（硬判定値）ではなくて、軟判定値（外符号）を出力する。この軟判定値は、バイナリデータを構成する個々のビットの信頼性を示す尤度情報である。軟判定ビタビ検出器の出力は、デインターリーバを介して外符号デコーダに入力されて、再度デコードされる。反復デコーダでは、軟判定ビタビ検出器によるＰＲ等化波形（内符号）のデコード（検出）と外符号デコーダによる外符号のデコードとを反復することにより、エラーレートの改善を図っている。反復デコーダでは、この反復後の軟判定値をしきい値検出することで硬判定値（バイナリデータ）を出力する。
【０００７】
しかし、軟判定ビタビ検出器（内符号デコーダ）と外符号デコーダとの組による復号の反復は遅延量が多くなるため、高いスループットが要求されるディスク記憶装置では問題となる。そこで、ターボ符号、反復復号を適用する磁気ディスク装置では、非特許文献１及び特許文献４に記載されているように、パイプラインまたはカスケード構成の反復デコーダが適用される。
【０００８】
また、非特許文献１及び３には、反復デコーダに適用されるビタビアルゴリズム（ビタビ検出器）として、ＳＯＶＡ（Ｓｏｆｔ　Ｏｕｔｐｕｔ　Ｖｉｔｅｒｂｉ　Ａｌｇｏｒｉｔｈｍ（ソフトアウトプットビタビアルゴリズム））と呼ばれるビタビアルゴリズム（軟判定ビタビ検出器）が記載されている。このＳＯＶＡは、順方向の繰り返し（Ｆｏｒｗａｒｄ　Ｉｔｅｒａｔｉｏｎ）処理のみで、順方向の繰り返し毎の逆方向の繰り返し（Ｂａｃｋｗａｒｄ　Ｉｔｅｒａｔｉｏｎ）処理は不要である。このため、ＳＯＶＡは、近似計算の故に検出性能は劣るものの、大きなメモリ容量が不要で、遅延時間が短い。
【０００９】
【特許文献１】
米国特許第５，３４１，２４９号明細書（第２０欄、第２８欄、図４）
【００１０】
【特許文献２】
米国特許第６，２４９，３９８号明細書（第２欄、第６乃至第７欄、図２）
【００１１】
【特許文献３】
特開２００１−３４４９０３号公報（段落００４７、図２）
【００１２】
【特許文献４】
米国特許第６，１０８，３８８号明細書（第１０乃至第１１欄、図６及び図７）
【００１３】
【非特許文献１】
Ｊ．Ｈａｇｅｎａｕｅｒ，　外１名，　”Ａ　Ｖｉｔｅｒｂｉ　Ａｌｇｏｒｉｔｈｍ　ｗｉｔｈ　Ｓｏｆｔ−Ｄｅｃｉｓｉｏｎ　Ｏｕｔｐｕｔｓ　ａｎｄ　ｉｔｓ　Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｐｒｏｃ．　ｏｆ　ＩＥＥＥ　Ｇｌｏｂｅｃｏｍ，　１９８９，　ｐ．１６８０−１６８６
【００１４】
【非特許文献２】
Ｐ．Ｐａｋｚａｄ，　外２名，　”ＶＬＳＩ　Ａｒｃｈｉｔｅｃｔｕｒｅｓ　ｆｏｒ　Ｉｔｅｒａｔｉｖｅ　Ｄｅｃｏｄｅｒｓ　ｉｎ　Ｍａｇｎｅｔｉｃ　Ｒｅｃｏｒｄｉｎｇ　Ｃｈａｎｎｅｌｓ”，　ＩＥＥＥ　Ｔｒａｎｓ．　Ｍａｇｎ．，　Ｖｏｌ．３７，　Ｎｏ．２，　Ｍａｒｃｈ　２００１，　ｐ．７４８−７５１（特に図３）
【００１５】
【非特許文献３】
井坂元彦、外１名、「Ｓｈａｎｎｏｎ　限界への道標：　”ｐａｒａｌｌｅｌ　ｃｏｎｃａｔｅｎａｔｅｄ（Ｔｕｒｂｏ）　ｃｏｄｉｎｇ”，”Ｔｕｒｂｏ　（ｉｔｅｒａｔｉｖｅ）　ｄｅｃｏｄｉｎｇ”とその周辺」、信学技報、電子情報通信学会、１９９８年１２月、ＩＴ９８−５１、ｐ．７−１１
【００１６】
【発明が解決しようとする課題】
上記したように従来のディスク記憶装置では、ＶＧＡのゲイン、Ａ／Ｄコンバータのサンプリングクロック、更にはＦＩＲフィルタの適応制御等のためのフィードバック制御に必要な参照用のＰＲ波形が、ビタビ検出器の出力であるバイナリデータ（硬判定値）をもとに生成される。
【００１７】
一方、反復復号を適用するディスク記憶装置では、反復デコーダ（ターボデコーダ）内で、内符号デコーダとしての軟判定ビタビ検出器によるＰＲ等化波形のデコード（検出）と外符号デコーダによるデコードとを反復することで、エラーレートの改善を図っている。
【００１８】
したがって、反復復号を適用するディスク記憶装置において上述のフィードバック制御を行うには、参照用の波形データを作成するためのビタビ出力として、誤りの少ない反復後のビタビ出力、つまり反復デコーダの出力（硬判定値）を用いることが必要となる。しかし、反復デコーダの出力を用いることは、フィードバックの遅延が大きくなり過ぎるという問題がある。
【００１９】
本発明は上記事情を考慮してなされたものでその目的は、エラーの頻度は高いものの遅延量が少ない反復前または反復途中のビタビ出力を使用することにより、フィードバック遅延を抑え、しかも当該ビタビ出力をもとに生成される参照用の再生波形データの信頼性が低い場合でも、誤差量の誤検出を抑制して、十分なフィードバックループゲインが得られる、ＰＲＭＬ検出を適用する信号処理デバイス、同デバイスを備えたディスク記憶装置、及び同装置におけるフィードバック制御のための信号処理方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の１つの観点によれば、ＰＲＭＬ検出を適用する信号処理デバイスが提供される。この信号処理デバイスは、ＰＲ等化後の波形データから反復復号により信号を検出する反復デコーダであって、軟判定値を出力する軟判定ビタビ検出器を含む多段接続された複数のデコーダユニットを備えた反復デコーダと、上記複数のデコーダユニットのうち最終段以外の所定のデコーダユニットに含まれている軟判定ビタビ検出器の出力をもとに、所定の制御対象のフィードバック制御のための参照用波形データとして用いられる期待される再生波形データを発生する再生波形発生器と、この再生波形発生器により発生される再生波形データの信頼性の高低を示すフラグを、上記所定のデコーダユニットに含まれている軟判定ビタビ検出器の出力をもとに発生するフラグ発生器と、上記再生波形発生器により発生される上記期待される再生波形データを上記参照用波形データとして、上記制御対象のフィードバック制御に必要な、上記ＰＲ等化後の波形データの誤差量を算出する誤差量算出器と、上記誤差量の出力を上記フラグ発生器により発生されるフラグの状態に応じて制御する誤差量出力制御器とから構成される。
【００２１】
このような構成において、再生波形発生器は、最終段以外のデコーダユニットに含まれている軟判定ビタビ検出器の出力をもとに、期待される（理想的な）再生波形データを発生する。この期待される再生波形データは、フィードバック制御のための誤差量、即ちＰＲ等化後の波形データの誤差量を算出するのに必要な参照用波形データとして用いられる。一方、フラグ発生器は、上記期待される再生波形データの信頼性の高低を示すフラグを発生する。誤差量算出器は、このフラグの状態に応じて、誤差量の出力を制御する。
【００２２】
このように上記の構成においては、フィードバック制御のための誤差量の算出に必要な、期待される再生波形データ（参照用波形データ）の生成に、最終段以外のデコーダユニットに含まれている軟判定ビタビ検出器の出力、つまりエラーの頻度は高いものの遅延量が少ない軟判定ビタビ検出器の出力が利用される。これにより、反復復号を用いたディスク記憶装置の信号処理デバイスにおいても、フィードバックループの遅延量の増加を、バイナリデータ出力までの遅延量よりはるかに少ない、期待される再生波形データの生成に用いられる軟判定ビタビ検出器の出力までの遅延に抑え、フィードバックループ遅延の大幅な増加を避けることができる。ここで、最終段以外のデコーダユニットのうち、初段のデコーダユニットに含まれている軟判定ビタビ検出器を用いるならば、フィードバックループ遅延の増加を最小限に抑えることができる。
【００２３】
また上記の構成においては、上記期待される再生波形データの信頼性の高低を示すフラグが発生されて、当該フラグの状態に応じて、フィードバック制御に用いられる誤差量の出力が制御される。これにより、エラーの頻度が高い軟判定ビタビ検出器の出力を用いながら、誤差量の誤検出が抑制されてフィードバック制御信号の品質が向上するため、フィードバック制御が安定し、十分なフィードバックループゲインを得ることができる。
【００２４】
ここで、上記フラグ発生器に、上記所定のデコーダユニットに含まれている軟判定ビタビ検出器の出力を絶対値に変換する絶対値変換器と、この絶対値変換器の出力と予め定められた閾値とを比較して、当該絶対値変換器の出力が上記閾値より大きいか否かを示す比較結果を出力する比較器とを持たせ、この比較器の比較結果に応じて上記フラグを発生する構成とするとよい。
【００２５】
更に、上記フラグ発生器に、上記比較器の出力を１クロックの期間ずつ順次遅延することにより、当該比較器の出力を１乃至ｎ−１クロックの期間（ｎは、上記ＰＲ等化波形データの影響が及ぶ範囲のクロック数を示す）遅延して出力する遅延回路と、上記フラグの状態を設定するフラグ設定器であって、上記比較器の出力及び上記遅延回路による１乃至ｎ−１クロック期間の各遅延出力の少なくとも１つにより上記絶対値変換器の出力が上記閾値より小さいことが示されている場合に、上記フラグを上記再生波形発生器により発生される再生波形データの信頼性が低いことを示す状態に設定するフラグ設定器とを持たせるとよい。
【００２６】
また、上記再生波形発生器に、上記所定のデコーダユニットに含まれている軟判定ビタビ検出器の出力を当該出力の正負に応じて２値化する硬判定器を持たせ、当該硬判定器の出力と予め定められたＰＲ波形データとの畳み込み積分により、上記期待される再生波形データを発生する構成とするとよい。
【００２７】
このようにすると、軟判定ビタビ検出器の出力を利用しても、期待される再生波形データの信頼性の高低を示すフラグを僅かな回路を追加するだけで発生できる。また、軟判定ビタビ検出器の出力を利用しても、期待される再生波形データを僅かな回路を追加するだけで発生できる。即ち、僅かな回路を追加するだけで、軟判定ビタビ検出器の出力をフィードバック制御に利用できる。
【００２８】
また、上記誤差量出力制御器に、上記フラグ発生器により発生されるフラグにより上記再生波形データの信頼性が低いことが示されている期間、出力する誤差量を、０または、誤差量算出器の算出結果より少ない値にする制御機能を持たせるならば、信頼性の低い再生波形データ（参照用波形データ）を使用しないようにできることから、フィードバック制御信号の品質が一層向上し、フィードバック制御がより安定する。
【００２９】
また、上記軟判定ビタビ検出器として、軟判定値として事後確率の対数比である対数尤度比を計算するソフトアウトプットビタビアルゴリズム（ＳＯＶＡ）を適用する軟判定ビタビ検出器を用いるならば、計算量の増加を抑えつつも対数尤度比の良好な近似値を出力させることができるので、軟出力デコーダを利用したフィードバック制御を行う信号処理デバイスの規模を、正確な対数尤度比を計算するアルゴリズムに基づく軟出力デコーダを用いる場合に比べて小さくできる。
【００３０】
なお、信号処理デバイスに係る本発明は、当該信号処理デバイスを備えたディスク記憶装置に係る発明、更には当該ディスク記憶装置におけるフィードバック制御のための信号処理方法に係る発明としても成立する。
【００３１】
【発明の実施の形態】
以下、本発明を磁気ディスク装置に適用した実施の形態につき図面を参照して説明する。
図１は本発明の一実施形態に係る磁気ディスク装置（以下、ＨＤＤと称する）の構成を示すブロック図である。
【００３２】
図１において、ディスク（磁気ディスク媒体）１１は上側と下側の２つのディスク面を有している。ディスク１１の２つのディスク面の少なくとも一方のディスク面、例えば両方のディスク面は、データが磁気記録される記録面をなしている。ディスク１１の各記録面に対応してそれぞれヘッド（磁気ヘッド）１２が配置されている。ヘッド１２は、ディスク媒体１１へのデータ書き込み（データ記録）及びディスク媒体１１からのデータ読み出し（データ再生）に用いられる。なお、図１の構成では、単一枚のディスク１１を備えたＨＤＤを想定しているが、ディスク１１が複数枚スタックされたＨＤＤであっても構わない。
【００３３】
ディスク１１は図示せぬスピンドルモータにより高速に回転する。ヘッド１２はヘッド移動機構としてのアクチュエータ（キャリッジ）１３に取り付けられている。ヘッド１２は、アクチュエータ１３の回動に従ってディスク１１の半径方向に移動される。これにより、ヘッド１２は、目標トラック上に位置付けられる。
【００３４】
ヘッド１２はヘッドアンプ回路を構成するヘッドＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）１６と接続されている。ヘッドＩＣ１４はヘッド１２により読み出されたリード信号を増幅するリードアンプ（図示せず）、及びライトデータをライト電流に変換するライトアンプ（図示せず）を有する。ヘッドＩＣ１４は、リード／ライトＩＣ（リード／ライトチャネル）２０と接続されている。リード／ライトＩＣ２０は、リード信号に対するＡ／Ｄ（アナログ／デジタル）変換処理、ライトデータの符号化処理及びリードデータの復号化処理等の各種の信号処理を実行する信号処理デバイスである。
【００３５】
リード／ライトＩＣ２０は、ライトチャネル３０とリードチャネル４０とから構成される１チップのＩＣである。ライトチャネル３０は、ＲＬＬ符号エンコーダ（符号化器）３１、外符号エンコーダ３２、インターリーバ３３、書き込み補償器３４、及びライトドライバ３５を備えている。ＲＬＬ符号エンコーダ３１は、書き込みデータが転送される信号線１５に接続されている。一方、リードチャネル４０は、ＶＧＡ（Ｖａｒｉａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ）４１、アナログフィルタ４２、オフセット補正器４３、Ａ／Ｄ（アナログ／デジタル）コンバータ（ＡＤＣ）４４、適応等化器４５、反復デコーダ４６、ＡＧＣ制御器４７、オフセット制御器４８、及びタイミングリカバリ回路４９を備えている。
【００３６】
適応等化器４５は、デジタルＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタ４５１とＴＡＰ係数制御器４５２とから構成される。
【００３７】
反復デコーダ４６は、パイプライン（カスケード）接続された複数台、例えば３台のデコーダユニット４６０−１，４６０−２，４６０−３と、最終段のデコーダユニット４６０−３の出力に接続されたＲＬＬ符号デコーダ４６５とから構成される。デコーダユニット４６０−１，４６０−２は、それぞれ、軟判定ビタビ検出器４６１−１，４６１−２と、デインターリーバ４６２−１，４６２−２と、外符号デコーダ４６３−１，４６３−２と、インターリーバ４６４−１，４６４−２とから構成される。一方、デコーダユニット４６０−３は、軟判定ビタビ検出器４６１−３と、デインターリーバ４６２−３と、外符号デコーダ４６３−３とから構成される。
【００３８】
図１のＨＤＤにおいて、当該ＨＤＤを利用するパーソナルコンピュータ等のホストから転送される書き込みデータは、信号線２５を介してライトチャネル３０に入力される。この書き込みデータは、ライトチャネル３０内のＲＬＬ符号エンコーダ３１により、チャネル記録符号であるＲＬＬ（Ｒｕｎ　Ｌｅｎｇｔｈ　Ｌｉｍｉｔｅｄ）コードに符号化される。符号化されたデータは、更に外符号エンコーダ３２により符号化された後、インターリーバ３３によって並べ替えされる。符号に含まれる１の数は重みと呼ばれる。インターリーバ３３は、入力データである符号化されたデータ（入力符号系列）の並び替えにより、当該入力符号系列より大きな重みを持つ符号系列、つまり小さな重みの符号語数が少ない符号系列を出力する。書き込み補償器３４は、インターリーバ３３から出力される符号系列を対象に、記録波形のタイミングの補正を行う。このタイミング補正後の符号系列は、書き込みデータとして、ライトドライバ３４によりヘッドＩＣ１３に出力される。ヘッドＩＣ１３（内のライトアンプ）は、ライトドライバ３４から出力される書き込みデータをライト電流に変換してヘッド１２に出力する。これにより、ライト電流に対応する符号化されたデータがヘッド１２によりディスク１１に書き込まれる。
【００３９】
一方、ディスク１１に書き込まれたデータは、ヘッド１２により読み出され、ヘッドＩＣ１３により増幅される。増幅されたアナログ信号（リード信号）は、リードチャネル４０内のＶＧＡ４１に入力される。ＶＧＡ４１は、読み出し位置の内外周差、ヘッド１２の浮上量変動、及び書き込み条件の変動等に起因する、リード信号の振幅値の変動を抑えて、信号振幅を一定に保つように、ＡＧＣ制御器４７によりフィードバック制御される。
【００４０】
ＶＧＡから出力されるリード信号は、アナログフィルタ４２に入力される。アナログフィルタ４２は、リード信号をＡ／Ｄコンバータ４４で量子化する前の処理に用いられる。アナログフィルタ４２は、リード信号のノイズ帯域を制限し、且つ量子化歪を抑圧するためのローパスフィルタである。アナログフィルタ４２から出力されるリード信号はオフセット補正器４３に入力される。オフセット補正器４３に入力される信号は、一般にオフセットを持ち、ゼロレベル（中心レベル）がずれている。このオフセットの要因には、リード信号の低域成分が抑圧されることによるベースラインのシフト、或いはヘッドＩＣ１４、ＶＧＡ４１、アナログフィルタ４２、オフセット補正器４３及びＡ／Ｄコンバータ４４等の回路自体のゼロレベルのずれ等がある。オフセット補正器４３は、オフセット制御器４８のフィードバック制御により、入力信号のゼロレベルを補正する。
【００４１】
オフセット補正器４３から出力される信号はＡ／Ｄコンバータ４４に入力される。Ａ／Ｄコンバータ４４は、入力信号（リード信号）を、タイミングリカバリ回路４９から供給されるサンプリングクロック（再生クロック）ＡＤＣ＿ＣＬＫに同期して、量子化された離散時間サンプル値系列に変換する。この信号のサンプリング（量子化）に用いられるサンプリングクロックＡＤＣ＿ＣＬＫは、ディスク１１に書き込まれたデータのクロック（チャネルクロック）に、タイミングリカバリ回路４９によって同期化されている。
【００４２】
Ａ／Ｄコンバータ４４によって量子化されたリード信号のサンプル値系列は、適応等化器４５内のデジタルＦＩＲフィルタ４５１によってＰＲ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）等化の目標波形に等化される。ＦＩＲフィルタ４５１は、適応等化方式を適用しており、ＴＡＰ係数制御器４５２のフィードバック制御により、波形の特性に応じてダイナミックにタップ係数を更新することが可能である。
【００４３】
ＦＩＲフィルタ４５１によりＰＲ等化された波形は、反復デコーダ４６に入力される。反復デコーダ４６は、ＦＩＲフィルタ４５１の出力を以下に述べるように反復復号して、ディスク１１に書き込まれた時点のデータに復号する。
【００４４】
まず、ＦＩＲフィルタ４５１によりＰＲ等化された波形は、反復デコーダ４６内の初段のデコーダユニット４６０−１に設けられた軟判定ビタビ検出器４６１−１に入力される。軟判定ビタビ検出器４６１−１は、最大事後確率復号を適用することにより、入力ＰＲ等化波形（＝内符号）から、目的とする情報系列（バイナリデータ）の個々のシンボル（ビット）に関し、事後確率の対数比である対数尤度比を計算して軟判定値として出力する。この軟判定値は、対応するシンボル（ビット）の信頼性を示す尤度情報である。
【００４５】
以下、軟判定ビタビ検出器４６１−１による軟判定値出力について、反復復号を適用しないビタビ検出器（以下、硬判定ビタビ検出器と称する）による硬判定値出力と比較して説明する。
【００４６】
まず、
符号化レート　Ｋ／Ｎ
情報系列　　ｕｋ　＝　（ｕ１，ｕ２，…，ｕｋ，…，ｕＫ）　：　ｕｋ　＝　｛＋１，−１｝
符号化系列　ｘｋ　＝　（ｘ１，ｘ２，…，ｘｋ，…ｘＮ）　：　ｘｋ　＝　｛＋１，−１｝
受信系列　　ｙｋ　＝　（ｙ１，ｙ２，…，ｙＮ）
とする。
【００４７】
ここで、Ｐ（ｙ｜ｘｊ）　（ｊは　１≦ｊ≦２Ｋ　を満足する整数）が最大となるｕを情報系列として推定する復号方式は、最尤復号と呼ばれる。この最尤復号は、ブロック誤り確率を最小化することから、最適な復号法である。硬判定ビタビ検出器は、最尤復号（最尤判定）にビタビアルゴリズムを用いた最尤デコーダ（ビタビデコーダ）である。この硬判定ビタビ検出器の出力は　ｕ＝｛＋１，−１｝となり、バイナリである。
【００４８】
これに対して、反復復号に使用される軟判定ビタビ検出器４６１−１は、シンボル誤り率を最小とする最大事後確率復号法を適用する。最大事後確率復号法では、各情報シンボル　ｕｋ　（ｋは　１≦ｋ≦Ｋ　を満足する整数）についてＰ（ｕｋ｜ｙ）　を最大にする　ｕｋ　が復号結果として出力される。そのために、軟判定ビタビ検出器４６１−１は、事後確率Ｐ（ｕｋ｜ｙ）　の対数尤度比
Ｌ（ｕｋ｜ｙ）　＝　ｌｎ　｛Ｐ（ｕｋ＝＋１｜ｙ）　／Ｐ（ｕｋ＝−１｜ｙ）　｝
を計算する。
【００４９】
軟判定ビタビ検出器４６１−１は、Ｌ（ｕｋ｜ｙ）＞　０　ならば　ｕｋ　＝　＋１，　Ｌ（ｕｋ｜ｙ）＜０ならば　ｕｋ　＝　−１　と、ｕｋ　を推定する。Ｌ（ｕｋ｜ｙ）　＝　０　は、どちらと判定しても同じ確率になる。即ち、信頼性が最も低い。
【００５０】
このように、軟判定ビタビ検出器４６１−１は、最大事後確率復号における対数尤度比の計算に近似式を用いており、復号判定値だけでなく、近似された対数尤度比を軟出力値（信頼性を示す軟判定値）として出力する。この軟判定ビタビ検出器４６１−１は、軟出力値（対数尤度比）を算出するアルゴリズムに、先に挙げた非特許文献１に記載されているＳＯＶＡ（Ｓｏｆｔ　Ｏｕｔｐｕｔ　Ｖｉｔｅｒｂｉ　Ａｌｇｏｒｉｔｈｍ）と呼ばれるビタビアルゴリズムを適用している。デコーダユニット４６０−２，４６０−３内の軟判定ビタビ検出器４６１−２，４６１−３においても、上述のデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１と同様の動作が行われる。
【００５１】
さて、デコーダユニット４６０−１において、軟判定ビタビ検出器４６１−１の出力（軟判定値）は、ライトチャネル３０側でインタリーブされた符号を元に戻すためのデインターリーバ４６２−１を介して外符号デコーダ４６３−１に入力される。外符号デコーダ４６３−１　　　　　は軟入力軟出力デコーダである。本実施形態において外符号デコーダ４６３−１は、軟判定ビタビ検出器４６１−１と同様の構成の軟判定ビタビ検出器で構成されている。しかし、外符号デコーダ４６３−１に、軟判定ビタビ検出器とは別の構成の軟入力軟出力デコーダを適用することも可能である。
【００５２】
反復デコーダ４６における反復復号では、復号複雑度が高く長い符号を、複雑度の小さい内符号デコーダとしての軟判定ビタビ検出器４６１−ｉ（ｉ＝１〜３）と外符号デコーダ４６３−ｉとで分解して復号する。この軟判定ビタビ検出器４６１−ｉによる復号と外符号デコーダ４６３−ｉによる復号との繰り返しによる相互作用によって、誤り特性を逐次的に向上させることが可能である。
【００５３】
デコーダユニット４６０−１内の外符号デコーダ４６３−１の出力は、インターリーバ４６４−１を介して、次段のデコーダユニット４６０−２に入力され、当該デコーダユニット４６０−２内で再び復号処理される。同様に、デコーダユニット４６０−２の出力は、最終段のデコーダユニット４６０−３に入力され、当該デコーダユニット４６０−３内で復号処理される。このように、反復デコーダ４６内のデコーダユニット４６０−１〜４６０−３で復号の反復を重ねることにより、エラーレートが改善される。デコーダユニット４６０−３の出力は、ＲＬＬ符号化されたバイナリデータであり、反復復号の最終硬判定値である。デコーダユニット４６０−３の出力はＲＬＬ符号デコーダ４６５に入力される。ＲＬＬ符号デコーダ４６５は、デコーダユニット４６０−３の出力であるＲＬＬ符号化されたバイナリデータ（反復復号の最終硬判定値）から、ディスク１１に書き込まれた時点のバイナリデータ、つまり書き込みデータに対応するバイナリデータを復号する。
【００５４】
ＶＧＡ４１のゲイン（によって可変される信号振幅）、オフセット補正器４３による補正（の対象となる信号オフセット）、Ａ／Ｄコンバータ４４で用いられるサンプリングクロックＡＤＣ＿ＣＬＫのタイミングリカバリ、及びＦＩＲフィルタ４５１の等化特性は、それぞれ、ＡＧＣ制御器４７、オフセット制御器４８、タイミングリカバリ回路４９、及びＴＡＰ係数制御器４５２によりフィードバック制御される。このフィードバック制御には、反復デコーダ４６内で生成される軟判定値が用いられる。ＡＧＣ制御器４７、オフセット制御器４８、タイミングリカバリ回路４９、及びＴＡＰ係数制御器４５２は、それぞれ、上記軟判定値をもとに期待されるＰＲ波形（参照用ＰＲ波形）を生成する後述するＰＲ波形発生器４００を含む。
【００５５】
本実施形態では、上記フィードバック制御に用いられる軟判定値として、反復デコーダ４６内の初段のデコーダユニット４６０−１に設けられた軟判定ビタビ検出器４６１−１の出力、つまり反復前のビタビ出力が利用される。なお、フィードバック制御に用いられる軟判定値として、デコーダユニット４６０−１以外のデコーダユニット、例えばデコーダユニット４６０−２に設けられた軟判定ビタビ検出器４６１−２の出力、つまり反復途中のビタビ出力を利用することも可能である。但し、最終段のデコーダユニット４６０−３内の軟判定ビタビ検出器４６１−３の出力の遅延量は、反復デコーダ４６の出力と同程度であり多いことから、フィードバック制御には不向きである。明らかなように、デコーダユニット４６０−１〜４６０−３内の各軟判定ビタビ検出器４６１−１〜４６１−３のうち、遅延が最小の軟判定ビタビ検出器４６１−１の出力を利用する場合、フィードバック制御の応答が最も速くなる。このように本実施形態では、反復デコーダ４６から出力される硬判定値（バイナリデータ）ではなくて、当該反復デコーダ４６内で生成される軟判定値をもとに、フィードバック制御されることに注意されたい。
【００５６】
図２はディスク１１に記録されるセクタデータのフォーマットの概略を示す。図２に示すように、１セクタのデータは、プリアンブル１１１、同期マーク（ＳＹＮＣ　Ｍａｒｋ）１１２、データバイト１１３及びポストアンブル１１４とから構成される。
【００５７】
図３はプリアンブル（プリアンブルパターン）１１１の一例を示す。図３に示されるプリアンブル１１１は、フィードバックループを高速に収束させるための単一周波数のパターンである。
【００５８】
同期マーク１１２は、プリアンブル１１１でビット同期の取れたデータのバイト同期を取るためのパターンである。データバイト１１３は、符号化（チャネル符号化）されたデータである。
【００５９】
さて、プリアンブル１１１は、一般にリード信号の高速引き込みに用いられる。このプリアンブル１１１は、図３に示したように単一周波数であることから、等化の必要がない。そこでプリアンブル１１１は、応答特性を高めるために、Ａ／Ｄコンバータ４４の出力から取り込まれて、フィードバックのための誤差量の検出に用いられる。
【００６０】
プリアンブル１１１は、チャネルクロック（データクロック）に同期してサンプリングされた状態では、図３において○印で示されるように、周期的に一定の値（例えば、＋１、＋１、−１、−１、＋１、＋１…）を取る。したがって、Ａ／Ｄコンバータ４４の出力から取り込まれるプリアンブルパターンを用いることで、フィードバックのための誤差を検出するための参照値を別に入力する必要がない。
【００６１】
これに対し、データバイト１１３、つまりチャネル符号化されたデータの部分の波形には規則性がない。したがって、この部分の波形から誤差を検出するには、比較のための参照値が必要になる。
【００６２】
図４はＡＧＣ制御器４７の構成を示すブロック図である。同図に示すように、ＡＧＣ制御器４７は、誤差（ゲインエラー）検出器４７１及び４７２と、アンプ（Ｇ）４７３及び４７４と、マルチプレクサ（ＭＵＸ）４７５と、積分器４７６と、Ｄ／Ａコンバータ（ＤＡＣ）４７７とから構成される。誤差検出器４７１は、プリアンブルパターンから、当該プリアンブルパターンの周期性を利用して振幅値の誤差を検出する。誤差検出器４７２は、チャネル符号化されたデータの部分から振幅値の誤差を検出する。ここでは誤差検出器４７２は、ＦＩＲフィルタ４５１の出力であるＰＲ等化された再生信号波形と反復デコーダ４６内の初段のデコーダユニット４６０−１に設けられた軟判定ビタビ検出器４６１−１の出力である軟判定値とをもとに、振幅値の誤差を検出する。誤差検出器４７１，４７２の出力（誤差信号）は、アンプ４７３，４７４を介してマルチプレクサ４７５に入力される。マルチプレクサ４７５は、プリアンブルパターンを使用して高速に引き込みを行う引き込みモードがモード信号Ｍにより指定されている場合には、アンプ４７３を介して入力される誤差検出器４７１からの誤差信号を選択する。またマルチプレクサ４７５は、チャネル符号化されたデータの部分の信号に追従させるトラッキングモードがモード信号Ｍにより指定されている場合には、アンプ４７４を介して入力される誤差検出器４７２からの誤差信号を選択する。マルチプレクサ４７５により選択された誤差信号は、積分器４７６及びＤ／Ａコンバータ４７７を介してＶＧＡ４１に供給され、当該ＶＧＡ４１のゲインをフィードバック制御するのに用いられる。
【００６３】
図５は図４のＡＧＣ制御器４７内の誤差検出器４７２の構成を示すブロック図である。同図に示すように、誤差検出器４７２は、ＰＲ波形発生器４００と、遅延回路４７２ａと、加算器４７２ｂと、正負判定器４７２ｃと、乗算器４７２ｄとから構成される。ＰＲ波形発生器４００は、デコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力をもとに、理想的な（期待される）ＰＲ等化波形を生成する。またＰＲ波形発生器４００は、理想的なＰＲ等化波形の信頼性の高低を示す“１”または“０”のフラグ（信頼性フラグ）Ｆも生成する。ＰＲ波形発生器４００は、ＡＧＣ制御器４７内の誤差検出器４７２の他に、後述するように、オフセット制御器４８内の誤差検出器４８２（図９参照）、タイミングリカバリ回路４９内のトラッキングモード用位相比較器４９２（図１１参照）、及びＴＡＰ係数制御器４５２内の誤差検出器４５３（図１３参照）にも設けられる。
【００６４】
遅延回路４７２ａは、ＦＩＲフィルタ４５１の出力を、当該ＦＩＲフィルタ４５１の出力からデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力までの遅延量だけ遅延する。これにより、遅延回路４７２ａにより遅延されたＦＩＲフィルタ４５１の出力（ＰＲ等化波形）の遅延量が、ＰＲ波形発生器４００により生成される理想的なＰＲ等化波形の遅延量に合わせられる。
【００６５】
加算器４７２ｂは、正側入力（＋）と負側入力（−）とを有する。加算器４７２ｂの正側入力にはＰＲ波形発生器４００の出力波形が入力され、加算器４７２ｂの負側入力には遅延回路４７２ａの出力波形が入力される。加算器４７２ｂは、ＰＲ波形発生器４００の出力波形と遅延回路４７２ａの出力波形の正負を反転した波形とを加算する。明らかなように、加算器４７２ｂの出力は、軟判定ビタビ検出器４６１−１の出力をもとに生成される理想的なＰＲ等化波形とＦＩＲフィルタ４５１の出力である実際のＰＲ等化波形の各々の振幅の比較結果（振幅値の誤差）を表す。
【００６６】
ＰＲ波形発生器４００の出力波形は正負判定器４７２ｃにも入力される。正負判定器４７２ｃは、ＰＲ波形発生器４００の出力波形の正負を判定し、正であれば＋１を、負であれば−１を、正負のいずれでもなければ、つまり０であれば０を出力する。加算器４７２ｂの出力と正負判定器４７２ｃの出力とＰＲ波形発生器４００から出力される信頼性フラグＦとは乗算器４７２ｄに入力される。乗算器４７２ｄは、加算器４７２ｂの出力と正負判定器４７２ｃの出力とＰＲ波形発生器４００からの信頼性フラグＦとの積を計算することにより、規則性がないチャネル符号化されたデータの部分から振幅値の誤差を算出する。ここで、信頼性フラグＦが０の期間に、ＰＲ波形発生器４００から出力されるＰＲ波形の信頼性は低い。そこで本実施形態では、上述のように、乗算器４７２ｄにて、加算器４７２ｂの出力と正負判定器４７２ｃの出力と信頼性フラグＦとの積を取る。すると、誤差検出器４７２の出力（誤差検出値）として用いられる乗算器４７２ｄの出力を、信頼性フラグＦが“０”の期間、加算器４７２ｂの出力の示す誤差に無関係に０にすることができる。このように、乗算器４７２ｄは、信頼性の低い誤差検出値が出力されてフィードバック制御に用いられるのを防止する誤差量出力制御器としても機能する。このことは、後述する乗算器４８２ｄ，４９２ｄ，４５３ｄについても同様である。
【００６７】
図６は、ＰＲ波形発生器４００の構成を示すブロック図である。図６のＰＲ波形発生器４００において、デコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力である軟判定値は、比較器６０１に入力される。比較器６０１は、軟判定値を０と比較することにより、当該軟判定値が０を超えているか否か、つまり正負を判定する。この判定は、軟判定値を硬判定しているのと等価である。比較器６０１は、軟判定値が０を超えている場合には“１”を、そうでない場合には“０”を出力する硬判定器である。
【００６８】
比較器６０１の出力（“１”または“０”のバイナリデータ）は、カスケード接続された複数の遅延素子、例えば３つの遅延素子６０２，６０３，６０４のうちの初段の遅延素子６０２に入力される。本実施形態において、ＰＲは（ａ，ｂ，ｃ，ｄ）であり、拘束長ｎ、つまり影響が及ぶクロックの範囲ｎは４である。この場合、比較器６０１の出力が入力される遅延素子を含む、カスケード接続される遅延素子の数は、上述のようにｎ−１＝４−１＝３となる。遅延素子６０２，６０３，６０４は、サンプリングクロックＡＤＣ＿ＣＬＫに同期して動作して、入力信号を１クロックの期間保持するフリップフロップである。これにより、比較器６０１の出力は、遅延素子６０２，６０３，６０４により、それぞれサンプリングクロックＡＤＣ＿ＣＬＫに同期して１クロックの期間ずつ順次遅延される。
【００６９】
比較器６０１の出力は、乗算器６０５にも入力される。また、各遅延差素子６０２，６０３，６０４の出力は、それぞれ、乗算器６０６，６０７，６０８に入力される。明らかなように、遅延差素子６０２，６０３，６０４の各出力は、比較器６０１の出力が、それぞれ、１クロック期間、２クロック期間、３クロック期間遅延されたものである。
【００７０】
乗算器６０５，６０６，６０７，６０８は、入力信号（“１”または“０”）を、それぞれａ，ｂ，ｃ，ｄ倍する。乗算器６０５，６０６，６０７，６０８の出力は加算器６０９で加算される。明らかなように、乗算器６０５，６０６，６０７，６０８と加算器６０９とは、比較器６０１から出力されるバイナリのデータ系列と予め定められた（ａ，ｂ，ｃ，ｄ）で表されるＰＲ波形との畳み込み積分を算出する、ＦＩＲフィルタ４５１と等価な理想的なＰＲシステムを実現する。加算器６０９の出力は、比較器６０１から出力されるバイナリのデータ系列に対応した理想的なＰＲ波形を表す。つまり、デコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力である軟判定値に対応したバイナリのデータ系列は、ＰＲ波形発生器４００により、理想的なＰＲ波形に変換される。
【００７１】
ＰＲ波形発生器４００は、当該ＰＲ波形発生器４００により出力（発生）される理想的なＰＲ波形の信頼性の高低を示す信頼性フラグＦを発生するフラグ発生器６１０を含んでいる。このフラグ発生器６１０は、絶対値変換器６１１と、閾値レジスタ６１２と、比較器６１３と、遅延回路６１４と、ＡＮＤゲート６１５とから構成される。
【００７２】
デコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力である軟判定値は、上記比較器６０１の他に、フラグ発生器６１０内の絶対値変換器６１１にも入力される。絶対値変換器６１１は、軟判定ビタビ検出器４６１−１から出力される軟判定値を絶対値に変換する。絶対値変換器６１１の出力は、閾値レジスタ６１２の値と共に比較器６１３に入力される。比較器６１３は、絶対値変換器６１１の出力を閾値レジスタ６１２の値と比較する。周知のように、軟判定ビタビ検出器４６１−１の出力は、絶対値が０に近いほど信頼性が低い。そこで比較器６１３は、絶対値変換器６１１の出力、即ち軟判定ビタビ検出器４６１−１の出力の絶対値が、閾値レジスタ６１２の値より小さい場合には、当該軟判定ビタビ検出器４６１−１の出力が信頼できないことを示すために、値が“０”の信頼性フラグＦを出力する。これに対し、軟判定ビタビ検出器４６１−１の出力の絶対値が、閾値レジスタ６１２の値より大きいか等しい場合には、比較器６１３は、当該軟判定ビタビ検出器４６１−１の出力が信頼できることを示すために、値が“１”の信頼性フラグＦを出力する。
【００７３】
前記したように、ＰＲは（ａ，ｂ，ｃ，ｄ）であり、拘束長ｎは４である。この場合、比較器６１３により信頼できないと判定されたビットの影響は、ｎ−１＝４−１＝３クロック後まで及ぶことになる。そこで本実施形態では、比較器６１３により信頼できないと判定された場合、信頼性フラグＦの状態を、遅延回路６１４にて３クロックの期間“０”に保つことで、この期間のＰＲ波形出力の信頼性が低いことを示すようにしている。そのため、遅延回路６１４は、カスケード接続された３つ（ｎ−１個）の遅延素子６１４ａ，６１４ｂ，６１４ｃから構成される。比較器６１３の出力（信頼性フラグＦ）は遅延回路６１４内の初段の遅延素子６１４ａに入力される。遅延素子６１４ａ，６１４ｂ，６１４ｃは、サンプリングクロックＡＤＣ＿ＣＬＫに同期して動作して、入力信号を１クロックの期間保持するフリップフロップである。遅延素子６１４ａ，６１４ｂ，６１４ｃの各出力は、比較器６１３の出力が、それぞれ、１クロック期間、２クロック期間、３クロック期間遅延されたものである。
【００７４】
遅延素子６１４ａ，６１４ｂ，６１４ｃの各出力は、比較器６１３の出力と共に、ＡＮＤゲート６１５に入力される。ＡＮＤゲート６１５は、比較器６１３の出力と遅延素子６１４ａ，６１４ｂ，６１４ｃの各出力との論理積を取り、その結果を信頼性フラグＦとして出力する。明らかなように、比較器６１３の出力及び遅延素子６１４ａ，６１４ｂ，６１４ｃの各出力のうちの少なくとも１つが“０”の場合、即ち現在、１クロック前、２クロック前または３クロック前のいずれかの時点で比較器６１３によって信頼できないと判定された場合、ＡＮＤゲート６１５の出力である信頼性フラグＦは信頼性が低いことを示す“０”となる。これにより、比較器６１３によって信頼できないと判定された場合、信頼性フラグＦは３クロック（ｎ−１クロック）の期間“０”に保たれる。つまりＡＮＤゲート６１５は、比較器６１３の出力及び遅延素子６１４ａ，６１４ｂ，６１４ｃの各出力に応じて信頼性フラグＦの状態（“１”または“０”）を設定するフラグ設定器として機能する。
【００７５】
上記閾値レジスタ６１２は、例えば、図示せぬ制御用のＭＰＵ（マイクロプロセッサユニット）により書き換えが可能なレジスタである。閾値レジスタ６１２には、ＭＰＵが制御用のプログラム（ファームウェア）に従ってリード／ライトＩＣ２０を初期化する処理を実行する過程で、所定の値が設定される。明らかなように、閾値レジスタ６１２に０が設定された場合には、信頼性フラグＦは常に１になる。
【００７６】
上記したように本実施形態では、ＰＲ波形発生器４００にフラグ発生器６１０が含まれている。しかし、フラグ発生器６１０をＰＲ波形発生器４００から独立に設けることも可能である。
【００７７】
図７は、初段のデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力である軟判定値（信頼性を示す軟判定出力値）の一例を示す。図７において、Ｘ軸は信号サンプル点番号を示し、Ｙ軸は信号サンプル点の軟判定値を示す。軟判定値＝０は、＋１または−１のどちらと判定しても同じ確率になる点で、信頼性が最も低い。軟判定値は、正または負の絶対値が大きいほど判定結果の信頼性が高くなる。図７は、上記したように初段のデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力例を示しているため、軟判定値（対数尤度比）の低い点が多い。しかし、反復回数が増すに従って、判定結果の信頼性が増して（対数尤度比が大きくなって）グラフ上の上下に分離されてゆく。デコーダユニット４６０−２，４６０−３内の軟判定ビタビ検出器４６１−２，４６１−３の出力が、これに該当する。
【００７８】
図７において、記号○でプロットされたポイントは、０を閾値として、対数尤度比が正であるか負であるかで硬判定した結果が正しかったポイントを示す。これに対し、記号×でプロットされたポイントは、硬判定した結果が誤りであったポイントを示す。図７から明らかなように、×のポイントは一般に対数尤度比が低い。また、対数尤度比が低いポイントに占める硬判定値が誤りであった×のポイントの割合は、○のポイントの割合に比べて著しく高い。図７の例では、硬判定値が誤りであった×のポイントのうち、対数尤度比が５より低いポイントの占める割合は９５％である。したがって、図６の構成のＰＲ波形発生器４００に、図７で示した軟判定値を入力する場合には、閾値レジスタ６１２に値５を設定するならば、正しい判定値を十分に確保しつつ誤った判定の９５％を排除することができる。
【００７９】
図８は、図１中のオフセット制御器４８の構成を示すブロック図である。同図に示すように、オフセット制御器４８は、図４に示したＡＧＣ制御器４７と同様の構成を有している。即ちオフセット制御器４８は、図４中の、誤差検出器４７１及び４７２とアンプ（Ｇ）４７３及び４７４とマルチプレクサ（ＭＵＸ）４７５と積分器４７６とＤ／Ａコンバータ（ＤＡＣ）４７７とにそれぞれ相当する、誤差検出器４８１及び４８２とアンプ（Ｇ）４８３及び４８４とマルチプレクサ（ＭＵＸ）４８５と積分器４８６とＤ／Ａコンバータ（ＤＡＣ）４８７とから構成される。但し、誤差検出器４８２は、ＡＧＣ制御器４７内の誤差検出器４７２とは異なって、チャネル符号化されたデータの部分から振幅の誤差を検出するのではなく、オフセット値の誤差を検出する。
【００８０】
図９は、図８のオフセット制御器４８内の誤差検出器４８２の構成を示すブロック図である。同図に示すように、誤差検出器４８２は、図６に示した構成のＰＲ波形発生器４００と、図５中の遅延回路４７２ａと加算器４７２ｂと乗算器４７２ｄとにそれぞれ相当する、遅延回路４８２ａと加算器４８２ｂと乗算器４８２ｄとから構成される。加算器４８２ｂは、遅延回路４８２ａにより遅延されたＦＩＲフィルタ４５１の出力波形の正負を反転した波形と、ＰＲ波形発生器４００の出力波形とを加算する。乗算器４８２ｄは、加算器４８２ｂの出力とＰＲ波形発生器４００から理想的なＰＲ等化波形と共に出力される信頼性フラグＦとの積を計算することで、図５中の乗算器４７２ｄと同様に、信頼性の低い誤差検出値が出力されるのを抑止する。
【００８１】
オフセット制御器４８内の誤差検出器４８２がＡＧＣ制御器４７内の誤差検出器４７２と異なるのは、正負判定器４７２ｃを持たない点である。つまり、ＡＧＣ制御器４７内の誤差検出器４７２では、チャネル符号化されたデータの部分から振幅値の誤差を検出するために、波形の中心値からの振幅量で評価している。これに対し、オフセット制御器４８内の誤差検出器４８２では、チャネル符号化されたデータの部分からオフセット値の誤差を検出するために、波形全体のずれ量を評価している。
【００８２】
図１０は、図１中のタイミングリカバリ回路４９の構成を示すブロック図である。タイミングリカバリ回路４９は、ＶＣＯ（電圧制御発振器）を含むタイミングループ制御回路により実現されている。具体的には、タイミングリカバリ回路４９は、図１０に示すように、引き込みモード用位相比較器４９１と、トラッキングモード用位相比較器４９２と、マルチプレクサ（ＭＵＸ）４９３と、ループフィルタ４９４と、ＶＣＯ４９５とから構成される。
【００８３】
引き込みモード用位相比較器４９１は、Ａ／Ｄコンバータ４４の出力（サンプル値系列）をもとに、プリアンブルパターンからサンプリングされた波形のチャネルクロックに対する位相誤差を検出する。トラッキングモード用位相比較器４９２は、ＦＩＲフィルタ４５１の出力（ＰＲ等化波形）及び初段のデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力（軟判定値）をもとに、チャネル符号化されたデータの部分からサンプリングされた波形のチャネルクロックに対する位相誤差を検出する。
【００８４】
マルチプレクサ４９３は、モード信号Ｍにより引き込みモードが指定されている場合には、引き込みモード用位相比較器４９１からの誤差信号を選択し、モード信号Ｍによりトラッキングモードが指定されている場合には、トラッキングモード用位相比較器４９２からの誤差信号を選択する。選択された誤差信号（位相誤差）は、ループフィルタ４９４を介してＶＣＯ４９５に入力され、当該ＶＣＯ４９５の周波数と位相を制御するのに用いられる。
【００８５】
ＶＣＯ４９５は、マルチプレクサ４９３によって選択された誤差信号、即ち引き込みモード用位相比較器４９１またはトラッキングモード用位相比較器４９２によって検出された位相誤差に従って動的に制御される。これによりＶＣＯ４９５は、チャネルクロックに同期した、Ａ／Ｄコンバータ４４のサンプリングクロックＡＤＣ＿ＣＬＫを生成する。
【００８６】
図１１は、図１０のタイミングリカバリ回路４９内のトラッキングモード用位相比較器４９２の構成を示すブロック図である。同図に示すように、トラッキングモード用位相比較器４９２は、図６に示した構成のＰＲ波形発生器４００と、図５中の遅延回路４７２ａ及び加算器４７２ｂにそれぞれ相当する遅延回路４９２ａ及び加算器４９２ｂと、波形傾き予測器４９２ｃと、乗算器４９２ｄとから構成される。
【００８７】
遅延回路４９２ａは、ＦＩＲフィルタ４５１の出力を、当該ＦＩＲフィルタ４５１の出力からデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力までの遅延量だけ遅延する。ＰＲ波形発生器４００は、既に説明したように、軟判定ビタビ検出器４６１−１の出力をもとに理想的なＰＲ等化波形を生成する。加算器４９２ｂは、ＰＲ波形発生器４００の出力波形と遅延回路４９２ａの出力波形の正負を反転した波形とを加算する。加算器４９２ｂの出力は、理想的なＰＲ等化波形と実際のＰＲ等化波形の各々の振幅の比較結果（振幅値の誤差）を表す。トラッキングモード用位相比較器４９２に入力される、ＦＩＲフィルタ４５１の出力及び軟判定ビタビ検出器４６１−１の出力は、Ａ／Ｄコンバータ４４によるＡ／Ｄ変換後のサンプル値系列に対応する。したがって、個々のサンプル値に対応する加算器４９２ｂの各出力は、振幅方向の誤差量（振幅誤差）を示す。つまり、トラッキングモード用位相比較器４９２では、時間（位相）方向のずれ（誤差）を直接検出することはできない。このため、トラッキングモード用位相比較器４９２では、振幅誤差が得られたサンプル点での波形の傾きを予測し、その予測結果をもとに振幅値の誤差量を位相方向の誤差量に換算している。この傾き予測は、波形傾き予測器４９２ｃにより行われる。即ち波形傾き予測器４９２ｃは、ＰＲ波形発生器４００の出力である理想的なＰＲ等化波形を入力して、カスケード接続されたｎ個の遅延素子（図示せず）を通すことで、連続するｎサンプル点の振幅値を保持する。そして波形傾き予測器４９２ｃは、連続するｎサンプル点の振幅値と次のサンプル点の振幅値とから、つまり連続するｎ＋１サンプル点の振幅値から波形の傾きを予測する。本実施形態において波形傾き予測器４９２ｃは、ｎ＋１サンプル点の振幅値の組み合わせと波形の傾きとの対応関係を登録したテーブルＴＢＬを有している。そこで波形傾き予測器４９２ｃは、ＰＲ波形発生器４００の出力である理想的なＰＲ等化波形のサンプル点毎に、そのサンプル点を含む連続するｎ＋１サンプル点の振幅値をサンプリングクロックＡＤＣ＿ＣＬＫに同期して取得して、当該ｎ＋１サンプル点の振幅値の組み合わせでテーブルＴＢＬを参照することで、そのサンプル点での波形の傾きの予測値を取得する。乗算器４９２ｄは、加算器４９２ｂの出力である振幅誤差と、波形傾き予測器４９２ｃによりサンプリングクロックＡＤＣ＿ＣＬＫに同期して取得されるサンプル点毎の波形の傾きと、ＰＲ波形発生器４００から理想的なＰＲ等化波形と共に出力される信頼性フラグＦとの積を取る。これにより乗算器４９２ｄは、チャネル符号化されたデータの部分からサンプリングされた波形のチャネルクロックに対する位相誤差を取得する。また、乗算器４９２ｄにて、振幅誤差と波形の傾きと信頼性フラグＦとの積を計算することで、信頼性フラグＦが“０”の期間、つまりＰＲ波形発生器４００に入力される軟判定値の信頼性が低い期間、信頼性の低い誤差検出値が出力されるのが抑止される。
【００８８】
図１２はＴＡＰ係数制御器４５２の構成を示すブロック図である。ＴＡＰ係数制御器４５２は、ＦＩＲフィルタ４５１の等化特性の適応制御のためのフィードバック制御を行う。このフィードバック制御は、Ａ／Ｄコンバータ４４の出力、ＦＩＲフィルタ４５１の出力、及び軟判定ビタビ検出器４６１−１の出力を用いて、ＦＩＲフィルタ４５１のＴＡＰ（タップ）係数を更新することで実現される。ここでは、説明の便宜上、ＦＩＲフィルタ４５１のタップ数が１２であるものとする。ＦＩＲフィルタ４５１に対するＴＡＰ係数制御器４５２によるフィードバック制御では、前記したＡＧＣ制御器４７、オフセット制御器４８及びタイミングリカバリ回路４９によるフィードバック制御と異なり、プリアンブルパターンによる高速引き込みは行われない。その理由は、プリアンブルパターンのような単調パターンを用いたのでは、ＴＡＰ係数制御が収束しないばかりでなく、正しくない値へとドリフトを起こしてしまう虞があるためである。
【００８９】
ＴＡＰ係数制御器４５２は、誤差検出器４５３と、係数更新器４５４とから構成される。誤差検出器４５３は、ＴＡＰ係数の誤差を検出する。係数更新器４５４は、誤差検出器４５３により検出されたＴＡＰ係数の誤差をもとに、ＬＭＳ（最小平均二乗法）アルゴリズムと呼ばれる係数更新アルゴリズムに従って、ＦＩＲフィルタ４５１のＴＡＰ係数を更新する。
【００９０】
図１３は、図１２のＴＡＰ係数制御器４５２内の誤差検出器４５３の構成を示すブロック図である。同図に示すように、誤差検出器４５３は、図６に示した構成のＰＲ波形発生器４００と、図９中の、遅延回路４８２ａと加算器４８２ｂと乗算器４８２ｄとにそれぞれ相当する、遅延回路４５３ａと加算器４５３ｂと乗算器４５３ｄとを含む。誤差検出器４５３はまた、遅延回路４５５と、カスケード接続された１１個の遅延素子４５６−１〜４５６−１１と、乗算器４５７−０〜４５７−１１とを含む。遅延素子４５６−１〜４５６−１１は、例えばサンプリングクロックＡＤＣ＿ＣＬＫに同期して動作するフリップフロップである。
【００９１】
遅延回路４５３ａは、ＦＩＲフィルタ４５１の出力を、当該ＦＩＲフィルタ４５１の出力から軟判定ビタビ検出器４６１−１の出力までの遅延量だけ遅延する。ＰＲ波形発生器４００は、軟判定ビタビ検出器４６１−１の出力をもとに理想的なＰＲ等化波形を生成する。加算器４５３ｂは、ＰＲ波形発生器４００の出力波形と遅延回路４５３ａの出力波形の正負を反転した波形とを加算する。加算器４５３ｂの出力は、理想的なＰＲ等化波形と実際のＰＲ等化波形の各々の振幅の比較結果、即ち振幅値の誤差を表す。乗算器４５３ｄは、加算器４５２ｂの出力（誤差）とＰＲ波形発生器４００から理想的なＰＲ等化波形と共に出力される信頼性フラグＦとの積を計算することで、信頼性の低い誤差検出値が出力されるのを抑止する。
【００９２】
一方、Ａ／Ｄコンバータ４４の出力は遅延回路４５５により、当該Ａ／Ｄコンバータ４４の出力から軟判定ビタビ検出器４６１−１の出力までの遅延量だけ遅延される。これにより、遅延回路４５５により遅延されたＡ／Ｄコンバータ４４の出力（サンプル値系列）の遅延量が、ＰＲ波形発生器４００により生成される理想的なＰＲ等化波形の遅延量に合わせられる。遅延回路４５５の出力は、１１段の遅延素子４５６−１〜４５６−１１によりサンプリングクロックＡＤＣ＿ＣＬＫに同期して順次遅延される。乗算器４５７−０は遅延回路４５５の出力　ｘ０ｋ　と乗算器４５３ｄの出力　ｅｋ　との積　ｇ０ｋを算出する。乗算器４５７−１〜４５７−１１は、それぞれ、遅延素子４５６−１〜４５６−１１の出力　ｘ１ｋ　〜　ｘ１１ｋ　と乗算器４５３ｄの出力　ｅｋ　との積　ｇ１ｋ　〜　ｇ１１ｋ　を算出する。これら　ｇ０ｋ　〜　ｇ１１ｋ　は、各ＴＡＰ係数の誤差を表す。そこで、図１２中の係数更新器４５４は、これらの誤差　ｇｘ　（ｇ０ｋ〜ｇ１１ｋ）をもとに、ＦＩＲフィルタ４５１のＴＡＰ係数　Ｃｘ　（Ｃ０〜Ｃ１１）を更新する。
【００９３】
以上に述べたように本実施形態においては、ＡＧＣ制御器４７、オフセット制御器４８、タイミングリカバリ回路４９及びＴＡＰ係数制御器４５２に、それぞれＰＲ波形発生器４００が設けられる。ＰＲ波形発生器４００は、反復デコーダ４６内の初段のデコーダユニット４６０−１に設けられた軟判定ビタビ検出器４６１−１の出力をもとに、理想的なＰＲ波形を生成する。ＡＧＣ制御器４７、オフセット制御器４８、タイミングリカバリ回路４９及びＴＡＰ係数制御器４５２は、それぞれＰＲ波形発生器４００を用いて、ＶＧＡ４１のゲイン、オフセット補正器４３でのオフセット補正、Ａ／Ｄコンバータ４４で用いられるサンプリングクロックＡＤＣ＿ＣＬＫのタイミングリカバリ、及びＦＩＲフィルタ４５１の適応制御のためのフィードバック制御を行う。このように本実施形態によれば、上記のフィードバック制御に、反復デコーダ４６内のデコーダユニット４６０−１〜４６０−３のうち、遅延量の少ない初段のデコーダユニット４６０−１内の軟判定ビタビ検出器４６１−１の出力を利用している。これにより、バイナリデータ（硬判定値）出力までの遅延量が極めて大きい、反復復号を用いたＨＤＤのリードチャネル４０（信号処理デバイス）においても、フィードバックループの遅延量の増加を、バイナリデータ出力までの遅延量よりはるかに少ない対数尤度比の計算遅延に抑え、フィードバックループ遅延の大幅な増加を避けることができる。
【００９４】
また本実施形態によれば、反復復号を用いたＨＤＤのリードチャネル４０においても、つまり反復デコーダ４６内の軟判定ビタビ検出器４６１−１に入力される信号のＳ／Ｎが低いＨＤＤのリードチャネル４０においても、ＰＲ波形発生器４００により誤差検出のための参照用の波形データと共に当該波形データの信頼性を表す情報である信頼性フラグＦを生成して、当該信頼性フラグＦに応じて誤差信号の出力を制御することにより、誤差量の誤検出を抑制し、十分なフィードバックループゲインを得ることができる。
【００９５】
また、軟判定ビタビ検出器４６１−１の出力を、僅かな回路、即ち図６中の比較器６０１、絶対値変換器６１１、閾値レジスタ６１２、比較器６１３、遅延回路６１４及びＡＮＤゲート６１５の追加で、フィードバック制御に利用できる。
【００９６】
以上、上記実施形態では、反復デコーダ４６内で生成される軟判定値をもとにＰＲ波形発生器４００にて生成される応答波形を参照用波形として用いることにより、ＶＧＡ４１のゲイン、オフセット補正器４３でのオフセット補正、Ａ／Ｄコンバータ４４で用いられるサンプリングクロックＡＤＣ＿ＣＬＫのタイミングリカバリ、及びＦＩＲフィルタ４５１の適応制御のためのフィードバック制御を行う場合について説明した。ところで、ＰＲＭＬ方式のデジタル信号処理系においてフィードバック制御を行うには、期待される信号振幅値と実際の再生信号の離散時間サンプルの振幅値とを比較して、その差を制御対象の誤差量に換算すればよい。よって、この誤差量を用いたフィードバック制御であれば、上述のゲイン、オフセット、タイミングリカバリ及びＦＩＲフィルタ４５１の適応制御のためのフィードバック制御以外にも適用可能である。例えば、非線形歪による信号波形の上下非対称性を補正する場合のフィードバック制御にも、上記実施形態で適用されたＰＲ波形発生器４００により生成される波形を参照波形として使用することが可能である。
【００９７】
また、上記実施形態においては、本発明を磁気ディスク装置（ＨＤＤ）に適用した。しかし本発明は、光磁気ディスク装置、光ディスクなど、記録媒体にディスク媒体が用いられるディスク記憶装置全般に適用できる。
【００９８】
なお、本発明は、上記実施形態及びその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態及びその変形例には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９９】
【発明の効果】
以上詳述したように本発明によれば、反復復号を用いたディスク記憶装置の信号処理デバイス内の、最終段以外のデコーダユニットに含まれる軟判定ビタビ検出器の出力、即ち反復前または反復途中のビタビ出力をもとに参照用の再生波形データを生成すると共に、当該再生波形データの信頼性の高低を示すフラグを生成し、参照用の再生波形データをもとに算出されるフィードバック制御に必要な誤差量の出力を、当該フラグの状態に応じて制御する構成とした。これにより、エラーの頻度は高いものの遅延量が少ない、最終段以外のデコーダユニット内の軟判定ビタビ検出器の出力をもとに参照用の再生波形データを生成しながら、誤差量の誤検出を抑制して、十分なフィードバックループゲインを得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る磁気ディスク装置の構成を示すブロック図。
【図２】ディスク１１に記録されるセクタデータのフォーマットの概略を示す図。
【図３】プリアンブル１１１の一例を示す図。
【図４】ＡＧＣ制御器４７の構成を示すブロック図。
【図５】ＡＧＣ制御器４７内の誤差検出器４７２の構成を示すブロック図。
【図６】ＰＲ波形発生器４００の構成を示すブロック図。
【図７】軟判定ビタビ検出器４６１−１の出力である軟判定値の一例を多数の信号サンプル点について示す図。
【図８】オフセット制御器４８の構成を示すブロック図。
【図９】オフセット制御器４８内の誤差検出器４８２の構成を示すブロック図。
【図１０】タイミングリカバリ回路４９の構成を示すブロック図。
【図１１】タイミングリカバリ回路４９内のトラッキングモード用位相比較器４９２の構成を示すブロック図。
【図１２】ＴＡＰ係数制御器４５２の構成を示すブロック図。
【図１３】ＴＡＰ係数制御器４５２内の誤差検出器４５３の構成を示すブロック図。
【符号の説明】
１１…ディスク
１２…ヘッド
１４…ヘッドＩＣ
２０…リード／ライトＩＣ（信号処理デバイス）
４０…リードチャネル
４１…ＶＧＡ
４２…アナログフィルタ
４３…オフセット補正器
４４…Ａ／Ｄコンバータ
４５…適応等化器
４６…反復デコーダ
４７…ＡＧＣ制御器
４８…オフセット制御器
４９…タイミングリカバリ回路
４００…ＰＲ波形発生器
４５１…ＦＩＲフィルタ
４５２…ＴＡＰ係数制御器
４５３，４７２，４８２…誤差検出器
４５３ａ，４７２ａ，４８２ａ，４９２ａ…遅延回路
４５３ｂ，４７２ｂ，４８２ｂ，４９２ｂ…加算器（誤差量算出器）
４５３ｄ，４７２ｄ，４８２ｄ，４９２ｄ…乗算器（誤差量出力制御器）
４６０−１〜４６０−３…デコーダユニット
４６１−１〜４６１−３…軟判定ビタビ検出器
４６３−１〜４６３−３…外符号デコーダ
４６５…ＲＬＬ符号デコーダ
４７２ｃ…正負判定器
４９２…トラッキングモード用位相比較器
６０１…比較器（硬判定器）
６１０…フラグ発生器
６１１…絶対値変換器
６１２…閾値レジスタ
６１３…比較器
６１４…遅延回路
６１４ａ〜６１４ｃ…遅延素子
６１５…ＡＮＤゲート（フラグ設定器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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