(57)【要約】【課題】パッシベーション膜の機能を維持しつつ、半導体基板を所望の厚さに加工する際における基板の変形・割れなどを低減できる半導体装置を提供する。【解決手段】縦型半導体素子のセル（ｃｅｌｌ）間の絶縁膜１０３上にまで、両セルから第１の電極パターン１０６（バリアメタル）が延びている。セル（ｃｅｌｌ）間において、各第１の電極パターン１０６上にパッシベーション膜１０９が形成されている。各セル（ｃｅｌｌ）において、パッシベーション膜１０９の隣に位置するように、各第１の電極パターン１０６上に第２の電極パターン１０７（アルミニウム）が形成されている。【選択図】　図１
2004079988.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に互いに離間して形成された第１及び第２の素子形成領域と、
前記第１の素子形成領域と第２の素子形成領域の間の前記半導体基板の主面上に形成された絶縁膜と、
前記第１及び第２の素子形成領域上に各々形成され、端部が前記絶縁膜上に延在され、かつ第１の電極層をパターンニングすることにより形成された第１の電極パターンと、
前記第１の電極パターン上に各々形成された第２の電極パターンと、
前記第１の電極層をパターンニングした際に露出した前記絶縁膜を覆うようにかつ前記第１の電極パターン上において前記第２の電極パターンの隣に位置するように形成されたパッシベーション膜と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板の主面に形成された拡散領域と、
前記半導体基板の主面上に形成され、前記拡散領域へのコンタクトホールを有する絶縁膜と、
前記コンタクトホールを介して前記拡散領域にコンタクトすると共に、その端部が前記絶縁膜上に延在する第１の電極パターンと、
前記第１の電極パターン上に形成された第２の電極パターンと、
前記絶縁膜及び前記第１の電極パターン上に直接形成されたパッシベーション膜と、
を備えることを特徴とする半導体装置。
【請求項３】
前記拡散領域は、前記半導体基板の主面に互いに離間して形成された第１及び第２の素子形成領域である、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の素子形成領域は、各々第１及び第２のセルの構成要素であり、
前記第１の電極パターンは、これらの端部間に第１の幅の第１の溝部を有するよう形成されており、
前記第２の電極パターンは、これらの端部間に前記第１の幅より大きい第２の幅の、第２の溝部を有することによって、前記第１の電極パターンの上面の一部が露出するよう形成されており、
前記パッシベーション膜は、前記第２の溝部の少なくとも一部と、前記第１の溝部とを埋めるよう形成されている、
ことを特徴とする請求項１又は３に記載の半導体装置。
【請求項５】
前記第１及び第２の素子形成領域は、各々第１及び第２のセルの構成要素であり、
前記第１の電極パターンは、これらの端部間に第１の幅の第１の溝部を有するよう形成されており、
前記第２の電極パターンは、これらの端部間に前記第１の幅より大きい第２の幅の、第２の溝部を有することによって、前記第１の電極パターンの上面の一部が露出するよう形成されており、
前記半導体装置は、前記第１の電極パターン間の前記絶縁膜上に形成され、前記第１の溝部を複数の溝に分割するよう形成された配線パターンを具備し、
前記パッシベーション膜は、前記第２の溝部の少なくとも一部と、前記第１の溝部の前記複数の溝を埋めるよう形成されている、
ことを特徴とする請求項１又は３に記載の半導体装置。
【請求項６】
前記第１の素子形成領域は、前記半導体基板の第１の主面のセル形成部に形成されており、
前記第２の素子形成領域は、前記半導体基板の第１の主面の終端部に形成されており、
前記第１及び第２の電極パターンは、前記第２の素子形成領域上に形成されておらず、
前記半導体装置は、前記半導体基板の第１の主面の終端部の周縁に形成された第３の素子形成領域を具備し、
前記絶縁膜は、前記半導体基板の第１の主面上に、前記第１及び第３の素子形成領域の一部が露出するように形成されており、
前記半導体装置は、前記第３の素子形成領域上に形成されて、端部が前記絶縁膜上に延在されたストッパ電極パターンと、
前記第１の電極パターン及び前記ストッパ電極パターンの端部間の前記絶縁膜上に形成され、前記第１の電極パターン及び前記ストッパ電極パターンと相俟って複数の第１の溝部を形成するよう設けられたフィールドプレートと、
を具備し、
前記第２の電極パターンは、前記第１の電極パターン上にその端部が露出するよう形成されており、
前記パッシベーション膜は、前記複数の第１の溝部を埋めるよう形成され、上部に第２の電極パターンが形成されていない前記第１の電極パターン上の少なくとも一部と、前記ストッパ電極パターン上と、前記フィールドプレート上と、に形成されている、
ことを特徴とする請求項１又は３に記載の半導体装置。
【請求項７】
前記パッシベーション膜は第１の溝部と第２の溝部とを埋めるよう形成され、かつ端部が第２の電極パターン上に延在するように形成されている、
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項８】
前記第１の電極パターンと前記配線パターンは、同じ導電性材料によって構成されている、
ことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記パッシベーション膜は、一端が第２の電極パターン上に形成されている、
ことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記フィールドプレート及び前記ストッパ電極パターンは、同じ導電性材料によって構成されている、
ことを特徴とする請求項６又は９に記載の半導体装置。
【請求項１１】
前記半導体装置は、
前記半導体基板の第２の主面に形成された第４の素子形成領域と、
前記第４の素子形成領域上に形成された第４の電極パターンと、
をさらに具備した、
ことを特徴とする請求項６、９及び１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１及び第２のセルは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
を少なくとも具備している、
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項１３】
前記第１の電極パターンはバリアメタルを含む、
ことを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第２の電極パターンは金属膜を含む、
ことを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記金属膜はアルミニウム及び銅のうち少なくとも一方を含む、
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記パッシベーション膜は、前記半導体装置の最上層に形成された絶縁膜を含む、
ことを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記パッシベーション膜は樹脂を含む、
ことを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
半導体基板と、
前記半導体基板を構成要素として含むと共に半導体素子として機能するセルと、
メタル層をパターンニングすることにより形成されると共に前記セルの電極パターンの構成要素となるバリアメタルと、
前記半導体基板と前記バリアメタルとの間に位置する絶縁膜と、
外部に露出するように前記バリアメタル上に形成されると共に前記セルの前記電極パターンの構成要素となる導電パターンと、
前記メタル層をパターンニングした際に露出した前記絶縁膜を覆うようにかつ前記バリアメタル上において前記導電パターンの隣に位置するように形成されたパッシベーション膜と、
を備えることを特徴とする半導体装置。
【請求項１９】
前記セルは複数あり、
前記絶縁膜は前記複数のセル間に位置しており、
前記複数のセルの各々の前記バリアメタルが前記複数のセル間の前記絶縁膜上にまで延在することにより、第１の溝部が形成されており、
前記複数のセルの各々の前記導電パターンにより、前記第１の溝部上に前記第１の溝部よりも幅が大きい第２の溝部が形成されており、
前記パッシベーション膜は、前記複数のセル間であって前記第１及び第２の溝部に埋め込まれるように形成されている、
ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１の溝部の前記絶縁膜上に前記パッシベーション膜で覆われた配線パターンをさらに具備する、
ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記半導体装置は、複数の前記セルが繰り返し配列された構造を有すると共に前記複数のセルのうち前記半導体装置の前記構造の端に位置するセルである終端セルを有しており、
前記パッシベーション膜は、前記終端セルの前記バリアメタル上において前記終端セルの前記導電パターンの隣に位置するように形成されかつ前記メタル層をパターンニングした際に前記半導体装置の前記構造の外側において露出した前記絶縁膜を覆うように形成されている、
ことを特徴とする請求項１８に記載の半導体装置。
【請求項２２】
前記セルは縦型半導体素子を含む、
ことを特徴とする請求項１８〜２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記セルの前記電極パターンは、前記半導体基板の一方の主面上に形成されており、
前記セルは、前記半導体基板の他方の主面上に形成された他の電極パターンを含む、
ことを特徴とする請求項１８〜２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記セルの前記電極パターンにボンディングされたワイヤをさらに具備する、
ことを特徴とする請求項１８〜２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記セルの前記電極パターンに貼り付けられた金属板をさらに具備する、
ことを特徴とする請求項１８〜２３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に薄型の半導体デバイスやその終端部の構造に関する。
【０００２】
【従来の技術】
近年、ＩＣやメモリなどの分野においては、半導体基板の厚さを薄く形成することによって、パッケージの薄化・小型化をはかっている。
【０００３】
半導体基板の両主面に電極を設け、半導体基板の厚さ方向に電流を流す縦型の半導体デバイスなどの分野においては、半導体基板の厚さを薄く形成することによって、損失を低減させ、特性の向上をはかっている。半導体基板は、当初の約６００μｍから１／３〜１／４程度まで薄く形成される。製造工程の始めから半導体基板を薄く形成すると、熱工程などの影響で、半導体基板が変形したり、破損しやすくなる。したがって、ある程度の厚さをもったウェハを用いて、一方の主面にゲート構造や電極を形成した後に、他方の主面を砥石によって研磨するなどして半導体基板を所望の厚さに形成し、他方の主面に電極を形成している。
【０００４】
図１９は、一般的な半導体装置であり、あるセルを有する半導体デバイスの一部である。半導体基板１９０１の一方の主面には、ベース領域１９１１が形成されている。ベース領域１９１１には第１及び第２のセルのソース領域などの素子形成領域１９０２が互いに離間して形成されている。半導体基板１９０１の他方の主面には、ドレイン領域などの素子形成領域１９１５が設けられている。素子形成領域１９１５上には電極パターン１９１７が形成されている。半導体基板１９０１の一方の主面上には、例えば、酸化膜などの絶縁膜１９０３が形成されており、コンタクトを形成するため、素子形成領域１９０２上の絶縁膜１９０３は除去されている。また、セル内のゲート絶縁膜１９０３ａ上には、ゲート電極１９０４が形成されている。ゲート電極１９０４の側部及び上部には、層間絶縁膜１９０５が形成されている。
【０００５】
素子形成領域１９０２の上部には、チタンなどの第１の導電性材料からなる第１の電極パターン１９０６と、その上に形成されたアルミニウムなどの第２の導電性材料からなる第２の電極パターン１９０７の積層によって電極パターン１９０８が形成されている。電極パターン１９０８は、その端部がそれぞれ絶縁膜１９０３の上に位置するように延在して形成され、端部間には溝が形成されている。第１の電極パターン１９０６は、いわゆるバリアメタルであり、上部に形成する第２の電極パターン１９０７を構成する金属が、半導体基板１９０１中に拡散するのを低減するために形成されている。電極パターン１９０８にはワイヤ１９１３がボンディングされている。
【０００６】
セルとセルの間において、電極パターン１９０８の端部間の溝内に露出している絶縁膜１９０３部分、及び電極パターン１９０８上に跨って、パッシベーション膜１９０９が形成されている。パッシベーション膜１９０９は、デバイスを外的汚染から保護する機能を有しており、露出している絶縁膜に水分などが付着しイオン化することによって、デバイスの特性に悪影響を及ぼしたり、ショートして素子が破壊したりすることを防ぐために形成されている。
【０００７】
また、パッシベーション膜１９０９は、後の製造工程において、矢印に示したように、パッシベーション膜の上端から水分等が徐々に浸入し、汚染を引き起こす可能性があるため、その機能を保持するべく、ある程度の厚さで形成する必要がある。図１９において、例えば、電極パターン１９０８上のパッシベーション膜１９０９の厚さｔが約１０μｍ以上になるように形成する必要がある。すなわち、積層されている電極パターン上に形成されたパッシベーション膜と電極パターンとで、厚さｔの凹凸が生じている。
【０００８】
図２０に、半導体装置の他の例を示す。セルの要部については省略している。図２０において図１９中の符号が示すものと同一のものについては同一符号を付すことにより説明を省略する。
【０００９】
電極パターン１９０８の端部間の絶縁膜１９０３上には、電極パターン１９０８と同じ導電性材料からなる２層（下層２００４、上層２００５）の配線パターン２００７が形成され、電極パターン１９０８と相俟って、複数の溝が形成されている。
【００１０】
電極パターン１９０８と配線パターン２００７の間の溝内に露出した絶縁膜１９０３部分、配線パターン２００７上、及び電極パターン１９０８上に跨って、パッシベーション膜１９０９が形成されている。
【００１１】
図２０において、例えば、電極パターン１９０８、及び、配線パターン２００７上のパッシベーション膜１９０９の厚さｔが約１０μｍ以上になるように形成する必要がある。すなわち、積層されている電極パターン及び配線パターン上に形成されたパッシベーション膜と、電極パターンとで、厚さｔの凹凸が生じている。
【００１２】
なお、半導体基板に配線とパッシベーション膜とを形成した技術としては、例えば、特許文献１，２がある。
【００１３】
【特許文献１】
米国特許第５，９６３，８３７号明細書
【特許文献２】
米国特許第５，５０３，８８２号明細書
【００１４】
【発明が解決しようとする課題】
半導体基板の一方の主面にゲート構造や電極を形成した後に、他方の主面を研磨して半導体基板を所望の厚さに形成する工程では、基板が薄くなるにしたがって、基板の強度が低下する。基板の強度が低下すると、半導体基板の一方の主面に生じている凹凸、すなわち電極や配線パターン上のパッシベーション膜と、電極や配線パターンとで生じている厚さｔの凹凸によって基板が変形し、さらに薄くする工程を進めると基板が割れるなどの問題があった。また、基板が割れることがないように、パッシベーション膜を薄く形成すると、外部からの不純物に汚染されて、リーク電流の増加、電界分布が変化することによる耐圧の不良、ショート不良などが発生するという問題があった。
【００１５】
図２１（Ａ），（Ｂ）に半導体基板の厚さが１５０μｍ及び２５０μｍのときの、段差ｔと基板を研削している時に基板が割れる確率との関係をシミュレーションした結果を示す。基板の厚さが薄くなると、基板が研削工程中に割れるなどの問題が生じ、段差ｔが大きいほどその確率が高くなることが分かる。
【００１６】
本発明は、上記した問題点を解決するためになされたもので、パッシベーション膜の機能を維持したまま、基板を所望の厚さに形成する工程において、基板の変形・割れなどの問題を低減することができる半導体装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板の主面に互いに離間して形成された第１及び第２の素子形成領域と、第１の素子形成領域と第２の素子形成領域との間の半導体基板の主面上に形成された絶縁膜と、第１及び第２の素子形成領域上に各々形成され、端部が絶縁膜上に延在され、かつ第１の電極層をパターンニングすることにより形成された第１の電極パターンと、第１の電極パターン上に各々形成された第２の電極パターンと、第１の電極層をパターンニングした際に露出した絶縁膜を覆うようにかつ第１の電極パターン上において第２の電極パターンの隣に位置するように形成されたパッシベーション膜と、を具備する。
【００１８】
また、この発明に係る半導体装置は、半導体基板の主面に形成された拡散領域と、半導体基板の主面上に形成され、拡散領域へのコンタクトホールを有する絶縁膜と、コンタクトホールを介して拡散領域にコンタクトすると共に、その端部が絶縁膜上に延在する第１の電極パターンと、第１の電極パターン上に形成された第２の電極パターンと、絶縁膜及び第１の電極パターン上に直接形成されたパッシベーション膜と、を具備する。
【００１９】
さらに、この発明に係る半導体装置は、半導体基板と、半導体基板を構成要素として含むと共に半導体素子として機能するセルと、メタル層をパターンニングすることにより形成されると共にセルの電極パターンの構成要素となるバリアメタルと、半導体基板とバリアメタルとの間に位置する絶縁膜と、外部に露出するようにバリアメタル上に形成されると共にセルの電極パターンの構成要素となる導電パターンと、メタル層をパターンニングした際に露出した絶縁膜を覆うようにかつバリアメタル上において導電パターンの隣に位置するように形成されたパッシベーション膜と、を具備する。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について、詳細に説明する。
（第１の実施の形態）
図１は、本実施の形態に係る半導体装置であり、セル（ｃｅｌｌ）を有する半導体デバイスの一部の断面図である。ここで、セルの構造は一例であり、特に限定されない。セルはシリコン基板のような半導体基板１０１を構成要素として含み、半導体素子（例えば、半導体集積回路の素子や半導体スイッチ）として機能する。
【００２１】
Ｐ＋型の半導体基板１０１の一方の主面には、例えばＰ型のベース領域となる素子形成領域１１１が設けられている。この領域１１１には、第１及び第２のセルのｎ型のソース領域等の素子形成領域１０２が互いに離間して形成されている。半導体基板１０１上には、例えば、シリコン酸化膜などの絶縁膜１０３が形成されており、コンタクトを形成するため、素子形成領域１０２上の絶縁膜１０３は除去されている。つまり、絶縁膜１０３には、拡散領域である素子形成領域１０２を露出するコンタクトホールが形成されている。また、セル内のゲート絶縁膜１０３ａ上にはポリシリコン等からなるゲート電極１０４が形成されている。ゲート電極１０４の側部及び上部には、層間絶縁膜１０５（例えばシリコン酸化膜）が形成されている。
【００２２】
各セルの素子形成領域１０２の上部には、チタンなどの第１の導電性材料からなる第１の電極パターン１０６と、その上にアルミニウムや銅などの第２の導電性材料からなる金属膜である第２の電極パターン１０７の積層によって電極パターン１０８が形成されている。電極パターン１０８には金等のワイヤ１１３がボンディングされている。ワイヤ１１３は図示しないリードフレームと接続されている。なお、ワイヤ１１３の替わりにアルミニウム等の金属板を電極パターン１０８に貼り付けて、この金属板とリードフレームを接続するような構造でもよい。
【００２３】
セルとセルの間において、第１の電極パターン１０６は、その端部がそれぞれ絶縁膜１０３上に延在して形成され、その端部間に第１の幅Ｗ１をもった第１の溝部１０６ａが形成されている。また、第２の電極パターン１０７は、その端部間に第２の溝部１０７ａを有し、この第２の溝部は下層の第１の電極パターン１０６の端部を露出するよう、第１の溝部１０６ａの第１の幅Ｗ１より大きな第２の幅Ｗ２に形成されている。
【００２４】
第１の導電性材料は、Ｔｉ，ＴｉＷなどが用いられ、上部に形成する第２の導電性材料が、半導体基板１０１中に拡散するのを低減するためのバリアメタルとして作用する。
【００２５】
セルとセルの間における、電極パターン１０８の端部間の第１の溝部１０６ａ及び第２の溝部１０７ａに所定の膜厚のパッシベーション膜１０９が埋め込まれている。このパッシベーション膜１０９は、第１の溝部１０６ａ内に露出された絶縁膜１０３部分、及び第２の溝部１０７ａ内に露出された第１の電極パターン１０６を覆っている。つまり、パッシベーション膜１０９は、絶縁膜１０３及び第１の電極パターン１０６上に直接形成されている。パッシベーション膜１０９は、半導体装置の最上層に形成された絶縁膜（例えば樹脂の膜）である。パッシベーション膜１０９は、絶縁膜１０３に水分などが付着しイオン化することによって、特性に悪影響を及ぼしたり、ショートして素子が破壊したりすることを防ぐために形成されており、ポリイミドやシリコン窒化膜によって形成されている。
【００２６】
半導体基板１０１の他方の主面には、ｎ型のドレイン領域などの素子形成領域１１５が設けられている。素子形成領域１１５上には金等の電極パターン１１７が形成されている。電極パターン１１７は、セルがＭＯＳＦＥＴの場合、ドレイン電極（ソース電極の場合もある）となり、ＩＧＢＴの場合、コレクタ電極となる。
【００２７】
図２乃至５を用いて、本実施の形態に係る半導体装置の製造方法について詳細に説明する。セルの構造については要部のみを示し、その他の部分は省略する。図２において、半導体基板１０１の一方の主面に、ＭＯＳ構造の半導体素子のゲート絶縁膜などに用いられる酸化膜などの絶縁膜（図示せず）を形成し、その上部に図示しないゲート電極を形成する。続いて、素子形成領域１０２の形成予定領域上に形成した絶縁膜１０３　を除去した後、不純物を導入することによって、ソース領域などの素子形成領域１０２を互いに離間して形成する。
【００２８】
次に、図３において、素子形成領域１０２及び絶縁膜１０３上にチタンなどの第１の電極層３０１とアルミニウムなどの第２の電極層３０２を積層する。
【００２９】
次に図４において、第２の電極層３０２をエッチングして、幅Ｗ２の第２の溝部１０７ａを有し、かつ厚さｔ１の第２の電極パターン１０７を形成する。
【００３０】
次に図５において、第２の溝部１０７ａ内に露出された第１の電極層の中間部を絶縁膜１０３が露出するようエッチングして、幅Ｗ１の第１の溝部１０６ａを有する第１の電極パターン１０６を形成する。
【００３１】
つまり、第１の電極パターン１０６の第１の溝部１０６ａの幅Ｗ１（第１の幅）より、第２の電極パターン１０７の第２の溝部１０７ａの幅Ｗ２（第２の幅）の方が、大きくなるように形成する。第１の電極パターン１０６と第２の電極パターン１０７は、エッチング工程における選択比が大きい方が望ましく、ＴｉとＡｌ、または、ＴｉＷとＡｌ、などが挙げられる。エッチングの順序は特に限定されず、図４に示した工程の時に第１の電極層３０１及び第２の電極層３０２を共にエッチングして、第１の電極パターン１０６の第１の溝部１０６ａと同じ大きさの開口を形成した後、下層の第１の電極層３０１のパターン（第１の電極パターン）の一部が露出するように、上層の第２の電極層３０２のパターンの端部のみさらにエッチングし、第２の溝部１０７ａを有する第２の電極パターン１０７を形成してもよい。
【００３２】
以上のように、第１の電極パターン１０６は、メタル層である第１の電極層３０１をパターンニングすることにより形成され、セルの電極パターン１０８の構成要素となるバリアメタルとして機能する。また、第２の電極パターン１０７は、外部に露出するように、バリアメタルである第１の電極パターン１０６上に形成される導電パターンとなる。
【００３３】
この後、第１の溝部１０６ａ及び第２の溝部１０７ａ内には、ポリイミドやシリコン窒化膜などのパッシベーション膜１０９を形成する。この膜１０９は、第１の電極層３０１（メタル層）をパターンニングした際に露出した絶縁膜１０３を覆うようにかつ第１の電極パターン１０６（バリアメタル）上において第２の電極パターン１０７（導電パターン）の隣に位置するように形成される。パッシベーション膜１０９は、水分などが付着しイオン化することによって、特性に悪影響を及ぼしたり、ショートして素子が破壊したりすることを防ぐために形成される。
【００３４】
この後、半導体基板の裏面を研磨し、所望により素子形成領域と電極を形成する。研磨工程は、基板を１／３〜１／４の厚さにまで研削するのに適しているＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）法などによって行う。以上の説明から分かるように、上記製造方法は次の工程（ａ）〜（ｈ）を備える。
【００３５】
（ａ）半導体基板の第１の主面に、互いに離間するよう第１及び第２のセルの素子形成領域を形成する工程。
【００３６】
（ｂ）第１のセルと第２のセルの間の半導体基板の第１の主面上に絶縁膜を形成する工程。
【００３７】
（ｃ）第１及び第２のセルの素子形成領域上の各々に、端部が絶縁膜上に延在し、かつ端部間に第１の幅の第１の溝部を有する第１の電極パターンを形成する工程。
【００３８】
（ｄ）第１の電極パターン上の各々に、第１の電極パターンの上面の一部が露出するよう、端部間に第１の幅より大きい第２の幅の、第２の溝部を有する第２の電極パターンを形成する工程。
【００３９】
（ｅ）第２の溝部の少なくとも一部と、第１の溝部とを埋めるパッシベーション膜を形成する工程。
【００４０】
（ｆ）半導体基板の第２の主面を研磨する工程。
【００４１】
（ｇ）半導体基板の第２の主面に他の素子形成領域を形成する工程。
【００４２】
（ｈ）他の素子形成領域上に他の電極パターンを形成する工程。
【００４３】
図６はセルを有する半導体デバイスの平面図である。電極パターン１０８及びパッシベーション膜１０９は、ほぼ平行に並置されている。なお、図１は、図６中のＡ−Ａ’における断面図である。
【００４４】
このように、本実施の形態の半導体装置においては、第２の電極パターンの第２の溝部を、第１の電極パターンの第１の溝部を含んで、第１の電極パターンの端部を露出するように、しかも第１の溝部の幅Ｗ１より大きな幅Ｗ２の第２の溝部を形成し、この第１及び第２の溝部内にパッシベーション膜を埋め込むようにしている。
【００４５】
そのため、第１の溝部内の絶縁膜を含む第１の電極パターン上に形成されたパッシベーション膜は、所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン上のパッシベーション膜と第２の電極パターンとで生じている段差はｔ−ｔ１と小さくなっている。したがって、パッシベーション膜の機能を維持したまま、基板を所望の厚さに形成する工程において基板の変形・割れなどを低減することができる。
【００４６】
なお、パッシベーション膜を形成するために第２の電極パターンが一部除去されているが、セルとセルの間の一部の領域で除去されているにすぎないため、電極面積低下によるデバイス特性への影響はない。
（第１の変形例）
図７は、第１の実施の形態の第１の変形例に係る半導体装置である。この変形例では、パッシベーション膜１０９の一部がさらに第２の電極パターン１０７上に延在して形成されている。それ以外の構成は、上述の第１の実施の形態と同じであるので説明は省略する。
【００４７】
このように第１の変形例の半導体装置においては第１の溝部１０６ａ内の絶縁膜１０３を含む、第１の電極パターン１０６上のパッシベーション膜１０９は所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン１０６上のパッシベーション膜１０９と第２の電極パターン１０７とで生じている段差はｔ−ｔ１と小さくなっている。したがって、上記第１の実施の形態と同様に、パッシベーション膜の機能を維持したまま、基板の変形や割れなどを低減できる。
【００４８】
ところで、第２の電極パターン上に延在して形成されているパッシベーション膜の部分においては、第２の電極パターンと第２の電極パターン上のパッシベーション膜とで段差がｔを生じているが、この段差ｔの大きい領域は極めて小さく、また、他のパッシベーション膜部分と段差をもっており、基板の変形や割れなどをもたらすことはない。また、この変形例によれば、パッシベーション膜の形成が比較的容易である。
（第２の変形例）
また、図８は、第１の実施の形態の第２の変形例に係る半導体装置である。この変形例では、パッシベーション膜１０９の側面と第２の電極パターン１０７の端部側面との間に間隙を有し、第１の電極パターン１０６の上部の一部が露出するように形成されている。それ以外の構成は、上述の第１の実施の形態と同じであるので説明は省略する。
【００４９】
このように、第２の変形例の半導体装置においても、第１の溝部１０６ａ内の絶縁膜１０３を含む、第１の電極パターン１０６上のパッシベーション膜１０９は、所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン１０６上のパッシベーション膜１０９と第２の電極パターン１０７とで生じている段差はｔ−ｔ１と小さくなっている。したがって、上記第１の実施の形態と同様に変形や割れなどを低減できる。ところで、パッシベーション膜の側面と第２の電極パターンの端部側面との間に間隙があっても、第１の溝部内の絶縁膜近傍の第１の電極パターン上は、所定の厚さのパッシベーション膜で覆われているため、パッシベーション機能を損なうことはない。そして、この変形例によれば、パッシベーション膜の形成が比較的容易である。
【００５０】
第１の実施の形態及びその第１の変形例、第２の変形例において、電極パターン及びパッシベーション膜は、平行で、かつ並置されている例を記載したが、図９に示すように、第１の溝部両側の第１の電極パターン１０６、または第２の溝部両側の第２の電極パターン１０７が、他の領域でつながっている電極パターン１０８であってもよい。さらに、図１０に示すように、第１及び第２の電極パターン１０６，１０７がリング状の平面形状を有していてもよい。セルの構造は、トレンチ型ＭＯＳＦＥＴ、トレンチ型ＩＧＢＴなどのような縦型半導体素子を例示できるが、縦型半導体素子に特に限定されない。
【００５１】
（第２の実施の形態）
図１１は、第２の実施の形態に係る半導体装置であり、セルを有する半導体デバイスの一部の断面図である。ここで、セルの構造部分は一部のみ示す。図１中の符号が示すものと同一のものについては同一符号を付すことにより、説明を省略する。
【００５２】
第１の電極パターン１０６の端部間の第１の溝部１０６ａ内に露出される絶縁膜１０３上には、例えば、第１の電極パターン１０６と同じ導電性材料によって構成される配線パターン１２１が、第１の溝部１０６ａの中央部分に形成され、電極パターン１０６と相俟って第１の溝部１０６ａを複数の溝に分割している。ここで、配線パターン１２１は、下層の電極である第１の電極パターン１０６と同じ導電性材料であることに特に限定されない。
【００５３】
セルとセルの間における電極パターン１０８の端部間の第１の溝部１０６ａ及び第２の溝部１０７ａ内に所定の膜厚のパッシベーション膜１０９が埋め込まれている。このパッシベーション膜１０９は、複数に分割された第１の溝部１０６ａ内の絶縁膜１０３部分、第２の溝部１０７ａ内に露出された配線パターン１２１部分及び第１の電極パターン１０６部分を覆っている。パッシベーション膜１０９は、絶縁膜１０３に水分などが付着しイオン化することによって、特性に悪影響を及ぼしたり、ショートして素子が破壊したりすることを防ぐために形成されており、ポリイミドやシリコン窒化膜によって形成されている。
【００５４】
図１２はセルを有する半導体デバイスの平面図である。電極パターン１０８及びパッシベーション膜１０９は、平行に並置されている。配線パターン１２１は、電極パターン１０８間に形成されている。なお、図１１は、図１２中のＡ−Ａ’における断面図である。
【００５５】
このように本実施の形態の半導体装置においては、第２の電極パターンの第２の溝部が、第１の電極パターン及び配線パターンによって形成される複数の第１の溝部を含んで、第１の電極パターンの端部を露出するように、しかも第１の溝部の幅よりも大きな幅の第２の溝部を形成し、この第１及び第２の溝部内にパッシベーション膜を埋め込むようにしている。そのため、複数の第１の溝部内の絶縁膜を含む第１の電極パターン上に形成されたパッシベーション膜は所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン上のパッシベーション膜と第２の電極パターンとで生じている段差は、ｔ−ｔ１と小さくなっている。したがって、パッシベーション膜の機能を維持したまま、基板を所望の厚さに形成する工程において基板の変形・割れなどの問題を低減することができる。
【００５６】
なお、パッシベーション膜を形成するために第２の電極パターン及び配線パターンが一部除去されているが、電極面積低下によるデバイス特性への影響はほとんどない。
（第１の変形例）
図１３は、第２の実施の形態の第１の変形例に係る半導体装置である。この変形例では、パッシベーション膜１０９の一部は第２の電極パターン１０７上に延在して形成されている。それ以外の構成は、上述の第２の実施の形態と同じであるため、説明は省略する。
【００５７】
このように、第１の変形例の半導体装置においては、第１の溝部１０６ａ内の絶縁膜を含む第１の電極パターン１０６上のパッシベーション膜１０９は、所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン１０６上のパッシベーション膜１０９と第２の電極パターン１０７とで生じている段差はｔ−ｔ１と小さくなっている。したがって、上記第２の実施の形態と同様にパッシベーション膜の機能を維持したまま、基板の変形や割れなどを低減できる。
【００５８】
ところで、第２の電極パターン上に延在して形成されているパッシベーション膜の部分においては、第２の電極パターンと第２の電極パターン上のパッシベーション膜とで段差ｔを生じているが、この段差ｔの領域は極めて小さく、また、他のパッシベーション膜部分と段差をもっており、基板の変形や割れをもたらすことはない。また、この変形例によれば、パッシベーション膜の形成が比較的容易である。
（第２の変形例）
また、図１４は、第２の実施の形態の第２の変形例に係る半導体装置である。この変形例では、パッシベーション膜１０９の側面と、第２の電極パターン１０７の端部側面との間に間隙を有し、第１の電極パターン１０６の上部の一部が露出するように形成されている。それ以外の構成は、上述の第２の実施の形態と同じであり、説明は省略する。
【００５９】
このように、第２の変形例の半導体装置においても、第１の溝部１０６ａ内の絶縁膜１０３を含む第１の電極パターン１０６上のパッシベーション膜１０９は、所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン１０６上のパッシベーション膜１０９と第２の電極パターン１０７とで生じている段差は、ｔ−ｔ１と小さくなっている。したがって、上記第２の実施の形態と同様に基板の変形や割れなどを低減できる。
【００６０】
ところで、パッシベーション膜の側面と第２の電極パターンの端部側面との間に間隙があっても、第１の溝部内の絶縁膜近傍の第１の電極パターン上は、所定の厚さのパッシベーション膜で覆われているため、パッシベーション機能を損なうことはない。そして、この変形例によれば、パッシベーション膜の形成が比較的容易である。
【００６１】
第２の実施の形態及びその第１の変形例、第２の変形例において、電極パターン、パッシベーション膜及び配線パターンは、平行で、かつ並置されている例を記載したが、第１の実施の形態における図９に示すように、第１の溝部両側の第１の電極パターン、または第２の溝部両側の第２の電極パターンが、他の領域でつながっている電極パターンであってもよい。さらに、図１０に示すように、第１及び第２の電極パターンがリング状の平面形状を有していてもよい。セルの構造は、トレンチ型ＭＯＳＦＥＴ、トレンチ型ＩＧＢＴなど、特に限定されない。
（第３の実施の形態）
図１５は、第３の実施の形態に係る半導体装置であり、半導体デバイスのセル部と終端部の断面図である。ここで、セルの構造は一例であり、特に限定されない。図１５の半導体装置は、複数のセルが繰り返し配列された構造を有すると共に複数のセルのうち半導体装置の上記構造の端に位置するセルである終端セル（ｃｅｌｌ
１）を有している。
【００６２】
Ｐ＋型の半導体基板１５０１の一方の主面の終端セルであるセル部（ｃｅｌｌ　１）に、例えば、ＭＯＳ構造のデバイスのＰ型のベース領域などの素子形成領域１５０２（第１の素子形成領域）が形成されている。半導体基板１５０１はペレットでもよい。また、素子形成領域１５０２の外周である終端部には、ガードリング領域１５０３，１５０４（第２の素子形成領域）と、さらにその周縁にストッパ領域１５０５（第３の素子形成領域）が選択的に形成されている。
【００６３】
ガードリング領域１５０３，１５０４は、パワーＭＯＳＦＥＴ、ＩＧＢＴなどの半導体デバイスに逆電圧を印加した場合に形成される空乏層の幅を広げるとともに、空乏層境界部の曲率を緩和し、耐圧を向上させるために形成され、一つであってもかまわない。また、耐圧によっては形成されなくてもかまわない。
【００６４】
ストッパ領域１５０５は、半導体基板１５０１の終端部の周縁に形成され、空乏層の広がりを抑制するために形成されている。
【００６５】
また、半導体基板１５０１上には、例えば酸化膜などの絶縁膜１５０６が形成されており、コンタクトを形成するため、素子形成領域１５０２及びストッパ領域１５０５上の絶縁膜１５０６は除去されている。
【００６６】
素子形成領域１５０２の上部には、チタンなどの第１の導電性材料からなる第１の電極パターン１５０７と、その上にアルミニウムなどの第２の導電性材料からなる第２の電極パターン１５０８の積層によって電極パターン１５０９が形成されている。
【００６７】
セル部と終端部において、第１の電極パターン１５０７は、その端部がそれぞれ絶縁膜１５０６上にまで延在して形成されている。また、第２の電極パターン１５０８は、下層の第１の電極パターン１５０７の端部を露出するよう、第２の電極パターン１５０８の端部がエッチングされている。
【００６８】
第１の導電性材料は、Ｔｉ，ＴｉＷなどのバリアメタルが用いられ、上部に形成する第２の導電性材料が、半導体基板１５０１中に拡散するのを低減するためのバリアメタルとして作用する。
【００６９】
また、第１の電極パターン１５０７の周縁部、すなわち第１の電極パターン１５０７と半導体基板１５０１の周縁との間において、ガードリング領域１５０３，１５０４上の絶縁膜１５０６上には、例えば、第１の電極パターン１５０７と同じ導電性材料からなるフィールドプレート１５１０，１５１１がそれぞれ形成されている。フィールドプレートは、ガードリング領域の電位を安定化するために形成されている。
【００７０】
ストッパ領域１５０５上には、第１の電極パターン１５０７と同じ導電性材料からなるストッパ電極パターン１５１２が形成されている。フィールドプレート１５１０，１５１１及びストッパ電極パターン１５１２は、下層電極である第１の電極パターンと同じ導電性材料であることに特に限定されない。これらの電極は、電位の供給を行うことができればよく、導電性材料であれば何でもよい。
【００７１】
また、半導体基板１５０１の周縁と第２の電極パターン１５０８の端部間において、第１の電極パターン１５０７、フィールドプレート１５１０，１５１１及びストッパ電極パターン１５１２間の露出された絶縁膜１５０６部分、フィールドプレート１５１０，１５１１、ストッパ電極パターン１５１２及び、第１の電極パターン１５０７上には、ポリイミドやシリコン窒化膜などのパッシベーション膜１５１３が形成されている。つまり、パッシベーション膜１５１３は、終端セル（ｃｅｌｌ　１）の第１の電極パターン１５０７（バリアメタル）上において、終端セルの第２の電極パターン１５０８（導電パターン）の隣に位置するように形成される。そして、パッシベーション膜１５１３は、メタル層をパターンニングして第１の電極パターン１５０７を形成した際に、複数のセルが繰り返し配列された構造の外側において露出した絶縁膜１５０６を覆うように形成されている。
【００７２】
半導体基板１５０１の他方の主面には、ドレイン領域などの他の素子形成領域１５１４が形成され、他の素子形成領域１５１４上に形成された他の電極パターン１５１５とストッパ電極パターン１５１２とを、同電位とすることによって、空乏層の広がりを抑制することができる。
【００７３】
図１６は半導体デバイスのセル部と終端部の平面図である。電極パターン１５０９の外周には、フィールドプレート１５１０，１５１１及びストッパ電極パターン１５１２が形成され、上部にパッシベーション膜１５１３が形成されている。
【００７４】
このように、本実施の形態の半導体装置においては、第２の電極パターンは、第１の電極パターンの端部、フィールドプレート、ストッパ電極パターン、及びそれらの間の絶縁膜部分を露出するように形成し、この部分にパッシベーション膜を埋め込むように形成している。そのため、第１の電極パターン、フィールドプレート、及びストッパ電極パターン上に形成されたパッシベーション膜は、所定の厚さｔを有しており、パッシベーション機能を維持している。そして、第１の電極パターン上のパッシベーション膜と第２の電極パターンとで生じている段差は、ｔ−ｔ１と小さくなっている。したがって、パッシベーション膜の機能を維持したまま、基板を所望の厚さに形成する工程において基板の変形・割れなどを低減することができる。
【００７５】
なお、パッシベーション膜を形成するために第２の電極パターン及び配線パターンが一部除去されているが、電極面積低下によるデバイス特性への影響はほとんどない。
（第１の変形例）
図１７は、第３の実施の形態の第１の変形例に係る半導体装置である。この変形例では、パッシベーション膜１５１３の一部は第２の電極パターン１５０８上に延在して形成されている。それ以外の構成は、上述の第３の実施の形態と同じであり、説明は省略する。
【００７６】
このように、第１の変形例の半導体装置においても、第１の電極パターン１５０７、フィールドプレート１５１０，１５１１及びストッパ電極パターン１５１２上のパッシベーション膜１５１３は、所定の厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン１５０７、フィールドプレート１５１０，１５１１」、ストッパ電極パターン１５１２上のパッシベーション膜１５１３と第２の電極パターン１５０８とで生じている段差は、ｔ−ｔ１と小さくなっている。したがって、上記第３の実施の形態と同様に、パッシベーション膜の機能を維持したまま、基板の変形や割れなどを低減できる。ところで、第２の電極パターン上に延在して形成されているパッシベーション膜の部分においては、第２の電極パターンと第２の電極パターン上のパッシベーション膜とで段差ｔを生じているが、この段差ｔの領域は極めて小さく、また、他のパッシベーション膜部分と段差をもっており、基板の変形や割れなどをもたらすことはない。また、この変形例によれば、パッシベーション膜の形成が比較的容易である。
（第２の変形例）
また、図１８は、第３の実施の形態の第２の変形例に係る半導体装置である。この変形例では、パッシベーション膜１５１３の側面と第２の電極パターン１５０８の端部側面との間に間隙を有し、第１の電極パターン１５０７の上部の一部が露出するように形成されている。それ以外の構成は、上述の第３の実施の形態と同じであり、説明は省略する。
【００７７】
このように、第２の変形例の半導体装置においても、第１の電極パターン１５０７、フィールドプレート１５１０，１５１１、ストッパ電極パターン１５１２間の絶縁膜１５０６を含む第１の電極パターン１５０７上のパッシベーション膜１５１３は、厚さｔを有しており、パッシベーション膜の機能を維持している。そして、第１の電極パターン１５０７、フィールドプレート１５１０，１５１１、ストッパ電極パターン１５１２上のパッシベーション膜１５１３と第２の電極パターン１５０８とで生じている段差は、ｔ−ｔ１と小さくなっている。したがって、上記第３の実施の形態と同様に、パッシベーション膜の機能を維持したまま、基板の変形や割れなどを低減できる。
【００７８】
ところで、パッシベーション膜と第２の電極パターンとの間に間隙があっても、第１の電極パターン、フィールドプレート、及びストッパ電極パターン間の絶縁膜の近傍の第１の電極パターン、フィールドプレート、及びストッパ電極パターン上は、所定の厚さのパッシベーション膜で覆われているため、パッシベーション膜の機能は損なわれることはない。そして、この変形例によれば、パッシベーション膜の形成が比較的容易である。
【００７９】
第３の実施の形態及びその第１の変形例、第２の変形例において、第１の実施の形態で示した図１０に示すように、第１及び第２の電極パターンがリング状の平面形状を有していてもよい。セルの構造は、トレンチ型ＭＯＳＦＥＴ、トレンチ型ＩＧＢＴなど、特に限定されない。
【００８０】
第１乃至第３の実施の形態において、所望の機能が得られるのであれば、厚さｔを有する、第１の電極パターン上のパッシベーション膜の上端が、厚さｔ１を有する第２の電極パターンの上端と同じか、低くなるように形成されていてもよい。
【００８１】
すなわち、ｔ≦ｔ１であってもよい。第１の電極パターン上のパッシベーション膜と第２の電極パターンとで生じている段差は、ｔ１−ｔとなり小さくなっているため、パッシベーション膜の機能を維持したまま、基板を所望の厚さに形成する工程において、基板の変形や割れなどを低減することができる。
【００８２】
【発明の効果】
以上詳述したように、本発明によれば、導電性材料を積層することによって構成される電極を有する半導体装置において、下層の電極パターンの一部を露出させるよう、上層の電極パターンを形成する。露出している絶縁膜を保護するために形成するパッシベーション膜は、露出した絶縁膜部分と、下層の露出した電極パターン部分を覆うよう形成する。
【００８３】
このように形成することによって、パッシベーション膜の機能を維持したまま、パッシベーション膜と上層の電極パターンとによって生じるデバイス表面における段差を少なくすることができ、基板を所望の厚さに形成する工程において基板の変形・割れなどの問題を低減することができる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の要部断面図である。
【図２】本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す要部断面図である。
【図３】本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す要部断面図である。
【図４】本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す要部断面図である。
【図５】本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す要部断面図である。
【図６】本発明の第１の実施の形態における半導体装置の要部平面図である。
【図７】本発明の第１の実施の形態の第１の変形例における半導体装置の要部断面図である。
【図８】本発明の第１の実施の形態の第２の変形例における半導体装置の要部断面図である。
【図９】本発明の第１乃至第３の実施の形態の他の例における半導体装置の要部平面図である。
【図１０】本発明の第１乃至第３の実施の形態の他の例における半導体装置の要部平面図である。
【図１１】本発明の第２の実施の形態における半導体装置の要部断面図である。
【図１２】本発明の第２の実施の形態における半導体装置の要部平面図である。
【図１３】本発明の第２の実施の形態の第１の変形例における半導体装置の要部断面図である。
【図１４】本発明の第２の実施の形態の第２の変形例における半導体装置の要部断面図である。
【図１５】本発明の第３の実施の形態における半導体装置の要部断面図である。
【図１６】本発明の第３の実施の形態における半導体装置の要部平面図である。
【図１７】本発明の第３の実施の形態の第１の変形例における半導体装置の要部断面図である。
【図１８】本発明の第３の実施の形態の第２の変形例における半導体装置の要部断面図である。
【図１９】従来の半導体装置の要部断面図である。
【図２０】従来の他の半導体装置の要部断面図である。
【図２１】（Ａ）は、基板厚が１５０μｍにおける段差と基板研削時の割れ確率の関係を示すシミュレーション結果であり、（Ｂ）は、基板厚が２５０μｍにおける段差と基板研削時の割れ確率の関係を示すシミュレーション結果である。
【符号の説明】
１０１・・・半導体基板、１０２・・・素子形成領域、１０３・・・絶縁膜、１０３ａ・・・ゲート絶縁膜、１０４・・・ゲート電極、１０５・・・層間絶縁膜、１０６・・・第１の電極パターン、１０６ａ・・・第１の溝部、１０７・・・第２の電極パターン、１０７ａ・・・第２の溝部、１０８・・・電極パターン、１０９・・・パッシベーション膜、１１１・・・素子形成領域、１１３・・・ワイヤ、１１５・・・素子形成領域、１１７・・・電極パターン、３０１・・・第１の電極層、３０２・・・第２の電極層、１５０１・・・半導体基板、１５０２・・・素子形成領域、１５０３，１５０４・・・ガードリング領域、１５０５・・・ストッパ領域、１５０６・・・絶縁膜、１５０７・・・第１の電極パターン、１５０８・・・第２の電極パターン、１５０９・・・電極パターン、１５１０，１５１１・・・フィールドプレート、１５１２・・・ストッパ電極パターン、１５１３・・・パッシベーション膜、１５１４・・・他の素子形成領域、１５１５・・・他の電極パターン
【図１】
2004079988.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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