(57)【要約】【課題】従来技術のドライバ回路の不利点を克服することができるＭＯＳゲートドライバ回路を提供すること。【解決手段】ＭＯＳゲート回路４００は、互いに直列に電気的に結合された第１及び第２のゲートスイッチ４１５、４２０を有するブリッジレッグ４１０と、ゲートスイッチ４１５、４２０の導電状態を制御するドライバ回路４０５を備えている。ドライバ回路４０５の出力信号４２５，４３０は、上側及び下側制御入力４２６、４３１に基づいて制御されて、ゲートスイッチ４１５、４２０の導電状態をそれぞれ制御する。ゲートスイッチ４１５、４２０の同時導電を防止するために、ドライバ回路４０５は、各ゲートスイッチ４１５、４２０にそれぞれ割り当てられた第１及び第２の導電性検出回路４３５、４４０を備えている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数のゲートスイッチと、
該ゲートスイッチに各々電気的に結合された複数の導電性検出回路を備え、該導電性検出回路の各々が、割り当てられたゲートスイッチの導電状態に関する特性を検出するように構成されているドライバ回路とを備え、
該ドライバ回路は、前記割り当てられたゲートスイッチが前記導電状態にある場合に、前記複数のゲートスイッチの同時導電を自動的に防止するようにしたことを特徴とするＭＯＳゲート回路。
【請求項２】
前記導電性検出回路の各々は、前記割り当てられたゲートスイッチのゲートソース間の電圧と基準電圧との差異に基づいて出力信号を生成するように構成されたコンパレータを備え、前記出力信号は、前記割り当てられたゲートスイッチが導電状態にあるか否かを伝達することを特徴とする請求項１に記載のＭＯＳゲート回路。
【請求項３】
前記基準電圧は、前記割り当てられたゲートスイッチのターンオン閾値電圧未満となるように選択されることを特徴とする請求項２に記載のＭＯＳゲート回路。
【請求項４】
前記ドライバ回路は、前記ゲートスイッチに対して各々割り当てられ電気的に結合された複数のＡＮＤ論理構成要素を備え、該ＡＮＤ論理構成要素の各々は、個々の前記導電性検出回路の一方の出力信号に電気的に結合された第１の入力を備え、前記ＡＮＤ論理構成要素の各々は、制御入力に電気的に結合された第２の入力を備えることを特徴とする請求項２に記載のＭＯＳゲート回路。
【請求項５】
前記複数のゲートスイッチは、互いに直列に電気的に結合された第１のゲートスイッチと第２のゲートスイッチとを備え、前記ゲートスイッチの各々は、ゲート、ソース及びドレイン電極を備え、
前記ドライバ回路は、
前記第１のゲートスイッチに対して電気的に結合され割り当てられた第１のＡＮＤ論理構成要素と、
前記第２のゲートスイッチに対して電気的に結合され割り当てられた第２のＡＮＤ論理構成要素と、
出力と正入力及び負入力とを有し、前記第１のコンパレータの前記正入力は、前記第１のゲートスイッチの前記ゲート電極に電気的に結合され、前記第１のコンパレータの前記負入力は、第１の基準電圧に電気的に結合された第１のコンパレータと、
前記出力と前記正入力及び前記負入力とを有し、前記第２のコンパレータの前記正入力は、前記第２のゲートスイッチの前記ゲート電極に電気的に結合され、前記第２のコンパレータの前記負入力は、第２の基準電圧に電気的に結合された第２のコンパレータとを備え、
前記第１のコンパレータの前記出力は、前記第２のＡＮＤ論理構成要素に電気的に結合され、前記第２のコンパレータの前記出力は、前記第１のＡＮＤ論理構成要素に電気的に結合され、ハイサイド（上側）制御入力が、前記第１のＡＮＤ論理構成要素に電気的に結合され、ローサイド（下側）制御入力が、前記第２のＡＮＤ論理構成要素に電気的に結合されることを特徴とする請求項１に記載のＭＯＳゲート回路。
【請求項６】
前記複数のゲートスイッチは、エピタキシャル層と、該エピタキシャル層内に配置された付加的な拡散領域と、該付加的な拡散領域に電気的に結合されたセンス電極とを有する少なくとも１つのＩＧＢＴスイッチを含み、前記割り当てられたスイッチが前記導電状態にあるか否かに関する前記特性には前記センス電極の電圧が含まれることを特徴とする請求項１に記載のＭＯＳゲート回路。
【請求項７】
前記ＩＧＢＴスイッチに割り当てられた前記導電性検出回路は、前記センス電極の前記電圧を前記ＩＧＢＴのドレイン電圧と比較して、該ＩＧＢＴスイッチが導電状態にあるか否かを検出することを特徴とする請求項６に記載のＭＯＳゲート回路。
【請求項８】
前記ゲートスイッチは、ＭＯＳＦＥＴ、ＩＧＢＴ及びＧＴＯサイリスタのうちの少なくとも１つを含むことを特徴とする請求項１に記載のＭＯＳゲート回路。
【請求項９】
ゲートスイッチに各々電気的に結合された複数の導電性検出回路を備え、該導電性検出回路の各々は、割り当てられたスイッチの導電状態に関する特性を検出するように構成されているドライバ回路を備え、
該ドライバ回路は、前記割り当てられたゲートスイッチが前記導電状態にある場合に、前記複数のゲートスイッチの同時導電を自動的に防止するようにしたことを特徴とする複数のゲートスイッチの制御回路。
【請求項１０】
前記導電性検出回路の各々は、前記割り当てられたゲートスイッチのゲートソース間の電圧と基準電圧との差異に基づいて出力信号を生成するように構成されたコンパレータを備え、前記出力信号は、前記割り当てられたゲートスイッチが導電状態にあるか否かを伝達することを特徴とする請求項９に記載の複数のゲートスイッチの制御回路。
【請求項１１】
連続して導電するが同時には導電しないように構成された第１及び第２の直列接続されたＭＯＳゲートデバイスを制御するための適応デッドタイム回路であって、
前記ＭＯＳゲートデバイスに結合された第１及び第２のモニタ回路であって、該モニタ回路は、前記第１及び第２のＭＯＳゲートデバイスが逆電圧に耐えられることに関する特性の測定値に応答して個々の出力信号を生成するように構成され、前記第１及び第２のモニタ回路の前記出力信号は、前記ＭＯＳゲートデバイスのゲート電極に各々接続され、該ＭＯＳゲートデバイスのターンオンを、前記第１及び第２のＭＯＳゲートデバイスの同時導電を防止して該ＭＯＳゲートデバイスの連続導電間のデッドタイムを最小限にするようにしたことを特徴とする適応デッドタイム回路。
【請求項１２】
ある導電型を有する基板と、
該基板の底面に配置されたドレイン電極と、
前記基板上に配置され、該基板の導電型と反対の導電型を有するエピタキシャル層と、
該エピタキシャル層内に配置され、前記基板の導電型と同じ導電型を有する少なくとも１つの本体拡散領域と、
前記本体拡散領域内に配置され、前記エピタキシャル層の導電型と同じ導電型を有する少なくとも１つのソース拡散領域と、
前記ＩＧＢＴデバイスを制御するためのゲート電極と、
前記本体拡散領域と前記ソース拡散領域とに電気的に結合されたソース電極と、
前記エピタキシャル層内に配置され、前記基板の導電型と同じ導電型を有する付加的な拡散領域であって、前記ＩＧＢＴ内の縦型バイポーラ配置のコレクタ領域を形成する付加的な拡散領域と、
前記付加的な拡散領域に電気的に結合されたセンス電極とを備え、
前記エピタキシャル層内の少数キャリアの存在が、前記センス電極の電圧に基づいて検出されるようにしたことを特徴とするＩＧＢＴデバイス。
【請求項１３】
少なくとも１つのゲートスイッチが導電することなく、再印加電圧を維持することができるか否かを検出するステップと、
前記少なくとも１つの前記ゲートスイッチが導電することなく、前記再印加電圧を維持することができない場合に、前記複数のゲートスイッチの同時導電を自動的に防止するステップと
を備えたことを特徴とする複数のゲートスイッチの同時導電防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適応デッドタイムを有するＭＯＳゲート回路に関し、特に、ゲートスイッチングデバイス用のドライバ回路に関し、より詳細には、第１及び第２の直列接続されたＭＯＳゲートデバイスを駆動するためのＭＯＳゲートドライバ回路に関する。
【背景技術】
【０００２】
種々の応用分野（例えば、集積回路応用分野）に関して、少なくとも２つのゲートスイッチ、例えば、少なくとも２つのゲートパワースイッチおよび／またはパワーＭＯＳゲートデバイス（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＧＴＯサイリスタなど）を駆動するためのドライバ回路を用いることが知られている。
【０００３】
図１は、従来の典型的なＭＯＳゲート回路を示す図である。このＭＯＳゲート回路１００は、互いに直列に電気的に結合された第１及び第２のゲートスイッチ１１５、１２０に加えて、ゲートスイッチ１１５、１２０の一方のみが任意の所与の時間に導電するように、ゲートスイッチ１１５、１２０の導電状態を個々のゲート出力信号１２５、１３０を介して制御するように構成されたドライバ回路１０５を備えている。このようなＭＯＳゲート回路１００は、バックコンバータ（ｂｕｃｋ  ｃｏｎｖｅｒｔｅｒ）用整流器のブリッジレッグ（ｂｒｉｄｇｅ  ｌｅｇｓ）などとして用いられるのが普通である。
【０００４】
図２は、図１に示したドライバ回路の逆位相制御を示すタイミングダイアグラムを示す図である。図１に示した従来のＭＯＳゲート回路における個々のゲート出力信号１２５、１３０のターンオン及びターンオフ時間を示している。個々の出力信号１２５、１３０は、ゲートスイッチ１１５、１２０の一方のみが任意の所与の時間に導電するように、逆位相で制御される。
【０００５】
しかし、実際の応用例においては、ゲートスイッチ１１５、１２０は、個々の出力信号１２５、１３０に応答して導電状態から非導電状態へ即座に切り換わることはできないと考えられる。すなわち、ゲートスイッチ１１５、１２０は、それに伴うターンオフ遅延時間、すなわち、ドライバ回路１０５からターンオフ命令を受けた後にゲートスイッチ１１５、１２０が導電性のままであり続ける時間を有すると考えられる。したがって、理想的な「逆位相」制御によって、ゲートスイッチ１１５、１２０の同時導電を防止することはできないと考えられる。そのため、ゲートスイッチ１１５、１２０の何れか一方をターンオフした後に意図的に「デッドタイム（ｄｅａｄ  ｔｉｍｅ）」を設けることが知られており、このデッドタイムは、ゲートスイッチ１１５、１２０の最長のターンオフ遅延よりも大きい（例えば、１〜３μＳ）。図２に示すように、このデッドタイムの間はゲートスイッチ１１５、１２０の何れも、導電するようには制御されていない。
【０００６】
これらの方法によってゲートスイッチ１１５、１２０の同時導電が防止できるが、付加されたデッドタイムによって、最大負荷サイクルと、ゲートスイッチ１１５、１２０のパルス幅変調（ＰＷＭ）制御の変調深さとが低下する。例えば、２０ｋＨｚ（周期＝５０μＳ）のキャリア周波数で、３μＳのデッドタイムの場合には、最大負荷サイクルは、
１−３／５０＝９４％
となる。
【考案の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的とするところは、前述した従来のドライバ回路の欠点を克服することができるＭＯＳゲート回路を提供することにある。このために、本発明では、ＭＯＳＦＥＴまたはＩＧＢＴなどＭＯＳゲートスイッチの同時導電を防止するために、デッドタイムを閉ループで自動的に制御することができるＭＯＳゲート回路を提案する。デッドタイムの決定は、各スイッチの状態（すなわち、各スイッチが、その他のスイッチがターンオンできる前に逆電圧に耐えられること）に基づく。このようにして、できるだけ短いデッドタイムを自動的に得ることができる。ＭＯＳゲートデバイスが逆電圧に耐えられる時点を決定するために、所望のどんな特性（例えば、閾値電圧）をモニタすることもできる。
【課題を解決するための手段】
【０００８】
１つの典型的な実施形態において、本発明のＭＯＳゲート回路は、複数のゲートスイッチと、該ゲートスイッチに各々電気的に結合された複数の導電性検出回路を備え、該導電性検出回路の各々が、割り当てられたゲートスイッチの導電状態に関する特性を検出するように構成されているドライバ回路とを備え、該ドライバ回路は、前記割り当てられたゲートスイッチが前記導電状態にある場合に、前記複数のゲートスイッチの同時導電を自動的に防止するようにしたことを特徴とする。
【０００９】
より具体的には、連続して導電するが同時には導電しないように構成された第１及び第２の直列接続されたＭＯＳゲートデバイスのための適応デッドタイム回路が提供されている。この適応デッドタイム回路は、逆電圧に耐えられることに関して第１および／または第２のＭＯＳゲートデバイスの特性を測定したことに応答して個々の出力信号を生成するように構成されたＭＯＳゲートデバイスに結合された第１及び第２のモニタ回路を備える。この第１及び第２のモニタ回路の出力信号は、ＭＯＳゲートデバイスのゲート電極にそれぞれ接続されて、それらのターンオンを、前記第１及び第２のモニタ回路からの出力信号に応答してそれぞれ可能にすることによって、第１及び第２のＭＯＳゲートデバイスの同時導電を防止し、それらの連続導電間のデッドタイムを最小限にする。
【発明を実施するための最良の形態】
【００１０】
図４は、本発明のＭＯＳゲート回路の一実施形態を示す図である。このＭＯＳゲート回路４００は、互いに直列に電気的に結合された第１及び第２のゲートスイッチ４１５、４２０を有するブリッジレッグ４１０（または他の回路構成要素）に加えて、ゲートスイッチ４１５、４２０の導電状態を制御するドライバ回路４０５を備えている。このドライバ回路４０５は、個々の出力信号４２５、４３０を発生させる。これらの出力信号は、上側（ｈｉｇｈ−ｓｉｄｅ）及び下側（ｌｏｗ−ｓｉｄｅ）制御入力４２６、４３１に基づいて制御されて、ゲートスイッチ４１５、４２０の導電状態をそれぞれ制御する。
【００１１】
図４では、ブリッジレッグ４１０の２つのゲートスイッチ４１５、４２０の導電状態を制御するように構成されたＭＯＳゲート回路４００を示しているが、このＭＯＳゲート回路４００を用いて、どんな構成におけるどんな数のゲートスイッチ（例えば、Ｈブリッジ構成における４つのゲートスイッチ）を制御することもできる。
【００１２】
ゲートスイッチ４１５、４２０の同時導電を防止するために、ドライバ回路４０５は、各ゲートスイッチ４１５、４２０にそれぞれ割り当てられた第１及び第２の導電性検出回路４３５、４４０を備えている。この導電性検出回路４３５、４４０は、関連付けられたゲートスイッチ４１５、４２０が導電することなく再印加電圧を維持できるかどうかに基づいて、導電性検出信号４４５、４５０を発生させるように構成されている。各導電性検出信号４４５、４５０は、個々のＡＮＤ論理構成要素４５５、４６０の一方の入力を形成し、他方の入力は、上側及び下側制御信号４２６、４３１の個々の一方によって形成されている。このようにして、ゲートスイッチ４１５、４２０の選択された一方が、導電することなく再印加電圧を維持することができない場合には、そのスイッチ４１５、４２０に割り当てられた導電性検出回路４３５、４４０によって、スイッチ４１５、４２０の他方の導電が防止できる。すなわち、図３のタイミングダイアグラムに示すように、導電性検出回路４３５、４４０は、ゲートスイッチ４１５、４２０の同時導電を防止するために自動的に適切なデッドタイムを生成する。
【００１３】
本発明による導電性検出回路４３５、４４０を設けることによって、回路設計者は、最悪の場合のデッドタイムを正確に計算する必要がなくなる。これは、導電性検出回路４３５、４４０が、ゲートスイッチ４１５、４２０の導電性特性に自己適応するためである。このようにして、ゲートスイッチ４１５、４２０が最小のデッドタイムで動作することをより十分に確保することができる。
【００１４】
図５は、本発明のＭＯＳゲート回路の他の実施形態を示す図である。このＭＯＳゲート回路５００では、導電性検出回路４３５、４４０が、それらに割り当てられたゲートスイッチ４１５、４２０のゲートソース間電圧と基準電圧（ＶＲＥＦ）との差異に基づいて出力信号を生成するように構成された個々のコンパレータ５０５、５１０を備えている。基準電圧は、ゲートスイッチ４１５、４２０の閾値電圧またはそれ未満となるように選択されている。そのために、コンパレータ５０５、５１０の正入力が、それらの個々に割り当てられたゲートスイッチ４１５、４２０のゲートに接続され、コンパレータ５０５、５１０の負入力が、基準電圧（ＶＲＥＦ）に接続されている。このようにして各コンパレータ５０５、５１０は、割り当てられたゲートスイッチ４１５、４２０が導電することなく再印加電圧を維持できるかどうかに基づいて、その出力信号を生成する。
【００１５】
上述した本発明の種々の実施形態は、ＩＧＢＴスイッチを制御するように動作可能なドライバ回路に適用することもできる。しかし、ＩＧＢＴスイッチは少数キャリアデバイスであるので、ターンオフ後にＩＧＢＴのエピタキシャル層内の少数キャリアが減衰するのに時間がかかる。したがって、ＩＧＢＴのゲートソース間電圧が所定の基準電圧を下回るかどうかを検出しても、ＩＧＢＴスイッチが導電することなく再印加電圧を維持できることを保証するとは限らない。
【００１６】
図６は、ＩＧＢＴスイッチのエピタキシャル層内の少数キャリアの存在を外部回路によって検出させることができる本発明によるＩＧＢＴスイッチの一実施形態を示す図である。このＩＧＢＴスイッチ６００は、Ｐ基板６０５と、そのＰ基板６０５上に成長させたＮ−エピタキシャル層６１０と、Ｐドープド本体拡散領域６１５ａ、６１５ｂと、Ｎ＋拡散領域６２０ａ、６２０ｂ、６２０ｃ、６２０ｄと、ゲート電極６２５と、ソース電極６３０と、Ｐ基板６０５の底面上のドレイン電極６３５とを備える。しかし、従来技術とは異なり、ＩＧＢＴスイッチ６００は、縦型バイポーラデバイス６４５（例えば、Ｎ型ＩＧＢＴ６００内のＰＮＰバイポーラトランジスタ６４５）のコレクタを形成する付加的なＰ拡散領域６４０（例えば、Ｎ型ＩＧＢＴ６００に対してはＰ拡散領域６４０）を備え、付加的なＰ拡散領域（コレクタ）６４０にはセンス電極６５０が電気的に結合されている。このようにして、Ｎ−エピタキシャル層６１０内の少数キャリアの存在を、センス電極６５０とドレイン電極６３５とにかかる電圧降下を測定することによって検出することができ、その結果、ＩＧＢＴスイッチ６００が導電することなく再印加電圧を維持できるかどうかについて、より信頼性の高い測定が行われる。
【００１７】
図７は、図６の少なくとも１つのＩＧＢＴスイッチを制御するためのＩＧＢＴドライバ回路の一実施形態を示す図である。このＩＧＢＴドライバ回路７００は、互いに直列に電気的に結合された第１及び第２のＩＧＢＴスイッチ７１５、７２０を有するブリッジレッグ７１０に加えて、ＩＧＢＴスイッチ７１５、７２０を制御するためのドライバ回路７０５を備えている。上述した実施形態と同様に、ドライバ回路７０５は、ＩＧＢＴスイッチ７１５、７２０の導電状態を個々の出力信号７２５、７３０を介して制御するように構成されている。この出力信号７２５、７３０は、上側及び下側制御入力７２６、７３１に基づいて制御されて、ＩＧＢＴスイッチ７１５、７２０の導電状態をそれぞれ制御する。
【００１８】
ＩＧＢＴスイッチ７１５、７２０の同時導電を防止するために、ドライバ回路７０５は、各ＩＧＢＴスイッチ７１５、７２０にそれぞれ割り当てられた第１及び第２の導電性検出回路７３５、７４０を備えている。導電性検出回路７３５、７４０は、それらに付随するゲートスイッチ７１５、７２０が導電することなく再印加電圧を維持できるかどうかに基づいて導電性検出信号７２５、７３０を発生させるように構成されている。そのために、導電性検出回路７３５、７４０は、センス電極７５０、７５５と、それらの個々に割り当てられたＩＧＢＴスイッチ７１５、７２０のドレイン電極７６０、７６５との間にかかる電圧を測定する。このようにして、ＩＧＢＴスイッチ７１５、７２０の選択された一方が、導電することなく再印加電圧を維持することができない場合には、スイッチ７１５、７２０に割り当てられた導電性検出回路７３５、７４０によって、スイッチ７１５、７２０の他方の導電が防止できる。
【００１９】
本発明を、その特定の実施形態に関して説明してきたが、他の多くの変形および修正ならびに他の応用例が、当業者には明らかとなろう。したがって、本発明を、本明細書における具体的な開示によって制限しないことが好ましい。
【図面の簡単な説明】
【００２０】
【図１】従来の典型的なＭＯＳゲート回路を示す図である。
【図２】図１のドライバ回路の逆位相制御を示すタイミングダイアグラムを示す図である。
【図３】本発明による典型的なＭＯＳゲート回路の逆位相制御を示すタイミングダイアグラムである。
【図４】本発明のＭＯＳゲート回路の一実施形態を示す図である。
【図５】本発明のＭＯＳゲート回路の他の実施形態を示す図である。
【図６】ＩＧＢＴスイッチのエピタキシャル層内の少数キャリアの存在を外部回路によって検出させることができるＩＧＢＴスイッチの一実施形態を示す図である。
【図７】図６の少なくとも１つのＩＧＢＴスイッチを制御するためのＩＧＢＴドライバ回路の一実施形態を示す図である。
【符号の説明】
【００２１】
１００、４００、５００  ＭＯＳゲート回路
１０５、４０５、７０５  ドライバ回路
１１５、１２０、４１５、４２０、７１５、７２０  ゲートスイッチ
４１０、７１０  ブリッジレッグ
１２５、１３０、４２５、４３０、７２５、７３０  ゲート出力信号
４２６、７２６  上側制御入力
４３１、７３１  下側制御入力
４３５、４４０  導電性検出回路
４５５、４６０  ＡＮＤ論理構成要素
５０５、５１０  コンパレータ
６００  ＩＧＢＴスイッチ
６０５  Ｐ基板
６１０  Ｎ−エピタキシャル層
６１５ａ  Ｐドープド本体拡散領域
６２０ａ、６２０ｂ  拡散領域
６２５  ゲート電極
６３０  ソース電極
６３５、７６０、７６５  ドレイン電極
６４０  Ｐ拡散領域
６４５  縦型バイポーラデバイス
６５０  センス電極
７００  ＩＧＢＴドライバ回路
７３５、７４０  導電性検出回路
７５０、７５５  センス電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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