(57)【要約】【課題】チャタリング防止のためにヒステリシスコンパレータを用いたゼロクロス検出回路であって、正確にゼロクロス点を検出することができるゼロクロス検出回路を提供する。【解決手段】第１ヒステリシス電圧ＶＨ１を有する第１ヒステリシスコンパレータ１０と、第１入力信号Ｓ１を基準として第１ヒステリシス電圧ＶＨ１とは極性の異なる第２ヒステリシス電圧ＶＨ２を有する第２ヒステリシスコンパレータ２０と、第１入力信号Ｓ１を基準として両極性の第３ヒステリシス電圧を有する第３のヒステリシスコンパレータ３０と、第１、第２及び第３ヒステリシスコンパレータの出力Ａ，Ｂ，Ｃに基づいて演算を行い、ゼロクロス検出信号Ｅを出力する演算回路４０と、を具備する。【選択図】図１
2004012168.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号と第２入力信号のゼロクロス点を検出するゼロクロス検出回路であって、第１ヒステリシス電圧を有する第１ヒステリシスコンパレータと、前記第１入力信号を基準として前記第１ヒステリシス電圧ＶＨ１とは極性の異なる第２ヒステリシス電圧ＶＨ２を有する第２ヒステリシスコンパレータと、前記第１入力信号を基準として両極性の第３ヒステリシス電圧ＶＨ３ａ、ＶＨ３ｂを有する第３のヒステリシスコンパレータと、前記第１、第２及び第３ヒステリシスコンパレータの出力に基づいて演算を行い、前記ゼロクロス点に応じたゼロクロス検出信号を出力する演算回路と、を具備することを特徴とするゼロクロス検出回路。
【請求項２】
前記第３ヒステリシス電圧ＶＨ３ａ及びＶＨ３ｂは、前記第１ヒステリシス電圧ＶＨ１及び第２ヒステリシス電圧ＶＨ２よりそれぞれ大きいことを特徴とする請求項１記載のゼロクロス検出回路。
【請求項３】
前記演算回路は、前記第１ヒステリシスコンパレータの出力と前記第３ヒステリシスコンパレータの反転出力とを加算する第１加算回路と、前記第１加算回路の出力と前記第２ヒステリシスコンパレータの出力の反転出力とを加算する第２加算回路とを有し、前記第２加算回路から前記ゼロクロス検出信号を出力することを特徴とする請求項１または請求項２記載のゼロクロス検出回路。
【請求項４】
前記第１、第２及び第３ヒステリシス電圧を電源電圧に応じて変化させるヒステリシス電圧制御回路を具備することを特徴とする請求項１、２、３のいずれかに記載のゼロクロス検出回路。
【請求項５】
前記ヒステリシス電圧制御回路は、電源電圧に比例して電流値が変化する第１電流源と、前記第１ヒステリシスコンパレータの出力に応じて前記第１電流源を前記第１ヒステリシスコンパレータの前記入力端子に接続する第１スイッチと、を有することを特徴とする請求項４記載のゼロクロス検出回路。
【請求項６】
前記ヒステリシス電圧制御回路は、電源電圧に比例して電流値が変化する第２電流源と、前記第２ヒステリシスコンパレータの出力に応じて前記第１電流源を前記第２ヒステリシスコンパレータの前記入力端子に接続する第２スイッチと、前記電源電圧に比例して電流値が変化する一対の第３電流源と、前記第３ヒステリシスコンパレータの出力に応じて前記一対の第３電流源をそれぞれ前記第３ヒステリシスコンパレータの前記入力端子に接続する一対の第３スイッチと、を有することを特徴とする請求項５記載のゼロクロス検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゼロクロス検出回路に関し、特に回転センサーや位置検出センサー等からのセンサー信号に基づいて、ゼロクロス検出信号を発生するゼロクロス検出回路に関する。
【０００２】
【従来の技術】
従来より、ホール素子等を用いた回転センサーや位置検出センサー等の検出部にはコンパレータが用いられている。このコンパレータに入力される一対の入力信号がクロスした時点（ゼロクロス点）で、その出力がＨＩＧＨ、ＬＯＷに切り替わることでゼロクロス検出が行われる。しかし、それらの入力信号にはある程度のノイズ成分が重畳されているので、このノイズ成分によるチャタリングが発生する。そこで、このチャタリングを防止するためにヒステリシス電圧を有するヒステリシスコンパレータが用いられている。
【０００３】
図６に、係るヒステリシスコンパレータを利用したゼロクロス検出回路を示す。このゼロクロス検出回路は、入力信号Ｓａが印加される入力端子１００ａと基準入力信号Ｓｂが印加される基準入力端子１００ｂを有するコンパレータ１０１と、ヒステリシス電圧を生成する帰還回路１０２とから構成されている。帰還回路１０２は、電流Ｉｓを流す電流源１０２ａとコンパレータ１０１の出力電圧Ｖｏｕｔに応じて開閉するスイッチＳＷから成る。また、入力端子１００ａとコンパレータ１０１のプラス入力端子（＋）の間には抵抗値Ｒを有する抵抗１０３が挿入されている。
【０００４】
上述した回路の動作について図７を参照しながら説明する。コンパレータ１０１の出力電圧ＶｏｕｔがＨＩＧＨの期間は、スイッチＳＷは開いており電流源Ｉｓはコンパレータ１０１のプラス入力端子（＋）から切り離され、オフ状態である。したがって、入力信号Ｓａが時間と共に減少し、基準入力信号Ｓｂとクロスするとコンパレータ１０１の出力電圧ＶｏｕｔはＬＯＷに切り替わる。すると、スイッチＳＷが閉じ、電流源Ｉｓが入力端子１００ａとコンパレータ１０１のプラス入力端子（＋）に接続され、抵抗１０３に電流Ｉｓが流れる。これにより、コンパレータ１０１のプラス入力端子（＋）の電位はヒステリシス電圧Ｉｓ×Ｒだけ低下する。
【０００５】
そして、入力信号Ｓａが時間と共に減少から増加に転じ、基準入力信号Ｓｂとクロスする。ところが、ヒステリシス電圧Ｉｓ×Ｒが生じているために、
出力電圧Ｖｏｕｔは速やかにＨＩＧＨに切り替わらない。出力電圧Ｖｏｕｔが切り替わるのは、その後さらに入力信号Ｓａがヒステリシス電圧Ｉｓ×Ｒだけ上昇した時点となる。
【０００６】
【発明が解決しようとする課題】
上述したように、従来例のゼロクロス検出回路ではコンパレータ１０１にヒステリシス電圧を持たせたために、正確なゼロクロス点の検出ができなかった。また、ヒステリシス電圧は温度に依存して変動するため、さらにゼロクロスの検出誤差が大きくなってしまうという問題があった。
【０００７】
特に、自動車用回転センサーや自動車用位置検出センサー等の特に高いゼロクロス検出精度が必要となるセンサー検出部では、ゼロクロス点を正確に検出できないことや、ヒステリシス電圧の温度依存性により誤差が大きくなることは大きな問題となっている。
【０００８】
【課題を解決するための手段】
そこで、本発明はチャタリング防止のためにヒステリシスコンパレータを用いたゼロクロス検出回路であって、しかも正確にゼロクロス点を検出することができるゼロクロス検出回路を提供するものである。
【０００９】
本発明の特徴は、第１入力信号と第２入力信号のゼロクロス点を検出するゼロクロス検出回路であって、第１ヒステリシス電圧ＶＨ１を有する第１ヒステリシスコンパレータと、前記第１入力信号を基準として前記第１ヒステリシス電圧ＶＨ１とは極性の異なる第２ヒステリシス電圧ＶＨ２を有する第２ヒステリシスコンパレータと、前記第１入力信号を基準として両極性の第３ヒステリシス電圧ＶＨ３ａ、ＶＨ３ｂを有する第３のヒステリシスコンパレータと、前記第１、第２及び第３ヒステリシスコンパレータの出力に基づいて演算を行い、前記ゼロクロス点に応じたゼロクロス検出信号を出力する演算回路と、を具備するものである。
【００１０】
本発明によれば、第１及び第２ヒステリシスコンパレータにより、正確にゼロクロス点を検出し、さらに、第１、第２及び３ヒステリシスコンパレータの出力の演算により、そのゼロクロス検出信号を取り出すようにしているので、
正確にゼロクロス点を検出することができると共に、ゼロクロス検出信号がヒステリシス電圧に依存しないことから、温度依存性による誤差についても無くすことができる。
【００１１】
また、本発明の他の特徴は、前記第１、第２及び第３ヒステリシス電圧を電源電圧に応じて変化させるヒステリシス電圧制御回路を具備するものである。
【００１２】
これにより、例えば自動車用回転センサー側の電源電圧の上昇により、入力信号の振幅が増加した場合に、それに応じてヒステリシス電圧も増加させるように制御することで、入力信号に重畳されるノイズ成分に起因したチャタリング防止効果を高めることができる。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。図１は、ゼロクロス検出回路の全体構成を示す回路図である。このゼロクロス検出回路は、第１入力信号Ｓ１が入力される第１入力端子１ａと第２入力信号Ｓ２が入力される第２入力端子１ｂを有している。第１入力信号Ｓ１及び第２入力信号Ｓ２は、例えば、ホール素子等を用いた回転センサーや位置検出センサー等からの発生される一対の信号である。
【００１４】
そして、第１入力信号Ｓ１及び第２入力信号Ｓ２は、それぞれ第１ヒステリシスコンパレータ１０、第２ヒステリシスコンパレータ２０、第３ヒステリシスコンパレータ３０に入力される。
【００１５】
第１ヒステリシスコンパレータ１０は、第１入力信号Ｓ１が印加されるプラス入力端子（＋）と第２入力信号Ｓ２が印加されるマイナ入力端子（−）を有する第１コンパレータ１１と、電流Ｉａを流す第１電流源１２と、第１コンパレータ１１の出力Ａに応じて開閉し、第１電流源１２をオンオフさせるスイッチＳＷ１から成る。また、入力端子１ａと第１コンパレータ１１のプラス入力端子（＋）の間には抵抗値Ｒａを有する第１抵抗１３が挿入されている。第１ヒステリシスコンパレータ１０の出力ＡがＬＯＷの期間、スイッチＳＷ１は閉じ、第１電流源１２がオンになるため、第１抵抗１３には第１コンパレータ１１のプラス入力端子（＋）に向かう方向に電流Ｉａが流れる。
【００１６】
すると、第１コンパレータ１１のプラス入力端子（＋）の電位は、Ｉａ×Ｒａだけ低下する。このＩａ×Ｒａが第１ヒステリシス電圧Ｖ１である。一方、第１ヒステリシスコンパレータ１０の出力ＡがＨＩＧＨの期間、スイッチＳＷ１は開き、第１電流源１２がオフする。第１ヒステリシスコンパレータ１０は、第１入力信号Ｓ１を片方の側にだけ減少させさせる上記第１ヒステリシス電圧Ｖ１を有するため、片側ヒステリシスコンパレータと呼ばれる。
【００１７】
第２ヒステリシスコンパレータ２０は、第１入力信号Ｓ１が印加されるプラス入力端子（＋）と第２入力信号Ｓ２が印加されるマイナ入力端子（−）を有する第２コンパレータ２１と、電流Ｉｂを流す第２電流源２２と、第２コンパレータ２１の出力電圧Ｂに応じて開閉し、第２電流源２２をオンオフさせるスイッチＳＷ２から成る。第１ヒステリシスコンパレータ１０では、第１電流源１２が接地側に設けられていたのに対して、この第２電流源２２は、電源側に設けられている。
また、入力端子１ａと第２コンパレータ２１のプラス入力端子（＋）の間には抵抗値Ｒｂを有する第２抵抗２３が挿入されている。第２ヒステリシスコンパレータ２０の出力ＢがＨＩＧＨの期間、スイッチＳＷ２は閉じ、第２電流源２２がオンになるため、第２抵抗２３には、入力端子１ａに向かう方向に電流Ｉｂが流れる。
【００１８】
すると、第２コンパレータ２１のプラス入力端子（＋）の電位は、Ｉｂ×Ｒｂだけ上昇する。このＩｂ×Ｒｂが第２ヒステリシス電圧Ｖ２である。一方、第２ヒステリシスコンパレータ１０の出力ＢがＬＯＷの期間、スイッチＳＷ２は開き、第２電流源２２がオフする。
【００１９】
第２ヒステリシスコンパレータ２０も、第１入力信号Ｓ１を片方の側にだけ増加させさせる上記第２ヒステリシス電圧Ｖ２を有するため、片側ヒステリシスコンパレータと呼ばれるが、第２ヒステリシス電圧Ｖ２の極性は、第１ヒテリシス電圧Ｖ１の極性とは逆である。つまり、第１ヒテリシス電圧Ｖ１は第１入力信号Ｓ１を減少させるが、第２ヒステリシス電圧Ｖ２は第１入力信号Ｓ１を増加させるように働く。
【００２０】
第３ヒステリシスコンパレータ３０は、第１及び第２ヒステリシスコンパレータ１０，２０の構成を併せ持つ構成である。この回路は、第１入力信号Ｓ１が印加されるプラス入力端子（＋）と第２入力信号Ｓ２が印加されるマイナ入力端子（−）を有する第３コンパレータ３１と、電流Ｉｃａを流す第３電流源３２ａと、電流Ｉｃｂを流す第３電流源３２ｂと、第３コンパレータ３１の出力Ｃに応じて開閉し、一対の第３電流源３２ａ、３２ｂを交互にオンオフさせる一対のスイッチＳＷ３ａ、ＳＷ３ｂから成る。ここで、第３電流源３２ａは電源側に、第３電流源３２ｂは接地側に設けられている。また、入力端子１ａと第３コンパレータ３１のプラス入力端子（＋）の間には抵抗値Ｒｃを有する第３抵抗３３が挿入されている。
【００２１】
第３ヒステリシスコンパレータ３０の出力ＣがＬＯＷの期間、スイッチＳＷ３ｂは閉じ、第３電流源３２ｂがオンになるため、第３抵抗３３には第３コンパレータ３１のプラス入力端子（＋）に向かう方向に電流Ｉｃｂが流れる。すると、第３コンパレータ３１のプラス入力端子（＋）の電位は、Ｉｃｂ×Ｒｃだけ低下する。
【００２２】
一方、第３ヒステリシスコンパレータ３０の出力ＣがＨＩＧＨの期間、スイッチＳＷ３ａは閉じ、第３電流源３２ａがオンになるため、第３抵抗３３には、入力端子１ａに向かう方向に電流Ｉｃａが流れる。すると、第３コンパレータ３１のプラス入力端子（＋）の電位は、Ｉｃａ×Ｒｃだけ上昇する。
【００２３】
すなわち、この第３ヒステリシスコンパレータはＶＨ３ａ＝Ｉｃｂ×Ｒｃ、ＶＨ３ｂ＝Ｉｃａ×Ｒｃという、両極性の第３ヒステリシス電圧を有している。ＶＨ３ａは、入力信号Ｓ１を減少させ、ＶＨ３ｂは、入力信号Ｓ１を増加させるため、この回路は、両側ヒステリシスコンパレータと呼ばれる。ここで、後述するようにゼロクロス検出を正確に行うために、ＶＨ３ａ＞ＶＨ１及びＶＨ３ｂ＞ＶＨ２に設定されている。
【００２４】
これらの第１ヒステリシスコンパレータ１０、第２ヒステリシスコンパレータ２０及び第３ヒステリシスコンパレータ３０の各出力Ａ、Ｂ、Ｃは、演算回路４０に印加される。そして、演算回路４０の出力は、出力トランジスタ５０のベースに印加され、そのコレクタ５１から後述するゼロクロス検出信号Ｅが取り出される。
【００２５】
図２に演算回路４０の具体的な回路例を示す。この回路は基本的には２つの加算回路から構成されている。以下、第１ヒステリシスコンパレータ１０、第２ヒステリシスコンパレータ２０及び第３ヒステリシスコンパレータ３０の各出力Ａ、Ｂ、Ｃは論理レベル（ＨＩＧＨまたはＬＯＷ）を示すものとする。
【００２６】
第１加算回路は、図２（ａ）に示すように、第１ヒステリシスコンパレータ１０の出力Ａが印加されたＮＰＮトランジスタ４１、第３ヒステリシスコンパレータ３０の出力Ｃの反転信号／Ｃが印加されたＮＰＮトランジスタ４２、電流源４３、インバータ４３から構成されている。ここで、２つのＮＰＮトランジスタ４１、４２のコレクタは共通接続されており、その接続点に電流源４３が接続されている。この回路では、上記の共通接続点にＤ＝／（Ａ＋／Ｃ）が出力される。Ｄは、（Ａ＋／Ｃ）の反転信号である。
【００２７】
第２加算回路は、図２（ｂ）に示すように、第２ヒステリシスコンパレータ２０の出力Ｂの反転信号／Ｂが印加されたＮＰＮトランジスタ４５、第１加算回路の出力Ｄが印加されたＮＰＮトランジスタ４６、電流源４７、インバータ４８から構成されている。ここで、２つのＮＰＮトランジスタ４５、４６のコレクタは共通接続されており、その接続点に電流源４７が接続されている。この回路では、上記の共通接続点にＥ＝／（／Ｂ＋Ｄ）が出力される。Ｅは、（／Ｂ＋Ｄ）の反転信号である。さらに、インバータ４８からＥの反転信号である／Ｅが出力される。
【００２８】
次に、上述した構成のゼロクロス検出回路の動作例について図３を参照しながら説明する。なお以下の説明で、第１ヒステリシスコンパレータ１０のプラス入力端子（＋）の電圧をｉｎｈｙｓＡ、第２ヒステリシスコンパレータ２０のプラス入力端子（＋）の電圧をｉｎｈｙｓＢ、第３ヒステリシスコンパレータ２０のプラス入力端子（＋）の電圧をｉｎｈｙｓＣ、とする。
【００２９】
第１入力信号Ｓ１と第２入力信号Ｓ２の関係が、Ｓ１＞Ｓ２の状態では、第１ヒステリシスコンパレータ１０の出力Ａ、第２ヒステリシスコンパレータ２０の出力Ｂ、第２ヒステリシスコンパレータ２０の出力Ｃは、いずれもＨＩＧＨである。したがって、第１ヒステリシスコンパレータ１０の第１電流源１２はオフしている。第２ヒステリシスコンパレータ２０の第２電流源２２はオン状態であり、ヒステリシス電圧ＶＨ２が発生している。また、第３ヒステリシスコンパレータ３０の第３電流源３２ａはオン状態であり、ヒステリシス電圧ＶＨ３ｂが発生している。
【００３０】
このＳ１＞Ｓ２の状態から第１入力信号Ｓ１と第２入力信号Ｓ２とがクロスする点ａにおいて、第１ヒステリシスコンパレータ１０がゼロクロス点を検出する。同時に、第１ヒステリシスコンパレータ１０のスイッチＳＷ１が閉じ、第１電流源１２がオンする。すると、ｉｎｈｙｓＡは第１入力信号Ｓ１よりヒステリシス電圧ＶＨ１だけ低下する。この点ａに対応する時刻ｔ１において、第１ヒステリシスコンパレータ１０の出力ＡはＬＯＷに変化する。
【００３１】
その後、すでに第１入力信号Ｓ１よりヒステリシス電圧ＶＨ２だけ高いｉｎｈｙｓＢは第２の入力信号Ｓ２と点ｂでクロスする。同時に、第２ヒステリシスコンパレータ２０のスイッチＳＷ２が開き、第２電流源２２がオフする。すると、ｉｎｈｙｓＢはヒステリシス電圧ＶＨ２だけ低下し、第１入力信号Ｓ１と同電位になる。この点ｂに対応する時刻ｔ２において、第２ヒステリシスコンパレータ２０の出力ＢはＬＯＷに変化する。
【００３２】
その後、すでに第１入力信号Ｓ１よりヒステリシス電圧ＶＨ３ｂだけ高いｉｎｈｙｓＣは第２の入力信号Ｓ２と点ｃでクロスする。同時に、第３ヒステリシスコンパレータ３０のスイッチＳＷ３ｂが閉じ、第３電流源３２ｂがオンし、スイッチＳＷ３ａが開き、第３電流源３２ａがオフする。すると、ｉｎｈｙｓＣはヒステリシス電圧ＶＨ３ｂ＋ＶＨ３ａだけ低下する。これにより、ｉｎｈｙｓＣはｉｎｈｙｓＡより低い電位となる。この点ｃに対応する時刻ｔ３において、第３ヒステリシスコンパレータ３０の出力ＣはＬＯＷに変化する。
【００３３】
逆に、Ｓ２＞Ｓ１の状態から第１入力信号Ｓ１と第２入力信号Ｓ２とがクロスす場合には、上記と逆の結果が得られる。
【００３４】
第１入力信号Ｓ１と第２入力信号Ｓ２とがクロスする点ａ’において、第２ヒステリシスコンパレータ２０がゼロクロス点を検出する。同時に、ｉｎｈｙｓＢは第１入力信号Ｓ１よりヒステリシス電圧ＶＨ２だけ上昇する。この点ａ’に対応する時刻ｔ４において、第２ヒステリシスコンパレータ２０の出力ＢはＨＩＧＨに変化する。
【００３５】
その後、すでに第１入力信号Ｓ１よりヒステリシス電圧ＶＨ１だけ低いｉｎｈｙｓＡは第２の入力信号Ｓ２と点ｂ’でクロスする。同時にｉｎｈｙｓＡはヒステリシス電圧ＶＨ１だけ上昇し、第１入力信号Ｓ１と同電位になる。この点ｂ’に対応する時刻ｔ５において、第１ヒステリシスコンパレータ２０の出力ＡはＨＩＧＨに変化する。
【００３６】
その後、すでに第１入力信号Ｓ１よりヒステリシス電圧ＶＨ３ａだけ低いｉｎｈｙｓＣは第２の入力信号Ｓ２と点ｃ’でクロスする。同時に、ｉｎｈｙｓＣはヒステリシス電圧ＶＨ３ｂ＋ＶＨ３ａだけ上昇する。この点ｃ’に対応する時刻ｔ６において、第３ヒステリシスコンパレータ３０の出力ＣはＨ　ＩＧＨに変化する。
【００３７】
上記のような波形が得られるのは、各ヒステリシス電圧の設定が、
ＶＨ３ａ＞ＶＨ１及びＶＨ３ｂ＞ＶＨ２を満たしていることが前提である。
【００３８】
そこで、第１〜第３ヒステリシスコンパレータの出力Ａ，Ｂ，Ｃに対して、図２に示した演算回路４で演算処理を施すと図３の波形Ｅが得られる。波形Ｅは、第１ヒステリシスコンパレータ１０が検出したゼロクロス点ａと第２ヒステリシスコンパレータ２０が検出したゼロクロス点ａ’における検出エッジを抽出したゼロクロス検出信号である。
【００３９】
その演算方法は、まず図２（ａ）の第１加算回路により、／（Ａ＋／Ｃ）という演算を行いことにより信号Ｄを得る。信号Ｄは、出力ＡがＬＯＷで出力ＣがＨＩＧＨの期間にＨＩＧＨとなるパルス信号である。次に、図２（ｂ）の第２加算回路により、／（／Ｂ＋Ｄ）という演算を行うことにより信号Ｅを得る。なお、第２加算回路から信号Ｅの反転信号／Ｅを出力し、さらに出力トランジスタ５０のコレクタ５１から信号Ｅを得るようにしてもよい。
【００４０】
このように、第１ヒステリシスコンパレータ１０出力Ａ及び第２ヒステリシスコンパレータ２０の出力Ｂで、それぞれゼロクロス点ａ，ａ’を検出し、その出力Ａ，Ｂと第３ヒステリシスコンパレータ３０の出力Ｃに所定の演算処理を施すことで、ゼロクロス点ａ，ａ’に対応する検出エッジを有するゼロクロス検出信号Ｅを得ることができる。
【００４１】
また、上記実施の形態において、第１、第２、第３ヒステリシスコンパレータが有する各ヒステリシス電圧は、第１入力信号Ｓ１、第２入力信号Ｓ２の信号源の電源電圧に依存して変化させることで、電源電圧に応じて適切なノイズマージンを確保することができる。次に、このヒステリシス電圧の電源電圧に応じた制御方法について説明する。
【００４２】
図４は、自動車回転センサーの検出部を示す回路図である。６０は、センサーであり、電源電圧Ｖｄｄが供給された抵抗ブリッジの等価回路で表される。
自動車回転センサー６０からの信号は、第１入力信号Ｓ１、第２入力信号Ｓ２として、それぞれ入力端子１ａ，１ｂから、図１に示したゼロクロス検出回路に入力される。図４は説明を簡略化するため、第１ヒステリシスコンパレータ１０のみを図示している。自動車回転センサー６０の電源電圧Ｖｄｄが変動することにより、それに応じて第１入力信号Ｓ１、第２入力信号Ｓ２の振幅が変動する。
【００４３】
そこで、第１入力信号Ｓ１、第２入力信号Ｓ２の振幅に応じて、第１ヒステリシスコンパレータ１０のヒステリシス電圧ＶＨ１を変化させることにより、
チャタリングに対するノイズマージンを適切に確保できる。例えば、第１入力ヒステリシス電圧ＶＨ１を電源電圧Ｖｄｄ（つまり、信号Ｓ１、第２入力信号Ｓ２の振幅）に比例するように制御する。
【００４４】
具体的には、第１ヒステリシスコンパレータ１０のヒステリシス電圧ＶＨ１を発生させている第１電流源１２の電流Ｉａを電源電圧Ｖｄｄに依存させる。図５にそのような第１電流源１２の回路図を示す。電源電圧Ｖｄｄと接地電圧間に抵抗６１、６２を接続し、その接続点の電圧Ｖをエミッタ接地されたＮＰＮトランジスタ６３のベースに印加する。電圧Ｖは、Ｖｄｄ×Ｒ２／（Ｒ１＋Ｒ２）である。すると、ＮＰＮトランジスタ６３のコレクタには電源電圧Ｖｄｄに依存した電流Ｉａが発生する。この電流はカレントミラー回路６４，６５を通して、端子６６から出力される。
【００４５】
したがって、このような第１電流源１２を図１の第１ヒステリシスコンパレータ１０に適用するだけで、ヒステリシス電圧ＶＨ１は電源電圧Ｖｄｄの上昇と共に大きくなり、電源電圧Ｖｄｄの減少と共に小さくなるので、電源電圧Ｖｄｄの変動に関わらず常に適切なノイズマージンを自動的に確保することができる。
【００４６】
図１における第２ヒステリシスコンパレータ２０の第２電流源２２、第３ヒステリシスコンパレータ２０の第３電流源３２ａ，３２ｂについても同様な構成を用いることにより、第２ヒステリシスコンパレータ２０及び第３ヒステリシスコンパレータ３０についても同様に適切なノイズマージンを確保することができる。
【００４７】
【発明の効果】
本発明によれば、第１及び第２ヒステリシスコンパレータにより、正確にゼロクロス点を検出し、さらに、第１、第２及び第３ヒステリシスコンパレータの出力の演算により、そのゼロクロス検出信号を取り出すようにしているので、正確にゼロクロス点を検出することができると共に、ゼロクロス検出信号がヒステリシス電圧に依存しないことから、温度依存性による誤差についても無くすことができる。
【００４８】
また、第１、第２及び第３ヒステリシスコンパレータの出力に基本的には加算演算を施すのみで、ゼロクロス検出信号を取り出すようにしているので、ラッチ回路を用いる場合と比較しても回路構成が簡単である。
【００４９】
また、各ヒステリシスコンパレータの各ヒステリシス電圧を電源電圧に応じて変化させるようにしたので、例えば自動車用回転センサー側の電源電圧の上昇により、入力信号の振幅が増加した場合に、それに応じてヒステリシス電圧も増加させるように制御することで、電源電圧の変動に関わらず常に適切なノイズマージンを確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るゼロクロス検出回路の全体構成を示す回路図である。
【図２】図１の演算回路４０の具体的な回路図である。
【図３】図１のゼロクロス検出回路の動作例を示す波形図である。
【図４】自動車回転センサーの検出部を示す回路図である。
【図５】図１の第１電流源１２の具体的な回路図である。
【図６】従来例に係るゼロクロス検出回路の回路図である。
【図７】図６のゼロクロス検出回路の動作を示す波形図である。
【符号の説明】
１ａ　第１入力端子　　１ｂ　第２入力端子　　１０　第１ヒステリシスコンパレータ　　１１　第１コンパレータ　　１２　第１電流源
１３　第１抵抗　　２０　第２ヒステリシスコンパレータ　　２１　第２コンパレータ　　２２　第２電流源　　２３　第２抵抗　　３０　第３ヒステリシスコンパレータ　　３１　第３コンパレータ　　３２ａ，３２ｂ　第３電流源
３３　第３抵抗　　４０　演算回路　　５０　出力トランジスタ
【図１】
2004012168.tif 000003
【図２】
2004012168.tif 000004
【図３】
2004012168.tif 000005
【図４】
2004012168.tif 000006
【図５】
2004012168.tif 000007
【図６】
2004012168.tif 000008
【図７】
2004012168.tif 000009