(57)【要約】【課題】ディジタル信号中継装置において、データの伝送休止時間がポート間の中継動作時の信号遅延時間よりも短かくなった場合でも、正常なデータ伝送を可能にする。【解決手段】リセットパルス出力制御回路１４は、伝送休止時間Ｔａが信号遅延時間Ｔｄよりも短かくなったために、リセット回路１３からリセットパルスが出力されたときにＤＰＬＬ８の出力である同期確立信号８−Ｏ２がオンであると、リセットパルスをリタイミング回路９に出力しない。【選択図】    図１
2004165850.tif 000002
【特許請求の範囲】
【請求項１】
非同期式ＦＩＦＯレジスタで構成され、伝送路から受信された受信データが書込まれ、書込み開始から所定の遅延時間経過後、該受信データの読出しが開始され、前記伝送路に出力され、読出しが完了すると、外部からのリセット信号によりＦＩＦＯレジスタの書き込みと読出しアドレスポインタが初期化されるリタイミング回路を備えたディジタル信号中継装置において、
前記読出し完了時に、前記リタイミング回路へデータ書込中であることを示す信号がオンであれば前記リセット信号の前記リタイミング回路への出力を抑止する回路を備えたことを特徴とするディジタル信号中継装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号伝送システムに用いられるディジタル信号中継伝送装置に関するものである。
【０００２】
【従来の技術】
図４はディジタル信号中継伝送装置が接続された半二重伝送システムの構成例を示している。図４に示すように、この半二重伝送システムは２線式の電気伝送回線２６，２７に接続されてデータ伝送するステーション２１，２２，２３，２４と、ステーション２１，２２と２３，２４との間で中継伝送するために設けられたディジタル信号中継伝送装置２５で構成される。
【０００３】
図５はステーション２２からステーション２３とステーション２３からステーション２２への中継動作のタイミングについて説明したものである。この半二重伝送システムではステーション２２（または２３）からの送信データは電気伝送回線２６（または２７）を通じてディジタル信号中継伝送装置２５のポートＡ（またはＢ）で受信され、受信されたデータがポートＢ（またはＡ）から中継出力される。ステーション２２（または２３）からの送信データはステーション２１，２４でも同時に受信可能である。
【０００４】
半二重伝送では２箇所以上のステーションから同時にデータの送信をしてはならない。各ステーション２１〜２４とディジタル信号中継伝送装置２５は送信データまたは中継データの送出完了後、電気伝送回線２６，２７を乱さないように送信停止期間中、電気バスではフローティング状態である。
【０００５】
図５に同一ステーションからの連続した送信データのディジタル信号中継伝送装置２５による中継伝送のタイミング例を示す。図５中、Ｔａはステーションから連続してデータを送信する場合の伝送休止時間、Ｔｄはディジタル信号中継伝送装置２５のポートＡ（またはＢ）からポートＢ（またはポートＡ）へ中継動作時の信号遅延時間である。
【０００６】
図５（１）は正常時（Ｔａ＞Ｔｄ）の伝送タイミング例であり、図５（２）は異常時（Ｔａ＜Ｔｄ）の伝送タイミング例である。図５（１）の場合、ステーションからの連続した送信データＤ１，Ｄ２はディジタル信号中継伝送装置２５で正常に中継伝送されるが、図５（２）の場合、ディジタル信号中継伝送装置２５で中継データＤ２の一部が消失するため正常に中継伝送できない。
【０００７】
図６はディジタル信号中継伝送装置２５のブロック図である。
【０００８】
ディジタル信号中継装置２５は受信器１Ａ，１Ｂと送信器２Ａ，２Ｂと受信データ選択回路４とキャリア検出回路５とキャリア検出回路６と先着優先判別回路７とＤＰＬＬ８とリタイミング回路９と遅延回路１０と送信制御回路１１と読み出しクロック回路１２とリセット回路１３を含む。
【０００９】
受信器１Ａ，１Ｂは伝走路からの受信データを再生出力する。
【００１０】
送信器２Ａ，２Ｂは中継データの送信出力の制御入力機能付きドライバーである。この制御入力がオンのとき中継データを出力できる。
【００１１】
システムクロック回路３は高精度形の水晶発振器を使用した分周回路で、出力３−Ｏ１と３−Ｏ２を作る回路である。出力３−Ｏ１はＤＰＬＬ８のクロックで、伝送速度のＮ倍の周波数に設定される。出力３−Ｏ２はタイミングクロックで、伝送速度と同等の周波数に設定される。
【００１２】
受信データ選択回路４はポートＡまたはポートＢ側の受信データを選択して出力する回路である。４−Ｉ１はＡポート側受信データ入力、４−Ｉ２はＢポート側受信データ入力である。４−Ｉ３はデータ入力Ｉ１とＩ２の選択信号入力である。４−Ｉ３がオンの時、データ入力Ｉ１が選択され、４−Ｉ３がオフの時、データ入力Ｉ２が選択される。４−ＩＯＥは出力４−Ｏ１の制御入力である。４−ＩＯＥがオンの時、選択信号４−Ｉ３で選択された入力が出力可能になる。４−ＩＯＥがオフの時、出力はオフになる。
【００１３】
キャリア検出回路５，６はそれぞれポートＡ、ポートＢ側の受信データの変化点を検出して、その変化の有無を状態信号で出力する回路である。入力５−Ｉ１（または６−Ｉ１）にデータの変化点がある時はオン信号を出力５−Ｏ１（または６−Ｏ１）から出力し、データの変化点が途絶えると規定時間後オフする。
【００１４】
先着優先判別回路７はキャリア検出回路出力５−Ｏ１，６−Ｏ１をそれぞれ入力端子７−Ｉ１，７−Ｉ２から入力し、どちらが先にオンしたかを判別して判別信号を出力する回路である。７−Ｏ１は先着したポートを示す出力で、オンのときポートＡ側、オフのときポートＢ側とする。７−Ｏ２は７−Ｏ１で示すキャリア検出回路出力５−Ｏ１または６−Ｏ１で、受信データ選択回路４の制御入力４−ＩＯＥとなる。
【００１５】
ＤＰＬＬ８は受信データ４−Ｏ１を入力８−Ｉ１に入力すれば同期確立信号８−Ｏ２および受信クロック８−Ｏ１を抽出する。同期確立信号８−Ｏ２は受信データ４−Ｏ１の各ビットに位相同期して受信クロック８−Ｏ１が抽出されている期間中オンし、位相同期ずれ、エンドフラグの受信完了およびキャリアなしの条件でオフする。このとき受信クロック８−Ｏ１も停止する。
【００１６】
リタイミング回路９は非同期式ＦＩＦＯレジスタで構成された回路である。９−Ｉ１は受信データ４−Ｏ１の入力、９−ＷＣＫは受信クロック８−Ｏ１の入力、９−ＲＣＫは中継データの読み出しクロック入力、９−Ｏｎは読み出された中継データ出力、１１−ＩＲはＦＩＦＯレジスタの書き込みと読み出しアドレスポインタを初期化するためのリセット入力である。中継送信開始時に読み出しクロック９−ＲＣＫの立ち上がり変化点に同期して中継データ９−Ｏｎが読み出される。中継データの読み出しが完了するとリセットされる。書き込み開始と読み出し開始タイミングは図５に示したようにＴｄの信号遅延時間を持たせている。このＴｄの値は受信クロック８−Ｏ１の周波数変動を吸収するために必要である。周波数変動の要因として送信データの周波数変動、伝送回路の波形歪、ＤＰＬＬのジッタ等がある。Ｔｄはこの周波数変動の見積もりして決定する。リタイミング回路９にＦＩＦＯレジスタを使用するのは、ジッタの小さな読み出しクロック３−Ｏ２で中継データの読み出しが可能となり、伝送回路の波形歪、ＤＰＬＬのジッタによる周波数変動を吸収することができるためである。
【００１７】
遅延回路１０はＮビットのシリアルシフトレジスタで構成された遅延回路である。１０−Ｉ１は同期確立信号８−Ｏ２を入力、１０−Ｉ２はタイミングクロック３−Ｏ２を入力する。同期確立信号８−Ｏ２をタイミングクロック１０−Ｉ２でＮビット遅延させた信号を出力１０−Ｏ１から出力する。ここで、Ｎビット遅延時間＞Ｔｄの条件に設定されている。
【００１８】
送信制御回路１１はポートＡとポートＢ側の送信器２Ａ，２Ｂの出力を制御するための回路である。１１−Ｉ１は遅延回路出力１０−Ｏ１を入力、１１−Ｉ２は先着優先判別回路出力７−Ｏ１を入力する。１１−Ｉ１と１１−Ｉ２の入力信号状態を判定して出力制御をする。ポートＡが受信状態では入力１１−Ｉ１、入力１１−Ｉ２がオンして出力１１−Ｏ１がオン、出力１１−Ｏ２がオフするためポートＡ側の送信器２Ａが出力不可となり、ポートＢ側の送信器２Ｂが出力可能となる。また、ポートＢが受信状態では入力１１−Ｉ１がオン、入力１１−Ｉ２がオフし、出力１１−Ｏ１がオフ、出力１１−Ｏ２がオンするため、ポートＡ側の送信器２Ａが出力可能となり、ポートＢ側の送信器２Ｂが出力禁止となる。受信完了すると、遅延時間Ｔｄ後入力１１−Ｉ１がオフし、出力１１−Ｏ１、１１−Ｏ２は共にオフするため両ポートＡ，Ｂの送信器２Ａ，２Ｂは出力不可になる。
【００１９】
読み出しクロック回路１２はリタイミング回路９の読み出しに必要なクロック数を発生するための回路である。１２−Ｉ１はタイミングクロック３−Ｏ２の入力、１２−Ｉ２は遅延回路出力１０−Ｏ１の入力である。入力１２−Ｉ２がオフの期間中、入力１２−Ｉ１のタイミングクロックを出力１２−Ｏ１から出力する。
【００２０】
リセット回路１３はリタイミング回路９のＦＩＦＯレジスタの書き込みと読み出しアドレスポインタを初期化するための回路である。１３−Ｉ１に遅延回路出力１０−Ｏ１を入力する。入力１３−Ｉ１の立ち下がり変化時に微分パルス信号をリセット信号として出力１３−Ｏ１から出力する。
【００２１】
図７はＴａ＞Ｔｄの条件の場合の内部信号の動作タイミング例である。図８はＴａ＜Ｔｄの条件の場合の内部信号の動作タイミング例である。Ｔａ＞Ｔｄの条件では連続した受信データはディジタル信号中継伝送装置２５から正常に中継伝送されるが、Ｔａ＜Ｔｄの条件ではディジタル信号中継伝送装置２５からの中継データの一部（リセットパルスが出力するまでに書込まれたデータ）が消失するため正常な中継伝送できない。
【００２２】
【発明が解決しようとする課題】
ディジタル信号を中継伝送するため非同期式ＦＩＦＯレジスタで構成されたリタイミング回路を内蔵した上述したディジタル信号中継伝送装置は、同一ステーションから連続した送信データを中継伝送する場合、リタイミング回路で中継データの読み出し中に次受信データの書き込みを行うと前中継データの読み出し完了後、リタイミング回路が初期化されてしまい、書き込み中の次受信データの先頭データ部分が消失してしまうため、リタイミング回路の信号遅延時間Ｔｄより速く次受信データの書き込みが発生する伝送システムには使用できないという欠点がある。
【００２３】
本発明の目的は、リタイミング回路の信号遅延時間よりも早く次受信データの書き込みが発生する伝送システムにおいても使用できるディジタル信号中継伝送装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明のディジタル信号中継装置は、リタイミング回路の読出し完了時に、リタイミング回路へデータ書込中であることを示す信号がオンであれば、リセット信号のリタイミング回路への出力を抑止する回路を有している。
【００２５】
本発明は、同一ステーションから連続した送信データを中継伝送する場合、リタイミング回路で中継データの読み出し中に次受信データの書き込みを行っても前中継データの読み出し完了後、リタイミング回路が初期化されないようにしたものである。これにより、リタイミング回路の信号遅延時間Ｔｄより速く次受信データの書き込みが発生する伝送システムでディジタル信号中継伝送装置を使用できる。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２７】
図１は本発明の一実施形態のディジタル信号伝送装置のブロック図である。なお、図６の従来装置と同じ構成要素については同一の符号を付して説明を省略し、異なる部分のみ説明する。
【００２８】
本実施形態のディジタル信号伝送装置は、リセット回路１３の出力１３−Ｏ１を入力１４−Ｉ１に入力し、ＤＰＬＬ８の出力８−Ｏ２（同期確立信号）を入力１４−Ｉ２に入力し、リセット回路１３からリセットパルス１３−Ｏ１が出力されたとき、ＤＰＬＬ８の出力８−Ｏ２がロウ（オフ）であればリセットパルス１３−Ｏ１を出力１４−Ｏ１からリタイミング回路９に出力するが、ＤＰＬＬ８の出力８−Ｏ２がハイ（オン）であればリセットパルス１３−Ｏ１を出力しないリセットパルス出力制御回路１４を備えた点が図６の従来のディジタル信号中継装置と異なる。
【００２９】
図２はＴａ＞Ｔｄの条件の場合の内部信号の動作タイミング例、図３はＴａ＜Ｔｄの条件の場合の内部信号の動作タイミング例を示している。
【００３０】
リセットパルス１３−Ｏ１が出力されたとき、同期確立信号８−Ｏ２がオフ（ロウ）の場合（図２）、リセットパルス出力制御回路１４からリセットパルス１３−Ｏ１が出力され、リタイミング回路９は初期化され、その後次データＤ２がリタイミング回路９に書込まれる。
【００３１】
リセットパルス１３−Ｏ１が出力されたとき、同期確立信号８−Ｏ２がオン（ハイ）の場合（図３）、リセットパルス出力制御回路１４からリセットパルス１３−Ｏ１が出力されず、リタイミング回路９は初期化されずに、次データＤ２がリタイミング回路９に正常に書込まれる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、データの伝送休止時間がポート間の中継動作時の信号遅延時間よりも短かくなった場合でも正常なデータ伝送ができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態のディジタル信号中継伝送装置のブロック図である。
【図２】図１の実施形態の内部信号の動作タイミング図である。
【図３】図１の実施形態の内部信号の動作タイミング図である。
【図４】ディジタル信号伝送装置が接続された半二重伝送システムの構成例を示す図である。
【図５】図４のシステムにおける送信データと中継データの伝送タイミングを示す図である。
【図６】図４中のディジタル信号中継伝送装置のブロック図である。
【図７】図６のディジタル信号中継装置の内部信号の動作タイミング図である。
【図８】図６のディジタル信号中継装置の内部信号の動作タイミング図である。
【符号の説明】
１Ａ，１Ｂ    受信器
２Ａ，２Ｂ    送信器
３    システムクロック回路
４    受信データ選択回路
５，６    キャリア検出回路
７    先着優先判別回路
８    ＤＰＬＬ
９    リタイミング回路
１０    遅延回路
１１    送信制御回路
１２    読み出しクロック回路
１３    リセット回路
１４    リセットパルス出力制御回路
２１〜２４    ステーション
２５    ディジタル信号中継伝送装置
２６，２７    伝送回線
【図１】
2004165850.tif 000003
【図２】
2004165850.tif 000004
【図３】
2004165850.tif 000005
【図４】
2004165850.tif 000006
【図５】
2004165850.tif 000007
【図６】
2004165850.tif 000008
【図７】
2004165850.tif 000009
【図８】
2004165850.tif 000010