(57)【要約】      （修正有）【課題】ダイオードを含むマスクROM及びその製造方法を提供する。【解決手段】第一の方向に沿って設けられた複数の第一導線ＢＬ（ビット線）と、これと垂直な第二の方向に沿って設けられた複数の第二導線１２２（ワード線）とを上下に設け、第一と第二の導線の各交差点に垂直型のダイオードＤを挿入し、誘電体層１５０を介し第二導線に接続されるものをロジック“０”、誘電体層を介さずに直接第二導線に接続されるものをロジック“１”に定義し、且つ、複数のダイオード層を堆積して、高密度の三次元アレイを形成する。【選択図】図１ｉ
2004165632.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードを含むマスクROMは、
半導体基板と、
前記半導体基板上の絶縁層と、
第一方向に沿って設置され、前記絶縁層上に位置する複数の第一導線と、
前記第一導線上に位置する複数の垂直式ダイオードと、
前記ダイオードのうち一部のダイオード上に位置する誘電層であり、前記ダイオード上に誘電層があるものをロジック“０”に定義し、誘電層がないものをロジック“１”に定義する誘電層と、
前記第一方向に垂直な第二方向に沿って設置され、前記誘電層と前記ダイオード上に位置する複数の第二導線と、
からなることを特徴とするマスクROM。
【請求項２】
前記ダイオードは、PNダイオードであることを特徴とする請求項１に記載のマスクROM。
【請求項３】
前記PNダイオードは、異なる導電型のポリシリコンで構成されることを特徴とする請求項２に記載のマスクROM。
【請求項４】
前記絶縁層は、酸化ケイ素、アルミナ、窒化ケイ素、五酸化タンタル、チタン酸バリウム・ストロンチウム、酸化ハフニウム、或いは、酸化チタンであることを特徴とする請求項１〜３のいずれかに記載のマスクROM。
【請求項５】
前記第一導線と前記第二導線は、それぞれ、ビットラインとワードラインであることを特徴とする請求項１〜４のいずれかに記載のマスクROM。
【請求項６】
前記誘電層は、酸化ケイ素、アルミナ、窒化ケイ素、五酸化タンタル、チタン酸バリウム・ストロンチウム、酸化ハフニウム、或いは、酸化チタンであることを特徴とする請求項１〜５のいずれかに記載のマスクROM。
【請求項７】
ダイオードを含むマスクROMは、
半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上に堆積され、間に分離層を備えて絶縁される少なくとも二層のメモリユニット層と、からなり、前記メモリユニット層は、
第一方向に沿って設置され、前記絶縁層上に位置する複数の第一導線と、
前記第一導線上に位置する複数の垂直式ダイオードと、
前記ダイオードのうち一部のダイオード上に位置する誘電層であり、前記ダイオード上に誘電層があるものをロジック“０”に定義し、誘電層がないものをロジック“１”に定義する誘電層と、
前記第一方向と垂直の第二方向に沿って配置され、前記誘電層と前記ダイオード上に位置する複数の第二導線と、からなり、
二つの近接する上下ダイオード層は、異なる導電型で向かい合って設置されていることを特徴とする請求項１〜６のいずれかに記載のマスクROM。
【請求項８】
前記マスクROMは２〜１０層のメモリユニット層を備えることを特徴とする請求項７に記載のマスクROM。
【請求項９】
前記分離層は、酸化ケイ素、アルミナ、窒化ケイ素、五酸化タンタル、チタン酸バリウム・ストロンチウム、酸化ハフニウム、或いは、酸化チタンであることを特徴とする請求項７または８に記載のマスクROM。
【請求項１０】
ダイオードを含むマスクROMは、
半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上に堆積され、ｎが２であるか、或いは、それ以上の整数であるｎ層のダイオード層で、前記各ダイオード層は、複数の垂直式ダイオード、及び、前記ダイオードのうち一部のダイオード上に位置する誘電層を備え、前記ダイオード上に誘電層があるものをロジック“０”に定義し、誘電層がないものをロジック“１”に定義するダイオード層と、
最下層のダイオードと絶縁層間、最上層のダイオード層上、及び二つの近接するダイオード層間にそれぞれ位置し、設置方向は、二つの近接する導電層が互いに垂直である（ｎ＋１）層平行導電層と、からなり、
二つの近接する上下ダイオード層は、同じ導電型で向かい合って設置されていることを特徴とする請求項１〜６のいずれかに記載のマスクROM。
【請求項１１】
前記マスクROMは２〜１０層のメモリユニット層を備えることを特徴とする請求項１０に記載のマスクROM。
【請求項１２】
ダイオードを含むマスクROMの製造方法であって、
半導体基板上に、絶縁層、第一導電層、第二導電層、第三導電層を順に形成し、前記第二導電層と前記第三導電層間に、PN界面、或いはショットキー界面を形成する工程と、
前記第三導電層、前記第二導電層、及び第一導電層をパターン化し、第一方向に沿って設置された複数の第一スタック溝を形成して、前記第一導電層を複数のビットラインとして定義する工程と、
第一絶縁物を前記第一スタック溝内に充填する工程と、
前記第三導電層と、前記第一絶縁物上に、誘電層を全面的に形成する工程と、
前記誘電層、前記第一絶縁物、前記第三導電層、前記第二導電層を、ビットラインまでパターン化し、前記第一方向と垂直の第二方向に沿って設置された複数の第二スタック溝を形成し、且つ、前記第二導電層と前記第三導電層により構成される複数のダイオードを形成する工程と、
第二絶縁物を前記第二スタック溝内に充填し、前記第二絶縁層の高度を前記誘電層より高くして、前記第二方向に沿って設置された複数の第三スタック溝を形成する工程と、
前記誘電層をパターン化し、ダイオードの一部分の前記第三導電層を露出して、複数のROMコード用開口を形成し、複数のROMコードを定義する工程と、
第四導電層を形成し、前記第三導電層と前記ROMコード用開口に充填して、複数のワードラインを形成する工程と、
からなることを特徴とするマスクROMの製造方法。
【請求項１３】
前記ダイオードは、PNダイオードであることを特徴とする請求項１２に記載のマスクROMの製造方法。
【請求項１４】
前記PNダイオードは、異なる導電型のポリシリコンで構成されることを特徴とする請求項１３に記載のマスクROMの製造方法。
【請求項１５】
前記誘電層は、酸化ケイ素、アルミナ、窒化ケイ素、五酸化タンタル、チタン酸バリウム・ストロンチウム、酸化ハフニウム、或いは、酸化チタンであることを特徴とする請求項１２〜１４のいずれかに記載のマスクROMの製造方法。
【請求項１６】
ダイオードを含むマスクROMの製造方法であって、
半導体基板上に、絶縁層、第一導電層、第二導電層、第三導電層、及び第一誘電層を順に形成し、前記第二導電層と前記第三導電層間に、PN界面、或いはショットキー界面を形成する工程と、
前記第一誘電層をパターン化して、前記第三導電層の一部分を露出し、複数の第一ROMコード用開口を形成し、複数の第一コードを定義する工程と、
前記第一誘電層、前記第三導電層、前記第二導電層、及び第一導電層をパターン化し、第一方向に沿って設置された複数の第一スタック溝を形成して、前記第一導電層を複数の第一ビットラインとして定義する工程と、
第一絶縁物を前記第一スタック溝内に充填する工程と、
第四導電層を全面的に形成し、且つ、前記第一ROMコード用開口内に充填する工程と、
前記第四導電層上に、第五導電層、第六導電層、及び第二誘電層を順に形成し、前記第五導電層と前記第六導電層間にPN界面、或いはショットキー界面を形成する工程と、
前記第二誘電層をパターン化して、前記第六導電層の一部を露出し、複数の第二ROMコード用開口を形成し、複数の第二コードを定義する工程と、
前記第二誘電層、前記第六導電層、前記第五導電層、前記第四導電層、前記第一誘電層、前記第三導電層、前記第二導電層を、前記第一ビットラインまでパターン化し、前記第一方向と垂直の第二方向に沿って設置された複数の第二スタック溝を形成すると共に、前記第四導電層を複数の第一ワードラインとして定義する工程と、
第二絶縁物を前記第二スタック溝内に充填する工程と、
第七導電層を全面的に形成し、且つ、前記第二ROMコード用開口内に充填する工程と、
前記第七導電層上に、第八導電層、第九導電層、及び第三誘電層を順に形成し、前記第八導電層と前記第九導電層間に、PN界面、或いはショットキー界面を形成する工程と、
前記第三誘電層をパターン化して、前記第九導電層の一部分を露出し、複数の第三ROMコード用開口を形成し、複数の第三コードを定義する工程と、
前記第三誘電層、前記第九導電層、前記第八導電層、前記第七導電層、前記第二誘電層、前記第六導電層、前記第五導電層、を前記第一ワードラインまでパターン化し、前記第一方向に沿って設置された複数の第三スタック溝を形成すると共に、前記第七導電層を複数の第二ビットラインとして定義する工程と、
第三絶縁物を前記第三スタック溝内に充填する工程と、
前記第三誘電層、前記第九導電層、前記第八導電層を、前記第二ビットラインまでパターン化し、前記第二方向に沿って設置された第四スタック溝を形成する工程と、
第四絶縁物を前記第四スタック溝内に充填し、前記第四絶縁物の高度を前記第三誘電層より高くして、第二方向に沿って設置された複数の第五スタック溝を形成する工程と、
第十導電層を前記第五スタック溝内に充填し、複数の第二ワードラインを形成する工程と、からなり、
前記第三導電層と前記第五導電層は同じ導電型で、前記第六導電層と前記第八導電層は同じ導電型であることを特徴とするマスクROMの製造方法。
【請求項１７】
前記第二、第三、第五、第六、第八、及び第九導電層は、ドープのポリシリコン層であることを特徴とする請求項１６に記載のマスクROMの製造方法。
【請求項１８】
前記第二、第六、及び第八導電層は、同じ導電型で、前記第三、第五、及び第九導電層は、同じ導電型であることを特徴とする請求項１７に記載のマスクROMの製造方法。
【請求項１９】
前記第一、第二、及び第三誘電層は、酸化ケイ素、アルミナ、窒化ケイ素、五酸化タンタル、チタン酸バリウム・ストロンチウム、酸化ハフニウム、或いは、酸化チタンであることを特徴とする請求項１６〜１８のいずれかに記載のマスクROMの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードを備えるマスクROM（Mask  read  only  memory）に関するもので、特に、ダイオード上の誘電層の有無により、ロジック“０”、或いはロジック“１”を定義するマスクROMに関するものである。
【背景技術】
【０００２】
非揮発性メモリ（nonvolatile  memory）は二種類に分けられる。一つは、マスクROMで、メモリを製造するのと同時に、既に、プログラム化（programmed）、即ち、ロジック“０”及び“１”が定義され、工場を出た後は、書き換えが出来ないものである。よって、マスクROMはテスト（testing）出来、故に、信頼度（reliability）が高い。もう一つは、フィールドプログラマメモリ（field  programmable  memory）で、メモリを製造する時点では、プログラム化されておらず、工場を出た後、ユーザーのニーズに応じて、プログラム化を実行するものである。
【０００３】
公知のマスクROMは、MOSトランジスタ（metal−oxide−semiconductor  transistor）をメモリユニット（memory  unit）とする。プログラム化の方式は、イオン注入により、一部分のMOSトランジスタのしきい電圧（threshold  voltage）を調整して、ロジック“０”及び“１”を定義する。
【０００４】
近年来、垂直型PNダイオードをメモリユニットとするマスクROMが既にある。例えば、米国特許NO.5441907号中、この種のPN型垂直ダイオードを含むマスクROMが開示されており、PNダイオードの有無により、ロジック“０”、“１”を定義する。
【０００５】
米国特許6185122B１号は、PNダイオードを含むメモリが開示されているが、マスクROMではなく、OTP  ROM（one  time  programmable  read  only  memory）である。製造されたメモリ中、PNダイオードの上に酸化層がある。メモリは製造後、工場を出た後、ロジック“０”“１”が再定義され、定義の方式は、高電圧により、酸化層を機能停止（breakdown）させ、機能停止したところを“１”、していないところを“０”とする。酸化層の厚さが不均衡な時、定義の際に問題が起こる。
【特許文献１】米国特許NO.5441907号
【特許文献２】米国特許6185122B１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ダイオードを含むマスクROM及びその製造方法を提供することを目的とし、ダイオード上の誘電層の有無により、ロジック“０”、或いはロジック“１”を定義し、複数のダイオード層を堆積して、高密度の三次元アレイを形成する。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明のダイオードを含むマスクROMは、半導体基板と、半導体基板上の絶縁層と、第一方向に沿って設置され、絶縁層上に位置する複数の第一導線と、第一導線上に位置する複数の垂直式ダイオードと、前記ダイオードのうち一部のダイオード上に位置する誘電層であり、ダイオード上に誘電層があるものをロジック“０”に定義し、ダイオード上に誘電層がないものをロジック“１”に定義する誘電層と、第一方向に垂直な第二方向に沿って設置され、誘電層とダイオード上に位置する複数の第二導線と、からなる。誘電層を上部に有するダイオードと誘電層を有しないダイオードは、それぞれ複数設置することができる。
【０００８】
本発明の第一具体例によると、本発明のダイオードを含むマスクROMは、半導体基板と、半導体基板上に位置する絶縁層と、絶縁層上に堆積され、間に分離層を備えて絶縁される少なくとも二層のメモリユニット層と、からなり、前記メモリユニット層は、第一方向に沿って設置され、絶縁層上に位置する複数の第一導線と、第一導線上に位置する複数の垂直式ダイオードと、前記ダイオードのうち一部のダイオード上に位置する誘電層であり、ダイオード上に誘電層があるものをロジック“０”に定義し、誘電層がないものをロジック“１”に定義する誘電層と、第一方向と垂直の第二方向に沿って配置され、誘電層とダイオード上に位置する複数の第二導線と、からなり、二つの近接する上下ダイオード層は、異なる導電型で向かい合って設置されている。誘電層を上部に有するダイオードと誘電層を有しないダイオードは、それぞれ複数設置することができる。
【０００９】
メモリユニット層の数量は、２〜１０層である。分離層は酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。
【００１０】
本発明のもう一つの具体例によると、本発明のダイオードを含むマスクROMは、半導体基板と、半導体基板上に位置する絶縁層と、絶縁層上に堆積され、ｎが２であるか、或いは、それ以上の整数であるｎ層のダイオード層で、各ダイオード層は、複数の垂直式ダイオード、及び、前記ダイオードのうち一部のダイオード上に位置する誘電層を備え、ダイオード上に誘電層があるものをロジック“０”に定義し、誘電層がないものをロジック“１”に定義するダイオード層と、最下層のダイオードと絶縁層間、最上層のダイオード層上、及び二つの近接するダイオード層間にそれぞれ位置し、設置方向は、二つの近接する導電層が互いに垂直である（ｎ＋１）層平行導電層と、からなり、二つの近接する上下ダイオード層は、同じ導電型で向かい合って設置されている。誘電層を上部に有するダイオードと誘電層を有しないダイオードは、それぞれ複数設置することができる。
【００１１】
ダイオード層の数ｎは、２〜１０層である。
【００１２】
本発明は、ダイオードを含むマスクROMの製造方法を提供する。本発明の具体例によると、製造方法は、以下の工程からなる。半導体基板上に、絶縁層、第一導電層、第二導電層、第三導電層を順に形成し、前記第二導電層と前記第三導電層間に、PN界面、或いはショットキー（schottky）界面を形成する工程と、前記第三導電層、前記第二導電層、及び第一導電層をパターン化し、第一方向に沿って設置された複数の第一スタック溝を形成して、第一導電層を複数のビットラインとして定義する工程と、第一絶縁物を前記第一スタック溝内に充填する工程と、第三導電層と、第一絶縁物上に、誘電層を全面的に形成する工程と、誘電層、第一絶縁物、第三導電層、第二導電層を、ビットラインまでパターン化し、前記第一方向と垂直の第二方向に沿って設置された複数の第二スタック溝を形成し、且つ、第二導電層と第三導電層により構成される複数のダイオードを形成する工程と、第二絶縁物を第二スタック溝内に充填し、前記第二絶縁層の高度を誘電層より高くして、第二方向に沿って設置された複数の第三スタック溝を形成する工程と、前記誘電層をパターン化し、ダイオードの一部分の第三導電層を露出して、複数のROMコード用開口を形成し、複数のROMコードを定義する工程と、第四導電層を形成し、第三導電層とROMコード用開口に充填して、複数のワードラインを形成する工程と、からなる。
【００１３】
本発明のもう一つの具体例によると、ダイオードを含むマスクROMの製造方法は、以下の工程からなる。半導体基板上に、絶縁層、第一導電層、第二導電層、第三導電層、及び第一誘電層を順に形成し、前記第二導電層と前記第三導電層間に、PN界面、或いはショットキー界面を形成する工程と、前記第一誘電層をパターン化し、前記第三導電層の一部分を露出し、複数の第一ROMコード用開口を形成し、複数の第一コードを定義する工程と、前記第一誘電層、前記第三導電層、前記第二導電層、及び第一導電層をパターン化し、第一方向に沿って設置された複数の第一スタック溝を形成して、前記第一導電層を複数の第一ビットラインとして定義する工程と、第一絶縁物を前記第一スタック溝内に充填する工程と、第四導電層を全面的に形成し、且つ、前記第一ROMコード用開口内に充填する工程と、前記第四導電層上に、第五導電層、第六導電層、及び第二誘電層を順に形成し、前記第五導電層と前記第六導電層間にPN界面、或いはショットキー界面を形成する工程と、前記第二誘電層をパターン化して、前記第六導電層の一部を露出し、複数の第二ROMコード用開口を形成し、複数の第二コードを定義する工程と、前記第二誘電層、前記第六導電層、前記第五導電層、前記第四導電層、前記第一誘電層、前記第三導電層、前記第二導電層を、前記第一ビットラインまでパターン化し、前記第一方向と垂直の第二方向に沿って設置された複数の第二スタック溝を形成すると共に、前記第四導電層を複数の第一ワードラインとして定義する工程と、第二絶縁物を前記第二スタック溝内に充填する工程と、第七導電層を全面的に形成し、且つ、前記第二ROMコード用開口内に充填する工程と、前記第七導電層上に、第八導電層、第九導電層、及び第三誘電層を順に形成し、前記第八導電層と前記第九導電層間に、PN界面、或いはショットキー界面を形成する工程と、前記第三誘電層をパターン化して、前記第九導電層の一部分を露出し、複数の第三ROMコード用開口を形成し、複数の第三コードを定義する工程と、前記第三誘電層、前記第九導電層、前記第八導電層、前記第七導電層、前記第二誘電層、前記第六導電層、前記第五導電層、を前記第一ワードラインまでパターン化し、前記第一方向に沿って設置された複数の第三スタック溝を形成すると共に、前記第七導電層を複数の第二ビットラインとして定義する工程と、第三絶縁物を前記第三スタック溝内に充填する工程と、前記第三誘電層、前記第九導電層、前記第八導電層を、前記第二ビットラインまでパターン化し、前記第二方向に沿って設置された第四スタック溝を形成する工程と、第四絶縁物を前記第四スタック溝内に充填し、前記第四絶縁物の高度を前記第三誘電層より高くして、第二方向に沿って設置された複数の第五スタック溝を形成する工程と、第十導電層を前記第五スタック溝内に充填し、複数の第二ワードラインを形成する工程と、からなり、前記第三導電層と前記第五導電層は同じ導電型で、前記第六導電層と前記第八導電層は同じ導電型である。
【発明の効果】
【００１４】
高密度の三次元アレイを形成することが出来る。
【発明を実施するための最良の形態】
【００１５】
上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照にしながらさらに詳しく説明する。
【００１６】
具体例：
図１ａ〜図１ｌは、本発明の好ましい実施例による、ダイオードを含むマスクROMの製造工程を示す図である。
【実施例１】
【００１７】
図１ａを参照すると、半導体基板１１０上に、絶縁層１１２、第一導電層１２０、第二導電層１２２、第三導電層１２４、及び第一遮蔽層１３０、が順に形成されている。絶縁層１１２は酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。例えば、絶縁層１１２は、化学気相蒸着（chemical  vapor  deposition、CVD）により形成された酸化ケイ素で、厚さは５００〜８００nmである。第一導電層１２０はCVDにより形成されたポリシリコン、或いはスパッタリング（sputtering）により形成された金属で、厚さ２００〜４００nmである。第一遮蔽層１３０は、CVDにより形成された窒化ケイ素で、厚さ５０〜３００nmである。
【００１８】
第二導電層１２２と第三導電層１２４間はPN界面、或いは、ショットキー界面が形成されている。例えば、第二導電層１２２はN型ポリシリコンで、形成方法は、CVD、或いは、プラズマCVD（plasma−enhanced  CVD、PECVD）により蒸着し、続いて、砒素（As）、リン（P）、或いは、その他のN型ドープによりドーピングし、厚さは１００〜６００nmである。第三導電層１２４はP型ポリシリコンで、形成方法は、CVD、或いは、PECVDにより蒸着し、続いて、ボロン（B）、ガリウム（Ga）、インジウム（In）、或いはその他のP型ドープによりドーピングし、厚さは１００〜４００nmである。このようにして、第二導電層１２２と第三導電層１２４間にPN界面が形成される。或いは、第二導電層１２２はP型ポリシリコンで、第三導電層１２４は金属で、このようにして、間にショットキー界面を形成する。説明を容易にするため、第二導電層１２２は、図中では皆、N（N型ポリシリコン）、第三導電層１２４は、図中では皆P（P型ポリシリコン）として表されている。
【００１９】
続いて、図１ｂを参照すると、第一遮蔽層１３０上に第一フォトレジストPR１１を形成し、そのパターンと形成したいビットラインのパターンは同じである。
【００２０】
続いて、図１ｃを参照すると、第一フォトレジストPR１１をマスクとして、第一遮蔽層１３０、第三導電層１２４、第二導電層１２２、第一導電層１２０を、絶縁層１１２までエッチングし、第一方向Aに沿って設置された複数の第一スタック溝G１１を形成し、第一導電層１２０を複数のビットラインBLとして定義する。エッチング方法は、反応性イオンエッチング（reactive  ion  etching、RIE）を使用することができる。
【００２１】
続いて、図１ｄを参照すると、第一フォトレジストPR１１を除去し、第一絶縁物１４０を第一スタック溝G１１内に充填する。例えば、高密度プラズマ化学気相蒸着（high  density  plasma  CVD、HDPCVD）により、酸化ケイ素１４０を、第一スタック溝G１１内に充填する。その後、第一遮蔽相１３０を停止層として、第一絶縁物１４０に対し、エッチバック（etching  back）を施す。
【００２２】
続いて、図１ｅを参照すると、第一遮蔽層１３０を除去し、第三導電層１２４と第一絶縁物１４０上に、全面的に誘電層１５０を形成する。続いて、全面的に第二遮蔽層１３２を形成する。誘電層１５０は、酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。例えば、誘電層１５０は、CVDにより形成された酸化ケイ素である。
【００２３】
続いて、図１ｆを参照すると、第二遮蔽層１３２上に、第二フォトレジストPR１２を形成し、そのパターンと形成したいワードラインのパターンは同じである。
【００２４】
続いて、図１ｇを参照すると、第二フォトレジストPR１２をマスクとして、第二遮蔽層１３２、誘電層１５０、第一絶縁物１４０、第三導電層１２４、第二導電層１２２、をビットラインBLまでエッチングして、A方向と垂直なB方向に沿って設置された複数の第二スタック溝G１２を形成する。エッチング方法は、反応性イオンエッチングを使用することができる。このように、第三導電層１２４と第二導電層１２２は、複数のダイオードDに分割され、図中では、PNダイオード、第三導電層１２４はP、第二導電層１２２はNとして表示される。
【００２５】
続いて、図１ｈを参照すると、第二フォトレジストPR１２を除去し、第二絶縁物１４２を第二スタック溝G１２内に充填する。例えば、HDPCVDにより、酸化ケイ素を第二スタック溝G１２内に充填する。その後、第二遮蔽層１３２を停止層として、第二絶縁物１４２に対しエッチバックを施す。
【００２６】
続いて、図１ｉを参照すると、第二遮蔽層１３２を除去する。このように、第二遮蔽層１３２を除去した後、B方向に設置された複数の第三スタック溝G１３が残り、第二絶縁物１４２の高度は誘電層１５０よりも高くなる。
【００２７】
続いて、図１ｊを参照すると、第三フォトレジストPR１３を形成し、ROMコードマスク（ROM  code  mask）M１により、第三フォトレジストPR１３に対し、露光と現像を実行し、第三フォトレジストPR１３にパターンを備えさせる。ROMコードマスクM１上の開口部分は、ROMコード１６０である。
【００２８】
続いて、図１ｋを参照すると、第三フォトレジストPR１３をマスクとして、ROMコード１６０の誘電層１５０をエッチングし、ROMコード１６０のダイオードDの第三導電層１２４を露出し、複数のROMコード用開口１６２を形成する。エッチング方法は、反応性イオンエッチングを使用することができる。
【００２９】
続いて、図１ｌを参照すると、第三フォトレジストPR１３を除去して、第四導電層を形成し、第三スタック溝G１３とROMコード用開口１６２中に充填し、その後、化学機械研磨（chemical  mechanical  polishing、CMP）により、複数のワードラインWLを形成する。ワードラインWLの形成はマスクが不要で、自動照準（self−aligned）方式に属する。これにより、一層のメモリユニット層１０を備える、ダイオードを含むマスクROMが完成する。ビットラインBLからワードラインWLまでの構造は、メモリユニット層１０を形成し、即ち、A方向に設置された複数のビットラインBL、ビットラインBL上に位置する複数の垂直式ダイオードD、ダイオードDの一部分に位置する複数の誘電層１５０、及び誘電層１５０とダイオードD上に位置する、B方向に設置された複数のワードラインWL、からなる。ダイオードD上に誘電層１５０を有するものはロジック“０”に定義され、ダイオードD上に誘電層１５０がないものはロジック“１”に定義される。
【００３０】
この他、本発明は複数のメモリユニット層１０を堆積することが出来、三次元アレイを形成する。例えば、図２は、分離層１２で絶縁された二層のメモリユニット層１０を備えるダイオードを含むマスクROMを示す。この分離層１２は、酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）などの絶縁材で構成してある。同様に、ダイオードD上に誘電層１５０を有するものはロジック“０”に定義され、ダイオードD上に誘電層１５０がないものはロジック“１”に定義される。図２中の符号は、図１ａ〜図１ｌと同じである。
【実施例２】
【００３１】
図３ａ〜図３ｐは、本発明のもう一つの実施例による、ダイオードを含むマスクROMの製造工程を示す図である。
【００３２】
図３ａを参照すると、半導体基板２１０上に、絶縁層２１２、第一導電層２２１、第二導電層２２２、第三導電層２２３、及び第一誘電層２４１、が順に形成される。絶縁層２１２は、酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。例えば、絶縁層２１２は、化学気相蒸着CVDにより形成された酸化ケイ素で、厚さは５００〜８００nmである。第一導電層２２１はCVDにより形成されたポリシリコン、或いはスパッタリングにより形成された金属で、厚さ２００〜４００nmである。第一誘電層２４１は、酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。例えば、第一誘電層２４１は、CVDにより形成された酸化ケイ素で、厚さは１０〜３００nmである。
【００３３】
第二導電層２２２と第三導電層２２３間に、PN界面、或いはショットキー界面が形成されている。例えば、第二導電層２２２はN型ポリシリコンで、形成方法は、CVD、或いは、プラズマCVDにより蒸着し、続いて、砒素（As）、リン（P）、或いは、その他のN型ドープによりドーピングし、厚さは１００〜６００nmである。第三導電層２２３はP型ポリシリコンで、形成方法は、CVD、或いは、PECVDにより蒸着し、続いて、ボロン（B）、ガリウム（Ga）、インジウム（In）、或いはその他のP型ドープによりドーピングし、厚さは１００〜４００nmである。このようにして、第二導電層２２２と第三導電層２２３間にPN界面が形成される。或いは、第二導電層２２２はP型ポリシリコンで、第三導電層２２３は金属で、このようにして、間にショットキー界面を形成する。説明を容易にするため、第二導電層２２２は、図中では皆、N（N型ポリシリコン）、第三導電層２２３は、図中では皆P（P型ポリシリコン）として表されている。
【００３４】
図３ｂを参照すると、第一フォトレジストPR２１を形成し、ROMコードマスクM２１により、第一フォトレジストPR２１に対し、露光と現像を実行し、第一フォトレジストPR２１にパターンを備えさせる。ROMコードマスクM２１上の開口部分は、ROMコード２５０である。
【００３５】
続いて、図３ｃを参照すると、第一フォトレジストPR２１をマスクとして、ROMコード２５０の第一誘電層２４１をエッチングし、ROMコード２５０の第三導電層２２３を露出し、複数のROMコード用開口２５１を形成する。エッチング方法は、反応性イオンエッチングを使用することができる。
【００３６】
続いて、図３ｃを引き続き参照すると、第一フォトレジストPR２１を除去して、例えば、窒化ケイ素等の第一遮蔽層２６１を形成すると共に、第一ROMコード用開口２５１内を充填する。続いて、第二フォトレジストPR２２を形成し、そのパターンと形成したいビットラインのパターンは同じである。
【００３７】
図３ｄを参照すると、第二フォトレジストPR２２をマスクとして、エッチング（例えばRIE）を実施して、第一遮蔽層２６１、第一誘電層２４１、第三導電層２２３、第二導電層２２２、及び第一導電層２２１、を絶縁層２１２までエッチングし、方向Aに沿って設置された複数の第一スタック溝G２１を形成し、第一導電層２２１を複数のビットラインBL２１として定義する。その後、第一絶縁物２７１を第一スタック溝G２１内に充填する。例えば、HDPCVDにより、酸化ケイ素を蒸着して、第一スタック溝G２１内に充填する。その後、第一遮蔽相２６１を停止層として、第一絶縁物２７１に対し、エッチバック（etching  back）を実施する。
【００３８】
続いて、図３ｅを参照すると、第一遮蔽層２６１を除去して、その後、全面的に第四導電層２２４を形成し、且つ、第一ROMコード用開口２５１中に充填する。その後、化学機械研磨により、第四導電層２２４を研磨する。
【００３９】
続いて、図３ｆを参照すると、第四導電層上２２４上に、第五導電層２２５、第六導電層２２６、及び第二誘電層２４２、を順に形成する。第五と第六導電層２２５、２２６間は、PN界面、或いは、ショットキー界面が形成されており、且つ、第五導電層２２５と第三導電層２２４の導電型は同じでなければならない。例えば、図中で示されるように、第二導電層２２２と第六導電層２２６は、どちらもN型ポリシリコンで、第三導電層２２３と第五導電層２２５はどちらもP型ポリシリコンである。第二誘電層２４２は、酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。
【００４０】
続いて、引き続き、図３ｆを参照すると、第三フォトレジストPR２３を形成し、ROMコードマスクM２２により、第三フォトレジストPR２３に対し、露光と現像を実行し、第三フォトレジストPR２３にパターンを備えさせる。ROMコードマスクM２２上の開口部分は、ROMコード２５０である。図中では、ROMコードマスクM２２上のコードと、ROMコードマスクM２１上のコードは、揃っているが、揃っていなくてもよく、任意に配列することができる。
【００４１】
続いて、図３ｇを参照すると、第三フォトレジストPR２３をマスクとして、ROMコード２５０の第二誘電層２４２をエッチングし、ROMコード２５０の第六導電層２２６を露出し、複数の第二ROMコード用開口２５２を形成する。エッチング方法は、反応性イオンエッチングを使用することができる。
【００４２】
続いて、図３ｇを引き続き参照すると、第三PR２３を除去して、例えば、窒化ケイ素等の第二遮蔽層２６２を形成すると共に、第二ROMコード用開口２５２内を充填する。続いて、第四フォトレジストPR２４を形成し、そのパターンと形成したいビットラインのパターンは同じである。
【００４３】
続いて、図３ｈを参照すると、第四フォトレジストPR２４をマスクとして、エッチング（例えばRIE）を実施して、第二遮蔽層２６２、第二誘電層２４２、第六導電層２２６、第五導電層２２５、第四誘電層２２４、第一誘電層２４１、第三導電層２２３、及び第二導電層２２２、をビットラインBL２１までエッチングし、方向Bに沿って設置された複数の第二スタック溝G２２を形成する。このように、第四導電層２２４は、複数のワードラインWL２１に分割される。同時に、第二導電層２２２と第三導電層２２３から構成される複数の第一層ダイオードD２１を形成する。
【００４４】
続いて、引き続き図３ｈを参照すると、第四フォトレジストPR２４を除去して、その後、第二絶縁物２７２を第二スタック溝G２２内に充填する。例えば、HDPCVDにより、酸化ケイ素を蒸着して、第一スタック溝G２１内に充填し、その後、第二遮蔽層２６２を停止層として、第二絶縁物２７２にエッチバックを施す。
【００４５】
続いて、図３ｉを参照すると、第二遮蔽層２６２を除去し、第七導電層２２７を全面的に形成し、且つ、第二ROMコード用開口２５２内に充填する。その後、化学機械研磨により、第七導電層２２７を研磨する。
【００４６】
続いて、図３ｊを参照すると、第七導電層２２７上に、第八導電層２２８、第九導電層２２９、及び第三誘電層２４３、を順に形成する。第八導電層２２８と第九導電層２２９間はPN界面、或いはショットキー界面が形成され、且つ、第八導電層２２８と第六導電層２２６の導電型は同じでなければならない。例えば、図中で示されるように、第六導電層２２６と第八導電層２２８は、どちらもN型ポリシリコンで、第九導電層２２９は、P型ポリシリコンである。第三誘電層２４３は、酸化ケイ素、アルミナ（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、酸化ハフニウム（ＨｆＯ２）、或いは、酸化チタン（ＴｉＯ２）である。
【００４７】
続いて、引き続き図３ｊを参照すると、第五フォトレジストPR２５を形成し、ROMコードマスクM２３により、第五フォトレジストPR２５に対し、露光と現像を実行し、第五フォトレジストPR２５にパターンを備えさせる。ROMコードマスクM２３上の開口部分は、ROMコード２５０である。図中では、第三ROMコードマスクM２３上のコードと、第一ROMコードマスクM２１上のコードは揃っているが、揃っていなくてもよく、任意に配列することができる。
【００４８】
続いて、図３ｋを参照すると、第五フォトレジストPR２５をマスクとして、ROMコード２５０の第三誘電層２４３をエッチングして、ROMコード２５０の第九ポリシリコン層２２９を露出し、複数の第三ROMコード用開口２５３を形成する。エッチングは、反応性イオンエッチングを形成することが出来る。
【００４９】
続いて、引き続き図３ｋを参照すると、第五フォトレジストPR２５を除去して、第三遮蔽層２６３（例えば窒化ケイ素）を形成すると共に、第三ROMコード用開口２５３内に充填する。続いて、第六フォトレジストPR２６を形成し、そのパターンと形成したいビットラインのパターンは同じである。
【００５０】
続いて、図３ｌを参照すると、第六フォトレジストPR２６をマスクとして、エッチング（例えばRIE）により、第三遮蔽層２６３、第三誘電層２４３、第九導電層２２９、第八導電層２２８、第七導電層２２７、第二誘電層２４２、第六導電層２２６、及び第五導電層２２５、を第一ワードラインWL２１までエッチングし、方向Aに設置された複数の第三スタック溝G２３を形成する。このように、第七導電層２２７は、複数の第二ビットラインBL２２に分割される。同時に第五導電層２２５と第六導電層２２６により構成される複数の第二層ダイオードD２２を形成する。
【００５１】
続いて、引き続き図３ｌを参照すると、第六フォトレジストPR２６を除去し、第三絶縁物２７３を第三スタック溝G２３内に充填する。例えば、HDPCVDにより、酸化ケイ素を蒸着して、第三スタック溝G２３内に充填し、その後、第三遮蔽層２６３を停止層として、第三絶縁物２７３にエッチバックを施す。
【００５２】
続いて、図３ｍを参照すると、第三遮蔽層２６３を除去し、その後、第四遮蔽層２６４（例えば窒化ケイ素）を全面的に形成する。その後、第七フォトレジストPR２７を形成し、そのパターンと形成したいワードラインのパターンは同じである。
【００５３】
続いて、図３ｎを参照すると、第七フォトレジストPR２７をマスクとして、エッチング（例えばRIE）を実行し、第四遮蔽層２６４、第三誘電層２４３、第九導電層２２９、第八導電層２２８、を第二ビットラインBL２２までエッチングし、方向Bに沿って設置された複数の第四スタック溝G２４を形成する。このように、第八導電層２２８と第九導電層２２９により構成される複数の第三層ダイオードD２３が形成される。
【００５４】
続いて、引き続き図３ｎを参照すると、第七フォトレジストPR２７を除去し、第四絶縁物２７４を第四スタック溝G２４内に充填する。例えば、HDPCVDにより酸化ケイ素を蒸着して、第四スタック溝G２４内に充填する。その後、第四遮蔽層２６４を停止層として、第四絶縁物２７４に対しエッチングバックを施す。
【００５５】
続いて、図３ｐを参照すると、第四遮蔽層２６４を除去する。このように、第四遮蔽層２６４を除去した後、B方向に沿って設置された複数の第五スタック溝G２５が残り、第四絶縁層２７４の高度は、第三誘電層２４３より高くなる。
【００５６】
続いて、引き続き図３ｐを参照すると、第十導電層を第五スタック溝G２５内に充填し、CMPにより研磨して複数の第二ワードラインWL２２を形成する。これにより、ダイオードを含むマスクROMが完成し、三層ダイオードD２１、D２２、D２３を備える。図３ｐから分かるように、PNダイオード上に、誘電層２４１、２４２、２４３を備えるものは、ロジック“０”に定義され、PNダイオード上に誘電層がないものは、ロジック“１”に定義される。更に、ワードラインWL２１は上下二層D２１、D２２が共用し、ビットラインBL２２は上下二層ダイオードD２２とD２３が共用する。
【００５７】
図４は、もう一つのダイオードを含むマスクROMを示す図で、図３ｐの構造及び製造方法と類似しているが、図４は、二層のダイオードD２１とD２２だけ、備えている。図４中で、図３ｐと同じものは同じ符号で示されている。図４から分かるように、このマスクROMは、半導体基板２１０、半導体基板２１０上に位置する絶縁層２１２、及び絶縁層２１２上に堆積された二層のPNダイオード層、からなる。各PNダイオード層は、複数の垂直式PNダイオード、及び垂直式PNダイオードの一部上に位置する複数の誘電層を備える。図で示されるように、第一層PNダイオード層は、複数の垂直式ダイオードD２１、及び、垂直式ダイオードD２１の一部上に形成された複数の誘電層２４１を備える。第二層PNダイオードは、複数の垂直式PNダイオードD２２、及び垂直式PNダイオードD２２の一部上に位置する複数の誘電層２４２を備える。符号２７５、２７６、２７７は絶縁物である。
【００５８】
更に、図４中の三層の平行な導電層は、それぞれ、下層のPNダイオードD２１と絶縁層２１２間に位置するビットラインBL２１、二層のPNダイオード間に位置するワードラインWL、及び、上層のPNダイオードD２２上に位置するビットラインBL２２である。ビットラインBL２１と２２の設置方向は同じで、ワードラインWL２１の設置方向は、ビットラインと垂直である。更に、上下二つのPNダイオード層は、同じ導電型で向かい合って設置されている。例えば、図４で示されるように、下層ダイオードD２１の第三導電層２２３と、上層ダイオードD２２の第五導電層２２５はどちらもP型である。PNダイオード上の誘電層を備えるものは、ロジック“０”に定義され、PNダイオード上の誘電層を備えないものは、ロジック“１”に定義される。例えば、図中で示されるように、下層PNダイオードD２１上に第一誘電層２４１を備えるものは、ロジック“０”、PNダイオードD２１上に第一誘電層２４１がないものは、ロジック“１”に定義される。上層PNダイオードD２２上に第二誘電層２４２を備えるものは、ロジック“０”、PNダイオードD２２上に第二誘電層２４２がないものは、ロジック“１”に定義される。更に、ワードラインWL２１は上下二層のダイオードD２１とD２２が共用する。
【００５９】
総合すると、本発明のダイオードを含むマスクROMは、ダイオード上の誘電層の有無により、ロジック“０”、或いは、“１”を定義し、且つ、複数層のダイオード層を堆積して、高密度の三次元アレイを形成することができる。
【００６０】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００６１】
【図１ａ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの製造工程を示す図である。
【図１ｂ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ａの次の製造工程を示す図である。
【図１ｃ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｂの次の製造工程を示す図である。
【図１ｄ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｃの次の製造工程を示す図である。
【図１ｅ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｄの次の製造工程を示す図である。
【図１ｆ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｅの次の製造工程を示す図である。
【図１ｇ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｆの次の製造工程を示す図である。
【図１ｈ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｇの次の製造工程を示す図である。
【図１ｉ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｈの次の製造工程を示す図である。
【図１ｊ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｉの次の製造工程を示す図である。
【図１ｋ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｊの次の製造工程を示す図である。
【図１ｌ】本発明の好ましい具体例による、PNダイオードを含むマスクROMの図１ｋの次の製造工程を示す図である。
【図２】本発明の好ましい具体例による、PNダイオードを含むマスクROMを示す図である。
【図３ａ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの製造工程を示す図である。
【図３ｂ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ａの次の製造工程を示す図である。
【図３ｃ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｂの次の製造工程を示す図である。
【図３ｄ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｃの次の製造工程を示す図である。
【図３ｅ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｄの次の製造工程を示す図である。
【図３ｆ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｅの次の製造工程を示す図である。
【図３ｇ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｆの次の製造工程を示す図である。
【図３ｈ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｇの次の製造工程を示す図である。
【図３ｉ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｈの次の製造工程を示す図である。
【図３ｊ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｉの次の製造工程を示す図である。
【図３ｋ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｊの次の製造工程を示す図である。
【図３ｌ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｋの次の製造工程を示す図である。
【図３ｍ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｌの次の製造工程を示す図である。
【図３ｎ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｍの次の製造工程を示す図である。
【図３ｐ】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMの図３ｎの次の製造工程を示す図である。
【図４】本発明のもう一つの好ましい具体例によるPNダイオードを含むマスクROMを示す図である。
【符号の説明】
【００６２】
図１ａ〜図１１及び図２中の符号
１１０…半導体基板
１１２…絶縁層
１２０…第一導電層
１２２…第二導電層
１２４…第三導電層
１３０…第一遮蔽層
１３２…第二遮蔽層
PR１１…第一フォトレジスト
PR１２…第二フォトレジスト
PR１３…第三フォトレジスト
G１１…第一スタック溝
G１２…第二スタック溝
G１３…第三スタック溝
BL…ビットライン
１４０…第一絶縁物
１４２…第二絶縁物
１５０…誘電層
D…ダイオード
M１…ROMコードマスク
１６０…ROMコード
１６２…ROMコード用開口
WL…ワードライン
１０…メモリユニット層
１２…分離層
図３ａ〜図３ｐ及び図４中の符号
２１０…半導体基板
２１２…絶縁層
２２１…第一導電層
２２２…第二導電層
２２３…第三絶縁層
２２４…第四導電層
２２５…第五導電層
２２６…第六導電層
２２７…第七導電層
２２８…第八導電層
２２９…第九導電層
２４１…第一誘電層
２４２…第二誘電層
２４３…第三誘電層
PR２１…第一フォトレジスト
PR２２…第二フォトレジスト
PR２３…第三フォトレジスト
PR２４…第四フォトレジスト
PR２５…第五フォトレジスト
PR２６…第六フォトレジスト
PR２７…第七フォトレジスト
M２１…第一ROMコードマスク
M２２…第二ROMコードマスク
M２３…第三ROMコードマスク
２５０…ROMコード
２５１…第一ROMコード用開口
２５２…第二ROMコード用開口
２５３…第三ROMコード用開口
２６１…第一遮蔽層
２６２…第二遮蔽層
２６３…第三遮蔽層
２６４…第四遮蔽層
G２１…第一スタック溝
G２２…第二スタック溝
G２３…第三スタック溝
G２４…第四スタック溝
G２５…第五スタック溝
BL２１…第一ビットライン
BL２２…第二ビットライン
２７１…第一絶縁物
２７２…第二絶縁物
２７３…第三絶縁物
２７４…第四絶縁物
２７５、２７６、２７７…絶縁物
WL２１…第一ワードライン
WL２２…第二ワードライン
D２１…第一層PNダイオード
D２２…第二層PNダイオード
D２３…第三層PNダイオード
【図１ａ】
2004165632.tif 000003
【図１ｂ】
2004165632.tif 000004
【図１ｃ】
2004165632.tif 000005
【図１ｄ】
2004165632.tif 000006
【図１ｅ】
2004165632.tif 000007
【図１ｆ】
2004165632.tif 000008
【図１ｇ】
2004165632.tif 000009
【図１ｈ】
2004165632.tif 000010
【図１ｉ】
2004165632.tif 000011
【図１ｊ】
2004165632.tif 000012
【図１ｋ】
2004165632.tif 000013
【図１ｌ】
2004165632.tif 000014
【図２】
2004165632.tif 000015
【図３ａ】
2004165632.tif 000016
【図３ｂ】
2004165632.tif 000017
【図３ｃ】
2004165632.tif 000018
【図３ｄ】
2004165632.tif 000019
【図３ｅ】
2004165632.tif 000020
【図３ｆ】
2004165632.tif 000021
【図３ｇ】
2004165632.tif 000022
【図３ｈ】
2004165632.tif 000023
【図３ｉ】
2004165632.tif 000024
【図３ｊ】
2004165632.tif 000025
【図３ｋ】
2004165632.tif 000026
【図３ｌ】
2004165632.tif 000027
【図３ｍ】
2004165632.tif 000028
【図３ｎ】
2004165632.tif 000029
【図３ｐ】
2004165632.tif 000030
【図４】
2004165632.tif 000031