(57)【要約】【課題】サージ電圧による制御回路の破壊を防止する電力用半導体装置を提供する。【解決手段】電力用半導体装置１１ａにおいて、低圧側スイッチング素子を駆動する制御回路ＩＣ２はそれらのスイッチング素子をオフする際の基準電位を与えるための出力基準端子ＶＮ０を有する。また、電力用半導体装置１１ａは低圧側スイッチング素子の低圧側端子（エミッタ端子）Ｓ１ａ〜Ｓ３ａが接続された外部端子Ｎを有する。出力基準端子ＶＮ０は、その外部端子Ｎにおいて低圧側スイッチング素子Ｓ１〜Ｓ３の低圧側端子が接続される部分Ｐ１と、外部端子Ｎの外部に露出した部分Ｐ２との間に接続される。【選択図】        図１
2004253448.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたスイッチング素子からなるハーフブリッジ回路が複数並列に接続されてなるインバータ回路と、前記ハーフブリッジ回路において低圧側に接続されたスイッチング素子を駆動する制御回路と、前記低圧側スイッチング素子の低圧側の端子が接続され、一部が外部に露出した外部端子とを備えた電力用半導体装置において、
前記制御回路は低圧側スイッチング素子をオフする際の基準電位を与えるための基準端子を有し、該基準端子は、前記外部端子において前記低圧側スイッチング素子の低圧側の端子が接続される部分と、前記外部端子の外部に露出した部分との間に接続されることを特徴とする請求項１記載の電力用半導体装置。
【請求項２】
直列接続されたスイッチング素子からなるハーフブリッジ回路が複数並列に接続されてなるインバータ回路と、前記ハーフブリッジ回路において低圧側に接続されたスイッチング素子を駆動する制御回路と、前記低圧側スイッチング素子の低圧側の主電極が接続される第１の外部端子とを備えた電力用半導体装置において、
さらに、第２の外部端子を備え、
前記制御回路は低圧側スイッチング素子をオフする際の基準電位を与えるための基準端子を有し、該基準端子は前記第２の外部端子に接続されたことを特徴とする電力用半導体装置。
【請求項３】
前記第１の外部端子に電流検出用のシャント抵抗の一端が接続され、前記第２の外部端子に該シャント抵抗の一端が接続されることを特徴とする請求項２記載の電力用半導体装置。
【請求項４】
前記第１の外部端子に電流検出用のシャント抵抗の一端が接続され、前記シャント抵抗の他端にグランド電位を与えるグランド端子が接続され、前記第２の外部端子に前記グランド端子が接続されることを特徴とする請求項２記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電力用半導体装置に関し、特に、電力用半導体装置におけるサージ電圧保護に関する。
【０００２】
【従来の技術】
電力用半導体装置は、スイッチング素子を低圧側及び高圧側に直列に接続したハーフブリッジ回路を複数並列に接続してなるインバータ回路と、低圧側及び高圧側のスイッチング素子をそれぞれ駆動する制御回路とを備える（例えば特許文献１参照）。
【０００３】
一般に、低圧側スイッチング素子を駆動する制御回路は、低圧側スイッチング素子のゲートに接続されその電位を制御する出力端子と、低圧側スイッチング素子のエミッタに接続され、低圧側スイッチング素子をオフさせる際の基準電位を出力する出力基準端子とを備える。制御回路は、低圧側スイッチング素子をオンさせるときは、出力端子から低圧側スイッチング素子をオンさせるのに十分高い電圧の信号を出力し、一方、低圧側スイッチング素子をオフさせるときは、出力端子の電位を出力基準端子の電位と同電位となるよう制御する。
【０００４】
制御回路の出力基準端子は低圧側スイッチング素子のエミッタ端子に接続されるが、このとき、出力基準端子ＶＮ０は、低圧側スイッチング素子のエミッタ端子に直接ワイヤボンド接続されるか、又は、配線フレームや配線パターンを介してワイヤボンド接続される。
【０００５】
電力用半導体装置内の全ての低圧側スイッチング素子のエミッタ端子は共通の外部端子に接続される。電力用半導体装置の外部において、その外部端子には過電流検出用のシャント抵抗の一端が接続される。シャント抵抗の他端はグランド電位（接地電位）を与えるグランド端子に接続される。
【０００６】
なお、以上のような構成を有する半導体装置に関する先行技術として特許文献２、３に開示のものがある。
【０００７】
【特許文献１】
特開平１０−４２５７５号公報
【特許文献２】
特開平２００１−２７４３２２号公報
【特許文献３】
特開平２００２−６４１８０号公報
【０００８】
【発明が解決しようとする課題】
以上の構成を有する従来の半導体装置では、スイッチング動作時に、低圧側スイッチング素子のエミッタ端子と外部端子とを接続する配線のインダクタンスと、その外部端子とシャント抵抗とを接続する配線のインダクタンスと、シャント抵抗自身の内部インダクタンスとにサージ電圧が発生した場合、そのサージ電圧は出力基準端子と電力用半導体装置のグランド端子との間に印加される。よって、低圧側スイッチング素子を駆動する制御回路にこのサージ電圧が印加され、制御回路が破壊される場合がある。
【０００９】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、サージ電圧による制御回路の破壊を防止する電力用半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る電力用半導体装置は、直列接続されたスイッチング素子からなるハーフブリッジ回路が複数並列に接続されてなるインバータ回路と、ハーフブリッジ回路において低圧側に接続されたスイッチング素子を駆動する制御回路と、低圧側スイッチング素子の低圧側の端子が接続され、一部が外部に露出した外部端子とを備えた電力用半導体装置である。制御回路は低圧側スイッチング素子をオフする際の基準電位を与えるための基準端子を有する。その基準端子は外部端子において低圧側スイッチング素子の低圧側の端子が接続される部分と、外部端子の外部に露出した部分との間に接続される。
【００１１】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係る電力用半導体装置の実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は本実施形態の電力用半導体装置の出力端子Ｕ、Ｖ、Ｗ近傍の配線状況を示した図である。図２は本発明に係る電力用半導体装置の構成を示した図である。図２に示すように、電力用半導体装置は３相交流電圧を出力する電力用パワーモジュール（ＩＰＭ）であり、複数のスイッチング素子Ｓ１〜Ｓ４からなるインバータ回路と、それらのスイッチング素子を駆動する制御回路ＩＣ１、ＩＣ２とを備える。各スイッチング素子Ｓ１〜Ｓ４にはダイオードＤ１〜Ｄ４がそれぞれ並列に逆接続される。
【００１３】
制御回路ＩＣ１はＵ相の高圧側のスイッチング素子Ｓ４を駆動する。なお、図２において、Ｖ相、Ｗ相においては、高圧側のスイッチング素子およびそれを駆動する制御回路は回路Ｑ１、Ｑ２に含まれる。
【００１４】
制御回路ＩＣ２は低圧側のスイッチング素子Ｓ１〜Ｓ３を駆動し、そのため、出力端子ＯＵＴ１〜ＯＵＴ３を有している。
【００１５】
低圧側スイッチング素子Ｓ１〜Ｓ３のエミッタ端子は電力半導体装置１１ａの外部端子Ｎに接続される。外部端子Ｎは過電流検出を行なうためのシャント抵抗Ｒ１を介してグランド電位（接地電位）を与えるグランド端子Ｎ１に接続される。
【００１６】
図２において、インダクタンスＬ１、Ｌ２、Ｌ３は、それぞれ低圧側スイッチング素子Ｓ１、Ｓ２、Ｓ３のエミッタ端子と外部端子Ｎを接続する配線のインダクタンス成分を示す。インダクタンスＬ４は端子Ｎとシャント抵抗Ｒ１間の配線のインダクタンス成分、インダクタンスＬ５はシャント抵抗Ｒ１と端子Ｎ１間の配線のインダクタンス成分を示す。
【００１７】
シャント抵抗Ｒ１に発生する電圧ＶＲは、抵抗Ｒ２とコンデンサＣ１からなるフィルタ回路及び過電流検知端子ＣＩＮを介して制御回路ＩＣ２に入力される。電圧ＶＲが所定値を超えると制御回路ＩＣ２は過電流保護機能を作動し、その出力ＯＵＴ１〜ＯＵＴ３を遮断する。
【００１８】
制御回路ＩＣ２は低圧側スイッチング素子Ｓ１〜Ｓ３のオフさせる際の基準電位を与える出力基準端子ＶＮ０を有する。具体的には、制御回路ＩＣ２はスイッチング素子Ｓ１〜Ｓ３をオフさせる際は、出力端子ＯＵＴ１〜ＯＵＴ３の電位を出力基準端子ＶＮ０の電位と同じになるように制御する。すなわち、制御回路ＩＣ２はスイッチング素子Ｓ１〜Ｓ３をオフさせる際は、その内部において出力基準端子ＶＮ０とそれぞれの出力端子ＯＵＴ１〜ＯＵＴ３とを短絡する。
【００１９】
図１を参照し、Ｕ相電圧を外部に出力するための外部端子Ｕには、スイッチング素子Ｓ１のエミッタ端子Ｓ１ａと、スイッチング素子Ｓ１に逆並列接続されたダイオードＤ１のアノード端子Ｄ１ａとが接続されている。同様に、Ｖ相電圧を外部に出力するための外部端子Ｖには、スイッチング素子Ｓ２のエミッタ端子Ｓ２ａと、スイッチング素子Ｓ２に逆並列接続されたダイオードＤ２のアノード端子Ｄ２ａとが接続されている。Ｗ相電圧を外部に出力するための外部端子Ｗには、スイッチング素子Ｓ３のエミッタ端子Ｓ３ａと、スイッチング素子Ｓ３に逆並列接続されたダイオードＤ３のアノード端子Ｄ３ａとが接続されている。
【００２０】
出力基準端子ＶＮ０は外部端子Ｎに接続される。より詳細には、図１に示すように、出力基準端子ＶＮ０は、配線２１及びボンディングワイヤ２３を介して、外部端子Ｎを構成する導電部材２２の電力用半導体装置内側にある低圧側スイッチング素子Ｓ１〜Ｓ３のエミッタ端子が接続される部分Ｐ１と、導電部材２２の外部に露出した部分Ｐ２との間の部分に接続されている。このように、出力基準端子ＶＮ０を、外部端子Ｎ内の低圧側スイッチング素子Ｓ１〜Ｓ３のエミッタ端子が接続される部分Ｐ１よりも、より外部側に近いところに接続する。これにより、制御回路ＩＣ２の出力基準端子ＶＮ０には、低圧側スイッチング素子Ｓ１〜Ｓ３の各エミッタ端子と外部端子Ｎ間の配線のインダクタンスＬ１、Ｌ２、Ｌ３により発生するサージ電圧が印加されることがなくなるため、サージ電圧による制御回路の破壊を防止でき、サージ破壊耐量を向上できる。
【００２１】
実施の形態２．
図３は本発明に係る電力用半導体装置の別の構成を示した図である。また、図４は本実施形態の電力用半導体装置１１ｂの出力端子Ｕ、Ｖ、Ｗ近傍の配線の状況を示した図である。
【００２２】
本実施形態の電力用半導体装置１１ｂは、実施の形態１の構成においてさらに外部端子Ｖｎｏを備える。外部端子Ｖｎｏは電力用半導体装置１１ｂ内において制御回路ＩＣ２の出力基準端子ＶＮ０と接続され、電力用半導体装置１１ｂ外部においてシャント抵抗Ｒ１における端子Ｎとの接続端に接続される。このような出力基準端子ＶＮ０に接続する外部端子Ｖｎｏを設けたことにより、出力基準端子ＶＮ０を配線インダクタンスの影響を低減できる所望の位置に接続することが可能となる。
【００２３】
このように、制御回路ＩＣ２の出力基準端子ＶＮ０はシャント抵抗Ｒ１における端子Ｎとの接続端に接続されることにより、インダクタンスＬ１〜Ｌ３で発生するサージ電圧に加え、端子Ｎとシャント抵抗Ｒ１間の配線のインダクタンスＬ４で発生するサージ電圧の制御回路ＩＣ２への印加を防止でき、実施の形態１に比してより効果的にサージ電圧による制御回路の破壊を防止でき、さらにサージ破壊耐量を向上できる。
【００２４】
実施の形態３．
図５は本発明に係る電力用半導体装置のさらに別の構成を示した図である。本実施形態の電力用半導体装置１１ｃは実施の形態１の構成においてさらに外部端子Ｖｎｏを備える。外部端子Ｖｎｏは電力用半導体装置１１ｃ内において制御回路ＩＣ２の出力基準端子ＶＮ０と接続され、電力用半導体装置１１ｃ外部においてグランド電位を与えるグランド端子Ｎ１に接続される。
【００２５】
このように、制御回路ＩＣ２の出力基準端子ＶＮ０がグランド電位を与えるグランド端子Ｎ１に接続されることにより、インダクタンス成分Ｌ１〜Ｌ３、Ｌ４で発生するサージ電圧に加えてシャント抵抗Ｒ１のインダクタンス成分Ｌ５で発生するサージ電圧の制御回路ＩＣ２への印加を防止でき、実施の形態１、２に比してさらに効果的にサージ電圧による制御回路の破壊を防止でき、よりサージ破壊耐量を向上できる。
【００２６】
なお、本実施形態の回路構成では、低圧側スイッチング素子Ｓ１〜Ｓ３のエミッタ端子と制御回路ＩＣ２の出力基準端子ＶＮ０との間に直列にシャント抵抗が挿入されることになるが、このシャント抵抗値を考慮に入れて制御回路ＩＣ２内部のゲート抵抗値を適宜設定することで適切なスイッチング速度を実現できる。
【００２７】
なお、上記の各実施形態において配線は配線フレームや配線パターン等で実現される。
【００２８】
【発明の効果】
本発明の電力用半導体装置によれば、低圧側スイッチング素子を駆動する制御回路に対する、配線のインダクタンス成分により生じるサージ電圧の影響を排除できるため、サージ電圧による制御回路の破壊を防止でき、サージ電圧耐量を向上できる。
【図面の簡単な説明】
【図１】実施の形態１の電力用半導体装置の出力端子Ｕ、Ｖ、Ｗ近傍の配線状況を示した図
【図２】本発明の実施の形態１における電力用半導体装置の回路図
【図３】本発明の実施の形態２における電力用半導体装置の回路図
【図４】実施の形態２の電力用半導体装置の出力端子Ｕ、Ｖ、Ｗ近傍の配線状況を示した図
【図５】本発明の実施の形態３における電力用半導体装置の回路図
【符号の説明】
１１ａ，１１ｂ，１１ｃ  電力用半導体装置（ＩＰＭ）、  ＣＩＮ  過電流検出端子、  Ｓ１〜Ｓ３  低圧側スイッチ、  Ｎ  外部端子、  Ｎ１  基準電位を与える端子、  Ｌ１〜Ｌ３，Ｌ４  配線のインダクタンス成分、  Ｌ５  シャント抵抗のインダクタンス成分、  Ｒ１  シャント抵抗、  Ｖｎｏ  外部端子
【図１】
2004253448.tif 000003
【図２】
2004253448.tif 000004
【図３】
2004253448.tif 000005
【図４】
2004253448.tif 000006
【図５】
2004253448.tif 000007