(57)【要約】【課題】容量性負荷を速やかに所望の電圧に駆動するとともに、広ダイナミックレンジを有し低消費電力で高精度出力を実現し、省面積を実現する駆動回路の提供。【解決手段】１データ駆動期間に第１の期間と第２の期間を設け、第１の期間では、設定駆動電圧（Ｖ１）の充電駆動用増幅トランジスタ（１０１）とＶ１＜Ｖ２となる設定駆動電圧（Ｖ２）の放電駆動用増幅トランジスタ（１０２）を共に動作可能とし、第２の期間では、充電駆動または放電駆動のいずれかを行う増幅トランジスタ（１０１、又は１０２）とその逆の駆動を行う定電流源（１０３又は１０４）を動作させて所望の電圧に駆動する。これにより、広いダイナミックレンジ、及び低消費電力で高速駆動、高精度出力、省面積を実現できる。【選択図】図１
2004245965.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と高電位電源との間に並列に配置され、前記出力端子の充電作用を行う第１の増幅トランジスタ及び第１の電流源と、
前記出力端子と低電位電源との間に並列に配置され、前記出力端子の放電作用を行う第２の増幅トランジスタ及び第２の電流源と、
を備え、
前記出力端子を所望の電圧に駆動する駆動期間が少なくとも第１の期間と第２の期間とから構成され、前記第１の期間において、前記第１の増幅トランジスタ及び前記第２の増幅トランジスタを共に活性とし、
前記第２の期間において、前記第１の増幅トランジスタ及び前記第２の増幅トランジスタのうちの一方の増幅トランジスタを活性とし、他方の増幅トランジスタを非活性とする、ように制御する制御手段を備えている、ことを特徴とする駆動回路。
【請求項２】
前記第１の期間において、前記第１の増幅トランジスタにより充電駆動される第１の設定駆動電圧が、前記第２の増幅トランジスタにより放電駆動される第２の設定駆動電圧よりも、低電位とされる、ことを特徴とする請求項１記載の駆動回路。
【請求項３】
前記第２の期間において、非活性とされる前記他方の前記増幅トランジスタと並列配置された前記電流源が活性とされる、ことを特徴とする請求項１又は２記載の駆動回路。
【請求項４】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の差動対及び前記第２の差動対のうちの少なくとも一方の差動対は、互いに閾値電圧の互いに異なるトランジスタ対から構成されている、ことを特徴とする請求項１記載の駆動回路。
【請求項５】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の差動対及び前記第２の差動対のうちの少なくとも一の差動対には、前記一の差動対を構成するトランジスタ対のうちの一方のトランジスタとして、並列に接続され互いに閾値電圧の異なる複数のトランジスタが配設され、
前記複数のトランジスタのそれぞれの制御端は共通接続され共通接続点が前記非反転入力端子と前記反転入力端子のうち前記一の差動対を構成するトランジスタ対の他方のトランジスタの制御端が接続する入力端子とは別の入力端子に接続されており、
前記複数のトランジスタのうちの少なくとも一つを、前記一の差動対を構成するトランジスタ対の前記一方のトランジスタとして選択する制御手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項６】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の差動対及び前記第２の差動対のうちの少なくとも一の差動対には、前記一の差動対を構成するトランジスタ対のうちの一方のトランジスタとして、並列に接続され互いに電流駆動能力の異なる複数のトランジスタが配設され、
前記複数のトランジスタのそれぞれの制御端は共通接続され共通接続点が前記非反転入力端子と前記反転入力端子のうち前記一の差動対を構成するトランジスタ対の他方のトランジスタの制御端が接続する入力端子とは別の入力端子に接続されており、
前記複数のトランジスタのうちの少なくとも一つを、前記一の差動対を構成するトランジスタ対の前記一方のトランジスタとして選択する制御手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項７】
前記複数のトランジスタと、前記一の差動対の負荷回路との間の接続を、それぞれオン・オフ制御する複数のスイッチと、
前記複数のスイッチのうち少なくとも１つをオンとするように制御する手段と、
を備えている、ことを特徴とする請求項５又は６記載の駆動回路。
【請求項８】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対と、前記第１の差動対の出力対に接続される第１の負荷回路と、を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対と、前記第２の差動対の出力対に接続される第２の負荷回路と、を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の負荷回路及び第２の負荷回路のうちの少なくとも一の負荷回路は、前記一の負荷回路を構成するトランジスタ対が、互いに閾値電圧の互いに異なるトランジスタ対よりなる、ことを特徴とする請求項１記載の駆動回路。
【請求項９】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対と、前記第１の差動対の出力対に接続される第１の負荷回路と、を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対と、前記第２の差動対の出力対に接続される第２の負荷回路と、を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の負荷回路及び前記第２の負荷回路のうち少なくとも一の負荷回路には、前記一の負荷回路を構成するトランジスタ対のうち少なくとも一方のトランジスタとして、並列に接続され互いに閾値電圧の異なる複数のトランジスタが配設されており、
前記複数のトランジスタのそれぞれの制御端が共通接続され、共通接続点は前記一の負荷回路を構成するトランジスタ対のうち他方のトランジスタの制御端に接続されているか、又は、前記他方のトランジスタの制御端及び前記一の負荷回路の出力端に接続され、
前記複数のトランジスタの少なくとも一つを活性とする制御手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１０】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対と、前記第１の差動対の出力対に接続される第１の負荷回路と、を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対と、前記第２の差動対の出力対に接続される第２の負荷回路と、を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の負荷回路及び前記第２の負荷回路のうち少なくとも一の負荷回路には、前記一の負荷回路を構成するトランジスタ対のうち少なくとも一方のトランジスタとして、並列に接続され互いに電流駆動能力の異なる複数のトランジスタが配設されており、
前記複数のトランジスタのそれぞれの制御端が共通接続され、共通接続点は前記一の負荷回路を構成するトランジスタ対のうち他方のトランジスタの制御端に接続されているか、又は、前記他方のトランジスタの制御端及び前記一の負荷回路の出力端に接続され、
前記複数のトランジスタの少なくとも一つを活性とする制御手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１１】
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対と、前記第１の差動対の出力対に接続される第１の負荷回路と、を含み、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対と、前記第２の差動対の出力対に接続される第２の負荷回路と、を含み、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の負荷回路及び前記第２の負荷回路のうち少なくとも一の負荷回路には、前記一の負荷回路を構成する抵抗素子対の少なくとも一方の抵抗素子として、互いに並列に接続され複数種の抵抗値の複数の抵抗が用意されており、
前記複数の抵抗のうち少なくとも１つの抵抗を選択し、前記一の負荷回路を構成する抵抗素子対の前記一方の抵抗素子として、前記一の負荷回路に対応する前記差動対の出力と、前記一の負荷回路に対応する電源間に接続する制御手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１２】
前記高電位電源と前記出力端子との間に、前記第１の増幅トランジスタと直列に接続され、制御信号によりオン・オフされる第１のスイッチと、
前記高電位電源と前記出力端子との間に、前記第１の電流源と直列に接続され、制御信号によりオン・オフされる第２のスイッチと、
前記低電位電源と前記出力端子との間に、前記第２の増幅トランジスタと直列に接続され、制御信号によりオン・オフされる第３のスイッチと、
前記低電位電源と前記出力端子との間に、前記第２の電流源と直列に接続され、制御信号によりオン・オフされる第４のスイッチと、
を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１３】
前記第１の期間では、前記第１及び第３のスイッチがオンとされ、前記第２及び第４のスイッチはオフとされ、
前記第２の期間では、前記第１及び第４のスイッチがオンとされ前記第２及び第３のスイッチはオフとされるか、または、前記第２及び第３のスイッチがオンとされ前記第１及び第４のスイッチはオフとされる、ことを特徴とする請求項１２記載の駆動回路。
【請求項１４】
入力端子と前記出力端子の間に、制御信号によりオン・オフされるスイッチを備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１５】
前記高電位電源と前記出力端子との間に、前記第１の増幅トランジスタと直列に接続され、制御信号によりオン・オフされる第１のスイッチと、
前記高電位電源と前記出力端子との間に、前記第１の電流源と直列に接続され、制御信号によりオン・オフされる第２のスイッチと、
前記低電位電源と前記出力端子との間に、前記第２の増幅トランジスタと直列に接続され、制御信号によりオン・オフされる第３のスイッチと、
前記低電位電源と前記出力端子との間に、前記第２の電流源と直列に接続され、制御信号によりオン・オフされる第４のスイッチと、
入力端子と前記出力端子の間に、制御信号によりオン・オフされる第５のスイッチを備え、
前記出力端子を所望の電圧に駆動する駆動期間が第３の期間をさらに有し、
前記第１の期間では、前記第１及び第３のスイッチがオンとされ、前記第２及び第４のスイッチはオフとされ、前記第５のスイッチはオフとされ、
前記第２の期間では、
前記第１及び第４のスイッチがオンとされ前記第２及び第３のスイッチはオフとされ、前記第５のスイッチはオフとされるか、あるいは、
前記第２及び第３のスイッチがオンとされ前記第１及び第４のスイッチはオフとされ、前記第５のスイッチはオフとされ、
前記第３の期間において、前記第１乃至第４のスイッチはオフとされ、前記第５のスイッチがオンとされる、ことを特徴とする請求項１４記載の駆動回路。
【請求項１６】
前記低電位電源側に接続される第３の電流源と、前記第３の電流源で駆動され、入力端子と前記出力端子に非反転入力端子と反転入力端子がそれぞれ接続されている第１の差動対と、前記第１の差動対の出力対と前記高電位電源間に接続される第１の負荷回路と、
を備え、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
前記高電位電源側に接続される第４の電流源と、前記第４の電流源で駆動され、前記入力端子と前記出力端子に非反転入力端子と反転入力端子が接続され、前記第１の差動対と逆導電型の第２の差動対と、前記第２の差動対の出力対と前記低電位電源間に接続される第２の負荷回路と、
を備え、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の差動対及び第２の差動対のうちの少なくとも一の差動対には、前記一の差動対を構成するトランジスタ対のうちの少なくとも一方のトランジスタとして、並列に接続され、互いに閾値電圧の異なる、複数のトランジスタが配設され、
前記複数のトランジスタの制御端は共通接続され共通接続点は、前記非反転入力端子と前記反転入力端子のうち前記一方のトランジスタの制御端が接続する入力端子とは別の入力端子に接続され、
前記一の差動対に対応する前記負荷回路と、前記一の差動対を駆動する前記電流源との間に、前記複数のトランジスタのそれぞれと直列形態に接続され、制御信号によりオン・オフ制御される複数のスイッチを備え、
前記出力端子を所望の電圧に駆動する駆動期間において、前記複数のスイッチの少なくとも一つをオンとする制御を行う手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１７】
前記低電位電源側に接続される第３の電流源と、前記第３の電流源で駆動され、入力端子と前記出力端子とに非反転入力端子と反転入力端子がそれぞれ接続されている第１の差動対と、前記第１の差動対の出力対と前記高電位電源間に接続される第１の負荷回路と、
を備え、前記第１の差動対の出力が前記第１の増幅トランジスタの制御端に入力される第１の差動回路と、
前記高電位電源側に接続される第４の電流源と、前記第４の電流源で駆動され、前記入力端子と前記出力端子とに非反転入力端子と反転入力端子がそれぞれ接続され、前記第１の差動対と逆導電型の第２の差動対と、前記第２の差動対の出力対と前記低電位電源間に接続される第２の負荷回路と、
を備え、前記第２の差動対の出力が前記第２の増幅トランジスタの制御端に入力される第２の差動回路と、
を備え、
前記第１の差動対及び第２の差動対のうちの少なくとも一の差動対には、前記一の差動対を構成するトランジスタ対のうちの少なくとも一方のトランジスタとして、並列に接続され、互いに電流駆動能力の異なる、複数のトランジスタが配設され、
前記複数のトランジスタの制御端は共通接続され共通接続点は、前記非反転入力端子と前記反転入力端子のうち前記一方のトランジスタの制御端が接続する入力端子とは別の入力端子に接続され、
前記一の差動対に対応する前記負荷回路と、前記一の差動対を駆動する前記電流源との間に、前記複数のトランジスタのそれぞれと直列形態に接続され、制御信号によりオン・オフ制御される複数のスイッチを備え、
前記出力端子を所望の電圧に駆動する駆動期間において、前記複数のスイッチの少なくとも一つをオンとする制御を行う手段を備えている、ことを特徴とする請求項１記載の駆動回路。
【請求項１８】
前記高電位電源と前記出力端子との間に、前記第１の増幅トランジスタと直列に接続され、制御信号によりオン・オフされる第１のスイッチと、
前記高電位電源と前記出力端子との間に、前記第１の電流源と直列に接続され、制御信号によりオン・オフされる第２のスイッチと、
前記低電位電源と前記出力端子との間に、前記第２の増幅トランジスタと直列に接続され、制御信号によりオン・オフされる第３のスイッチと、
前記低電位電源と前記出力端子との間に、前記第２の電流源と直列に接続され、制御信号によりオン・オフされる第４のスイッチと、
を備えている、ことを特徴とする請求項１６又は１７記載の駆動回路。
【請求項１９】
入力端子へ供給される入力電圧に対して、前記第１の増幅トランジスタにより前記出力端子に充電駆動される第１の駆動設定電圧と、前記入力電圧に対して前記第２の増幅トランジスタにより前記出力端子に放電駆動される第２の駆動設定電圧と、が互いに異なる電圧レベルとされ、
前記第１の駆動設定電圧と前記第２の駆動設定電圧との間に、前記第１の増幅トランジスタ及び前記第２の増幅トランジスタがともに動作しない緩衝領域が設けられている、ことを特徴とする請求項１記載の駆動回路。
【請求項２０】
前記第１の期間では、前記第１の増幅トランジスタと前記第２の増幅トランジスタとが、ともに活性化可能とされ、
前記第２の期間では、充電駆動及び放電駆動をそれぞれ行う前記第１の増幅トランジスタ及び前記第２の増幅トランジスタのうちいずれか一方の増幅トランジスタと、前記第１の電流源及び第２の電流源のうち前記一方の増幅トランジスタとは逆の駆動を行う電流源と、をともに活性化させて、前記出力端子を所望の電圧に駆動する制御を行う手段を備えている、ことを特徴とする請求項１９記載の駆動回路。
【請求項２１】
前記緩衝領域の範囲の設定を制御する手段を備えている、ことを特徴とする請求項１９記載の駆動回路。
【請求項２２】
前記緩衝領域の範囲の設定を制御する手段が、
前記入力端子に供給される入力電圧と前記出力端子の出力電圧とを非反転入力端と反転入力端とからそれぞれ入力し、出力端から前記第１の増幅トランジスタへ第１の信号を供給する、第１導電型の第１の差動対を含む第１の差動回路と、
前記入力端子に供給される入力電圧と前記出力端子の出力電圧とを非反転入力端と反転入力端とからそれぞれ入力し、出力端から前記第２の増幅トランジスタへ第２の信号を供給する、第２導電型の第２の差動対を含む第２の差動回路と、
を有し、
少なくとも前記第１の期間において、前記第１の差動対及び／又は前記第２の差動対は、互いに閾値電圧が異なるか、あるいは、互いに電流駆動能力の異なる、トランジスタ対で構成されるように制御される、ことを特徴とする請求項２１記載の駆動回路。
【請求項２３】
前記第１の差動回路と前記第２の差動回路は、それぞれの非反転入力端子が共通に、駆動回路の入力端子に接続され、それぞれの反転入力端子が共通に、前記出力端子に接続されている、ことを特徴とする請求項４乃至６、８乃至１１のいずれか一に記載の駆動回路。
【請求項２４】
入力端子に供給される入力電圧と前記出力端子の出力電圧とを非反転入力端と反転入力端とからそれぞれ入力し、出力端から前記第１の増幅トランジスタへ第１の信号を供給する、第１導電型の第１の差動対を含む第１の差動回路と、
前記入力端子に供給される入力電圧と前記出力端子の出力電圧とを非反転入力端と反転入力端とからそれぞれ入力し、出力端から前記第２の増幅トランジスタへ第２の信号を供給する、第２導電型の第２の差動対を含む第２の差動回路と、
を有し、
前記第１の差動対及び前記第２の差動対のうちの少なくとも一の差動対は、互いに閾値電圧の互いに異なるトランジスタ対から構成されており、
前記入力端子へ供給される入力電圧に対して前記第１の増幅トランジスタにより前記出力端子に充電駆動される第１の駆動設定電圧と、前記入力電圧に対して前記第２の増幅トランジスタにより前記出力端子に放電駆動される第２の駆動設定電圧と、が互いに異なる電圧レベルとされ、
前記第１の駆動設定電圧と前記第２の駆動設定電圧との間に、前記第１の増幅トランジスタ及び前記第２の増幅トランジスタがともに動作しない緩衝領域が設けられており、
前記出力端子を所望の電圧に駆動する駆動期間の前記第２の期間において、前記第１の増幅トランジスタを活性とし、前記第２の電流源を活性とし、且つ、前記第２の増幅トランジスタ及び前記第１の電流源をともに非活性とする制御が行われるときに、前記第１の設定駆動電圧が前記所望の電圧と等しくなるように前記入力端子への入力電圧が供給される、ことを特徴とする請求項１記載の駆動回路。
【請求項２５】
前記第２の期間において、前記第２の増幅トランジスタを活性とし、前記第１の電流源を活性とし、且つ、前記第１の増幅トランジスタ及び前記第２の電流源をともに非活性とする制御が行われるときに、前記第２の設定駆動電圧が前記所望の電圧と等しくなるように前記入力端子への入力電圧が供給される、ことを特徴とする請求項２４記載の駆動回路。
【請求項２６】
表示部の画素に映像信号を供給する複数のデータ線を備え、
請求項１乃至２５のいずれか一に記載の駆動回路を、前記データ線を駆動する回路として備えている表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量性負荷を所定の駆動期間内に、所望の電圧に駆動する駆動回路に関し、特にアクティブマトリクス駆動方式を用いた表示装置の駆動回路の出力段であるドライバ（バッファ）部等に好適な駆動回路に関する。
【０００２】
【従来の技術】
近年、情報通信技術の発展に伴い携帯電話や携帯情報端末など表示部を有する携帯機器の需要が高まっている。携帯機器は連続使用時間が十分長いことが重要で、液晶表示装置は低消費電力であることから携帯機器の表示部に広く使われている。また液晶表示装置は、従来バックライトを用いた透過型であったが、外光を利用してバックライトを用いない反射型も開発され、更に低電力化が図られている。さらに近年、液晶表示装置は高精細化とともに鮮明な画像表示が求められるようになり、従来の単純マトリクス方式よりも鮮明表示可能なアクティブマトリクス駆動方式の液晶表示装置の需要が高まっている。液晶表示装置の低消費電力化の要求はその駆動回路にも求められ、低消費電力の駆動回路の開発が盛んに行われている。以下アクティブマトリクス駆動方式の液晶表示装置の駆動回路について説明する。
【０００３】
一般に、アクティブマトリクス駆動方式を用いた液晶表示装置の表示部は、透明な画素電極及び薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させ、容量性を有する液晶がその電位差及び透過率を所定の期間保持することにより画像を表示するものである。
【０００４】
半導体基板上には、各画素電極へ印加する複数のレベル電圧（階調電圧）を送るデータ線と、ＴＦＴのスイッチング制御信号を送る走査線とが配線され、データ線は対向基板電極との間に挟まれる液晶の容量や各走査線との交差部に生じる容量などによる容量性負荷となっている。
【０００５】
図１２は、従来の典型的なアクティブマトリクス型液晶表示装置の回路構成を簡単に示したものである。表示部は、複数の画素を含むが、図１２では、簡単のため、表示部８０１には１画素の等価回路のみが示されている。図１２を参照すると、１画素は、ゲート線８１１と、データ線８１２と、ＴＦＴ８１４と、画素電極８１５と、液晶容量８１６と、対向電極８１７とを備えて構成される。ゲート線８１１は、ゲート線駆動回路８０２により駆動され、データ線８１２は、データ線駆動回路８０３により駆動される。なおゲート線８１１及びデータ線８１２は、通常、１画素行及び１画素列で共有されている。ゲート線８１１は、１画素行の複数のＴＦＴのゲート電極をなし、データ線８１２は１画素列の複数のＴＦＴのドレイン（又はソース）に接続され、１画素のＴＦＴのソース（又はドレイン）は画素電極８１５に接続されている。
【０００６】
各画素電極への階調電圧の印加はデータ線を介して行われ、１フレーム期間（１／６０秒程度）にデータ線につながる全ての画素へ階調電圧の書込みが行われるため、データ線駆動回路は容量性負荷であるデータ線を高い電圧精度で高速に駆動しなければならない。
【０００７】
このように、データ線駆動回路は、容量性負荷であるデータ線を高い電圧精度で高速に駆動する必要があり、さらに携帯機器用途については低消費電力であることが求められる。このような要求を満たす従来のデータ線駆動回路として、例えば図１３に示すような駆動回路が提案されている（例えば特許文献１参照）。
【０００８】
【特許文献１】
特開２００２−０５５６５９号公報（第８−１０頁、第１図）
【０００９】
図１３を参照すると、この駆動回路は、予備充放電回路９２０と出力回路９１０で構成され、予備充放電回９２０は放電作用を有する第１定電流回路９３２と充電手段９３１とを含む第１出力段９３０と、充電作用を有する第２定電流回路９４２と放電手段９４１とを含む第２出力段９４０を備えている。また充電手段９３１及び放電手段９４１はそれぞれ第１差動回路９２１、第２差動回路９２２の出力が入力されている。図１３に示した駆動回路は、所望の電圧を駆動する駆動期間において、予備充放電回路９２０により所望の電圧付近まで駆動した後に、出力回路９１０で高精度に駆動する。
【００１０】
図１３に示した駆動回路の特徴は、帰還型増幅回路の予備充放電回路９２０において、高速動作及び低消費電力化を図るため、位相補償容量を設けない構成としたことである。そのために予備充放電回路９２０の差動回路９２１、９２２及び第１出力段９３０及び第２出力段９４０それぞれが定電流回路を備え、予備充放電回路９２０のアイドリング電流を各定電流回路で制御し、十分小さい電流に設定することにより低消費電力を図っている。また位相補償容量を設けないことで発振がおきやすくなるが、第１出力段９３０と第２出力段９４０は、どちらか一方が動作するときは他方が非動作となるように制御し、第１定電流回路９３２及び第２定電流回路９４２の電流を十分小さく設定することにより、発振を小さく抑えて出力安定化を図っている。また図１３に示した駆動回路は、位相補償容量を設けないことで、十分小さなアイドリング電流で高速動作を可能としている。さらに、図１３に示した駆動回路において、第１出力段９３０と第２出力段９４０の動作を１データ期間にそれぞれ行う場合には、ダイナミックレンジを電源電圧範囲内にまで広げた駆動も可能にしている。ダイナミックレンジを電源電圧範囲内にまで広げることは、電源電圧範囲を小さくすることであるため、低消費電力に効果的な手段で、他にも様々な駆動回路が提案されている。構成が簡単で省面積な駆動回路として、例えば図１４に示すような駆動回路が提案されている（例えば特許文献２参照）。
【００１１】
【特許文献２】
特開平９−１３０１７１号公報（第１０頁、第５図）
【００１２】
図１４は、増幅回路６２０及び増幅回路６３０を組み合わせて構成した演算増幅器である。なお、上記特許文献２では、増幅回路６２０及び増幅回路６３０は、第１、第２の入力端子の差動入力電圧を差動増幅する構成とされているが、図１４では、後述する本発明との比較のため、入力電圧Ｖｉｎを電流増幅して出力端子２に出力する非反転増幅型のボルテージフォロワ構成として示してある。
【００１３】
増幅回路６２０は、差動部が電流源をなすトランジスタ６２５によって駆動されるｎチャネル差動対６２３、６２４の出力対にｐチャネルカレントミラー回路６２１、６２２が負荷回路として接続された構成で、出力段が高電位電源ＶＤＤと出力端子２との間に接続されたｐチャネルトランジスタ６４１と低電位電源ＶＳＳと出力端子２との間に接続された負荷６４２から構成されている。そして、差動部の出力端をなすトランジスタ６２１のドレインとトランジスタ６２３のドレインの接続ノードと、ｐチャネルトランジスタ１０１のゲート端子とが接続される。ｎチャネル差動対６２３、６２４のそれぞれのゲート端子は、非反転入力端及び反転入力端をなし、ｎチャネル差動対６２３、６２４のそれぞれのゲート端子は、入力端子１及び出力端子２に接続されている。またトランジスタ６２５と負荷６４２はバイアス電圧ＶＦ１が入力されている。
【００１４】
一方、増幅回路６３０は、差動部が電流源をなすトランジスタ６３５によって駆動されるｐチャネル差動対６３３、６３４の出力対にｎチャネルカレントミラー回路６３１、６３２が負荷回路として接続された構成よりなり、出力段が低電位電源ＶＳＳと出力端子２との間に接続されたｎチャネルトランジスタ６５１と高電位電源ＶＤＤと出力端子２との間に接続された負荷６５２から構成されている。そして、差動部の出力端をなすトランジスタ６３１のドレインと、トランジスタ６３３のドレインの接続ノードと、ｎチャネルトランジスタ６５１のゲート端子とが接続される。ｐチャネル差動対６３３、６３４のそれぞれのゲート端子は、非反転入力端及び反転入力端をなし、ｐチャネル差動対６３３、６３４のそれぞれのゲート端子は、入力端子１及び出力端子２に接続されている。またトランジスタ６３５と負荷６５２はバイアス電圧ＶＦ２が入力されている。
【００１５】
図１４の演算増幅器は、負荷６４２、６５２を所定の抵抗値をもつ負荷として作用させることにより、ダイナミックレンジを電源電圧範囲内にまで広げるようにしたものである。具体的には、入力電圧Ｖｉｎがｎチャネル差動対６２３、６２４が動作しない低電位電源ＶＳＳ付近の場合に、負荷６５２が高電位電源ＶＤＤと出力端子２との間に電流経路を形成することにより、増幅回路６３０の動作によって出力端子を電圧Ｖｉｎに駆動する。また入力電圧Ｖｉｎがｐチャネル差動対６３３、６３４が動作しない高電位電源ＶＤＤ付近の場合に、負荷６４２が低電位電源ＶＳＳと出力端子２との間に電流経路を形成することにより、増幅回路６２０の動作によって出力端子を電圧Ｖｉｎに駆動する。また、入力電圧Ｖｉｎがｎチャネル差動対６２３、６２４およびｐチャネル差動対６３３、６３４が共に動作する電圧範囲では、増幅回路６２０、６３０が共に動作して出力端子を電圧Ｖｉｎに駆動する。図１４は、以上のような原理で動作範囲を電源電圧範囲内に広げた演算増幅器である。
【００１６】
また、本発明に関連する技術として、図１５に示すような電源回路として用いる差動増幅器が知られている（例えば特許文献３参照）。
【００１７】
【特許文献３】
特開２００１−２８４９８８号公報（第７頁、第２図）
【００１８】
図１５に示した差動増幅装置は、図１４と同様のボルテージフォロワ回路であり、増幅回路７２０及び増幅回路７３０を組み合わせて構成した差動増幅器である。
【００１９】
増幅回路７２０は、差動部が定電流源７２５によって駆動されるｎチャネル差動対トランジスタ７２３、７２４の出力対に、ｐチャネルカレントミラー回路７２１、７２２が負荷回路として接続された構成で、出力段が高電位電源ＶＤＤと出力端子２との間に接続されたｐチャネルトランジスタ７１１から構成されている。そして、差動部の出力端をなすトランジスタ７２１のドレインとトランジスタ７２３のドレインの接続ノードと、ｐチャネルトランジスタ７１１のゲート端子とが接続される。ｎチャネル差動対７２３、７２４のそれぞれのゲート端子は、非反転入力端及び反転入力端をなし、トランジスタ７２３のゲート端子は入力端子１に接続され、トランジスタ７２４のゲート端子は抵抗Ｒ１を介して出力端子２に接続されている。またトランジスタ７２４、７１１のそれぞれのゲート端子の間に容量Ｃ１が接続されている。
【００２０】
一方、増幅回路７３０は、差動部が定電流源７３５によって駆動されるｐチャネル差動対７３３、７３４の出力対にｎチャネルカレントミラー回路７３１、７３２が負荷回路として接続された構成よりなり、出力段が低電位電源ＶＳＳと出力端子２との間に接続されたｎチャネルトランジスタ７１２から構成されている。そして、差動部の出力端をなすトランジスタ７３１のドレインと、トランジスタ７３３のドレインの接続ノードと、ｎチャネルトランジスタ７１２のゲート端子とが接続される。ｐチャネル差動対７３３、７３４のそれぞれのゲート端子は、非反転入力端及び反転入力端をなし、トランジスタ７３３のゲート端子は入力端子１に接続され、トランジスタ７３４のゲート端子は、抵抗Ｒ２を介して出力端子２に接続されている。またトランジスタ７３４、７１２のそれぞれのゲート端子の間に容量Ｃ２が接続されている。なお、増幅回路７２０、７３０の容量Ｃ１、Ｃ２および抵抗Ｒ１、Ｒ２は位相補償を行うために設けられ、増幅回路７２０、７３０の出力安定化を図っている。
【００２１】
図１５に示した差動増幅器の特徴は、差動対をなすトランジスタ対７２３、７２４間、または差動対をなすトランジスタ対７３３、７３４間で異なる能力に設計し入力電圧Ｖｉｎに対して増幅回路７２０または７３０が出力オフセットを持たせるようにしたことである。そして、設定した出力オフセットの範囲内で電圧Ｖｉｎを出力する電源回路として利用している。具体的には、差動対をなすトランジスタ間の素子サイズ（チャネル幅、あるいはゲート長）を変えることで差動対をなすトランジスタのそれぞれのドレイン電流が異なり、ゲート・ソース間電圧が異なることで出力オフセットを発生させている。共通入力電圧ＶＩＮを増幅回路（差動増幅回路）７２０と７３０に入力し、増幅回路（差動増幅回路）７２０、７３０を構成するトランジスタ対に能力差をつけ、増幅回路（差動増幅回路）７２０では、第１の出力電圧ＶＯＵＴ１を出力電圧ＶＯＵＴとするように動作し、増幅回路（差動増幅回路）７３０では、第２の出力電圧ＶＯＵＴ２を出力電圧ＶＯＵＴとするように動作する。すなわち、増幅回路７２０の出力オフセットが電圧Ｖｉｎに対して正となるように設定し、増幅回路７３０の出力オフセットが電圧Ｖｉｎに対して負となるように設定した場合トランジスタ７１１、７１２に流れる貫通電流が減り、低消費電力の電源回路を構成することが可能である。
【００２２】
【発明が解決しようとする課題】
しかしながら、図１３に示した駆動回路は、第１出力段９３０と第２出力段９４０は、どちらか一方が動作するときは他方が非動作となるように制御するため、所望の電圧に駆動するためには、予備充放電期間を２段階に分けて、第１出力段９３０を動作させる予備充電期間と、第２出力段９４０を動作させる予備放電期間を設けなければならない。このため、充電動作と放電動作とで、所望の電圧付近まで駆動される時間が異なる。その一例を示すものとして、図１６を参照する。
【００２３】
図１６は、図１３の駆動回路の出力電圧波形図において、Ｖｉｎ２からＶｉｎ１に駆動したときの波形（電圧波形１）と、Ｖｉｎ１からＶｉｎ２に駆動したときの波形（電圧波形２）を示している。
【００２４】
図１６より、電圧波形１は、駆動期間開始直後の第１出力段９３０を動作させる予備充電期間開始とともに、速やかにターゲット電圧（Ｖｉｎ１）付近に駆動されるが、電圧波形２は、予備充電期間で電圧変動はせず、第２出力段９４０を動作させる予備放電期間開始とともに、ターゲット電圧（Ｖｉｎ２）付近に駆動される。すなわち、図１６に示す例では、電圧波形２は電圧波形１に比べて、予備充電期間だけ、ターゲット電圧付近に駆動される時間が遅れる。
【００２５】
近年、携帯機器の液晶表示装置は、解像度や画面サイズも増加の傾向にあり、それによってデータ線容量の増加や１データ駆動期間も短くなってきている。また、表示部のＴＦＴがアモルファスシリコンＴＦＴの場合、ＴＦＴの電荷移動度が低いため、ＴＦＴがオン状態となってデータ線に駆動された電圧が画素電極に書き込まれるまでに、ある程度の時間を要する。したがって、鮮明な表示を行うためには、１データ駆動期間内に画素電極をターゲット電圧に駆動する、ことが必要とされる。このため、データ線を、１データ駆動期間の開始後、できるだけ速やかに、ターゲット電圧付近まで駆動しておくことが必要とされる。
【００２６】
以上より、液晶表示装置の画面サイズの増加や高解像度化に対して、図１３に示すように、２段階で予備充放電駆動を行う駆動回路では、予備充電期間及び予備放電期間もそれぞれ長くする必要があり、データ線をターゲット電圧付近に駆動するまでに、時間を要する場合があり、画素電極への書き込みが十分できない、という課題がある。
【００２７】
一方、図１４に示す演算増幅器を携帯機器用液晶表示装置の駆動回路に用いた場合には、回路構成が簡素でダイナミックレンジも電源電圧範囲と等しく、比較的省面積で低消費電力である。しかし、入力電圧Ｖｉｎがｎチャネル差動対６２３、６２４およびｐチャネル差動対６３３、６３４が共に動作する電圧範囲では、増幅回路６２０の高い充電能力と、増幅回路６３０の高い放電能力が共に動作可能であるため、位相補償手段を設けないと容易に発振してしまう、という課題がある。実際の回路では、例えば図１４に示したような、帰還構成の場合、回路を構成する素子の寄生容量などにより、出力電圧の変化が入力に伝わるまでの応答遅延があり、オーバーシュートやアンダーシュートが発生して、特に高駆動能力の増幅回路や帰還型増幅回路では、十分大きな容量値の位相補償容量が設けられていない場合、容易に発振する。また一般的な演算増幅回路では、ｎチャネル差動対６２３、６２４およびｐチャネル差動対６３３、６３４はそれぞれ差動対をなすトランジスタ同士が同じ特性の素子で構成されている。
【００２８】
実際の回路では、差動対をなすトランジスタ同士の特性がわずかにずれることもあり、それによって発振が生じる場合もあり、通常位相補償容量を設けている。しかしながら、位相補償容量を設けた場合には、速やかな駆動を行うためには位相補償容量の充放電を速やかに行うための十分なアイドリング電流を必要とする。したがって位相補償容量を設けた場合には、消費電力が増加する、という課題が生じる。
【００２９】
また、図１５に示した差動増幅器を携帯機器用液晶表示装置の駆動回路に用いた場合について考察する。図１５に示した差動増幅回路は、差動対７２３、７２４および差動対７３３、７３４が共に動作可能な範囲でしか動作しないため、電源電圧範囲に対してダイナミックレンジが狭く、一定の範囲のダイナミックレンジを確保する場合には消費電力が高くなる、という課題がある。
【００３０】
これに対して、図１４に示した負荷６４２と負荷６５２のような所定の抵抗値をもつ負荷を備えることにより、図１５に示した差動増幅回路のダイナミックレンジを、電源電圧範囲内に広げることもできるが、しかしながら、その場合、正確な駆動ができない、という課題が残る。これは、図１５に示した差動増幅回路が、入力電圧Ｖｉｎに対して増幅回路７２０または増幅回路７３０のどちらか一方は必ず出力オフセットを生じる構成であることが原因である。具体的には、図１５に示した差動増幅回路において、入力電圧Ｖｉｎがｎチャネル差動対７２３、７２４が動作しない低電位電源ＶＳＳ付近の場合や、入力電圧Ｖｉｎがｐチャネル差動対７３３、７３４が動作しない高電位電源ＶＤＤ付近の場合に、増幅回路７２０または増幅回路７３０の単独動作によって出力端子２を電圧Ｖｉｎに駆動しなければならない。このように、図１５に示した差動増幅回路は、出力オフセットを生じる増幅回路が単独で駆動する領域では、正確（高精度）な駆動を行うことができない、という課題がある。
【００３１】
したがって、本発明は上記課題に鑑みてなされたものであって、その目的は、容量性負荷を速やかに所望の電圧に駆動するとともに、広ダイナミックレンジを持ち、低消費電力で高精度出力、さらには省面積を実現する駆動回路を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の１つのアスペクトに係る駆動回路は、出力端子と高電位電源との間に並列に配置され、前記出力端子の充電作用を行う第１の増幅トランジスタ及び第１の電流源と、前記出力端子と低電位電源との間に並列に配置され、前記出力端子の放電作用を行う第２の増幅トランジスタ及び第２の電流源と、を備え、前記出力端子を所望の電圧に駆動する駆動期間が少なくとも第１の期間と第２の期間とから構成されており、前記第１の期間において、前記第１の増幅トランジスタ及び前記第２の増幅トランジスタを共に活性とし、
前記第２の期間において、前記第１の増幅トランジスタ及び前記第２の増幅トランジスタのうちの一方の増幅トランジスタを活性とし、他方の増幅トランジスタを非活性とする、ように制御する切替制御手段を備えている。かかる構成により、本発明によれば、位相補償容量を設けない構成でも低消費電力で速やかに出力端子を所望の電圧に駆動することができる。また、電源電圧範囲に等しいダイナミックレンジも実現可能である。
【００３３】
また本発明においては、前記第１の期間において、前記第１の増幅トランジスタにより充電駆動される第１の設定駆動電圧が、前記第２の増幅トランジスタにより放電駆動される第２の設定駆動電圧よりも低電位とされる。かかる構成により、本発明によれば、前記第１の増幅トランジスタおよび前記第２の増幅トランジスタが共に動作しない緩衝領域が所望の電圧近傍に設けられ、これが出力端子を所望の電圧に駆動するときのオーバーシュートやアンダーシュートを抑制し、位相補償容量の代用を果たしている。
【００３４】
また本発明では、前記第２の期間において、非活性とする増幅トランジスタと並列に接続された電流源を活性とする。
【００３５】
さらに本発明においては、前記第１の増幅トランジスタにより充電駆動される第１の設定駆動電圧が、前記第２の増幅トランジスタにより放電駆動される第２の設定駆動電圧よりも低電位とするための構成として、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を含み、前記第１の差動対の出力を前記第１の増幅トランジスタの制御端に入力する第１の差動回路と、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を含み、前記第２の差動対の出力を前記第２の増幅トランジスタの制御端に入力する第２の差動回路と、を備え、前記第１の差動対及び前記第２の差動対のうち少なくとも一方が、閾値電圧の異なるトランジスタ対で構成してもよい。
【００３６】
さらに、本発明においては、前記第１の増幅トランジスタにより充電駆動される第１の設定駆動電圧が、前記第２の増幅トランジスタにより放電駆動される第２の設定駆動電圧よりも低電位とするための構成として、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第１の差動対を含み、前記第１の差動対の出力を前記第１の増幅トランジスタの制御端に入力する第１の差動回路と、非反転入力端子と反転入力端子からの入力信号電圧を差動入力する第２の差動対を含み、前記第２の差動対の出力を前記第２の増幅トランジスタの制御端に入力する第２の差動回路と、を備え、前記第１及び第２の差動対のうちの少なくとも一の差動対は、差動対トランジスタの一方が、並列に接続され制御端も共通接続された閾値電圧、または、電流駆動能力の異なる複数のトランジスタで構成され、複数のトランジスタの少なくとも一つを活性とする制御手段を備えた構成としてもよい。
【００３７】
【発明の実施の形態】
本発明の駆動回路の原理・作用について以下に説明する。なお、以下では、液晶表示装置のデータ線などの容量性負荷を所定の期間内に所望の電圧に駆動する駆動回路に本発明を適用した実施の形態について図面を参照して説明する。
【００３８】
本発明は、低消費電力及び高速動作を可能にするため、位相補償容量をもたない、もしくは十分小さな位相補償容量だけを備えた駆動回路であり、本実施の形態では、発振を抑え高速動作を実現するための構成及び制御と、それによる作用と効果について説明する。
【００３９】
図１は、本発明に係る駆動回路の第１の実施の形態の構成を示す図である。図１に示す駆動回路において、回路１０は、本発明に係る基本構成を表している。回路１０は、出力端子２の充電駆動を行うｐチャネルトランジスタ１０１及びスイッチ１５１が、出力端子２と高電位電源ＶＤＤ間に直列形態に接続されており、トランジスタ１０１とスイッチ１５１の直列回路とは並列に、定電流源１０３及びスイッチ１５３が、出力端子２と高電位電源ＶＤＤ間に直列形態に接続されている。出力端子２の放電駆動を行うｎチャネルトランジスタ１０２及びスイッチ１５２が出力端子２と低電位電源ＶＳＳ間に直列形態に接続されており、トランジスタ１０２とスイッチ１５２の直列回路とは並列に、定電流源１０４及びスイッチ１５４が出力端子２と低電位電源ＶＳＳ間に直列形態に接続されている。
【００４０】
図１に示す回路構成においては、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２の動作制御を行う回路として、第１差動回路２０及び第２差動回路３０が設けられている。
【００４１】
第１差動回路２０は、入力端子１に印加される入力電圧Ｖｉｎと、出力端子２の出力電圧Ｖｏｕｔとを差動入力とし、第１差動回路２０の出力は、ｐチャネルトランジスタ１０１の制御端（ゲート端子）に入力される。
【００４２】
第２差動回路３０は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとを差動入力とし、第２差動回路３０の出力はｎチャネルトランジスタ１０２の制御端に入力される。すなわち、第１差動回路２０とｐチャネルトランジスタ１０１とが、出力端子３の充電動作を行う帰還型増幅回路をなし、第２差動回路３０とｎチャネルトランジスタ１０２とが出力端子２の放電動作を行う帰還型増幅回路をなしている。
【００４３】
出力端子２には、出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎに応じた電圧が出力される。
【００４４】
スイッチ１５１、１５２、１５３、１５４は、それぞれの一端に接続するｐチャネルトランジスタ１０１、ｎチャネルトランジスタ１０２、定電流源１０３、１０４の活性と非活性を制御し、対応するスイッチがオンのときに、活性（動作可能）、オフのときに非活性（動作停止）となる。
【００４５】
なお、ｐチャネルトランジスタ１０１、ｎチャネルトランジスタ１０２、定電流源１０３、１０４のそれぞれの活性、非活性の制御方法は、上記直列形態に挿入したスイッチ以外の構成でも可能である。
【００４６】
出力端子２を所望の電圧に駆動する１データ駆動期間において、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２を共に活性とする第１の期間と、ｐチャネルトランジスタ１０１またはｎチャネルトランジスタ１０２の一方を活性とし、他方を非活性とする第２の期間とを設ける。
【００４７】
また第２の期間において、非活性としたトランジスタと並列に接続された定電流源を活性とする。
【００４８】
これにより、第１の期間開始とともに、ｐチャネルトランジスタ１０１またはｎチャネルトランジスタ１０２が動作し、出力端子が入力電圧Ｖｉｎに応じた電圧に速やかに駆動される。そして、入力電圧Ｖｉｎを所望の電圧に応じて設定すれば、第２の期間で、所望の電圧に高精度に駆動することが可能となる。
【００４９】
より具体的には、回路１０は、図２に一覧で示すように制御される。図２は、図１のｐチャネルトランジスタ１０１、定電流源１０３、ｎチャネルトランジスタ１０２、定電流源１０４のそれぞれについて、データ駆動期間における、活性、非活性の制御を表形式で示している。
【００５０】
所望の電圧を駆動する１データ駆動期間における制御は、２種類あり、第１データ駆動期間と第２データ駆動期間で示す。それぞれのデータ駆動期間とも、第１の期間では、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２を共に活性とし、出力端子２を入力電圧Ｖｉｎに応じた電圧まで速やかに駆動する。
【００５１】
このとき、定電流源１０３、１０４は、電流を十分小さく設定すれば、駆動能力は小さいことから、活性でも非活性であってもよいが、消費電力を抑えるためには、非活性に制御することが望ましい。
【００５２】
一方、それぞれのデータ駆動期間の第２の期間の制御は異なる。第１データ駆動期間の第２の期間では、ｐチャネルトランジスタ１０１と定電流源１０４を活性とし、ｎチャネルトランジスタ１０２と定電流源１０３を非活性とする。
【００５３】
また第２データ駆動期間の第２の期間では、ｐチャネルトランジスタ１０１と定電流源１０４を非活性とし、ｎチャネルトランジスタ１０２と定電流源１０３を活性とする。すなわち、第２の期間では、充電駆動または放電駆動のいずれかを行う増幅トランジスタと、その逆の駆動を行う定電流源が活性とされる。そして、定電流源を十分小さい電流に設定することにより、低消費電力化とともに出力安定化も図ることができる。また、回路１０は、所望の電圧に応じて第１データ駆動期間または第２データ駆動期間のいずれか最適な制御を選択することにより、電源電圧範囲内の全領域で動作させることが可能である。したがって、本発明の駆動回路は、電源電圧範囲に等しいダイナミックレンジをもつことができる。
【００５４】
なお、第２の期間における出力安定化の作用は、充電と放電の一方の能力を十分小さくすると、能力を下げたほうの動作が遅くなるため発振が抑えられる原理を利用している。
【００５５】
なお、本発明では、１データ駆動期間の第１の期間で、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２を同時に動作可能としている。
【００５６】
前記特許文献１に記載された構成では、図１３の充電手段９３１と、放電手段９４１を同時に動作可能とすると、大きく発振してしまう可能性がある。このため、図１６のように、予備充放電期間を、２段階に分けて、充電手段９３１と放電手段９４１の動作を同時に行わないようにしている。
【００５７】
これに対して、本発明では、入力電圧Ｖｉｎに対してｐチャネルトランジスタ１０１により充電駆動される第１の設定駆動電圧Ｖ１が、入力電圧Ｖｉｎに対してｎチャネルトランジスタ１０２により放電駆動される第２の設定駆動電圧Ｖ２よりも低電位となるように制御する。これにより、第１の増幅トランジスタ１０１および第２の増幅トランジスタ１０２が共に動作しない緩衝領域が所望の電圧近傍に設けられ、これが出力端子２を所望の電圧に駆動するときのオーバーシュートやアンダーシュートを抑制し、位相補償容量の代用を果たす。したがって第１の期間で、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２を同時に動作可能としても、発振を防ぐことができる。
【００５８】
本発明における上記制御の作用効果について、図３に示した電圧波形図を参照して説明する。図３は、図２の第１データ駆動期間における制御により、低電位の出力端子を高電位の所望の電圧（ターゲット電圧）に駆動したときの出力電圧波形を示す図である。図３（Ａ）は、本発明と比較するための比較例であり、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２のそれぞれの設定駆動電圧が所望の電圧に等しい場合の例である。図３（Ｂ）は、図１及び図２を参照して説明した第１の実施の形態の出力電圧波形であり、ｐチャネルトランジスタ１０１の設定駆動電圧Ｖ１が、ｎチャネルトランジスタ１０２の設定駆動電圧Ｖ２よりも低電位である例を示している。
【００５９】
はじめに図３（Ａ）における作用を説明する。図３（Ａ）に示す例では、ｐチャネルトランジスタ１０１は、低電位の出力端子を所望の電圧まで充電動作が可能であり、ｎチャネルトランジスタ１０２は高電位の出力端子を所望の電圧まで充電動作が可能である。図３（Ａ）に示す例では、第１の期間の開始時に、出力端子電圧は低電位状態にあるため、まずｐチャネルトランジスタ１０１により、所望の電圧まで充電される。しかしながら、実際の回路では、例えば図１に示したような、帰還構成の場合、回路を構成する素子の寄生容量などにより、出力電圧の変化が入力に伝わるまでの応答遅延があり、オーバーシュートが生じることが多い。オーバーシュートが生じると、今度は、ｎチャネルトランジスタ１０２が動作し、オーバーシュートした出力電圧を、所望の電圧まで引き下げる。ここでも、やはり、応答遅延があるためアンダーシュートを生じる。
【００６０】
このようなオーバーシュートやアンダーシュートは、ｐチャネルトランジスタ１０１の充電能力や、ｎチャネルトランジスタ１０２の放電能力が高いほど大きく、高駆動能力の増幅回路や帰還型増幅回路では、十分大きな容量値の位相補償容量が設けられていない場合、容易に、発振する。
【００６１】
したがって、図３（Ａ）では、第１の期間で、出力電圧が所望の電圧を中心として、大きな振動を生じる。そして、図３（Ａ）には、出力電圧が高電位側に大きく変化したときに、第１の期間から第２の期間に切り替わる例が示されている。
【００６２】
第２の期間では、ｐチャネルトランジスタ１０１と定電流源１０４が活性（動作可能）で、ｎチャネルトランジスタ１０２と定電流源１０４は非活性とされている。
【００６３】
第２の期間では、出力電圧が所望の電圧よりも高い場合、ｐチャネルトランジスタ１０１は動作せず、定電流源１０４により、出力電圧が所望の電圧まで引き下げられる。このとき、定電流源１０４の電流が十分小さいと、出力電圧が所望の電圧に到達するまでに時間がかかり、高速駆動を実現することはできない。
【００６４】
すなわち第１の期間でｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２の設定駆動電圧が等しいと、出力電圧が大きな振動を生じ、第２の期間で出力電圧を所望の電圧まで変化させるのに時間がかかる場合があり、その結果、高速駆動は困難となる。
【００６５】
一方、図３（Ｂ）に示す例では、ｐチャネルトランジスタ１０１の設定駆動電圧Ｖ１がｎチャネルトランジスタ１０２の設定駆動電圧Ｖ２よりも低電位に制御されている。すなわち、ｐチャネルトランジスタ１０１は、低電位の出力端子を電圧Ｖ１まで充電動作が可能とされ、ｎチャネルトランジスタ１０２は、高電位の出力端子を電圧Ｖ２（Ｖ１＜Ｖ２）まで放電動作が可能とされる。したがって電圧Ｖ１とＶ２の間は、ｐチャネルトランジスタ１０１、及びｎチャネルトランジスタ１０２がともに動作しない緩衝領域となる。なお、図３（Ｂ）では、電圧Ｖ１が、所望の電圧（ターゲット電圧）と一致するように設定された例が示されている。なお、電圧Ｖ１のかわりに、電圧Ｖ２が所望の電圧と一致するように設定してもよいことは勿論である。
【００６６】
図３（Ｂ）に示す例において、第１の期間の開始時に、出力端子は低電位状態にあるため、まず、ｐチャネルトランジスタ１０１により、所望の電圧（＝Ｖ１）まで、充電される。図１に示すような帰還構成の場合、応答遅延によって出力電圧のオーバーシュートが生じる。オーバーシュートが生じると、今度は、ｎチャネルトランジスタ１０２が動作し、オーバーシュートした出力電圧を電圧Ｖ２まで引き下げる。
【００６７】
ここでも、やはり、応答遅延があるため、出力電圧にアンダーシュートを生じるが、電圧Ｖ１とＶ２の間の緩衝領域では、アンダーシュートは弱まる。
【００６８】
さらに、出力電圧Ｖｏｕｔが電圧Ｖ１より低い電圧までアンダーシュートすると、再び、ｐチャネルトランジスタ１０１による充電動作が始まるが、電圧Ｖ１とＶ２の緩衝領域で、オーバーシュートは弱まる。そして、出力電圧は、最終的には、電圧Ｖ１とＶ２の間の緩衝領域内で安定する。
【００６９】
そのため、第２の期間では、電圧Ｖ１とＶ２の間の出力電圧を、定電流源１０４の放電作用により駆動する。
【００７０】
電圧Ｖ１とＶ２の間の緩衝領域を、比較的小さく設定することで、定電流源１０４の電流が十分小さくても、出力電圧を速やかに所望の電圧まで引き下げることができる。
【００７１】
このようにして、図３（Ｂ）に示す例では、図３（Ａ）に示す例よりも、高速駆動が可能である。
【００７２】
上記のとおり、本発明においては、ｐチャネルトランジスタ１０１の設定駆動電圧Ｖ１をｎチャネルトランジスタ１０２の設定駆動電圧Ｖ２よりも低電位とし、電圧Ｖ１とＶ２の間の緩衝領域を、発振を速やかに抑制できる最小限の電位差に設定することで、第１の期間においてｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２を同時に動作可能としても、発振を生じることなく、出力端子を入力電圧Ｖｉｎに応じた電圧まで、速やかに駆動することができる。
【００７３】
そして、入力電圧Ｖｉｎを、所望の電圧に応じて制御することで、第２の期間において、出力電圧を、高精度に、所望の電圧に変化させることができる。
【００７４】
すなわち、本発明においては、緩衝領域を設けたことにより発振抑制できるため、図１のような帰還型増幅回路の構成においても、位相補償容量を十分小さく抑え、または位相補償容量を設けない構成とすることも可能である。そのため、位相補償容量を高速充放電するための電流を縮減することができ、定電流源１０３、１０４を含めたアイドリング電流を十分小さく設定したとしても、高速動作が可能であり、且つ、低消費電力化を実現できる。
【００７５】
また薄膜トランジスタ集積回路では、比較的面積の大きい位相補償容量が、本発明では、容量値を小さくできるため、省面積化も実現することができる。
【００７６】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００７７】
［第１実施例］
図４は、本発明の第１の実施例の駆動回路の構成を示す図であり、図１の駆動回路における第１の差動回路２０及び第２の差動回路３０の具体例を示す図である。以下、第１、第２の差動回路２０及び３０の構成について説明する。第１の差動回路２０は、定電流源２０９によって駆動されるｎチャネル差動対トランジスタ２０３、２０４と、差動対トランジスタの出力対に接続され、差動対の負荷回路をなすｐチャネルトランジスタ２０１、２０２よりなるカレントミラー回路を備えている。より具体的には、定電流源２０９は、一端が低電位電源ＶＳＳに接続され、他端が差動対をなすｎチャネルトランジスタ２０３、２０４の共通ソースと接続される。カレントミラー回路は、ｐチャネルトランジスタ２０１、２０２よりなり、それぞれのソースが高電位電源ＶＤＤと接続され、ｐチャネルトランジスタ２０２はダイオード接続され、そのドレイン（ゲート）は、ｎチャネルトランジスタ２０４のドレインと接続される。ｐチャネルトランジスタ２０１は、ゲートがｐチャネルトランジスタ２０２のゲートと共通接続され、そのドレインはｎチャネルトランジスタ２０３のドレインと接続される。そしてトランジスタ２０１、２０３の接続ノードが差動回路２０の出力端をなし、ｐチャネルトランジスタ１０１のゲートと接続されている。ｎチャネル差動対トランジスタ２０３、２０４のそれぞれのゲート端子（制御端子）は、差動回路の非反転入力端及び反転入力端を構成しており、ｎチャネル差動対トランジスタ２０３、２０４のゲートには、入力端子１及び出力端子２がそれぞれ接続される。
【００７８】
一方、第２の差動回路３０において、定電流源３０９によって駆動されるｐチャネル差動対トランジスタ３０３、３０４の出力対に、ｎチャネルトランジスタ３０１、３０２からなるカレントミラー回路３０１、３０２が負荷回路として接続されている。より具体的には、定電流源３０９は、一端が高電位電源ＶＤＤに接続され、他端が差動対をなすｐチャネルトランジスタ３０３、３０４の共通ソースと接続される。差動対の能動負荷をなすカレントミラー回路は、ｎチャネルトランジスタ３０１、３０２よりなり、それぞれのソースが低電位電源ＶＳＳと接続される。ｎチャネルトランジスタ３０２はダイオード接続され、そのドレイン（ゲート）は、ｐチャネルトランジスタ３０４のドレインと接続される。一方、ｎチャネルトランジスタ３０１は、ゲートがｎチャネルトランジスタ３０２のゲートと共通接続され、そのドレインはｐチャネルトランジスタ３０３のドレインと接続される。そして、トランジスタ３０１、３０３の接続ノードが差動回路３０の出力端をなし、ｎチャネルトランジスタ１０２のゲートと接続されている。
【００７９】
ｐチャネル差動対トランジスタ３０３、３０４のゲートは、それぞれ、非反転入力端及び反転入力端をなし、ｐチャネル差動対トランジスタ３０３、３０４のゲートは、それぞれ入力端子１及び出力端子２が接続される。
【００８０】
本実施例では、ｐチャネルトランジスタ１０１の設定駆動電圧Ｖ１がｎチャネルトランジスタ１０２の設定駆動電圧Ｖ２よりも低電位に制御される構成として、ｎチャネル差動対２０３、２０４、及びｐチャネル差動対３０３、３０４のいずれか一方が、閾値電圧の異なるトランジスタで対をなすように設定している。
【００８１】
その具体例を図５に、表形式で示す。図５は、ｎチャネル差動対２０３、２０４、及び、ｐチャネル差動対３０３、３０４の閾値電圧Ｖｔｈと、安定状態におけるドレイン・ソース間電流Ｉｄｓの関係について４種類の設定を一覧で示したものである。なお、Ｖｔｈ及びＩｄｓの後につく番号は、図４のトランジスタの参照番号を表している。
【００８２】
図５を参照すると、▲１▼の例では、ｎチャネル差動対２０３、２０４は、それぞれの閾値電圧Ｖｔｈ２０３、Ｖｔｈ２０４、ドレイン・ソース間電流Ｉｄｓ２０３、Ｉｄｓ２０４について、
Ｖｔｈ２０３＞Ｖｔｈ２０４、
Ｉｄｓ２０３＝Ｉｄｓ２０４
に設定され、ｐチャネル差動対３０３、３０４は、それぞれの閾値電圧Ｖｔｈ３０３、Ｖｔｈ４０４、ドレイン・ソース間電流Ｉｄｓ３０３、Ｉｄｓ３０４について、
Ｖｔｈ３０３＝Ｖｔｈ３０４、
Ｉｄｓ３０３＝Ｉｄｓ３０４
と設定されている。
【００８３】
なお、入力端子１への入力電圧をＶｉｎ、そのときにｐチャネルトランジスタ１０１により、出力端子２に充電駆動される駆動設定電圧をＶ１、ｎチャネルトランジスタ１０２により出力端子２に放電駆動される駆動設定電圧をＶ２とする。
【００８４】
また、ｎチャネル差動対２０３、２０４のそれぞれのトランジスタ特性を図６に示す。図６は、図４のトランジスタ２０３、２０４のゲート・ソース間電圧Ｖｇｓに対するドレイン・ソース間電流Ｉｄｓのそれぞれの特性（Ｖ−Ｉ特性）を示している。
【００８５】
トランジスタ２０３の特性は、トランジスタ２０４の特性から、閾値電圧の差分（Ｖｔｈ２０３−Ｖｔｈ２０４）だけずれている。なお、Ｖｇｓは、ソースに対する制御端（ゲート端子）の電位とし、Ｉｄｓは、ドレインからソースに流れる電流である。
【００８６】
図６を参照すると、▲１▼の場合、ｎチャネル差動対２０３、２０４のゲート・ソース間電圧Ｖｇｓ２０３及びＶｇｓ２０４は、
Ｖｇｓ２０３＞Ｖｇｓ２０４
であり、その差分
（Ｖｇｓ２０３−Ｖｇｓ２０４）
は、閾値電圧の差分
（Ｖｔｈ２０３−Ｖｔｈ２０４）
とほぼ等しい。
【００８７】
入力電圧Ｖｉｎと第１の駆動設定電圧Ｖ１の関係は、ゲート・ソース間電圧Ｖｇｓ２０３とＶｇｓ２０４の関係と同じであることから、
Ｖｉｎ＞Ｖ１
であり、その差分
（Ｖｉｎ−Ｖ１）
も、閾値電圧の差分
（Ｖｔｈ２０３−Ｖｔｈ２０４）
とほぼ等しい。
【００８８】
したがって、第１の駆動設定電圧Ｖ１は、ｎチャネル差動対２０３、２０４の閾値電圧、及び、ドレイン・ソース間電流の制御によって調整が可能である。
【００８９】
一方、ｐチャネル差動対３０３、３０４のゲート・ソース間電圧Ｖｇｓ３０３及びＶｇｓ３０４は、
Ｖｇｓ３０３＝Ｖｇｓ３０４
で、
Ｖ２＝Ｖｉｎ
となる。
【００９０】
第２の駆動設定電圧Ｖ２も、第１の駆動設定電圧Ｖ１と同様に、閾値電圧及びドレイン・ソース間電流の制御によって調整が可能であることは勿論である。
【００９１】
したがって、図５の▲１▼のように設定することにより、ｐチャネルトランジスタ１０１、ｎチャネルトランジスタ１０２ともに動作しない緩衝領域を、Ｖ１とＶ２（＝Ｖｉｎ）の間に設けることができる。なお、Ｉｄｓ２０３、Ｉｄｓ２０４及びＩｄｓ３０３、Ｉｄｓ３０４の制御は、それぞれカレントミラー回路２０１、２０２及びカレントミラー回路３０１、３０２のトランジスタペア間の閾値電圧やサイズを最適に設定することにより、容易に調整可能である。
【００９２】
次に、図５の▲２▼の例では、ｎチャネル差動対２０３、２０４は、
Ｖｔｈ２０３＝Ｖｔｈ２０４、
Ｉｄｓ２０３＝Ｉｄｓ２０４
に設定されており、
ｐチャネル差動対３０３、３０４は、
Ｖｔｈ３０３＜Ｖｔｈ３０４、
Ｉｄｓ３０３＝Ｉｄｓ３０４
に設定されている。
【００９３】
このとき、ｎチャネル差動対２０３、２０４のゲート・ソース間電圧Ｖｇｓ２０３及びＶｇｓ２０４は、
Ｖｇｓ２０３＝Ｖｇｓ２０４
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ１の関係は、
Ｖ１＝Ｖｉｎ
となる。
【００９４】
一方、ｐチャネル差動対３０３、３０４のゲート・ソース間電圧Ｖｇｓ３０３及びＶｇｓ３０４は、
Ｖｇｓ３０３＜Ｖｇｓ３０４
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ２の関係は、
Ｖｉｎ＜Ｖ２
となる。
【００９５】
したがって、図５の▲２▼のように設定することにより、ｐチャネルトランジスタ１０１、及びｎチャネルトランジスタ１０２ともに動作しない緩衝領域をＶ１（＝Ｖｉｎ）とＶ２の間に設けることができる。
【００９６】
以上、ｎチャネル差動対２０３、２０４、及び、ｐチャネル差動対２０１、２０２のいずれか一方のトランジスタ対の閾値電圧を異なる構成とする例を示したが、双方の差動対のトランジスタ対の閾値電圧が異なる構成としてもよい。
【００９７】
さらに、ｎチャネル差動対２０３、２０４、及び、ｐチャネル差動対２０１、２０２の少なくともいずれか一方がドレイン・ソース間電流Ｉｄｓの異なるトランジスタで差動対をなすように設定してもよい。図５の▲３▼では、
Ｖｔｈ２０３＝Ｖｔｈ２０４、
Ｉｄｓ２０３＞Ｉｄｓ２０４
に設定され、ｐチャネル差動対３０３、３０４は、
Ｖｔｈ３０３＝Ｖｔｈ３０４、
Ｉｄｓ３０３＝Ｉｄｓ３０４
に設定される。
【００９８】
このとき、ｎチャネル差動対２０３、２０４のゲート・ソース間電圧Ｖｇｓ２０３及びＶｇｓ２０４は、
Ｖｇｓ２０３＞Ｖｇｓ２０４
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ１の関係は、
Ｖ１＜Ｖｉｎ
となる。
【００９９】
一方、ｐチャネル差動対３０３、３０４のゲート・ソース間電圧Ｖｇｓ３０３及びＶｇｓ３０４は、
Ｖｇｓ３０３＝Ｖｇｓ３０４
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ２の関係は、
Ｖｉｎ＝Ｖ２
となる。
【０１００】
図５の▲３▼のように設定することにより、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２がともに動作しない緩衝領域を、電圧Ｖ１とＶ２（＝Ｖｉｎ）の間に設けることができる。
【０１０１】
同様にして、図５の▲４▼では、ｎチャネル差動対２０３、２０４は、
Ｖｔｈ２０３＝Ｖｔｈ２０４、
Ｉｄｓ２０３＝Ｉｄｓ２０４
に設定され、ｐチャネル差動対３０３、３０４は、
Ｖｔｈ３０３＝Ｖｔｈ３０４、
Ｉｄｓ３０３＜Ｉｄｓ３０４
に設定される。このとき、ｎチャネル差動対２０３、２０４のゲート・ソース間電圧Ｖｇｓ２０３及びＶｇｓ２０４は、
Ｖｇｓ２０３＝Ｖｇｓ２０４
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ１の関係は、
Ｖ１＝Ｖｉｎ
となる。
【０１０２】
一方、ｐチャネル差動対３０３、３０４のゲート・ソース間電圧Ｖｇｓ３０３及びＶｇｓ３０４は、
Ｖｇｓ３０３＜Ｖｇｓ３０４
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ２の関係は、
Ｖｉｎ＜Ｖ２
となる。
【０１０３】
したがって、図５の▲４▼のように設定することにより、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２がともに動作しない緩衝領域をＶ１（＝Ｖｉｎ）とＶ２の間に設けることができる。
【０１０４】
以上、図５に示した▲１▼から▲４▼の４種類の設定により、１データ駆動期間の第１の期間において、駆動設定電圧Ｖ１とＶ２の間に設けられた緩衝領域によって、出力端子が入力電圧Ｖｉｎ付近に高速に駆動されても、発振を抑えることができる。また、緩衝領域の範囲も制御することができる。
【０１０５】
なお、図５の▲１▼から▲４▼の４種類の設定例は、駆動設定電圧Ｖ１とＶ２の間に、ｐチャネルトランジスタ１０１とチャネルトランジスタ１０２がともに動作しない緩衝領域を設けるためのいくつかの代表的な手法を例示したものであり、上記以外にも、差動対トランジスタの閾値電圧と、ドレイン・ソース間電流等の設定の組み合わせ等により、駆動設定電圧Ｖ１とＶ２の間に緩衝領域を設けるための任意の制御を適用してもよいことは勿論である。
【０１０６】
また、１データ駆動期間の第２の期間において、図５の▲１▼と▲３▼の設定では、ｎチャネルトランジスタ１０２及び定電流源１０３を動作させること（図２の第２データ駆動期間における制御）により、出力端子２を入力電圧Ｖｉｎと等しい電圧に高精度に駆動することができる。一方、図５の▲２▼と▲４▼の設定では、ｐチャネルトランジスタ１０１及び定電流源１０４を動作させること（図２の第１データ駆動期間における制御）により、出力端子２を入力電圧Ｖｉｎと等しい電圧に駆動することができる。
【０１０７】
したがって、所望の電圧を入力電圧Ｖｉｎとして入力すれば、出力端子２を１データ駆動期間内に、所望の電圧に駆動することができる。なお、このとき、所望の電圧を高精度に駆動可能なダイナミックレンジは、図５の▲１▼と▲３▼の設定の場合、高電位電源ＶＤＤからトランジスタ３０３の閾値電圧Ｖｔｈ３０３の絶対値までを電源電圧範囲から差し引いた電圧範囲であり、図５の▲２▼と▲４▼の設定の場合、低電位電源ＶＳＳからトランジスタ２０３の閾値電圧Ｖｔｈ２０３までを電源電圧範囲から差し引いた電圧範囲である。ただし、図２に示した第１データ駆動期間における制御が行われるときに、設定駆動電圧Ｖ１が所望の電圧と等しくなるように入力電圧Ｖｉｎが設定され、図２に示した第２データ駆動期間における制御が行われるときに、設定駆動電圧Ｖ２が所望の電圧と等しくなるように入力電圧Ｖｉｎが設定される場合には、所望の電圧を高精度に駆動可能なダイナミックレンジをほぼ電源電圧範囲に広げることができる。ただし、この場合、所望の電圧と入力電圧Ｖｉｎは必ずしも一致しない。
【０１０８】
以上説明したように、図４に示す駆動回路は、上記実施の形態で説明した作用効果を実現することができる。
【０１０９】
［第２実施例］
図７は、本発明の第２の実施例の駆動回路の構成を示す図で、図１の駆動回路の第１、第２の差動回路２０、３０について、図４とは異なる構成例を示す図である。以下、図７を参照して、第１、第２の差動回路２０、３０の構成について説明する。第１、第２の差動回路２０、３０は、差動対の反転入力端側の構成が、図４に示した構成と異なっている。図７を参照すると、第１の差動回路２０は、定電流源２０９によって駆動されるｎチャネル差動対トランジスタ２０３、２０４、２０５と、差動対トランジスタの出力対に接続され、差動対の負荷回路をなすｐチャネルトランジスタ２０１、２０２よりなるカレントミラー回路を備えている。より具体的には、定電流源２０９は、一端が低電位電源ＶＳＳに接続され、他端が差動対をなすｎチャネルトランジスタ２０３、２０４、２０５の共通ソースと接続される。カレントミラー回路は、ｐチャネルトランジスタ２０１、２０２よりなり、それぞれのソースが高電位電源ＶＤＤと接続され、ｐチャネルトランジスタ２０２はダイオード接続され、ｐチャネルトランジスタ２０１、２０２のそれぞれのゲートは共通接続される。ｎチャネル差動対は、ｎチャネルトランジスタ２０３、２０４、２０５から構成されており、ｐチャネルトランジスタ２０１のドレインと定電流源２０９との間にｎチャネルトランジスタ２０３が接続され、ｐチャネルトランジスタ２０２のドレイン（ゲート）と定電流源２０９との間に、直列形態に接続されたｎチャネルトランジスタ２０４とスイッチ２５２と、直列形態に接続されたｎチャネルトランジスタ２０５とスイッチ２５３とが、並列に接続される。そしてトランジスタ２０１と２０３の接続ノードが差動回路２０の出力端をなし、ｐチャネルトランジスタ１０１のゲートと接続されている。ｎチャネル差動対トランジスタ２０３のゲート端子（制御端子）は、差動回路の非反転入力端をなし、ｎチャネル差動対トランジスタ２０４、２０５のゲート端子（制御端子）は、共通接続され差動回路の反転入力端をなしている。そしてｎチャネル差動対トランジスタ２０３のゲートには入力端子１が接続され、ｎチャネル差動対トランジスタ２０４、２０５のゲートには出力端子２が接続される。
【０１１０】
また第２の差動回路３０では、定電流源３０９によって駆動されるｐチャネル差動対トランジスタ３０３、３０４、３０５の出力対に、ｎチャネルトランジスタ３０１、３０２からなるカレントミラー回路３０１、３０２が負荷回路として接続されている。より具体的には、定電流源３０９は、一端が高電位電源ＶＤＤに接続され、他端が差動対をなすｐチャネルトランジスタ３０３、３０４の共通ソースと接続される。差動対の能動負荷をなすカレントミラー回路は、ｎチャネルトランジスタ３０１、３０２よりなり、それぞれのソースが低電位電源ＶＳＳと接続される。ｎチャネルトランジスタ３０２はダイオード接続され、ｎチャネルトランジスタ３０１、３０２のそれぞれのゲートは共通接続される。ｐチャネル差動対はｐチャネルトランジスタ３０３、３０４、３０５で構成され、ｎチャネルトランジスタ３０１のドレインと定電流源３０９との間にｐチャネルトランジスタ３０３が接続され、ｎチャネルトランジスタ３０２のドレイン（ゲート）と定電流源３０９との間に、直列形態に接続されたｐチャネルトランジスタ３０４とスイッチ３５２と、直列形態に接続されたｎチャネルトランジスタ３０５とスイッチ３５３とが、並列に接続される。そしてトランジスタ３０１、３０３の接続ノードが差動回路３０の出力端をなし、ｎチャネルトランジスタ１０２のゲートと接続されている。ｐチャネル差動対トランジスタ３０３のゲート端子（制御端子）は、差動回路３０の非反転入力端をなし、ｐチャネル差動対トランジスタ３０４、３０５のゲート端子（制御端子）は、共通接続され差動回路３０の反転入力端をなしている。そしてｐチャネル差動対トランジスタ３０３のゲートには入力端子１が接続され、ｐチャネル差動対トランジスタ３０４、３０５のゲートには出力端子２が接続される。
【０１１１】
本実施例では、ｐチャネルトランジスタ１０１の設定駆動電圧Ｖ１がｎチャネルトランジスタ１０２の設定駆動電圧Ｖ２よりも低電位に制御される構成として、ｎチャネルトランジスタ２０３、２０４、２０５のそれぞれの閾値電圧が、
Ｖｔｈ２０３＝Ｖｔｈ２０５＞Ｖｔｈ２０４
とされており、あるいは、
ｐチャネルトランジスタ３０３、３０４、３０５のそれぞれの閾値電圧が、
Ｖｔｈ３０３＝Ｖｔｈ３０５＜Ｖｔｈ３０４
と設定されている。
【０１１２】
また、カレントミラー２０１、２０２及びカレントミラー３０１、３０２はそれぞれ入力電流と等倍の出力電流に設定されている。
【０１１３】
本実施例では、スイッチ２５２、２５３のオン・オフ制御により、互いに閾値電圧の異なるｎチャネルトランジスタ２０４と２０５との切替が行えるように構成されており、スイッチ３５２、３５３の制御により、互いに閾値電圧の異なるｐチャネルトランジスタ３０４と３０５との切替が行えるように構成されている。この点は、本実施例の特徴の１つをなしている。
【０１１４】
かかる構成によって、本実施例において、設定駆動電圧Ｖ１は、スイッチ２５２とスイッチ２５３がそれぞれオフとオンに設定され、ｎチャネルトランジスタ２０５が選択されたときに、
Ｖ１＝Ｖｉｎ
となり、
スイッチ２５２とスイッチ２５３がそれぞれオンとオフに設定され、ｎチャネルトランジスタ２０４が選択されたときに、
Ｖ１＜Ｖｉｎ
となる。
【０１１５】
本実施例における入力電圧Ｖｉｎと設定駆動電圧Ｖ１の関係について、再び図６を参照して説明する。図６はｎチャネル差動対２０３、２０４、２０５のそれぞれのトランジスタ特性の一例を示したものである。図６には、図７のｎチャネルトランジスタ２０３、２０４、２０５のゲート・ソース間電圧Ｖｇｓに対するドレイン・ソース間電流Ｉｄｓのそれぞれの特性（Ｖ−Ｉ特性）が示されている。前述したとおり、図６において、トランジスタ２０３の特性は、トランジスタ２０４の特性から、閾値電圧の差分（Ｖｔｈ２０３−Ｖｔｈ２０４）だけずれている。なおトランジスタ２０３と２０５の特性は同じであるものとする。図６を参照すると、ｎチャネルトランジスタ２０５が選択された場合、ｎチャネル差動対２０３、２０５のゲート・ソース間電圧Ｖｇｓ２０３及びＶｇｓ２０５は、
Ｖｇｓ２０３＝Ｖｇｓ２０５
となり、入力電圧Ｖｉｎと駆動設定電圧Ｖ１の関係は、
Ｖ１＝Ｖｉｎ
となる。
一方、ｎチャネルトランジスタ２０４が選択された場合、ｎチャネル差動対２０３、２０４のゲート・ソース間電圧Ｖｇｓ２０３及びＶｇｓ２０４は、
Ｖｇｓ２０３＞Ｖｇｓ２０４
であり、その差分
（Ｖｇｓ２０３−Ｖｇｓ２０４）
は、閾値電圧の差分
（Ｖｔｈ２０３−Ｖｔｈ２０４）
とほぼ等しい。入力電圧Ｖｉｎと第１の駆動設定電圧Ｖ１の関係は、ゲート・ソース間電圧Ｖｇｓ２０３とＶｇｓ２０４の関係と同じであることから、
Ｖ１＜Ｖｉｎ
であり、その差分
（Ｖｉｎ−Ｖ１）
も、閾値電圧の差分
（Ｖｔｈ２０３−Ｖｔｈ２０４）
とほぼ等しい。したがって、第１の駆動設定電圧Ｖ１は、ｎチャネル差動対２０３、２０４、２０５のそれぞれの閾値電圧の制御によって、調整が可能である。
【０１１６】
一方、設定駆動電圧Ｖ２は、スイッチ３５２、３５３がそれぞれオフ、オンとされｐチャネルトランジスタ３０５が選択されたときに、
Ｖ２＝Ｖｉｎ
となり、スイッチ３５２、３５３がそれぞれオン、オフとされｐチャネルトランジスタ３０４が選択されたときに、
Ｖ２＞Ｖｉｎ
となる。その詳細はｎチャネル差動対２０３、２０４、２０５の説明と同様である。そして第２の駆動設定電圧Ｖ２も、ｐチャネル差動対３０３、３０４、３０５のそれぞれの閾値電圧の制御によって調整が可能である。
【０１１７】
そして、１データ駆動期間において、第１の期間では、スイッチ２５２がオン、スイッチ２５３がオフのとき、スイッチ３５２とスイッチ３５３のいずれか一方をオンとする。
【０１１８】
もしくは、スイッチ３５２がオン、スイッチ３５３がオフのとき、スイッチ２５２とスイッチ２５３のいずれか一方をオンとする。
【０１１９】
本実施例においては、かかる切替制御により、設定駆動電圧Ｖ１とＶ２の間に設けられた緩衝領域によって、出力端子が入力電圧Ｖｉｎ付近に高速に駆動されても、発振を抑えることができる。この特徴は、本発明の顕著な作用効果の一つをなしている。
【０１２０】
また、本実施例によれば、緩衝領域の範囲も可変に制御することができる。この特徴も、本発明の顕著な作用効果の一つをなしている。
【０１２１】
本実施例において、１データ駆動期間の第２の期間では、ｐチャネルトランジスタ１０１と定電流源１０４が動作する場合（図２の第１データ駆動期間における制御の場合）は、スイッチ２５２をオフとし、スイッチ２５３をオンとし、ｎチャネルトランジスタ１０２と定電流源１０３が動作する場合（図２の第２データ駆動期間における制御の場合）は、スイッチ３５２をオフとし、スイッチ３５３をオンとする。
【０１２２】
これにより、出力端子を入力電圧Ｖｉｎと等しい電圧に、高精度に駆動することができる。なお、このときのダイナミックレンジとして、入力電圧Ｖｉｎに応じた第１データ駆動期間又は第２データ駆動期間の最適な制御により、電源電圧範囲のダイナミックレンジが可能である。
【０１２３】
したがって、所望の電圧を入力電圧Ｖｉｎとして入力すれば、出力端子２を１データ駆動期間内に所望の電圧に駆動することができる。そして電源電圧範囲の広ダイナミックレンジも実現できる。
【０１２４】
以上説明したように、図７に示した駆動回路は、差動回路２０、３０の構成により、ｐチャネルトランジスタ１０１により充電駆動される第１の設定駆動電圧Ｖ１が、ｎチャネルトランジスタ１０２により放電駆動される第２の設定駆動電圧Ｖ２よりも低電位となるように制御される。これにより、第１の増幅トランジスタおよび第２の増幅トランジスタをなすｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２が共に動作しない緩衝領域が所望の電圧近傍に設けられ、ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２を同時に動作可能としても、発振を防ぐことができる。そして上記実施の形態で説明した作用及び効果を実現することができる。
【０１２５】
なお、上記実施例では、図７の差動回路２０と３０のそれぞれの反転入力端子側の構成を、互いに閾値電圧の異なる２つのトランジスタを並列に接続した構成例で示したが、差動対を構成するトランジスタ対のうち反転入力端子側に接続するトランジスタを、互いに電流駆動能力の異なる２つのトランジスタを並列に接続する構成としてもよい。この場合、１データ駆動期間の第１の期間と第２の期間において、差動対の互いに電流駆動能力の異なる２つのトランジスタに対応するスイッチをオン・オフすることで１つのトランジスタを選択する。
【０１２６】
また、上記実施例では、差動トランジスタ対のうち反転入力端子側の並列に接続された２つのトランジスタを、１データ駆動期間の第１の期間と第２の期間で、それぞれいずれか一方を選択する制御を行う例について説明したが、並列接続された２つのトランジスタを同時に選択する制御を行ってもよい。この場合、例えば、図７の差動回路２０において、トランジスタ２０４とトランジスタ２０５の電流駆動能力の合計と、トランジスタ２０３の電流駆動能力が等しくなるように設定する。そして、１データ駆動期間の第１の期間で、スイッチ２５２、２５３の一方だけをオンとして、トランジスタ２０４及び２０５のうちの一方だけを選択し、第２の期間で、スイッチ２５２及び２５３の両方をオンとして、トランジスタ２０４及び２０５の両方を選択する。かかる切替制御により、上記実施例と同様の設定駆動電圧Ｖ１と入力電圧Ｖｉｎ関係を実現できる。
【０１２７】
さらに、上記実施例では、図７の差動回路２０、３０のそれぞれの反転入力端子側の構成を、互いに閾値電圧の異なる２つのトランジスタを並列に接続した例で示したが、本発明はかかる構成に限定されるものでなく、並列接続された３つ以上の複数のトランジスタで構成してもよいことは勿論である。
【０１２８】
また、上記実施例において、図１の差動回路２０と３０において、複数のトランジスタを並列に接続した反転入力端子側の構成は、差動回路２０と３０の両方が備えるかわりに、いずれか一方の差動回路だけが備える構成としてもよい。これは、一方の差動回路だけで緩衝領域を設定することができるからである。ただし、その場合、もう一方の差動回路の差動対は、同じ閾値電圧または同じ電流駆動能力のトランジスタで構成する必要がある。
【０１２９】
ところで、差動回路２０と３０および増幅トランジスタ１０１と１０２よりなる図７のようなボルテージフォロワ構成の駆動回路において、駆動設定電圧Ｖ１とＶ２の緩衝領域を、差動増幅器の出力オフセットに基づき設定している。本実施例は、出力オフセットを発振防止として利用する構成としており、図１５の差動増幅器と相違している。また、本実施例では、所定の出力オフセットを持つ駆動と、出力オフセットがゼロとなる駆動とを切替えて駆動しており、図１５の差動増幅器と相違している。
【０１３０】
［第３実施例］
また、図８は、図７に示した駆動回路の一変形例を示す図である。図７に示す構成では、差動対の反転入力端側に閾値電圧の異なるトランジスタを並列に接続し、いずれか一方のトランジスタを選択するものとしたが、図８に示す回路では、差動対の非反転入力端側に、閾値電圧の異なるトランジスタを並列に接続し、いずれか一方のトランジスタを選択する構成としている。
【０１３１】
図７に示す構成では、差動対の反転入力端側に、複数の同極性のトランジスタが並列に接続されているが、図８に示す回路構成では、差動対の非反転入力端側に、複数の同極性トランジスタが並列に接続され、少なくとも１つがスイッチで選択され活性化される構成とされている。具体的には、差動回路２０のｎチャネル差動対は、ｎチャネルトランジスタ２０３、２０４、２０６で構成され、トランジスタ２０２のドレイン（ゲート）と定電流源２０９との間にｎチャネルトランジスタ２０４が接続され、トランジスタ２０１のドレインと定電流源２０９との間に、直列形態に接続されたｎチャネルトランジスタ２０３とスイッチ２５４と、直列形態に接続されたｎチャネルトランジスタ２０６とスイッチ２５５とが、並列に接続される。ｎチャネルトランジスタ２０４のゲートは出力端子２と接続され、ｎチャネルトランジスタ２０３、２０６のゲートはともに入力端子１と接続される。
【０１３２】
また差動回路３０のｐチャネル差動対は、ｐチャネルトランジスタ３０３、３０４、３０６で構成され、トランジスタ３０２のドレイン（ゲート）と定電流源３０９との間にｐチャネルトランジスタ３０４が接続され、トランジスタ３０１のドレインと定電流源３０９との間に、直列形態に接続されたｐチャネルトランジスタ３０３とスイッチ３５４と、直列形態に接続されたｐチャネルトランジスタ３０６とスイッチ３５５とが、並列に接続される。ｐチャネルトランジスタ３０４のゲートは出力端子２と接続され、ｐチャネルトランジスタ３０３、３０６のゲートはともに入力端子１と接続される。その他の構成については図７と同じである。
【０１３３】
図８においても、図７に示した第２の実施例と同様に、１データ駆動期間の第１の期間と第２の期間それぞれで、スイッチ２５４、２５５、３５４、３５５のオン、オフ制御により最適なトランジスタを選択する。これにより第２実施例と同様の効果を得ることができる。
【０１３４】
［第４実施例］
図９は、本発明の第４の実施例の駆動回路の構成を示す図であり、図１に示した差動回路２０、３０の別の変形例を示す図である。図９を参照すると、本実施例の駆動回路においては、カレントミラー回路の入力端側のトランジスタとして、複数の同極性トランジスタが並列に接続されている。具体的には、差動回路２０のｎチャネル差動対は、ｎチャネルトランジスタ２０３、２０４で構成される。ｎチャネル差動対の出力対と高電位電源ＶＤＤ間に接続され、ｎチャネル差動対の能動負荷をなすカレントミラー回路の出力端側は、高電位電源ＶＤＤとトランジスタ２０３のドレイン間に接続されたｐチャネルトランジスタ２０１を有し、カレントミラー回路の入力端側は、高電位電源ＶＤＤとトランジスタ２０４のドレイン間に、直列形態に接続されたｐチャネルトランジスタ２０２とスイッチ２５６と、直列形態に接続されたｐチャネルトランジスタ２０７とスイッチ２５７とが、並列に接続されている。また、ｐチャネルトランジスタ２０１、２０２、２０７のゲートは、共通接続されて、ｐチャネルトランジスタ２０４のドレインと接続されている。ｐチャネルトランジスタ２０１とｐチャネルトランジスタ２０２の閾値電圧は等しく設定され、ｐチャネルトランジスタ２０７は閾値電圧はその絶対値がｐチャネルトランジスタ２０２よりも小に設定されている。あるいは、ｐチャネルトランジスタ２０１とｐチャネルトランジスタ２０２の電流駆動能力は等しく設定され、ｐチャネルトランジスタ２０７とｐチャネルトランジスタ２０２の電流駆動能力は互いに異なるように設定されている。なお、差動対を構成するｎチャネルトランジスタ２０３と２０４は、互いに等しい特性を持つように設定される。
【０１３５】
また差動回路３０のｐチャネル差動対は、ｐチャネルトランジスタ３０３、３０４で構成される。ｐチャネル差動対の出力対と低電位電源ＶＳＳ間に接続され、ｐチャネル差動対の能動負荷をなすカレントミラー回路の出力端側は、低電位電源ＶＳＳとトランジスタ３０３のドレインとの間に接続されているトランジスタ３０１を有し、カレントミラー回路の入力端側は、低電位電源ＶＳＳとトランジスタ３０４のドレインとの間に、直列形態に接続されたｎチャネルトランジスタ３０２とスイッチ３５６と、直列形態に接続されたｎチャネルトランジスタ３０７とスイッチ３５７とが、並列に接続されている。またｎチャネルトランジスタ３０１、３０２、３０７のゲートは、共通接続されて、トランジスタ３０４のドレインと接続されている。ｎチャネルトランジスタ３０１とｎチャネルトランジスタ３０２の閾値電圧は等しく設定され、ｎチャネルトランジスタ３０７は閾値電圧がｎチャネルトランジスタ３０２よりも低く設定されている。あるいは、ｎチャネルトランジスタ３０１とｎチャネルトランジスタ３０２の電流駆動能力は等しく設定され、ｎチャネルトランジスタ３０７とｎチャネルトランジスタ３０２の電流駆動能力は互いに異なるように設定されている。なお、差動対を構成するｐチャネルトランジスタ３０３と３０４は、互いに等しい特性を持つように設定される。
【０１３６】
本実施例においても、図７に示した前記第２の実施例と同様に、１データ駆動期間の第１の期間と第２の期間のそれぞれにおいて、スイッチ２５６とスイッチ２５７、及び、スイッチ３５６とスイッチ３５７のオン、オフ制御により、最適なトランジスタの選択が行われる。これにより、前記第２の実施例と同様の効果を得ることができる。なお、図９に示した実施例の変形として、差動対の負荷をなすカレントミラー回路の出力端側（トランジスタ２０１側）に、複数の同極性トランジスタを並列に接続し、１データ駆動期間の第１の期間と第２の期間のそれぞれで、最適なトランジスタを選択する構成としても、前記第２の実施例と同様の効果を得られる、ことは勿論である。
【０１３７】
［第５実施例］
図１０は、本発明の第５の実施例の駆動回路の構成を示す図である。図１０を参照すると、本実施例においては、図４、図７乃至図９の前記実施例において、入力端子１と出力端子２の間に、制御信号Ｓ０でオン・オフ制御されるトランスファーゲートスイッチ（ＣＭＯＳトランスファゲート）４０が付加された構成を示す。
【０１３８】
図１０の駆動回路では、１データ駆動期間における、第１の期間及び第２の期間に引き続く第３の期間を設け、そして第３の期間において、スイッチ１５１、１５２、１５３、１５４をオフとし、トランスファーゲート４０をオンとすれば、入力端子１に与えられた入力電圧Ｖｉｎの電流供給能力で、直接、出力端子２に接続された容量性負荷を駆動することができる。
【０１３９】
［第６実施例］
図１１は、本発明の駆動回路の第６の実施例を示す図であり、表示装置のデータドライバの構成を示している。図１１を参照すると、このデータドライバは、電源ＶＡと電源ＶＢ間に接続された抵抗ストリング２００と、デコーダ３００（選択回路）と、出力端子群４００と、バッファ回路１００と、を備えて構成される。抵抗ストリング２００の各端子（タップ）から生成した複数の階調電圧の中から、各出力ごとに映像デジタル信号に応じてデコーダ３００で階調電圧を選択し、バッファ回路１００で増幅して出力端子群４００に接続されたデータ線を駆動する。バッファ回路１００として、図４、図７乃至図９を参照して説明した本実施例の各回路を適用することができる。動作制御信号は、バッファ１００回路の各スイッチのオン・オフまたは回路部の活性、非活性を制御する。
【０１４０】
なおバッファ回路１００に、図１０を適用した場合には、図１０のトランスファーゲートスイッチ４０がオンとなるとき、抵抗ストリング２００から直接電荷を供給してデータ線を駆動する構成となる。
【０１４１】
本発明の駆動回路を、図１１の出力バッファ１００に用いることにより、簡単に低消費電力で高速駆動のデータドライバを構成することができる。
【０１４２】
なお、図１１に示すデータドライバは、図１２に示す液晶表示装置のデータ線駆動回路８０３に適用できることは勿論である。
【０１４３】
なお、図４、図７乃至図９において、定電流源で駆動される差動対トランジスタの負荷をカレントミラー回路で構成した例が示されているが、差動対トランジスタの負荷を、抵抗素子で構成してもよいことは勿論である。ただし、その場合、差動対に流れるドレイン・ソース間電流を異なる値に制御する場合には、異なる抵抗値の組み合わせとする。
【０１４４】
また、上記実施例で説明した駆動回路は、ＭＯＳトランジスタで構成されており、表示装置の駆動回路では、例えば、多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。
【０１４５】
また、上記実施例で説明した差動回路は、バイポーラトランジスタにも適用できることは勿論である。この場合、カレントミラー回路、差動対等のＰチャネルトランジスタは、ｐｎｐトランジスタよりなり、ｎチャネルトランジスタはｎｐｎトランジスタよりなる。上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。
【０１４６】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１４７】
【発明の効果】
以上説明したように、本発明によれば、１データ駆動期間に充電作用及び放電作用を有する増幅トランジスタを共に活性とする第１の期間と、増幅トランジスタの一方のみを活性とし、その増幅トランジスタと逆の作用を行う定電流源を動作させる第２の期間とを設けたことにより、電源電圧範囲に等しいダイナミックレンジをもつことが可能とされ、低消費電力で、高速に、出力端子を所望の電圧に駆動することができる、という効果を奏する。
【０１４８】
さらに、本発明によれば、充電用増幅トランジスタの設定駆動電圧Ｖ１が放電用増幅トランジスタの設定駆動電圧Ｖ２よりも低電位に制御されることにより、充電用及び放電用増幅トランジスタを共に動作可能としても、発振を抑えることができ、位相補償容量を十分小さく抑えることができる。これにより低消費電力化とともに省面積化が実現できる、という効果を奏する。
【０１４９】
また本発明の表示装置によれば、低消費電力で高速描画を可能とし、画質の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明の一実施の形態の活性、非活性の制御を示す図である。
【図３】本発明の一実施の形態の動作を説明するための図である。
【図４】本発明の第１の実施例の構成を示す図である。
【図５】本発明の第１の実施例の差動対をなすトランジスタの設定を示す図である。
【図６】本発明の第１の実施例におけるトランジスタ特性の一例を示す図である。
【図７】本発明の第２の実施例の構成を示す図である。
【図８】本発明の第３の実施例の変更例を示す図である。
【図９】本発明の第４の実施例の構成を示す図である。
【図１０】本発明の第５の実施例の構成を示す図である。
【図１１】本発明の第６の実施例の構成を示す図である。
【図１２】液晶表示装置の構成を示す図である。
【図１３】従来の増幅回路の構成を示す図である。
【図１４】従来の増幅回路の構成を示す図である。
【図１５】従来の増幅回路の構成を示す図である。
【図１６】従来の増幅回路の動作を説明するための図である。
【符号の説明】
１  入力端子
２  出力端子
５  容量性負荷
１０  基本構成
２０、３０  差動回路
１００  バッファ回路
１０１、２０１、２０２、３０３、３０４、３０５、３０６  ｐチャネルトランジスタ
１０２、３０１、３０２、２０３、２０４、２０５、２０６  ｎチャネルトランジスタ
１０３、１０４、２０９、３０９  定電流源
１５１、１５２、１５３、１５４、２５１、２５２、２５３、２５４、２５５、２５６、２５７、３５１、３５２、３５３、３５４、３５５、３５６、３５７スイッチ
２００  抵抗ストリング
３００  デコーダ
４００  出力端子群
６２０、６３０  差動増幅回路
６２１、６２２、６３３、６３４、６３５、６４１  ｐチャネルトランジスタ
６２３、６２４、６２５、６３１、６３２、６５１  ｎチャネルトランジスタ
６４２、６５２  負荷
７２０、７３０  差動増幅回路
７１１、７２２、７２１、７３３、７３４  ｐチャネルトランジスタ
７１２、７２３、７２４、７３１、７３２  ｎチャネルトランジスタ
７２５、７３５  定電流源
８０１  表示部
８０２  ゲート線駆動回路
８０３  データ線駆動回路
８１１  ゲート線
８１２  データ線
８１４  ＴＦＴ
８１５  画素電極
８１６  液晶容量
８１７  対向電極
９１０  出力回路
９２０  予備充放電回路
９２１  第１差動回路
９２２  第２差動回路
９３０  第１出力段
９３１  充電手段
９３２  第１定電流回路
９４１  放電手段
９４０  第２出力段
９４２  第２定電流回路
【図１】
2004245965.tif 000003
【図２】
2004245965.tif 000004
【図３】
2004245965.tif 000005
【図４】
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【図５】
2004245965.tif 000007
【図６】
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【図７】
2004245965.tif 000009
【図８】
2004245965.tif 000010
【図９】
2004245965.tif 000011
【図１０】
2004245965.tif 000012
【図１１】
2004245965.tif 000013
【図１２】
2004245965.tif 000014
【図１３】
2004245965.tif 000015
【図１４】
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【図１５】
2004245965.tif 000017
【図１６】
2004245965.tif 000018