(57)【要約】【課題】素子特性の適正化が行いやすい構造であるとともに、低オン抵抗で高耐圧な半導体素子を実現する。【解決手段】半導体素子は、半導体部１６と、第１電極部３３と、第２電極部２３を備えている。半導体部１６は、第１〜第４半導体領域１８，２８，３０，３２を有し、その順序で電流が流れるように配置されている。第１半導体領域１８と第４半導体領域３２は、半導体部１６の第１主面Ｍ１に隣接する領域を含む。第１電極部３３は、第２半導体領域２８と第４半導体領域３２の間の第３半導体領域３０に隣合う第１トレンチ３５に沿って形成された第１絶縁膜３４と、第１絶縁膜３４に覆われた状態で第１トレンチ３５内に形成された第１導電層３６を有する。第２電極部２３は、第２半導体領域２８に隣合う第２トレンチ２５に沿って形成された第２絶縁膜２４と、第２絶縁膜２４に覆われた状態で第２トレンチ２５内に形成された第２導電層２６を有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体部と、第１電極部と、第２電極部を備え、
半導体部は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域を有し、第１〜第４半導体領域は、その順序又はその逆の順序で電流が流れるように配置され、第１半導体領域と第４半導体領域は、半導体部の第１主面に隣接する領域を含み、第２半導体領域と第４半導体領域は第１導電型であり、第３半導体領域は第２導電型であり、
第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域に隣合う第１トレンチに沿って形成された第１絶縁膜と、第１絶縁膜に覆われた状態で第１トレンチ内に形成された第１導電層を有し、
第２電極部は、第２半導体領域に隣合う第２トレンチに沿って形成された第２絶縁膜と、第２絶縁膜に覆われた状態で第２トレンチ内に形成された第２導電層を有する半導体素子。
【請求項２】
半導体部と、第１電極部と、第２電極部を備え、
半導体部は、第１半導体領域と、これに接する第２半導体領域と、これに接する第３半導体領域と、これに接する第４半導体領域を有し、第１半導体領域と第４半導体領域は、半導体部の第１主面に隣接する領域を含み、第２半導体領域と第４半導体領域は第１導電型であり、第３半導体領域は第２導電型であり、
第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域に隣合う第１トレンチに沿って形成された第１絶縁膜と、第１絶縁膜に覆われた状態で第１トレンチ内に形成された第１導電層を有し、
第２電極部は、第２半導体領域に隣合う第２トレンチに沿って形成された第２絶縁膜と、第２絶縁膜に覆われた状態で第２トレンチ内に形成された第２導電層を有する半導体素子。
【請求項３】
第１絶縁膜の厚さは、第２絶縁膜の厚さよりも薄い請求項１又は２に記載の半導体素子。
【請求項４】
半導体部の第１主面と反対側に位置する第２主面に隣接する分離部をさらに備え、
第１電極部と、第２電極部と、第１半導体領域の少なくとも１つが前記第１主面に垂直な方向に分離部に達するまで伸びている請求項１〜３のいずれかに記載の半導体素子。
【請求項５】
第２電極部は、第２半導体領域のうち第１半導体領域と第３半導体領域の間を接続する領域全体にわたって隣合う請求項１〜４のいずれかに記載の半導体素子。
【請求項６】
第２半導体領域は、前記第１主面に平行な方向に不純物濃度の濃度勾配が形成されている一方、前記第１主面に垂直な方向の不純物濃度はほぼ一定である請求項１〜５のいずれかに記載の半導体素子。
【請求項７】
第１〜第４半導体領域は、前記第１主面に平行な第１方向に順に形成された領域を含み、
第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域のうち前記第１方向と前記第１主面に垂直な方向の両方にぼぼ平行な面領域に隣合う請求項１〜６のいずれかに記載の半導体素子。
【請求項８】
第２電極部は、第２半導体領域のうち前記第１方向と前記第１主面に垂直な方向の両方にぼぼ平行な面領域に隣合っており、
第１電極部と第２電極部は、前記第１主面に平行な方向のうち第１方向に垂直な第２方向からみたときに隣接しているか、あるいは第２半導体領域及び／又は第３半導体領域を挟んで重複している請求項７に記載の半導体素子。
【請求項９】
第４半導体領域は、第１電極部を挟んで、第２半導体領域と反対側に位置する領域を有する請求項１〜８のいずれかに記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関する。
【０００２】
【従来の技術】特許文献１に記載の横型ＭＯＳＦＥＴは、半導体部と、電極部を備えている。半導体部は、ドレイン領域、ドリフト領域、ボディ領域、ソース領域を有する。電極部は、トレンチに沿って形成された絶縁膜と、その絶縁膜で覆われた状態でトレンチ内に形成された導電層を有する。電極部（トレンチ）は、ドリフト領域とソース領域の間のボディ領域と、ドレイン領域とボディ領域の間のドリフト領域の両方に隣合っている。この半導体素子は、前記電極部を備えることで、低オン抵抗で高耐圧の素子を実現しようとするものである。前記電極部を以下では便宜上「トレンチ電極部」という。
【０００３】
【特許文献１】
特開平１１−１０３０５８号公報（第２図）
【０００４】
【発明が解決しようとする課題】特許文献１に記載の横型ＭＯＳＦＥＴでは、前記絶縁膜は１つのトレンチの壁面に沿って一体的に形成され、厚さはほぼ一定である。しかし、前記したドリフト領域とソース領域の間のボディ領域に隣合う絶縁膜（以下「前者の絶縁膜」という）と、ドレイン領域とボディ領域の間のドリフト領域に隣合う絶縁膜（以下「後者の絶縁膜」という）の厚さは異ならせる方が本来的には望ましい。具体的には、前者の絶縁膜は薄く形成し、後者の絶縁膜は厚く形成するのが望ましい。なぜなら、前者の絶縁膜を厚く形成すると、横型ＭＯＳＦＥＴをオンさせるためにトレンチ電極部に印加する電圧を高く設定する必要があるからである。また、後者の絶縁膜を薄く形成すると、絶縁破壊が生じ易くなり、耐圧が大幅に低下してしまうからである。従って、前者の絶縁膜と後者の絶縁膜の厚さが同じであると、素子特性の適正化が行いにくい。
【０００５】
特許文献１に記載の横型ＭＯＳＦＥＴでは、前者の絶縁膜と後者の絶縁膜は前記したように１つのトレンチの壁面に沿って一体的に形成されている。しかし、１つのトレンチの壁面に沿って一体的に形成される絶縁膜の厚さを部分的に異ならせるには、煩雑ないしは高度な製造工程を経る必要がある。通常は、深くて狭いトレンチの壁面（側面や底面）に部分的にマスクを形成あるいは除去するような工程等を経る必要がある。このように、特許文献１に記載の横型ＭＯＳＦＥＴは、前者の絶縁膜と後者の絶縁膜の厚さを異ならせることが実質的に困難であり、素子特性の適正化が行いにくい構造となっている。
【０００６】
本発明は、素子特性の適正化が行いやすい構造であるとともに、低オン抵抗で高耐圧な半導体素子を実現することを目的とする。
【０００７】
【課題を解決するための手段及び作用と効果】
〔１〕本発明に係る半導体素子は、半導体部と、第１電極部と、第２電極部を備えている。半導体部は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域を有する。第１〜第４半導体領域は、その順序又はその逆の順序で電流が流れるように配置されている。第１半導体領域と第４半導体領域は、半導体部の第１主面に隣接する領域を含む。第２半導体領域と第４半導体領域は第１導電型である。第３半導体領域は第２導電型である。
第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域に隣合う第１トレンチに沿って形成された第１絶縁膜と、第１絶縁膜に覆われた状態で第１トレンチ内に形成された第１導電層を有する。第２電極部は、第２半導体領域に隣合う第２トレンチに沿って形成された第２絶縁膜と、第２絶縁膜に覆われた状態で第２トレンチ内に形成された第２導電層を有する（請求項１）。
【０００８】
〔２〕本発明に係る他の半導体素子は、半導体部と、第１電極部と、第２電極部を備えている。半導体部は、第１半導体領域と、これに接する第２半導体領域と、これに接する第３半導体領域と、これに接する第４半導体領域を有する。第１半導体領域と第４半導体領域は、半導体部の第１主面に隣接する領域を含む。第２半導体領域と第４半導体領域は第１導電型である。第３半導体領域は第２導電型である。
第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域に隣合う第１トレンチに沿って形成された第１絶縁膜と、第１絶縁膜に覆われた状態で第１トレンチ内に形成された第１導電層を有する。第２電極部は、第２半導体領域に隣合う第２トレンチに沿って形成された第２絶縁膜と、第２絶縁膜に覆われた状態で第２トレンチ内に形成された第２導電層を有する（請求項２）。
【０００９】
これらの半導体素子は、第２半導体領域と第４半導体領域の間の第３半導体領域に隣合う第１トレンチに沿って第１絶縁膜が形成されている。また、第２半導体領域に隣合う第１トレンチとは別個の第２トレンチに沿って第２絶縁膜が形成されている。このように、これらの半導体素子では、第３半導体領域に隣合う絶縁膜（第１絶縁膜）と、第２半導体領域に隣合う絶縁膜（第２絶縁膜）が別個に形成されている。よって、製造時には、これらの絶縁膜を別個に形成できる。このため、これらの絶縁膜の厚さを、煩雑ないしは高度な製造工程を経ずに異ならせることができる。よって、第１絶縁膜は薄くして、素子をオンさせるために第１電極部に印加する電圧を低く設定することを容易に行える。一方、第２絶縁膜は厚くして、絶縁破壊を生じにくくすることで、高耐圧化を実現することを容易に行える。このように、これらの半導体素子の構造によると、素子特性の適正化が行いやすい。
【００１０】
また、これらの半導体素子は、素子をオンさせる場合には、第１電極部に所定電圧を印加することで、第１電極部に隣合う第３半導体領域にチャネルを形成できる。これに加えて、第２電極部に所定電圧を印加することで、第２電極部に隣合う第２半導体領域にキャリアの蓄積領域を形成できる。よって、第２電極部がない場合に比べて第２半導体領域におけるオン抵抗を低減できる。
また、これらの半導体素子は、第２半導体領域と第３半導体領域の接合部に逆バイアス電圧が印加されたときに、第２半導体領域と第３半導体領域の間の接合部から空乏層を伸ばすだけでなく、第２電極部に隣合う第２半導体領域からも空乏層を伸ばすことができる。よって、高耐圧化を実現できる。
このように、本発明によると、素子特性の適正化が行いやすい構造であるとともに、低オン抵抗で高耐圧な半導体素子を実現できる。
【００１１】
〔３〕第１絶縁膜の厚さは、第２絶縁膜の厚さよりも薄いことが好ましい（請求項３）。
〔４〕半導体部の第１主面と反対側に位置する第２主面に隣接する分離部をさらに備え、第１電極部と、第２電極部と、第１半導体領域の少なくとも１つが前記第１主面に垂直な方向に分離部に達するまで伸びていることが好ましい（請求項４）。
〔５〕第２電極部は、第２半導体領域のうち第１半導体領域と第３半導体領域の間を接続する領域全体にわたって隣合うことが好ましい（請求項５）。
〔６〕第２電極部を複数有し、これらの第２電極部群は、素子のオフ時に第２電極部群に隣合う第２半導体領域からその内部に伸びる空乏層同士がつながるような間隔で配置されていることが好ましい。
【００１２】
〔７〕第２半導体領域は、前記第１主面に平行な方向に不純物濃度の濃度勾配が形成されている一方、前記第１主面に垂直な方向の不純物濃度はほぼ一定であることが好ましい（請求項６）。
〔８〕上記〔７〕に記載の半導体素子の製造方法としては、第２半導体領域となる領域の側面からその領域の内部に向けてイオンを注入する工程と、熱処理を行う工程を順に行うことが好ましい。
〔９〕また、上記〔７〕に記載の半導体素子の製造方法としては、第２半導体領域となる領域に隣接するとともに第２半導体領域の底部と底部の位置がほぼ等しいトレンチ内に第１導電型の不純物が添加された半導体材料を形成する工程と、熱処理を行う工程を順に行うことが好ましい。
【００１３】
〔１０〕第１〜第４半導体領域は、前記第１主面に平行な第１方向に順に形成された領域を含み、第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域のうち前記第１方向にぼぼ垂直な面領域に隣合うことが好ましい。
〔１１〕第２〜第４半導体領域は、前記第１主面に垂直な方向に順に形成された領域を含み、第１電極部は、前記第１主面に垂直な方向に順に形成された第２半導体領域と第４半導体領域の間の第３半導体領域に隣合うことが好ましい。
〔１２〕第１〜第４半導体領域は、前記第１主面に平行な第１方向に順に形成された領域を含み、第１電極部は、第２半導体領域と第４半導体領域の間の第３半導体領域のうち前記第１方向と前記第１主面に垂直な方向の両方にぼぼ平行な面領域に隣合うことが好ましい（請求項７）。
〔１３〕上記〔１２〕においては、第２電極部は、第２半導体領域のうち前記第１方向と前記第１主面に垂直な方向の両方にぼぼ平行な面領域に隣合っており、第１電極部と第２電極部は、前記第１主面に平行な方向のうち第１方向に垂直な第２方向からみたときに隣接しているか、あるいは第２半導体領域及び／又は第３半導体領域を挟んで重複していることが好ましい（請求項８）。
〔１４〕第１〜第４半導体領域は、前記第１主面に平行な第１方向に順に形成された領域を含み、第１電極部は、前記第１方向に順に形成された第２半導体領域と第４半導体領域の間の第３半導体領域に隣合うことが好ましい。
〔１５〕第１〜第４半導体領域は、前記第１主面に平行な第１方向に順に形成された領域を含み、第２電極部は、第２半導体領域のうち前記第１方向と前記第１主面に垂直な方向の両方にぼぼ平行な面領域に隣合うことが好ましい。
〔１６〕第１〜第４半導体領域は、前記第１主面に平行な第１方向に順に形成された領域を含み、第２電極部は、前記第１方向に順に形成された第１半導体領域と第３半導体領域の間の第２半導体領域に隣合うことが好ましい。
【００１４】
〔１７〕第４半導体領域は、第１電極部を挟んで、第２半導体領域と反対側に位置する領域を有することが好ましい（請求項９）。
【００１５】
【発明の実施の形態】
（第１実施形態）  図１は、本発明の第１実施形態の半導体素子（横型半導体素子、より詳細には横型パワーＭＯＳＦＥＴ）の平面図を示す。図２は、図１のＩＩ−ＩＩ線断面図を示す。図３は、図１のＩＩＩ−ＩＩＩ線断面図を示す。
この半導体素子は、図２に示すように、分離部１０と、半導体部１６と、第１電極部（以下では「チャネルトレンチ電極部」という）３３と、第２電極部（図１と図３参照、以下では「ドリフトトレンチ電極部」という）２３を備えている。
【００１６】
図２に示すように、分離部１０は、半導体基板（本実施形態ではシリコン基板）１２と、絶縁層（本実施形態ではシリコン酸化層）１４によって構成されている。分離部１０は、半導体部１６を絶縁分離するものである。
半導体部（本実施形態ではシリコン部）１６は、分離部１０上に形成されている。分離部１０は、半導体部１６の第１主面（表面）Ｍ１と反対側に位置する第２主面（裏面）Ｍ２に隣接しているともいえる。半導体部１６は、第１半導体領域（以下では「ドレイン領域」という）１８と、第２半導体領域（以下では「ドリフト領域」という）２８と、第３半導体領域（以下では「ボディ領域」という）３０と、第４半導体領域（以下では「ソース領域」という）３２を有し、その順序で電流が流れるように配置されている。本実施形態では、ドレイン領域１８とドリフト領域２８、ドリフト領域２８とボディ領域３０、及びボディ領域３０とソース領域３２はそれぞれ接している。また、ドレイン領域１８、ドリフト領域２８、ボディ領域３０、ソース領域３２は、半導体部１６の第１主面（表面）Ｍ１に平行な方向のうち第１方向（図１と図２では横方向）に順に形成された領域を含む。また、ドリフト領域２８、ボディ領域３０、ソース領域３２は、第１主面Ｍ１に垂直な方向（素子深さ方向ともいえる。図２では縦方向）に順に形成された領域を含む。
【００１７】
ドレイン領域１８とソース領域３２は、半導体部１６の第１主面Ｍ１に隣接する領域を含む。ドレイン領域１８とソース領域３２のうち第１主面Ｍ１に露出した部位にそれぞれ、ドレイン電極２０とソース電極３１が接している。なお、ソース電極３１は、ｐ型ボディ領域３０（より詳細にはｐ＋型ボディコンタクト領域）にも接している。ドレイン領域１８はｎ＋型であり、ドリフト領域２８はｎ−型であり、ソース領域３２はｎ＋型である。ボディ領域３０はｐ型である。
なお、図１の平面図では、説明の便宜のため、ドレイン電極２０とソース電極３１の図示を省略している。
【００１８】
図１の平面図でみると、チャネルトレンチ電極部３３は、第１主面Ｍ１（図２参照）に平行な方向のうち、前記第１方向（図１の横方向）に直交する第２方向（図１の縦方向）に伸びている。一方、ドリフトトレンチ電極部２３は、前記第１方向（図１の横方向）に伸びている。ドリフトトレンチ電極部２３は、前記第２方向（図１の縦方向）にストライプ状に複数本形成されている。このように、本実施形態では、平面視すると、チャネルトレンチ電極部３３とドリフトトレンチ電極部２３の伸びる方向は直交している。
【００１９】
図２に示すように、チャネルトレンチ電極部３３は、ドリフト領域２８とソース領域３２の間のボディ領域３０（領域３０ａ）に隣合う第１トレンチ３５に沿って形成された第１絶縁膜３４と、第１絶縁膜３４に覆われた状態で第１トレンチ３５内に形成された第１導電層３６を有する。チャネルトレンチ電極部３３は、ドリフト領域２８とソース領域３２の間のボディ領域３０（領域３０ａ）のうち前記第１方向（図２の横方向）にぼぼ垂直な面領域３０ｂに第１絶縁膜３４を介して隣合っている。チャネルトレンチ電極部３３は、第１主面Ｍ１に垂直な方向（図２では縦方向）に順に形成されたドリフト領域２８とソース領域３２の間のボディ領域３０（領域３０ａ）に隣合っているともいえる。チャネルトレンチ電極部３３は、分離部１０とボディ領域３０の間のドリフト領域２８（領域２８ａ）のうち前記第１方向（図２の横方向）にぼぼ垂直な面領域２８ｂに隣合っている。チャネルトレンチ電極部３３は、第１主面Ｍ１に垂直な方向（図２では縦方向）に順に形成された分離部１０とボディ領域３０の間のドリフト領域２８（領域２８ａ）に隣合っているともいえる。
【００２０】
図１に示すように、ドリフトトレンチ電極部２３は、ドリフト領域２８に隣合う第２トレンチ２５に沿って形成された第２絶縁膜２４と、第２絶縁膜２４に覆われた状態で第２トレンチ２５内に形成された第２導電層２６を有する。ドリフトトレンチ電極部２３は、ドレイン領域１８とボディ領域３０の間を接続するドリフト領域２８（領域２８ｃ）の全体にわたって隣合っている。ドリフトトレンチ電極部２３は、ドリフト領域２８のうち前記第１方向（図１の横方向）と前記第１主面Ｍ１に垂直な方向（図１の紙面垂直方向）の両方にぼぼ平行な面領域２８ｄに隣合っている。ドリフトトレンチ電極部２３は、前記第１方向（図１の横方向）に順に形成されたドレイン領域１８とボディ領域３０の間のドリフト領域２８（領域２８ｃ、図１参照）に隣合っているともいえる。ドリフトトレンチ電極部２３は、ボディ領域３０にも隣合っている。ドリフトトレンチ電極部２３群は、素子のオフ時にこれらの電極部２３群に隣合うドリフト領域２８からその内部に伸びる空乏層同士がつながるような間隔で配置されていることが好ましい。図３には、図１のＩＩＩ−ＩＩＩ線での断面図、即ち、ドリフトトレンチ電極部２３の断面図が示されている。
【００２１】
図１と図３に示すように、第１絶縁膜３４の厚さは、第２絶縁膜２４の厚さよりも薄い。図３に示すように、本実施形態では、チャネルトレンチ電極部３３と、ドリフトトレンチ電極部２３と、ドレイン領域１８の３つが共に、半導体部１６の第１主面Ｍ１に隣接する部位から第１主面Ｍ１に垂直な方向（図３では縦方向）に、分離部１０（絶縁層１４）に達するまで伸びている。また、本実施形態では、図１と図２に示すように、チャネルトレンチ電極部３３を基準としたときに、ドレイン領域１８、ドリフト領域２８、ボディ領域３０、ソース領域３２が全て同じ側に配置されている。
【００２２】
図２と同じ断面を表す図４の一点鎖線Ａ１〜Ａ４はそれぞれ、不純物濃度が等しい領域（線）を模式的に示したものである。即ち、この一点鎖線Ａ１〜Ａ４はそれぞれ、いわば「等不純物濃度線」といえるものである。Ａ１側からＡ４側に進むにつれて、不純物濃度は低くなっている。本実施形態では、等不純物濃度線Ａ１〜Ａ４に示すように、ドリフト領域２８は、第１主面Ｍ１に平行な方向に不純物濃度の濃度勾配が形成されている。その一方、ドリフト領域２８の第１主面Ｍ１に垂直な方向の不純物濃度はほぼ一定である。ここで、「ほぼ一定」の範囲としては、ドリフト領域２８の第１主面Ｍ１に垂直な方向に伸びる所定領域のうち、半導体部１６の第１主面Ｍ１側と第２主面Ｍ２側の不純物濃度の差（（第１主面Ｍ１側の濃度−第２主面側の濃度）／第１主面Ｍ１側の濃度、の絶対値）が５５％以内であることが好ましい。
【００２３】
この半導体素子の製造方法の一例を説明する。この半導体素子は例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）基板を用いると製造しやすい。
ＳＯＩ基板を用いる場合、ＳＯＩ基板の下層（シリコン基板）が半導体基板１２に対応する。ＳＯＩ基板の中間層（シリコン酸化層）が絶縁層１４に対応する。ＳＯＩ基板の上層（シリコン単結晶層）が半導体部１６に対応する。
ＳＯＩ基板を用いる場合、まずＳＯＩ基板の上層にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等の異方性エッチングによって、図３に示すような第１トレンチ３５を形成する。次に、第１トレンチ３５の壁面を熱酸化法によって酸化する。これにより、シリコン酸化膜からなる第１絶縁膜３４が形成される。このとき、熱酸化法の条件（熱酸化の時間や、雰囲気中の酸素濃度等）を調整することで、所望の厚さの（薄い）第１絶縁膜３４を形成できる。
次に、ＳＯＩ基板の上層にＲＩＥ等の異方性エッチングによって、図３に示すような第２トレンチ２５を形成する。次に、第２トレンチ２５の壁面を熱酸化法等によって酸化する。これにより、シリコン酸化膜からなる第２絶縁膜３４が形成される。このとき、熱酸化法の条件を調整することで、所望の厚さの（厚い）第２絶縁膜２４を形成できる。
【００２４】
このように、本実施形態では、ボディ領域３０ａに隣合う絶縁膜（第１絶縁膜３４）と、ドリフト領域２８に隣合う絶縁膜（第２絶縁膜２４）を形成するためのトレンチを別個（第１トレンチ３５、第２トレンチ２５）に形成する。よって、第１絶縁膜３４と第２絶縁膜２４はそれぞれ別個のトレンチ３３，２５に対して形成できる。このため、第１絶縁膜３４と第２絶縁膜２４を形成する際の熱酸化法の条件は別個に独立して設定できるので、第１絶縁膜３４と第２絶縁膜２４の厚さを容易に異ならせることができる。
第１絶縁膜３４の厚さを薄くすれば、素子をオンさせるためにチャネルトレンチ電極部３３に印加する電圧を低く設定できる。一方、第２絶縁膜２４の厚さを厚くすれば、絶縁破壊を生じにくくすることができ、高耐圧化を実現できる。第１絶縁膜３４と第２絶縁膜２４の厚さを別個独立に設定することが容易であるため、素子特性の適正化が行いやすい。
【００２５】
次に、第１トレンチ３５と第２トレンチ２５内にそれぞれ、第１導電層３６と第２導電層２６となる材料（例えば多結晶シリコン、金属等の導電性材料）を充填する。次に、ＳＯＩ基板の上層にＲＩＥ等の異方性エッチングによって、図２に示すような第３トレンチ１９を形成する。次に、第３トレンチ１９を形成することで露出したドリフト領域２８が形成される領域の側面から、ドリフト領域２８が形成される領域に向けて、ｎ型不純物をイオン注入（斜めイオン注入）する。このようにイオン注入を行うと、ドリフト領域２８に、図４の等不純物濃度線Ａ１〜Ａ４に示すように、第１主面Ｍ１に平行な方向には不純物濃度の濃度勾配を形成できる一方、第１主面Ｍ１に垂直な方向の不純物濃度はほぼ一定にできる。この場合、図５に示すように、第３トレンチ１９の開孔幅をＷ、深さをＤとすると、イオン注入角（イオンの入射線と垂線が成す角度）θは、次式のように設定することが好ましい。
θ≦ｔａｎ−１（Ｗ／Ｄ）
例えば、開孔幅Ｗが１μｍ、深さＤが１０μｍの場合は、イオン注入角θが５．７度以下の角度でイオン注入を行うことが好ましい。
【００２６】
次に、第３トレンチ１９内に、ドレイン領域１８となるｎ型不純物が高濃度にドープされた半導体材料（単結晶・多結晶シリコン等）を充填する。次に、ＳＯＩ基板の上層の表面から、ボディ領域３０を形成したい領域に向けて、ｐ型不純物をイオン注入する。次に、ＳＯＩ基板の上層の表面から、ソース領域３２を形成したい領域に向けて、ｎ型不純物をイオン注入する。次に、ドレイン領域１８上にドレイン電極２０を形成し、ソース領域３２とボディ領域３０上にソース電極３１を形成する。次に、イオン注入した不純物の活性化や電極のコンタクト性の向上を目的とする処理（熱処理等）を行う。
以上の工程によって、本実施形態の半導体素子を製造できる。
【００２７】
本実施形態の半導体素子の製造方法は上記方法に限らないのは勿論である。例えば、上記した製造工程の順序は様々に変更してもよい。
例えば、上記方法では、第１トレンチ３５の形成、第１絶縁膜３４の形成、第２トレンチ２５の形成、第２絶縁膜２４の形成というように、トレンチと絶縁膜の形成を交互に行ったが、第１及び第２トレンチ３５，２５を先に形成してもよい。この場合、最初に第１及び第２トレンチ３５，２５の壁面に熱酸化法で第１絶縁膜３４の厚さ分だけ酸化膜を形成し、次に、第１トレンチ３５の壁面が酸化されないような対策（例えばマスク）を施しながら、第２トレンチ２５の壁面をさらに熱酸化法で酸化するとよい。この方法によると、薄い第１絶縁膜３４と厚い第２絶縁膜２４を効率良く形成できる。なお、第１トレンチ３５の壁面が酸化されないようにマスクをする場合、このマスクはＳＯＩ基板の上層の頂面上に第１トレンチ３５をふさぐように配置すれば、配置及び除去の手間が少なくて済む。また、第１トレンチ３５内にマスクを配置する場合でも、本実施形態の場合は、第１トレンチ３５の壁面全体にマスクを配置すればよいので、深くて狭いトレンチの壁面に部分的にマスクを配置する場合に比べれば、簡便で容易な製造技術で対応できる。
【００２８】
第１絶縁膜３４と第２絶縁膜２４をＣＶＤ法等で形成する場合においても、第１絶縁膜３４と第２絶縁膜２４を形成する際のＣＶＤ法等の条件は別個に独立して設定できるので、第１絶縁膜３４と第２絶縁膜２４の厚さを容易に異ならせることができる。第１絶縁膜３４と第２絶縁膜２４はシリコン窒化膜等で形成してもよいのは勿論である。
【００２９】
ドリフト領域２８に、第１主面Ｍ１に平行な方向には不純物濃度の濃度勾配を形成する一方、第１主面Ｍ１に垂直な方向の不純物濃度はほぼ一定にする方法としては、上記した斜めイオン注入法に代えて、第３トレンチ１９に高濃度のｎ型不純物（リン等）が添加された半導体材料を埋め込み、その後、熱処理を行うことで、そのｎ型不純物を熱拡散によって第１主面Ｍ１に平行な方向にドリフト領域２８側に向けて拡散させる方法等を採用してもよい。
【００３０】
また、上記方法では、ドレイン領域１８を形成するために第３トレンチ１９を形成し、その後、その第３トレンチ１９内にｎ型不純物が高濃度にドープされた半導体材料を充填している。しかし、第３トレンチ１９を形成せずに、ＳＯＩ基板の上層の表面から、ｎ型不純物をドープすることでｎ＋型のドレイン領域１８を形成してもよい。
【００３１】
次に、本実施形態の半導体素子の動作を説明する。まず、図２に示すソース領域３２に接続されたソース電極３１を接地する。この状態で、ドレイン領域１８に接続されたドレイン電極２０とチャネルトレンチ電極部３３（第１導電層３６）に所定の正電圧を印加して、半導体素子をオンさせる。また、図１や図３に示すドリフトトレンチ電極部２３（第２導電層２６）にも所定の正電圧を印加する。すると、図２に示すボディ領域３０のうち、チャネルトレンチ電極部３３に隣合う領域３０ａにｎ型チャネルが形成される。また、ドリフト領域２８のうち、チャネルトレンチ電極部３３に隣合う領域２８ａに電子の蓄積領域が形成される。さらに、ドリフト領域２８のうち、ドリフトトレンチ電極部２３に隣合う領域２８ｃ（図１参照）に電子の蓄積領域が形成される。すると、電子がソース領域３２から、ｎ型チャネル３０ａ，電子の蓄積領域２８ａ，２８ｃを通って、ドレイン領域１８に流れ込む。電流の向きは電子の向きと逆であり、図２の矢印に示すような向きである。このように、電流は、ドレイン領域１８、ドリフト領域２８、ボディ領域３０、ソース領域３２の順に流れる。
【００３２】
本実施形態では、上記のように、ドリフトトレンチ電極部２３によってドリフト領域２８に電子の蓄積領域２８ｃが形成される。しかも、本実施形態では、ドリフトトレンチ電極部２３は、ドレイン領域１８とボディ領域３０の間を接続するドリフト領域２８ｃ（図１参照）の全体にわたって第２絶縁膜２４を介して隣合っている。よって、このようなドリフトトレンチ電極部２３がない場合に比べてドリフト領域２８におけるオン抵抗を大幅に低減できる。
【００３３】
また、本実施形態では、図３に示すように、チャネルトレンチ電極部３３と、ドリフトトレンチ電極部２３と、ドレイン領域１８の３つが共に、半導体部１６の第１主面Ｍ１に隣接する部位から第１主面Ｍ１に垂直な方向（図３では縦方向）に、分離部１０（絶縁層１４）に達するまで伸びている。この構成によると、ドリフト領域２８の深い領域まで電流が流れる領域を広げることができる。よって、オン抵抗を低減できる。チャネルトレンチ電極部３３とドレイン領域１８の両方が分離部１０に達しているとより大幅にオン抵抗を低減できるが、チャネルトレンチ電極部３３とドレイン領域１８のいずれか一方が分離部１０に達していればオン抵抗を効果的に低減できる。
【００３４】
また、チャネルトレンチ電極部３３とドリフトトレンチ電極部２３が第１主面Ｍ１に垂直な方向に分離部１０に達するまで伸びていると、逆バイアス電圧が印加されたときに、これらの電極部３３，２３の下端（特に下端のコーナー部）に電界が集中することを回避できる。よって、絶縁破壊を生じにくくすることができる。このため、高耐圧化を実現できる。これらの電極部３３，２３の両方が分離部１０に達しているとより充分に高耐圧化を実現できるが、これらの電極部３３，２３のいずれか一方が分離部１０に達していれば高耐圧化を効果的に実現できる。
【００３５】
また、本実施形態によると、逆バイアス電圧が印加されたときに、ドリフト領域２８とボディ領域３０の間のｐｎ接合部からドリフト領域２８側に空乏層が伸びるだけでなく、ドリフト領域２８とドリフトトレンチ電極部２３の接触部からもドリフト領域２８側に空乏層を伸ばすことができる。よって、高耐圧化を実現できる。さらに、ドリフトトレンチ電極部２３群が、素子のオフ時にこれらの電極部２３群に隣合うドリフト領域２８からその内部に伸びる空乏層同士がつながるような間隔で配置されていると、より高耐圧化を実現できる。
【００３６】
このような半導体素子では、最大の耐圧を得るために、ドリフト領域２８において最適な不純物濃度の濃度勾配が存在する。例えば図６に示すように等不純物濃度線Ｂ１〜Ｂ４が分布している場合、第１主面Ｍ１に平行な方向のみならず、垂直な方向にも不純物濃度の濃度勾配が形成されていることになる。このように、第１主面Ｍ１に垂直な方向にも不純物濃度の濃度勾配が形成されていると、半導体部１６の第１主面Ｍ１側（表面側）では最適な不純物濃度であっても、半導体部１６の第２主面Ｍ２側（裏面側）では、最適な不純物濃度から大きくずれてしまう。この問題は、半導体部１６の厚さを厚くする程、その第１主面Ｍ１側と第２主面Ｍ２側で不純物濃度のずれが大きくなることから、大きな問題となり、高耐圧化を妨げる要因となる。その一方、本実施形態の構造を採用した場合は、半導体部１６の厚さを厚くする程、より電流を広く分布させることができ、オン抵抗を低減できる。このため、半導体部１６の厚さを厚くしたいという要請がある。
【００３７】
これに対し、本実施形態では、図４の等不純物濃度線Ａ１〜Ａ４に示すように、ドリフト領域２８は、第１主面Ｍ１に平行な方向に不純物濃度の濃度勾配が形成されている一方、ドリフト領域２８の第１主面Ｍ１に垂直な方向の不純物濃度はほぼ一定である。よって、本実施形態によると、半導体部１６の第１主面Ｍ１側（表面側）から第２主面側Ｍ２にわたって最適な不純物濃度をほぼ維持できる。このため、半導体部１６の厚さを厚くしても高耐圧化が妨げられず、低オン抵抗で高耐圧な素子を実現できる。但し、図６のように不純物濃度が分布している構造も、本発明に適用範囲に含まれる。
【００３８】
本発明者らは、上記した本実施形態の半導体素子の中でも、さらに以下のような構成の半導体素子を製作し、そのオン抵抗と耐圧を測定した。
第１絶縁膜３４を熱酸化膜で構成し、厚さを約５０ｎｍとした。第２絶縁膜２４を熱酸化膜で構成し、厚さを約５００ｎｍとした。この第２絶縁膜２４の厚さは、ドレイン領域１８とチャネルトレンチ電極部３３間に約８０Ｖ程度の電圧が印加されることを想定して設定した。第１導電層３６と、第２導電層２６と、ドレイン領域１８を、不純物濃度が約１×２０ｃｍ−３程度のリンをドープしたｎ＋多結晶シリコンによって形成した。半導体部１６の厚さ（ＳＯＩ基板の上層の厚さ）は約７μｍとした。隣合うドリフトトレンチ電極部２３間の間隔は約１μｍとした。ドリフト領域２８にイオン注入する不純物としてリンを用い、濃度勾配はドリフト領域２８のうちドレイン領域１８に隣接する側では約６×１０１６ｃｍ−３となり、チャネルトレンチ領域３６に隣接する側では約１×１０１６ｃｍ−３となるようにした。
【００３９】
この半導体素子の耐圧を測定した結果、図７に示すように耐圧が９０Ｖという結果が得られた。また、オン抵抗を測定した結果、図８に示すようにオン抵抗が５８ｍΩ・ｍｍ２という結果が得られた。これは、パワーＩＣに用いられる横型パワーＭＯＳＦＥＴとしては、非常に高い性能を示す。
【００４０】
（第２実施形態）  図９は、本発明の第２実施形態の半導体素子（横型半導体素子、より詳細には横型パワーＭＯＳＦＥＴ）の平面図を示す。図１０は、図９のＶＩＩ−ＶＩＩ線断面図を示す。図１１は、図９のＶＩＩＩ−ＶＩＩＩ線断面図を示す。図１２は、図９のＩＸ−ＩＸ線断面図を示す。第１実施形態と概ね同様の構成と作用効果については、本実施形態の説明に必要な内容を除いて原則として説明を省略する。第２実施形態も第１実施形態と同様に、ドレイン領域４８、ドリフト領域５８、ボディ領域６０、ソース領域６２は、図９と図１０に示すように、半導体部４６の第１主面（表面）Ｍ１に平行な方向のうち第１方向（図９と図１０では横方向）に順に形成された領域を含む。
【００４１】
図９の平面図でみると、チャネルトレンチ電極部６３は、前記第１方向（図９の横方向）に伸びている。チャネルトレンチ電極部６３は、第１主面Ｍ１に平行な方向のうち、前記第１方向に直交する第２方向（図９の縦方向）にストライプ状に複数本形成されている。同様に、ドリフトトレンチ電極部５３は、前記第１方向に伸びており、前記第２方向にストライプ状に複数本形成されている。このように、本実施形態では、平面視すると、チャネルトレンチ電極部６３とドリフトトレンチ電極部５３の伸びる方向は平行である。
【００４２】
図９に示すように、チャネルトレンチ電極部６３は、ドリフト領域５８とソース領域６２の間のボディ領域６０のうち前記第１方向（図９の横方向）と第１主面Ｍ１に垂直な方向（図９の紙面垂直方向）の両方にぼぼ平行な面領域６０ｂに隣合っている（図１０参照）。
この構成によると、チャネルトレンチ電極部６３に所定電圧を印加することで、ドレイン領域４８、ドリフト領域５８、ボディ領域６０、ソース領域６２が順に形成された前記第１方向にほぼ平行な面領域６０ｂに沿ってチャネルを形成できる。よって、キャリア経路の面積の増加やキャリア経路の短縮化を実現しやすいので、オン抵抗の低減を実現しやすい。
【００４３】
例えば、上記第２実施形態の構成によると、第１実施形態の構造（図２参照）に比して、図１１に示すようにボディ領域６０がキャリアの流れの妨げとならない。即ち、第１実施形態（図２参照）のようにキャリア経路（電流経路）がボディ領域３０を迂回するような経路とならない。よって、オン抵抗の低減を実現しやすい。半導体部４６の厚さを薄くした場合でも、耐圧確保のためボディ領域６０の深さを浅くすることは困難である。第１実施形態の構成（図２参照）の場合、半導体部１６の厚さを薄くした場合は、ボディ領域３０と分離部１０の間の距離が小さくなる。この結果、キャリア経路の面積が小さくなり、オン抵抗の増加の要因となり得る。これに対し、第２実施形態の構成では、ボディ領域６０がキャリアの流れの妨げとならない。よって、上記した作用効果は、半導体部４６の厚さが薄い場合に特に顕著に発揮される。
【００４４】
チャネルトレンチ電極部６３は、図９や図１１に示すように、前記第１方向（図９や図１１の横方向）に順に形成されたドリフト領域５０とソース領域６２の間のボディ領域６０ａに隣合った領域を有する。チャネルトレンチ電極部６３はまた、ドリフト領域５８とソース領域６２にも隣合っている。
【００４５】
図９に示すように、ドリフトトレンチ電極部５３は、第１実施形態と同様に、ドリフト領域５８のうち前記第１方向（図９の横方向）と前記第１主面Ｍ１に垂直な方向（図９の紙面垂直方向）の両方にぼぼ平行な面領域５８ｄに隣合っている。さらに、ドリフトトレンチ電極部５６は、ドリフト領域５８とソース領域６２の間のボディ領域６０ａと、ソース領域６２にも隣合っている。
【００４６】
チャネルトレンチ電極部６３とドリフトトレンチ電極部５３は、前記第２方向（図９の縦方向）からみたときにドリフト領域５８とボディ領域６０を挟んで重複している。但し、両電極部６３，５３が重複しておらず、隣接している構成であってもよい。
このような構成を実現するためには、図１０〜図１２に示すように、ボディ領域６０の底部が、分離部４０（絶縁層４４）に達していることが好ましい。先に述べた本実施形態の構成によると、このようにボディ領域６０を深い方向まで伸ばしても、ボディ領域６０がキャリア経路の妨げとならず、低オン抵抗を実現し得る。
【００４７】
この構成によると、素子のオン時には、チャネルトレンチ電極部６３により形成されるチャネルとドリフトトレンチ電極部５３により形成されるキャリア蓄積領域が近接した位置に配置される。特に、両電極部６３，５３がドリフト領域５８とボディ領域６０と挟んで重複している場合は、チャネルトレンチ電極部６３は、ボディ領域６０のみならずドリフト領域５８にも隣合っているので、キャリア蓄積領域の形成の補助的役割も果たす。一方、ドリフトトレンチ電極部５３は、ドリフト領域５８のみならずボディ領域６０にも隣合っているので、チャネルの形成の補助的役割も果たす。従って、オン抵抗を大幅に低減できる。
また、両電極部６３，５３がドリフト領域５８を挟んで重複している場合は、素子のオフ時には、両電極部６３，５３から、ドリフト領域５８に空乏層を効果的に伸ばすことができ、高耐圧化を実現できる。さらに両電極部６３，５３がｎ−型ドリフト領域５８とｐ型ボディ領域６０のｐｎ接合部を挟んで重複している場合は、空乏層をより効果的に伸ばすことができ、より高耐圧化を実現できる。
【００４８】
また、図９に示す第２トレンチ５５（ドリフトトレンチ電極部５３）は、第１トレンチ６５（チャネルトレンチ電極部６３）がドリフト領域５８に延在する（張り出している）ことで発生する耐圧低下を抑制する働きをする。
即ち、第２トレンチ５５が存在しない場合は、ドリフト領域５８に延在する第１トレンチ６６のコーナー部に電界集中が生じ耐圧が低下する。しかし、第２トレンチ５５を設けることで、ドリフト領域５８に延在する第１トレンチ６６のコーナー部での電界集中を緩和できる。よって、耐圧の低下を抑制できる。
また、本実施形態では、図９と図１１に示すように、チャネルトレンチ電極部６３を基準としたときに、ボディ領域６０の一部とソース領域６２の一部が、ドレイン領域４８及びドリフト領域５８と反対側に配置されている。言い換えると、ソース領域６２は、チャネルトレンチ電極部６６を挟んで、ドリフト領域５８と反対側に位置する領域６２ａを有する。
ソース領域６２がチャネルトレンチ電極部６３とドリフト領域５８の間にしか存在しない構造（例えば第１実施形態の構造（図１や図２参照））の場合、チャネルトレンチ電極部６３とドリフト領域５８の間のソース領域６２上に配線層（ソース電極）を形成する必要がある。よって、チャネルトレンチ電極部６３とドリフト領域５８の間のスペースを大きくしなければならない。これは、素子サイズの増加を招き、オン抵抗の増加をも招く。
これに対し、上記のように、ソース領域６２が、チャネルトレンチ電極部６３を挟んで、ドリフト領域５８と反対側に位置する領域６２ａを有する場合、その領域６２ａ上に配線層（ソース電極６１）を形成して、ソース領域６２とのコンタクトを取ることができる。よって、チャネルトレンチ電極部６３とドリフト領域５８の間のスペースを大きくする必要がない。
【００４９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）分離部１０は絶縁層１４のみによって形成されていてもよい。また、分離部１０は半導体基板１２のみによって形成されていてもよい。半導体基板１２のみで構成する場合、半導体部１６（本実施形態ではｎ型のドレイン領域１８とドリフト領域２８）との間がｐｎ接合分離されるような導電型の不純物（本実施形態ではｐ型不純物）が半導体基板１２に添加されていることが原則的には必要である。
（２）第１〜第４半導体領域（第１実施形態ではドレイン領域１８、ドリフト領域２８、ボディ領域３０、ソース領域３２）は、その順序又はその逆の順序で電流が流れるように構成されていれば、これらの半導体領域の間に他の領域が介在していてもよい。
（３）上記半導体素子では、ｎ型とｐ型を入れ換えてもよいのは勿論である。
（４）上記実施形態では半導体素子としてＭＯＳＦＥＴを例にして説明したが、本発明はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）や絶縁ゲートサイリスタ等にも適用し得る。例えば図１〜図３に示す半導体素子の第１半導体領域１８、あるいは図９〜図１２に示す半導体素子の第１半導体領域４８の導電型をｐ型（ｐ＋型）とした場合、これらの半導体素子はＩＧＢＴとして機能する。本発明は、このようなＩＧＢＴにも適用できる。
【００５０】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体素子の平面図を示す。
【図２】図１のＩＩ−ＩＩ線断面図を示す。
【図３】図１のＩＩＩ−ＩＩＩ線断面図を示す。
【図４】本発明の第１実施形態の半導体素子におけるドリフト領域の不純物濃度分布を示す。
【図５】イオン注入角の説明図を示す。
【図６】ドリフト領域の不純物濃度分布の説明図を示す。
【図７】本発明の実施例として製作した半導体素子の耐圧特性を示す。
【図８】本発明の実施例として製作した半導体素子のオン抵抗特性を示す。
【図９】本発明の第２実施形態の半導体素子の平面図を示す。
【図１０】図９のＶＩＩ−ＶＩＩ線断面図を示す。
【図１１】図９のＶＩＩＩ−ＶＩＩＩ線断面図を示す。
【図１２】図９のＩＸ−ＩＸ線断面図を示す。
【符号の説明】
１０，４０：分離部
１２，４２：半導体基板
１４，４４：絶縁層
１６，４６：半導体部
１８，４８：第１半導体領域（ドレイン領域）
１９，４９：第３トレンチ
２３，５３：第２電極部（ドリフトトレンチ電極部）
２４，５４：第２絶縁膜
２５，５５：第２トレンチ
２６，５６：第２導電層
２８，５８：第２半導体領域（ドリフト領域）
３０，６０：第３半導体領域（ボディ領域）
３２，６２：第４半導体領域（ソース領域）
３３，６３：第１電極部（チャネルトレンチ電極部）
３４，６４：第１絶縁膜
３５，６５：第１トレンチ
３６，６６：第１導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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