(57)【要約】【課題】信頼性の高い試験回路を実現し、試験時間を短縮することができる半導体装置を提供すること。【解決手段】半導体装置は、負電圧が印加される配線Ｌ１，Ｌ２と、前記配線Ｌ１，Ｌ２に接続されるＭＯＳトランジスタＴｎ１と、配線Ｌ１のリーク試験を行うために設けられ、配線Ｌ１に負電圧を印加するための外部端子２０とを備える。ＭＯＳトランジスタＴｎ１において、半導体基板１にＮ型の第１ウェル２が形成され、該第１ウェル２にＰ型の第２ウェル３が形成され、該第２ウェル３にはドレイン領域及びソース領域となるＮ型拡散層４が形成されている。そのＮ型拡散層４に配線Ｌ１，Ｌ２が接続されている。外部端子２０から負電圧を印加するとき、制御回路１０により、第２ウェル３の電位が負電圧となるよう制御される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
負電圧が印加される配線と、
前記配線に接続されるＭＯＳトランジスタと、
リーク試験のための負電圧を前記配線に印加するための外部端子と
を備え、前記ＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、そのＮ型拡散層が前記配線に接続される半導体装置において、
前記外部端子から前記配線に負電圧を印加するときに、前記ＭＯＳトランジスタにおける前記第２ウェルの電位を負電圧に制御する手段を備えたことを特徴とする半導体装置。
【請求項２】
データを記憶するためのメモリセルと、
前記メモリセルに接続されるワード線と、
前記ワード線に接続され、前記データの書き込み又は消去を行うために電源電圧よりも高い高電圧又は負電圧を前記ワード線に印加するワードデコーダと
を備えた半導体記憶装置において、
前記ワードデコーダを介して前記ワード線に高電圧を印加するための第１外部端子と、前記ワードデコーダを介して前記ワード線に負電圧を印加するための第２外部端子とを備え、
リーク試験を行うために前記外部端子から高電圧又は負電圧を印加するときに、前記ワードデコーダを含む内部回路を、データの書き込み時の状態又は消去時の状態に制御することを特徴とする半導体記憶装置。
【請求項３】
前記ワードデコーダには、前記ワード線に負電圧を供給するためのＭＯＳトランジスタが設けられ、そのＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、
前記ＭＯＳトランジスタを介して前記ワード線に負電圧を供給するときに、該トランジスタの第２ウェルには、前記Ｎ型拡散層と第２ウェルとが導通しないような電圧を印加することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記データの消去を行うための負電圧を生成する負電圧発生回路と、
前記負電圧発生回路と前記第２外部端子とに接続され、前記ワードデコーダに負電圧を供給する負電圧供給回路と
を備えることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記負電圧供給回路には、前記ワードデコーダに負電圧を供給するためのＭＯＳトランジスタが設けられ、そのＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、
前記ＭＯＳトランジスタを介して前記ワードデコーダに負電圧を供給するときに、該トランジスタの第２ウェルには、前記Ｎ型拡散層と第２ウェルとが導通しないような電圧を印加することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記リーク試験時に試験信号を出力するテスト回路を備え、
前記テスト回路の試験信号を前記負電圧発生回路に入力し、該負電圧発生回路における負電圧の生成を停止させることを特徴とする請求項４又は５に記載の半導体記憶装置。
【請求項７】
前記データの書き込みを行うための高電圧を生成する高電圧発生回路と、
前記高電圧発生回路と前記第１外部端子とに接続され、前記ワードデコーダに高電圧を供給する高電圧供給回路と
を備え、前記テスト回路の試験信号を前記高電圧発生回路に入力し、該高電圧発生回路における高電圧の生成を停止させることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
データを記憶するためのメモリセルと、前記メモリセルに接続されるワード線と、前記ワード線に接続され、前記データの書き込み又は消去を行うために電源電圧よりも高い高電圧又は負電圧を前記ワード線に印加するワードデコーダと、リーク試験のための電圧を前記ワードデコーダを介してワード線に印加するための第１外部端子及び第２外部端子とを備える半導体記憶装置の試験方法において、
前記半導体記憶装置におけるワードデコーダを含む内部回路をデータの書き込み時の状態又は消去時の状態にするステップと、
前記ワードデコーダによりワード線を活性化させるステップと、
前記第１外部端子から高電圧、又は前記第２外部端子から負電圧を印加するステップと、
前記ワード線、又はワード線間に流れる電流を測定するステップと
を備えることを特徴とする半導体記憶装置の試験方法。
【請求項９】
前記半導体記憶装置には、その内部回路として、データの書き込みを行うための高電圧を生成する高電圧発生回路と、データの消去を行うための負電圧を生成する負電圧発生回路とが設けられ、
前記書き込み時の状態又は消去時の状態にするステップにおいて、前記高電圧発生回路と負電圧発生回路とを非活性化させることを特徴とする請求項８に記載の半導体記憶装置の試験方法。
【請求項１０】
前記ワード線を活性化させるステップにおいて、前記ワードデコーダにより複数のワード線を選択して、それら複数のワード線を同時に活性化させることを特徴とする請求項８又は９に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体記憶装置及びその試験方法に関するものである。
【０００２】
携帯型情報端末等の電子機器では、各種情報を蓄えておくための記憶装置として不揮発性メモリが用いられている。不揮発性メモリでは、高電圧や負電圧をワード線に印加することで、データの書き込みや消去が行われる。この不揮発性メモリのように、その動作時に高電圧や負電圧がワード線等の配線に印加される半導体装置では、高電圧又は負電圧を印加してリーク欠陥を検出するためのリーク試験が行われる。そのリーク試験を行うための回路を簡素な構成で実現し、試験時間を短縮化することができる技術が要求されている。
【０００３】
【従来の技術】
不揮発性メモリにおけるデータの書き込みや消去は、ブレークダウン特性やトンネリング特性の半導体物性を利用して行われる。不揮発性メモリにおいて、データの書き込み（プログラム）を行う場合、高電圧発生回路で発生した高電圧をワード線に印加する。このとき、メモリセルの欠陥等により、高電圧発生回路の駆動能力以上のリークが発生すると、正常なデータを書き込むことができない。また、データの消去（イレース）を行う場合、負電圧発生回路で発生した負電圧をワード線に印加する。このとき、メモリセルの欠陥等により、負電圧発生回路の駆動能力以上のリークが発生すると、正常な消去を行うことができない。
【０００４】
つまり、不揮発性メモリにおける書き込み特性や消去特性が、メモリセルトランジスタにおけるドレイン／ソース／ゲートの電圧関係に大きく依存するため、適切な電圧が印加できないと、正常な書き込み及び消去を行うことができない。
【０００５】
従って、不揮発性メモリでは、その製品出荷に先立ってメモリセルの欠陥等によるリークを検出する試験（リーク試験）を行う必要がある。このリーク試験としては、全てのワード線について、データの書き込み動作を行うことでリークの有無を検出することができる。しかし、不揮発性メモリにおける書き込み動作には、比較的長い時間が必要となるため、試験時間の増大を招いていた。
【０００６】
その試験時間の短縮を図るため、書き込み動作時に複数のワード線を同時に選択するといった方法が提案されている（例えば、特許文献１、特許文献２参照）。
【０００７】
また、ワード線が順次交互に共通結合される試験用パッドを設け、それら試験用パッドを用いてリークの有無を効率よく検出するといった方法も提案されている（例えば、特許文献３、特許文献４参照）。
【０００８】
【特許文献１】
特開平１１−１６２１９９号公報
【特許文献２】
特開平１−１５１１００号公報
【特許文献３】
特開平５−１２９５４７号公報
【特許文献４】
特開平８−２４１５８９号公報
【０００９】
【発明が解決しようとする課題】
ところで、上記特許文献１及び特許文献２のように、ワード線を多重選択してリーク試験をする場合、メモリセルへのデータ書き込みの工程と、その書き込みが正しく行われたかを判定するためにセルトランジスタのしきい値電圧の分布を検出する工程とが必要となる。そのため、リーク試験のために必要となる試験時間を十分に短縮することができない。
【００１０】
また、特許文献３、特許文献４に開示されている技術は、ＤＲＡＭやＳＲＡＭの半導体記憶装置におけるリーク測定を前提としたものであるため、その技術を不揮発性メモリに適用することはできない。具体的には、不揮発性メモリの消去時にて、大きな負電圧（例えば、−９Ｖ）を印加すると、ＭＯＳトランジスタにおける拡散層（ジャンクション）とウェル間、又はウェル−ウェル間（トランジスタがトリプルウェル構造の場合）などにおけるＰ−Ｎ接合での電圧がフォワード（順方向）になる。この場合、そのＰ−Ｎ接合における異常電流が流れることになり、微小電流であるリーク電流を測定することができない。また、大きな負電圧を印加することにより、ＭＯＳトランジスタの耐圧不良が生じてしまう。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的は、信頼性の高い試験回路を実現し、試験時間を短縮することができる半導体装置、半導体記憶装置及びその試験方法を提供することにある。
【００１２】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、半導体装置は、負電圧が印加される配線Ｌ１，Ｌ２と、前記配線Ｌ１，Ｌ２に接続されるＭＯＳトランジスタＴｎ１と、配線Ｌ１のリーク試験を行うために設けられ、配線Ｌ１に負電圧を印加するための外部端子２０とを備える。ＭＯＳトランジスタＴｎ１において、半導体基板１にＮ型の第１ウェル２が形成され、該第１ウェル２にＰ型の第２ウェル３が形成され、該第２ウェル３にはドレイン領域及びソース領域となるＮ型拡散層４が形成されている。そして、Ｎ型拡散層４に配線Ｌ１，Ｌ２が接続されている。外部端子２０から負電圧を印加するとき、制御回路１０により、第２ウェル３の電位が負電圧に制御される。これにより、ＭＯＳトランジスタＴｎ１のＮ型拡散層４とＰ型の第２ウェル３とにおけるＰ−Ｎ接合での電圧が順方向になることが防止される。
【００１３】
半導体記憶装置は、データを記憶するためのメモリセルと、該メモリセルに接続されるワード線と、該ワード線に接続され、データの書き込み又は消去を行うために電源電圧よりも高い高電圧又は負電圧をワード線に印加するワードデコーダとを備える。また、半導体記憶装置には第１外部端子と第２外部端子とが設けられている。そして、リーク試験時には、ワードデコーダを含む内部回路がデータの書き込み時の状態又は消去時の状態に制御され、各外部端子からの高電圧又は負電圧がワードデコーダを介してワード線に印加される。
【００１４】
ワードデコーダには、ワード線に負電圧を供給するためのＮＭＯＳトランジスタが設けられる。ＮＭＯＳトランジスタにおいて、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されている。リーク試験時には、ＭＯＳトランジスタにおけるＮ型拡散層を介してワード線に負電圧が印加される。このとき、ＭＯＳトランジスタの第２ウェルには、Ｎ型拡散層と第２ウェルとが導通しないような電圧（略前記負電圧）が印加される。よって、ＭＯＳトランジスタのＰ型の第２ウェルとＮ型拡散層とにおけるＰ−Ｎ接合での電圧が順方向となることが防止される。
【００１５】
また、負電圧発生回路によりデータ消去を行うための負電圧が生成される。その負電圧発生回路と第２外部端子には負電圧供給回路が接続され、同負電圧供給回路によりワードデコーダに負電圧が供給される。
【００１６】
この負電圧供給回路にも、ワードデコーダと同様に、負電圧を供給するためのＭＯＳトランジスタが設けられている。リーク試験時には、そのＭＯＳトランジスタにおけるＮ型拡散層を介して負電圧が印加される。このとき、そのＭＯＳトランジスタの第２ウェルには、Ｎ型拡散層と第２ウェルとが導通しないような電圧（略前記負電圧）が印加され、ＭＯＳトランジスタ（Ｐ型の第２ウェルとＮ型拡散層）におけるＰ−Ｎ接合での電圧が順方向となることが防止される。
【００１７】
リーク試験時にはテスト回路から試験信号が出力され、その試験信号が負電圧発生回路に入力される。この試験信号の入力により、負電圧発生回路における負電圧の生成が停止される。
【００１８】
高電圧発生回路により、データの書き込みを行うための高電圧が生成される。その高電圧発生回路と第１外部端子には高電圧供給回路が接続され、同高電圧供給回路によりワードデコーダに高電圧が供給される。リーク試験時には、テスト回路からの試験信号が高電圧発生回路に入力されることにより、高電圧発生回路における高電圧の生成が停止される。
【００１９】
また、半導体記憶装置の試験方法では、ワードデコーダを含む内部回路をデータの書き込み状態又は消去状態にした後、ワードデコーダにより所定のワード線が活性化される。そして、第１外部端子から高電圧又は第２外部端子から負電圧が印加され、ワード線又はワード線間に流れる電流が測定される。
【００２０】
また、内部回路を書き込み状態又は消去状態にするステップでは、高電圧発生回路と負電圧発生回路とが非活性化され、各発生回路における電圧を生成するための昇圧動作が停止される。
【００２１】
さらに、ワード線を活性化させるステップでは、ワードデコーダにより複数のワード線が選択され、それら複数のワード線が同時に活性化される。この場合、複数のワード線に高電圧又は負電圧が印加されてリーク試験が行われるので、１本のワード線毎に電圧を印加してリーク試験を行う場合と比較して試験時間が短縮される。
【００２２】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図２は、本実施形態の半導体記憶装置としての不揮発性メモリ１１を示すブロック回路図である。なお、図２では、ワード線ＣＷＬのリーク試験を行うために使用される回路を示しており、それ以外の回路（データの入出力回路や制御回路等）は図示を省略している。
【００２３】
詳述すると、不揮発性メモリ１１は、高電圧伝達回路１２、高電圧供給回路１３、高電圧発生回路１４、負電圧供給回路１５、負電圧発生回路１６、テスト回路１７、プリデコーダ１８、Ｘデコーダ１９を備える。また、不揮発性メモリ１１には、高電圧を印加するための第１外部端子２０ａと、負電圧を印加するための第２外部端子２０ｂとが設けられている。リーク試験時において、これら外部端子２０ａ，２０ｂには試験装置の高電圧電源ＶＰＰと負電圧電源ＮＥＧＰが接続される。
【００２４】
第１外部端子２０ａに印加された高電圧ＲＶＰＰは高電圧伝達回路１２に入力され、同高電圧伝達回路１２から高電圧ＶＰＸＧとして高電圧供給回路１３に伝達される。また、高電圧供給回路１３には高電圧発生回路１４が接続されており、データの書き込み動作時には、高電圧発生回路１４で発生された高電圧ＶＰＸＧが高電圧供給回路１３に入力される。高電圧供給回路１３は、高電圧伝達回路１２または高電圧発生回路１４から入力される高電圧ＶＰＸＧを印加電圧ＶＰＸとしてＸデコーダ１９に供給する。
【００２５】
第２外部端子２０ｂに印加された負電圧ＲＮＥＧＰは負電圧供給回路１５に入力される。負電圧供給回路１５には負電圧発生回路１６が接続されており、データの消去動作時には、負電圧発生回路１６で発生された負電圧ＲＮＥＧＰが負電圧供給回路１５に供給される。負電圧供給回路１５は、第２外部端子２０ｂ又は負電圧発生回路１６から入力される負電圧ＲＮＥＧＰを印加電圧ＶＣＷＬとしてＸデコーダ１９に供給する。
【００２６】
リーク試験時において、高電圧発生回路１４及び負電圧発生回路１６には、テスト回路１７から試験信号ＴＷＬＬが入力される。この試験信号ＴＷＬＬが入力されることにより、高電圧発生回路１４は高電圧ＶＰＸＧの生成を停止し、負電圧発生回路１６は負電圧ＲＮＥＧＰの生成を停止する。
【００２７】
プリデコーダ１８は、図示しない制御部から入力されるアドレス信号をデコードし、デコード信号ＸＤを出力する。Ｘデコーダ１９は、プリデコーダ１８のデコード信号ＸＤに基づいてワード線ＣＷＬを選択し、そのワード線ＣＷＬに高電圧又は負電圧を供給する。
【００２８】
ワード線ＣＷＬには、データを記憶するためのメモリセル２１が接続されている。本実施形態のメモリセル２１は不揮発性のメモリセルである。このメモリセル２１について、データを書き込む場合にはワード線ＣＷＬに高電圧が印加され、データを消去する場合にはワード線ＣＷＬに負電圧が印加される。
【００２９】
また、プリデコーダ１８には、テスト回路１７から全選択信号ＳＥＬＡＬＬまたは半選択信号ＳＥＬＨＡＬＦが入力される。全選択信号ＳＥＬＡＬＬは、リーク試験時に全てのワード線ＣＷＬに高電圧又は負電圧を印加するための信号であり、半選択信号ＳＥＬＨＡＬＦは、リーク試験時に一本おきのワード線ＣＷＬに高電圧又は負電圧を印加するための信号である。つまり、プリデコーダ１８は、試験時においてテスト回路１７から全選択信号ＳＥＬＡＬＬが入力されるときに、全てのワード線ＣＷＬを活性化させるためのデコード信号ＸＤを出力する。また、プリデコーダ１８は、半選択信号ＳＥＬＨＡＬＦが入力されるときには、１本おきにワード線ＣＷＬを活性化させるためのデコード信号ＸＤを出力する。
【００３０】
以下、不揮発性メモリ１１における各回路構成について詳述する。
図３には、高電圧伝達回路１２を示している。
高電圧伝達回路１２には、第１外部端子２０ａからの高電圧ＲＶＰＰを高電圧供給回路１３に伝達するためのスイッチ部２３と、該スイッチ部２３に接続され該スイッチ部２３をオンさせるための制御電圧ＶＰＵＭＰを生成する昇圧部２４とが設けられている。
【００３１】
スイッチ部２３は、並列に接続された２つのＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２と、その並列回路に直列に接続されたＮＭＯＳトランジスタＴｎ１３とを備える。それらトランジスタＴｎ１１〜Ｔｎ１３のゲートには昇圧部２４の制御電圧ＶＰＵＭＰが入力される。
【００３２】
第１外部端子２０ａから入力される高電圧ＲＶＰＰは、電源電圧の３Ｖよりも高い約９Ｖの電圧である。スイッチ部２３の各ＮＭＯＳトランジスタＴｎ１１〜Ｔｎ１３をオンさせて高電圧ＲＶＰＰを高電圧供給回路１３に伝達するためには、高電圧ＲＶＰＰよりも高い電圧が必要となる。
【００３３】
昇圧部２４は、ＮＭＯＳトランジスタＴｎ１５を介して入力されるテストエントリ信号ＲＴＥを電源として、それを昇圧することで高電圧ＲＶＰＰよりも高い制御電圧ＶＰＵＭＰを生成している。なお、テストエントリ信号ＲＴＥは、試験時に図示しない試験装置から入力される高電圧の信号である。
【００３４】
昇圧部２４にはナンド回路２５が設けられており、そのナンド回路２５の第１入力端子には高電圧伝達回路１２を活性化させるための活性化信号ＶＰＥＯＮが入力され、第２入力端子には発振信号ＯＳＣが入力され、第３入力端子には活性化信号ＶＰＥＯＮの遅延信号ＶＰＥＯＮＤが入力されている。なお、遅延信号ＶＰＥＯＮＤは、活性化信号ＶＰＥＯＮを遅延回路２６（直列接続された複数段のインバータ回路）を用いて所定時間だけ遅延させた信号である。
【００３５】
ここで、活性化信号ＶＰＥＯＮ及びその遅延信号ＶＰＥＯＮＤがＨレベルになると、ナンド回路２５の出力が発振信号ＯＳＣに応じてオン・オフされ、昇圧部２４における昇圧動作が開始される。この昇圧動作によって、該昇圧部２４に設けられた容量Ｃ１１に電荷が蓄積されることで、昇圧部２４の制御電圧ＶＰＵＭＰの電圧値が上昇する。この制御電圧ＶＰＵＭＰは、高電圧ＲＶＰＰ（＝９Ｖ）よりも高い１２Ｖ程度まで高められ、この制御電圧ＶＰＵＭＰによりスイッチ部２３がオン（導通）する。このとき、第１外部端子２０ａに印加された高電圧ＲＶＰＰがスイッチ部２３を介して高電圧ＶＰＸＧとして高電圧伝達回路１２から出力される。
【００３６】
通常動作時には、活性化信号ＶＰＥＯＮがＬレベルになり、昇圧部２４の昇圧動作は停止される。またこのとき、昇圧部２４の出力とグラントとの間に直列接続された３つのＮＭＯＳトランジスタＴｎ１６〜Ｔｎ１８が各信号Ａ１，ＶＰＥＯＮＢ，ＴＥＳＴＭによりオンすることで、昇圧部２４の制御電圧ＶＰＵＭＰは０Ｖになる。この場合、スイッチ部２３がオフされるため、第１外部端子２０ａから高電圧供給回路１３に高電圧ＲＶＰＰを伝達するための経路が切断されることとなる。
【００３７】
図４には、高電圧供給回路１３を示している。
高電圧供給回路１３において、ＰＭＯＳトランジスタＴｐ２１と、３つのＮＭＯＳトランジスタＴｎ２１，Ｔｎ２２，Ｔｎ２３が直列に接続されている。ＰＭＯＳトランジスタＴｐ２１のソースには、高電圧伝達回路１２又は高電圧発生回路１４からの高電圧ＶＰＸＧが供給される。また、ＮＭＯＳトランジスタＴｎ２３のソースはグランドに接続されている。ＰＭＯＳトランジスタＴｐ２１は、そのゲートがレベルシフタ２８の出力端子に接続され、同レベルシフタ２８の出力信号Ａ２によりオン・オフされる。
【００３８】
レベルシフタ２８において、ＰＭＯＳトランジスタＴｐ２２とＮＭＯＳトランジスタＴｎ２４，Ｔｎ２５が直列に接続され、ＰＭＯＳトランジスタＴｐ２３とＮＭＯＳトランジスタＴｎ２６，Ｔｎ２７が直列に接続されている。ＰＭＯＳトランジスタＴｐ２２，Ｔｐ２３のソースには高電圧ＶＰＸＧが供給され、ＮＭＯＳトランジスタＴｎ２５，Ｔｎ２７のソースはグランドに接続されている。
【００３９】
ＰＭＯＳトランジスタＴｐ２２のゲートは、ＰＭＯＳトランジスタＴｐ２３のドレインに接続され、ＰＭＯＳトランジスタＴｐ２３のゲートは、ＰＭＯＳトランジスタＴｐ２２のドレインに接続されている。このレベルシフタ２８では、ＰＭＯＳトランジスタＴｐ２２のゲートとＰＭＯＳトランジスタＴｐ２３のドレインとの接続部から出力信号Ａ２が出力される。また、ＰＭＯＳトランジスタＴｐ２３のゲートとＰＭＯＳトランジスタＴｐ２２のドレインとの接続部は、ＮＭＯＳトランジスタＴｎ２８のドレインに接続され、そのトランジスタＴｎ２８のソースはグランドに接続される。このＮＭＯＳトランジスタＴｎ２８は、そのゲートに制御信号ＲＥＳＥＴＢが入力され、同制御信号ＲＥＳＥＴＢによりオン・オフされる。
【００４０】
各ＮＭＯＳトランジスタＴｎ２４，Ｔｎ２６のゲートには、制御信号ＲＥＳＥＴがＮＭＯＳトランジスタＴｎ２９を介して入力される。制御信号ＲＥＳＥＴＢは、制御信号ＲＥＳＥＴの論理レベルを反転した信号であり、高電圧印加時には、制御信号ＲＥＳＴはＨレベル、制御信号ＲＥＳＥＴＢはＬレベルになる。Ｈレベルの信号ＲＥＳＴによりＮＭＯＳトランジスタＴｎ２４，Ｔｎ２６がオンし、Ｌレベルの信号ＲＥＳＥＴＢによりＮＭＯＳトランジスタＴｎ２８がオフするときに、レベルシフタ２８が活性化される。
【００４１】
そして、レベルシフタ２８は、ＮＭＯＳトランジスタＴｎ２５，Ｔｎ２７のゲートに入力される信号Ａ３，Ａ４により動作し、各信号Ａ３，Ａ４の論理レベルに応じた出力信号Ａ２を出力する。ＮＭＯＳトランジスタＴｎ２７のゲートに入力される信号Ａ３は、ノア回路２９の出力信号をインバータ回路３０を介して反転した信号であり、ＮＭＯＳトランジスタＴｎ２５のゲートに入力される信号Ａ４は、その信号Ａ３をインバータ回路３１を介して反転した信号である。
【００４２】
ここで、ノア回路２９の第１入力端子には、高電圧印加信号ＥＮＶＰＸＧが入力され、第２入力端子には制御信号ＲＲが入力される。高電圧印加時には、制御信号ＲＲはＬレベルであり、高電圧印加信号ＥＮＶＰＸＧがＨレベルになる。このとき、ノア回路２９の出力信号はＬレベル、インバータ回路３０の出力信号Ａ３はＨレベル、インバータ回路３１の出力信号Ａ４はＬレベルになる。従って、ＮＭＯＳトランジスタＴｎ２７がオンし、ＮＭＯＳトランジスタＴｎ２５がオフするので、レベルシフタ２８の出力信号Ａ２がＬレベル（グランド電位レベル）になり、ＰＭＯＳトランジスタＴｐ２１がオンされる。
【００４３】
また、インバータ回路３１の出力端子は２つのインバータ回路３２，３３を介してＮＭＯＳトランジスタＴｎ２２のゲートに接続され、ノア回路２９の出力端子は、ＮＭＯＳトランジスタＴｎ２３のゲートに接続されている。ここで、高電圧印加時には、Ｈレベルの高電圧印加信号ＥＮＶＰＸＧにより、ノア回路２９の出力信号とインバータ回路３１の出力信号Ａ４はＬレベルになっているため、各ＮＭＯＳトランジスタＴｎ２２，Ｔｎ２３がオフする。
【００４４】
このように、高電圧供給回路１３において、Ｈレベルの高電圧印加信号ＥＮＶＰＸＧが入力されるとき、ＰＭＯＳトランジスタＴｐ２１がオンし、ＮＭＯＳトランジスタＴｎ２２，Ｔｎ２３がオフする。従って、ＰＭＯＳトランジスタＴｐ２１とＮＭＯＳトランジスタＴｎ２１との接続部は高電圧となり、その高電圧が印加電圧ＶＰＸとして高電圧供給回路１３から出力される。
【００４５】
一方、負電圧印加時には、高電圧印加信号ＥＮＶＰＸＧはＬレベル、制御信号ＲＲもＬレベルである。このとき、ノア回路２９の出力信号と信号Ａ４はＨレベル、信号Ａ３はＨレベルとなるため、高電圧ＶＰＸＧがレベルシフタ２８の出力信号Ａ２として出力され、ＰＭＯＳトランジスタＴｐ２１がオフされる。また、ＮＭＯＳトランジスタＴｎ２２，Ｔｎ２３はオンされる。従って、ＰＭＯＳトランジスタＴｐ２１とＮＭＯＳトランジスタＴｎ２１との接続部は接地電圧（０Ｖ）となり、その接地電圧が印加電圧ＶＰＸとして高電圧供給回路１３から出力される。
【００４６】
図５には負電圧供給回路１５を示し、図６にはその動作波形図を示している。
負電圧供給回路１５には、第２外部端子２０ｂ又は負電圧発生回路１６から負電圧ＲＮＥＧＰが供給される。この負電圧ＲＮＥＧＰは、ＮＭＯＳトランジスタＴｎ３１のソース及びバックゲート（Ｐウェル）に印加されるとともに、ＮＭＯＳトランジスタＴｎ３２，Ｔｎ３３のバックゲート（Ｐウェル）に印加される。
【００４７】
ＮＭＯＳトランジスタＴｎ３１，Ｔｎ３２のゲートには制御信号ＮＧＮＤＢが供給される。この制御信号ＮＧＮＤＢは、ノア回路３５、ナンド回路３６、インバータ回路３７とにより生成される。ノア回路３５には、第１入力端子に制御信号ＲＤｍｅｍが入力され第２入力端子に高電圧印加信号ＥＮＶＰＸＧＤが入力されている。また、ノア回路３５の出力信号は、ナンド回路３６の第１入力端子に入力され、ナンド回路３６の第２入力端子には制御信号ＮＥＧＰＬが入力される。そして、そのナンド回路３６の出力信号がインバータ回路３７を介して制御信号ＮＧＮＤＢとしてトランジスタＴｎ３１，Ｔｎ３２のゲートに供給される。
【００４８】
高電圧印加信号ＥＮＶＰＸＧＤは、高電圧を印加するとき（高電圧印加期間）においてＨレベルになる信号であり、制御信号ＮＥＧＰＬは、負電圧を印加するとき（負電圧印加期間）において負電圧ＲＮＥＧＰが所定電圧（具体的には、−３Ｖ）以下に低下するとＬレベルになる信号である。また、制御信号ＲＤｍｅｍはデータの読み出し時にＨレベルになる信号である。
【００４９】
従って、負電圧印加期間には、ノア回路３５の出力信号はＨレベルになるため、制御信号ＮＧＮＤＢは制御信号ＮＥＧＰＬに基づいて変化する。すなわち、制御信号ＮＧＮＤＢは、負電圧ＲＮＥＧＰが所定電圧（−３Ｖ）以下になるまではＨレベル、負電圧ＲＮＥＧＰが所定電圧以下になるとＬレベル（接地電圧レベル）になる。
【００５０】
また、ノア回路３５の出力信号はインバータ回路３８を介してＰＭＯＳトランジスタＴｐ３１のソースに供給され、該トランジスタＴｐ３１のゲートには接地電位が入力される。そして、そのトランジスタＴｐ３１とトランジスタＴｎ３２との接続部の電位が制御信号ＮＥＧＰＧＮＤとして出力され、トランジスタＴｎ３３のゲートに入力されている。
【００５１】
負電圧印加期間において、制御信号ＮＧＮＤＢによりトランジスタＴｎ３１とトランジスタＴｎ３２はオンされる。このとき、トランジスタＴｎ３２のドレイン電位、すなわち、制御信号ＮＥＧＰＧＮＤが負電圧ＲＮＥＧＰと等電位になり、その制御信号ＮＥＧＰＧＮＤによりトランジスタＴｎ３３はオフされる。よって、負電圧供給回路１５においてトランジスタＴｎ３１に供給される負電圧ＲＮＥＧＰが、該トランジスタＴｎ３１を介して印加電圧ＶＣＷＬとして出力される。
【００５２】
この際、上述したように、トランジスタＴｎ３１，Ｔｎ３２のゲートに入力される制御信号ＮＧＮＤＢは接地電圧になるため、トランジスタＴｎ３１，Ｔｎ３２のソース・ゲート間には耐圧を越える高電圧が印加されることはない。
【００５３】
高電圧印加期間には、Ｈレベルの高電圧印加信号ＥＮＶＰＸＧＤにより、制御信号ＮＧＮＤＢはＬレベル（接地電圧レベル）となる。このとき、負電圧ＲＮＥＧＰは供給されない（接地電圧である）ためトランジスタＴｎ３１，Ｔｎ３２はオフされる。また、ノア回路３５の出力信号がインバータ回路３８及びトランジスタＴｐ３１を介して伝達されて制御信号ＮＥＧＰＧＮＤはＨレベルとなる。そのため、トランジスタＴｎ３３はオンされるが、読み出し電圧ＶＣＷＲＤを伝達する配線はフローティング状態になるように制御されており、印加電圧ＶＣＷＬはフローティング電位（例えば、２．５Ｖ）となる。
【００５４】
また、データの読み出し時には、Ｈレベルの制御信号ＲＤｍｅｍにより、制御信号ＮＧＮＤＢはＬレベル（接地電位レベル）となり、高電圧印加期間と同様に、トランジスタＴｎ３１，Ｔｎ３２はオフされ、トランジスタＴｎ３３はオンされる。よって、読み出し時には、図示しない読み出し用回路から供給される読み出し電圧ＶＣＷＲＤが印加電圧ＶＣＷＬとして出力される。
【００５５】
なお、図５において、破線で示す回路３９は、読み出し電流を測る試験のために設けられた回路である。その試験を行うときには、試験信号ＴＡＣに基づいてトランスファゲートＴＧ１がオフされるとともにトランスファゲートＴＧ２がオンされる。そして、外部から試験用の入力信号ＲＡＮＡＩＮが供給され、同入力信号ＲＡＮＡＩＮが印加電圧ＶＣＷＬとして出力される。
【００５６】
図７にはプリデコーダ１８を示している。
プリデコーダ１８は、第１デコード部１８ａと、第２デコード部１８ｂと、第３デコード部１８ｃと、複数信号選択部１８ｄとを備える。各デコード部１８ａ〜１８ｃは、複数のナンド回路４１〜５９及びインバータ回路６１〜６４により構成され、複数信号選択部１８ｄは、２つのノア回路６７，６８及びインバータ回路６９により構成されている。
【００５７】
第１デコード部１８ａにおいて、全選択信号ＳＥＬＡＬＬと、制御信号ＥＮＳＷＬＲＢと、アドレス信号ＸＢ０とが入力され、各信号に基づいてデコード信号ＸＤ０（ＸＤ００，ＸＤ０１）が出力される。
【００５８】
また、第２デコード部１８ｂにおいて、複数信号選択部１８ｄの出力信号ＳＥＬＡＢとアドレス信号ＸＢ１，ＸＢ２が入力され、各信号に基づいてデコード信号ＸＤ１（ＸＤ１０〜ＸＤ１３）が出力される。
【００５９】
さらに、第３デコード部１８ｃにおいて、複数信号選択部１８ｄの出力信号ＳＥＬＡＢとアドレス信号ＸＢ３，ＸＢ４が入力され、各信号に基づいてデコード信号ＸＤ２（ＸＤ２０〜ＸＤ２３）が出力される。
【００６０】
また、複数信号選択部１８ｄにおいて、ノア回路６７の第１入力端子には全選択信号ＳＥＬＡＬＬが入力され、ノア回路６７の第２入力端子には半選択信号ＳＥＬＨＡＬＦが入力されている。ノア回路６７の出力信号はノア回路６８の第１入力端子に入力され、ノア回路６８の第２入力端子には制御信号ＥＮＳＷＬＲが入力されている。そして、ノア回路６８の出力信号がインバータ回路６９を介して反転され、複数信号選択部１８ｄの出力信号ＳＥＬＡＢとして出力される。
【００６１】
制御信号ＥＮＳＷＬＲは、読み出し時にＨレベルになる信号であり、リーク試験時にはＬレベルになっている。また、第１デコード部１８ａに入力される制御信号ＥＮＳＷＬＲＢは、制御信号ＥＮＳＷＬＲの論理レベルを反転した信号である。
【００６２】
リーク試験時において、Ｈレベルの全選択信号ＳＥＬＡＬＬがプリデコーダ１８に入力される場合、第１デコード部１８ａにおけるナンド回路４１の出力信号がＬレベルになる。そのため、ナンド回路４２はＨレベルのデコード信号ＸＤ００を出力し、ナンド回路４３はＨレベルのデコード信号ＸＤ０１を出力する。
【００６３】
またこのとき、複数信号選択部１８ｄの出力信号ＳＥＬＡＢはＬレベルになる。この出力信号ＳＥＬＡＢは、第２デコード部１８ｂにおいて各デコード信号ＸＤ１０〜ＸＤ１３を出力するナンド回路４８〜５１の一方の入力端子に入力され、第３デコード部１８ｃにおいて各デコード信号ＸＤ２０〜ＸＤ２３を出力するナンド回路５６〜５９の一方の入力端子に入力される。
【００６４】
従って、第２デコード部１８ｂのデコード信号ＸＤ１０〜ＸＤ１３は、アドレス信号ＸＢ１，ＸＢ２の論理レベルにかかわらずＨレベルになり、第３デコード部１８ｃのデコード信号ＸＤ２０〜ＸＤ２３は、アドレス信号ＸＢ３，ＸＢ４の論理レベルにかかわらずＨレベルになる。
【００６５】
このように、リーク試験時にＨレベルの全選択信号ＳＥＬＡＬＬがプリデコーダ１８に入力される場合には、同プリデコーダ１８から出力されるデコード信号ＸＤ００，ＸＤ０１，ＸＤ１０〜ＸＤ１３，ＸＤ２０〜ＸＤ２３は全てＨレベルになる。そして、それらデコード信号に基づいてＸデコーダ１９は全てのワード線ＣＷＬを選択して各ワード線ＣＷＬに高電圧又は負電圧を印加する。
【００６６】
リーク試験時において、Ｈレベルの半選択信号ＳＥＬＨＡＬＦがプリデコーダ１８に入力される場合も、全選択信号ＳＥＬＡＬＬが入力される場合と同様に、複数信号選択部１８ｄの出力信号ＳＥＬＡＢはＬレベルになる。この出力信号ＳＥＬＡＢにより、第２デコード部１８ｂのデコード信号ＸＤ１０〜ＸＤ１３と第３デコード部１８ｃのデコード信号ＸＤ２０〜ＸＤ２３はＨレベルになる。
【００６７】
またこのとき、第１デコード部１８ａでは、ナンド回路４１の出力信号がＨレベルになるため、アドレス信号ＸＢ０に応じたデコード信号ＸＤ００，ＸＤ０１が出力される。具体的には、アドレス信号ＸＢ０がＨレベルである場合、ナンド回路４２はＨレベルのデコード信号ＸＤ００を出力し、ナンド回路４３はＬレベルのデコード信号ＸＤ０１を出力する。また、アドレス信号ＸＢ０がＬレベルである場合、ナンド回路４２はＬレベルのデコード信号ＸＤ００を出力し、ナンド回路４３はＨレベルのデコード信号ＸＤ０１を出力する。
【００６８】
このように、Ｈレベルの半選択信号ＳＥＬＨＡＬＦがプリデコーダ１８に入力される場合、第２及び第３デコード部１８ｂ，１８ｃのデコード信号ＸＤ１０〜ＸＤ１３，ＸＤ２０〜ＸＤ２３は全てＨレベルになり、第１デコード部１８ａにおけるデコード信号ＸＤ００，ＸＤ０１のいずれか一方がＬレベルになる。そして、それらデコード信号に基づいてＸデコーダ１９は１本おきのワード線ＣＷＬを選択してそれらワード線ＣＷＬに高電圧又は負電圧を印加する。
【００６９】
さらに、通常の消去動作や書き込み動作を行う場合（各選択信号ＳＥＬＡＬＬ，ＳＥＬＨＡＬＦがＬレベルである場合）には、第１デコード部１８ａにおけるナンド回路４１の出力信号はＨレベルになり、第１デコード部１８ａはアドレス信号ＸＢ０に応じたデコード信号ＸＤ００，ＸＤ０１を出力する。また、複数信号選択部１８ｄの出力信号ＳＥＬＡＢはＨレベルになる。そのため、第２デコード部１８ｂは、アドレス信号ＸＢ１，ＸＢ２に応じたデコード信号ＸＤ１０〜ＸＤ１３を出力し、第３デコード部１８ｃは、アドレス信号ＸＢ３，ＸＢ４に応じたデコード信号ＸＤ２０〜ＸＤ２３を出力する。
【００７０】
このように、通常動作時には、アドレス信号ＸＢ０〜ＸＢ４に応じた所定レベルのデコード信号ＸＤ００，ＸＤ０１，ＸＤ１０〜ＸＤ１３，ＸＤ２０〜ＸＤ２３を出力する。そして、それらデコード信号に基づいてＸデコーダ１９は所定のワード線ＣＷＬを選択してそのワード線ＣＷＬに高電圧又は負電圧を印加する。
【００７１】
図８には、Ｘデコーダ１９の回路図を示し、図９にはその動作波形図を示している。なお、図８のＸデコーダ１９は、所定のワード線ＣＷＬを駆動するために設けられたワード線ドライバであり、本実施形態の不揮発性メモリ１１は、ワード線ＣＷＬの本数に応じた複数個のＸデコーダ１９を備える。
【００７２】
Ｘデコーダ１９において、プリデコーダ１８からのデコード信号ＸＤ０（ＸＤ００，ＸＤ０１），ＸＤ１（ＸＤ１０〜ＸＤ１３），ＸＤ２（ＸＤ２０〜ＸＤ２３）は、ナンド回路７１に入力されている。各デコード信号ＸＤ０〜ＸＤ２に基づいて、ナンド回路７１の出力信号ＸＩＮＢがＬレベルになるときＸデコーダ１９が活性化されて、高電圧供給回路１３からの印加電圧ＶＰＸまたは負電圧供給回路１５からの印加電圧ＶＣＷＬがワード線ＣＷＬに供給される。
【００７３】
詳述すると、Ｘデコーダ１９において、負電圧の印加電圧ＶＣＷＬは、ＮＭＯＳトランジスタＴｎ４０のソースに供給されている。該トランジスタＴｎ４０のドレインとグランドとの間にはＮＭＯＳトランジスタＴｎ４１が設けられている。これらトランジスタＴｎ４０，Ｔｎ４１の接続部にワード線ＣＷＬが接続される。
【００７４】
トランジスタＴｎ４０は、そのゲートに制御信号ＮＥＮが入力されており、同制御信号ＮＥＮによりオン・オフされる。この制御信号ＮＥＮはラッチ回路７２で生成される。ラッチ回路７２には、高電位側電源ＮＰＳが供給され、負電位側電源として負電圧ＲＮＥＧＰが供給されている。
【００７５】
ラッチ回路７２の入力端子は、ＮＭＯＳトランジスタＴｎ４２とＰＭＯＳトランジスタＴｐ４０を介してナンド回路７１の出力端子に接続される。ＮＭＯＳトランジスタＴｎ４２のゲートには制御信号ＮＥＧＰＬが入力され、ＰＭＯＳトランジスタＴｐ４０のゲートには接地電圧が入力される。各トランジスタＴｎ４２，Ｔｐ４０の接続部から制御信号ＡＥＮが出力され、この制御信号ＡＥＮが前記トランジスタＴｎ４１のゲートに入力される。
【００７６】
また、ラッチ回路７２の入力端子とグランドとの間には、直列接続された２つのＮＭＯＳトランジスタＴｎ４３，Ｔｎ４４が設けられている。ＮＭＯＳトランジスタＴｎ４３のゲートには制御信号ＮＧＮＤが入力され、ＮＭＯＳトランジスタＴｎ４４のゲートにはナンド回路７１の出力信号ＸＩＮＢがインバータ回路７３を介して入力される。
【００７７】
さらに、ラッチ回路７２の出力端子とグランドとの間には、直列接続された２つのＮＭＯＳトランジスタＴｎ４５，Ｔｎ４６が設けられている。ＮＭＯＳトランジスタＴｎ４５のゲートには制御信号ＮＧＮＤが入力され、ＮＭＯＳトランジスタＴｎ４６のゲートにはナンド回路７１の出力信号ＸＩＮＢが入力される。
【００７８】
制御信号ＮＧＮＤは、負電圧印加期間において負電圧ＲＮＥＧＰと等しい電位レベルになり、負電圧印加期間以外ではＨレベルになる。また、制御信号ＮＥＧＰＬは、負電圧ＲＮＥＧＰが所定電圧（−３Ｖ）以下に低下するとＨレベルからＬレベルになる。
【００７９】
従って、負電圧又は高電圧の印加に先立ち、デコード信号ＸＤ０〜ＸＤ２によりナンド回路７１の出力信号ＸＩＮＢがＬレベルになると、ラッチ回路７２は、Ｌレベルの入力信号に基づいてＨレベルの制御信号ＮＥＮを出力する。そして、その制御信号ＮＥＮによりトランジスタＴｎ４０がオンされ、トランジスタＴｎ４０を介して負電圧の印加電圧ＶＣＷＬがワード線ＣＷＬに供給される。このとき、制御信号ＮＧＮＤによりトランジスタＴｎ４３，Ｔｎ４５がオフされるため、ラッチ回路７２の入出力端子はグランドに対して切り離されることになる。また、制御信号ＡＥＮは、負電圧ＲＮＥＧＰと等しい電位になり、該制御信号ＡＥＮによりトランジスタＴｎ４１はオフされる。
【００８０】
そして、負電圧ＲＮＥＧＰが所定電圧（−３Ｖ）以下に低下すると、ラッチ回路７２の高電位側電源ＮＰＳは、制御信号ＮＥＧＰＬと同様に、Ｈレベルの電圧Ｖｄｄから接地電圧ＧＮＤに制御される。これに伴い、ラッチ回路７２から出力される制御信号ＮＥＮも、Ｈレベルから接地電圧ＧＮＤになる。
【００８１】
負電圧印加期間では、−９Ｖの負電圧ＲＮＥＧＰがＮＭＯＳトランジスタＴｎ４０のソースに加わる。そのため、制御信号ＮＥＮを接地電圧ＧＮＤに下げることにより、該トランジスタＴｎ４０において、ソース・ゲート間に耐圧を越える高電圧が加わらないようにしている。なお、負電圧印加期間において制御信号ＮＥＮが接地電圧ＧＮＤとなったときにも、ＮＭＯＳトランジスタＴｎ４０はオンしたままであり、該トランジスタＴｎ４０を介してワード線ＣＷＬに負電圧の印加電圧ＶＣＷＬが供給される。
【００８２】
また、ワード線ＣＷＬには、メモリセル２１のＰウェル電位ＶＰＷを供給するためのＮＭＯＳトランジスタＴｎ４７が接続される。このトランジスタＴｎ４７のゲートには、制御信号ＮＥＧＰＬＥＲが入力される。負電圧印加期間では、制御信号ＮＥＧＰＬＥＲによりトランジスタＴｎ４７がオンされ、ワード線ＣＷＬと等しい電圧がＰウェル電位ＶＰＷとしてＸデコーダ１９から出力される。この制御信号ＮＥＧＰＬＥＲも、制御信号ＮＥＮと同様に、負電圧ＲＮＥＧＰが所定電圧（−３Ｖ）以下に低下するときに、Ｈレベルから接地電圧ＧＮＤに制御される。そのため、トランジスタＴｎ４７のソース・ゲート間には耐圧を越える高電圧が印加されることはない。
【００８３】
また、Ｘデコーダ１９において、高電圧の印加電圧ＶＰＸは、ＰＭＯＳトランジスタＴｐ４１のソースに供給される。そのトランジスタＴｐ４１のゲートには制御信号ＸＩＮＢＴが入力される。
【００８４】
トランジスタＴｐ４１のゲートには、ＮＭＯＳトランジスタＴｎ４９とＮＭＯＳトランジスタＴｎ５０が接続されている。トランジスタＴｎ４９のゲートには高電圧印加期間にＨレベルになる制御信号ＥＮＶＰＸが入力され、一方、トランジスタＴｎ５０のゲートには高電圧印加期間にＬレベルになる制御信号ＶＰＸＢが入力される。
【００８５】
高電圧印加期間には、Ｈレベルの制御信号ＥＮＶＰＸによりトランジスタＴｎ４９がオンすることにより、ナンド回路７１からのＬレベルの出力信号ＸＩＮＢが制御信号ＸＩＮＢＴとしてＰＭＯＳトランジスタＴｐ４１のゲートに入力される。これにより、ＰＭＯＳトランジスタＴｐ４１がオンされ、高電圧の印加電圧ＶＰＸがワード線ＣＷＬに供給される。
【００８６】
この際、前記トランジスタＴｎ４０もオンするが、上記したように、高電圧印加期間では、印加電圧ＶＣＷＬはフローティング電位（例えば、２．５Ｖ）になる（図６参照）ため、ワード線ＣＷＬに異常電流が流れることはなく、ＰＭＯＳトランジスタＴｐ４１による印加電圧ＶＰＸの供給が適切に行われる。
【００８７】
また、負電圧印加時には、ＰＭＯＳトランジスタＴｐ４１におけるソース・ドレイン間に加わる電圧を小さくするため、高電圧供給回路１３からの印加電圧ＶＰＸを接地電圧（０Ｖ）としている。このときには、Ｌレベルの制御信号ＥＮＶＰＸによりトランジスタＴｎ４９がオフし、Ｈレベルの制御信号ＶＰＸＢによりＮＭＯＳトランジスタＴｎ５０がオンし、制御信号ＸＩＮＢＴが印加電圧ＶＰＸと等しい電圧（０Ｖ）となる。これにより、ＰＭＯＳトランジスタＴｐ４１がオフされる。
【００８８】
また、Ｘデコーダ１９において、各ＮＭＯＳトランジスタＴｎ４０〜Ｔｎ５０のバックゲート（Ｐウェル）には、負電圧ＲＮＥＧＰが供給されている。この負電圧ＲＮＥＧＰは、Ｘデコーダ１９に供給される電圧の中で最も低い電圧である。従って、その負電圧ＲＮＥＧＰをトランジスタＴｎ４０〜Ｔｎ５０のバックゲート（Ｐウェル）に供給することにより、各トランジスタのＮ型拡散層とＰウェルとにおけるＰ−Ｎ接合の電圧が順方向にならないように制御される。
【００８９】
具体的に、負電圧印加時におけるＮＭＯＳトランジスタＴｎ４０の電圧印加状態について説明する。
図１０には、ＮＭＯＳトランジスタＴｎ４０の断面図を示している。すなわち、Ｐ型の半導体基板１にはＮ型の第１ウェル２が形成され、その第１ウェル２にＰ型の第２ウェル３が形成されている。さらに、第２ウェル３の表層部には、Ｎ型拡散層であるソース領域４ａとドレイン領域４ｂとが離間して形成されている。また、半導体基板１上には、ゲート酸化膜を介してポリシリコンよりなるゲート電極５が配設されている。
【００９０】
負電圧印加時において、トランジスタＴｎ４０のソース領域４ａには−９Ｖの印加電圧ＶＣＷＬが印加され、トランジスタＴｎ４０のゲート電極５には０Ｖの制御信号ＮＥＮが入力される。このとき、トランジスタＴｎ４０がオンされ、ドレイン領域４ｂからワード線ＣＷＬに−９Ｖの負電圧が供給される。また、Ｎ型の第１ウェル２には３Ｖの電源Ｖｃｃが供給され、第２ウェル３には−９Ｖの負電圧ＲＮＥＧＰが供給される。
【００９１】
このように、Ｎ型拡散層であるソース領域４ａ，ドレイン領域４ｂに−９Ｖの負電圧が加わるときに、Ｐ型の第２ウェル３にも−９Ｖの負電圧が供給されるため、Ｎ型拡散層４ａ，４ｂとＰ型の第２ウェル３とにおけるＰ−Ｎ接合での電圧が順方向となることが防止される。よって、負電圧印加時にてそのＰ−Ｎ接合で異常電流が流れることがない。また、−９Ｖの負電圧印加時には、ゲート電極５の電圧を通常動作時の３Ｖではなく０Ｖとすることで、ゲート・ソース間、ゲート・ドレイン間に加わる電圧ストレスが緩和される。
【００９２】
図１１には、高電圧印加時におけるＮＭＯＳトランジスタＴｎ４０の電圧印加状態を示している。
すなわち、ワード線ＣＷＬには９Ｖの高電圧が印加されてため、そのワード線ＣＷＬに接続するドレイン領域４ｂは９Ｖになる。また、トランジスタＴｎ４０のゲート電極５には３Ｖの制御信号ＮＥＮが入力される。このとき、トランジスタＴｎ４０はオンするが、ＮＭＯＳトランジスタＴｎ４０のソース領域４ａに印加電圧ＶＣＷＬを供給するための配線はフローティング状態に制御されているため、ソース領域４ａはフローティング電位の２．５Ｖになる。さらに、Ｎ型の第１ウェル２には３Ｖの電源Ｖｃｃが供給され、第２ウェル３には０Ｖの電圧ＲＮＥＧＰが供給されている。
【００９３】
また、図５の負電圧供給回路１５において、負電圧ＲＮＥＧＰを供給するために設けられているＮＭＯＳトランジスタＴｎ３１についても、上記トランジスタＴｎ４０と同様に、Ｐ−Ｎ接合での電圧が順方向にならないように制御される。
【００９４】
図１２には、負電圧印加時におけるＮＭＯＳトランジスタＴｎ３１の電圧印加状態を示している。すなわち、ＮＭＯＳトランジスタＴｎ３１のソース領域４ａには−９Ｖの負電圧ＲＮＥＧＰが印加され、トランジスタＴｎ３１のゲート電極５には０Ｖの制御信号ＮＧＮＤＢが入力される。このとき、トランジスタＴｎ３１がオンされ、ドレイン領域４ｂから−９Ｖの印加電圧ＶＣＷＬがＸデコーダ１９に供給される。また、Ｎ型の第１ウェル２には３Ｖの電源Ｖｃｃが供給され、第２ウェル３には−９Ｖの負電圧ＲＮＥＧＰが供給される。
【００９５】
このように、ソース領域４ａ，ドレイン領域４ｂに−９Ｖの負電圧が加わるときに、Ｐ型の第２ウェル３にも−９Ｖの負電圧が供給されるため、トランジスタＴｎ３１におけるＰ−Ｎ接合での電圧が順方向となることが防止される。また、−９Ｖの負電圧印加時には、ゲート電極５の電圧を０Ｖとすることで、ゲート・ソース間、ゲート・ドレイン間に加わる電圧ストレスが緩和される。
【００９６】
上述したＸデコーダ１９の動作（図９参照）や負電圧供給回路１５の動作（図６参照）において、リーク試験のために高電圧を印加する時（高電圧印加期間）の動作は通常のデータ書き込み動作と同じであり、リーク試験のために負電圧を印加する時（負電圧印加期間）の動作はデータ消去動作と同じである。
【００９７】
次に、本実施形態における不揮発性メモリ１１の試験方法について説明する。
先ず、図示しない試験装置がテストエントリ信号を不揮発性メモリ１１に入力する。不揮発性メモリ１１では、そのテストエントリ信号をテスト回路１７が検出して試験信号ＴＷＬＬを出力する。この試験信号ＴＷＬＬに基づいて、不揮発性メモリ１１は、通常の動作モードからリーク試験を行うための試験モードに移行する。なお、本実施形態では、高電圧のリーク試験を行った後、負電圧のリーク試験が行われる。
【００９８】
詳しくは、テスト回路１７の試験信号ＴＷＬＬが高電圧発生回路１４と負電圧発生回路１６とに入力されると、その試験信号ＴＷＬＬにより高電圧発生回路１４及び負電圧発生回路１６は非活性となり、高電圧及び負電圧を発生させるための昇圧動作を停止する。
【００９９】
またこのとき、試験装置から高電圧のリーク試験を行うためのコマンドが発行され、不揮発性メモリ１１において、プリデコーダ１８やＸデコーダ１９を含む内部回路がデータの書き込み状態に制御される。
【０１００】
その後、テスト回路１７からＨレベルの全選択信号ＳＥＬＡＬＬがプリデコーダ１８に入力されると、その全選択信号ＳＥＬＡＬＬに基づいて、プリデコーダ１８は、全てのワード線ＣＷＬを選択するためにＨレベルのデコード信号ＸＤ０，ＸＤ１，ＸＤ２を出力する。それらデコード信号に基づいてＸデコーダ１９は全ワード線ＣＷＬを活性化させる。
【０１０１】
次いで、第１外部端子２０ａから高電圧ＲＶＰＰが印加される。すると、高電圧ＲＶＰＰは高電圧伝達回路１２を介して高電圧供給回路１３に伝達され、高電圧供給回路１３から高電圧の印加電圧ＶＰＸとして全ワード線ＣＷＬに供給される。
【０１０２】
このとき、試験装置により不揮発性メモリ１１に流れる電流を測定することで、各ワード線ＣＷＬにて発生するリークの有無が検出される。
またその後、テスト回路１７からＨレベルの半選択信号ＳＥＬＨＡＬＦがプリデコーダ１８に入力されると、同プリデコーダ１８のデコード信号に基づいて、ワード線ＣＷＬが１本おきに活性化され、それらワード線ＣＷＬに高電圧の印加電圧ＶＰＸが供給される。そして、試験装置により不揮発性メモリ１１に流れる電流を測定することで、ワード線ＣＷＬ間にて発生するリークの有無が検出される。
【０１０３】
次いで、試験装置から負電圧のリーク試験を行うためのコマンドが発行され、不揮発性メモリ１１において、プリデコーダ１８やＸデコーダ１９を含む内部回路がデータの消去状態に制御される。
【０１０４】
そして、テスト回路１７からＨレベルの全選択信号ＳＥＬＡＬＬがプリデコーダ１８に入力されると、それに伴い同プリデコーダ１８から出力されるデコード信号に基づいて、Ｘデコーダ１９は、全てのワード線ＣＷＬを活性化させる。
【０１０５】
その後、第２外部端子２０ｂから負電圧ＲＮＥＧＰが印加されると、負電圧ＲＮＥＧＰは負電圧供給回路１５に伝達され、負電圧供給回路１５から負電圧の印加電圧ＶＣＷＬとして全ワード線ＣＷＬに供給される。
【０１０６】
このとき、試験装置により不揮発性メモリ１１に流れる電流を測定することで、各ワード線ＣＷＬにて発生するリークの有無が検出される。
またその後、テスト回路１７からＨレベルの半選択信号ＳＥＬＨＡＬＦがプリデコーダ１８に入力されると、同プリデコーダ１８のデコード信号に基づいて、ワード線ＣＷＬが１本おきに活性化され、それらワード線ＣＷＬに負電圧の印加電圧ＶＣＷＬが供給される。そして、試験装置により不揮発性メモリ１１に流れる電流を測定することで、ワード線ＣＷＬ間にて発生するリークの有無が検出される。
【０１０７】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）高電圧のリーク試験を行うとき、Ｘデコーダ１９を含む内部回路を書き込み時の状態にした後に第１外部端子２０ａからの高電圧がワード線ＣＷＬに供給される。また、負電圧のリーク試験を行うとき、Ｘデコーダ１９を含む内部回路を消去時の状態にした後に第２外部端子２０ｂからの負電圧がワード線ＣＷＬに供給される。そして、ワード線ＣＷＬに流れる電流を測定することでワード線ＣＷＬでのリークの有無が検出される。このように、リーク試験時において、Ｘデコーダ１９を含む内部回路を書き込み時の状態又は消去時の状態にした後に高電圧又は負電圧を印加することにより、ワード線ＣＷＬのリークを的確に検出することができる。またこの場合、従来技術のように比較的長い時間が必要となるデータ書き込みを行うことなく、測定時間の短い電流測定によりリーク試験を行うことができ、試験時間を短縮することができる。
【０１０８】
（２）Ｘデコーダ１９には負電圧を供給するためのＮＭＯＳトランジスタＴｎ４０が設けられており、また、負電圧供給回路１５にも負電圧を供給するためのＮＭＯＳトランジスタＴｎ３１が設けられている。これらトランジスタＴｎ３１，Ｔｎ４０を介して負電圧を供給するときには、各トランジスタＴｎ３１，Ｔｎ４０におけるＰ型の第２ウェル３にもその負電圧と同じ電圧が印加される。これにより、各トランジスタＴｎ３１，Ｔｎ４１のＮ型拡散層４ａ，４ｂとＰ型の第２ウェル３とにおけるＰ−Ｎ接合での電圧が順方向に加わることが防止される。よって、負電圧印加時において微小なリーク電流を測定することが可能となる。
【０１０９】
（３）負電圧印加時において、負電圧を供給するためのＮＭＯＳトランジスタＴｎ３１，Ｔｎ４０のゲート電圧（制御信号ＮＥＮ）を３Ｖの電圧から０Ｖの接地電圧に低下させるようにした。これにより、ＮＭＯＳトランジスタＴｎ３１，Ｔｎ４０におけるソース・ゲート間に耐圧を越える高電圧が加わることを防止できる。
【０１１０】
（４）リーク試験時には、Ｘデコーダ１９によって複数のワード線ＣＷＬが同時に活性化され、高電圧又は負電圧がワード線ＣＷＬに供給される。従って、１本のワード線毎に電圧を印加してリーク試験を行う場合と比較して試験時間を短縮することができる。
【０１１１】
（５）通常の書き込み時や消去時において使用する高電圧供給回路１３、負電圧供給回路１５、Ｘデコーダ１９等を介して外部端子２０ａ，２０ｂからの高電圧又は負電圧をワード線ＣＷＬに供給するようにした。この場合、リーク試験のための回路が簡素化され、回路面積の増大を防止することができる。
【０１１２】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、不揮発性メモリ１１に具体化するものであるが、これに限定するものではなく、記憶装置以外の半導体装置に具体化してもよい。要は、半導体装置は、外部端子から負電圧を印加して配線のリーク試験を行う場合に、その配線に接続されるＭＯＳトランジスタのＰウェルに対して負電圧を印加する手段を備えるものであればよい。このようにすれば、リーク試験時に、配線を介してＮ型拡散層に負電圧が加わることにより、Ｎ型拡散層とＰウェルとにおけるＰ−Ｎ接合での電圧が順方向となることが防止される。そのため、負電圧印加時のリーク試験を的確に行うことができる。
【０１１３】
・上記実施形態では、テスト回路１７からの全選択信号ＳＥＬＡＬＬや半選択信号ＳＥＬＨＡＬＦをプリデコーダ１８に入力する構成であったが、各選択信号ＳＥＬＡＬＬ，ＳＥＬＨＡＬＦを生成するための多重選択回路をテスト回路とは別に設ける構成としてもよい。また、その多重選択回路の各選択信号を、プリデコーダ１８ではなく、Ｘデコーダ１９に入力することで、複数のワード線ＣＷＬを活性化させるように構成してもよい。
【０１１４】
・半導体基板をＮ型とし、第１ウエルをＰ型、第２ウエルをＮ型、ドレイン領域及びソース領域となる拡散層をＰ型とする場合、リーク試験時にワード線に高電圧を与えるとき、データの書き込み時又は消去時の内部回路の制御として、第２ウエルの電位を略前記高電圧としてもよい。
【０１１５】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）負電圧が印加される配線と、
前記配線に接続されるＭＯＳトランジスタと、
リーク試験のための負電圧を前記配線に印加するための外部端子と
を備え、前記ＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、そのＮ型拡散層が前記配線に接続される半導体装置において、
前記外部端子から前記配線に負電圧を印加するときに、前記ＭＯＳトランジスタにおける前記第２ウェルの電位を負電圧に制御する手段を備えたことを特徴とする半導体装置。
（付記２）データを記憶するためのメモリセルと、
前記メモリセルに接続されるワード線と、
前記ワード線に接続され、前記データの書き込み又は消去を行うために電源電圧よりも高い高電圧又は負電圧を前記ワード線に印加するワードデコーダと
を備えた半導体記憶装置において、
前記ワードデコーダを介して前記ワード線に高電圧を印加するための第１外部端子と、前記ワードデコーダを介して前記ワード線に負電圧を印加するための第２外部端子とを備え、
リーク試験を行うために前記外部端子から高電圧又は負電圧を印加するときに、前記ワードデコーダを含む内部回路を、データの書き込み時の状態又は消去時の状態に制御することを特徴とする半導体記憶装置。
（付記３）前記ワードデコーダには、前記ワード線に負電圧を供給するためのＭＯＳトランジスタが設けられ、そのＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、
前記ＭＯＳトランジスタを介して前記ワード線に負電圧を供給するときに、該トランジスタの第２ウェルには、前記Ｎ型拡散層と第２ウェルとが導通しないような電圧を印加することを特徴とする付記２に記載の半導体記憶装置。
（付記４）前記データの消去を行うための負電圧を生成する負電圧発生回路と、
前記負電圧発生回路と前記第２外部端子とに接続され、前記ワードデコーダに負電圧を供給する負電圧供給回路と
を備えることを特徴とする付記２又は３に記載の半導体記憶装置。
（付記５）前記負電圧供給回路には、前記ワードデコーダに負電圧を供給するためのＭＯＳトランジスタが設けられ、そのＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、
前記ＭＯＳトランジスタを介して前記ワードデコーダに負電圧を供給するときに、該トランジスタの第２ウェルには、前記Ｎ型拡散層と第２ウェルとが導通しないような電圧を印加することを特徴とする付記４に記載の半導体記憶装置。
（付記６）前記リーク試験時に試験信号を出力するテスト回路を備え、
前記テスト回路の試験信号を前記負電圧発生回路に入力し、該負電圧発生回路における負電圧の生成を停止させることを特徴とする付記４又は５に記載の半導体記憶装置。
（付記７）前記データの書き込みを行うための高電圧を生成する高電圧発生回路と、
前記高電圧発生回路と前記第１外部端子とに接続され、前記ワードデコーダに高電圧を供給する高電圧供給回路と
を備え、前記テスト回路の試験信号を前記高電圧発生回路に入力し、該高電圧発生回路における高電圧の生成を停止させることを特徴とする付記６に記載の半導体記憶装置。
（付記８）前記第１外部端子に印加される高電圧を入力し前記高電圧供給回路に出力するための高電圧伝達回路を備えることを特徴とする付記７に記載の半導体記憶装置。
（付記９）前記ワードデコーダ又は該ワードデコーダに入力するためのデコード信号を生成するプリデコーダには、複数のワード線を選択するための選択信号が入力されることを特徴とする付記２〜８のいずれかに記載の半導体記憶装置。
（付記１０）前記ワードデコーダには、前記高電圧を供給するためのＰＭＯＳトランジスタが設けられ、該ＰＭＯＳトランジスタをオンさせるための制御信号の電圧レベルを、データの書き込み時と消去時とで反転するようにしたことを特徴とする付記２に記載の半導体記憶装置。
（付記１１）前記ワードデコーダには、前記負電圧を供給するためのＮＭＯＳトランジスタが設けられ、該ＮＭＯＳトランジスタをオンさせるための制御信号の電圧レベルを、データの書き込み時と消去時とで反転するようにしたことを特徴とすることを特徴とする付記２に記載の半導体記憶装置。
（付記１２）前記メモリセルが不揮発性のメモリセルであることを特徴とする付記２に記載の半導体記憶装置。
（付記１３）データを記憶するためのメモリセルと、前記メモリセルに接続されるワード線と、前記ワード線に接続され、前記データの書き込み又は消去を行うために電源電圧よりも高い高電圧又は負電圧を前記ワード線に印加するワードデコーダと、リーク試験のための電圧を前記ワードデコーダを介してワード線に印加するための第１外部端子及び第２外部端子とを備える半導体記憶装置の試験方法において、
前記半導体記憶装置におけるワードデコーダを含む内部回路をデータの書き込み時の状態又は消去時の状態にするステップと、
前記ワードデコーダによりワード線を活性化させるステップと、
前記第１外部端子から高電圧、又は前記第２外部端子から負電圧を印加するステップと、
前記ワード線、又はワード線間に流れる電流を測定するステップと
を備えることを特徴とする半導体記憶装置の試験方法。
（付記１４）前記半導体記憶装置には、その内部回路として、データの書き込みを行うための高電圧を生成する高電圧発生回路とデータの消去を行うための負電圧を生成する負電圧発生回路とが設けられ、
前記書き込み時の状態又は消去時の状態にするステップにおいて、前記高電圧発生回路と負電圧発生回路とを非活性化させることを特徴とする付記１３に記載の半導体記憶装置の試験方法。
（付記１５）前記ワード線を活性化させるステップにおいて、前記ワードデコーダにより複数のワード線を選択して、それら複数のワード線を同時に活性化させることを特徴とする付記１３又は１４に記載の半導体記憶装置の試験方法。
（付記１６）前記ワードデコーダには、前記ワード線に負電圧を供給するためのＭＯＳトランジスタが設けられ、そのＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、
前記第２外部端子から負電圧を印加するステップにおいて、前記ＭＯＳトランジスタの第２ウェルには、前記Ｎ型拡散層と第２ウェルとが導通しないような電圧を印加することを特徴とする付記１３に記載の半導体記憶装置の試験方法。
（付記１７）前記ワードデコーダに負電圧を供給する負電圧供給回路には負電圧を供給するためのＮＭＯＳトランジスタが設けられ、そのＭＯＳトランジスタは、半導体基板にＮ型の第１ウェルが形成され、該第１ウェルにＰ型の第２ウェルが形成され、該第２ウェルにはドレイン領域及びソース領域となるＮ型拡散層が形成されるものであり、
前記第２外部端子から負電圧を印加するステップにおいて、前記ＭＯＳトランジスタの第２ウェルには、前記Ｎ型拡散層と第２ウェルとが導通しないような電圧を印加することを特徴とする付記１３に記載の半導体記憶装置の試験方法。
（付記１８）前記第２外部端子から負電圧を印加するステップにおいて、前記ワードデコーダへ高電圧を供給するために設けられた高電圧供給回路の出力を略０Ｖにすることを特徴とする付記１３に記載の半導体記憶装置の試験方法。
（付記１９）前記ワードデコーダには前記高電圧を供給するためのＰＭＯＳトランジスタが設けられ、
前記第２外部端子から負電圧を印加するステップにおいて、前記ＰＭＯＳトランジスタをオフさせるように該ＰＭＯＳトランジスタのゲートを制御することを特徴とする付記１８に記載の半導体記憶装置の試験方法。
（付記２０）前記第１外部端子から高電圧を印加するステップにおいて、前記ＰＭＯＳトランジスタをオンさせるように該ＰＭＯＳトランジスタのゲートを制御することを特徴とする付記１９に記載の半導体記憶装置の試験方法。
（付記２１）前記第１外部端子から高電圧を印加するステップにおいて、高電圧印加信号の立ち上がりをラッチして前記高電圧を前記ワードデコーダへ供給するようにしたことを特徴とする付記１３に記載の半導体記憶装置の試験方法。
【０１１６】
【発明の効果】
以上詳述したように、本発明によれば、信頼性の高い試験回路が実現され、試験時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施形態の半導体記憶装置を示すブロック回路図である。
【図３】高電圧伝達回路を示す回路図である。
【図４】高電圧供給回路を示す回路図である。
【図５】負電圧供給回路を示す回路図である。
【図６】負電圧供給回路の動作波形図である。
【図７】プリデコーダを示す回路図である。
【図８】Ｘデコーダを示す回路図である。
【図９】Ｘデコーダの動作波形図である。
【図１０】トランジスタの電圧印加状態を示す説明図である。
【図１１】トランジスタの電圧印加状態を示す説明図である。
【図１２】トランジスタの電圧印加状態を示す説明図である。
【符号の説明】
１  半導体基板
２  第１ウェル
３  第２ウェル
４  Ｎ型拡散層
４ａ  ソース領域
４ｂ  ドレイン領域
１１  半導体記憶装置としての不揮発性メモリ
１３  高電圧供給回路
１４  高電圧発生回路
１５  負電圧供給回路
１６  負電圧発生回路
１７  テスト回路
１９  ワードデコーダとしてのＸデコーダ
２０  外部端子
２０ａ  第１外部端子
２０ｂ  第２外部端子
２１  メモリセル
ＣＷＬ  ワード線
Ｌ１，Ｌ２  配線
ＲＮＥＧＰ  負電圧
ＲＶＰＰ  高電圧
Ｔｎ１  ＭＯＳトランジスタ
Ｔｎ３１，Ｔｎ４０  ＮＭＯＳトランジスタ
ＴＷＬＬ  試験信号
【図１】
2004199834.tif 000003
【図２】
2004199834.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004199834.tif 000009
【図８】
2004199834.tif 000010
【図９】
2004199834.tif 000011
【図１０】
2004199834.tif 000012
【図１１】
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【図１２】
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