(57)【要約】【課題】  電源揺動法を用いて駆動している半導体回路装置において，低電圧で駆動している外部コントローラの信号を直接に入力できる回路を構成することで、低消費電力化を行う。【解決手段】  外部コントローラからの信号と同一の電位で動作する回路１，２と、電位が時間に対して変化し内部のグランドに対して外部コントローラからの信号と同一の電位差に変換する電圧変換回路４を有し、セレクタ回路５が、外部コントローラからの信号１０５と同一の電位で動作する回路と電圧変換回路４の出力の信号１０６とを、内部のグランド電位と外部システムのグランド電位との電位差によって切り替えて出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
システムグランドに対して高電位側に所定の電位差を有する直流電圧源と前記システムグランドに対して電位が時間的に変化する電源を入力して出力素子を駆動する半導体回路装置において、
前記システムグランドと前記直流電圧源の間を振幅とする入力信号を、前記システムグランドに対して電位が時間的に変化するよう制御される内部グランドと、
前記内部グランドの変化に対応して変化し前記内部グランドが一定電位となるときに高電位側に前記所定の電位差を有するよう制御される内部電源間を振幅とする変換信号に変換して出力する電圧変換回路と、
前記入力信号と前記変換信号とを前記内部グランドの電位に応じて選択して出力するセレクタ回路と
を備えた半導体回路装置。
【請求項２】
前記内部グランドは、前記システムグランドと実質的に同一となる第一の電位と、前記第一の電位よりも低電位側に前記出力素子を駆動できる電位差を有する第二の電位とに交互になるよう制御されることを特徴とする
請求項１に記載の半導体回路装置。
【請求項３】
前記第一の電位が０ボルトであり、前記第二の電位が−４０ボルトであり、前記所定の電位差が５．５ボルト未満であることを特徴とする
請求項２に記載の半導体回路装置。
【請求項４】
前記セレクタ回路は、
前記内部グランドが前記システムグランドと実質的に同一となるとき、前記入力信号を出力信号として選択し、前記内部グランドが前記システムグランドよりも低電位側に前記出力素子を駆動できる電位差を有する電位であるとき、前記変換信号を出力信号として選択することを特徴とする
請求項１に記載の半導体回路装置。
【請求項５】
前記セレクタ回路に入力される第一の入力信号と、前記電圧変換回路に入力される第二の入力信号を生成するよう配置され、制御信号の入力に応じて前記第一の入力信号または前記第二の入力信号のいずれか一方が、前記システムグランドまたは前記直流電圧源の電位に固定されるよう出力する論理回路をさらに備えたことを特徴とする
請求項１に記載の半導体回路装置。
【請求項６】
前記制御信号は、前記内部グランドの電位に対応して前記内部グランドが前記システムグランドと実質的に同一となるとき、前記第二の入力信号を前記システムグランドまたは前記直流電圧源の電位に固定し、前記内部グランドが前記システムグランドよりも低電位側に前記出力素子を駆動できる電位差を有する電位であるとき、前記第一の入力信号を前記システムグランドまたは前記直流電圧源の電位に固定するよう制御されることを特徴とする
請求項５に記載の半導体回路装置。
【請求項７】
前記電圧変換回路は、
前記システムグランドと前記直流電圧源の間を振幅とする入力信号を、前記内部グランドと前記直流電圧源の間を振幅とする信号に変換する第１のレベルシフタと、
前記内部グランドと前記直流電圧源の間を振幅とする前記信号を前記内部グランドと前記内部電源間を振幅とする信号に変換する第２のレベルシフタと
を備え、前記第２のレベルシフタは、前記第２のレベルシフタを構成するＮＭＯＳトランジスタのソースと前記内部グランドとの間に設けられ、ゲートが前記システムグランドに接続されている貫通電流防止用ＮＭＯＳトランジスタを有していることを特徴とする
請求項１に記載の半導体回路装置。
【請求項８】
前記セレクタ回路は、
ゲートが前記システムグランドの反転信号に接続され、ソースが前記入力信号に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記システムグランドに接続され、ソースが前記変換信号に接続された第２のＮＭＯＳトランジスタと
を備え、前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとが互いに接続されたノードから出力信号を取り出す
請求項１に記載の半導体回路装置。
【請求項９】
前記反転信号は、高電位電源と前記内部グランドとの間に設けられ、入力が前記システムグランドであるインバータの出力として供給されていることを特徴とする
請求項８に記載の半導体回路装置。
【請求項１０】
前記内部グランドの変化に対応して変化する前記高電位電源は、
前記内部グランドが前記システムグランドよりも低電位側に前記出力素子を駆動できる第二の電位となるときには前記システムグランドと実質的に同一となる前記第一の電位となるよう制御され、
前記内部グランドが前記システムグランドと実質的に同一となる第一の電位であるときには前記システムグランドに対して前記第１のＮＭＯＳトランジスタが前記入力信号をソースからドレインに出力できる第三の電位となるよう制御されるよう構成した
請求項９に記載の半導体回路装置。
【請求項１１】
前記第一の電位が０ボルトであり、前記第二の電位が−４０ボルトであり、前記第三の電位が＋４０ボルトであり、前記所定の電位差が５．５ボルト未満であることを特徴とする
請求項１０に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路装置の中でも、この半導体回路装置に接続される外部システムのシステムグランドに対して、基準電位が時間に対して変化して駆動する半導体回路装置に関する。
【背景技術】
【０００２】
近年、情報化社会の進展に伴って液晶表示装置は、携帯端末、ＯＡ、テレビジョン受像機をはじめ、より幅広い分野で用いられている。特に、小型携帯機器では他の表示装置の追随を許さないほど広く利用されてきている。
【０００３】
このような分野では、特に携帯性が重要であることから、小型化及び低消費電力化が求められる。また視認性からより大画面のパネルを要望されてきている。反面、マトリックス型液晶パネルにおいては、大画面になるに従い液晶表示パネルを駆動する走査電極駆動装置の電圧が上昇し消費電力が上昇してきている。
【０００４】
このような低消費電力化への対応のひとつとして、走査電極駆動装置の耐圧を低くする方法がある。その手法として（特許文献１）に示す電源揺動法を用いた駆動法及び駆動回路が挙げられる。
【０００５】
図５と図６を用いて（特許文献１）の図１２に開示された電源揺動法における駆動回路について説明する。
図５は従来技術による電圧変換回路を示し、ＰＭＯＳトランジスタ５１５，５１６と、ＮＭＯＳトランジスタ５１７，５１８，５１９，５２０とで構成されている。
【０００６】
ＰＭＯＳトランジスタ５１５は、ゲートが信号入力手段５３０に接続され、ソースとバックゲートが低圧の直流電源の“Ｈ”レベルの電位ＶＤＤに接続されている。ＶＤＤは外部システムの入力信号の“Ｈ”レベル電位である。
【０００７】
ＰＭＯＳトランジスタ５１６は、ゲートが低圧の直流電源の“Ｌ”レベル電位ＶＳＳに接続され、ソースが信号入力手段５３０に接続され、バックゲートが電位ＶＤＤに接続されている。ＶＳＳは外部システムでのグランド電位である。
【０００８】
なお、以上の説明において“Ｈ”レベルとあるのはハイレベル、即ち、ある信号における高電位側を意味するものであり、“Ｌ”レベルとあるのはローレベル、即ち、ある信号における低電位側を意味するものとし、これは以降の説明においても同様とする。
【０００９】
ＮＭＯＳトランジスタ５１７は、ゲートが電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタ５１６のドレインに接続され、バックゲートが内部回路のＶＬに接続されている。この電位ＶＬは回路内部でのグランド電位である。
【００１０】
ＮＭＯＳトランジスタ５１８は、ゲートが電位ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタ５１５のドレインと接続され、バックゲートがグランド電位ＶＬに接続されている。
【００１１】
ＮＭＯＳトランジスタ５１９は、ゲートがＰＭＯＳトランジスタ５１６のドレインと接続され、ドレインがＮＭＯＳトランジスタ５１８のソースと接続され、ソースとバックゲートがグランド電位ＶＬに接続されている。
【００１２】
ＮＭＯＳトランジスタ５２０は、ゲートがＰＭＯＳトランジスタ５１５のドレインと接続され、ドレインがＮＭＯＳトランジスタ５１７のソースと接続され、ソースとバックゲートがグランド電位ＶＬに接続されている。
【００１３】
次に、図５の回路の動作を説明する。
外部システムからの入力信号である信号入力手段５３０として、外部システムの“Ｈ”レベルであるＶＤＤの電位と外部システムの“Ｌ”レベルであるＶＳＳとの間を振幅とする信号（ＶＤＤ−ＶＳＳ）が入力された場合について説明する。
【００１４】
先ず、信号入力手段５３０の入力電位がＶＤＤのときには、ＰＭＯＳトランジスタ５１５はオフし、ＰＭＯＳトランジスタ５１６はオンとなる。すると、ＮＭＯＳトランジスタ５１９のゲートにＶＤＤが印加され、ＮＭＯＳトランジスタ５１９はオンとなる。
【００１５】
一方、ＮＭＯＳトランジスタ５１７のゲートにはＶＤＤが印加されており、ある抵抗分を有してＮＭＯＳトランジスタ５１７がオンになっている。このＮＭＯＳトランジスタ５１７はＰＭＯＳトランジスタ５１６とＮＭＯＳトランジスタ５２０のオン−オフ切り替わりにおける貫通電流を抑制する作用を有する。
【００１６】
さらに、ＮＭＯＳトランジスタ５２０のゲート電位は略グランド電位ＶＬなる低電位となるためＮＭＯＳトランジスタ５２０はオフとなる。この結果、信号５４０は低電位となる。
【００１７】
次に、入力手段５３０の入力電位がＶＳＳのときの動作について説明する。
入力手段５３０にＶＳＳ（低電位）が入力されると、ＰＭＯＳトランジスタ５１５はオンし、ＰＭＯＳトランジスタ５１６はオフとなる。すると、ＮＭＯＳトランジスタ５２０のゲートにＶＤＤが印加され、ＮＭＯＳトランジスタ５２０はオンとなる。一方、ＮＭＯＳトランジスタ５１８のゲートにはＶＤＤが印加されており、ある抵抗分を有してＮＭＯＳトランジスタ５１８がオンになっている。このＮＭＯＳトランジスタ５１８はＰＭＯＳトランジスタ５１５とＮＭＯＳトランジスタ５１９のオン―オフ切り替わりに於ける貫通電流を抑制する作用を有する。さらに、ＮＭＯＳ５１９トランジスタのゲート電位は略グランド電位ＶＬなる低電位となるためＮＭＯＳトランジスタ５１９はオフとなる。この結果、信号５４０は高電位となる。よって、ＶＤＤとＶＳＳの間を振幅とする信号（ＶＤＤ−ＶＳＳ）から、ＶＤＤとＶＬの間を振幅とする信号（ＶＤＤ−ＶＬ）への変換が可能となる。また、ＮＭＯＳトランジスタ５１７とＮＭＯＳトランジスタ５１８のオン抵抗によりＰＭＯＳトランジスタ５１５とＮＭＯＳトランジスタ５１９、またＰＭＯＳトランジスタ５１６とＮＭＯＳトランジスタ５２０のオン−オフ切り替わりに於ける貫通電流を抑制し、消費電流を少なくしトランジスタの発熱による破壊を防いでいる。
【００１８】
図６は従来技術における電源揺動法の電位に対する入力信号の電位レベルの例を示す。
図６において、外部システムの入力信号の“Ｈ”レベル電位ＶＤＤと、外部システムの入力信号の“Ｌ”レベル電位、つまり、外部システムでのグランド電位ＶＳＳと、回路内部でのグランド電位ＶＬの他、ＶＨは回路内部での高耐圧の揺動高電源であり、ＶＣＣは回路内部での低耐圧の電源電位である。
【００１９】
なお、図示はしないが（特許文献１）の図１，図４から明らかなように、図５の信号５４０はＶＤＤとＶＬの間を振幅とする信号（ＶＤＤ−ＶＬ）から、ＶＣＣとＶＬの間を振幅とする信号（ＶＣＣ−ＶＬ）として電圧変換されて内部回路で使用され、さらに外部出力する段階でＶＨとＶＬの間を振幅とする信号（ＶＨ−ＶＬ）に電圧変換されて使用されることは当業者に良く知られているところである。
【００２０】
この図６において、電位ＶＨが“Ｌ”レベルの時には、
ＶＨ ＞ ＶＤＤ ＞ ＶＳＳ ＞ ＶＣＣ ＞ ＶＬの関係を有している。一方、電位ＶＨが“Ｈ”レベルの時には、
ＶＨ ＞ ＶＣＣ ＞ ＶＤＤ ＞ ＶＳＳ ＞ ＶＬの関係を有している。上記、不等号による関係式は、必ずしも満たさなくても良く、好ましくは、このようにするのがよい。図６に対する実際の実施例における電位関係は下記のようになっている。
【００２１】
ａ．（ＶＨが、“Ｌ”の時）
ＶＨ、ＶＤＤ ＞ ＶＳＳ ＞ ＶＣＣ ＞ ＶＬ
ｂ．（ＶＨが、“Ｈ”の時）
ＶＨ ＞ ＶＣＣ、ＶＤＤ ＞ ＶＳＳ ＞ ＶＬ
図６のように、電位ＶＨが“Ｈ”レベルとなるとき、同時に、ＶＣＣとＶＬ も“Ｈ”レベルになる。即ち、電位ＶＨが“Ｈ”レベルの時の、電位ＶＨと電位ＶＬの電位差と、電位ＶＨが“Ｌ”レベルの時の電位ＶＨと電位ＶＬの電位差は略同じである。
【００２２】
このように電位ＶＨあるいは電位ＶＬのそれ自体は変化しているが、電位ＶＨと電位ＶＬの電位差は一定である。このように電源を構成しているため揺動電源と称されている。
【特許文献１】特開２００１−２８２２０８公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、図５に示すような電圧変換回路では、外部システムで使用する電源の電位ＶＤＤと回路内部で使用するグランド電位ＶＬとの電位差が大きくなるとＮＭＯＳトランジスタ５１７，５１８，５１９，５２０には高耐圧の特性を有するトランジスタが必要となり、信号５４０，５４５に電圧を出力させるには、高耐圧の特性を有するトランジスタのスレッショルドレベル以上の電位差を有する入力信号が必要となるため、外部システムで使用する電源の電位ＶＤＤと外部システムのグランド電位ＶＳＳの電位差をある程度大きくする必要がある。
【００２４】
このような構成では、近年、低電圧化が進む外部システムのコントロール回路からの低電圧で入力される信号を直接に半導体装置に入力して直接に駆動させることが難しく、外部システムから入力される信号のための電圧変換回路が別途に必要になってしまう。
【００２５】
例えば、外部システムから入力される信号の“Ｈ”レベルと“Ｌ”レベルとの電位差については大きくても５．５ボルト程度であり、低消費電力化を図るためにさらなる低電圧化が進んでいる。
【００２６】
これに対して、先に説明したような高耐圧の特性を有するトランジスタのスレッショルドレベルは非常に大きく、５ボルトを超えるようなものもあり、このような場合には従来の電源揺動法を用いた液晶駆動装置のシステムが成立しなくなる。
【００２７】
また、外部システムから入力される信号数が多くなればなるほど、電位を変換する回路が大きくなりシステムとしての小型化が難しくなる。また回路を別途に設ける必要があるため低電圧化、低消費電力化、小型化に対して不向きである。
【００２８】
しかし、現状の電源揺動法を用いた通常の電圧変換回路の構成では、電位ＶＤＤと電位ＶＬとの電位差が大きい時、低電圧で入力される外部システムのコントロール信号を半導体装置に直接に入力して駆動することは非常に困難である。
【００２９】
本発明は、電源揺動法を用いながら、低電圧で入力される入力信号を外付け回路でレベルシフトすることなく、低電圧で入力される外部システムの入力信号レベルを直接に入力できる半導体回路装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記の課題を解決するために、本発明の半導体回路装置は、システムグランドに対して高電位側に所定の電位差を有する直流電圧源と前記システムグランドに対して電位が時間的に変化する電源を入力して出力素子を駆動する半導体回路装置において、前記システムグランドと前記直流電圧源の間を振幅とする入力信号を、前記システムグランドに対して電位が時間的に変化するよう制御される内部グランドと、前記内部グランドの変化に対応して変化し前記内部グランドが一定電位となるときに高電位側に前記所定の電位差を有するよう制御される内部電源間を振幅とする変換信号に変換して出力する電圧変換回路と、前記入力信号と前記変換信号とを前記内部グランドの電位に応じて選択して出力するセレクタ回路とを備えている。
【００３１】
この構成によると、入力信号のハイレベルとローレベルが低電位である場合でも、外部で追加のレベルシフトすることなく、揺動電源法を用いて駆動している半導体装置に入力できる。また、外部システムの電源を低電圧源で駆動することが可能なため低消費電力化を図ることができる。
【００３２】
また、本発明の半導体回路装置において、前記内部グランドは、前記システムグランドと実質的に同一となる第一の電位と、前記第一の電位よりも低電位側に前記出力素子を駆動できる電位差を有する第二の電位とに交互になるよう制御されることが好ましい。
【００３３】
また、前記第一の電位が０ボルトであり、前記第二の電位が−４０ボルトであり、前記所定の電位差が５．５ボルト未満であることが好ましい。
この構成によると、一般的に交流駆動を行う表示装置の信号電極駆動装置及び走査電極駆動装置に使用することが可能となる。
【００３４】
また、本発明の半導体回路装置において、前記セレクタ回路は、前記内部グランドが前記システムグランドと実質的に同一となるとき、前記入力信号を出力信号として選択し、前記内部グランドが前記システムグランドよりも低電位側に前記出力素子を駆動できる電位差を有する電位であるとき、前記変換信号を出力信号として選択することが好ましい。
【００３５】
また、本発明の半導体回路装置において、前記セレクタ回路に入力される第一の入力信号と、前記電圧変換回路に入力される第二の入力信号を生成するよう配置され、制御信号の入力に応じて前記第一の入力信号または前記第二の入力信号のいずれか一方が、前記システムグランドまたは前記直流電圧源の電位に固定されるよう出力する論理回路をさらに備えるようにしても良い。
【００３６】
さらに、前記制御信号は、前記内部グランドの電位に対応して前記内部グランドが前記システムグランドと実質的に同一となるとき、前記第二の入力信号を前記システムグランドまたは前記直流電圧源の電位に固定し、前記内部グランドが前記システムグランドよりも低電位側に前記出力素子を駆動できる電位差を有する電位であるとき、前記第一の入力信号を前記システムグランドまたは前記直流電圧源の電位に固定するよう制御されることが好ましい。
【００３７】
この構成によると、セレクタ回路で選択されない側の信号のスイッチング動作を低減することが可能となる。
また、本発明の半導体回路装置において、前記電圧変換回路は、前記システムグランドと前記直流電圧源の間を振幅とする入力信号を、前記内部グランドと前記直流電圧源の間を振幅とする信号に変換する第１のレベルシフタと、前記内部グランドと前記直流電圧源の間を振幅とする前記信号を前記内部グランドと前記内部電源の間を振幅とする信号に変換する第２のレベルシフタとを備え、前記第２のレベルシフタは、前記第２のレベルシフタを構成するＮＭＯＳトランジスタのソースと前記内部グランドとの間に設けられ、ゲートが前記システムグランドに接続されている貫通電流防止用ＮＭＯＳトランジスタを有していることが好ましい。
【００３８】
さらに、前記セレクタ回路は、ゲートが前記システムグランドの反転信号に接続され、ソースが前記入力信号に接続された第１のＮＭＯＳトランジスタと、ゲートが前記システムグランドに接続され、ソースが前記変換信号に接続された第２のＮＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとが互いに接続されたノードから出力信号を取り出すことを特徴とする。
【００３９】
また、前記反転信号は、高電位電源と前記内部グランドとの間に設けられ、入力が前記システムグランドであるインバータの出力として供給されていることを特徴とする。
さらに、前記内部グランドの変化に対応して変化する前記高電位電源は、前記内部グランドが前記システムグランドよりも低電位側に前記出力素子を駆動できる第二の電位となるときには前記システムグランドと実質的に同一となる前記第一の電位となるよう制御され、前記内部グランドが前記システムグランドと実質的に同一となる第一の電位であるときには前記システムグランドに対して前記第１のＮＭＯＳトランジスタが前記入力信号をソースからドレインに出力できる第三の電位となるよう制御されるよう構成したことを特徴とする。
【００４０】
またこのとき、前記第一の電位が０ボルトであり、前記第二の電位が−４０ボルトであり、前記第三の電位が＋４０ボルトであり、前記所定の電位差が５．５ボルト未満であることを特徴とする。
【発明の効果】
【００４１】
本発明の半導体回路装置によれば、入力信号のハイレベルとローレベルが低電位である場合でも、外部に追加のレベルシフト回路を設けることなく、揺動電源法を用いて駆動している半導体装置に直接に入力できる。また、外部システムの電源を低電圧源で駆動することが可能なため低消費電力化を図ることができる。
【００４２】
また通常、低電圧で駆動する回路と電圧変換をして使用する回路を各々の電圧のレベルにあわせて別々に駆動することで、使用するプロセスの耐圧を下げる事が可能となり、チップ面積を縮小することにも効果がある。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の半導体回路装置を図１〜図４に示す実施の形態に基づいて説明する。
図１は本発明の半導体回路装置のシステム図を示す。
１はこの半導体回路装置に接続される外部システムと同一の電位差で動作する低耐圧のＮＡＮＤ回路である。２は外部システムと同一の電位差で動作する低耐圧のＮＯＲ回路である。１０１は外部システムと同一の電位で動作する入力信号である。１０２は電位ＶＬが揺動した状態に応じて動作させる回路を決定する制御信号である。
【００４４】
３は外部システムと同一の電位差で動作する低耐圧のバッファ回路である。入力信号１０１と制御信号１０２はＮＡＮＤ回路１とＮＯＲ回路２の入力に接続され、ＮＡＮＤ回路１の出力の信号１０３はバッファ回路３の入力に接続されている。
【００４５】
４は電圧変換回路で、外部システムと同一の電位差で動作する信号を揺動した電圧を基準に、ＮＯＲ回路２の出力の信号１０４を入力信号として、低耐圧の回路で動作する信号に変換する。
【００４６】
５はセレクタ回路で、外部システムと同一の電位差で動作する回路と、外部システムと同一の電位差で動作する信号を揺動した電圧を基準に低耐圧の回路で動作する信号に変換する回路の信号とを切り替える。具体的には、バッファ回路３の出力の信号１０５と電圧変換回路４の出力の信号１０６との一方を選択して信号１０７を出力する。
【００４７】
図１の回路の動作を説明する。
まず、制御信号１０２のレベルが“Ｈ”レベルであり、半導体回路装置のグランド電位（内部グランド）である電位ＶＬとシステムグランドＶＳＳとの電位差が低電位である場合の動作について説明する。
【００４８】
制御信号１０２のレベルが“Ｈ”レベルの時、ＮＯＲ回路２の出力は常に“Ｌ”レベルに固定される。このとき、電圧変換回路４の出力は電位ＶＬに固定されてセレクタ回路５に入力され、ＮＡＮＤ回路１の出力には入力信号１０１が反転して出力され、バッファ回路３でバッファリングされ、セレクタ回路５を通って信号１０７が出力される。
【００４９】
次に、制御信号１０２のレベルが“Ｌ”レベルの時、電位ＶＬとシステムグランドＶＳＳとの電位差が高電位である場合の動作について説明する。
制御信号１０２のレベルが“Ｌ”レベルの時には、ＮＡＮＤ回路１の出力は常に“Ｈ”レベルに固定され、バッファ回路３でバッファリングされ、セレクタ回路５に入力され、ＮＯＲ回路２の出力には入力信号１０１の入力信号が反転して出力され、電圧変換回路４でＶＣＣとＶＬの間を振幅とする信号（ＶＣＣ−ＶＬ）に電圧変換され、セレクタ回路５を介して信号１０７が出力される。
【００５０】
電圧変換回路４は図２に示すように構成されている。
外部コントローラと同一の電位ＶＤＤの直流電源は、ＰＭＯＳトランジスタ１０，１１，１２，１３，１４のソース及びバックゲートに接続されている。ここでトランジスタ１０，１１は低耐圧のトランジスタ、トランジスタ１２，１３，１４は高耐圧のトランジスタが使用されている。
【００５１】
外部システムグランドＶＳＳは、ＮＭＯＳトランジスタ１８，１９のソース及びバックゲートに接続されている。また、外部システムグランドＶＳＳは、ＮＭＯＳトランジスタ２６，２７，２８，２９のゲートに接続されている。
【００５２】
半導体回路装置のグランドである電位ＶＬは、ＮＭＯＳトランジスタ２０，２１，２２，２６，２７，２８，２９のソースとバックゲートに接続されている。また、電位ＶＬはＮＭＯＳトランジスタ２２，２３，２４，２５のバックゲートに接続されている。ここでトランジスタ１８，１９，２５は低耐圧のトランジスタ、トランジスタ２０，２１，２２，２３，２４，２７，２８，２９は高耐圧のトランジスタが使用されている。
【００５３】
半導体内部での低耐圧の電源電位ＶＣＣは、ＰＭＯＳトランジスタ１５，１６，１７の各ソース及び各バックゲートに接続されている。電圧変換回路４への入力信号としての信号１０４は、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１８のゲートに接続されている。ここでトランジスタ１５，１６，１７は低耐圧のトランジスタ、トランジスタ１２，１３，１４は高耐圧のトランジスタが使用されている。
【００５４】
ＰＭＯＳトランジスタ１０のドレインとＮＭＯＳトランジスタ１８のドレインとは、ＰＭＯＳトランジスタ１１，１３のゲートとＮＭＯＳトランジスタ１９のゲートに接続されている。
【００５５】
ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１９のドレインとは、ＰＭＯＳトランジスタ１２のゲートに接続されている。
ＰＭＯＳトランジスタ１２のドレインとＮＭＯＳトランジスタ２０のドレインとは、ＮＭＯＳトランジスタ２１のゲートに接続されている。
【００５６】
ＰＭＯＳトランジスタ１３のドレインとＮＭＯＳトランジスタ２１のドレインとは、ＮＭＯＳトランジスタ２０のゲートとＮＭＯＳトランジスタ２４のゲートとに接続されると共に、ＰＭＯＳトランジスタ１４のゲートとＮＭＯＳトランジスタ２２のゲートとに接続されている。
【００５７】
ＰＭＯＳトランジスタ１４のドレインとＮＭＯＳトランジスタ２２のドレイン及びＮＭＯＳトランジスタ２３のゲートとは、互いに接続されている。ＰＭＯＳトランジスタ１５のドレインとＮＭＯＳトランジスタ２３のドレインとＰＭＯＳトランジスタ１６のゲートとは、互いに接続されている。
【００５８】
ＰＭＯＳトランジスタ１６のドレインとＮＭＯＳトランジスタ２４のドレインとは、ＰＭＯＳトランジスタ１５のゲートとＰＭＯＳトランジスタ１７のゲートおよびＮＭＯＳトランジスタ２５のゲートに接続されている。
【００５９】
ＮＭＯＳトランジスタ２２のソースとＮＭＯＳトランジスタ２６のドレインとが接続されている。ＮＭＯＳトランジスタ２３のソースとＮＭＯＳトランジスタ２７のドレインとが接続されている。ＮＭＯＳトランジスタ２４のソースとＮＭＯＳトランジスタ２８のドレインとが接続されている。ＮＭＯＳトランジスタ２５のソースとＮＭＯＳトランジスタ２９のドレインとが接続されている。
【００６０】
ＰＭＯＳトランジスタ１７のドレインとＮＭＯＳトランジスタ２５のドレインとを接続して電圧変換回路４の出力である信号１０６を得ている。このように接続して、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１８とでインバータを構成し、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１９でインバータを構成し、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ２２，２６でインバータを構成し、ＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ２５，２９でインバータを構成している。
【００６１】
また、ＰＭＯＳトランジスタ１２，１３とＮＭＯＳトランジスタ２０，２１とでＶＤＤとＶＳＳの間を振幅とする信号（ＶＤＤ−ＶＳＳ）をＶＤＤとＶＬの間を振幅とする信号（ＶＤＤ−ＶＬ）に変換する第１のレベルシフタを構成している。ＰＭＯＳトランジスタ１５，１６とＮＭＯＳトランジスタ２３，２４，２７，２８とでＶＤＤとＶＬの間を振幅とする信号（ＶＤＤ−ＶＬ）をＶＣＣとＶＬの間を振幅とする信号（ＶＣＣ−ＶＬ）に変換する第２のレベルシフタを構成している。
【００６２】
ここで、図２の電圧変換回路４の動作を説明する。
以下では、外部システムからの入力信号が電位ＶＤＤと、外部システムグランドＶＳＳを有するパルス信号よりなり、このパルス信号が信号１０４として電圧変換回路４の入力に印加されていることを前提とする。
【００６３】
まず、半導体回路装置のグランドである電位ＶＬが外部システムグランドＶＳＳに対して低電位の場合（ ＶＬ ＜ ＶＳＳ ）の動作について説明する。
ＮＭＯＳトランジスタ２６，２７，２８，２９は、 ＶＬ ＞ ＶＳＳ の場合にオンして電位ＶＬを各々のドレインに出力するのに対し、 ＶＬ ＜ ＶＳＳ の場合にはオフして、貫通電流を流さないようにする。
【００６４】
電圧変換回路４への入力信号としての信号１０４が電位ＶＤＤになると、ＰＭＯＳトランジスタ１０はオフ、ＮＭＯＳトランジスタ１８はオンして、信号１１０には電位ＶＳＳが出力される。これによってＰＭＯＳトランジスタ１３がオンする。
【００６５】
信号１１０に電位ＶＳＳが出力されるとＰＭＯＳトランジスタ１１がオンし、ＮＭＯＳトランジスタ１９はオフし、信号１１１には電位ＶＤＤが出力される。これによってＰＭＯＳトランジスタ１２はオフする。
【００６６】
信号１１０に電位ＶＳＳが出力されてＰＭＯＳトランジスタ１３がオンすると、信号１１３に電位ＶＤＤが出力されＰＭＯＳトランジスタ１４はオフする。また、信号１１３に電位ＶＤＤが出力されることによって、ＮＭＯＳトランジスタ２０，２２はオンし、信号１１２，１１４に電位ＶＬが出力される。ＮＭＯＳトランジスタ２１はオフする。
【００６７】
また、信号１１３に電位ＶＤＤが出力されてＮＭＯＳトランジスタ２４がオンし、信号１１４に電位ＶＬが出力されてＮＭＯＳトランジスタ２３はオフし、信号１１５に電位ＶＣＣが出力されてＰＭＯＳトランジスタ１６がオフし、信号１１６に電位ＶＬが出力される。
【００６８】
信号１１６に電位ＶＬが出力されることによって、ＰＭＯＳトランジスタ１７はオン、ＮＭＯＳトランジスタ２５はオフし、電圧変換回路４の出力の信号１０６には電位ＶＣＣが出力される。このようにして信号１０４の電位ＶＤＤが、電位ＶＣＣに変換されて信号１０６として出力される。
【００６９】
次に、信号１０４が電位ＶＳＳのときの動作を説明する。
電圧変換回路４への入力信号としての信号１０４が電位ＶＳＳになると、ＰＭＯＳトランジスタ１０はオンし、ＮＭＯＳトランジスタ１８はオフして、信号１１０には電位ＶＤＤが出力されてＰＭＯＳトランジスタ１１，１３はオフし、ＮＭＯＳトランジスタ１９はオンし、信号１１１には電位ＶＳＳが出力されてＰＭＯＳトランジスタ１２がオンする。
【００７０】
信号１１３に電位ＶＬが出力されてＰＭＯＳトランジスタ１４はオンし、ＮＭＯＳトランジスタ２０，２２，２４はオフして信号１１２，１１４に電位ＶＤＤが出力される。
信号１１４に電位ＶＤＤが出力されることによってＮＭＯＳトランジスタ２３はオンし、信号１１５に電位ＶＬが出力され、ＰＭＯＳトランジスタ１６はオンし、信号１１６に電位ＶＣＣが出力され、ＰＭＯＳトランジスタ１５はオフし、ＰＭＯＳトランジスタ１７はオフ、ＮＭＯＳトランジスタ２５はオンし、電圧変換回路４の出力の信号１０６として電位ＶＬが出力される。このようにして信号１０４の電位ＶＳＳが、電位ＶＬに変換されて電圧変換回路４の出力の信号１０６に発生する。
【００７１】
次に、半導体回路装置のグランドである電位ＶＬが外部システムグランドＶＳＳに対してほぼ等しい場合（ ＶＬ ≒ ＶＳＳ ）の動作について説明する。
ＮＭＯＳトランジスタ２６，２７，２８，２９は、電圧変換回路４への入力信号としての信号１０４のレベルに関係なく、電位ＶＬが電位ＶＳＳに対して電位差が低電位のため常時オフ状態であることから、電圧変換回路４の出力の信号１０６はハイインピーダンスとなる。たとえ、電圧変換回路４の出力がハイインピーダンスでも後で説明するように次段のセレクタ回路５のスイッチはオフであることから問題はない。
【００７２】
以上のように電圧変換回路４を構成することによって、電位ＶＤＤの信号から電位ＶＣＣの信号へ電圧変換が可能となり、電位ＶＳＳの信号から電位ＶＬの信号へ電圧変換が可能となる。
【００７３】
図１のセレクタ回路５は図３に示すよう構成されている。
ここで、半導体回路装置の内部での高耐圧の電源である電位ＶＨは、ＰＭＯＳトランジスタ３０のソースとバックゲートに接続されている。
【００７４】
半導体回路装置のグランドである電位ＶＬは、ＮＭＯＳトランジスタ３１のソースとバックゲート及び高耐圧のＮＭＯＳトランジスタ３２，３３のバックゲートに接続されている。ここでトランジスタ３０，３１，３２，３３は高耐圧のトランジスタが使用されている。
【００７５】
外部システムのグランドであるシステムグランドの電位ＶＳＳは、ＮＭＯＳトランジスタ３１のゲートと、インバータを構成するＰＭＯＳトランジスタ３０のゲートとＮＭＯＳトランジスタ３１のゲートに接続されている。
【００７６】
ＰＭＯＳトランジスタ３０のドレインとＮＭＯＳトランジスタ３１のドレインとの接続点には、前記システムグランドＶＳＳの反転信号ＮＶＳＳは、ＮＭＯＳトランジスタ３２のゲートに接続されている。
【００７７】
このセレクタ回路５の２つの入力信号のうちのバッファ回路３の出力の信号１０５は、ＮＭＯＳトランジスタ３２のソースに接続されている。もう一方の入力信号である信号１０６は、ＮＭＯＳトランジスタ３３のソースに接続されている。このセレクタ回路５の出力の信号１０７は、高耐圧のＮＭＯＳトランジスタ３２のドレインと高耐圧のＮＭＯＳトランジスタ３３のドレインを互いに接続したポイントから取り出されている。
【００７８】
以下に、図３の回路の動作を説明する。
まず、外部システムグランドである電位ＶＳＳに対して半導体回路装置のグランドである電位ＶＬが同等の場合（ ＶＳＳ ＝ ＶＬ ）について説明する。
【００７９】
（ ＶＳＳ ＝ ＶＬ ）の時、電位ＶＳＳと半導体回路装置の内部での高耐圧の電位ＶＨとの電位差は高電圧の電位差があり、ＰＭＯＳトランジスタ３０はオンし、ＮＭＯＳトランジスタ３１，３３はオフすることで、ＮＭＯＳトランジスタ３２のゲートには電位ＶＨが出力されてＮＭＯＳトランジスタ３２はオンする。
【００８０】
ＮＭＯＳトランジスタ３２がオンするとともに、ＮＭＯＳトランジスタ３３がオフすることで、電圧変換回路４の出力の信号１０６はＮＭＯＳトランジスタ３３でストップし、バッファ回路３の出力の信号１０５が信号１０７として出力される。
【００８１】
この場合の信号１０７は、信号１０５の“Ｈ”レベルが電位ＶＤＤ、“Ｌ”レベルが電位ＶＳＳ（但しこの場合は、 ＶＳＳ ＝ ＶＬ ）の低電圧の信号である。
次に、外部システムグランドである電位ＶＳＳに対して半導体回路装置のグランドである電位ＶＬとの電位差が高電位の場合（ ＶＳＳ ＞＞ ＶＬ ）を説明する。
【００８２】
この場合、外部システムグランドである電位ＶＳＳと半導体回路装置の内部での高耐圧の電源ＶＨとの電位差は、低電圧の電位差であり、ＰＭＯＳトランジスタ３０はオフし、ＮＭＯＳトランジスタ３１，３３はオンすることで、ＮＭＯＳトランジスタ３２のゲートには電位ＶＬが出力されてＮＭＯＳトランジスタ３２はオフする。
【００８３】
ＮＭＯＳトランジスタ３２がオフするとともに、ＮＭＯＳトランジスタ３３がオンすることで、バッファ回路３の出力の信号１０５はＮＭＯＳトランジスタでストップし、電圧変換回路４の出力の信号１０６が信号１０７として出力される。
【００８４】
この場合の信号１０７は、信号１０６の“Ｈ”レベルが電位ＶＣＣ、“Ｌ”レベルが電位ＶＬの低電圧の信号である。
このように、セレクタ回路５を用いれば、制御信号を別途に設けることなく、外部システムグランドに対して変化する半導体回路装置のグランドの電位ＶＬに合わせて信号を選択することが可能であり、またセレクタ回路５のスイッチ構成をＮＭＯＳトランジスタ３２，３３のみで構成する事が可能となり小型化および低消費電力化が可能となる。
【００８５】
また、ＰＭＯＳトランジスタ３０とＮＭＯＳトランジスタ３１とで構成されるインバータ回路は、セレクタ回路５内にある必要がなく、外部で信号を作成し、ひとつのインバータで全てのセレクタ回路の制御が可能であり、半導体装置の小型化に非常に有効である。
【００８６】
なお、図４は図１，２，３で示した回路装置に入力している入力信号の電位レベルの例を示している。
電位ＶＨが“Ｈ”レベルの期間には、ＶＨ ＞ ＶＣＣ ， ＶＤＤ ＞ ＶＳＳ ，ＶＬの関係を有している。
【００８７】
一方、電位ＶＨが“Ｌ”レベルの期間には、ＶＤＤ ＞ ＶＨ， ＶＳＳ ＞ ＶＣＣ ＞ ＶＬの関係を有している。上記、不等号による関係式は、必ずしも満たさなくても良い、好ましくは、このようにするのがよい。具体的な電位関係は下記のように設定する。
【００８８】
電位ＶＨが“Ｈ”レベルの期間
ＶＨ ＞ （ ＶＣＣ ＝ ＶＤＤ ） ＞ （ ＶＳＳ ＝ ＶＬ ）
電位ＶＨが“Ｌ”レベルの期間
ＶＤＤ ＞ （ ＶＨ ＝ ＶＳＳ ） ＞ ＶＣＣ ＞ ＶＬ
更に具体的には、電位ＶＨが“Ｈ”レベルの期間の各電位は、電位ＶＤＤ ＝ ３．０ボルト，電位ＶＳＳ ＝ ０．０ボルト，電位ＶＨ ＝ ＋４０ボルト，電位ＶＬ ＝ ０．０ボルト，電位ＶＣＣ ＝ ３．０ボルトであって、電位ＶＨが“Ｌ”レベルの期間の各電位は、電位ＶＤＤ ＝ ３．０ボルト，電位ＶＳＳ ＝ ０．０ボルト，電位ＶＨ ＝ ０．０ボルト，電位ＶＬ ＝ −４０．０ボルト，電位ＶＣＣ ＝ −３７．０ボルトである。
【００８９】
但し、必ずしもこの実施例の数値に限定されるものではなく、電位ＶＨとして入力している電圧は内部回路の揺動高電位ＶＨと同じである必要は無い。ただ、一般的に電圧は共通化するほうが、回路規模が小さくなるから上記の実施の形態においては電位ＶＨを共通に使用している。実際には例えば、電位ＶＨが“Ｈ”レベルの期間の揺動高電源の電位ＶＨは、（ＶＨ ≒ ＶＳＳ ＝ ０．０ボルト）に対してＮＭＯＳトランジスタ３２がオンするのに十分な電位であれば良いし、電位ＶＨが“Ｌ”レベルの期間の揺動高電源ＶＨの電位は、システムグランドＶＳＳに対してＰＭＯＳトランジスタ３０がオフするのであれば多少の電位差がある略同一であっても良く、つまり、実質的に同一であれば良いことは言うまでもない。
【００９０】
このように電位ＶＨが“Ｈ”レベルの時の、電位ＶＨと電位ＶＬの電位差と、電位ＶＨが“Ｌ”レベルの時の電位ＶＨと電位ＶＬの電位差は同じであり、かつ、電位ＶＨが“Ｌ”レベルの時の電位ＶＤＤと電位ＶＳＳの電位差（ＶＤＤ−ＶＳＳ）と電位ＶＣＣと電位ＶＬの電位差（ＶＣＣ−ＶＬ）は同じである。このように電位ＶＨあるいは電位ＶＬ自体の電位は変化しているが、電位ＶＨと電位ＶＬの電位差は一定である。
【００９１】
ここで、上記実施例では、電位ＶＤＤと電位ＶＳＳの電位差および電位ＶＣＣと電位ＶＬの電位差は３ボルトである場合を例に挙げて説明したが、電位差が５．５ボルト未満であるようなシステムであれば、同様の効果を奏することが可能である。また、電位差が３．０ボルトよりもさらに低電圧である場合にも、本発明の半導体回路装置は動作可能である。即ち、外部システムの高電位ＶＤＤと外部システムグランドＶＳＳが３ボルト以下の低電位差である場合に、揺動低電源ＶＬに従って、内部回路の低耐圧電源ＶＣＣを外部システムの高電位ＶＤＤと外部システムグランドＶＳＳと同じ電位差を持つように入力するようにしてやれば良い。そのようにすれば、揺動低電源である内部グランドＶＬと外部システムのグランドであるシステムグランドの電位差に従って、セレクタ回路５の出力に常に一定の電位差を有する信号１０７を出力するよう制御することが可能となる。
【００９２】
なお、上記実施の形態のＮＡＮＤ回路１はＮＯＲ回路でもよく、ＮＯＲ回路２はＮＡＮＤ回路でもよく、入力される制御信号の極性（正論理／負論理）で決定すればよい。
また、ＮＡＮＤ回路１はＯＲ回路でもよく、ＮＯＲ回路２はＡＮＤ回路でもよく、この時は論理の整合性を合わせるために、前段もしくは後段にインバータを挿入すればよい。
【００９３】
また、この各実施の形態の半導体回路装置は、複数の信号電極を駆動する信号電極駆動装置と複数の走査電極を駆動する走査電極駆動装置との電極がマトリックス状に配置された交流駆動を行う表示装置の信号電極駆動装置及び走査電極駆動装置に使用することができる。特に交流駆動を行うパッシブ型の液晶表示パネル装置の走査電極駆動装置からの出力電圧は、交流駆動時にはシステムグランドＶＳＳに対して電位ＶＨ（上記の実施の形態では＋４０ボルト）と電位ＶＬ（上記の実施の形態では−４０ボルト）が交互に出力されており、この半導体回路装置を使用することで、走査電極駆動装置の使用耐圧電圧を半分にすることができる。さらに、コントロール信号から低電圧で入力される信号を直接半導体に入力して駆動できるため、コントロール信号から入力される信号のための電圧変換回路が不要となり、小チップ化が可能である。
【産業上の利用可能性】
【００９４】
本発明の半導体回路装置によれば、入力信号のハイレベルとローレベルが低電位である場合でも、外部に追加のレベルシフト回路を設けることなく、揺動電源法を用いて駆動している半導体装置に直接に入力することが可能であり、システムグランドに対して、基準電位が時間に対して変化して駆動する半導体回路装置に有用である。
【図面の簡単な説明】
【００９５】
【図１】本発明の半導体回路装置の構成図
【図２】同実施の形態の電圧変換回路の構成図
【図３】同実施の形態のセレクタ回路の構成図
【図４】同実施の形態の電源電位を示す図
【図５】従来技術における電圧変換回路を示す図
【図６】従来技術における電源揺動法の電源電位を示す図
【符号の説明】
【００９６】
１  ＮＯＲ回路
２  ＮＡＮＤ回路
３  バッファ回路
４  電圧変換回路
５  セレクタ回路
１０，１１，１５，１６，１７  低耐圧のＰＭＯＳトランジスタ
１２，１３，１４，３０  高耐圧のＰＭＯＳトランジスタ
１８，１９，２５  低耐圧のＮＭＯＳトランジスタ
２０，２１，２２，２３，２４，２７，２８，２９，３１，３２，３３  高耐圧のＮＭＯＳトランジスタ
ＶＤＤ  外部システムの入力信号の“Ｈ”レベル電位
ＶＳＳ  外部システムの入力信号の“Ｌ”レベル電位（外部システムのグランド電位）
ＶＨ  半導体回路装置の内部での高耐圧の電源電位
ＶＬ  半導体回路装置の内部でのグランド電位
ＶＣＣ  半導体回路装置の内部での低耐圧の電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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