(57)【要約】【課題】耐電圧特性を向上するようにしたＭＯＳＦＥＴを提供する。【解決手段】半導体基板に形成されたＭＯＳＦＥＴのゲート酸化膜の外周に乗り上げるとともに、このゲート酸化膜の外側の半導体基板面を覆う酸素ドープ半絶縁膜と、ゲート酸化膜の外周に乗り上げた部分を含む酸素ドープ半絶縁膜の上を覆う絶縁膜と、この絶縁膜の上に形成されＭＯＳＦＥＴのゲートに電圧を印加するメタル配線とを備えたＭＯＳＦＥＴであって、酸素ドープ半絶縁膜は、メタル配線の直下に位置する酸素ドープ半絶縁膜がゲート酸化膜から離隔するように形成され、離隔部分は絶縁膜により半導体基板面が覆われるようにする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＯＳＦＥＴのゲート酸化膜の外周に乗り上げるとともにこのゲート酸化膜の外側の半導体基板面を覆う酸素ドープ半絶縁膜と、ゲート酸化膜の外周に乗り上げた部分を含む酸素ドープ半絶縁膜の上を覆う絶縁膜と、この絶縁膜の上に形成されＭＯＳＦＥＴのゲートに電圧を印加するメタル配線とを備えたＭＯＳＦＥＴであって、
酸素ドープ半絶縁膜は、メタル配線の直下ではゲート酸化膜から離隔するように形成され、離隔部分の半導体基板面は絶縁膜により覆われてなることを特徴とするＭＯＳＦＥＴ。
【請求項２】
絶縁膜は、ノンドープＣＶＤシリコン酸化膜を含むことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
離隔部分におけるゲート酸化膜と酸素ドープ半絶縁膜との離隔距離（Ｌ）は５μｍ以上であってゲート酸化膜端からＭＯＳＦＥＴが形成される拡散領域境界までの距離以下であることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項４】
サイリスタのゲート・カソード間に請求項１に記載のＭＯＳＦＥＴが接続されたことを特徴とするサイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高耐圧ＭＯＳＦＥＴに関し、さらに詳細にはＭＯＳゲート電極の配線部分とその直下にある絶縁膜との耐電圧特性を向上させたＭＯＳＦＥＴに関する。本発明のＭＯＳＦＥＴは、例えばゼロクロス機能を有する双方向サイリスタ（商品名トライアック）に利用される。
【０００２】
【従来の技術】
双方向サイリスタは、近赤外光により点弧される点弧用ソリッドステートリレーや点弧用フォトカプラ等の電源用の交流スイッチング素子として利用される。
この素子は、一般にはスイッチングによる発生ノイズが少ないのであるが、ＡＣ電圧が高いところでスイッチングするとノイズが発生して制御機器に悪影響を及ぼすことがあるので、ＡＣ電圧が低いゼロクロス領域で動作させるのが望ましく、そのため一般に、ゼロクロス機能のためのＭＯＳＦＥＴ（ＭＯＳ形電界効果トランジスタ）を内蔵するようにしている。
【０００３】
図５はゼロクロス機能を有するｎチャンネルＭＯＳＦＥＴを内蔵した双方向サイリスタの回路図である。一般にサイリスタはｐ型とｎ型のタイプの異なる４つの領域（ｐｎｐｎ）から形成されており、双方向サイリスタはｐｎｐｎ構造の２つのサイリスタ（右側サイリスタ部ＳＣＲ１と左側サイリスタ部ＳＣＲ２）が互いに逆方向に並列接続された構造をなしている。
【０００４】
図において右側サイリスタ部ＳＣＲ１はｐ型アノード１、ｎ型基板２、ｐ型ゲート３、ｎ型カソード４から構成され、左側サイリスタ部ＳＣＲ２はｐ型アノード５、ｎ型基板２、ｐ型ゲート６、ｎ型カソード７から構成されている。即ち、この２つのサイリスタはｎ型基板２を共有している。
【０００５】
ｎ型基板２には２つのｎ＋領域８、９が形成されている。このｎ＋領域８、９にはそれぞれＭＯＳＦＥＴのゲート電極１０，１１が接続されている。尚、このｎ＋領域８、９はチャンネルストッパー機能も兼ねている。
右側ＭＯＳＦＥＴのソース１２は、右側サイリスタ部ＳＣＲ１のｎ型カソード４に接続され、ドレイン１３はｐ型ゲート３に接続されている。ソース１２とドレイン１３の間には、ｐ型のゲート抵抗（拡散抵抗）１４が形成されている。また、ソース１２は左側サイリスタ部ＳＣＲ２のアノード５にも接続されている。
【０００６】
左側ＭＯＳＦＥＴのソース１５は、左側サイリスタ部ＳＣＲ２のｎ型カソード７に接続され、ドレイン１６はｐ型ゲート６に接続されている。ソース１５とドレイン１６の間には、ｐ型のゲート抵抗（拡散抵抗）１７が形成されている。また、ソース１５は右側サイリスタ部ＳＣＲ１のアノード１にも接続されている。
【０００７】
そして端子Ｔ１にはｐ型アノード１とｎ型カソード７とが電気的に接続され、端子Ｔ２にはｐ型アノード５とｎ型カソード４とがそれぞれ電気的に接続されている。
【０００８】
図６は、基板上に形成された上記の双方向サイリスタの概略断面構成図である。図５において説明した各部に対応する部分には同符号を付すことにより対応を付けるようにしている。ｎ型シリコン基板２にボロン等を不純物としてｐ型アノード１、５と、ｐ型ゲート３、６と、ｐ型ウェル１８と、ｐ型ゲート抵抗（拡散抵抗）１４、１７とが形成される。
ｐ型ゲート３、６内には、リン等を不純物としてｎ型カソード４、７が形成され、また、ｐ型ウェル１８内にはソース１２、１５とドレイン１３、１６とが形成される。
また、ｎ型シリコン基板２に形成するｎ＋領域８、９もリン等を不純物として形成されている。
【０００９】
そして、図６において破線で囲んだＸ部，Ｙ部がゼロクロス機能を得るためのＭＯＳＦＥＴを形成する。サイリスタのｐ型アノード１、５には、ＭＯＳＦＥＴのｐ型拡散領域が使用される。なお、ＭＯＳＦＥＴのｐ型拡散領域のうちｐウェル１８部分とｐ型アノード領域１、５とでは、不純物濃度が異ならしめてあり、濃度分布はｐ型アノード領域不純物濃度＞ｐ型ウェル領域不純物濃度の２層構造となっている。
これは、ｐ型アノード領域１、５は、サイリスタのｐ型アノードを構成すると同時に高バイアスが印加されたときのｐ型ウェル１８のガードリングも兼ねているためである。
また、ｐ型ウェル１８の不純物濃度がｐ型アノード１、５より低いのは、交流電源のゼロクロス付近でＭＯＳＦＥＴを動作させるためである。
【００１０】
ボロン等のｐ型不純物やリン等のｎ型不純物のドーピング領域を形成した後、ｎ型シリコン基板２の表面にはゲート酸化膜やパッシベーション膜としてのシリコン熱酸化膜を形成し、選択的にエッチングを行う。
さらに減圧ＣＶＤ法により酸素ドープ半絶縁膜を形成し選択的にエッチングを行う。この酸素ドープ半絶縁膜は、素子の耐圧を得るとともにリーク電流低減のために形成しているもので、高抵抗の導電性の膜である。
次に、シリコン熱酸化膜や酸素ドープ半絶縁膜の上に耐湿性を向上するためのシリコンチッ化膜（ＳｉＮ膜）を減圧ＣＶＤ法により形成し、さらにその上に絶縁性向上のためのノンドープＣＶＤシリコン酸化膜（以下ノンドープＣＶＤ膜という）を常圧ＣＶＤ法により形成して、それぞれの膜を選択的にエッチングする。
なお、図６には簡略化のため、便宜上、酸素ドープ半絶縁膜，シリコン窒化膜及びノンドープＣＶＤ膜は図示していない（後述する図３、図４において図示する）。
【００１１】
そして、最終的にそれぞれの拡散領域に開口部を設け、図５で示した回路図のようにアルミニウム等のメタルにより配線を行い、双方向サイリスタを完成する。
【００１２】
次に、上記のゼロクロス機能を有する双方向サイリスタに内蔵されているＭＯＳＦＥＴ部分の平面構造について説明する。図３に従来のＭＯＳＦＥＴの概略平面図を、また、図４に図３のＡ−Ａ’断面図を示す
図３の平面図は、図６におけるチャネルストッパ８を除くＸ部のＭＯＳＦＥＴの各部間の位置関係を示している。なお、Ｙ部のＭＯＳＦＥＴについても同様の構造を有する。
【００１３】
図３、図４において１０１はｐ型アノード５の拡散パターン（この拡散領域内にＭＯＳＦＥＴが形成される）、１０２はソース１２の拡散パターン、１０３はドレイン１３の拡散パターンを示す。以上はシリコン基板２内に形成されている。
また、１０４はｐアノード５およびソース１２とのコンタクトパターン、１０５はドレイン１３のコンタクトパターン、１０６はゲート酸化膜として機能するシリコン熱酸化膜１９のパターン（この境界線より内側に形成）、１０７は酸素ドープ半絶縁膜２０のパターン（この境界線より外側に形成）、１０８はシリコン窒化膜２１およびノンドープＣＶＤ膜２２のパターン（この境界線より外側に形成）、１０９はアノード・ソース電極（コンタクトパターン１０４に接続）、１１０はメタル配線２３で形成されるＭＯＳゲート電極（ソース１２・ドレイン１３間のシリコン熱酸化膜１０６上に積層）、１１１はドレイン電極（コンタクトパターン１０５に接続）である。以上はシリコン基板表面上に形成されている。
【００１４】
ここでは、シリコン熱酸化膜１９のパターン１０６よりも内側に酸素ドープ半絶縁膜２０のパターン１０７およびシリコン窒化膜２１とノンドープＣＶＤ膜２２のパターン１０８がくるようになっており、シリコン熱酸化膜１９の外周部分で酸素ドープ半絶縁膜２０が乗り上げるように形成されており、さらにその上を覆うようにシリコン窒化膜２１およびノンドープＣＶＤ膜２２が形成されている。
【００１５】
【発明が解決しようとする課題】
従来のＭＯＳＦＥＴでは、素子の耐圧を得るとともにリーク電流低減のために高抵抗の導電性の膜である酸素ドープ半絶縁膜２０を形成しているが、上述したようにシリコン熱酸化膜１９の全周にわたって重なるように酸素ドープ半絶縁膜２０が形成されている。
【００１６】
このため、図４に示すようにＭＯＳゲート電極１１０を形成するメタル配線２３直下においても、ゲート酸化膜として機能するシリコン熱酸化膜１９の段差を乗り上げて酸素ドープ半絶縁膜２０を形成していた。そして、さらにその上にシリコン窒化膜２１とノンドープＣＶＤ膜２２とを積層形成するが、ノンドープＣＶＤ膜２２の形成時に常圧ＣＶＤ法により膜形成を行うため、シリコン熱酸化膜１９の境界となる高段差部近傍ではノンドープＣＶＤ膜を均一の厚さに膜形成することができなかった。このため、通常よりも膜厚が薄く形成された部分を有する状態でメタル配線を行うようになっていた。
【００１７】
ノンドープＣＶＤ膜が前述した高段差部で膜厚が薄くなっている状態のため、図５、図６の端子Ｔ１、Ｔ２間にＴ１が＋、Ｔ２が−となるように高バイアスを印加したとき、ｐ型ゲート３、ｐ型アノード５、ＭＯＳゲート１０の３箇所に高バイアスが印加されるようになる。
このとき、ＭＯＳゲート電極１１０を形成するメタル配線２３とｐ型アノード５の間で高バイアスが印加されることになり、ノンドープＣＶＤ膜２２の膜厚が薄くなっている箇所（即ち高段差部）においてメタル配線２３とｐ型アノード５に接続されている酸素ドープ半絶縁膜２０との間で放電し、Ｔ１−Ｔ２間がショートする問題点があった。
【００１８】
図７にＴ１−Ｔ２間がショートした状態の等価回路図を示す。回路図中に破線２４で示す部分（ｐアノード５とゲート１０との間）で放電が生じることになる。
そこで、本発明は上記のような問題点を解決するためになされたもので、ＭＯＳゲートメタル配線と酸素ドープ半絶縁膜間の放電を防止することにより耐電圧特性を向上するようにしたＭＯＳＦＥＴを提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するためになされた本発明のＭＯＳＦＥＴは、半導体基板に形成されたＭＯＳＦＥＴのゲート酸化膜の外周に乗り上げるとともにこのゲート酸化膜の外側の半導体基板面を覆う酸素ドープ半絶縁膜と、ゲート酸化膜の外周に乗り上げた部分を含む酸素ドープ半絶縁膜の上を覆う絶縁膜と、この絶縁膜の上に形成されＭＯＳＦＥＴのゲートに電圧を印加するメタル配線とを備えたＭＯＳＦＥＴであって、酸素ドープ半絶縁膜は、メタル配線の直下に位置する酸素ドープ半絶縁膜がゲート酸化膜から離隔するように形成され、離隔部分は絶縁膜により半導体基板面が覆われるようにしている。
【００２０】
この発明によれば、酸素ドープ半絶縁膜がＭＯＳゲートメタル配線直下のゲート酸化膜の段差部分に乗り上げないように、段差部分から離隔するように形成される。酸素ドープ半絶縁膜端とゲート酸化膜端との間の距離を確保することにより、酸素ドープ半絶縁膜の上に形成される絶縁膜は、段差部分で均一の厚さに形成することができ、その結果絶縁膜における膜厚の薄い部分がなくなるので、ＭＯＳゲートメタル配線と酸素ドープ半絶縁膜間の距離を一定以上確保することができ、ＭＯＳゲートメタル配線と酸素ドープ半絶縁膜間での放電を防止することができる。
【００２１】
絶縁膜は、ノンドープＣＶＤシリコン酸化膜の単層膜又はノンドープＣＶＤシリコン酸化膜と他の絶縁材料との積層膜、例えばシリコン窒化膜とノンドープＣＶＤシリコン酸化膜との積層膜であってもよい。
【００２２】
また、離隔部分におけるゲート酸化膜と酸素ドープ半絶縁膜との離隔距離は５μｍ以上であってゲート酸化膜からＭＯＳＦＥＴが形成される拡散領域境界までの距離以下であるようにしてもよい。５μｍ以上離隔することにより放電を防止することができる。なお、離隔距離をゲート酸化膜からＭＯＳＦＥＴが形成される拡散領域境界までの距離以下にしたのは酸素ドープ半絶縁膜が拡散領域の外側に形成されると耐圧特性が得られないためである。
【００２３】
また、上記発明のＭＯＳＦＥＴをサイリスタのゲート・カソード間に接続するようにしてもよい。これにより耐圧性に優れたゼロクロス機能を有するサイリスタとすることができる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施形態の一例について図面を用いて説明する。ここで説明するＭＯＳＦＥＴの例としては、ゼロクロス機能を有する双方向サイリスタを用いる。なお、この素子において半導体基板表面上に形成される絶縁膜、酸素ドープ半絶縁膜以外の部分については基本的に従来例として説明したものと同一であるので、同一部分については同符号を付す。
また、ＭＯＳＦＥＴの等価回路についても従来例である図５と基本的に同じであり、半導体基板内の素子構造についても従来例である図６のものと同じであるのこれを参照する。
【００２５】
図５、図６に見られるように、本発明のゼロクロス機能を有する双方向サイリスタは、ｎ型シリコン基板２にｐ型アノード１、５と、ｐ型ゲート３、６と、ｐ型ウェル１８と、ｐ型拡散抵抗１４、１７と、ｎ型カソード４、７と、ソース１２、１５と、ドレイン１３、１６とチップ基板に形成するｎ＋領域８，９を形成する。この部分の構造は従来例と同じである。
【００２６】
図１は、本発明の一実施形態であるゼロクロス機能を有する双方向サイリスタのＭＯＳＦＥＴ部分の概略平面図であり、図２は図１の本発明のＢ−Ｂ’の断面拡大図である。
図１の概略平面図は、図６におけるチャネルストッパ８を除くＸ部のＭＯＳＦＥＴの各部間の位置関係を示している。なお、Ｙ部のＭＯＳＦＥＴについても同様の構造を有する。
【００２７】
ｎ型シリコン基板２の表面にゲート酸化膜やパッシベーション膜としてのシリコン熱酸化膜１９を形成し、選択的にエッチングを行う。本実施例のシリコン熱酸化膜１９の膜厚は１０００〜２０００ｎｍである。
次に、減圧ＣＶＤ法により酸素ドープ半絶縁膜２０を形成する。酸素ドープ半絶縁膜を形成するには、シラン（ＳｉＨ４）と亜酸化チッソ（Ｎ２Ｏ）が好適である。例えば減圧ＣＶＤ装置によりシランと亜酸化窒素を用いて６５０℃で成長を行い、Ｎ２Ｏの混合比率を変化させることにより酸素濃度を変化させて膜の抵抗値をコントロールする。通常酸素濃度は約３０％程度にすることで好適な半絶縁膜が得られる。
実施例の酸素ドープ半絶縁膜２０の膜厚は１５０〜５００ｎｍである。この状態までは従来構造と同じである。
【００２８】
次に、酸素ドープ半絶縁膜２０を選択的にエッチングを行うが、このときに酸素ドープ半絶縁膜２０がＭＯＳゲートメタル配線２３直下にあるシリコン熱酸化膜１９を乗り上げないように形成する。図２に示すように、この酸素ドープ半絶縁膜端αとシリコン熱酸化膜段差βの距離Ｌは少なくとも５μｍ以上必要で、最大はｐ型アノード５の端部γ（ＭＯＳＦＥＴを形成する拡散領域端）までである。これは酸素ドープ半絶縁膜２０がｐ型アノード拡散領域５より外側に形成されると耐圧特性が得られないためである。
【００２９】
酸素ドープ半絶縁膜２０の次に形成するシリコン窒化膜２１は、減圧ＣＶＤ法で形成する。この実施例のシリコン窒化膜２１の膜厚は６０〜１５０ｎｍである。これを選択的にエッチングするときは、ゲート酸化膜として機能するシリコン熱酸化膜１９を乗り上げるように形成し、シリコン熱酸化膜段差βと酸素ドープ半絶縁膜端α間のシリコン基板及び酸素ドープ半絶縁膜２０を完全に覆うようにする。
【００３０】
なお、実施例ではシリコン窒化膜２１は耐湿性向上のため、酸素ドープ半絶縁膜２０の保護膜として使用しているが、このシリコン窒化膜２１は所望の特性及び信頼性が得られればノンドープＣＶＤ膜でもよい。
【００３１】
続いて、常圧ＣＶＤ法によりノンドープＣＶＤ膜２２を形成する。ノンドープＣＶＤ膜としては、シリコン酸化膜が好適である。実施例のノンドープＣＶＤ膜２２の膜厚は１０００〜２０００ｎｍである。
実施例のノンドープＣＶＤ膜２２では、シリコン窒化膜２１と同一のパターンで選択的にエッチングを行っているが、ノンドープＣＶＤ膜２２はゲート配線２３直下部に配置していれば、シリコン窒化膜２１のパターンと異なってもよい。
【００３２】
なお、ノンドープＣＶＤ膜２２とシリコン窒化膜２１のパターンが異なると、マスクパターンが増え製造上コストが高くなるため、本実施例ではノンドープＣＶＤ膜２２とシリコン窒化膜２１は同一パターンで選択的にエッチングを行っている。
【００３３】
最終的にそれぞれの拡散領域に開口部を設け、図５の回路図のようにアルミニウム等によりメタル配線を行い双方向サイリスタとして使用する。
【００３４】
図１、図２に示す状態となるように平面構造を形成した本実施例の双方向サイリスタで、図５の回路図に示すようにＴ１に＋、Ｔ２に−の高バイアスを印加したとき、従来例で説明した通り、ｐ型ゲート３、ｐ型アノード５、ＭＯＳゲート１０の３箇所に高バイアスが印加される。
【００３５】
その結果、ＭＯＳゲートメタル配線２３とｐ型アノード５との間で高バイアスが印加されるが、酸素ドープ半絶縁膜２０がシリコン熱酸化膜１９を乗り上げておらず、酸素ドープ半絶縁膜２０が酸素ドープ半絶縁膜端αとシリコン熱酸化膜段差β間の距離を確保しており、ひいてはＭＯＳゲートメタル配線２３と酸素ドープ半絶縁膜２０の間の距離を確保することになるため、シリコン熱酸化膜段差部でノンドープＣＶＤ膜２２の膜厚が薄くなっても、ＭＯＳゲートのメタル配線２３と酸素ドープ半絶縁膜２０の間で放電が起こらない構造となっている。
【００３６】
なお、本実施例ではゼロクロス機能を有するＭＯＳＦＥＴを備えた双方向サイリスタについて説明したが、ゼロクロス機能を有するＭＯＳＦＥＴを備えたサイリスタにも適用できる。また、高耐圧素子でＭＯＳＦＥＴを備え、ＭＯＳゲートをチップ基板上に配線し酸素ドープ半絶縁膜をシリコン基板上に配置した素子なら何でも適用できる。
【００３７】
そして、上記ゼロクロス機能を有するＭＯＳＦＥＴを備えた双方向サイリスタを用いてソリッドステートリレーやフォトカプラ等の半導体装置を提供することができる。
【００３８】
【発明の効果】
本発明は以上説明したとおり、メタル配線直下において酸素ドープ半絶縁膜がＭＯＳゲートメタル配線直下のゲート酸化膜の段差部分に乗り上げないように、段差部分から離隔するように酸素ドープ半絶縁膜が形成されるため、酸素ドープ半絶縁膜端とゲート酸化膜端との間の距離が確保され、酸素ドープ絶縁膜の上に形成される絶縁膜は、段差部分で均一の厚さに形成することができる。その結果、絶縁膜には膜厚の薄い部分がなくなるので、ＭＯＳゲートメタル配線と酸素ドープ半絶縁膜間の距離を一定以上確保することができ、ＭＯＳゲートメタル配線と酸素ドープ半絶縁膜との間に高バイアスが印加されても放電を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＭＯＳＦＥＴ（ゼロクロス機能を有する双方向サイリスタ）の平面構造を示す概略平面図。
【図２】図１のＢ−Ｂ’線に沿う断面拡大図。
【図３】従来のＭＯＳＦＥＴの平面構造を示すＭＯＳＦＥＴ。
【図４】図３のＡ−Ａ’線に沿う断面拡大図。
【図５】ゼロクロス機能を有するＭＯＳＦＥＴを内蔵した双方向サイリスタの回路図。
【図６】図５に示される回路図をシリコン基板に形成したときの概略構成を示す断面図。
【図７】ＭＯＳＦＥＴを内蔵した従来構造の双方向サイリスタに高バイアスを印加したときの破壊箇所を示す回路図。
【符号の説明】
１：ｐ型アノード
２：ｎ型シリコン基板
３：ｐ型ゲート
４：ｎ型カソード
５：ｐ型アノード
６：ｐ型ゲート
７：ｎ型カソード
８、９：ｎ＋領域
１０：ゲート電極
１１：ゲート電極
１２：ソース
１３：ドレイン
１４：ｐ型拡散抵抗
１５：ソース
１６：ドレイン
１７：ｐ型拡散抵抗
１８：ｐ型ウェル領域
１９：シリコン熱酸化膜（ゲート酸化膜）
２０：酸素ドープ半絶縁膜
２１：シリコン窒化膜
２２：ノンドープＣＶＤ膜
２３：メタル配線
２４：高バイアスを印加したときの放電箇所
Ｘ部、Ｙ部：ＭＯＳＦＥＴ部
α：酸素ドープ半絶縁膜の端部
β：シリコン熱酸化膜の段差部
γ：ｐ型アノード拡散領域の端（ＭＯＳＦＥＴが形成される拡散領域の端）
Ｌ：  酸素ドープ半絶縁膜αとシリコン熱酸化膜β間の距離
１０１：ｐ型アノード拡散パターン（ＭＯＳＦＥＴが形成される拡散領域）
１０２：ソース拡散パターン
１０３：ドレイン拡散パターン
１０４：アノードとソースのコンタクトパターン
１０５：ドレインのコンタクトパターン
１０６：シリコン熱酸化膜パターン
１０７：酸素ドープ半絶縁膜パターン
１０８：シリコン窒化膜とノンドープＣＶＤ膜のパターン
１０９：アノードおよびソースの電極
１１０：ＭＯＳゲート電極（メタル配線も含む）
１１１：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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