(57)【要約】【課題】メモリセルおよびチャージ用トランジスタの電流能力が小さくなり、かつビット線容量が増加したとしても、高速読み出しが可能な半導体記憶装置を提供する。【解決手段】センスアンプ１において、チャージ用Ｐ型ＭＯＳトランジスタ５に加えて、メモリセルのデータを判定する回路に含まれる判定用インバータ８のスイッチングレベルまで、選択されたビット線に対するチャージを行う回路として、Ｐ型ＭＯＳトランジスタ６とＮ型ＭＯＳトランジスタ７を設け、高速にビット線を充電することで、読み出し時間を短縮する。【選択図】  図１
2004199813.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、前記メモリセルのデータを判定する判定回路と、前記ビット線と前記判定回路を選択的に接続するカラム選択回路と、前記カラム選択回路により選択されたビット線と前記判定回路の入力端子をチャージするチャージ回路と、前記チャージ回路を制御するチャージ信号発生回路とを備えた半導体記憶装置であって、前記チャージ回路は、
前記チャージ信号発生回路の出力信号が活性状態のときに動作する第１のチャージ手段と、
前記チャージ信号発生回路の出力信号が活性状態でかつ選択されたビット線の電圧が所定電圧以下のときに動作する第２のチャージ手段とを備えたことを特徴とする半導体記憶装置。
【請求項２】
メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、前記メモリセルのデータを判定する判定回路と、前記ビット線と前記判定回路を選択的に接続するカラム選択回路と、前記カラム選択回路により選択されたビット線と前記判定回路の入力端子をチャージするチャージ回路と、前記チャージ回路を制御するチャージ信号発生回路とを備えた半導体記憶装置であって、前記チャージ回路は、
電源電圧が供給されるソース端子と、前記チャージ信号発生回路の出力信号が印加されるゲート端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第１のトランジスタと、
電源電圧が供給されるソース端子と、前記チャージ信号発生回路の出力信号が印加されるゲート端子とを有する第２のトランジスタと、
前記第２のトランジスタのドレイン端子に接続されたソース端子と、前記判定回路の出力端子に接続されたゲート端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第３のトランジスタとを備えたことを特徴とする半導体記憶装置。
【請求項３】
メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、前記メモリセルのデータを判定する判定回路と、前記ビット線と前記判定回路を選択的に接続するカラム選択回路と、前記カラム選択回路により選択されたビット線と前記判定回路の入力端子をチャージするチャージ回路と、前記チャージ回路を制御するチャージ信号発生回路とを備えた半導体記憶装置であって、前記チャージ回路は、
電源電圧が供給されるソース端子と、前記チャージ信号発生回路の出力信号が印加されるゲート端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第１のトランジスタと、
電源電圧が供給されるソース端子と、前記チャージ信号発生回路の出力信号が印加されるゲート端子とを有する第２のトランジスタと、
前記第２のトランジスタのドレイン端子に接続されたソース端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第３のトランジスタと、
前記判定回路の入力端子に接続された入力端子と、前記第３のトランジスタのゲート端子に接続された出力端子とを有するインバータとを備えたことを特徴とする半導体記憶装置。
【請求項４】
メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、前記メモリセルのデータを判定する判定回路と、前記ビット線と前記判定回路を選択的に接続するカラム選択回路と、前記カラム選択回路により選択されたビット線と前記判定回路の入力端子をチャージするチャージ回路と、前記チャージ回路を制御する第１のチャージ信号発生回路とを備えた半導体記憶装置であって、
ダミー用メモリセルを列方向に配置して成るダミー用メモリセルアレイと、
前記ダミー用メモリセルのドレイン端子を接続するダミービット線と、
前記ダミー用メモリセルのデータを判定するダミー用判定回路と、
前記ダミービット線と前記ダミー用判定回路を接続するダミー用選択回路と、
前記チャージ回路と同様の内部構成を有し、前記第１のチャージ信号発生回路の出力信号を受けて、前記ダミー用選択回路を介して接続された前記ダミービット線と前記ダミー用判定回路の入力端子をチャージするダミー用チャージ回路と、
前記ダミー用判定回路の出力信号と前記第１のチャージ信号発生回路の出力信号を受けて、前記チャージ回路を制御する第２のチャージ信号発生回路とを備え、
前記チャージ回路は、
前記第１のチャージ信号発生回路の出力信号が活性状態のときに動作する第１のチャージ手段と、
前記第１のチャージ信号発生回路の出力信号が活性状態でかつ前記ダミー用判定回路の出力信号が所定の論理状態のときに動作する第２のチャージ手段とを備えたことを特徴とする半導体記憶装置。
【請求項５】
メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、前記メモリセルのデータを判定する判定回路と、前記ビット線と前記判定回路を選択的に接続するカラム選択回路と、前記カラム選択回路により選択されたビット線と前記判定回路の入力端子をチャージするチャージ回路と、前記チャージ回路を制御する第１のチャージ信号発生回路とを備えた半導体記憶装置であって、
ダミー用メモリセルを列方向に配置して成るダミー用メモリセルアレイと、
前記ダミー用メモリセルのドレイン端子を接続するダミービット線と、
前記ダミー用メモリセルのデータを判定するダミー用判定回路と、
前記ダミービット線と前記ダミー用判定回路を接続するダミー用選択回路と、
前記チャージ回路と同様の内部構成を有し、前記第１のチャージ信号発生回路の出力信号を受けて、前記ダミー用選択回路を介して接続された前記ダミービット線と前記ダミー用判定回路の入力端子をチャージするダミー用チャージ回路と、
前記ダミー用判定回路の出力信号と前記第１のチャージ信号発生回路の出力信号を受けて、前記チャージ回路を制御する第２のチャージ信号発生回路とを備え、
前記チャージ回路は、
電源電圧が供給されるソース端子と、前記第１のチャージ信号発生回路の出力信号が印加されるゲート端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第１のトランジスタと、
電源電圧が供給されるソース端子と、前記第２のチャージ信号発生回路の出力信号が印加されるゲート端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第２のトランジスタとを備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、高速読み出し可能なマスクＲＯＭを実現する技術に関する。
【０００２】
【従来の技術】
図６は、従来の半導体記憶装置として、コンタクト方式のマスクＲＯＭの構成を示す回路図である。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線にコンタクトを介して接続されているか、接続されていないかを記憶データの“０”及び“１”に対応させるものである。
【０００３】
図６において、従来の半導体記憶装置は、メモリセルアレイ３と、カラムデコーダ２と、センスアンプ１８と、チャージ信号発生回路４とから構成される。
【０００４】
メモリセルアレイ３は、Ｎ型ＭＯＳトランジスタのメモリセルＭｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置して構成される。メモリセルＭｉｊのゲートは、行方向（ｉの数値が同一のメモリセル）に共通にワード線ＷＬｉ（ｉ＝１〜ｍ）に各々接続され、そのソースは接地電位に接続される。ここで、メモリセルＭｉｊのドレインは、記憶データを“０”とする場合、ビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、記憶データを“１”とする場合には、ビット線ＢＬｊ（ｊ＝１〜ｎ）に接続されない。
【０００５】
カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）から構成される。Ｎ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のドレインは、全て共通に接続され、そのゲートは、カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）に各々接続され、そのソースは、ビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続される。
【０００６】
センスアンプ１８は、チャージ用Ｐ型ＭＯＳトランジスタ５（チャージ回路）と、メモリセルＭｉｊの出力データを判定するインバータ８（判定用インバータ）と、インバータ８の出力信号をバッファリングするインバータ９（バッファー用インバータ）とで構成される。Ｐ型ＭＯＳトランジスタ５のゲート端子には、チャージ信号発生回路４の出力信号ＮＰＲが入力され、そのソース端子には電源電圧ＶＤＤが供給され、そのドレイン端子はＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）の共通ドレインに接続される。インバータ８は、Ｎ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）の共通ドレインの信号を受けて、メモリセルＭｉｊの出力データを判定する。インバータ９は、インバータ８の出力信号を受けて、メモリセルＭｉｊの記憶データを出力する。
【０００７】
チャージ信号発生回路４は、外部からのクロックとアドレスを受けて、チャージ用Ｐ型ＭＯＳトランジスタ５のゲートにチャージ制御信号ＮＰＲを出力する。
【０００８】
次に、以上のように構成された半導体記憶装置において、例として、メモリセルＭ１１のデータを読み出す動作について、図７を参照して説明する。図７は、センスアンプ１８の各部信号のタイミングチャートである。
【０００９】
まず、カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を論理「Ｈ」レベルに、その他のＣＬ２〜ＣＬｎを論理「Ｌ」レベルに遷移させることにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のトランジスタＣ２〜Ｃｎをオフ状態にする。また、ワード線ＷＬ１を非選択の状態である論理「Ｌ」レベルから、選択の状態である論理「Ｈ」レベルへと遷移させ、その他のワード線ＷＬ２〜ＷＬｍを非選択の状態である論理「Ｌ」レベルにする。
【００１０】
次に、チャージ制御信号ＮＰＲを論理「Ｈ」レベルから論理「Ｌ」レベルにし、チャージ用Ｐ型ＭＯＳトランジスタ５をオン状態にする。
【００１１】
ここで、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合は、メモリセルＭ１１の電流能力はチャージ用Ｐ型ＭＯＳトランジスタ５より大きいので、インバータ８の入力信号ＳＩＮ（ＳＩＮ０）はインバータ８のスイッチングレベルＶＴＨよりも低いレベルとなり、インバータ８の出力信号ＳＯＵＴ（ＳＯＵＴ０）は論理「Ｈ」レベルを保持し、かつインバータ９の出力信号ＯＵＴ（ＯＵＴ０）は論理「Ｌ」レベルを保持する。
【００１２】
一方、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されてない場合、ビット線ＢＬ１はチャージ用Ｐ型ＭＯＳトランジスタ５で充電され、インバータ８の入力信号ＳＩＮ（ＳＩＮ１）はインバータ８のスイッチングレベルＶＴＨよりも高い電圧になるので、インバータ８の出力信号ＳＯＵＴ（ＳＯＵＴ１）は論理「Ｌ」レベルになり、かつインバータ９の出力信号ＯＵＴ（ＯＵＴ１）は論理「Ｈ」レベルを出力する。このとき、読み出し時間ｔＲＤは、チャージ用Ｐ型ＭＯＳトランジスタ５がビット線ＢＬ１を充電する時間で決定される。
【００１３】
【特許文献１】
特開平５−６２４８２号公報
【００１４】
【特許文献２】
特開２００２−３２９９５号公報
【００１５】
【発明が解決しようとする課題】
上記従来の半導体記憶装置は、以下の問題を有している。
【００１６】
メモリセルＭｉｊがビット線ＢＬｊに接続される場合は、チャージ用Ｐ型ＭＯＳトランジスタ５とメモリセルＭｉｊがオン状態で、判定用インバータ８の入力信号ＳＩＮ（ＳＩＮ０）のレベルを判定用インバータ８のスイッチングレベルＶＴＨより低くなるようにしてデータを判定するため、チャージ用Ｐ型ＭＯＳトランジスタ５の電流能力はメモリセルＭｉｊよりも小さくする。
【００１７】
近年、プロセスの微細化と機器の高性能化に伴いメモリセルＭｉｊの電流能力は小さくなり、かつビット線ＢＬｊに接続されるメモリセルＭｉｊの数が増加してビット線容量は増加して来ている。メモリセルＭｉｊの電流能力低下に伴いチャージ用Ｐ型ＭＯＳトランジスタ５の電流能力も低下し、チャージ用Ｐ型ＭＯＳトランジスタ５で充電するビット線容量が増加するので、チャージ時間が長くなり、その結果、読み出し時間ｔＲＤが長くなるという問題がある。
【００１８】
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、チャージ回路の電流能力が減少しかつビット線容量が増加しても、ビット線に対するチャージを速く行うことができ、高速読み出しを可能とした半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置は、メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、メモリセルのデータを判定する判定回路（判定用インバータ、バッファー用インバータ）と、ビット線と判定回路を選択的に接続するカラム選択回路（カラムデコーダ）と、カラム選択回路により選択されたビット線と判定回路の入力端子をチャージするチャージ回路と、チャージ回路を制御するチャージ信号発生回路とを備えた半導体記憶装置であって、チャージ回路は、チャージ信号発生回路の出力信号（ＮＰＲ）が活性状態のときに動作する第１のチャージ手段と、チャージ信号発生回路の出力信号が活性状態でかつ選択されたビット線の電圧が所定電圧（ＶＴＨ）に達するまで動作する第２のチャージ手段とを備えたことを特徴とする。
【００２０】
この構成により、判定回路の入力信号（ＳＩＮ）が判定回路のスイッチングレベル（ＶＴＨ）に達するまで、第１のチャージ手段に加えて、第２のチャージ手段が動作して、選択されたビット線をチャージし、判定回路の入力信号（ＳＩＮ）が判定回路のスイッチングレベル（ＶＴＨ）に達した後は、第１のチャージ手段のみで、選択されたビット線をチャージする。
【００２１】
前記の目的を達成するため、本発明に係る第２の半導体記憶装置は、メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、メモリセルのデータを判定する判定回路（判定用インバータ、バッファー用インバータ）と、ビット線と判定回路を選択的に接続するカラム選択回路（カラムデコーダ）と、カラム選択回路により選択されたビット線と判定回路の入力端子をチャージするチャージ回路と、チャージ回路を制御するチャージ信号発生回路とを備えた半導体記憶装置であって、チャージ回路は、電源電圧（ＶＤＤ）が供給されるソース端子と、チャージ信号発生回路の出力信号（ＮＰＲ）が印加されるゲート端子と、判定回路の入力端子に接続されたドレイン端子とを有する第１のトランジスタ（例えば、チャージ用Ｐ型トランジスタ）と、電源電圧（ＶＤＤ）が供給されるソース端子と、チャージ信号発生回路の出力信号（ＮＰＲ）が印加されるゲート端子とを有する第２のトランジスタ（例えば、Ｐ型トランジスタ）と、第２のトランジスタのドレイン端子に接続されたソース端子と、判定回路の出力端子に接続されたゲート端子と、判定回路の入力端子に接続されたドレイン端子とを有する第３のトランジスタ（例えば、Ｎ型トランジスタ）とを備えたことを特徴とする。
【００２２】
この構成により、判定回路の入力信号（ＳＩＮ）が判定回路のスイッチングレベル（ＶＴＨ）に達するまで、第１のトランジスタに加えて、第３のトランジスタを介して第２のトランジスタが動作して、選択されたビット線をチャージし、判定回路の入力信号（ＳＩＮ）が判定回路のスイッチングレベル（ＶＴＨ）に達した後は、第１のトランジスタのみで、選択されたビット線をチャージする。
【００２３】
前記の目的を達成するため、本発明に係る第３の半導体記憶装置は、メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、メモリセルのデータを判定する判定回路（判定用インバータ、バッファー用インバータ）と、ビット線と判定回路を選択的に接続するカラム選択回路（カラムデコーダ）と、カラム選択回路により選択されたビット線と判定回路の入力端子をチャージするチャージ回路と、チャージ回路を制御するチャージ信号発生回路とを備えた半導体記憶装置であって、チャージ回路は、電源電圧（ＶＤＤ）が供給されるソース端子と、チャージ信号発生回路の出力信号（ＮＰＲ）が印加されるゲート端子と、判定回路の入力端子に接続されたドレイン端子とを有する第１のトランジスタ（例えば、チャージ用Ｐ型トランジスタ）と、電源電圧（ＶＤＤ）が供給されるソース端子と、チャージ信号発生回路の出力信号が印加されるゲート端子とを有する第２のトランジスタ（例えば、Ｐ型トランジスタ）と、第２のトランジスタのドレイン端子に接続されたソース端子と、前記判定回路の入力端子に接続されたドレイン端子とを有する第３のトランジスタ（例えば、Ｎ型トランジスタ）と、判定回路の入力端子に接続された入力端子と、第３のトランジスタのゲート端子に接続された出力端子とを有するインバータとを備えたことを特徴とする。
【００２４】
この構成によれば、インバータの入力信号（ＳＩＮ）がインバータのスイッチングレベル（ＶＴＨ）に達するまで、第１のトランジスタに加えて、第３のトランジスタを介して第２のトランジスタが動作して、選択されたビット線をチャージし、インバータの入力信号（ＳＩＮ）がインバータのスイッチングレベル（ＶＴＨ）に達した後は、第１のトランジスタのみで、選択されたビット線をチャージする。
【００２５】
前記の目的を達成するため、本発明に係る第４の半導体記憶装置は、メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、メモリセルのデータを判定する判定回路（判定用インバータ、バッファー用インバータ）と、ビット線と判定回路を選択的に接続するカラム選択回路（カラムデコーダ）と、カラム選択回路により選択されたビット線と判定回路の入力端子をチャージするチャージ回路と、チャージ回路を制御する第１のチャージ信号発生回路とを備えた半導体記憶装置であって、ダミー用メモリセルを列方向に配置して成るダミー用メモリセルアレイと、ダミー用メモリセルのドレイン端子を接続するダミービット線と、ダミー用メモリセルのデータを判定するダミー用判定回路と、ダミービット線とダミー用判定回路を接続するダミー用選択回路と、チャージ回路と同様の内部構成を有し、第１のチャージ信号発生回路の出力信号（ＮＰＲ）を受けて、ダミー用選択回路を介して接続されたダミービット線とダミー用判定回路の入力端子をチャージするダミー用チャージ回路と、ダミー用判定回路の出力信号（ＤＭＯＵＴ）と第１のチャージ信号発生回路の出力信号（ＮＰＲ）を受けて、チャージ回路を制御する第２のチャージ信号発生回路（例えば、ＮＯＲ回路）とを備え、チャージ回路は、第１のチャージ信号発生回路の出力信号（ＮＰＲ）が活性状態のときに動作する第１のチャージ手段と、第１のチャージ信号発生回路の出力信号（ＮＰＲ）が活性状態でかつダミー用判定回路の出力信号（ＤＭＯＵＴ）が所定の論理状態のときに動作する第２のチャージ手段とを備えたことを特徴とする。
【００２６】
この構成により、ダミー用判定回路の出力信号（ＤＭＯＵＴ）が変化するまで、第１のチャージ手段に加えて、第２のチャージ手段が動作して、選択されたビット線をチャージし、ダミー用判定回路の出力信号（ＤＭＯＵＴ）が変化した後は、第１のチャージ手段のみで、選択されたビット線をチャージする。
【００２７】
前記の目的を達成するため、本発明に係る第５の半導体記憶装置は、メモリセルをマトリクス状に配置して成るメモリセルアレイと、行方向のメモリセルのゲート端子を共通に接続する複数のワード線と、列方向のメモリセルのドレイン端子を共通に接続する複数のビット線と、メモリセルのデータを判定する判定回路（判定用インバータ、バッファー用インバータ）と、ビット線と判定回路を選択的に接続するカラム選択回路（カラムデコーダ）と、カラム選択回路により選択されたビット線と判定回路の入力端子をチャージするチャージ回路と、チャージ回路を制御する第１のチャージ信号発生回路とを備えた半導体記憶装置であって、ダミー用メモリセルを列方向に配置して成るダミー用メモリセルアレイと、ダミー用メモリセルのドレイン端子を接続するダミービット線と、ダミー用メモリセルのデータを判定するダミー用判定回路と、ダミービット線とダミー用判定回路を接続するダミー用選択回路と、チャージ回路と同様の内部構成を有し、第１のチャージ信号発生回路の出力信号（ＮＰＲ）を受けて、ダミー用選択回路を介して接続されたダミービット線とダミー用判定回路の入力端子をチャージするダミー用チャージ回路と、ダミー用判定回路の出力信号（ＤＭＯＵＴ）と第１のチャージ信号発生回路の出力信号（ＮＰＲ）を受けて、チャージ回路を制御する第２のチャージ信号発生回路（例えば、ＮＯＲ回路）とを備え、チャージ回路は、電源電圧（ＶＤＤ）が供給されるソース端子と、第１のチャージ信号発生回路の出力信号（ＮＰＲ）が印加されるゲート端子と、判定回路の入力端子に接続されたドレイン端子とを有する第１のトランジスタ（例えば、チャージ用Ｐ型トランジスタ）と、電源電圧（ＶＤＤ）が供給されるソース端子と、第２のチャージ信号発生回路の出力信号（ＮＰＲ２）が印加されるゲート端子と、判定回路の入力端子に接続されたドレイン端子とを有する第２のトランジスタとを備えたことを特徴とする。
【００２８】
この構成により、ダミー用判定回路の出力信号（ＤＭＯＵＴ）が変化するまで、第１のトランジスタに加えて、第２のトランジスタが動作して、選択されたビット線をチャージし、ダミー用判定回路の出力信号（ＤＭＯＵＴ）が変化した後は、第１のトランジスタのみで、選択されたビット線をチャージする。
【００２９】
上記第１から第３の半導体記憶装置によれば、メモリセルのデータを判定する判定用インバータのスイッチングレベルＶＴＨまでチャージを行うチャージ回路を追加することで、メモリセルのデータを判定するインバータのスイッチングレベルまで、ビット線に対するチャージを速く行えるので、チャージ回路の電流能力が減少しかつビット線容量が増加しても、チャージ時間を短縮することができ、それにより高速読み出しが可能となる。
【００３０】
また、上記第４および第５の半導体記憶装置によれば、ダミー用メモリセルアレイとダミー用センスアンプでダミー用チャージ回路のオン時間を制御することで、ダミー用判定回路の出力信号ＤＭＯＵＴが変化するまで、ビット線に対するチャージを速く行えるので、チャージ回路の電流能力が減少しかつビット線容量が増加しても、チャージ時間を短縮することができ、それにより高速読み出しが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３２】
（第一の実施形態）
図１は、本発明の第一の実施形態に係る半導体記憶装置の構成例を示す回路図である。
【００３３】
図１において、半導体記憶装置は、センスアンプ１と、カラムデコーダ２と、メモリセルアレイ３と、チャージ信号発生回路４とから構成される。また、センスアンプ１は、チャージ用Ｐ型ＭＯＳトランジスタ５と、Ｐ型ＭＯＳトランジスタ６と、Ｎ型ＭＯＳトランジスタ７と、判定用インバータ８、バッファー用インバータ９とから構成される。なお、カラムデコーダ２、メモリセルアレイ３、チャージ信号発生回路４、チャージ用Ｐ型ＭＯＳトランジスタ５、判定用インバータ８、およびバッファー用インバータ９は、図６に示す従来例と同様であるので、同一の符号を付してその説明を省略する。
【００３４】
Ｐ型ＭＯＳトランジスタ６は、電源電圧ＶＤＤが供給されるソースと、チャージ信号発生回路４から出力されるチャージ制御信号ＮＰＲが印加されるゲートとを有する。Ｎ型ＭＯＳトランジスタ７は、Ｐ型ＭＯＳトランジスタ６のドレインに接続されたソースと、判定用インバータ８の出力端子に接続されたゲートと、判定用インバータ８の入力端子に接続されたドレインとを有する。
【００３５】
次に、以上のように構成された半導体記憶装置において、例として、メモリセルＭ１１のデータを読み出す動作について、図２を参照して説明する。図２は、センスアンプ１における各部信号のタイミングチャートである。
【００３６】
まず、カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を論理「Ｈ」レベルに、その他のＣＬ２〜ＣＬｎを論理「Ｌ」レベルに遷移させることにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のトランジスタＣ２〜Ｃｎをオフ状態にする。また、ワード線ＷＬ１を非選択の状態である論理「Ｌ」レベルから選択の状態である論理「Ｈ」レベルに遷移させ、その他のワード線ＷＬ２〜ＷＬｍを非選択の状態である論理「Ｌ」レベルにする。
【００３７】
次に、チャージ制御信号ＮＰＲを論理「Ｈ」レベルから論理「Ｌ」レベルにし、チャージ用Ｐ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ６を共にオン状態にする。
【００３８】
ここで、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合は、Ｎ型ＭＯＳトランジスタ７を介するＰ型ＭＯＳトランジスタ６とチャージ用Ｐ型ＭＯＳトランジスタ５とのチャージ電流の能力と、メモリセルＭ１１のディスチャージする電流能力との関係で、判定用インバータ８の入力信号ＳＩＮ（ＳＩＮ０）のレベルが決定される。判定用インバータ８の入力信号ＳＩＮ０のレベルが判定用インバータ８を構成するＮ型ＭＯＳトランジスタの閾値Ｖｔを越えると、判定用インバータ８の出力信号ＳＯＵＴ（ＳＯＵＴ０）は電源電圧ＶＤＤレベルから下がる。それによって、Ｎ型ＭＯＳトランジスタ７のゲートレベルが下がり、Ｎ型ＭＯＳトランジスタ７を介するＰ型ＭＯＳトランジスタ６のチャージ電流能力が少なくなる。
【００３９】
判定用インバータ８の入力信号ＳＩＮ０は、Ｎ型ＭＯＳトランジスタ７を介するＰ型ＭＯＳトランジスタ６とチャージ用Ｐ型ＭＯＳトランジスタ５とのチャージ電流能力と、メモリセルＭ１１のディスチャージする電流能力とが均衡するレベルになる。この均衡するレベルが判定用インバータ８のスイッチングレベルＶＴＨよりも低くなるように、Ｎ型ＭＯＳトランジスタ７のサイズは予め設定されている。このため、判定用インバータ８の入力信号ＳＩＮ０のレベルはスイッチングレベルＶＴＨよりも低いレベルになるので、判定用インバータ８の出力信号は論理「Ｈ」レベルを保持し、かつバッファー用インバータ９の出力信号は論理「Ｌ」レベルを保持する。
【００４０】
一方、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されてない場合、判定用インバータ８の入力信号ＳＩＮ（ＳＩＮ１）のレベルが判定用インバータ８のスイッチングレベルＶＴＨになるまでは、判定用インバータ８の出力信号ＳＯＵＴ（ＳＯＵＴ１）は論理「Ｈ」を保持しているので、ビット線ＢＬ１は、Ｎ型ＭＯＳトランジスタ７を介してＰ型ＭＯＳトランジスタ６とチャージ用Ｐ型ＭＯＳトランジスタ５とにより充電される。
【００４１】
しかし、判定用インバータ８の入力信号ＳＩＮ１のレベルが判定用インバータ８のスイッチングレベルＶＴＨに達すると、判定用インバータ８の出力信号ＳＯＵＴ（ＳＯＵＴ１）が論理「Ｈ」レベルから論理「Ｌ」レベルに遷移して、Ｎ型ＭＯＳトランジスタ７はオフ状態になるので、ビット線ＢＬ１は、チャージ用Ｐ型ＭＯＳトランジスタ５のみにより充電され、このとき、バッファー用インバータ９の出力信号ＯＵＴ（ＯＵＴ１）は、論理「Ｌ」レベルから論理「Ｈ」レベルに遷移する。
【００４２】
上記のように、本実施形態によれば、判定用インバータ８の入力信号ＳＩＮのレベルがそのスイッチングレベルＶＴＨに達するまで、Ｎ型ＭＯＳトランジスタ７を介してＰ型ＭＯＳトランジスタ６とチャージ用トランジスタ５との両方でビット線を充電することにより、チャージ時間が短くなり、その結果、読み出し時間が短くなって、高速読み出しが可能となる。
【００４３】
（第二の実施形態）
図３は、本発明の第二の実施形態に係る半導体記憶装置の構成例を示す回路図である。
【００４４】
図３において、半導体記憶装置は、センスアンプ１０と、カラムデコーダ２と、メモリセルアレイ３と、チャージ信号発生回路４とから構成される。また、センスアンプ１０は、チャージ用Ｐ型ＭＯＳトランジスタ５と、Ｐ型ＭＯＳトランジスタ６と、Ｎ型ＭＯＳトランジスタ７と、判定用インバータ８と、バッファー用インバータ９と、インバータ１１とから構成される。
【００４５】
なお、カラムデコーダ２、メモリセルアレイ３、チャージ信号発生回路４、チャージ用Ｐ型ＭＯＳトランジスタ５、Ｐ型ＭＯＳトランジスタ６、Ｎ型ＭＯＳトランジスタ７、判定用インバータ８、およびバッファー用インバータ９は、図６に示す従来例と同様であるので、同一の符号を付してその説明を省略する。
【００４６】
センスアンプ１０において、インバータ１１は、判定用インバータ８の入力信号ＳＩＮを受けて、Ｎ型ＭＯＳトランジスタ７のゲートに出力信号を印加する。また、インバータ１１のスイッチングレベルは、判定用インバータ８のスイッチングレベルＶＴＨよりも低い。
【００４７】
次に、以上のように構成された半導体記憶装置において、例として、メモリセルＭ１１のデータを読み出す動作について説明する。なお、読み出し動作としては、第一の実施形態で参照した図２と同一である。
【００４８】
まず、カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を論理「Ｈ」レベルに、その他のＣＬ２〜ＣＬｎを論理「Ｌ」レベルに遷移させることにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のトランジスタＣ２〜Ｃｎをオフ状態にする。また、ワード線ＷＬ１を非選択の状態である論理「Ｌ」レベルから選択の状態である論理「Ｈ」レベルに遷移させ、その他のワード線ＷＬ２〜ＷＬｍを非選択の状態である論理「Ｌ」レベルにする。
【００４９】
次に、チャージ制御信号ＮＰＲを論理「Ｈ」レベルから論理「Ｌ」レベルにし、チャージ用Ｐ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ６を共にオン状態にする。
【００５０】
ここで、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合は、Ｎ型ＭＯＳトランジスタ７を介するＰ型ＭＯＳトランジスタ６とチャージ用Ｐ型ＭＯＳトランジスタ５とのチャージ電流の能力と、メモリセルＭ１１のディスチャージする電流能力との関係で、判定用インバータ８とインバータ１１の入力信号ＳＩＮ（ＳＩＮ０）のレベルが決定される。
【００５１】
入力信号ＳＩＮ０のレベルがインバータ１１のスイッチングレベルに近づくと、インバータ１１の出力信号が論理「Ｈ」レベルがら論理「Ｌ」レベルに遷移するので、Ｎ型ＭＯＳトランジスタ７はオン状態からオフ状態に遷移する。そのため、Ｐ型ＭＯＳトランジスタ６からのチャージ電流は無くなり、チャージ用Ｐ型トランジスタ５のチャージ電流の能力と、メモリセルＭ１１のディスチャージする電流能力との関係で、判定用インバータ８とインバータ１１の入力信号のレベルは決まり、そのため入力信号ＳＩＮ０のレベルは判定用インバータ８のスイッチングレベルＶＴＨよりも低いレベルになるので、判定用インバータ８の出力信号ＳＯＵＴ（ＳＯＵＴ０）は論理「Ｈ」レベルを保持し、かつバッファー用インバータ９の出力信号ＯＵＴ（ＯＵＴ０）は論理「Ｌ」レベルを保持する。
【００５２】
一方、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されてない場合、判定用インバータ８とインバータ１１の入力信号ＳＩＮ（ＳＩＮ１）のレベルがインバータ１１のスイッチングレベルになるまでは、ビット線ＢＬ１は、Ｎ型ＭＯＳトランジスタ７を介するＰ型ＭＯＳトランジスタ６とチャージ用トランジスタ５とにより充電され、判定用インバータ８とインバータ１１の入力信号ＳＩＮ１のレベルがインバータ１１のスイッチングレベルに達すると、インバータ１１の出力信号が論理「Ｈ」レベルから論理「Ｌ」レベルとなり、Ｎ型ＭＯＳトランジスタ７はオフ状態になるので、チャージ用トランジスタ５のみにより充電される。判定用インバータ８とインバータ１１の入力信号ＳＩＮ１はインバータ８のスイッチングレベルＶＴＨよりも高いレベルになるので、インバータ８の出力信号は論理「Ｌ」レベルになり、かつバッファー用インバータ９の出力信号は論理「Ｈ」レベルとなる。
【００５３】
上記のように、本実施形態によれば、判定用インバータ８の入力信号ＳＩＮのレベルが、インバータ１１のスイッチングレベルになるまで、Ｎ型ＭＯＳトランジスタ７を介したＰ型ＭＯＳトランジスタ６と、チャージ用トランジスタ５とによりビット線を充電することにより、チャージ時間が短くなり、その結果、読み出し時間が短くなって、高速読み出しが可能となる。
【００５４】
また、インバータ１１のスイッチングレベルは判定用インバータ８のスイッチングレベルＶＴＨよりも低いので、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合の判定用インバータ８の入力信号ＳＩＮレベルと判定用インバータ８のスイッチングレベルＶＴＨとの差を、第一の実施形態に比べて大きくできるので、安定した動作が可能となる。
【００５５】
（第三の実施形態）
図４は、本発明の第三の実施形態に係る半導体記憶装置の構成例を示す回路図である。
【００５６】
図４において、半導体記憶装置は、センスアンプ１２と、カラムデコーダ２と、メモリセルアレイ３と、第１のチャージ信号発生回路４と、ダミー用センスアンプ１４と、ダミー用カラムデコーダ１５と、ダミー用メモリセルアレイ１６と、第２のチャージ信号発生回路（ＮＯＲ回路）１７とから構成される。
【００５７】
なお、カラムデコーダ２、メモリセルアレイ３、第１のチャージ信号発生回路４、チャージ用Ｐ型ＭＯＳトランジスタ５、判定用インバータ８、バッファー用インバータ９は、図６に示す従来例と同様であるので、同一の符号を付してその説明を省略する。
【００５８】
センスアンプ１２を構成するＰ型ＭＯＳトランジスタ１３は、電源電圧ＶＤＤに接続されたソースと、第２のチャージ信号発生回路１７の出力信号ＮＰＲ２が印加されるゲートと、判定用インバータ８の入力端子に接続されたドレインとを有する。また、Ｐ型ＭＯＳトランジスタ１３の電流能力は、メモリセルＭｉｊの電流能力よりも大きい。
【００５９】
ダミー用センスアンプ１４は、センスアンプ１２と同じ構成を有し、ダミー用センスアンプ１４のチャージ用Ｐ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ１３のゲートには、第１のチャージ信号生成回路４の出力信号ＮＰＲが印加され、出力信号ＤＭＯＵＴを第２のチャージ信号発生回路１７に供給する。
【００６０】
ダミー用カラムデコーダ１５は、Ｎ型ＭＯＳトランジスタＤＣで構成される。Ｎ型ＭＯＳトランジスタＤＣのドレインは、判定用インバータ８の入力端子に接続され、そのゲートには電源電圧ＶＤＤが印加され、そのソースはダミービット線ＤＢＬに接続される。
【００６１】
ダミー用メモリセルアレイ１６は、Ｎ型ＭＯＳトランジスタのダミー用メモリセルＤＭｊ（ｊ＝１〜ｍ）を配置して構成される。ダミーメモリセルＤＭｊのゲートは、接地電位に接続され、そのドレインはダミービット線ＤＢＬに接続され、そのソースは接地電位に接続される。
【００６２】
第２のチャージ信号発生回路１７は、第１のチャージ信号発生回路からのチャージ制御信号ＮＰＲと、ダミー用センスアンプ１４の出力信号ＤＭＯＵＴとを受けて、Ｐ型ＭＯＳトランジスタ１３のゲートに信号ＮＰＲ２を出力する。
【００６３】
次に、以上のように構成された半導体記憶装置において、例として、メモリセルＭ１１のデータを読み出す動作について、図５を参照して説明する。図５は、図４の半導体装置における各部信号のタイミングチャートである。
【００６４】
まず、カラム選択信号線ＣＬｊ（ｊ＝１〜ｎ）のうち、ＣＬ１を論理「Ｈ」レベルに、その他のＣＬ２〜ＣＬｎを論理「Ｌ」レベルに遷移させることにより、カラムデコーダ２を構成するトランジスタのうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のトランジスタＣ２〜Ｃｎをオフ状態にする。また、ワード線ＷＬ１を非選択の状態である論理「Ｌ」レベルから選択の状態である論理「Ｈ」レベルに遷移させ、その他のワード線ＷＬ２〜ＷＬｍを非選択の状態である論理「Ｌ」レベルにする。ダミー用センスアンプ１４の出力信号ＤＭＯＵＴは論理「Ｌ」レベルから動作を開始する。
【００６５】
次に、チャージ制御信号ＮＰＲを論理「Ｈ」レベルから論理「Ｌ」レベルにし、センスアンプ１２のチャージ用Ｐ型ＭＯＳトランジスタ５と、ダミー用センスアンプ１４の、チャージ用Ｐ型ＭＯＳトランジスタ５およびＰ型ＭＯＳトランジスタ１３とをオン状態にする。また、第２のチャージ信号生成回路１７の出力信号ＮＰＲ２も論理「Ｈ」レベルから論理「Ｌ」レベルになるので、センスアンプ１２のＰ型ＭＯＳトランジスタ１３はオン状態になる。
【００６６】
ダミー用センスアンプ１４は、ダミー用センスアンプ１４のＰ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ１３のチャージ電流で、ダミービット線ＤＢＬとダミー用センスアンプ１４の判定用インバータ８の入力をチャージして、出力信号ＤＭＯＵＴは論理「Ｌ」レベルから論理「Ｈ」レベルになる。その結果、第２のチャージ信号発生回路１７の出力信号ＮＰＲ２も論理「Ｌ」レベルから論理「Ｈ」レベルになる。
【００６７】
ここで、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合、ＮＰＲとＮＰＲ２が共に論理「Ｌ」レベルである時は、Ｐ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ１３とのチャージ電流の能力と、メモリセルＭ１１のディスチャージする電流能力との関係で、判定用インバータ８の入力信号ＳＩＮ（ＳＩＮ０）のレベルが決定される。また、ＮＰＲが論理「Ｌ」レベルでＮＰＲ２が論理「Ｈ」レベルである時は、Ｐ型ＭＯＳトランジスタ５のチャージ電流の能力と、メモリセルＭ１１のディスチャージする電流能力との関係で、判定用インバータ８の入力信号ＳＩＮ０のレベルが決定される。
【００６８】
上記のようにＮＰＲとＮＰＲ２が共に論理「Ｌ」レベルである時は、Ｐ型ＭＯＳトランジスタ１３の電流能力はメモリセルＭｉｊの電流能力より大きいので、判定用インバータ８の入力信号ＳＩＮ０は、判定用インバータ８のスイッチングレベルＶＴＨに達し、その結果、センスアンプ１２の出力信号ＯＵＴは論理「Ｌ」レベルから論理「Ｈ」レベルになる。
【００６９】
次に、ＮＰＲ２が論理「Ｈ」レベルになると、センスアンプ１２のＰ型ＭＯＳトランジスタ１３はオフ状態になるので、判定用インバータ８の入力信号ＳＩＮ０は、判定用インバータ８のスイッチングレベルＶＴＨより低くなり、その結果、センスアンプ１２の出力信号ＯＵＴは論理「Ｈ」レベルから論理「Ｌ」レベルになる。
【００７０】
一方、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されていない場合、ＮＰＲとＮＰＲ２が共に論理「Ｌ」レベルである時は、Ｐ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ１３とのチャージ電流の能力で、判定用インバータ８の入力信号ＳＩＮ（ＳＩＮ１）のレベルが決定される。また、ＮＰＲが論理「Ｌ」レベルでＮＰＲ２が論理「Ｈ」レベルである時は、Ｐ型ＭＯＳトランジスタ５のチャージ電流の能力で、判定用インバータ８の入力信号ＳＩＮ１のレベルが決定される。
【００７１】
上記のようにＮＰＲとＮＰＲ２が共に論理「Ｌ」レベルである時は、Ｐ型ＭＯＳトランジスタ１３の電流能力は大きいので、判定用インバータ８の入力信号ＳＩＮ１は、判定用インバータ８のスイッチングレベルＶＴＨに達し、センスアンプ１２の出力信号ＯＵＴ１は論理「Ｌ」レベルから論理「Ｈ」レベルになる。
【００７２】
次に、ＮＰＲ２が論理「Ｈ」レベルになると、センスアンプ１２のＰ型ＭＯＳトランジスタ１３はオフ状態になるので、チャージ電流の能力は少なくなるが、判定用インバータ８の入力信号ＳＩＮ１は、判定用インバータ８のスイッチングレベルＶＴＨよりも高くなり、センスアンプ１２の出力信号ＯＵＴ１は論理「Ｈ」レベルを保持する。
【００７３】
上記のように、本実施形態によれば、ダミー用センスアンプ１４の出力信号ＤＭＯＵＴが論理「Ｈ」レベルになるまで、Ｐ型ＭＯＳトランジスタ５とＰ型ＭＯＳトランジスタ１３でビット線を充電することにより、チャージ時間が短くなり、その結果、読み出し時間が短くなって、高速読み出しが可能となる。
【００７４】
また、ダミー用センスアンプ１４の出力信号ＤＭＯＵＴが論理「Ｈ」レベルになると、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合の貫通電流を、第一の実施形態および第二の実施形態に比べて小さくできるので、高速読み出しでかつ低消費電流化が可能になる。
【００７５】
なお、本実施形態のセンスアンプ１２とダミー用センスアンプ１４を、第一の実施形態のセンスアンプ１に変更して、チャージ用Ｐ型ＭＯＳトランジスタ５のゲートに制御信号ＮＰＲを印加し、Ｐ型ＭＯＳトランジスタ６のゲートに制御信号ＮＰＲ２を印加するように構成しても、同様に高速読み出しでかつ低消費電流化が可能になる。
【００７６】
また、本実施形態のセンスアンプ１２とダミー用センスアンプ１４を、第二の実施形態のセンスアンプ１０に変更して、チャージ用Ｐ型ＭＯＳトランジスタ５のゲートに制御信号ＮＰＲを印加し、Ｐ型ＭＯＳトランジスタ６のゲートに制御信号ＮＰＲ２を印加するように構成しても、同様に高速読み出しでかつ低消費電流化が可能になる。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、メモリセルのデータを判定する回路のスイッチングレベルまでチャージを行う回路を追加し、またダミー用メモリセルアレイとダミー用センスアンプで第２のチャージ回路のオン時間を制御することにより、高速読み出しを実現することが可能となる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体記憶装置の構成例を示す回路図
【図２】図１のセンスアンプ１における各部信号のタイミングチャート
【図３】本発明の第二の実施形態に係る半導体記憶装置の構成例を示す回路図
【図４】本発明の第三の実施形態に係る半導体記憶装置の構成例を示す回路図
【図５】図４の半導体記憶装置における各部信号のタイミングチャート
【図６】従来の半導体記憶装置の構成例を示す回路図
【図７】図６のセンスアンプ１８における各部信号のタイミングチャート
【符号の説明】
１、１０、１２、１８  センスアンプ
２  カラムデコーダ
３  メモリセルアレイ
４  チャージ信号発生回路（第１のチャージ信号発生回路）
５  チャージ用Ｐ型ＭＯＳトランジスタ
６  Ｐ型ＭＯＳトランジスタ
７  Ｎ型ＭＯＳトランジスタ
８  判定用インバータ
９  バッファー用インバータ
１１  インバータ
１３  Ｐ型ＭＯＳトランジスタ
１４  ダミー用センスアンプ
１５  ダミー用カラムデコーダ
１６  ダミー用メモリセルアレイ
１７  第２のチャージ信号発生回路（ＮＯＲ回路）
【図１】
2004199813.tif 000003
【図２】
2004199813.tif 000004
【図３】
2004199813.tif 000005
【図４】
2004199813.tif 000006
【図５】
2004199813.tif 000007
【図６】
2004199813.tif 000008
【図７】
2004199813.tif 000009