(57)【要約】      （修正有）【課題】様々な種類のカードに対し、最適なアクセス動作を実行できるカードインタフェース回路及びカードインタフェース装置を提供する。【解決手段】カードインタフェース回路は、プロセッサに接続されるレジスタと、プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、レジスタ及び入出力信号制御回路に接続されるタイミング制御回路とを有し、プロセッサは、カードからカード属性情報を取得し、カード属性情報に基づき、レジスタに対し、カードのアクセス制御データを設定し、タイミング制御回路は、レジスタからカードのアクセス制御データを読み出し、アクセス制御データに基づき、入出力信号制御回路に対し、アクセス制御命令を送出し、入出力信号制御回路は、アクセス制御命令に基づき、アクセス動作を実行することとする。【選択図】      図２
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【特許請求の範囲】
【請求項１】
プロセッサに接続されるレジスタと、
前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、
前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するカードインタフェース回路であって、
前記プロセッサは、
前記カードからカード属性情報を取得し、
前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、
前記レジスタから前記カードのアクセス制御データを読み出し、
前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、
前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行する、
ことを特徴とするカードインタフェース回路。
【請求項２】
前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することを特徴とする請求項１に記載のカードインタフェース回路。
【請求項３】
前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することを特徴とする請求項１または２に記載のカードインタフェース回路。
【請求項４】
前記カードの種別は、少なくともメモリカードあるいはＩ／Ｏカードであることを特徴とする請求項１乃至３のいずれかに記載のカードインタフェース回路。
【請求項５】
複数の前記カードが装着可能であって、
前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することを特徴とする請求項１乃至４のいずれかに記載のカードインタフェース回路。
【請求項６】
請求項１乃至５のいずれかに記載の前記カードインタフェース回路及び前記プロセッサを備えたことを特徴とするカードインタフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カードインタフェース回路、カードインタフェース装置、及びカードへのアクセス方法に関する。
【０００２】
【従来の技術】
従来、メモリは、中央処理装置及びメモリインタフェース回路とともに、同一基板上に固定されていた（例えば、特許文献１参照。）。すなわち、メモリとメモリインタフェース回路とは、物理的かつ固定的に接続されている。したがって、中央処理装置及びメモリインタフェース回路は、この固定されたメモリとのアクセスのみを想定したアクセス設定をしており、例えばアクセスサイクルは固定である。
一方、近年、メモリ素子の開発が急速に進められている。その結果、メモリ容量の拡大、データ信号数の増大及び制御信号の変更等の仕様変更、そしてメモリの種類そのものの変更が頻繁に行われる。
【０００３】
【特許文献１】
特開平１０−２８３２５６号公報  （図３）
【０００４】
【発明が解決しようとする課題】
このような頻繁に発生する仕様やメモリ自体の変更に合わせ、中央処理装置及びメモリインタフェース回路において、固定したアクセスサイクル等のアクセス設定の変更や基板の再設計を行うことは、甚だ経済性及び即応性に欠け、現実的ではない。
【０００５】
また、前述したような同一基板上にメモリを搭載する場合以外に、最近、例えばＬＳＩの外部にフラッシュメモリを外付けしたり、メモリカードを装着する場合がある。このフラッシュメモリ（カード）では、リードアクセスとライトアクセスとでタイミングの制約が異なる場合が多い。すなわち、リードアクセスは比較的短時間であるのに対し、ライトアクセスには時間がかかる。よって、時間がかかる方のライトアクセスを基準にしてアクセス時間を設定すると、本来比較的短時間で済むはずのリードアクセスに時間がかかってしまうことになる。
【０００６】
さらに、フラッシュメモリ（カード）は、製造メーカや種類（タイプ）、及び動作モードの違により、アクセス時間に大きな相違が生じる。よって、単一のインタフェース回路でもって、様々な種類のメモリやカードに対し、アクセス動作を実行することは困難であった。
【０００７】
【課題を解決するための手段】
本発明に係るカードインタフェース装置では、プロセッサと、前記プロセッサに接続されるカードインタフェース回路を備えており、
前記カードインタフェース回路は、前記プロセッサに接続されるレジスタと、
前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有し、
前記プロセッサは、前記カードからカード属性情報を取得し、前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとする。
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【０００８】
また、前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することとできる。
さらに、前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することとできる。
よって、様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【０００９】
さらにまた、前記カードの種別は、少なくともメモリカードあるいはＩ／Ｏカードであることとできる。
また、前記カードインタフェース回路には、複数の前記カードが装着可能であって、前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することとできる。
【００１０】
本発明に係るカードインタフェース回路では、プロセッサに接続されるレジスタと、前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するのであって、
前記プロセッサは、前記カードからカード属性情報を取得し、前記カード属性情報に基づき、前記レジスタに対し、前記カードのアクセス制御データを設定し、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとできる。
【００１１】
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【００１２】
また、前記レジスタは、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データを記憶することとできる。
さらに、前記レジスタは、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データを記憶することとできる。
よって、様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【００１３】
さらにまた、前記カードの種別は、少なくともメモリカードあるいはＩ／Ｏカードであることとできる。
また、複数の前記カードが装着可能であって、前記レジスタは、複数のカード毎に、前記アクセス制御データを記憶することとできる。
よって、複数のカードが装着されても、各カードの属性に応じたアクセスが可能となる。
【００１４】
本発明に係るカードへのアクセス方法では、プロセッサに接続されるレジスタと、前記プロセッサに接続されるとともに、装着されるカードとアクセス動作として入出力信号の送受を実行する入出力信号制御回路と、前記レジスタ及び前記入出力信号制御回路に接続されるタイミング制御回路とを有するカードインタフェース回路による前記カードへのアクセス方法であって、
前記プロセッサにより、前記カードのカード属性情報に基づくアクセス制御データが前記レジスタに設定されており、
前記タイミング制御回路は、前記レジスタから前記カードのアクセス制御データを読み出し、前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出し、前記入出力信号制御回路は、前記アクセス制御命令に基づき、前記アクセス動作を実行することとできる。
【００１５】
よって、装着されたカードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【００１６】
また、前記タイミング制御回路は、前記カードの種別に応じたアクセス方法を規定する前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出することとできる。
よって、異種のカードが装着されても、カードの属性に応じたアクセス動作を実行可能となる。
【００１７】
さらに、前記タイミング制御回路は、前記カードの種別に応じたアクセス速度を規定する前記アクセス制御データに基づき、前記入出力信号制御回路に対し、アクセス制御命令を送出することとできる。
様々な種類のカードに対し、最適なアクセスの速度でアクセス動作を実行できる。
【００１８】
【発明の実施の形態】
＝＝＝基本構成＝＝＝
本実施の形態では、図１の外観斜視図に示すように、ＣＰＵ（中央処理装置，プロセッサ）１００とカードインタフェース回路（Ｉ／Ｆ）２００で構成されるカードインタフェース装置が、同一基板上に固定されている。このカードインタフェース回路のカード装着口（スロット）に対し、外部のカード（メモリカードやＩ／Ｏカード等，適宜エリアとも称する）３００が装着される。このカードインタフェース装置は、カードの属性情報に基づき、アクセス速度など適切なアクセス制御データを設定する。このことで、様々な種類のカードに対し、最適なアクセス動作を実行可能とする。
【００１９】
図２のブロック図を参照し、ＣＰＵ１００、カードインタフェース回路（Ｉ／Ｆ）２００及びカード３００を中心とする具体的な構成例について説明する。ＣＰＵ１００は、カードインタフェース回路２００と内部バス４００を介して接続されている。内部バス４００にはメモリ５００が接続されている。
【００２０】
カードインタフェース回路２００は、制御レジスタ回路（レジスタ）２１０、入出力信号制御回路２２０、タイミング制御回路２３０、及び内部アドレスデコーダー２４０を備える。制御レジスタ回路２１０及び入出力信号制御回路２２０は、内部アドレスデコーダー２４０及び内部バス４００を介し、ＣＰＵ１００と接続されている。
【００２１】
制御レジスタ回路２１０は、ＣＣＲと呼ばれるカードコンフィグレーションレジスタであり、適宜用途別に領域分割される。例えば、本実施例では、制御レジスタ回路２１０は、アクセス基本設定用レジスタ２１０Ａ，メモリカードアクセス速度設定用レジスタ２１０Ｂ，及びＩ／Ｏカードアクセス速度設定用レジスタ２１０Ｃを備える。
【００２２】
入出力信号制御回路２２０は、タイミング制御回路２３０のアクセス制御命令に応じ、各種のアクセス信号をカード３００に送出し、入出力信号（データも含む含む）の送受を実行し、アクセス動作を行う。これら各種のアクセス信号とは、例えば、アドレス信号、データ制御信号、チップセレクト信号、ライトイネーブル信号、リードイネーブル信号、及びウェイト信号である。これらの信号を生成してカード３００へ送出すべく、アドレス信号生成回路２２０Ａ、データ制御回路２２０Ｂ、チップセレクト制御回路２２０Ｃ、リードイネーブル信号生成回路２２０Ｄ、ライトイネーブル信号生成回路２２０Ｅ、及びウェイト信号生成回路２２０Ｆを備えている。
【００２３】
タイミング制御回路２３０は、レジスタ２１０及び入出力信号制御回路２２０に接続される。このタイミング制御回路２３０は、後述するエリア（カード，スロット）別に、入出力信号制御回路２２０を制御するためのリード（入力）用及びライト（出力）用のタイミング発生回路を用意している。
【００２４】
カード３００には、搭載されたメモリ中に属性メモリ領域（図１中、”Ａｔｔｒｉｂｕｔｅメモリ”）が設定されており、この属性メモリには、カード３００の属性情報（以後、カード属性情報と称する）が記録されている。このカード属性情報としては、カードの種別、データ幅、アクセス速度、及びメーカ名等である。
【００２５】
なお、ＣＰＵ１００は、制御レジスタ回路２１０にアクセスする場合、内部バス４００及び内部アドレスデコーダー２４０を介し、専用のセレクト信号を送出する。
また、ＣＰＵ１００は、カード３００にアクセス（データや信号の送受）する場合、内部バス４００及び内部アドレスデコーダー２４０を介し、専用のセレクト信号を送出する。
【００２６】
＝＝＝動作の概要＝＝＝
図２に示すように、ＣＰＵ１００は、カード３００からカード属性情報を取得する。ＣＰＵ１００は、カード属性情報に基づき、制御レジスタ回路２１０に対し、カード３００のアクセス制御データを設定する。タイミング制御回路２３０は、制御レジスタ回路２１０からカード３００のアクセス制御データを読み出す。タイミング制御回路２３０は、アクセス制御データに基づき、入出力信号制御回路２２０に対し、アクセス制御命令を送出する。入出力信号制御回路２２０は、アクセス制御命令に基づき、アクセス信号をカード３００へ送出し、アクセス動作を実行する。
【００２７】
＝＝＝具体的な動作＝＝＝
＜＜＜アクセス設定段階＞＞＞
図２のブロック図及び図３のフローチャートに示すように、ＣＰＵ１００は、カード３００がカードインタフェース回路２００に装着されたことを検出する（Ｓ１０）。本実施例では、不揮発性のメモリを搭載したカードとしてＣＦ（コンパクトフラッシュ（登録商標））カードが装着された場合を想定する。すると、ＣＰＵ１００は、制御レジスタ回路２１０の初期値（例えばメモリアクセスモード用の設定値）を読み出す。ＣＰＵ１００は、読み出した初期値に基づき、ＣＦカード領域にあるＣＩＳ（Ｃａｒｄ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ：  各種カード属性情報）にアクセスし、カードの属性情報を取得する（Ｓ２０→Ｓ３０）。
【００２８】
次に、ＣＰＵ１００は、取得したカード属性情報に基づき、制御レジスタ回路２１０にカードコンフィグレーション（アクセス制御データ）を設定する（Ｓ４０及びＳ５０）。すなわち、ＣＰＵ１００は、制御レジスタ回路２１０のアクセス基本設定用レジスタ２１０Ａに対して、アクセス方法（Ａｔｔｒｉｂｕｔｅ、ｃｏｍｍｏｎ、Ｉ／Ｏ、Ｔｒｕｅ−ＩＤＥ等のアクセス制御データ）の設定を行う（Ｓ４０）。なお、ＣＦカードではなく、ＬＡＮカードや無線カード等のＩ／Ｏカードが装着された場合、アクセスの種別（方法）をＩ／Ｏアクセス・モードに設定する。
【００２９】
また、カードの挿入の様子を示す図４の外観斜視図に示すように、複数のカードを装着可能とした場合、エリア（カード）毎に、このアクセス方法の設定が可能である。この場合、異種のカードを装着してアクセスが可能となるよう、入出力信号制御回路２２０の端子について、最小限の数とするとともに、異種のカードに対応できる共用タイプとする。よって、様々な種類のカードに対して最適なアクセス動作を実行するに際し、カードの種類別に端子を用意することなく、共用の端子でもってカードと接続することができる。
【００３０】
さらに、ＣＰＵ１００は、取得したカード属性情報に基づき、メモリカードアクセス速度設定用レジスタ２１０Ｂ（Ｉ／Ｏカードの場合は、Ｉ／Ｏカードアクセス速度設定用レジスタ２１０Ｃ）にアクセス速度（アクセス時間）をアクセス制御データとして設定する（Ｓ５０）。メモリアクセスの場合は、Ａｔｔｒｉｂｕｔｅ、Ｃｏｍｍｏｎメモリアクセスを含み、リード時及びライト時のアクセス速度を設定する。一方、Ｉ／Ｏアクセスの場合は、Ｉ／ＯアクセスやＴｒｕｅ−ＩＤＥアクセスを含み、データやアナログ信号の入力時及び出力時のアクセス速度を設定する。
【００３１】
このアクセス速度とは、ウェイト時間、アドレスセットアップ時間、チップセレクトセットアップ、ホールド時間等のアクセスサイクルを規定する各種パラメータ（アクセス制御データ）である。なお、図４に示すように、複数のカードを装着可能とした場合、エリア（カード）毎に、このアクセス方法の設定が可能である。このようなアクセス方法を規定する各種パラメータの一例を図５のマップに示す。このようなパラメータが、制御レジスタ回路２１０の各レジスタ２１０Ａ，２１０Ｂ，２１０Ｃに、適宜割り振られており、図５の右欄に示すように、カードの種別（メモリカードやＩ／Ｏカード）に応じて大きく区分けされている。そして、カードの種別毎に、リード時とライト時において、ウェイト時間、アドレスセットアップ時間、チップセレクトセットアップ、ホールド時間のパラメータを記憶するレジスタが用意されている。さらに、各パラメータを記憶するレジスタはエリア（カード）０乃至３毎に用意されている。
【００３２】
このように、メモリマップ上に各パラメータを設定できることにより、プログラマブルに、アクセスのモードや速度等のアクセス制御データを変更できる利点がある。
【００３３】
＜＜＜アクセス動作段階＞＞＞
制御レジスタ回路２１０におけるアクセス制御データの設定処理が完了すると、図２のブロック図及び図３のフローチャートに示すように、カードインタフェース回路２００が主体となってアクセス動作を実行する。すなわち、タイミング制御回路２３０が、制御レジスタ回路２１０から設定されたアクセス制御データを読み込む（Ｓ６０→Ｓ７０）。タイミング制御回路２３０は、読み込んだアクセス制御データに基づき、アクセス制御命令を送出して入出力信号制御回路２２０を動作させる（Ｓ８０）。入出力信号制御回路２２０は、カード３００へ各種のアクセス信号を送出する（Ｓ９０）。
【００３４】
このアクセス動作について説明すると、カード３００に対し、通常のメモリと同様、アドレスを指定したアクセス命令がＣＰＵ１００から制御レジスタ回路２１０に発せられる。制御レジスタ回路２１０は、アクセス制御命令を発してタイミング制御回路２３０を動作させ、データ及び信号の入出力管理を行う。タイミング制御回路２３０は、アクセス制御命令に基づき、ライトイネーブル信号、リードイネーブル信号、ウェイト信号等のアクセス信号をカード３００へ送出する。このデータ管理に関する具体的なアクセス動作については後述する。なお、このカードアクセスでは、ＣＰＵ１００からのバイト（８ｂｉｔ）、ハーフワード（１６ｂｉｔ）、及びワード（３２ｂｉｔ）といった命令によりアクセスが可能である。
【００３５】
そして、Ｓ９０での入出力信号制御回路２２０によるアクセス信号の送出により、図４のように複数のカードにアクセス可能とした場合、指定されたアドレスに基づき、エリア（カード，スロット）が選択される。そして、制御レジスタ回路２１０に記憶されたカード３００別のアクセス制御データ（アクセス種別及びアクセス速度）に基づき、アクセス動作を実行する（各エリアに対してランダムにアクセス可能）。次いで、ＣＰＵ１００からの命令内容に応じ、一通りのエリア（エリア０乃至ｘ）へのアクセス動作が終了すると、あらたなカード３００の挿抜があるか否かを判定する（Ｓ１００）。この判定において、カード３００の挿入があれば（Ｓ１００：ＹＥＳ）、前述したＳ１０の処理に戻り、カード３００の挿入がなければ（Ｓ１００：ＮＯ）、一連のアクセス動作を終了する。
なお、カード３００から入出力されるデータや信号は、内部アドレスデコーダー２４０及び内部バス４００を介し、ＣＰＵ１００とカード３００との間で送受される。
【００３６】
＝＝＝具体的なアクセス動作＝＝＝
前述した図３のＳ９０において、入出力信号制御回路２２０のアクセス信号送出による具体的なアクセス動作について、図６のフローチャート及び図７のタイミングチャートに基づき、説明する。なお、図７において、図７Ａは、エリア（カード）ゼロにリード・アクセスした場合を示し、図７Ｂは、エリア１にリード・アクセスした場合を示す。タイミング制御回路２３０は、入出力信号制御回路２２０を制御して、カード３００の仕様に適合する最適なアクセス信号を送出させる。まず、タイミング制御回路２３０は、カード３００の種別に応じて基本的なアクセス方法を決定すべく、アクセス基本設定用レジスタ２１０Ａから、Ａｔｔｒｉｂｕｔｅ、ｃｏｍｍｏｎ、Ｉ／Ｏ、Ｔｒｕｅ−ＩＤＥ等のアクセス制御データを読み出す。そして、カード３００がメモリカードの場合、タイミング制御回路２３０は、レジスタ２１０Ｂから、アクセス速度に関するアクセス制御データを読み出す。カード３００がＩ／Ｏカードの場合、タイミング制御回路２３０は、レジスタ２１０Ｃから、アクセス速度に関するアクセス制御データを読み出す。
【００３７】
タイミングチャートについて、図７Ａと図７Ｂとを対比すると、エリア（カード）別、及び、リードまたはライトのいずれかによって、アクセスサイクルをはじめ、アクセスサイクルを構成する各種のアクセス状態の時間が異なる。
【００３８】
まず、図７Ａ及び図７Ｂに示すように、アドレス信号が確定となり、アイドル状態からアドレスセットアップ状態（ｎＣＥ１，ｎＣＥ２）に移行する（図６中、Ｓ９０ａ→Ｓ９０ｂ）。アドレスセットアップ状態について、図７Ａ（カードゼロ）の場合は１サイクルであるのに対し、図７Ｂ（カード１）の場合は２サイクルとし、各カードの属性に合わせ最適とするタイミングを生み出している。
【００３９】
次に、チップセレクト信号が確定となり、アドレスセットアップ状態からチップセレクトセットアップ状態に移行する（図６中、Ｓ９０ｂ→Ｓ９０ｃ）。チップセレクトセットアップ状態について、図７Ａ（カードゼロ）の場合は１サイクルであるのに対し、図７Ｂ（カード１）の場合は２サイクルとしている。
【００４０】
そして、ライトイネーブル信号あるいはリードイネーブル信号が確定となり、チップセレクトセットアップ状態からウェイトステート状態（ｎＲＤ）に移行する（図６中、Ｓ９０ｃ→Ｓ９０ｄ）。ウェイトステート状態について、図７Ａ（カードゼロ）及び図７Ｂ（カード１）の場合、共にたまたま３サイクルとなっている。
【００４１】
次いで、ライトイネーブル信号あるいはリードイネーブル信号が解除となり、ウェイトステート状態からチップセレクトホールド状態に移行する（図６中、Ｓ９０ｄ→Ｓ９０ｅ）。状態について、図７Ａ（カードゼロ）の場合は１サイクルであるのに対し、図７Ｂ（カード１）の場合は２サイクルとしている。
最後に、アドレス信号及びチップセレクト信号が解除となり、ホールド状態からアイドル状態に戻る。
【００４２】
以上、説明したように、アクセスサイクルをはじめ、このアクセスサイクルを構成する各種のアクセス状態について、各カードの属性に合わせ最適とするタイミングを生み出している。
【００４３】
このような本実施例に対し、従来では、図８のタイミングチャートに示すように、本実施例の図７の場合に比し、アクセスサイクルをはじめ、このアクセスサイクルを構成する各種のアクセスタイミングは固定である。エリア（カード，スロット）が変わっても、各種アクセスタイミング（アクセス速度）は固定である。よって、従来では、この固定のアクセス速度に適合できるカードを探し、接続せざるを得ず、はなはだ不便であった。また、従来では、カードの属性に合わせ、クロック信号を分周する対策も考えられるが、その設計変更が煩雑で現実的ではない。たまたま、複数のカードについて、アクセスタイミングを適合できる場合もあるが、最も遅いカードにアクセスタイミングを一律に合わせる必要があり、他のカードについては、本来より遅い速度でアクセス動作をせざるをせず、非効率であった。
しかしながら、本発明に係る実施例にあっては、このような従来の不具合は生じないという利点が得られる。
【００４４】
【発明の効果】
カードの属性情報に基づき、アクセスの方法や速度など適切なアクセス制御データを設定できる。したがって、様々な種類のカードに対し、最適なアクセス動作を実行できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るカードインタフェース装置の外観斜視図である。
【図２】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の構成を示すブロック図である。
【図３】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の動作を示すフローチャートである。
【図４】本発明の一実施例に係るカードインタフェース装置において複数のカードを装着可能とした場合の様子を示す外観斜視図である。
【図５】本発明の一実施例に係るアクセス速度を規定する各種パラメータ（アクセス制御データ）を含むメモリマップの一例を示す図である。
【図６】本発明の一実施例に係るカードインタフェース回路を含むカードインタフェース装置の具体的なアクセス動作を示すフローチャートである。
【図７】本発明の一実施例に係るカードインタフェース回路によるアクセス動作の様子を示すタイミングチャートであり、図７Ａは、エリア（カード）ゼロにリード・アクセスした場合を示し、図７Ｂは、エリア１にリード・アクセスした場合を示す。
【図８】従来のカードインタフェース回路によるアクセス動作の様子を示すタイミングチャートである。
【符号の説明】
１００    ＣＰＵ（中央処理装置，プロセッサ）
２００    カードインタフェース回路（Ｉ／Ｆ）
２１０    制御レジスタ回路（レジスタ）
２１０Ａ  アクセス基本設定用レジスタ
２１０Ｂ  メモリカードアクセス速度設定用レジスタ
２１０Ｃ  Ｉ／Ｏカードアクセス速度設定用レジスタ
２２０    入出力信号制御回路
２２０Ａ  アドレス信号生成回路
２２０Ｂ  データ制御回路
２２０Ｃ  チップセレクト制御回路
２２０Ｄ  リードイネーブル信号生成回路
２２０Ｅ  ライトイネーブル信号生成回路
２２０Ｆ  ウェイト信号生成回路
２３０    タイミング制御回路
２４０    内部アドレスデコーダー
３００    カード
４００    内部バス
５００    メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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