(57)【要約】【課題】少ない集積回路上の占有面積で、マイコンの高速読み込みに対応できるカスタムＬＳＩ内外部データバス駆動回路、及び内部データバス駆動回路を提供する。【解決手段】電源と内部データバス各ビット線との間のＰＭＯＳトランジスタは、リードイネーブル信号がＬレベルの時に該ビット線をＨレベルにする。内部データバス駆動回路は、ビット線と接地との間にＮＭＯＳトランジスタを有し、前記ＰＭＯＳトランジスタが非導通で送信データがＬレベルであるときに導通して該ビット線をＬレベルにする。外部データバス駆動回路のデータラッチはリード信号がＬレベルの間はリセットされ、リード信号の立ち上がりから所定時間経過した時刻に内部データバスの信号を反転した信号をラッチする。３ステート非反転ドライバは、リード信号がＨレベルの間のみデータラッチの出力信号を反転した信号に外部データバスの対応するビット線を駆動する。【選択図】  図１
2004252657.tif 000002
【特許請求の範囲】
【請求項１】
マイコン周辺回路内レジスタのデータを該マイコン周辺回路内に設けられた内部データバスと、前記マイコン周辺回路とマイコンとの間に設けられた外部データバスとを経由してマイコンに送るために前記マイコン周辺回路内に設けられるデータバスの駆動回路であって、
前記内部データバスの各ビット線に接続され前記レジスタの対応するビットのデータに従って前記内部データバスを駆動する内部データバス駆動回路と、前記外部データバスの各ビット線に接続され前記内部データバスを経由して送られてきたデータに従って前記外部データバスの対応するビット線を駆動する外部データバス駆動回路と、電源ノードと前記内部データバスの各ビット線との間に接続されたＰＭＯＳトランジスタとを備えて構成され、
前記ＰＭＯＳトランジスタは、前記マイコン周辺回路を選択するチップセレクト信号とマイコンのデータ読込み動作を知らせるリード信号との少なくとも何れか一方の信号が出力されていない時に導通して、該ＰＭＯＳトランジスタの接続された内部データバスのビット線をＨレベルに維持するように制御され、
前記内部データバス駆動回路は、接続されたビット線と接地ノードとの間にＮＭＯＳトランジスタを有し、該ＮＭＯＳトランジスタは、前記ＰＭＯＳトランジスタが非導通であり、マイコンにより選択された前記レジスタの対応するビットの信号がＬレベルであるときに導通して接続されたビット線をＬレベルにするように制御され、
前記外部データバス駆動回路は、前記外部データバスのビット線を駆動する３ステート非反転ドライバとデータラッチとを備え、該データラッチはマイコンから前記リード信号が出力されていない間はリセットされてその出力にＬレベル信号を出力し、前記リード信号が出力されている間においては該リード信号の立ち上がりから所定時間経過した時刻における前記内部データバスの接続されたビット線の信号レベルを反転した信号をラッチして出力するように制御され、前記３ステート非反転ドライバは、前記リード信号が出力されている間のみ前記データラッチの出力信号を反転した信号になるように外部データバスの対応するビット線を制御するように構成されていることを特徴とするマイコン周辺回路内に設けられるデータバスの駆動回路。
【請求項２】
前記データラッチは、マイコンからの前記リード信号が出力されていない間はセットされてその出力にＨレベル信号を出力するように変更したことを特徴とする請求項１に記載のマイコン周辺回路内に設けられるデータバスの駆動回路。
【請求項３】
前記ＰＭＯＳトランジスタは、更に前記データラッチが前記内部データバスの信号を反転した信号をラッチし終えた以降、該データラッチが前記リード信号によりリセットされるまでの間にも導通するように構成したことを特徴とする請求項１に記載のマイコン周辺回路内に設けられるデータバスの駆動回路。
【請求項４】
前記ＰＭＯＳトランジスタは、更に前記データラッチが前記内部データバスの信号を反転した信号をラッチし終えた以降、該データラッチが前記リード信号によりセットされるまでの間にも導通するように構成したことを特徴とする請求項２に記載のマイコン周辺回路内に設けられるデータバスの駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイコン周辺回路として使用されるカスタムＬＳＩ内のレジスタが保持するデータを、カスタムＬＳＩ内のデータバス（以下、内部データバスという）を経由して、マイコンとカスタムＬＳＩとを結ぶデータバス（以下、外部データバスという）に載せるデータバス駆動回路に関する。
【０００２】
【従来の技術】
マイコンの周辺回路として、Ａ／Ｄ変換器、通信制御装置、特殊センサを有するセンサモジュール等の複雑なカスタムＬＳＩが複数配置されることが少なくない。これらのカスタムＬＳＩは、制御の複雑性から内部に複数のレジスタを有することが多い。このような複数のレジスタの中の特定レジスタのデータをマイコンが読み取る場合には、マイコンにより指定されたレジスタのデータは、一旦、内部データバス駆動回路によりカスタムＬＳＩ内の内部データバスに載せられる。そして、内部データバスを経由して外部データバス駆動回路に伝送され、該駆動回路が受け取ったデータに従い外部データバスを駆動することによってマイコンに伝送するという２段方式が採られる。
【０００３】
図７、図８は、このような方式による従来のデータ伝送及びそれに使用される各データバス駆動回路の例を示したものである。図７は、マイコン１と、一例として２個のカスタムＬＳＩ２ａ、２ｂを結ぶ外部バスの構成例を示したものである。外部データバスには、双方向性のパラレル信号バスが用いられる。データを送受信する相手のカスタムＬＳＩの選択は、本例の場合、チップセレクト信号ＣＳ１、ＣＳ２を使用して行なわれる。アドレス信号バスは、選択したカスタムＬＳＩ内のレジスタ番号を指定するものでパラレルバスである。リード信号ＲＤ、ライト信号ＷＲは、読出し、書込み動作の区別とそのタイミングを知らせるための制御信号である。
【０００４】
図８は、カスタムＬＳＩ２ａ内の内部データバス駆動回路、及び外部データバス駆動回路の例を示したものである。内部データバスもパラレル信号バスで、通常、外部データバスと同じビット幅Ｍを有する。図８は、その中の１本であるビットｍ線のみに関連する回路を示している。
【０００５】
内部データバスの信号を受信して外部データバスに載せる外部データバス駆動回路３ｍは、１本のデータバス線に対して１個必要なため、カスタムＬＳＩ２ａ内にはデータバス幅に等しいＭ個設けられる。一方、内部データバス駆動回路４ｎは、アドレスバスを介して指定されたレジスタｎのビットｍのデータを、内部データバスのビットｍ線ＤＢＩｍに載せるための駆動回路である。従って、レジスタの数がＮ個であれば、１本のビットｍ線にはＮ個が並列に接続され、カスタムＬＳＩ２ａ内には最大でｍ×ｎ個設けられる。本例の外部データバス駆動回路３ｍ、内部データバス駆動回路３ｎは、共にＭＯＳトランジスタからなる３ステート非反転ドライバＱ１ｍ、Ｑ２ｎを採用しているが、これは一般的に採用されることの多いバス駆動回路である。
【０００６】
図９は、図７、図８に示した構成の下で、マイコン１がカスタムＬＳＩ２ａ内のレジスタｎのビットｍのデータを読み取る場合の、回路主要部の信号波形を示したものである。以下、この図９を参照して回路の動作を説明し、その中で問題点を指摘すると共に本発明が解決しようとする課題を明らかにする。
【０００７】
マイコン１からリード信号ＲＤが出力されるのに先立ち、カスタムＬＳＩ２ａを選択するチップセレクト信号ＣＳ１がＨレベル（  Ｈｉｇｈレベルの意で論理１に対応する。）にされ、更にアドレスバスにレジスタｎを指定する信号が出力される。すると、カスタムＬＳＩ２ａ内では、アドレスバス信号がデコードされ、レジスタｎが選択されていることを表わすイネーブル信号ＥＮｎ（図９の（ａ））がＨレベルとなって内部データバス駆動回路４ｎ内の２入力ＡＮＤ回路Ｑ３ｎの一方の入力端子に加えられる。
【０００８】
また、最初のリード信号ＲＤ（図９の（１））がマイコン１から出力されると、チップセレクト信号ＣＳ１とリード信号ＲＤ（図９の（ｂ））との論理積であるリードイネーブル信号ＲＤＥＮ（図９の（ｃ））がＨレベルとなって、２入力ＡＮＤ回路Ｑ３ｎの他方の端子に入力される。これにより、２入力ＡＮＤ回路Ｑ３ｎの出力はＨレベルとなり、３ステートドライバＱ２ｎの出力はアクティブな状態となる。
【０００９】
３ステートドライバＱ２ｎの入力には、カスタムＬＳＩ２ａ内のレジスタｎのビットｍのデータＲＤｎｍ（図９の（ｄ））が入力されている。いま、最初のリード信号ＲＤ（図９の（１））が入力された時にデータＲＤｎｍがＬレベル（Ｌｏｗレベルの意で論理０に対応する。）であったとする。ドライバＱ２ｎの出力は、それまでのハイインピーダンス状態、即ち、フローティング状態からＬレベルに向かって低下を始め、内部データバスのビットｍ線ＤＢＩｍの電圧レベル（図９の（ｅ））をＬレベルに向けて低下させる。
【００１０】
ところで、内部データバスのビットｍ線ＤＢＩｍには、３ステートドライバＱ２ｎがＮ個と、ドライバＱ１ｍが接続されており、更に、内部データバスはカスタムＬＳＩ２ａ内の配線とはいえバス線のため配線長が長い。そのため、接地された接地ノードＮＶｅｅとの間にはかなり大きな負荷容量が存在する。また、ドライバＱ２ｎは、カスタムＬＳＩ２内に最大でｍ×ｎ個もの個数を設ける必要があるため、カスタムＬＳＩ２ａの小型化のために小さく形成せざるを得ず、その負荷駆動能力（負荷電流供給能力及び負荷電流吸引能力）は低くなっている。これらのことから、ビットｍ線ＤＢＩｍの電圧が確実にＬレベルに低下するまでには、図９（ｅ）の区間（１）に示すように長い時間がかかる。このドライバＱ２ｎが、Ｈレベルにあるビットｍ線ＤＢＩｍをＬレベルに引き下げるのに必要な立ち下げ時間をＴｄｄとする。
【００１１】
他方、外部データバス駆動回路３ｍ内の３ステートドライバＱ１ｍは、リード信号ＲＤがＨレベルになると、出力がアクティブな状態となる。そして、その出力に接続された外部データバスのビットｍ線ＤＢＯｍの電圧レベル（図９の（ｆ））を、入力端子に接続された内部データバスのビットｍ線ＤＢＩｍの電圧レベルであるＬレベルに引き下げようとする。ドライバＱ１ｍが、Ｈレベルにあるビットｍ線ＤＢＯｍをＬレベルに引き下げるのに要する立ち下げ時間をＴｏｄとする。
【００１２】
一方、マイコン１は、リード信号ＲＤを出力してから所定時間Ｔｓを経過した時点で、外部データバスのビットｍ線ＤＢＯｍの信号をサンプリングして読み込み、カスタムＬＳＩ２ａ内のレジスタｎのビットｍのデータＲＤｎｍのデータを把握する。従って、マイコン１が正しくデータＲＤｎｍの論理状態を把握するためには、マイコン１がサンプリングする時点までに、ビットｍ線ＤＢＯｍがレジスタｎのビットｍのデータＲＤｎｍの論理状態であるＬレベルを正しく反映している必要がある。そのための必要条件は次のように表わされる◎
Ｔｄｄ  ＋  Ｔｏｄ  ＜  Ｔｓ                        （１）式
【００１３】
同様のことは、レジスタｎのビットｍのデータＲＤｎｍがＨレベルである時に、マイコン１がその論理状態を２番目のリード信号ＲＤ（図９の（２））により把握する場合にも言える。ドライバＱ２ｎが、Ｌレベルにあるビットｍ線ＤＢＩｍをＨレベルに引き上げるのに要する立ち上げ時間をＴｄｕ、ドライバＱ１ｍが、Ｌレベルにあるビットｍ線ＤＢＯｍをＨレベルに引き上げるのに要する立ち上げ時間をＴｏｕとすると、その必要条件は次のように表わされる。
Ｔｄｕ  ＋  Ｔｏｕ  ＜  Ｔｓ                        （２）式
【００１４】
先に説明したように、ドライバＱ２ｎの負荷駆動能力はそれほど大きくできないので、ドライバＱ２ｎによる内部データバス線の立ち上げ時間Ｔｄｕ及び立ち下げ時間Ｔｄｄは比較的長い。従って、マイコン１が速いサイクルでカスタムＬＳＩ２ａ内のレジスタｎのデータを読み取るためには、（１）、（２）式の関係より、ドライバＱ１ｍによる外部データバスの立ち下げ時間Ｔｏｄ及び立ち上げ時間Ｔｏｕは、非常に短い時間であることが要求される。
【００１５】
ここで、今度はドライバＱ１ｍの負荷の大きさを考えてみる。負荷は外部データバスのビットｍ線ＤＢＯｍである。この線は、マイコン１と外部の複数のカスタムＬＳＩ２ａ、２ｂ等を結ぶデータバス線であり、それらが取り付けられたプリント配線基板上を走る配線である。そのため配線長は非常に長く、接地ノードＮＶｅｅとの間に大きな負荷容量を有する。また、ノイズを拾いやすい配線でもある。更に、データバス線に接続されるカスタムＬＳＩの１個に付き、１個のドライバと１個のレシーバとが接続され、それらの有する出力容量、入力容量も負荷として加わる。これらのことから、ドライバＱ１ｍには非常に大きな負荷駆動能力が要求され、負荷電流の供給、吸引能力として１〜２ｍＡ、場合によってはそれ以上の能力が必要とされる。
【００１６】
以上、説明したような理由によりドライバＱ１ｍには、大電流を高速スイッチングする能力が要求される。こうした要求を満たすためには、ドライバＱ１ｍの出力段のＰＭＯＳトランジスタＰ１ｍ、及びＮＭＯＳトランジスタＮ１ｍを、大面積で形成せざるを得ず、カスタムＬＳＩ２ａ内で非常に大きな面積を占有することとなる。このことは、カスタムＬＳＩ２ａの小型化の障害として問題視されてきた。
【００１７】
【発明が解決しようとする課題】
本発明は、従来技術のこのような問題点を解決するためになされたもので、その目的は、少ない占有面積でマイコンの高速読み込みに対応できる外部データバス駆動回路、及び内部データバス駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的を達成するための請求項１に記載の発明は、マイコン周辺回路内レジスタのデータを該マイコン周辺回路内に設けられた内部データバスと、前記マイコン周辺回路とマイコンとの間に設けられた外部データバスとを経由してマイコンに送るために前記マイコン周辺回路内に設けられるデータバスの駆動回路である。該駆動回路は、前記内部データバスの各ビット線に接続され前記レジスタの対応するビットのデータに従って前記内部データバスを駆動する内部データバス駆動回路と、前記外部データバスの各ビット線に接続され前記内部データバスを経由して送られてきたデータに従って前記外部データバスの対応するビット線を駆動する外部データバス駆動回路と、電源ノードと前記内部データバスの各ビット線との間に接続されたＰＭＯＳトランジスタとを備えて構成される。前記ＰＭＯＳトランジスタは、前記マイコン周辺回路を選択するチップセレクト信号とマイコンのデータ読込み動作を知らせるリード信号との少なくとも何れか一方の信号が出力されていない時に導通して、該ＰＭＯＳトランジスタの接続された内部データバスのビット線をＨレベルに維持するように制御される。前記内部データバス駆動回路は、接続されたビット線と接地ノードとの間にＮＭＯＳトランジスタを有し、該ＮＭＯＳトランジスタは、前記ＰＭＯＳトランジスタが非導通であり、マイコンにより選択された前記レジスタの対応するビットの信号がＬレベルであるときに導通して、接続されたビット線をＬレベルにするように制御される。前記外部データバス駆動回路は、前記外部データバスのビット線を駆動する３ステート非反転ドライバとデータラッチとを備える。該データラッチはマイコンから前記リード信号が出力されていない間はリセットされてその出力にＬレベル信号を出力し、前記リード信号が出力されている間においては該リード信号の立ち上がりから所定時間経過した時刻における前記内部データバスの接続されたビット線の信号レベルを反転した信号をラッチして出力するように制御される。前記３ステート非反転ドライバは、前記リード信号が出力されている間のみ前記データラッチの出力信号を反転した信号になるように外部データバスの対応するビット線を制御するように構成されている。本発明はこのような構成を特徴とするマイコン周辺回路内に設けられるデータバスの駆動回路である。
【００１９】
このように駆動回路を構成することにより、後述する理由により、マイコンのリード信号及びサンプリングタイミングが同じであっても、前記３ステート非反転ドライバ内の出力段に用いられるＰＭＯＳトランジスタの負荷駆動能力を下げることが可能になる。その結果、外部データバス駆動回路を集積回路上で小面積に形成することが可能となり、マイコン周辺回路の小型化、コストダウンの効果を奏することができる。
【００２０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記データラッチは、マイコンからの前記リード信号が出力されていない間はセットされて、その出力にＨレベル信号を出力するように変更したことを特徴とするものである。
【００２１】
このように駆動回路を構成した場合も、後述する理由により、マイコンのリード信号及びサンプリングタイミングが同じでも、前記３ステート非反転ドライバ内の出力段に用いられるＮＭＯＳトランジスタの負荷駆動能力を下げることが可能になる。その結果、外部データバス駆動回路を集積回路上で小面積に形成することが可能となり、マイコン周辺回路の小型化、コストダウンの効果を奏することができる。
【００２２】
また、請求項３に記載の発明は、請求項１に記載の発明において、電源ノードと内部データバスの各ビット線との間に接続されたＰＭＯＳトランジスタは、前記データラッチが内部データバスの信号を反転した信号をラッチし終えた以降、該データラッチがリード信号によりリセットされるまでの間においても導通するようにしたことを特徴とするマイコン周辺回路内に設けられるデータバスの駆動回路である。
【００２３】
データラッチが内部データバスの信号を反転した信号をラッチしてしまえば、内部データバスは最早、レジスタのデータを反映している必要はない。従って、次のリードサイクルに備えて、リード信号が出力されていないときのＨレベルの状態に速やかに戻ることが望ましい。そのためにデータのラッチが終了後、直ちに前記ＰＭＯＳトランジスタを導通させるとよい。このようにすれば、ＰＭＯＳトランジスタの負荷駆動能力が同じ場合にはマイコンによるリードサイクルを速めることが可能になる。反対にマイコンのリードサイクルが同じ場合には、ＰＭＯＳトランジスタの負荷駆動能力を更に低下させることが可能になる。
【００２４】
また、請求項４に記載の発明は、請求項２に記載の発明において、電源ノードと内部データバスの各ビット線との間に接続されたＰＭＯＳトランジスタは、前記データラッチが内部データバスの信号を反転した信号をラッチし終えた以降、該データラッチがリード信号によりセットされるまでの間においても導通するようにしたことを特徴とするマイコン周辺回路内に設けられるデータバスの駆動回路である。
【００２５】
このようにすれば、請求項３に記載の発明の場合と同様の理由により、ＰＭＯＳトランジスタの負荷駆動能力が同じ場合にはマイコンによるリードサイクルを速めることが可能になる。反対にマイコンのリードサイクルが同じ場合には、ＰＭＯＳトランジスタの負荷駆動能力を更に低下させることが可能になる。
【００２６】
【発明の実施の形態】
（第１の実施形態）
図１〜図３、図７を参照して本発明の第１の実施形態について説明する。本実施形態における外部バスの構成は、従来技術で説明した図７の構成と同じである。カスタムＬＳＩ２ａ、２ｂの回路構成は、図１と図２に示すカスタムＬＳＩの回路構成２Ａに置き換えている。
【００２７】
従来技術で説明した図８の構成と同じく、内部データバス、外部データバス共にビット幅Ｍのパラレル信号バスで、図１は、その中のビットｍ線ＤＢＩｍのみに関連する回路を示したものである。本カスタムＬＳＩ２Ａは、従来回路の図８と同じように外部データバス駆動回路５ｍと内部データバス駆動回路６ｎを有する他に、電源Ｖｄｄが供給される電源ノードＮＶｄｄとビット線ＤＢＩｍとの間にＰＭＯＳトランジスタＰ３ｍを有する。１本のビットｍ線ＤＢＩｍに対して外部データバス駆動回路５ｍは１式、内部データバス駆動回路６ｎはレジスタの数だけのＮ個、ＰＭＯＳトランジスタＰ３ｍは１個存在する。この他に、各データの読み込みに関連する制御信号を生成するために、図２に示した制御回路も備えている。
【００２８】
ＰＭＯＳトランジスタＰ３ｍは、マイコン１からのカスタムＬＳＩ２Ａを選択するチップセレクト信号ＣＳ１とリード信号ＲＤを入力とする２入力ＡＮＤ回路Ｑ１３の出力信号であるリードイネーブル信号ＲＤＥＮによりそのゲードが制御される。従って、チップセレクト信号ＣＳ１とリード信号ＲＤの、少なくともいずれか一方がＬレベルにあるときには導通して、接続されたビットｍ線ＤＢＩｍをＨレベルに維持し、共にＨレベルの場合は非導通になる。この非導通になった状態においては、ビット線ＤＢＩｍは、次に述べる内部データバス駆動回路６ｎによりＬレベルに引き下げられない限りフローティングの状態となる。しかし、ビット線ＤＢＩｍと接地ノードＮＶｅｅとの間には浮遊容量が存在するため、フローティングの状態となった後も暫くの間はその浮遊容量に充電された電荷によってＨレベルに維持される。
【００２９】
内部データバス駆動回路６ｎは、ＮＭＯＳトランジスタＮ３ｎと２入力ＮＯＲ回路Ｑ９ｎと２入力ＮＡＮＤ回路Ｑ１０ｎにより構成される。ＮＭＯＳトランジスタＮ３ｎは、内部データバスのビットｍ線ＤＢＩｍと接地ノードＮＶｅｅとの間に接続され、そのゲートは２入力ＮＯＲ回路Ｑ９ｎの出力により制御される。２入力ＮＯＲ回路Ｑ９ｎの一方の入力端子には、レジスタｎ（９）（図２参照）のビットｍのデータＲＤｎｍが入力され、他方には２入力ＮＡＮＤ回路Ｑ１０ｎの出力が入力されている。２入力ＮＡＮＤ回路Ｑ９ｎの一方の入力端子には、リードイネーブル信号ＲＤＥＮが入力され、他方にはマイコン１からデータバスを介して出力されたレジスタ番号を、デコーダ８にてデコードして得られたレジスタｎ選択信号ＥＮｎが入力される。このような接続によりＮＭＯＳトランジスタＮ３ｎは、レジスタｎが選択され且つリードイネーブル信号ＲＤＥＮがＨレベルとなったときに、レジスタｎのビットｍのデータＲＤｎｍがＬレベルの場合にのみ導通して、内部データバスのビットｍ線ＤＢＩｍをＬレベルに引き下げる動作をする。それ以外のときは非導通の状態を保つ。
【００３０】
外部データバス駆動回路５ｍは、３ステート非反転ドライバＱ４ｍとデータラッチＱ５ｍ、インバータＱ６ｍ、Ｑ７ｍ、２入力ＡＮＤ回路Ｑ８ｍにより構成される。ドライバＱ４ｍの出力は、外部データバスのビットｍ線ＤＢＯｍに接続されており、入力にはデータラッチＱ５ｍの出力をインバータＱ６ｍにて反転した信号が供給されている。ドライバＱ４ｍの出力インピーダンスはリード信号ＲＤにより制御され、リード信号ＲＤがＬレベルのときには出力がハイインピーダンス状態となって事実上、ビットｍ線ＤＢＯｍから切り離された状態となる。反対にリード信号ＲＤがＬレベルのときには、出力はアクティブな状態となりビットｍ線ＤＢＯｍをデータラッチＱ５ｍの出力と反対の論理レベルに駆動する。
【００３１】
データラッチＱ５ｍのリセット端子Ｒには、リセット信号ＲＥＳＥＴを反転した信号とリード信号ＲＤとを入力とする２入力ＡＮＤ回路Ｑ８ｍの出力が加えられている。従って、リセット信号ＲＥＳＥＴがＨレベルになったとき、あるいはリード信号ＲＤがＬレベルとなったときにリセットされ、出力端子ＱはＬレベルを出力する。データラッチＱ５ｍのデータ入力端子Ｄには、内部データバスのビットｍ線ＤＢＩｍの論理レベルをインバータＱ７ｍで反転した信号が入力されている。また、ラッチパルス入力端子Ｌには、ラッチパルス発生回路７（図２参照）にて生成されたラッチパルス信号ＬＡＴＣＨが入力されている。従って、リセットが働いていない状態のときにラッチパルス信号ＬＡＴＣＨが加わると、その時点におけるビットｍ線ＤＢＩｍの論理レベルを反転した論理レベルがラッチされ出力端子Ｑに出力される。
【００３２】
図３は、マイコン１が指定したカスタムＬＳＩ２Ａ内の指定レジスタｎのビットｍのデータＲＤｎｍを読み込む時の主要信号の波形を示したものである。以下、この図３の信号波形を参照しながらマイコン１が、指定したレジスタの内容を読み取る場合の一連の動作を説明する。
【００３３】
カスタムＬＳＩ２Ａの電源が投入された直後には、図示しないリセットパルス発生回路によりリセット信号ＲＥＳＥＴが一時的にＨレベルにされてデータラッチＱ５ｍはリセットされ、その出力端子ＱはＬレベルとなる。マイコン１がリード信号ＲＤを出力していない間（図３（ｂ）の区間（１））は、リードイネーブル信号ＲＤＥＮが先に説明したようにＬレベルとなっている（図３（ｃ）の区間（１））。従って、ＰＭＯＳトランジスタＰ３ｍは導通、ＮＭＯＳトランジスタＮ３ｎは非導通となり、内部データバスのビットｍ線ＤＢＩｍはＨレベルに維持される。
【００３４】
次に、カスタムＬＳＩ２ＡのレジスタｎのビットｍのデータＲＤｎｍがＬレベルのとき（図３（ｄ））に、マイコン１がそのデータを読み取る動作を図３の区間（２）に示した波形を参照して説明する。マイコン１からは、リード信号ＲＤに先行してカスタムＬＳＩ２Ａを選択するチップセレクト信号ＣＳ１がＨレベルにされる。また、アドレスバスにはレジスタｎを選択する信号が出力されるので、リード信号ＲＤが出力された時点では、内部データバス駆動回路６ｎに供給されるレジスタｎ選択信号ＥＮｎはＨレベルとなっている。
【００３５】
この状態でマイコン１よりリード信号ＲＤが出力されると（図３（ｂ）の区間（２））、リードイネーブル信号ＲＤＥＮはＨレベルとなる（図３（ｃ）の区間（２））。すると、ＰＭＯＳトランジスタＰ３ｍは非導通となり、反対にＮＭＯＳトランジスタＮ３ｎは導通するため、ビットｍ線ＤＢＩｍの電圧はＬレベルに向かって降下を開始し、やがてＬレベルに安定する（図３（ｅ）の区間（２））。このＮＭＯＳトランジスタＮ３ｎによる立ち下げ時間をＴｄｄとする。
【００３６】
一方、リードイネーブル信号ＲＤＥＮの立ち上がりにより、図２中のラッチパルス発生回路７がトリガされ、立ち下げ時間Ｔｄｄより僅かに長い時間Ｔｌ経過後に幅の狭いラッチパルス信号ＬＡＴＣＨを発生させる（図３（ｆ）の区間（２））。この場合、次の条件が成立している必要がある。
Ｔｄｄ  ＜  Ｔｌ                                  （３）式
このとき、データラッチＱ５ｍはリセット状態ではないため、このラッチパルス信号ＬＡＴＣＨにより、ビットｍ線ＤＢＩｍのＬレベルをインバータＱ７ｍで反転したＨレベルの信号がデータラッチＱ５ｍにラッチされる。これにより、ドライバＱ４ｍの入力であるＡ点の電圧は、図３（ｇ）の区間（２）のようにＬレベルに反転する。
【００３７】
ドライバＱ４ｍは、リード信号ＲＤが出力されていない間は、出力がハイインピーダンス状態であるため、外部データバスのビットｍ線ＤＢＯｍはフローティングの状態にあった（図３（ｈ）の区間（１））。ドライバＱ４ｍは、リード信号ＲＤがＨレベルとなった瞬間から出力がアクティブな状態に変わり、ビットｍ線ＤＢＯｍをＡ点と同じ論理レベルのＨレベルに引き上げる（図３（ｈ）の区間（２））。しかし、ラッチパルス信号ＬＡＴＣＨが発生した瞬間にＡ点の電圧がＬレベルに反転するため、ラッチパルス信号ＬＡＴＣＨが発生した瞬間を境として、ドライバＱ４ｍは逆に、ビットｍ線ＤＢＯｍをＬレベルに引き下げる方向に動作を変える（図３（ｈ）の区間（２））。Ｈレベルにあるビットｍ線ＤＢＯｍをＬレベルに引き下げるのに要する立ち下げ時間をＴｏｄとする。
【００３８】
マイコン１がリード信号ＲＤを出力してから、外部データバスに送られたデータを読み取る（サンプリングする）までの時間をＴｓとする。マイコン１が正しくレジスタｎ内のＬレベル信号を読み取るためには、立ち下げ時間Ｔｏｄは次の式を満たしている必要がある。
Ｔｏｄ  ＜  Ｔｓ  −  Ｔｌ                          （４）式
この式は、前述の（３）式を考慮すると次のような条件をも意味する。
Ｔｄｄ  ＋  Ｔｏｄ  ＜  Ｔｓ                          （５）式
即ち、（３）、（４）式の双方が成立するように各時間が調整してあれば、マイコン１は、図３の区間（２）に示す各信号波形に従って、レジスタｎ内のＬレベルデータを正しく読み取ることができる。
【００３９】
次に、リード信号ＲＤが終了してから次のリード信号ＲＤが出力されるまで（図３の区間（３））の動作について説明する。リード信号ＲＤがＬレベルになると、ドライバＱ４ｍの出力はハイインピーダンス状態となる。また、データラッチＱ５ｍはリセットされて出力端子ＱはＬレベルとなるため、ドライバＱ４ｍの入力であるＡ点はＨレベルとなる（図３（ｇ）の区間（３））。更に、リードイネーブル信号ＲＤＥＮもＬレベルとなるため、ＰＭＯＳトランジスタＰ３ｍが導通してビットｍ線ＤＢＩｍをＨレベルに引き上げる（図３（ｅ）の区間（３））。この立ち上げ時間をＴｄｕとし、リード信号ＲＤがＬレベルに落ちてから次のリード信号ＲＤが出力されるまでの最短時間をＴｒとする。確実な読み取り動作が行なわれるためには、次の条件が成立している必要がある。
Ｔｄｕ  ＜  Ｔｒ                                （６）式
【００４０】
次に、カスタムＬＳＩ２ＡのレジスタｎのビットｍのデータＲＤｎｍがＨレベルのときに、マイコン１がそのデータを読み取る動作を図３の区間（４）に示した信号波形を参照して説明する。ドライバＱ４ｍの入力であるＡ点はＨレベルに維持されたままである。従って、リード信号ＲＤがＨレベルになるとドライバＱ４ｍは出力がアクティブとなり、外部データバスのビットｍ線ＤＢＯｍをＡ点と同じＨレベルに向けて立ち上げる。この立ち上げ時間をＴｏｕとすると、Ｔｏｕ時間後にはビット線ＤＢＯｍはＨレベルとなる。
【００４１】
内部データバスのビットｍ線ＤＢＩｍの信号レベルを考えると、マイコン１からリード信号ＲＤが出力された瞬間には、（６）式が成立していることを条件にビットｍ線ＤＢＩｍはＨレベルになっている（図３（ｅ）の区間（４））。リード信号ＲＤがＨレベルとなることにより、リードイネーブル信号ＲＤＥＮもＨレベルとなり（図３（ｃ）の区間（４））、ＰＭＯＳトランジスタＰ３ｍは非導通となる。また、レジスタｎのビットｍのデータＲＤｎｍがＨレベルであるために、ＮＭＯＳトランジスタＮ３ｎも非導通状態を継続する。従って、ビットｍ線ＤＢＩｍはフローティング状態に変わる。
【００４２】
しかし、先に説明したようにビットｍ線ＤＢＩｍと接地ノードＮＶｅｅとの間には浮遊容量が存在し、その浮遊容量はリード信号ＲＤがＬレベルであった期間（図３（ｅ）の区間（３））にＨレベルに充電されている。ビットｍ線ＤＢＩｍに接続されたＭＯＳトランジスタの入力インピーダンス、出力インピーダンスは非常に高いため、この浮遊容量に充電された電荷は、ビットｍ線ＤＢＩｍがフローティング状態となった後も容易には放電しない。従って、リード信号ＲＤが出力された後も、ビットｍ線ＤＢＩｍは、暫くの間はＨレベルを維持する（図３（ｅ）の区間（４））。従ってその間、データラッチＱ５ｍのデータ入力端子Ｄは、Ｌレベルに維持され続ける。
【００４３】
リード信号ＲＤが立ち上がってからＴｌ時間経過すると、ラッチパルス発生回路７よりラッチパルス信号ＬＡＴＣＨが出力される（図３（ｆ）の区間（４））。この時点においてもビットｍ線ＤＢＩｍはＨレベル状態であるため、データラッチＱ５ｍにはＬレベルがラッチされ、Ａ点はＨレベルとなる。即ち、ドライバＱ４ｍの入力であるＡ点は、レジスタｎのビットｍのデータＲＤｎｍがＨレベルであった場合には、リード信号ＲＤが出力されている期間中（図３の区間（４））を通してＨレベルに維持される（図３（ｇ）の区間（４））。マイコン１は、リード信号ＲＤの立ち上がりからＴｓ時間経過後に、外部データバスのビットｍ線ＤＢＯｍの信号をサンプリングする。従って、マイコン１がＨレベルデータを正しくサンプリングするためには、次の関係式が成り立っている必要がある。
Ｔｏｕ  ＜  Ｔｓ                                  （７）式
【００４４】
以上の説明から明らかなように、本実施形態の回路構成によっても、（３）、（４）、（６）、（７）式を満たすようにＰＭＯＳトランジスタＰ３ｍ、ＮＭＯＳトランジスタＮ３ｎ及びドライバＱ４ｍの出力段トランジスタＰ２ｍ、Ｎ２ｍの負荷駆動力を設計して形成し、ラッチパルス発生回路７も設計してあれば、マイコン１は、カスタムＬＳＩ２Ａ内のレジスタｎのデータＲＤｎｍを、Ｌレベルの場合もＨレベルの場合も共に正しく読み取ることができる。
【００４５】
ここで、本実施形態の場合の条件式である（３）、（４）、（６）、（７）式を、前述した従来回路（図１）方式の場合の条件式である（１）、（２）式と比較して考察する。まず、レジスタｎのビットｍのデータＲＤｎｍがＬレベルの場合を取り上げる。この場合の従来回路方式の条件式は（１）式、本実施形態の条件式は（３）、（４）式である。
【００４６】
（４）式は（３）式を考慮すると（５）式になることを先に述べた。（１）式と（５）式とは同じ式である。これらの式は、Ｈレベルにある内部データバスのビットｍ線ＤＢＩｍをＬレベルに引き下げるに要する時間Ｔｄｄと、Ｈレベルにある外部データバスのビットｍ線ＤＢＯｍをＬレベルに引き下げるに要する時間Ｔｏｄとの和が、リード信号ＲＤの立ち上がりからマイコン１がサンプリングを行なうまでの時間Ｔｓより短くなけれらならないことを意味している。但し、（１）式におけるＴｄｄは、図８中の内部データバス駆動回路４ｎの３ステートドライバＱ２ｎ内の図示しない出力段ＮＭＯＳトランジスタが、Ｈレベルにあるビットｍ線ＤＢＩｍをＬレベルに引き下げるに要する時間である。これに対して本実施形態のＴｄｄは、図１中の内部データバス駆動回路６ｎのＮＭＯＳトランジスタＮ３ｎが、Ｈレベルにあるビットｍ線ＤＢＩｍ線をＬレベルに引き下げるに要する時間である。（１）、（５）式は、この両者のＮＭＯＳトランジスタに同じ条件を課している。
【００４７】
本実施形態の場合は、更に時間Ｔｌに対して（３）、（４）式の条件が課せられる。これらの式は、ビットｍ線ＤＢＩｍのデータをラッチするタイミングは、ビットｍ線ＤＢＩｍがＨレベルからＬレベルに引き下げられた直後に近い方が望ましいことを意味している。リード信号ＲＤの立ち上がりからラッチパルス信号ＬＡＴＣＨが生成されるまでの時間Ｔｌは、図２のラッチパルス発生回路７で容易に調整可能であるので、この条件は大した条件ではない。以上のことから、レジスタｎのビットｍのデータＲＤｎｍがＬレベルにあるときに、その状態をマイコン１が読み取る場合については、本実施形態の回路方式（図１）は、前述した従来の回路方式（図８）と比べて、メリットがないかわりに、デメリットも殆どない回路方式ということができる。
【００４８】
次に、レジスタｎのビットｍのデータＲＤｎｍがＨレベルであった場合について説明する。この場合の従来回路方式の条件式は（２）式、本実施形態の条件式は（６）、（７）式であった。従来回路方式の条件式（２）は、Ｌレベルにある内部データバスのビットｍ線ＤＢＩｍをＨレベルに引き上げるに要する時間Ｔｄｕと、Ｌレベルにある外部データバスのビットｍ線ＤＢＯｍをＨレベルに引き上げるに要する時間Ｔｏｕとの和が、リード信号ＲＤの立ち上がりからマイコン１がサンプリングを行なうまでの時間Ｔｓより短くなけれらならないことを表わしている。ここで、Ｔｄｕは、図８中の内部データバス駆動回路４ｎの３ステートドライバＱ２ｎ内の図示しない出力段ＰＭＯＳトランジスタが、Ｌレベルにあるビットｍ線ＤＢＩｍをＨレベルに引き上げるに要する時間である。
【００４９】
一方、本実施形態の場合の条件式（６）は、図１のＰＭＯＳトランジスタＰ３ｍがＬレベルにあるビットｍ線ＤＢＩｍをＨレベルに引き上げるに要する時間Ｔｄｕが、リード信号ＲＤがＬレベルに落ちてから次のリード信号ＲＤが出力されるまで（図３（ｂ）の区間（３））の最短時間Ｔｒ以下でなければならないことを意味している。この条件は非常に緩い条件で、本実施形態の図１のＰＭＯＳトランジスタＰ３ｍは非常にゆっくりした速度でビットｍ線ＤＢＩｍを立ち上げても支障ないことを意味している。これに対して従来回路方式では、時間Ｔｄｕは（２）式を満足しなければならないので、（２）式中の時間Ｔｏｕに対する条件を緩和するために短い時間であることが要求される。
【００５０】
ビットｍ線ＤＢＩｍの立ち上げ時間Ｔｄｕが長くてよいことは、ドライバＱ４ｍ内のＰＭＯＳトランジスタＰ３ｍの負荷駆動能力が低くて構わないことを意味する。そしてこのことは、ＰＭＯＳトランジスタＰ３ｍを小面積に形成してよいことを意味する。このＰＭＯＳトランジスタＰ３ｍの負荷駆動能力が低くても支障ないことが、本実施形態が従来回路方式に対して有する一点目の効果である。
【００５１】
更に、図１と図８とを比較すると、本実施形態の図１の回路方式の場合、内部データバスのビットｍ線ＤＢＩｍをＨレベルに引き上げるのに必要なトランジスタは、ＰＭＯＳトランジスタＰ３ｍのみである。これに対して、従来回路方式の図８では、ドライバＱ２ｎ毎に１個必要である。ドライバＱ２ｎは、１本のビット線に付き最大でレジスタの個数Ｎだけ必要である。即ち、従来回路方式ではビットｍ線ＤＢＩｍをＨレベルに引き上げるのに最大でＮ個のＰＭＯＳトランジスタが必要とされるのに対して、本実施形態の場合は１個で済む。このことから、カスタムＬＳＩ２Ａをそれだけ小型に形成することが可能になる。この点が、本実施形態が従来回路方式に対して有する二点目の効果である。
【００５２】
次に条件式（７）について考察する。（７）式は、ドライバＱ４ｍ内の出力段ＰＭＯＳトランジスタＰ２ｍがＬレベルにある外部データバスのビットｍ線ＤＢＯｍをＨレベルに引き上げるのに要する時間Ｔｏｕが、リード信号ＲＤの立ち上がりからマイコン１がビットｍ線ＤＢＯｍ上の信号をサンプリングするまでの時間Ｔｓより短くなければならないことを意味している。
【００５３】
これに対して従来回路方式の場合の同じ時間Ｔｏｕは、（２）式を満足しなければならない。（２）式左辺のもう一つの時間Ｔｄｕは、図８のドライバＱ２ｎの出力段の図示しないＰＭＯＳトランジスタが、ビットｍ線ＤＢＩｍをＬレベルからＨレベルに引き上げるのに要する時間である。ドライバＱ２ｎの個数は、先に説明したように１本のビット線に対して最大でＮ個必要なため大きな面積で形成することはできない。従って、その負荷駆動能力は低く、時間Ｔｄｕはかなり長い時間となる。この時間Ｔｄｕが長いと、（２）式を満足させるために時間Ｔｏｕは短くなければならないことになる。
【００５４】
即ち、従来回路方式では（２）式を満足させるために時間Ｔｏｕは短くなければならないのに対して、本実施形態の場合には（７）式を満足しさえすればよく、その時間Ｔｏｕは、従来回路方式の場合よりもかなり長い時間であって構わないことになる。このことは、ドライバＱ１ｍ内の出力段ＰＭＯＳトランジスタＰ１ｍの負荷駆動能力は低くてよいこと、従って小さな面積で形成してよいことを意味している。
【００５５】
従来回路方式及び本実施形態のドライバＱ１ｍ、Ｑ４ｍは外部データバスを駆動する回路である。このデータバスには多数のカスタムＬＳＩが接続され、それらに内蔵されるドライバ、レシーバは容量性負荷として働く。また、外部データバスはプリント配線基板上に配線されるためその長さは長くなり、接地ノードＮＶｅｅとの間に大きな浮遊容量を有する。更に、ノイズの影響も受け易い。このため、従来回路方式のドライバＱ１ｍの負荷電流供給能力、負荷電流吸引能力としては、通常、ｍＡオーダーの能力が要求される。このような大電流を高速スイッチングしなければならない出力トランジスタは必然的に大面積を必要とし、カスタムＬＳＩ２ａの小型化の障害となってきた。
【００５６】
本実施形態によれば、ドライバＱ４ｍの出力段のＮＭＯＳトランジスタＮ２ｍには、従来回路方式の場合と同じ負荷駆動能力が要求される。しかし、前述したように、ＰＭＯＳトランジスタＰ２ｍの方は負荷駆動能力が低くてよく、従って小型に形成することが許される。その負荷駆動能力は数百μＡもあれば十分である。反面、本実施形態では、従来回路方式では必要のなかったデータラッチＱ５ｍ、インバータＱ６ｍ、Ｑ７ｍ、２入力ＡＮＤ回路Ｑ８ｍが余分に必要となる。
【００５７】
しかし、これらの回路Ｑ６ｍ〜Ｑ８ｍは、負荷駆動能力が低くてよい。従って、非常に小面積に形成できる。実際、小負荷駆動能力のＰＭＯＳトランジスタＰ２ｍと、追加の回路Ｑ６ｍ〜Ｑ８ｍとがカスタムＬＳＩ２Ａ上で占める面積は、大負荷駆動能力を有する１個のＰＭＯＳトランジスタＰ２ｍが占める面積の６０％程度で済ますことができ、小型化できる。ドライバＱｍは、データバスのビット幅Ｍ個必要であるため、この面積の減少はカスタムＬＳＩ２Ａの小型化に大きく貢献する。この外部負荷駆動回路５ｍの占める面積が減少してカスタムＬＳＩ２Ａを小型化できる点が、本実施形態が従来回路方式に対して有する三点目の効果である。
【００５８】
以上の説明から明らかなように、本実施形態の回路方式によれば上述した３点の効果を得ることができる。これらの効果の中でも三点目の効果が本発明の最も重要な効果である。
【００５９】
（第２の実施形態）
図４、図５を参照して本発明の第２の実施形態について説明する。本実施形態の回路構成が、第１の実施形態と異なる点は、図４に示したカスタムＬＳＩ２Ａの外部データバス駆動回路５ｍの中のデータラッチＱ５ｍへの配線が違うのみである。即ち、第１の実施形態においては、２入力ＡＮＤ回路Ｑ８ｍの出力は、図１に示すデータラッチＱ５ｍのリセット端子Ｒに接続されていたが、本実施形態ではデータラッチＱ５ｍのセット端子Ｓに接続している。従って、リセット信号ＲＥＳＥＴが出力された場合、又はリード信号ＲＤがＬレベルになった場合には、データラッチＱ５ｍの出力はＨレベルにセットされる。
【００６０】
図５は、マイコン１が指定したカスタムＬＳＩ２Ａの中の指定レジスタｎのビットｍのデータＲＤｎｍを読み込む場合の主要信号の波形を示したもので、第１の実施形態の図３に対応させてある。以下、この図５の信号波形を、第１の実施形態の場合の信号波形（図３）と比較しながら動作の違いを説明する。
【００６１】
図５に示したリセット信号ＲＥＳＥＴ、リード信号ＲＤ、リードイネーブル信号ＲＤＥＮ、レジスタｎのビットｍのデータＲＤｎｍ、内部データバスのビットｍ線ＤＢＩｍ、ラッチパルス信号ＬＡＴＣＨの波形（それぞれ図５（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ））は、第１の実施形態の場合と同じ波形である。
【００６２】
ドライバＱ４ｍの入力であるＡ点の波形（図５（ｇ））は、リード信号ＲＤがＬレベルの期間中は、データラッチＱ５ｍがセットされるためＬレベルのままである。また区間（２）でラッチパルスＬＡＴＣＨが入力されると、内部データバスのビットｍ線ＤＢＩｍのＬレベルを反転したＨレベルがラッチされるため、区間（１）、（２）、（３）を通してＬレベルのままである。
【００６３】
区間（４）でラッチパルス信号ＬＡＴＣＨが入力された時には、内部データバスのビットｍ線ＤＢＩｍがＨレベルとなっているため、それを反転したＬレベルがラッチされる。従って、Ａ点はそれ以降、リード信号ＲＤがＬレベルに戻るまでの間だけＨレベルとなる。
【００６４】
外部データバスのビットｍ線ＤＢＯｍは、最初のリード信号ＲＤ（図５の区間（２））では、Ａ点が常にＬレベルであるためＬレベルに低下する（図５（ｈ）の区間（２））。Ｌレベルに達するまでの時間は、ドライバＱ４ｍが、Ｈレベルにあるビットｍ線ＤＢＯｍをＬレベルに引き下げるのに要する立ち下げ時間Ｔｏｄ以下である。この最初のリード信号ＲＤで、マイコン１がＬレベルであるレジスタｎのビットｍのデータＲＤｎｍを正しく読み取るための条件は、次の２式が成立していることである。
Ｔｄｄ  ＜  Ｔｌ                                    （８）式
Ｔｏｄ  ＜  Ｔｓ                                    （９）式
【００６５】
（８）式は、第１の実施形態の場合の（３）式と同じで、ラッチパルス信号ＬＡＴＣＨの発生タイミングをそのように調整すればよいことなので、問題となる条件ではない。
【００６６】
（９）式は、ドライバＱ４ｍがＨレベルにある外部データバスのビットｍ線ＤＢＯｍをＬレベルに引き下げる時間Ｔｏｄが、リード信号ＲＤからマイコン１がサンプリングするまでの時間Ｔｓ以内でなければならないことを意味する。この（９）式は、第１の実施形態の（７）式に対応する条件であり、時間Ｔｏｄに対する条件は非常に緩い。即ち、非常に長い時間であってよいことを意味している。従って、本実施形態の場合は、インバータＱ４ｍの出力段のＮＭＯＳトランジスタＮ２ｍの負荷駆動能力は小さくてよく、トランジスタを小型に形成しても支障ないことになる。
【００６７】
次に、２番目のリード信号ＲＤ（図５の区間（４））で、マイコン１がＨレベルにあるレジスタｎのビットｍのデータＲＤｎｍを正しく読み取るために必要な条件は、次の２式が成立していることである。
Ｔｏｕ  ＜  Ｔｓ  −  Ｔｌ                        （１０）式
Ｔｄｕ  ＜  Ｔｒ                                （１１）式
【００６８】
（１０）式は、（９）式の条件を考慮すると次のような条件をも意味している。
Ｔｄｄ  ＋  Ｔｏｕ  ＜  Ｔｓ                        （１２）式
この式は、従来回路方式の（１）、（２）式に対応するもので、ドライバＱ４ｍが外部データバスのビットｍ線ＤＢＯｍをＬレベルからＨレベルに引き上げる時間Ｔｏｕが、従来技術ｋ  回路方式の場合と同程度に短くなければならないことを意味している。
【００６９】
（１１）式は、第１の実施形態の（６）式と同じで、ＰＭＯＳトランジスタＰ３ｍが、内部データバスのビットｍ線をＬレベルからＨレベルに引き上げる時間Ｔｄｕは、長くても構わないことを意味している。
【００７０】
以上のことより本実施形態においても、第１の実施形態の説明の中で挙げた一点目、二点目、三点目と同様の３つの効果を得ることができる。但し、三点目の効果については、第１の実施形態においてはドライバＱ４ｍのＰＭＯＳトランジスタＰ２ｍの方を小負荷駆動能力にできたが、本実施形態の場合はＮＭＯＳトランジスタＮ２ｍの方を小負荷駆動能力にすることができる点が相違する。
【００７１】
（第３の実施形態）
本実施形態は、第１、第２の実施形態において電源ノードＮＶｄｄと内部データバスのビットｍ線ＤＢＩｍとの間に接続されるＰＭＯＳトランジスタＰ３ｍ、及びビットｍ線ＤＢＩｍと接地ノードＮＶｅｅとの間に接続されるＮＭＯＳトランジスタＮ３ｎの駆動タイミングに改良を加えた実施形態である。第１、第２の実施形態においては、ＰＭＯＳトランジスタＰ３ｍは、チップセレクト信号ＣＳ１とリード信号ＲＤの少なくとも何れかがＬレベルの場合、即ち、リードイネーブル信号ＲＤＥＮがＬレベルのときにのみ導通して内部データバスのビットｍ線ＤＢＩｍをＨレベルに引き上げた。
【００７２】
しかし、図３、図５に示したカスタムＬＳＩ２Ａ内の主要信号の波形図を見て分かるように、データラッチＱ５ｍが内部データバスのビットｍ線ＤＢＩｍの信号レベルを反転した信号をラッチパルス信号ＬＡＴＣＨによりラッチした後は、ビットｍ線ＤＢＩｍは最早、レジスタｎのビットｍのデータを反映している必要はない。従って、ラッチパルス信号ＬＡＴＣＨの立ち上がりによりラッチ動作が行なわれた後は、直ちにリードイネーブル信号ＲＤＥＮをＬレベルにしてＰＭＯＳトランジスタＰ３ｍは導通させ、ＮＭＯＳトランジスタＮ３ｎは非導通にしてビットｍ線ＤＢＩｍをＨレベルに引き上げにかかってよいことになる。
【００７３】
本実施形態は、ＰＭＯＳトランジスタＰ３ｍとＮＭＯＳトランジスタＮ３ｎの駆動タイミングに、このような改良を加えた実施形態である。駆動タイミングをこのように変更するには、ラッチパルス信号ＬＡＴＣＨの立ち上がりによりラッチ動作が行なわれた後から、リード信号ＲＤがＬレベルになるまでの間においても、リードイネーブル信号ＲＤＥＮがＬレベルになるようにすればよい。
【００７４】
そのようにするには、リードイネーブル信号ＲＤＥＮを図２に示した回路ではなく、例えば図６に示すような回路で生成させればよい。即ち、セット−リセットフリップフロップＱ１４を追加で設ける。そして、チップセレクト信号ＣＳ１とリード信号ＲＤのＡＮＤ信号を微分回路８で微分し、立ち上がり微分信号にてセットし、ラッチパルス信号ＬＡＴＣＨでリセットする。そして、セット−リセットフリップフロップＱ１４の出力信号をリードイネーブル信号ＲＤＥＮとして使用する。
【００７５】
セット−リセットフリップフロップＱ１４は、ラッチパルス信号ＬＡＴＣＨが立ち上がると同時にリセットされ、リードイネーブル信号ＲＤＥＮはＬレベルに変わるが、ＬレベルになったことがＮＭＯＳトランジスタＮ３ｎに伝わるまでには、セット−リセットフリップフロップＱ１４、２入力ＮＡＮＤ回路Ｑ１０ｎ、２入力ＮＯＲ回路Ｑ９ｎによるゲート遅延時間だけの時間遅れが存在する。その間にデータラッチＱ５ｍは、ラッチパルス信号ＬＡＴＣＨによりラッチ動作を終えてしまうので問題はない。
【００７６】
このようなタイミングとすれば、ＰＭＯＳトランジスタＰ３ｍの負荷駆動能力が同じ場合にはマイコンによるリードサイクルを速めることが可能になる。反対にマイコンのリードサイクルが同じ場合には、ＰＭＯＳトランジスタＰ３ｍの負荷駆動能力を更に低下させることが可能になる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るカスタムＬＳＩの回路図の一部である。
【図２】本発明の第１の実施形態に係るカスタムＬＳＩの回路図の他の部分である。
【図３】本発明の第１の実施形態に係るカスタムＬＳＩ内の主要信号の波形図である。
【図４】本発明の第２の実施形態に係る図１相当図である。
【図５】本発明の第２の実施形態に係る図３相当図である。
【図６】本発明の第３の実施形態に係るリードイネーブル信号生成回路である。
【図７】従来技術及び本発明の外部データバスの構造を示す図である。
【図８】従来技術に係る図１相当図である。
【図９】従来技術に係る図３相当図である。
【符号の説明】
図面中、１はマイコン、２ａ、２ｂ、２ＡはカスタムＬＳＩ（マイコン周辺回路）、３ｍ、５ｍは外部データバス駆動回路、４ｎ、６ｎは内部データバス駆動回路、７はラッチパルス発生回路、８はデコーダ回路、９はレジスタｎ、ＣＳ１、ＣＳ２はチップセレクト信号、ＤＢＩｍは内部データバスのビットｍ線、ＤＢＯｍは外部データバスのビットｍ線、Ｎ１ｍ、Ｎ２ｍ、Ｎ３ｎはＮＭＯＳトランジスタ、ＮＶｄｄは電源ノード、ＮＶｅｅは接地ノード、Ｐ１ｍ、Ｐ２ｍ、Ｐ３ｍはＰＭＯＳトランジスタ、Ｑ１ｍ、Ｑ２ｎ、Ｑ４ｍは３ステート非反転ドライバ、Ｑ５ｍはデータラッチ、ＲＤはリード信号、Ｖｄｄは電源電圧を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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