(57)【要約】【課題】目的信号抽出用フィルタの帯域外の信号や、制御信号の遅延による信号の飽和や歪みを低減する自動利得制御装置を提供する。【解決手段】ＡＧＣ応答制御部２６において、「Ｖ２＿Ｉ端子」に入力されたＡＧＣ制御部ｂ２５の出力する制御電圧と、「Ｖ３＿Ｉ端子」に入力されたＡＧＣ制御部ｃ２０の出力する制御電圧とのレベルの比較を行い、「Ｖ３＿Ｉ端子」信号が、「Ｖ２＿Ｉ端子」信号以下の場合、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）によりＡＧＣアンプｃ４を制御する。一方、「Ｖ３＿Ｉ端子」信号が、「Ｖ２＿Ｉ端子」信号より大きい場合、ＡＧＣ制御部ｂ２５の出力する制御電圧によりＡＧＣアンプｃ４を制御する。また、ＡＧＣアンプｃ４の利得を抑制することにより、レベルの低下した目的信号は、Ｉ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３の利得制御により、目的の信号レベルとして出力する。【選択図】  図１
2004274210.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する第１の可変利得増幅手段と、
第１の可変利得増幅手段の出力信号の帯域を制限するフィルタと、
フィルタの出力信号を増幅して外部へ出力する第２の可変利得増幅手段と、
前記第１の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成する第１の制御信号生成手段と、
前記第２の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成し、前記第２の可変利得増幅手段へ出力する第２の制御信号生成手段と、
前記第１の制御信号生成手段が出力する制御信号と前記第２の制御信号生成手段が出力する制御信号のいずれか一方を選択して、前記第１の可変利得増幅手段へ出力する制御信号選択手段と
を備えたことを特徴とする自動利得制御装置。
【請求項２】
入力信号を増幅する第１の可変利得増幅手段と、
第１の可変利得増幅手段の出力信号の帯域を制限するフィルタと、
フィルタの出力信号を増幅する第２の可変利得増幅手段と、
フィルタの出力信号を増幅して外部へ出力する第３の可変利得増幅手段と、
前記第１の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成する第１の制御信号生成手段と、
前記第２の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成し、前記第２の可変利得増幅手段へ出力する第２の制御信号生成手段と、
応答特性が前記第２の制御信号生成手段の応答特性より高速に設定されると共に、前記第３の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成し、前記第３の可変利得増幅手段へ出力する第３の制御信号生成手段と、
前記第１の制御信号生成手段が出力する制御信号と前記第２の制御信号生成手段が出力する制御信号のいずれか一方を選択して、前記第１の可変利得増幅手段へ出力する制御信号選択手段と
を備えたことを特徴とする自動利得制御装置。
【請求項３】
前記第２の制御信号生成手段と前記第３の制御信号生成手段が、前記第２の制御信号生成手段の制御情報を、前記第３の制御信号生成手段へ複写する制御情報複写手段を備え、
前記制御情報複写手段は、前記制御信号選択手段が、前記第２の制御信号生成手段が出力する制御信号を選択して前記第１の可変利得増幅手段へ出力する場合、前記第２の制御信号生成手段の制御情報を、前記第３の制御信号生成手段へ複写する
ことを特徴とする請求項２に記載の自動利得制御装置。
【請求項４】
少なくとも前記第１の制御信号生成手段の生成する制御信号の単位時間あたりの変化量が所定値より小さい場合には、前記制御情報複写手段が、前記第３の制御信号生成手段に対する前記第２の制御信号生成手段の制御情報の複写を許可する
ことを特徴とする請求項３に記載の自動利得制御装置。
【請求項５】
前記制御信号選択手段は、前記第１の制御信号生成手段が出力する制御信号と前記第２の制御信号生成手段が出力する制御信号との比較を行うと共に、前記第１の可変利得増幅手段の利得が低くなる方の制御信号を選択して前記第１の可変利得増幅手段へ出力する
ことを特徴とする請求項１から請求項４のいずれかに記載の自動利得制御装置。
【請求項６】
後段に接続された信号復調部より受信信号の品質情報を取得すると共に、前記第１の制御信号生成手段において入力された信号のレベルに基づいた制御信号を生成する際に、該入力された信号のレベルと比較される基準値を、該品質情報の良否に応じて変更する基準値変更手段
を備えたことを特徴とする請求項１から請求項５のいずれかに記載の自動利得制御装置。
【請求項７】
前記基準値変更手段が、前記第１の制御信号生成手段の出力する制御信号のレベルと前記第２の制御信号生成手段の出力する制御信号のレベルとの比較結果、及び帯域内の受信信号レベルと所定値との比較結果に基づいて、前記基準値を変更する
ことを特徴とする請求項６に記載の自動利得制御装置。
【請求項８】
前記フィルタの帯域内信号レベルと帯域外信号レベルとの比較に基づいて、前記フィルタより前段の回路と前記フィルタより後段の回路との利得配分を調整するための利得配分調整手段
を備えたことを特徴とする請求項１から請求項７のいずれかに記載の自動利得制御装置。
【請求項９】
前記第１の制御信号生成手段が生成する制御信号を制御電圧Ｖ３、前記第２の制御信号生成手段が生成する制御信号を制御電圧Ｖ１とすると共に、前記制御電圧Ｖ１に対する全体の利得特性をＧ（Ｖ１）、前記制御電圧Ｖ１に対する前記フィルタより前段の回路の利得特性をＧ３（Ｖ１）とする場合、前記制御電圧Ｖ３が前記制御電圧Ｖ１以上である時には、前記制御電圧Ｖ１を前記フィルタの帯域内の信号強度とし、前記制御電圧Ｖ３が前記制御電圧Ｖ１未満である時には、式
「Ｖ＝Ｖ１＋（Ｇ３（Ｖ１）／Ｇ（Ｖ１））（Ｖ１−Ｖ３）」
で示される計算値Ｖを前記フィルタの帯域内の信号強度とする信号強度算出手段を備えたことを特徴とする請求項１から請求項８のいずれかに記載の自動利得制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、自動利得制御装置に関する。
【０００２】
【従来の技術】
従来、制御ループ内にフィルタが存在する自動利得制御装置においては、フィルタでの信号遅延による応答特性の遅れから、自動利得制御装置の出力信号が収束しない場合があるため、これを防止するために、信号に急なレベル変動がある場合には、信号から制御信号を生成する制御信号生成手段を、より時定数の速いものに切り換えて、フィルタによる制御信号の遅延を改善すると共に、両者の間で制御情報を複写することで、切り換え時にも自動利得制御装置の出力信号にレベル変動が発生しないように制御するものがある（例えば、特許文献１参照。）。
【０００３】
また、制御ループ内にフィルタが存在する自動利得制御装置において、自動利得制御のレベル制御をフィルタ帯域内の信号により行うと、フィルタ帯域内の信号レベルに合わせて自動利得制御が収束するため、フィルタ帯域外の信号がフィルタ帯域内の信号よりも大きい場合に、フィルタの前段に配置された増幅器等においてフィルタの帯域外の信号による飽和が発生する。そのため、これを防止するように、フィルタを介して増幅器をカスケード接続し、フィルタの前後の増幅器において個別の自動利得制御を行うものがある（例えば、特許文献２参照。）。
【０００４】
【特許文献１】
特許第３２４０４５８号公報
【特許文献２】
特許第３０８６０６０号公報
【０００５】
【発明が解決しようとする課題】
しかし、特許文献１に記載の技術では、フィルタでの信号遅延による応答特性の遅れを改善し、自動利得制御装置の出力信号を収束させることができるものの、自動利得制御のレベル制御をフィルタ帯域内の信号により行うと、フィルタ帯域外の信号がフィルタ帯域内の信号よりも大きい場合に、フィルタの前段に配置された増幅器等においてフィルタの帯域外の信号による飽和が発生するという問題を解決できていなかった。
【０００６】
また、特許文献２に記載の技術では、フィルタ帯域外の信号のレベル変動に追従してフィルタの前段での信号レベルが調節されるものの、フィルタ帯域外の信号の変動に追従して、フィルタの前段での増幅器における自動利得制御が高速に応答すると、変動が発生していないフィルタ帯域内の目的信号に不必要な変動を与えてしまう可能性があった。
【０００７】
すなわち、フィルタ帯域外の信号の変動に追従して、フィルタの前段での増幅器における自動利得制御が高速に応答すると、変動が発生していないフィルタ帯域内の目的信号に不必要な変動を与えてしまうため、フィルタ後段での増幅器における自動利得制御でも、この目的信号の変動に追従するべく、高速な応答特性が要求される。ところが、目的信号に対して自動利得制御が高速に応答すると、自動利得制御により信号が変調されることとなり、自動利得制御の振幅圧縮作用によって信号に歪みが生じるという問題があった。
【０００８】
従って、特許文献２に記載の技術では、フィルタ帯域外の信号の変動に対するフィルタの前段での増幅器における自動利得制御を低速なものにし、自動利得制御の応答特性が遅いために発生するフィルタ帯域外の信号による雑音等の影響を許容するか、あるいはフィルタの前段、及び後段での増幅器における自動利得制御を両方とも高速なものにし、フィルタ後段での増幅器の自動利得制御による目的信号の歪みを許容するかの選択しかないため、どちらにせよ通信品質を向上させることができなかった。
【０００９】
本発明は、上記問題点に鑑みてなされたもので、目的信号抽出用フィルタの帯域外の信号や、制御信号の遅延による信号の飽和や歪みを低減すると共に、フィルタ帯域内の信号レベルを正確に測定可能な自動利得制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明に係る自動利得制御装置は、入力信号を増幅する第１の可変利得増幅手段（例えば実施の形態のＡＧＣアンプｃ４）と、第１の可変利得増幅手段の出力信号の帯域を制限するフィルタ（例えば実施の形態のＩ側チャネルフィルタ１０とＱ側チャネルフィルタ１１）と、フィルタの出力信号を増幅して外部へ出力する第２の可変利得増幅手段（例えば実施の形態のＩ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３）と、前記第１の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成する第１の制御信号生成手段（例えば実施の形態のＡＧＣ制御部ｃ２０）と、前記第２の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成し、前記第２の可変利得増幅手段へ出力する第２の制御信号生成手段（例えば実施の形態のＡＧＣ制御部ａ２３）と、前記第１の制御信号生成手段が出力する制御信号と前記第２の制御信号生成手段が出力する制御信号のいずれか一方を選択して、前記第１の可変利得増幅手段へ出力する制御信号選択手段（例えば実施の形態のＡＧＣ応答制御部２６）とを備えたことを特徴とする。
【００１１】
以上の構成を備えた自動利得制御装置は、第１の可変利得増幅手段を制御するための制御信号を、第１の制御信号生成手段が生成する制御信号と、第２の制御信号生成手段が生成する制御信号のどちらにするか、制御信号選択手段により選択することで、フィルタの前段に配置された第１の可変利得増幅手段の制御を、フィルタへの入力信号の変化により制御するか、フィルタからの出力信号の変化により制御するかを選択し、フィルタの帯域外に存在する信号がフィルタの帯域内の信号の利得制御に与える影響を低減することができる。
【００１２】
請求項２の発明に係る自動利得制御装置は、入力信号を増幅する第１の可変利得増幅手段（例えば実施の形態のＡＧＣアンプｃ４）と、第１の可変利得増幅手段の出力信号の帯域を制限するフィルタ（例えば実施の形態のＩ側チャネルフィルタ１０とＱ側チャネルフィルタ１１、あるいはチャネルフィルタ３１）と、フィルタの出力信号を増幅する第２の可変利得増幅手段（例えば実施の形態のＩ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、あるいはＡＧＣアンプｂ３４）と、フィルタの出力信号を増幅して外部へ出力する第３の可変利得増幅手段（例えば実施の形態のＩ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３、あるいはＡＧＣアンプａ３２）と、前記第１の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成する第１の制御信号生成手段（例えば実施の形態のＡＧＣ制御部ｃ２０）と、前記第２の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成し、前記第２の可変利得増幅手段へ出力する第２の制御信号生成手段（例えば実施の形態のＡＧＣ制御部ｂ２５）と、応答特性が前記第２の制御信号生成手段の応答特性より高速に設定されると共に、前記第３の可変利得増幅手段の出力信号レベルを所定レベルに制御するための制御信号を生成し、前記第３の可変利得増幅手段へ出力する第３の制御信号生成手段（例えば実施の形態のＡＧＣ制御部ａ２３）と、前記第１の制御信号生成手段が出力する制御信号と前記第２の制御信号生成手段が出力する制御信号のいずれか一方を選択して、前記第１の可変利得増幅手段へ出力する制御信号選択手段（例えば実施の形態のＡＧＣ応答制御部２６）とを備えたことを特徴とする。
【００１３】
以上の構成を備えた自動利得制御装置は、第１の可変利得増幅手段を制御するための制御信号を、第１の制御信号生成手段が生成する制御信号と、第２の制御信号生成手段が装置の出力信号とは独立して生成する制御信号のどちらにするか、制御信号選択手段により選択することで、フィルタの前段に配置された第１の可変利得増幅手段の制御を、フィルタへの入力信号の変化により制御するか、フィルタからの出力信号の変化に基づき、かつ装置の出力信号とは独立して制御するかを選択し、フィルタの帯域外に存在する信号がフィルタの帯域内の信号の利得制御に与える影響を低減することができる。
【００１４】
請求項３の発明に係る自動利得制御装置は、請求項２に記載の自動利得制御装置において、前記第２の制御信号生成手段と前記第３の制御信号生成手段が、前記第２の制御信号生成手段の制御情報を、前記第３の制御信号生成手段へ複写する制御情報複写手段を備え、前記制御情報複写手段は、前記制御信号選択手段が、前記第２の制御信号生成手段が出力する制御信号を選択し前記第１の可変利得増幅手段へ出力する場合、前記第２の制御信号生成手段の制御情報を、前記第３の制御信号生成手段へ複写することを特徴とする。
【００１５】
以上の構成を備えた自動利得制御装置は、フィルタの前段に配置された第１の可変利得増幅手段の制御を、第２の制御信号生成手段を用いてフィルタからの出力信号の変化により制御する場合、第２の制御信号生成手段の制御情報を、第３の制御信号生成手段へ複写し、第３の可変利得増幅手段の利得制御も、フィルタからの出力信号の変化に基づいた第２の制御信号生成手段の応答速度により制御を行うことで、必要のない時に第３の制御信号生成手段の速すぎる応答速度により制御が行われて、装置の出力信号に歪みが発生することを防止できる。
【００１６】
請求項４の発明に係る自動利得制御装置は、請求項３に記載の自動利得制御装置において、少なくとも前記第１の制御信号生成手段の生成する制御信号の単位時間あたりの変化量が所定値より小さい場合には、前記制御情報複写手段が、前記第３の制御信号生成手段に対する前記第２の制御信号生成手段の制御情報の複写を許可することを特徴とする。
【００１７】
以上の構成を備えた自動利得制御装置は、フィルタ帯域外に強い信号が存在するために、制御信号選択手段が、第１の制御信号生成手段の出力する制御信号を選択して第１の可変利得増幅手段へ出力する場合でも、第１の制御信号生成手段の生成する制御信号の単位時間あたりの変化量が所定値より小く、第２の可変利得増幅手段を制御する応答特性でもこれに追従できる場合は、前記制御情報複写手段が、第３の制御信号生成手段に対する第２の制御信号生成手段の制御情報の複写を許可し、逆に、第１の制御信号生成手段の生成する制御信号の単位時間あたりの変化量が所定値より大きい場合は制御情報の複写を許可しないことで、第１の可変利得増幅手段の利得変動が小さい場合に、第３の可変利得増幅手段を制御する応答特性が速すぎて、装置の出力信号に歪みが発生することを防止できると共に、第１の可変利得増幅手段の利得変動が大きい場合に、第３の可変利得増幅手段を制御する応答特性がこれに追従せず、装置の出力信号に歪みが発生することを防止できる。
【００１８】
請求項５の発明に係る自動利得制御装置は、請求項１から請求項４のいずれかに記載の自動利得制御装置において、前記制御信号選択手段は、前記第１の制御信号生成手段が出力する制御信号と前記第２の制御信号生成手段が出力する制御信号との比較を行うと共に、前記第１の可変利得増幅手段の利得が低くなる方の制御信号を選択して前記第１の可変利得増幅手段へ出力することを特徴とする。
【００１９】
以上の構成を備えた自動利得制御装置は、制御信号同士の比較から、容易に第１の可変利得増幅手段へ出力する制御信号を選択することができる。
【００２０】
請求項６の発明に係る自動利得制御装置は、請求項１から請求項５のいずれかに記載の自動利得制御装置において、後段に接続された信号復調部より受信信号の品質情報を取得すると共に、前記第１の制御信号生成手段において入力された信号のレベルに基づいた制御信号を生成する際に、該入力された信号のレベルと比較される基準値を、該品質情報の良否に応じて変更する基準値変更手段（例えば実施の形態の制御部（図示せず））を備えたことを特徴とする。
【００２１】
以上の構成を備えた自動利得制御装置は、フィルタの帯域外に存在する信号がフィルタの帯域内の信号の利得制御に与える影響と、フィルタの帯域内の信号が自身の利得制御に与える影響との両方の均衡を保つ制御を行うことができる。
【００２２】
請求項７の発明に係る自動利得制御装置は、請求項６に記載の自動利得制御装置において、前記基準値変更手段が、前記第１の制御信号生成手段の出力する制御信号のレベルと前記第２の制御信号生成手段の出力する制御信号のレベルとの比較結果、及び帯域内の受信信号レベルと所定値との比較結果に基づいて、前記基準値を変更することを特徴とする。
【００２３】
以上の構成を備えた自動利得制御装置は、前記基準値変更手段が、例えば前記第２の制御信号生成手段の出力する制御信号のレベルが、前記第１の制御信号生成手段の出力する制御信号のレベル以下で、かつ帯域内の受信信号レベルが所定値以下の場合、前記第１の可変利得増幅手段の出力信号レベルが上がるように前記基準値を変更し、前記第２の制御信号生成手段の出力する制御信号のレベルが、前記第１の制御信号生成手段の出力する制御信号のレベル以下で、かつ帯域内の受信信号レベルが所定値より大きい場合、前記第１の可変利得増幅手段の出力信号レベルが下がるように前記基準値を変更することで、目的の受信品質が得られない場合、その受信信号レベルを用いて、受信信号の劣化が何により発生しているか、原因を判断すると共に、その原因に対応した適切な制御を行うことができる。
【００２４】
請求項８の発明に係る自動利得制御装置は、請求項１から請求項７のいずれかに記載の自動利得制御装置において、前記フィルタの帯域内信号レベルと帯域外信号レベルとの比較に基づいて、前記フィルタより前段の回路と前記フィルタより後段の回路との利得配分を調整するための利得配分調整手段（例えば実施の形態の制御部（図示せず）とファンクションブロック２７）を備えたことを特徴とする。
【００２５】
以上の構成を備えた自動利得制御装置は、フィルタの帯域内信号レベルと帯域外信号レベルとの比較に基づいて、フィルタ前後の利得配分を適切に決定することができる。
【００２６】
請求項９の発明に係る自動利得制御装置は、請求項１から請求項８のいずれかに記載の自動利得制御装置において、前記第１の制御信号生成手段が生成する制御信号を制御電圧Ｖ３、前記第２の制御信号生成手段が生成する制御信号を制御電圧Ｖ１とすると共に、前記制御電圧Ｖ１に対する全体の利得特性をＧ（Ｖ１）、前記制御電圧Ｖ１に対する前記フィルタより前段の回路の利得特性をＧ３（Ｖ１）とする場合、前記制御電圧Ｖ３が前記制御電圧Ｖ１以上である時には、前記制御電圧Ｖ１を前記フィルタの帯域内の信号強度とし、前記制御電圧Ｖ３が前記制御電圧Ｖ１未満である時には、式「Ｖ＝Ｖ１＋（Ｇ３（Ｖ１）／Ｇ（Ｖ１））（Ｖ１−Ｖ３）」で示される計算値Ｖを前記フィルタの帯域内の信号強度とする信号強度算出手段（例えば実施の形態のＡＧＣ応答制御部２６の比較器３２５、スイッチ３２６、減算器３２７、可変利得器３２８、加算器３２９）を備えたことを特徴とする。
【００２７】
以上の構成を備えた自動利得制御装置は、各制御信号生成手段が生成する制御信号から、容易に目的の信号のレベルを測定することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
［第１の実施の形態］
まず、本発明の第１の実施の形態における自動利得制御装置について説明する。
（全体構成）
図１は、本実施の形態の自動利得制御装置を備えた無線機の構成を示すブロック図である。図１において、ＲＦ／ＩＦ端子からミキサ１に入力された信号は、ミキサ１において、局部発振器２が出力する第１の周波数のローカル信号を利用して、低い周波数の信号（後述するＡＤ変換器５の入力ＩＦ周波数）に変換され、更にバンドパスフィルタ３を用いて、ミキサ１が出力する信号から所定の周波数帯域の信号が抽出される。
【００２９】
また、ＡＧＣアンプｃ４は、バンドパスフィルタ３の出力信号を一定レベルの信号に変換するための可変利得増幅器であって、ＡＧＣアンプｃ４により一定レベルの信号に変換された所定の周波数帯域の信号は、ＡＤ変換器５へ入力され、ＡＤ変換器５により量子化されたディジタル信号となる。
また、ＡＤ変換器５によりディジタル信号化された信号は、Ｉ側ミキサ６及びＱ側ミキサ７において、ディジタル局部発振器８が出力する第２の周波数のローカル信号（Ｉ側：ｃｏｓ波、Ｑ側：−ｓｉｎ波）により直交検波が行われ、Ｉ軸信号とＱ軸信号とにより表されるベースバンド周波数の複素数信号へ変換される。
【００３０】
次に、変換されたベースバンド周波数の複素数信号は、ＡＧＣ検波器ｃ９へ入力されると共に、Ｉ軸信号がＩ側チャネルフィルタ１０、Ｑ軸信号がＱ側チャネルフィルタ１１において帯域制限されることにより、目的の帯域の帯域信号に変換され、Ｉ軸信号がＩ側ＡＧＣアンプａ１２、Ｑ軸信号がＱ側ＡＧＣアンプａ１３へ入力される。ＡＧＣ検波器ｃ９では、ＡＧＣアンプｃ４の利得を制御する信号を生成するために、入力されたベースバンド周波数の複素数信号のＩ軸信号とＱ軸信号の２乗値を加算すると共に、その平方根を算出し、これを積分することにより、Ｉ側ミキサ６及びＱ側ミキサ７の出力信号の変動を検出する。
【００３１】
一方、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３は、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の出力信号を一定レベルの信号に変換するための可変利得増幅器であって、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３により一定レベルの信号に変換された目的の帯域の帯域信号は、ベースバンド周波数の複素信号（ＢＢ．Ｉ、ＢＢ．Ｑ）として本無線機から出力される。
【００３２】
また、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３により一定レベルの信号に変換された目的の帯域の帯域信号は、ＡＧＣ検波器ａ１４へも入力され、ＡＧＣ検波器ａ１４では、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３の利得を制御する信号を生成するために、入力された目的の帯域の帯域信号のＩ軸信号とＱ軸信号の２乗値を加算すると共に、その平方根を算出し、これを積分することにより、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３の出力信号の変動を検出する。
【００３３】
また、同様に、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１により帯域制限され、目的の帯域の帯域信号に変換されたＩ軸及びＱ軸の信号は、Ｉ軸信号がＩ側ＡＧＣアンプｂ１５、Ｑ軸信号がＱ側ＡＧＣアンプｂ１６へ入力される。ここで、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６も、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の出力信号を一定レベルの信号に変換するための可変利得増幅器であって、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６により一定レベルの信号に変換された目的の帯域の帯域信号は、ＡＧＣ検波器ｂ１７へ入力される。
【００３４】
そして、ＡＧＣ検波器ｂ１７では、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６の利得を制御する信号を生成するために、入力された目的の帯域の帯域信号のＩ軸信号とＱ軸信号の２乗値を加算すると共に、その平方根を算出し、これを積分することにより、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６の出力信号の変動を検出する。
なお、ＡＧＣ検波器ｃ９、ＡＧＣ検波器ａ１４、ＡＧＣ検波器ｂ１７の詳細については後述する。
【００３５】
一方、各ＡＧＣアンプの利得を制御する信号を生成するために、ＡＧＣ検波器ｃ９、ＡＧＣ検波器ａ１４、ＡＧＣ検波器ｂ１７の出力信号は、それぞれの基準値と比較されて、各ＡＧＣアンプの利得を制御する信号を生成するＡＧＣ制御部に入力される。具体的には、ＡＧＣ検波器ｃ９の出力信号は、減算器１９において、基準値レジスタ１８の出力する基準値「Ｒｅｆ３」が減算され、ＡＧＣ制御部ｃ２０の「Ｉｎ端子」へ入力される。
【００３６】
また、ＡＧＣ検波器ａ１４の出力信号は、減算器２２において、基準値レジスタ２１の出力する基準値「Ｒｅｆ１」が減算され、ＡＧＣ制御部ａ２３の「Ｉｎ端子」へ入力される。更に、ＡＧＣ検波器ｂ１７の出力信号は、減算器２４において、基準値レジスタ２１の出力する基準値「Ｒｅｆ１」が減算され、応答特性がＡＧＣ制御部ａ２３の応答特性より低速に設定されたＡＧＣ制御部ｂ２５の「Ｉｎ端子」へ入力される。
【００３７】
ここで、ＡＧＣ制御部ｃ２０、ＡＧＣ制御部ａ２３、ＡＧＣ制御部ｂ２５は、「Ｉｎ端子」に入力された信号へ、「Ｃ＿ｓｗ端子」に入力された制御信号に基づいて選択された係数を乗算して「Ｏｕｔ端子」に出力する。また、「Ｒｅｇ＿Ｌｄ端子」に入力された制御信号に基づいて、相互に「Ｒｅｇ＿Ｏｕｔ端子」から「Ｒｅｇ＿Ｉｎ端子」へ制御情報を複写する機能を備えている。図１に示す構成では、ＡＧＣ制御部ｂ２５の「Ｒｅｇ＿Ｏｕｔ端子」がＡＧＣ制御部ａ２３の「Ｒｅｇ＿Ｉｎ端子」へ接続され、ＡＧＣ制御部ａ２３の「Ｒｅｇ＿Ｌｄ端子」に入力された制御信号に基づいて、ＡＧＣ制御部ｂ２５の制御情報がＡＧＣ制御部ａ２３へ複写される。
【００３８】
なお、ＡＧＣ制御部ｃ２０、ＡＧＣ制御部ａ２３、ＡＧＣ制御部ｂ２５の詳細については後述する。また、ＡＧＣ制御部ｃ２０、ＡＧＣ制御部ａ２３、ＡＧＣ制御部ｂ２５それぞれにおいて、接続されていない端子の持つ機能は利用されないものとする。
【００３９】
また、ＡＧＣ制御部ａ２３の「Ｏｕｔ端子」は、ＡＧＣ応答制御部２６の「Ｖ１＿Ｉ」端子へ接続されると共に、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３の利得制御端子に接続され、ＡＧＣ制御部ａ２３の「Ｏｕｔ端子」の出力信号により、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３の利得が制御される。また、ＡＧＣ制御部ｂ２５の「Ｏｕｔ端子」は、ＡＧＣ応答制御部２６の「Ｖ２＿Ｉ」端子へ接続されると共に、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６の利得制御端子に接続され、ＡＧＣ制御部ｂ２５の「Ｏｕｔ端子」の出力信号により、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６の利得が制御される。また、ＡＧＣ制御部ｃ２０の「Ｏｕｔ端子」は、ＡＧＣ応答制御部２６の「Ｖ３＿Ｉ」端子へ接続される。
【００４０】
ここで、ＡＧＣ応答制御部２６は、各ＡＧＣ制御部の応答特性を制御すると共に、ＡＧＣアンプｃ４の利得を制御するための信号を出力する制御部である。具体的には、ＡＧＣ応答制御部２６の「Ｗｄｅｔ＿Ｉ端子」へは、減算器１９においてＡＧＣ検波器ｃ９の出力信号から基準値レジスタ１８の出力する基準値「Ｒｅｆ３」が減算された信号が入力される。同様に、「Ｆｄｅｔ＿Ｉ端子」へは、減算器２２においてＡＧＣ検波器ａ１４の出力信号から基準値レジスタ２１の出力する基準値「Ｒｅｆ１」が減算された信号が入力される。また、「Ｓｄｅｔ＿Ｉ端子」には、減算器２４においてＡＧＣ検波器ｂ１７の出力信号から基準値レジスタ２１の出力する基準値「Ｒｅｆ１」が減算された信号が入力される。
【００４１】
一方、ＡＧＣ応答制御部２６の「Ｃ１＿Ｏ端子」は、ＡＧＣ制御部ａ２３の「Ｃ＿ｓｗ端子」へ、ＡＧＣ応答制御部２６の「Ｃ２＿Ｏ端子」は、ＡＧＣ制御部ｂ２５の「Ｃ＿ｓｗ端子」へ、ＡＧＣ応答制御部２６の「Ｃ３＿Ｏ端子」は、ＡＧＣ制御部ｃ２０の「Ｃ＿ｓｗ端子」へ、それぞれ接続されている。更に、ＡＧＣ応答制御部２６の「Ｒｅｇ＿Ｌｄ端子」は、ＡＧＣ制御部ａ２３の「Ｒｅｇ＿Ｌｄ端子」へ接続されており、ＡＧＣ制御部ｂ２５からＡＧＣ制御部ａ２３への制御情報の複写が制御される。
【００４２】
また、ＡＧＣアンプｃ４の利得を制御するための信号を出力するＡＧＣ応答制御部２６の「Ｖａ＿Ｏ端子」は、本実施の形態の自動利得制御装置の応答特性を微調整するためのファンクションブロック２７を介して、ＤＡ変換器２８によりアナログ信号化されて、ＡＧＣアンプｃ４の利得制御端子へ入力される。なお、ＡＧＣ応答制御部２６の詳細については後述する。
また、この他に無線機には、各基準値レジスタに保持される基準値や、各ＡＧＣ制御部の応答特性を決定する内部レジスタの値を更新すると共に、ファンクションブロック２７を制御する制御部（図示せず）が備えられている。
【００４３】
（ＡＧＣ検波器）
次に、本実施の形態による自動利得制御装置のＡＧＣ検波器ｃ９、ＡＧＣ検波器ａ１４、ＡＧＣ検波器ｂ１７の詳細について、図面を参照して説明する。なお、ＡＧＣ検波器ｃ９、ＡＧＣ検波器ａ１４、ＡＧＣ検波器ｂ１７は同一の構成を備えており、図２に、本実施の形態による自動利得制御装置のＡＧＣ検波器（複素入力）の構成を示す。
【００４４】
図２において、「Ｉｎ．Ｉ端子」と「Ｉｎ．Ｑ端子」から入力された複素信号は、振幅算出器１０１において、Ｉ軸信号とＱ軸信号の２乗値が加算されると共に、その平方根が算出される。振幅算出器１０１の出力信号は、比較器１０２に入力されると共に、乗算器１０３ａと、加算器１０３ｂと、遅延器１０３ｃと、乗算器１０３ｄと、係数計算器１０３ｅとから構成される積分器１０３へ入力される。
【００４５】
ここで、積分器１０３は、比較器１０２の出力信号によって切り換え制御されるスイッチ１０４により選択された、アタック係数レジスタ１０５の出力するアタック係数と、リリース係数レジスタ１０６の出力するリリース係数（但し、アタック係数の数値は、リリース係数の数値より大きい）のいずれかに基づき、振幅算出器１０１の出力信号を積分する積分器である。具体的には、積分器１０３に入力された振幅算出器１０１の出力信号は、乗算器１０３ａにおいて、積分器の分子側係数として積分器１０３に入力されたアタック係数とリリース係数のいずれかと乗算される。
【００４６】
また、積分器１０３に入力されたアタック係数またはリリース係数は、係数計算器１０３ｅにより分母側係数が算出される。また、係数計算器１０３ｅの出力信号は、乗算器１０３ｄにおいて積分器１０３の出力信号と乗算され、加算器１０３ｂにおいて、乗算器１０３ａの出力信号と加算される。また、加算器１０３ｂの出力信号は、遅延器１０３ｃを経て積分器１０３の出力信号、すなわちＡＧＣ検波器の出力信号として「Ｏｕｔ端子」から出力される。
【００４７】
なお、比較器１０２は、振幅算出器１０１の出力信号と乗算器１０３ｄの出力信号を比較し、振幅算出器１０１の出力信号が乗算器１０３ｄの出力より小さい時には、スイッチ１０４においてリリース係数を選択して積分時定数を大きくし、逆の場合はアタック係数を選択して積分時定数を小さくする。従って、積分器１０３の出力信号は、入力信号の実効値とせん頭値の間の値となる。また、アタック係数の数値は、リリース係数の数値より大きいという関係にあり、この比が大きい程せん頭値に近い値となる。
【００４８】
（ＡＧＣ制御部）
次に、本実施の形態による自動利得制御装置のＡＧＣ制御部ｃ２０、ＡＧＣ制御部ａ２３、ＡＧＣ制御部ｂ２５の詳細について、図面を参照して説明する。なお、ＡＧＣ制御部ｃ２０、ＡＧＣ制御部ａ２３、ＡＧＣ制御部ｂ２５は同一の構成を備えており、図３は、本実施の形態による自動利得制御装置のＡＧＣ制御部の構成を示す。
【００４９】
図３において、「Ｉｎ端子」から入力された信号は、「Ｃ＿ｓｗ端子」に入力された制御信号によって切り換え制御されるスイッチ２０１により選択された、アタック係数レジスタ２０２の出力するアタック係数と、リリース係数レジスタ２０３の出力するリリース係数（但し、アタック係数の数値は、リリース係数の数値より大きい）のいずれかと、乗算器２０４において乗算される。
そして、乗算器２０４の出力する信号は、減算器２０５においてＡＧＣ制御部の出力から減算され、スイッチ２０６へ入力される。
【００５０】
また、スイッチ２０６では、「Ｒｅｇ＿Ｌｄ端子」に入力された制御信号に基づいて、減算器２０５の出力信号か「Ｒｅｇ＿Ｉｎ端子」に入力された信号のいずれか一方を選択して、「Ｒｅｇ＿Ｏｕｔ端子」に出力すると共に、遅延器２０７へ入力する。また、遅延器２０７の出力信号は、ＡＧＣ制御部の出力信号として「Ｏｕｔ端子」から出力される。
【００５１】
なお、スイッチ２０１は、「Ｃ＿ｓｗ端子」に入力される制御信号が「０」の場合は、アタック係数レジスタ２０２の出力するアタック係数を選択し、「Ｃ＿ｓｗ端子」に入力される制御信号が「１」の場合は、リリース係数レジスタ２０３の出力するリリース係数を選択して出力する。
また、スイッチ２０６は、「Ｒｅｇ＿Ｌｄ端子」に入力される制御信号が「０」の場合は、減算器２０５の出力信号を選択し、「Ｒｅｇ＿Ｌｄ端子」に入力される制御信号が「１」の場合は、「Ｒｅｇ＿Ｉｎ端子」に入力された信号を選択して出力する。
【００５２】
（ＡＧＣ応答制御部）
次に、本実施の形態による自動利得制御装置のＡＧＣ応答制御部２６の詳細について、図面を参照して説明する。図４及び図５は、本実施の形態による自動利得制御装置のＡＧＣ応答制御部の構成を示すブロック図である。
図４及び図５において、「Ｖ２＿Ｉ端子」と「Ｖ３＿Ｉ端子」とから入力された信号は、比較器３０１において比較されると共に、比較器３０１の出力信号によって切り換え制御されるスイッチ３０２により、「Ｖ２＿Ｉ端子」へ入力された信号と「Ｖ３＿Ｉ端子」へ入力された信号のいずれか一方が選択され、「Ｖａ＿Ｏ端子」へ出力される。
【００５３】
なお、「Ｖ３＿Ｉ端子」へ入力された信号が、「Ｖ２＿Ｉ端子」へ入力された信号以下の場合、比較器３０１から「０」が出力され、スイッチ３０２は、「Ｖ３＿Ｉ端子」へ入力された信号を「Ｖａ＿Ｏ端子」へ出力する。
また、「Ｖ３＿Ｉ端子」へ入力された信号が、「Ｖ２＿Ｉ端子」へ入力された信号より大きい場合、比較器３０１から「１」が出力され、スイッチ３０２は、「Ｖ２＿Ｉ端子」へ入力された信号を「Ｖａ＿Ｏ端子」へ出力する。
【００５４】
また、スイッチ３０２の出力信号は、遅延器３０３により遅延されると共に、減算器３０４において、遅延器３０３により遅延された信号からスイッチ３０２の出力信号が減算されることにより微分され、更に絶対値算出器３０５により、その絶対値が算出される。
一方、絶対値算出器３０５の出力信号は、乗算器３０６ａと、加算器３０６ｂと、遅延器３０６ｃと、乗算器３０６ｄと、係数計算器３０６ｅとから構成される積分器３０６へ入力される。
【００５５】
ここで、積分器３０６は、Ｖａ制御係数レジスタ３０７の出力する「Ｖａ  Ｄｅｌｔａ積分係数」に基づき、絶対値算出器３０５の出力信号を積分する積分器である。具体的には、積分器３０６に入力された絶対値算出器３０５の出力信号は、乗算器３０６ａにおいて、積分器の分子側係数として積分器３０６に入力された「Ｖａ  Ｄｅｌｔａ積分係数」と乗算される。
【００５６】
また、積分器３０６に入力された「Ｖａ  Ｄｅｌｔａ積分係数」は、係数計算器３０６ｅにより分母側係数が算出される。また、係数計算器３０６ｅの出力信号は、乗算器３０６ｄにおいて積分器３０６の出力信号と乗算され、加算器３０６ｂにおいて、乗算器３０６ａの出力信号と加算される。また、加算器３０６ｂの出力信号は、遅延器３０６ｃを経て積分器３０６の出力信号となる。これにより、「Ｖａ＿Ｏ端子」へ出力される信号の変化の度合が計算される。
【００５７】
また、積分器３０６の出力信号は比較器３０８へ出力され、Ｖａ基準値レジスタ３０９の出力する基準値「Ｖａ  Ｄｅｌｔａ  Ｒｅｆ．」との比較が行われる。比較器３０８では、積分器３０６の出力信号、すなわち「Ｖａ＿Ｏ端子」へ出力される信号の変化の度合が基準値「Ｖａ  Ｄｅｌｔａ  Ｒｅｆ．」より小さい場合、比較器３０８の出力信号が「１」となる。
【００５８】
一方、比較器３０８の出力信号と、比較器３０１の出力信号は、ＯＲ回路３１０において論理和が求められ、更にその先のＡＮＤ回路３１１へ入力される。従って、「Ｖ３＿Ｉ端子」へ入力された信号が、「Ｖ２＿Ｉ端子」へ入力された信号より大きい場合、あるいは「Ｖａ＿Ｏ端子」へ出力される信号の変化の度合が基準値「Ｖａ  Ｄｅｌｔａ  Ｒｅｆ．」より小さい場合、ＡＮＤ回路３１１へ「１」が入力される。
【００５９】
また、「Ｖ１＿Ｉ端子」に入力された信号からは、減算器３１２において「Ｖ２＿Ｉ端子」から入力された信号が減算されると共に、減算器３１２の出力信号は、絶対値算出器３１３に入力され、絶対値が算出される。更に、絶対値算出器３１３の出力信号は、比較器３１４へ出力され、Ｖ１Ｖ２差分値レジスタ３１５の出力する基準値「Ｖ１Ｖ２  Ｄｉｆｆ  Ｒｅｆ．」との比較が行われる。
【００６０】
また、比較器３１４では、「Ｖ１＿Ｉ端子」に入力された信号と「Ｖ２＿Ｉ端子」に入力された信号との比較において、その差分の絶対値が基準値「Ｖ１Ｖ２Ｄｉｆｆ  Ｒｅｆ．」以下の場合、比較器３１４の出力信号が「１」となり、ＡＮＤ回路３１１へ「１」が入力される。また、差分の絶対値が基準値「Ｖ１Ｖ２  Ｄｉｆｆ  Ｒｅｆ．」より大きい場合、比較器３１４の出力信号が「０」となり、ＡＮＤ回路３１１へ「０」が入力される。
【００６１】
一方、「Ｓｄｅｔ＿Ｉ端子」に入力された信号は、比較器３１６において、収束確認上限値レジスタ３１８の出力する基準値「Ｓｌｏｗ  Ｒｅｆ＋」との比較が行われる。また、比較器３１７において、収束確認下限値レジスタ３１９の出力する基準値「Ｓｌｏｗ  Ｒｅｆ−」との比較が行われる。そして、比較器３１６及び比較器３１７の出力信号は、ＡＮＤ回路３２０を介してＡＮＤ回路３１１へ入力される。
【００６２】
なお、比較器３１６は、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が基準値「Ｓｌｏｗ  Ｒｅｆ＋」以下の場合、出力信号が「１」になり、比較器３１７は、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が基準値「Ｓｌｏｗ  Ｒｅｆ−」以上の場合、出力信号が「１」となるので、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が、基準値「Ｓｌｏｗ  Ｒｅｆ−」以上、基準値「Ｓｌｏｗ  Ｒｅｆ＋」以下の場合、ＡＮＤ回路３２０を介してＡＮＤ回路３１１へ「１」が入力される。
【００６３】
また、比較器３１６は、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が基準値「Ｓｌｏｗ  Ｒｅｆ＋」より大きい場合、出力信号が「０」になり、比較器３１７は、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が基準値「Ｓｌｏｗ  Ｒｅｆ−」より小さい場合、出力信号が「０」となるので、いずれかの場合は、ＡＮＤ回路３２０を介してＡＮＤ回路３１１へ「０」が入力される。
【００６４】
そして、ＯＲ回路３１０の出力信号と、比較器３１４の出力信号と、比較器３２０の出力信号との論理積がＡＮＤ回路３１１で求められて、ＡＮＤ回路３１１の出力信号が「Ｒｅｇ＿Ｌｄ端子」から出力される。
【００６５】
また、「Ｆｄｅｔ＿Ｉ端子」に入力された信号は、比較器３２１において、零レジスタ３２２の出力する基準値「０」との比較が行われる。この時、「Ｆｄｅｔ＿Ｉ端子」に入力された信号が基準値「０」以下の場合、比較器３２１の出力信号は「１」になり、「Ｃ１＿Ｏ端子」に出力される。また、「Ｆｄｅｔ＿Ｉ端子」に入力された信号が基準値「０」より大きい場合、比較器３２１の出力信号は「０」になり、「Ｃ１＿Ｏ端子」に出力される。
【００６６】
また、「Ｓｄｅｔ＿Ｉ端子」に入力された信号は、比較器３２３において、零レジスタ３２２の出力する基準値「０」との比較が行われる。この時、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が基準値「０」以下の場合、比較器３２３の出力信号は「１」になり、「Ｃ２＿Ｏ端子」に出力される。また、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が基準値「０」より大きい場合、比較器３２３の出力信号は「０」になり、「Ｃ２＿Ｏ端子」に出力される。
【００６７】
また、「Ｗｄｅｔ＿Ｉ端子」に入力された信号は、比較器３２４において、零レジスタ３２２の出力する基準値「０」との比較が行われる。この時、「Ｗｄｅｔ＿Ｉ端子」に入力された信号が基準値「０」以下の場合、比較器３２４の出力信号は「１」になり、「Ｃ３＿Ｏ端子」に出力される。また、「Ｆｄｅｔ＿Ｉ端子」に入力された信号が基準値「０」より大きい場合、比較器３２４の出力信号は「０」になり、「Ｃ３＿Ｏ端子」に出力される。
【００６８】
また、「Ｖ１＿Ｉ端子」と「Ｖ３＿Ｉ端子」とから入力された信号は、比較器３２５において比較されると共に、比較器３２５の出力信号によって切り換え制御されるスイッチ３２６により、「Ｖ１＿Ｉ端子」へ入力されたそのままの信号と、「Ｖ１＿Ｉ端子」へ入力された信号を「Ｖ３＿Ｉ端子」へ入力された信号によって補正した信号のいずれか一方が選択され、「ＲＳＳＩ端子」へ受信した信号の信号強度表示信号（ＲＳＳＩ：Ｒｅｃｅｉｖｅｄ  Ｓｉｇｎａｌ  Ｓｔｒｅｎｇｔｈ  Ｉｎｄｉｃａｔｏｒ）として出力される。
【００６９】
なお、「Ｖ３＿Ｉ端子」へ入力された信号が、「Ｖ１＿Ｉ端子」へ入力された信号以上の場合、比較器３２５の出力信号が「１」となるので、スイッチ３２６は、「Ｖ１＿Ｉ端子」へ入力された信号を「ＲＳＳＩ端子」へ出力する。また、「Ｖ３＿Ｉ端子」へ入力された信号が、「Ｖ１＿Ｉ端子」へ入力された信号より小さい場合、比較器３２５の出力信号が「０」となるので、スイッチ３２６は、「Ｖ１＿Ｉ端子」へ入力された信号を「Ｖ３＿Ｉ端子」へ入力された信号によって補正した信号を「ＲＳＳＩ端子」へ出力する。
【００７０】
また、「Ｖ１＿Ｉ端子」へ入力された信号を「Ｖ３＿Ｉ端子」へ入力された信号によって補正する計算式は、それぞれの端子の信号をそれぞれの端子名で表すとすると、下記（１）で示される。
【００７１】
「ＲＳＳＩ」＝「Ｖ１＿Ｉ」＋（Ｇ３（Ｖ１）／Ｇ（Ｖ１））（「Ｖ１＿Ｉ」−「Ｖ３＿Ｉ」）    ・・・（１）
【００７２】
なお、具体的には、（「Ｖ１＿Ｉ」−「Ｖ３＿Ｉ」）は減算器３２７において計算し、減算器３２７の出力信号へ、可変利得器３２８により係数（Ｇ３（Ｖ１）／Ｇ（Ｖ１））を乗算すると共に、加算器３２９において「Ｖ１＿Ｉ」を加算することで、（１）式に基づく出力を得る。
【００７３】
（ＡＧＣアンプ特性）
次に、本実施の形態による自動利得制御装置に利用されるＡＧＣアンプの特性について、図面を参照して説明する。
図６は、Ｉ側ＡＧＣアンプａ１２、Ｑ側ＡＧＣアンプａ１３、及びＩ側ＡＧＣアンプｂ１５、Ｑ側ＡＧＣアンプｂ１６の制御電圧対利得特性を示したグラフであって、各ＡＧＣアンプの特性は、制御電圧０．０以下で利得は−２５［ｄＢ］一定とされ、また制御電圧１．０以上で利得は２５［ｄＢ］一定とされる。また制御電圧０．０以上１．０以下では、制御電圧が０．１増加すると利得が５［ｄＢ］増加すると共に、制御電圧０．５の時利得が０［ｄＢ］となる特性を持つ。
【００７４】
一方、図７は、ＡＧＣアンプｃ４の制御電圧対利得特性を示したグラフであって、ＡＧＣアンプの特性は、制御電圧０．０以下で利得は−３５［ｄＢ］一定とされ、また制御電圧１．０以上で利得は１５［ｄＢ］一定とされる。また制御電圧０．０以上１．０以下では、制御電圧が０．１増加すると利得が５［ｄＢ］増加すると共に、制御電圧０．７の時利得が０［ｄＢ］となる特性を持つ。
【００７５】
（自動利得制御装置の動作）
次に、上述の構成を備えた本実施の形態の自動利得制御装置の動作を説明する。
（全体動作）
本実施の形態の自動利得制御装置では、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１より後段において、Ｉ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３、及びＡＧＣ検波器ａ１４、更にはＡＧＣ制御部ａ２３とから構成される高速な応答を行うＡＧＣループと、Ｉ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とから構成される低速な応答を行うと共に低歪みなＡＧＣループとを構成し、自動利得制御装置の出力信号は、高速なＡＧＣループより取り出される。
【００７６】
一方、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１より前段では、ＡＧＣアンプｃ４と、ＡＧＣ検波器ｃ９と、ＡＧＣ制御部ｃ２０とから構成されるＡＧＣループにおいて、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１により目的帯域外の信号を抑圧する前の全体の信号レベルを検出する。
【００７７】
この時、ＡＧＣ応答制御部２６では、そのレベルが所定の値以上となっている時のみに、ＡＧＣアンプｃ４を、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の帯域内だけでなく、装置に入力される全体の信号レベルを考慮して制御するように、目的帯域外の信号を抑圧する前の全体の信号レベルが所定の値より大きい場合、ＡＧＣ制御部ｃ２０の出力する制御電圧によりＡＧＣアンプｃ４を制御する。一方、目的帯域外の信号を抑圧する前の全体の信号レベルが所定の値以下の場合、ＡＧＣ制御部ｂ２５の出力する制御電圧によりＡＧＣアンプｃ４を制御する。
【００７８】
具体的には、ＡＧＣ応答制御部２６において、「Ｖ２＿Ｉ端子」に入力されたＡＧＣ制御部ｂ２５の出力する制御電圧と、「Ｖ３＿Ｉ端子」に入力されたＡＧＣ制御部ｃ２０の出力する制御電圧とのレベルの比較を行い、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）が、ＡＧＣ制御部ｂ２５の出力する制御電圧（「Ｖ２＿Ｉ端子」信号）以下の場合、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）によりＡＧＣアンプｃ４を制御する。
【００７９】
一方、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）が、ＡＧＣ制御部ｂ２５の出力する制御電圧（「Ｖ２＿Ｉ端子」信号）より大きい場合、ＡＧＣ制御部ｂ２５の出力する制御電圧（「Ｖ２＿Ｉ端子」信号）によりＡＧＣアンプｃ４を制御する。
すなわち、ＡＧＣアンプｃ４の利得が低くなる方の制御信号を選択してＡＧＣアンプｃ４へ出力する
【００８０】
これにより、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の帯域内の信号レベルが、装置に入力されるフィルタ帯域外の信号レベルより小さい時に、フィルタ帯域外の信号も含めた総信号レベルに追従するＡＧＣ制御部ｃ２０の出力した制御電圧によりＡＧＣアンプｃ４を制御することで、ＡＧＣ制御部ｂ２５の出力する制御電圧がＩ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の帯域内の信号レベルを所定のレベルに上げるべくＡＧＣアンプｃ４の利得を上げようとする働きを抑制して、フィルタ帯域外の信号を含めた総信号レベルを所定の値内に制限することができる。
【００８１】
従って、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前段においてフィルタ帯域外の信号が原因で発生する、ＡＧＣアンプでの信号の飽和やＡＧＣアンプの非直線領域の特性による歪みを抑制することができる。なお、ＡＧＣ制御部ｃ２０の出力する制御電圧によりＡＧＣアンプｃ４の利得を抑制した場合に、フィルタ帯域外の信号も含めた信号レベルによりＡＧＣループが動作するため、目的信号のレベルは本来の信号レベルより低下するが、目的信号のレベルは、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の後段に配置されたＩ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３の利得制御により補償され、目的の信号レベルとして出力される。
【００８２】
（ＡＧＣ制御部応答速度の変更）
また、Ｉ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３、及びＡＧＣ検波器ａ１４、更にはＡＧＣ制御部ａ２３とから構成される高速な応答を行うＡＧＣループでは、ＡＧＣアンプｃ４の出力信号に対する高速な追従が不要となる場合、Ｉ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とから構成される低速な応答を行うと共に低歪みなＡＧＣループの制御情報を複写して、その応答特性を低速なものにすることにより、信号を更に低歪み化できる。
【００８３】
具体的には、ＡＧＣ応答制御部２６において、以下の３条件を満たす場合（ＡＮＤ条件）、「Ｒｅｇ＿Ｌｄ端子」に「１」が出力され、ＡＧＣ制御部ｂ２５の制御信号が、ＡＧＣ制御部ｂ２５の「Ｒｅｇ＿Ｏｕｔ端子」から、ＡＧＣ制御部ａ２３の「Ｒｅｇ＿Ｉｎ端子」へ入力され、ＡＧＣ制御部ａ２３では、この信号を「Ｏｕｔ端子」へ出力する。
【００８４】
条件１）
フィルタ帯域外に強い信号が存在し、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ｂ２５の出力する制御電圧（「Ｖ２＿Ｉ端子」信号）より小さい場合でも、少なくとも「Ｖａ＿Ｏ端子」から出力される信号の変化の度合が、基準値「Ｖａ  Ｄｅｌｔａ  Ｒｅｆ．」より小さい場合。
または、フィルタ帯域外に強い信号が存在せず、ＡＧＣ制御部ｂ２５の出力する制御電圧（「Ｖ２＿Ｉ端子」信号）がＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）より小さい場合。
【００８５】
条件２）
フィルタ内の信号変動が小さく、ＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）とＡＧＣ制御部ｂ２５の出力する制御電圧（「Ｖ２＿Ｉ端子」信号）との差分が、Ｖ１Ｖ２差分値レジスタ３１５の出力する基準値「Ｖ１Ｖ２  Ｄｉｆｆ  Ｒｅｆ．」以下の場合。
【００８６】
条件３）
応答が低速なＩ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とから構成されるＡＧＣループが収束し、「Ｓｄｅｔ＿Ｉ端子」に入力された信号が、基準値「Ｓｌｏｗ  Ｒｅｆ−」以上、基準値「Ｓｌｏｗ  Ｒｅｆ＋」以下の場合。
【００８７】
（基準値の変更による利得配分制御）
また、自動利得制御装置の後段に接続された信号復調部より、受信信号の品質情報を取得することができる場合、歪みの発生とＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ  ）の劣化による受信性能の劣化を最小にするべく、上述の減算器１９において、ＡＧＣ検波器ｃ９の出力信号から減算される基準値レジスタ１８の出力する基準値「Ｒｅｆ３」を、取得された品質情報により更新し、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前後のＡＧＣアンプに対するレベル配分を制御するようにしても良い。
【００８８】
具体的には、各基準値レジスタに保持される基準値や各ＡＧＣ制御部の応答特性を決定する内部レジスタの値を更新したり、ファンクションブロック２７を制御したりする制御部（図示せず）において、まず、受信信号の品質情報の一例として、受信信号のＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）とＳＮＲ、及びコンスタレーションを取得し、それぞれの平均値を求める。
【００８９】
この時、ＢＥＲの平均値が基準値「Ｒｅｆ４」以下でＢＥＲが悪く、ＳＮＲが基準値「Ｒｅｆ５」以下でＳＮＲが悪い場合は、ＢＥＲの低下はＳＮＲの不足によるものと判断して、ＡＧＣアンプｃ４の出力信号レベルを最大限許容できるところまで大きくするべく、基準値「Ｒｅｆ３」を変更する。
【００９０】
具体的には、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）以下で、かつＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）、またはＡＧＣ応答制御部２６で算出されたＲＳＳＩ信号が基準値「Ｒｅｆ６」以上の場合、ＡＧＣアンプｃ４の出力信号レベルが上がるように、基準値「Ｒｅｆ３」を高く設定する。
【００９１】
一方、ＢＥＲの平均値が基準値「Ｒｅｆ４」以下でＢＥＲが悪く、更にコンスタレーションも基準値「Ｒｅｆ７」より大きく歪みが大きい場合において、ＳＮＲが「Ｒｅｆ５」より良い時には、ＡＧＣアンプｃ４、またはＡＤ変換器５において歪みが発生しているものと判断して、ＡＧＣアンプｃ４の出力信号レベルを最大限許容できるところまで小さくするべく、基準値「Ｒｅｆ３」を変更する。
【００９２】
具体的には、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）以下で、かつＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）、またはＡＧＣ応答制御部２６で算出されたＲＳＳＩ信号が基準値「Ｒｅｆ６」未満の場合、ＡＧＣアンプｃ４の出力信号レベルが下がるように、基準値「Ｒｅｆ３」を低く設定する。
【００９３】
これにより、近接する帯域外信号のＰＡＲ（Ｐｅａｋ  ｔｏ  Ａｖｅｒａｇｅ  Ｒａｔｉｏ）やフェージングによる受信状態の変動に適切に対応して、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前後の利得配分を制御し、歪みの発生とＳＮＲ劣化による受信性能の劣化を最小限に抑制して限られたダイナミックレンジを有効に活用することができる。
【００９４】
（ファンクションブロックによる利得配分変更方法）
一方、ファンクションブロック２７において、本実施の形態の自動利得装置に入力される信号の、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の帯域内信号レベルと帯域外信号レベルとの比に応じて関数ＦＮ（ｘ）を変更することにより、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前後のＡＧＣアンプに対するレベル配分を制御することもできる。
【００９５】
具体的には、例えば関数ＦＮ（ｘ）が単純な利得の場合と多項式の場合とがあり、まず最初に、関数ＦＮ（ｘ）が単純な利得の場合について説明する。
関数ＦＮ（ｘ）が単純な利得の場合、関数ＦＮ（ｘ）は、下記（２）式か（３）式で表される関数とする。
【００９６】
Ｙ＝ａｘ    ・・・（２）
【００９７】
但し、（２）式においてａは「１」以上の数とする。または、
【００９８】
Ｙ＝ｘ＋ａ    ・・・（３）
【００９９】
但し、（３）式においてａは「−１」より大きく、かつ「１」より小さい数とする。
【０１００】
この時、各基準値レジスタに保持される基準値や各ＡＧＣ制御部の応答特性を決定する内部レジスタの値を更新したり、ファンクションブロック２７を制御する制御部（図示せず）において、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）以下で、かつＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）、またはＡＧＣ応答制御部２６で算出されたＲＳＳＩ信号が基準値「Ｒｅｆ６」未満の状態が連続する場合、この状態が発生する回数をカウントし、所定時間あたりのカウント数が所定回数を超えたら上述の関数ＦＮ（ｘ）の係数ａを小さくする。
【０１０１】
一方、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）以下で、かつＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）、またはＡＧＣ応答制御部２６で算出されたＲＳＳＩ信号が基準値「Ｒｅｆ６」以上の状態が連続する場合、この状態が発生する回数をカウントし、所定時間あたりのカウント数が所定回数を超えたら上述の関数ＦＮ（ｘ）の係数ａを大きくする。
【０１０２】
また、関数ＦＮ（ｘ）が多項式の場合、関数ＦＮ（ｘ）は、下記（４）式で表される関数とする。
【０１０３】
Ｙ＝ａ０＋ａ１ｘ＋ａ２ｘ２＋ａ３ｘ３    ・・・（４）
【０１０４】
但し、（４）式においてａ０からａ３の各係数は、下記表１で示されるインデックス番号で指定されるものとする。また、図８に、各インデックス番号で異なる関数ＦＮ（ｘ）の特性を示す。
【０１０５】
【表１】
2004274210.tif 000003
【０１０６】
この時、各基準値レジスタに保持される基準値や、各ＡＧＣ制御部の応答特性を決定する内部レジスタの値を更新すると共に、ファンクションブロック２７を制御する制御部（図示せず）において、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）以下で、かつＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）、またはＡＧＣ応答制御部２６で算出されたＲＳＳＩ信号が基準値「Ｒｅｆ６」未満の状態が連続する場合、この状態が発生する回数をカウントし、所定時間あたりのカウント数が所定回数を超えたら上述の関数ＦＮ（ｘ）の係数を決定するインデックス番号を小さくする。
【０１０７】
一方、ＡＧＣ制御部ｃ２０の出力する制御電圧（「Ｖ３＿Ｉ端子」信号）がＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）以下で、かつＡＧＣ制御部ａ２３の出力する制御電圧（「Ｖ１＿Ｉ端子」信号）、またはＡＧＣ応答制御部２６で算出されたＲＳＳＩ信号が基準値「Ｒｅｆ６」以上の状態が連続する場合、この状態が発生する回数をカウントし、所定時間あたりのカウント数が所定回数を超えたら上述の関数ＦＮ（ｘ）の係数を決定するインデックス番号を大きくする。
【０１０８】
これにより、入力が低い時にはＩ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前段側のＡＧＣアンプの利得を高く設定することでＳＮＲが良くなり、入力が高い時にはＩ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前段側のＡＧＣアンプの利得を低く設定することでＡＧＣアンプで発生する歪に強くなる。また、ＳＮＲや歪みが問題となる領域において、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前段側のＡＧＣアンプの利得特性を緩やかにすることで、応答特性を遅くし、ＡＧＣループの再変調歪みを低減することができる。
【０１０９】
（ＲＳＳＩの算出）
また、ＡＧＣアンプｃ４に対する制御が、ＡＧＣ制御部ｂ２５の出力する制御電圧により行われている時には、ＡＧＣ制御部ａ２３またはＡＧＣ制御部ｂ２５の出力する制御電圧により、チャネルフィルタ帯域内の目的信号レベルを知ることができる。一方、ＡＧＣアンプｃ４に対する制御が、ＡＧＣ制御部ｃ２０の出力する制御電圧により行われている時には、チャネルフィルタ帯域外の目的外信号のレベル分だけＡＧＣアンプｃ４の利得が下がる。従って、装置の出力において目的信号のレベルを所定の値とするために、ＡＧＣ制御部ａ２３はＩ側ＡＧＣアンプａ１２、Ｑ側ＡＧＣアンプａ１３の利得を上げるように動作する。
【０１１０】
そのため、ＡＧＣ制御部ａ２３またはＡＧＣ制御部ｂ２５の出力する制御電圧により、チャネルフィルタ帯域内の目的信号レベルを知ることができなくなる。このような時は、ＡＧＣ制御部ａ２３またはＡＧＣ制御部ｂ２５の出力する制御電圧とＡＧＣ制御部ｃ２０の出力する制御電圧とに基づいて、ＡＧＣアンプｃ４の利得の変化量を補正することにより、目的とする帯域内の信号レベルが得られる。
【０１１１】
具体的には、ＡＧＣ応答制御部２６において、ＡＧＣ制御部ｃ２０が生成する制御信号を制御電圧Ｖ３、ＡＧＣ制御部ｂ２５が生成する制御信号を制御電圧Ｖ１とすると共に、制御電圧Ｖ１に対する全体の利得特性をＧ（Ｖ１）、制御電圧Ｖ１に対するＩ側チャネルフィルタ１０とＱ側チャネルフィルタ１１より前段の回路の利得特性をＧ３（Ｖ１）とする場合、制御電圧Ｖ３が制御電圧Ｖ１以上である時には、制御電圧Ｖ１をチャネルフィルタの帯域内の信号強度とし、制御電圧Ｖ３が制御電圧Ｖ１未満である時には、下記（５）式で示される計算値Ｖをチャネルフィルタの帯域内の信号強度として算出し、ＲＳＳＩ端子から出力する。
【０１１２】
Ｖ＝Ｖ１＋（Ｇ３（Ｖ１）／Ｇ（Ｖ１））（Ｖ１−Ｖ３）    ・・・（５）
【０１１３】
以上説明したように、第１の実施の形態の自動利得制御装置は、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前段にＡＧＣアンプｃ４を設けると共に、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の後段に、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３と、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６とを設ける。
【０１１４】
また、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の前段において、ＡＧＣアンプｃ４の出力信号をＡＧＣ検波器ｃ９により検波すると共に、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の後段では、Ｉ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３の出力信号をＡＧＣ検波器ａ１４により検波し、Ｉ側ＡＧＣアンプｂ１５及びＱ側ＡＧＣアンプｂ１６の出力信号をＡＧＣ検波器ｂ１７により検波する。
【０１１５】
そして、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の帯域外信号が強い場合には、ＡＧＣ検波器ｃ９で検波した信号を用いたＡＧＣ制御部ｃ２０の制御信号によりＡＧＣアンプｃ４の利得制御を行い、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１の帯域外信号が弱い場合には、ＡＧＣ検波器ｂ１７で検波した信号を用いたＡＧＣ制御部ｂ２５によりＡＧＣアンプｃ４の利得制御を行う。
【０１１６】
また、自動利得制御装置の出力には、ＡＧＣ制御部ｂ２５より応答速度が速いＡＧＣ制御部ａ２３を用いて制御されたＩ側ＡＧＣアンプａ１２及びＱ側ＡＧＣアンプａ１３の出力信号を出力する。なお、ＡＧＣアンプｃ４の出力信号のレベル変動が安定している場合、ＡＧＣ制御部ａ２３の制御信号をＡＧＣ制御部ｂ２５と同じにする。
【０１１７】
従って、第１の実施の形態の自動利得制御装置は、目的の信号を抽出するチャネルフィルタの帯域外の信号の変動に対応した適切な自動利得制御を実行し、限られたダイナミックレンジを有効に利用することができ、チャネルフィルタより前段での信号の飽和を防止することができるという効果が得られる。また、チャネルフィルタより前段での信号の変動が少ない時は、チャネルフィルタより後段のＡＧＣアンプの応答速度を遅くすることで、速いＡＧＣ応答により目的の信号に歪みが発生することを抑制することができるという効果が得られる。
【０１１８】
［第２の実施の形態］
次に、本発明の第２の実施の形態における自動利得制御装置について説明する。
（全体構成）
図９は、本実施の形態の自動利得制御装置を備えた無線機の構成を示すブロック図である。本実施の形態の自動利得制御装置が、第１の実施の形態の自動利得制御装置と異なる部分は、第１の実施の形態の自動利得制御装置が、目的の信号を抽出するチャネルフィルタの前段において受信した信号の直交検波を行っていたのに対し、本実施の形態の自動利得制御装置は、チャネルフィルタ及び該チャネルフィルタより後段に配置されるＡＧＣアンプより更に後段において、受信した信号の直交検波を行うことと、ＡＧＣ検波を実信号の絶対値で行うことである。
【０１１９】
従って、ここでは第１の実施の形態の自動利得制御装置と、第２の実施の形態の自動利得制御装置との違いについてのみ説明する。また、図９において、図１に示す第１の実施の形態の自動利得制御装置を構成する構成要素と同じ符号を付与した構成要素は、第１の実施の形態の自動利得制御装置を構成する構成要素と同じ動作をする構成要素であるので、ここでは説明を省略する。
【０１２０】
なお、本実施の形態の自動利得制御装置は、受信した信号のＩＦ周波数がＡＤ変換器５のサンプリング周波数Ｆｓの１／２より離れている場合、信号の１周期あたりのサンプルポイントが密になるので、信号とサンプルポイントとの位相条件によるレベル検出誤差が少ないという特性を持つ。
【０１２１】
具体的には、図９において、ＲＦ／ＩＦ端子からミキサ１に入力された信号は、ミキサ１において、局部発振器２が出力する第１の周波数のローカル信号を利用して、低い周波数の信号（後述するＡＤ変換器５の入力ＩＦ周波数）に変換され、更にバンドパスフィルタ３を用いて、ミキサ１が出力する信号から所定の周波数帯域の信号が抽出される。
【０１２２】
また、ＡＧＣアンプｃ４は、バンドパスフィルタ３の出力信号を一定レベルの信号に変換するための可変利得増幅器であって、ＡＧＣアンプｃ４により一定レベルの信号に変換された所定の周波数帯域の信号は、ＡＤ変換器５へ入力され、ＡＤ変換器５により量子化されたディジタル信号となる。
【０１２３】
次に、量子化されたＩＦ周波数の信号は、ＡＧＣ検波器ｃ３０へ入力されると共に、チャネルフィルタ３１において帯域制限されることにより、目的の帯域の帯域信号に変換され、ＡＧＣアンプａ３２へ入力される。ＡＧＣ検波器ｃ３０では、ＡＧＣアンプｃ４の利得を制御する信号を生成するために、入力されたＩＦ周波数の信号の絶対値を算出し、これを積分することにより、ＡＤ変換器５の出力信号の変動を検出する。
【０１２４】
一方、ＡＧＣアンプａ３２は、チャネルフィルタ３１の出力信号を一定レベルの信号に変換するための可変利得増幅器であって、ＡＧＣアンプａ３２により一定レベルの信号に変換された目的の帯域の帯域信号は、Ｉ側ミキサ３６及びＱ側ミキサ３７において、ディジタル局部発振器３８が出力する第２の周波数のローカル信号（Ｉ側：ｃｏｓ波、Ｑ側：−ｓｉｎ波）により直交検波が行われ、Ｉ軸信号とＱ軸信号とにより表されるベースバンド周波数の複素数信号へ変換される。そして、ベースバンド周波数の複素信号（ＢＢ．Ｉ、ＢＢ．Ｑ）として本無線機から出力される。
【０１２５】
また、ＡＧＣアンプａ３２により一定レベルの信号に変換された目的の帯域の帯域信号は、ＡＧＣ検波器ａ３３へも入力され、ＡＧＣ検波器ａ３３では、ＡＧＣアンプａ３２の利得を制御する信号を生成するために、入力された目的の帯域の帯域信号の絶対値を算出し、これを積分することにより、ＡＧＣアンプａ３２の出力信号の変動を検出する。
【０１２６】
また、同様に、チャネルフィルタ３１により帯域制限され、目的の帯域の帯域信号に変換された信号は、ＡＧＣアンプｂ３４へ入力される。ここで、ＡＧＣアンプｂ３４も、チャネルフィルタ３１の出力信号を一定レベルの信号に変換するための可変利得増幅器であって、ＡＧＣアンプｂ３４により一定レベルの信号に変換された目的の帯域の帯域信号は、ＡＧＣ検波器ｂ３５へ入力される。
【０１２７】
そして、ＡＧＣ検波器ｂ３５では、ＡＧＣアンプｂ３４の利得を制御する信号を生成するために、入力された目的の帯域の帯域信号の絶対値を算出し、これを積分することにより、ＡＧＣアンプｂ３４の出力信号の変動を検出する。
なお、ＡＧＣ検波器ｃ３０、ＡＧＣ検波器ａ３３、ＡＧＣ検波器ｂ３５の詳細については後述する。
【０１２８】
一方、各ＡＧＣアンプの利得を制御する信号を生成するために、ＡＧＣ検波器ｃ３０、ＡＧＣ検波器ａ３３、ＡＧＣ検波器ｂ３５の出力信号は、それぞれの基準値と比較されて、各ＡＧＣアンプの利得を制御する信号を生成するＡＧＣ制御部に入力される。具体的には、ＡＧＣ検波器ｃ３０の出力信号は、減算器１９において、基準値レジスタ１８の出力する基準値「Ｒｅｆ３」が減算され、ＡＧＣ制御部ｃ２０の「Ｉｎ端子」へ入力される。
【０１２９】
また、ＡＧＣ検波器ａ３３の出力信号は、減算器２２において、基準値レジスタ２１の出力する基準値「Ｒｅｆ１」が減算され、ＡＧＣ制御部ａ２３の「Ｉｎ端子」へ入力される。更に、ＡＧＣ検波器ｂ３５の出力信号は、減算器２４において、基準値レジスタ２１の出力する基準値「Ｒｅｆ１」が減算され、応答特性がＡＧＣ制御部ａ２３の応答特性より低速に設定されたＡＧＣ制御部ｂ２５の「Ｉｎ端子」へ入力される。
なお、その他の接続は第１の実施の形態の自動利得制御装置と同一なので、説明は省略する。
【０１３０】
（ＡＧＣ検波器）
次に、本実施の形態による自動利得制御装置のＡＧＣ検波器ｃ３０、ＡＧＣ検波器ａ３３、ＡＧＣ検波器ｂ３５の詳細について、図面を参照して説明する。なお、ＡＧＣ検波器ｃ３０、ＡＧＣ検波器ａ３３、ＡＧＣ検波器ｂ３５は同一の構成を備えており、図１０に、本実施の形態による自動利得制御装置のＡＧＣ検波器（実入力）の構成を示す。
【０１３１】
図１０において、「Ｉｎ端子」から入力された信号は、絶対値算出器４０１において、絶対値が算出れる。絶対値算出器４０１の出力信号は、比較器４０２に入力されると共に、乗算器４０３ａと、加算器４０３ｂと、遅延器４０３ｃと、乗算器４０３ｄと、係数計算器４０３ｅとから構成される積分器４０３へ入力される。
【０１３２】
ここで、積分器４０３は、比較器４０２の出力信号によって切り換え制御されるスイッチ４０４により選択された、アタック係数レジスタ４０５の出力するアタック係数と、リリース係数レジスタ４０６の出力するリリース係数（但し、アタック係数の数値は、リリース係数の数値より大きい）のいずれかに基づき、絶対値算出器４０１の出力信号を積分する積分器である。具体的には、積分器４０３に入力された絶対値算出器４０１の出力信号は、乗算器４０３ａにおいて、積分器の分子側係数として積分器４０３に入力されたアタック係数とリリース係数のいずれかと乗算される。
【０１３３】
また、積分器４０３に入力されたアタック係数またはリリース係数は、係数計算器４０３ｅにより分母側係数が算出される。また、係数計算器４０３ｅの出力信号は、乗算器４０３ｄにおいて積分器４０３の出力信号と乗算され、加算器４０３ｂにおいて、乗算器４０３ａの出力信号と加算される。また、加算器４０３ｂの出力信号は、遅延器４０３ｃを経て積分器４０３の出力信号、すなわちＡＧＣ検波器の出力信号として「Ｏｕｔ端子」から出力される。
【０１３４】
なお、比較器４０２は、絶対値算出器４０１の出力信号と乗算器４０３ｄの出力信号を比較し、絶対値算出器４０１の出力信号が乗算器４０３ｄの出力より小さい時には、スイッチ４０４においてリリース係数を選択して積分時定数を大きくし、逆の場合はアタック係数を選択して積分時定数を小さくする。従って、積分器４０３の出力信号は、入力信号の実効値とせん頭値の間の値となる。また、アタック係数の数値は、リリース係数の数値より大きいという関係にあり、この比が大きい程せん頭値に近い値となる。
【０１３５】
なお、直交検波器は、アナログミキサを用いて、受信信号のエンベロープを抽出するようにしても良い。
また、ＡＧＣ検波器ｃ３０はダイオードによる整流を行うことで受信信号レベルを検出するようにしても良い。
【０１３６】
以上説明したように、第２の実施の形態の自動利得制御装置は、チャネルフィルタ及び該チャネルフィルタより後段に配置されるＡＧＣアンプより更に後段において、受信した信号の直交検波を行う構成とした。従って、ＡＧＣ検波器ｃ３０が信号の絶対値を計算するのみで信号のエンベロープを得ることができ、少ない演算量で、目的の信号を抽出するチャネルフィルタの帯域外の信号の変動に対応した適切な自動利得制御をより正確に実行し、限られたダイナミックレンジを有効に利用することができるという効果が得られる。なお、ＡＧＣ検波器ｃ３０におけるレベル変動を抑えるためには、サンプリング周波数と信号周波数との比を大きく取る必要がある。
【０１３７】
具体的には、図１１に各部の応答波形例を示す。なお、図１１（ａ）はチャネルフィルタ３１の帯域外信号、図１１（ｂ）はチャネルフィルタ３１の帯域内信号、図１１（ｃ）はＡＤ変換器５の出力信号、図１１（ｄ）は自動利得制御装置出力信号、図１１（ｅ）はＡＧＣ応答制御部２６の「Ｖａ＿Ｏ端子」出力信号、図１１（ｆ）はＡＧＣ制御部ｃ２０の「Ｏｕｔ端子」出力信号、図１１（ｇ）はＡＧＣ応答制御部２６の「Ｃｓａ端子」出力信号（ここで、ＡＧＣ応答制御部２６の「Ｃｓａ端子」とは、図４において、スイッチ３０２及びＯＲ回路３１０へ接続された、比較器３０１の出力端子とする）、図１１（ｈ）はＡＧＣ制御部ｂ２５の「Ｏｕｔ端子」出力信号、図１１（ｉ）はＡＧＣ制御部ａ２３の「Ｏｕｔ端子」出力信号、図１１（ｊ）はＡＧＣ応答制御部２６の「Ｒｅｇ＿Ｌｄ端子」出力信号、図１１（ｋ）はＡＧＣ応答制御部２６の「ＲＳＳＩ端子」出力信号を、それぞれ示す。
【０１３８】
図１１に示すように、時刻ｔ１において、チャネルフィルタ３１の帯域内信号が入力されると、ＡＧＣ制御部ｂ２５の応答特性がＡＧＣ制御部ｃ２０の応答特性より遅いため、ＡＧＣ応答制御部２６の「Ｃｓａ端子」出力信号により、一度はＡＧＣ制御部ｃ２０の「Ｏｕｔ端子」出力信号がＡＧＣ応答制御部２６の「Ｖａ＿Ｏ端子」から出力されるが、チャネルフィルタ３１の帯域外信号が入力されていないので、ＡＧＣ制御部ｂ２５がＡＧＣ制御部ｃ２０の応答に追従する時刻ｔ２において、すぐにＡＧＣ制御部ｂ２５の「Ｏｕｔ端子」出力信号がＡＧＣ応答制御部２６の「Ｖａ＿Ｏ端子」から出力されるようになる。
【０１３９】
一方、ＡＤ変換器５の出力信号が安定してくると、時刻ｔ３において、ＡＧＣ応答制御部２６の「Ｃ１＿Ｏ端子」出力により、ＡＧＣ制御部ｂ２５の制御情報がＡＧＣ制御部ａ２３へ複写され、ＡＧＣ制御部ｂ２５の「Ｏｕｔ端子」出力信号と、ＡＧＣ制御部ａ２３の「Ｏｕｔ端子」出力信号とが同一の応答特性を示すようになる。そして、時刻ｔ４では、チャネルフィルタ３１の帯域内信号が停止するのに伴い、ＡＧＣアンプａ３２の利得を急速に上げるため、ＡＧＣ制御部ａ２３はＡＧＣ制御部ｂ２５と独立して動作するようになる。
【０１４０】
また、時刻ｔ５では、チャネルフィルタ３１の帯域外信号が入力されるのに伴い、ＡＧＣ応答制御部２６の「Ｃｓａ端子」出力信号により、ＡＧＣ制御部ｃ２０の「Ｏｕｔ端子」出力信号がＡＧＣ応答制御部２６の「Ｖａ＿Ｏ端子」から出力されるようになる。この時、自動利得制御装置の出力信号には、チャネルフィルタ３１の帯域内信号が停止しているにもかかわらず、チャネルフィルタ３１の帯域外信号によるチャネルフィルタ３１でのリンギングが出力されている。これは、チャネル帯域内の弱い信号を所定のレベルにするべく、ＡＧＣアンプａ３２の利得が非常に高速な応答により高い利得となり、チャネルフィルタ３１でのリンギングが観測可能な振幅レベルとなっているためである。
【０１４１】
更に、時刻ｔ６では、チャネルフィルタ３１の帯域内信号が入力されても、先に帯域内信号より強いレベルのチャネルフィルタ３１の帯域外信号が入力されているので、ＡＧＣ応答制御部２６の「Ｃｓａ端子」出力信号に変化はないが、この時、自動利得制御装置の出力信号には、チャネルフィルタ３１の帯域内信号が出力されるようになる。また、チャネルフィルタ３１の帯域外信号が入力されていても、ＡＤ変換器５の出力信号が安定してくると、時刻ｔ７において、ＡＧＣ応答制御部２６の「Ｒｅｇ＿Ｌｄ端子」出力により、ＡＧＣ制御部ｂ２５の制御情報がＡＧＣ制御部ａ２３へ複写され、ＡＧＣ制御部ｂ２５の「Ｏｕｔ端子」出力信号と、ＡＧＣ制御部ａ２３の「Ｏｕｔ端子」出力信号とが同一の応答特性を示すようになる。
【０１４２】
そして、時刻ｔ８では、チャネルフィルタ３１の帯域内信号が停止するのに伴い、ＡＧＣアンプａ３２の利得を急速に上げるため、ＡＧＣ制御部ａ２３はＡＧＣ制御部ｂ２５と独立して動作するようになる。また、自動利得制御装置の出力信号には、チャネルフィルタ３１の帯域内信号が停止しているにもかかわらず、チャネルフィルタ３１の帯域外信号によるチャネルフィルタ３１でのリンギングが出力される。これは、チャネル帯域内の弱い信号を所定のレベルにするべく、ＡＧＣアンプａ３２の利得が非常に高速な応答により高い利得となり、チャネルフィルタ３１でのリンギングが観測可能な振幅レベルとなっているためである。
【０１４３】
［第３の実施の形態］
次に、本発明の第３の実施の形態における自動利得制御装置について説明する。
（全体構成）
図１２は、本実施の形態の自動利得制御装置を備えた無線機の構成を示すブロック図である。本実施の形態の自動利得制御装置が、第２の実施の形態の自動利得制御装置と異なる部分は、第２の実施の形態の自動利得制御装置が、目的の信号を抽出するチャネルフィルタの前段におけるＡＧＣアンプが、ミキサの後のＩＦ周波数帯域において利得制御を行っていたのに対し、本実施の形態の自動利得制御装置は、ミキサの前のＲＦ／ＩＦ周波数帯域において利得制御を行うことである。
【０１４４】
従って、ここでは第２の実施の形態の自動利得制御装置と、第３の実施の形態の自動利得制御装置との違いについてのみ説明する。また、図１２において、図９に示す第２の実施の形態の自動利得制御装置を構成する構成要素と同じ符号を付与した構成要素は、第２の実施の形態の自動利得制御装置を構成する構成要素と同じ動作をする構成要素であるので、ここでは説明を省略する。
【０１４５】
具体的には、図１２において、ＲＦ／ＩＦ端子から入力された信号は、ＤＡ変換器２８の出力信号により利得が制御されるＡＧＣアンプｃ３９へ入力される。ＡＧＣアンプｃ３９は、ミキサ１への入力信号レベルを一定範囲にするための可変利得増幅器であって、ＡＧＣアンプｃ３９により一定範囲のレベルの信号に変換された入力信号は、ミキサ１に入力され、ミキサ１において、局部発振器２が出力する第１の周波数のローカル信号を利用して、低い周波数の信号（後段のＡＤ変換器５の入力ＩＦ周波数）に変換され、更にバンドパスフィルタ３を用いて、ミキサ１が出力する信号から所定の周波数帯域の信号が抽出される。
【０１４６】
なお、ＡＧＣアンプｃ３９は、例えばピンダイオードに加える電圧を制御することにより、ピンダイオードの減衰量を変更することで実現することができる。
【０１４７】
一方、ＡＧＣアンプｃ３９により一定範囲のレベルの信号に変換された入力信号は、ＡＧＣ検波器ｃ４０へ入力される。ＡＧＣ検波器ｃ４０では、ＡＧＣアンプｃ３９の利得を制御する信号を生成するために、ＡＧＣアンプｃ３９の出力信号をダイオードで整流することにより、ＡＧＣアンプｃ３９の出力信号の変動を検出する。また、ＡＧＣアンプｃ３９の利得を制御する信号を生成するために、ＡＧＣ検波器ｃ４０の出力信号は、ＡＤ変換器４１において量子化されディジタル信号化されてから、減算器１９において、基準値レジスタ１８の出力する基準値「Ｒｅｆ３」が減算され、ＡＧＣ制御部ｃ２０の「Ｉｎ端子」へ入力される。なお、その他の接続は第２の実施の形態の自動利得制御装置と同一なので、説明は省略する。
【０１４８】
以上説明したように、第３の実施の形態の自動利得制御装置は、目的の信号を抽出するチャネルフィルタの前段における利得制御を、ＲＦ周波数帯域において行う構成とした。従って、第１の実施の形態の自動利得制御装置と同様に、目的の信号を抽出するチャネルフィルタの帯域外の信号の変動に対応した適切な自動利得制御を実行し、限られたダイナミックレンジを有効に利用することができ、チャネルフィルタより前段での信号の飽和を防止することができるという効果が得られると共に、特にＲＦ周波数での歪みの発生を抑制することができるという効果が得られる。また、ＩＦ周波数をＡＤ変換しない受信機においてもチャネルフィルタより前段における歪みを低減するのに有効である。
【０１４９】
［第４の実施の形態］
次に、本発明の第４の実施の形態における自動利得制御装置について説明する。
（全体構成）
図１３は、本実施の形態の自動利得制御装置を備えた無線機の構成を示すブロック図である。本実施の形態の自動利得制御装置が、第１の実施の形態の自動利得制御装置と異なる部分は、第１の実施の形態の自動利得制御装置が、Ｉ側チャネルフィルタ１０及びＱ側チャネルフィルタ１１より後段において、Ｉ側ＡＧＣアンプａ１２とＱ側ＡＧＣアンプａ１３、及びＡＧＣ検波器ａ１４、更にはＡＧＣ制御部ａ２３とから構成される高速な応答を行うＡＧＣループと、Ｉ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とから構成される低速な応答を行うと共に低歪みなＡＧＣループとを構成し、自動利得制御装置の出力信号は、高速なＡＧＣループより取り出しているのに対して、本実施の形態の自動利得制御装置は、Ｉ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とから構成されるＡＧＣループを省略したことである。
【０１５０】
具体的には、第１の実施の形態において図１を用いて説明した自動利得制御装置の構成から、Ｉ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とを削除すると共に、ＡＧＣ制御部ａ２３の出力信号を、ＡＧＣ応答制御部２６の「Ｖ１＿Ｉ端子」ではなく「Ｖ２＿Ｉ端子」へ入力する。更に、ＡＧＣ制御部ａ２３の応答特性の時定数は、第１の実施の形態における自動利得制御装置のＡＧＣ制御部ｂ２５の応答特性と同一とする。
【０１５１】
以上説明したように、第４の実施の形態の自動利得制御装置は、第１の実施の形態の自動利得制御装置から、Ｉ側ＡＧＣアンプｂ１５とＱ側ＡＧＣアンプｂ１６、及びＡＧＣ検波器ｂ１７、更にはＡＧＣ制御部ｂ２５とから構成されるＡＧＣループを省略する構成とした。従って、目的の信号を抽出するチャネルフィルタより後段における信号処理の処理量を必要最低限なものに抑えつつ、第１の実施の形態の自動利得制御装置と同様に、目的の信号を抽出するチャネルフィルタの帯域外の信号の変動に対応した適切な自動利得制御を実行し、限られたダイナミックレンジを有効に利用することができ、チャネルフィルタより前段での信号の飽和を防止することができるという効果が得られる。
【０１５２】
［第５の実施の形態］
次に、上述の第１から第４の実施の形態の自動利得制御装置におけるＡＧＣアンプの特性を、図１４及び図１５に示すような特性とした場合について説明する。図１４は、チャネルフィルタより後段に配置されるＡＧＣアンプの制御電圧対利得特性を示したグラフであって、ＡＧＣアンプの特性は、制御電圧０．０以下で利得は−２５［ｄＢ］一定とされ、また制御電圧０．５以上で利得は２５［ｄＢ］一定とされる。また制御電圧０．０以上０．５以下では、制御電圧が０．１増加すると利得が１０［ｄＢ］増加すると共に、制御電圧０．２５の時利得が０［ｄＢ］となる特性を持つ。
【０１５３】
一方、図１５は、チャネルフィルタより前段に配置されるＡＧＣアンプの制御電圧対利得特性を示したグラフであって、ＡＧＣアンプの特性は、制御電圧０．５以下で利得は−３５［ｄＢ］一定とされ、また制御電圧１．０以上で利得は１５［ｄＢ］一定とされる。また制御電圧０．５以上１．０以下では、制御電圧が０．１増加すると利得が１０［ｄＢ］増加すると共に、制御電圧０．８５の時利得が０［ｄＢ］となる特性を持つ。
【０１５４】
上述の第１から第４の実施の形態におけるＡＧＣアンプの特性を、図１４及び図１５に示すような特性とした場合、小入力時に、目的の信号を抽出するチャネルフィルタの前段側のＡＧＣアンプの利得を高く保つことで、ＮＦ（Ｎｏｉｓｅ  Ｆｉｇｕｒｅ：雑音指数）低下によるＳＮＲの悪化を防止することができる。しかし、目的の信号を抽出するチャネルフィルタの前段側のＡＧＣアンプの利得を高く保つと、チャネルフィルタの帯域外信号による信号飽和が生じやすいという欠点がある。
【０１５５】
従って、上述のような応答特性のＡＧＣアンプを上述の第１から第４の実施の形態の自動利得制御装置に用いた場合、小入力時においては、チャネルフィルタ前段のＡＧＣアンプにおいて飽和が生じないように、チャネルフィルタ前段のＡＧＣアンプの利得を調節するために、各ＡＧＣアンプに対するＡＧＣ制御部による制御電圧は０．５以上にする。
【０１５６】
また、大入力時には、チャネルフィルタ前段のＡＧＣアンプにおける利得は最小とし、チャネルフィルタ前段のＡＧＣアンプにより下げられた信号のレベルを上げるため、チャネルフィルタ後段のＡＧＣアンプによる利得制御を動作させるように、各ＡＧＣアンプに対するＡＧＣ制御部による制御電圧は０．５以下にする。
【０１５７】
第５の実施の形態の自動利得制御装置は、ＡＧＣ制御部による制御電圧に対する不感領域が、目的の信号を抽出するチャネルフィルタの前段側、あるいは後段側に発生するため、応答特性が第１から第４の実施の形態の自動利得制御装置に対して低下する場合があるが、高いＮＦを維持しつつ、チャネルフィルタの前段側における信号の飽和を防止することができる。
【０１５８】
［第６の実施の形態］
なお、上述の第１から第４の実施の形態における自動利得制御装置において、ＡＧＣ制御部ａ２３、及びＡＧＣ制御部ｂ２５で入力信号と乗算されるアタック係数及びリバース係数を、アタック係数＝リバース係数＝０とし、自動利得制御装置の後段に接続された信号復調部より、受信信号の品質情報を取得することができる場合、歪みの発生とＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ  ）の劣化による受信性能の劣化を最小にするべく、上述の減算器２２及び減算器２４において、ＡＧＣ検波器ａ１４あるいはＡＧＣ検波器ｂ１７の出力信号から減算される基準値レジスタ２１の出力する基準値「Ｒｅｆ１」を、取得された品質情報により更新し、各ＡＧＣアンプに対するレベル配分を制御するようにしても良い。
【０１５９】
第６の実施の形態の自動利得制御装置は、通信品質によってのみＡＧＣアンプの利得を制御するようなＡＧＣ装置において、目的の信号を抽出するチャネルフィルタの帯域外の信号による、チャネルフィルタ前段での信号の飽和を防止することができる。
【０１６０】
【発明の効果】
以上の如く、本発明の自動利得制御装置によれば、目的の信号を抽出するためのフィルタの前段に第１の可変利得増幅手段を設けると共に、フィルタの後段に第２、第３の可変利得増幅手段を設け、第１の可変利得増幅手段を制御するための制御信号を、第１の制御信号生成手段が生成する制御信号と、第２の制御信号生成手段が生成する制御信号のどちらにするか、制御信号選択手段により選択することで、フィルタの前段に配置された第１の可変利得増幅手段の制御を、フィルタへ入力信号の変化により制御するか、フィルタからの出力信号の変化により制御するかを選択し、フィルタの帯域外に存在する信号がフィルタの帯域内の信号の利得制御に与える影響を低減することができる。
【０１６１】
従って、目的の信号を抽出するためのフィルタの帯域外の信号の変動に対応した適切な自動利得制御を実行し、限られたダイナミックレンジを有効に利用することができ、フィルタより前段での信号の飽和を防止することができるという効果が得られる。
【０１６２】
また、フィルタの後段に第２及び第３の可変利得増幅手段を両方設け、第３の可変利得増幅手段の出力信号を自動利得制御装置の出力とすると共に、フィルタの前段に配置された第１の可変利得増幅手段の制御を、フィルタからの出力信号の変化により第２の制御信号生成手段を用いて制御する場合、第２の制御信号生成手段の制御情報を、第３の制御信号生成手段へ複写し、第３の可変利得増幅手段の利得制御も第２の制御信号生成手段の応答速度により制御を行うことで、必要のない時に、第３の制御信号生成手段の速すぎる応答速度により制御が行われて、装置の出力信号に歪みが発生することを防止できる。
【０１６３】
従って、チャネルフィルタより前段での信号の変動が少ない時は、チャネルフィルタより後段のＡＧＣアンプの応答速度を遅くすることで、速いＡＧＣ応答により目的の信号に歪みが発生することを抑制することができるという効果が得られる。
【０１６４】
また、自動利得制御装置の後段に接続された信号復調部より受信信号の品質情報を取得し、前記第１の制御信号生成手段において入力された信号のレベルに基づいた制御信号を生成する際に、該入力された信号のレベルと比較される基準値を、該品質情報の良否に応じて変更する基準値変更手段を備えることで、フィルタの帯域外に存在する信号がフィルタの帯域内の信号の利得制御に与える影響と、フィルタの帯域内の信号が自身の利得制御に与える影響との両方の均衡を保つ制御を行うことができる。
【０１６５】
同様に、フィルタの帯域内信号レベルと帯域外信号レベルとの比較に基づいて、フィルタより前段の回路とフィルタより後段の回路との利得配分を調整するための利得配分調整手段を備えることで、フィルタの帯域内信号レベルと帯域外信号レベルとの比較に基づいて、フィルタ前後の利得配分を適切に決定することができる。
【０１６６】
従って、限られたダイナミックレンジを更に有効に利用し、ＮＦ（Ｎｏｉｓｅ  Ｆｉｇｕｒｅ：雑音指数）低下による信号のＳＮＲの悪化と、フィルタより前段での信号の飽和との両方のバランスを保ちつつ、最適な状態の信号を自動利得制御装置から出力することができるという効果が得られる。
【０１６７】
また、各制御信号生成手段が生成する制御信号から、目的の信号のレベルを測定する信号強度算出手段を備えることで、各制御信号生成手段が生成する制御信号から、容易に目的の信号のレベルを測定することができる。
【０１６８】
従って、フィルタの帯域外、帯域内の信号の状態がどのような状態であっても、最適な状態の信号とそのレベルを自動利得制御装置から出力することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による自動利得制御装置を備えた無線機の構成を示すブロック図である。
【図２】同実施の形態による自動利得制御装置のＡＧＣ検波器（複素入力）の構成を示すブロック図である。
【図３】同実施の形態による自動利得制御装置のＡＧＣ制御部の構成を示すブロック図である。
【図４】同実施の形態による自動利得制御装置のＡＧＣ応答制御部の構成を示すブロック図である。
【図５】同実施の形態による自動利得制御装置のＡＧＣ応答制御部の構成を示すブロック図である。
【図６】同実施の形態による自動利得制御装置のチャネルフィルタより後段のＡＧＣアンプにおける制御電圧対利得特性例を示したグラフである。
【図７】同実施の形態による自動利得制御装置のチャネルフィルタより前段のＡＧＣアンプにおける制御電圧対利得特性例を示したグラフである。
【図８】同実施の形態による自動利得制御装置のファンクションブロックにおける関数ＦＮ（ｘ）の特性の一例を示すグラフである。
【図９】本発明の第２の実施の形態による自動利得制御装置を備えた無線機の構成を示すブロック図である。
【図１０】同実施の形態による自動利得制御装置のＡＧＣ検波器（実入力）の構成を示すブロック図である。
【図１１】同実施の形態による自動利得制御装置の各部の応答波形を示す図である。
【図１２】本発明の第３の実施の形態による自動利得制御装置を備えた無線機の構成を示すブロック図である。
【図１３】本発明の第４の実施の形態による自動利得制御装置を備えた無線機の構成を示すブロック図である。
【図１４】本発明の第５の実施の形態による自動利得制御装置のチャネルフィルタより後段のＡＧＣアンプにおける別の制御電圧対利得特性例を示したグラフである。
【図１５】本発明の第５の実施の形態による自動利得制御装置のチャネルフィルタより前段のＡＧＣアンプにおける別の制御電圧対利得特性例を示したグラフである。
【符号の説明】
１・・・ミキサ、２・・・局部発振器、３・・・バンドパスフィルタ、４・・・ＡＧＣアンプｃ、５・・・ＡＤ変換器、６・・・Ｉ側ミキサ、７・・・Ｑ側ミキサ、８・・・ディジタル局部発振器、９・・・ＡＧＣ検波器ｃ、１０・・・Ｉ側チャネルフィルタ、１１・・・Ｑ側チャネルフィルタ、１２・・・Ｉ側ＡＧＣアンプａ、１３・・・Ｑ側ＡＧＣアンプａ、１４・・・ＡＧＣ検波器ａ、１５・・・Ｉ側ＡＧＣアンプｂ、１６・・・Ｑ側ＡＧＣアンプｂ、１７・・・ＡＧＣ検波器ｂ、１８・・・基準値レジスタ、１９・・・減算器、２０・・・ＡＧＣ制御部ｃ、２１・・・基準値レジスタ、２２・・・減算器、２３・・・ＡＧＣ制御部ａ、２４・・・減算器、２５・・・ＡＧＣ制御部ｂ、２６・・・ＡＧＣ応答制御部、２７・・・ファンクションブロック、２８・・・ＤＡ変換器、３０・・・ＡＧＣ検波器ｃ、３１・・・チャネルフィルタ、３２・・・ＡＧＣアンプａ、３３・・・ＡＧＣ検波器ａ、３４・・・ＡＧＣアンプｂ、３５・・・ＡＧＣ検波器ｂ、３６・・・Ｉ側ミキサ、３７・・・Ｑ側ミキサ、３８・・・ディジタル局部発振器、３９・・・ＡＧＣアンプｃ、４０・・・ＡＧＣ検波器ｃ、４１・・・ＡＤ変換器、１０１・・・振幅算出器、１０２・・・比較器、１０３・・・積分器、１０３ａ・・・乗算器、１０３ｂ・・・加算器、１０３ｃ・・・遅延器、１０３ｄ・・・乗算器、１０３ｅ・・・係数計算器、１０４・・・スイッチ、１０５・・・アタック係数レジスタ、１０６・・・リリース係数レジスタ、２０１・・・スイッチ、２０２・・・アタック係数レジスタ、２０３・・・リリース係数レジスタ、２０４・・・乗算器、２０５・・・減算器、２０６・・・スイッチ、２０７・・・遅延器、３０１・・・比較器、３０２・・・スイッチ、３０３・・・遅延器、３０４・・・減算器、３０５・・・絶対値算出器、３０６・・・積分器、３０６ａ・・・乗算器、３０６ｂ・・・加算器、３０６ｃ・・・遅延器、３０６ｄ・・・乗算器、３０６ｅ・・・係数計算器、３０７・・・Ｖａ制御係数レジスタ、３０８・・・比較器、３０９・・・Ｖａ基準値レジスタ、３１０・・・ＯＲ回路、３１１・・・ＡＮＤ回路、３１２・・・減算器、３１３・・・絶対値算出器、３１４・・・比較器、３１５・・・Ｖ１Ｖ２差分値レジスタ、３１６・・・比較器、３１７・・・比較器、３１８・・・収束確認上限値レジスタ、３１９・・・収束確認下限値レジスタ、３２０・・・ＡＮＤ回路、３２１・・・比較器、３２２・・・零レジスタ、３２３・・・比較器、３２４・・・比較器、３２５・・・比較器、３２６・・・スイッチ、３２７・・・減算器、３２８・・・可変利得器、３２９・・・加算器、４０１・・・絶対値算出器、４０２・・・比較器、４０３・・・積分器、４０３ａ・・・乗算器、４０３ｂ・・・加算器、４０３ｃ・・・遅延器、４０３ｄ・・・乗算器、４０３ｅ・・・係数計算器、４０４・・・スイッチ、４０５・・・アタック係数レジスタ、４０６・・・リリース係数レジスタ
【図１】
2004274210.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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