(57)【要約】【課題】回路規模の増大を伴なうことなく、電源電圧の低下を抑制して、安定かつ高速で動作する半導体記憶装置を実現する。【解決手段】各メモリアレイブロックの周囲には、対応するメモリアレイブロックへアレイ電源電圧Ｖｄｄｓを供給するアレイ電源発生回路と、周辺回路に周辺電源電圧Ｖｄｄｐを供給する周辺電源発生回路とが配設される。各電源電圧は、同じ基準電圧レベルのもとで生成され、アレイ電源線ＡＰＬおよび周辺電源線ＣＰＬを伝達する。アレイ電源発生回路１ａ，２ａのアレイ電源線ＡＰＬと、周辺電源発生回路５ｂの周辺電源線ＣＰＬとの間には、ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６が接続される。ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６は、ゲートに昇圧回路８からの昇圧電圧Ｖｐｐを受けてオンされると、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとを電気的に結合する。【選択図】        図３
2004199778.tif 000002
【特許請求の範囲】
【請求項１】
各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックを含むメモリアレイを備え、
各前記メモリブロックに対応して設けられ、第１の基準電圧に基づいて、前記複数のメモリセルへ伝達されるアレイ電源電圧を生成するためのアレイ電源発生回路と、
前記アレイ電源電圧を前記メモリブロックに供給するためのアレイ電源線と、
各前記メモリブロックに対応して設けられ、前記第１の基準電圧と同電位の第２の基準電圧に基づいて、各前記メモリブロックに関連する周辺回路に対する電源電圧を生成するための周辺電源発生回路と、
前記周辺回路に対する電源電圧を前記周辺回路に供給するための周辺電源線と、
前記アレイ電源線を前記周辺電源線と電気的に結合するためのスイッチ回路とを含む、半導体記憶装置。
【請求項２】
前記アレイ電源発生回路は、対応する前記メモリブロックの第１の方向についての周辺領域内に配置され、前記アレイ電源線を前記メモリブロック上にわたって第１の方向と直交する第２の方向に延在して配設し、
前記周辺電源発生回路は、対応する前記メモリブロックの第２の方向についての周辺領域内に配置され、前記周辺電源線を前記メモリブロックの外部にわたって第１の方向に延在して配設し、
前記スイッチ回路は、隣接する前記メモリブロックの間であって、前記アレイ電源線と前記周辺電源線とが交差する領域に配置される、請求項１に記載の半導体記憶装置。
【請求項３】
前記スイッチ回路は、前記アレイ電源線と前記周辺電源線との間に電気的に結合されるＮチャネル電界効果型トランジスタを含み、
前記Ｎチャネル電界効果型トランジスタのゲートには、昇圧電圧が印加される、請求項１に記載の半導体記憶装置。
【請求項４】
前記スイッチ回路は、前記アレイ電源線と前記周辺電源線との間に電気的に結合されるＰチャネル電界効果型トランジスタを含み、
前記Ｐチャネル電界効果型トランジスタのゲートには、接地電圧が印加される、請求項１に記載の半導体記憶装置。
【請求項５】
テストモードにエントリするためのテスト信号を生成するためのテストモードエントリ回路をさらに備え、
前記スイッチ回路は、前記テスト信号の活性／非活性化に応答してスイッチング動作を行ない、選択的に前記アレイ電源線と前記周辺電源線との間を電気的に結合する、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、アレイ電源電圧および周辺電源電圧をメモリアレイおよび周辺回路にそれぞれ供給するための電源発生回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置においては、安定かつ高速動作を実現すべく、メモリアレイを複数のメモリブロックに分割し、メモリブロックの両側にセンスアンプ回路を配置することにより、各ビット線対の長さを短くしてその負荷を軽減し、高速で十分な電圧レベルのメモリセルデータをセンスアンプ回路へ伝達してセンス動作の高速化を図っている。
【０００３】
このような構成において、センスアンプ回路には、対応する列のメモリセルデータの検知および増幅を行なうために、電源電圧および接地電圧が供給される。長距離にわたって電源電圧および接地電圧を伝達する場合、電源電圧を供給する電源線の配線抵抗により、電源電圧および接地電圧のレベルが変動し、正確なセンス動作を行なうことができない。また、配線抵抗により、センスアンプ回路に電源電圧を高速で供給することができない。アレイ電源電圧の電圧レベルが低下した場合、センスアンプの電源ノードへ伝達される電圧レベルが低下し、センスアンプの動作速度が低下し、感度も悪くなる。感度の低下によってセンスマージンが低下すると、正確なメモリセルデータのセンス動作が妨げられるおそれがある。
【０００４】
したがって、このようなセンスマージンの低下を防止し、センスアンプ回路に安定にセンス電源電圧および接地電圧を供給するために、電源線および接地線がメッシュ状にメモリアレイ上に配設するメッシュ電源配置が利用される。
【０００５】
しかしながら、メッシュ電源配置においては、電源回路はメモリブロックの一方側に設けられており、電源回路からメモリブロック内の各メモリセルへの距離が異なる。このため、電源線の等価抵抗の値に差が生じることから、電源電圧の降下量が異なる。例えば、電源回路から最も遠い点に位置するメモリセルに対しては、電源線の配線抵抗が最も大きくなるため、所望の電源電圧を供給することができなくなる。したがって、この電源線の配線抵抗に起因する電圧降下によって、アレイ動作に対するマージンが小さくなり、安定な動作を保証することができなくなるという問題が生じる。
【０００６】
このような問題を解決する手段の１つとしては、電源線の配線幅を広げることによって低抵抗化を図ることが挙げられる。しかしながら、配線幅を拡張することによって、回路規模が増大してしまうこと、またはレイアウトの自由度が制約されてしまうといった不具合が発生する。
【０００７】
そこで、最近では、複数のセンスアンプ帯それぞれのセンス電源線の近傍に電源ドライバを配置し、対応するセンスアンプ帯のセンス電源線へ、対応のセンスアンプ帯の動作時に電源ノードから電流を供給する構成を備えた半導体記憶装置が提案されている（例えば、特許文献１参照）。これによって、高速にセンス電源線へ電流を供給することができ、センス電源電圧の低下を抑制することができる。
【０００８】
また、矩形状の半導体基板領域を複数行複数列の小領域に分割し、中央の領域には制御回路を配置し、該中央領域を取り囲む残りの領域にはメモリアレイブロックを配置するという構成を備えた半導体記憶装置も提案されている（例えば、特許文献２参照）。この配置構成において、中央領域には周辺電源回路が配置されており、各メモリアレイブロックに対して最小の配線長をもって電源電圧を供給することができ、電源線の配線抵抗による電圧降下の影響を抑制することができる。また、半導体基板領域の一方向の両側において、メモリアレイブロック領域周辺の比較的大きな領域にはセンスアンプ電源回路が延在して配置される。センスアンプ電源回路は、センスアンプ動作時に流れる大きな消費電流を補償し、急激なセンスアンプ電源電圧を抑制するために、大きな容量値を有するカップリング容量を備える。したがって、面積の大きい周辺領域にセンスアンプ電源回路を配設することにより、この大きな面積を必要とするデカップリング容量を十分余裕を持って形成することができ、安定的にセンスアンプ電源電圧を生成することができる。
【０００９】
【特許文献１】
特開２００１−２５６７８１号公報（第１０−１７頁、第１図）
【００１０】
【特許文献２】
特開平１１−２０３８６２号公報（第１７−１８頁、第８図）
【００１１】
【発明が解決しようとする課題】
しかしながら、これらの半導体記憶装置のうち、前者については、安定的にセンス電源電圧を供給するために、複数のセンスアンプ帯のそれぞれに対応して電源ドライバを配設する必要があることから、電源ドライバ配設に伴なう回路規模の増大を抑えることができない。
【００１２】
また、後者については、分割されたメモリブロック配置と同じ面積の領域を制御回路形成領域として確保し、さらに周辺には、大きな占有面積を備えるセンスアンプ電源回路を配置することから、安定かつ高速動作を実現する一方で、回路面積が増大するというデメリットが生じてしまう。
【００１３】
それゆえ、この発明の目的は、回路規模の増大を伴なうことなく、電源電圧の低下を抑制して、安定かつ高速なアレイ動作を実現する半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る半導体記憶装置においては、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックを含むメモリアレイを備え、複数のメモリブロックは行方向および列方向に整列して配置され、各メモリブロックに対応して設けられ、第１の基準電圧に基づいて、複数のメモリセルへ伝達されるアレイ電源電圧を生成するためのアレイ電源発生回路と、アレイ電源電圧を前記メモリブロックに供給するためのアレイ電源線と、各メモリブロックに対応して設けられ、第１の基準電圧と同電位の第２の基準電圧に基づいて、対応のメモリブロック各々に含まれるメモリセル選択のための動作を行なう周辺回路に対する電源電圧を生成する周辺電源発生回路と、周辺回路に対する電源電圧を前記周辺回路に供給するための周辺電源線と、アレイ電源線を前記周辺電源線と電気的に結合するための接続トランジスタとを含む。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置におけるメモリマットの構成を概略的に示す図である。
【００１７】
図１において、メモリマット１００は、それぞれが行列状に配列される複数のメモリセルを有する４つのメモリアレイブロックＭＢ＃１〜ＭＢ＃４に分割される。さらに、各メモリアレイブロックの周囲には、対応するメモリアレイブロックへ伝達されるアレイ電源電圧Ｖｄｄｓを生成するためのアレイ電源発生回路１ａ，１ｂ，１ｃ〜４ａ，４ｂ，４ｃと、図示しない周辺回路に供給する周辺電源電圧Ｖｄｄｐを発生するための周辺電源発生回路５ａ，５ｂ，５ｃと、外部電源回路６とが配設される。例えば、メモリアレイブロックＭＢ＃１は、その周囲にアレイ電源発生回路１ａ，１ｂ，１ｃと、周辺電源発生回路５ａ，５ｂとを備える。以下において、アレイ電源発生回路１ａ，１ｂ，１ｃ〜４ａ，４ｂ，４ｃおよび周辺電源発生回路５ａ，５ｂ，５ｃを総称して、それぞれアレイ電源発生回路および周辺電源発生回路とも称する。
【００１８】
同図において、これらの電源発生回路からメモリアレイブロックＭＢ＃１〜ＭＢ＃４および図示しない周辺回路への給電は、メモリマット１００上にメッシュ状に配設されたアレイ電源線ＡＰＬおよび周辺電源線ＣＰＬを介して行なわれる。例えば、メモリアレイブロックＭＢ＃１においては、アレイ電源発生回路１ａ，１ｂ，１ｃからそれぞれアレイ電源線ＡＰＬを介してアレイ電源電圧Ｖｄｄｓが供給される。また、周辺回路（図示せず）には、周辺電源発生回路５ａ，５ｂから周辺電源線ＣＰＬを介して周辺電源電圧Ｖｄｄｐが供給される。
【００１９】
外部電源回路６は、隣接するメモリアレイブロックの間に配置されており、メモリアレイブロックの周辺に延在して配設される外部電源線ＥＰＬを介して、外部電源電圧Ｅｘｖｄｄが対応するアレイ電源発生回路および周辺電源発生回路に伝達される。アレイ電源発生回路および周辺電源発生回路は、外部電源電圧Ｅｘｖｄｄを後述する内部の外部電源ノードに受けて、それぞれ所望の電源電圧を生成する。
【００２０】
図２は、図１に示すアレイ電源発生回路および周辺電源発生回路の構成の一例を示す図である。これらのアレイ電源発生回路と周辺電源発生回路とは、共通の構成を備えるため、以下においては、これらを総称して、電源発生回路とも称する。
【００２１】
図２を参照して、電源発生回路は、ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４で構成されるカレントミラー差動増幅器と、カレントミラー差動増幅器から出力される２つの電圧レベルを比較する比較器ＣＯＭと、アレイ（または周辺）電源ノード１２と外部電源ノード１１との間に接続され、比較器ＣＯＭの出力信号に従って、外部電源ノード１１からアレイ（または周辺）電源ノード１２に電流を供給するドライブトランジスタＤｒ１とを含む。
【００２２】
ＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２は、外部電源ノード１１とＮチャネルＭＯＳトランジスタＴｒ３，Ｔｒ４のドレインとの間にそれぞれ接続される。ＮチャネルＭＯＳトランジスタＴｒ１は、ゲートに基準電圧Ｖｒｅｆを受ける。ＮチャネルＭＯＳトランジスタＴｒ２は、ゲートに接続されるアレイ（または周辺）電源ノード１２からアレイ（または周辺）電源電圧Ｖｄｄｓ（またはＶｄｄｐ）を受ける。
【００２３】
ＮチャネルＭＯＳＴｒ３，Ｔｒ４は、それぞれＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２のソースと接地電位との間に接続される。また、ＮチャネルＭＯＳトランジスタＴｒ３のゲートがＮチャネルＭＯＳトランジスタＴｒ４のゲートおよびドレインに接続され、カレントミラー回路を構成する。なお、ＮチャネルＭＯＳトランジスタＴｒ３，Ｔｒ４のドレインは、それぞれ、比較器ＣＯＭの第１および第２の入力端子に接続される。
【００２４】
この図２に示す電源発生回路は、基準電圧Ｖｒｅｆとアレイ（または周辺）電源電圧とをカレントミラー差動増幅器で比較し、その比較結果をさらに比較器ＣＯＭで差動増幅する。差動増幅された比較結果信号がドライブトランジスタＤｒ１に入力されると、ドライブトランジスタＤｒ１は、比較結果信号に応答してオン／オフ状態となり、外部電源ノード１１とアレイ（または周辺）電源ノード１２とを電気的に結合／分離する。このようにして、アレイ（または周辺）電源ノード１２には外部電源ノード１１から電流が供給されることから、アレイ（または周辺）電源電圧は、基準電圧Ｖｒｅｆの電圧レベルに保持される。この基準電圧Ｖｒｅｆの電圧レベルを適当な値に設定することにより、所望の電圧レベルのアレイ（または周辺）電源電圧が生成される。
【００２５】
ここで、アレイ（または周辺）電源電圧の電圧レベルが、基準電圧Ｖｒｅｆよりも低い場合には、比較器ＣＯＭの出力信号はＬ（論理ロー）レベルとなり、ドライブトランジスタＤｒ１をオンして、外部電源ノード１１からアレイ（または周辺）電源ノード１２に電流を供給し、アレイ（または周辺）電源電圧の電圧レベルを上昇させる。
【００２６】
このとき、外部電源ノード１１に供給される外部電源電圧Ｅｘｖｄｄは、図１に示すように、外部電源回路６から外部電源線ＥＰＬを介して伝達される。したがって、長距離にわたって外部電源電圧Ｅｘｖｄｄを伝達する場合には、外部電源線ＥＰＬの配線抵抗によって、外部電源ノード１１の電位レベルが外部電源電圧Ｅｘｖｄｄよりも降下してしまう。外部電源ノード１１の電位が降下すると、ドライブトランジスタＤｒ１のゲート−ソース間電位Ｖｇｓが低下するため、ドライブトランジスタＤｒ１の電流駆動能力が低下することとなる。したがって、所望の電圧レベルのアレイ（または周辺）電源電圧を発生させることができないことから、メモリアレイブロック（または周辺回路）に対する給電能力が損なわれるという問題が生じる。
【００２７】
さらに、再び図１を参照して、図２のアレイ電源発生回路で発生したアレイ電源電圧Ｖｄｄｓは、対応するメモリアレイブロックＭＢ＃ｎ（ＭＢ＃１〜ＭＢ＃４）に供給される。このときアレイ電源線ＡＰＬも配線抵抗を有することから、１つのメモリアレイブロック内において、アレイ電源発生回路からの距離に比例して、アレイ電源電圧Ｖｄｄｓの電圧降下が生じる。このため、アレイ電源発生回路から最遠点に位置するメモリセルにおいては、アレイ電源電圧Ｖｄｄｓの電圧レベルの低下によって十分なアレイ動作マージンを確保することができず、正確なアレイ動作ができなくなるおそれがある。
【００２８】
そこで、本実施の形態では、図１の点線で囲まれた周辺電源線ＣＰＬとアレイ電源線ＡＰＬとが配設される領域７ａ，７ｂにおいて、以下に示す電源線の配線構造を採用し、アレイ電源電圧の電圧レベル降下の緩和を図ることとする。
【００２９】
図３は、図１の半導体記憶装置のメモリマット１００内の領域７ａにおける電源線の配線構造を模式的に示す図である。領域７ａ，７ｂにおける配線構造は、共通することから、領域７ａにおける配線構造を代表的に示す。なお、図３（ｂ）は、図３（ａ）の配線構造の変更例を示したものである。
【００３０】
最初に、図３（ａ）を参照して、アレイ電源発生回路１ａのアレイ電源線ＡＰＬと、周辺電源発生回路５ｂの周辺電源線ＣＰＬとの間には、ＮチャネルＭＯＳトランジスタＴｒ５が配設される。同様に、アレイ電源発生回路２ａのアレイ電源線ＡＰＬと周辺電源発生回路５ｂの周辺電源線ＣＰＬとの間には、ＮチャネルＭＯＳトランジスタＴｒ６が配設される。なお、本実施の形態においては、ＭＯＳトランジスタは、スイッチ回路として用いられる接続トランジスタの代表例として適用される。
【００３１】
ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６は、ゲートがワード線駆動電位等で用いられる昇圧電圧Ｖｐｐを発生するための昇圧回路８に接続されており、昇圧電圧Ｖｐｐを受けて常にオン状態に駆動される。ここで、ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６を昇圧電圧Ｖｐｐによって駆動することとしたのは、トランジスタを十分にオンさせることができる電位を選択することによって、電流駆動能力を高めてトランジスタ自体のサイズを小型し、接続トランジスタの配設による回路規模の増大を抑えたことによる。
【００３２】
したがって、オン状態に駆動されたＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６によって、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは常に電気的に結合された状態となる。これによって、アレイ電源電圧Ｖｄｄｓは、周辺電源電圧Ｖｄｄｐと同電位となることから、アレイ電源電圧Ｖｄｄｓの電圧降下は、周辺電源線ＣＰＬからの給電によって緩和されることとなる。
【００３３】
なお、図３に示す電源線の配線構造は、図２の電源発生回路において、アレイ電源電圧Ｖｄｄｓの基準電圧Ｖｒｅｆと周辺電源電圧Ｖｄｄｐの基準電圧Ｖｒｅｆとが等しいことを前提として成立する。また、接続トランジスタは、複数のアレイ電源線ＡＰＬおよび周辺電源線に対して単数設ける構成でもよいが、電源線ごとに複数設ける構成とすることで、チップレイアウト時の効率およびレイアウトの自由度を高めることができる。
【００３４】
また、図３（ａ）においては、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとをＮチャネルＭＯＳトランジスタによって結合する構成としたが、図３（ｂ）に示すように、ＰチャネルＭＯＳトランジスタによって結合する構成としても同様の効果を得ることができる。
【００３５】
図３（ｂ）は、領域７ａにおける電源線の配線構造の変更例を模式的に示す図である。
【００３６】
図３（ｂ）に示すように、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとの間には、ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８が配設される。ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８のゲートには、各トランジスタが十分にオンできる電位である接地電位ＧＮＤが印加されることとなる。したがって、図３（ａ）と同様に、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは常に結合された状態となり、アレイ電源電圧Ｖｄｄｓの電圧降下が緩和される。
【００３７】
図４は、この発明の実施の形態１に従う半導体記憶装置におけるアレイ電源電圧Ｖｄｄｓの供給方法（図４（ａ））を、従来の半導体記憶装置における供給方法（図４（ｂ））と比較して模式的に示す図である。各メモリアレイブロックへの供給方法は共通することから、図１のメモリアレイブロックＭＢ＃２にアレイ電源電圧Ｖｄｄｓを供給する場合を例として説明する。
【００３８】
また、図５は、図４（ａ），（ｂ）に示す２つの供給方法のもとで、アレイ電源発生回路からの最遠点において観測されるアレイ電源線ＡＰＬの電位波形を概略的に示す図である。
【００３９】
まず、図４（ａ）を参照して、アレイ電源発生回路２ａには、外部電源回路６より外部電源線ＥＰＬを介して外部電源電圧Ｅｘｖｄｄが供給される。このとき、外部電源回路６からの最遠点Ｙに位置するアレイ電源発生回路２ａに供給される外部電源電圧Ｅｘｖｄｄは、外部電源線ＥＰＬの配線抵抗によって電圧降下が生じる。続いて、アレイ電源発生回路２ａは、供給された外部電源電圧Ｅｘｖｄｄをもとに、基準電圧Ｖｒｅｆの電圧レベルのアレイ電源電圧Ｖｄｄｓを発生し、メモリアレイブロックＭＢ＃２に供給する。
【００４０】
このとき、メモリアレイブロックＭＢ＃２内部では、アレイ電源発生回路２ａからの距離に比例して、アレイ電源線ＡＰＬの配線抵抗による電圧降下が生じる。特に、アレイ電源発生回路２ａからの最も遠い点（以下、アレイ電源最遠点と称す。）Ｘの電圧レベルにおいては、その降下量は最大となる。
【００４１】
ここまでの給電方法は、図４（ｂ）に示す従来の半導体記憶装置における給電方法と同様である。従来の給電方法におけるアレイ電源最遠点Ｘの電位は、図５に示すように、アレイ動作開始時（時刻ｔ＝ｔ１）以降において、アレイ電源電圧Ｖｄｄｓの理想値（基準電圧Ｖｒｅｆと等価）から低下した波形となる。さらに、図２のアレイ電源発生回路において、アレイ電源ノード１２への電流供給を活性化させることによって、アレイ電源最遠点Ｘの電位は徐々に回復する。このように、従来の給電方法では、アレイ電源電圧の低下によってアレイ動作時において十分なアレイ動作マージンを得ることができないことから、安定した動作を保証することができない。
【００４２】
そこで、本実施の形態では、図４（ａ）に示すように、ＭＯＳトランジスタによってアレイ電源線ＡＰＬと周辺電源線ＣＰＬとを電気的に結合する構成とすることで、アレイ電源最遠点Ｘには、アレイ電源発生回路２ａからの給電パスに加えて、周辺電源発生回路５ｂからの給電パスが形成される。これによって、アレイ電源最遠点Ｘでの電圧レベルは、アレイ電源線ＡＰＬの配線抵抗による低下量が抑えられ、図５に示す電位波形となる。本実施の形態によれば、アレイ電源最遠点Ｘにおいても配線抵抗の影響を抑えることができることから、安定動作を実現することができる。
【００４３】
図６は、この発明の実施の形態１に従う半導体記憶装置のセンスアンプおよびその周辺部の構成を示す図である。
【００４４】
図６において、図示しないワード線が選択状態へ駆動されると、メモリセルＭＣに含まれるアクセストランジスタ（図示せず）が導通し、メモリセルＭＣに格納されるデータに応じた電位変化がビット線ＢＬに生じる。一方、相補のビット線ＺＢＬは、プリチャージ状態の電圧レベルを維持する。さらに、ビット線対ＢＬ，ＺＢＬ間に現われた電位差が十分拡大されると、センス活性化信号が活性化する。センスアンプＳＡに接地電位およびセンス電源電圧が供給され、センスアンプＳＡは、センス動作を開始する。ビット線対ＢＬ，ＺＢＬは、このセンス動作によって、それぞれ接地電圧およびセンス電源電圧レベルにまで記憶データに応じて駆動される。
【００４５】
さらに、センスアンプＳＡと、グローバル入出力線ＧＩＯ，／ＧＩＯとの間にそれぞれ図示しないゲート回路が設けられる。図示しないゲート回路は、それぞれ列選択線（図示せず）のそれぞれの対応する列選択信号の活性化に応答して、センスアンプＳＡとグローバル入出力線ＧＩＯ，／ＧＩＯとを電気的に結合させる。センスアンプＳＡは、それぞれの列選択信号に応答して活性化されると、グローバル入出力線ＧＩＯ，／ＧＩＯにデータを出力する。
【００４６】
図６の構成において、グローバル入出力線ＧＩＯ，／ＧＩＯの間には、ＰチャネルＭＯＳトランジスタＴｒ９が接続される。さらに、グローバル入出力線ＧＩＯ，／ＧＩＯと周辺電源ノードＶｄｄｐとの間には、それぞれプリチャージトランジスタとしてのＰチャネルＭＯＳトランジスタＴｒ１０，Ｔｒ１１が接続される。ＰチャネルＭＯＳトランジスタＴｒ１０，Ｔｒ１１のゲートは、ともにＧＩＯ線イコライズ線／ＧＩＯＥＱに接続されており、その電位レベルに応じて周辺電源ノードＶｄｄｐとグローバル入出力線ＧＩＯ，／ＧＩＯとをそれぞれ電気的に結合する。さらに、ＰチャネルＭＯＳトランジスタＴｒ１０，Ｔｒ１１のゲートは、ＰチャネルＭＯＳトランジスタＴｒ９のゲートに接続される。したがって、ＧＩＯ線イコライズ線／ＧＩＯＥＱがＬレベルに活性化されたことに応答して、ＰチャネルＭＯＳトランジスタＴｒ９，Ｔｒ１０，Ｔｒ１１がオンされると、グローバル入出力線ＧＩＯ，／ＧＩＯは、等しく周辺電源電圧Ｖｄｄｐレベルにプリチャージされる。
【００４７】
図６に示すように、センスアンプＳＡおよびＰチャネルＭＯＳトランジスタＴｒ９は、メモリアレイブロックＭＢ＃ｎ内に配置されており、メモリアレイブロックＭＢ＃ｎに供給されるアレイ電源電圧Ｖｄｄｓによって駆動する。これは、センスアンプＳＡを周辺電源電圧Ｖｄｄｐによって駆動する構成とすると、メモリアレイブロックＭＢ＃ｎ内に周辺電源線ＣＰＬをあらたに配設することが必要となり、配線面積効率が劣ってしまうことによる。
【００４８】
一方、ＰチャネルＭＯＳトランジスタＴｒ１０，Ｔｒ１１は、周辺回路帯に収納されるプリアンプＰＡ内に配置される。図６に示すように、プリアンプＰＡにおいて、ＰチャネルＭＯＳトランジスタＴｒ１０，Ｔｒ１１を駆動してグローバル入出力線ＧＩＯ，／ＧＩＯを周辺電源電圧Ｖｄｄｐの電圧レベルにプリチャージし、さらに、メモリアレイブロックＭＢ＃ｎ内のＰチャネルＭＯＳトランジスタＴｒ９で両線をシャントする構成としたことによって、グローバル入出力線対の充電効率を高めることできる。
【００４９】
図７は、図６に示すＰチャネルＭＯＳトランジスタＴｒ９の断面構造を示す図である。
【００５０】
図７を参照して、ＰチャネルＭＯＳトランジスタＴｒ９は、Ｎ型ウェル２６内に設けられたＰ+拡散領域２０，２１と、Ｐ+拡散領域２０，２１の間に配置されたチャネル形成領域２２とを含む。
【００５１】
Ｐ+拡散領域２０，２１は、図示しないコンタクトを介して、それぞれグローバル入出力線ＧＩＯ，／ＧＩＯに接続される。Ｐ+拡散領域２０，２１の間のチャネル形成領域２２の上部には、絶縁膜２３を介してゲート電極２４が形成される。ゲート電極２４は、さらに、図示しないコンタクトを介して、ＧＩＯ線イコライズ線／ＧＩＯＥＱに接続される。Ｎ型ウェル２６は、配線効率の点からアレイ電源線ＡＰＬに接続されており、その電位はアレイ電源電圧Ｖｄｄｓに固定される。
【００５２】
この構成からなるＰチャネルＭＯＳトランジスタＴｒ９において、先に述べたようなアレイ電源線ＡＰＬの配線抵抗による電位降下が生じると、以下に示す不具合が発生する。
【００５３】
図８は、グローバル入出力線ＧＩＯ，／ＧＩＯのプリチャージ時にＰチャネルＭＯＳトランジスタＴｒ９で生じる不具合を説明するための模式図（図８（ａ））と、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧波形図（図８（ｂ））とである。
【００５４】
図８（ａ）を参照して、ＰチャネルＭＯＳトランジスタＴｒ９のゲートに接続されるＧＩＯ線イコライズ線／ＧＩＯＥＱがＬレベルに活性化されると、グローバル入出力線ＧＩＯ，／ＧＩＯは電気的に結合されて、等しく周辺電源電圧Ｖｄｄｐレベルにプリチャージされる。ここで、Ｎ型ウェル２６の電位であるアレイ電源電圧Ｖｄｄｓに電圧降下が生じた場合には、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとが電気的に分離している従来の半導体記憶装置においては、周辺電源電圧Ｖｄｄｐがアレイ電源電圧Ｖｄｄｓよりも高電位となる関係が生じ、Ｐ+拡散領域２０，２１とＮ+拡散領域２５との間には、図８（ａ）中に矢印で示す順方向のＰＮ接合が形成されることとなる。かかるＰＮ接合が形成されると、Ｎ型ウェル２６内には矢印の方向に順方向電流が流れる。したがって、グローバル入出力線ＧＩＯ，／ＧＩＯは、いずれもフローティングノードであるため、電圧レベルが低下してしまう。
【００５５】
ここで、Ｎ型ウェル２６の電位を固定するＮ+拡散領域２５とＰ+拡散領域２０，２１との配置が図８（ａ）に示す構成であるときには、順方向電流パスの抵抗値が互いに異なるため、グローバル入出力線対ＧＩＯ，／ＧＩＯ間で電位レベルに不平衡が生じることとなる。このグローバル入出力線ＧＩＯ，／ＧＩＯ間の電位差は、図８（ｂ）に示すように、グローバル入出力線／ＧＩＯの電位がグローバル入出力線ＧＩＯの電位よりもΔＶだけ低下した状態で現われる。この電位差ΔＶは、センスアンプＳＡがセンス動作を開始するとＧＩＯ線イコライズ線／ＧＩＯＥＱが非活性状態に駆動されることから、周辺電源電圧Ｖｄｄｐからグローバル入出力線ＧＩＯ，／ＧＩＯへの充電は行なわれず、一定に保たれたままである。したがって、この電位差ΔＶによってグローバル入出力線ＧＩＯ，／ＧＩＯのセンス感度が悪化し、十分なデータの読出しマージンが確保されないという問題が起こりうる。
【００５６】
また、アレイ動作時において、センスアンプＳＡがセンス動作を開始すると、多数のビット線の充放電電流が生じ、この充放電電流によってアレイ電源電圧Ｖｄｄｓに電圧降下が起こる。一方で、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルは、周辺回路で生じる微小な充放電電流によってわずかに降下するのみである。したがって、従来の半導体記憶装置に見られるように、アレイ電源電圧Ｖｄｄｓとグローバル入出力線ＧＩＯ，／ＧＩＯの電位とが別電源で駆動される場合には、グローバル入出力線ＧＩＯ，／ＧＩＯの電位よりもアレイ電源電圧Ｖｄｄｓが低電位となってしまい、図８（ａ）に示すＰＮ順方向電流が発生することとなる。
【００５７】
これに対して、本実施の形態の半導体記憶装置は、図３に示すように、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとをＭＯＳトランジスタによって結合する配線構成を採用することから、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは常に同電位となり、図８（ａ）に示すＰＮ順方向電流の発生は起こり得ない。したがって、グローバル入出力線ＧＩＯ，／ＧＩＯ間の電位の不平衡を解消し、十分な読出しマージンを確保することができる。
【００５８】
以上のように、この発明の実施の形態１に従えば、アレイ電源電圧と周辺電源電圧との基準電圧が同電位である半導体記憶装置において、それぞれの電源電圧を伝達する電源線を電気的に結合することにより、配線抵抗によるアレイ電源電圧の降下を緩和して、十分なアレイ動作マージンを確保することが可能となる。
【００５９】
また、アレイ電源線と周辺電源線とを接続トランジスタによって結合する構成とすることから、回路規模の増大を伴なうことなく、安定かつ高速なアレイ動作を実現することができる。
【００６０】
［実施の形態２］
一般に初期故障を予め除去するためにデバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。現在このスクリーニングを行なう手法の１つとして、一般にバーンイン試験が採用されている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションをはじめとする種々の不良要因を、高温かつ高電界のストレスを印加することによって顕在化させる試験である。
【００６１】
一般的に、バーンイン試験においては、制御回路を構成するトランジスタに対して通常動作時よりも高い電源電圧が供給され高電界ストレスが掛けられる。このとき、ゲート酸化膜へのストレス印加においては、周辺回路を構成するトランジスタのゲートに高電圧を印加し、メモリセルを構成するトランジスタにさらに高い電圧を印加する場合がある。また、その逆として、メモリセルのトランジスタよりも周辺回路のトランジスタにより高い電圧を印加する場合もある。これは、周辺回路を構成するトランジスタとメモリセルを構成するトランジスタとでは、ゲート酸化膜厚等の違いからゲート酸化膜耐圧が異なることによる。
【００６２】
したがって、バーンイン試験においては、アレイ電源発生回路と周辺電源発生回路とでは、それぞれメモリセルおよび周辺回路に対して異なる電源電圧を供給できることが必要とされる。そこで、本実施の形態では、図１に示す実施の形態１の半導体記憶装置において、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとが常時接続されていた構成を、バーンイン試験等のテストモードにエントリするときには両電源線が電気的に分離される構成へと展開させた半導体記憶装置を提案する。以下に、本実施の形態の半導体記憶装置の構成について詳細に説明する。
【００６３】
図９は、この発明の実施の形態２に従う半導体記憶装置における１つのメモリアレイブロックＭＢ＃ｎおよび周辺回路の構成を概略的に示す図である。
【００６４】
図９を参照して、半導体記憶装置は、行列上に配列される複数のメモリセルを有するメモリアレイブロックＭＢ＃ｎ（ＭＢ＃１〜ＭＢ＃４）３０と、与えられたロウアドレス信号をデコードし、このメモリアレイブロックＭＢ＃ｎのアドレス指定された行を選択状態へ駆動するためのロウデコーダ＆ワードドライバ３３と、与えられたコラムアドレス信号をデコードし、メモリアレイブロックＭＢ＃ｎ３０のアドレス指定された列を選択するためのコラムデコーダ２９と、メモリアレイブロックＭＢ＃ｎ３０の各列に対応して配置され、対応の列上のメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ３１と、センスアンプで検知された選択メモリセルの記憶データをさらに増幅するプリアンプおよび選択メモリセルへのデータを書込むためのドライブ回路からなるプリアンプ＆ライトドライバ３２とを含む。
【００６５】
さらに、半導体記憶装置は、このメモリアレイブロックＭＢ＃ｎ３０へのアクセスを制御するために、外部から与えられるアドレス信号Ａ０−１２，ＢＡ０−１から内部アドレス信号を生成するアドレスバッファ回路３４と、クロックイネーブル信号ＣＫＥおよび外部クロック信号ＣＬＫから内部クロック信号を生成するクロックバッファ回路３６と、半導体記憶装置全体を制御するための制御信号およびモード指定信号を生成する制御回路＆モードレジスタ３５と、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書込み制御信号／ＷＥ、チップセレクト信号／ＣＳおよび内部クロック信号を受け、制御信号を生成する制御信号バッファ回路３７と、図示しないグローバル入出力線対ＧＩＯ，／ＧＩＯ間の電圧に応じた論理レベルの信号を読出データとして外部に入出力する入力バッファ回路３８および出力バッファ回路３９とを含む。
【００６６】
本実施の形態の半導体記憶装置は、さらに、バーンイン試験等を行なう際にテストモードへのエントリを制御するためのテスト信号ＴＳＩＧを生成するテストモードエントリ回路４０を含む。
【００６７】
テストモードエントリ回路４０は、メモリアレイマット内に配設されており、外部からのアドレス信号および制御信号に基づいて、テスト信号ＴＳＩＧを発生する。ここで、制御信号とは、ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，書込み制御信号／ＷＥ，チップセレクト信号／ＣＳを含む。テストモードエントリ回路は、これらの信号の論理状態の組合せを判定し、その判定結果に基づいてテスト信号ＴＳＩＧを生成する。なお、生成されたテスト信号ＴＳＩＧは、制御回路＆モードレジスタ３５に入力されると、後述するように、メモリアレイブロックＭＢ＃ｎ内に配置される接続トランジスタへと伝達される。
【００６８】
図１０は、この発明の実施の形態２に従うメモリマットの構成を概略的に示す図である。
【００６９】
図１０を参照して、本実施の形態の半導体記憶装置は、図１の実施の形態１の半導体記憶装置に対して、メモリマット１００内にテストモードエントリ回路４０が配設された構成であり、共通する部分についての説明は省略する。
【００７０】
テストモードエントリ回路４０は、外部からのアドレス信号Ａ＜０：５＞および制御信号が入力されると、これらの信号の組合せによりテスト信号ＴＳＩＧを生成する。テスト信号ＴＳＩＧは、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとが交差する領域７ａ，７ｂへと伝達される。
【００７１】
図１１は、図１０に示す領域７ａにおける電源線の配線構造を概略的に示す図である。なお、図１０の領域７ａ，７ｂにおいては、配線構造が共通することから、領域７ａの配線構造について代表的に示す。
【００７２】
図１１（ａ）を参照して、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとの間には、接続トランジスタとして、ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６が配置される。ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートは、スイッチＳＷ１に接続される。スイッチＳＷ１は、テスト信号ＴＳＩＧを制御信号として、その電位レベルに応じてＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートに選択的に昇圧電圧Ｖｐｐまたは接地電位ＧＮＤを印加する。
【００７３】
テスト信号ＴＳＩＧは、後述するように、ＨレベルとＬレベルの２つの電位レベルの間を遷移する信号である。テスト信号ＴＳＩＧがＨレベルのときには、半導体記憶装置はテストモードにエントリし、Ｌレベルのときには、通常動作に移行する。
【００７４】
スイッチＳＷ１は、テスト信号ＴＳＩＧがＨレベルのとき、すなわち、テストモードエントリ時には、接地電位ＧＮＤをＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートに印加する。これによって、ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６はいずれもオフ状態となり、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは電気的に分離される。したがって、周辺電源発生回路５ｂとアレイ電源発生回路１ａ，２ａとは、それぞれ独立した電源電圧を供給することが可能となる。
【００７５】
一方、テスト信号ＴＳＩＧがＬレベルのとき、すなわち、通常動作時には、スイッチＳＷ１は、昇圧電圧ＶｐｐをＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートに印加する。これによって、ＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６はいずれもオン状態となり、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは電気的に結合される。したがって、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは、同電位に保たれることから、配線抵抗によるアレイ電源電圧Ｖｄｄｓの電圧降下を周辺電源線ＣＰＬからの給電によって緩和することができる。
【００７６】
なお、図１１（ｂ）は、図１１（ａ）に示す電源線の配線構成の変更例である。本構成において、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとの間には、ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８が配設される。ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８のゲートは、スイッチＳＷ２に接続される。スイッチＳＷ２は、テスト信号ＴＳＩＧを制御信号として、その電位レベルに応じてＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８のゲートに、ＰチャネルＭＯＳトランジスタを十分にオフさせることが可能な電位（以下、ＰＭＯＳオフ電位と称する。）または接地電位ＧＮＤを選択的に印加する。
【００７７】
以上の構成において、テスト信号ＴＳＩＧがＨレベルのとき（テストモードエントリ時）には、スイッチＳＷ２は、ＰＭＯＳオフ電位をＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８のゲートに印加する。これによって、ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８はオフ状態となり、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは電気的に分離され、各電源発生回路は、独立した電源電圧を供給することが可能となる。
【００７８】
一方、テスト信号ＴＳＩＧがＬレベルのとき（通常動作時）には、スイッチＳＷ２は、接地電位ＧＮＤをＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８のゲートに印加する。これによって、ＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８はいずれもオン状態となり、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは電気的に結合される。これによって、配線抵抗によるアレイ電源電圧Ｖｄｄｓの電圧降下が緩和される。
【００７９】
図１２は、テストモードエントリ回路４０の一例の構成を示す図である。
図１２を参照して、テストモードエントリ回路４０は、テストモードエントリ信号生成部（図１２（ａ））と、テストモードアドレス生成部（図１２（ｂ））と、テスト信号生成部（図１２（ｃ））とから構成される。
【００８０】
図１２（ａ）は、テストモードエントリ信号生成部の一例の構成を示す図である。
【００８１】
図１２（ａ）を参照して、テストモードエントリ信号生成部は、リセット信号ＲＥＳＥＴが入力される２入力ＡＮＤ回路４１と、セット信号ＳＥＴが入力される３入力ＡＮＤ回路４２と、２入力ＮＡＮＤ回路４３，４４と、２入力ＯＲ回路４５と、奇数段のインバータで構成された遅延段４７と、インバータ４６と、２入力ＡＮＤ回路４８とを含む。
【００８２】
ここで、セット信号ＳＥＴ＜０：２＞（＝ＳＥＴ（０）〜ＳＥＴ（２））とリセット信号ＲＥＳＥＴ＜０：１＞（＝ＲＥＳＥＴ（０），ＲＥＳＥＴ（１））とは、テストモードエントリ回路４０に入力される制御信号の組合せによって生成された信号である。後述するように、セット信号ＳＥＴ＜０：２＞の論理レベルがすべてＨレベルであり、かつリセット信号ＲＥＳＥＴ＜０：１＞の論理レベルがすべてＬレベルとなったときにのみ、半導体記憶装置はテストモードにエントリすることとなる。
【００８３】
２入力ＡＮＤ回路４１は、リセット信号ＲＥＳＥＴ＜０：１＞をそれぞれ第１および第２の入力端子に論理レベルが反転されて入力されると、２信号の論理積の演算結果を出力する。３入力ＡＮＤ回路４２は、セット信号ＳＥＴ＜２：０＞をそれぞれ第１〜第３の入力端子に受けると、３信号の論理積の演算結果を出力する。２入力ＡＮＤ回路４１および３入力ＡＮＤ回路４２の出力信号は、２入力ＮＡＮＤ回路４３の第１および第２の入力端子にそれぞれ入力されると、これらの２信号の論理積の結果が反転されて出力される。
【００８４】
２入力ＡＮＤ回路４１および２入力ＮＡＮＤ回路４３の出力信号は、続いて、後段の２入力ＮＡＮＤ回路４４および２入力ＯＲ回路４５で構成されるフリップフロップ回路に入力される。
【００８５】
最後に、２入力ＮＡＮＤ回路４４の出力信号は、インバータ４６によって論理が反転され、テストモードエントリ信号ＴＭＥとして出力される。テストモードエントリ信号ＴＭＥは、セット信号ＳＥＴ＜０：１＞のすべてがＨレベルとなり、かつリセット信号ＲＥＳＥＴ＜０：２＞のすべてがＬレベルとなったときには、その論理レベルがＨレベルに駆動される。
【００８６】
さらに、２入力ＮＡＮＤ回路４４の出力信号は、２入力ＡＮＤ回路４８の第１の入力端子に論理が反転されて入力されるとともに、奇数段のインバータで構成される遅延段４７を介して、２入力ＡＮＤ回路４８の第２の入力端子に論理が反転されて入力される。２入力ＡＮＤ回路４８の出力端子からは、これらの２入力信号の論理積の演算結果として、ストローブ信号ＳＴＲＯＢが出力される。生成されたストローブ信号ＳＴＲＯＢは、テストモードエントリ信号ＴＭＥがＨレベルであるときにおいて、遅延段４７の段数によって決まる所定の期間Ｈレベルを示す信号である。
【００８７】
図１２（ｂ）は、テストモードアドレス信号生成部の一例の構成を示す図である。
【００８８】
図１２（ｂ）を参照して、テストモードアドレス信号生成部は、図１２（ａ）のテストモードエントリ信号生成部で生成されたテストモードエントリ信号ＴＭＥと外部からのアドレス信号Ａ＜０：５＞（＝Ａ（０）〜Ａ（５））を受ける２入力ＮＡＮＤ回路４９と、ラッチ回路５２と、インバータ５３〜５５とを含む。
【００８９】
２入力ＮＡＮＤ回路４９の出力端子とラッチ回路５２との間には、トランスファゲート５０が接続されており、ゲートにストローブ信号ＳＴＲＯＢおよびストローブ信号ＳＴＲＯＢの反転信号を受ける。トランスファゲート５０は、ストローブ信号ＳＴＲＯＢがＨレベルに駆動されたタイミングに応答してオンすると、２入力ＮＡＮＤ回路４９の出力信号をラッチ回路５２へ伝達する。
【００９０】
ラッチ回路５２の出力信号は、後段のインバータ５３，５４に入力されると、インバータ５４の出力端子よりテストモードアドレス信号ＴＡ＜０：５＞（＝ＴＡ（０）〜ＴＡ（５））として出力される。さらに、インバータ５４の出力信号は、インバータ５５を介して論理レベルが反転されたテストモードアドレス信号ＺＴＡ＜０：５＞として出力される。
【００９１】
以上の構成において、Ｈレベルのテストモードエントリ信号ＴＭＥおよび所定の期間Ｈレベルを示すストローブ信号ＳＴＲＯＢが入力されると、アドレス信号Ａ＜０：５＞は、テストモードアドレス信号ＴＡ＜０：５＞に変換されることとなる。
【００９２】
図１２（ｃ）は、テスト信号生成部の一例の構成を示す図である。
図１２（ｃ）を参照して、テスト信号生成部は、図１２（ｂ）のテストモードアドレス生成部で生成されたテストモードアドレス信号ＴＡ＜０：２＞，ＴＡ＜３：５＞がそれぞれ入力される３入力ＮＡＮＤ回路５６，５７と、３入力ＮＡＮＤ回路５６，５７の出力信号を受ける２入力ＡＮＤ回路５９と、２入力ＮＡＮＤ回路６０と、２入力ＯＲ回路６１と、ラッチ回路６３と、インバータ６２，６４とを含む。
【００９３】
３入力ＮＡＮＤ回路５６，５７において、入力されるテストモードアドレス信号ＴＡ＜０：２＞，ＴＡ＜３：５＞のすべてがＨレベルであるときに、出力端子からはそれぞれＬレベルの信号が出力される。３入力ＮＡＮＤ回路５６，５７のＬレベルの出力信号は、論理が反転されて２入力ＡＮＤ回路５９に入力されると、論理積の演算結果としてＨレベルの出力信号が出力される。このＨレベルの出力信号は、２入力ＮＡＮＤ回路６０の第１の入力端子に入力される。２入力ＮＡＮＤ回路６０の第２の入力端子には、偶数段のインバータで構成された遅延段５８を介して、図１２（ａ）のテストモードエントリ信号生成部で生成されたストローブ信号ＳＴＲＯＢが入力される。ストローブ信号ＳＴＲＯＢがＨレベルに立上がる期間において、２入力ＮＡＮＤ回路の出力端子からはＬレベルの出力信号が出力される。
【００９４】
さらに、このＬレベルの出力信号は、２入力ＯＲ回路６１の第１の入力端子に論理レベルが反転されて入力される。一方、テストモードエントリ信号ＴＭＥは、インバータ６２にて論理レベルが反転されると、２入力ＯＲ回路６１の第２の入力端子に論理レベルが反転されて入力される。２入力ＯＲ回路６１の出力端子からは、テストモードエントリ信号ＴＭＥがＨレベルのときにおいて、Ｈレベルの出力信号が出力される。このＨレベルの出力信号は、ラッチ回路６３でラッチされ、インバータ６４を介して、Ｈレベルのテスト信号ＴＳＩＧとして出力される。
【００９５】
以上のように、テスト信号生成部では、テストモードエントリ信号ＴＭＥがＨレベルに活性化されているときにおいて、Ｈレベルのテストモードアドレス信号ＴＡ＜０：５＞は、ストロボ信号ＳＴＲＯＢがＨレベルとなるタイミングでラッチされ、Ｈレベルのテスト信号ＴＳＩＧにデコードされて、テストモードエントリ回路４０の外部に出力される。したがって、テスト信号ＴＳＩＧの生成タイミングを決めるストローブ信号ＳＴＲＯＢは、テストモードアドレス信号ＴＡ＜０：５＞のすべてが確実にＨレベルとなった状態において、ＬレベルからＨレベルに遷移することが求められる。このため、図１２（ｃ）に示すように、ストローブ信号ＳＴＲＯＢの入力端子には、遅延段５８を設け、活性化のタイミングをテストモードアドレス信号ＴＡ＜０：５＞の活性化のタイミングから遅らせている。
【００９６】
図１３は、図１２のテストモードエントリ回路４０におけるタイミングチャートである。
【００９７】
図１３に示すように、Ｈレベルのセット信号ＳＥＴ＜０：２＞およびＬレベルのリセット信号ＲＥＳＥＴ＜０：１＞によって、Ｈレベルのテストモードエントリ信号ＴＭＥが生成されるとともに、図１２（ａ）の遅延段４７で決まる所定期間においてＨレベルを示すストローブ信号ＳＴＲＯＢが生成される。
【００９８】
さらに、外部からのアドレス信号Ａ＜０：５＞は、テストモードエントリ信号ＴＭＥがＨレベルとなってテストモードに移行すると、ストローブ信号ＳＴＲＯＢがＨレベルとなるタイミングで後段のラッチ回路５２でラッチされ、テストモードアドレス信号ＴＡ＜０：５＞に変換される。テストモードアドレス信号ＴＡ＜０：５＞は、図１３に示すように、テストモードエントリ信号ＴＭＥがＨレベルに立上るタイミングでＨレベルに遷移する。
【００９９】
最後に、テストモードエントリ回路４０は、テストモードアドレス信号ＴＡ＜０：５＞をストローブ信号ＳＴＲＯＢがＨレベルとなる期間にラッチして、Ｈレベルのテスト信号ＴＳＩＧを生成する。図１３に示すように、テスト信号ＴＳＩＧは、テストモードエントリ信号ＴＭＥが活性化されるタイミングよりも遅れて活性化される。この遅延分は、図１２（ｃ）の遅延段５８を構成するインバータの段数によって決まる。
【０１００】
図１４は、図１１に概略的に示した電源線の配線構造の一例を示す図である。
図１４に示すように、アレイ電源発生回路１ａのアレイ電源線ＡＰＬと、周辺電源発生回路５ｂの周辺電源線ＣＰＬとは、ＮチャネルＭＯＳトランジスタＴｒ５によって電気的に結合される。ＮチャネルＭＯＳトランジスタＴｒ５のゲートと、昇圧電圧Ｖｐｐを発生する昇圧回路（図示せず）および接地電位ＧＮＤとの間には、トランスファゲート６５，６６がそれぞれ接続される。
【０１０１】
トランスファゲート６５，６６は、それぞれ、図１２のテストモードエントリ回路で生成されたテスト信号ＴＳＩＧとテスト信号の反転信号／ＴＳＩＧを受ける。
【０１０２】
トランスファゲート６５は、テスト信号ＴＳＩＧがＬレベルに駆動されたタイミングに応答してオンすると、昇圧電圧ＶｐｐをＮチャネルＭＯＳトランジスタＴｒ５のゲートへ伝達する。一方、トランスファゲート６６は、テスト信号ＴＳＩＧがＨレベルに駆動されたタイミングに応答してオンすると、接地電位ＧＮＤをＮチャネルＭＯＳトランジスタＴｒ５のゲートへ伝達する。
【０１０３】
このようにして、テスト信号ＴＳＩＧがＨレベル（テスト信号／ＴＳＩＧがＬレベル）のとき、すなわちテストモードのときには、トランスファゲート６６を介して接地電位ＧＮＤがＮチャネルＭＯＳトランジスタのゲートに印加されることから、ＮチャネルＭＯＳトランジスタはオフとなり、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは非導通状態に駆動される。これによって、アレイ電源発生回路１ａと周辺電源発生回路５ｂとは、独立した電圧の印加が可能となる。
【０１０４】
これに対して、テスト信号ＴＳＩＧがＬレベル（テスト信号／ＴＳＩＧがＨレベル）のとき、通常動作モードのときには、トランスファゲート６５を介して昇圧電圧ＶｐｐがＮチャネルＭＯＳトランジスタＴｒ５のゲートに印加される。したがって、ＮチャネルＭＯＳトランジスタＴｒ５はオン状態となることから、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは導通状態に駆動される。これによって、アレイ電源線ＡＰＬと周辺電源線ＣＰＬとは同電位となり、アレイ電源線ＡＰＬの配線抵抗によるアレイ電源電圧の電圧降下が緩和されることとなる。
【０１０５】
以上のように、この発明の実施の形態２に従えば、テストモードにエントリするときには、アレイ電源線と周辺電源線との間の接続トランジスタをオフ状態に切り替えることにより、アレイ電源発生回路および周辺電源発生回路はそれぞれ独立した電源電圧の供給が可能となる。
【０１０６】
なお、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０７】
【発明の効果】
以上のように、この発明に係る半導体記憶装置によれば、アレイ電源電圧と周辺電源電圧との基準電圧が等しいときにおいて、それぞれの電源電圧を伝達するアレイ電源線と周辺電源線とを接続トランジスタを用いて電気的に結合することにより、配線抵抗によるアレイ電源電圧の電圧降下を緩和し、安定したアレイ動作を容易に実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置におけるメモリマットの構成を概略的に示す図である。
【図２】図１に示すアレイ電源発生回路および周辺電源発生回路の構成の一例を示す図である。
【図３】図１の半導体記憶装置のメモリマット内の領域７ａにおける電源線の配線構造を模式的に示す図である。
【図４】この発明の実施の形態１に従う半導体記憶装置におけるアレイ電源電圧Ｖｄｄｓの供給方法（図４（ａ））を、従来の半導体記憶装置における供給方法（図４（ｂ））と比較して模式的に示す図である。
【図５】図４のアレイ電源電圧供給方法においてアレイ電源発生回路からの最遠点でのアレイ電源電圧波形を概略的に示す図である。
【図６】この発明の実施の形態１に従う半導体記憶装置のセンスアンプおよびその周辺部の構成を示す図である。
【図７】図６に示すＰチャネルＭＯＳトランジスタＴｒ９の断面構造を示す図である。
【図８】グローバル入出力線ＧＩＯ，／ＧＩＯのプリチャージ時にＰチャネルＭＯＳトランジスタＴｒ９で生じる不具合を説明するための模式図（図８（ａ））およびグローバル入出力線ＧＩＯ，／ＧＩＯの電圧波形図（図８（ｂ））である。
【図９】この発明の実施の形態２に従う半導体記憶装置における１つのメモリアレイブロックＭＢ＃ｎおよび周辺回路の構成を概略的に示す図である。
【図１０】この発明の実施の形態２に従うメモリマットの構成を概略的に示す図である。
【図１１】図１０に示す領域７ａにおける電源線の配線構造を概略的に示す図である。
【図１２】テストモードエントリ回路４０の一例の構成を示す図である。
【図１３】図１２のテストモードエントリ回路４０におけるタイミングチャートである。
【図１４】図１１に概略的に示した電源線の配線構造の一例を示す図である。
【符号の説明】
ＭＢ＃１〜ＭＢ＃４  メモリアレイブロック、１ａ，１ｂ，１ｃ〜４ａ，４ｂ，４ｃ  アレイ電源発生回路、５ａ，５ｂ，５ｃ  周辺電源発生回路、６  外部電源回路、８  昇圧回路、９  昇圧電源線、１０  接地電源線、１１  外部電源ノード、１２  アレイ（または周辺）電源ノード、２０，２１  Ｐ+拡散領域、２２  チャネル形成領域、２３  絶縁膜、２４  ゲート電極、２５  Ｎ+拡散領域、３０  メモリアレイブロック、３１  センスアンプ、３２  プリアンプ＆ライトドライバ、３３  ロウデコーダ＆ワードドライバ、３４  アドレスバッファ回路、３５  制御回路＆モードレジスタ、３６  クロックバッファ回路、３７  制御信号バッファ回路、３８  入力バッファ回路、３９  出力バッファ回路、４０  テストモードエントリ回路、４１，４８，５９  ２入力ＡＮＤ回路、４２  ３入力ＡＮＤ回路、４３，４４，４９，６０  ２入力ＮＡＮＤ回路、４５，６１２入力ＯＲ回路、４６，５１，５３，５４，５５，６４  インバータ、４７，５８  遅延段、５０，６５，６６  トランスファゲート、５２，６３  ラッチ回路、５６，５７  ３入力ＮＡＮＤ回路、１００  メモリマット、ＡＰＬ  アレイ電源線、ＣＰＬ  周辺電源線、ＥＰＬ  外部電源線、Ｔｒ１〜Ｔｒ６  ＮチャネルＭＯＳトランジスタ、Ｔｒ７〜Ｔｒ１１  ＰチャネルＭＯＳトランジスタ、ＣＯＭ  比較器、ＭＣ  メモリセル、ＳＷ１，ＳＷ２  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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