(57)【要約】【課題】ディッシングの影響で容易に露出せず形状を維持できるポリシリコン層でなる抵抗素子を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板において、例えば素子分離絶縁膜１０上にポリシリコン層でなる抵抗素子１１が形成されている。抵抗素子１１の両端部はシリサイド電極１２が形成されている。この抵抗素子１１は、少なくとも平坦化ストッパ膜に従って残された上記ポリシリコン層のダミーパターン１３に囲まれている。上記平坦化ストッパ膜はシリコン窒化膜であるが、ここでは除去されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体集積回路内にポリシリコン層でなる抵抗素子を有し、前記抵抗素子が、少なくとも平坦化ストッパ膜に従って残された前記ポリシリコン層のダミーパターンに囲まれていることを特徴とする半導体装置。
【請求項２】
前記抵抗素子はその端部にシリサイド電極を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体集積回路内へのポリシリコン層でなる抵抗素子の形成に関し、
少なくとも抵抗素子形成予定部を含む領域上に前記ポリシリコン層を一様に形成する工程と、
前記抵抗素子形成予定部の周囲にダミーパターン領域を含む平坦化ストッパ膜をパターニングする工程と、
前記ポリシリコン層を所定の抵抗素子形状にパターニングすると共に前記平坦化ストッパ膜のパターンに従って抵抗素子形状の周囲に所定距離離間してダミーパターンを形成する工程と、
前記抵抗素子形状及びダミーパターン上に層間の絶縁膜を形成する工程と、
前記絶縁膜を化学的機械的研磨によって前記平坦化ストッパ膜のレベルまで平坦化する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
前記抵抗素子形状に対し所定の箇所を選択的にシリサイド化する工程をさらに具備することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記平坦化ストッパ膜は、前記平坦化する工程の後に除去される工程をさらに具備することを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に半導体集積回路内に大面積の抵抗素子形成領域を有する半導体ウェハ上の被平坦化処理層を化学的機械的研磨により平坦化する工程を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化、高集積化に伴い、ゲート電極や配線の細線化、ピッチの縮小化は進む一方である。配線層数は増大し、形成層間の平坦化処理には化学的機械的研磨、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）技術は不可欠である。その中で大きな面積の抵抗素子を形成するにはＣＭＰの影響を考慮しなければならない。すなわち、ディッシングの影響により、抵抗素子本来の形状が損なわれる危険性がある。
【０００３】
図５（ａ），（ｂ）は、それぞれ従来の抵抗素子部分の層間絶縁膜が平坦化される問題を説明する断面図である。ポリシリコンでなる抵抗素子パターン上に層間絶縁膜が形成されている（図５（ａ））。この抵抗素子パターンは大面積ゆえ、周囲の図示しない平坦化終了レベルまでＣＭＰがなされると、抵抗素子パターンの中央付近がディッシングの影響によって露出する（図５（ｂ））。こうなると、後のエッチング工程などで露出したポリシリコンがエッチングされ、本来の厚さが維持できない、抵抗素子として機能しない状態となる危険性がある。
【０００４】
【発明が解決しようとする課題】
上記のような抵抗素子パターンは、メモリの昇圧回路などで用いられることがあり、ＣＭＰ時のディッシングの影響でパターン形状が損なわれることになると問題である。
本発明は上記のような事情を考慮してなされたもので、ディッシングの影響で容易に露出せず形状を維持できるポリシリコン層でなる抵抗素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置は、
半導体集積回路内にポリシリコン層でなる抵抗素子を有し、
前記抵抗素子が、少なくとも平坦化ストッパ膜に従って残された前記ポリシリコン層のダミーパターンに囲まれていることを特徴とする。
【０００６】
上記本発明に係る半導体装置によれば、ダミーパターンが大面積の抵抗素子の周囲に設けられる。このダミーパターン上は化学的機械的研磨による平坦化時のディッシング防壁となる平坦化ストッパ膜のパターンが形成される。
なお、前記抵抗素子はその端部にシリサイド電極を有することを特徴とする。選択的にシリサイド電極を形成することにより抵抗の両端子が形成される。
【０００７】
本発明に係る半導体装置の製造方法は、
半導体集積回路内へのポリシリコン層でなる抵抗素子の形成に関し、
少なくとも抵抗素子形成予定部を含む領域上に前記ポリシリコン層を一様に形成する工程と、
前記抵抗素子形成予定部の周囲にダミーパターン領域を含む平坦化ストッパ膜をパターニングする工程と、
前記ポリシリコン層を所定の抵抗素子形状にパターニングすると共に前記平坦化ストッパ膜のパターンに従って抵抗素子形状の周囲に所定距離離間してダミーパターンを形成する工程と、
前記抵抗素子形状及びダミーパターン上に層間の絶縁膜を形成する工程と、
前記絶縁膜を化学的機械的研磨によって前記平坦化ストッパ膜のレベルまで平坦化する工程と、
を具備したことを特徴とする。
【０００８】
上記本発明に係る半導体装置の製造方法によれば、化学的機械的研磨時においてダミーパターン上部は平坦化ストッパ膜であり、ディッシングの影響が抵抗素子形状表面に及ばないようにする防壁となる。
なお、前記抵抗素子形状に対し所定の箇所を選択的にシリサイド化する工程をさらに具備することを特徴とする。
また、前記平坦化ストッパ膜は、前記平坦化する工程の後に除去される工程をさらに具備することを特徴とする。
【０００９】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の要部構成を示し、抵抗素子の平面図である。半導体基板において、例えば素子分離絶縁膜１０上にポリシリコン層でなる抵抗素子１１が形成されている。抵抗素子１１の両端部はシリサイド電極１２が形成されている。この抵抗素子１１は、少なくとも平坦化ストッパ膜に従って残された上記ポリシリコン層のダミーパターン１３に囲まれている。上記平坦化ストッパ膜はシリコン窒化膜であるが、ここでは除去されている。
【００１０】
上記実施形態によれば、ダミーパターン１３が大面積の抵抗素子１１の周囲に設けられる。このダミーパターン１３上は平坦化ストッパ膜のパターンが形成され、化学的機械的研磨（ＣＭＰ）による平坦化時のディッシング防壁となる。これにより、ＣＭＰを経た後でも抵抗素子１１の形状が層間絶縁膜より露出することはなく、後のエッチング工程においても支障がない。
【００１１】
図２（ａ）〜（ｄ）は、本発明の半導体装置の製造方法であり、図１の構成における抵抗素子の形成を工程順に示す断面図である。図１と同様の箇所には同一の符号を付す。図２（ａ）に示すように、半導体基板において、例えば素子分離絶縁膜１０の抵抗素子形成予定部を含む領域上にポリシリコン層１１ａ、シリコン窒化膜１３ｂを形成する。シリコン窒化膜１３ｂは平坦化ストッパ膜であり、抵抗素子形成予定部の周囲のダミーパターン領域を含むようパターニングする。
【００１２】
次に、図２（ｂ）に示すように、レジスト膜２１をフォトレジスト工程によりパターニングする。そして、レジスト膜２１のパターン及びシリコン窒化膜１３ｂのパターンに従ってポリシリコン層１１ａをエッチングする。これにより、所定の抵抗素子１１の形状を形成する。抵抗素子１１の形状の周囲には所定距離離間してポリシリコン層１３ａ、シリコン窒化膜１３ｂの積層でなるダミーパターン１３が設けられる。
【００１３】
次に、図２（ｃ）に示すように、レジスト膜２１を除去し、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法によって酸化膜２２を形成する。抵抗素子１１上方には端子部を除いてレジスト層（図示せず）をパターニングする。その後、異方性エッチングすることによって、酸化膜２２による抵抗素子１１の側壁及びキャップが形成される。ダミーパターン１３の少なくともポリシリコン層１３ａ側壁にも酸化膜２２が残る。次に、例えばコバルト膜のスパッタリング堆積を経てポリシリコン層１３ａの露出部分にシリサイド電極１２を形成する。
【００１４】
次に、図２（ｄ）に示すように、ＣＶＤ法によって抵抗素子１１及びダミーパターン１３を覆う層間絶縁膜２４を形成する。その後、ＣＭＰ技術を用いて平坦化する。その際、ダミーパターン１３にあるシリコン窒化膜１３ｂのレベルまで研磨し平坦化が終了する。このとき、大面積の抵抗素子１１へのディッシングが起こるが、ダミーパターン１３におけるシリコン窒化膜１３ｂがディッシング防壁となる。これにより、ＣＭＰを経た後でも抵抗素子１１の形状が層間絶縁膜より露出することはなく、後のエッチング工程においても支障がない。
その後、ダミーパターン１３にあるシリコン窒化膜１３ｂを除去してもよい。これにより、図１に示すような、周囲にダミーパターンのある抵抗素子１１が形成される。
【００１５】
上記実施形態によれば、ダミーパターン１３が大面積の抵抗素子１１の周囲に設けられる。化学的機械的研磨時においてダミーパターン上部はシリコン窒化膜１３ｂの平坦化ストッパ膜であり、ディッシングの影響が抵抗素子形状表面に及ばないようにする防壁となる。
【００１６】
なお、抵抗素子１１のパターン形状は様々考えられる。
図３、図４は、それぞれ抵抗素子１１の他のパターン形状を示す平面図である。前記図１と同様の箇所には同一の符号を付す。図３に示すように長さを稼ぐための形状が考えられる。また、図５では、周囲のダミーパターン１３内にも所定箇所ダミーパターン１３を点在させてある。より大面積で抵抗素子を形成する場合のディッシングの影響を緩和する形態として有利である。
【００１７】
以上説明したように本発明によれば、ディッシングの懸念があるある大面積の抵抗素子の周囲に所定高さのダミーパターンを形成する。ダミーパターンの下層は抵抗素子を形成するときに共に形成でき、上層は他の素子の形成に関る。この結果、ディッシングの影響で容易に露出せず形状を維持できるポリシリコン層でなる抵抗素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の要部構成で抵抗素子の平面図。
【図２】図１の構成における抵抗素子の形成を工程順に示す断面図。
【図３】抵抗素子の他のパターン形状を示す第１の平面図。
【図４】抵抗素子の他のパターン形状を示す第２の平面図。
【図５】従来の抵抗素子部分の層間絶縁膜の平坦化問題を示す断面図。
【符号の説明】
１０…素子分離絶縁膜、１１…抵抗素子、１１ａ，１３ａ…ポリシリコン層、１２…シリサイド電極、１３…ダミーパターン、１３ｂ…シリコン窒化膜、２１…レジスト膜、２２…酸化膜、２４…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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