(57)【要約】【課題】２つのサンプルホールド容量に保持された信号の差分を求める回路において、減算後の出力値がサンプルホールド容量から信号を読み出す読出し回路のオフセットに影響されないことを特徴とする読出し回路を提供することにある。【解決手段】信号を読み出す第１の演算増幅器のリセット時の出力オフセットをサンプリングするための第１のサンプルホールド回路と、第２の演算増幅器のリセット時の出力オフセットをサンプリングするための第２のサンプルホールド回路を有し、前記第２のサンプルホールド回路に保持されたオフセット電圧にあるゲインＧａｉｎをかけたものを、前記第１の演算増幅器の信号読出し動作時の出力に加算する手段を有し、前記第１のサンプルホールド回路に保持されたオフセット電圧にあるゲインＧａｉｎをかけたものを、前記第２の演算増幅器の信号読出し動作時の出力に加算する手段を有することを特徴とする読出し回路。【選択図】        図１
2004165801.tif 000002
【特許請求の範囲】
【請求項１】
２つのサンプルホールド容量に保持されている信号から減算回路を用いて信号電圧差を得る際にサンプルホールド容量から信号を読み出す読出し回路において、
第１のサンプルホールド容量から信号を読み出す第１の演算増幅器のリセット動作時の出力オフセット電圧をサンプリングするための第１のサンプルホールド回路と、
前記第２のサンプルホールド容量から信号を読み出す第２の演算増幅器のリセット動作時の出力オフセット電圧をサンプリングするための第２のサンプルホールド回路を有し、
前記第２のサンプルホールド回路に保持された前記第２の演算増幅器のリセット動作時のオフセット電圧にあるゲインＧａｉｎをかけたものを、前記第１の演算増幅器の信号読出し動作時の出力に加算する手段を有し、
前記第１のサンプルホールド回路に保持された前記第１の演算増幅器のリセット動作時のオフセット電圧にあるゲインＧａｉｎをかけたものを、前記第２の演算増幅器の信号読出し動作時の出力に加算する手段を有し、
前記ゲインＧａｉｎが次式を満たすことを特徴とする読出し回路。
Ｇａｉｎ＝（信号読出し動作時のゲイン）÷（リセット動作時のゲイン）
【請求項２】
前記請求項１において、一端が前記第１のサンプルホールド容量に接続され、他方が第１の演算増幅器の反転入力に接続されている第１のスイッチを有し、前記第１の演算増幅器の非反転入力は基準電圧に接続されており、一端が前記第２のサンプルホールド容量に接続され、他方が第２の演算増幅器の反転入力端子に接続されている第２のスイッチを有し、前記第２の演算増幅器の非反転入力は基準電圧に接続されている。
さらに、前記第１の演算増幅器の反転入力には第１の容量、第２の容量、第３のスイッチが接続されている。前記第１の容量の他端には第４のスイッチと第５のスイッチが接続されており、第４のスイッチの他端は前記第２の演算増幅器の出力に接続され、第５のスイッチの他端は前記第１の演算増幅器の出力に接続されている。前記第２の容量の他端には第６のスイッチと第７のスイッチが接続されており、第６のスイッチの他端は前記第２の演算増幅器の出力に接続されており、第７のスイッチの他端は前記基準電圧に接続されている。前記第３のスイッチの他端には前記第１の演算増幅器の出力に接続されている。
前記第２の演算増幅器の反転入力には第３の容量、第４の容量、第８のスイッチが接続されている。前記第３の容量の他端には第９のスイッチと第１０のスイッチが接続されており、第９のスイッチの他端は前記第１の演算増幅器の出力に接続され、第１０のスイッチの他端は前記第２の演算増幅器の出力に接続されている。前記第４の容量の他端には第１１のスイッチと第１２のスイッチが接続されており、第１１のスイッチの他端は前記第１の演算増幅器の出力に接続されており、第１２のスイッチの他端は前記基準電圧に接続されている。前記第８のスイッチの他端には前記第２の演算増幅器の出力に接続されている。
さらに、第１のサンプリング容量値と第２のサンプリング容量値、第１の容量値と第３の容量値、第２の容量値と第４の容量値が各々等しく（各容量値をＣＴ，Ｃｆ１，Ｃｆ２と仮定）、かつ、各々の容量値ＣＴ，Ｃｆ１，Ｃｆ２が以下の関係を満たすことを特徴とする読出し回路。
Ｃｆ１＋Ｃｆ２＝ＣＴ
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２つのサンプルホールド容量に保持された各々の信号の電圧差を使ってその後の信号処理を行うシステムにおける信号読み出し回路に関するもので、更に詳しくはファクシミリ、イメージスキャナ、複写機など画像読み取り装置の画像読み込み回路部として適用することができる信号読み取り回路に関するものである。
【０００２】
【従来の技術】
２つのサンプルホールド容量に各々保持された電圧から、その差分電圧を求める回路構成を図８に示す。信号源１０１から２つの信号が出力される。前記信号の一方がサンプルホールド容量（ＣＴＮ）３３にスイッチ３１を介して書込まれ、他方の信号が同（ＣＴＳ）４３にスイッチ４１を介して書込まれる。以降、サンプルホールド容量へ書込まれた信号電圧値を各々ＶＮ，ＶＳと呼ぶ。
【０００３】
スイッチ３２の一端はサンプルホールド容量（ＣＴＮ）３３へ接続されており、他端は演算増幅器（ＡＭＰ１）１１の反転入力へ接続されている。演算増幅器１１の非反転入力は基準電圧Ｖｒｅｆへ接続されている。積分容量（Ｃｆ１）１２とスイッチ１４は演算増幅器１１の反転入力と出力間に接続されており、スイッチ１４がＯＮすることで積分容量（Ｃｆ１）１２に蓄えられた電荷は放電され０となると同時に、演算増幅器（ＡＭＰ１）１１の反転入力と出力はショートとなりゲイン１のバッファーとなる。したがって、反転入力と出力の電圧は基準電圧Ｖｒｅｆとなる。スイッチ１４がＯＦＦになり、スイッチ３２がＯＮすることで前記サンプルホールド容量（ＣＴＮ）３３へ書込まれた信号電圧ＶＮが読み出される。信号電圧ＶＳも上述の如き読み出され、減算回路１０２で読み出された信号の差分を得る。
【０００４】
信号源１０１としては、どのような構成であっても構わない。一例として、図８では光電変換素子による信号源を示す。スイッチ５２は光電変換素子（ＰＤ）のアノード端子と第２の基準電圧ＶＲＥＳに接続されている。制御パルスφＳＲＥＳよりスイッチ５２はＯＮとなり光電変換素子（ＰＤ）５１をリセットする。リセット電圧はＰＭＯＳ５３と電流源５４で構成されるソースフォロワー回路によって信号線Ｖａに出力され、制御パルスφＴＮによりサンプルホールド容量（ＣＴＮ）３３へ書込まれる。その後、光電変換素子（ＰＤ）５１に光入力が行われ信号蓄積が開始する。信号蓄積により光電変換素子（ＰＤ）５１のアノード端子の電圧が変動し、前述リセット電圧同様ソースフォロワー回路によって信号線Ｖａに出力され、制御パルスφＴＳによりサンプルホールド容量（ＣＴＳ）４３へ書込まれる。
【０００５】
イメージスキャナなど画像読み取り装置でこの様な信号読出し回路が使用されるのは各画素毎の製造ばらつきにより出力電力レベルが図１０の如くばらつくので明時出力電圧ＶＳから暗出力電圧ＶＮを差引くことで光出力のみを取り出して均一性を向上させんが為である。
【０００６】
【発明が解決しようとする課題】
図９は、図８の信号処理の動作を説明するタイミングチャートである。
【０００７】
制御パルスφＳＲＥＳにより光電変換素子（ＰＤ）５１がリセット電圧ＶＲＥＳにされる。信号線Ｖａに出力される電圧は、前記リセット電圧ＶＲＥＳにソースフォロワー回路に用いるＰＭＯＳ５３のゲート−ドレイン間電圧Ｖｇｄ５３が加算された値となる。この電圧値が制御パルスφＴＮによってサンプルホールド容量（ＣＴＮ）３３にＶＮとして保持される。
【０００８】
ＶＮ＝ＶＲＥＳ＋Ｖｇｄ５３・・・（１）
次に光電変換素子（ＰＤ）５１に光電流によりＰＭＯＳ５３のゲートに対し信号蓄積が行われる。ゲート電位の変動に連動して信号線Ｖａが変動し、制御パルスφＴＳによってサンプルホールド容量（ＣＴＳ）４３にＶＳとして保持される。光電流の蓄積によってもたらされた電位変動をＶｓｉｇとすると、ＶＳは次式の如く表される。
【０００９】
ＶＳ＝ＶＲＥＳ＋Ｖｇｄ５３＋Ｖｓｉｇ・・・（２）
サンプルホールド容量３３，４３各々に保持された信号ＶＮ，ＶＳの読出しについて以降述べる。
【００１０】
制御信号ＲＥＳによりスイッチ１２，２４がＯＮとなり反転入力と出力がショートされ、演算増幅器１１，２１がリセットされる。演算増幅器（ＡＭＰ１）１１リセット時の出力電圧は理想的には非反転入力への印加電圧Ｖｒｅｆになるが、実際には演算増幅器（ＡＭＰ１）１１のオフセット電圧がありＶｒｅｆとならない。演算増幅器（ＡＭＰ１）１１のオフセット電圧をｖｏｆｆ１とすると、リセット時の出力および反転入力電圧ＶＲＥＳ１は次式となる。
【００１１】
ＶＲＥＳ１＝Ｖｒｅｆ＋ｖｏｆｆ１・・・（３）
同様に、演算増幅器（ＡＭＰ２）２１のオフセット電圧をｖｏｆｆ２とすると、演算増幅器（ＡＭＰ２）２１のリセット電圧ＶＲＥＳ２は次式となる。
【００１２】
ＶＲＥＳ２＝Ｖｒｅｆ＋ｖｏｆｆ２・・・（４）
続いて、制御パルスＳＲによって、サンプルホールド容量３３，４３各々に保持された信号ＶＮ，ＶＳが各演算増幅器１１，２１に読み出される。信号ＶＮの読出しに際しては、スイッチ３２のＯＮとともにサンプルホールド容量（ＣＴＮ）３３は演算増幅器（ＡＭＰ１）１１の反転入力に接続される。演算増幅器（ＡＭＰ１）１１の反転入力は非反転入力との仮想接地を保持するように動作し、式（３）で表されるところの電圧を保持する。したがって、サンプルホールド容量（ＣＴＮ）３３の電位はＶＮからＶｒｅｆ＋ｖｏｆｆ１へ変化する。その際に発生する電荷変動が積分容量（Ｃｆ１）１２に転送される。これら一連の動作における電荷の総和は、電荷保存の法則に従い不変である。したがって次式の等式が得られる。
【００１３】
式（５）をＯＵＴ１について解くと式（６）となる。
【外１】
2004165801.tif 000003
【００１４】
同様に、信号ＶＳの読出しによる演算増幅器（ＡＭＰ２）２１の出力電圧ＯＵＴ２は式（７）で表される。
【外２】
2004165801.tif 000004
【００１５】
減算回路１０２でＯＵＴ１とＯＵＴ２の差分（ＯＵＴ１−ＯＵＴ２）が得られる。式（６），（７）より式（８）となる。
【外３】
2004165801.tif 000005
【００１６】
ここで、下記式（９）を仮定する。
【００１７】
ＣＴＳ＝ＣＴＮ＝ＣＴ，Ｃｆ１＝Ｃｆ２＝Ｃｆ・・・（９）
さらに式（３），（４）を式（８）に代入すると式（１０）が得られる。
【外４】
2004165801.tif 000006
【００１８】
上式（１０）の第一項は所望動作であるところの減算を表している。しかしながら第二項の如く、減算結果には演算増幅器（ＡＭＰ１）１１のオフセットｖｏｆｆ１と、演算増幅器（ＡＭＰ２）２１のオフセットｖｏｆｆ２が残ってしまうという問題点がある。オフセット電圧の有無による減算結果の一例を表１に示す。同表の如くオフセット無し時の減算結果（ＯＵＴ１−ＯＵＴ２）が０．１Ｖとなるのに対し、オフセット有り時は０．１６Ｖと０．０６Ｖの誤差が生じている。
【００１９】
【表１】
2004165801.tif 000007
【００２０】
そこで本出願に係る発明は、サンプルホールドされた２つの信号の電圧差を減算回路で求める際に、サンプルホールド信号を読み出すための演算増幅器のオフセットに影響されない出力を得る読出し回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため本出願に係る発明は、サンプルホールド容量に保持された２つの信号を各々読み出すために設けられた２つの演算増幅器において、演算増幅器のオフセットをキャンセルすることを目的に演算増幅器がリセット動作におけるオフセットのサンプリングを行うサンプルホールド回路を有し、前記サンプリングされたオフセットにあるゲインをかけ、他方の演算増幅器の読出し動作時の出力に加算しすることで、双方の出力に同一なオフセットをもたらし、双方の出力を入力に持つ減算回路の出力オフセットを０とできることを特徴とする読出し回路。
【００２２】
【発明の実施の形態】
（実施例１）
図１に本発明の第１の実施例を示す。同図において図８に示した従来例と同じ部材については同様の記号を用いている。
【００２３】
スイッチ３２の一端はサンプルホールド容量（ＣＴＮ）３３へ接続されており、他端は演算増幅器１１に接続されている。１０３は演算増幅器１１のリセット動作時におけるオフセットをサンプリングするサンプルホールド回路であり、１０４は前記サンプルホールド回路で保持した値にあるゲインＧａｉｎをかけるため増幅器である。その出力が加算器１１５の一方に入力され、演算増幅器２１の信号読出し動作時における出力が同加算器１１５の他方に入力される。
【００２４】
スイッチ４２の一端はサンプルホールド容量（ＣＴＳ）４３へ接続されており、他端は演算増幅器２１に接続されている。１１３は演算増幅器２１のリセット動作時におけるオフセットをサンプリングするサンプルホールド回路であり、１１４は前記サンプルホールド回路で保持した値にあるゲインＧａｉｎをかけるため増幅器である。その出力が加算器１０５の一方に入力され、演算増幅器１１の信号読出し動作時における出力が同加算器１０５の他方に入力される。加算器１０５，１１５からの各出力の差分が、減算回路１０２で行われる。
【００２５】
信号源１０１としては、どのような構成であっても構わない。図８の従来例と同様、図１では光電変換素子による信号源を一例として示している。
【００２６】
以下、減算回路の出力オフセットが０となることを同図を用いて説明する。
【００２７】
演算増幅器１１のバッファー動作時における出力オフセットをｖｏｆｆ１、演算増幅器２１のバッファー動作時における出力オフセットをｖｏｆｆ２と仮定する。また各増幅器のリセット動作時におけるゲインをＧ２と仮定する。用途目的によってリセット動作時のゲインＧ２はバッファー動作時のゲインと等しくＧ２＝１なることもある。信号読出し動作時におけるゲインをＧ１と仮定すると、各動作時の出力オフセットは表２の如くなる。
【００２８】
【表２】
2004165801.tif 000008
【００２９】
増幅器１０４，１１４では、サンプルホールド回路１０３，１１３で保持されている値をゲインＧ１／Ｇ２倍し、オフセットをサンプルした演算増幅器とは他方の演算増幅器の信号読出し時の出力に加算される。各加算器１０５，１１５の出力オフセットは次式となる。
【００３０】
加算器１０５の出力オフセット＝（Ｇ２×ｖｏｆｆ２）×Ｇ１／Ｇ２＋Ｇ１×ｖｏｆｆ１＝Ｇ１×（ｖｏｆｆ１＋ｖｏｆｆ２）
加算器１１５の出力オフセット＝（Ｇ２×ｖｏｆｆ１）×Ｇ１／Ｇ２＋Ｇ１×ｖｏｆｆ２
＝Ｇ１×（ｖｏｆｆ１＋ｖｏｆｆ２）
上記２つの式で導出したとおり、各加算器１０５，１０６の出力オフセットは同値となる。結果、減算器１０２による減算を行うことで減算出力のオフセットは０となる。
【００３１】
（実施例２）
図２に本発明の第２の実施例を示す。同図において図８に示した従来例と同じ部材については同様の記号を用いている。
【００３２】
スイッチ３２の一端はサンプルホールド容量（ＣＴＮ）３３へ接続されており、他端は演算増幅器（ＡＭＰ１）１１の反転入力へ接続されている。演算増幅器１１の非反転入力は基準電圧Ｖｒｅｆへ接続されている。スイッチ１４は演算増幅器１１の反転入力と出力間に接続されている。さらに演算増幅器１１の反転端子には２つの容量１２，１３が接続されている。各容量とも各々２つのスイッチに接続されている。スイッチ１５の一端は容量（Ｃｆ１１）１２へ接続されており、他端は演算増幅器２１の出力へ接続されている。一端を容量１２へ接続されたスイッチ１７の他端が演算増幅器１１の出力へ接続されている。スイッチ１６の一端は容量（Ｃｆ２１）１３へ接続されており、他端は演算増幅器２１の出力へ接続されている。一端を容量（Ｃｆ２１）１３へ接続されたスイッチ１８の他端が基準電圧Ｖｒｅｆへ接続されている。
【００３３】
スイッチ４２の一端はサンプルホールド容量（ＣＴＳ）４３へ接続されており、他端は演算増幅器（ＡＭＰ２）２１の反転入力へ接続されている。演算増幅器２１の非反転入力は基準電圧Ｖｒｅｆへ接続されている。スイッチ２４は演算増幅器２１の反転入力と出力間に接続されている。さらに演算増幅器２１の反転端子には２つの容量２２，２３が接続されている。各容量とも各々２つのスイッチに接続されている。スイッチ２５の一端は容量（Ｃｆ１２）２２へ接続されており、他端は演算増幅器１１の出力へ接続されている。一端を容量２２へ接続されたスイッチ２７の他端が演算増幅器２１の出力へ接続されている。スイッチ２６の一端は容量（Ｃｆ２２）２３へ接続されており、他端は演算増幅器１１の出力へ接続されている。一端を容量（Ｃｆ２２）２３へ接続されたスイッチ２８の他端が基準電圧Ｖｒｅｆへ接続されている。演算増幅器１１，２１の各出力の差分が、減算回路１０２で行われる。
【００３４】
信号源１０１としては、どのような構成であっても構わない。図８の従来例と同様、図２では光電変換素子による信号源を一例として示している。
【００３５】
図３〜５は本発明による信号読出しにおける各状態（スイッチ切替により回路的接続が変化するため、制御パルスのＨｉ／Ｌｏによりいくつかの状態が作られる）での動作を説明する図面である。図３はリセット状態（ＲＥＳ＝Ｈｉ，ＳＲ＝Ｌｏ）を表す図面である。図４、図５がオフセットキャンセルが行われるキャリブレーション状態（ＲＥＳ＝Ｌｏ，ＳＲ＝Ｌｏ）を表す図面である。説明をより分かりやすくするために図４、図５の２図面に分けている。図６が信号読出し状態（ＲＥＳ＝Ｌｏ，ＳＲ＝Ｈｉ）を表す図面である。
【外５】
2004165801.tif 000009
【００３６】
図２においてスイッチ１４，１５，１６，２４，２５，２６がＯＮとなり、スイッチ３２，１７，１８，４２，２７，２８がＯＦＦとなった状態を図３に示す。演算増幅器１１，２１の反転入力と出力間は各々スイッチ１４，２４がＯＮとなることでショートされ、ゲイン１のバッファーとなる。演算増幅器１１，２１のオフセット電圧を各々ｖｏｆｆ１，ｖｏｆｆ２と仮定すると、演算増幅器１１，２１の出力電圧は式（１１），（１２）となる。
【００３７】
ＯＵＴ１＝Ｖｒｅｆ＋ｖｏｆｆ１・・・（１１）
ＯＵＴ２＝Ｖｒｅｆ＋ｖｏｆｆ２・・・（１２）
【外６】
2004165801.tif 000010
【００３８】
図２においてスイッチ１４，１５，１６，１８，３２，２４，２５，２６，２８，４２がＯＦＦとなり、スイッチ１７，２７がＯＮとなった状態を図４に示す。図５で示すところのキャリブレーション状態と異なるところは本来であればＯＮとなるべきスイッチ１８，２８をＯＦＦとして扱っている点である。
【００３９】
容量（Ｃｆ１１）のスイッチ１５へ接続されている側の電圧は、図３であるところのリセット状態において式（１２）の値となっており、スイッチ切替とともに容量（Ｃｆ１１）１２が演算増幅器１１の出力に接続されるため、式（１２）で表すところの電圧が演算増幅器１１の出力となり式（１３）となる。同様に、演算増幅器２１の出力は式（１１）で表される値となり式（１４）となる。
【００４０】
ＯＵＴ１＝Ｖｒｅｆ＋ｖｏｆｆ２・・・（１３）
ＯＵＴ２＝Ｖｒｅｆ＋ｖｏｆｆ１・・・（１４）
【外７】
2004165801.tif 000011
【００４１】
上記キャリブレーション前半状態で説明した通り、図４と図５との相違点は、スイッチ１８，２８の状態である。スイッチ１８，２８がＯＮとなった状態を図５に示す。容量（Ｃｆ２１）のスイッチ１６へ接続されている側の電圧は、図３であるところのリセット状態において式（１２）の値となっており、スイッチ切替とともに基準電圧Ｖｒｅｆへ接続されるため、式（１２）で表されるところの電圧から基準電圧Ｖｒｅｆへ電位が変化する。Ｃｆ２１に発生する電荷変動が容量（Ｃｆ１）に転送され演算増幅器１１の出力を変化させる。これら一連の動作における電荷の総和は、電荷保存の法則に従い不変である。したがって式（１５）の等式が得られる。
【００４２】
Ｃｆ２１｛（Ｖｒｅｆ＋ｖｏｆｆ２）−Ｖｒｅｆ｝＝Ｃｆ１１｛ＯＵＴ１−（Ｖｒｅｆ＋ｖｏｆｆ２）｝・・・（１５）
同様に、演算増幅器２１の出力については式（１６）の等式が得られる。
【００４３】
Ｃｆ２２｛（Ｖｒｅｆ＋ｖｏｆｆ１）−Ｖｒｅｆ｝＝Ｃｆ１２｛ＯＵＴ２−（Ｖｒｅｆ＋ｖｏｆｆ１）｝・・・（１６）
式（１５），（１６）を各々ＯＵＴ１，ＯＵＴ２について解くと式（１７），（１８）となる。
【外８】
2004165801.tif 000012
【００４４】
【外９】
2004165801.tif 000013
【００４５】
図２においてスイッチ１４，１５，１６，１８，２４，２５，２６，２８がＯＦＦとなり、スイッチ１７，３２，２７，４２がＯＮとなった状態を図６に示す。本状態においては、図８の従来例で説明した如くサンプルホールド容量３３，３４に保持された信号が演算増幅機１１，２１に読み出される。信号ＶＮの読出しに際しては、スイッチ３２のＯＮとともにサンプルホールド容量（ＣＴＮ）３３は演算増幅器（ＡＭＰ１）１１の反転入力に接続される。演算増幅器（ＡＭＰ１）１１の反転入力は非反転入力との仮想接地を保持するように動作し、図３で示したところのリセット電圧式（１１）を保持する。したがって、サンプルホールド容量（ＣＴＮ）３３の電位はＶＮからＶｒｅｆ＋ｖｏｆｆ１へ変化となる。その際に発生する電荷変動が積分容量（Ｃｆ１１）１２に転送される。これら一連の動作における電荷の総和は、電荷保存の法則に従い不変である。したがって式（１９）の等式が得られる。
【外１０】
2004165801.tif 000014
【００４６】
同様に、演算増幅器２１の出力については式（２０）の等式が得られる。
【外１１】
2004165801.tif 000015
【００４７】
式（１９），（２０）を各々ＯＵＴ１，ＯＵＴ２について解くと式（２１），（２２）となる。
【外１２】
2004165801.tif 000016
【００４８】
ここで、下記式（２３）を仮定する。
【００４９】
ＣＴＳ＝ＣＴＮ＝ＣＴ，Ｃｆ１１＝Ｃｆ１２＝Ｃｆ１，Ｃｆ２１＝Ｃｆ２２＝Ｃｆ２・・・（２３）
さらに式（２１），（２２），（２３）より式（２４）が得られる。
【外１３】
2004165801.tif 000017
【００５０】
式（２４）の第二項を０とするようなＣＴ，Ｃｆ１，Ｃｆ２の関係を求める。
【外１４】
2004165801.tif 000018
【００５１】
したがって式（２６）で表される関係を作り出すことで演算増幅器によるオフセットを０とすることが可能となる。
【００５２】
Ｃｆ１＋Ｃｆ２＝ＣＴ・・・（２６）
図７は、図３〜５で説明したところの各状態の出力を示すタイミングチャートである。
【００５３】
【発明の効果】
以上説明したように本発明によれば、式（２６）なる関係が成立するように各容量値を選択することで、サンプルホールド容量を読み出す演算増幅器のオフセット電圧に影響されない減算結果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る読出し回路を説明する図である。
【図２】本発明の第２の実施例に係る読出し回路を説明する図である。
【図３】図２のリセット状態を説明する図である。
【図４】図２のキャリブレーション前半状態を説明する図である。
【図５】図２のキャリブレーション後半状態を説明する図である。
【図６】図２の信号読出し状態を説明する図である。
【図７】本発明の第２の実施例に係る読出し回路の動作を説明するタイミングチャートである。
【図８】従来例であるところの読出し回路を説明する図である。
【図９】従来例であるところの読出し回路の動作を説明するタイミングチャートである。
【図１０】イメージスキャナなどの各画素毎の出力電力レベルを説明する図である。
【符号の説明】
１１，２１  演算増幅器
１２，１３，２２，２３  容量
１４，１５，１６，１７，１８，２４，２５，２６，２７，２８，３１，３２，４１，４２  スイッチ
３３，４３  サンプルホールド容量
５１  光電変換素子
５２  リセットＭＯＳ
５３  ＰＭＯＳ
５４  定電流源
１０１  信号源
１０２  減算回路
１０３，１１３  サンプルホールド回路
１０４，１１４  増幅器
１０５，１１５  加算器
【図１】
2004165801.tif 000019
【図２】
2004165801.tif 000020
【図３】
2004165801.tif 000021
【図４】
2004165801.tif 000022
【図５】
2004165801.tif 000023
【図６】
2004165801.tif 000024
【図７】
2004165801.tif 000025
【図８】
2004165801.tif 000026
【図９】
2004165801.tif 000027
【図１０】
2004165801.tif 000028