(57)【要約】【課題】銅を主成分とする埋込配線の信頼性を向上させる。【解決手段】半導体基板上の絶縁膜２１〜２４に配線開口部を形成する。配線開口部の底面および側面上を含む絶縁膜２４上に導電性バリア膜２７と銅を主成分とする主導体膜２９を形成する。所定の濃度の酸素を含有する雰囲気中で第１の熱処理を行い、表面に酸化銅膜２９ａを形成しながら主導体膜２９を再結晶化させる。その後、絶縁膜２４上の不要な導電性バリア膜２７、主導体膜２９および酸化銅膜２９ａを除去し、配線開口部内に導電性バリア膜２７および主導体膜２９を残すことにより、配線を形成する。【選択図】　　図１２
2004079835.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１導体膜の表面部分を酸化しながら、第１熱処理を行う工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程。
【請求項２】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１導体膜の表面に酸化銅を含む膜を形成しながら、第１熱処理を行う工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜および前記酸化銅を含む膜を除去する工程。
【請求項３】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、酸素を含む雰囲気中で第１熱処理を行う工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程。
【請求項４】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記第１導体膜上に前記第１導体膜よりも高い融点を有する材料膜を形成する工程、
（ｅ）前記（ｄ）工程後に、第１熱処理を行う工程、
（ｆ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜および前記材料膜を除去する工程。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記第１導体膜上に前記第１導体膜よりも硬い材料膜を形成する工程、
（ｅ）前記（ｄ）工程後に、第１熱処理を行う工程、
（ｆ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜および前記材料膜を除去する工程。
【請求項６】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記第１導体膜の表面部分を酸化する工程、
（ｅ）前記（ｄ）工程後に、第１熱処理を行う工程、
（ｆ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程。
【請求項７】
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１導体膜に第１熱処理を行う工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程、
（ｆ）前記（ｅ）工程後に、前記第１導体膜に第２熱処理を行う工程、
を有し、
前記第１熱処理に含まれる酸素の量は、前記第２熱処理に含まれる酸素の量よりも多いことを特徴とする半導体装置の製造方法。
【請求項８】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１導体膜の表面に膜厚が１〜３０ｎｍの酸化銅を含む膜を形成するとともに、第１熱処理を行う工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程。
【請求項９】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１導体膜に０．１〜５００ｐｐｍの割合の酸素を含む雰囲気中で第１熱処理を行う熱処理工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程。
【請求項１０】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、複数段階の熱処理からなる第１熱処理を行う工程であって、各段階の熱処理は昇温過程と降温過程とを有し、各段階の熱処理における最高温度は後に行われる熱処理段階ほど高くなる工程、
（ｅ）前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理により前記第１導体膜の結晶粒が成長することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１、２、７、８のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理が酸素を含む雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１〜３、７、８のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理が０．１〜５００ｐｐｍの割合の酸素を含む雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１〜３、７〜９のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理が５〜２００ｐｐｍの割合の酸素を含む雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１〜３、７〜９のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理が１０〜１００ｐｐｍの割合の酸素を含む雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１〜３、７〜９のいずれか一項に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１導体膜の表面に１〜３０ｎｍの範囲内の厚みを有する酸化銅を含む膜が形成され、
前記（ｅ）工程では、前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜および前記酸化銅を含む膜が除去されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１〜３、８、９のいずれか一項に記載の半導体装置の製造方法において、
前記（ｅ）工程後に、前記第１導体膜に第２熱処理を行う工程を有し、
前記第１熱処理を行う雰囲気の酸素濃度は、前記第２熱処理を行う雰囲気の酸素濃度よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項７または１７に記載の半導体装置の製造方法において、
前記第２熱処理は酸素を含まない雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１〜９のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理は、１００℃〜４５０℃の範囲内の温度で行われることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１〜１０のいずれか一項に記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、前記配線開口部の底面および側壁を含む前記第１絶縁膜上に、銅の拡散を抑制または防止する機能を有する第３導体膜を形成する工程を有し、
前記（ｃ）工程では、前記第３導体膜上に、前記配線開口部内を埋め込むように、前記第１導体膜が形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項４または５に記載の半導体装置の製造方法において、
前記材料膜は、めっき法によって形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項４または５に記載の半導体装置の製造方法において、
前記材料膜は、前記第１熱処理が行われる温度よりも低い温度で成膜されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項４または５に記載の半導体装置の製造方法において、
前記材料膜は、Ｎｉ、ＮｉＢ、ＮｉＰ、ＮｉＷ、Ｃｒ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷまたはＷＮのいずれかからなることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１〜９のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理における降温過程の降温速度が５０℃／分以下であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１〜９のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理は複数段階の熱処理からなり、各段階の熱処理は昇温過程と降温過程とを有し、各段階の熱処理における最高温度は後に行われる熱処理段階ほど高くなることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１０または２５に記載の半導体装置の製造方法において、
前記第１熱処理を構成する複数段階の熱処理のうちの少なくとも最終段階の熱処理の降温過程の降温速度が５０℃／分以下であることを特徴とする半導体装置の製造方法。
【請求項２７】
（ａ）半導体基板上の第１絶縁膜の配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｂ）前記第１導体膜に熱処理を行う工程、
（ｃ）前記第１絶縁膜の配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去して、第１配線を形成する工程、
（ｄ）前記半導体基板上の前記第１絶縁膜より上層に位置する第２絶縁膜の開口部内を埋め込むように、銅を主成分とする第２導体膜を形成する工程、
（ｅ）前記第２導体膜に熱処理を行う工程、
（ｆ）前記第２絶縁膜の配線開口部内に埋め込まれた前記第２導体膜を残すように、それ以外の前記第２導体膜を除去して、第２配線を形成する工程、
を有し、
前記（ｂ）工程において熱処理が行われる雰囲気の酸素濃度は、前記（ｅ）工程において熱処理が行われる雰囲気の酸素濃度よりも大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、銅を主成分とする主導体膜を含む埋込配線を有する半導体装置の製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の素子間は、例えば多層配線構造により結線され回路が構成される。微細化に伴い配線構造として埋込配線構造が開発されている。埋込配線構造は、例えば絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Ｄａｍａｓｃｅｎｅ）技術、シングルダマシン（Ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）技術およびデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）技術によって、配線材料を埋め込むことで形成される。
【０００３】
例えば、絶縁膜の溝内を埋め込むようにめっき法によって銅膜を堆積し、その銅膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などにより研磨することによって、絶縁膜の溝内に埋込配線が形成される。めっき法によって銅膜を堆積した後には、アニール処理が行われる。特開２００１−１６０５９０号公報には、めっき法によって銅膜を堆積した直後に、８０〜２００℃の範囲内の温度でアニールする技術が記載されている。
【０００４】
【発明が解決しようとする課題】
本発明者の検討によれば、銅を主成分とする埋込配線構造においては、ストレスマイグレーションによる不良が発生することがある。例えば、高温放置試験を行うと、埋込銅配線の電気抵抗が上昇する。これは、下層埋込銅配線の上面と上層埋込銅配線のビア部（ビア埋込部）との間に空隙またはボイドが形成され、下層配線と上層配線の間の接続面積が低減するためである。
【０００５】
従って、埋込銅配線のストレスマイグレーション特性を改善することが要求されるが、本発明者の実験によれば、埋込配線形成用の銅膜を形成した後、アニール処理を施すと、アニール時の急激な温度変化のために銅膜が圧縮または膨張し、銅膜の接着性（接着強度）が劣化する恐れがあることが分かった。これは、埋込銅配線のストレスマイグレーション特性を劣化させて信頼性の低下を招き、半導体装置の製造歩留まりの低減や製造コストの増大を引き起こす。
【０００６】
本発明の目的は、銅を主成分とする主導体膜を含む配線の信頼性を向上させることができる半導体装置の製造方法を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成し、その導体膜の表面部分を酸化しながら熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１０】
また、本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成し、その導体膜の表面に酸化銅を含む膜を形成しながら熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１１】
また、本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成し、酸素を含む雰囲気中で熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１２】
また、本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成し、その導体膜よりも高い融点を有する材料膜を導体膜上に形成した後に熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１３】
また、本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成し、その導体膜よりも硬い材料膜を導体膜上に形成した後に熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１４】
また、本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成し、その導体膜の表面部分を酸化させた後に熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１５】
また、本発明の半導体装置の製造方法は、銅を主成分とする導体膜を絶縁膜の配線開口部を埋め込むように形成した後に、それぞれ昇温過程と降温過程とを有し最高温度が後に行われる熱処理段階ほど高くなるような複数段階の熱処理を行い、不要な導体膜を除去して配線を形成するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、の製造工程中の要部断面図である。
【００１８】
図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に素子分離領域２が形成される。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄｉｚａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　）法などにより形成される。
【００１９】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによって形成される。
【００２０】
次に、ｐ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２１】
次に、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される。例えば、半導体基板１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極５を形成することができる。
【００２２】
次に、ｐ型ウエル３のゲート電極５の両側の領域にリンなどの不純物をイオン注入することにより、ｎ−型半導体領域６が形成される。
【００２３】
次に、ゲート電極５の側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール７が形成される。サイドウォール７は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００２４】
サイドウォール７の形成後、ｎ＋型半導体領域８（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極５及びサイドウォール７の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｎ＋型半導体領域８は、ｎ−型半導体領域６よりも不純物濃度が高い。
【００２５】
次に、ゲート電極５およびｎ＋型半導体領域８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ＋型半導体領域８との表面に、それぞれシリサイド膜５ａおよびシリサイド膜８ａを形成する。これにより、ｎ＋型半導体領域８の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【００２６】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）９が形成される。
【００２７】
次に、半導体基板１上に窒化シリコンなどからなる絶縁膜１０と、酸化シリコンなどからなる絶縁膜１１を順次堆積する。それから、絶縁膜１１および絶縁膜１０を順次ドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）８の上部などにコンタクトホール１２を形成する。コンタクトホール１２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８の一部、やゲート電極５の一部などが露出される。
【００２８】
次に、コンタクトホール１２内に、タングステン（Ｗ）などからなるプラグ１３が形成される。プラグ１３は、例えば、コンタクトホール１２の内部を含む絶縁膜１１上にバリア膜として例えば窒化チタン膜１３ａを形成した後、タングステン膜をＣＶＤ（化学的気相成長：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって窒化チタン膜１３ａ上にコンタクトホール１２を埋めるように形成し、絶縁膜１１上の不要なタングステン膜および窒化チタン膜１３ａをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成することができる。
【００２９】
図２〜図１５は、図１に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図２〜図１５では、図１の絶縁膜１１より下の構造に対応する部分は図示を省略している。
【００３０】
まず、図２に示されるように、プラグ１３が埋め込まれた絶縁膜１１上に絶縁膜（エッチングストッパ膜）１４を形成する。絶縁膜１４は、例えば窒化シリコン膜または炭化シリコン（ＳｉＣ）膜からなる。絶縁膜１４は、その上層の絶縁膜（層間絶縁膜）１５に配線形成用の溝や孔をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するために形成される。すなわち、絶縁膜１４は絶縁膜（層間絶縁膜）１５をエッチングする際にエッチングストッパとして機能する。それから、絶縁膜１４上に、下層からフッ素（Ｆ）が添加された酸化シリコン膜およびフッ素（Ｆ）の添加されていない酸化シリコン膜を順次堆積することによって絶縁膜（層間絶縁膜）１５を形成する。なお、絶縁膜１５は、フッ素の添加されていない酸化シリコン膜のみから形成してもよい。また、フッ素を添加することにより、絶縁膜１５の誘電率を下げることができるので、半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。また、絶縁膜１５は、有機系の低誘電率材料で形成してもよい。
【００３１】
次に、図３に示されるように、フォトリソグラフィ法およびエッチング法を用いて、絶縁膜１５および絶縁膜１４をドライエッチングすることによって、配線開口部すなわち配線溝１６を形成する。このとき、配線溝１６の底部では、プラグ１３の上面が露出される。
【００３２】
次に、図４に示されるように、半導体基板１の主面上の全面に、例えばタンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の積層膜からなる、厚さ５０ｎｍ程度の比較的薄い導電性バリア膜１７を形成する。導電性バリア膜１７の成膜には、スパッタリング法やＣＶＤ法などを用いることができる。導電性バリア膜１７は、例えば後述の主導体膜形成用の銅の拡散を抑制または防止する機能や主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜１７の材料としては、タンタルや窒化タンタルに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜１７の材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属を用いることもできる。また、導電性バリア膜１７としては、上記材料膜の単体膜だけでなく積層膜を用いることもできる。
【００３３】
次に、導電性バリア膜１７が堆積された半導体基板１の全面に、銅（Ｃｕ）膜からなるシード膜１８を、例えばスパッタリング法またはＣＶＤ法などによって形成する。ここで、シード膜１８は主導体膜１９と導電性バリア膜１７の密着性を向上させるために形成される。シード膜１８の厚みは、例えば８０〜２００ｎｍである。それから、図５に示されるように、シード膜１８が堆積された半導体基板１の全面に、例えば厚さ３００〜１０００ｎｍ程度の相対的に厚い、銅を主成分とする主導体膜１９を、配線溝１６を埋めるように形成する。主導体膜１９は、例えば電解めっきまたは無電解めっきのようなめっき法やＣＶＤ法によって形成することができる。また、主導体膜１９は、例えば銅または銅合金（Ｃｕを主成分とし、例えばＭｇ，Ａｇ，Ｐｄ，Ｔｉ，Ｔａ，Ａｌ，Ｎｂ，ＺｒまたはＺｎなどを含む）により形成することができる。
【００３４】
主導体膜１９の形成後、酸素を含有する雰囲気中で半導体基板１（主導体膜１９）に対して第１の熱処理（アニール処理）を行う。この際、例えば不活性ガス（例えばＨｅやＡｒガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガスをベースガス（主成分）とし、好ましくは０．１〜５００ｐｐｍ（ここで１ｐｐｍは０．０００１％に対応）、より好ましくは５〜２００ｐｐｍ、更に好ましくは１０〜１００ｐｐｍの濃度（割合）で酸素または酸素（Ｏ２）ガスを含有する雰囲気中で、熱処理が行われる。これにより、図６に示されるように、主導体膜１９の表面部分を酸化して酸化銅膜（酸化膜）１９ａを形成しながら、主導体膜１９（の銅）を再結晶化させ、主導体膜１９の結晶粒を成長させる（結晶粒径を拡大させる）。なお、酸化銅膜１９ａは主に酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）からなるが、主導体膜１９が銅合金などからなる場合は、酸化銅以外の金属酸化物など、他の（酸化銅以外の）成分を含むこともできる。また、この第１の熱処理は以上に示したような酸素を含有する雰囲気中で半導体基板１（主導体膜１９）に対して行っているが、この後に半導体基板１を降温する工程においても、同様の雰囲気で行われる。
【００３５】
形成される酸化銅膜１９ａの厚みは、好ましくは１〜３０ｎｍ、より好ましくは１０〜２０ｎｍ程度である。第１の熱処理の雰囲気の酸素濃度（酸素含有率）があまり高すぎると、酸化銅膜１９ａの成長が速くなり、形成される酸化銅膜１９ａの膜厚が厚くなりやすい。酸化銅膜１９ａの膜厚が厚すぎると、酸化銅膜１９ａが剥離する恐れがある。また、酸化銅膜１９ａの膜厚が厚すぎると、後述するＣＭＰ工程で、酸化銅膜１９ａが完全には除去されずに残存する可能性も生じる。これは下層配線と上層配線との間の抵抗を増大させる恐れがある。また、酸化銅膜１９ａが薄すぎると、後述する主導体膜の応力変化を抑制する効果が小さくなる。第１の熱処理の熱処理温度は、例えば１００〜４５０℃である。本実施の形態では、例えば４００℃の熱処理を例えば２〜１０分間程度行った。
【００３６】
形成される酸化銅膜１９ａの（膜厚の）制御性などを考慮すれば、第１の熱処理の雰囲気の酸素濃度は上記範囲が好ましいが、上記範囲外であっても、酸素を含有していれば有効である。また、酸素を含有しない雰囲気であっても、還元性でない雰囲気、例えば窒素ガス、アルゴンガス、またはヘリウムガスのような不活性雰囲気中で第１の熱処理を行った場合も、めっき工程で主導体膜１９中に微量混入した酸素を含むガス（例えばＣＯガス）や水分などにより主導体膜１９上に薄い酸化銅膜を形成することができる。これにより、後述する主導体膜の応力変化を抑制する効果を得ることができるが、形成される酸化銅膜の膜厚が薄いので、その効果は酸素含有雰囲気中で第１の熱処理を行った場合に比べて小さい。
【００３７】
ここで、この第１の熱処理によって主導体膜１９とシード膜１８とは一体化されて、導電性バリア膜１７と良好な密着性を有して形成されている。すなわち、導電性バリア膜１７上に電解めっき法または無電解めっき法によって主導体膜１９を直接形成した場合には、主導体膜１９と導電性バリア膜１７間の密着性は悪く剥離しやすくなるが、シード膜１８を導電性バリア膜１７上に形成した後、主導体膜１９を形成して、第１の熱処理を施すことで、主導体膜１９と導電性バリア膜１７の密着性を向上させることが出来る。第１の熱処理により主導体膜１９とシード膜１８は一体化されているので、説明を簡略化するために、図６およびそれ以降では、シード膜１８を省略し、主導体膜１９として記述する。
【００３８】
次に、図７に示されるように、絶縁膜１５上の不要な導電性バリア膜１７および主導体膜１９を除去し、配線溝１６内に導電性バリア膜１７および主導体膜１９を残すことにより、配線（第１層配線）２０を形成する。このとき、不要な導電性バリア膜１７および主導体膜１９の除去は、例えばＣＭＰ法を用いた研磨により行う。上記第１の熱処理工程で形成された主導体膜１９表面の酸化銅膜１９ａも、このＣＭＰ工程において除去される。形成された配線２０は、プラグ１３を介して、ｎ＋型半導体領域（ソース、ドレイン）８やゲート電極５と電気的に接続されている。あるいはエッチング（電解エッチングなど）により、不要な導電性バリア膜１７および主導体膜１９を除去することもできる。
【００３９】
次に、半導体基板１（主導体膜１９または配線２０）に対して第２の熱処理（第２のアニール処理）を行う。第２の熱処理は、第１の熱処理の酸素濃度よりも低い酸素濃度の雰囲気中で行われ、実質的に酸素を含まない雰囲気中で行われることが好ましい。従って、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で行われることが好ましい。また、第２の熱処理の熱処理温度は、例えば１００〜４５０℃である。この第２の熱処理により、ＣＭＰで酸化された配線２０（主導体膜１９）の表面の酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）を銅（Ｃｕ）に還元することができる。なお、本実施の形態において、第２の熱処理が第１の熱処理の酸素濃度よりも低い酸素濃度の雰囲気中で行われるというときは、第２の熱処理が酸素を実質的にまたは全く含まない雰囲気中で行われる場合も含むことはもちろんである。
【００４０】
次に、図８に示されるように、配線２０が埋め込まれた絶縁膜１５上に、絶縁膜（バリア絶縁膜）２１、絶縁膜（層間絶縁膜）２２、絶縁膜（エッチングストッパ膜）２３および絶縁膜（層間絶縁膜）２４を形成する。絶縁膜２１は、例えば炭窒化シリコン（ＳｉＣＮ）膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜２１は、配線２０の主導体膜１９中の銅が、絶縁膜２２中に拡散するのを抑制または防止する。絶縁膜２２は、絶縁膜１５と同様の材料により形成することができる。絶縁膜２３および絶縁膜２４は、絶縁膜１４および絶縁膜１５と同様の材料により形成することができる。
【００４１】
次に、図９に示されるように、フォトリソグラフィ法などを用いて絶縁膜２１〜２４をドライエッチングすることなどによって、配線開口部すなわち、配線２０に達するスルーホールまたはビア（ｖｉａ）２５および配線溝２６を形成する。このとき、ビア２５の底部では、配線２０の上面が露出される。
【００４２】
次に、ビア２５の底部で露出する配線２０（下層銅配線）の表面に形成された酸化銅を除去して配線２０の露出した上面を清浄化（クリーニング）する処理を行う。これは、例えば水素（Ｈ２）プラズマ処理のような還元性プラズマ処理により、銅配線表面の酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）を銅（Ｃｕ）に還元することにより行うことができる。
【００４３】
次に、図１０に示されるように、半導体基板１の主面上の全面に、例えばタンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の積層膜からなる、厚さ５０ｎｍ程度の比較的薄い導電性バリア膜２７を、スパッタリング法などを用いて形成する。導電性バリア膜２７は、導電性バリア膜１７と同様の機能、例えば銅の拡散を抑制または防止する機能を有し、導電性バリア膜１７と同様の材料により形成することができる。
【００４４】
次に、導電性バリア膜２７が堆積された半導体基板１の全面に、銅（Ｃｕ）膜からなるシード膜２８を形成する。シード膜２８の厚みは、例えば８０〜２００ｎｍである。それから、図１２に示されるように、シード膜２８が堆積された半導体基板１の全面に、例えば厚さ３００〜１０００ｎｍ程度の相対的に厚い、銅を主成分とする主導体膜２９を、ビア２５および配線溝２６を埋めるように形成する。主導体膜２９は、例えば電解めっきまたは無電解めっきのようなめっき法やＣＶＤ法を用いて形成することができ、主導体膜１９と同様に、例えば銅または銅合金により形成することができる。
【００４５】
主導体膜２９の形成後、酸素を含有する雰囲気中で半導体基板１（主導体膜２９）に対して第１の熱処理（アニール処理）を行う。この際、例えば不活性ガス（例えばＨｅガスやＡｒガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガスをベースガス（主成分）とし、好ましくは０．１〜５００ｐｐｍ、より好ましくは５〜２００ｐｐｍ、更に好ましくは１０〜１００ｐｐｍの濃度（割合）で酸素または酸素（Ｏ２）ガスを含有する雰囲気中で、熱処理が行われる。これにより、図１２に示されるように、主導体膜２９の表面部分を酸化して酸化銅膜（酸化膜）２９ａを形成しながら、主導体膜２９（の銅）を再結晶化させ、主導体膜２９の結晶粒を成長させる（結晶粒径を拡大させる）。なお、酸化銅膜２９ａは主に酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）からなるが、主導体膜２９が銅合金などからなる場合は、酸化銅以外の金属酸化物など、他の（酸化銅以外の）成分を含むこともできる。
【００４６】
形成される酸化銅膜２９ａの厚みは、好ましくは１〜３０ｎｍ、より好ましくは１０〜２０ｎｍ程度である。第１の熱処理の雰囲気の酸素濃度（酸素含有率）があまり高すぎると、酸化銅膜２９ａの成長が速くなり、形成される酸化銅膜２９ａの膜厚が厚くなりやすい。酸化銅膜２９ａの膜厚が厚すぎると、酸化銅膜２９ａが剥離する恐れがある。また、酸化銅膜２９ａの膜厚が厚すぎると、後述するＣＭＰ工程で、酸化銅膜２９ａが完全には除去されずに残存する可能性も生じる。これは下層配線と上層配線との間の抵抗を増大させる。また、酸化銅膜２９ａが薄すぎると、後述する主導体膜の応力変化を抑制する効果が小さくなる。第１の熱処理の熱処理温度は、例えば１００〜４５０℃である。本実施の形態では、例えば４００℃の熱処理を例えば２〜１０分間程度行った。
【００４７】
形成される酸化銅膜２９ａの（膜厚の）制御性などを考慮すれば、第１の熱処理の雰囲気の酸素濃度は上記範囲が好ましいが、上記範囲外であっても、酸素を含有していれば有効である。また、酸素を含有しない雰囲気であっても、還元性でない雰囲気、例えば窒素ガス、アルゴンガス、またはヘリウムガスのような不活性雰囲気中で第１の熱処理を行った場合も、めっき工程で主導体膜２９中に微量混入した酸素を含むガス（例えばＣＯガス）や水分などにより主導体膜２９上に薄い酸化銅膜を形成することができる。これにより、後述する主導体膜の応力変化を抑制する効果を得ることができるが、形成される酸化銅膜の膜厚が薄いので、その効果は酸素含有雰囲気中で第１の熱処理を行った場合に比べて小さい。
【００４８】
ここで、この第１の熱処理によって主導体膜２９とシード膜２８とは一体化されて、導電性バリア膜２７と良好な密着性を有して形成されている。シード膜２８は第１の熱処理により主導体膜２９と一体化されているので、説明を簡略化するために、図１２およびそれ以降では、シード膜２８を省略し、主導体膜２９として記述する。
【００４９】
次に、図１３に示されるように、絶縁膜２４上の不要な導電性バリア膜２７および主導体膜２９を除去し、ビア２５および配線溝２６内に導電性バリア膜２７および主導体膜２９を残すことにより、配線（第２層配線）３０を形成する。このとき、不要な導電性バリア膜２７および主導体膜２９の除去は、例えばＣＭＰ法を用いた研磨により行う。上記第１の熱処理工程で形成された主導体膜２９表面の酸化銅膜２９ａも、このＣＭＰ工程において除去される。あるいはエッチング（電解エッチングなど）により、不要な導電性バリア膜２７および主導体膜２９を除去することもできる。形成された配線３０の配線部３０ａ（配線溝２６に埋込まれた導電性バリア膜２７および主導体膜２９）は、配線３０のビア部３０ｂ（ビア２５に埋込まれた導電性バリア膜２７および主導体膜２９）を介して配線２０と電気的に接続されている。
【００５０】
次に、半導体基板１（主導体膜２９または配線３０）に対して第２の熱処理（第２のアニール処理）を行う。第２の熱処理は、第１の熱処理の酸素濃度よりも低い酸素濃度の雰囲気中で行われ、実質的に酸素を含まない雰囲気中で行われることが好ましい。従って、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で行われることが好ましい。また、第２の熱処理の熱処理温度は、例えば１００〜４５０℃である。この第２の熱処理により、ＣＭＰで酸化された配線３０（主導体膜２９）の表面の酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）を銅（Ｃｕ）に還元することができる。
【００５１】
次に、図１４に示されるように、配線３０が埋め込まれた絶縁膜２４上に、上記絶縁膜膜２１〜２４を形成した工程と同様の工程および材料によって、絶縁膜（バリア絶縁膜）３１、絶縁膜（層間絶縁膜）３２、絶縁膜（エッチングストッパ膜）３３および絶縁膜（層間絶縁膜）３４を形成する。それから、ビア２５および配線溝２６と同様にして、配線３０に達するビアおよび配線溝を形成し、そのビアおよび配線溝を埋めかつ配線３０と電気的に接続された配線（第３層配線）３５を、配線３０の形成工程と同様の工程によって形成する。更に同様にして、図１５に示されるように、絶縁膜３４上に絶縁膜３６〜３９および配線４０（第４層配線）を形成し、絶縁膜３９上に絶縁膜４１〜４４および配線４５（第５層配線）を形成し、配線４５が埋め込まれた絶縁膜４４上に絶縁膜（バリア絶縁膜）４６を形成する。
【００５２】
更に必要に応じて、同様の製造工程を繰り返し、上層配線を形成することもできるがここでは図示およびその説明は省略する。また、配線４５の上層配線としてチタン膜、アルミニウム（Ａｌ）合金膜および窒化チタン膜などの積層膜からなるアルミニウム配線を形成し、このアルミニウム配線をボンディングパッドとして用いることもできる。
【００５３】
図１６は、本実施の形態に従って形成された埋込銅配線の高温放置試験後の抵抗（ビア抵抗）上昇率を示すグラフである。図１６のグラフの横軸が高温放置試験後の配線の電気抵抗の上昇率（高温放置前の電気抵抗を基準とした電気抵抗の上昇率）に対応し、図１６のグラフの縦軸が累積分布または累積確率（Ｃｕｍｕｌａｔｉｖｅ　Ｐｒｏｂａｂｉｌｉｔｙ）に対応する。所定の高温環境で数日間放置した後、放置試験前と放置試験後との配線の電気抵抗を比較して、抵抗の上昇（増加）率を算出した。図１６のグラフには、本実施の形態のように酸素含有雰囲気で第１の熱処理を行った場合（グラフ中では黒丸で示してある）だけでなく、水素１００％の雰囲気中で第１の熱処理を行った比較例の場合（グラフ中では白丸で示してある）についてもグラフ化してある。
【００５４】
図１６のグラフから分かるように、水素１００％の雰囲気中で第１の熱処理を行った比較例の場合（白丸）は抵抗上昇率１％を越えるものがほとんどであり、半数以上は２％以上抵抗が上昇してしまっている。これに対して酸素含有雰囲気で第１の熱処理を行った場合（黒丸）は、その大部分において抵抗上昇が１％未満に抑えられ、配線の信頼性が大きく改善されている事がわかる。すなわち、本実施の形態のような条件で熱処理を行うことにより、高温放置（試験）後の配線の抵抗上昇が抑制され、ストレスマイグレーション特性が向上する（ストレスマイグレーションによる劣化が防止される）ことが分かる。
【００５５】
本実施の形態では、上記のように、各埋込銅配線（配線２０、３０、３５、４０および４５）形成用の主導体膜（例えば主導体膜１９および２９）を形成した後に、それぞれ第１の熱処理を行う。第１の熱処理工程は、酸素を含有する雰囲気中で行われるため、主導体膜の表面が酸化され、主導体膜上に酸化銅膜（例えば酸化銅膜１９ａおよび２９ａ）が形成される。このため、第１の熱処理工程では表面が銅より硬い酸化銅膜で覆われた状態で主導体膜が熱処理されるので、第１の熱処理工程における主導体膜（シード膜を含む）の変形を抑制することができる。すなわち、主導体膜の温度変化による圧縮または膨張を酸化銅膜が抑制するように作用する。従って、主導体膜のストレスまたは応力変化を低減しながら、主導体膜を再結晶化し、主導体膜の結晶粒を成長させることができる。これにより、配線の接着性（密着性）、例えばシード膜を含む主導体膜（銅からなる部分）と導電性バリア膜との間の界面の接着性を向上できる。また、第１の熱処理終了後の主導体膜中の残留応力を低減することもできる。更に、第１の熱処理における冷却（降温）過程で主導体膜中の応力が圧縮応力（高温側）から引っ張り応力（低温側）に変わる温度がより低温側に移行し、応力変化に伴うボイドの生成や拡散を防止できる。これにより、形成された配線におけるストレスマイグレーションに起因した不良の発生を低減できる。すなわち、ストレスマイグレーション特性を改善できる。従って、図１６に示されるように、高温放置試験による配線抵抗の上昇を抑制することが可能となる。また、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性を改善できる。また、半導体装置の製造歩留まりを向上し、製造コストを低減できる。
【００５６】
また、本実施の形態では、第１の熱処理を酸素含有雰囲気中で行うことで主導体膜上に酸化銅膜を形成し、主導体膜の不要な部分を除去するためのＣＭＰ工程で酸化銅膜を除去できるので、特別な工程を付加する必要がない。このため、製造時間や製造コストを増加させることなく、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性を向上できる。
【００５７】
また、本発明者の解析（Ｘ線回折評価など）によれば、本実施の形態のように酸素含有雰囲気中で第１の熱処理を行った場合、水素１００％雰囲気中で第１の熱処理を行った場合と比較して、熱処理後の主導体膜の配向性が向上した。これにより、形成された配線のエレクトロマイグレーション特性が向上し、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性を改善できる。
【００５８】
また、昇温脱離分光法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）の評価結果によれば、本実施の形態のように酸素含有雰囲気中で第１の熱処理を行った場合、水素１００％雰囲気中で第１の熱処理を行った場合と比較して、熱処理後の主導体膜中のＣＯの含有率が高かった。また、ＳＥＭ観察の結果によれば、水素１００％雰囲気中で第１の熱処理を行った場合は熱処理後の主導体膜中には、結晶粒界に比較的大きなボイドが形成されているのに対して、本実施の形態のように酸素含有雰囲気中で第１の熱処理を行った場合、結晶粒界に比較的小さなボイドが散在していた。
【００５９】
図１７は、主導体膜（めっき法で形成した銅膜）の接着強度試験を行った結果の割合を示すグラフである。図１７のグラフでは、主導体膜の形成後に酸素含有雰囲気で第１の熱処理を行った場合と、水素１００％の雰囲気中で第１の熱処理を行った場合について、形成された主導体膜の剥離強度または接着強度の測定結果の割合を示してある。図１７に示されるように、主導体膜の形成後に酸素含有雰囲気中で熱処理（第１の熱処理）を行うことで、主導体膜の接着強度が向上する。これにより、主導体膜（およびシード膜）と導電性バリア膜の接着強度を向上し、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性を改善できる。
【００６０】
本実施の形態では、第１の熱処理を酸素含有雰囲気中で行って第１の熱処理中に主導体膜上に酸化銅膜を形成した。しかしながら、主導体膜の形成後に、例えばＵＶオゾン処理や酸素プラズマ処理などにより主導体膜をあまり加熱せずに主導体膜の表面を酸化して酸化銅膜を形成し、その後（酸化銅膜形成後）、第１の熱処理を行って主導体膜を再結晶化（結晶粒成長）させることもできる。この場合、第１の熱処理は酸素を含んでいない雰囲気（例えば不活性雰囲気）中で行ってもよい。
【００６１】
また、第１の熱処理は減圧または常圧雰囲気中で行うことができるが、高圧下での熱処理が可能な熱処理装置を用いて高圧雰囲気中で第１の熱処理を行えば、第１の熱処理における主導体膜の応力変化をより低減し、形成された埋込銅配線のストレスマイグレーション特性をより向上することもできる。
【００６２】
また、本実施の形態では、埋込銅配線のうちシングルダマシン配線（例えば配線２０）およびデュアルダマシン配線（例えば配線３０）のいずれについても、第１の熱処理を酸素を含有する雰囲気中で行った。しかしながら、ストレスマイグレーションに起因した不良が比較的生じやすいのは、デュアルダマシン配線である。このため、シングルダマシン配線の形成工程では、例えば水素雰囲などの還元性雰囲気中で第１の熱処理を行い、主導体膜の表面に酸化銅膜を形成することなく結晶粒を成長させ、デュアルダマシン配線の形成工程では、第１の熱処理工程を酸素を含有する雰囲気中で行い、主導体膜の表面に酸化銅膜を形成して結晶粒を成長させることもできる。
【００６３】
また、本実施の形態では、埋込銅配線（配線２０、３０、３５、４０および４５）のいずれについても、酸素含有雰囲気中で第１の熱処理を行った。しかしながら、多層配線構造のうち、任意の配線層、例えばストレスマイグレーションによる劣化が生じやすい構造の配線層についてだけ、酸素含有雰囲気中で第１の熱処理を行うこともできる。ストレスマイグレーションに起因した不良が生じやすいのは、比較的幅広の配線部に比較的小さな径のビア部が接続された構造の配線層である。例えば、ビアの径（直径）が例えば０．３μｍ以下で、配線幅が例えば１μｍ以上であるような配線構造においては、高温放置による抵抗上昇のようなストレスマイグレーションによる劣化が生じやすい。そのようなストレスマイグレーションによる劣化が生じやすい構造の配線層は、多層配線構造のうち比較的下層側の配線層であるので、下層側の配線（例えば配線２０、３０および３５）の形成工程では、酸素含有雰囲気中で第１の熱処理を行い、上層側の配線（例えば配線４０および４５）の形成工程では、それより酸素濃度が小さい雰囲気（例えば酸素を含有しない雰囲気）中で第１の熱処理を行うこともできる。
【００６４】
（実施の形態２）
図１８〜図２１は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１０〜図１３の工程段階に対応する。
【００６５】
上記実施の形態１では、埋込銅配線形成用の主導体膜を形成した後の第１の熱処理を酸素を含有する雰囲気中で行い、主導体膜の表面に酸化銅膜を形成している。本実施の形態では、第１の熱処理の前に、主導体膜の表面上に電気めっき（電解めっき）または無電解めっきによって金属膜を形成する。
【００６６】
本実施の形態においても、上記実施の形態１と同様に、図１８に示されるように、導電性バリア膜２７およびシード膜２８を形成する。次に、図１９に示されるように、シード膜２８上に、例えばめっき法によって主導体膜２９を形成する。それから、図２０に示されるように、電気めっき（電解めっき）または無電解めっきのようなめっき法によって、主導体膜２９の表面上に、例えばニッケルめっき膜（Ｎｉ、ＮｉＢ、ＮｉＰまたはＮｉＷを含む）などからなる金属膜５１を形成する。金属膜５１の膜厚の好ましい範囲は５０〜１０００ｎｍ程度である。これ以上膜厚を厚くすると金属膜５１自身の膜応力が大きくなり、主導体膜２９から剥離しやすくなってしまう。また、膜厚が薄すぎた場合には金属膜５１自身の強度が低下するので、主導体膜２９のストレスまたは応力変化発生時に、金属膜５１に割れ目等が発生し、その強度を保てなくなる恐れがある。このようにして金属膜５１を形成した後に、半導体基板１（主導体膜２９）に対して第１の熱処理（アニール処理）を行う。
【００６７】
本実施の形態では、上記実施の形態１とは異なり、酸素を実質的に含まない雰囲気中で第１の熱処理を行うことができ、例えば還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で行われる。なお、酸素を含む雰囲気中で第１の熱処理を行うこともできる。第１の熱処理の熱処理温度は、例えば１００〜４５０℃である。本実施の形態では、水素とアルゴンの混合ガス雰囲気中で、例えば４００℃の熱処理を２〜１０分間程度行った。第１の熱処理により、主導体膜２９（の銅）を再結晶化させ、主導体膜２９の結晶粒を成長させる。
【００６８】
次に、図２１に示されるように、絶縁膜２４上の不要な導電性バリア膜２７および主導体膜２９を除去し、ビア２５および配線溝２６内に導電性バリア膜２７および主導体膜２９を残すことにより、配線（第２層配線）３０を形成する。このとき、不要な導電性バリア膜２７および主導体膜２９の除去は、例えばＣＭＰ法を用いた研磨により行う。上記金属膜５１も、このＣＭＰ工程において除去される。ここで、上記実施の形態１と同様に、シード膜２８は前述の第１の熱処理により主導体膜２９と一体化されているので、説明を簡略化するために、シード膜２８を省略し、主導体膜２９として記述している。また、他の配線（配線２０、３５、４０および４５）も同様にして形成することができる。他の製造工程および構造は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【００６９】
本実施の形態では、主導体膜２９上を、主導体膜２９よりも（すなわち銅（Ｃｕ）よりも）融点の高い金属膜５１で覆った状態で、あるいは主導体膜２９よりも（すなわち銅よりも）硬い金属膜５１で覆った状態で、主導体膜２９が熱処理（第１の熱処理）される。このため、第１の熱処理工程における主導体膜２９の変形（膨張または収縮）を抑制することができる。すなわち、主導体膜２９の温度変化による圧縮または膨張を金属膜５１が抑制するように作用する。従って、主導体膜２９のストレスまたは応力変化を低減しながら、主導体膜２９の結晶粒を成長させることができる。これにより、形成された配線における、ストレスマイグレーションに起因した不良の発生を低減できる。すなわち、ストレスマイグレーション特性を改善できる。従って、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性を改善できる。また、半導体装置の製造歩留まりを向上し、製造コストを低減できる。
【００７０】
また、金属膜５１として、電気ニッケルめっき膜や無電解ニッケルめっき膜（ＮｉＢ、ＮｉＰまたはＮｉＷなど）を用いることができるが、それ以外でも例えば電気クロムめっき膜などの他のめっき膜（めっき法で形成した材料膜）を用いることができる。また、金属膜５１としては、主導体膜２９よりも高い融点を有する（すなわち銅よりも高い融点を有する）材料膜、あるいは主導体膜２９よりも硬い（すなわち銅よりも硬い）材料膜を用いることができ、主導体膜２９よりも（すなわち銅よりも）熱膨張率が小さいことがより好ましい。従って、金属膜５１の材料として、例えばＮｉ、ＮｉＢ、ＮｉＰ、ＮｉＷ、Ｃｒ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷまたはＷＮなどを用いることができる。
【００７１】
また、金属膜５１は主導体膜２９が加熱（熱処理）されたときの変形を抑制するために形成されるので、金属膜５１の成膜工程中（特に金属膜５１が形成されていない段階）は主導体膜２９があまり加熱されないことが好ましい。従って、金属膜５１は少なくとも第１の熱処理を行う温度より低い温度で成膜されることが好ましく、１００℃程度以下で成膜されればより好ましい。金属膜５１の成膜工程で主導体膜２９があまり高温に加熱されると、金属膜５１の成膜工程中に主導体膜３９が変形（膨張または収縮）して、導電性バリア膜３７との密着性が低減する恐れがある。従って、金属膜５１は、電気めっき（電解めっき）または無電解めっきのようなめっき法等、低い温度で形成できる成膜工程により形成することがより好ましい。これにより、主導体膜２９をあまり加熱することなく、金属膜５１を主導体膜２９上に的確に形成することができる。また、めっき法で形成した主導体膜２９上に金属膜５１をめっき法で形成すれば、製造工程を簡略化することも可能になる。めっき法以外でも、成膜温度が比較的低い成膜方法、例えば室温スパッタリング法などを用いて金属膜５１を形成することもできる。
【００７２】
（実施の形態３）
上記実施の形態１では、埋込み銅配線の主導体膜を形成した後に行われる第１の熱処理は、１ステップ（一段階）の熱処理によって構成されている。すなわち、第１の熱処理を行うべき温度（例えば４００℃）に半導体基板を加熱し、所定の時間その温度に保持した後に、半導体基板の温度を低下させている。本実施の形態では、埋込み銅配線の主導体膜を形成した後に行われる第１の熱処理は、複数ステップ（複数段階）の熱処理（ステップアニール）によって構成される。
【００７３】
図２２は、本実施の形態の第１の熱処理、すなわちステップアニールを説明するためのグラフである。図２２のグラフの横軸は時間（任意単位：ａｒｂｉｔｒａｒｙ　ｕｎｉｔ）に対応し、縦軸は温度に対応する。
【００７４】
図２２に示されるように、本実施の形態では、埋込銅配線形成用の主導体膜を形成した後、第１の熱処理の第１ステップまたは第１段階として、半導体基板を温度Ｔ１（例えば１００℃）に加熱し（昇温過程）、所定の時間（例えば１０分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。それから、第２ステップまたは第２段階として、半導体基板を温度Ｔ２（例えば１５０℃）に加熱し（昇温過程）、所定の時間（例えば１０分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。それから、第３ステップまたは第３段階として、半導体基板を温度Ｔ３（例えば３００℃）に加熱し（昇温過程）、所定の時間（例えば２分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。それから、第４ステップまたは第４段階として、半導体基板を温度Ｔ４（例えば４００℃）に加熱し（昇温過程）、所定の時間（例えば２分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。各ステップの熱処理時間は、上記のように、低温帯（例えば２５０℃未満の熱処理である第１および第２ステップ）での熱処理時間よりも、高温帯（例えば２５０℃以上の熱処理である第３および第４ステップ）での熱処理時間の方が短い。また、第１〜第４ステップのそれぞれの熱処理温度または最高温度（Ｔ１〜Ｔ４）は、後に行われる熱処理ステップほど高くなる、すなわちＴ１＜Ｔ２＜Ｔ３＜Ｔ４となることに注意すべきである。また第１〜第３ステップでは、それぞれ一旦冷却してから次のステップに移行している。従って、各ステップは昇温過程と降温過程とを有し、上記のように昇温過程と降温過程の間で所定の時間所定の温度（Ｔ１〜Ｔ４のいずれか）に保持される。
【００７５】
図２３および図２４は、第１の熱処理時に銅膜すなわちシード膜を含む主導体膜（例えば主導体膜１９または２９）に生じるストレスまたは応力のヒステリシス曲線を説明するためのグラフである。図２３および図２４のグラフの横軸は、半導体基板（主導体膜）の温度に対応し、縦軸は主導体膜に生じているストレスまたは応力に対応する。なお、図２３および図２４のグラフの縦軸では、正（プラス）の応力は主導体膜に引っ張り応力が生じていることに対応し、負（マイナス）の応力は主導体膜に圧縮応力が生じていることに対応する。また、図２３は、上記実施の形態１のように、１ステップ（一段階）の熱処理によって第１の熱処理を行った場合に対応し、図２４は、図２２のように複数ステップ（複数段階）の熱処理（ステップアニール）によって第１の熱処理を行った場合に対応する。
【００７６】
１ステップからなる第１の熱処理を行った場合（例えば図２２において、第１〜第３ステップを省略し、第４ステップの熱処理のみを行った場合）、半導体基板を室温からいきなり４００℃に加熱して所定の時間保持した後、また室温まで冷却すると、図２３に示されるように、主導体膜に生じる応力が熱処理中に大きく変化する。すなわち、１ステップの熱処理によって、主導体膜中の応力が一度に大きく変化する。熱処理による応力変化が急峻であるため、導電性バリア膜と主導体膜（シード膜を含む）の界面での応力が急増し、導電性バリア膜と主導体膜との間の接着性が劣化する恐れがある。
【００７７】
それに対して、本実施の形態では、半導体基板を室温→１００℃→室温→１５０℃→室温→３００℃→室温→４００℃→室温と４ステップ（段階）で変化させる。このため、図２４に示されるように、主導体膜の応力は各ステップ（第１〜第４ステップ）で少しずつ変化する。第１の熱処理による応力変化が小刻みであるため、導電性バリア膜と主導体膜（シード膜を含む）の界面での応力緩和がスムースとなり、導電性バリア膜と主導体膜の間の接着性が劣化するのを防止できる。また、第１の熱処理終了後の主導体膜中の残留応力を低減することもできる。従って、第１の熱処理として、図２２のような複数ステップの熱処理からなるステップアニールを行うことで、導電性バリア膜と主導体膜との間の接着性を改善または向上できる。これにより、第１の熱処理工程後に行われるＣＭＰ工程（不要な主導体膜や導電性バリア膜を除去する工程）で、主導体膜が導電性バリア膜からはがれてしまうような欠陥を防止することができる。このため、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性を改善することが可能となる。また、半導体装置の製造歩留まりを向上し、製造コストを低減できる。本発明者の実験によれば、そのようなＣＭＰ工程での主導体膜のはがれに起因した配線の断線は、本実施の形態のように主導体膜形成後の第１の熱処理をステップアニールとすることで、発生率を約２０分の１に低減することができた。
【００７８】
なお、本実施の形態のように、ステップアニールによって第１の熱処理を行う場合、上記実施の形態１のように酸素を含有する雰囲気中で第１の熱処理（ステップアニール）を行って主導体膜上に酸化銅膜（酸化銅膜１９ａまたは２９ａ）を形成することができる。これにより、上記実施の形態１と同様の効果を得られた上更に、ステップアニールによって第１の熱処理を行うことにより、ＣＭＰ工程などで主導体膜が導電性バリア膜からはがれてしまうような欠陥を防止でき、埋込銅配線の信頼性を上記実施の形態１に比べて更に向上させることができる。
【００７９】
また、上記実施の形態２のように、主導体膜よりも高融点の材料膜または硬い材料膜（金属膜５１）を主導体膜上に形成した後、本実施の形態のようにステップアニールによって第１の熱処理を行うこともできる。これにより、上記実施の形態２と同様の効果を得られた上更に、ステップアニールによって第１の熱処理を行うことにより、ＣＭＰ工程などで主導体膜が導電性バリア膜からはがれてしまうような欠陥を防止でき、埋込銅配線の信頼性を上記実施の形態２に比べて更に向上させることができる。
【００８０】
しかしながら、主導体膜上に上記実施の形態１の酸化銅膜１９ａおよび２９ａや上記実施の形態２の金属膜５１に対応する膜を形成しない場合であっても、主導体膜の形成後に本実施の形態のようなステップアニールによって第１の熱処理を行えば、１ステップ（一段階）の熱処理で第１の熱処理を行った場合と比較して導電性バリア膜と主導体膜との間の接着性を改善することができる。これにより、ＣＭＰ工程などで主導体膜が導電性バリア膜からはがれてしまうような欠陥を防止でき、埋込銅配線の信頼性を改善することができる。
【００８１】
また、本実施の形態では、４ステップ（４段階）の熱処理によって第１の熱処理を構成したが、４ステップだけでなく、２ステップ（２段階）以上の任意のステップの熱処理によって第１の熱処理を構成することができる。
【００８２】
また、ステップアニールの各ステップの降温（冷却）過程では、室温まで冷却するのがより好ましいが、室温以上であっても各ステップの最高温度（Ｔ１〜Ｔ４のいずれか）より低い温度にそれぞれ冷却させれば、導電性バリア膜と主導体膜との間の接着性向上には有効である。
【００８３】
（実施の形態４）
上記実施の形態３では、埋込み銅配線の主導体膜を形成した後に行われる第１の熱処理を複数ステップ（複数段階）の熱処理（ステップアニール）によって構成している。本実施の形態でも、同様に第１の熱処理をステップアニールによって構成するが、各ステップ（各段階）における降温（冷却）過程に徐冷を行うなどして降温速度をゆるやかにする。
【００８４】
本実施の形態では、上記実施の形態３と同様に、埋込銅配線形成用の主導体膜を形成した後、第１の熱処理の第１ステップまたは第１段階として、半導体基板を温度Ｔ１（例えば１００℃）に加熱し（昇温過程）、所定の時間（例えば１０分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。それから、第２ステップまたは第２段階として、半導体基板を温度Ｔ２（例えば１５０℃）に加熱し（昇温過程）、所定の時間（例えば１０分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。それから、第３ステップまたは第３段階として、半導体基板を温度Ｔ３（例えば３００℃）に加熱し（昇温過程）、所定の時間（例えば２分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。それから、第４ステップまたは第４段階として、半導体基板を温度Ｔ４（例えば４００℃）に加熱し（昇温過程）、所定の時間（例えば２分間）保持した後、半導体基板の温度を例えば室温まで低下させる（降温過程）。
【００８５】
しかしながら、本実施の形態では、各ステップ（第１〜第４ステップ）の降温過程において、温度変化（降温速度）をなだらかにする。例えば、第１〜第４ステップのそれぞれおいて、半導体基板を所定の温度（Ｔ１〜Ｔ４のいずれか）に上記の時間保持した後、所定の時間（例えば１０分以上）徐冷を行ってから半導体基板の温度を（例えば室温まで）低下させる。あるいは、第１〜第４ステップのそれぞれの降温過程の降温速度を比較的遅く（小さく）する。第１〜第４ステップのそれぞれの降温過程の降温速度は５０℃／分以下であればより好ましい。これにより、降温過程の降温速度が速い（大きい）場合と比較して、導電性バリア膜と主導体膜との界面に発生する応力変化をより緩和することができ、導電性バリア膜と主導体膜との間の接着性をより改善できる。すなわち、降温過程の温度変化をなだらかにすることで、昇温開始時と降温終了時におけるの応力変化量（ストレス変化量）を低減することができる。このため、第１の熱処理工程後に行われるＣＭＰ工程などで、主導体膜が導電性バリア膜からはがれてしまうような欠陥を、上記実施の形態３と比較して更に確実に防止できるようになる。従って、埋込銅配線の信頼性および埋込銅配線を有する半導体装置の信頼性をより改善することができる。また、半導体装置の製造歩留まりを向上し、製造コストを低減できる。
【００８６】
また、第１〜第４ステップの熱処理のうち、低温帯（例えば第１および第２ステップ）の熱処理の降温過程では降温速度を速くし、高温帯の熱処理（例えば第３および第４ステップ）の降温過程では降温速度を遅く（なだらかに）することもできる。これにより、第１の熱処理に有する時間を短縮できる。第１の熱処理を構成する複数ステップの熱処理のうち、少なくとも最終ステップ（ここでは第４ステップ）の熱処理の降温過程の降温速度を遅く（なだらかに）すれば、導電性バリア膜と主導体膜との間の接着性向上には有効である。
【００８７】
また、上記実施の形態１または２のように第１の熱処理を１ステップの熱処理で構成した場合にも、本実施の形態のように降温過程の降温速度（温度変化）をなだらかにすることで、導電性バリア膜と主導体膜との間の接着性をより改善することが可能となる。
【００８８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８９】
前記実施の形態では、ＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。
【００９０】
本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９１】
各埋込銅配線形成用の主導体膜を形成した後に、それぞれ第１の熱処理を酸素を含有する雰囲気中で行うことで、主導体膜表面が銅より硬い酸化銅膜を形成しながら熱処理されるので、第１の熱処理工程における主導体膜の変形を抑制することができる。従って、主導体膜のストレスまたは応力変化を低減しながら、主導体膜を再結晶化し、主導体膜の結晶粒を成長させることができ、応力変化に伴うボイドの生成や拡散も防止できる。さらに、第１の熱処理終了後の主導体膜中の残留応力を低減することもできる。これらにより、主導体膜と導電性バリア膜との接着強度が向上する。すなわち、ストレスマイグレーション特性を改善できる。また、主導体膜の配向性が向上でき、形成された配線のエレクトロマイグレーション特性を向上することができる。また、主導体膜の不要な部分を除去するためのＣＭＰ工程で酸化銅膜を除去できるので、特別な工程を付加する必要がない。
【００９２】
各埋込銅配線形成用の主導体膜を形成した後に、主導体膜よりも高融点または硬質の金属膜を形成することで、第１の熱処理工程における主導体膜のストレスまたは応力変化を低減しながら、結晶粒を成長させることができる。また、金属膜を電気めっき（電解めっき）または無電解めっきのようなめっき法等、低い温度で形成できる成膜工程により形成することで、主導体膜をあまり加熱することなく、金属膜を主導体膜上に的確に形成することができる。
【００９３】
第１の熱処理に２段階以上のステップアニールを行うことで、応力変化を小刻みでき、導電性バリア膜と主導体膜の間の接着性が劣化するのを防止できる。また、第１の熱処理終了後の主導体膜中の残留応力を低減することもできる。
【００９４】
さらに、降温過程の降温速度を遅く（なだらかに）することで、昇温開始時と降温終了時における応力変化量を低減できるため、導電性バリア膜と主導体膜との間の接着性を更に向上できる。
【００９５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９６】
銅を主成分とする主導体膜を含む配線の信頼性を向上させることができる。また、半導体装置の信頼性を改善できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程に従って形成された埋込銅配線の高温放置試験後の抵抗（ビア抵抗）上昇率を示すグラフである。
【図１７】主導体膜の接着強度試験を行った結果の割合を示すグラフである。
【図１８】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程の第１の熱処理を説明するためのグラフである。
【図２３】第１の熱処理時に銅膜に生じる応力のヒステリシス曲線を説明するためのグラフである。
【図２４】第１の熱処理時に銅膜に生じる応力のヒステリシス曲線を説明するためのグラフである。
【符号の説明】
１　半導体基板
２　素子分離領域
３　ｐ型ウエル
４　ゲート絶縁膜
５　ゲート電極
５ａ　シリサイド膜
６　ｎ−型半導体領域
７　サイドウォール
８　ｎ＋型半導体領域
８ａ　シリサイド膜
９　ｎチャネル型ＭＩＳＦＥＴ
１０　絶縁膜
１１　絶縁膜
１２　コンタクトホール
１３　プラグ
１３ａ　窒化チタン膜
１４　絶縁膜
１５　絶縁膜
１６　配線溝
１７　導電性バリア膜
１８　シード膜
１９　主導体膜
１９ａ　酸化銅膜
２０　配線
２１　絶縁膜
２２　絶縁膜
２３　絶縁膜
２４　絶縁膜
２５　ビア
２６　配線溝
２７　導電性バリア膜
２８　シード膜
２９　主導体膜
２９ａ　酸化銅膜
３０　配線
３０ａ　配線部
３０ｂ　ビア部
３１　絶縁膜
３２　絶縁膜
３３　絶縁膜
３４　絶縁膜
３５　配線
３６　絶縁膜
３７　絶縁膜
３８　絶縁膜
３９　絶縁膜
４０　配線
４１　絶縁膜
４２　絶縁膜
４３　絶縁膜
４４　絶縁膜
４５　配線
４６　絶縁膜
５１　金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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