(57)【要約】【課題】２値情報としての電荷を蓄積するキャパシタと、そのキャパシタへの電荷の出入を制御するアクセストランジスタとを主記憶部分としながら、リフレッシュを必要としない半導体記憶装置を提供する。【解決手段】半導体基板の上方に位置し、２進情報で表される記憶情報の論理レベルに応じた電荷を保持し、ストレージノードを含むキャパシタと、半導体基板表面に位置し、キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、半導体基板上に位置し、キャパシタのストレージノードの電位を維持するラッチ回路とを備え、そのラッチ回路を構成する回路素子の少なくとも１つがアクセストランジスタの上方に位置する。【選択図】　　　　図１
2004079696.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、
前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、
前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、
前記ラッチ回路を構成する回路素子の少なくとも１つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。
【請求項２】
前記半導体記憶装置は前記半導体基板とその上に積層された複数の層間絶縁膜内に配置され、前記アクセストランジスタは、前記半導体基板の表面上に配置され、前記キャパシタは、前記半導体基板との間に少なくとも１層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置され、前記ラッチ回路は、前記上部層間絶縁膜より下方に配置されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記ラッチ回路が、第１の負荷トランジスタおよび第１の駆動トランジスタを含む第１のインバータと、第２の負荷トランジスタおよび第２の駆動トランジスタを含む第２のインバータとからなるフリップフロップ回路であり、そのフリップフロップ回路が前記ストレージノードに電気的に接続されている、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１および第２の負荷トランジスタが、前記アクセストランジスタの上方に位置する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）によって構成されている、請求項３に記載の半導体記憶装置。
【請求項５】
前記ラッチ回路が、第１の電気抵抗および第１の駆動トランジスタを含む第１のインバータと、第２の電気抵抗および第２の駆動トランジスタを含む第２のインバータとからなるフリップフロップ回路であり、そのフリップフロップ回路が前記ストレージノードに電気的に接続されている、請求項１または２に記載の半導体記憶装置。
【請求項６】
前記第１および第２の電気抵抗が、前記アクセストランジスタの上方に位置する不純物を含む多結晶シリコン部分によって構成されている、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より具体的にはリフレッシュを不要にするＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】
図１１は、従来のＤＲＡＭのメモリセルの断面図である。最初に、上記のＤＲＡＭのメモリセルの構成について説明する。
【０００３】
同図において、シリコン基板１０１に、各素子領域を分離する素子分離領域１０２が設けられている。素子領域の下側の、シリコン基板１０１内にｎ型ウエル１０３およびｐ型ウエル１０４が設けられ、素子が形成されるシリコン基板に接してゲート酸化膜１０５が位置している。ゲート酸化膜１０５の上には、ドープトポリシリコン１０６が位置し、その上にＷＳｉ層１０７と、シリコン酸化膜およびシリコン窒化膜からなる２層膜１０８が配置されている。ゲート電極１０９は、上記のドープトポリシリコン１０６と、ＷＳｉ層１０７と２層膜１０８とを含んでいる。ゲート電極１０９の側壁はサイドウォール１１０によって絶縁されている。
【０００４】
ｐ型ウェル１０４には、ｎ＋型ソースドレイン領域１１１が配置され、またｎ型ウェル１０３には、ｐ＋型ソースドレイン領域１１２が配置されている。上記の構成を覆うように層間シリコン酸化膜１１３が配置され、その中を上下に貫通するようにシリコン基板上ベリッド（ｂｕｒｉｅｄ）コンタクト１１４が埋め込まれている。同様に、シリコン基板上ポリパッド１１５が配置されている。シリコン基板上ベリッドコンタクト１１４およびシリコン基板上ポリパッド１１５の上端を覆うように層間シリコン酸化膜１１８が配置されている。この層間シリコン酸化膜１１８を上下に貫通し、下方のソースドレイン領域と導通するタングステンビット線コンタクト１２０およびビット線１１９が配置されている。これらを覆うように層間シリコン酸化膜１２６が位置する。層間シリコン酸化膜１２６および１１８を貫通して、下方のシリコン基板上ベリッドコンタクト１１４と導通するベリッドコンタクト１２７、およびシリコン基板上ポリパッド１１５と導通するポリパッド１２８が配置されている。
【０００５】
上記を覆うように、さらに層間シリコン窒化膜・層間シリコン酸化膜１２９が配置される。この層間シリコン窒化膜・層間シリコン酸化膜１２９の中にストレージノード１３０が位置し、その上に誘電体膜１３１が配置され、円筒キャパシタ１３２が形成されている。この円筒キャパシタ等を覆うように層間シリコン酸化膜１３３が配置されている。この層間シリコン酸化膜１３３を貫通して、円筒キャパシタの電極に導通するようにメタルコンタクト１３４が位置している。このメタルコンタクト１３４の上に連続して、上記の層間シリコン酸化膜１３３の上にメタル配線１３５が位置している。これらメタル配線１３５を覆うように、層間シリコン酸化膜１３６が配置され、その中を貫通するようにメタルコンタクト１３７が位置している。この上にメタル配線１３８が配置され、さらにメタル配線１３８を覆うようにパッシベーション膜１３９が位置している。
【０００６】
上記の構造を用いることにより、ゲート電極１０９を含むアクセストランジスタは、ワード線（図示せず）からの信号をゲート電極に受けてオンオフ制御され、ビット線１１９とキャパシタとの電荷のやりとりを制御する。キャパシタに電荷が蓄積されている状態ではストレージノードの電位は所定の高電位を維持し、ディジタル情報が記憶された状態が維持される。すなわち、キャパシタ１３２に電荷がチャージされているとき、ストレージノードが高電位状態となり、この状態をたとえばオン状態とする。また、逆に電荷がチャージされていないとき、ストレージノードがゼロ電位状態となり、この状態をたとえばオフ状態とする。上記のように、ＤＲＡＭでは、キャパシタに電荷を蓄積することによって２進情報を記憶するという記憶装置の機能を果たすことができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の構造では、所定の時間経過とともにキャパシタに蓄積された電荷は、ストレージノードからウェルを経て半導体基板にリークし、キャパシタの電荷は失われる。電荷がリークして失われることは記憶が失われることを意味する。これを防止するため、ＤＲＡＭでは、電荷が完全に失われる前に所定の周期で、キャパシタで失われた電荷を元にもどすリフレッシュが行われてきた。ＤＲＡＭには、このリフレッシュのための回路が必要である。このリフレッシュで消費される消費電力は大きく、ＤＲＡＭの消費電力を押し上げていた。
【０００８】
上記のようなリフレッシュを不用とするメモリとして、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）がある。しかし、ＳＲＡＭでは、メモリセル１つ当たり、シリコン基板上にトランジスタを６個形成しなければならない。このため、メモリセルサイズがＤＲＡＭに比べて、格段に大きくなってしまう問題があった。
【０００９】
本発明は、２進情報の電荷を蓄積するキャパシタと、そのキャパシタへの電荷の出入を制御するアクセストランジスタとを記憶部分とする、リフレッシュを必要としない半導体記憶装置を提供することを主目的とする。また、上記半導体記憶装置のサイズをＳＲＡＭよりも格段に小型化することを副次的な目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板の上方に位置し、ストレージノードを有し、２進情報の論理レベルに応じた電荷を保持するキャパシタと、半導体基板表面に位置し、キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、半導体基板上に位置し、キャパシタのストレージノードの電位を維持するラッチ回路とを備える。さらに、そのラッチ回路を構成する回路素子の少なくとも１つが、アクセストランジスタの上方に位置する。
【００１１】
この構成によれば、ラッチ回路によってストレージノードの電位が所定の期間安定に維持される。このため、ディジタル情報の読み出しおよび書き込みのために、キャパシタの電荷を補充するリフレッシュをしなくてもよくなり、消費電力を抑制することが可能となる。また、リフレッシュ回路を設ける必要がなくなる。
【００１２】
さらに、ラッチ回路を構成する回路素子をアクセストランジスタの上方に配置することにより、立体配置となり平面サイズをＳＲＡＭよりも大幅に小さくすることができる。
【００１３】
【発明の実施の形態】
次に図面を用いて、本発明の実施の形態について説明する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１における半導体記憶装置を示す断面図である。同図において、シリコン基板１に、各素子領域を分離する素子分離領域２が設けられている。素子領域の下側のシリコン基板１内に、ｎ型ウエル３およびｐ型ウエル４が設けられている。また、トランジスタが形成されるシリコン基板の領域に接してゲート酸化膜５が位置している。ゲート酸化膜５の上には、ドープトポリシリコン６が位置し、その上にＷＳｉ層７が位置している。さらに、そのＷＳｉ層７の上に接してシリコン酸化膜・シリコン窒化膜８が積層されている。ゲート電極９は、上記のドープトポリシリコン６と、ＷＳｉ層７とシリコン酸化膜・シリコン窒化膜８とを含んだものとして配置されている。ゲート電極９の側壁はサイドウォール１０によって絶縁され、その上面はシリコン酸化膜・シリコン窒化膜８で絶縁されている。
【００１５】
ｐ型ウェル４には、ｎ＋型ソースドレイン領域１１が配置され、またｎ型ウェル３には、ｐ＋型ソースドレイン領域１２が配置されている。上記の構造を覆うように層間シリコン酸化膜１３が配置され、その中を上下に貫通する導電路の底部にシリコン基板上ベリッド（ｂｕｒｉｅｄ）コンタクト１４が埋め込まれている。上記の導電路として、シリコン基板上ベリッド（ｂｕｒｉｅｄ）コンタクト１４の上に、シリコン基板上ポリパッド１５が配置されている。また、ゲート電極のＷＳｉ層７と導通するようにゲート電極上ベリッドコンタクト１６が埋め込まれ、その上に導電路であるゲート電極上ポリパッド１７が配置されている。シリコン基板上ポリパッド１５およびゲート電極上ポリパッド１７の上には、電気的接続を確実にするためにベリッドコンタクト２２が配置されている。そのベリッドコンタクト２２の上に、薄膜トランジスタ用の電極、すなわちＴＦＴ電極２３が設けられている。このＴＦＴは、ラッチ回路であるフリップフロップ回路を構成するインバータの負荷トランジスタとなる。
【００１６】
上記のシリコン基板上ベリッドコンタクト１４およびシリコン基板上ポリパッド１５の上端を覆うように層間シリコン酸化膜１８が配置されている。層間シリコン酸化膜１８を上下に貫通し、下方のソースドレイン領域と導通するタングステン配線１９およびタングステンビット線コンタクト２０が配置されている。これらを覆うように、層間シリコン酸化膜２１が堆積されている。
【００１７】
ＴＦＴ電極２３は、層間シリコン酸化膜２１を貫通し、さらに上下に延在している。ＴＦＴ電極２３の上に接してＴＦＴゲート酸化膜２４が設けられ、その上にＴＦＴ多結晶シリコン２５が配置される。ＴＦＴ多結晶シリコン２５にソースドレイン領域やチャネル領域が形成される。したがって、シリコン基板表面に位置する（バルク）トランジスタと、上記の薄膜トランジスタとでは、天地の関係が逆になっている。
【００１８】
これらＴＦＴを覆うように、シリコン窒化膜および層間シリコン酸化膜２６が設けられている。ＴＦＴ電極２３に導通するようにベリッドコンタクト２７と、その上にシリコン窒化膜および層間シリコン酸化膜２６を貫通するポリパッド２８が埋め込まれている。これらの上には、層間シリコン酸化膜２９が設けられている。
【００１９】
層間シリコン酸化膜２９を貫通した部分に、キャパシタが配置される。ポリパッド２８の上端部に連続してストレージノード３０が設けられ、その上に誘電体からなるキャパシタ膜３１が形成される。さらに、その上にキャパシタ電極４０が位置している。キャパシタ電極４０は接地電位とされている。ストレージノードは、キャパシタの容量を増大させるため、粗面化処理されていることが望ましい。しかし、粗面化処理されていなくてもよい。図１中、丸印で囲まれた部分にキャパシタ３２（Ｃ２）が形成される。上記のキャパシタは円筒型キャパシタである。キャパシタの上部電極と層間シリコン酸化膜２９とを覆うように、層間シリコン酸化膜３３が設けられている。層間絶縁膜２１，２４，２６，２９，３３を貫通してメタルコンタクト３４が埋め込まれ、メタルコンタクト３４の上にメタル配線３５が設けられる。これらメタル配線３５は層間シリコン酸化膜３６で覆われ、その中をメタル配線に導通するメタルコンタクト３７が形成される。メタルコンタクト３７の上端部に接してメタル配線３８が設けられ、さらにその上にパッシベーション膜３９が位置している。
【００２０】
上記の構造において、アクセストランジスタＴ６はシリコン基板１の表面に、またキャパシタ３２（Ｃ２）はシリコン基板の上方に形成されている。ただし、アクセストランジスタのゲート電極は、シリコン基板に接して位置する層間絶縁膜１３内に形成されている。この層間絶縁膜を下部層間絶縁膜と呼ぶ。また、キャパシタが形成されている層間絶縁膜を、上部層間絶縁膜と呼ぶ。下部層間絶縁膜と上部層間絶縁膜との間に位置する層間絶縁膜を中間層間絶縁膜と呼ぶ。
【００２１】
アクセストランジスタＴ６のソースドレイン領域１１と、キャパシタ３２（Ｃ２）のストレージノード３０とは、層間絶縁膜１３，１８，２１，２４，２６とＴＦＴ多結晶シリコン２５とを貫通する導電路１４，１５，２７，２８によって電気的に接続されている。この導電路にはフリップフロップ回路の端子が接続され、ストレージノードの電位を所定の一定電位に保持している。また、トランジスタＴ１と、薄膜トランジスタＴ３とはそのゲート電極同士がコンタクト１６，１７，２２，２３によって導通されている。
【００２２】
図２は、上記の半導体記憶装置の回路図である。ビット線ＢＬにそのドレインＤが接続されるアクセストランジスタＴ５のソースＳとキャパシタＣ１のストレージノード３０とが電気的に接続され、従来のＤＲＡＭのメモリセルに対応する部分を形成している。相補ビット線／ＢＬにドレインＤが接続されるアクセストランジスタＴ６のソースＳとキャパシタＣ２のストレージノード３０とが電気的に接続され、やはり従来のＤＲＡＭのメモリセルに対応する部分を形成している。
【００２３】
一方、トランジスタＴ１とＴ３とは、一方のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｅｒ）インバータを形成し、またトランジスタＴ２とＴ４とは他方のＣＭＯＳインバータを形成している。これら２つのＣＭＯＳインバータからなるフリップフロップ回路が、上記のＤＲＡＭのメモリセルに対するラッチ回路となる。ラッチ回路は、半導体基板表面、下部層間絶縁膜および中間層間絶縁膜にわたって形成されている。
【００２４】
次に、図２を用いて、上記のメモリセル回路における信号の書き込みと読み出しについて説明する。上記のメモリセルにはビット線ＢＬと、相補ビット線／ＢＬが接続されている。書き込み時には、ワード線をオン状態にして、ビット線ＢＬと相補ビット線／ＢＬとに反対の信号を加える。たとえば、ビット線ＢＬにオン電位を印加すると、接続点ｍ１の電位がオン電位になる。したがって、キャパシタＣ１に電荷がチャージされる。一方、相補ビット線／ＢＬからは接続点ｍ２にマイナス電位またはゼロ電位が印加される。このため、接続点ｍ２ではオフ電位となり、キャパシタＣ２に電荷はチャージされない。フリップフロップ回路において、接続点ｍ１は高電位、接続点ｍ２はゼロ電位または接地電位となる。接続点ｍ１における電位は、外部から電位が印加されないかぎり安定的に持続されるので、キャパシタＣ１から電荷がリークしようとしても、接続点ｍ２における所定電位を保つように、リークに見合う電荷が補充される。
【００２５】
一方、読み出し時には、ビット線ＢＬと相補ビット線／ＢＬとの間の電位差をセンスアンプで検出し、これを増幅し、データを読む。いずれにしても、接続点ｍ１，ｍ２の電位が所定電位に保たれるので、キャパシタＣ１、Ｃ２におけるリークを防止することができる。この結果、リフレッシュすることなく、キャパシタの電荷を一定に保つことができる。このため、リフレッシュに要する電力消費を省略することができる。
【００２６】
図１には、図２中のトランジスタのうち図１の断面図に見えるトランジスタが示されている。この中で、トランジスタＴ１はＣＭＯＳインバータの駆動トランジスタであり、薄膜トランジスタＴ３はそのＣＭＯＳインバータの負荷トランジスタである。両方のトランジスタＴ１およびＴ３は、そのゲート電極同士がプラグコンタクト１６，１７，２２，２３，２７，２８で電気的に接続されている。また、そのゲート電極２３は、プラグコンタクト２７，１５，１４を介在させてアクセストランジスタＴ６のソースＳに接続されている。また、上記プラグコンタクトの中の導電層２７は、プラグコンタクト２８を通ってキャパシタＣ２のストレージノード３０に接続されている。このキャパシタＣ２のもう一方の電極４０は、接地電位とされる。他方の薄膜トランジスタＴ４は、図１の断面図では現れないプラグコンタクトを通じて、もう一方のキャパシタＣ１などに接続される。図１の断面図に現れてこないトランジスタは、いずれもシリコン基板表面に形成されるトランジスタであり、通常のＭＯＳトランジスタを形成する方法を用いて製造することができる。
【００２７】
また、上記の薄膜トランジスタＴ３、Ｔ４は、他のトランジスタＴ１、Ｔ２などの上方に立体的に形成される。このため、本発明の半導体記憶装置は非常に小型化されることができる。
【００２８】
次に、図３〜図７を用いて、上記の半導体記憶装置の製造方法について説明する。まず、シリコン基板１上に選択的に素子分離領域２を形成する（図３参照）。ここでは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法による素子分離を用いる。次に、図３を参照して、シリコン基板１の深い領域にボトムｎ型ウエル領域を形成した後、ｐＭＯＳトランジスタを形成する領域にｎ型ウエル３を形成する。このとき、イオン注入機を用いて、ｎ型不純物のリン（Ｐ）、アイソレーション注入の砒素、およびチャネルドープのボロンをそれぞれ注入する。次に、ｎＭＯＳトランジスタを形成する領域にｐ型ウエル４を形成する。イオン注入機を用いて、ｐ型ウエルのボロン、アイソレーション注入のボロンおよびチャネルドープのボロンをそれぞれ注入する。このとき、メモリセルと周辺回路とを所望のＶｔｈにするため、マスクを用いて打ち分けてもよい。
【００２９】
次に、図４を参照して、ゲート酸化膜５と、ドープト多結晶シリコン６と、ＷＳｉ膜７と、シリコン酸化膜およびシリコン窒化膜８とを蒸着し、次いでエッチングすることにより、ゲート電極９を形成する。次に、ｎＭＯＳ領域のみに、１Ｅ１３程度の砒素またはリンを注入し、ｎ−領域を形成する。次に、シリコン酸化膜およびシリコン窒化膜を蒸着しエッチングすることにより、サイドウォール１０を形成する。
【００３０】
次に、図５を参照して、ｎＭＯＳ領域に砒素を高濃度になるように注入することにより、ｎ型トランジスタＴ６のｎ＋型ソースドレイン領域１１を形成する。次に、ｐＭＯＳ領域にボロンを高濃度になるように注入することにより、ｐ＋型ソースドレイン領域１２を形成する。次に、層間シリコン酸化膜１３を蒸着する。次に、シリコン基板１と電気的に接続するため、層間シリコン酸化膜１３をエッチングし、トランジスタＴ６のソースと導通するシリコン基板上ベリッドコンタクト１４を形成する。次に、ドープトポリシリコンを蒸着し、エッチバックまたはＣＭＰによりシリコン基板上ポリパッド１５を形成する。
【００３１】
次に、トランジスタＴ１のゲート電極９と電気的に接続するめため、層間シリコン酸化膜１３をエッチングし、ゲート電極上ベリッドコンタクト１６を形成する。次に、ドープトポリシリコンを蒸着し、エッチバックまたはＣＭＰによりゲート電極上ポリパッド１７を形成する。次に、層間シリコン酸化膜１８を蒸着する。次に、シリコン基板１、ゲート電極９、シリコン基板上ポリパッド１５、およびタングステン配線１９を電気的に接続するために、層間シリコン酸化膜１８をエッチングし、タングステン配線用ベリッドコンタクト２０を形成する。次に、グラウンド線およびメタルコンタクトパッドとして使用するため、Ｔｉ、ＴｉＮ、Ｗなどの高融点金属とシリコン窒化膜を蒸着し、エッチングし、タングステン配線１９を形成する。次に、層間シリコン酸化膜２１を蒸着する（図５）。
【００３２】
次に、図６を参照して、ポリパッド１５，１７と接続するため、層間シリコン酸化膜１８、２１をエッチングし、ベリッドコンタクト２２を形成する。このとき、シリコン窒化膜を蒸着しエッチングすることにより、コンタクト寸法を縮小してもよい。
【００３３】
次に、ドープトポリシリコンを蒸着しエッチングし、ＴＦＴ電極２３を形成する。次に、シリコン酸化膜を蒸着し、ＴＦＴゲート酸化膜２４を形成する。この後、アモルファスポリシリコンを蒸着し、アニールし、エッチングすることにより、ＴＦＴのチャネル、ソースドレイン領域となるポリシリコンＴＦＴ２５を形成する。このとき、ＴＦＴを所望のしきい値電圧Ｖｔｈにするため、チャネルドープのボロンやリンを注入してもよい。次に、ＴＦＴのソースドレイン領域を形成するため、ポリシリコンＴＦＴ２５にボロンを選択的に注入する（図６）。
【００３４】
次に、図７を参照して、層間シリコン酸化膜２６を蒸着する。次に、ＴＦＴ電極２３、ＴＦＴポリシリコン２５とストレージノード３０を接続するため、ＴＦＴゲート酸化膜２４、ＴＦＴポリシリコン２５、層間シリコン酸化膜２６を一括でエッチングし、ベリッドコンタクト２７を形成する。ここで、インバータの負荷トランジスタとなる薄膜トランジスタＴ３，Ｔ４が形成される。
【００３５】
次に、ベリッドコンタクト２７を埋め込むため、ドープトポリシリコンを蒸着しエッチングし、ポリパッド２８を形成する。次に、キャパシタ面積を拡大する円筒キャパシタを形成するため、シリコン窒化膜およびシリコン酸化膜２９を蒸着しエッチングする。
【００３６】
次に、ドープトポリシリコン、アモルファスポリシリコンを蒸着し、粗面化することにより、ストレージノード３０を形成する。次に、シリコン窒化膜を蒸着し酸化することにより、誘電体のキャパシタ膜３１を形成するとともに、ドープトアモルファスポリシリコンを蒸着しエッチングすることにより、円筒型キャパシタ３２（図２のＣ２）を形成する。
【００３７】
次に、図１を参照して、層間シリコン酸化膜３３を蒸着する。次に、キャパシタを接続するため、層間シリコン酸化膜２１，２４，２６，２９，３３をエッチングし、メタルコンタクト３４を形成する。次に、ＴｉＮ、タングステン（Ｗ）を蒸着しエッチングするとともに、Ａｌ−Ｃｕ、ＴｉＮをスパッタし、エッチングすることにより、メタル配線３５を形成する。次に、層間シリコン酸化膜３６を蒸着する。次に、メタル配線を接続するための層間シリコン酸化膜をエッチングし、メタルコンタクト３７を形成する。次に、ＴｉＮ、タングステン（Ｗ）を蒸着しエッチングするとともに、Ａｌ−Ｃｕ、ＴｉＮをスパッタしエッチングすることにより、メタル配線３８を形成する。次に、プラズマシリコン窒化膜、ポリイミド膜をパッシベーション膜３９として形成し、スクライブラインボンディングパッドをエッチングする。上記の製造方法により、図１に示す半導体記憶装置を製造することができる。
【００３８】
上記の製造方法は、（ａ１）従来のＤＲＡＭのメモリセルを構成するアクセストランジスタおよびキャパシタを形成する工程の中に、（ａ２）薄膜トランジスタを負荷トランジスタとして含むフリップフロップ回路からなるラッチ回路を形成する工程からなる。上記の製造方法は、既存のＤＲＡＭの製造ラインに少しの修正を加えるだけで実現可能である。なお、上述のように、図１の断面図に示されていないトランジスタは、いずれもシリコン基板表面に形成されるトランジスタであり、通常のＭＯＳトランジスタを形成する方法を用いて製造することができる。したがって、図２に示す回路に相当する半導体記憶装置を、図１、図３〜図７に示す説明に基づいて、製造することが可能である。
【００３９】
（実施の形態２）
図８は、本発明の実施の形態２における半導体記憶装置を示す断面図である。図８は、図１に示すゲート酸化膜２４およびＴＦＴ２５が、層間シリコン酸化膜４４と高抵抗多結晶シリコン４５に置き換わっているだけで、他の部分は図１と同じである。図８によれば、アクセストランジスタＴ６がシリコン基板上に、またキャパシタ３２（Ｃ２）がその上方に形成されている。アクセストランジスタＴ６のソースドレイン領域１１と、キャパシタ３２（Ｃ２）のストレージノード３０とは、層間絶縁膜１３，１８，２１，４４，２６を貫通する導電路１４，１５，２７，２８によって電気的に接続されている。また、トランジスタＴ１のゲート電極と、層間シリコン酸化膜４４および高抵抗多結晶シリコン４５（Ｒ２）とは、プラグ配線によって接続されている。
【００４０】
図９は、図８に示す半導体記憶装置のメモリセルの回路図である。図９において、ビット線ＢＬにそのドレインＤが接続されるアクセストランジスタＴ５のソースＳとキャパシタＣ１のストレージノード３０とが電気的に接続され、従来のＤＲＡＭのメモリセルに対応する部分を形成している。相補ビット線／ＢＬにドレインＤが接続されるアクセストランジスタＴ６のソースＳとキャパシタＣ２のストレージノード３０とが電気的に接続され、やはり従来のＤＲＡＭのメモリセルに対応する部分を形成している。
【００４１】
駆動トランジスタＴ１と高抵抗ポリシリコンＲ１とが、一方のノードを形成し、また駆動トランジスタＴ２と高抵抗ポリシリコンＲ２とが他方のノードを形成している。これら２つのノードからなるフリップフロップ回路が、上記のＤＲＡＭのメモリセルに対するラッチ回路となる。電気抵抗とトランジスタとの組合せによりフリップフロップ回路のインバータを構成することにより、２つのＣＭＯＳトランジスタからなるインバータに比較して製造処理工程が簡単になり、安価な半導体記憶装置を提供することができる。
【００４２】
上記のメモリセル回路における信号の書き込みと読み出しについて説明する。上記のメモリセルにはビット線ＢＬと、相補ビット線／ＢＬが接続されている。書き込み時には、ワード線をオン状態にして、ビット線ＢＬと相補ビット線／ＢＬとに反対の信号を加える。たとえば、ビット線ＢＬにオン電位を印加すると、接続点ｍ１の電位が高電位（オン電位）になる。したがって、キャパシタＣ１の電荷がチャージされる。一方、相補ビット線／ＢＬからは接続点ｍ２にマイナス電位またはゼロ電位が印加される。このため、接続点ｍ２ではオフ電位となり、キャパシタＣ２に電荷はチャージされない。フリップフロップ回路において、接続点ｍ１は高電位、接続点ｍ２はゼロ電位となる。接続点ｍ１における電位は、持続されるので、キャパシタＣ１から電荷がリークしようとしても、接続点ｍ２における所定電位を維持するように、リークに見合う電荷が補充される。
【００４３】
一方、読み出し時には、ビット線ＢＬと相補ビット線／ＢＬとの間の電位差をセンスアンプで検出し、これを増幅し、データを読む。いずれにしても、接続点ｍ１，ｍ２において所定電位に保たれるので、キャパシタＣ１、Ｃ２におけるリークを防止することができる。この結果、リフレッシュすることなく、キャパシタの電荷を一定に保つことができる。このため、リフレッシュに要する電力消費を省略することができる。
【００４４】
図８には、図９中のトランジスタで図８の断面図に見えるトランジスタが示されている。この中で、トランジスタＴ１はインバータの駆動トランジスタであり、シリコン酸化膜４４と高抵抗多結晶シリコン４５とは負荷部分を構成する。トランジスタＴ１のゲート電極は、コンタクト１７，２３を経て、プラグコンタクト２７，１５，１４を介在させてアクセストランジスタＴ６のソースＳに接続されている。また、上記プラグコンタクトの中の導電層２７は、プラグコンタクト２８を通ってキャパシタＣ２のストレージノード３０に接続されている。このキャパシタＣ２のもう一方の電極は接地電位とされる。他方の高抵抗多結晶シリコン４５は、図８の断面図では現れないプラグコンタクトを通じて、もう一方のキャパシタＣ１などに接続される。
【００４５】
また、上記の高抵抗多結晶シリコン４５は、他のトランジスタＴ１、Ｔ２などの上方に形成され、立体的になっている。このため、ＳＲＡＭのメモリセルを形成する場合に比較して、非常に小型化することができる。
【００４６】
次に、図８に示す半導体記憶装置の製造方法について説明する。実施の形態１における図５までの製造方法が、そのまま、本実施の形態の半導体記憶装置の製造に適用することができる。図５では、タングステン配線１９を形成した後、層間絶縁膜２１を蒸着した状態を示している。
【００４７】
次に、図１０を参照して、ポリパッド１５，１７と接続するため、層間シリコン酸化膜１８，２１をエッチングし、ベリッドコンタクト２２を形成する。このとき、シリコン窒化膜を蒸着し、エッチングすることによりコンタクト寸法を縮小してもよい。
【００４８】
次に、ドープトポリシリコンを蒸着しエッチングし、ポリシリコン配線２３を形成する。次に、シリコン酸化膜を蒸着し、シリコン酸化膜４４を形成する。次に、ノンドープトポリシリコンを蒸着しエッチングすることにより、高抵抗ポリシリコン４５を形成する。このとき所望の高抵抗にするため、リンなどを注入してもよい。次に、中抵抗領域を形成するため、高抵抗ポリシリコン４５の配線領域に砒素を選択的に注入する。この処理により、駆動トランジスタＴ１のゲートと接続された電気抵抗Ｒ２が形成される（図９参照）。上記高抵抗多結晶シリコンの形成は、ＣＭＯＳトランジスタの形成に比べて容易であり、製造費用を安くすることができる。
【００４９】
次に、層間シリコン酸化膜２６を蒸着する。次に、ポリシリコン配線２３、高抵抗ポリシリコン４５とストレージノード３０を接続するため、層間シリコン酸化膜４４、高抵抗ポリシリコン４５、層間シリコン酸化膜２６を一括でエッチングし、ベリッドコンタクト２７を形成する。次に、ベリッドコンタクト２７を埋込むため、ドープトポリシリコンを蒸着し、エッチングし、ポリパッド２８を形成する。
【００５０】
次に、キャパシタ面積を拡大するための円筒キャパシタを形成するため、シリコン窒化膜、シリコン酸化膜２９を蒸着しエッチングする。次に、ドープトポリシリコン、アモルファスポリシリコンを蒸着し粗面化することにより、ストレージノード３０を形成する。次に、シリコン窒化膜を蒸着し酸化することにより、キャパシタ膜３１を形成するとともに、ドープトアモルファスポリシリコンを蒸着しエッチングすることにより、円筒型キャパシタ３２を形成する。
【００５１】
次に、層間シリコン酸化膜３３を蒸着する。次に、キャパシタを接続するため、層間シリコン酸化膜２１，４４，２６，２９，３３をエッチングし、メタルコンタクト３４を形成する。次に、ＴｉＮ，Ｗを蒸着しエッチングするとともに、Ａｌ−Ｃｕ，ＴｉＮをスパッタしエッチングすることにより、メタル配線３５を形成する。次に、層間シリコン酸化膜３６を蒸着する。次に、メタル配線を接続するため、層間シリコン酸化膜をエッチングし、メタルコンタクト３７を形成する。次に、ＴｉＮ，Ｗを蒸着しエッチングするとともに、Ａｌ−Ｃｕ，ＴｉＮをスパッタしエッチングすることにより、メタル配線３８を形成する。次に、プラズマシリコン窒化膜，ポリイミド膜をパッシベーション膜３９として形成し、スクライブラインボンディングパッドをエッチングする。
【００５２】
上記の製造方法は、（ａ１）従来のＤＲＡＭのメモリセルを構成するアクセストランジスタおよびキャパシタを形成する工程の中に、（ａ２）高抵抗多結晶シリコンなどからなる電気抵抗および駆動トランジスタから構成されるインバータを一対組み合わせたラッチ回路を形成する工程からなる。上記の製造方法は、既存のＤＲＡＭの製造ラインに少しの修正を加えるだけで実現可能である。なお、図８の断面図に示されていないトランジスタは、いずれもシリコン基板表面に形成されるトランジスタであり、通常のＭＯＳトランジスタを形成する方法を用いて製造することができる。したがって、図２に示す回路に相当する半導体記憶装置を、図８、図１０に示す説明に基づいて、製造することが可能である。
【００５３】
（上記実施の形態に対する付言）
（１）　上記実施の形態では、ラッチ回路としてフリップフロップ回路を例示したが、ストレージノードの電位を所定サイクル時間維持できればどのような回路から構成されていてもよい。たとえば、２つのＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）セルにより１ビットを構成した場合、一方のビットがリフレッシュを行なっている間に、他方のビットがデータを保持するようなセルであってもよい。ただし、この場合も電池バックアップは不可能である。この理由は、実際にはリフレッシュを行なっているので電流が流れるためである。
【００５４】
とくに、本発明の半導体記憶装置を小型化する上で、ラッチ回路を構成する回路素子の少なくとも１つが、アクセストランジスタの上方に位置することが望ましい。すなわち、立体化により平面サイズを減少させることができる。
（２）　さらに、アクセストランジスタは、半導体基板表層に配置され、キャパシタは、半導体基板との間に少なくとも１層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置されており、ラッチ回路は、上部層間絶縁膜より下方に形成されるのがよい。この構成によれば、たとえば、下から順に上下方向に部分的に重複しながら、（シリコン基板／アクセストランジスタ／ラッチ回路／キャパシタ）の順番に半導体記憶装置の各部分を立体配置で形成することができる。このため、リフレッシュを廃止した上で、平面サイズを微細化することができる。また、従来の製造方法を本発明の製造方法に修正して、ラッチ回路を形成し、そのラッチ回路を、アクセストランジスタのソースドレイン領域とストレージノードとを接続する導電路に、電気的に接続するのが容易となる。ラッチ回路が電気的に接続される部位は、ストレージノードと、アクセストランジスタのソースドレイン領域とを含むその間の導電路であれば、どの部位であってもよい。
（３）　フリップフロップ回路を構成するインバータの中の電気抵抗は、不純物を含む多結晶シリコン部分によって構成されることが製造上容易であるが、その他、シリコン以外の材料で電気抵抗を構成してもよい。
【００５５】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されることはない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００５６】
【発明の効果】
本発明の半導体記憶装置は、キャパシタの電位をラッチ回路によって維持するのでリフレッシュをすることなくＤＲＡＭ装置として用いることができる。このため、リフレッシュに伴なう消費電力を節減することができる。また、その消費電力の節減に伴ない放熱手段の配置を少なくすることができる。さらに、上記のラッチ回路の回路素子を半導体基板の上方に立体配置することにより、同じくリフレッシュを不要とするＳＲＡＭよりも大幅に小型化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体記憶装置を示す断面図である。
【図２】図１の半導体記憶装置の回路図である。
【図３】図１の半導体記憶装置の製造において、シリコン基板上に素子分離領域を形成した状態を示す図である。
【図４】ゲート電極のサイドウォールを形成した状態を示す図である。
【図５】層間シリコン酸化膜２１を蒸着した状態を示す図である。
【図６】薄膜トランジスタ用の多結晶シリコン膜を形成した状態を示す図である。
【図７】円筒形キャパシタを形成した状態を示す図である。
【図８】本発明の実施の形態２における半導体記憶装置を示す断面図である。
【図９】図８の半導体記憶装置の回路図である。
【図１０】電気抵抗領域を形成した後、層間シリコン酸化膜を形成した状態を示す図である。
【図１１】従来の半導体記憶装置のＤＲＡＭの断面図である。
【符号の説明】
１　シリコン基板、２　素子分離領域、３　ｎ型ウエル、４　ｐ型ウエル、５ゲート絶縁膜、６　ドープト多結晶シリコン、７　ＷＳｉ膜、８　シリコン窒化膜およびシリコン酸化膜、９　ゲート電極、１０　サイドウォール、１１　ｎ＋型ソースドレイン領域、１２　ｐ＋型ソースドレイン領域、１３　層間シリコン酸化膜、１４　シリコン基板上ベリッドコンタクト、１５　シリコン基板上ポリパッド、１６　ゲート電極上ベリッドコンタクト、１７　ゲート電極上ポリパッド、１８　層間シリコン酸化膜、１９　タングステン配線、２０　タングステン配線用ベリッドコンタクト、２１　層間シリコン酸化膜、２２　ベリッドコンタクト、２３　ＴＦＴ電極、２４　ゲート酸化膜、２５　ＴＦＴ用多結晶シリコン、２６　層間シリコン酸化膜、２７　ベリッドコンタクト、２８　ポリパッド、２９　シリコン酸化膜、３０　ストレージノード、３１　誘電体キャパシタ膜、３２　キャパシタ、３３　層間シリコン酸化膜、３４　メタルコンタクト、３５メタル配線、３６　層間シリコン酸化膜、３７　メタルコンタクト、３８　メタル配線、３９　パッシベーション膜、４０　キャパシタ電極（接地側）、４４シリコン酸化膜、４５　高抵抗多結晶シリコン層、Ｔ１，Ｔ２　　駆動トランジスタ、Ｔ３，Ｔ４　　負荷トランジスタ（ＴＦＴ）、Ｔ５，Ｔ６　　アクセストランジスタ、Ｃ１，Ｃ２　　キャパシタ、Ｒ１，Ｒ２　　電気抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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