(57)【要約】【課題】接合欠陥の発生率が低減され、かつ、比較的簡単な工程によって製造することが可能な磁気トンネル接合メモリセルを提供する。【解決手段】基板(50)上に作成される磁気メモリセル(20)は、第１の金属導体(40)、第１の金属導体上に配置された第１の磁性層(80)、内部を貫通して第１の磁性層(80)まで延在するバイア開口(65)を有する平坦な層間誘電体(ILD)(35)、バイア開口内の第１の磁性層の上にある埋め込み式のトンネル接合(75)、バイア開口を充填し、トンネル接合を埋める第２の磁性層(60)、及び、第２の磁性層に結合された第２の金属導体(30)を有する。メモリ(10)や他のデバイスにおいてメモリセルを使用するための方法、及び、メモリセルの製作に特に適した方法が開示される。【選択図】図４
2004274043.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを製造するための方法であって、
ａ）基板を設けるステップと、
ｂ）第１の金属層を堆積し、第１の金属導体をパターン形成してエッチングするステップと、
ｃ）第１の強磁性層を堆積し、パターン形成し、エッチングするステップと、
ｄ）層間誘電体（ＩＬＤ）を堆積するステップと、
ｅ）前記第１の金属導体と少なくとも部分的に位置合わせした状態で前記層間誘電体を貫通するバイア開口部をエッチングし、前記第１の強磁性層の一部を露出させるステップと、
ｆ）前記第１の強磁性層の少なくとも前記露出された部分の上に薄いトンネル接合酸化物層を形成するステップと、
ｇ）少なくとも前記バイア開口部を充填する第２の強磁性層を堆積するステップと、
ｈ）結果として生成された表面を前記層間誘電体の表面に対して平坦化するステップと、
ｉ）第２の金属層を堆積し、前記第２の強磁性層で充填された前記バイア開口部と少なくとも部分的に位置合わせした状態で第２の金属導体をパターン形成してエッチングするステップ
とを含む、方法。
【請求項２】
請求項１に記載の方法によって作製されるメモリセル。
【請求項３】
第２の強磁性層を堆積する前記ステップｇ）は、薄いトンネル接合酸化物層を外気に露出させることなく、薄いトンネル接合酸化物層を形成する前記ステップｆ）の直後に実施される、請求項１に記載の方法。
【請求項４】
行導体線および列導体線を有する多層メモリを製造するための方法であって、
請求項１に記載の方法のステップａ）〜ｉ）を実施して、第１のメモリ層を形成するステップと、
ステップｂ）〜ｈ）を繰り返し、連続する各メモリ層のための行導体線と列導体線を交互に形成するステップと、
最後のメモリレベルの第２の金属層についてステップｉ）を実行し、これにより、最後の金属導体によって前記最後のメモリレベルのための行導体線または列導体線が提供されることからなる、ステップ
を含む、方法。
【請求項５】
一体型の制御素子を形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
一体型の制御素子を形成する前記ステップは、第１の強磁性層を堆積し、パターン形成してエッチングする前記ステップｃ）を実施する前に、バイア開口部内にトンネル接合制御素子を形成することにより実施されることからなる、請求項５に記載の方法。
【請求項７】
メモリセルを製造するための方法であって、
ａ）基板を設けるステップと、
ｂ）第１の金属層を堆積し、第１の金属導体をパターン形成してエッチングするステップと、
ｃ）第１の層間誘電体（ＩＬＤ）を堆積するステップと、
ｄ）前記第１の金属導体と少なくとも部分的に位置合わせした状態で、前記第１の層間誘電体を貫通する第１のバイア開口部をエッチングし、前記第１の金属導体の一部を露出させるステップと、
ｅ）前記第１の金属導体の少なくとも前記露出された部分の上に第１の薄いトンネル接合酸化物層を形成するステップと、
ｆ）少なくとも第１のバイア開口部を充填する第１の強磁性体を堆積するステップと、
ｇ）結果として生成された表面を前記第１の層間誘電体の表面に対して平坦化するステップと、
ｈ）第２の層間誘電体（ＩＬＤ）を堆積するステップと、
ｉ）前記第１のバイア開口部内の前記第１の強磁性体と少なくとも部分的に位置合わせした状態で、前記第２の層間誘電体を貫通する第２のバイア開口部をエッチングするステップであって、それにより前記第１の強磁性体の一部を露出させることからなる、ステップと、
ｊ）露出された前記第１の強磁性体の少なくとも一部の上に第２の薄いトンネル接合酸化物層を形成するステップと、
ｋ）少なくとも前記第２のバイア開口部を充填する第２の強磁性体を堆積するステップと、
ｌ）結果として生成された表面を前記第２の層間誘電体の表面に対して平坦化するステップと、
ｍ）第２の金属層を堆積し、前記第２の強磁性体で充填された前記バイア開口部と少なくとも部分的に位置合わせした状態で、第２の金属導体をパターン形成してエッチングするステップ
とを含む、方法。
【請求項８】
第１の強磁性体を堆積する前記ステップｆ）は、第１の薄いトンネル接合酸化物層を外気にさらすことなく、第１の薄いトンネル接合酸化物層を形成する前記ステップｅ）の直後に実施される、請求項７に記載の方法。
【請求項９】
第２の強磁性体を堆積する前記ステップｋ）は、第２の薄いトンネル接合酸化物層を外気にさらすことなく、第２の薄いトンネル接合酸化物層を形成する前記ステップｊ）の直後に実施される、請求項７に記載の方法。
【請求項１０】
行導体線および列導体線を有する多層メモリを製造するための方法であって、
請求項１２に記載の方法のステップａ）〜ｍ）を実施して、第１のメモリ層を形成するステップと、
ステップｂ）〜ｌ）を繰り返して、連続する各メモリ層のための行導体線と列導体線を交互に形成するステップと、
最後のメモリレベルの第２の金属層についてステップｍ）を実施し、それにより、最後の金属導体によって前記最後のメモリレベルのための行導体線または列導体線が提供されることからなる、ステップ
を含む、方法。
【請求項１１】
請求項４または請求項１０に記載の方法によって作製される多層メモリ。
【請求項１２】
請求項１１に記載の前記多層メモリを備える大容量記憶装置。
【請求項１３】
請求項１１に記載の前記多層メモリを備える集積回路。
【請求項１４】
請求項１１に記載の前記多層メモリを備える超小形電子回路を支持する基板。
【請求項１５】
請求項１１に記載の前記多層メモリを備える電子装置。
【請求項１６】
メモリセルであって、
ａ）基板と、
ｂ）該基板上に配置される第１の金属層であって、第１の金属導体を形成するようにパターン形成される第１の金属層と、
ｃ）前記第１の金属導体上に配置される第１の強磁性層であって、前記第１の金属導体は前記第１の強磁性層に結合されることからなる、第１の強磁性層と、
ｄ）平坦な層間誘電体（ＩＬＤ）であって、該層間誘電体はその中を貫通して延在するバイア開口部を有し、該バイア開口部は前記第１の金属導体と少なくとも部分的に位置合わせされることからなる、層間誘電体と、
ｅ）前記バイア開口部内の前記第１の強磁性層の少なくとも一部の上にあるトンネル接合と、
ｆ）前記バイア開口部を充填し、前記トンネル接合を埋める第２の強磁性層と、
ｇ）前記第２の強磁性層で充填された前記バイア開口部と少なくとも部分的に位置合わせされた第２の金属導体を形成するようにパターン形成される第２の金属層であって、前記第２の金属導体は前記第２の強磁性層に結合されることからなる、第２の金属層
とを備えるメモリセル。
【請求項１７】
メモリセルであって、
ａ）基板と、
ｂ）前記基板上に配置される第１の金属層であって、第１の金属導体を形成するようにパターン形成される第１の金属層と、
ｃ）平坦な第１の層間誘電体（ＩＬＤ）であって、該第１の層間誘電体はその中を貫通して延在する第１のバイア開口部を有し、該第１のバイア開口部は前記第１の金属導体と少なくとも部分的に位置合わせされる、第１の層間誘電体と、
ｄ）前記第１のバイア開口部内の前記第１の金属導体の少なくとも一部の上にある第１のトンネル接合と、
ｅ）前記第１のバイア開口部を充填し、前記トンネル接合を埋める第１の強磁性層と、
ｆ）平坦な第２の層間誘電体（ＩＬＤ）であって、該第２の層間誘電体は、その中を貫通して延在する第２のバイア開口部を有し、該第２のバイア開口部は前記第１の強磁性層で充填された前記第１のバイア開口部と少なくとも部分的に位置合わせされることからなる、第２の層間誘電体と、
ｅ）前記第２のバイア開口部内の前記第１の強磁性層の少なくとも一部の上にある第２のトンネル接合と、
ｆ）前記第２のバイア開口部を充填し、前記第２のトンネル接合を埋める第２の強磁性層と、
ｇ）前記第２の強磁性層で充填された前記第２のバイア開口部と少なくとも部分的に位置合わせされた状態で第２の金属導体を形成するようにパターン形成される第２の金属層であって、前記第２の金属導体は前記第２の強磁性層に結合されることからなる、第２の金属層
とを備えるメモリセル。
【請求項１８】
磁気トンネル接合メモリセルであって、
ａ）磁性層内に１ビットの情報を格納するための手段と、
ｂ）前記１ビットの情報を切り替えるためのトンネル接合手段であって、該切り替えるためのトンネル接合手段は、前記格納するための手段と結合され、前記格納するための手段の下に埋め込まれることからなる、トンネル接合手段と、
ｃ）切り替えるための前記トンネル接合手段を制御するための手段
との組み合わせから構成される磁気トンネル接合メモリセル。
【請求項１９】
列線および行線を有するタイプの交点メモリ構造において、磁気記憶素子およびトンネル接合センシング素子を有するタイプのメモリセルを使用する方法であって、
ａ）前記行線と列線のうちの第１の線を、各メモリセルの前記記憶素子を形成するように配置された磁性材料に結合するステップと、
ｂ）前記行線と列線の残りの線を前記磁性材料の下の埋め込まれたトンネル接合に結合するステップあって、それにより各メモリセルの前記センシング素子を形成することからなる、ステップと、
ｃ）各センシング素子を制御して、選択された行−列の組み合わせにおいて前記磁性材料の状態を選択的に読み取るステップ
とを含む、方法。
【請求項２０】
第２の磁性材料の下の埋め込まれた第２のトンネル接合を制御するステップであって、それにより、一体型の制御素子を形成して、選択された行−列の組み合わせにおいて前記磁性材料の状態を選択的に切り替えるステップをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気トンネル接合素子、より詳細には埋め込まれた磁気トンネル接合素子を組み込む磁気ランダムアクセスメモリ（「ＭＲＡＭ」）素子のような情報記憶素子、ならびにそのような素子を作製するための方法および使用するための方法に関する。
【背景技術】
【０００２】
一般的なＭＲＡＭ素子は、メモリセルのアレイと、メモリセルの行に沿って延在するワード線と、メモリセルの列に沿って延在するビット線とを含む。各メモリセルはワード線とビット線との交点に配置される。１つのタイプのＭＲＡＭ素子では、各メモリセルがスピン依存トンネル（「ＳＤＴ」）接合のようなトンネル接合を含む。ＳＤＴ接合の磁化は、任意の所与の時点で、２つの安定した向きのうちの１つを示す。これら２つの安定した磁気的な向き、すなわち平行および反平行は、「０」および「１」の論理値を表す。磁化の向きはさらに、ＳＤＴ接合の抵抗に影響を及ぼす。ＳＤＴ接合の抵抗は、磁化の向きが平行であるときに第１の値（Ｒｐ）を有し、磁化の向きが反平行であるときに、それより高い第２の値（Ｒａ）を有する。ＳＤＴ接合の磁化の向き、それゆえその論理状態は、その抵抗状態を読み取ることにより読み出すことができる。磁気トンネル接合を用いるＭＲＡＭ集積回路は、ＣＭＯＳ集積回路技術の応用（用途）を拡張する際に特に有用である不揮発性の情報記憶を提供することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
静電放電、取扱い不良、および電圧スパイクのような回路の異常などの種々の要因によって、製造中に欠陥のあるＳＤＴ接合が生み出されるようになる。欠陥のあるＳＤＴ接合はそれぞれビット誤りを引き起こす場合がある。トランジスタスイッチまたはダイオードを用いることなく互いからメモリセルを分離する交点ＭＲＡＭアレイでは、短絡されたＳＤＴ接合によって、同じ列および行内の他のメモリセルも使用できないようになる場合がある。したがって、単一の短絡されたＳＤＴ接合は、１つのＳＤＴ接合の誤りだけでなく、列全体および行全体にわたる誤りを引き起こす可能性がある。ＭＲＡＭ素子からデータが読み出されるとき、誤り訂正符号（ＥＣＣ）を用いて、使用できないＳＤＴ接合の行および列全体からデータを復元することができる。しかしながら、単一の列または行内にある千以上のビットのためのＥＣＣは、時間の観点からも計算の観点からもコストがかかる。さらに、１つのＭＲＡＭ素子が２つ以上の短絡されたＳＤＴ接合を有する可能性もある。ＭＲＡＭ素子が数多くの使用できないＳＤＴ接合を含む場合には、その素子は製造段階で廃棄される。したがって、静電放電、取扱い不良および回路異常は製造歩留まりを低下させる場合がある。これらの要因からの損害を防ぐにはコストがかかり、実施するのが難しい。
【０００４】
当技術分野において、トランジスタスイッチまたは分離用ダイオードを用いて互いからメモリセルを分離することが知られているが、そのような素子はさらに複雑になり、通常は達成可能な最小限の構造よりも大きく、それゆえメモリセルアレイのサイズを制限する。
【０００５】
磁気トンネル接合メモリセルの分離を改善することが必要とされており、接合欠陥の発生率を減少させながら、比較的簡単な工程によって製造することができる磁気トンネル接合メモリセルが特に望まれている。
【課題を解決するための手段】
【０００６】
本発明のメモリセルを製造する手段は、第１の態様において、
ａ）基板を設ける手段と、
ｂ）第１の金属層を堆積し、第１の金属導体をパターン形成してエッチングする手段と、
ｃ）第１の強磁性層を堆積し、パターン形成してエッチングする手段と、
ｄ）層間誘電体（ＩＬＤ）を堆積する手段と、
ｅ）第１の金属導体と少なくとも部分的に位置合わせして層間誘電体を貫通するバイア開口部をエッチングし、第１の強磁性層の一部を露出させる手段と、
ｆ）第１の強磁性層の少なくとも露出された部分の上に薄いトンネル接合酸化物層を形成する手段と、
ｇ）少なくともバイア開口部を充填する第２の強磁性層を堆積する手段と、
ｈ）結果として生成された表面を層間誘電体の表面まで平坦化する手段と、
ｉ）第２の金属層を堆積し、第２の強磁性層で充填されたバイア開口部と少なくとも部分的に位置合わせして第２の金属導体をパターン形成し、エッチングする手段
を含む。
【実施例】
【０００７】
本開示の特徴および利点は、図面と共に以下の詳細な説明から当業者には容易に理解されよう。
【０００８】
説明を明瞭にするために、図面は同じスケール（尺度）では描かれていない。すなわち、縦方向および横方向のスケールは互いに異なる場合があり、図面間で異なる場合もある。
【０００９】
以下に記載される詳細な説明では、本発明に従って形成される磁気メモリセルの複数の実施形態が、それらを組み込むメモリとともに説明され図示される。本発明に従って形成されるメモリの実施形態では、行導体と列導体が、直交する１組の配線用のチャネルを形成し、個々のメモリセルは、行導体、たとえばワード線と、列導体、たとえばビット線との組み合わせによってアドレス指定される。ワード線としての行導体およびビット線としての列導体の割当ては任意であり、代わりに他の割当てを行うことができることは当業者には理解されよう。同様に、行導体または列導体としての導体の割当ても変更することができる。以下の説明においては、行導体および列導体の指定は完全に入れ替えることができる。図示される実施形態では、基板上に形成される磁気メモリセルは、第１の金属導体と、第１の金属導体上に配置される第１の強磁性層と、内部を貫通して第１の強磁性層まで延在するバイア開口部を有する平坦な層間誘電体（ＩＬＤ）と、バイア開口部内の第１の強磁性層上にある埋め込まれたトンネル接合と、バイア開口部を充填し（すなわち、満たし）、トンネル接合を埋める第２の強磁性層と、第２の強磁性層に結合される第２の金属導体とを有する。そのような磁気トンネル接合メモリセルのアレイを含む交点メモリのようなメモリを形成することができる。
【００１０】
図１は、行線３０と列線４０の交点にメモリセル２０を有する交点メモリアレイ１０の一実施形態の平面図である。たとえば、ワード線として機能するトレースが、交点メモリセルアレイ１０の一方の側にある平面内のｘ方向に沿って延在することができる。ビット線として機能するトレースが、メモリセルアレイ１０の反対側にある平面内のｙ方向に沿って延在することができる。アレイの行毎に１つのワード線が存在することができ、アレイの列毎に１つのビット線が存在することができる。図１には、少数のメモリセル、行導体および列導体のみが示されるが、メモリセルアレイ１０は数多くのそのような素子から構成することができ、図１に概略的に示される配列は、２つの方向に（たとえば、各平面に対して平行な従来のｘ軸およびｙ軸に沿って）、及び、他の同じような平面に垂直にｚ軸に沿って拡張すること、すなわち、多数の平面を有するようにすることが可能であることが理解されよう。
【００１１】
一般的に表現すると、本発明の１態様は、複数の機能、すなわち、強磁性層に１ビットの情報を格納する、トンネル接合でその情報のビットを切り替える、およびトンネル接合を制御するという機能の組み合わせを実行する磁気トンネル接合メモリセルを含む。そのトンネル接合は、磁気情報記憶素子と結合され、強磁性層の下に埋め込まれることができる。具体的には、強磁性層を、トンネル接合のすぐ上に形成して、間に行われる処理ステップがトンネル接合に影響を及ぼすのを防ぐことができる。
【００１２】
磁気記憶素子およびトンネル接合センシング素子（トンネル接合検知素子）を有するメモリセルは、行線および列線のうちの第１の線を、各メモリセルの記憶素子を形成するように配置される強磁性材料に結合し、行線および列線の残りの線を強磁性材料の下にある埋め込まれたトンネル接合に結合し（それにより、各メモリセルのセンシング素子を形成し）、各センシング素子を制御して、選択された行−列の組み合わせにおける強磁性材料の状態を選択的に読み取ることにより、図１に示されるような列線および行線を有する交点メモリ構造において用いることができる。また、第２の強磁性材料の下に埋め込まれた（それにより、一体に構成された制御素子（または、一体型の制御素子、または、組込式の制御素子）を形成する）第２のトンネル接合を制御して、選択された行−列の組み合わせにおける強磁性材料の状態を選択的に切り替えることもできる。
【００１３】
図２および図３は、基板５０上に形成された、行−列が整列されたメモリセル２０の一般的な実施形態の側断面立面図（横断側立面図）である。基板５０は、シリコンウェーハ上にある酸化物またはガラスの層のような絶縁性の表面を有する。図２および図３に示されるように、この実施形態の各メモリセル２０は行線３０と列線４０との間に形成される。各メモリセルは、薄いトンネル接合酸化物層７０によって硬い強磁性材料の層８０から分離された軟らかい強磁性材料の層６０を含む（ここで「軟らかい」は、ここでは従来どおりの意味を有し、磁化の方向を反転するのが比較的容易である磁性材料を指しており、「硬い」は磁化の方向を反転するのが比較的難しい磁性材料を指している）。
【００１４】
軟らかい強磁性材料６０、トンネル接合酸化物層７０および硬い強磁性材料８０の３層構造が磁気トンネル接合９０を形成する。図２および図３の矢印は磁界を概略的に示す。オプションとして、図２および図３に示される反強磁性（ＡＦ）ピンニング層（ＡＦピン止め層）１００およびシード磁性層（seed magnetic layer）１１０が含まれる場合もある。図２および図３に示されるＭＲＡＭ垂直セル構造は、本発明を用いることなく形成することができる。
【００１５】
図４および図５は、２つの直交する方向から見た場合の、本発明に従って形成されるメモリの第１の実施形態の一部の側断面立面図である。図４および図５に示されるように、そのメモリセルは列導体線４０を形成するようにパターン形成（パターニング）された第１の金属層を有する。列導体４０は、適切な絶縁性基板５０（図４および図５には示されない）上に形成される。本明細書の残りの部分では、各メモリセル構造の実施形態の下に、適切な基板５０があることが想定されているが、それは、メモリセルの図には示されていない。第１の強磁性層８０が第１の金属導体上にあり、それにより第１の金属導体（列導体４０）が第１の強磁性層８０に結合される。列導体４０上にある平坦な層間誘電体（ＩＬＤ）３５は、その中を貫通して延在するバイア開口部６５を有する。図示の実施形態では、バイア開口部６５は傾斜した側壁を有する。バイア開口部は、第１の金属導体（列導体４０）と少なくとも部分的に位置合わせされる。トンネル接合７５が、バイア開口部内にある第１の強磁性層８０の少なくとも一部の上に延在する。トンネル接合７５の領域は、図４および図５において破線の楕円によって示される。トンネル接合７５は、第１の強磁性層８０の上側表面上にある薄いトンネル接合酸化物層７０によって形成される。オプションとして、金属電極６６がトンネル接合７５を覆い、トンネル接合７５のための上側電極を形成することができる（図４および図５に示される）。金属電極６６は、図示のようにバイア開口部６５の側壁を覆っていてもよい。第２の強磁性層６０がバイア開口部を充填し、トンネル接合７５を埋める。オプションの金属電極６６が省略される場合には、強磁性層６０がトンネル接合７５のための上側電極として機能することができる。行導体３０を形成するようにパターン形成される第２の金属層が、第２の強磁性層６０で充填されたバイア開口部と少なくとも部分的に位置合わせされ、それにより第２の金属導体（行導体３０）が第２の強磁性層６０に結合される。
【００１６】
図４において、矢印１２０は、列導体４０内の短い矢印（図の平面内に入る）の方向に電流Ｉが流れることに起因する磁界の方向を示しており、曲線の矢印１３０は、行導体３０内の短い矢印（図の平面に平行で、かつ左に向かう）の方向に電流Ｉが流れることに起因する磁界の方向を示す。同様に、図５では、矢印１３０は、行導体（３０）内の短い矢印（図の平面内に入る）の方向に電流Ｉが流れることに起因する磁界の方向を示しており、曲線の矢印１２０は、列導体４０内の短い矢印（図の平面に平行で、かつ右に向かう）の方向に電流Ｉが流れることに起因する磁界の方向を示す。また図４および図５にはオプションの層、すなわち第１の金属層上にあるシード磁性層１１０と、シード磁性層上にある反強磁性（ＡＦ）ピンニング層１００とが示されている。
【００１７】
図６および図７は、２つの直交する方向から見た場合の、本発明に従って形成されるメモリの第２の実施形態の一部の側断面立面図である。この場合も、メモリセルの実施形態の下には適切な絶縁性の基板５０があることが想定されているが、メモリセルの図には示されていない。図６および図７に示されるように、そのメモリセルは、基板上に第１の金属導体（列導体４０）を形成するようにパターン形成された第１の金属層を有する。列導体４０上にある平坦な第１の層間誘電体（ＩＬＤ）３５は、その中に延在する第１のバイア開口部６５を有する。第１のバイア開口部６５は、列導体４０と少なくとも部分的に位置合わせされる。第１のトンネル接合１４５（列導体４０の上側表面上にある薄いトンネル接合酸化物層１４０によって形成される）が、第１のバイア開口部内にある列導体４０の少なくとも一部の上に延在する。オプションとして、金属電極６６がトンネル接合１４５を覆い、トンネル接合１４５のための上側電極を形成することができる（図６に示される）。また金属電極６６は図に示されるように、バイア開口部６５の側壁も覆うことができる。第１の強磁性層８０が第１のバイア開口部６５を充填し、第１のトンネル接合１４５を埋める。オプションの金属電極６６が省略される場合には、強磁性層８０がトンネル接合１４５のための上側電極として機能することができる。第１の強磁性層８０上にある平坦な第２の層間誘電体（ＩＬＤ）３５は、その中を通って延在する第２のバイア開口部６５を有する。第２のバイア開口部６５は、第１の強磁性層８０で充填された第１のバイア開口部６５と少なくとも部分的に位置合わせされる。第２のバイア開口部内にある第２のトンネル接合７５は、第１の強磁性層８０の少なくとも一部上に延在する。第２のトンネル接合７５は、第１の強磁性層８０の上側表面上にある薄いトンネル接合酸化物層７０によって形成される。第２の強磁性層６０が第２のバイア開口部を充填し、第２のトンネル接合７５を埋める。第２の金属層が、第２の強磁性層６０で充填された第２のバイア開口部６５と少なくとも部分的に位置合わせされた第２の金属導体（行導体３０）を形成するようにパターン形成され、それにより行導体３０が第２の強磁性層６０に結合される。図６および図７には示されないが、オプションの層、たとえば第１の金属層上にあるシード磁性層１１０およびシード磁性層上にある反強磁性（ＡＦ）ピンニング層１００が、第１および／または第２の強磁性層の真下に含まれる場合もある。
【００１８】
図６において、矢印１２０は、列導体４０内の短い矢印（図の平面内に入る）の方向に電流Ｉが流れることに起因する磁界の方向を示しており、曲線の矢印１３０は、行導体３０内の短い矢印（図の平面に平行で、かつ左に向かう）の方向に電流Ｉが流れることに起因する磁界の方向を示す。同様に、図７では、矢印１３０は、行導体３０内の短い矢印（図の平面内に入る）の方向に電流Ｉが流れることに起因する磁界の方向を示しており、曲線の矢印１２０は、列導体４０内の短い矢印（図の平面に平行で、かつ右に向かう）の方向に電流Ｉが流れることに起因する磁界の方向を示す。
【００１９】
メモリはメモリセルのアレイを形成することにより形成されることができること、および多層メモリは垂直方向に（必要なら、層間誘電体（ＩＬＤ）を層間に配置して）積重されるメモリセルアレイのいくつかの層を形成することにより形成されることができることは、当業者には理解されよう。多層メモリの第２の層および後続の層の場合、先行する層上に形成される層間誘電体（ＩＬＤ）によって絶縁性の基板が設けられる。
【００２０】
本発明に従って形成される多層メモリは、大容量記憶素子（または大容量記憶装置）において用いることができ、超小型電子回路を支持し、及び／または電子素子（または電子装置）に組み込まれる基板として、集積回路の形態で製造されることができる。
【００２１】
［製造］
交点メモリアレイ１０を特に適合した製造方法によって製造することができ、その方法の種々の実施形態が図８および図９の流れ図によって示される。図８は、用いられる材料の具体的な特性および素子の具体的な応用形態（または用途）に応じて、いくつかの方法の実施形態においては実行されるが、他の実施形態では実行されないいくつかの「オプション」のステップを含む。その方法の実施形態の種々のステップは参照番号Ｓ１０、Ｓ２０などによって指示される。
【００２２】
図８は、本発明に従って実行される、メモリを製造するための方法の第１の実施形態を示す流れ図である。図８に示されるように、そのような方法は、適切な基板５０を設けるステップ（ステップＳ１０）、および第１の金属層を堆積し、第１の金属導体（たとえば、列線４０）をパターン形成し、エッチングするステップ（ステップＳ２０）を含む。ステップＳ３０では、第１の強磁性層８０が堆積され、パターン形成され、エッチングされる。ステップＳ４０では、第１の層間誘電体（ＩＬＤ）層３５が堆積される。ステップＳ５０では、第１の金属導体（たとえば、列導体４０）と少なくとも部分的に位置合わせされた状態で層間誘電体内を通るようにバイア開口部６５をエッチングし、第１の強磁性層８０の一部を露出させるが、第１の強磁性層を貫通してエッチングしないようにすることにより、開口部がパターン成形されて形成される。ステップＳ６０では、ステップＳ５０において露出された第１の強磁性層の少なくとも一部の上に、薄いトンネル接合酸化物層７０が形成され、少なくともバイア開口部を充填する第２の強磁性層６０が堆積される。薄いトンネル接合酸化物層７０は、薄い酸化物層を直に堆積することにより形成されることができる。ステップＳ６０において、第２の強磁性層６０の堆積は、薄いトンネル接合酸化物層７０を外気（雰囲気または大気。以下同じ）にさらすことなく、薄いトンネル接合酸化物層７０を形成した直後に実行されるべきである。薄いトンネル接合酸化物層７０を形成するために、中間金属層を堆積し、かつ酸化することもできる。
【００２３】
ステップＳ７０では、結果として生成された表面が、たとえば化学機械研磨（ＣＭＰ）によって、層間誘電体３５の表面に対して（または誘電体３５と共面をなすように）平坦化される。ステップＳ８０は、第２の金属層を堆積することにより実行される。ステップＳ９０は、ステップＳ６０において第２の強磁性層で充填されたバイア開口部６５と少なくとも部分的に整列した状態で第２の金属導体線（たとえば、行導体３０）をパターン形成し、エッチングすることにより実行される。
【００２４】
この時点までに、図８の方法の実施形態は、単一のメモリセルを、より実際的には、メモリセルの１つのアレイ（すなわち、単一のメモリ層）からなる１つのメモリを製造する。アレイの全てのメモリセルは同時に製造される。さらに多くのメモリ層が製造されることになる場合には、ステップＳ１００において第２の層間誘電体（ＩＬＤ）層が堆積され、必要に応じて平坦化されて、次のメモリ層のための基板が設けられ、所望の数の層を有するスタックを形成するために必要な回数だけステップＳ２０からその工程が繰り返される（ステップＳ１１０）。ステップＳ２０〜Ｓ９０を繰り返す際に、連続したメモリ層の各々のための行導体線および列導体線を交互に形成することができ、最後のメモリレベルの第２の金属層が、適宜最後のメモリレベルのための行導体線または列導体線を提供する。
【００２５】
シード磁性層１１０が含まれることになる場合には、その層を堆積するためにオプションのステップＳ２５が実行される。同様に、反強磁性層１００が含まれることになる場合には、その層を堆積するためにオプションのステップＳ２６が実行される。図８によって示される方法の実施形態では、ステップＳ２５およびＳ２６はいずれも、ステップＳ２０とＳ３０との間に実行される。
【００２６】
第１の強磁性層８０を堆積し、パターン形成し、かつエッチングするステップＳ５０を実行する前に、バイア開口部６５内にトンネル接合制御素子７５を形成することにより、一体に形成された制御素子（または、一体型の制御素子、または、組込式の制御素子）を形成することができる。そのような方法では、第２の層間誘電体（ＩＬＤ）が堆積され、第２のバイア開口部が第２のＩＬＤを貫通して形成され（第２のバイア開口部は、第２のＩＬＤの下にある第１の金属層まで下方に延在する）、薄いトンネル接合酸化物層が第２のバイア開口部内に形成される。この薄いトンネル接合酸化物層は、第１の金属層を酸化することにより、たとえば、第１の金属層を熱酸化することにより形成されることができる。代替的には、薄いトンネル接合酸化物層は、第１の金属層上に薄い酸化物を堆積することにより形成されることができる。別の代替の方法では、薄いトンネル接合酸化物層は、薄い中間金属層を堆積し、その薄い中間金属層を酸化することにより形成されることができる。
【００２７】
図９は、本発明に従って実行される、メモリを製造するための方法の第２の実施形態を示す流れ図である。図９に示されるように、この方法の実施形態は、適切な基板を設ける（提供する）ステップＳ２１０を含む。ステップＳ２２０は、第１の金属層を堆積し、第１の金属導体（列導体線４０）をパターン形成してエッチングするステップからなる。ステップＳ２３０では、第１の層間誘電体（ＩＬＤ）３５が堆積される。ステップＳ２４０では、第１の層間誘電体３５を貫通してエッチングし、第１の金属導体層（列導体線４０）の一部を露出させるが、第１の金属導体層を貫通してエッチングしないようにすることにより、第１のバイア開口部６５が第１の金属導体（列導体線４０）と少なくとも部分的に位置合わせされてパターン成形されて形成される。ステップＳ２５０では、ステップＳ２４０において露出された第１の金属導体の少なくとも一部の上に、第１の薄いトンネル接合酸化物層１４０が形成される。
【００２８】
トンネル接合酸化物形成ステップＳ２５０のための種々のオプションは、図８のステップＳ６０を参照して先に記載されたものと実質的には同じである。薄いトンネル接合酸化物層１４０は、薄い酸化物層を直に堆積することにより、または第１の金属導体（列導体線４０）を酸化することにより形成されることができる。たとえば、その酸化は、第１の金属導体を熱酸化することにより実施されることができる。薄いトンネル接合酸化物層１４０を形成するための別の方法では、薄い中間金属層を堆積し、酸化することができる。
【００２９】
ステップＳ２６０では、少なくとも第１のバイア開口部６５を充填する第１の強磁性体層８０が堆積される。ステップ２６０において、第１の強磁性層８０の堆積は、薄いトンネル接合酸化物層１４０を外気に露出させることなく、薄いトンネル接合酸化物層１４０を形成した直後に実行されるべきである。結果として生成された表面が、第１の層間誘電体（ＩＬＤ）３５の表面に対して（または誘電体３５と共面をなすように）平坦化される（ステップＳ２７０）。その平坦化は、従来の化学機械研磨（ＣＭＰ）によって実行されることができる。ステップＳ２８０では、第２の層間誘電体（ＩＬＤ）３５が堆積される。ステップＳ２９０では、第２のＩＬＤを貫通してエッチングし、それにより第１の強磁性体８０の一部を露出させることにより、第１のバイア開口部内の第１の強磁性体８０と少なくとも部分的に整列した（位置合わせされた）状態で第２のバイア開口部６５が形成される。ステップＳ３００では、ステップＳ２９０において露出された第１の強磁性体の少なくとも一部の上に、第２の薄いトンネル接合酸化物層７０が形成される。第２の薄いトンネル接合酸化物層７０は、第１の強磁性体８０を酸化、たとえば熱酸化することにより形成されることができる。代替的には、第２の薄いトンネル接合酸化物層７０は、薄い中間金属層を堆積し、その薄い中間金属層を酸化することにより、または第１の強磁性体８０上に薄い酸化物を堆積することにより形成されることができる。
【００３０】
少なくとも第２のバイア開口部を充填する第２の強磁性体６０が堆積される（ステップＳ３１０）。結果として生成された表面は、第２の層間誘電体（ＩＬＤ）３５の表面にに対して（または誘電体３５と共面をなすように）平坦化される（ステップＳ３２０）。この場合も、この平坦化は従来の化学機械研磨（ＣＭＰ）によって実行されることができる。
【００３１】
第２の金属層が堆積され（ステップＳ３３０）、パターン形成およびエッチングされて（ステップＳ３４０）、第２の強磁性体６０で充填された第２のバイア開口部と少なくとも部分的に位置合わせされた状態で第２の金属導体線（行導体３０）が設けられる。
【００３２】
この時点までに、図９の方法の実施形態は、単一のメモリセルを、より実際的には、メモリセルの１つのアレイ（すなわち、単一のメモリ層）からなる１つのメモリを製造する。アレイの全てのメモリセルは同時に製造される。さらに多くのメモリ層が製造されることになる場合には、所望の数の層を有するスタックを形成するために必要な回数だけステップＳ２１０からその工程が繰り返される（ステップＳ３５０）。ステップＳ２１０を繰り返す際に、次のメモリ層のための基板を設けるために、必要に応じて、第３の層間誘電体（ＩＬＤ）層が堆積され、平坦化される。ステップＳ２２０〜Ｓ３４０を繰り返す際に、連続したメモリ層の各々のための行導体線および列導体線を交互に形成することができ、最後のメモリレベルの第２の金属層が、適宜最後のメモリレベルのための行導体線または列導体線を提供する。
【００３３】
シード磁性層１１０および反強磁性層１００が含まれることになる場合には、図８のステップＳ２５およびＳ２６に類似のオプションのステップ（図９には示されない）が、然るべき対応する時点で同じように実施されて、強磁性層６０および／または８０に隣接するそれらの層が堆積されることは当業者には理解されよう。
【００３４】
図９に示される製造方法の実施形態では、工程のステップの一部を繰り返して多層メモリを形成するために、破線付きの矢印部分で示すような種々のオプションのパスが存在する。したがって、たとえば、行導体線および列導体線を有する多層メモリは、第１のメモリ層を形成するためにステップＳ２１０〜Ｓ３２０を実施し、連続する各メモリ層についてステップＳ２２０〜Ｓ３２０を繰り返し（連続した各メモリ層のための行導体線および列導体線を交互に形成し）、最後のメモリレベルの第２の金属層についてステップＳ３３０〜Ｓ３４０を実施し、それにより最後の金属導体が最後のメモリレベルのために必要とされる行導体線または列導体線を提供するようにすることによって、製造されることができる。
【００３５】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．メモリセルを製造するための方法であって、
ａ）基板を設けるステップと、
ｂ）第１の金属層を堆積し、第１の金属導体をパターン形成してエッチングするステップと、
ｃ）第１の強磁性層を堆積し、パターン形成し、エッチングするステップと、
ｄ）層間誘電体（ＩＬＤ）を堆積するステップと、
ｅ）前記第１の金属導体と少なくとも部分的に位置合わせした状態で前記層間誘電体を貫通するバイア開口部をエッチングし、前記第１の強磁性層の一部を露出させるステップと、
ｆ）前記第１の強磁性層の少なくとも前記露出された部分の上に薄いトンネル接合酸化物層を形成するステップと、
ｇ）少なくとも前記バイア開口部を充填する第２の強磁性層を堆積するステップと、
ｈ）結果として生成された表面を前記層間誘電体の表面にあわせて平坦化するステップと、
ｉ）第２の金属層を堆積し、前記第２の強磁性層で充填された前記バイア開口部と少なくとも部分的に位置合わせした状態で第２の金属導体をパターン形成してエッチングするステップ
とを含む、方法。
２．上項１に記載の方法によって作製されるメモリセル。
３．第２の強磁性層を堆積する前記ステップｇ）は、薄いトンネル接合酸化物層を外気に露出させることなく、薄いトンネル接合酸化物層を形成する前記ステップｆ）の直後に実施される、上項１に記載の方法。
４．行導体線および列導体線を有する多層メモリを製造するための方法であって、
上項１に記載の方法のステップａ）〜ｉ）を実施して、第１のメモリ層を形成するステップと、
ステップｂ）〜ｈ）を繰り返し、連続する各メモリ層のための行導体線と列導体線を交互に形成するステップと、
最後のメモリレベルの第２の金属層についてステップｉ）を実行し、これにより、最後の金属導体によって前記最後のメモリレベルのための行導体線または列導体線が提供されることからなる、ステップ
を含む、方法。
５．一体型の制御素子を形成するステップをさらに含む、上項１に記載の方法。
６．一体型の制御素子を形成する前記ステップは、第１の強磁性層を堆積し、パターン形成してエッチングする前記ステップｃ）を実施する前に、バイア開口部内にトンネル接合制御素子を形成することにより実施されることからなる、上項５に記載の方法。
７．メモリセルを製造するための方法であって、
ａ）基板を設けるステップと、
ｂ）第１の金属層を堆積し、第１の金属導体をパターン形成してエッチングするステップと、
ｃ）第１の層間誘電体（ＩＬＤ）を堆積するステップと、
ｄ）前記第１の金属導体と少なくとも部分的に位置合わせした状態で、前記第１の層間誘電体を貫通する第１のバイア開口部をエッチングし、前記第１の金属導体の一部を露出させるステップと、
ｅ）前記第１の金属導体の少なくとも前記露出された部分の上に第１の薄いトンネル接合酸化物層を形成するステップと、
ｆ）少なくとも第１のバイア開口部を充填する第１の強磁性体を堆積するステップと、
ｇ）結果として生成された表面を前記第１の層間誘電体の表面に対して平坦化するステップと、
ｈ）第２の層間誘電体（ＩＬＤ）を堆積するステップと、
ｉ）前記第１のバイア開口部内の前記第１の強磁性体と少なくとも部分的に位置合わせした状態で、前記第２の層間誘電体を貫通する第２のバイア開口部をエッチングするステップであって、それにより前記第１の強磁性体の一部を露出させることからなる、ステップと、
ｊ）露出された前記第１の強磁性体の少なくとも一部の上に第２の薄いトンネル接合酸化物層を形成するステップと、
ｋ）少なくとも前記第２のバイア開口部を充填する第２の強磁性体を堆積するステップと、
ｌ）結果として生成された表面を前記第２の層間誘電体の表面に合わせて平坦化するステップと、
ｍ）第２の金属層を堆積し、前記第２の強磁性体で充填された前記バイア開口部と少なくとも部分的に位置合わせした状態で、第２の金属導体をパターン形成してエッチングするステップ
とを含む、方法。
８．第１の強磁性体を堆積する前記ステップｆ）は、第１の薄いトンネル接合酸化物層を外気にさらすことなく、第１の薄いトンネル接合酸化物層を形成する前記ステップｅ）の直後に実施される、上項７に記載の方法。
９．第２の強磁性体を堆積する前記ステップｋ）は、第２の薄いトンネル接合酸化物層を外気にさらすことなく、第２の薄いトンネル接合酸化物層を形成する前記ステップｊ）の直後に実施される、上項７に記載の方法。
１０．行導体線および列導体線を有する多層メモリを製造するための方法であって、
上項１２に記載の方法のステップａ）〜ｍ）を実施して、第１のメモリ層を形成するステップと、
ステップｂ）〜ｌ）を繰り返して、連続する各メモリ層のための行導体線と列導体線を交互に形成するステップと、
最後のメモリレベルの第２の金属層についてステップｍ）を実施し、それにより、最後の金属導体によって前記最後のメモリレベルのための行導体線または列導体線が提供されることからなる、ステップ
を含む、方法。
１１．上項４または上項１０に記載の方法によって作製される多層メモリ。
１２．上項１１に記載の前記多層メモリを備える大容量記憶デバイス。
１３．上項１１に記載の前記多層メモリを備える集積回路。
１４．上項１１に記載の前記多層メモリを備える超小形電子回路を支持する基板。
１５．上項１１に記載の前記多層メモリを備える電子デバイス。
１６．メモリセルであって、
ａ）基板と、
ｂ）該基板上に配置される第１の金属層であって、第１の金属導体を形成するようにパターン形成される第１の金属層と、
ｃ）前記第１の金属導体上に配置される第１の強磁性層であって、前記第１の金属導体は前記第１の強磁性層に結合されることからなる、第１の強磁性層と、
ｄ）平坦な層間誘電体（ＩＬＤ）であって、該層間誘電体はその中を通って延在するバイア開口部を有し、該バイア開口部は前記第１の金属導体と少なくとも部分的に位置合わせされることからなる、層間誘電体と、
ｅ）前記バイア開口部内の前記第１の強磁性層の少なくとも一部の上にあるトンネル接合と、
ｆ）前記バイア開口部を充填し、前記トンネル接合を埋める第２の強磁性層と、
ｇ）前記第２の強磁性層で充填された前記バイア開口部と少なくとも部分的に位置合わせされた第２の金属導体を形成するようにパターン形成される第２の金属層であって、前記第２の金属導体は前記第２の強磁性層に結合されることからなる、第２の金属層
とを備えるメモリセル。
１７．メモリセルであって、
ａ）基板と、
ｂ）前記基板上に配置される第１の金属層であって、第１の金属導体を形成するようにパターン形成される第１の金属層と、
ｃ）平坦な第１の層間誘電体（ＩＬＤ）であって、該第１の層間誘電体はその中を通って延在する第１のバイア開口部を有し、該第１のバイア開口部は前記第１の金属導体と少なくとも部分的に位置合わせされる、第１の層間誘電体と、
ｄ）前記第１のバイア開口部内の前記第１の金属導体の少なくとも一部の上にある第１のトンネル接合と、
ｅ）前記第１のバイア開口部を充填し、前記トンネル接合を埋める第１の強磁性層と、
ｆ）平坦な第２の層間誘電体（ＩＬＤ）であって、該第２の層間誘電体は、その中を貫通して延在する第２のバイア開口部を有し、該第２のバイア開口部は前記第１の強磁性層で充填された前記第１のバイア開口部と少なくとも部分的に位置合わせされることからなる、第２の層間誘電体と、
ｅ）前記第２のバイア開口部内の前記第１の強磁性層の少なくとも一部の上にある第２のトンネル接合と、
ｆ）前記第２のバイア開口部を充填し、前記第２のトンネル接合を埋める第２の強磁性層と、
ｇ）前記第２の強磁性層で充填された前記第２のバイア開口部と少なくとも部分的に位置合わせされた状態で第２の金属導体を形成するようにパターン形成される第２の金属層であって、前記第２の金属導体は前記第２の強磁性層に結合されることからなる、第２の金属層
とを備えるメモリセル。
１８．磁気トンネル接合メモリセルであって、
ａ）磁性層内に情報のビットを格納するための手段と、
ｂ）前記情報のビットを切り替えるためのトンネル接合手段であって、該切り替えるためのトンネル接合手段は、前記格納するための手段と結合され、前記格納するための手段の下に埋め込まれることからなる、トンネル接合手段と、
ｃ）切り替えるために、前記トンネル接合手段を制御するための手段
との組み合わせから構成される磁気トンネル接合メモリセル。
１９．列線および行線を有するタイプの交点メモリ構造において、磁気記憶素子およびトンネル接合センシング素子を有するタイプのメモリセルを使用する方法であって、
ａ）前記行線と列線のうちの第１の線を、各メモリセルの前記記憶素子を形成するように配置された磁性材料に結合するステップと、
ｂ）前記行線と列線の残りの線を前記磁性材料の下の埋め込まれたトンネル接合に結合するステップあって、それにより各メモリセルの前記センシング素子を形成することからなる、ステップと、
ｃ）各センシング素子を制御して、選択された行−列の組み合わせにおいて前記磁性材料の状態を選択的に読み取るステップ
とを含む、方法。
２０．第２の磁性材料の下の埋め込まれた第２のトンネル接合を制御するステップであって、それにより、一体型の制御素子を形成して、選択された行−列の組み合わせにおいて前記磁性材料の状態を選択的に切り替えるステップをさらに含む、上項１９に記載の方法。
【００３６】
本発明にしたがって、基板(50)上に作成される磁気メモリセル(20)は、第１の金属導体(40)、第１の金属導体上に配置された第１の磁性層(80)、内部を貫通して第１の磁性層(80)まで延在するバイア開口(65)を有する平坦な層間誘電体(ILD)(35)、バイア開口内の第１の磁性層の上にある埋め込み式のトンネル接合(75)、バイア開口を充填し、トンネル接合を埋める第２の磁性層(60)、及び、第２の磁性層に結合された第２の金属導体(30)を有する。メモリ(10)や他のデバイスにおいてメモリセルを使用するための方法、及び、メモリセルの製作に特に適した方法が開示される。
【００３７】
「産業上の利用の可能性」
以上、本発明の特定の実施形態について説明し図示したが、当業者であれば、特許請求の範囲によって規定される本発明の範囲および思想から逸脱することなく、それらの特定の実施形態について種々の変更および変形を施すことが可能である。たとえば、工程のステップの順序を変更することができ、図示したもの以外の構成を用いることもできる。たとえば、メモリセルの層の順序を反転して、例示した実施形態に対して「逆さま」の構造を形成することができる。別の例として、硬磁性体または合成反強磁性体を、ＡＦピンニング層の代わりに用いることができる。ＡＦピンニング層は、スタックの底部ではなくスタックの上部付近に配置され、それにより上側強磁性層をピン止め層にし、下側強磁性層をセンス層にすることができる。トンネル障壁のベース材料は上記の材料には限定されない。絶縁性トンネル障壁のために、他の誘電体およびある特定の半導体材料を用いることもできる。磁気トンネル接合をＳＤＴ接合として説明したが、これには限定されない。磁気トンネル接合は、たとえばジョセフソン接合とすることができる。
【図面の簡単な説明】
【００３８】
【図１】交点メモリの１実施形態の平面図である。
【図２】メモリセルの１実施形態の側断面立面図である。
【図３】メモリセルの１実施形態の側断面立面図である。
【図４】本発明に従って形成されるメモリの第１の実施形態の一部の側断面立面図である。
【図５】本発明に従って形成されるメモリの第１の実施形態の一部の側断面立面図である。
【図６】本発明に従って形成されるメモリの第２の実施形態の一部の側断面立面図である。
【図７】本発明に従って形成されるメモリの第２の実施形態の一部の側断面立面図である。
【図８】本発明に従って実施される、メモリを製造するための方法の第１の実施形態を示す流れ図である。
【図９】本発明に従って実施される、メモリを製造するための方法の第２の実施形態を示す流れ図である。
【符号の説明】
【００３９】
２０  メモリセル
３０  行線（金属導体）
３５  層間誘電体
４０  列線（金属導体）
５０  基板
６０，８０  強磁性層
６５  バイア開口部
７０  トンネル接合酸化物層
【図１】
2004274043.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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