(57)【要約】【課題】ＣＣＤ固体撮像素子において、出力部の駆動電圧を下げると、フローティングディフュージョンのリセット電位が浅くなり、水平ＣＣＤレジスタからフローティングディフュージョンへの転送効率が劣化する。【解決手段】Ｐ型シリコン基板２の表面のＮウェルを２回の不純物の注入工程により形成し、撮像部及び蓄積部の下のＮウェル７０と、水平転送部の下のＮウェル９０とを、互いに不純物濃度を異ならせて形成する。水平転送部の下に配置されたＮウェル９０は、撮像部及び蓄積部のＮウェルよりＮ型不純物の濃度が低く形成される。これにより、撮像部及び蓄積部の取扱電荷量を維持したまま、水平ＣＣＤレジスタのチャネル電位を、フローティングディフュージョンのリセット電位より浅くすることができる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
一導電型を有し、逆導電型の半導体基板の主面に互いに所定の間隔を設けて平行に配置される複数の第１チャネル領域と、
前記複数の第１チャネル領域の間隙に配置されるドレイン領域と、
前記複数の第１チャネル領域上に形成され、前記第１チャネル領域と交差する方向で互いに平行に配置される複数の第１転送電極と、
一導電型を有し、前記複数の第１チャネル領域に連続して前記半導体基板の主面に形成され、前記第１チャネル領域と交差する方向に延在する第２チャネル領域と、
前記第２チャネル領域上に形成され、前記第２チャネル領域と交差する方向で互いに平行に配置される複数の第２転送電極と、を備え、
前記第２チャネル領域は、前記第１チャネル領域に比して不純物濃度が低いことを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記第１チャネル領域と前記第２チャネル領域との境界が、前記複数の第１転送電極の最終段と前記第２転送電極との境界に合わせて設定されることを特徴とする固体撮像素子。
【請求項３】
複数の受光画素が行列配置される撮像部、前記複数の受光画素の各列に対応して複数の垂直シフトレジスタが配置される垂直転送部、前記複数の垂直シフトレジスタの出力側に配置される水平転送部及び水平転送部の出力側に配置される出力部を有する固体撮像素子の製造方法において、
一導電型の半導体基板の主面に逆導電型の不純物を注入してチャネル領域を形成する第１の工程と、
前記チャネル領域が形成された半導体基板の主面のうち前記水平転送部及び前記出力部領域を覆うようにレジストパターンを形成する第２の工程と、
前記レジストパターンをマスクとして、再び前記半導体基板の主面に逆導電型の不純物を注入する第３の工程と、を含み、
前記水平転送部及び前記出力部のチャネル領域が、前記撮像部及び前記垂直転送部のチャネル領域に比して不純物濃度が低くなるように形成することを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項３に記載の固体撮像素子の製造方法において、
前記第２の工程の後に、
前記半導体基板の主面上に複数の転送電極を形成する工程と、
前記複数の転送電極を通して前記半導体基板に一導電型の不純物を注入し、前記チャネル領域中に分離領域を形成する第４の工程と、を更に含むことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像素子及びその製造方法に関し、特に出力部の低消費電力化に関する。
【０００２】
【従来の技術】
図６は、フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄを有する。撮像部ｉで生成された情報電荷は蓄積部ｓに高速で転送される。情報電荷は蓄積部ｓに保持されると共に、１行ずつ水平転送部ｈへ転送され、さらに、１画素単位で水平転送部ｈから出力部ｄへ転送される。出力部ｄは１画素毎の電荷量を電圧値に変換し、その電圧値の変化がＣＣＤ出力とされる。
【０００３】
撮像部ｉにおいて情報電荷が過剰に発生すると、情報電荷が周辺画素に溢れるブルーミングという現象を生じる。このブルーミングを抑制するために、不要な情報電荷を排出するオーバーフロードレイン構造が設けられる。オーバーフロードレイン構造には、縦型オーバーフロードレインと横型オーバーフロードレインとがある。
【０００４】
縦型オーバーフロードレイン構造では、Ｎ型半導体基板の表面にＮ型拡散層であるＮウェル及びその下にＰ型拡散層であるＰウェルを形成し、基板深さ方向のＮＰＮ構造を構成する。基板裏面に正電圧を印加しＰウェルを空乏化させることで、表面のフォトダイオードの余剰電荷が、Ｐウェルが形成する電位障壁を越えて基板に排出される。
【０００５】
一方、横型オーバーフロードレインでは、受光画素に隣接してＮ＋拡散層のドレイン領域が設けられる。そのため、基板深さ方向のＮＰＮ構造は不要であり、Ｐ型半導体基板の表面に、受光画素、ＣＣＤレジスタ等を構成するためのＮウェルが形成される。
【０００６】
Ｎウェルの不純物濃度は撮像部ｉ及び蓄積部ｓの各画素の取扱電荷量（蓄積可能な電荷量）に基づいて定められる。つまり、ＣＣＤ固体撮像素子の小型化及び画素数の増大の要求により、撮像部ｉ及び蓄積部ｓを構成する画素のサイズを大きくして所望の取扱電荷量を確保することは困難となっており、そのためＮウェルの不純物濃度を高めることによって取扱電荷量の確保が図られる。従来は、このように撮像部ｉ及び蓄積部ｓの取扱電荷量を基準としてＮウェルの不純物濃度が定められ、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄが形成される領域全体が一様にその不純物濃度でＮウェルを形成されている。
【０００７】
図７、図８は、従来の横型オーバーフロードレイン構造のＣＣＤ固体撮像素子の要部の断面図である。図７は、垂直シフトレジスタの電荷の転送方向に沿った断面であり、垂直シフトレジスタとして蓄積部ｓの出力端近傍の断面が示され、さらに、蓄積部ｓの出力端に接続される水平転送部ｈの断面が示されている。また図８は、水平シフトレジスタの電荷の転送方向に沿った断面であり、水平シフトレジスタの出力端近傍の断面と、出力部の一部をなすフローティングディフュージョン及びリセットトランジスタとが示されている。
【０００８】
Ｐ型のシリコン基板２の表面にＮ型不純物をイオン注入し拡散処理して、Ｎウェル４が形成される。Ｎウェル４の下のＰ型不純物層（Ｐｓｕｂ）６は、もともとシリコン基板２に存在するものである。
【０００９】
図７において、情報電荷は、Ｎウェル４に形成される垂直シフトレジスタのポテンシャル井戸を順次、右方向へ転送され、水平シフトレジスタの電極１４−１の下に形成されるポテンシャル井戸に読み出される。また、図８において、情報電荷は転送電極１４−１，１４−２に印加される転送クロックφＨ１，φＨ２によりＮウェル４に形成される水平シフトレジスタのポテンシャル井戸を順次、左方向に転送され、出力ゲート（ＯＧ）１６の下を経由してフローティングディフュージョン（ＦＤ）１８に転送される。
【００１０】
フローティングディフュージョン１８はＮ＋拡散層であり、これに隣接するリセットゲート（ＲＧ）２２をオンすると、フローティングディフュージョン１８の電位はリセットドレイン（ＲＤ）の電位ＶＲＤに設定される。このフローティングディフュージョン１８に水平シフトレジスタから情報電荷を転送すると、その電荷量に応じてフローティングディフュージョン１８の電位が変動する。この電位変動は、出力アンプ３０で検出及び増幅され、出力アンプの出力ＶＯＵＴがＣＣＤ出力となる。出力アンプ３０は、ＭＯＳ型トランジスタの駆動トランジスタ３２と負荷トランジスタ３４とで構成されるソースフォロワ回路であり、電源電圧ＶＤＤ（例えば５Ｖ）を用いて駆動される。電源回路を共通化してＣＣＤ駆動回路を簡素化するという観点から、リセットドレイン電圧ＶＲＤとして電源電圧ＶＤＤが用いられることがあり、その場合、フローティングディフュージョン１８のリセット電位も電源電圧ＶＤＤと同電位となる。
【００１１】
【発明が解決しようとする課題】
近年、例えばデジタルカメラや写真撮影機能付き携帯電話といった、ＣＣＤ固体撮像素子を用いた小型軽量の機器が開発されている。小型軽量の機器ではバッテリも小型化されるため、低消費電力化が望まれる。低消費電力化には一般に駆動電圧の低減が有効であり、ＣＣＤ固体撮像素子では例えばリセットドレイン電圧ＶＲＤや電源電圧ＶＤＤを低減することにより消費電力を低減できる。特に、出力アンプの駆動には比較的大きな電流を必要とし、この部分での消費電力が大きく、出力アンプの駆動電圧を低下させることは消費電力の低減に有効である。
【００１２】
しかしながら、リセットドレイン電圧ＶＲＤや電源電圧ＶＤＤを低下させると、水平シフトレジスタからフローティングディフュージョンへの情報電荷の転送効率が劣化するといった問題が生じる。すなわち、リセットドレイン電圧ＶＲＤや電源電圧ＶＤＤを低下させると、リセットドレインのポテンシャルが浅くなり、これに伴って、フローティングディフュージョンのポテンシャルも浅くなる。このため、出力ゲート下のポテンシャルとフローティングディフュージョンとのポテンシャル差が縮小され、フローティングディフュージョンの電荷の蓄積許容量が低下してしまう。この結果、水平シフトレジスタから転送される情報電荷をフローティングディフュージョンに受け止めきれなくなり、情報電荷の転送効率が劣化してしまう。
【００１３】
また、水平シフトレジスタの転送クロックの電圧を下げて、水平シフトレジスタ領域のポテンシャルを浅くするといった方法が考えられるが、水平シフトレジスタの転送クロックが当初より低電圧化が図られていること、及び、埋め込みチャネルＣＣＤのチャネル電位にはピンニング（ｐｉｎｎｉｎｇ）現象で定まる下限が存在することから、転送クロックの電位を下げてチャネル領域のポテンシャルを浅くするにも限界がある。
【００１４】
本発明は上記問題点を解決するためになされたもので、水平転送部から出力部への情報電荷の転送効率を劣化することなく、電力消費を低減するＣＣＤ固体撮像素子及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するための本発明は、一導電型を有し、逆導電型の半導体基板の主面に互いに所定の間隔を設けて平行に配置される複数の第１チャネル領域と、前記複数の第１チャネル領域の間隙に配置されるドレイン領域と、前記複数の第１チャネル領域上に形成され、前記第１チャネル領域と交差する方向で互いに平行に配置される複数の第１転送電極と、一導電型を有し、前記複数の第１チャネル領域に連続して前記半導体基板の主面に形成され、前記第１チャネル領域と交差する方向に延在する第２チャネル領域と、前記第２チャネル領域上に形成され、前記第２チャネル領域と交差する方向で互いに平行に配置される複数の第２転送電極とを備え、前記第２チャネル領域は、前記第１チャネル領域に比して不純物濃度が低いことを特徴とする固体撮像素子である。
【００１６】
ここで、上記固体撮像素子において、前記第１チャネル領域と前記第２チャネル領域との境界が、前記複数の第１転送電極の最終段と前記第２転送電極との境界に合わせて設定されることが好ましい。
【００１７】
また、上記課題を解決するための本発明の別の形態は、複数の受光画素が行列配置される撮像部、前記複数の受光画素の各列に対応して複数の垂直シフトレジスタが配置される垂直転送部、前記複数の垂直シフトレジスタの出力側に配置される水平転送部及び水平転送部の出力側に配置される出力部を有する固体撮像素子の製造方法において、一導電型の半導体基板の主面に逆導電型の不純物を注入してチャネル領域を形成する第１の工程と、前記チャネル領域が形成された半導体基板の主面のうち前記水平転送部及び前記出力部領域を覆うようにレジストパターンを形成する第２の工程と、前記レジストパターンをマスクとして、再び前記半導体基板の主面に逆導電型の不純物を注入する第３の工程とを含み、前記水平転送部及び前記出力部のチャネル領域が、前記撮像部及び前記垂直転送部のチャネル領域に比して不純物濃度が低くなるように形成することを特徴とする。
【００１８】
ここで、上記固体撮像素子の製造方法において、前記第２の工程の後に、前記半導体基板の主面上に複数の転送電極を形成する工程と、前記複数の転送電極を通して前記半導体基板に一導電型の不純物を注入し、前記チャネル領域中に分離領域を形成する第４の工程とを更に含むことが好ましい。
【００１９】
本発明によれば、複数の転送電極が形成された後に分離領域を形成するため、転送電極と分離電極との位置合わせが容易となる。すなわち、転送電極の配列状態に合わせてイオン注入を行ってチャネル領域を規定するため、チャネル領域及び分離領域の配列に合わせて転送電極を形成する場合に比して、転送電極とチャネル領域との位置合わせが容易となる。
【００２０】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。以下、フレーム転送方式のＣＣＤ固体撮像素子での実施形態を説明する。フレーム転送方式のＣＣＤ固体撮像素子の概略の構成は図６に示す通りであり、これを援用する。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄを有する。撮像部ｉは、垂直方向に延在し、互いに平行に配列された複数の垂直シフトレジスタからなり、各垂直シフトレジスタの各ビットがフォトダイオードとして機能し受光画素を構成する。蓄積部ｓは、撮像部ｉの垂直シフトレジスタに連続する遮光された複数の垂直シフトレジスタからなり、各垂直シフトレジスタの各ビットが蓄積画素を構成する。水平転送部ｈは、水平方向に延在する単一の水平シフトレジスタからなり、各ビットに蓄積部ｓの垂直シフトレジスタの出力が接続される。出力部ｄは、水平転送部ｈから転送出力される電荷を一時的に蓄積する容量及びその容量に蓄積された電荷を排出するリセットドレインを含む。これにより、撮像部ｉの各受光画素に蓄積される情報電荷は、各画素毎に独立して蓄積部ｓの蓄積画素へ転送された後、１行ずつ蓄積部ｓから水平転送部ｈへ転送され、さらに、１画素単位で水平転送部ｈから出力部ｄへ転送される。そして、出力部ｄで１画素毎の電荷量が電圧値に変換され、その電圧値の変化がＣＣＤ出力として外部回路へ供給される。
【００２１】
図１は、ＣＣＤ固体撮像素子の要部を説明するための図であり、垂直シフトレジスタと水平シフトレジスタとの接続部分の模式的な平面図である。図に示す構造は、Ｐ型半導体基板表面にＮ型不純物を注入してＮウェルを形成した後、さらに複数の工程を経て作られる。
【００２２】
具体的には、基板表面にＮウェルが形成された基板上に、酸化膜を介してポリシリコン層を積層し、これをパターンニングして複数の転送電極６０，６２，６４を形成する。次いで、転送電極の配列に合わせてレジストパターンを形成し、このレジストパターンをマスクとしてＮウェル中にＰ型不純物を注入して分離領域４６，４８，５０を形成する。この分離領域４６，４８，５０は、分離領域を境として隣接する２つのＮウェル領域を電気的に分離し、これにより、半導体基板主面で電荷の転送経路となるチャネル領域４２，４４が規定され、転送電極とチャネル領域で受光画素、垂直シフトレジスタ及び水平シフトレジスタが構成される。
【００２３】
横型オーバーフロードレイン構造では、分離領域４６内にオーバーフロードレイン領域５２が、チャネル領域４２に平行に細長く形成され、分離領域４６の幅方向の中央部分に、Ｎ型不純物を高濃度にイオン注入することによって形成される。このオーバーフロードレイン領域は、隣接する分離領域との間にポテンシャルの障壁を形成する。
【００２４】
図２は、横型オーバーフロードレインが設けられた垂直シフトレジスタの電荷転送方向に直交する方向の模式的な断面図及び、その断面に対応する部分でのポテンシャルの状態を示す図を並べて示したものである。図２（ａ）が断面図であり、それぞれチャネル領域４２、分離領域５６、ドレイン領域５２に対応するＮウェル７０，Ｐ＋拡散層７２、Ｎ＋拡散層７４がＰ型半導体基板Ｐｓｕｂの表面に形成される。基板表面にはゲート酸化膜７６を介して転送電極６０が配置される。図２（ｂ）がポテンシャルの状態を示す図であり、縦軸が電位を表し、下に向かって正電位が増す。Ｎウェル７０は転送電極６０に印加される電圧によって空乏化されポテンシャル井戸８０を形成する。このポテンシャル井戸８０に情報電荷８２を蓄積することができる。Ｎ＋拡散層７４はドレイン８４を形成し、また分離領域５６であるＰ＋拡散層７２は、転送チャネルのポテンシャル井戸８０とドレイン８４との間にポテンシャル障壁８６を形成する。ポテンシャル井戸８０に過剰な情報電荷が発生し、又は流れ込んだ場合、その過剰分の電荷は、電位障壁８６を越えてドレイン８４に排出され、これにより過剰電荷が周辺画素に漏れ出すブルーミングが抑制される。
【００２５】
垂直シフトレジスタの転送電極６０、水平シフトレジスタの転送電極６２，６４はそれぞれ電荷転送方向に複数個並べて配置される。ここでは垂直ＣＣＤレジスタは３相駆動される。つまり、周期的に配列された転送電極６０−１〜６０−３にそれぞれ転送クロックφＳ１，φＳ２，φＳ３が印加され、情報電荷は図１において下方向に転送される。
【００２６】
水平シフトレジスタの転送電極６２は１層目のポリシリコン層で形成され、転送電極６４は２層目のポリシリコン層で形成される。水平シフトレジスタは、互いに隣接する転送電極６２，６４を２本１組として、転送クロックφＨ１，φＨ２により２相駆動される。転送電極６２及び転送電極６４の下には転送電極６２と転送電極６４との段差に応じた階段状のポテンシャルが形成され、情報電荷は転送電極６２の下にチャネル領域に蓄積される。転送電極６２とその右側の転送電極６４とは、同じ転送クロックで駆動されるように配線され、これにより、情報電荷が水平シフトレジスタ内を図１において左方向へ転送される。
【００２７】
図３は、垂直シフトレジスタの電荷の転送方向に沿った概略の断面図であり、垂直シフトレジスタとして蓄積部ｓの出力端近傍の断面が示され、さらに、蓄積部ｓの出力端に接続される水平転送部ｈの断面が示されている。垂直シフトレジスタの出力端近傍の断面と、出力部の一部をなすフローティングディフュージョン及びリセットドレインとが示されている。図４は、水平シフトレジスタの電荷の転送方向に沿った概略の断面図であり、水平シフトレジスタの出力端近傍の断面と、出力部の一部をなすフローティングディフュージョン及びリセットドレインとが示されている。
【００２８】
上述のように、Ｐ型のシリコン基板２にＮ型不純物をイオン注入、拡散して、基板２の表面領域にはＮウェルが形成される。本実施形態では、Ｎウェルを形成するＮ型不純物のイオン注入は、注入する領域を変えて２回行われる。その結果、互いに不純物濃度の異なる２種類のＮウェル７０，９０が形成される。Ｎウェル７０は、撮像部ｉ及び蓄積部ｓに形成され、不純物濃度が相対的に高い。Ｎウェル９０は、水平転送部ｈ及び出力部ｄに形成され、不純物濃度が相対的に低い。図３にはＮウェル７０，９０が表されており、図４にはＮウェル９０が表されている。Ｎウェル７０の不純物濃度は、撮像部ｉ及び蓄積部ｓでの取扱電荷量を確保するという観点から定められる。一方、Ｎウェル９０の不純物濃度は、後述する出力部ｄの駆動電圧の低減に対応して定められる。
【００２９】
基板の表面上には酸化膜７６（図３，４には図示せず）を介して転送電極が配置される。蓄積部ｓの垂直シフトレジスタには３相の垂直転送クロックφＳ１〜φＳ３で駆動される電極群６０−１〜６０−３が設けられ、水平シフトレジスタには２相の水平転送クロックφＨ１，φＨ２で駆動される電極群１４−１，１４−２が設けられる。電極群に順番に正電圧を印加することにより、電極下のＮウェル４に形成されるポテンシャル井戸が移動し、それに連動してポテンシャル井戸に蓄積される情報電荷も移動する。例えば、図３においては、電荷パケットは垂直シフトレジスタ中を右方向に順次転送され、水平シフトレジスタの電極１４−１の下に形成されるポテンシャル井戸に読み出される。また図４においては、情報電荷は水平シフトレジスタ中を左方向に順次転送され、直流電圧を印加された出力ゲート（ＯＧ）１６の下を経由してフローティングディフュージョン（ＦＤ）１８に転送される。
【００３０】
フローティングディフュージョン１８はＮ＋拡散層であり、水平シフトレジスタから転送出力される情報電荷を蓄積するキャパシタを形成し、またフローティングディフュージョン１８、リセットドレイン（ＲＤ）２０及びリセットゲート（ＲＧ）２２がリセットトランジスタを構成する。リセットドレイン２０はＮ＋拡散層で形成される。リセットドレイン２０にはリセットドレイン電位ＶＲＤとして一定に維持される。ここではリセットドレイン電圧ＶＲＤに電源電圧ＶＤＤが利用される。リセットゲート２２に印加されるリセットクロックφＲによってリセットゲート２２がオンすると、リセットゲート２２の下にチャネルが形成される。フローティングディフュージョン１８に蓄積された情報電荷がリセットドレイン２０に転送されて排出される。リセットゲート２２がオフされた状態では、フローティングディフュージョン１８及びこれに接続されたＰｓｕｂのＰＮ接合は電気的にフローティング（浮遊状態）になる。ここに、水平シフトレジスタから情報電荷をフローティングディフュージョンに移動させると、その情報電荷はＰＮ接合容量に一時的に蓄積され、その電荷量に応じてフローティングディフュージョン１８の電位が変動する。この電位変動は出力アンプ３０で検出及び増幅され、出力アンプ３０の出力ＶＯＵＴがＣＣＤ出力となる。
【００３１】
出力アンプ３０は基板２に形成されるＭＯＳトランジスタを用いて、例えば３段ソースフォロワ回路で構成される。出力アンプ３０の駆動トランジスタ３２及び負荷トランジスタ３４のドレイン、ソースは、基板２の表面に形成されたＮ＋拡散層で構成され、それらの間の基板半導体領域に形成されるチャネルは、ゲート酸化膜上にポリシリコン電極層で形成されたゲート電極を用いて制御される。本実施形態では、出力部ｄのリセットドレインや出力アンプ３０の駆動トランジスタ３２のドレイン拡散層に印加される電源電圧ＶＤＤは、低消費電力化のために、従来より低電圧（例えば２．９Ｖ）とされる。
【００３２】
Ｎウェル９０の不純物濃度は、オフ状態での転送電極６２下のポテンシャルがフローティングディフュージョン１８のポテンシャルより浅くなり最終段の転送電極からフローティングディフュージョン１８へ向けてのフリンジ電界が十分に得られ転送効率が確保されることを考慮して設定される。ちなみに、水平シフトレジスタの転送チャネル幅を大きく確保することは比較的容易であり、チャネル電位が浅くなっても、転送電極６２下の領域の面積を拡大することにより、取扱電荷量を確保することができる。
【００３３】
図５は、本ＣＣＤ固体撮像素子のＮウェルの形成工程を説明する模式的な素子上面図である。Ｐ型のシリコン基板２の表面の素子形成領域にＮ型不純物がイオン注入される。この第１のＮ型不純物導入工程により、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄが形成される予定の領域（図５（ａ）の斜線領域）に第１のＮ型拡散層が深さ方向に第１の不純物プロファイルにて形成される。
【００３４】
続いて、撮像部ｉ及び蓄積部ｓが形成される予定領域（図５（ｂ）の斜線領域）に開口を有するレジストパターンを基板２の表面に形成し、これをマスクとしてＮ型不純物の２回目のイオン注入を行い、熱拡散処理を施す。この第２のＮ型不純物導入工程により、撮像部ｉ及び蓄積部ｓを形成する領域下に、先に形成されている第１の不純物プロファイルと合成された第２の不純物プロファイルを有する第２のＮ型拡散層が形成される。ここで、蓄積部ｓと水平転送部ｈとの間のＮウェル７０とＮウェル９０との境界は、最終的に、垂直シフトレジスタの最終電極である転送電極６０−３と垂直転送チャネルから情報電荷を読み出す水平シフトレジスタの転送電極６２との境界に一致するように、イオン注入のマスク及び熱拡散等が設計される。図１において点線１００がＮウェル７０とＮウェル９０との境界を示す。例えば、２回目のイオン注入のマスクは、図１において点線１００より１〜２μｍ上まで覆うように形成される。そして、このマスクにより注入され形成された濃度の高いＮウェルはその後の熱拡散工程により横方向に広がり、最後の熱拡散工程にて点線１００に達する。
【００３５】
以降は、半導体基板の表面上に転送電極６０，６２，６４を形成し、この工程の後、半導体基板の表面に分離領域４６，４８，５０及びドレイン領域５２を形成して、ＣＣＤ固体撮像素子が完成する。
【００３６】
【発明の効果】
本発明のＣＣＤ固体撮像素子によれば、水平転送部から出力部への情報電荷の転送効率を劣化させることなく、出力部の駆動電圧を下げて消費電力を低減することができる。
【図面の簡単な説明】
【図１】実施形態のＣＣＤ固体撮像素子の垂直シフトレジスタと水平シフトレジスタとの接続部分の模式的な平面図である。
【図２】横型オーバーフロードレインが設けられた垂直ＣＣＤレジスタの電荷転送方向に直交する方向の模式的な断面図及び、その断面に対応する部分での電位分布図である。
【図３】実施形態のＣＣＤ固体撮像素子における垂直シフトレジスタの転送チャネルに沿った概略の断面図である。
【図４】実施形態のＣＣＤ固体撮像素子における水平シフトレジスタの転送チャネルに沿った概略の断面図である。
【図５】実施形態のＣＣＤ固体撮像素子におけるＮウェルの形成工程を説明する模式的な素子上面図である。
【図６】フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。
【図７】従来のＣＣＤ固体撮像素子における垂直シフトレジスタのチャネルに沿った概略の断面図である。
【図８】従来のＣＣＤ固体撮像素子における水平シフトレジスタのチャネルに沿った概略の断面図である。
【符号の説明】
１  シリコン基板、６  Ｐ型不純物層、１４，６０，６２，６４  転送電極、１６  出力ゲート、１８  フローティングディフュージョン、２０  リセットドレイン、２２  リセットゲート、３０  出力アンプ、３２  駆動トランジスタ、３４  負荷トランジスタ、４２，４４  チャネル領域、４６，４８，５０，５６
分離領域、５２  ドレイン領域、４，７０，９０  Ｎウェル。
【図１】
2004165479.tif 000003
【図２】
2004165479.tif 000004
【図３】
2004165479.tif 000005
【図４】
2004165479.tif 000006
【図５】
2004165479.tif 000007
【図６】
2004165479.tif 000008
【図７】
2004165479.tif 000009
【図８】
2004165479.tif 000010
【手続補正書】
【提出日】平成15年9月17日(2003.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
フローティングディフュージョン１８はＮ＋拡散層であり、これに隣接するリセットゲート（ＲＧ）２２をオンすると、フローティングディフュージョン１８の電位はリセットドレイン（ＲＤ）２０の電位ＶＲＤに設定される。このフローティングディフュージョン１８に水平シフトレジスタから情報電荷を転送すると、その電荷量に応じてフローティングディフュージョン１８の電位が変動する。この電位変動は、出力アンプ３０で検出及び増幅され、出力アンプの出力ＶＯＵＴがＣＣＤ出力となる。出力アンプ３０は、ＭＯＳ型トランジスタの駆動トランジスタ３２と負荷トランジスタ３４とで構成されるソースフォロワ回路であり、電源電圧ＶＤＤ（例えば５Ｖ）を用いて駆動される。電源回路を共通化してＣＣＤ駆動回路を簡素化するという観点から、リセットドレイン電圧ＶＲＤとして電源電圧ＶＤＤが用いられることがあり、その場合、フローティングディフュージョン１８のリセット電位も電源電圧ＶＤＤと同電位となる。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
しかしながら、リセットドレイン電圧ＶＲＤや電源電圧ＶＤＤを低下させると、水平シフトレジスタからフローティングディフュージョン１８への情報電荷の転送効率が劣化するといった問題が生じる。すなわち、リセットドレイン電圧ＶＲＤや電源電圧ＶＤＤを低下させると、リセットドレイン２０のポテンシャルが浅くなり、これに伴って、フローティングディフュージョン１８のポテンシャルも浅くなる。このため、出力ゲート１６下のポテンシャルとフローティングディフュージョン１８とのポテンシャル差が縮小され、フローティングディフュージョン１８の電荷の蓄積許容量が低下してしまう。この結果、水平シフトレジスタから転送される情報電荷をフローティングディフュージョンに受け止めきれなくなり、情報電荷の転送効率が劣化してしまう。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
フローティングディフュージョン１８はＮ＋拡散層であり、水平シフトレジスタから転送出力される情報電荷を蓄積するキャパシタを形成し、またフローティングディフュージョン１８、リセットドレイン（ＲＤ）２０及びリセットゲート（ＲＧ）２２がリセットトランジスタを構成する。リセットドレイン２０はＮ＋拡散層で形成される。リセットドレイン２０にはリセットドレイン電位ＶＲＤとして一定に維持される。ここではリセットドレイン電圧ＶＲＤに電源電圧ＶＤＤが利用される。リセットゲート２２に印加されるリセットクロックφＲによってリセットゲート２２がオンすると、リセットゲート２２の下にチャネルが形成される。フローティングディフュージョン１８に蓄積された情報電荷がリセットドレイン２０に転送されて排出される。リセットゲート２２がオフされた状態では、フローティングディフュージョン１８及びこれに接続されたＰｓｕｂのＰＮ接合は電気的にフローティング（浮遊状態）になる。ここに、水平シフトレジスタから情報電荷をフローティングディフュージョン１８に移動させると、その情報電荷はＰＮ接合容量に一時的に蓄積され、その電荷量に応じてフローティングディフュージョン１８の電位が変動する。この電位変動は出力アンプ３０で検出及び増幅され、出力アンプ３０の出力ＶＯＵＴがＣＣＤ出力となる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
出力アンプ３０は基板２に形成されるＭＯＳトランジスタを用いて、例えば３段ソースフォロワ回路で構成される。出力アンプ３０の駆動トランジスタ３２及び負荷トランジスタ３４のドレイン、ソースは、基板２の表面に形成されたＮ＋拡散層で構成され、それらの間の基板半導体領域に形成されるチャネルは、ゲート酸化膜上にポリシリコン電極層で形成されたゲート電極を用いて制御される。本実施形態では、出力部ｄのリセットドレイン２０や出力アンプ３０の駆動トランジスタ３２のドレイン拡散層に印加される電源電圧ＶＤＤは、低消費電力化のために、従来より低電圧（例えば２．９Ｖ）とされる。


【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2004165479.tif 000011
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2004165479.tif 000012