(57)【要約】【課題】ＣＭＯＳ素子において、接合容量を増大させることなく、効果的なパンチスルーストッパを形成する。【解決手段】パンチスルーストッパを、チャネル領域中、ソースおよびドレイン領域から離間して、基板面に垂直方向に、チャネル領域下のウェルあるいはその近傍にまで到達するように形成する。【選択図】　　　　　図２７
2004079810.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された第１導電型のソース領域およびドレイン領域と、
前記半導体基板中、前記ソース領域と前記ドレイン領域との間に、前記ソース領域およびドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第２導電型のパンチスルーストッパ領域とよりなり、
前記パンチスルーストッパ領域中における前記第２導電型不純物元素の濃度は、前記ソース領域およびドレイン領域の間における基板濃度の少なくとも５倍に設定されていることを特徴とする半導体装置。
【請求項２】
前記パンチスルーストッパ領域は、前記ソース領域およびドレイン領域の接合深さよりも深い位置まで延在することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パンチスルーストッパ領域は、前記半導体基板中に形成されるチャネルの表面から１０ｎｍ以下の深さに上端が位置するように形成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記パンチスルーストッパ領域は、１０ｎｍ以上の幅を有することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
第１導電型を有し、第２導電型の反転チャネルを有する第１の素子が形成される第１の素子領域と、第２導電型を有し、第１導電型チャネルを有する第２の素子が形成される第２の素子領域とを画成された半導体基板と、前記第１の素子領域中に、前記半導体基板表面から離間して形成された、より高い不純物濃度を有する第１導電型の第１のウェルと、
前記第２の素子領域中に、前記半導体基板表面から離間して形成された、より高い不純物濃度を有する第２導電型の第２のウェルと、
前記半導体基板上に、前記第１の素子領域に対応して第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板上に、前記第２の素子領域に対応して第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板中、前記第１の素子領域において、前記第１のゲート電極の両側に、前記第１のウェルから離間して形成された第２導電型の第１のソース領域および第１のドレイン領域と、
前記半導体基板中、前記第２の素子領域において、前記第２のゲート電極の両側に、前記第２のウェルから離間して形成された第１導電型の第２のソース領域および第２のドレイン領域と、
前記半導体基板中、前記第１の素子領域において、前記第１のソース領域と前記第１のドレイン領域との間に、前記第１のソース領域および前記第１のドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第１導電型の第１のパンチスルーストッパ領域と、
前記半導体基板中、前記第２の素子領域において、前記第２のソース領域と前記第２のドレイン領域との間に、前記第２のソース領域と前記第２のドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第２導電型の第２のパンチスルーストッパ領域とよりなり、
前記第１のパンチスルーストッパ領域の下端部は、前記第１のウェルの近傍に到達し、
前記第２のパンチスルーストッパ領域の下端部は、前記第２のウェルの近傍に到達することを特徴とするＣＭＯＳ集積回路装置。
【請求項６】
前記第１のパンチスルーストッパ領域の下端部は、前記第１のウェルに到達し、前記第２のパンチスルーストッパ領域の下端部は、前記第２のウェルに到達することを特徴とする請求項５記載のＣＭＯＳ集積回路装置。
【請求項７】
半導体基板表面に、チャネル領域に対応してダミーゲート電極を形成する工程と、
前記ダミーゲート電極パターンをマスクに、前記半導体基板中に第１導電型の不純物元素を導入し、ソース領域およびドレイン領域を形成する工程と、
前記半導体基板表面に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜を前記ダミーゲート電極が露出するまで研磨する工程と、
前記ダミーゲート電極を除去し、前記絶縁膜中に開口部を形成する工程と、
前記開口部側壁面に、側壁膜を形成する工程と、
前記絶縁膜および前記側壁膜をマスクに、前記半導体基板中に、少なくとも２回、第２導電型の不純物元素を異なった加速電圧でイオン注入し、前記基板面に対して垂直方向に延在するパンチスルーストッパを形成する工程とよりなり、
前記パンチスルーストッパを形成する工程は、前記ソース領域およびドレイン領域を形成する工程よりも後で実行されることを特徴とする半導体装置の製造方法。
【請求項８】
前記パンチスルーストッパを形成する工程は、前記第２導電型不純物元素として、ＢおよびＰのいずれか一方を使うことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に短いゲート長を有する超高速半導体装置およびその製造方法に関する。
【０００２】
微細化技術の進歩により、今日の超高速半導体装置では０．１μｍあるいはそれ以下のゲート長が可能になりつつあり、このような超微細化半導体装置を使って超高速動作を実現する試みがなされている。
【０００３】
【従来の技術】
一方、このような超微細化半導体装置では、ゲート長を短縮した結果、いわゆる短チャネル効果が現れやすく、またソース領域とドレイン領域との間でキャリアのパンチスルーが生じやすくなっている。
【０００４】
このような事情で従来の超微細化半導体装置では、図１に示すように短チャネル効果を抑制するためにポケット注入を行ない、またパンチスルーを抑制するためにチャネルストップ注入が行われている。
【０００５】
図１は、ポケット注入領域とチャネルストップ注入領域とを有する従来のｐチャネルＭＯＳトランジスタ１０の構成を示す。
【０００６】
図１を参照するに、ｎ型ウェル１２が形成されたｐ型Ｓｉ基板１１上には、ＳＴＩ構造の素子分離領域１２Ｂにより素子領域１２Ａが画成されており、前記素子領域１２Ａ中にはｎ型不純物元素のイオン注入により、ｎ型チャネルストップ領域１２Ｃが形成されている。
【０００７】
一方前記素子領域１２Ａ中、前記Ｓｉ基板１１上には所定のチャネル領域に対応してゲート絶縁膜１３を介してゲート電極１４が形成されており、前記素子領域１２Ａ中、前記ゲート電極１４の両側には、ゲート電極１４の側壁面から前記側壁面上に形成された側壁絶縁膜の分の距離だけ離間して、ｐ＋型のソース領域１２Ｓおよびドレイン１２Ｄが形成されている。また前記ソース領域１２Ｓおよびドレイン領域１２Ｄからは、前記側壁絶縁膜の下をそれぞれｐ型のソースエクステンション領域１２Ｓｅおよびドレインエクステンション領域１２Ｄｅが延在し、前記ソースエクステンション領域１２Ｓｅの先端部とドレインエクステンション領域１２Ｄｅの先端部との間にチャネルが形成される。
【０００８】
さらに前記素子領域１２Ａ中には、前記ソースエクステンション領域１２Ｓｅおよびドレインエクステンション領域１２Ｄｅを包むように、ｎ型のポケット領域１２Ｐが、チャネルとなる反転層が形成される部分よりも下部において突出するように形成されている。
【０００９】
かかる構成のｐチャネルＭＯＳトランジスタでは、前記チャネル領域の下にｎ型チャネルストップ領域１２Ｃが形成されているため、キャリアの前記素子領域１２Ａの深部への侵入が抑制され、ソース領域１２Ｓおよびドレイン領域１２Ｄ間のパンチスルーが抑制される。また前記ソースエクステンション領域１２Ｓｅおよびドレインエクステンション領域１２Ｄｅがｎ型ポケット領域１２Ｐにより包まれているため、ＭＯＳトランジスタの動作時にドレイン領域からの空乏層の張り出しが抑制され、ショートチャネル効果が抑制される。その結果、ＭＯＳトランジスタのロールオフ特性が向上する。このようなポケット領域１２Ｐは、ゲート電極１４をマスクとした斜めイオン注入により形成することができる。
【００１０】
同様な構成は、ｎチャネルＭＯＳトランジスタについても形成できる。
【００１１】
一方、このようなポケット注入をおこなったＭＯＳトランジスタでは、ゲート長のさらなる短縮を行う場合、ポケット領域１２Ｐにおける不純物濃度をさらに増大させる必要がある。
【００１２】
しかし、このようにポケット領域１２Ｐの不純物濃度を増大させると、ポケット領域１２Ｐを構成する不純物元素がゲート電極１４の直下に回りこみ、その結果チャネル表面においても不純物濃度が増大し、キャリアの散乱による移動度の低下に伴う相互コンダクタンスの低下の問題が生じてしまう。
【００１３】
また、このようなポケット領域１２Ｐを形成すると、ソースあるいはドレイン領域近傍の基板濃度が増大し、その結果、前記ソース領域１２Ｓあるいはドレイン領域１２Ｄの周囲に形成される空乏層の幅が減少する。これにより、接合容量の増大や接合リーク電流の増大などの問題が生じてしまう。
【００１４】
これに対し、従来より、特開平６−３７３０９号公報に、ゲート電極の周囲から斜めにイオン注入を行ない、チャネル中央部にパンチスルーストッパ領域を形成する提案がなされている。
【００１５】
図２は、前記提案に係る従来の半導体装置２０の構成を示す。
【００１６】
図２を参照するに、半導体装置２０はｎチャネルＭＯＳトランジスタであり、ｐ−型Ｓｉ基板２１上には素子分離膜２１Ｂで画成された素子領域２１Ａが形成されており、前記素子領域２１Ａ上にはゲート絶縁膜２２を介してゲート電極２３が形成されている。
【００１７】
また前記素子領域２１Ａ中には前記ゲート電極２３の両端部に対応してｎ−型のＬＤＤ領域２４Ｓｄおよび２４Ｄｄが形成されており、さらに前記ゲート電極２３の側壁絶縁膜２３Ｓの外端部に対応して、ｎ＋型のソース領域２４Ｓおよびｎ＋型のドレイン領域２４Ｄが形成されている。
【００１８】
さらに図２の従来の半導体装置２０では、前記素子領域２１Ａ中、前記ＬＤＤ領域２４Ｓｄと２４Ｄｄとの間にｐ型領域２５が、パンチスルーストッパとして形成されている。
【００１９】
【発明が解決しようとする課題】
図３は、このような縦長のパンチスルーストッパ領域２５の形成工程を示す。
【００２０】
図３を参照するに、前記Ｓｉ基板２１は前記ゲート電極２３を通る軸の回りで回転され、斜めにＢ＋をイオン注入することにより、前記パンチスルーストッパ２５がイオン注入の重畳部として形成される。
【００２１】
このように、図２に示した構造では、前記パンチスルーストッパ２５は周囲領域よりもＢ濃度がせいぜい２倍程度までしか増大せず、有効なパンチスルーストッパとして機能する保証はない。また図２，３では前記パンチスルーストッパ２５は基板２１の主面に垂直方向に延在するように描画されているが、パンチスルーストッパ２５の形状は図３のイオン注入工程におけるＢの分布により決定されるため、必ずしも基板面に垂直方向に延在する幅のせまい形状にはならない可能性がある。
【００２２】
図４は、図２のＭＯＳトランジスタにおいてパンチスルーストッパ２２を省略した場合の、基板濃度とオフ電流との関係を、図５は同じＭＯＳトランジスタにおける基板濃度と接合容量との関係を示すデバイスシミュレーション結果である。
【００２３】
図４よりわかるようにオフ電流は基板濃度が増大すると共に減少しており、チャネル領域に反転チャネルと逆導電型領域を設けることによるパンチスルーの低減効果を示している。例えば基板濃度を３×１０１８ｃｍ−３以上に増大することにより、オフ電流を約１×１０−９Ａ／μｍ以下に低減することが可能であるのがわかる。
【００２４】
これに対し、図５の関係よりソース領域２４Ｓあるいはドレイン領域２４Ｄにおける接合容量は基板濃度の増大にともなって増加し、例えば接合容量を３×１０−１５Ｆ／μｍ以下に減少させようとすると、基板濃度は１×１０１８ｃｍ−３以下に設定する必要があることがわかる。
【００２５】
このようにパンチスルーストッパを設けない構造ではパンチスルーの抑制と接合容量の低減は両立させることができず、一方、図１に示すように高濃度のチャネルストップ領域１２Ｃをソース領域１２Ｓとドレイン領域１２Ｄとの間に設ける構成では、接合容量の増大が生じるのが避けられない。また図２に示す構造では、パンチスルーストッパの効果が不十分であると考えられる。
【００２６】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２７】
本発明のより具体的な課題は、超微細化に適した構造を有し、パンチスルーを効果的に抑制することができる半導体装置およびその製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
本発明は上記の課題を、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中、前記ゲート電極の両側に形成された第１導電型のソース領域およびドレイン領域と、前記半導体基板中、前記ソース領域と前記ドレイン領域との間に、前記ソース領域およびドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第２導電型のパンチスルーストッパ領域とよりなり、前記パンチスルーストッパ領域中における前記第２導電型不純物元素の濃度は、前記ソース領域およびドレイン領域の間における基板濃度の少なくとも５倍に設定されていることを特徴とする半導体装置により、解決する。
【００２９】
本発明によれば、このようにして形成されるパンチスルーストッパ領域中における前記第１導電型不純物元素の濃度をソース領域あるいはドレイン領域の間における基板濃度の少なくとも５倍に設定することにより、効果的なパンチスルーの抑制が可能になる。また本発明では高い不純物濃度にドープされたパンチスルーストッパがソースエクステンション領域あるいはドレインエクステンション領域から離間して形成されるため、接合容量の増加による動作速度の低下あるいは接合リーク電流の増加の問題を回避することができる。特にパンチスルーストッパを、下端がソース領域あるいはドレイン領域の接合深さよりも深くなるように形成することにより、また上端がチャネル表面から１０ｎｍ以内に位置するように形成することにより、さらに幅が１０ｎｍ以上になるように形成することにより、パンチスルーを効果的に抑制することができる。
【００３０】
また本発明は、第１導電型を有し、第２導電型の反転チャネルを有する第１の素子が形成される第１の素子領域と、第２導電型を有し、第１導電型の反転チャネルを有する第２の素子が形成される第２の素子領域とを画成された半導体基板と、前記第１の素子領域中に、前記半導体基板表面から離間して形成された、より高い不純物濃度を有する第１導電型の第１のウェルと、前記第２の素子領域中に、前記半導体基板表面から離間して形成された、より高い不純物濃度を有する第２導電型の第２のウェルと、前記半導体基板上に、前記第１の素子領域に対応して第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に、前記第２の素子領域に対応して第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板中、前記第１の素子領域において、前記第１のゲート電極の両側に、前記第１のウェルから離間して形成された第２導電型の第１のソース領域および第１のドレイン領域と、前記半導体基板中、前記第２の素子領域において、前記第２のゲート電極の両側に、前記第２のウェルから離間して形成された第１導電型の第２のソース領域および第２のドレイン領域と、前記半導体基板中、前記第１の素子領域において、前記第１のソース領域と前記第１のドレイン領域との間に、前記第１のソース領域および前記第１のドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第１導電型の第１のパンチスルーストッパ領域と、前記半導体基板中、前記第２の素子領域において、前記第２のソース領域と前記第２のドレイン領域との間に、前記第２のソース領域と前記第２のドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第２導電型の第２のパンチスルーストッパ領域とよりなり、前記第１のパンチスルーストッパ領域の下端部は、前記第１のウェルの近傍に到達し、前記第２のパンチスルーストッパ領域の下端部は、前記第２のウェルの近傍に到達することを特徴とするＣＭＯＳ集積回路装置により、解決する。
【００３１】
本発明によれば、ＣＭＯＳ半導体装置を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタにおいて、それぞれのパンチスルーストッパ領域を、それぞれの素子領域下方に形成されたウェル近傍に到達するように、あるいはウェル自体に到達するように形成することにより、寄生ラテラルバイポーラトランジスタが関与するＣＭＯＳラッチアップ現象を効果的に抑制することが可能になる。
【００３２】
さらに本発明は上記の課題を、半導体基板表面に、チャネル領域に対応してダミーゲート電極を形成する工程と、前記ダミーゲート電極パターンをマスクに、前記半導体基板中に第１導電型の不純物元素を導入し、ソース領域およびドレイン領域を形成する工程と、前記半導体基板表面に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、前記絶縁膜を前記ダミーゲート電極が露出するまで研磨する工程と、前記ダミーゲート電極を除去し、前記絶縁膜中に開口部を形成する工程と、前記開口部側壁面に、側壁膜を形成する工程と、前記絶縁膜および前記側壁膜をマスクに、前記半導体基板中に、少なくとも２回、第２導電型の不純物元素を異なった加速電圧でイオン注入し、前記基板面に対して垂直方向に延在するパンチスルーストッパを形成する工程とよりなり、前記パンチスルーストッパを形成する工程は、前記ソース領域およびドレイン領域を形成する工程よりも後で実行されることを特徴とする半導体装置の製造方法により、解決する。
【００３３】
本発明によれば、ダミーゲート電極を使ってソースおよびドレイン領域を形成した後で、自己整合マスクを使ってイオン注入を、加速電圧を変えながら複数回繰り返すことにより、所望のパンチスルーストッパを、基板主面に対して垂直方向に限られた幅で延在する高濃度注入領域の形に形成することが可能になる。特にｐ型ドーパントを使う場合にはＢを、ｎ型ドーパントを使う場合にはＰを使うことにより、側方へのドーパントの拡散が少ない高濃度注入領域を形成することが可能になる。
【００３４】
図６は本発明の原理を示す。
【００３５】
図６を参照するに、例えば半導体装置がｎチャネルＭＯＳトランジスタの場合、ｐ型のＳｉ基板３１上にはゲート絶縁膜３２を介してゲート電極３３が形成されており、前記Ｓｉ基板３１中には前記ゲート電極３３の両側にｎ型拡散領域が、それぞれソース領域３１Ｓおよびドレイン領域３１Ｄとして形成されている。また前記ソース領域３１Ｓの先端部にはｎ型のソースエクステンション領域３１Ｓｅが、またドレイン領域３１Ｄの先端部にはｎ型のドレインエクステンション３１Ｄｅが形成されている。図６ではポケット拡散領域の表示は省略している。
【００３６】
図６のＭＯＳトランジスタでは、ゲート電極３３はゲート長ＧＬを有し、ソース領域３１Ｓ，ドレイン領域３１Ｄは接合深さＳＤで形成されている。また前記ソースエクステンション領域３１Ｓｅとドレインエクステンション領域３１Ｄｅとの間には、実効チャネル長ＧＬｅが形成されている。
【００３７】
図６のＭＯＳトランジスタでは、さらに前記ゲート電極直下の部分にはゲート長方向に長さＬを有する縦長のｐ型領域３４がパンチスルーストッパとして形成されており、前記パンチスルーストッパは前記基板３１中に、上端部が基板表面から測った位置Ｔを、下端部が前記基板表面から測った位置Ｂを有するように形成される。
【００３８】
図７は、図６のＭＯＳトランジスタにおいて、ゲート長ＧＬおよび実効ゲート長ＧＬｅを５０ｎｍ，ソース，ドレイン接合深さＳＤを６０ｎｍおよび１００ｎｍ，パンチスルーストッパ領域３４の上端位置Ｔを５ｎｍ、パンチスルーストッパ領域３４の長さＬを１０ｎｍとして、前記パンチスルーストッパ領域３４の下端位置Ｂを様々に変化させた場合の、オフ電流を示す。ただし基板３１の不純物濃度は１×１０１６ｃｍ−３，パンチスルーストッパ３４中における不純物濃度は１×１０１９ｃｍ−３に設定されている。
【００３９】
図７を参照するに、ソース，ドレイン接合深さＳＤが６０ｎｍの場合には、前記パンチスルーストッパ領域３４の下端位置Ｂが前記接合深さＳＤよりも浅く、４０ｎｍである場合、約３．３×１０−８Ａ／μｍのオフ電流が観測されたのに対し、前記下端位置Ｂを前記接合深さＳＤと同じ６０ｎｍとした場合、オフ電流は４．５×１０−９Ａ／μｍ以下に減少するのが確認された。
【００４０】
同様に、ソース，ドレイン接合深さＳＤが１００ｎｍの場合には、前記パンチスルーストッパ領域３４の下端位置Ｂが前記接合深さＳＤよりも浅く、６０ｎｍである場合、約２．８×１０−８Ａ／μｍのオフ電流が観測されたのに対し、前記下端位置Ｂを前記接合深さＳＤと同じ１００ｎｍとした場合、オフ電流は４．５×１０−９Ａ／μｍ以下に減少するのが確認された。
【００４１】
図７の結果は、このようにして形成したパンチスルーストッパ３４が、下端部の位置がソース・ドレイン領域３１Ｓあるいは３１Ｄの接合深さＳＤよりも深くなるように形成された場合、ソース領域３１Ｓとドレイン領域３１Ｄとの間のパンチスルーを効果的に抑制できることを示している。
【００４２】
図８は、図６のＭＯＳトランジスタにおいて、ゲート長ＧＬおよび実効ゲート長ＧＬｅを５０ｎｍ，基板不純物濃度を１×１０１６ｃｍ−３，パンチスルーストッパ３４中の不純物濃度を１×１０１９ｃｍ−３、パンチスルーストッパ３４の長さＬを１０ｎｍ，また下端部の深さＢを１００ｎｍとした場合に、前記パンチスルーストッパ３４の上端部の深さＴを様々に変化させた場合のＤＩＢＬ（ｄｒａｉｎ−ｉｎｄｕｃｅｄ　ｂａｒｒｉｅｒ　ｌｏｗｅｒｉｎｇ）を示す。ただしＤＩＢＬはドレイン電圧が５０ｍＶの場合の閾値電圧値とドレイン電圧が１Ｖの場合の閾値電圧値との差を表す。
【００４３】
図８を参照するに、前記パンチスルーストッパ３４の上端部の深さＴが深い場合、ＤＩＢＬの値が大きくなり、短チャネル効果が顕著になるのに対し、前記深さＢが１０ｎｍ以下だと閾値特性が殆ど変化しなくなるのがわかる。ただし前記パンチスルーストッパ３４が前記基板３１の表面まで到達していると、チャネルが遮断されてしまい、相互コンダクタンス低下の問題が生じると考えられる。
【００４４】
次に図９は、図６のＭＯＳトランジスタにおいて、ゲート長ＧＬおよび実効ゲート長ＧＬｅを５０ｎｍ，基板不純物濃度を１×１０１６ｃｍ−３，パンチスルーストッパ３４中の不純物濃度を１×１０１９ｃｍ−３、パンチスルーストッパ３４上端部の深さＴを５ｎｍ、下端部の深さＢを１００ｎｍとした場合に、前記パンチスルーストッパ３４の長さＬを様々に変化させた場合のオフ電流の値を示す。
【００４５】
図９を参照するに、オフ電流の値は前記パンチスルーストッパ３４のゲート長方向への長さＬが７ｎｍよりも短くなると急増し、前記パンチスルーストッパ３４の効果が失われることがわかる。
【００４６】
次に図１０は、図６のＭＯＳトランジスタにおいて、ゲート長ＧＬおよび実効ゲート長ＧＬｅを５０ｎｍ，パンチスルーストッパ３４上端部の深さＴを５ｎｍ、下端部の深さＢを１００ｎｍ、パンチスルーストッパ３４の長さＬを１０ｎｍとした場合に、前記基板濃度に対するパンチスルーストッパ３４の不純物濃度比ｒを様々に変化させた場合の接合容量の値を示す。また図１１は、図１０の各点▲１▼〜▲５▼に対応する、パンチスルーストッパ３４中の不純物濃度と基板濃度の値を示す。
【００４７】
図１０を参照するに、前記不純物濃度比ｒが５以下では接合容量は４×１０−１５Ｆ／μｍ以上の値を有するのに対し、不純物濃度比ｒの値が５（点▲４▼）を超えると接合容量は急減することがわかる。
【００４８】
図７〜１１の結果より、図６のパンチスルーストッパ３４が有効に機能するためには、前記パンチスルーストッパ３４の下端部の深さＢはソース・ドレイン領域の接合深さＳＤと同じかそれ以上であり、上端部の深さＴは１０ｎｍ以下であり、チャネル長方向への長さＬは７ｎｍ以上であり、さらに基板濃度に対する濃度比ｒが５倍以上であることが必要であるのがわかる。
【００４９】
【発明の実施の形態】
［第１実施例］
図１２は、本発明の第１実施例によるＣＭＯＳ集積回路装置４０の構成を示す。
【００５０】
図１２を参照するに、ｐ型Ｓｉ基板４１上にはｐ型チャネルを有するｐＭＯＳトランジスタなどｐチャネル素子の素子領域４０Ａとｎ型チャネルを有するｎＭＯＳトランジスタなどｎチャネル素子の素子領域４０Ｂとが、ＳＴＩ構造の素子分離構造４２により画成されており、前記素子領域４０Ａにはｎ型ウェル４１Ａが、また素子領域４０Ｂにはｐ型ウェル４１Ｂが形成されている。
【００５１】
前記素子領域４０Ａにおいて前記ｎ型ウェル４１Ａの上端部は前記ＳＴＩ構造４２の下端部に対応する深さに形成されており、前記ｎ型ウェル４１Ａの上部には、例えば先の図１１の点▲４▼に対応してｎ型不純物濃度が１．５×１０１８ｃｍ−３以下のｎ型チャネル領域４１ａが形成されている。一方、前記ソース・ドレイン領域４１Ｓ，４１Ｄ近傍においては、前記ｎ型ウェル４１Ａの濃度は１×１０１７ｃｍ−３以下に設定されている。
【００５２】
同様に、前記素子領域４０Ｂにおいても前記ｐ型ウェル４１Ｂの上端部は前記ＳＴＩ構造４２の下端部に対応する深さに形成されており、さらに前記ｐ型ウェル４１Ｂの上部には、例えば先の図１１の点▲４▼に対応してｐ型不純物濃度が１．５×１０１８ｃｍ−３以下のｐ型チャネル領域４１ｂが形成されている。一方、前記ソース・ドレイン領域５１Ｓ，５１Ｄ近傍においては、前記ｎ型ウェル４１Ｂの濃度は１×１０１７ｃｍ−３以下に設定されている。
【００５３】
前記ｎ型チャネル領域４１ａ上にはゲート絶縁膜４３Ａを介して例えばゲート長が約５０ｎｍのゲート電極４４Ａが、前記ｎ型チャネル領域４１ａ中に形成されるｐ型チャネルに対応して形成されており、また前記ｐ型チャネル領域４１ｂ上にはゲート絶縁膜４３Ｂを介してゲート長が同様に約５０ｎｍのゲート電極４４Ｂが、前記ｐ型チャネル領域４１ｂ中に形成されるｎ型チャネルに形成されている。
【００５４】
さらに前記ｎ型チャネル領域４１ａ中には前記ゲート電極４４ＡをマスクにＢのイオン注入によりソースエクステンション領域４１Ｓｅおよびドレインエクステンション領域４１Ｄｅが、また前記ゲート電極４４Ａおよびその側壁絶縁膜をマスクとしたＢのイオン注入によりソース領域４１Ｓおよびドレイン領域４１Ｄが、それぞれ前記ソースエクステンション領域４１Ｓｅおよびドレインエクステンション領域４１Ｄｅの外側に形成される。
【００５５】
同様に、前記ｐ型チャネル領域４１ｂ中には前記ゲート電極４４ＢをマスクにＡｓのイオン注入によりソースエクステンション領域５１Ｓｅおよびドレインエクステンション領域５１Ｄｅが、また前記ゲート電極４４Ｂおよびその側壁絶縁膜をマスクとしたＰのイオン注入によりソース領域５１Ｓおよびドレイン領域５１Ｄが、それぞれ前記ソースエクステンション領域５１Ｓｅおよびドレインエクステンション領域５１Ｄｅの外側に形成される。
【００５６】
さらに前記ＣＭＯＳ集積回路では、前記ｎ型チャネル領域４１ａ中、前記ソースエクステンション領域４１Ｓｅとドレインエクステンション領域４１Ｄｅとの間にｎ型パンチスルーストッパ領域４１Ｐが、前記基板４１の主面に略垂直方向に延在するように形成されており、また前記ｐ型チャネル領域４１ｂ中、前記ソースエクステンション領域５１Ｓｅとドレインエクステンション領域５１Ｄｅとの間にｐ型パンチスルーストッパ領域５１Ｐが、前記基板４１の主面に略垂直方向に延在するように形成されている。
【００５７】
その際、前記パンチスルーストッパ４１Ｐは、先の図７の結果に鑑み、下端部が前記ソース領域４１Ｓあるいはドレイン領域４１Ｄの接合深さよりも深くなるように、また前記パンチスルーストッパ５１Ｐは、下端部が前記ソース領域５１Ｓあるいはドレイン領域５１Ｄの接合深さよりも深くなるように形成されるのが好ましい。また前記パンチスルーストッパ４１Ｐおよび５１Ｐは、先の図８の結果に鑑み、その上端部がチャネルの上端を画成する基板表面から測って１０ｎｍ以下、好ましくは５ｎｍ以下の深さに位置するように形成されるのが好ましい。さらに前記パンチスルーストッパ４１Ｐおよび５１Ｐは、先の図９の結果に鑑み、ゲート長方向に測った長さが７ｎｍ以上、好ましくは１０ｎｍ以上になるように、形成されるのが好ましい。
【００５８】
さらに前記ｎ型パンチスルーストッパ４１Ｐは、先の図１０の結果に鑑み、前記ｎ型チャネル領域４１ａの不純物濃度に対するｎ型不純物の濃度比が５倍以上、好ましくは１０倍以上になるように形成されるのが好ましく、また前記ｐ型パンチスルーストッパ５１Ｐも、前記ｐ型チャネル領域４１ｂの不純物濃度に対するｐ型不純物の濃度比が５倍以上、好ましくは１０倍以上になるように形成されるのが好ましい。またその際、前記ｎ型領域４１ａおよびｐ型領域４１ｂの不純物濃度は、先の図１１の結果に鑑み、約１．５×１０１８ｃｍ−３以下に抑制するのが好ましい。
【００５９】
かかる構成により、図１２のＣＭＯＳ集積回路装置４０ではｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれにおいてもパンチスルーが効果的に抑制され、同時にソース・ドレイン領域の接合容量を最小化することが可能になる。
【００６０】
次に図１２のＣＭＯＳ集積回路装置４０の製造工程を、図１３（Ａ）〜図１９（Ｍ）を参照しながら説明する。
【００６１】
図１３（Ａ）を参照するに、シリコン酸化膜４２Ａを形成された前記Ｓｉ基板４１上には前記ｐチャネル素子領域４０Ａを覆うようにレジストパターンＲ１が形成され、前記レジストパターンＲ１をマスクに前記シリコン酸化膜４２Ａを介して前記Ｓｉ基板４１中にＢ＋をイオン注入することにより、前記ｎチャネル素子領域４０Ｂ中にｐ−型チャネル領域４１ｂと、その下のｐ型ウェル４１Ｂとが、それぞれ例えば１×１０１６ｃｍ−３および５×１０１７ｃｍ−３の不純物濃度で形成される。
【００６２】
次に図１３（Ｂ）の工程において前記Ｓｉ基板４１上に前記ｎチャネル素子領域４０Ｂを覆うようにレジストパターンＲ２が形成され、前記レジストパターンＲ２をマスクに前記シリコン酸化膜４２Ａを介して前記Ｓｉ基板４１中にＢ＋をイオン注入することにより、前記ｐチャネル素子領域４０Ａ中にｎ−型チャネル領域４１ａと、その下のｎ型ウェル４１Ａとが、それぞれ例えば１×１０１６ｃｍ−３および５×１０１７ｃｍ−３の不純物濃度で形成される。
【００６３】
次に図１４（Ｃ）の工程において前記レジストパターンＲ２が除去され、さらに前記Ｓｉ基板４１表面のシリコン酸化膜４２Ａが除去される。
【００６４】
図１４（Ｃ）の工程ではさらに露出されたシリコン基板表面にシリコン窒化膜あるいはシリコン酸窒化膜などの高誘電体絶縁膜がそれぞれｐチャネル素子領域４０Ａにおいてはゲート絶縁膜４３Ａとして、またｎチャネル素子領域４０Ｂにおいてはゲート絶縁膜４３Ｂとして形成され、前記ゲート絶縁膜４３Ａ上にはポリシリコンなどよりなるダミーゲート電極パターン５４Ａが、また前記ゲート絶縁膜４３Ｂ上には同様なダミーゲート電極パターン５４Ｂが、形成したい実際のゲート電極パターンに対応して形成される。
【００６５】
次に図１５（Ｄ）の工程において図１４（Ｃ）の構造上、前記素子領域４０ＡをレジストパターンＲ３により覆い、前記素子領域４０Ｂにおいて前記ダミーゲート電極５４Ｂを自己整合マスクにＡｓ＋をイオン注入することにより、前記ｐ型領域４１ｂ中に、ソースエクステンション領域５１Ｓｅおよびドレインエクステンション領域５１Ｄｅとなるｎ型拡散領域を、例えば約３０ｎｍの接合深さに形成する。
【００６６】
同様に図１５（Ｅ）の工程において図１４（Ｃ）の構造上、前記素子領域４０ＢをレジストパターンＲ４により覆い、前記素子領域４０Ａにおいて前記ダミーゲート電極５４Ａを自己整合マスクにＢ＋をイオン注入することにより前記ｎ型領域４１ａ中に、ソースエクステンション領域４１Ｓｅおよびドレインエクステンション領域４１Ｄｅとなるｐ型拡散領域を、例えば約３０ｎｍの接合深さに形成する。
【００６７】
次に図１６（Ｆ）の工程において図１５（Ｅ）の構造上に前記レジストパターンＲ４を除去した後、ＳｉＯ２などの絶縁膜５５をＣＶＤ法により、一様な厚さに形成する。
【００６８】
さらに図１６（Ｇ）の工程において前記絶縁膜５５をエッチバックすることにより、前記ダミーゲート電極５４Ａの側壁面に側壁絶縁膜５４ａを、また前記ダミーゲート電極５４Ｂの側壁面に側壁絶縁膜５４ｂを形成する。
【００６９】
さらに図１７（Ｈ）の工程において図１６（Ｇ）の構造上に前記素子領域４０Ａを覆うようにレジストパターンＲ５を形成し、前記素子領域４０Ｂ中にＰ＋を、前記ダミーゲート電極５４Ｂおよび側壁絶縁膜５４ｂをマスクにイオン注入することにより、前記ｐ型チャネル領域４１ｂ中、前記側壁絶縁膜５４ｂの外側に、ｎ＋型ソース領域５１Ｓおよびドレイン領域５１Ｄが、約６０ｎｍあるいは１００ｎｍの接合深さに形成される。
【００７０】
同様に図１７（Ｉ）の工程において図１７（Ｈ）の構造上に前記レジストパターンＲ５を除去した後、前記素子領域４０Ｂを覆うようにレジストパターンＲ６を形成し、前記素子領域４０Ａ中にＢ＋を、前記ダミーゲート電極５４Ａおよび側壁絶縁膜５４ａをマスクにイオン注入することにより、前記ｎ型チャネル領域４１ａ中、前記側壁絶縁膜５４ａの外側に、ｎ＋型ソース領域４１Ｓおよびドレイン領域４１Ｄが、約６０ｎｍあるいは１００ｎｍの接合深さに形成される。
【００７１】
次に図１８（Ｊ）の工程において前記レジストパターンＲ６を除去し、さらに前記ダミーゲート電極５４Ａ，５４Ｂを覆うように前記Ｓｉ基板４１上にＳｉＯ２膜をＣＶＤ法により堆積する。さらにこのようにして堆積したＳｉＯ２膜を前記ダミーゲート電極５４Ａ，５４ＢをストッパにＣＭＰ法により研磨することにより、前記Ｓｉ基板４１上に、前記ダミーゲート電極５４Ａ，５４Ｂを表面において露出する絶縁膜５５を形成する。
【００７２】
さらに図１８（Ｋ）の工程において前記ダミーゲート電極５４Ａ，５４Ｂを除去し、さらにその結果前記絶縁膜５５中に形成される凹部５５Ａ，５５Ｂを充填するように、前記ＳｉＯ２膜５５上にＳｉＮ膜を堆積し、さらにこれをエッチバックすることにより、前記凹部５５Ａの側壁面に沿って側壁絶縁膜５６Ａを、また前記凹部５５Ｂの側壁面に沿って側壁絶縁膜５６Ｂを形成する。
【００７３】
さらに図１９（Ｌ）の工程において前記素子領域４０ＡをレジストパターンＲ７で保護し、前記素子領域４０Ｂ中にＢ＋を、加速電圧を変化させながら複数回イオン注入を行うことにより導入する。
【００７４】
さらに図１９（Ｍ）の工程において前記素子領域４０ＢをレジストパターンＲ８で保護し、前記素子領域４０Ａ中にＰ＋を、加速電圧を変えながら複数回イオン注入することにより導入する。
【００７５】
さらに図１９（Ｍ）の構造に対し、前記レジストパターンＲ８を除去した後、熱処理を行うことにより、前記素子領域４０Ａにおいては前記ｎ型チャネル領域４１ａ中に前記パンチスルーストッパ４１Ｐが、また前記素子領域４０Ｂにおいては前記ｐ型チャネル領域４１ｂ中にパンチスルーストッパ５１Ｐが形成される。
【００７６】
図１９（Ｍ）の工程の後、前記凹部５５Ａ，５５Ｂにおいて前記側壁絶縁膜５６Ａ，５６Ｂは除去され、さらに改めてポリシリコンにより充填することにより、先に図１２で示したＣＭＯＳ集積回路装置４０が得られる。
【００７７】
図２０は、図１９（Ｌ）のイオン注入工程による、前記ｐ型チャネル領域４１ｂ中におけるパンチスルーストッパ５１Ｐの形成の様子を示す。ただし図２０は、Ｂ＋を最初は４ｋｅＶの加速電圧下、２×１０１４ｃｍ−２のドーズ量で、続いて８ｋｅＶの加速電圧下、４×１０１４ｃｍ−２のドーズ量でイオン注入し、さらに１０２５℃で０．１秒間熱処理した場合の前記ｐ型チャネル領域４１ｂ中におけるＢ原子の分布を示す。
【００７８】
図２０よりわかるように、このようにして形成されたｐ型パンチスルーストッパ５１Ｐは、前記側壁膜５６Ｂが画成するマスク開口部の幅に実質的に等しい長さＬを有し、Ｓｉ基板４１の主面に対して垂直な方向に制御された形状で延在しているのがわかる。
【００７９】
図２１は、図２０のパンチスルーストッパ５１Ｐの、基板面に平行な面内でのＢ原子の分布を示す。
【００８０】
図２１を参照するに、前記パンチスルーストッパ５１Ｐでは中心部において１×１０１９ｃｍ−３に近いＢ濃度が実現されている一方、中心から２５ｎｍ離れた位置ではＢ濃度は１×１０１８ｃｍ−３程度まで低下しており、中心部と周辺部とで少なくとも７〜８倍の濃度比が実現されているのがわかる。
【００８１】
図２２は、図１９（Ｍ）のイオン注入工程による、前記ｐ型チャネル領域４１ｂ中におけるパンチスルーストッパ５１Ｐの形成を、Ａｓを使って行った場合の様子を示す。ただし図２２は、Ａｓ＋を最初は１００ｋｅＶの加速電圧下、５×１０１３ｃｍ−２のドーズ量で、続いて２００ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入し、さらに１０２５℃で０．１秒間熱処理した場合の前記ｎ型領域４１ａ中におけるＡｓ原子の分布を示す。
【００８２】
図２２よりわかるように、このようにして形成されたｎ型パンチスルーストッパ４１Ｐは、基板中に侵入する深さがわずかで、一方顕著な横方向へのＡｓ原子の拡散が生じており、所望の基板面に垂直方向に延在する制御された形状は実現されていないことがわかる。
【００８３】
図２３は、図２２のパンチスルーストッパ４１Ｐの、基板面に平行な面内でのＡｓ原子の分布を示す。
【００８４】
図２３を参照するに、前記パンチスルーストッパ４１Ｐでは中心部においても周辺部においても４〜６×１０１８ｃｍ−３のＡｓ濃度となっているのがわかる。
【００８５】
図２２，２３の結果は、図１９（Ｍ）のイオン注入工程においてＡｓを使うのは好ましくないことを示している。
【００８６】
これに対し、図２４は図１９（Ｍ）のイオン注入工程においてＰを注入イオン種として使い、最初は１０ｋｅＶの加速電圧下、５×１０１３ｃｍ−２のドーズ量で、続いて３０ｋｅＶの加速電圧下、２×１０１４ｃｍ−２のドーズ量でイオン注入を行った場合のパンチスルーストッパ４１Ｐ内におけるＰの分布を示す。
【００８７】
図２４よりわかるように、このようにして形成されたｎ型パンチスルーストッパ４１Ｐは、前記側壁膜５６Ａが画成するマスク開口部の幅に実質的に等しい長さＬを有し、前記ｐ型パンチスルーストッパ５１Ｐと同様に、前記Ｓｉ基板４１の主面に対して垂直な方向に制御された形状で延在しているのがわかる。
【００８８】
図２５は、図２４のパンチスルーストッパ４１Ｐの、基板面に平行な面内でのＰ原子の分布を示す。
【００８９】
図２５を参照するに、前記パンチスルーストッパ４１Ｐでは中心部において約６×１０１８ｃｍ−３のＰ濃度が実現されている一方、中心から２５ｎｍ離れた位置ではＰ濃度は約３×１０１７ｃｍ−３程度まで低下しており、中心部と周辺部とで１０倍以上、少なくとも２０倍の濃度比が実現されているのがわかる。
【００９０】
このように、図１９（Ｌ）の工程においてＢをイオン注入し、図１９（Ｍ）の工程においてＰをイオン注入し、その際イオン注入を複数回、加速電圧を変化させながら行うことにより、先に図７〜１１で説明した条件を満足するパンチスルーストッパを形成することが可能になる。
【００９１】
図２６（Ａ），（Ｂ）は、図１８（Ｋ）の構造に対応したそれぞれ平面図および断面図である。
【００９２】
図２６（Ａ），（Ｂ）を参照するに、前記凹部５５Ａあるいは５５Ｂは前記素子分離構造４２により画成された素子領域４１ａあるいは４１ｂの幅を超える幅Ｗにわたり延在し、その結果、図１９（Ｌ）あるいは図１９（Ｍ）の工程でパンチスルーストッパ４１Ｐあるいは５１Ｐ形成のために実行されるイオン注入は、前記素子領域４１ａあるいは４１ｂの全幅にわたり形成される。その結果、かかる半導体素子では、素子領域の周辺部を経路とするパンチスルーが生じることはない。
［第２実施例］
図２７は、本発明の第２実施例によるＣＭＯＳ集積回路装置６０の構成を示す。ただし図２７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９３】
図２７を参照するに、本実施例では前記素子領域４０Ａにおいて前記パンチスルーストッパ４１Ｐが、下端が前記ｎ型ウェル４１Ａに到達するように、また前記素子領域４０Ｂにおいて前記パンチスルーストッパ５１Ｐが、下端が前記ｎ型ウェル４１Ｂに到達するように形成されている。
【００９４】
また前記ＣＭＯＳ集積回路装置６０では、前記ｎ型チャネル領域４１ａに基板表面に、前記ゲート電極４４Ａに対応してチャネルドープ領域４１ｃが形成されている。同様に前記ｐ型チャネル領域４１ｂにおいては基板表面に、前記ゲート電極４４Ｂに対応してチャネルドープ領域４１ｄが形成されている。前記チャネルドープ領域４１ｃおよび４１ｄを形成することにより、素子領域４０Ａに形成されるｐチャネルＭＯＳトランジスタおよび素子領域４０Ｂに形成されるｎチャネルＭＯＳトランジスタの閾値制御がなされる。
【００９５】
さらに前記ＣＭＯＳ集積回路装置６０では、前記チャネル領域４１ａ中、前記ソースエクステンション領域４１Ｓｅおよびドレインエクステンション領域４１Ｄｅに、Ａｓ＋の斜めイオン注入により、ｎ型ポケット領域４１ｐが、前記ソースエクステンション領域４１Ｓｅおよびドレインエクステンション領域４１Ｄｅ下部からの延出部として形成される。同様に、前記チャネル領域４１ｂ中、前記ソースエクステンション領域５１Ｓｅおよびドレインエクステンション領域５１Ｄｅに、Ｂ＋の斜めイオン注入により、ｐ型ポケット領域５１ｐが、前記ソースエクステンション領域５１Ｓｅおよびドレインエクステンション領域５１Ｄｅ下部からの延出部として形成される。このようなポケット領域４１Ｐおよび５１Ｐを形成することにより、短チャネル効果が抑制される。
【００９６】
本実施例では先の実施例と同様、前記パンチスルーストッパ４１Ｐが素子領域４０Ａにおいてｎ型ウェル４０Ａに到達するように形成されており、また前記パンチスルーストッパ５１Ｐが素子領域４０Ｂにおいてｐ型ウェル４０Ｂに到達するように形成されているため、前記ｎ型のチャネル領域４１ａ中においてｐ型ソース領域４１Ｓの側とｐ型ドレイン領域４１Ｄの側とを結ぶ電流路が遮断される。同様に、前記ｐ型のチャネル領域４１ｂ中においてｎ型ソース領域５１Ｓの側とｎ型ドレイン領域５１Ｄが形成された側とを結ぶ電流路が遮断される。その結果、前記素子領域４０Ａにおいてチャネル領域４１ａおよびソース領域４１Ｓ，ドレイン領域４１Ｄにより形成されるラテラルバイポーラトランジスタがターンオンするのが抑制され、また素子領域４０Ｂにおいてもチャネル領域４１ｂおよびソース領域５１Ｓ，ドレイン領域５１Ｄがターンオンするのが抑制される。これにより、これらのラテラルバイポーラトランジスタが関与するＣＭＯＳ回路のラッチアップが効果的に抑制される。
【００９７】
なお、本実施例では前記パンチスルーストッパ４１Ｐが前記ｎ型ウェル４１Ａに到達し、また前記パンチスルーストッパ４１Ｂが前記ｐ型ウェル４１Ｂに到達するように説明したが、厳密にそうである必要はなく、前記パンチスルーストッパ４１Ｐの下端が前記ｎ型ウェル４１Ａの十分に近傍に到達し、また前記パンチスルーストッパ５１Ｐの下端が前記ｐ型ウェル４１Ｂの十分に近傍に到達している場合でも、同様な効果を得ることができる。
【００９８】
なお、本実施例においても先の実施例と同様に、パンチスルーストッパ４１あるいは５１の上端部の深さＴを１０ｎｍ以下とし、長さＬを１０ｎｍ以上とし、さらに基板濃度比を５倍以上とすることにより、接合容量を減少させることが可能になり、超高速で動作するＣＭＯＳ集積回路装置が得られる。
［第３実施例］
次に本発明の第３実施例によるＣＭＯＳ集積回路装置の製造方法について、図２８（Ａ）〜図３１（Ｉ）を参照しながら説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９９】
本実施例では先の図２８（Ａ）の工程において先の図１８（Ｋ）の構造を形成し、図２８（Ｂ）の工程において前記ＳｉＯ２膜５５および側壁膜５６Ａ，５６Ｂをマスクに前記Ｓｉ基板４１をドライエッチングし、前記チャネル領域４１ａ中に溝４１Ｑを、また前記チャネル領域４１ｂ中に溝５１Ｑを、それぞれ前記ソース領域４１Ｓあるいはドレイン領域４１Ｄの接合深さよりも深く、また前記ソース領域５１Ｓあるいはドレイン領域５１Ｄの接合深さよりも深く、好ましくは前記ｎ型ウェル４１Ａあるいはｐ型ウェル４１Ｂに到達するように形成する。
【０１００】
次に図２９（Ｃ）の工程において前記素子領域４０Ａに対応して前記絶縁膜５５上に例えば有機溶剤などの絶縁膜パターン７１Ａを、前記絶縁膜パターン７１が前記溝４１Ｑを充填するように形成する。
【０１０１】
さらに図２９（Ｃ）の状態において前記素子領域４０Ｂにおいて前記溝５１Ｑ中にｐ型のＳｉ領域７２Ｂをエピタキシャルに再成長させ、さらに図２９（Ｄ）の工程において前記Ｓｉ領域７２Ｂを若干エッチングし、前記ｐ型パンチスルーストッパ５１Ｐを形成する。
【０１０２】
さらに図２９（Ｅ）の工程において前記パンチスルーストッパ５１Ｐの表面にゲート絶縁膜４３Ｂの一部を構成するゲート絶縁膜を熱酸化処理により形成する。
【０１０３】
同様に図３０（Ｆ）の工程において前記絶縁膜パターン７１Ａを除去し、前記素子領域４０Ｂに対応して前記絶縁膜５５上に例えば有機溶剤などの絶縁膜パターン７１Ｂを形成する。
【０１０４】
さらに図３０（Ｆ）の状態において前記素子領域４０Ａにおいて前記溝４１Ｑ中にｎ型のＳｉ領域７２Ａをエピタキシャルに再成長させ、さらに図３０（Ｇ）の工程において前記Ｓｉ領域７２Ａを若干エッチングし、前記ｐ型パンチスルーストッパ４１Ｐを形成する。
【０１０５】
さらに図３０（Ｈ）の工程において前記パンチスルーストッパ４１Ｐの表面にゲート絶縁膜４３Ａの一部を構成するゲート絶縁膜を熱酸化処理により形成する。
【０１０６】
さらに図３１（Ｉ）の工程において前記絶縁膜パターン７１Ｂを除去し、さらに前記側壁絶縁膜５６Ａ，５６Ｂを除去する。さらにこのようにして前記絶縁膜５５中に形成された凹部中にゲート電極４４Ａおよび４４Ｂを、それぞれ素子領域４０Ａおよび４０Ｂに対応して形成する。
【０１０７】
本実施例によれば、前記パンチスルーストッパ４１Ｐ，５１Ｐをイオン注入によらず、選択再成長工程により、制御性良く形成することが可能になる。
［第４実施例］
図３２は、本発明の第４実施例によるＭＯＳトランジスタ８０の構成を示す。
【０１０８】
図３２を参照するに、ＭＯＳトランジスタ８０は例えばｐ型Ｓｉ基板８１上に形成されており、前記Ｓｉ基板８１上に形成されたｐ型ウェル８２と、前記ｐ型ウェル８２上に形成されチャネル領域として使われるｐ−型層８３とを含み、さらに前記チャネル領域８３の上部にはソースあるいはドレイン領域として使われるｎ＋型の拡散領域８３Ｓが形成されている。
【０１０９】
前記Ｓｉ基板８１上にはさらに前記チャネル領域８３中に、前記拡散領域８３Ｓを切るように溝８３Ｇが形成されており、前記溝８３の底面にはソース領域あるいはドレイン領域として使われるｎ＋型拡散領域８３Ｄが形成されている。
【０１１０】
さらに前記溝８３Ｇの表面には熱酸化膜８４がゲート絶縁膜として形成されており、前記ゲート絶縁膜８４上にはゲート電極８５が、前記溝８３Ｇを埋めるように形成されている。その結果、前記素子領域８３中には、垂直方向に延在するチャネル領域を有するｎチャネル型ＭＯＳトランジスタが形成されるのがわかる。
【０１１１】
図３２のＭＯＳトランジスタ８０では、前記溝８３Ｇの表面に沿って前記ソース領域８３Ｓとドレイン領域８３Ｄとの間にチャネルが形成されるが、本実施例では前記チャネル層８３中にｐ型層８６がパンチスルーストッパとして形成されている。
【０１１２】
本実施例の構成では、パンチスルーストッパ８６を前記チャネル層８３の成長の際にエピタキシャル成長により形成することができるため、不純物分布が理想的に制御された効果的なパンチスルーストッパを形成することが可能になる。
【０１１３】
また本実施例において、導電型を反転させることによりｐチャネルＭＯＳトランジスタを形成できるのは明らかである。
【０１１４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１１５】
（付記１）　半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された第１導電型のソース領域およびドレイン領域と、
前記半導体基板中、前記ソース領域と前記ドレイン領域との間に、前記ソース領域およびドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第２導電型のパンチスルーストッパ領域とよりなり、
前記パンチスルーストッパ領域中における前記第２導電型不純物元素の濃度は、前記ソース領域およびドレイン領域の間における基板濃度の少なくとも５倍に設定されていることを特徴とする半導体装置。
【０１１６】
（付記２）　前記パンチスルーストッパ領域は、前記ソース領域およびドレイン領域の接合深さよりも深い位置まで延在することを特徴とする付記１記載の半導体装置。
【０１１７】
（付記３）　前記パンチスルーストッパ領域は、前記半導体基板中に形成されるチャネルの表面から１０ｎｍ以下の深さに上端が位置するように形成されることを特徴とする付記１または２記載の半導体装置。
【０１１８】
（付記４）　前記パンチスルーストッパ領域は、１０ｎｍ以上の幅を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
【０１１９】
（付記５）　前記半導体基板中、前記ソース領域および前記ドレイン領域の下部には、前記ソース領域およびドレイン領域から離間して前記第２導電型のウェルが形成されており、前記ソース領域およびドレイン領域は、前記ウェルの上方において、前記基板濃度を有する第２導電型の素子領域中に形成されており、前記素子領域は、前記ウェルよりも低い不純物濃度を前記基板濃度として有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
【０１２０】
（付記６）　前記パンチスルーストッパ領域は、下端が前記ウェル近傍に位置するように形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
【０１２１】
（付記７）　前記パンチスルーストッパ領域は、下端が前記ウェルに到達するように形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
【０１２２】
（付記８）　前記ソース領域は、前記半導体基板表面に沿って前記ドレイン領域の方向に延在する第１のエクステンション部をその表面部分に有し、前記ドレイン領域は、前記半導体基板表面に沿って前記ソース領域の方向に延在する第２のエクステンション部をその表面部分に有し、前記第１のエクステンション部は、前記第１のエクステンション領域の下部が前記第２のエクステンション部に向かって延出する第１のポケット領域を形成し、前記第２のエクステンション部は、前記第２のエクステンション領域の下部が前記第１のエクステンション部に向かって延出する第２のポケット領域を形成することを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
【０１２３】
（付記９）　前記半導体装置は、０．１μｍ以下のゲート長を有することを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
【０１２４】
（付記１０）　前記パンチスルーストッパ領域はＢあるいはＰによりドープされていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
【０１２５】
（付記１１）　第１導電型を有し、第２導電型の反転チャネルを有する第１の素子が形成される第１の素子領域と、第２導電型を有し、第１導電型の反転チャネルを有する第２の素子が形成される第２の素子領域とを画成された半導体基板と、
前記第１の素子領域中に、前記半導体基板表面から離間して形成された、より高い不純物濃度を有する第１導電型の第１のウェルと、
前記第２の素子領域中に、前記半導体基板表面から離間して形成された、より高い不純物濃度を有する第２導電型の第２のウェルと、
前記半導体基板上に、前記第１の素子領域に対応して第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板上に、前記第２の素子領域に対応して第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板中、前記第１の素子領域において、前記第１のゲート電極の両側に、前記第１のウェルから離間して形成された第２導電型の第１のソース領域および第１のドレイン領域と、
前記半導体基板中、前記第２の素子領域において、前記第２のゲート電極の両側に、前記第２のウェルから離間して形成された第１導電型の第２のソース領域および第２のドレイン領域と、
前記半導体基板中、前記第１の素子領域において、前記第１のソース領域と前記第１のドレイン領域との間に、前記第１のソース領域および前記第１のドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第１導電型の第１のパンチスルーストッパ領域と、
前記半導体基板中、前記第２の素子領域において、前記第２のソース領域と前記第２のドレイン領域との間に、前記第２のソース領域と前記第２のドレイン領域から離間して、前記半導体基板の主面に対して垂直な方向に延在するように形成された、第２導電型の第２のパンチスルーストッパ領域とよりなり、
前記第１のパンチスルーストッパ領域の下端部は、前記第１のウェルの近傍に到達し、
前記第２のパンチスルーストッパ領域の下端部は、前記第２のウェルの近傍に到達することを特徴とするＣＭＯＳ集積回路装置。
【０１２６】
（付記１２）　前記第１のパンチスルーストッパ領域の下端部は、前記第１のウェルに到達し、前記第２のパンチスルーストッパ領域の下端部は、前記第２のウェルに到達することを特徴とする請求項１１記載のＣＭＯＳ集積回路装置。
【０１２７】
（付記１３）　前記第１のソース領域は、前記半導体基板表面に沿って前記第１のドレイン領域の方向に延在する第１のエクステンション部をその表面部分に有し、前記第１のドレイン領域は、前記半導体基板表面に沿って前記第１のソース領域の方向に延在する第２のエクステンション部をその表面部分に有し、前記第２のソース領域は、前記半導体基板表面に沿って前記第２のドレイン領域の方向に延在する第３のエクステンション部をその表面部分に有し、前記第２のドレイン領域は、前記半導体基板表面に沿って前記第２のソース領域の方向に延在する第４のエクステンション部をその表面部分に有し、
前記第１のエクステンション部は、前記第１のエクステンション部の下部が前記第２のエクステンション部に向かって延出する第１のポケット領域を有し、前記第２のエクステンション部は、前記第２のエクステンション部の下部が前記第１のエクステンション部に向かって延出する第２のポケット領域を有し、
前記第３のエクステンション部は、前記第３のエクステンション部の下部が前記第４のエクステンション部に向かって延出する第３のポケット領域を有し、前記第４のエクステンション部は、前記第４のエクステンション部の下部が前記第３のエクステンション部に向かって延出する第４のポケット領域を有することを特徴とする付記１１または１２記載のＣＭＯＳ集積回路装置。
【０１２８】
（付記１４）　前記第１および第２のゲート電極は、０．１μｍ以下のゲート長を有することを特徴とする付記１１〜１３のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１２９】
（付記１５）　前記第１のパンチスルーストッパ領域はＢおよびＰのいずれか一方によりドープされており、前記第２のパンチスルーストッパ領域は、ＢおよびＰの他方によりドープされていることを特徴とする付記１１〜１４のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１３０】
（付記１６）　半導体基板表面に、チャネル領域に対応してダミーゲート電極を形成する工程と、
前記ダミーゲート電極パターンをマスクに、前記半導体基板中に第１導電型の不純物元素を導入し、ソース領域およびドレイン領域を形成する工程と、
前記半導体基板表面に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜を前記ダミーゲート電極が露出するまで研磨する工程と、
前記ダミーゲート電極を除去し、前記絶縁膜中に開口部を形成する工程と、
前記開口部側壁面に、側壁膜を形成する工程と、
前記絶縁膜および前記側壁膜をマスクに、前記半導体基板中に、少なくとも２回、第２導電型の不純物元素を異なった加速電圧でイオン注入し、前記基板面に対して垂直方向に延在するパンチスルーストッパを形成する工程とよりなり、
前記パンチスルーストッパを形成する工程は、前記ソース領域およびドレイン領域を形成する工程よりも後で実行されることを特徴とする半導体装置の製造方法。
【０１３１】
（付記１７）　前記パンチスルーストッパを形成する工程は、前記第２導電型不純物元素として、ＢおよびＰのいずれか一方を使うことを特徴とする付記１６記載の半導体装置の製造方法。
【０１３２】
（付記１８）　前記半導体基板中には、前記半導体基板表面から離間して、第２導電型ウェルが形成されており、前記ソース領域およびドレイン領域を形成する工程では前記ソース領域およびドレイン領域が、前記第２導電型ウェルの上方に、前記第２導電型ウェルから離間して形成され、前記パンチスルーストッパを形成する工程は、前記パンチスルーストッパの下端が、前記第２導電型ウェルの近傍に到達するように実行されることを特徴とする付記１６または１７記載の半導体装置の製造方法。
【０１３３】
（付記１９）　前記ソース領域およびドレイン領域を形成する工程は、さらに前記ソース領域およびドレイン領域の上部に前記第１導電型のソースエクステンション領域およびドレインエクステンション領域を、前記ソースエクステンション領域と前記ドレインエクステンション領域とが前記半導体基板の表面に沿って、相互に対向して延出するように形成する工程と、前記ゲート電極をマスクに、前記第１導電型の不純物元素を斜め方向にイオン注入し、前記前記ソースエクステンション領域の下部に前記第１導電型を有する第１のポケット領域を、また前記ドレインエクステンション領域の下部に前記第１導電型を有する第２のポケット領域を、前記第１および第２のポケット領域が相互に対向して延出するように形成する工程とを含むことを特徴とする付記１６〜１８のうち、いずれか一項記載の半導体装置の製造方法。
【０１３４】
（付記２０）　半導体基板と、
前記半導体基板上に形成された、第１導電型半導体層よりなるを有する第１の素子領域と、
前記第１の素子層上に形成された第１導電型を有するパンチスルーストッパ層と、
前記パンチスルーストッパ層上に形成された第１導電型を有する半導体層よりなる第２の素子領域と、
前記第２の素子領域中に、前記パンチスルーストッパ層を横切って、前記第１の素子領域の一部を露出するように形成された溝と、
前記溝表面に、前記第２の素子領域から前記第１の素子領域まで連続して延在するように形成されたゲート絶縁膜と、
前記第２の素子領域中、前記溝に隣接して形成された第２導電型の第１の拡散領域と、
前記第１の素子領域中、前記溝に隣接して形成された第２導電型の第２の拡散領域と、
前記溝中に前記ゲート絶縁膜を覆うように形成されたゲート電極とよりなり、前記パンチスルーストッパ層は、前記第１および第２の素子領域よりも大きな不純物濃度を有することを特徴とする半導体装置。
【０１３５】
【発明の効果】
本発明によれば、このようにして形成されるパンチスルーストッパ領域中における前記第１導電型不純物元素の濃度をソース領域あるいはドレイン領域の濃度の少なくとも５倍に設定することにいよ、効果的なパンチスルーの抑制が可能になる。また本発明では高い不純物濃度にドープされたパンチスルーストッパがソースエクステンション領域あるいはドレインエクステンション領域から離間して形成されるため、接合容量の増加による動作速度の低下あるいは接合リーク電流の増加の問題を回避することができる。特にパンチスルーストッパを、下端がソース領域あるいはドレイン領域の接合深さよりも深くなるように形成することにより、また上端がチャネル表面から１０ｎｍ以内に位置するように形成することにより、さらに幅が１０ｎｍ以上になるように形成することにより、パンチスルーを効果的に抑制することができる。
【０１３６】
また本発明によれば、ＣＭＯＳ半導体装置を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタにおいて、それぞれのパンチスルーストッパ領域を、それぞれの素子領域下方に形成されたウェル近傍に到達するように、あるいはウェル自体に到達するように形成することにより、寄生バイポーラトランジスタのラッチアップ現象を効果的に抑制することが可能になる。
【０１３７】
また本発明によれば、ダミーゲート電極を使ってソースおよびドレイン領域を形成した後で、自己整合マスクを使ってイオン注入を、加速電圧を変えながら複数回繰り返すことにより、所望のパンチスルーストッパを、基板主面に対して垂直方向に限られた幅で延在する高濃度注入領域の形に形成することが可能になる。特にｐ型ドーパントを使う場合にはＢを、ｎ型ドーパントを使う場合にはＰを使うことにより、側方へのドーパントの拡散が少ない高濃度注入領域を形成することが可能になる。
【図面の簡単な説明】
【図１】従来の半導体装置の構成を示す図である。
【図２】従来の別の半導体装置の構成を示す図である。
【図３】図２の半導体装置の製造工程を示す図である。
【図４】従来の半導体装置におけるオフ電流と基板濃度との関係を示す図である。
【図５】従来の半導体装置における接合容量と基板濃度との関係を示す図である。
【図６】本発明の原理を説明する図である。
【図７】本発明の原理を説明する別の図である。
【図８】本発明の原理を説明する別の図である。
【図９】本発明の原理を説明する別の図である。
【図１０】本発明の原理を説明する別の図である。
【図１１】本発明の原理を説明する別の図である。
【図１２】本発明の第１実施例によるＣＭＯＳ集積回路装置の構成を示す図である。
【図１３】（Ａ），（Ｂ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その１）である。
【図１４】（Ｃ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その２）である。
【図１５】（Ｄ），（Ｅ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その３）である。
【図１６】（Ｆ），（Ｇ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その４）である。
【図１７】（Ｈ），（Ｉ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その５）である。
【図１８】（Ｊ），（Ｋ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その６）である。
【図１９】（Ｌ），（Ｍ）は、図１２のＣＭＯＳ集積回路装置の製造工程を示す図（その７）である。
【図２０】イオン注入によるパンチスルーストッパの形成を示す図である。
【図２１】イオン注入によるパンチスルーストッパの形成を示す図である。
【図２２】イオン注入によるパンチスルーストッパの形成を示す図である。
【図２３】イオン注入によるパンチスルーストッパの形成を示す図である。
【図２４】イオン注入によるパンチスルーストッパの形成を示す図である。
【図２５】イオン注入によるパンチスルーストッパの形成を示す図である。
【図２６】パンチスルーストッパをイオン注入により形成する際のマスクを示す平面図である。
【図２７】本発明の第２実施例によるＣＭＯＳ集積回路装置の構成を示す図である。
【図２８】（Ａ），（Ｂ）は、本発明の第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その１）である。
【図２９】（Ｃ）〜（Ｅ）は、本発明の第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その２）である。
【図３０】（Ｆ）〜（Ｈ）は、本発明の第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その３）である。
【図３１】（Ｉ）は、本発明の第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その４）である。
【図３２】本発明の第４実施例による半導体装置の構成を示す図である。
【符号の説明】
１０、２０，３０，８０　半導体装置
１１，２１，３１　基板
１２　ウェル
１２Ａ　素子領域
１２Ｂ　素子分離領域
１２Ｄ，２４Ｄ，３１Ｄ　ドレイン領域
１２Ｄｅ，３１Ｄｅ　ドレインエクステンション領域
１２Ｓ，２４Ｓ，３１Ｓ　ソース領域
１２Ｓｅ，３１Ｓｅ　ソースエクステンション領域
１２Ｐ　ポケット領域
１３，２２，３２　ゲート絶縁膜
１４，２３，３３　ゲート電極
２５，３４　パンチスルーストッパ
２４Ｄｄ，２４Ｓｄ　ＬＤＤ領域
４０，６０　ＣＭＯＳ集積回路装置
４０Ａ，４０Ｂ　素子領域
４１　基板
４１Ａ，４１Ｂ　ウェル
４１ａ，４１ｂ　チャネル領域
４１Ｄ，４１Ｓ，５１Ｓ，５１Ｄ　ソース領域・ドレイン領域
４１Ｓｅ，４１Ｄｅ，５１Ｓｅ，５１Ｄｅ　ソース・ドレインエクステンション領域
４１Ｐ，５１Ｐ　パンチスルーストッパ
４１Ｑ，５１Ｑ　溝
４１ｃ，４１ｄ　チャネルドープ領域
４１ｐ，５１ｐ　ポケット領域
４２　素子分離構造
４２Ａ　酸化膜
４３Ａ，４３Ｂ　ゲート絶縁膜
４４Ａ，４４Ｂ　ゲート電極
５４Ａ，５４Ｂ　ダミーゲート電極
５４ａ，５４ｂ　側壁絶縁膜
５５　絶縁膜
５５Ａ，５５Ｂ　開口部
５６Ａ，５６Ｂ　側壁膜
７１Ａ，７１Ｂ　絶縁膜
８１　基板
８２　ウェル
８３　素子領域
８３Ｄ，８３Ｓ　拡散領域
８３Ｇ　溝
８４　ゲート絶縁膜
８５　ゲート電極
８６　パンチスルーストッパ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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