(57)【要約】【課題】本発明は、熱により強誘電体セルの特性が劣化した場合であってもデータを確実に読み出すことが可能な強誘電体半導体記憶装置を提供することを目的とする。【解決手段】半導体記憶装置は、複数の強誘電体メモリセルと、複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、誘電体メモリセルの第１端がプレート線に接続され第２端が対応セルトランジスタの第１端に接続されると共に対応セルトランジスタの第２端がビット線に接続されゲート端がワード線に接続される構成を第１の構成とし、複数の強誘電体メモリセルの少なくとも１つに対しては第１の構成が設けられ、複数の強誘電体メモリセルの少なくとも別の１つに対しては第１の構成の一部接続を欠く第２の構成が設けられる。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、強誘電体メモリセルの第１端がプレート線に接続され第２端が対応セルトランジスタの第１端に接続されると共に該対応セルトランジスタの第２端がビット線に接続されゲート端がワード線に接続される構成を第１の構成とし、該複数の強誘電体メモリセルの少なくとも１つに対しては該第１の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の１つに対しては該第１の構成の一部接続を欠く第２の構成が設けられることを特徴とする半導体記憶装置。
【請求項２】
該第２の構成は、誘電体メモリセルの該第２端が対応セルトランジスタの該第１端と非接続であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該第２の構成は、誘電体メモリセルの該第１端がプレート線と非接続であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
該第２の構成は、該対応セルトランジスタの該第２端がビット線と非接続であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該第２の構成は、該対応セルトランジスタの該ゲート端がワード線と非接続であることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
該ワード線、該ビット線、該セルトランジスタ、及び該強誘電体メモリセルが２Ｔ２Ｃ型に配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
該ワード線、該ビット線、該セルトランジスタ、及び該強誘電体メモリセルが１Ｔ１Ｃ型に配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
複数の強誘電体メモリセルと、複数のセルトランジスタを含み、セルトランジスタの第１端が対応強誘電体メモリセルの第１端に接続され第２端がビット線に接続され且つゲート端がワード線に接続されると共に該対応誘電体メモリセルの第２端がプレート線に接続される構成を第１の構成とし、該複数のセルトランジスタの少なくとも１つに対しては該第１の構成が設けられ、該複数のセルトランジスタの少なくとも別の１つに対しては該第１の構成の一部を欠く第２の構成が設けられることを特徴とする半導体記憶装置。
【請求項９】
該第２の構成は、該対応強誘電体メモリセルを有さないことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、強誘電体メモリセルの第１端がプレート線に接続され第２端が対応セルトランジスタの第１端に接続されると共に該対応セルトランジスタの第２端がビット線に接続されゲート端がワード線に接続される構成を第１の構成とし、該複数の強誘電体メモリセルの少なくとも１つに対しては該第１の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の１つに対しては該第１の構成の一部を欠く第２の構成が設けられることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは強誘電体メモリセルにデータを記憶する強誘電体半導体記憶装置に関する。
【従来の技術】
強誘電体半導体記憶装置（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、メモリセルとして強誘電体を使用し、強誘電体の結晶構造中での電子の位置の違いとして情報を記録する不揮発メモリである。
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の場合は、記録データとしてＨＩＧＨ又はＬＯＷの電圧をメモリキャパシタの一端に印加して、グランドであるもう一端との間にデータに応じた電荷を蓄える。これに対してＦｅＲＡＭにおいては、ＨＩＧＨ又はＬＯＷの電圧を強誘電体素子の一端に印加するだけでは、データは記録されない。情報を記録するためには、強誘電体素子の一端にデータ電圧を印加しながら、強誘電体素子のもう一端に正のパルス電圧を印加することが必要になる。
【０００３】
このデータ書き込み時にＨＩＧＨ電圧を印加する側はプレートと呼ばれ、プレート電圧を制御するプレート線に接続されている。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【０００４】
ＦｅＲＡＭのデータ書き込み動作は、プレート電圧制御を除けば、ＤＲＡＭのデータ書き込み動作と略同様である。簡単には、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してビット線のデータをメモリセルに書き込み、データ書き込み後にワード線を非活性化してセルトランジスタを閉じる。ＦｅＲＡＭにおいては、ワード線選択と同時にプレート線を選択活性化することで、強誘電体セルに対するデータ書き込みを実行する。
【０００５】
ＦｅＲＡＭにおいては、データ読み出し動作によってデータが破壊される。即ち、強誘電体素子からデータを読み出すと、このデータ読み出しによって強誘電体素子に格納されていたデータは破壊されてしまう。従ってＤＲＡＭの場合と同様に、データ読み出し動作においても、活性化されたワード線に対するメモリセルからデータを読み出した後に、再度それらのメモリセルに対してデータ書き込みを行う必要がある。従って、データ書き込み動作及びデータ読み出し動作の両方の動作において、ワード線及びプレート線の両方を活性化する必要がある。
【発明が解決しようとする課題】
ＦｅＲＡＭにおいては、熱により強誘電体セルのヒステリシス特性が劣化するという問題がある。例えば半導体記憶装置パッケージ組み立て時や、半田溶着による回路基板への半導体記憶装置パッケージの取り付け時等、熱が加えられて高い温度になるとヒステリシス特性が劣化し、データ“０”の電荷読み出し量とデータ“１”の電荷読み出し量との差が小さくなってしまう。この場合、読み出し時のセンスマージンが低下し、場合によってはデータを誤って検出してしまう可能性がある。
【０００６】
従って本発明においては、熱により強誘電体セルの特性が劣化した場合であってもデータを確実に読み出すことが可能な強誘電体半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、複数の強誘電体メモリセルと、該複数の強誘電体メモリセルに対応して設けられる複数のセルトランジスタを含み、誘電体メモリセルの第１端がプレート線に接続され第２端が対応セルトランジスタの第１端に接続されると共に該対応セルトランジスタの第２端がビット線に接続されゲート端がワード線に接続される構成を第１の構成とし、該複数の強誘電体メモリセルの少なくとも１つに対しては該第１の構成が設けられ、該複数の強誘電体メモリセルの少なくとも別の１つに対しては該第１の構成の一部接続を欠く第２の構成が設けられることを特徴とする。
【０００７】
上記半導体記憶装置においては、ＦｅＲＡＭメモリセル配列のうちでＲＯＭ的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“０”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明が適用される強誘電体半導体記憶装置の概略の一例を示す図である。
【０００９】
図１のＦｅＲＡＭ１０は、アドレスラッチ１１及び１２、制御回路１３、ローデコーダ１４、コラムデコーダ１５、Ｉ／Ｏラッチ＆バッファ１６、及びＦｅＲＡＭメモリセル配列１７を含む。
【００１０】
ＦｅＲＡＭメモリセル配列１７には、強誘電体をメモリ素子とする複数のメモリセルが縦横に配置され、各メモリセルに対して１ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。各メモリセルは、ワード線によりオン・オフが制御されるセルトランジスタを介してビット線に接続され、このビット線がセンスアンプに接続されている。センスアンプは、メモリセルからビット線上に読み出されるデータを増幅することにより、対をなす２つのビット線間で電位差を広げてデータを検出する。
【００１１】
アドレスラッチ１１は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からローアドレス信号を受け取り、適当なタイミングでローアドレスをローデコーダ１４に供給する。アドレスラッチ１２は、アドレスバッファやアドレスプリデコーダ等の回路群よりなり、外部からコラムアドレス信号を受け取り、適当なタイミングでコラムアドレスをコラムデコーダ１５に供給する。
【００１２】
Ｉ／Ｏラッチ＆バッファ１６は、データバッファ等の回路群よりなり、外部から書き込まれるデータをＦｅＲＡＭメモリセル配列１７に適切なタイミングで供給すると共に、ＦｅＲＡＭメモリセル配列１７から読み出されるデータを適切なタイミングで外部に出力する。
【００１３】
制御回路１３は、コントロール信号バッファやコマンドデコーダ等の回路群よりなり、外部からコントロール信号及びクロック信号を受け取り、コントロール信号で示されるコマンドを解釈し、ＦｅＲＡＭ１０内の各回路の動作及びそのタイミングを制御する。即ち制御回路１３が、クロック信号やタイミング信号をＦｅＲＡＭ１０内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、ＦｅＲＡＭ１０のデータ書き込み・データ読み出し動作が実現される。
【００１４】
ローデコーダ１４は、アドレスラッチ１１から供給されたローアドレスをデコードし、複数のワード線のうち一つのローアドレスに対応するワード線を選択的に活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作・データ読み出し動作が実行される。なおローデコーダ１４にはプレートデコーダも含まれており、アドレスラッチ１１から供給されたローアドレスをデコードし、複数のプレート線のうち一つのローアドレスに対応するプレート線を選択的に活性化する。
【００１５】
ＦｅＲＡＭにおいては、ＨＩＧＨ又はＬＯＷのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にＨＩＧＨ電圧を印加することでデータ書き込みが行なわれる。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【００１６】
コラムデコーダ１５は、アドレスラッチ１２から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、ＦｅＲＡＭメモリセル配列１７の対応するセンスアンプとＩ／Ｏラッチ＆バッファ１６とが接続される。
【００１７】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプによってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、Ｉ／Ｏラッチ＆バッファ１６に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、Ｉ／Ｏラッチ＆バッファ１６からデータが供給される。ワード線が活性化されると、活性化されたワード線に接続されるメモリセルに、センスアンプからビット線を介してデータが書き込まれる。この際、活性化されたワード線に対応して、メモリセルに接続されたプレート線を選択活性化する。
【００１８】
ＦｅＲＡＭにおいては、データ読み出し動作によってデータが破壊される。即ち、強誘電体素子からデータを読み出すと、このデータ読み出しによって強誘電体素子に格納されていたデータは破壊されてしまう。従ってＤＲＡＭの場合と同様に、データ読み出し動作においても、活性化されたワード線に対するメモリセルからデータを読み出した後に、再度それらのメモリセルに対してデータ書き込みを行う必要がある。従って、データ書き込み動作及びデータ読み出し動作の両方の動作において、ワード線及びプレート線の両方を活性化する必要がある。
【００１９】
図２は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第１実施例を示す図である。図２の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。
【００２０】
本発明においては、ＦｅＲＡＭメモリセル配列１７のうちで工場出荷時にデータを書き込んでＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“０”を実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造することにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とする。
【００２１】
このような構成とすれば、半導体記憶装置パッケージ組み立て時や、半田溶着による回路基板への半導体記憶装置パッケージの取り付け時等、熱が加えられて強誘電体メモリセルのヒステリシス特性が劣化しても、回路の物理的構造によりデータ“０”とされたメモリセル部分からは、ビット線に読み出される電荷の量は完全にゼロである。従って、充分なセンスマージンを確保して、確実なデータの読み出しを実現することが出来る。
【００２２】
図２に示されるＦｅＲＡＭメモリセル配列１７の一部分は、複数のセルトランジスタ２０−０及び２０−１、複数の強誘電体メモリセル２１−０及び２１−１、ワード線ＷＬ０及びＷＬ１、プレート線ＰＬ０及びＰＬ１、ビット線対ＢＬ０及び／ＢＬ０、及びビット線対ＢＬ１及び／ＢＬ１を含む。図２に示されるのは２Ｔ２Ｃ（２トランジスタ・２キャパシタ）方式であり、一対のビット線に接続されるメモリセル２１−０及び２１−１のうちで、同一のワード線に対応する２つのメモリセル２１−０及び２１−１が一対のメモリセルとして機能する。
【００２３】
通常２Ｔ２Ｃ方式では、一対のメモリセル２１−０及び２１−１には相補データを格納する。即ち、一対のメモリセル２１−０及び２１−１の一方に電荷が蓄え、他方には電荷を蓄えない状態とする。この状態で、メモリセル２１−０及び２１−１をセルトランジスタ２０−０及び２０−１を介して一対のビット線に接続し、ビット線間の電位差をセンスアンプで増幅して拡大することで、１ビットのデータを読み出す。
【００２４】
本発明においては、円Ｘで囲まれたメモリセル対の部分については、セルトランジスタ２０−１の一端Ａとメモリセル２１−１の一端Ｂとが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてＡ−Ｂ間の配線データを無くすこと等によって実現することが出来る。このようにＡ−Ｂ間の配線をなくすことで、円Ｘで囲まれたメモリセル対の部分においては、ワード線ＷＬ０が選択活性化されセルトランジスタ２０−１が導通しても、メモリセル２１−１はビット線／ＢＬ０には接続されない。従って、ビット線／ＢＬ０には電荷が供給されることは無い。
【００２５】
これに対してビット線ＢＬ０側においては、ワード線ＷＬ０が選択活性化されるとセルトランジスタ２０−０が導通し、メモリセル２１−０がビット線ＢＬ０に接続される。従って、ビット線ＢＬ０にはメモリセル２１−０に蓄積されていた電荷が供給される。上述のように反対側のビット線／ＢＬ０には全く電荷が読み出されることは無いので、ビット線対ＢＬ０及び／ＢＬ０間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００２６】
なお図２の例では、メモリセル２１−１の側にデータ“０”を割当てているが、データ内容を反転する場合には、代わりにメモリセル２１−０の側の配線を切断することにより、メモリセル２１−０の側にデータ“０”を割当てることになる。また図２の例では、円Ｘで囲まれたメモリセル対の部分についてのみ回路の物理的構造によりデータ“０”を書き込んだが、他のメモリセル対の部分についても同様である。即ち他のメモリセル対の部分においても、ＲＯＭのように読み出し専用に使用するメモリ部分である場合には、“１”と“０”の相補データのうちで“０”に対応する方のメモリセルについて、メモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“０”を実現することが出来る。
【００２７】
以上のように本発明においては、ＦｅＲＡＭメモリセル配列のうちでＲＯＭ的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“０”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【００２８】
図３は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第２実施例を示す図である。図３の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。図３において、図２と同一の構成要素は同一の番号で参照する。
【００２９】
第２実施例の構成において、円Ｘで囲まれたメモリセル対の部分については、メモリセル２１−１の一端Ｃとプレート線ＰＬ０とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてＣとプレート線ＰＬ０間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Ｘで囲まれたメモリセル対の部分においては、ワード線ＷＬ０が選択活性化されセルトランジスタ２０−１が導通しても、ビット線／ＢＬ０に電荷が供給されることは無い。
【００３０】
これに対してビット線ＢＬ０側においては、ワード線ＷＬ０が選択活性化されると、メモリセル２１−０に蓄積されていた電荷がビット線ＢＬ０に供給される。反対側のビット線／ＢＬ０には全く電荷が読み出されることは無いので、ビット線対ＢＬ０及び／ＢＬ０間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００３１】
図４は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第３実施例を示す図である。図４の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。図４において、図２と同一の構成要素は同一の番号で参照する。
【００３２】
第３実施例の構成において、円Ｘで囲まれたメモリセル対の部分については、セルトランジスタ２０−１の一端Ｄとビット線／ＢＬ０とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてＤとビット線／ＢＬ０間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Ｘで囲まれたメモリセル対の部分においては、ワード線ＷＬ０が選択活性化されセルトランジスタ２０−１が導通しても、セルトランジスタ２０−１自体がビット線／ＢＬ０に接続されていないので、ビット線／ＢＬ０に電荷が供給されることは無い。
【００３３】
これに対してビット線ＢＬ０側においては、ワード線ＷＬ０が選択活性化されると、メモリセル２１−０に蓄積されていた電荷がビット線ＢＬ０に供給される。従って、ビット線対ＢＬ０及び／ＢＬ０間で充分な電荷の差が生じ、この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００３４】
図５は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第４実施例を示す図である。図５の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。図５において、図２と同一の構成要素は同一の番号で参照する。
【００３５】
第４実施例の構成において、円Ｘで囲まれたメモリセル対の部分については、セルトランジスタ２０−１のゲート端Ｅとワード線ＷＬ０とが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてゲート端Ｅとワード線ＷＬ０間の配線データを無くすこと等によって実現することが出来る。このように配線をなくすことで、円Ｘで囲まれたメモリセル対の部分においては、ワード線ＷＬ０が選択活性化されても、セルトランジスタ２０−１が導通することはなく、ビット線／ＢＬ０に電荷が供給されることも無い。
【００３６】
これに対してビット線ＢＬ０側においては、ワード線ＷＬ０が選択活性化されると、メモリセル２１−０に蓄積されていた電荷がビット線ＢＬ０に供給される。従って、ビット線対ＢＬ０及び／ＢＬ０間で充分な電荷の差が生じ、この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００３７】
図６は、セルトランジスタ、ビット線、ワード線等を含むメモリセル周辺の構成の一例を示す半導体装置の断面図である。
【００３８】
図６において、ビット線ＢＬはタングステンプラグ３０を介してセルトランジスタの拡散層４１に接続される。このセルトランジスタのゲートはワード線ＷＬに接続されている。セルトランジスタのもう一方の拡散層４２は、タングステンプラグ３１を介して配線３２に接続され、この配線３２はメモリセルの上電極３３に接続される。メモリセルの上電極３３と下電極３４との間には強誘電体膜３５が設けられ、１ビットの情報に対応する電荷を蓄積する。
【００３９】
本発明においては、図６のような構成において、例えばタングステンプラグ３０或いは３１を設けずに半導体記憶装置を製造することで、メモリセルとビット線ＢＬとを接続する経路を切断することが出来る。また或いは配線３２を設けずに半導体記憶装置を製造することで、メモリセルとビット線ＢＬとを接続する経路を切断することが出来る。これにより、回路の物理的構造としてデータ“０”を実現することが可能となる。また同様にセルトランジスタのゲート部分とワード線との接続を遮断したり、或いはメモリセルとプレート線との接続を遮断することによっても、データ“０”を実現することが出来る。
【００４０】
図７は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第５実施例を示す図である。図７の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。
【００４１】
図７に示されるＦｅＲＡＭメモリセル配列１７の一部分は、複数のセルトランジスタ５０、複数の強誘電体メモリセル５１、ワード線ＷＬ０及びＷＬ１、プレート線ＰＬ０／１、ビット線対ＢＬ０及び／ＢＬ０、及びビット線対ＢＬ１及び／ＢＬ１を含む。図７に示されるのは１Ｔ１Ｃ（１トランジスタ・１キャパシタ）方式であり、ビット線対の一方のビット線に接続されるメモリセル５１が１ビットの情報を格納する。
【００４２】
通常１Ｔ１Ｃ方式では、データ“１”の場合にはメモリセル５１に電荷を蓄え、データ“０”の場合にはメモリセル５１に電荷を蓄えない状態とする。またメモリセル５１が接続されるのと反対側のビット線は、参照電位に設定されるよう構成される。この状態で、セルトランジスタ５０を介してメモリセル５１を一方のビット線に接続し、ビット線間の電位差をセンスアンプで増幅して拡大することで、１ビットのデータを読み出す。
【００４３】
本発明においては、円Ｘで囲まれたメモリセルの部分については、セルトランジスタ５０の一端Ｆとメモリセル５１の一端Ｇとが切断された状態となっている。これは半導体記憶装置製造時に、例えば回路レイアウトを決定するマスクデータにおいてＦ−Ｇ間の配線データを無くすこと等によって実現することが出来る。このようにＦ−Ｇ間の配線をなくすことで、円Ｘで囲まれたメモリセルの部分においては、ワード線ＷＬ０が選択活性化されセルトランジスタ５０が導通しても、メモリセル５１はビット線ＢＬ０には接続されない。従って、ビット線ＢＬ０には電荷が供給されることは無い。
【００４４】
このようにビット線ＢＬ０には全く電荷が読み出されることは無いので、参照電位に設定されるビット線／ＢＬ０との間で充分な電位の差が生じる。この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００４５】
なお図７においては、円Ｘで囲まれたメモリセル対の部分についてのみ回路の物理的構造によりデータ“０”を書き込んだが、他のメモリセル対の部分についても同様にデータ“０”を書き込むことが出来る。
【００４６】
図８は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第６実施例を示す図である。図８の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。図８において、図７と同一の構成要素は同一の番号で参照する。
【００４７】
第６実施例の構成において、円Ｘで囲まれたメモリセルの部分については、メモリセル５１の一端Ｈとプレート線ＰＬ０とが切断された状態となっている。このように配線をなくすことで、円Ｘで囲まれたメモリセルの部分においては、ワード線ＷＬ０が選択活性化されセルトランジスタ５０が導通しても、ビット線ＢＬ０に電荷が供給されることは無い。
【００４８】
従って、ビット線対ＢＬ０及び／ＢＬ０間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００４９】
図９は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第７実施例を示す図である。図９において、図７と同一の構成要素は同一の番号で参照する。
【００５０】
第７実施例の構成において、円Ｘで囲まれたメモリセルの部分については、セルトランジスタ５０の一端Ｉとビット線ＢＬ０とが切断された状態となっている。このように配線をなくすことで、円Ｘで囲まれたメモリセルの部分においては、ワード線ＷＬ０が選択活性化されセルトランジスタ５０が導通しても、ビット線ＢＬ０に電荷が供給されることは無い。
【００５１】
従って、ビット線対ＢＬ０及び／ＢＬ０間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００５２】
図１０は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第８実施例を示す図である。図１０において、図７と同一の構成要素は同一の番号で参照する。
【００５３】
第８実施例の構成において、円Ｘで囲まれたメモリセルの部分については、セルトランジスタ５０のゲート端Ｊとワード線ＷＬ０とが切断された状態となっている。この構成とすることにより、円Ｘで囲まれたメモリセルの部分においては、ワード線ＷＬ０が選択活性化されてもセルトランジスタ５０が導通することはなく、ビット線ＢＬ０に電荷が供給されることも無い。
【００５４】
従って、ビット線対ＢＬ０及び／ＢＬ０間で充分な電位の差が生じ、この電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００５５】
図１１は、本発明による強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列１７の第９実施例を示す図である。図１１の構成は、ＦｅＲＡＭメモリセル配列１７の一部の回路構成に対応する。
【００５６】
図１１に示されるＦｅＲＡＭメモリセル配列１７の一部分は、複数のセルトランジスタ６０−０及び６０−１、複数の強誘電体メモリセル６１、６１−０及び６１−１、ワード線ＷＬ０及びＷＬ１、プレート線ＰＬ０及びＰＬ１、ビット線対ＢＬ０及び／ＢＬ０、及びビット線対ＢＬ１及び／ＢＬ１を含む。図１１の構成は２Ｔ２Ｃ（２トランジスタ・２キャパシタ）方式である。
【００５７】
通常２Ｔ２Ｃ方式では、相補データを格納するために、一対のメモリセル６１−０及び６１−１が設けられる。しかし本発明において、円Ｘで囲まれた部分については、メモリセル６１を１つだけ設けてある。これは円Ｘで囲まれた部分については、相補データのうち“１”の側にメモリセル６１を接続し、“０”の側にはメモリセルを接続しない構成にする。このような構成とすることで、ワード線ＷＬ０が選択活性化されセルトランジスタ６０−０及び６０−１が導通すると、ビット線ＢＬ０にはメモリセル６１が接続され電荷が供給されるが、ビット線／ＢＬ０には電荷が供給されることは無い。
【００５８】
これにより、ビット線対ＢＬ０及び／ＢＬ０間で充分な電荷の差が生じる。この電荷の差に基づく電位の差をセンスアンプで増幅することにより、確実なデータ読み出しを実現することが出来る。
【００５９】
なお上記図７乃至１１に対応する第５乃至第９実施例において、実際の配線の切断等は、図６を用いて説明したのと同様の方法で実現することが可能である。
また工程としては、半導体記憶装置製造時に例えばマスクデータを処理して配線データを消去すること等により、配線を設けない構成を実現することが出来る。
【００６０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によれば、ＦｅＲＡＭメモリセル配列のうちでＲＯＭ的に使用する部分については、半導体記憶装置の製造時にメモリセル周辺において配線の一部を設けない等の回路の物理的構造により、データ“０”を配線状態そのものとして実現する。即ち、メモリセル周辺において配線の一部が切断された状態で半導体記憶装置を製造する。これにより、対応するワード線を選択活性化した場合であっても、当該メモリセルから全く電荷が読み出されない構成とし、確実なデータ読み出しを実現することが出来る。
【図面の簡単な説明】
【図１】本発明が適用される強誘電体半導体記憶装置の概略の一例を示す図である。
【図２】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第１実施例を示す図である。
【図３】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第２実施例を示す図である。
【図４】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第３実施例を示す図である。
【図５】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第４実施例を示す図である。
【図６】セルトランジスタ、ビット線、ワード線等を含むメモリセル周辺の構成の一例を示す半導体装置の断面図である。
【図７】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第５実施例を示す図である。
【図８】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第６実施例を示す図である。
【図９】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第７実施例を示す図である。
【図１０】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第８実施例を示す図である。
【図１１】強誘電体半導体記憶装置のＦｅＲＡＭメモリセル配列の第９実施例を示す図である。
【符号の説明】
１０　ＦｅＲＡＭ
１１、１２　アドレスラッチ
１３　制御回路
１４　ローデコーダ
１５　コラムデコーダ
１６　Ｉ／Ｏラッチ＆バッファ
１７　ＦｅＲＡＭメモリセル配列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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