(57)【要約】【課題】不揮発性半導体メモリの読み出しマージンを向上する。【解決手段】第１書き込み動作において、書き込みリファレンスメモリセルのメモリセル電流が、書き込みリファレンス電流として選択され、メモリセルと第１および第２リファレンスメモリセルの一方とにデータが書き込まれる。第１書き込み動作に続く第２書き込み動作において、第１および第２リファレンスメモリセルの平均電流である読み出しリファレンス電流が、書き込みリファレンス電流として選択され、メモリセルのみにデータが書き込まれる。第２書き込み動作後、メモリセルの閾値電圧は、第１または第２リファレンスメモリセルを境界として一方側に分布するため、読み出しリファレンス電流とメモリセルのメモリセル電流との差を大きくできる。この結果、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の不揮発性のメモリセルと、
閾値電圧が互いに異なる不揮発性の第１および第２リファレンスメモリセルと、
前記メモリセルの書き込み状態を判定するための書き込みリファレンスメモリセルと、
読み出し動作中に、前記第１および第２リファレンスメモリセルに流れるメモリセル電流の平均値を、読み出しリファレンス電流として選択するとともに、第１書き込み動作中に、前記書き込みリファレンスメモリセルに流れるメモリセル電流を書き込みベリファイ用の書き込みリファレンス電流として選択し、第１書き込み動作に続いて実行される第２書き込み動作中に、前記第１および第２リファレンスメモリセルに流れるメモリセル電流の一方を書き込みベリファイ用の書き込みリファレンス電流として選択するリファレンス切替回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１記載の不揮発性半導体メモリにおいて、
前記各メモリセルに流れるメモリセル電流を、前記リファレンス切替回路により選択される前記読み出しリファレンス電流および前記書き込みリファレンス電流のいずれかと比較する比較回路と、
前記比較回路での比較結果に応じて、リファレンス電流を切り替えるために前記リファレンス切替回路の選択動作を制御する切替制御回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項１記載の不揮発性半導体メモリにおいて、
前記第１書き込み動作において、前記メモリセルとともに、書き込みデータの論理値に応じて前記第１および第２リファレンスメモリセルの一方に前記書き込みデータを書き込み、前記第２書き込み動作において、前記メモリセルのみに前記書き込みデータを書き込む書き込み制御回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項３記載の不揮発性半導体メモリにおいて、
前記第１および第２書き込み動作は、前記メモリセルのデータを消去するための第１および第２消去動作であり、
前記書き込みリファレンスメモリセルは、消去ベリファイ用の消去リファレンスメモリセルであり、
前記第１リファレンスメモリセルの閾値電圧は、前記第２リファレンスメモリセルの閾値電圧より低く、
前記書き込み制御回路は、
前記第１消去動作において、前記メモリセルおよび前記第１リファレンスセルに第１論理値を書き込むために、前記メモリセルおよび前記第１リファレンスメモリセルの閾値電圧が前記消去リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行し、
前記第２消去動作において、前記メモリセルに第１論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第１リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行することを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項３記載の不揮発性半導体メモリにおいて、
前記第１および第２書き込み動作は、前記メモリセルにデータをプログラムするための第１および第２プログラム動作であり、
前記書き込みリファレンスメモリセルは、プログラムベリファイ用のプログラムリファレンスメモリセルであり、
前記第２リファレンスメモリセルの閾値電圧は、前記第１リファレンスメモリセルの閾値電圧より高く、
前記書き込み制御回路は、
前記第１プログラム動作において、前記メモリセルおよび前記第２リファレンスセルに第２論理値を書き込むために、前記メモリセルおよび前記第２リファレンスメモリセルの閾値電圧が前記プログラムリファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行し、
前記第２書き込み動作において、前記メモリセルに第２論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第２リファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行することを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項１記載の不揮発性半導体メモリにおいて、
前記メモリセルの所定数でそれぞれ構成される複数のメモリセル列を備え、
前記第１および第２リファレンスメモリセルは、前記メモリセル列毎に形成され、
１回の前記読み出し動作または１回の前記第１および第２書き込み動作において、前記メモリセル列のいずれかと、このメモリセル列に対応する前記第１および第２リファレンスメモリセルの少なくとも一方とがアクセスされることを特徴とする不揮発性半導体メモリ。
【請求項７】
請求項６記載の不揮発性半導体メモリにおいて、
前記メモリセル列の前記メモリセルと前記各メモリセル列に対応する前記第１および第２リファレンスメモリセルとは、電荷を蓄積する電荷蓄積層と、ワード線に接続された制御ゲートを有し、ビット線がそれぞれ接続された入出力ノードを介して直列に接続されていることを特徴とする不揮発性半導体メモリ。
【請求項８】
メモリセルからデータを読み出す読み出し動作において、閾値電圧が互いに異なる第１および第２リファレンスメモリセルに流れるメモリセル電流の平均値を読み出しリファレンス電流として選択し、前記メモリセルに流れるメモリセル電流を前記読み出しリファレンス電流と比較することで、前記メモリセルに記憶されている論理値を判定し、
前記メモリセルにデータを書き込む書き込み動作において、
前記メモリセルの書き込み状態を判定するために書き込みリファレンスメモリセルに流れるメモリセル電流を、書き込みベリファイ用の書き込みリファレンス電流として選択し、前記メモリセルと前記第１および第２リファレンスメモリセルの一方とにデータを書き込む第１書き込み動作を実行し、
前記第１書き込み動作に続いて、前記第１および第２リファレンスメモリセルに流れるメモリセル電流の一方を書き込みベリファイ用の書き込みリファレンス電流として選択し、前記メモリセルにデータを書き込む第２書き込み動作を実行することを特徴とする不揮発性半導体メモリの動作制御方法。
【請求項９】
請求項８記載の不揮発性半導体メモリの動作制御方法において、
前記第１および第２書き込み動作は、前記メモリセルのデータを消去するための第１および第２消去動作であり、
前記書き込みリファレンスメモリセルは、消去ベリファイ用の消去リファレンスメモリセルであり、
前記第１リファレンスメモリセルの閾値電圧は、前記第２リファレンスメモリセルの閾値電圧より低く、
前記第１消去動作において、前記メモリセルおよび前記第１リファレンスセルに第１論理値を書き込むために、前記メモリセルおよび前記第１リファレンスメモリセルの閾値電圧が前記消去リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行し、
前記第２消去動作において、前記メモリセルに第１論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第１リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行することを特徴とする不揮発性半導体メモリの動作制御方法。
【請求項１０】
請求項８記載の不揮発性半導体メモリの動作制御方法において、
前記第１および第２書き込み動作は、前記メモリセルにデータをプログラムするための第１および第２プログラム動作であり、
前記書き込みリファレンスメモリセルは、プログラムベリファイ用のプログラムリファレンスメモリセルであり、
前記第２リファレンスメモリセルの閾値電圧は、前記第１リファレンスメモリセルの閾値電圧より高く、
前記第１プログラム動作において、前記メモリセルおよび前記第２リファレンスセルに第２論理値を書き込むために、前記メモリセルおよび前記第２リファレンスメモリセルの閾値電圧が前記プログラムリファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行し、
前記第２書き込み動作において、前記メモリセルに第２論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第２リファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行することを特徴とする不揮発性半導体メモリの動作制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶する。一般に、閾値電圧が高く、読み出し動作中にメモリセルに電流が流れない状態が、”データ０”が書き込まれた状態（”０状態”＝プログラム状態）であり、閾値電圧が低く、読み出し動作中にメモリセルに電流が流れる状態が、”データ１”が書き込まれた状態（”１状態”＝消去状態）である。”０状態”および”１状態”は、読み出し動作中にメモリセルに流れる電流（メモリセル電流）を、リファレンスメモリセルに流れるリファレンス電流と比較することで検出される。
【０００３】
メモリセル電流は、メモリセルにゲート電圧を印加することで流れる。ゲート電圧が電源電圧に依存して変化する場合、メモリセル電流は、電源電圧に応じて変化する。メモリセル電流が変化すると、読み出し動作中に比較する読み出しリファレンス電流との差が変動するため、データの読み出しマージンは低下する。最悪の場合、メモリセルに記憶されているデータは、誤って読み出される。
【０００４】
この種の読み出しマージンの低下を防止するために、消去動作時に２種類のゲート電圧を使用して消去ベリファイ動作を２回実行する不揮発性半導体メモリが開示されている（例えば、特許文献１参照）。ここで、消去ベリファイ動作は、消去動作において、メモリセル電流と消去用のリファレンスメモリセルに流れる消去リファレンス電流とを比較し、メモリセルが消去状態に変化したことを確認する動作である。
【０００５】
さらに、データの読み出しマージンを向上するために、所定数のメモリセルからなるメモリセル列毎に一対のリファレンスメモリセル（消去ダイナミックリファレンスおよびプログラムダイナミックリファレンス）を形成する不揮発性半導体メモリが開発されている。消去ダイナミックリファレンスは、対応するメモリセルに消去動作が実行されるときに一緒に消去される。この際、プログラムダイナミックリファレンスも一緒に消去される。プログラムダイナミックリファレンスは、対応するメモリセル列にプログラム動作が実行されるときに一緒にプログラムされる。
【０００６】
読み出し動作では、両ダイナミックリファレンスを流れる電流の平均電流が、読み出しリファレンス電流として使用され、メモリセルに保持されているデータの論理レベルが判定される。メモリセルの消去およびプログラムとともに各ダイナミックリファレンスをそれぞれ消去およびプログラムする方式は、ダイナミックリファレンス方式と称されている。
【０００７】
図１は、ダイナミックリファレンス方式を採用する不揮発性半導体メモリにおけるメモリセルの閾値電圧の分布を示している。
メモリセルの消去動作は、メモリセルの閾値電圧が消去リファレンスメモリセルの閾値電圧ＶＥＲＥＦより低くなるまで実行される。このため、消去状態のメモリセルＥＭＣの閾値電圧は、閾値電圧ＶＥＲＥＦより低い領域に分布する。メモリセル列にそれぞれ対応する消去ダイナミックリファレンスＥＤＲＭＣは、消去リファレンスメモリセル（閾値電圧ＶＥＲＥＦ）を流れるメモリセル電流を消去リファレンス電流として、メモリセルの消去動作とともに消去される。このため、消去状態の消去ダイナミックリファレンスＥＤＲＭＣの閾値電圧は、閾値電圧ＶＥＲＥＦより低い領域に分布する。
【０００８】
一方、メモリセルのプログラム動作は、メモリセルの閾値電圧がプログラムリファレンスメモリセルの閾値電圧ＶＰＲＥＦより高くなるまで実行される。このため、プログラム状態のメモリセルＰＭＣの閾値電圧は、閾値電圧ＶＰＲＥＦより高い領域に分布する。メモリセル列にそれぞれ対応するプログラムダイナミックリファレンスＰＤＲＭＣは、プログラムリファレンスメモリセル（閾値電圧ＶＰＲＥＦ）を流れるメモリセル電流をプログラムリファレンス電流として、メモリセルのプログラム動作とともにプログラムされる。このため、プログラム状態のプログラムダイナミックリファレンスＰＤＲＭＣの閾値電圧は、閾値電圧ＶＰＲＥＦより高い領域に分布する。
【０００９】
メモリセルの読み出し動作では、消去ダイナミックリファレンスＥＤＲＭＣのメモリセル電流とプログラムダイナミックリファレンスＰＤＲＭＣのメモリセル電流との平均電流が、読み出しリファレンス電流として使用される。図１では、説明を簡単にするため、読み出しリファレンス電流を閾値電圧ＶＲＲＥＦとして表現している。消去ダイナミックリファレンスＥＤＲＭＣおよびプログラムダイナミックリファレンスＰＤＲＭＣの閾値電圧が分布するため、閾値電圧ＶＲＲＥＦも分布する。
【００１０】
上述したように、ダイナミックリファレンス方式の不揮発性半導体メモリでは、各メモリセル列の消去動作またはプログラム動作毎に、消去ダイナミックリファレンスＥＤＲＭＣまたはプログラムダイナミックリファレンスＰＤＲＭＣの書き込み動作も実行される。このため、メモリセルおよびダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣには、同じゲート電圧が印加され、メモリセル列のメモリセルと、このメモリセル列に対応するダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣとは、常に一緒にアクセスされる。したがって、メモリセルおよびダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣのチャージゲイン特性およびチャージロス特性を合わせることができ、読み出しマージンが向上する。
【００１１】
ここで、チャージゲインは、メモリセルのコントロールゲートに相対的に高い電圧が繰り返し与えられることにより、電荷蓄積層に予期せぬ電子が注入され、閾値電圧が高くなる現象である。チャージゲインは、メモリセルからデータを繰り返し読み出すことにより発生する。チャージゲインは、”１状態（消去状態）”の読み出しマージンを低下させる。チャージロスは、メモリセルのコントロールゲートに相対的に低い電圧が繰り返し与えられることにより、電荷蓄積層にから予期せぬ電子が放出され、閾値電圧が低くなる現象である。チャージロスは、メモリセルにデータを繰り返し書き込むことにより発生する。チャージロスは、”０状態（プログラム状態）”の読み出しマージンを低下させる。
【００１２】
【特許文献１】
特開２００１−６０３９５号公報（図２）
【００１３】
【発明が解決しようとする課題】
図１において、あるメモリセル列に対応するダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣの閾値電圧が、黒い四角印にそれぞれ位置するとき、読み出し用のリファレンス電流に対応する閾値電圧ＶＲＲＥＦは、黒い三角印に位置する。このとき、メモリセル列内のプログラムされたメモリセルの閾値電圧（黒い丸印）が、プログラムリファレンスメモリセルの閾値電圧ＶＰＲＥＦに近い場合、”０状態（プログラム状態）”の読み出しマージンＭＲＧ０は低下する。
【００１４】
同様に、あるメモリセル列に対応するダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣの閾値電圧が、白い四角印にそれぞれ位置するとき、読み出し用のリファレンス電流に対応する閾値電圧ＶＲＲＥＦは、白い三角印に位置する。このとき、メモリセル列内のプログラムされたメモリセルの閾値電圧（白い丸印）が、消去リファレンスメモリセルの閾値電圧ＶＥＲＥＦに近い場合、”１状態（消去状態）”の読み出しマージンＭＲＧ１は低下する。
【００１５】
換言すれば、各メモリセル列ＭＣＲにおけるメモリセルＭＣの読み出しマージンＭＲＧ０、ＭＲＧ１は、プログラムダイナミックメモリセルＰＤＲＭＣのメモリセル電流ＩＰＲＥＦと消去ダイナミックメモリセルＥＤＲＭＣのメモリセル電流ＩＥＲＥＦとの差の２分の１より小さくなる場合がある。
このように、従来のダイナミックリファレンス方式では、チャージゲインおよびチャージロスの影響を軽減できるが、メモリセルの閾値電圧によっては、読み出しマージンが低下する場合がある。
【００１６】
本発明の目的は、不揮発性半導体メモリの読み出しマージンを向上することにある。特に、ダイナミックリファレンス方式の不揮発性半導体メモリの読み出しマージンを向上することにある。
【００１７】
【課題を解決するための手段】
請求項１の不揮発性半導体メモリおよび請求項８の不揮発性半導体メモリの動作制御方法では、メモリセルからデータを読み出す読み出し動作において、不揮発性の第１および第２リファレンスメモリセルに流れるメモリセル電流の平均値は、読み出しリファレンス電流として選択される。第１および第２リファレンスメモリセルは、閾値電圧が互いに異なる。そして、不揮発性のメモリセルに流れるメモリセル電流は、読み出しリファレンス電流と比較され、メモリセルに記憶されている論理値が判定される。
【００１８】
メモリセルにデータを書き込む書き込み動作は、第１書き込み動作および第１書き込み動作に続く第２書き込み動作で構成される。読み出し動作と第１および第２書き込み動作との間、あるいは第１書き込み動作と第２書き込み動作との間において、リファレンス電流は、例えば、リファレンス切替回路により切り替えられる。
【００１９】
まず、第１書き込み動作において、書き込みリファレンスメモリセルに流れるメモリセル電流が、書き込みベリファイ用の書き込みリファレンス電流として選択される。そして、書き込みリファレンス電流により書き込み状態を判定しながら、メモリセルと第１および第２リファレンスメモリセルの一方とにデータが書き込まれる。すなわち、メモリセルの閾値電圧と第１または第２リファレンスメモリセルの閾値電圧とは、書き込みリファレンスメモリセルの閾値電圧を境界として、一方側の領域に分布する。
【００２０】
第２書き込み動作において、第１および第２リファレンスメモリセルに流れるメモリセル電流の一方が、書き込みベリファイ用の書き込みリファレンス電流として選択される。そして、書き込みリファレンス電流により書き込み状態を判定しながら、メモリセルにデータが書き込まれる。このため、第２書き込み動作後、メモリセルの閾値電圧は、第１または第２リファレンスメモリセルを境界として一方側に分布する。
【００２１】
第１リファレンスメモリセルを使用する書き込み動作（例えば、消去動作）と、第２リファレンスメモリセルを使用する書き込み動作（例えば、プログラム動作）とが実行されることで、全てのメモリセルの閾値電圧を、第１および第２リファレンスメモリセルの閾値電圧に挟まれる領域の外側に分布させることができる。したがって、第１および第２リファレンスメモリセルから生成される読み出しリファレンス電流と、メモリセルのメモリセル電流との差を大きくできる。この結果、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００２２】
請求項２の不揮発性半導体メモリでは、比較回路は、各メモリセルに流れるメモリセル電流を、リファレンス切替回路により選択される読み出しリファレンス電流または書き込みリファレンス電流のいずれかと比較する。切替制御回路は、比較回路での比較結果に応じて、リファレンス電流を切り替えるためにリファレンス切替回路の選択動作を制御する。このため、例えば、第１書き込み動作において、メモリセル電流と、書き込みリファレンス電流との大小関係が逆転するときに、書き込みベリファイ用のリファレンス電流を、迅速に第１および第２リファレンスメモリセルに流れるメモリセル電流の一方に切り替え、第２書き込み動作を開始することができる。この結果、書き込み動作を第１および第２書き込み動作に分けて実行する場合にも、書き込み動作時間が大幅に増加することを防止できる。
【００２３】
請求項３の不揮発性半導体メモリでは、書き込み制御回路は、第１書き込み動作において、メモリセルに書き込みデータを書き込むとともに、書き込みデータの論理値に応じて第１または第２リファレンスメモリセルの一方に書き込みデータを書き込む。書き込み制御回路は、第２書き込み動作において、メモリセルのみに再度書き込みデータを書き込む。このため、書き込み制御回路により、第１書き込み動作と第２書き込み動作とを確実に実行できる。
【００２４】
請求項４の不揮発性半導体メモリおよび請求項９の不揮発性半導体メモリの動作制御方法では、第１および第２書き込み動作は、メモリセルのデータを消去するための第１および第２消去動作である。すなわち、書き込みリファレンスメモリセルは、消去ベリファイ用の消去リファレンスメモリセルである。第１リファレンスメモリセルの閾値電圧は、第２リファレンスメモリセルの閾値電圧より低い。
【００２５】
第１消去動作は、メモリセルおよび第１リファレンスメモリセルの閾値電圧が消去リファレンスメモリセルの閾値電圧より低くなるまで実行される。そして、メモリセルおよび第１リファレンスメモリセルに第１論理値が書き込まれる。第２消去動作は、全てのメモリセルの閾値電圧が第１リファレンスメモリセルの閾値電圧より低くなるまで実行される。そして、メモリセルに第１論理値が強く書き込まれる。このため、メモリセルの消去レベル（閾値電圧）を、第１リファレンスメモリセルの消去レベル（閾値電圧）より常に低くできる。この結果、消去動作を確実に実行でき、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００２６】
請求項５の不揮発性半導体メモリおよび請求項１０の不揮発性半導体メモリの動作制御方法では、第１および第２書き込み動作は、メモリセルにデータをプログラムするための第１および第２プログラム動作である。すなわち、書き込みリファレンスメモリセルは、プログラムベリファイ用のプログラムリファレンスメモリセルである。第２リファレンスメモリセルの閾値電圧は、第１リファレンスメモリセルの閾値電圧より高い。
【００２７】
第１プログラム動作は、メモリセルおよび第２リファレンスメモリセルの閾値電圧がプログラムリファレンスメモリセルの閾値電圧より高くなるまで実行される。そして、メモリセルおよび第２リファレンスセルに第２論理値が書き込まれる。第２プログラム動作は、全てのメモリセルの閾値電圧が第２リファレンスメモリセルの閾値電圧より高くなるまで実行される。そして、メモリセルに第２論理値が強く書き込まれる。このため、メモリセルのプログラムレベル（閾値電圧）を、第２リファレンスメモリセルのプログラムレベル（閾値電圧）より常に高くできる。この結果、プログラム動作を確実に実行でき、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００２８】
請求項６の不揮発性半導体メモリでは、第１および第２リファレンスメモリセルは、メモリセル列毎に形成されている。１回の読み出し動作または１回の第１および第２書き込み動作において、メモリセルの所定数で構成されるメモリセル列のいずれかと、このメモリセル列に対応する第１および第２リファレンスメモリセルがアクセスされる。このため、第１および第２リファレンスメモリセルのアクセス回数を、メモリセル列のアクセス回数と同じにすることができる。したがって、第１および第２リファレンスメモリセルの特性変動をメモリセル列のメモリセルの特性変動に合わせることができる。例えば、第１および第２リファレンスメモリセルとメモリセル列のメモリセルとのチャージゲイン特性およびチャージロス特性を合わせることができる。このため、不揮発性半導体メモリを長期間使用しても、読み出しマージンが減少することを防止できる。
【００２９】
請求項７の不揮発性半導体メモリでは、各メモリセル列のメモリセルと、各メモリセル列に対応する第１および第２リファレンスメモリセルとは、電荷を蓄積する電荷蓄積層、ワード線に接続された制御ゲートを有している。これ等メモリセルは、ビット線がそれぞれ接続された入出力ノードを介して直列に接続されている。すなわち、一般に仮想接地型と称される不揮発性半導体メモリが構成されている。
【００３０】
上述したように、第２書き込み動作では、メモリセル列のメモリセルのみデータが書き込まれ、第１および第２リファレンスメモリセルにはデータが書き込まれない。同じワード線に接続される複数のメモリセルの一部のみデータを書き込む制御は、仮想接地型の不揮発性半導体メモリによって、容易に達成できる。この結果、本発明を仮想接地型の不揮発性半導体メモリに適用する場合、従来と同様の制御回路で本発明を容易に実現できる。すなわち、簡易な制御回路で本発明を実現できる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。図中の二重丸は、外部端子を示している。頭に”／”が付く信号は、負論理の信号である。
図２は、本発明の不揮発性半導体メモリの第１の実施形態を示している。
不揮発性半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してフラッシュメモリとして形成されている。フラッシュメモリは、状態制御回路１０、電圧切替回路１２、プログラム制御回路１４、消去制御回路１６、アドレスラッチ１８、入出力制御回路２０、切替制御回路２２、入出力バッファ２４、データラッチ２６、比較回路２８、リファレンス切替回路３０、ロウアドレスデコーダ３２、コラムアドレスデコーダ３４、セルアレイ部３６、ダイナミックリファレンス部３８および外部リファレンス部４０を有している。プログラム制御回路１４および消去制御回路１６は、書き込み制御回路として動作する。ロウアドレスデコーダ３２、コラムアドレスデコーダ３４、セルアレイ部３６およびダイナミックリファレンス部３８により、メモリコアＣＯＲＥが構成されている。
【００３２】
状態制御回路１０は、フラッシュメモリの外部から供給されるチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥおよびこれ等コマンド信号とともに供給されるデータ信号ＤＡＴＡに応じて、フラッシュメモリの動作状態を決定し、決定した動作状態に応じた制御信号を出力する。
電圧切替回路１２は、状態制御回路１０からの制御信号およびデータラッチ２６からの論理情報信号ＬＩＮＦに応じて、メモリコアＣＯＲＥに供給する電圧を切り替える。例えば、プログラム動作（書き込み動作の一種）において、ロウアドレスデコーダ３２には、ワード線ＷＬに与えるプログラム電圧（メモリセルＭＣのゲート電圧；例えば９Ｖ）が供給され、コラムアドレスデコーダ３４には、ビット線ＢＬに与えるプログラム電圧（メモリセルＭＣのドレイン電圧；例えば５Ｖ）が供給される。プログラム動作後のベリファイ動作において、ロウアドレスデコーダ３２には、メモリセルＭＣのゲートに与えるベリファイ電圧（例えば５Ｖ）が供給され、コラムアドレスデコーダ３４には、メモリセルＭＣのドレインに与えるベリファイ電圧（例えば１．０Ｖ）が供給される。消去動作（書き込み動作の別の一種）において、メモリセルＭＣのゲートに与える消去電圧（例えば−６Ｖ）が供給され、コラムアドレスデコーダ３４には、メモリセルＭＣのドレインに与える消去電圧（例えば６Ｖ）が供給される。読み出し動作において、ロウアドレスデコーダ３２には、メモリセルＭＣのゲートに与える読み出し電圧（例えば５Ｖ）が供給され、コラムアドレスデコーダ３４には、メモリセルＭＣのドレインに与える読み出し電圧（電圧１．０Ｖ）が供給される。電圧切替回路１２は、これらの切り替え制御を行う。
【００３３】
プログラム制御回路１４は、プログラムコマンドが供給されるときに、アドレス信号ＡＤＤにより選択されるメモリセルＭＣに”データ０”を書き込むために動作する。プログラム制御回路１４により、後述する第１プログラム動作および第２プログラム動作が確実に実行される。
消去制御回路１６は、消去コマンドが供給されるときに、メモリセルＭＣに”データ１”を書き込むために動作する。消去制御回路１６により、後述する第１消去動作および第２消去動作が確実に実行される。
【００３４】
アドレスラッチ１８は、アドレス端子を介して外部から供給されるアドレス信号ＡＤＤをラッチし、ラッチしたアドレス信号ＡＤＤをロウアドレスデコーダ３２およびコラムアドレスデコーダ３４に出力する。
入出力制御回路２０は、チップイネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥに応じて、入出力バッファ２４のデータの入出力方向を切り替える。
【００３５】
切替制御回路２２は、データラッチ２６からの論理情報信号ＬＩＮＦ（比較回路２８での比較結果）に応じて、リファレンス切替回路３０の動作を制御するための切替信号ＳＷを出力する。
入出力バッファ２４は、読み出し動作時に、セルアレイ部３６から読み出され、データラッチ２６にラッチされたデータをデータ端子ＤＡＴＡに出力する。入出力バッファ２４は、プログラム動作時に、書き込みデータをデータ端子ＤＡＴＡを介して受信し、受信したデータをデータラッチ２６に出力する。また、入出力バッファ２４は、データ端子ＤＡＴＡを介してコマンドデータ信号を受信する。
【００３６】
データラッチ２６は、読み出し動作時に、比較回路２８から出力される比較結果に対応する論理レベルをラッチし、ラッチした論理レベルを入出力バッファ２４に出力する。データラッチ２６は、プログラム動作時に、入出力バッファ２４から供給される書き込みデータをラッチし、ラッチした書き込みデータを書き込みベリファイ用の期待値として使用する。
【００３７】
比較回路２８は、読み出し動作時と、消去動作およびプログラム動作でのベリファイ動作時とに、アクセスされるメモリセルＭＣに流れるメモリセル電流をリファレンス電流と比較し、比較結果をデータラッチ２６に出力する。読み出し動作は、外部から供給される読み出しコマンドに応答して実行される。消去動作は、外部から供給される消去コマンドに応答して実行される。プログラム動作は、外部から供給されるプログラムコマンドに応答して実行される。ベリファイ動作は、書き込み動作（消去動作およびプログラム動作）において、書き込みデータ（”論理０”または”論理１”）がメモリセルＭＣに正しく書き込めたか否かを判定するために実行される。
【００３８】
リファレンス切替回路３０は、切替制御回路２２からの切替信号ＳＷに応じて、リファレンス電流ＩＲＥＦ１、ＩＲＥＦ０の平均値である読み出し動作用の読み出しリファレンス電流、消去リファレンス電流ＩＥＲＥＦ、プログラムリファレンス電流ＩＰＲＥＦのいずれかを選択し、選択したリファレンス電流を比較回路２８に出力する。リファレンス切替回路３０は、読み出し動作をするためにリファレンス電流ＩＲＥＦ１、ＩＲＥＦ０の平均値を求める機能を有している。
【００３９】
ロウアドレスデコーダ３２は、アドレスラッチ１８からのアドレス信号ＡＤＤ（上位ビット）に応じてワード線ＷＬのいずれかを選択する。ロウアドレスデコーダ３２は、選択したワード線ＷＬにプログラム電圧、ベリファイ電圧、読み出し電圧、または消去電圧を供給する。
コラムアドレスデコーダ３４は、アドレスラッチ１８からのアドレス信号ＡＤＤ（下位ビット）に応じて所定のビット線ＢＬを選択する。具体的には、アクセスされるメモリセルＭＣの両側のビット線ＢＬがアドレス信号ＡＤＤに応じて選択される。選択されたビット線ＢＬは、所定の電圧に設定される。
【００４０】
セルアレイ部３６は、マトリックス状に配置された複数のメモリセルＭＣ、図の横方向に配線された複数のワード線ＷＬ、および図の縦方向に沿って配線された複数のビット線を有している。図の横方向に並ぶメモリセルＭＣは、入出力ノードＮＤを介して直列に接続されている。図の横方向に並ぶメモリセルＭＣの制御ゲートは、同じワード線ＷＬに接続されている。
【００４１】
同じワード線ＷＬに接続されるメモリセルＭＣによりメモリセル列ＭＣＲが形成されている。図の縦方向に並ぶメモリセルＭＣの入出力ノードＮＤは、ビット線ＢＬを介して互いに接続されている。各ビット線ＢＬは、図の左右両側に隣接するメモリセルＭＣに共有されている。この種のセルアレイは、一般に仮想接地型と称されている。
【００４２】
各メモリセルＭＣは、電荷（電子）を蓄積するトラップゲートＴＧ（電荷蓄積層）を有するトランジスタ（セルトランジスタ）で構成されている。トラップゲートＴＧは、窒化膜等の絶縁膜で形成されている。このため、トラップゲートＴＧにトラップされた電荷は、トラップゲートＴＧ内を移動しない。これを利用して、セルトランジスタの閾値電圧は、局所的に変更可能である。
【００４３】
この実施形態では、トラップゲートＴＧ内の一対のトラップ領域（図の白い四角形）の一方のみに、データが書き込まれる。すなわち、１つのメモリセルＭＣは、１ビットのデータを記憶できる。
ダイナミックリファレンス部３８の基本構造は、セルアレイ部３６と同じである。すなわち、ダイナミックリファレンス部３８は、仮想接地型のセルアレイ構造を有している。ダイナミックリファレンス部３８は、メモリセルＭＣと同じ構造（同じ特性）の消去ダイナミックリファレンスＥＤＲＭＣ（第１リファレンスメモリセル）およびプログラムダイナミックリファレンスＰＤＲＭＣ（第２リファレンスメモリセル）、これ等ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣに接続されたワード線ＷＬおよびビット線ＢＬを有している。
【００４４】
図の横方向に並ぶ一対の消去ダイナミックリファレンスＥＤＲＭＣおよびプログラムダイナミックリファレンスＰＤＲＭＣは、入出力ノードＮＤを介して直列に接続されている。図の横方向に並ぶメモリセルＭＣの制御ゲートは、セルアレイ部３６と同じワード線ＷＬに接続されている。すなわち、一対の消去ダイナミックリファレンスＥＤＲＭＣおよびプログラムダイナミックリファレンスＰＤＲＭＣは、セルアレイ部３４のメモリセル列ＭＣＲに対応してそれぞれ形成されており、それらの制御ゲートは、共通のワード線ＷＬに接続されている。ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣに流れるメモリセル電流ＩＲＥＦ１、ＩＲＥＦ０の平均値は、読み出し動作時の読み出しリファレンス電流として使用される。
【００４５】
このフラッシュメモリでは、メモリセルＭＣは、ワード線ＷＬを選択することでアクセスされる。この時、同じワード線ＷＬに接続されたダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣもアクセスされる。換言すれば、メモリセル列ＭＣＲのメモリセルＭＣの制御ゲートに電圧が印加されるとき、同じ電圧が、対応するダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣの制御ゲートに印加される。すなわち、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣのアクセス回数は、メモリセル列ＭＣＲのアクセス回数と同じになる。
【００４６】
具体的には、セルアレイ部３６のメモリセル列ＭＣＲが”論理１”に消去されるとき、第１リファレンスメモリセルＥＤＲＭＣも”論理１”に消去される。セルアレイ部３６のメモリセル列ＭＣＲが”論理０”にプログラムされるとき、第２リファレンスメモリセルＰＤＲＭＣも”論理０”にプログラムされる。すなわち、本実施形態のフラッシュメモリは、ダイナミックリファレンス方式を採用している。したがって、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣの特性変動は、メモリセル列ＭＣＲのメモリセルＭＣの特性変動に一致する。
【００４７】
このように、メモリセル列ＭＣＲ毎に、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣを形成することで、メモリセル列ＭＣＲのメモリセルＭＣとダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣとのチャージゲイン特性およびチャージロス特性を合わせることができる。この結果、メモリセルのチャージゲインおよびチャージロスによる読み出しマージンの低下を緩和でき、不揮発性半導体メモリを長期間使用しても、読み出しマージンが減少することはない。
【００４８】
外部リファレンス部４０は、一対の書き込みリファレンスセル（消去リファレンスメモリセルＥＲＥＦおよびプログラムリファレンスメモリセルＰＲＥＦ）を有している。消去リファレンスメモリセルＥＲＥＦおよびプログラムリファレンスメモリセルＰＲＥＦは、メモリセルＭＣよりサイズの大きい不揮発性のメモリセルで構成されている。消去リファレンスメモリセルＥＲＥＦに流れるメモリセル電流ＩＥＲＥＦ（消去リファレンス電流、書き込みリファレンス電流）は、消去動作時のベリファイ動作に使用される。プログラムリファレンスメモリセルＰＲＥＦに流れるメモリセル電流ＩＰＲＥＦ（プログラムリファレンス電流、書き込みリファレンス電流）は、プログラム動作時のベリファイ動作に使用される。消去リファレンス電流ＩＥＲＥＦおよびプログラムリファレンス電流ＩＰＲＥＦは、リファレンス切替回路３０に出力される。
【００４９】
図３は、第１の実施形態におけるプログラム動作のフローを示している。プログラム動作は、ステップＳ１０−Ｓ１４の第１プログラム動作と、ステップＳ１５−Ｓ１７の第２プログラム動作とで構成される。
まず、ステップＳ１０おいて、図２に示した切替制御回路２２は、リファレンス切替回路３０を制御して、プログラムリファレンス電流ＩＰＲＥＦをプログラムベリファイ用のリファレンス電流として設定する。
【００５０】
次にステップＳ１１において、比較回路２８は、アドレス信号ＡＤＤにより選択される各メモリセルＭＣに流れるメモリセル電流ＩＭＣを、プログラムリファレンス電流ＩＰＲＥＦと比較する。比較結果はデータラッチ２６にラッチされる。切替制御回路２２は、データラッチ２６からの論理情報信号ＬＩＮＦを受信し、メモリセルＭＣに”論理０”が書き込まれているか否かを判定する。具体的には、メモリセル電流ＩＭＣがプログラムリファレンス電流ＩＰＲＥＦより大きい場合、メモリセルＭＣへのプログラムが不十分であると判定され、処理はステップＳ１２に移行する。メモリセル電流ＩＭＣがプログラムリファレンス電流ＩＰＲＥＦ以下の場合、メモリセルＭＣへのプログラムが十分であると判定され、処理はステップＳ１３に移行する。
【００５１】
ステップＳ１２において、プログラム制御回路１４は、メモリセルＭＣに”論理０”を書き込むプログラム動作を実行する。この後、処理は、再びステップＳ１１に移行する。
ステップＳ１３において、比較回路２８は、アドレス信号ＡＤＤにより選択されるメモリセル列ＭＣＲに対応するプログラムダイナミックリファレンスＰＤＲＭＣに流れるメモリセル電流ＩＲＥＦ０を、プログラムリファレンス電流ＩＰＲＥＦと比較する。比較結果はデータラッチ２６にラッチされる。切替制御回路２２は、データラッチ２６からの論理情報信号ＬＩＮＦを受信し、プログラムダイナミックリファレンスＰＤＲＭＣに”論理０”が書き込まれているか否かを判定する。具体的には、メモリセル電流ＩＲＥＦ０がプログラムリファレンス電流ＩＰＲＥＦより大きい場合、プログラムダイナミックリファレンスＰＤＲＭＣへのプログラムが不十分であると判定され、処理はステップＳ１４に移行する。メモリセル電流ＩＲＥＦ０がプログラムリファレンス電流ＩＰＲＥＦ以下の場合、プログラムダイナミックリファレンスＰＤＲＭＣへのプログラムが十分であると判定され、処理はステップＳ１５に移行する。
【００５２】
ステップＳ１４において、プログラム制御回路１４は、プログラムダイナミックリファレンスＰＤＲＭＣに”論理０”を書き込むプログラム動作を実行する。この後、処理は、再びステップＳ１３に移行する。
ステップＳ１０−Ｓ１４の処理（第１プログラム動作、第１書き込み動作）により、上述した図１に示したように、プログラムされるメモリセルＭＣおよびプログラムダイナミックリファレンスＰＤＲＭＣの閾値電圧は、ともにプログラムリファレンスメモリセルの閾値電圧ＶＰＲＥＦより高くなる。このとき、メモリセルＭＣおよびプログラムダイナミックリファレンスＰＤＲＭＣの閾値電圧の分布は、重なっている。
【００５３】
次に、ステップＳ１５において、切替制御回路２２は、リファレンス切替回路３０を制御して、プログラムダイナミックリファレンスＰＤＲＭＣのメモリセル電流ＩＲＥＦ０をプログラムベリファイ用のリファレンス電流として設定する。切替制御回路２２により、リファレンス電流が迅速に切り替えられるため、プログラム動作を第１および第２プログラム動作に分けて実行する場合にも、プログラム動作時間が大幅に増加することはない。
【００５４】
次にステップＳ１６において、比較回路２８は、アドレス信号ＡＤＤにより選択されるメモリセルＭＣに流れるメモリセル電流ＩＭＣを、メモリセル電流ＩＲＥＦ０と比較する。比較結果はデータラッチ２６にラッチされる。切替制御回路２２は、データラッチ２６からの論理情報信号ＬＩＮＦを受信し、メモリセルＭＣの閾値電圧が、プログラムダイナミックリファレンスＰＤＲＭＣの閾値電圧より高いか否かを判定する。具体的には、メモリセル電流ＩＭＣがメモリセル電流ＩＲＥＦ０以上の場合、メモリセルＭＣへのプログラムが不十分であると判定され、処理はステップＳ１７に移行する。メモリセル電流ＩＭＣがメモリセル電流ＩＲＥＦ０より小さい場合、メモリセルＭＣへのプログラムが十分であると判定され、プログラム動作は終了する。
【００５５】
ステップＳ１７において、プログラム制御回路１４は、メモリセルＭＣに”論理０”を書き込むプログラム動作を実行する。この後、処理は、再びステップＳ１６に移行する。
ステップＳ１５−Ｓ１７の処理（第２プログラム動作、第２書き込み動作）により、プログラムされる全てのメモリセルＭＣの閾値電圧は、プログラムダイナミックメモリセルＰＤＲＭＣの閾値電圧より高くなる。
【００５６】
図４は、第１の実施形態における消去動作を示している。消去動作は、ステップＳ２０−Ｓ２２の第１消去動作と、ステップＳ２３−Ｓ２５の第２消去動作とで構成される。
まず、ステップＳ２０おいて、切替制御回路２２は、リファレンス切替回路３０を制御して、消去リファレンス電流ＩＥＲＥＦをベリファイ用のリファレンス電流として設定する。
【００５７】
次にステップＳ２１において、比較回路２８は、アドレス信号ＡＤＤにより選択される各メモリセルＭＣに流れるメモリセル電流ＩＭＣおよびアドレス信号ＡＤＤにより選択されるメモリセル列ＭＣＲに対応する消去ダイナミックリファレンスＥＤＲＭＣに流れるメモリセル電流ＩＲＥＦ１を、消去リファレンス電流ＩＥＲＥＦとそれぞれ比較する。比較結果はデータラッチ２６にラッチされる。切替制御回路２２は、データラッチ２６からの論理情報信号ＬＩＮＦを受信し、メモリセルＭＣに”論理１”が書き込まれているか否かを判定する。具体的には、メモリセル電流ＩＭＣが消去リファレンス電流ＩＥＲＥＦより小さい場合、メモリセルＭＣの消去が不十分であると判定され、処理はステップＳ２２に移行する。同様に、メモリセル電流ＩＲＥＦ０が消去リファレンス電流ＩＥＲＥＦより小さい場合、消去ダイナミックリファレンスＰＤＲＭＣの消去が不十分であると判定され、処理は再びステップＳ２２に移行する。
【００５８】
メモリセル電流ＩＭＣが消去リファレンス電流ＩＥＲＥＦ以上の場合、メモリセルＭＣへの消去が十分であると判定され、処理はステップＳ２３に移行する。同様に、メモリセル電流ＩＲＥＦ０が消去リファレンス電流ＩＥＲＥＦ以上の場合、消去ダイナミックリファレンスＰＤＲＭＣの消去が十分であると判定され、処理はステップＳ２３に移行する。
【００５９】
ステップＳ２２において、プログラム制御回路１４は、メモリセルＭＣおよび消去ダイナミックリファレンスＥＤＲＭＣを”論理１”に消去する消去動作を実行する。この後、処理は、再びステップＳ２１に移行する。
ステップＳ２０−Ｓ２２の処理（第１消去動作、第１書き込み動作）により、上述した図１に示したように、消去されるメモリセルＭＣおよび消去ダイナミックリファレンスＥＤＲＭＣの閾値電圧は、ともに消去リファレンスメモリセルの閾値電圧ＶＥＲＥＦより低くなる。このとき、メモリセルＭＣおよび消去ダイナミックリファレンスＥＤＲＭＣの閾値電圧の分布は、重なっている。
【００６０】
次に、ステップＳ２３において、切替制御回路２２は、リファレンス切替回路３０を制御して、消去ダイナミックリファレンスＥＤＲＭＣのメモリセル電流ＩＲＥＦ１を消去ベリファイ用のリファレンス電流として設定する。切替制御回路２２により、リファレンス電流が迅速に切り替えられるため、消去動作を第１および第２消去動作に分けて実行する場合にも、消去動作時間が大幅に増加することはない。
【００６１】
次にステップＳ２４において、比較回路２８は、アドレス信号ＡＤＤにより選択されるメモリセルＭＣに流れるメモリセル電流ＩＭＣを、消去ダイナミックリファレンスＥＤＲＭＣのメモリセル電流ＩＲＥＦ１と比較する。比較結果はデータラッチ２６にラッチされる。切替制御回路２２は、データラッチ２６からの論理情報信号ＬＩＮＦを受信し、メモリセルＭＣの閾値電圧が、消去ダイナミックリファレンスＥＤＲＭＣの閾値電圧より高いか否かを判定する。具体的には、メモリセル電流ＩＭＣがメモリセル電流ＩＲＥＦ１以上の場合、メモリセルＭＣへの書き込みが不十分であると判定され、処理はステップＳ２５に移行する。メモリセル電流ＩＭＣがメモリセル電流ＩＲＥＦ１より小さい場合、メモリセルＭＣへの書き込みが十分であると判定され、消去動作は終了する。
【００６２】
ステップＳ２５において、プログラム制御回路１４は、メモリセルＭＣを”論理１”に消去する消去動作を実行する。この後、処理は、再びステップＳ２４に移行する。
ステップＳ２３−Ｓ２５の処理（第２消去動作、第２書き込み動作）により、プログラムされる全てのメモリセルＭＣの閾値電圧は、消去ダイナミックメモリセルＥＤＲＭＣの閾値電圧より低くなる。
【００６３】
図５は、図３および図４に示したプログラム動作後および消去動作後のメモリセルの閾値電圧の分布を示している。
上述した図３のステップＳ１５−Ｓ１７に示す第２プログラム動作により、各メモリセル列ＭＣＲにおけるメモリセルＭＣ（ＰＭＣ）の閾値電圧は、プログラムダイナミックメモリセルＰＤＲＭＣの閾値電圧より高くなる。また、上述した図４のステップＳ２３−Ｓ２５に示す第２消去動作により、各メモリセル列ＭＣＲにおけるメモリセルＭＣ（ＥＭＣ）の閾値電圧は、消去ダイナミックメモリセルＥＤＲＭＣの閾値電圧より低くなる。
【００６４】
図６は、図５の閾値電圧の分布の詳細を示している。
ワード線ＷＬｍに接続されたメモリセル列ＭＣＲのメモリセルＭＣの閾値電圧は、第２プログラム動作により、プログラムダイナミックメモリセルＰＤＲＭＣの閾値電圧より必ず高くなる。ワード線ＷＬｍに接続されたメモリセル列ＭＣＲのメモリセルＭＣの閾値電圧は、第２消去動作により、消去ダイナミックメモリセルＥＤＲＭＣの閾値電圧より必ず低くなる。他のワード線ＷＬｎに接続されたメモリセル列ＭＣＲでも同様である。
【００６５】
ダイナミックリファレンス方式のフラッシュメモリでは、各メモリセル列ＭＣＲの読み出しリファレンス電流ＩＲＲＥＦは、プログラムダイナミックメモリセルＰＤＲＭＣおよび消去ダイナミックメモリセルＥＤＲＭＣを流れるメモリセル電流の平均値に設定される。このため、読み出し動作において、プログラムされたメモリセルＭＣ（ＰＭＣ）の読み出しマージンＭＲＧ０は、プログラムダイナミックメモリセルＰＤＲＭＣのメモリセル電流ＩＰＲＥＦと読み出しリファレンス電流ＩＲＲＥＦとの差より必ず大きくなる。
【００６６】
同様に、読み出し動作において、消去されたメモリセルＭＣ（ＥＭＣ）の読み出しマージンＭＲＧ１は、消去ダイナミックメモリセルＥＤＲＭＣのメモリセル電流ＩＥＲＥＦと読み出しリファレンス電流ＩＲＲＥＦとの差より必ず大きくなる。換言すれば、読み出しマージンＭＲＧ０、ＭＲＧ１は、プログラムダイナミックメモリセルＰＤＲＭＣのメモリセル電流ＩＰＲＥＦと消去ダイナミックメモリセルＥＤＲＭＣのメモリセル電流ＩＥＲＥＦとの差の２分の１より常に大きくなる。読み出しマージンＭＲＧ０、ＭＲＧ１が向上することで、読み出しデータの誤読み出し、すなわち、データの破壊が防止される。
【００６７】
以上、この実施形態では、第２消去動作において、メモリセルＭＣの閾値電圧を、対応する消去ダイナミックリファレンスＥＤＲＭＣ（第１リファレンスメモリセル）の閾値電圧より常に低くできる。また、第２プログラム動作において、メモリセルＭＣの閾値電圧を、対応するプログラムダイナミックリファレンスＰＤＲＭＣ（第２リファレンスメモリセル）の閾値電圧より常に高くできる。したがって、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣから生成される読み出しリファレンス電流ＩＲＲＥＦと、メモリセルＭＣのメモリセル電流ＩＭＣとの差を大きくできる。この結果、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００６８】
切替制御回路２２は、比較回路２８での比較結果に応じて、リファレンス電流を切り替えるためにリファレンス切替回路の選択動作を制御する。このため、第１プログラム動作において、メモリセル電流ＩＭＣおよびプログラムダイナミックリファレンスＰＤＲＭＣの第２リファレンス電流ＩＲＥＦ０が、プログラムリファレンス電流ＩＰＲＥＦより小さくなったときに、プログラムベリファイ用のリファレンス電流を、迅速に第２リファレンス電流ＩＲＥＦ０に切り替え、第２プログラム動作を開始できる。この結果、プログラム動作を第１および第２プログラム動作に分けて実行する場合にも、プログラム動作時間が大幅に増加することを防止できる。
【００６９】
同様に、第１消去動作において、メモリセル電流ＩＭＣおよび消去ダイナミックリファレンスＥＤＲＭＣの第１リファレンス電流ＩＲＥＦ１が、消去リファレンス電流ＩＥＲＥＦより大きくなったときに、消去ベリファイ用のリファレンス電流を、迅速に第１リファレンス電流ＩＲＥＦ１に切り替え、第２消去動作を開始できる。この結果、消去動作を第１および第２消去動作に分けて実行する場合にも、消去動作時間が大幅に増加することを防止できる。
【００７０】
ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣがメモリセル列ＭＣＲ毎に形成されるため、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣのアクセス回数を、メモリセル列ＭＣＲのアクセス回数と同じにできる。したがって、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣの特性変動をメモリセル列ＭＣＲのメモリセルＭＣの特性変動に合わせることができる。例えば、ダイナミックリファレンスＥＤＲＭＣ、ＰＤＲＭＣとメモリセル列ＭＣＲのメモリセルＭＣとのチャージゲイン特性およびチャージロス特性を合わせることができる。この結果、不揮発性半導体メモリを長期間使用しても、読み出しマージンが減少することを防止できる。
【００７１】
仮想接地型のフラッシュメモリでは、同じワード線ＷＬに接続されるメモリセルＭＣ、ＥＤＲＭＣ、ＰＤＲＭＣの一部にデータを書き込む制御を容易にできる。このため、本発明を仮想接地型のフラッシュメモリに適用することで、第２消去動作および第２プログラム動作を、従来と同様の制御回路で実現できる。図３に示したステップＳ１０−Ｓ１４で構成される第１プログラム動作も、従来と同様の制御回路で実現できる。すなわち、本発明を仮想接地型のフラッシュメモリに適用することで、本発明を容易に実現できる。
【００７２】
図７は、本発明の不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
フラッシュメモリは、第１の実施形態の電圧切替回路１２、セルアレイ部３６、ダイナミックリファレンス部３８および外部リファレンス部４０の代わりに、電圧切替回路１２Ｂ、セルアレイ部３６Ｂ、ダイナミックリファレンス部３８Ｂおよび外部リファレンス部４０Ｂを有している。セルアレイ部３６Ｂおよびダイナミックリファレンス部のメモリセルＭＣは、電荷（電子）を蓄積するフローティングゲートＦＧ（電荷蓄積層）を有するトランジスタ（セルトランジスタ）で構成されている。その他の構成は、第１の実施形態とほぼ同じである。フローティングゲートＦＧは、ポリシリコン等の導電膜で形成されている。
【００７３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、プログラム動作の第１プログラム動作において、メモリセル列ＭＣＲのメモリセルＭＣとプログラムダイナミックメモリセルＰＤＲＭＣとを、それぞれ独立してプログラムする例について述べた（図３のステップＳ１０−Ｓ１４）。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、メモリセルＭＣとプログラムダイナミックメモリセルＰＤＲＭＣとを、同時にプログラムしてもよい。
【００７４】
上述した第１の実施形態では、メモリセルＭＣにトラップゲートＴＧを形成し、トラップゲートＴＧ内の一対のトラップ領域の一方のみに、データを保持する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、トラップ領域の両方にデータをそれぞれ保持し、２つのトラップ領域で１ビットのデータを保持してもよい。この場合、データ保持の信頼性を向上でき、読み出しマージンをさらに向上できる。
【００７５】
上述した実施形態では、本発明を、仮想接地型のフラッシュメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。本発明は、ＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリに適用できる。さらに、ＥＥＰＲＯＭ等の電気的書き換え可能な不揮発性多値半導体メモリに適用できる。
【００７６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  複数の不揮発性のメモリセルと、
閾値電圧が互いに異なる不揮発性の第１および第２リファレンスメモリセルと、
前記メモリセルの書き込み状態を判定するための書き込みリファレンスメモリセルと、
読み出し動作中に、前記第１および第２リファレンスメモリセルに流れるメモリセル電流の平均値を、読み出しリファレンス電流として選択するとともに、第１書き込み動作中に、前記書き込みリファレンスメモリセルに流れるメモリセル電流を書き込みベリファイ用の書き込みリファレンス電流として選択し、第１書き込み動作に続いて実行される第２書き込み動作中に、前記第１および第２リファレンスメモリセルに流れるメモリセル電流の一方を書き込みベリファイ用の書き込みリファレンス電流として選択するリファレンス切替回路とを備えていることを特徴とする不揮発性半導体メモリ。
【００７７】
（付記２）  付記１記載の不揮発性半導体メモリにおいて、
前記各メモリセルに流れるメモリセル電流を、前記リファレンス切替回路により選択される前記読み出しリファレンス電流および前記書き込みリファレンス電流のいずれかと比較する比較回路と、
前記比較回路での比較結果に応じて、リファレンス電流を切り替えるために前記リファレンス切替回路の選択動作を制御する切替制御回路とを備えていることを特徴とする不揮発性半導体メモリ。
【００７８】
（付記３）  付記１記載の不揮発性半導体メモリにおいて、
前記第１書き込み動作において、前記メモリセルとともに、書き込みデータの論理値に応じて前記第１および第２リファレンスメモリセルの一方に前記書き込みデータを書き込み、前記第２書き込み動作において、前記メモリセルのみに前記書き込みデータを書き込む書き込み制御回路を備えていることを特徴とする不揮発性半導体メモリ。
【００７９】
（付記４）  付記１記載の不揮発性半導体メモリにおいて、
前記第１および第２書き込み動作は、前記メモリセルのデータを消去するための第１および第２消去動作であり、
前記書き込みリファレンスメモリセルは、消去ベリファイ用の消去リファレンスメモリセルであり、
前記第１リファレンスメモリセルの閾値電圧は、前記第２リファレンスメモリセルの閾値電圧より低く、
前記書き込み制御回路は、
前記第１消去動作において、前記メモリセルおよび前記第１リファレンスセルに第１論理値を書き込むために、前記メモリセルおよび前記第１リファレンスメモリセルの閾値電圧が前記消去リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行し、
前記第２消去動作において、前記メモリセルに第１論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第１リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行することを特徴とする不揮発性半導体メモリ。
【００８０】
（付記５）  付記１記載の不揮発性半導体メモリにおいて、
前記第１および第２書き込み動作は、前記メモリセルにデータをプログラムするための第１および第２プログラム動作であり、
前記書き込みリファレンスメモリセルは、プログラムベリファイ用のプログラムリファレンスメモリセルであり、
前記第２リファレンスメモリセルの閾値電圧は、前記第１リファレンスメモリセルの閾値電圧より高く、
前記書き込み制御回路は、
前記第１プログラム動作において、前記メモリセルおよび前記第２リファレンスセルに第２論理値を書き込むために、前記メモリセルおよび前記第２リファレンスメモリセルの閾値電圧が前記プログラムリファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行し、
前記第２書き込み動作において、前記メモリセルに第２論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第２リファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行することを特徴とする不揮発性半導体メモリ。
【００８１】
（付記６）  付記１記載の不揮発性半導体メモリにおいて、
前記メモリセルの所定数でそれぞれ構成される複数のメモリセル列を備え、
前記第１および第２リファレンスメモリセルは、前記メモリセル列毎に形成され、
１回の前記読み出し動作または１回の前記第１および第２書き込み動作において、前記メモリセル列のいずれかと、このメモリセル列に対応する前記第１および第２リファレンスメモリセルの少なくとも一方とがアクセスされることを特徴とする不揮発性半導体メモリ。
【００８２】
（付記７）  付記６記載の不揮発性半導体メモリにおいて、
前記メモリセル列の前記メモリセルと前記各メモリセル列に対応する前記第１および第２リファレンスメモリセルとは、電荷を蓄積する電荷蓄積層と、ワード線に接続された制御ゲートを有し、ビット線がそれぞれ接続された入出力ノードを介して直列に接続されていることを特徴とする不揮発性半導体メモリ。
【００８３】
（付記８）  付記７記載の不揮発性半導体メモリにおいて、
前記各メモリセルと前記第１および第２リファレンスメモリセルとの前記電荷蓄積層は、書き込みデータの論理値に応じて局所的に電荷をトラップするトラップ絶縁膜であることを特徴とする不揮発性半導体メモリ。
（付記９）  付記７記載の不揮発性半導体メモリにおいて、
前記各メモリセルと前記第１および第２リファレンスメモリセルとの前記電荷蓄積層は、書き込みデータの論理値に応じた電荷を蓄積するフローティングゲートであることを特徴とする不揮発性半導体メモリ。
【００８４】
（付記１０）  付記６記載の不揮発性半導体メモリにおいて、
前記各メモリセル列の前記メモリセルと前記各メモリセル列に対応する前記第１および第２リファレンスメモリセルとは、制御ゲートを有するトランジスタで構成され、
前記制御ゲートは、共通のワード線に接続されていることを特徴とする不揮発性半導体メモリ。
【００８５】
（付記１１）  メモリセルからデータを読み出す読み出し動作において、第１および第２リファレンスメモリセルに流れるメモリセル電流の平均値を読み出しリファレンス電流として選択し、前記メモリセルに流れるメモリセル電流を前記読み出しリファレンス電流と比較することで、前記メモリセルに記憶されている論理値を判定し、
前記メモリセルにデータを書き込む書き込み動作において、
前記メモリセルの書き込み状態を判定するために書き込みリファレンスメモリセルに流れるメモリセル電流を、書き込みベリファイ用の書き込みリファレンス電流として選択し、前記メモリセルと前記第１および第２リファレンスメモリセルの一方とにデータを書き込む第１書き込み動作を実行し、
前記第１書き込み動作に続いて、前記第１および第２リファレンスメモリセルに流れるメモリセル電流の一方を書き込みベリファイ用の書き込みリファレンス電流として選択し、前記メモリセルにデータを書き込む第２書き込み動作を実行することを特徴とする不揮発性半導体メモリの動作制御方法。
【００８６】
（付記１２）  付記１１記載の不揮発性半導体メモリの動作制御方法において、
前記第１および第２書き込み動作は、前記メモリセルのデータを消去するための第１および第２消去動作であり、
前記書き込みリファレンスメモリセルは、消去ベリファイ用の消去リファレンスメモリセルであり、
前記第１リファレンスメモリセルの閾値電圧は、前記第２リファレンスメモリセルの閾値電圧より低く、
前記第１消去動作において、前記メモリセルおよび前記第１リファレンスセルに第１論理値を書き込むために、前記メモリセルおよび前記第１リファレンスメモリセルの閾値電圧が前記消去リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行し、
前記第２消去動作において、前記メモリセルに第１論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第１リファレンスメモリセルの閾値電圧より低くなるまで消去動作を実行することを特徴とする不揮発性半導体メモリの動作制御方法。
【００８７】
（付記１３）  付記１１記載の不揮発性半導体メモリの動作制御方法において、
前記第１および第２書き込み動作は、前記メモリセルにデータをプログラムするための第１および第２プログラム動作であり、
前記書き込みリファレンスメモリセルは、プログラムベリファイ用のプログラムリファレンスメモリセルであり、
前記第２リファレンスメモリセルの閾値電圧は、前記第１リファレンスメモリセルの閾値電圧より高く、
前記第１プログラム動作において、前記メモリセルおよび前記第２リファレンスセルに第２論理値を書き込むために、前記メモリセルおよび前記第２リファレンスメモリセルの閾値電圧が前記プログラムリファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行し、
前記第２書き込み動作において、前記メモリセルに第２論理値を強く書き込むために、前記メモリセルの閾値電圧が前記第２リファレンスメモリセルの閾値電圧より高くなるまでプログラム動作を実行することを特徴とする不揮発性半導体メモリの動作制御方法。
【００８８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８９】
【発明の効果】
請求項１の不揮発性半導体メモリおよび請求項８の不揮発性半導体メモリの動作制御方法では、第２書き込み動作により、全てのメモリセルの閾値電圧を、第１および第２リファレンスメモリセルの閾値電圧の領域の外側に分布させることができる。このため、第１および第２リファレンスメモリセルから生成される読み出しリファレンス電流と、メモリセルのメモリセル電流との差を大きくできる。この結果、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００９０】
請求項２の不揮発性半導体メモリでは、書き込み動作を第１および第２書き込み動作により実行する場合にも、書き込み動作時間が大幅に増加することを防止できる。
請求項３の不揮発性半導体メモリでは、書き込み制御回路により、第１書き込み動作と第２書き込み動作とを確実に実行できる。
【００９１】
請求項４の不揮発性半導体メモリおよび請求項９の不揮発性半導体メモリの動作制御方法では、第２消去動作により、メモリセルの消去レベル（閾値電圧）を、第１リファレンスメモリセルの消去レベル（閾値電圧）より常に低くできる。この結果、消去動作を確実に実行でき、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００９２】
請求項５の不揮発性半導体メモリおよび請求項１０の不揮発性半導体メモリの動作制御方法では、第２プログラム動作により、メモリセルのプログラムレベル（閾値電圧）を、第２リファレンスメモリセルのプログラムレベル（閾値電圧）より常に高くできる。この結果、プログラム動作を確実に実行でき、その後の読み出し動作において、データを確実に読み出すことができる。すなわち、読み出しマージンを向上できる。
【００９３】
請求項６の不揮発性半導体メモリでは、第１および第２リファレンスメモリセルのアクセス回数を、メモリセル列のアクセス回数と同じにすることができる。したがって、第１および第２リファレンスメモリセルの特性変動をメモリセル列のメモリセルの特性変動に合わせることができる。この結果、不揮発性半導体メモリを長期間使用しても、読み出しマージンが減少することを防止できる。
【００９４】
請求項７の不揮発性半導体メモリでは、本発明を仮想接地型の不揮発性半導体メモリに適用する場合、従来と同様の制御回路で本発明を容易に実現できる。すなわち、簡易な制御回路で本発明を実現できる。
【図面の簡単な説明】
【図１】ダイナミックリファレンス方式を採用する不揮発性半導体メモリにおけるメモリセルの閾値電圧の分布を示す説明図である。
【図２】本発明の不揮発性半導体メモリの第１の実施形態を示すブロック図である。
【図３】第１の実施形態におけるプログラム動作を示すフローチャートである。
【図４】第１の実施形態における消去動作を示すフローチャートである。
【図５】第１の実施形態におけるプログラム動作後および消去動作後の閾値電圧の分布を示す説明図である。
【図６】図５の閾値電圧の分布の詳細を示す説明図である。
【図７】本発明の不揮発性半導体メモリの第２の実施形態を示すブロック図である。
【符号の説明】
１０  状態制御回路
１２  電圧切替回路
１４  プログラム制御回路
１６  消去制御回路
１８  アドレスラッチ
２０  入出力制御回路
２２  切替制御回路
２４  入出力バッファ
２６  データラッチ
２８  比較回路
３０  リファレンス切替回路
３２  ロウアドレスデコーダ
３４  コラムアドレスデコーダ
３６  セルアレイ部
３８  ダイナミックリファレンス部
４０  外部リファレンス部
ＢＬ  ビット線
ＣＯＲＥ  メモリコア
ＥＤＲＭＣ    第１リファレンスメモリセル、消去ダイナミックリファレンス
ＥＲＥＦ  消去リファレンスメモリセル
ＩＥＲＥＦ    書き込みリファレンス電流、消去リファレンス電流
ＩＭＣ    メモリセル電流
ＩＰＲＥＦ    書き込みリファレンス電流、プログラムリファレンス電流
ＩＲＥＦ０    第２リファレンス電流
ＩＲＥＦ１    第１リファレンス電流
ＩＲＲＥＦ    読み出しリファレンス電流
ＬＩＮＦ  論理情報信号
ＭＣ  メモリセル
ＭＣＲ    メモリセル列
ＰＤＲＭＣ    第２リファレンスメモリセル、プログラムダイナミックリファレンス
ＰＲＥＦ  プログラムリファレンスメモリセル
ＳＷ  切替信号
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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