(57)【要約】【課題】ＭＩＭ容量素子へのコンタクト孔エッチング時のダメージを抑え、高信頼性、高歩留まりで形成できるＭＩＭ容量素子を提供する。【解決手段】基板（１）上に形成された下部電極（３）−誘電体容量膜（４）−上部電極（５）で構成されるＭＩＭ容量素子（１００）とダミーＭＩＭ容量素子（１０１）を備え、ＭＩＭ容量素子上とダミーＭＩＭ容量素子上とを含む基板上を絶縁膜（６）で覆う。絶縁膜（６）中に形成されたＭＩＭ容量素子（１００）の上部電極（５）に達する第１のコンタクト孔（７）とダミーＭＩＭ容量素子（１０１）の上部電極に達する第２のコンタクト孔（７’）とを備え、第１のコンタクト孔（７）と第２のコンタクト孔（７’）の深さはほぼ同じである。【選択図】  図１
2004253481.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子と、
前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、
前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔、および前記上部電極と同時に形成された金属膜領域に達し、前記金属膜領域を介して前記下部電極と電気的に接続する第２のコンタクト孔とを備え、
前記第１のコンタクト孔と前記第２のコンタクト孔の深さはほぼ同じであることを特徴とする半導体装置。
【請求項２】
基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子およびダミーＭＩＭ容量素子と、
前記ＭＩＭ容量素子上および前記ダミーＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、
前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記ダミーＭＩＭ容量素子の上部電極に達する第２のコンタクト孔とを備え、
前記ＭＩＭ容量素子の下部電極と前記ダミーＭＩＭ容量素子の下部電極とは共通であり、前記ＭＩＭ容量素子の上部電極と前記ダミーＭＩＭ容量素子の上部電極とは電気的に絶縁されており、
前記ダミーＭＩＭ容量素子の上部電極と下部電極とは電気的に接続されており、
前記第１のコンタクト孔と前記第２のコンタクト孔の深さはほぼ同じであることを特徴とする半導体装置。
【請求項３】
前記ダミーＭＩＭ容量素子の上部電極と下部電極とは、局所配線を介して電気的に接続されている請求項２に記載の半導体装置。
【請求項４】
前記ダミーＭＩＭ容量素子の上部電極と下部電極とは、少なくとも一部が直接接することにより電気的に接続されている請求項２に記載の半導体装置。
【請求項５】
基板上にＭＩＭ容量素子の下部電極およびダミーＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、
前記第１の金属膜上に誘電体膜を堆積する工程と、
前記誘電体膜上に第２の金属膜を堆積する工程と、
前記第２の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子の上部電極および前記ダミーＭＩＭ容量素子の上部電極を形成する工程と、
前記誘電体膜を所望の形状にパターニングして、ＭＩＭ容量素子の容量膜およびダミーＭＩＭ容量素子の容量膜を形成する工程と、
前記基板上に第３の金属膜を形成する工程と、
前記第３の金属膜を所望の形状にパターニングして、前記ダミーＭＩＭ容量素子の上部電極と前記ダミーＭＩＭ容量素子の下部電極となる前記第１の金属膜とを電気的に接続する工程と、
前記第１の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子および前記ダミーＭＩＭ容量素子に共通する下部電極を形成する工程と、
前記ＭＩＭ容量素子上および前記ダミーＭＩＭ容量素子上を覆うように絶縁膜を堆積する工程と、
前記絶縁膜中に、前記ＭＩＭ容量素子の上部電極および前記ダミーＭＩＭ容量素子の上部電極へそれぞれ達する第１および第２のコンタクト孔をほぼ同じ深さで開孔する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項６】
基板上にＭＩＭ容量素子の下部電極およびダミーＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、
前記第１の金属膜上に誘電体膜を堆積する工程と、
前記誘電体膜を所望の形状にパターニングして、前記第１の金属膜上の一部から前記誘電体膜を削除して前記第１の金属膜を露出する工程と、
前記誘電体膜上および第１の金属膜上に第２の金属膜を堆積する工程と、
前記第２の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子の上部電極および前記誘電体膜の一部を削除した領域を含むように前記ダミーＭＩＭ容量素子の上部電極を形成する工程と、
前記誘電体膜を所望の形状にパターニングして、少なくとも前記ＭＩＭ容量素子の容量膜を形成する工程と、
前記第１の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子および前記ダミーＭＩＭ容量素子に共通する下部電極を形成する工程と、
前記ＭＩＭ容量素子上および前記ダミーＭＩＭ容量素子上を覆うように絶縁膜を堆積する工程と、
前記絶縁膜中に、前記ＭＩＭ容量素子の上部電極および前記ダミーＭＩＭ容量素子の上部電極へそれぞれ達する第１および第２のコンタクト孔をほぼ同じ深さで開孔する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項７】
基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、
前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、
前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記下部電極に達する第２のコンタクト孔とを備え、
前記ＭＩＭ容量素子の上部電極は前記下部電極と容量膜を介して、前記下部電極の上面から側面を経て下部電極のない領域まで延びて形成されており、
前記第１のコンタクト孔は前記上部電極と前記下部電極のない領域で接続され、
前記第２のコンタクト孔は前記下部電極と前記下部電極の上面の前記上部電極が形成されていない領域で接続されていることを特徴とする半導体装置。
【請求項８】
前記第２のコンタクト孔は前記下部電極を貫通しない範囲で下部電極内にホールを形成している請求項７に記載の半導体装置。
【請求項９】
基板上にＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、
前記第１の金属膜を所望の形状にパターニングして下部電極を形成する工程と、
前記下部電極上を含む前記基板上に誘電体膜および第２の金属膜を堆積する工程と、
前記第２の金属膜を所望の形状にパターニングして前記下部電極の上面から側面を経て下部電極のない領域まで延びる上部電極を形成する工程と、
前記ＭＩＭ容量素子上を覆うように前記基板上に絶縁膜を堆積する工程と、
前記絶縁膜中に、前記上部電極へ達する第１のコンタクト孔を前記下部電極のない領域に形成するとともに、前記下部電極へ達する第２のコンタクト孔を前記下部電極の上面の前記上部電極が形成されていない領域に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１のコンタクト孔および第２のコンタクト孔を形成する工程では、前記第２のコンタクト孔を前記下部電極を貫通しない範囲で下部電極内にホールとして形成する請求項９に記載の半導体装置の製造方法。
【請求項１１】
基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、
前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、
前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記下部電極と電気的に接続する第２のコンタクト孔とを備え、
前記ＭＩＭ容量素子の上部電極は前記下部電極と容量膜を介して、前記下部電極の上面から側面を経て下部電極のない領域まで延びて形成されており、
前記ＭＩＭ容量素子の上部電極と同時に形成された金属膜領域の少なくとも一部が、前記下部電極と直接接続するとともに前記下部電極のない領域まで延びて形成されており、
前記第１のコンタクト孔は前記上部電極と前記下部電極のない領域で接続され、
前記第２のコンタクト孔は前記下部電極と前記金属膜領域の前記下部電極のない領域で接続されていることを特徴とする半導体装置。
【請求項１２】
基板上にＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、
前記第１の金属膜を所望の形状にパターニングして下部電極を形成する工程と、
前記下部電極上に誘電体膜を堆積する工程と、
前記誘電体膜を所望の形状にパターニングして、前記下部電極上の一部から前記誘電体膜を削除して前記下部電極を露出する工程と、
前記誘電体膜上および下部電極上を含む前記基板上に第２の金属膜を堆積する工程と、
前記第２の金属膜を所望の形状にパターニングして前記誘電体膜を介して前記下部電極の上面から側面を経て下部電極のない領域まで延びる上部電極を形成するとともに、少なくとも前記下部電極が露出した部分を含み前記下部電極のない領域まで延びる第２の金属膜領域を形成する工程と、
前記ＭＩＭ容量素子上および第２の金属膜領域上を覆うように前記基板上に絶縁膜を堆積する工程と、
前記絶縁膜中に、前記上部電極へ達する第１のコンタクト孔を前記下部電極のない領域に形成するとともに、前記下部電極と電気的に接続する第２のコンタクト孔を前記第２の金属膜領域の前記下部電極のない領域に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１３】
基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、
前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、
前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記下部電極と電気的に接続する第２のコンタクト孔とを備え、
前記ＭＩＭ容量素子の上部電極は前記下部電極と容量膜を介して、前記下部電極の上面から側面を経て下部電極のない領域まで延びて形成されており、
前記ＭＩＭ容量素子の上部電極と同時に形成された金属膜領域の少なくとも一部が、前記下部電極と直接接続するとともに下部電極のない領域まで延びて形成されており、
前記第１のコンタクト孔は前記上部電極と前記下部電極の上方で接続され、
前記第２のコンタクト孔は前記下部電極と前記金属膜領域の前記下部電極の上方で接続されていることを特徴とする半導体装置。
【請求項１４】
基板上にＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、
前記第１の金属膜を所望の形状にパターニングして下部電極を形成する工程と、
前記下部電極上に誘電体膜を堆積する工程と、
前記誘電体膜を所望の形状にパターニングして、前記下部電極上の一部から前記誘電体膜を削除して前記下部電極を露出する工程と、
前記誘電体膜上および下部電極上を含む前記基板上に第２の金属膜を堆積する工程と、
前記第２の金属膜を所望の形状にパターニングして前記誘電体膜を介して前記下部電極の上面から側面を経て下部電極のない領域まで延びる上部電極を形成するとともに、少なくとも前記下部電極が露出した部分を含み前記下部電極のない領域まで延びる第２の金属膜領域を形成する工程と、
前記ＭＩＭ容量素子上および第２の金属膜領域上を覆うように前記基板上に絶縁膜を堆積する工程と、
前記絶縁膜中に、前記上部電極へ達する第１のコンタクト孔を前記下部電極の上方に形成するとともに、前記下部電極と電気的に接続する第２のコンタクト孔を前記第２の金属膜領域の前記下部電極の上方に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路などにおいて用いられる金属膜−誘電体膜−金属膜で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子に関し、特にアナログ／デジタル変換器（Ａ／Ｄコンバーター）などを構成する際に用いられる容量素子に関する。
【０００２】
【従来の技術】
高精度なアナログ素子、例えばＡ／Ｄコンバーターなどを実現する場合に、基板ノイズの影響を避けるために、半導体基板上において比較的半導体基板から距離的に隔たれた場所である多層配線構造上に容量素子を形成する手法がとられるようになってきており、多層配線工程におけるプロセスの整合性を図る上においても金属膜−絶縁膜−金属膜の３層の膜で構成されたＭＩＭ容量素子を形成することが一般に行われるようになってきている。この場合、金属膜は多層配線における金属配線層を構成する例えばアルミニウムなどからなる金属膜、絶縁膜は多層配線の層間絶縁膜を構成する例えばプラズマ酸化膜やプラズマ窒化膜などの絶縁膜が用いられている。
【０００３】
これを示す一例として、図２３乃至図２４Ｄに示す半導体集積回路用静電容量素子とその製造方法があり、ここでは半導体基板上に絶縁膜を介して配置された下部電極用金属層と該下部電極用金属層上に誘電体層を介して配置された上部電極用金属層を少なくとも備えた金属膜−絶縁膜−金属膜（ＭＩＭ）型静電容量素子が開示されている（例えば、特許文献１）。以下、この従来例について説明する。
【０００４】
図２３は、従来の半導体装置を示す概略断面図を示す。図２３において、半導体基板１の上に、絶縁膜２を介してＭＩＭ容量素子の下部電極に相当する下部電極用金属膜３が配置されている。さらに、下部電極用金属膜３を覆うように誘電体膜４が配置されている。誘電体膜４の上にＭＩＭ容量素子の上部電極に相当する上部電極用金属膜５が配置されており、下部電極用金属膜３、誘電体膜４、上部電極用金属膜５でＭＩＭ容量素子を構成している。さらにこの上に層間絶縁膜６が配置されており、上部電極用金属膜５へ接続するためのコンタクト７および下部電極用金属膜５へ接続するためのコンタクト７′を介して半導体基板表面にＭＩＭ容量素子の上部電極用引き出し配線８、下部電極用引き出し配線８′が配置されている。
【０００５】
次に、図２４Ａ乃至図２４Ｄに従来の半導体装置の製造方法を示す概略工程断面図を示す。まず、図２４Ａに示すように、半導体基板１の表面に絶縁膜２を例えばプラズマＣＶＤ法などの手段でプラズマ酸化膜を堆積したのち、例えばアルミニウムなどの金属膜をスパッタ法により７００ｎｍ堆積する。その後、ＭＩＭ容量の下部電極に相当する所望のレジストパターンを形成し、これをエッチングマスクとしてＭＩＭ容量素子の下部電極３を形成する。さらに、例えばプラズマＣＶＤ法などでプラズマ酸化膜を１５０ｎｍ程度堆積することによりＭＩＭ容量素子の誘電体膜４を形成する。
【０００６】
次に、図２４Ｂに示すように、例えばアルミニウムなどの金属膜をスパッタ法により２００ｎｍ堆積する。その後、ＭＩＭ容量素子の上部電極を形成するための所望のレジストパターンを形成し、これをエッチングマスクとしてＭＩＭ容量素子の上部電極５を形成する。これによりＭＩＭ容量素子の上部電極５、誘電体膜４、下部電極３からなるＭＩＭ容量素子が構成される。さらに、層間絶縁膜６を例えばプラズマＣＶＤ法などで１５００ｎｍ程度厚く堆積し、さらにＣＭＰ（化学的機械的研磨）法などを用いて半導体基板表面を平坦化する。
【０００７】
次に、図２４Ｃに示すように、ＭＩＭ容量素子の上部電極５、下部電極３にそれぞれ電気的接続を図るためのコンタクト７および７′をレジストマスクとして異方性エッチングにより同時に開孔する。
【０００８】
次に、図２４Ｄに示すように、コンタクト７および７′に例えばＣＶＤ法などでタングステンなどの高融点金属材料を埋め込んだのち、ＭＩＭ容量素子の上部電極および下部電極を半導体基板表面に取り出すための引き出し電極８および８′を形成する。
【０００９】
【特許文献】
特開平０８−３０６８６２号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体装置およびその製造方法によれば、図２３および図２４Ａ乃至図２４Ｄで図示するように、上部電極上へ接続をとるためのコンタクト７と下部電極上へ接続をとるためのコンタクト７′のコンタクト深さは、上部電極５の膜厚分と誘電体膜４の膜厚分を合計した膜厚分に相当する膜厚差がコンタクト深さに生じている。したがって、プラズマエッチングなどの手段でコンタクト孔を開孔する際には、少なくとも上部電極上のコンタクト７には上部電極５の膜厚分と誘電体膜４の膜厚分を合計した膜厚分に相当する過剰なエッチングを施こすことが必要になり、上部電極を介して過剰なプラズマ誘起ダメージが誘電体膜４に加わることになる。これにより誘電体膜４がプラズマ損傷を受けて経時劣化し、ＭＩＭ容量素子の信頼性劣化を引き起こすことがある。また、ひどい場合には絶縁破壊を起こしてＭＩＭ容量素子の初期歩留まりの低下を引き起こすという問題が発生する。
【００１１】
一般にＭＩＭ容量素子は、基板ノイズの影響を少なくするため半導体基板から距離的に遠く隔てられた多層配線構造体、中でもより最上層に近いところに形成される。特に、近年半導体装置の高集積化に伴って多層配線構造がより多層化してきており、配線層数が５層以上の半導体装置も一般的となってきている。その際、多層配線構造体がより多層化すればするほどグローバル段差の影響が大きくなり、ＭＩＭ容量素子の上部電極上へ接続をとるためのコンタクト孔７と下部電極上へ接続をとるためのコンタクト孔７′を開孔する工程ではグローバル段差によるウエハ面内の膜厚バラツキも考慮し、さらに過剰なオーバーエッチングが必要となってくる。
【００１２】
このような理由からＭＩＭ容量素子のコンタクト孔を開孔する工程においてはますます過剰なオーバーエッチングが施されることになり、上部電極を介して過剰なプラズマ誘起ダメージが誘電体膜４に加わる。このことによって、ＭＩＭ容量素子の誘電体膜の信頼性劣化を招いたり、初期歩留まりの低下を引起こすという問題が生じうる。
【００１３】
本発明は、以上のような課題を解決するためになされたもので、高信頼性を確保することができかつ高歩留まりを実現できるＭＩＭ容量素子およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の半導体装置は、基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔、および前記上部電極と同時に形成された金属膜領域に達し、前記金属膜領域を介して前記下部電極と電気的に接続する第２のコンタクト孔とを備え、前記第１のコンタクト孔と前記第２のコンタクト孔の深さはほぼ同じである。本明細書において、第１のコンタクト孔と第２のコンタクト孔の深さはほぼ同じとは、プラスマイナス２０％程度内であることをいう。
【００１５】
本発明の第２の半導体装置は、基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子およびダミーＭＩＭ容量素子と、前記ＭＩＭ容量素子上および前記ダミーＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記ダミーＭＩＭ容量素子の上部電極に達する第２のコンタクト孔とを備え、前記ＭＩＭ容量素子の下部電極と前記ダミーＭＩＭ容量素子の下部電極とは共通であり、前記ＭＩＭ容量素子と上部電極と前記ダミーＭＩＭ容量素子の上部電極とは電気的に絶縁されており、前記ダミーＭＩＭ容量素子の上部電極と下部電極とは電気的に接続されており、前記第１のコンタクト孔と前記第２のコンタクト孔の深さはほぼ同じである。
【００１６】
また、本発明の第２の半導体装置において、前記ダミーＭＩＭ容量素子の上部電極と下部電極とは、局所配線を介して電気的に接続されていることが好ましい。
【００１７】
また、本発明の第２の半導体装置において、前記ダミーＭＩＭ容量素子の上部電極と下部電極とは、少なくとも一部が直接接することにより電気的に接続されていることが好ましい。
【００１８】
また、本発明の第１の半導体装置の製造方法は、基板上にＭＩＭ容量素子の下部電極およびダミーＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、前記第１の金属膜上に誘電体膜を堆積する工程と、前記誘電体膜上に第２の金属膜を堆積する工程と、前記第２の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子の上部電極および前記ダミーＭＩＭ容量素子の上部電極を形成する工程と、前記誘電体膜を所望の形状にパターニングして、ＭＩＭ容量素子の容量膜およびダミーＭＩＭ容量素子の容量膜を形成する工程と、前記基板上に第３の金属膜を形成する工程と、前記第３の金属膜を所望の形状にパターニングして、前記ダミーＭＩＭ容量素子の上部電極と前記ダミーＭＩＭ容量素子の下部電極となる前記第１の金属膜とを電気的に接続する工程と、前記第１の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子および前記ダミーＭＩＭ容量素子に共通する下部電極を形成する工程と、前記ＭＩＭ容量素子上および前記ダミーＭＩＭ容量素子上を覆うように絶縁膜を堆積する工程と、前記絶縁膜中に、前記ＭＩＭ容量素子の上部電極および前記ダミーＭＩＭ容量素子の上部電極へそれぞれ達する第１および第２のコンタクト孔をほぼ同じ深さで開孔する工程とを備えている。
【００１９】
また、本発明の第２の半導体装置の製造方法は、基板上にＭＩＭ容量素子の下部電極およびダミーＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、前記第１の金属膜上に誘電体膜を堆積する工程と、前記誘電体膜を所望の形状にパターニングして、前記第１の金属膜上の一部から前記誘電体膜を削除して前記第１の金属膜を露出する工程と、前記誘電体膜上および第１の金属膜上に第２の金属膜を堆積する工程と、前記第２の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子の上部電極および前記誘電体膜の一部を削除した領域を含むように前記ダミーＭＩＭ容量素子の上部電極を形成する工程と、前記誘電体膜を所望の形状にパターニングして、少なくとも前記ＭＩＭ容量素子の容量膜を形成する工程と、前記第１の金属膜を所望の形状にパターニングして、前記ＭＩＭ容量素子および前記ダミーＭＩＭ容量素子に共通する下部電極を形成する工程と、前記ＭＩＭ容量素子上および前記ダミーＭＩＭ容量素子上を覆うように絶縁膜を堆積する工程と、前記絶縁膜中に、前記ＭＩＭ容量素子の上部電極および前記ダミーＭＩＭ容量素子の上部電極へそれぞれ達する第１および第２のコンタクト孔をほぼ同じ深さで開孔する工程とを備えている。
【００２０】
また、本発明の第３の半導体装置は、基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記下部電極に達する第２のコンタクト孔とを備え、前記ＭＩＭ容量素子の上部電極は前記下部電極と容量膜を介して、前記下部電極の上面から側面を経て下部電極のない領域まで延びて形成されており、前記第１のコンタクト孔は前記上部電極と前記下部電極のない領域で接続され、前記第２のコンタクト孔は前記下部電極と前記下部電極の上面の前記上部電極が形成されていない領域で接続されている。
【００２１】
また、本発明の第３の半導体装置において、前記第２のコンタクト孔は前記下部電極を貫通しない範囲で下部電極内にホールを形成していることが好ましい。
【００２２】
また、本発明の第３の半導体装置の製造方法は、基板上にＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、前記第１の金属膜を所望の形状にパターニングして下部電極を形成する工程と、前記下部電極上を含む前記基板上に誘電体膜および第２の金属膜を堆積する工程と、前記第２の金属膜を所望の形状にパターニングして前記下部電極の上面から側面を経て下部電極のない領域まで延びる上部電極を形成する工程と、前記ＭＩＭ容量素子上を覆うように前記基板上に絶縁膜を堆積する工程と、前記絶縁膜中に、前記上部電極へ達する第１のコンタクト孔を前記下部電極のない領域に形成するとともに、前記下部電極へ達する第２のコンタクト孔を前記下部電極の上面の前記上部電極が形成されていない領域に形成する工程とを備えている。
【００２３】
また、本発明の第３の半導体装置の製造方法において、前記第１のコンタクト孔および第２のコンタクト孔を形成する工程では、前記第２のコンタクト孔を前記下部電極を貫通しない範囲で下部電極内にホールとして形成することが好ましい。
【００２４】
また、本発明の第４の半導体装置は、基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記下部電極と電気的に接続する第２のコンタクト孔とを備え、前記ＭＩＭ容量素子の上部電極は前記下部電極と容量膜を介して、前記下部電極の上面から側面を経て下部電極のない領域まで延びて形成されており、前記ＭＩＭ容量素子の上部電極と同時に形成された金属膜領域の少なくとも一部が、前記下部電極と直接接続するとともに下部電極のない領域まで延びて形成されており、前記第１のコンタクト孔は前記上部電極と前記下部電極のない領域で接続され、前記第２のコンタクト孔は前記下部電極と前記金属膜領域の前記下部電極のない領域で接続されている。
【００２５】
また、本発明の第４の半導体装置の製造方法は、基板上にＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、前記第１の金属膜を所望の形状にパターニングして下部電極を形成する工程と、前記下部電極上に誘電体膜を堆積する工程と、前記誘電体膜を所望の形状にパターニングして、前記下部電極上の一部から前記誘電体膜を削除して前記下部電極を露出する工程と、前記誘電体膜上および下部電極上を含む前記基板上に第２の金属膜を堆積する工程と、前記第２の金属膜を所望の形状にパターニングして前記誘電体膜を介して前記下部電極の上面から側面を経て下部電極のない領域まで延びる上部電極を形成するとともに、少なくとも前記下部電極が露出した部分を含み前記下部電極のない領域まで延びる第２の金属膜領域を形成する工程と、前記ＭＩＭ容量素子上および第２の金属膜領域上を覆うように前記基板上に絶縁膜を堆積する工程と、前記絶縁膜中に、前記上部電極へ達する第１のコンタクト孔を前記下部電極のない領域に形成するとともに、前記下部電極と電気的に接続する第２のコンタクト孔を前記第２の金属膜領域の前記下部電極のない領域に形成する工程とを備えている。
【００２６】
また、本発明の第５の半導体装置は、基板上に形成された金属膜（下部電極）−容量膜−金属膜（上部電極）で構成されるＭＩＭ容量素子と、前記ＭＩＭ容量素子上を含む前記基板上を覆う絶縁膜と、前記絶縁膜中に形成された前記ＭＩＭ容量素子の上部電極に達する第１のコンタクト孔および前記下部電極と電気的に接続する第２のコンタクト孔とを備え、前記ＭＩＭ容量素子の上部電極は前記下部電極と容量膜を介して、前記下部電極の上面から側面を経て下部電極のない領域まで延びて形成されており、前記ＭＩＭ容量素子の上部電極と同時に形成された金属膜領域の少なくとも一部が、前記下部電極と直接接続するとともに下部電極のない領域まで延びて形成されており、前記第１のコンタクト孔は前記上部電極と前記下部電極の上方で接続され、前記第２のコンタクト孔は前記下部電極と前記金属膜領域の前記下部電極の上方で接続されている。
【００２７】
また、本発明の第５の半導体装置の製造方法は、基板上にＭＩＭ容量素子の下部電極となる第１の金属膜を堆積する工程と、前記第１の金属膜を所望の形状にパターニングして下部電極を形成する工程と、前記下部電極上に誘電体膜を堆積する工程と、前記誘電体膜を所望の形状にパターニングして、前記下部電極上の一部から前記誘電体膜を削除して前記下部電極を露出する工程と、前記誘電体膜上および下部電極上を含む前記基板上に第２の金属膜を堆積する工程と、前記第２の金属膜を所望の形状にパターニングして前記誘電体膜を介して前記下部電極の上面から側面を経て下部電極のない領域まで延びる上部電極を形成するとともに、少なくとも前記下部電極が露出した部分を含み前記下部電極のない領域まで延びる第２の金属膜領域を形成する工程と、前記ＭＩＭ容量素子上および第２の金属膜領域上を覆うように前記基板上に絶縁膜を堆積する工程と、前記絶縁膜中に、前記上部電極へ達する第１のコンタクト孔を前記下部電極の上方に形成するとともに、前記下部電極と電気的に接続する第２のコンタクト孔を前記第２の金属膜領域の前記下部電極の上方に形成する工程とを備えている。
【００２８】
上記の半導体装置およびその製造方法によれば、ＭＩＭ容量素子の上部電極および下部電極へ接続を図るためのコンタクト孔の深さをほぼ同じ深さに揃えるように構成したので、コンタクト孔を異方性エッチングにより開孔する工程において、過剰エッチングを抑制することができ、ＭＩＭ容量素子の誘電体膜に加わるプラズマ誘起ダメージを抑えることができるので信頼性が高いＭＩＭ容量素子を提供することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。なお、本発明の実施形態を説明するため全図に付記した記号は、同一機能を有するものには同一符号を付け、その繰り返しの説明を省略する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体装置の概略断面図を示す。
【００３１】
図１において、半導体基板１の上に堆積された絶縁膜２の上に形成された第１の金属膜３をＭＩＭ容量素子の下部電極とし、この上にＭＩＭ容量素子の誘電体膜４およびＭＩＭ容量素子の上部電極となる第２の金属膜５が形成されている。また、ＭＩＭ容量素子の下部電極上にはＭＩＭ容量素子の主容量部１００と主容量部の上部電極層５の端部より一定の間隔を保ち、任意の幅で上部電極層５を囲むようにダミーＭＩＭ部１０１が配置されており、ＭＩＭ容量素子の主容量部である上部電極層５の周囲のパターン環境を均一に整えることにより、上部電極層５のパターン精度向上を図っている。また、ダミーＭＩＭ部１０１と下部電極３は、比較的膜厚の薄い第３の金属膜１０により電気的接続が図られている。これにより下部電極を半導体表面に引き出すためのコンタクト孔はダミーＭＩＭ上で接続することが可能になり、上部電極上のコンタクト孔とほぼ同じ深さのコンタクト孔を形成することができる。６は層間絶縁膜、７，７’はコンタクト、８，８’は引き出し電極、１０は第３の金属膜である。
【００３２】
次に本発明の第１の実施形態を示す半導体装置の製造方法について図２Ａ乃至図６を用いて説明する。
【００３３】
まず、図２Ａに示すように、半導体基板１の表面に例えばプラズマＣＶＤ法などでプラズマ酸化膜２を堆積したのち、ＭＩＭ容量の下部電極に相当する金属膜３を例えばスパッタ法でアルミニウム膜を７００ｎｍ堆積する。さらに、ＭＩＭ容量の誘電体膜４を例えばプラズマＣＶＤ法によりプラズマ酸化膜を１５０ｎｍ程度堆積する。この場合、ＭＩＭ容量の誘電体膜は、プラズマ窒化膜やプラズマオキシナイトライド膜でも誘電体膜としての機能を損なわない。
【００３４】
次に、図２Ｂに示すように、ＭＩＭ容量の上部電極に相当する金属膜５を例えばスパッタ法でアルミニウム膜を２００ｎｍ程度堆積する。その後、リソグラフィー法を用いて、ＭＩＭ容量の主容量部およびダミーＭＩＭパターンを有する所望のレジストパターン２０を形成する。
【００３５】
次に、図３Ａに示すように、レジストパターン２０をエッチングマスクとして、ＭＩＭ容量の上部電極であるアルミニウム膜５及び誘電体膜４を異方性エッチングによりエッチングし、レジストパターン２０を除去することにより所望の上部電極パターンおよびダミーＭＩＭパターンを形成する。
【００３６】
次に、図３Ｂに示すように、半導体基板表面に比較的膜厚の薄い第３の金属薄膜、例えば窒化チタン膜１０をスパッタ法により８０ｎｍ程度堆積する。その後、ダミーＭＩＭと下部電極３と電気的接続を図るために所望のレジストパターン２３をリソグラフィー法を用いて形成する。
【００３７】
次に、図４Ａに示すように、レジストパターン２３をエッチングマスクとして窒化チタン膜１０を異方性エッチングによりエッチングし、ダミーＭＩＭ部と下部電極が電気的に接続されるように所望のパターンを形成する。
【００３８】
次に、図４Ｂに示すように、リソグラフィー法によりＭＩＭ容量の下部電極を形成するための所望の形状のレジストパターン２２を形成する。
【００３９】
次に、図５Ａに示すように、レジストパターン２２をエッチングマスクとして異方性エッチングにより第１の金属膜３をエッチングすることによりＭＩＭ容量素子の下部電極を形成する。
【００４０】
次に、図５Ｂに示すように、従来の半導体装置の製造方法と同様の方法で半導体基板表面に層間絶縁膜６を例えばプラズマＣＶＤ法を用いてプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化する。次に、上部電極５、下部電極３へ接続するためのコンタクト７および７′をそれぞれ開孔するための所望のレジストパターン３０をリソグラフィー法により形成する。これをエッチングマスクとしてコンタクト孔７および７′を形成する。
【００４１】
次に、図６に示すように、レジストパターン３０を除去したのち、コンタクト孔内に例えばＣＶＤ法を用いてタングステンなどの高融点金属材料を埋め込み、半導体基板表面に上部電極、下部電極を引き出すための引き出し電極８および８′をそれぞれ形成する。
【００４２】
以上の製造工程を経ることにより、本発明の第１の実施形態における半導体装置を得ることができる。
【００４３】
本発明の第１の実施形態によれば、主ＭＩＭ容量部の周りに任意の幅のダミーＭＩＭパターンを主ＭＩＭ容量部の端部から一定の間隔を隔てるように配置し、さらには主ＭＩＭ容量の下部電極とダミーＭＩＭ部を比較的膜厚の薄い第３の金属膜で電気的に接続したので、下部電極上へとるコンタクト孔７′はダミーＭＩＭパターン上で接続すればよく、上部電極へとるコンタクト孔７とほぼ同じ深さのコンタクト孔を形成することが可能となる。これによって、ＭＩＭ容量素子の上部電極および下部電極のコンタクト孔７′を形成する際に、被エッチング膜のエッチング深さはほぼ同じとなり、上部電極上のコンタクト孔７に過剰なエッチングを施す必要がない。したがって、異方性エッチングにおけるプラズマダメージを抑制することができ、ＭＩＭ容量素子の信頼性向上や歩留まり向上を図ることができる。
【００４４】
（第２の実施形態）
図７は、本発明の第２の実施形態を示す半導体装置の概略断面図を示す。
【００４５】
図７において、半導体基板１上に絶縁膜２を介してＭＩＭ容量素子の下部電極３、誘電体膜４、上部電極５からなるＭＩＭ容量素子が構成されており、ＭＩＭ容量素子の上部電極の周りにダミーＭＩＭパターンがＭＩＭ容量素子の下部電極に直接接するように配置されている。さらに、上部電極５および下部電極３の電極を半導体基板表面に取り出すためにそれぞれコンタクト孔７および７′を介して、上部電極用引き出し配線８、下部電極用引き出し配線８′を備えている。このようにダミーＭＩＭパターンと下部電極３は電気的に直接接続されているため、下部電極上へ電気的接続を図るために開孔するコンタクト孔７′は、ダミーＭＩＭ上で接続すればよく、上部電極上へのコンタクト孔７と下部電極上へのコンタクト孔７′のコンタクト深さをほぼ同じ高さに形成することが可能となる。これによって、コンタクト深さが異なることにより必要な過剰エッチングを抑制することができ、異方性エッチングによるプラズマダメージを抑制することが可能となるので、ＭＩＭ容量素子の信頼性向上や歩留まり向上を図ることができる。
【００４６】
次に本発明の第２の実施形態を示す半導体装置の製造方法について図８Ａ乃至図１０Ｂを用いて説明する。
【００４７】
まず、図８Ａに示すように、第１の実施形態と同様の方法で半導体基板１の表面に例えばプラズマＣＶＤ法などでプラズマ酸化膜２を堆積したのち、ＭＩＭ容量の下部電極に相当する第１の金属膜３を例えばスパッタ法でアルミニウム膜を７００ｎｍ堆積する。さらに、ＭＩＭ容量の誘電体膜４を例えばプラズマＣＶＤ法を用いてプラズマ酸化膜を１５０ｎｍ程度堆積する。この場合、ＭＩＭ容量の誘電体膜は、プラズマ窒化膜やプラズマオキシナイトライド膜でも誘電体膜としての機能を損なわない。
【００４８】
次に、図８Ｂに示すように、ダミーＭＩＭ領域の少なくとも一部を開孔するような所望の形状のレジストパターン３１をリソグラフィー法により形成する。このレジストパターン３１をエッチングマスクとしてＭＩＭ容量の誘電体膜４となるプラズマ酸化膜を例えば異方性エッチングにより部分的に除去する。
【００４９】
次に、図９Ａに示すように、ＭＩＭ容量素子の上部電極となる第２の金属膜５を、例えばスパッタ法でアルミニウム膜を２００ｎｍ程度堆積する。その後、リソグラフィー法を用いて、ＭＩＭ容量の主容量部およびダミーＭＩＭパターンを有する所望のレジストパターン３２を形成する。
【００５０】
次に、図９Ｂに示すように、レジストパターン３２をエッチングマスクとして第２の金属膜５を異方性エッチングによりエッチングする。このとき前工程においてＭＩＭ容量の誘電体膜４となるプラズマ酸化膜の一部を、ダミーＭＩＭパターン領域の少なくとも含むように除去しておいたので、ダミーＭＩＭパターンとＭＩＭ容量素子の下部電極は直接接するように形成される。
【００５１】
次に、図１０Ａに示すように、第１の実施形態と同様の方法で、半導体基板表面に層間絶縁膜６を例えばプラズマＣＶＤ法などによりプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化したのち、上部電極５、下部電極３へ接続するためのコンタクト孔７および７′をそれぞれ開孔するための所望のレジストパターン３３をリソグラフィー法により形成する。これをエッチングマスクとしてコンタクト孔７および７′を形成する。
【００５２】
次に、図１０Ｂに示すように、レジストパターン３３を除去したのち、コンタクト内に例えばＣＶＤ法を用いてタングステンなどの高融点金属材料を埋め込み、半導体基板表面に上部電極、下部電極を引き出すための引き出し電極８および８′をそれぞれ形成する。
【００５３】
以上の製造工程を経ることにより、本発明の第２の実施形態における半導体装置を得ることができる。
【００５４】
以上のように、本発明の第２の実施形態によれば、主ＭＩＭ容量部の周りに任意の幅のダミーＭＩＭパターンを主ＭＩＭ容量部の端部から一定の間隔を隔てるように配置し、さらにはダミーＭＩＭパターン領域における誘電体膜４の少なくとも一部を除去することで主ＭＩＭ容量の下部電極とダミーＭＩＭ部を直接電気的に接続したので、下部電極上へとるコンタクト孔はダミーＭＩＭパターン上で接続すればよく、上部電極へとるコンタクト孔とほぼ同じ深さのコンタクト孔を形成することが可能となる。これによって、ＭＩＭ容量素子の上部電極および下部電極のコンタクト孔を形成する際に、上部電極上のコンタクト孔に過剰なエッチングを施す必要がなく、異方性エッチングにおけるプラズマダメージを抑制することができ、ＭＩＭ容量素子の信頼性向上や歩留まり向上を図ることができる。
【００５５】
（第３の実施形態）
図１１は、本発明の第３の実施形態を示す半導体装置の概略断面図を示す。
【００５６】
図１１において、半導体基板１の上に、絶縁膜２を介してＭＩＭ容量素子の下部電極に相当する比較的膜厚の厚い第１の金属膜３が配置されている。さらに、第１の金属膜３とこれを覆うように誘電体膜４が配置されている。さらに誘電体膜４の上にＭＩＭ容量素子の上部電極に相当する第２の金属膜５が下部電極３のパターン段差の一方の肩にかかるようにステップ状に配置されている。これら第１の金属膜３、誘電体層４および第２の金属膜５でＭＩＭ容量素子を構成している。さらにこの上に層間絶縁膜６が配置されており、上部電極用第２の金属膜５へ接続するためのコンタクト孔７は、上部電極用第２の金属膜５がステップの下段において、その下に下部電極３が存在しない領域に配置されている。また、下部電極用第１の金属膜３へ接続するためのコンタクト孔７′は、上部電極へ接続するためのコンタクト孔７とほぼ同じ深さに形成されている。第１の金属膜３は、比較的膜厚を厚く形成したので上部電極へとるコンタクト孔７と同じ深さに形成しても第１の金属膜を突き抜けない程度のマージンを確保している。これらのコンタクト孔を介して半導体基板表面にＭＩＭ容量の上部電極、下部電極を引き出すための上部電極用引き出し配線８、および下部電極用引き出し配線８′が配置されている。
【００５７】
次に本発明の第３の実施形態を示す半導体装置の製造方法について図１２Ａ乃至図１５を用いて説明する。
【００５８】
まず、図１２Ａに示すように、第１の実施形態と同様の方法で半導体基板１の表面に例えばプラズマＣＶＤ法などでプラズマ酸化膜２を堆積したのち、ＭＩＭ容量の下部電極に相当する第１の金属膜３を例えばスパッタ法でアルミニウム膜を１０００ｎｍ堆積する。さらに、リソグラフィー法によりＭＩＭ容量素子の下部電極となる所望の形状のレジストパターン４０を形成する。
【００５９】
次に、図１２Ｂに示すように、半導体基板表面にＭＩＭ容量素子の誘電体膜４を例えばプラズマＣＶＤ法によりプラズマ酸化膜を１５０ｎｍ程度堆積する。この場合、ＭＩＭ容量の誘電体膜４は、プラズマ窒化膜やプラズマオキシナイトライド膜でも誘電体膜としての機能を損なわない。
【００６０】
次に、図１３Ａに示すように、ＭＩＭ容量素子の上部電極に相当する第２の金属膜５を例えば、スパッタ法でアルミニウム膜を２００ｎｍ程度堆積する。その後、リソグラフィー法を用いて、ＭＩＭ容量の上部電極５を形成するための所望のレジストパターン４１形成する。このときレジストパターン４１は、下部電極である第１の金属膜３で生じたパターン段差の肩に掛かり、下部電極である第１の金属膜３のないステップの下段から第１の金属膜３の上面であるステップの上段まで跨るように形成する。
【００６１】
次に、図１３Ｂに示すように、レジストパターン４１をエッチングマスクとして第２の金属膜５を所望の形状に形成する。これにより、上部電極となる第２の金属膜５は、下部電極となる第１の金属膜３で生じたパターンの肩に形成され、ステップ状のパターンとなる。
【００６２】
次に、図１４Ａに示すように、第２の実施形態と同様の方法で、半導体基板表面に層間絶縁膜６を例えばプラズマＣＶＤ法などによりプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化し、半導体基板表面を平滑にする。
【００６３】
次に、図１４Ｂに示すように、上部電極５、下部電極３へ接続するためのコンタクト７および７′をそれぞれ開孔するための所望のレジストパターン４２をリソグラフィー法により形成する。上部電極上へのコンタクト孔７は、その下部にＭＩＭ容量素子の下部電極が存在しないステップの下段領域に形成する。これをエッチングマスクとしてコンタクト孔７および７′を異方性エッチングにより形成する。このとき異方性エッチングのエッチング量は、上部電極上へのコンタクト孔７が安定して形成できるエッチング量を設定する。その際、下部電極へのコンタクト孔は、誘電体膜４を突き抜けてＭＩＭ容量素子の下部電極となる第１の金属膜３の一部をエッチングするが、第１の金属膜３がエッチングされても突き抜けない程度に十分な膜厚を堆積しており問題を生じない。
【００６４】
次に、図１５に示すように、レジストパターン４２を除去したのち、第２の実施形態と同様の方法でコンタクト内に例えばＣＶＤ法を用いてタングステンなどの高融点金属材料を埋め込み、半導体基板表面に上部電極、下部電極を引き出すための引き出し電極８および８′をそれぞれ形成する。
【００６５】
以上の製造工程を経ることにより、本発明の第３の実施形態における半導体装置を得ることができる。
【００６６】
以上のように本発明の第３の実施形態によれば、ＭＩＭ容量素子の下部電極となる第１の金属膜３を比較的膜厚を厚く配置し、下部電極３のパターンで生じたパターン段差の肩に掛かるように誘電体膜４とＭＩＭ容量素子の上部電極となる第２の金属膜を形成した。さらには、上部電極上へとるコンタクト孔７はその下に下部電極が存在しない領域に配置し、下部電極上へとるコンタクト孔７′は、コンタクト孔の深さが上部電極上へのコンタクト孔７とほぼ同じ深さになるように配置している。したがって、コンタクト深さが異なることにより必要な過剰エッチングを抑制することができる。また、上部電極上へのコンタクト孔７は、その下に下部電極が配置されていない領域にコンタクトを取っているので、コンタクト孔７が過剰にエッチングされて突き抜けたとしても上部電極と下部電極が電気的に短絡することを防止することができ、ＭＩＭ容量素子の歩留まりを向上することができる。また、このときの異方性エッチングのエッチング量は、上部電極上へのコンタクト孔７が安定して形成できるエッチング量を考慮して設定すればよい。その際、下部電極上へのコンタクト孔７′は、誘電体膜４を突き抜けてＭＩＭ容量素子の下部電極となる第１の金属膜３の一部をエッチングすることになるが、第１の金属膜３がエッチングされても突き抜けない程度に十分な膜厚を堆積しており問題を生じることはない。
【００６７】
（第４の実施形態）
図１６は、本発明の第４の実施形態を示す半導体装置の概略断面図を示す。
【００６８】
図１６において、半導体基板１の上に、絶縁膜２を介してＭＩＭ容量素子の下部電極に相当する第１の金属膜３が配置されている。さらに、誘電体膜４が第１の金属膜３の一部を覆って、下部電極３で生じるステップ状段差の肩にかかるようにステップ状に配置されている。さらに誘電体膜４の上にＭＩＭ容量素子の上部電極になる、第２の金属膜５の一部が、誘電体膜４と同様に下部電極３で生じる第１のステップ状段差部の肩にかかるようにステップ状に配置されている。また、ＭＩＭ容量素子の下部電極である第１の金属膜３に直接接し、しかもＭＩＭ容量素子の上部電極にならない、第２の金属膜５の他の一部が、下部電極３で生じる第２のステップ状段差部の肩にかかるようにステップ状に配置されている。これら第１の金属膜３、誘電体層４および第２の金属膜５でＭＩＭ容量素子を構成している。さらにこの上に層間絶縁膜６が配置されており、上部電極用第２の金属膜５へ接続するためのコンタクト孔７は、その下に下部電極３が存在しない第１のステップ状段差部の下段領域に配置されている。また、下部電極用第１の金属膜３へ接続するためのコンタクト孔７′は、ＭＩＭ容量素子の下部電極である第１の金属膜３に直接接し、第１の金属膜３で生じたパターン段差により第２のステップ状段差部の上段領域に形成されたもう一方の第２の金属膜５の上であって、コンタクト深さがほぼ同じである領域に配置されている。これらのコンタクト孔を介して半導体基板表面にＭＩＭ容量の上部電極および下部電極を引き出すための上部電極用引き出し配線８、下部電極用引き出し配線８′が配置されている。
【００６９】
次に本発明の第４の実施形態を示す半導体装置の製造方法について図１７Ａ乃至図２０Ｂを用いて説明する。
【００７０】
まず、図１７Ａに示すように、第３の実施形態と同様の方法で半導体基板１の表面に例えばプラズマＣＶＤ法などでプラズマ酸化膜２を堆積したのち、ＭＩＭ容量の下部電極に相当する第１の金属膜３を例えばスパッタ法でアルミニウム膜を１０００ｎｍ堆積する。さらに、リソグラフィー法によりＭＩＭ容量素子の下部電極となる所望の形状のレジストパターン４０を形成する。
【００７１】
次に、図１７Ｂに示すように、半導体基板表面にＭＩＭ容量素子の誘電体膜４としてプラズマ酸化膜を、例えばプラズマＣＶＤ法を用いて１５０ｎｍ程度堆積する。この場合、ＭＩＭ容量の誘電体膜４は、プラズマ窒化膜やプラズマオキシナイトライド膜でも誘電体膜としての機能を損なわない。
【００７２】
次に、図１８Ａに示すように、リソグラフィー法を用いて、ＭＩＭ容量の上部電極領域の一部を少なくとも含み、第１の金属膜３で生じたパターン段差の肩に掛かるような所望のレジストパターン５１形成する。これをエッチングマスクとして誘電体膜４を異方性エッチングにより除去する。
【００７３】
次に、図１８Ｂに示すように、レジストパターン５１を除去した後、ＭＩＭ容量素子の上部電極に相当する第２の金属膜５を例えば、スパッタ法でアルミニウム膜を２００ｎｍ程度堆積する。
【００７４】
次に、図１９Ａに示すように、リソグラフィー法を用いて、ＭＩＭ容量の上部電極５を形成するための所望のレジストパターン５２形成する。このときレジストパターン５２は、下部電極である第１の金属膜３の上面で生じた誘電体膜４の端部によるパターン段差の両肩にそれぞれ掛かるように形成する。
【００７５】
次に、図１９Ｂに示すように、レジストパターン５２をエッチングマスクとして第２の金属膜５を所望の形状に形成する。これにより、上部電極となる第２の金属膜５は、下部電極となる第１の金属膜３で生じたパターン段差の片側の肩に誘電体膜４を介して形成され、ステップ状のＭＩＭ容量素子を形成する。また、下部電極となる第１の金属膜３で生じたパターン段差の他方の肩には、第１の金属膜３と第２の金属膜５が直接接する形でステップ状の第２の金属膜を形成される。
【００７６】
次に、図２０Ａに示すように、レジストパターン５２を除去したのち、第３の実施形態と同様の方法で、半導体基板表面に層間絶縁膜６を例えばプラズマＣＶＤ法などによりプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化し、半導体基板表面を平滑にする。さらに、上部電極５、下部電極３へ接続を図るためのコンタクト孔７および７′をそれぞれ開孔するための所望のレジストパターン５３をリソグラフィー法により形成する。上部電極上へのコンタクト孔７は、その下部にＭＩＭ容量素子の下部電極となる第１の金属膜３が存在しない領域に形成する。また、下部電極へのコンタクト孔７′も同様に第１の金属膜３が存在しない領域に形成する。これをエッチングマスクとしてコンタクト孔７および７′を異方性エッチングにより形成する。これにより、コンタクト孔７および７′のコンタクト深さはほぼ同じ深さに揃えることが可能となる。
【００７７】
次に、図２０Ｂに示すように、レジストパターン５３を除去したのち、第３の実施形態と同様の方法でコンタクト内に例えばＣＶＤ法を用いてタングステンなどの高融点金属材料を埋め込み、半導体基板表面に上部電極、下部電極を引き出すための引き出し電極８、８′をそれぞれ形成する。
【００７８】
以上の製造工程を経ることにより、本発明の第４の実施形態における半導体装置を得ることができる。
【００７９】
以上のように、本発明の第４の実施形態によれば、ＭＩＭ容量素子の下部電極となる第１の金属膜３により生じたパターン段差の片方の肩に掛かり、ＭＩＭ容量素子の上部電極領域を少なくとも含むような領域に誘電体膜４を配置し、さらにその上にＭＩＭ容量素子の上部電極となる第２の金属膜をステップ状に配置した。また、ＭＩＭ容量素子の下部電極となる第１の金属膜３により生じたパターン段差の他方の肩に掛かり、第１の金属膜と直接接するように第２の金属膜をステップ状に配置した。また、ＭＩＭ容量素子の上部電極上へ接続を図るためのコンタクト孔７はその下に第１の金属膜３が存在しない領域に配置し、同様に、下部電極へとるコンタクト孔７′もその下に第１の金属膜３が存在しない領域に配置している。これによって、両コンタクト孔の深さがほぼ同じ深さになるように配置されている。したがって、コンタクト深さが異なることにより必要な過剰エッチングを施す必要がなくなり、過剰エッチングを抑制することが可能となり、異方性エッチングにおけるプラズマダメージを抑制することができ、高信頼性で高歩留まりな半導体装置を提供することができる。また、上部電極上へのコンタクト孔７は、その下に下部電極が配置されていない領域にコンタクトを取っているので、コンタクト孔７が過剰にエッチングされて突き抜けたとしても上部電極と下部電極が電気的に短絡することを防止することができ、ＭＩＭ容量素子の歩留まりを向上することができる。
【００８０】
（第５の実施形態）
図２１は、本発明の第５の実施形態を示す半導体装置の概略断面図を示す。
【００８１】
図２１において、半導体基板１の上に、絶縁膜２を介してＭＩＭ容量素子の下部電極に相当する第１の金属膜３が配置されている。さらに、第１の金属膜３の一部を覆うように誘電体膜４が配置されている。さらに誘電体膜４の上にＭＩＭ容量素子の上部電極に相当する第２の金属膜５が下部電極３で生じるパターン段差の肩にかかるようにステップ状に配置されている。また、ＭＩＭ容量素子の下部電極である第１の金属膜３に直接接するように第２の金属膜５が下部電極３で生じるパターン段差の他方の肩にかかるようにステップ状に配置されている。これら第１の金属膜３、誘電体層４および第２の金属膜５でＭＩＭ容量素子を構成している。さらにこの上に層間絶縁膜６が配置されており、上部電極へ接続を図る第２の金属膜５へ接続するためのコンタクト孔７および下部電極へ接続を図るためのコンタクト孔７′は、その下に第１の金属膜の上面が少なくとも存在する領域上でかつともにコンタクト深さがほぼ等しい位置に配置されている。これらのコンタクト孔を介して半導体基板表面にＭＩＭ容量の上部電極および下部電極を引き出すための上部電極用引き出し配線８、下部電極用引き出し配線８′が配置されている。
【００８２】
次に本発明の第５の実施形態を示す半導体装置の製造方法について図２２Ａ乃至図２２Ｂを用いて説明する。
【００８３】
図２２Ａに至るまでの工程概略図は、第４の実施形態の図１７Ａ乃至図１９Ｂと同様の工程を経て実施されるので、説明は省略する。
【００８４】
まず、図２２Ａに示すように、第４の実施形態と同様の方法で、半導体基板表面に層間絶縁膜６を例えばプラズマＣＶＤ法などによりプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化し、半導体基板表面を平滑にする。次に、上部電極５、下部電極３へ接続を図るためのコンタクト孔７および７′をそれぞれ開孔するための所望のレジストパターン５３をリソグラフィー法により形成する。上部電極上へのコンタクト孔７は、その下部にＭＩＭ容量素子の下部電極となる第１の金属膜３が少なくとも存在する領域に形成する。また、下部電極上へのコンタクト孔７′も同様に第１の金属膜３が少なくとも存在する領域に形成する。これにより、コンタクト孔７および７′のコンタクト深さはほぼ同じ深さに揃えることが可能となる。これをエッチングマスクとしてコンタクト孔７および７′を異方性エッチングにより形成する。
【００８５】
次に、図２２Ｂに示すように、レジストパターン５３を除去したのち、第４の実施形態と同様の方法でコンタクト内に例えばＣＶＤ法を用いてタングステンなどの高融点金属材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための引き出し電極８、８′をそれぞれ形成する。
【００８６】
以上の製造工程を経ることにより、本発明の第５の実施形態における半導体装置を得ることができる。
【００８７】
以上のように、本発明の第５の実施形態によれば、ＭＩＭ容量素子の下部電極となる第１の金属膜３により生じたパターン段差の片方の肩に掛かり、ＭＩＭ容量素子の上部電極領域を少なくとも含むような領域に誘電体膜４を配置し、さらにその上にＭＩＭ容量素子の上部電極となる第２の金属膜をステップ状に配置した。また、ＭＩＭ容量素子の下部電極となる第１の金属膜３により生じたパターン段差の他方の肩に掛かり、第１の金属膜と直接接するように第２の金属膜をステップ状に配置した。また、ＭＩＭ容量素子の上部電極上へ接続を図るためのコンタクト孔７および下部電極上へ接続を図るためのコンタクト孔７′は、その下に第１の金属膜３が少なくとも存在する領域でかつともにコンタクト深さのほぼ等しい位置に配置している。これによって、両コンタクト孔のコンタクト深さが第４の実施形態に比べて浅くなるように配置され、しかも、ほぼ同じ深さになるように配置されているので、コンタクト深さが異なることにより必要な過剰エッチングを抑えることができ、異方性エッチングにおけるプラズマダメージを抑制することができ、高信頼性で高歩留まりな半導体装置を提供することができる。しかも、コンタクト深さを浅くすることができるので、層間絶縁膜６のバラツキによるエッチングへの影響も小さくできるのでより安定したコンタクトを形成することができる。
【００８８】
【発明の効果】
以上に説明してきたように、本発明の半導体装置およびその製造方法によれば、ＭＩＭ容量素子の上部電極および下部電極へ接続を図るためのコンタクト孔の深さをほぼ同じ深さに揃えるように構成したので、コンタクト孔を異方性エッチングにより開孔する工程において、過剰エッチングを抑制することができ、ＭＩＭ容量素子の誘電体膜に加わるプラズマ誘起ダメージを抑えることができるので信頼性が高いＭＩＭ容量素子を提供することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置を示す概略断面図。
【図２】Ａ−Ｂは、本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図３】Ａ−Ｂは、本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図４】Ａ−Ｂは、本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図５】Ａ−Ｂは、本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図６】本発明の第１の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図７】本発明の第２の実施形態における半導体装置を示す概略断面図。
【図８】Ａ−Ｂは、本発明の第２の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図９】Ａ−Ｂは、本発明の第２の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１０】Ａ−Ｂは、本発明の第２の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１１】本発明の第３の実施形態における半導体装置を示す概略断面図。
【図１２】Ａ−Ｂは本発明の第３の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１３】Ａ−Ｂは本発明の第３の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１４】Ａ−Ｂは本発明の第３の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１５】本発明の第３の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１６】本発明の第４の実施形態における半導体装置を示す概略断面図。
【図１７】Ａ−Ｂは本発明の第４の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１８】Ａ−Ｂは本発明の第４の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図１９】Ａ−Ｂは本発明の第４の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図２０】Ａ−Ｂは本発明の第４の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図２１】本発明の第５の実施形態における半導体装置を示す概略断面図。
【図２２】Ａ−Ｂは本発明の第５の実施形態における半導体装置の製造方法を示す工程概略断面図。
【図２３】従来の半導体装置を示す概略断面図。
【図２４】Ａ−Ｄは従来の半導体装置の製造方法を示す工程概略断面図。
【符号の説明】
１  半導体基板
２  絶縁膜
３  下部電極用第１の金属膜
４  誘電体膜
５  上部電極用第２の金属膜
６  層間絶縁膜
７，７’  コンタクト
８，８’  引き出し電極
１０  第３の金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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