(57)【要約】【課題】強誘電体メモリセルにデータを書き込み、直ちに読み出しを行うのではなく、書き込んだデータに対応する分極を弱めるような電位差を加えた後、読み出しを行うことにより、短時間でデポラリゼーションした後のセル特性を評価でき、合わせて抗電圧が小さい不良セルをスクリーニングすることが可能となる。【解決手段】強誘電体キャパシタからなるセルキャパシタ３２及びセルトランジスタ３１からなる複数のメモリセルＭＣを備え、メモリセルのセルキャパシタ３２の両電極間に第１の電位差を加えてメモリセルに分極データを書き込んだ後、対応するメモリセルから分極データの読み出しを行う前に、セルキャパシタ３２の両電極間に、分極データ書き込み時とは反対の電界の向きに第１の電位差よりも小さな第２の電位差を加えるテストモードを有する。【選択図】    図７
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【特許請求の範囲】
【請求項１】
それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込んだ後、対応するメモリセルから分極データの読み出しを行う前に、前記強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに前記第１の電位差よりも小さな第２の電位差を加えるテストモードを有することを特徴とする強誘電体メモリ。
【請求項２】
前記第１の電位差が、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧の絶対値よりも大きいことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記第２の電位差は、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも小さな絶対値を有することを特徴とする請求項１または２記載の強誘電体メモリ。
【請求項４】
前記強誘電体キャパシタの両電極間に前記第２の電位差を複数回連続して加えることを特徴とする請求項１ないし３のいずれか１項記載の強誘電体メモリ。
【請求項５】
前記メモリセルから分極データの読み出しを行う際に、前記強誘電体キャパシタの両電極間に、前記第２の電位差よりも大きな絶対値を有する第３の電位差を加えることを特徴とする請求項１ないし４のいずれか１項記載の強誘電体メモリ。
【請求項６】
前記第１の電位差と第３の電位差とが等しいことを特徴とする請求項５記載の強誘電体メモリ。
【請求項７】
前記第２の電位差を生成する回路が、前記複数のメモリセルと共に半導体チップ上に形成されていることを特徴とする請求項１ないし６のいずれか１項記載の強誘電体メモリ。
【請求項８】
前記複数の各メモリセルの前記強誘電体キャパシタの一方の電極には前記スイッチトランジスタの一方の電流端が接続され、前記強誘電体キャパシタの他方の電極にはプレート線が接続され、前記スイッチトランジスタの他方の電流端にはビット線が接続され、前記スイッチトランジスタのゲート端子にはワード線が接続されていることを特徴とする請求項１ないし７のいずれか１項記載の強誘電体メモリ。
【請求項９】
前記複数のメモリセル内の強誘電体キャパシタは直列接続され、前記複数のメモリセル内の前記各スイッチトランジスタの一方及び他方の電極が対応するメモリセル内の前記強誘電体キャパシタに対して並列に接続されることで前記複数のメモリセルが直列接続され、直列接続された複数のメモリセルの一端にはプレート線が接続され、直列接続された複数のメモリセルの他端にはビット線が接続され、前記各スイッチトランジスタのゲート端子にはワード線が接続されていることを特徴とする請求項１ないし７のいずれか１項記載の強誘電体メモリ。
【請求項１０】
前記テストモードは、
前記複数のメモリセルに初期データパターンが書き込まれ、かつ前記複数のメモリセルに対し前記初期データパターンとは逆のパターンを有する逆データパターンが書き込まれた後に、この逆データパターンを読み出す前に行われる動作モードであることを特徴とする請求項１記載の強誘電体メモリ。
【請求項１１】
それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えて各強誘電体メモリセルに分極データを書き込んだ後、対応する強誘電体メモリセルから分極データの読み出しを行う前に、前記強誘電体キャパシタの両電極間に分極を弱める向きに第２の電位差を加えるテストモードを有することを特徴とする強誘電体メモリ。
【請求項１２】
前記第２の電位差は、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも小さな絶対値を有することを特徴とする請求項１１記載の強誘電体メモリ。
【請求項１３】
それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備えた強誘電体メモリのテスト方法であって、
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込み、
対応するメモリセルの強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに前記第１の電位差よりも小さな第２の電位差を加えて強誘電体キャパシタの分極を弱め、
この後、分極データの読み出しを行うことを特徴とする強誘電体メモリのテスト方法。
【請求項１４】
前記第２の電位差は、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも小さな絶対値を有することを特徴とする請求項１３記載の強誘電体メモリのテスト方法。
【請求項１５】
前記強誘電体キャパシタの両電極間に前記第２の電位差を複数回連続して加えることを特徴とする請求項１３記載の強誘電体メモリのテスト方法。
【請求項１６】
前記メモリセルから分極データの読み出しを行う際に、前記強誘電体キャパシタの両電極間に、前記第２の電位差よりも大きな第３の電位差を加えて読み出しを行うことを特徴とする請求項１３ないし１５のいずれか１項記載の強誘電体メモリのテスト方法。
【請求項１７】
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込む際に、第１の電位差として前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも絶対値が大きな電位差を加えることを特徴とする請求項１３ないし１６のいずれか１項記載の強誘電体メモリのテスト方法。
【請求項１８】
前記第１の電位差と第３の電位差とが等しいことを特徴とする請求項１６記載の強誘電体メモリのテスト方法。
【請求項１９】
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えて分極データを前記メモリセルに書き込むに際し、
予め前記複数のメモリセルには初期データパターンが書き込まれており、前記複数のメモリセルに対し前記初期データパターンとは逆のパターンを有する逆データパターンを書き込むことを特徴とする請求項１３記載の強誘電体メモリのテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリセルを有する強誘電体メモリに係り、特にデータ書き込み後の強誘電体メモリセルにおける分極量を評価する機能を備えた強誘電体メモリ及びそのテスト方法に関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタが有するヒステリシス特性を利用して“０”、“１”の論理値データを分極量として記憶する不揮発性半導体メモリとして知られている。強誘電体キャパシタのヒステリシス特性を評価するために、強誘電体メモリの製造後に、所定のデータパターンが書き込まれ、その後、読み出され、書き込みデータと比較されることで、強誘電体メモリセルにおける分極量が評価される。
【０００３】
従来、強誘電体メモリセルの分極量の評価に関しては、例えば特許文献１ないし４に記載されているような方法が提案されている。
【０００４】
これらに記載された方法では、データが書き込まれた後に直ちにデータの読み出しが行われるか、またはデータが書き込まれた後に十分な時間待った後、読み出しを行うようにはされていない。このため、デポラリゼーションによる分極量の減衰が十分に起こっていないうちにデータが読み出される可能性がある。また、抗電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）の小さなヒステリシス特性を有する強誘電体メモリセルをスクリーニングすることもできない。
【０００５】
図４５は、強誘電体の１種であるＰＺＴ（ＰｂＺｒＴｉＯ３）膜のデポラリゼーションによる経時変化特性の一例を示している。なお、この特性については例えば非特許文献１に記載されている。図４５において、縦軸は規格化された残留分極量を示し、横軸はデータが書き込まれてから読み出されるまでの間の経過時間（秒）を示している。
【０００６】
図４５から分かるように、強誘電体メモリセルにデータが書き込まれてから後、分極量の減衰が止まるためには、１０−３〜１００  （秒）程度の時間は待たなければいけない。つまり、デポラリゼーションが十分に起こった状態で強誘電体メモリセルからデータを読み出すためには、書き込み後から十分な時間待つ必要がある。従って、データが書き込まれてから読み出すというテストを行うに当たり、デポラリゼーションが十分に起こった後のデータを読み出そうとすると、テストに要するコストが高騰するという問題がある。
【０００７】
このような事情を従来のテスト方法及び強誘電体メモリセルのヒステリシス特性を用いて説明する。
【０００８】
図４６は、特許文献１に記載されているテスト方法のフローチャートを示している。このテスト方法は以下のようなシーケンスで行われる。
【０００９】
（１）  初期のデータパターン（Ｄａｔａ  Ｐａｔｔｅｒｎ）の書き込みが行われる。
【００１０】
（２）    （２）ベーク（Ｂａｋｅ）、つまり一定時間高温放置される。
【００１１】
（３）初期データパターンが読み出され、不良セル（ＳＳ不良）が検出される。
【００１２】
（４）（１）とは逆パターンの逆データパターンの書き込みが行われる。
【００１３】
（５）逆データパターンが読み出され、不良セル（ＯＳ不良）が検出される。
【００１４】
（６）次のデータパターンの書き込みが行われる。
【００１５】
（７）以上の（２）〜（６）のステップが書き込むデータパターンを換えて多くの回数繰り返し行われる。
【００１６】
ここで、ＳＳ不良におけるＳＳとはｓａｍｅ  ｓｔａｔｅの略であり、書いたデータをそのまま読み出すという意味で、また、ＯＳ不良におけるＯＳとはｏｐｐｏｓｉｔｅ  ｓｔａｔｅの略であり、メモリセルに予め書き込まれているデータとは逆のデータを書き込み、それを読み出すという意味でそれぞれ使用されている。
【００１７】
ここで（４）から（５）のステップに移行する際に十分な時間が確保されていないと、十分にデポラリゼーションしていない状態で分極量が読み出されることになる。
【００１８】
さらに、上記の事情を図４７及び図４８を用いて示す。
【００１９】
図４７は、図４６に示すテストシーケンスにおいて、（４）のステップで逆データパターンが書き込まれた直後、つまりデポラリゼーションが起こる前の状態の強誘電体メモリセル（強誘電体キャパシタ）のヒステリシス特性曲線を示す。なお、図４７において、ＶＰＬ−ＶＢＬはプレート線とビット線間の電位差を示し、Ｐは分極量を示す。
【００２０】
ここで、図４６中の（６）のステップで、逆データパターンを読み出すテストを行うことを考える。書き込みが行われたメモリセルがデポラリゼーションするのに長時間を要する強誘電体メモリセルの場合、図４７に示すように逆データパターンの読み出し時点では残留分極量は未だ減衰しておらず、必然的にビット線には高い読み出し電位が出てくる。
【００２１】
一方、十分にデポラリゼーションしている強誘電体メモリセルでは、図４８に示すように、ビット線には低い読み出し電位が出てくる。なお、図４７、図４８中のＱＳＷは、“０”／“１”の書き込みデータの残留分極量の差を示している。
【００２２】
すなわち、デポラリゼーション後の強誘電体メモリセルの分極量の評価を行い、デポラリゼーションして信号量が減少しても十分なセンスマージンがあるか確認するためには、データの書き込み後に十分な時間を待たなければならないという問題がある。先にも述べたように、これはテストに要するコストが上昇することを意味する。
【００２３】
【特許文献１】
米国特許明細書第５，６６１，７３０号
【００２４】
【特許文献２】
米国特許明細書第５，９９１，１８９号
【００２５】
【特許文献３】
米国特許明細書第５，８２２，２３７号
【００２６】
【特許文献４】
特開２０００−２６８５９９号公報
【００２７】
【非特許文献１】
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．  ７５（１），１  Ｊａｎｕａｒｙ  １９９４
【００２８】
【発明が解決しようとする課題】
この発明は上記のような事情を考慮してなされたものであり、その目的は、データ書き込み後に短時間で強誘電体メモリセルの分極量を評価することができる強誘電体メモリ及びそのテスト方法を提供することである。
【００２９】
【課題を解決するための手段】
この発明の強誘電体メモリは、それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、上記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込んだ後、対応するメモリセルから分極データの読み出しを行う前に、上記強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに上記第１の電位差よりも小さな第２の電位差を加えるテストモードを有する。
【００３０】
この発明の強誘電体メモリは、それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備えた強誘電体メモリのテスト方法であって、上記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込み、対応するメモリセルの強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに上記第１の電位差よりも小さな第２の電位差を加えて強誘電体キャパシタの分極を弱め、この後、分極データの読み出しを行うようにしている。
【００３１】
【発明の実施の形態】
まず、この発明の強誘電体メモリ及びそのテスト方法の実施の形態の説明の前に、その原理を、図１のフローチャート及び図２の履歴曲線図（ヒステリシス特性曲線図）を用いて説明する。
【００３２】
後述する種々の実施の形態に係る強誘電体メモリは、通常のデータ書き込み及び読み出しが行われるノーマルモードと、データ書き込み後にデータを読み出して強誘電体メモリセルの分極量の評価を行うテストモードとを有する。そして、テストモードの１つとして、図１のフローチャートに示すように、以下のシーケンスで強誘電体メモリセルの分極量を評価するテストも行われる。
【００３３】
（１）初期のデータパターン（Ｄａｔａ  Ｐａｔｔｅｒｎ）の書き込みが行われる。
【００３４】
（２）ベーク（Ｂａｋｅ）、つまり一定時間高温放置される。
【００３５】
（３）初期のデータパターンが読み出され、不良セル（ＳＳ不良）が検出される。
【００３６】
（４）（１）とは逆のパターンの逆データパターンの書き込みが行われる。
【００３７】
（５）強誘電体キャパシタに対し、分極を弱める向きに抗電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）以下の電位差が印加される。
【００３８】
（６）逆データパターンが読み出され、不良セル（ＯＳ不良）が検出される。
【００３９】
（７）次のデータパターンの書き込みが行われる。
【００４０】
（８）以上の（２）〜（７）のステップが書き込むデータパターンを換えて多くの回数繰り返し行われる。
【００４１】
つまり、図１に示すテストシーケンスが図４５に示した従来のシーケンスと異なる点は、逆データパターンの書き込みのステップと、この逆データパターンの読み出しのステップとの間に、抗電圧の絶対値よりも小さな電位差が強誘電体キャパシタに印加される（５）のステップが追加されていることである。
【００４２】
上記（５）のステップが新たに追加されたことにより、短い時間で強誘電体キャパシタがデポラリゼーションした場合と等価な分極量を強誘電体キャパシタに持たせることができ、実効的にデポラリゼーションした状態の分極データに対する（６）のステップのテストを行うことができる。
【００４３】
この事情を図２を用いて説明する。
【００４４】
図２（ａ）は、図１に示すテストシーケンスにおいて、（４）のステップで逆データパターンが書き込まれた直後の強誘電体メモリセル（強誘電体キャパシタ）のヒステリシス特性曲線を示す。なお、（４）のステップでデータの書き込みを行う際に、メモリセル内の強誘電体キャパシタの両電極間には、強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）の絶対値よりも大きな電位差が印加される。この抗電圧は図２（ａ）中のＶｃ０またはＶｃ１で示されている。
【００４５】
ここで、例えば、データ書き込み後の分極量が図２（ａ）に示すようにＰａの位置にあるとする。次に、（６）の逆データパターンを読み出すテストを行う前に、（５）のステップで強誘電体メモリセル（強誘電体キャパシタ）に対し、図２（ａ）に示すように、分極を弱める向きに抗電圧（Ｖｃ１）の絶対値よりも小さい電位差（＋ΔＶ）を一旦印加して０Ｖに戻す。すると、この電位差の印加後は、図２（ａ）に示す様に分極量がＰｂの位置に移動する。すなわち、上記電位差（＋ΔＶ）を一旦印加したことにより、デポラリゼーションするのに長時間を要する強誘電体メモリセルの場合でも残留分極量が減衰し、実効的に短時間でデポラリゼーションしたことになる。
【００４６】
従って、この後の（６）のステップで逆データパターンを読み出す際に、ビット線にはデポラリゼーションした後の分極量に相当する低い読み出し電位が出てくる。
【００４７】
なお、データ書き込み後に、短い時間でデポラリゼーションしてしまうような強誘電体メモリセルについては、図２（ｂ）に示すように、分極を弱める向きに抗電圧（Ｖｃ１）の絶対値よりも小さな電位差（＋ΔＶ）を印加しても、更なる分極量の減少はほとんど起こらないことが経験的に知られている。
【００４８】
従って、デポラリゼーションに要する時間が長い強誘電体メモリセルと短い強誘電体メモリセルとが混在していても、（５）のステップを実行することによって、同一チップ内に形成されている全ての強誘電体メモリセルから、短時間にデポラリゼーション後の残留分極量に相当するビット線電位を読み出すことができる。
【００４９】
なお、図２（ｃ）に示すように、元々抗電圧の小さい強誘電体メモリセルについては、（５）のステップの際に、電位差（＋ΔＶ）が印加されることで分極反転する可能性があり、分極反転すると、不良と判定される。しかし、このような場合では、不良の強誘電体メモリセルをスクリーニング（ｓｃｒｅｅｎｉｎｇ）できるという点でも意味がある。
【００５０】
ところで、先の特許文献４に記載されたものにおいても、強誘電体キャパシタに分極を弱める方向のディスターブをかけるテストモードを有する。しかし、特許文献４に記載されたものは、本願発明におけるテストモードとは以下の点において異なる。
【００５１】
（１）特許文献４に記載されたものは、寄生容量とのカップリングにより、極めて微小な電位差が繰り返し加わったことによる分極量の減衰を調べるものであり、デポラリゼーションが起こった場合と等しい分極量の減衰を短時間に得ようとしたものではない。
【００５２】
（２）特許文献４に記載されたものにおいて、寄生容量とのカップリングによって間接的に加わるディスターブは極めて小さい量であり、経験的に、繰り返し加わっても分極量を減衰させる量は非常に小さく、累積的効果も小さいことが知られている。これに対し、本願発明によるディスターブはセルキャパシタに直接的に加えられるものであり、有為な量の減衰を加えることができる。
【００５３】
さらに、本発明におけるテストモードは、図３に示すように、インプリント（Ｉｍｐｒｉｎｔ）によってヒステリシス特性曲線上の傾きが大きなところに残留分極が位置してしまった場合に特に効果がある。インプリントが進行し、ヒステリシス特性曲線上で傾きが大きなところに残留分極が位置すると、経験的にデポラリゼーションの量も大きなものとなるため、なおさら本テストモードの必要性が高まることになる。
【００５４】
図１に示す本発明のテストシーケンスにおいて、（１）のステップで初期データとして正の値の分極Ｐが書き込まれ、（２）のステップでベークが行われると、インプリントによって図３に示したようなステリシス特性となることが知られている。この状態において、（４）のステップで逆データパターンの書き込みが行われると、図３に示すような分極量を呈することになる。
【００５５】
上述したように、デポラリゼーションによる分極量の減衰が大きいため、本発明のテストモードを実行することによって、図１中のＯＳ不良検出に要するテスト時間の短縮に特に有効である。
【００５６】
次に、この発明の各実施の形態に係る強誘電体メモリの概略的な回路構成について説明する。
【００５７】
図４、図５及び図６は強誘電体メモリにおける読み出し回路の一部とセルアレイの一部の回路構成を示しており、例えば図４に示す読み出し回路と図５に示すセルアレイとが組み合わされて使用され、あるいは、図４に示す読み出し回路と図６に示すセルアレイとが組み合わされて使用される。
【００５８】
図４に示す読み出し回路は、一対のビット線ＢＬ＜０＞、ＢＬ＜１＞、一対のデータ線ＤＱ、／ＤＱ、カラム選択線ＣＳＬ＜０＞、ビット線イコライズ／プリチャージ回路１１、テストモード時にビット線の電位をテスト用の電位ＶＴｅｓｔＢＬに設定するビット線電位設定回路１２、ビット線センスアンプ（Ｓ／Ａ）１３、一対のカラム選択トランジスタ１４、ＤＱセンスアンプ（ＤＱ−Ｓ／Ａ）１５、外部の電位ＥｘｔＶＢＬ＜０＞、ＥｘｔＶＢＬ＜１＞を一対のビット線に転送する一対のトランスファゲート１６とから構成されている。
【００５９】
ビット線イコライズ／プリチャージ回路１１は、ソース・ドレイン間が一対のビット線ＢＬ＜０＞、ＢＬ＜１＞相互間に挿入され、ゲート電極にイコライズ制御線ＥＱＬが接続されたＮＭＯＳトランジスタ１７と、ソース・ドレイン間が一方のビット線ＢＬ＜０＞とイコライズ電位ＶＥＱの供給ノードとの間に挿入され、ゲート電極に上記イコライズ制御線ＥＱＬが接続されたＮＭＯＳトランジスタ１８と、ソース・ドレイン間が他方のビット線ＢＬ＜１＞とイコライズ電位ＶＥＱのノードとの間に挿入され、ゲート電極に上記イコライズ制御線ＥＱＬが接続されたＮＭＯＳトランジスタ１９とからなる。
【００６０】
ビット線電位設定回路１２は、テストモード時にテスト用のビット線電位ＶＴｅｓｔＢＬが供給されるノードと一方のビット線ＢＬ＜０＞との間にソース・ドレイン間が挿入され、テストモード時に活性化されるテスト用ワード線ＴｅｓｔＷＬ＜０＞にゲート電極が接続されたＮＭＯＳトランジスタ２０と、上記電位ＶＴｅｓｔＢＬのノードと他方のビット線ＢＬ＜１＞との間にソース・ドレイン間が挿入され、テストモード時に活性化されるテスト用ワード線ＴｅｓｔＷＬ＜１＞にゲート電極が接続されたＮＭＯＳトランジスタ２１とからなる。
【００６１】
ビット線センスアンプ１３は、一対のビット線ＢＬ＜０＞、ＢＬ＜１＞相互間に接続されており、一対のビット線ＢＬ＜０＞、ＢＬ＜１＞相互間の電位差を電位ＶＳＡまたはＶＳＳに増幅する。
【００６２】
一対のカラム選択トランジスタ１４は、ソース・ドレイン間が一対のビット線ＢＬ＜０＞、ＢＬ＜１＞と一対のデータ線ＤＱ、／ＤＱとの間に挿入され、各ゲート電極がカラム選択線ＣＳＬ＜０＞に共通に接続されたＮＭＯＳトランジスタで構成されている。
【００６３】
ＤＱセンスアンプ１５は一対のデータ線ＤＱ、／ＤＱ相互間に接続されており、データ線ＤＱ、／ＤＱ相互間の電位差を増幅してデータを出力する。そして、ＤＱセンスアンプ１５から出力されるデータはデータ入出力回路を介してメモリの外部に出力される。
【００６４】
一対のトランスファゲート１６は、外部から供給されるビット線電位ＥｘｔＶＢＬ＜０＞、ＥｘｔＶＢＬ＜１＞のノードと一対のビット線ＢＬ＜０＞、ＢＬ＜１＞との間に接続されており、それぞれソース・ドレイン間が並列に接続されたＰＭＯＳ及びＮＭＯＳトランジスタで構成されている。上記一対のトランスファゲート１６は、制御信号ＥｘｔＯＮ＜０＞、／ＥｘｔＯＮ＜０＞及びＥｘｔＯＮ＜１＞、／ＥｘｔＯＮ＜１＞で導通制御される。
【００６５】
図５に示すセルアレイ内には複数のメモリセルＭＣが設けられている。各メモリセルＭＣはそれぞれ、ＭＯＳトランジスタからなりスイッチとして動作するセルトランジスタ３１と、一方の電極がセルトランジスタ３１の一方の電流端に接続されたＰＺＴ（ＰｂＺｒＴｉＯ３）等の強誘電体を誘電膜とするセルキャパシタ３２とからなる。各セルキャパシタ３２の他方の電極にはプレート線ＰＬ＜０＞またはＰＬ＜１＞が接続され、各セルトランジスタ３１の他方の電流端にはビット線ＢＬ＜０＞またはＢＬ＜１＞が接続されている。そして、各セルトランジスタ３１のゲート電極はワード線ＷＬ＜０＞またはＷＬ＜１＞に接続されている。
【００６６】
また、図５の回路には、外部から供給されるプレート線電位ＥＸＴＰＬ＜０＞、ＥＸＴＰＬ＜１＞をプレート線ＰＬ＜０＞、ＰＬ＜１＞に転送する一対のトランスファゲート３３が設けられている。上記一対のトランスファゲート３３は、それぞれソース・ドレイン間が並列に接続されたＰＭＯＳ及びＮＭＯＳトランジスタで構成され、制御信号ＥＸＴＰＬＯＮ＜０＞、／ＥＸＴＰＬＯＮ＜０＞及びＥＸＴＰＬＯＮ＜１＞、／ＥＸＴＰＬＯＮ＜１＞で導通制御される。
【００６７】
すなわち、図５のセルアレイ内に設けられている各メモリセルＭＣは、１個のＭＯＳトランジスタと１個のキャパシタとからなるいわゆる１Ｔ−１Ｃ型の場合である。
【００６８】
図６に示すセルアレイ内には、複数のユニットセル（メモリセル）が設けられている。各ユニットセルは、図５の場合と同様にセルトランジスタ３１とセルキャパシタ３２とからなる。複数のユニットセルのセルキャパシタ３２が直列に接続され、ユニットセルのセルトランジスタ３１の一方及び他方の電極が対応するセルキャパシタ３２に対して並列接続されることで複数のユニットセルが直列接続されてメモリブロックが構成される。そして、各メモリブロックの一端にはプレート線ＰＬ＜０＞またはＰＬ＜１＞が接続され、他端にはブロック選択用のＮＭＯＳトランジスタ３４それぞれを介して、ビット線ＢＬ＜０＞またはＢＬ＜１＞が接続されている。各セルトランジスタ３１のゲート電極は、複数のワード線ＷＬ＜０＞〜ＷＬ＜７＞のうち対応するものに接続されている。
【００６９】
ブロック選択用のＮＭＯＳトランジスタ３４のゲート電極はブロック選択線ＢＳ＜０＞またはＢＳ＜１＞に接続されている。
【００７０】
また、図５の回路と同様に、外部から供給されるプレート線電位ＥＸＴＰＬ＜０＞、ＥＸＴＰＬ＜１＞をプレート線ＰＬ＜０＞、ＰＬ＜１＞に転送する一対のトランスファゲート３３が設けられている。
【００７１】
すなわち、図６のようなセルアレイを有する強誘電体メモリは、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリの場合である。
【００７２】
以下、この発明の種々の実施の形態について詳細に説明する。
【００７３】
（第１の実施の形態）
図７は、図５に示すような１Ｔ−１Ｃ型の強誘電体メモリのセルアレイの一部の回路構成を示している。図７にはそれぞれ複数本のビット線、プレート線及びワード線が設けられており、そのうち４本のビット線ＢＬ＜０＞〜ＢＬ＜３＞とそれぞれ７本のプレート線ＰＬ＜０＞〜ＰＬ＜６＞及びワード線ＷＬ＜０＞〜ＷＬ＜６＞が例示されている。セルアレイの各行には、それぞれ１本おきにメモリセルがビット線に接続されており、かつ偶数番目の行のワード線ＷＬ＜ａ＞（ａ＝０，２，４，６，…）に各ゲート電極が接続されたメモリセルは奇数番目の列のビット線ＢＬ＜ｂ＞（ｂ＝１，３，…）に接続され、奇数番目の行のワード線ＷＬ＜ｃ＞（ｃ＝１，３，５，…）に各ゲート電極が接続されたメモリセルは偶数番目の列のビット線ＢＬ＜ｄ＞（ｄ＝０，２，…）に接続されている。
【００７４】
本テストモードにおいて、図１に示すテストシーケンス中の（５）のステップの際に、セルキャパシタに対して抗電圧の絶対値よりも小さな電位差を印加することは、メモリセルが接続されているプレート線とビット線間に所定の電位差を加え、かつメモリセル内のセルトランジスタを導通させることで実現できる。
【００７５】
例えば、図７中、プレート線ＰＬ＜２＞とビット線ＢＬ＜１＞とに接続されている１個のメモリセルＭＣ１には予め“１”のデータが書き込まれており、このメモリセルＭＣ１に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加する際の動作を、図８のタイミングチャートを参照して説明する。
【００７６】
まず、イコライズ制御線ＥＱＬは“Ｈ”のままにされ、イコライズ電位ＶＥＱとして０Ｖが供給される。これにより、図４に示すビット線イコライズ／プリチャージ回路１１内のＮＭＯＳトランジスタ１７、１８、１９が導通し、ビット線ＢＬ＜０＞、ＢＬ＜１＞を含む全てのビット線が０Ｖ（ＧＮＤ）にイコライズされている。
【００７７】
次に、メモリセルＭＣ１が接続されているワード線ＷＬ＜２＞に対応したロウアドレスＲｏｗ  Ａｄｄ．＜２＞が選択されてワード線ＷＬ＜２＞がＶＰＰ電位に昇圧される。これにより、メモリセルＭＣ１内のセルトランジスタが導通し、メモリセルＭＣ１内のセルキャパシタのセルトランジスタ側の電極に０Ｖ（ＧＮＤ）の電位が印加される。
【００７８】
一方、制御信号ＰＬＥＮＢＬが０Ｖから“Ｈ”に上昇し、プレート線を駆動する準備がなされる。これを受けて、制御信号ＰＬＯＮが一旦は“Ｈ”に上昇し、ノーマルモードとしての動作の準備に入る。続いて、制御信号ＰＬＯＮが“Ｌ”に下降し、かつ制御信号／ＴｅｓｔＰＬが“Ｌ”に下降することにより、本テストモードとしての動作に入り、プレート線ＰＬ＜２＞に正極性の電位ＶＴｅｓｔＰＬが出力される。
【００７９】
制御信号／ＴｅｓｔＰＬが“Ｌ”に下降してから所定の時間の後に、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇し、これに伴ってプレート線ＰＬ＜２＞の電位が０Ｖ（ＧＮＤ）に低下する。また、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇した後に、ワード線ＷＬ＜２＞の電位が０Ｖ（ＧＮＤ）に低下してメモリセルＭＣ１の選択動作が終了する。続いて制御信号ＰＬＯＮが“Ｈ”に上昇し、ノーマルモード動作の準備に入る。その後、図１に示すテストシーケンス中の（６）以降のステップが実行される。
【００８０】
ところで、ビット線が０Ｖ（ＧＮＤ）の電位に、かつプレート線ＰＬ＜２＞が正極性の電位ＶＴｅｓｔＰＬにそれぞれ設定されているときにメモリセルＭＣ１が選択されると、メモリセルＭＣ１内のセルキャパシタには、図７中に示すように、プレート線ＰＬ＜２＞側の電極が（＋）、セルトランジスタ側の電極が（−）となるような電位差ＶＴｅｓｔＰＬが印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差＋△Ｖに相当する。この電位差がセルキャパシタ３２に印加され、プレート線ＰＬ＜２＞の電位が再び０Ｖに戻ることで、メモリセルＭＣ１の分極量は、図２（ａ）に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルＭＣ１からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【００８１】
メモリセルＭＣ１からデータを読み出す際は、メモリセルＭＣ１内の強誘電体キャパシタ３２には上記電位差ＶＴｅｓｔＰＬよりも大きな電位差が印加される。
【００８２】
なお、この第１の実施の形態では、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇した後に、ワード線ＷＬ＜２＞の電位が０Ｖ（ＧＮＤ）に低下して、メモリセルＭＣ１の選択動作が一旦終了する場合を説明した。しかし、図８中に破線で示すように、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇した後もワード線ＷＬ＜２＞の電位をＶＰＰ電位に保ったまま、制御信号ＰＬＯＮを再度“Ｈ”に上昇させて、ノーマルモードとして引き続きメモリセルＭＣ１からデータの読み出しを行うようにしてもよい。
【００８３】
また、プレート線ＰＬ＜２＞に正極性の電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタ３２の両電極間には、電位差ＶＴｅｓｔＰＬが複数回連続して印加されることになる。
【００８４】
（第２の実施の形態）
ところで、図７に示すような構成のセルアレイを有する強誘電体メモリにおいて、選択されたメモリセルＭＣ１に対して上記電位差ＶＴｅｓｔＰＬを印加する際に、同じ行に存在している他のメモリセル、例えばビット線ＢＬ＜３＞に接続されているメモリセルＭＣ２に対しても上記電位差ＶＴｅｓｔＰＬが印加され、ディスターブ（Ｄｉｓｔｕｒｂ）がかかる。
【００８５】
そこで、この第２の実施の形態では、選択されるメモリセル以外のメモリセルには上記電位差ＶＴｅｓｔＰＬが印加されないようにして、ディスターブがかからないように配慮したものである。
【００８６】
以下、図９のタイミングチャートを参照して動作を説明する。
【００８７】
イコライズ制御線ＥＱＬが“Ｈ”から“Ｌ”に低下して、ビット線が０Ｖ（ＧＮＤ）にイコライズされた状態から解除され、次にメモリセルＭＣ１の選択動作が開始され、プレート線ＰＬ＜２＞に正極性の電位ＶＴｅｓｔＰＬが出力された後、プレート線ＰＬ＜２＞の電位が０Ｖ（ＧＮＤ）に低下する。
【００８８】
この実施の形態では、プレート線ＰＬ＜２＞に正極性の電位ＶＴｅｓｔＰＬが出力される動作に同期して、選択されるメモリセルＭＣ１が接続されているビット線とメモリセルが接続されていない偶数番目の列のビット線ＢＬ＜ｍ＞（ｍ＝０，１，２，４，６，…）以外の複数のビット線ＢＬ＜ｎ＞（ｎ＝３，５，７，…）に、並列的に正極性の電位ＶＴｅｓｔＢＬ（＝ＶＴｅｓｔＰＬ）が出力され、プレート線ＰＬ＜２＞への電位ＶＴｅｓｔＰＬの出力が終了される動作に同期して、複数のビット線ＢＬ＜ｎ＞への電位ＶＴｅｓｔＢＬの出力動作が終了する。
【００８９】
この結果、ビット線ＢＬ＜１＞以外のビット線、例えばＢＬ＜３＞に接続されているメモリセルＭＣ２を始めとする非選択のメモリセルに対しては実質的に上記電位差ＶＴｅｓｔＰＬが印加されないようになり、メモリセルＭＣ２にはディスターブがかからなくなる。
【００９０】
なお、この第２の実施の形態においても、第１の実施の形態と同様に、図９中に破線で示すように、ワード線ＷＬ＜２＞の電位をＶＰＰ電位に保ったまま、制御信号ＰＬＯＮを再度“Ｈ”に上昇させて、ノーマルモードとして引き続きメモリセルＭＣ１からデータの読み出しを行うようにしてもよい。さらに、プレート線及びビット線にそれぞれ正極性の電位ＶＴｅｓｔＰＬ、ＶＴｅｓｔＢＬを印加する際に電位ＶＴｅｓｔＰＬ、ＶＴｅｓｔＢＬを定常的に印加する場合を説明したが、これはそれぞれ互いに同期させて電位ＶＴｅｓｔＰＬ、ＶＴｅｓｔＢＬをパルス状に複数回連続して印加するようにしてもよい。この場合、選択されたメモリセル内のセルキャパシタの両電極間には、電位差ＶＴｅｓｔＰＬが複数回連続して印加されることになる。
【００９１】
（第３の実施の形態）
図１０は第３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図７に示した第１の実施の形態のものと同様に構成されている。
【００９２】
第１、第２の各実施の形態では、予め“１”のデータが書き込まれたメモリセルからデータを読み出す前に、分極を弱めるようにプレート線からビット線に向いた電界の方向で抗電圧の絶対値よりも小さな電位差をメモリセルに対して印加する場合について説明した。これに対して、第３の実施の形態では、予め“０”のデータが書き込まれたメモリセルに対し、分極を弱めるようにビット線からプレート線に向いた電界の方向で抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【００９３】
例えば、図１０中のワード線ＷＬ＜２＞、プレート線ＰＬ＜２＞及びビット線ＢＬ＜１＞に接続されている偶数番目の行のメモリセルＭＣ１に予め“０”のデータが書き込まれており、このメモリセルＭＣ１に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加する際の動作を図１１のタイミングチャートを参照して説明する。
【００９４】
予め、全てのプレート線は０Ｖ（ＧＮＤ）にイコライズされている。次に、メモリセルＭＣ１が接続されているワード線ＷＬ＜２＞に対応したロウアドレスＲｏｗ  Ａｄｄ．＜２＞が選択されてワード線ＷＬ＜２＞がＶＰＰ電位に昇圧され、メモリセルＭＣ１の選択動作が開始される。
【００９５】
一方、制御信号線ＥＱＬが“Ｌ”に下降し、この後、制御信号ＴｅｓｔＢＬが“Ｈ”に上昇する。この場合、ビット線ＢＬ＜１＞に対応したカラムアドレスＣｏｌ  Ａｄｄ．＜１＞が選択されることにより、ビット線ＢＬ＜１＞に正極性の電位ＶＴｅｓｔＢＬが出力される。なお、制御信号線ＥＱＬ、制御信号ＴｅｓｔＢＬ及び電位ＶＴｅｓｔＢＬ等については後に説明する。
【００９６】
制御信号ＴｅｓｔＢＬが“Ｈ”に上昇してから所定の時間の後に、制御信号ＴｅｓｔＢＬが“Ｌ”に下がり、ビット線ＢＬ＜１＞の電位が０Ｖ（ＧＮＤ）に低下する。また、制御信号ＴｅｓｔＢＬが“Ｌ”に下がった後に、ワード線ＷＬ＜２＞の電位が０Ｖ（ＧＮＤ）に低下してメモリセルＭＣ１の選択動作が終了する。その後、図１に示すテストシーケンス中の（６）以降のステップが実行される。
【００９７】
この場合、メモリセルＭＣ１が接続されているビット線ＢＬ＜１＞の電位は０Ｖ（ＧＮＤ）から正極性の電位ＶＴｅｓｔＢＬに上昇する。全てのプレート線は０Ｖ（ＧＮＤ）にされているので、選択されたメモリセルＭＣ１内のセルキャパシタには、図１０中に示すように、プレート線ＰＬ＜２＞側の電極が（−）、セルトランジスタ側の電極が（＋）となるような電位差ＶＴｅｓｔＢＬが印加される。このような電位差がセルキャパシタに印加されることで、メモリセルＭＣ１の分極量は、短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルＭＣ１からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【００９８】
なお、この第３の実施の形態では、制御信号ＴｅｓｔＢＬが“Ｌ”に低下した後に、ワード線ＷＬ＜２＞の電位が０Ｖ（ＧＮＤ）に低下し、メモリセルＭＣ１の選択動作が終了する場合を説明した。しかし、図１１中に破線で示すように、制御信号ＴｅｓｔＢＬが“Ｌ”に低下した後もワード線ＷＬ＜２＞の電位をＶＰＰに保ったまま、引き続きメモリセルＭＣ１からデータの読み出しを行うようにしてもよい。
【００９９】
また、ビット線ＢＬ＜１＞に正極性の電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＢＬが複数回連続して印加されることになる。
【０１００】
（第４の実施の形態）
図１２は第４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図７に示した第１の実施の形態のものと同様に構成されている。
【０１０１】
第１ないし第３の各実施の形態では、予め“１”もしくは“０”のデータが書き込まれた特定の１個のメモリセルからデータを読み出す前に、抗電圧の絶対値よりも小さな電位差をメモリセルに対して印加する場合を説明した。これに対して、第４の実施の形態では、セルアレイ内の全てのメモリセルに対して予め“１”のデータが書き込まれており、これらのメモリセルに対して、分極を弱めるようにプレート線からビット線に向いた電界の方向で抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１０２】
次に、図１３のタイミングチャートを参照して動作を説明する。
【０１０３】
制御信号ＰＬＥＮＡＢＬＥが“Ｌ”から“Ｈ”（ＶＤＤ）に上昇し、プレート線を駆動する準備が行われる。制御信号ＰＬＥＮＡＢＬＥが“Ｈ”に上昇した後、プレート線を駆動すべく制御信号ＰＬＯＮが一旦、“Ｈ”に上昇する。また、イコライズ制御線ＥＱＬは“Ｈ”（ＶＤＤ）にされているため、図４に示すビット線イコライズ／プリチャージ回路１１内のＮＭＯＳトランジスタ１７、１８、１９が導通し、全てのビット線は０Ｖ（ＧＮＤ）にイコライズされている。
【０１０４】
次に、制御信号ＰＬＯＮが“Ｌ”に下降し、制御信号／ＴｅｓｔＰＬが“Ｌ”に下降する。また、ロウアドレスを切り替えることにより、複数のワード線がワード線ＷＬ＜０＞から順次選択され、選択されたワード線がＶＰＰ電位に昇圧される。ロウアドレス＜０＞が選択され、制御信号／ＴｅｓｔＰＬが“Ｌ”に下降することによりプレート線ＰＬ＜０＞に正極性の電位ＶＴｅｓｔＰＬが出力される。
【０１０５】
制御信号／ＴｅｓｔＰＬが“Ｌ”に下降してから所定の時間の後に、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇し、これに伴ってプレート線ＰＬ＜０＞の電位が０Ｖ（ＧＮＤ）に下降する。また、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇した後にワード線ＷＬ＜０＞の電位が０Ｖ（ＧＮＤ）に低下し、さらに制御信号ＰＬＯＮが“Ｈ”に上昇する。このようにして始めのロウ＜０＞の選択動作が行われる。ワード線ＷＬ＜０＞が選択されている際に、対応する行のプレート線ＰＬ＜０＞の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化するので、ワード線ＷＬ＜０＞とプレート線ＰＬ＜０＞とに接続されている全てのメモリセルに対し、図１２中に示すように、プレート線ＰＬ＜０＞側が（＋）、セルトランジスタ側が（−）となるような電位差ＶＴｅｓｔＰＬが並列的に印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差△Ｖに相当する。この電位差が１行分のメモリセルのセルキャパシタに印加され、プレート線の電位が０Ｖに戻ることで、これら各メモリセルの分極量はそれぞれ、図２（ａ）に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１０６】
以下、同様に、異なる行のワード線が選択されている際に、対応する行のプレート線の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化し、対応する行内の全てのメモリセルに対し、図１２中に示すように、プレート線ＰＬ＜０＞側が（＋）、セルトランジスタ側が（−）となるような電位差ＶＴｅｓｔＰＬが並列的に印加される。
【０１０７】
従って、上記電位差ＶＴｅｓｔＰＬが印加された後に、各メモリセルからデータの読み出しを行う際に、それぞれの分極量を短時間で評価することができる。
【０１０８】
なお、この実施の形態の場合にも、第１ないし第３の各実施の形態の場合と同様に、各プレート線に正極性の電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差ＶＴｅｓｔＰＬを複数回連続して印加するようにしてもよい。
【０１０９】
（第５の実施の形態）
上記第４の実施の形態では、セルアレイ内の全てのメモリセルを選択し、各プレート線に電位ＶＴｅｓｔＰＬを印加する場合に、ロウアドレスを切り替えて複数のワード線及びプレート線を順次選択するようにした。
【０１１０】
これに対して、第５の実施の形態では複数のワード線及びプレート線を同時に選択するようにしたものである。
【０１１１】
以下、図１４のタイミングチャートを参照して動作を説明する。この場合、制御信号ＥＱＬは“Ｈ”（ＶＤＤ）に固定されているため、全てのビット線は０Ｖ（ＧＮＤ）にイコライズされている。制御信号ＰＬＥＮＡＢＬＥが“Ｌ”から“Ｈ”（ＶＤＤ）に上昇し、プレート線を駆動する準備がなされる。引き続き制御信号ＰＬＥＮＢＬＥが“Ｈ”に上昇し、ノーマルモードとしてのプレート線駆動の準備が一旦は行われる。
【０１１２】
次に、制御信号ＰＬＯＮが“Ｌ”に下降し、この後、制御信号／ＴｅｓｔＰＬが“Ｌ”に下降することにより、テストモードとしてのプレート線の駆動が行われ、全ロウアドレスが選択されることにより全てのプレート線ＰＬ＜ｎ＞に対し一斉に正極性の電位ＶＴｅｓｔＰＬが出力される。また、全てのワード線ＷＬ＜ｎ＞（ｎ＝０，１，２，３…）がＶＰＰ電位に昇圧される。
【０１１３】
次に、制御信号／ＴｅｓｔＰＬが“Ｌ”に下降してから所定の時間の後に、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇し、これに伴って全てのプレート線ＰＬ＜ｎ＞の電位が一斉に０Ｖ（ＧＮＤ）に低下する。また、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇した後に、全てのロウアドレスの選択が解除されて、全てのワード線ＷＬ＜ｎ＞の電位が０Ｖ（ＧＮＤ）に低下し、その後、制御信号ＰＬＯＮが“Ｈ”に上昇する。
【０１１４】
このようにして全てのワード線が同時に選択され、全てのプレート線の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化する。この結果、全てのメモリセルに対し、図１２中に示すように、プレート線側が（＋）、セルトランジスタ側が（−）となるような電位差ＶＴｅｓｔＰＬが印加される。この電位差が各メモリセルのセルキャパシタに印加されることで、これら各メモリセルの分極量はそれぞれ、図２（ａ）に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１１５】
この第５の実施の形態では、複数のワード線及びプレート線が同時に選択されるので、テスト時間の一層の短縮化を図ることができる。
【０１１６】
なお、この実施の形態の場合にも、第１ないし第４の各実施の形態の場合と同様に、各プレート線に正極性の電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差ＶＴｅｓｔＰＬを複数回連続して印加するようにしてもよい。
【０１１７】
（第６の実施の形態）
図１５は第６の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図１１に示した第１の実施の形態のものと同様に構成されている。
【０１１８】
第４及び第５の各実施の形態では、全てのメモリセルに対して予め“１”のデータが書き込まれており、これらのメモリセルに対し、プレート線からビット線に向いた電界でかつ抗電圧の絶対値よりも小さな電位差を印加するようにしていた。
【０１１９】
これに対し、第６の実施の形態では、全てのメモリセルに対して予め“０”のデータが書き込まれており、これらのメモリセルに対し、ビット線からプレート線に向いた電界でかつ抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１２０】
次に、図１６のタイミングチャートを参照して動作を説明する。
【０１２１】
この場合、予め全てのプレート線は０Ｖ（ＧＮＤ）にイコライズされている。
【０１２２】
また、カラムアドレスを切り替えることにより、複数のビット線が選択され、選択されたビット線に対して、０Ｖ→ＶＴｅｓｔＢＬ→０Ｖと変化するように電位が印加される。
【０１２３】
奇数番目の列のビット線ＢＬ＜ｎ＞が選択される際には偶数番目の行のワード線ＷＬ＜ｌ＞が選択されてその電位がＶＰＰに昇圧され、偶数番目の列のビット線ＢＬ＜ｎ＋１＞が選択される際には奇数番目の行のワード線ＷＬ＜ｌ＋１＞が選択されてその電位がＶＰＰに昇圧される。
【０１２４】
例えば、奇数番目の列のビット線ＢＬ＜ｌ＞が選択される際に偶数番目の行のワード線ＷＬ＜０＞、ＷＬ＜２＞、ＷＬ＜４＞、ＷＬ＜６＞が全て選択され、図１５に示すようにそれぞれの交点に配置された各メモリセルＭＣ２、ＭＣ３、ＭＣ４それぞれに対し、プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差ＶＴｅｓｔＢＬが印加される。
【０１２５】
各メモリセルに電位差ＶＴｅｓｔＢＬが印加されることで、これら各メモリセルの分極量はそれぞれ、短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、上記電位差ＶＴｅｓｔＢＬが印加された後に、各メモリセルからデータの読み出しを行う際に、それぞれの分極量を短時間で評価することができる。
【０１２６】
なお、この実施の形態の場合にも、第１ないし第５の各実施の形態の場合と同様に、各ビット線に正極性の電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差ＶＴｅｓｔＢＬを複数回連続して印加するようにしてもよい。
【０１２７】
（第７の実施の形態）
上記第６の実施の形態では、セルアレイ内の全てのメモリセルを選択し、各ビット線に電位ＶＴｅｓｔＢＬを印加する場合に、ロウアドレス及びカラムアドレスを切り替えて複数のワード線及びビット線を順次選択するようにしていた。
【０１２８】
これに対して、第７の実施の形態では全てのワード線及びビット線を同時に選択するようにしたものである。
【０１２９】
以下、図１７のタイミングチャートを参照して動作を説明する。
【０１３０】
第６の実施の形態と同様に、予め全てのプレート線は０Ｖ（ＧＮＤ）にイコライズされている。また、ロウアドレスは全てが選択状態にされる。これにより、全てのワード線ＷＬ＜ｘ＞がＶＰＰ電位に昇圧される。
【０１３１】
一方、制御信号線ＥＱＬが“Ｌ”に下降し、この後、制御信号ＴｅｓｔＢＬが“Ｈ”に上昇することにより、全てのビット線ＢＬ＜ｘ＞に一斉に正極性の電位ＶＴｅｓｔＢＬが出力される。
【０１３２】
制御信号ＴｅｓｔＢＬが“Ｈ”に上昇してから所定の時間の後に、制御信号ＴｅｓｔＢＬが“Ｌ”に下降し、これに伴って全てのビット線ＢＬ＜ｘ＞の電位が一斉に０Ｖ（ＧＮＤ）に低下する。また、制御信号ＴｅｓｔＢＬが“Ｌ”に下降した後に全てのワード線ＷＬ＜ｘ＞の電位が０Ｖ（ＧＮＤ）に低下し、さらに制御信号線ＥＱＬが“Ｈ”に上昇する。
【０１３３】
このようにして全てのワード線ＷＬ＜ｘ＞が同時に選択され、全てのワード線ＷＬ＜ｘ＞が選択されている際に、全てのビット線ＢＬ＜ｘ＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖと変化する。この結果、例えばビット線ＢＬ＜１＞に接続されているメモリセルＭＣ１〜ＭＣ４を含む全てのメモリセルに対し、図１５中に示すように、プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差ＶＴｅｓｔＢＬが印加される。この電位差が各メモリセルのセルキャパシタに印加されることで、これら各メモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１３４】
この第７の実施の形態では、全てのワード線及びビット線が同時に選択されるので、テスト時間の一層の短縮化を図ることができる。
【０１３５】
なお、この実施の形態の場合にも、第１ないし第６の各実施の形態の場合と同様に、各ビット線に電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差ＶＴｅｓｔＢＬを複数回連続して印加するようにしてもよい。
【０１３６】
（第８の実施の形態）
ところで、強誘電体メモリのテストを行う場合、“１”、“０”のデータが市松状に配置されたいわゆるチェッカーパターン（Ｃｈｅｃｋｅｒ  Ｐａｔｔｅｒｎ）がメモリセルに書き込まれることがある。第８の実施の形態は、このようなチェッカーパターンが書き込まれた強誘電体メモリにおいて、“１”のデータが書き込まれたメモリセルに対して抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１３７】
例えば、図１８に示すように、ワード線ＷＬ＜３＞に接続された複数のメモリセルのうち、ビット線ＢＬ＜０＞、ＢＬ＜４＞に接続されているメモリセルＭＣ１、ＭＣ２には“１”のデータが、ビット線ＢＬ＜２＞に接続されているメモリセルＭＣ３には“０”のデータがそれぞれ書き込まれており、図１９に示すように、ワード線ＷＬ＜４＞に接続された複数のメモリセルのうち、ビット線ＢＬ＜３＞に接続されているメモリセルＭＣ４には“１”のデータが、ビット線ＢＬ＜１＞に接続されているメモリセルＭＣ５には“０”のデータがそれぞれ書き込まれているとする。
【０１３８】
以下、図２０のタイミングチャートを参照してその動作を説明する。
【０１３９】
図２０に示すように、予め全てのビット線及びプレート線はそれぞれ０Ｖ（ＧＮＤ）にイコライズされている。そして、ロウアドレスが順次選択される。例えばロウアドレスＲｏｗ．Ａｄｄ．＜３＞が選択されて、対応するワード線ＷＬ＜３＞の電位がＶＰＰ電位に昇圧されているときに、制御信号／ＴｅｓｔＰＬに同期してプレート線ＰＬ＜３＞が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化する。これにより、図１８中に示されているそれぞれ“１”のデータが書き込まれているメモリセルＭＣ１、ＭＣ２に対し、プレート線ＰＬ＜３＞側が（＋）、セルトランジスタ側が（−）となるような電位差ＶＴｅｓｔＰＬが並列的に印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差に相当する。この電位差がメモリセルＭＣ１、ＭＣ２の各セルキャパシタに印加されることで、これらメモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４０】
一方、ワード線ＷＬ＜３＞が選択されているとき、このワード線ＷＬ＜３＞に接続されており、“０”のデータが書き込まれているメモリセルＭＣ３には、先に述べたようなディスターブがかかる。そこで、このようなディスターブを防ぐために、図２０に示すように、プレート線ＰＬ＜３＞の電位を０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化させるのに同期して、ビット線ＢＬ＜２＞の電位を０Ｖ→ＶＴｅｓｔＢＬ（＝ＶＴｅｓｔＰＬ）→０Ｖと変化させる。これにより、メモリセルＭＣ３が接続されているプレート線ＰＬ＜３＞とビット線ＢＬ＜２＞との間には実質的に電位差が印加されなくなり、メモリセルＭＣ３にディスターブがかからなくなる。
【０１４１】
次に、例えばロウアドレスＲｏｗ．Ａｄｄ．＜４＞が選択されて、対応するワード線ＷＬ＜４＞の電位がＶＰＰに昇圧されているときに、制御信号／ＴｅｓｔＰＬに同期してプレート線ＰＬ＜４＞が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化する。これにより、図１９中に示されている“１”のデータが書き込まれているメモリセルＭＣ４に対し、プレート線ＰＬ＜４＞側が（＋）、セルトランジスタ側が（−）となるような電位差ＶＴｅｓｔＰＬが印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差に相当する。この電位差がメモリセルＭＣ４のセルキャパシタに印加されることで、メモリセルＭＣ４の分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４２】
一方、ワード線ＷＬ＜４＞が選択されているとき、このワード線ＷＬ＜４＞に接続されて、“０”のデータが書き込まれているメモリセルＭＣ５については、図２０に示すように、プレート線ＰＬ＜４＞の電位を０Ｖ→ＶＴｅｓｔＰＬ（＝ＶＴｅｓｔＰＬ）→０Ｖと変化させるのに同期してビット線ＢＬ＜１＞の電位を０Ｖ→ＶＴｅｓｔＢＬ→０Ｖと変化させる。これにより、上記の場合と同様にメモリセルＭＣ５にディスターブがかからなくなる。
【０１４３】
なお、この実施の形態の場合にも、第１ないし第７の各実施の形態の場合と同様に、各プレート線に電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差ＶＴｅｓｔＰＬを複数回連続して印加するようにしてもよい。
【０１４４】
（第９の実施の形態）
第９の実施の形態は、上記チェッカーパターンが書き込まれた強誘電体メモリにおいて、“０”のデータが書き込まれたメモリセルに対して抗電圧以下の電位差を印加するようにしたものである。
【０１４５】
例えば、図２１及び図２２に示すように、ビット線ＢＬ＜１＞に接続された複数のメモリセルのうちワード線ＷＬ＜０＞、ＷＬ＜４＞に接続されているメモリセルＭＣ１、ＭＣ２、及びビット線ＢＬ＜２＞に接続された複数のメモリセルのうちワード線ＷＬ＜３＞に接続されているメモリセルＭＣ３にそれぞれ“０”のデータが書き込まれているとする。
【０１４６】
以下、図２３のタイミングチャートを参照してその動作を説明する。
【０１４７】
図２３に示すように、予め全てのプレート線は０Ｖ（ＧＮＤ）にイコライズされている。そして、カラムアドレスが順次選択される。例えばカラムアドレスＣｏｌ．Ａｄｄ．＜１＞が選択されて、対応するビット線ＢＬ＜１＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖと変化する。また、カラムアドレスＣｏｌ．Ａｄｄ．＜１＞が選択されるときは、ロウアドレスＲｏｗ．Ａｄｄ．＜０＞、＜４＞、＜８＞、…が選択されて、対応するワード線ＷＬ＜０＞、ＷＬ＜４＞、ＷＬ＜８＞…の電位がＶＰＰに昇圧される。これにより、図２１中に示されているそれぞれ“０”のデータが書き込まれているメモリセルＭＣ１、ＭＣ２に対し、プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差ＶＴｅｓｔＢＬが並列的に印加される。この電位差ＶＴｅｓｔＢＬは図２で説明した抗電圧の絶対値よりも小さな電位差に相当する。この電位差が各メモリセルＭＣ１、ＭＣ２のセルキャパシタに印加されることで、これら各メモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４８】
次に、例えばカラムアドレスＣｏｌ．Ａｄｄ．＜２＞が選択されて、対応するビット線ＢＬ＜２＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖと変化する。また、カラムアドレスＣｏｌ．Ａｄｄ．＜２＞が選択されるときは、ロウアドレスＲｏｗ．Ａｄｄ．＜３＞、＜７＞、＜１１＞、…が選択されて、対応するワード線ＷＬ＜３＞、ＷＬ＜７＞、ＷＬ＜１１＞…の電位がＶＰＰ電位に昇圧される。これにより、図２２中に示されている“０”のデータが書き込まれているメモリセルＭＣ３に対し、各プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差ＶＴｅｓｔＢＬが印加される。この電位差が各メモリセルＭＣ３のセルキャパシタに印加されることで、メモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４９】
なお、この実施の形態の場合にも、第１ないし第８の各実施の形態の場合と同様に、各ビット線に電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差ＶＴｅｓｔＢＬを複数回連続して印加するようにしてもよい。
【０１５０】
（第１０の実施の形態）
図２４は、図６に示すＴＣ並列ユニット直列接続型強誘電体メモリのセルアレイの一部の構成を示している。図２４にはそれぞれ複数本のビット線、プレート線、ワード線及びブロック選択線が設けられており、そのうち４本のビット線ＢＬ＜０＞〜ＢＬ＜３＞、２本のプレート線ＰＬ＜０＞、ＰＬ＜１＞、４本のワード線ＷＬ＜０＞〜ＷＬ＜３＞及び２本のブロック選択線ＢＳ＜０＞、ＢＳ＜１＞が例示されている。
【０１５１】
ここで、図１に示すテストシーケンス中の（５）のステップにおいて、強誘電体キャパシタに対して抗電圧の絶対値よりも小さな電位差を印加することは、各メモリブロックにおいて、選択されるユニットセル（メモリセル）のセルトランジスタを非導通とし、かつ非選択のユニットセルのセルトランジスタを全て導通させ、メモリブロックに接続されているプレート線とビット線とにそれぞれ所定の電位を加えることで実現できる。
【０１５２】
例えば、図２４中、プレート線ＰＬ＜０＞とビット線ＢＬ＜２＞とに接続されたメモリブロック内に設けられ、かつワード線ＷＬ＜１＞に接続されているメモリセルＭＣ１には予め“１”のデータが書き込まれており、このメモリセルＭＣ１に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加するテストモード時の動作を図２５のタイミングチャートを参照して説明する。
【０１５３】
予めプレート線ＰＬ＜０＞、ＰＬ＜１＞は０Ｖ（ＧＮＤ）にイコライズされている。
【０１５４】
制御信号ＰＬＯＮが“Ｌ”に下がり、ロウアドレスＲｏｗ．Ａｄｄ．＜１＞が選択されることで、予めＶＰＰ電位に昇圧されていたワード線ＷＬ＜１＞の電位が０Ｖ（ＧＮＤ）に低下する。なお、これよりも前では全てのワード線の電位はＶＰＰ電位に昇圧されている。
【０１５５】
次に、ブロック選択線ＢＳ＜０＞が選択されて、ビット線ＢＬ＜０＞、ＢＬ＜１＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４が導通する。ブロック選択線ＢＳ＜０＞が“Ｈ”（ＶＰＰ）に上昇した後に、制御信号／ＴｅｓｔＰＬが“Ｌ”に下降するのに伴ってプレート線ＰＬ＜０＞に正極性の電位ＶＴｅｓｔＰＬが出力され、その後、制御信号／ＴｅｓｔＰＬが“Ｈ”に上昇するのに伴ってプレート線ＰＬ＜０＞の電位は元の０Ｖに低下する。このとき、ビット線ＢＬ＜０＞を除くビット線ＢＬ＜１＞〜ＢＬ＜３＞は全て０Ｖ（ＧＮＤ）にイコライズされている。
【０１５６】
プレート線ＰＬ＜０＞の電位が０Ｖに低下してから、ブロック選択線ＢＳ＜０＞が“Ｌ”に低下し、これに伴ってワード線ＷＬ＜１＞の電位がＶＰＰに上昇する。また、ワード線ＷＬ＜１＞がＶＰＰに上昇した後に制御信号ＰＬＯＮが“Ｈ”に上昇し、メモリセルＭＣ１の選択動作が終了する。その後、図１に示すテストシーケンス中の（６）以降のステップが実行される。
【０１５７】
ところで、ワード線ＷＬ＜１＞が選択されているとき、メモリセルＭＣ１内のセルトランジスタは非導通となり、メモリセルＭＣ１を含むメモリブロック内の他のメモリセルの全てのセルトランジスタは導通状態になっている。また、ワード線ＷＬ＜１＞が選択されているとき、プレート線ＰＬ＜０＞の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖに変化すると、ビット線ＢＬ＜２＞は０Ｖ（ＧＮＤ）にされているので、プレート線ＰＬ＜０＞とビット線ＢＬ＜２＞との間に接続されているメモリブロック内のメモリセルＭＣ１のセルキャパシタには、図２４中に示すように、プレート線ＰＬ＜０＞側の電極が（＋）、ビット線ＢＬ＜２＞側の電極が（−）となるような電位差ＶＴｅｓｔＰＬが印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した電位差＋△Ｖに相当する。この電位差がセルキャパシタに印加されることで、メモリセルＭＣ１の分極量は、図２に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルＭＣ１からデータの読み出しを行う際に、分極量を短時間で評価することができる。なお、メモリセルＭＣ１からデータを読み出す際に、メモリセルＭＣ１内のセルキャパシタには上記電位差ＶＴｅｓｔＰＬよりも大きな抗電圧以上の電位差が印加される。この電位差は図１中のシーケンスのステップ（４）における逆データパターンの書き込み時と同じ電位差でよい。
【０１５８】
ところで、メモリセルＭＣ１に対して上記電位差ＶＴｅｓｔＰＬが印加される際に、上記メモリセルＭＣ１と同じワード線ＷＬ＜１＞に接続されており、プレート線ＰＬ＜０＞とビット線ＢＬ＜０＞との間に接続されているメモリブロック内のメモリセルＭＣ２に対しても同様の向きで電位差ＶＴｅｓｔＰＬが印加される。すなわち、非選択のメモリセルメモリセルＭＣ２にディスターブがかかる。
【０１５９】
そこで、この実施の形態では、図２５に示すように、プレート線ＰＬ＜０＞の電位を０Ｖ→ＶＴｅｓｔＰＬ→０Ｖと変化させるのに同期して、ビット線ＢＬ＜０＞の電位を０Ｖ→ＶＴｅｓｔＢＬ（＝ＶＴｅｓｔＰＬ）→０Ｖと変化させる。これにより、メモリセルＭＣ２のセルキャパシタには電位差ＶＴｅｓｔＰＬが実質的に印加されなくなり、メモリセルＭＣ２にディスターブがかからなくなる。
【０１６０】
なお、この第１０の実施の形態では、ブロック選択線ＢＳ＜０＞が“Ｌ”に低下した後に、ワード線ＷＬ＜１＞の電位がＶＰＰに上昇して、メモリセルＭＣ１の選択動作が終了する場合を説明した。しかし、図２５中に破線で示すように、ブロック選択線ＢＳ＜０＞を“Ｈ”に保ち、ワード線ＷＬ＜１＞の電位をＧＮＤに保ったまま、引き続きメモリセルＭＣ１からデータの読み出しを行うようにしてもよい。
【０１６１】
また、プレート線ＰＬ＜０＞に正極性の電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＰＬが複数回連続して印加されることになる。
【０１６２】
（第１１の実施の形態）
図２６は第１１の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図２４に示した第１０の実施の形態のものと同様に構成されている。
【０１６３】
第１０の実施の形態では、予め“１”のデータが書き込まれたメモリセルからデータを読み出す前に、抗電圧の絶対値よりも小さな電位差をこのメモリセルに対して印加する場合について説明した。これに対し、第１１の実施の形態では、予め“０”のデータが書き込まれたメモリセルに対して抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１６４】
次に、例えば、図２６中のプレート線ＰＬ＜０＞とビット線ＢＬ＜２＞との間に接続されたメモリブロック内に設けられており、かつワード線ＷＬ＜１＞に接続されているメモリセルＭＣ１に予め“０”のデータが書き込まれており、このメモリセルＭＣ１に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加する際の動作を図２７のタイミングチャートを参照して説明する。
【０１６５】
予めプレート線ＰＬ＜０＞は０Ｖ（ＧＮＤ）にイコライズされている。まず、制御信号線ＥＱＬが“Ｌ”に下降する。この後、ワード線ＷＬ＜１＞に対応したロウアドレスＲｏｗ  Ａｄｄ．＜１＞が選択されることにより、予めＶＰＰ電位に昇圧されていたワード線ＷＬ＜１＞の電位が０Ｖ（ＧＮＤ）に低下する。
【０１６６】
次に、ブロック選択線ＢＳ＜０＞が選択されて、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４が導通する。ブロック選択線ＢＳ＜０＞が“Ｈ”に上昇した後に、制御信号ＴｅｓｔＢＬが“Ｈ”に上昇するのに伴いビット線ＢＬ＜２＞に正極性の電位ＶＴｅｓｔＢＬが出力され、制御信号ＴｅｓｔＢＬが“Ｌ”に低下した後に、ビット線ＢＬ＜２＞の電位は元の０Ｖに低下する。このとき、ビット線ＢＬ＜２＞を除く他のビット線は全て０Ｖ（ＧＮＤ）にイコライズされている。
【０１６７】
制御信号ＴｅｓｔＢＬが“Ｌ”に低下するのに伴いビット線ＢＬ＜２＞の電位が０Ｖに低下してから、ブロック選択線ＢＳ＜０＞が“Ｌ”に低下し、これに伴ってワード線ＷＬ＜１＞の電位が元のＶＰＰに戻る。さらに、制御信号線ＥＱＬが“Ｈ”に上昇し、メモリセルＭＣ１の選択動作が終了する。その後、図１に示すテストシーケンス中の（６）以降のステップが実行される。
【０１６８】
ところで、ワード線ＷＬ＜１＞が選択されているとき、メモリセルＭＣ１のセルトランジスタは非導通となり、メモリセルＭＣ１を含むメモリブロック内の他の全てのメモリセルの各セルトランジスタは導通状態になっている。また、ワード線ＷＬ＜１＞が選択されているとき、ビット線ＢＬ＜２＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖに変化すると、プレートＰＬ＜０＞は０Ｖ（ＧＮＤ）にされているので、プレート線ＰＬ＜０＞とビット線ＢＬ＜２＞との間に接続されているメモリブロック内のメモリセルＭＣ１のセルキャパシタには、図２６中に示すように、プレート線ＰＬ＜０＞側の電極が（−）、ビット線ＢＬ＜２＞側の電極が（＋）となるような電位差ＶＴｅｓｔＢＬが印加される。この電位差ＶＴｅｓｔＢＬは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルＭＣ１の分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルＭＣ１からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１６９】
なお、この第１１の実施の形態では、ブロック選択線ＢＳ＜０＞が“Ｌ”に低下した後に、ワード線ＷＬ＜１＞の電位がＶＰＰに上昇して、メモリセルＭＣ１の選択動作が終了する場合を説明した。しかし、図２７中に破線で示すように、ブロック選択線ＢＳ＜０＞を“Ｈ”に保ちながらワード線ＷＬ＜１＞の電位をＧＮＤに保ち、引き続きメモリセルＭＣ１からデータの読み出しを行うようにしてもよい。
【０１７０】
また、ビット線ＢＬ＜２＞に正極性の電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＢＬが複数回連続して印加されることになる。
【０１７１】
（第１２の実施の形態）
図２８は第１２の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図２４に示した第１０の実施の形態のものと同様に構成されている。
【０１７２】
第１０及び第１１の各実施の形態では、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、予め“１”もしくは“０”のデータが書き込まれた特定の１個のメモリセルからデータを読み出す前に、抗電圧の絶対値よりも小さな電位差をメモリセルに対して印加する場合を説明した。これに対して、第１２の実施の形態では、セルアレイ内の全てのメモリセルに対して予め“１”のデータが書き込まれており、これらのメモリセルに対し、分極を弱める向きの電界でかつ抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１７３】
次に、図２９のタイミングチャートを参照して動作を説明する。
【０１７４】
予め全てのビット線は０Ｖ（ＧＮＤ）にイコライズされている。また、予め全てのワード線はＶＰＰ電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線ＷＬ＜０＞から順次ＶＰＰから０Ｖに低下する。そして、各ワード線の電位が０Ｖになっているワード線の選択期間に、ブロック選択線ＢＳ＜０，１＞（ただし、ＢＳ＜０，１＞はＢＳ＜０＞とＢＳ＜１＞を表す）が共に“Ｈ”となり、各ビット線に接続されているブロック選択用のＮＭＯＳトランジスタ３４が全て導通する。さらに、各ワード線の選択期間に、全てのプレート線ＰＬ＜０，１＞（ただし、ＰＳ＜０，１＞はＰＳ＜０＞とＰＳ＜１＞を表す）の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖに変化する。
【０１７５】
例えば、ワード線ＷＬ＜１＞の選択期間では、図２８に示すように、各メモリブロックにおいてゲート電極がワード線ＷＬ＜１＞に接続されている全てのメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４内のスイッチ３１が非導通状態となる。このとき、他のメモリセル内のセルトランジスタは導通状態となり、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各セルキャパシタには、図２８中に示すように、プレート線ＰＬ＜０，１＞側の電極が（＋）、ビット線側の電極が（−）となるような電位差ＶＴｅｓｔＰＬが印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１７６】
なお、この第１２の実施の形態では、プレート線ＰＬ＜０，１＞に正極性の電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＰＬが複数回連続して印加されることになる。
【０１７７】
（第１３の実施の形態）
図３０は第１３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図２６に示した第１１の実施の形態のものと同様に構成されている。
【０１７８】
第１２の実施の形態では、全てのメモリセルに対して予め“１”のデータが書き込まれており、これらのメモリセルに対し、プレート線からビット線方向の電界を有し、抗電圧の絶対値よりも小さな電位差を印加するようにしていた。
【０１７９】
これに対し、第１３の実施の形態では、全てのメモリセルに対して予め“０”のデータが書き込まれており、これらのメモリセルに対し、ビット線からプレート線方向の電界を有し、抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１８０】
次に、図３１のタイミングチャートを参照して動作を説明する。
【０１８１】
予め全てのプレート線ＰＬ＜０，１＞は０Ｖ（ＧＮＤ）にイコライズされている。また、予め全てのワード線はＶＰＰ電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線ＷＬ＜０＞から順次、ＶＰＰから０Ｖに低下する。そして、各ワード線の電位が０Ｖになっているワード線の選択期間に、ブロック選択線ＢＳ＜０，１＞が“Ｈ”となり、各ビット線に接続されているブロック選択用のＮＭＯＳトランジスタ３４が全て導通する。さらに、各ワード線の選択期間に、全てのカラムアドレスが選択され、全てのビット線ＢＬ＜０，１，２，３＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖに変化する。
【０１８２】
例えば、ワード線ＷＬ＜１＞の選択期間では、図３０に示すように、各メモリブロックにおいてゲート電極がワード線ＷＬ＜１＞に接続されている全てのメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４内のセルトランジスタが非導通状態となる。このとき、他のメモリセル内のセルトランジスタは導通状態となり、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各セルキャパシタには、図３０中に示すように、プレート線ＰＬ＜０，１＞側の電極が（−）、ビット線側の電極が（＋）となるような電位差ＶＴｅｓｔＢＬが印加される。この電位差ＶＴｅｓｔＢＬは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１８３】
なお、この第１３の実施の形態では、ビット線ＢＬ＜０，１＞に正極性の電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＢＬが複数回連続して印加されることになる。
【０１８４】
（第１４の実施の形態）
第１４の実施の形態は、図２６に示した第１１の実施の形態のものと同様の構成のセルアレイを有するＴＣ並列ユニット直列接続型強誘電体メモリにおいて、“１”、“０”のデータが市松状に配置されたいわゆるチェッカーパターンが書き込まれた強誘電体メモリにおいて、“１”のデータが書き込まれたメモリセルに対し、プレート線からビット線向きの電界で、抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１８５】
例えば、図３２に示すように、ワード線ＷＬ＜１＞に接続された複数のメモリセルのうち、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているメモリブロック内のメモリセルＭＣ１、ＭＣ２には“１”のデータが、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているメモリブロック内のメモリセルには“０”のデータがそれぞれ書き込まれており、図３３に示すように、ワード線ＷＬ＜２＞に接続された複数のメモリセルのうち、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているメモリブロック内のメモリセルＭＣ３、ＭＣ４には”１”のデータが、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているメモリブロック内のメモリセルには“０”のデータがそれぞれ書き込まれているとする。
【０１８６】
以下、図３４のタイミングチャートを参照してその動作を説明する。
【０１８７】
予め全てのビット線及びプレート線はそれぞれ０Ｖ（ＧＮＤ）にイコライズされている。また、予め全てのワード線はＶＰＰ電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線ＷＬ＜０＞から順次ＶＰＰから０Ｖに低下する。そして、例えば、ワード線ＷＬ＜１＞の電位が０Ｖになっているワード線ＷＬ＜１＞の選択期間に、ブロック選択線ＢＳ＜０＞が所定の期間“Ｈ”となり、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４が導通する。さらに、ワード線ＷＬ＜１＞の選択期間に、プレート線ＰＬ＜０＞の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖに変化する。
【０１８８】
ワード線ＷＬ＜１＞の選択期間では、ゲート電極がワード線ＷＬ＜１＞に接続されているメモリセルＭＣ１、ＭＣ２内のセルトランジスタが非導通状態となる。また、この両メモリセルＭＣ１、ＭＣ２を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、ブロック選択線ＢＳ＜１＞は“Ｌ”であり、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４は非導通状態になるので、メモリセルＭＣ１、ＭＣ２の各セルキャパシタには、図３２中に示すように、プレート線ＰＬ＜０＞側の電極が（＋）、ビット線側の電極が（−）となるような電位差ＶＴｅｓｔＰＬが印加される。この電位差ＶＴｅｓｔＰＬは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルＭＣ１、ＭＣ２の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルＭＣ１、ＭＣ２からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１８９】
さらに、ワード線ＷＬ＜２＞の電位が０Ｖになっているワード線ＷＬ＜２＞の選択期間に、ブロック選択線ＢＳ＜１＞が所定の期間“Ｈ”となり、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４が導通する。また、ワード線ＷＬ＜２＞の選択期間には、プレート線ＰＬ＜１＞の電位が０Ｖ→ＶＴｅｓｔＰＬ→０Ｖに変化する。ワード線ＷＬ＜２＞の選択期間では、ゲート電極がワード線ＷＬ＜２＞に接続されているメモリセルＭＣ３、ＭＣ４内のセルトランジスタが非導通状態となる。また、この両メモリセルＭＣ３、ＭＣ４を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、ブロック選択線ＢＳ＜０＞は“Ｌ”であり、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４は非導通状態になる。
【０１９０】
以上の動作により、メモリセルＭＣ３、ＭＣ４の各セルキャパシタには、図３３中に示すように、プレート線ＰＬ＜１＞側の電極が（＋）、ビット線側の電極が（−）となるような電位差ＶＴｅｓｔＰＬが印加され、先の場合と同様にメモリセルＭＣ３、ＭＣ４の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１９１】
なお、この第１４の実施の形態では、プレート線ＰＬ＜０＞、ＰＬ＜１＞それぞれに正極性の電位ＶＴｅｓｔＰＬを印加する際に、電位ＶＴｅｓｔＰＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＰＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＰＬが複数回連続して印加されることになる。
【０１９２】
（第１５の実施の形態）
第１５の実施の形態は、図２６に示した第１１の実施の形態のものと同様の構成のセルアレイを有するＴＣ並列ユニット直列接続型強誘電体メモリにおいて、上記チェッカーパターンの“０”のデータが書き込まれたメモリセルに対し、ビット線からプレート線に向かう電界で、抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１９３】
なお、図３５に示すように、例えばワード線ＷＬ＜１＞に接続された複数のメモリセルのうち、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているメモリブロック内のメモリセルＭＣ１、ＭＣ２には“０”のデータが、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているメモリセルブロック内のメモリセルには“１”のデータがそれぞれ書き込まれており、図３６に示すように、ワード線ＷＬ＜２＞に接続された複数のメモリセルのうち、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているメモリセルブロック内のメモリセルＭＣ３、ＭＣ４には“０”のデータが、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているメモリセルブロック内のメモリセルには“１”のデータがそれぞれ書き込まれているとする。
【０１９４】
以下、図３７のタイミングチャートを参照してその動作を説明する。
【０１９５】
予め全てのプレート線及びビット線はそれぞれ０Ｖ（ＧＮＤ）にイコライズされている。また、予め全てのワード線はＶＰＰ電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線ＷＬ＜０＞から順次ＶＰＰから０Ｖに低下する。そして、例えば、ワード線ＷＬ＜１＞の電位が０Ｖになっているワード線ＷＬ＜１＞の選択期間に、ブロック選択線ＢＳ＜１＞が所定の期間“Ｈ”となり、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４が導通する。さらに、ワード線ＷＬ＜１＞の選択期間に、ビット線ＢＬ＜１，３＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖに変化する。
【０１９６】
ワード線ＷＬ＜１＞の選択期間では、ゲート電極がワード線ＷＬ＜１＞に接続されているメモリセルＭＣ１、ＭＣ２内のセルトランジスタが非導通状態となる。また、この両メモリセルＭＣ１、ＭＣ２を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、メモリセルＭＣ１、ＭＣ２の各セルキャパシタには、図３５中に示すように、ビット線ＢＬ＜１，３＞側の電極が（＋）、プレート線ＰＬ＜１＞側の電極が（−）となるような電位差ＶＴｅｓｔＢＬが印加される。この電位差ＶＴｅｓｔＢＬは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルＭＣ１、ＭＣ２の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルＭＣ１、ＭＣ２からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１９７】
なお、ワード線ＷＬ＜１＞の選択期間では、ブロック選択線ＢＳ＜０＞は“Ｌ”であり、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４は非導通状態になるので、上記メモリセルＭＣ１、ＭＣ２を含むメモリブロック以外のメモリブロックには、上記電位差ＶＴｅｓｔＢＬは印加されない。
【０１９８】
さらに、ワード線ＷＬ＜２＞の電位が０Ｖになっているワード線ＷＬ＜２＞の選択期間に、ブロック選択線ＢＳ＜０＞が所定の期間“Ｈ”となり、ビット線ＢＬ＜０＞、ＢＬ＜２＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４が導通する。また、ワード線ＷＬ＜２＞の選択期間には、ビット線ＢＬ＜０，２＞の電位が０Ｖ→ＶＴｅｓｔＢＬ→０Ｖに変化する。ワード線ＷＬ＜２＞の選択期間では、ゲート電極がワード線ＷＬ＜２＞に接続されているメモリセルＭＣ３、ＭＣ４内のセルトランジスタが非導通状態となる。また、この両メモリセルＭＣ３、ＭＣ４を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、メモリセルＭＣ３、ＭＣ４の各セルキャパシタには、図３６中に示すように、ビット線ＢＬ＜０，２＞側の電極が（＋）、プレート線ＰＬ＜０＞側の電極が（−）となるような電位差ＶＴｅｓｔＢＬが印加される。そして、この電位差がセルキャパシタ３２に印加されることで、メモリセルＭＣ３、ＭＣ４の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１９９】
なお、ワード線ＷＬ＜２＞の選択期間では、ブロック選択線ＢＳ＜１＞は“Ｌ”であり、ビット線ＢＬ＜１＞、ＢＬ＜３＞に接続されているブロック選択用のＮＭＯＳトランジスタ３４は非導通状態になるので、上記メモリセルＭＣ３、ＭＣ４を含むメモリブロック以外のメモリブロックには、上記電位差ＶＴｅｓｔＢＬは印加されない。
【０２００】
なお、この第１５の実施の形態では、ビット線ＢＬ＜０，１，２，３＞に正極性の電位ＶＴｅｓｔＢＬを印加する際に、電位ＶＴｅｓｔＢＬを定常的に印加する場合を説明したが、これは電位ＶＴｅｓｔＢＬをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差ＶＴｅｓｔＢＬが複数回連続して印加されることになる。
【０２０１】
図３８は、上記各実施の形態の強誘電体メモリにおけるプレート線に対し、通常の動作時に供給されるプレート線電位ＶＰＬを生成する電位生成回路５０の一例を示している。この電位生成回路５０は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２０２】
電位生成回路５０は、よく知られているバンドギャップ型基準電圧生成回路で生成される温度変化の少ない基準電圧ＶＢＧＲに基づいて、昇圧電圧ＶＰＰよりも低い一定電圧を出力する定電圧出力回路５１と、ソースが電圧ＶＰＰのノードに接続され、ゲート電極にスタンバイ制御信号／ＳＴＡＮＤＢＹが入力されるＰＭＯＳトランジスタ５２と、上記ＰＭＯＳトランジスタ５２のドレインとプレート線電位ＶＰＬのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記定電圧出力回路５１の出力が入力されるＮＭＯＳトランジスタ５３と、ソースが電圧ＶＰＰのノードに接続され、ゲート電極に上記活性化制御信号／ＡＣＴＩＶＥが入力されるＰＭＯＳトランジスタ５４と、上記ＰＭＯＳトランジスタ５４のドレインとプレート線電位ＶＰＬのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記定電圧出力回路５１の出力が入力されるＮＭＯＳトランジスタ５５とを備えている。
【０２０３】
ＮＭＯＳトランジスタ５３の素子サイズは比較的小さくされ、ＮＭＯＳトランジスタ５５の素子サイズは比較的大きくされ、ＮＭＯＳトランジスタ５５にはＮＭＯＳトランジスタ５３よりも大きな電流が流れるようにされている。これに応じて、ＰＭＯＳトランジスタ５２の素子サイズは比較的小さくされ、ＰＭＯＳトランジスタ５４の素子サイズは比較的大きくされている。
【０２０４】
ここで、上記各実施の形態の強誘電体メモリがスタンバイ状態のとき、すなわちメモリセルでデータの書き込みまたは読み出しが行われず、低消費電流の状態にさせるときは、スタンバイ制御信号／ＳＴＡＮＤＢＹが“Ｌ”となる。このとき、ＰＭＯＳトランジスタ５２が導通し、ＮＭＯＳトランジスタ５３を介して比較的小さな電流が流れることで、プレート線電位ＶＰＬが生成される。
【０２０５】
一方、強誘電体メモリが活性状態のとき、すなわちメモリセルでデータの書き込みまたは読み出しが行われるときは、活性化制御信号／ＡＣＴＩＶＥが“Ｌ”となる。このとき、ＰＭＯＳトランジスタ５４が導通し、ＮＭＯＳトランジスタ５５を介して比較的大きな電流が流れることで、プレート線電位ＶＰＬが生成される。このとき、スタンバイ制御信号／ＳＴＡＮＤＢＹは“Ｌ”のままで、ＰＭＯＳトランジスタ５２は導通状態のままとなり電流が流れ続ける。ただし、このＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３とを直列に介して流れる電流の電流量は、ＰＭＯＳトランジスタ５４とＮＭＯＳトランジスタ５５とを直列に介して流れる電流の電流量に比べれば無視できる程小さい。
【０２０６】
図３９は、上記各実施の形態の強誘電体メモリにおけるプレート線に対し、テストモード時に供給されるテスト用のプレート線電位ＶＴｅｓｔＰＬを生成する電位生成回路６０の一例を示している。この電位生成回路６０は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２０７】
電位生成回路６０は、図３８中の基準電圧ＶＢＧＲを用いて生成されるＶＢＧＲよりも低い基準電圧ＶＴｅｓｔＲＥＦに基づいて、昇圧電圧ＶＰＰよりも低い一定電圧を出力する定電圧出力回路６１と、ソースが電圧ＶＰＰのノードに接続され、テストモード時に“Ｌ”となる制御信号／ＴｅｓｔＰＬがゲート電極に入力されるＰＭＯＳトランジスタ６２と、上記ＰＭＯＳトランジスタ６２のドレインとプレート線電位ＶＴｅｓｔＰＬのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記定電圧出力回路６１の出力が入力されるＮＭＯＳトランジスタ６３とを備えている。
【０２０８】
図３９の電位生成回路６０において、制御信号／ＴｅｓｔＰＬが“Ｌ”のときにＰＭＯＳトランジス６２が導通し、ＮＭＯＳトランジスタ６３を介して電流が流れ、テスト時のプレート線電位ＶＴｅｓｔＰＬが生成される。
【０２０９】
図４０は、上記各実施の形態の強誘電体メモリにおけるビット線センスアンプ１３を活性化する際に使用される電位ＶＳＡを生成する電位生成回路７０の一例を示している。この電位生成回路７０は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２１０】
電位生成回路７０の基本的な構成は、図３８に示す電位生成回路５０と同様なので、図３８と対応する箇所には同じ符号を付してその説明は省略する。また、この電位生成回路７０の基本的な動作も図３８に示す電位生成回路５０と同様である。
【０２１１】
図４１は、上記各実施の形態の強誘電体メモリにおけるビット線に対し、テスト時に供給されるビット線電位ＶＴｅｓｔＢＬを生成する電位生成回路８０の一例を示している。この電位生成回路８０は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２１２】
電位生成回路８０の基本的な構成は、図３９に示す電位生成回路６０と同様なので、図３９と対応する箇所には同じ符号を付してその説明は省略する。また、この電位生成回路８０の基本的な動作も図３９に示す電位生成回路６０と同様である。
【０２１３】
図４２は、第１ないし第９の各実施の形態の強誘電体メモリにおけるプレート線ＰＬ＜ｘ＞に電位を出力する電位出力回路１００の一例を示している。
【０２１４】
また、図４３は、第１０ないし第１５の各実施の形態の強誘電体メモリにおけるプレート線ＰＬ＜ｘ＞に電位を出力する電位出力回路１００の一例を示している。
【０２１５】
図４２は、図５に示すような１Ｔ−１Ｃ型のメモリセルを使用した場合の電位出力回路１００の一例を示している。この電位出力回路１００はプレート線ＰＬ＜ｘ＞の本数に対応した数だけ設けられ、図４に示す回路等と共に半導体チップ上に形成されている。
【０２１６】
電位出力回路１００は、ロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞、制御信号ＰＬＥＮＡＢＬＥ及び制御信号ＰＬＯＮが入力されるＮＡＮＤゲート回路１０１と、このＮＡＮＤゲート回路１０１の出力を順次反転するように直列接続された２個の反転回路１０２及び１０３と、図３８の電位生成回路５０で生成されるプレート線電位ＶＰＬのノードとプレート線ＰＬ＜ｘ＞との間にソース・ドレイン間が挿入され、ゲート電極に上記反転回路１０３の出力が入力されるＰＭＯＳトランジスタ１０４と、ロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞、制御信号ＴｅｓｔＰＬ及び制御信号ＰＬＥＮＢＬＥが入力されるＮＡＮＤゲート回路１０５と、このＮＡＮＤゲート回路１０５の出力を反転する反転回路１０６と、プレート線ＰＬ＜ｘ＞と図３９の電位生成回路６０で生成されるプレート線電位ＶＴｅｓｔＰＬのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記反転回路１０６の出力が入力されるＮＭＯＳトランジスタ１０７と、制御信号ＴｅｓｔＰＬ及び制御信号ＰＬＯＮが入力されるＮＯＲゲート回路１０８と、このＮＯＲゲート回路１０８の出力を反転する反転回路１０９と、この反転回路１０９の出力、制御信号ＰＬＥＮＢＬＥ及びロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞が入力されるＮＡＮＤゲート回路１１０と、プレート線ＰＬ＜ｘ＞と接地電位ＧＮＤのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記ＮＡＮＤゲート回路１１０の出力が入力されるＮＭＯＳトランジスタ１１１とを備えている。
【０２１７】
図４２の電位出力回路１００において、ノーマルモード時には制御信号ＰＬＥＮＡＢＬＥ及び制御信号ＰＬＯＮが共に“Ｈ”となり、ロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞が選択されることで、ＮＡＮＤゲート回路１０１の出力が“Ｌ”、反転回路１０２の出力が“Ｈ”、反転回路１０３の出力が“Ｌ”となり、ＰＭＯＳトランジスタ１０４が導通し、図３８の電位生成回路５０で生成されるプレート線電位ＶＰＬがプレート線ＰＬ＜ｘ＞に出力される。すなわち、ＮＡＮＤゲート回路１０１、反転回路１０２、１０３及びＰＭＯＳトランジスタ１０４からなる回路は、ノーマルモード時に、プレート線ＰＬ＜ｘ＞にロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞に応じて通常のプレート線電位ＶＰＬを出力する。
【０２１８】
テストモード時に制御信号ＴｅｓｔＰＬが“Ｈ”となり、ロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞が選択されることで、ＮＡＮＤゲート回路１０５の出力が“Ｌ”、反転回路１０６の出力が“Ｈ”となり、ＮＭＯＳトランジスタ１０７が導通し、図３９の電位生成回路６０で生成されるプレート線電位ＶＴｅｓｔＰＬがプレート線ＰＬ＜ｘ＞に出力される。すなわち、ＮＡＮＤゲート回路１０５、反転回路１０６及びＮＭＯＳトランジスタ１０７からなる回路は、テストモード時に、プレート線ＰＬ＜ｘ＞にロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞に応じてテスト用のプレート線電位ＶＴｅｓｔＰＬを出力する。
【０２１９】
さらに、ＮＯＲゲート回路１０８、反転回路１０９、ＮＡＮＤゲート回路１１０及びＮＭＯＳトランジスタ１１１からなる回路は、ノーマルモード時及びテストモード時に、ロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞が非選択とされた後にプレート線ＰＬ＜ｘ＞の電位を０Ｖにする。
【０２２０】
図４３は、図６に示すようなＴＣ並列ユニット直列接続型強誘電体メモリで使用される電位出力回路１００の一例を示している。この電位出力回路１００はプレート線ＰＬ＜ｘ＞の本数に対応した数だけ設けられ、図４に示す回路等と共に半導体チップ上に形成されている。
【０２２１】
図４３に示す電位出力回路１００の回路構成は図４２のものと同じであり、図４２中のロウアドレスＲｏｗ  Ａｄｄ．＜ｘ＞がブロック選択線ＢＳ＜ｘ＞の信号に置き換わった点のみが異なる。
【０２２２】
図４４は、上記各実施の形態の強誘電体メモリにおけるビット線ＢＬ＜ｘ＞に電位を出力する電位出力回路１２０の一例を示している。この電位出力回路１２０はビット線ＢＬ＜ｘ＞の本数に対応した数だけ設けられ、図４及び図５又は図６に示す回路等と共に半導体チップ上に形成されている。
【０２２３】
電位出力回路１２０は、カラムアドレスＣｏｌ  Ａｄｄ．＜ｘ＞、制御信号線／ＥＱＬの信号及び制御信号ＴｅｓｔＢＬが入力されるＮＡＮＤゲート回路１２１と、このＮＡＮＤゲート回路１２１の出力を反転する反転回路１２２と、図４１の電位生成回路８０で生成されるテスト用のビット線電位ＶＴｅｓｔＢＬのノードとビット線ＢＬ＜ｘ＞との間にソース・ドレイン間が挿入され、ゲート電極に上記反転回路１２２の出力が入力されるＮＭＯＳトランジスタ１２３と、制御信号線ＥＱＬの信号及び制御信号／ＴｅｓｔＢＬが入力されるＮＯＲゲート回路１２４と、このＮＯＲゲート回路１２４の出力及びカラムアドレスＣｏｌ  Ａｄｄ．＜ｘ＞が入力されるＮＡＮＤゲート回路１２５と、ビット線ＢＬ＜ｘ＞と接地電位ＧＮＤのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記ＮＡＮＤゲート回路１２５の出力が入力されるＮＭＯＳトランジスタ１２６とを備えている。
【０２２４】
図４４の電位出力回路１２０において、テストモード時に制御信号線／ＥＱＬ及び制御信号ＴｅｓｔＢＬが共に“Ｈ”となり、カラムアドレスＣｏｌ  Ａｄｄ．＜ｘ＞が選択されることで、ＮＡＮＤゲート回路１２１の出力が“Ｌ”、反転回路１２２の出力が“Ｈ”となり、ＮＭＯＳトランジスタ１２３が導通し、図４１の電位生成回路８０で生成されるテスト用のビット線線電位ＶＴｅｓｔＢＬがビット線ＢＬ＜ｘ＞に出力される。すなわち、ＮＡＮＤゲート回路１２１１、反転回路１２２及びＮＭＯＳトランジスタ１２３からなる回路は、テストモード時に、ビット線ＢＬ＜ｘ＞にカラムアドレスＣｏｌ  Ａｄｄ．＜ｘ＞に応じてテスト用のビット線電位ＶＴｅｓｔＢＬを出力する。
【０２２５】
ノーマルモード時に、制御信号／ＴｅｓｔＢＬは“Ｌ”であり、ビット線イコライズ／プリチャージ回路１１におけるイコライズ／プリチャージ動作が完了して制御信号ＥＱＬが“Ｌ”になると、ＮＯＲゲート回路１２４の出力が“Ｈ”になる。そして、カラムアドレスＣｏｌ  Ａｄｄ．＜ｘ＞が選択されることで、ＮＡＮＤゲート回路１２５の出力は“Ｌ”となり、ＮＭＯＳトランジスタ１２６は非導通となり、ビット線ＢＬ＜ｘ＞はプリチャージされた電位を維持する。この後、カラムアドレスＣｏｌ  Ａｄｄ．＜ｘ＞が非選択になると、ＮＡＮＤゲート回路１２５の出力は“Ｈ”となり、ＮＭＯＳトランジスタ１２６が導通し、ビット線ＢＬ＜ｘ＞がＧＮＤに放電される。
【０２２６】
なお、この発明は上記した実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば図３８ないし図４４に示した回路はあくまでも一例であり、同様の機能を有するものであればどのように構成されていてもよい。その他、この発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０２２７】
【発明の効果】
以上説明したようにこの発明によれば、データ書き込み後に短時間で強誘電体メモリセルの分極量を評価することができる強誘電体メモリ及びそのテスト方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリにおけるテスト方法を説明するためのフローチャート。
【図２】本発明の強誘電体メモリのヒステリシス特性曲線を示す特性図。
【図３】抗電圧の小さい強誘電体メモリセルのヒステリシス特性曲線を示す特性図。
【図４】この発明に係る強誘電体メモリにおける読み出し回路の一部の構成を示す回路図。
【図５】この発明に係る強誘電体メモリにおけるセルアレイの一部の構成を示す回路図。
【図６】この発明に係る強誘電体メモリにおける図５とは異なるセルアレイの一部の構成を示す回路図。
【図７】この発明の第１の実施の形態に係る強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図８】図７に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図９】この発明の第２の実施の形態に係る強誘電体メモリの動作の一例を示すタイミングチャート。
【図１０】この発明の第３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１１】図１０に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図１２】この発明の第４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１３】図１２に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図１４】この発明の第５の実施の形態に係る強誘電体メモリの動作の一例を示すタイミングチャート。
【図１５】この発明の第６の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１６】図１５に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図１７】この発明の第７の実施の形態に係る強誘電体メモリの動作の一例を示すタイミングチャート。
【図１８】この発明の第８の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１９】この発明の第８の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２０】図１８及び図１９に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２１】この発明の第９の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２２】この発明の第９の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２３】図２１及び図２２に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２４】この発明の第１０の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２５】図２４に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２６】この発明の第１１の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２７】図２６に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２８】この発明の第１２の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２９】図２８に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３０】この発明の第１３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３１】図３０に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３２】この発明の第１４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３３】この発明の第１４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３４】図３２及び図３３に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３５】この発明の第１５の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３６】この発明の第１５の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３７】図３５及び図３６に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３８】上記各実施の形態の強誘電体メモリで用いられるプレート線電位を生成する電位生成回路の一例を示す回路図。
【図３９】上記各実施の形態の強誘電体メモリで用いられるテスト用のプレート線電位を生成する電位生成回路の一例を示す回路図。
【図４０】上記各実施の形態の強誘電体メモリで用いられるビット線センスアンプ活性化用の電位を生成する電位生成回路の一例を示す回路図。
【図４１】上記各実施の形態の強誘電体メモリで用いられるテスト用のビット線電位を生成する電位生成回路の一例を示す回路図。
【図４２】第１ないし第９の各実施の形態の強誘電体メモリで用いられるプレート線電位を出力する電位出力回路の一例を示す回路図。
【図４３】第１０ないし第１５の各実施の形態の強誘電体メモリで用いられるプレート線電位を出力する電位出力回路の一例を示す回路図。
【図４４】上記各実施の形態の強誘電体メモリで用いられるビット線電位を出力する電位出力回路の一例を示す回路図。
【図４５】強誘電体膜のデポラリゼーションによる経時変化特性の一例を示す特性図。
【図４６】従来の強誘電体メモリのテスト方法のフローチャート。
【図４７】デポラリゼーションが起こる前の状態の強誘電体メモリセルのヒステリシス特性曲線を示す図。
【図４８】デポラリゼーションが起こった後の状態の強誘電体メモリセルのヒステリシス特性曲線を示す図。
【符号の説明】
ＢＬ＜０＞、ＢＬ＜１＞…ビット線ＢＬ＜０＞、ＢＬ＜１＞、ＤＱ、／ＤＱ…データ線、ＣＳＬ＜０＞…カラム選択線、１１…ビット線イコライズ／プリチャージ回路、１２…ビット線電位設定回路、１３…ビット線センスアンプ（Ｓ／Ａ）、１４…カラム選択トランジスタ、１５…ＤＱセンスアンプ（ＤＱ−Ｓ／Ａ）、ＭＣ…メモリセル、３１…セルトランジスタ、３２…セルキャパシタ、３４…ブロック選択用のＮＭＯＳトランジスタ、５０、６０、７０、８０…電位生成回路、１００、１２０…電位出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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