(57)【要約】【課題】データ読み取り能力が向上した半導体メモリ装置を提供する。【解決手段】読み取り信号に応答してビットライン対ＢＬ、ＢＬＢの読み取りデータを入出力ライン対ＤＩＯ、ＤＩＯＢに伝達するダイレクトセンスアンプ３１０と、読み取り／書き込み信号に応答してビットライン対ＢＬ、ＢＬＢの読み取りデータを入出力ライン対ＤＩＯ、ＤＩＯＢに伝達するか、入出力ライン対ＤＩＯ、ＤＩＯＢの書き込みデータをビットライン対ＢＬ、ＢＬＢに伝達する入出力ゲート回路３２０と、カラムアドレス信号及び書き込み命令に応答し、読み取り動作時、読み取り信号及び読み取り／書き込み信号を発生し、ダイレクトセンスアンプ３１０及び入出力ゲート回路３２０を共にオンにし、書き込み動作時、読み取り信号及び読み取り／書き込み信号を発生し、入出力ゲート回路３２０はオンにしダイレクトセンスアンプ回路はオフにする動作制御部３３０とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
読み取り信号に応答して第１及び第２ビットラインを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインを具備するデータ入出力ライン対に伝達するダイレクトセンスアンプ回路と、
読み取り／書き込み信号に応答して前記ビットライン対に載せられた前記読み取りデータを前記データ入出力ライン対に伝達するか前記データ入出力ライン対に載せられた書き込みデータを前記ビットライン対に伝達する入出力ゲート回路と、を具備することを特徴とする半導体メモリ装置。
【請求項２】
カラムアドレス信号及び書き込み命令に応答し、読み取り動作時、前記読み取り信号及び前記読み取り／書き込み信号を発生して前記ダイレクトセンスアンプ回路及び前記入出力ゲート回路を共にターンオンにし、書き込み動作時、前記読み取り信号及び前記読み取り／書き込み信号を発生して前記入出力ゲート回路はターンオンにし前記ダイレクトセンスアンプ回路はターンオフにする動作制御部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記動作制御部は、
読み取り動作時、前記読み取り信号及び前記読み取り／書き込み信号を第１レベルで発生し、書き込み動作時、前記読み取り信号は第２レベルで発生し、前記読み取り／書き込み信号は第１レベルで発生することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記動作制御部は、
前記カラムアドレス信号が第１レベルであり、前記書き込み命令が第２レベルであれば、前記読み取り信号及び前記読み取り／書き込み信号を共に第１レベルで発生し、前記カラムアドレス信号及び前記書き込み命令が共に第１レベルであれば、前記読み取り信号は第２レベルで発生され、前記読み取り／書き込み信号は第１レベルで発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記入出力ゲート回路は、
前記第１データ入出力ラインに第１端が連結されて前記第１ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第１トランジスタと、
前記第２データ入出力ラインに第１端が連結されて前記第２ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第２トランジスタと、を具備し、
前記ダイレクトセンスアンプ回路は、
前記データ入出力ライン対のうち第１データ入出力ラインに第１端が連結され、前記ビットライン対のうち第２ビットラインにゲートが連結される第１センストランジスタと、
前記データ入出力ライン対のうち第２データ入出力ラインに第１端が連結されて前記ビットライン対のうち第１ビットラインにゲートが連結される第２センストランジスタと、
前記第１センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結されて接地電圧に第２端が連結され、前記読み取り信号がゲートに連結される第３センストランジスタと、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであり、
前記第１ないし第３センストランジスタはＮＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記ダイレクトセンスアンプ回路は、
接地電圧に第１端が連結されてゲートが前記ビットライン対のうち第２ビットラインに連結される第１センストランジスタと、
前記接地電圧に第１端が連結されてゲートが前記ビットライン対のうち第１ビットラインに連結される第２センストランジスタと、
前記第１センストランジスタの第２端に第１端が連結されてゲートに前記読み取り信号が連結され、前記データ入出力ライン対のうち第１データ入出力ラインに第２端が連結される第３センストランジスタと、
前記第２センストランジスタの第２端に第１端が連結されてゲートに前記読み取り信号が連結され、前記データ入出力ライン対のうち第２データ入出力ラインに第２端が連結される第４センストランジスタと、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記メモリはＲＡＭまたはＲＯＭであり、
前記第１ないし第４センストランジスタはＮＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
読み取り動作時、書き込み防止信号及び読み取り／書き込み信号に応答してターンオンになって第１及び第２ビットラインを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインを具備するデータ入出力ライン対に伝達し、書き込み動作時、書き込み防止信号に応答してターンオフになるダイレクトセンスアンプ回路と、
前記読み取り／書き込み信号に応答して読み取り動作時、前記ビットライン対に載せられた前記読み取りデータを前記データ入出力ライン対に伝達するか、読み取り／書き込み信号に応答して書き込み動作時、前記データ入出力ライン対に載せられた書き込みデータを前記ビットライン対に伝達する入出力ゲート回路と、を具備することを特徴とする半導体メモリ装置。
【請求項１０】
前記ダイレクトセンスアンプ回路は、
第１端が前記第１データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結される第１ブロックトランジスタと、
第１端が前記第２データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結される第２ブロックトランジスタと、
第１端が前記第１ブロックトランジスタの第２端に連結されて第２ビットラインにゲートが連結される第１センストランジスタと、
第１端が前記第２ブロックトランジスタの第２端に連結されて第１ビットラインにゲートが連結される第２センストランジスタと、
前記第１センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結されて接地電圧に第２端が連結されて前記読み取り／書き込み信号がゲートに連結される第３センストランジスタと、を具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１及び第２ブロックトランジスタ、第１ないし第３センストランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ダイレクトセンスアンプ回路は、
第１端が前記第１データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結される第１ブロックトランジスタと、
第１端が前記第２データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結される第２ブロックトランジスタと、
第１端が前記第１ブロックトランジスタの第２端に連結されて第２ビットラインにゲートが連結される第１センストランジスタと、
第１端が前記第２ブロックトランジスタの第２端に連結されて第１ビットラインにゲートが連結される第２センストランジスタと、
前記第１センストランジスタ第２端に第１端が連結されて前記読み取り信号がゲートに連結される第３センストランジスタと、
前記第２センストランジスタの第２端に第１端が連結されてゲートに前記読み取り信号が連結される第４センストランジスタと、を具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１３】
前記入出力ゲート回路は、
前記第１データ入出力ラインに第１端が連結されて前記第１ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第１トランジスタと、
前記第２データ入出力ラインに第１端が連結されて前記第２ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第２トランジスタと、を具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１４】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記読み取り／書き込み信号はカラムアドレス信号であることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
前記書き込み防止信号は、読み取り動作時には第１レベルで発生されて書き込み動作時には第２レベルで発生することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１７】
前記書き込み防止信号は、書き込み命令とアドレス信号との組み合せによって発生することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１８】
読み取り／書き込み信号に応答してターンオンになって第１及び第２ビットラインを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインを具備するデータ入出力ライン対に伝達するダイレクトセンスアンプ回路と、
前記読み取り／書き込み信号に応答して読み取り動作時、前記ビットライン対に載せられた前記読み取りデータを前記データ入出力ライン対に伝達するか、読み取り／書き込み信号に応答して書き込み動作時、前記データ入出力ライン対に載せられた書き込みデータを前記ビットライン対に伝達する入出力ゲート回路と、
書き込み防止信号に応答して読み取り動作時には前記ダイレクトセンスアンプ回路から発生する前記読み取りデータを前記データ入出力ライン対に伝達し、書き込み動作時には前記ダイレクトセンスアンプ回路と前記データ入出力ライン対との連結を遮断する書き込み読み取り制御部と、を具備することを特徴とする半導体メモリ装置。
【請求項１９】
前記書き込み読み取り制御部は、
第１端が前記第１データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結されて第２端が前記ダイレクトセンスアンプ回路に連結される第１ブロックトランジスタと、
第１端が前記第２データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結されて第２端が前記ダイレクトセンスアンプ回路に連結される第２ブロックトランジスタと、を具備することを特徴とする半導体メモリ装置。
【請求項２０】
前記ダイレクトセンスアンプ回路は、
第１端が前記第１ブロックトランジスタの第２端に連結されて第２ビットラインにゲートが連結される第１センストランジスタと、
第１端が前記第２ブロックトランジスタの第２端に連結されて第１ビットラインにゲートが連結される第２センストランジスタと、
前記第１センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結されて接地電圧に第２端が連結され、前記読み取り／書き込み信号がゲートに連結される第３センストランジスタと、を具備することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記第１及び第２ブロックトランジスタ、第１ないし第３センストランジスタは、
ＮＭＯＳトランジスタであることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記入出力ゲート回路は、
前記第１データ入出力ラインに第１端が連結されて前記第１ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第１トランジスタと、
前記第２データ入出力ラインに第１端が連結されて前記第２ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第２トランジスタを具備することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２３】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記読み取り／書き込み信号はカラムアドレス信号であり、
前記メモリはＲＡＭであることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２５】
前記書き込み防止信号は読み取り動作時には第１レベルで発生し、書き込み動作時には第２レベルで発生することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２６】
前記書き込み防止信号は書き込み命令とアドレス信号との組み合せによって発生することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２７】
前記メモリはＲＡＭであることを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、データの読み取り／書き込み動作時にビットライン対のデータをデータ入出力ライン対に効率的に伝達するか伝達されるための半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置に要求される電源電圧のレベルが低くなる傾向にある。電源電圧レベルが低くなるにつれて、メモリセルでセンシングされたデータをビットライン対を通じてデータ入出力ライン対に伝達する動作にも低くなった電源電圧レベルによる制限が発生する。
【０００３】
図１は、従来のデータ入出力ライン対とビットライン対とを連結するダイレクトセンスアンプ回路を説明する回路図である。
【０００４】
図１を参照すれば、第１ビットラインＢＬがダイレクトセンスアンプ１５０のトランジスタＴＲ３を通じて第２データ出力ラインＲＩＯＢと連結され、第２ビットラインＢＬＢがダイレクトセンスアンプ１５０のトランジスタＴＲ２を通じて第１データ出力ラインＲＩＯと連結される。
【０００５】
また、第１ビットラインＢＬがトランジスタＴＲ４を通じて第１データ入力ラインＷＩＯと連結され、第２ビットラインＢＬＢがトランジスタＴＲ５を通じて第２データ入力ラインＷＩＯＢと連結される。
【０００６】
読み取り動作の場合にはカラムアドレス信号ＣＡＳがハイレベルであり、書き込み命令ＷＲがハイレベルであれば、読み取り信号ＣＳＬＲがハイレベルでトランジスタＴＲ１に印加されてトランジスタＴＲ１をターンオンにする（ここで、ターンオンはトランジスタに電流が流れる状態を意味する。）。
【０００７】
それにより、ビットライン対ＢＬ、ＢＬＢのデータが第１及び第２データ出力ラインＲＩＯ、ＲＩＯＢに出力される。この時、書き込み信号ＣＳＬＷはローレベルになってトランジスタＴＲ４、ＴＲ５をターンオフにする。
【０００８】
書き込み動作の場合、カラムアドレス信号ＣＡＳがハイレベルであり、書き込み命令ＷＲがローレベルであれば、読み取り信号ＣＳＬＲがローレベルでトランジスタＴＲ１に印加されてトランジスタＴＲ１をターンオフにする。したがって、ダイレクトセンスアンプ１５０は動作されない。
【０００９】
書き込み信号ＣＳＬＷはハイレベルになってトランジスタＴＲ４、ＴＲ５をターンオンにし、データが第１及び第２データ入力ラインＷＩＯ、ＷＩＯＢを通じてビットライン対ＢＬ、ＢＬＢに入力される。
【００１０】
図１の回路構造ではデータ出力ライン対ＲＩＯ、ＲＩＯＢとデータ入力ライン対ＷＩＯ、ＷＩＯＢとが別途に分離されている。
【００１１】
図２は他の従来のデータ入出力ライン対とビットライン対とを連結するダイレクトセンスアンプ回路を説明する回路図である。
【００１２】
図２の回路２００はデータ入出力ライン対ＤＩＯ、ＤＩＯＢを具備することを除いては図１の回路１００と同じ構造を有する。データ入出力ライン対ＤＩＯ、ＤＩＯＢは図１のデータ出力ライン対ＲＩＯ、ＲＩＯＢとデータ入力ライン対ＷＩＯ、ＷＩＯＢとが相互連結されたものである。
【００１３】
図１の回路１００と同じく読み取り動作の場合には、トランジスタＴＲ１がターンオンになり、トランジスタＴＲ４、ＴＲ５がターンオフになってビットライン対ＢＬ、ＢＬＢのデータがデータ入出力ライン対ＤＩＯ、ＤＩＯＢに出力される。
【００１４】
書き込み動作の場合には、トランジスタＴＲ１がターンオフになり、トランジスタＴＲ４、ＴＲ５がターンオンになって外部のデータがデータ入出力ライン対ＤＩＯ、ＤＩＯＢを通じてビットライン対ＢＬ、ＢＬＢに入力される。
【００１５】
ところが、図１及び図２の従来のダイレクトセンスアンプ回路構造は読み取り動作の場合には、読み取り信号ＣＳＬＲのみ活性化されてダイレクトセンスアンプ１５０、２５０によって増幅されたデータがデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝えられ、書き込み動作の場合には書き込み信号ＣＳＬＷのみ活性化されてトランジスタＴＲ４、ＴＲ５によって外部から入力されるデータがビットライン対に伝えられる。
【００１６】
すなわち、読み取り動作の場合には読み取り信号ＣＳＬＲのみ活性化されるので、ダイレクトセンスアンプ１５０、２５０のみデータ入出力ライン対ＤＩＯ、ＤＩＯＢに影響を与え、トランジスタＴＲ４、ＴＲ５によってビットライン対と連結されたデータ通路はデータ入出力ライン対ＤＩＯ、ＤＩＯＢと分離されてデータ入出力ライン対ＤＩＯ、ＤＩＯＢに何の影響も与えない。
【００１７】
したがって、電源電圧のレベルが低くなっている最近の半導体メモリ装置の場合、前記のようにデータ読み取り動作のためにダイレクトセンスアンプのみが活性化されるならばデータを有効に読み取り難い問題がある。
【特許文献１】米国特許第５，８３１，９１９号明細書
【特許文献２】米国特許第５、７９０、４６７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明が解決しようとする技術的課題は、データ読み取り動作の場合、ダイレクトセンスアンプによるデータ伝達通路とデータ書き込みのための通路とを共に活性化させて低い電源電圧レベルでも読み取り動作を有効に行いうる半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【００１９】
前記技術的課題を達成するための本発明による半導体メモリ装置は、ダイレクトセンスアンプ回路、入出力ゲート回路を具備することを特徴とする。
【００２０】
ダイレクトセンスアンプ回路は読み取り信号に応答して第１及び第２ビットラインを具備するビットライン対に載せてある読み取りデータを第１及び第２データ入出力ラインを具備するデータ入出力ライン対に伝達する。
【００２１】
入出力ゲート回路は、読み取り／書き込み信号に応答して前記ビットライン対に載せてある前記読み取りデータを前記データ入出力ライン対に伝達するか前記データ入出力ライン対に載せてある書き込みデータを前記ビットライン対に伝達する。
【００２２】
前記メモリ装置は動作制御部をさらに具備する。動作制御部はカラムアドレス信号及び書き込み命令に応答し、読み取り動作時、前記読み取り信号及び前記読み取り／書き込み信号を発生して前記ダイレクトセンスアンプ回路及び前記入出力ゲート回路を何れもターンオンにし、書き込み動作時、前記読み取り信号及び前記読み取り／書き込み信号を発生して前記入出力ゲート回路はターンオンにし、前記ダイレクトセンスアンプ回路はターンオフにする。
【００２３】
前記ダイレクトセンスアンプ回路は前記データ入出力ライン対のうち第１データ入出力ラインに第１端が連結され、前記ビットライン対のうち第２ビットラインにゲートが連結される第１センストランジスタ、前記データ入出力ライン対のうち第２データ入出力ラインに第１端が連結され、前記ビットライン対のうち第１ビットラインにゲートが連結される第２センストランジスタ、前記第１センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結され、接地電圧に第２端が連結され、前記読み取り信号がゲートに連結される第３センストランジスタを具備することを特徴とする。
【００２４】
前記第１ないし第３センストランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００２５】
前記入出力ゲート回路は、前記第１データ入出力ラインに第１端が連結されて前記第１ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第１トランジスタ及び前記第２データ入出力ラインに第１端が連結され、前記第２ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第２トランジスタを具備することを特徴とする。
【００２６】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００２７】
前記動作制御部は読み取り動作時、前記読み取り信号及び前記読み取り／書き込み信号を第１レベルで発生し、書き込み動作時、前記読み取り信号は第２レベルで発生し、前記読み取り／書き込み信号は第１レベルで発生することを特徴とする。
【００２８】
前記動作制御部は、前記カラムアドレス信号が第１レベルであり、前記書き込み命令が第２レベルであれば、前記読み取り信号及び前記読み取り／書き込み信号を共に第１レベルで発生し、前記カラムアドレス信号及び前記書き込み命令が共に第１レベルであれば、前記読み取り信号は第２レベルで発生し、前記読み取り／書き込み信号は第１レベルで発生することを特徴とする。
【００２９】
前記ダイレクトセンスアンプ回路は接地電圧に第１端が連結され、ゲートが前記ビットライン対のうち第２ビットラインに連結される第１センストランジスタ、前記接地電圧に第１端が連結されてゲートが前記ビットライン対のうち第１ビットラインに連結される第２センストランジスタ、前記第１センストランジスタの第２端に第１端が連結され、ゲートに前記読み取り信号が連結され、前記データ入出力ライン対のうち第１データ入出力ラインに第２端が連結される第３センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結され、ゲートに前記読み取り信号が連結され、前記データ入出力ライン対のうち第２データ入出力ラインに第２端が連結される第４センストランジスタを具備することを特徴とする。
【００３０】
前記第１ないし第４センストランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００３１】
また、前記技術的課題を達成するための本発明による半導体メモリ装置は、ダイレクトセンスアンプ回路及び入出力ゲート回路を具備することを特徴とする。
【００３２】
ダイレクトセンスアンプ回路は読み取り動作時に書き込み防止信号及び読み取り／書き込み信号に応答してターンオンになり、第１及び第２ビットラインを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインを具備するデータ入出力ライン対に伝達し、書き込み動作時、書き込み防止信号に応答してターンオフになる。
【００３３】
入出力ゲート回路は前記読み取り／書き込み信号に応答して読み取り動作時、前記ビットライン対に載せられた前記読み取りデータを前記データ入出力ライン対に伝達するか、読み取り／書き込み信号に応答して書き込み動作時、前記データ入出力ライン対に載せられた書き込みデータを前記ビットライン対に伝達する。
【００３４】
前記ダイレクトセンスアンプは第１端が前記第１データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結される第１ブロックトランジスタ、第１端が前記第２データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結される第２ブロックトランジスタ、第１端が前記第１ブロックトランジスタの第２端に連結されて第２ビットラインにゲートが連結される第１センストランジスタ、第１端が前記第２ブロックトランジスタの第２端に連結されて第１ビットラインにゲートが連結される第２センストランジスタ及び前記第１センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結し、接地電圧に第２端が連結されて前記読み取り／書き込み信号がゲートに連結される第３センストランジスタを具備することを特徴とする。
【００３５】
前記第１及び第２ブロックトランジスタ、第１ないし第３センストランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００３６】
前記入出力ゲート回路は、前記第１データ入出力ラインに第１端が連結され、前記第１ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第１トランジスタ及び前記第２データ入出力ラインに第１端が連結され、前記第２ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第２トランジスタを具備することを特徴とする。
【００３７】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであることを特徴とする。前記読み取り／書き込み信号はカラムアドレス信号であることを特徴とする。前記書き込み
防止信号は読み取り動作時には第１レベルで発生され、書き込み動作時には第２レベルで発生することを特徴とする。
【００３８】
前記書き込み防止信号は書き込み命令とアドレス信号との組み合せによって発生されることを特徴とする。
【００３９】
さらに、前記技術的課題を達成するための本発明による半導体メモリ装置は、ダイレクトセンスアンプ回路、入出力ゲート回路及び書き込み読み取り制御部を具備することを特徴とする。
【００４０】
ダイレクトセンスアンプ回路は、読み取り／書き込み信号に応答してターンオンになって第１及び第２ビットラインを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインを具備するデータ入出力ライン対に伝達する。
【００４１】
入出力ゲート回路は前記読み取り／書き込み信号に応答して読み取り動作時、前記ビットライン対に載せられた前記読み取りデータを前記データ入出力ライン対に伝達するか、読み取り／書き込み信号に応答して書き込み動作時、前記データ入出力ライン対に載せられた書き込みデータを前記ビットライン対に伝達する。
【００４２】
書き込み読み取り制御部は書き込み防止信号に応答して読み取り動作時には前記ダイレクトセンスアンプ回路から発生する前記読み取りデータを前記データ入出力ライン対に伝達し、書き込み動作時には前記ダイレクトセンスアンプ回路と前記データ入出力ライン対との連結を遮断する。
【００４３】
前記書き込み読み取り制御部は第１端が前記第１データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結されて第２端が前記ダイレクトセンスアンプに連結される第１ブロックトランジスタ及び第１端が前記第２データ入出力ラインに連結され、ゲートに前記書き込み防止信号が連結され、第２端が前記ダイレクトセンスアンプに連結される第２ブロックトランジスタを具備することを特徴とする。
【００４４】
前記ダイレクトセンスアンプ回路は第１端が前記第１ブロックトランジスタの第２端に連結され、第２ビットラインにゲートが連結される第１センストランジスタ、第１端が前記第２ブロックトランジスタの第２端に連結され、第１ビットラインにゲートが連結される第２センストランジスタ及び前記第１センストランジスタ及び前記第２センストランジスタの第２端に第１端が連結されて接地電圧に第２端が連結され、前記読み取り／書き込み信号がゲートに連結される第３センストランジスタを具備することを特徴とする。
【００４５】
前記第１及び第２ブロックトランジスタ、第１ないし第３センストランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００４６】
前記入出力ゲート回路は前記第１データ入出力ラインに第１端が連結され、前記第１ビットラインに第２端が連結され、ゲートに前記読み取り／書き込み信号が印加される第１トランジスタ及び前記第２データ入出力ラインに第１端が連結され、前記第２ビットラインに第２端が連結されてゲートに前記読み取り／書き込み信号が印加される第２トランジスタを具備することを特徴とする。
【００４７】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであることを特徴とする。
【発明の効果】
【００４８】
本発明による半導体メモリ装置は、データ読み取り動作の場合、ダイレクトセンスアンプによるデータ伝達通路とデータ書き込みのための通路とを何れも活性化させ、低い電源電圧レベルでも読み取り動作が有効に行いうる長所がある。
【発明を実施するための最良の形態】
【００４９】
本発明と本発明の動作上の及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する図面及び図面に記載された内容を参照せねばならない。
【００５０】
以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００５１】
図３は、本発明の実施形態による半導体メモリ装置を説明する回路図である。
【００５２】
図３を参照すれば、本発明の第１実施形態による半導体メモリ装置３００は、ダイレクトセンスアンプ回路３１０、入出力ゲート回路３２０及び動作制御部３３０を具備する。ダイレクトセンスアンプ回路３１０は読み取り信号ＲＳに応答して第１及び第２ビットラインＢＬ、ＢＬＢを具備するビットライン対ＢＬ、ＢＬＢに載せられた読み取りデータを第１及び第２データ入出力ラインＤＩＯ、ＤＩＯＢを具備するデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達する。
【００５３】
さらに説明すれば、ダイレクトセンスアンプ回路３１０は第１ないし第３センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３を具備する。第１センストランジスタＳＴＲ１はデータ入出力ライン対のうち第１データ入出力ラインＤＩＯに第１端が連結され、ビットライン対のうち第２ビットラインＢＬＢにゲートが連結される。
【００５４】
前記トランジスタのゲートは前記トランジスタの第１端及び第２端を連結するか遮断する電圧信号を受信する電極である。
【００５５】
第２センストランジスタＳＴＲ２はデータ入出力ライン対のうち第２データ入出力ラインＤＩＯＢに第１端が連結され、ビットライン対のうち第１ビットラインＢＬにゲートが連結される。
【００５６】
第３センストランジスタＳＴＲ３は第１センストランジスタＳＴＲ１及び第２センストランジスタＳＴＲ２の第２端に第１端が連結され、接地電圧ＶＳＳに第２端が連結されて読み取り信号ＲＳがゲートに連結される。第１ないし第３センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３はＮＭＯＳトランジスタである。
【００５７】
入出力ゲート回路３２０は読み取り／書き込み信号ＲＷＳに応答してビットライン対ＢＬ、ＢＬＢに載せられた前記読み取りデータをデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達するかデータ入出力ライン対ＤＩＯ、ＤＩＯＢに載せられた書き込みデータをビットライン対ＢＬ、ＢＬＢに伝達する。
【００５８】
さらに説明すれば、入出力ゲート回路３２０は第１及び第２トランジスタＧＴＲ１、ＧＴＲ２を具備する。第１トランジスタＧＴＲ１は第１データ入出力ラインＤＩＯに第１端が連結されて第１ビットラインＢＬに第２端が連結され、ゲートに読み取り／書き込み信号ＲＷＳが印加される。
【００５９】
第２トランジスタＧＴＲ２は第２データ入出力ラインＤＩＯＢに第１端が連結されて第２ビットラインＢＬＢに第２端が連結され、ゲートに読み取り／書き込み信号ＲＷＳが印加される。第１及び第２トランジスタＧＴＲ１、ＧＴＲ２はＮＭＯＳトランジスタである。
【００６０】
動作制御部３３０はカラムアドレス信号ＣＡＳ及び書き込み命令ＷＲに応答し、読み取り動作時、読み取り信号ＲＳ及び読み取り／書き込み信号ＲＷＳを発生してダイレクトセンスアンプ回路３１０及び入出力ゲート回路３２０を共にターンオンにする。また書き込み動作時動作制御部３３０は読み取り信号ＲＳ及び読み取り／書き込み信号ＲＷＳを発生して入出力ゲート回路３２０はターンオンにし、ダイレクトセンスアンプ回路３１０はターンオフにする。
【００６１】
以下、図３を参照して本発明の実施形態による半導体メモリ装置の動作が詳細に説明される。
【００６２】
動作制御部３３０は読み取り動作時、読み取り信号ＲＳ及び読み取り／書き込み信号ＲＷＳを第１レベルで発生し、書き込み動作時、読み取り信号ＲＳは第２レベルで発生して読み取り／書き込み信号ＲＷＳは第１レベルで発生する。
【００６３】
ここでは、便宜のために第１レベルをハイレベルとし、第２レベルをローレベルとして説明する。しかし、本技術分野で当業者には第１レベルと第２レベルとが前記と反対の場合になりうることは自明なことである。
【００６４】
図３で動作制御部３３０はインバータ３３５、３４０、３５０、３５５及び反転論理積手段３４５で構成されるが、動作制御部３３０の構成は図３に開示されたものに限定さるのではなく、動作制御部３３０は同じ機能を遂行する限り多様な回路で構成できることは当業者には自明である。
【００６５】
読み取り動作時、前記読み取り信号及び前記読み取り／書き込み信号を第１レベルで発生するためにはカラムアドレス信号ＣＡＳが第１レベルで発生し、書き込み命令ＷＲが第２レベルで発生せねばならない。
【００６６】
すなわち、読み取り動作の場合、カラムアドレス信号ＣＡＳはハイレベルで発生し、書き込み命令ＷＲはローレベルで発生する。そうすれば、読み取り信号ＲＳ及び読み取り／書き込み信号ＲＷＳはハイレベルで発生し、入出力ゲート回路３２０の第１及び第２トランジスタＧＴＲ１、ＧＴＲ２がターンオンになり、ダイレクトセンスアンプ回路３１０の第３センストランジスタＳＴＲ３がターンオンになる。
【００６７】
第１センストランジスタＳＴＲ１及び第２センストランジスタＳＴＲ２のターンオンまたはターンオフ状態は、第１及び第２ビットラインＢＬ、ＢＬＢの電圧レベルによって制御される。
【００６８】
第１ビットラインＢＬにハイレベルの読み取りデータがあり、第２ビットラインＢＬＢにローレベルの読み取りデータがあると仮定する。それにより、ダイレクトセンスアンプ回路３１０の第２センストランジスタＳＴＲ２は第１センストランジスタＳＴＲ１より多くターンオンになり（電流をさらに多く流して）ローレベルの読み取りデータを第２データ入出力ラインＤＩＯＢに伝達する。
【００６９】
第１ビットラインＢＬにローレベルの読み取りデータがあり、第２ビットラインＢＬＢにハイレベルの読み取りデータがあると仮定すれば、ダイレクトセンスアンプ回路３１０の第１センストランジスタＳＴＲ１と第２センストランジスタＳＴＲ２とによってハイレベルの読み取りデータは第２データ入出力ラインＤＩＯＢに伝えられ、ローレベルの読み取りデータは第１データ入出力ラインＤＩＯに伝えられる。
【００７０】
第２センストランジスタＳＴＲ２は第１センストランジスタＳＴＲ１より少なくターンオンになってハイレベルの読み取りデータを第１データ入出力ラインＤＩＯに伝達する。
【００７１】
これと共に、第１ビットラインＢＬのハイレベルの読み取りデータは第１トランジスタＧＴＲ１を通じて第１データ入出力ラインＤＩＯに伝送される。そして、第２ビットラインＢＬＢのローレベルの読み取りデータは第２トランジスタＧＴＲ２を通じて第２データ入出力ラインＤＩＯＢに伝送される。
【００７２】
読み取り動作の場合、読み取り信号ＲＳと読み取り／書き込み信号ＲＷＳとに応答してダイレクトセンスアンプ回路３１０と入出力ゲート回路３２０とが共にターンオンになるので、半導体メモリ装置３００の電源電圧のレベルが低くなってもデータ入出力ライン対ＤＩＯ、ＤＩＯＢに印加される読み取りデータのレベルは誤動作なしに正確に測定されうる。
【００７３】
逆に、書き込み動作の場合、読み取り信号ＲＳは第２レベルで発生し、読み取り／書き込み信号ＲＷＳは第１レベルで発生する。そのためにはカラムアドレス信号ＣＡＳ及び書き込み命令ＷＲが何れも第１レベルで発生せねばならない。
【００７４】
読み取り信号ＲＳがローレベルで発生すれば、ダイレクトセンスアンプ回路３１０はターンオフになる。読み取り／書き込み信号ＲＷＳはハイレベルで発生して入出力ゲート回路３２０の第１及び第２トランジスタＧＴＲ１、ＧＴＲ２はターンオンになる。
【００７５】
したがって、外部でデータ入出力ライン対ＤＩＯ、ＤＩＯＢに入力される入力データは第１及び第２トランジスタＧＴＲ１、ＧＲ２を通じてビットライン対ＢＬ、ＢＬＢに書き込まれる。
【００７６】
ダイレクトセンスアンプ回路３１０の第３センストランジスタＳＴＲ３は第１及び第２センストランジスタＳＴＲ１、ＳＴＲ２と接地電圧ＶＳＳ間に数個装着できる。またはデータ入出力ライン対ＤＩＯ、ＤＩＯＢと接地電圧ＶＳＳ間が分離されるように第３センストランジスタＳＴＲ３の代わりに１対の並列スイッチが使われうる。
【００７７】
第３センストランジスタＳＴＲ３が多数であるほどダイレクトセンスアンプ回路３１０の駆動能力が向上する。
【００７８】
図３の半導体メモリ装置３００は読み取り動作の場合にはダイレクトセンスアンプ回路３１０と入出力ゲート回路３２０とが何れもターンオンになり書き込み動作の場合にはダイレクトセンスアンプ回路３１０はターンオフになって入出力ゲート回路３２０はターンオンになる。
【００７９】
図４は、図３のダイレクトセンスアンプ回路が変形された回路を示した回路図である。
【００８０】
図４を参照すれば、ダイレクトセンスアンプ回路４１０は第１ないし第４センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３、ＳＴＲ４を具備する。第１センストランジスタＳＴＲ１と第３センストランジスタＳＴＲ３とは第１データ入出力ラインＤＩＯと接地電圧ＶＳＳ間に直列に連結される。
【００８１】
第２センストランジスタＳＴＲ２と第４センストランジスタＳＴＲ４とは第２データ入出力ラインＤＩＯＢと接地電圧ＶＳＳ間に直列に連結される。第１センストランジスタＳＴＲ１は接地電圧ＶＳＳに第１端が連結され、ゲートがビットライン対のうち第２ビットラインＢＬＢに連結される。
【００８２】
第２センストランジスタＳＴＲ２は接地電圧ＶＳＳに第１端が連結され、ゲートがビットライン対のうち第１ビットラインＢＬに連結される。第３センストランジスタＳＴＲ３は第１センストランジスタＳＴＲ１の第２端に第１端が連結され、ゲートに読み取り信号ＲＳが連結されてデータ入出力ライン対のうち第１データ入出力ラインＤＩＯに第２端が連結される。
【００８３】
第４センストランジスタＳＴＲ４は第２センストランジスタＳＴＲ２の第２端に第１端が連結されてゲートに読み取り信号ＲＳが連結され、データ入出力ライン対のうち第２データ入出力ラインＤＩＯＢに第２端が連結される。第１ないし第４センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３、ＳＴＲ４はＮＭＯＳトランジスタである。
【００８４】
図３のダイレクトセンスアンプ回路３１０と比較する場合、図４のダイレクトセンスアンプ回路４１０は読み取り信号ＲＳがゲートに入力されるセンストランジスタＳＴＲ３、ＳＴＲ４とビットライン対ＢＬ、ＢＬＢがゲートに入力されるセンストランジスタＳＴＲ１、ＳＴＲ２の位置が変わっている。
【００８５】
前記のような構造のダイレクトセンスアンプ回路４１０を利用すれば、書き込み動作の場合、データ入出力ライン対ＤＩＯ、ＤＩＯＢをビットライン対ＢＬ、ＢＬＢと電気的に完全に遮断させて誤動作が防止できる。
【００８６】
図５は、本発明の他の実施形態による半導体メモリ装置を説明する回路図である。
【００８７】
図５を参照すれば、本発明の他の実施形態による半導体メモリ装置５００はダイレクトセンスアンプ回路５１０及び入出力ゲート回路５２０を具備する。
【００８８】
ダイレクトセンスアンプ回路５１０は読み取り動作時、書き込み防止信号ＷＢＳ及び読み取り／書き込み信号ＲＷＳに応答してターンオンになり、第１及び第２ビットラインＢＬ、ＢＬＢを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインＤＩＯ、ＤＩＯＢを具備するデータ入出力ライン対に伝達し、書き込み動作時、書き込み防止信号ＷＢＳに応答してターンオフになる。
【００８９】
さらに説明すれば、ダイレクトセンスアンプ回路５１０は第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２と第１ないし第３センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３を具備する。
【００９０】
第１ブロックトランジスタＢＴＲ１は第１端が第１データ入出力ラインＤＩＯに連結され、ゲートに書き込み防止信号ＷＢＳが連結される。第２ブロックトランジスタＢＴＲ２は第１端が第２データ入出力ラインＤＩＯＢに連結され、ゲートに書き込み防止信号ＷＢＳが連結される。
【００９１】
第１センストランジスタＳＴＲ１は第１端が第１ブロックトランジスタＢＴＲ１の第２端に連結されて第２ビットラインＢＬＢにゲートが連結される。第２センストランジスタＳＴＲ２は第１端が第２ブロックトランジスタＢＴＲ２の第２端に連結されて第１ビットラインＢＬにゲートが連結される。
【００９２】
第３センストランジスタＳＴＲ３は第１センストランジスタＳＴＲ１及び第２センストランジスタＳＴＲ２の第２端に第１端が連結されて接地電圧ＶＳＳに第２端が連結され、読み取り／書き込み信号ＲＷＳがゲートに連結される。第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２、第１ないし第３センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３はＮＭＯＳトランジスタである。
【００９３】
読み取り／書き込み信号ＲＷＳはカラムアドレス信号である。書き込み防止信号ＷＢＳは読み取り動作時には第１レベルで発生し、書き込み動作時には第２レベルで発生する。書き込み防止信号ＷＢＳは書き込み命令（図示せず）とアドレス信号（図示せず）との組み合わせによって発生する。
【００９４】
入出力ゲート回路５２０は読み取り／書き込み信号ＲＷＳに応答して読み取り動作時、ビットライン対ＢＬ、ＢＬＢに載せられた前記読み取りデータをデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達するか、読み取り／書き込み信号ＲＷＳに応答して書き込み動作時、データ入出力ライン対ＤＩＯ、ＤＩＯＢに載せられた書き込みデータをビットライン対ＢＬ、ＢＬＢに伝達する。
【００９５】
入出力ゲート回路５２０は第１トランジスタＧＴＲ１及び第２トランジスタＧＴＲ１を具備する。第１トランジスタＧＴＲ１は第１データ入出力ラインＤＩＯに第１端が連結されて第１ビットラインＢＬに第２端が連結され、ゲートに読み取り／書き込み信号ＲＷＳが印加される。
【００９６】
第２トランジスタＧＴＲ１は第２データ入出力ラインＤＩＯＢに第１端が連結されて第２ビットラインＢＬＢに第２端が連結され、ゲートに読み取り／書き込み信号ＲＷＳが印加される。第１及び第２トランジスタＧＴＲ１、ＧＴＲ２はＮＭＯＳトランジスタである。
【００９７】
以下、図５を参照して本発明の他の実施形態による半導体メモリ装置の動作が詳細に説明される。
【００９８】
図５の半導体メモリ装置５００は図３及び図４の半導体メモリ装置３００，４００とは別に読み取り／書き込み信号ＲＷＳと読み取り信号ＲＳとが別途に存在せずに読み取り／書き込み信号ＲＷＳのみが存在する。
【００９９】
したがって、読み取り動作であるか書き込み動作であるかに関係なく読み取り／書き込み信号ＲＷＳ、すなわち、カラムアドレス信号ＣＡＳが第１レベルで入力されれば、ダイレクトセンスアンプ回路５１０と入出力ゲート回路５２０とはターンオンになる。ここで第１レベルはハイレベルである。
【０１００】
すなわち、読み取り動作の場合には読み取り／書き込み信号ＲＷＳがハイレベルでダイレクトセンスアンプ回路５１０と入出力ゲート回路５２０とに印加され、書き込み防止信号ＷＢＳもハイレベルで第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２に印加されれば、ダイレクトセンスアンプ回路５１０と入出力ゲート回路５２０とが読み取りデータを同時にデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達する。
【０１０１】
読み取りデータをデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達する動作は既に説明されたので、詳細なる説明を省略する。
【０１０２】
書き込み動作の場合、書き込み防止信号ＷＢＳはローレベルにダイレクトセンスアンプ回路５１０の第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２に入力され、第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２をターンオフにする。書き込み防止信号ＷＢＳは書き込みデータが書き込まれるメモリセルを指定するためのアドレス信号（図示せず）と書き込み動作を指示する書き込み命令（図示せず）によって発生する。
【０１０３】
読み取り／書き込み信号ＲＷＳは書き込み動作の場合にもハイレベルにダイレクトセンスアンプ回路５１０と入出力ゲート回路５２０とに印加される。したがって、ダイレクトセンスアンプ回路５１０と入出力ゲート回路５２０とが共にターンオンになるが、書き込み防止信号ＷＢＳに応答してターンオフになった第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２によってダイレクトセンスアンプ回路５１０はデータ入出力ライン対ＤＩＯ、ＤＩＯＢとの連結が遮断される。
【０１０４】
したがって、書き込み動作の場合、データ入出力ライン対ＤＩＯ、ＤＩＯＢに入力された書き込みデータは入出力ゲート回路５２０の第１及び第２トランジスタＧＴＲ１、ＧＴＲ２のみを通じてビットライン対ＢＬ、ＢＬＢに伝えられる。
【０１０５】
図６は、図５の半導体メモリ装置が使われる場合、データの移動経路を説明する図面である。
【０１０６】
一般的に、データ入出力ラインはローカルデータ入出力ラインとグロ−バル入出力ラインとに区別できる。メモリセルから読み取られたデータはローカルデータ入出力ラインとグロ−バルデータ入出力ラインとを通じて外部に出力される。
【０１０７】
図６でＧＩＯはグロ−バルデータ入出力ラインを意味し、ＷＲＩＯ及びＲＩＯはローカルデータ入出力ラインを意味する。図５の半導体メモリ装置５００は図６で６１０と表示されている。図６のトランジスタＢＴＲは第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２のうち１つを示す。
【０１０８】
ＷＲＩＯは図５の入出力ゲート回路５２０に連結されて読み取り動作と書き込み動作時、データが移動されるラインであり、ＲＩＯは図５のダイレクトセンスアンプ回路５１０に連結されて読み取り動作時、データが移動されるラインである。
【０１０９】
そして、ＲＩＯとＷＲＩＯ間にはトランジスタＢＴＲが連結されており、書き込み防止信号ＷＢＳに論理レベルによって相互連結されるか遮断される。
【０１１０】
読み取り動作の場合には、書き込み防止信号ＷＢＳがハイレベルでトランジスタＢＴＲに印加されてトランジスタＢＴＲがターンオンになる。図５のダイレクトセンスアンプ回路５１０で読み取られる読み取りデータは第１ラインＬＩＮＥ１とＲＩＯ、トランジスタＢＴＲ及びＷＲＩＯを順次に経由してスイッチＳＷを通じてＧＩＯに印加される。
【０１１１】
図５の入出力ゲート回路５２０で読み取られる読み取りデータは第２ラインＬＩＮＥ２、ＷＲＩＯ及びスイッチＳＷを通じてＧＩＯに連結される。
【０１１２】
書き込み動作の場合には書き込み防止信号ＷＢＳがローレベルでトランジスタＢＴＲに印加されてトランジスタＢＴＲがターンオフになる。ＧＩＯを通じて印加された入力データはスイッチＳＷ、第２ラインＬＩＮＥ２を通じて図５の入出力ゲート回路５２０に印加される。トランジスタＢＴＲがターンオフになっているので、ダイレクトセンスアンプ回路５１０には入力データが印加されない。
【０１１３】
本発明のさらに他の実施形態による半導体メモリ装置について図５を参照して説明する。
【０１１４】
本発明のさらに他の実施形態による半導体メモリ装置は、ダイレクトセンスアンプ回路５５０、入出力ゲート回路５２０及び書き込み読み取り制御部５４０を具備する。
【０１１５】
書き込み読み取り制御部５４０は書き込み防止信号ＷＢＳに応答して読み取り動作時にはダイレクトセンスアンプ回路５５０から発生する読み取りデータをデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達し、書き込み動作時にはダイレクトセンスアンプ回路５５０とデータ入出力ライン対ＤＩＯ、ＤＩＯＢとの連結を遮断する。
【０１１６】
さらに説明すれば、書き込み読み取り制御部５４０は第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２を具備する。第１ブロックトランジスタＢＴＲ１は第１端が第１データ入出力ラインＤＩＯに連結され、ゲートに書き込み防止信号ＷＢＳが連結されて第２端がダイレクトセンスアンプ回路５５０に連結される。
【０１１７】
第２ブロックトランジスタＢＴＲ２は第１端が第２データ入出力ラインＤＩＯＢに連結され、ゲートに書き込み防止信号ＷＢＳが連結され、第２端がダイレクトセンスアンプ回路５５０に連結される。
【０１１８】
ダイレクトセンスアンプ回路５５０は読み取り／書き込み信号ＲＷＳに応答してターンオンになり、第１及び第２ビットラインＢＬ、ＢＬＢを具備するビットライン対に載せられた読み取りデータを第１及び第２データ入出力ラインＤＩＯ、ＤＩＯＢを具備するデータ入出力ライン対に伝達する。
【０１１９】
さらに説明すれば、ダイレクトセンスアンプ回路５５０は第１ないし第３センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３を具備する。第１センストランジスタＳＴＲ１は第１端が第１ブロックトランジスタＢＴＲ１の第２端に連結されて第２ビットラインＢＬＢにゲートが連結される。
【０１２０】
第２センストランジスタＳＴＲ２は第１端が第２ブロックトランジスタＢＴＲ２の第２端に連結されて第１ビットラインＢＬにゲートが連結される。第３センストランジスタＳＴＲ３は第１センストランジスタＳＴＲ１及び第２センストランジスタＳＴＲ２の第２端に第１端が連結されて接地電圧ＶＳＳに第２端が連結され、読み取り／書き込み信号ＲＷＳがゲートに連結される。
【０１２１】
第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２、第１ないし第３センストランジスタＳＴＲ１、ＳＴＲ２、ＳＴＲ３はＮＭＯＳトランジスタである。
【０１２２】
入出力ゲート回路５２０は読み取り／書き込み信号ＲＷＳに応答して読み取り動作時、ビットライン対ＢＬ、ＢＬＢに載せられた読み取りデータをデータ入出力ライン対ＤＩＯ、ＤＩＯＢに伝達するか、読み取り／書き込み信号ＲＷＳに応答して書き込み動作時、データ入出力ライン対ＤＩＯ、ＤＩＯＢに載せられた書き込みデータをビットライン対ＢＬ、ＢＬＢに伝達する。
【０１２３】
入出力ゲート回路５２０は第１トランジスタＧＴＲ１及び第２トランジスタＧＴＲ２を具備する。第１トランジスタＧＴＲ１は第１データ入出力ラインＤＩＯに第１端が連結されて第１ビットラインＢＬに第２端が連結され、ゲートに読み取り／書き込み信号ＲＷＳが印加される。
【０１２４】
第２トランジスタＧＴＲ２は第２データ入出力ラインＤＩＯＢに第１端が連結されて第２ビットラインＢＬＢに第２端が連結され、ゲートに読み取り／書き込み信号ＲＷＳが印加される。第１及び第２トランジスタＧＴＲ１、ＧＴＲ２はＮＭＯＳトランジスタである。
【０１２５】
本発明のさらに他の実施形態による半導体メモリ装置は書き込み読み取り制御部５４０を具備する点を除いては以前の実施形態と同じ構成を有する。書き込み読み取り制御部５４０は書き込み防止信号ＷＢＳに応答して制御される第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２を具備するが、第１及び第２ブロックトランジスタＢＴＲ１、ＢＴＲ２の動作は既に説明された。したがって、詳細なる説明は省略する。
【０１２６】
以上のように図面と明細書で本発明の最適な実施形態が開示された。ここで特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態が可能であることが理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
【産業上の利用可能性】
【０１２７】
本発明は、データを貯蔵し、読み取りできる半導体メモリ装置が利用される分野に適用できる。
【図面の簡単な説明】
【０１２８】
【図１】従来のデータ入出力ライン対とビットライン対とを連結するダイレクトセンスアンプ回路を説明する回路図である。
【図２】他の従来のデータ入出力ライン対とビットライン対とを連結するダイレクトセンスアンプ回路を説明する回路図である。
【図３】本発明の実施形態による半導体メモリ装置を説明する回路図である。
【図４】図３のダイレクトセンスアンプ回路が変形された回路を示した回路図である。
【図５】本発明の他の実施形態による半導体メモリ装置を説明する回路図である。
【図６】図５の半導体メモリ装置が使われる場合、データの移動経路を説明する図面である。
【符号の説明】
【０１２９】
３００…半導体メモリ装置
３１０…ダイレクトセンスアンプ回路
３２０…入出力ゲート回路
３３０…動作制御部
３３５、３４０、３５０、３５５…インバータ
３４５…反転論理積手段
ＤＩＯ、ＤＩＯＢ…データ入出力ライン対
ＣＡＳ…カラムアドレス信号
ＲＷＳ…読み取り／書き込み信号
ＧＴＲ１、ＧＴＲ２…第１及び第２トランジスタ
ＳＴＲ１、ＳＴＲ２、ＳＴＲ３…第１ないし第３センストランジスタ
ＲＳ…読み取り信号
ＶＳＳ…接地電圧
ＷＲ…書き込み命令
ＢＬ…第１ビットライン
ＢＬＢ…第２ビットライン
【図１】
2004199856.tif 000003
【図２】
2004199856.tif 000004
【図３】
2004199856.tif 000005
【図４】
2004199856.tif 000006
【図５】
2004199856.tif 000007
【図６】
2004199856.tif 000008