(57)【要約】【課題】アドレスカウンタのアドレスデータを正しく評価する。【解決手段】プログラムメモリのアドレスを指定するアドレスカウンタを有し、前記アドレスカウンタのアドレスデータを、前記アドレスデータを評価するための外部機器に出力するマイクロコンピュータにおいて、前記外部機器から供給されるマイクロコンピュータが動作するためのクロックより高い周波数のクロックを用いて、前記アドレスカウンタのアドレスデータのビット数より少ないビット数を単位として、前記アドレスカウンタのアドレスデータを前記外部機器に出力するアドレスデータ出力手段を、備えたことを特徴とする。【選択図】      図１
2004199334.tif 000002
【特許請求の範囲】
【請求項１】
プログラムメモリのアドレスを指定するアドレスカウンタを有し、前記アドレスカウンタのアドレスデータを、前記アドレスデータを評価するための外部機器に出力するマイクロコンピュータにおいて、
前記外部機器から供給されるマイクロコンピュータが動作するためのクロックより高い周波数のクロックを用いて、前記アドレスカウンタのアドレスデータのビット数より少ないビット数を単位として、前記アドレスカウンタのアドレスデータを前記外部機器に出力するアドレスデータ出力手段を、
備えたことを特徴とするマイクロコンピュータ。
【請求項２】
前記アドレスデータ出力手段は、前記アドレスカウンタのアドレスデータをシリアルデータとして出力することを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記アドレスデータ出力手段は、前記アドレスカウンタのアドレスデータを複数分割して出力することを特徴とする請求項１記載のマイクロコンピュータ。
【請求項４】
プログラムメモリのアドレスを指定するアドレスカウンタを有するマイクロコンピュータから、前記アドレスカウンタのアドレスデータを読み取るマイクロコンピュータの評価装置において、
前記マイクロコンピュータが動作するためのクロックより高い周波数のクロックを用いて、前記アドレスカウンタのアドレスデータのビット数より少ないビット数を単位として、前記アドレスカウンタのアドレスデータを読み取るアドレスデータ取得手段を、
備えたことを特徴とするマイクロコンピュータの評価装置。
【請求項５】
前記アドレスデータ取得手段は、読み取った前記アドレスデータを順次記憶する記憶手段を、有することを特徴とする請求項４記載のマイクロコンピュータの評価装置。
【請求項６】
前記記憶手段は、前記アドレスデータ取得手段が前記マイクロコンピュータの動作を停止するための停止信号を出力するまで、読み取った前記アドレスデータを順次記憶することを特徴とする請求項５記載のマイクロコンピュータの評価装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータおよびその評価装置に関する。
【０００２】
【従来の技術】
ワンチップマイクロコンピュータとは、ＲＯＭ（プログラムメモリ）、ＲＡＭ、ＣＰＵ、周辺回路を単一の半導体チップ上に集積化してこの半導体チップを基板上に固定し、この半導体チップ上に形成されている入出力ポート（周辺回路）を外部ピンとワイヤーボンディングで接続し、外部ピンを露出させた状態でこの半導体チップを有する基板を樹脂部材（絶縁部材）で覆ったものである。また、最近のワンチップマイクロコンピュータとしては、ソフトウエアをＲＯＭに記憶するまでの時間、製造コスト等を考慮して、データを電気的に書き換え可能な不揮発性メモリ（例えばＥＥＰＲＯＭ）をマスクＲＯＭの代わりに集積化したものがある。
【０００３】
ところで、ワンチップマイクロコンピュータのＲＯＭに記憶されているデータ（例えばプログラムデータ、テーブルデータ等）は、ワンチップマイクロコンピュータが制御を行う被制御体に応じて異なるものである。そのため、ワンチップマイクロコンピュータが上記の不揮発性メモリをＲＯＭとして有しているとき、被制御体の種類が変更されるその都度、デバッグツール（評価装置）で評価されたデータを用いて、ＲＯＭに記憶されているデータを書き換えることとなる。
【０００４】
ここで、デバッグツールとは、ワンチップマイクロコンピュータと接続されることによって、ＲＯＭのアドレスを指定するアドレスカウンタのアドレスデータ、ＲＯＭのプログラムデータに基づく演算データ等の変化をリアルタイムで読み取ることで、プログラムデータの正誤を評価するものである。これにより、ＲＯＭに記憶されているデータを正しく書き換えることが可能となる。
【０００５】
なお、デバッグツールに関する技術は、例えば、以下の特許文献１に開示されている。
【０００６】
【特許文献１】
特開平１１−２８２７１３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、最近では、ワンチップマイクロコンピュータの演算処理速度は、数百ＭＨｚと高速化しているものがある。そのため、従来のデバッグツールでは、アドレスデータ、演算データ等の変化をリアルタイムで読み取ることができず、データを正しく評価できなくなる問題があった。
【０００８】
また、ワンチップマイクロコンピュータの樹脂部材で覆われたパッケージは、小型機器（例えばデジタルカメラ、携帯電話）への内蔵を考慮して小型化し、これに伴って外部ピンの間隔は、きわめて狭くなっている。そのため、従来のデバッグツールでは、アドレスデータ、演算データ等を物理的に読み取ることができず、前者と同様に、データを正しく評価できなくなる問題があった。
【０００９】
【課題を解決するための手段】
前記課題を解決するための主たる発明は、プログラムメモリのアドレスを指定するアドレスカウンタを有し、前記アドレスカウンタのアドレスデータを、前記アドレスデータを評価するための外部機器に出力するマイクロコンピュータにおいて、前記外部機器から供給されるマイクロコンピュータが動作するためのクロックより高い周波数のクロックを用いて、前記アドレスカウンタのアドレスデータのビット数より少ないビット数を単位として、前記アドレスカウンタのアドレスデータを前記外部機器に出力するアドレスデータ出力手段を、備えたことを特徴とするマイクロコンピュータである。
本発明の上記以外の特徴とするところは、本明細書および添付図面の記載により明らかとなる。
【００１０】
【発明の実施の形態】
＝＝＝開示の概要＝＝＝
本明細書及び添付図面の記載により少なくとも以下の事項が明らかとなる。  プログラムメモリのアドレスを指定するアドレスカウンタを有し、前記アドレスカウンタのアドレスデータを、前記アドレスデータを評価するための外部機器に出力するマイクロコンピュータにおいて、前記外部機器から供給されるマイクロコンピュータが動作するためのクロックより高い周波数のクロックを用いて、前記アドレスカウンタのアドレスデータのビット数より少ないビット数を単位として、前記アドレスカウンタのアドレスデータを前記外部機器に出力するアドレスデータ出力手段を、備えたことを特徴とするマイクロコンピュータ。
【００１１】
前記マイクロコンピュータによれば、外部機器からのクロックを入力するためのポートと、アドレスカウンタのアドレスデータを出力するための最少数のポートと、を設けることで、アドレスデータを外部機器に出力することが可能となる。例えば、データを電気的に書き換え可能なプログラムメモリを有する量産用のマイクロコンピュータに適用すれば、被制御体を変更するその都度、外部機器でのアドレスデータの評価結果に基づいて、プログラムメモリのための正しい書き換えデータを得ることが可能となる。
【００１２】
また、かかるマイクロコンピュータにおいて、前記アドレスデータ出力手段は、前記アドレスカウンタのアドレスデータをシリアルデータとして出力することとしてもよい。
前記マイクロコンピュータによれば、外部機器からのクロックを入力するためのポートと、アドレスカウンタのアドレスデータを出力するためのポートとの数は、２ポートだけでよいこととなる。
【００１３】
また、かかるマイクロコンピュータにおいて、前記アドレスデータ出力手段は、前記アドレスカウンタのアドレスデータを複数分割して出力することとしてもよい。
前記マイクロコンピュータによれば、アドレスカウンタのアドレスデータをシリアルデータとする場合に比べて、外部機器から供給されるクロックの周波数を低下させることが可能となる。
【００１４】
プログラムメモリのアドレスを指定するアドレスカウンタを有するマイクロコンピュータから、前記アドレスカウンタのアドレスデータを読み取るマイクロコンピュータの評価装置において、前記マイクロコンピュータが動作するためのクロックより高い周波数のクロックを用いて、前記アドレスカウンタのアドレスデータのビット数より少ないビット数を単位として、前記アドレスカウンタのアドレスデータを読み取るアドレスデータ取得手段を、備えたことを特徴とするマイクロコンピュータの評価装置。
【００１５】
前記マイクロコンピュータの評価装置によれば、マイクロコンピュータが有するアドレスカウンタのアドレスデータを評価することに特化しているため、マイクロコンピュータの演算処理速度が速い場合であっても、アドレスカウンタのアドレスデータをリアルタイムで読み取って正しく評価することが可能となる。また、マイクロコンピュータとの接続線数が少ないため、マイクロコンピュータ自体が小型化している場合であっても、アドレスカウンタのアドレスデータをリアルタイムで読み取って正しく評価することが可能となる。
【００１６】
また、かかるマイクロコンピュータの評価装置において、前記アドレスデータ取得手段は、読み取った前記アドレスデータを順次記憶する記憶手段を、有することとする。
前記マイクロコンピュータの評価装置によれば、記憶手段に記憶されているアドレスデータを基に、アドレスデータの変化を評価することが可能となる。
【００１７】
また、かかるマイクロコンピュータの評価装置において、前記記憶手段は、前記アドレスデータ取得手段が前記マイクロコンピュータの動作を停止するための停止信号を出力するまで、読み取った前記アドレスデータを順次記憶することとしてもよい。
前記マイクロコンピュータの評価装置によれば、マイクロコンピュータが動作を停止するその都度、記憶手段に記憶されているアドレスデータを基に、アドレスデータの変化を断続的に評価することが可能となる。
【００１８】
＝＝＝全体の構成＝＝＝
図１を参照しつつ、本発明にかかる全体の概略構成について説明する。図１は、本発明のマイクロコンピュータおよびその評価装置の概略構成を示すブロック図である。なお、マイクロコンピュータは、データを電気的に書き換え可能なプログラムメモリを有する量産品であることとする。
図１において、マイクロコンピュータ２は、プログラムカウンタ４（アドレスカウンタ）と、ビット幅変換回路６（アドレスデータ出力手段）とを有している。
【００１９】
プログラムカウンタ４は、マイクロコンピュータのプログラムメモリ（不図示）のアドレスを指定するためのものであり、所定バイナリ値のアドレスデータがセットされている。ビット幅変換回路６は、プログラムカウンタ４のアドレスデータのビット数より少ないビット数を単位として、プログラムカウンタ４のアドレスデータを出力していくものである。例えば、ビット幅変換回路６は、パラレルシリアル変換回路であることとしてもよい。つまり、ビット幅変換回路６は、プログラムカウンタ４のアドレスデータがパラレルに入力されるとともにシリアルに出力されることとなる。また、ビット幅変換回路６は、プログラムカウンタ４のアドレスデータ（ｎビット）を複数（ｍ：ｍ＜ｎ）分割する回路であることとしてもよい。つまり、ビット幅変換回路６は、プログラムカウンタ４のアドレスデータがパラレルに入力されるとともにｎ／ｍビットを単位とするｍ個のデータが順次パラレルに出力されることとなる。このビット幅変換回路６から得られるアドレスデータは、後述するアドレスデータを評価するためのデバッグツールに供給される。なお、ビット幅変換回路６からは、複数のアドレスデータが連続して出力されるので、ビット幅変換回路６は、各アドレスデータを区切るためのスタートビット（例えば論理値"０"）を各アドレスデータに付して出力することとする。
【００２０】
デバッグツール８（評価装置）は、マイクロコンピュータ２のビット幅変換回路６から供給されるアドレスデータを評価するためのものであり、制御部１０と、記憶手段１２とを有している。なお、制御部１０および記憶手段１２は、請求項に言うアドレスデータ取得手段を構成する。
【００２１】
制御部１０は、ビット幅変換回路６がアドレスデータを出力するためのクロックを発生するとともに、記憶手段１２の書き込みおよび読み出しを制御するものである。プログラムカウンタ４にセットされるアドレスデータの値は、マイクロコンピュータ２が動作するためのシステムクロックに同期して、インクリメントまたは所定のアドレスデータに変更されるものである。そのため、制御部１０は、マイクロコンピュータ２が動作するためのシステムクロックに比べて、高い周波数を有するクロックをビット幅変換回路６に供給することとなる。
【００２２】
一例として、マイクロコンピュータ２が動作するためのシステムクロックが１ＭＨｚ、ビット幅変換回路６が１６ビットのアドレスデータ（ただし最上位ビットＭＳＢはスタートビットである）をパラレルからシリアルへ変換するパラレルシリアル変換回路であるものとする。この場合、制御部１０は、プログラムカウンタ４のアドレスデータが変更を受ける前にこのアドレスデータを取り込まなければならないため、１６ＭＨｚのクロックをビット幅変換回路６に供給することとなる。これにより、ビット幅変換回路６は、１６ＭＨｚのクロックに同期して、且つ、プログラムカウンタ４のアドレスデータの変更に確実に追従して、１６ビットのアドレスデータをシリアル出力することとなる。
【００２３】
また、他の例として、マイクロコンピュータ２が動作するためのシステムクロックが１ＭＨｚ、ビット幅変換回路６が１６ビットのアドレスデータＡ１５〜Ａ０（ただし最上位ビットＡ１５はスタートビットである）を４ビットを単位とするデータＡ１５〜Ａ１２、Ａ１１〜Ａ８、Ａ７〜Ａ４、Ａ３〜Ａ０に分割する回路であるものとする。この場合、制御部１０は、プログラムカウンタ４のアドレスデータが変更を受ける前にこのアドレスデータを取り込まなければならないため、４ＭＨｚのクロックをビット幅変換回路６に供給することとなる。これにより、ビット幅変換回路６は、４ＭＨｚのクロックに同期して、且つ、プログラムカウンタ４のアドレスデータの変更に確実に追従して、４ビットデータＡ１５〜Ａ１２、Ａ１１〜Ａ８、Ａ７〜Ａ４、Ａ３〜Ａ０の順でパラレル出力することとなる。
【００２４】
記憶手段１２は、ビット幅変換回路６から得られるアドレスデータを順次記憶するものである。ここで、制御部１０は、ビット幅変換回路６から得られるスタートビットが供給されることにより、記憶手段１２の書き込みを制御する。これにより、記憶手段１２は、制御部１０で指定される各アドレスに、ビット幅変換回路６から上記の例のようにして得られる各アドレスデータを順次記憶していくこととなる。なお、記憶手段１２としては、ＳＲＡＭ、ＤＲＡＭ等の揮発性メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メモリ、または、ハードディスク等を用いることができる。しかし、記憶手段１２としては、ビット幅変換回路６から得られるアドレスデータを確実に記憶できるものであれば、上記以外の記憶素子を用いることも可能である。
【００２５】
ここで、制御部１０は、マイクロコンピュータ２が動作を開始するための開始信号と、マイクロコンピュータ２が動作を停止するための停止信号とを、マイクロコンピュータ２に供給することによって、マイクロコンピュータ２の動作期間を適宜制御するものでもある。これにより、制御部１０では、マイクロコンピュータ２の動作を停止させている期間に、記憶手段１２が記憶している現時点までのアドレスデータを読み出して、アドレスデータの変化を基にプログラムメモリのデータを、全体を通してまたは断続的に評価することが可能となる。
【００２６】
＝＝＝マイクロコンピュータの構成＝＝＝
次に、図２を参照しつつ、本発明のマイクロコンピュータについて説明する。図２は、本発明のマイクロコンピュータの内部要素を示すブロック図である。なお、図１と同一要素については同一番号を付すものとする。
図２において、複数の内部要素が内部バス１４を介して接続されている。なお、内部バス１４は、アドレスバスおよびデータバスを有するものである。しかし、アドレスバスおよびデータバスを分けたものであってもよい。
【００２７】
先ず、ＲＯＭ１６（プログラムメモリ）は、マイクロコンピュータ２が演算処理を適宜実行するためのプログラムデータ、マイクロコンピュータ２が演算処理を適宜実行するときに参照するテーブルデータ等が予め記憶されているものである。なお、本実施形態において、ＲＯＭ１６は、データを書き換え可能な不揮発性メモリとして、ＥＥＰＲＯＭ（フラッシュＲＯＭを含む）またはＥＰＲＯＭであることが望ましい。例えば、ＥＰＲＯＭを内蔵するマイクロコンピュータ２では、半導体チップ上の樹脂部材を切り欠いて紫外線照射用の窓部を設けることで、量産品として使用可能となる。
【００２８】
プログラムカウンタ４について詳述する。プログラムカウンタ４は、ＲＯＭ１６の全アドレスの中で、演算処理を実行するためのプログラムデータまたはテーブルデータが記憶されているアドレスを指定するものである。プログラムカウンタ４は、マイクロコンピュータ２が電源投入されたとき、マイクロコンピュータ２を初期化するためのプログラムデータが記憶されているＲＯＭ１６のアドレスデータがプリセットされる。その後、プログラムカウンタ４のアドレスデータは、システムクロックのタイミングで、＋１インクリメントするか、ＲＯＭ１６から読み出されるプログラムデータの解読結果または割り込み要求に従って所定のアドレスデータに変更（ジャンプ）される。これにより、ＲＯＭ１６は、プログラムカウンタ４でアドレスを指定され、このアドレスに記憶されているプログラムデータまたはテーブルデータを読み出すこととなる。
【００２９】
インストラクションレジスタ１８は、ＲＯＭ１６から読み出されたプログラムデータをシステムクロックのタイミングで一時保持するものである。インストラクションデコーダ２０は、インストラクションレジスタ１８から出力されるプログラムデータ（バイナリデータ）をＰＬＡ（Programmable Logic Array）で解読し、演算処理を実行するための制御信号を出力するものである。
【００３０】
ＲＡＭ２２は、演算処理に関するデータの書き込みおよび読み出しを行うものである。なお、本実施形態において、ＲＡＭ２２としては、演算処理に関するデータを効果的に書き換えできるＳＲＡＭ等の揮発性メモリを用いることが望ましい。
ＡＬＵ２４（演算論理ユニット）は、２入力および１出力からなり、ＲＯＭ１６から読み出されたプログラムデータの解読結果に従って、２入力データを演算処理し、このとき得られる出力データを内部バス１４へ転送するものである。ＡＬＵ２４は、必要に応じて、出力データを一方の入力に供給して再度演算処理を実行する。
アキュムレータ２６、レジスタ群２８は、ＡＬＵ２４から得られる出力データ等の演算処理に関するデータを一時保持するものである。
【００３１】
スタックポインタ３０は、所定の割り込み処理に応じて現プログラムルーチンとは異なるプログラムルーチンへ移行するとき、現プログラムルーチンの復帰先となるＲＯＭ１６のアドレスデータを保持するものである。なお、マイクロコンピュータ２が多重の割り込み処理を実行可能である場合、スタックポインタ３０は、多重の割り込み処理数に応じた階層数を有することとする。
【００３２】
発振回路３２は、マイクロコンピュータ２の内部要素を駆動するためのシステムクロックの基となる発振クロックを発生するものである。本実施形態では、発振回路３２は、それ自体で発振周波数を生成する自走発振型であることとする。例えば、発振回路３２としては、固有振動子を有するセラミック発振回路および水晶発振回路、ＲＣ発振回路等を適用可能である。なお、発振回路３２の代わりに、外部クロックを発振クロックとして供給してもよい。
【００３３】
クロックジェネレータ３４は、発振回路３２から発生する発振クロックを所定数分周して、マイクロコンピュータ２の内部要素を駆動するためのシステムクロックを発生するものである。
【００３４】
タイマ３６は、クロックジェネレータ３４が発振クロックを所定数分周して得られる１秒信号を計時し、計時出力を内部バス１４へ転送するものである。なお、タイマ３６は、インストラクションデコーダ２０から得られる制御信号に応じて、リセットされるとともに計時を行う。
【００３５】
割り込み制御部３８は、現プログラムルーチンとは異なるプログラムルーチンを実行するための割り込み要求を発生するものである。例えば、割り込み制御部３８は、タイマ３６の１秒ごとの計時変化が供給されることにより、タイマ割り込み要求を発生する。このとき、ＡＬＵ２４では、ＲＯＭ１６から読み出されたプログラムデータの解読結果に従って、例えば時計の日、時、分、秒のインクリメント、桁上げ等の演算処理のみを実行する。また、割り込み制御部３８は、マイクロコンピュータ２の割り込み入力端子（不図示）へ所定の外部信号が供給されることにより、外部割り込み要求を発生する。このとき、ＡＬＵ２４では、ＲＯＭ１６から読み出されたプログラムデータの解読結果に従って、外部信号が要求する演算処理のみを実行する。また、割り込み制御部３８は、ウォッチドッグタイマ４０からマイクロコンピュータ２が異常であることを示す信号が供給されることにより、スタンバイ制御部４２を制御し、現在の演算処理を停止してスタンバイモードとする。なお、割り込み要求は、上記の割り込み要求に限定されるものではない。例えば、ＡＬＵ２４の演算結果が所定値となったとき、割り込み要求を発生させることも可能である。
【００３６】
シリアル入出力ポート４４、入出力ポート４６、４８、５０、５２は、マイクロコンピュータ２と外部機器（本実施形態ではデバッグツール８）との間のインターフェースを行うものであり、一方の入出力側は内部バス１４と接続され、他方の入出力側は外部ピン（不図示）と接続されている。
【００３７】
入出力ポート５４は、マイクロコンピュータ２とデバッグツール８との間のインターフェースを行うものであり、一方の入出力側は外部ピン（不図示）と接続され、他方の入出力側はビット幅変換回路６のクロック入力およびデータ出力と接続されている。つまり、ビット幅変換回路６がアドレスデータを出力するためのクロックは、制御部１０から入出力ポート５４を介してビット幅変換回路６に入力されることとなる。
【００３８】
＝＝＝マイクロコンピュータとデバッグツールの動作＝＝＝
先ず、デバッグツール８の制御部１０では、マイクロコンピュータ２が動作を開始するための開始信号を出力し、マイクロコンピュータ２の割り込み入力端子に供給する。これにより、マイクロコンピュータ２は、この開始信号と対応する外部割り込み要求を受けて、ＲＯＭ１６のプログラムデータを解読して演算処理を行うとともに、このときのプログラムカウンタ４のアドレスデータをデバッグツール８に出力するためのスタンバイモードとなる。
【００３９】
そして、デバッグツール８の制御部１０では、マイクロコンピュータが動作するためのシステムクロックより高い周波数のクロックを出力し、マイクロコンピュータ２の入出力ポート５４に供給する。なお、マイクロコンピュータのシステムクロックの周波数とこのクロックの周波数との関係は、上記に説明したとおりである。これにより、マイクロコンピュータ２は、ＲＯＭ１６のプログラムデータを解読して演算処理を行うとともに、このときのプログラムカウンタ４のアドレスデータをデバッグツール８に出力することとなる。例えば、ビット幅変換回路６がパラレルシリアル変換回路であるとき、スタートビットが付されたアドレスデータは、ビット幅変換回路６から入出力ポート５４を介してデバッグツール８へシリアル出力され、記憶手段１２に記憶されていくこととなる。また、ビット幅変換回路６がアドレスデータを複数分割する回路であるとき、スタートビットが付されたアドレスデータは、複数分割された後、ビット幅変換回路６から入出力ポート５４を介して順次パラレル出力され、記憶手段１２に記憶されていくこととなる。なお、入出力ポート５４は、クロックの入力とアドレスデータの出力（アドレスデータを複数分割したときは分割後の個々のデータビット数）とを可能とするビット数だけ、予め設けておけばよい。
【００４０】
その後、デバッグツール８の制御部１０では、必要に応じて、マイクロコンピュータ２が動作を停止するための停止信号を出力し、マイクロコンピュータ２の割り込み入力端子に供給する。このとき、デバッグツール８の制御部１０では、クロックの出力を停止する。これにより、マイクロコンピュータ２は、この停止信号と対応する外部割り込み要求を受けて、上記の一連の動作を停止する。
【００４１】
以上より、デバッグツール８の記憶手段１２には、マイクロコンピュータ２の動作に同期して、プログラムカウンタ４のアドレスデータがリアルタイムで順次記憶されていくこととなる。そして、デバッグツール８は、プログラムカウンタ４のアドレスデータを評価することに特化しているため、マイクロコンピュータ２の演算処理速度が速い場合であっても、プログラムカウンタ４のアドレスデータを正しく評価することが可能となる。また、マイクロコンピュータ２とデバッグツール８との間には、開始信号、停止信号、クロック、アドレスデータのための接続線だけ設ければよいので、マイクロコンピュータ２自体が小型化している場合であっても、プログラムカウンタ４のアドレスデータを正しく評価することが可能となる。
【００４２】
＝＝＝その他の実施形態＝＝＝
以上、本発明に係るマイクロコンピュータおよびその評価装置について説明したが、上記した発明の実施の形態は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。
【００４３】
≪記憶手段≫
本実施形態では、記憶手段１２にマイクロコンピュータ２が動作したときのプログラムカウンタ４のアドレスデータをリアルタイムで全て記憶するものとして説明しているが、これに限定されるものではない。例えば、制御部１０からビット幅変換回路６へ供給されるクロックの周波数を適宜選択することによって、記憶手段１２にプログラムカウンタ４のアドレスデータを間引いて記憶することとしてもよい。これにより、ＲＯＭ１６のプログラムデータが分岐命令の少ないものであるとき、アドレスデータの変化を正しく評価できることとなる。このとき、クロックの周波数は、記憶手段１２にプログラムカウンタ４のアドレスデータを全て記憶するときよりも低くなるので、ビット幅変換回路６から記憶手段１２へのアドレスデータの読み込みは、更に確実となる。
【００４４】
≪アドレスデータ≫
本実施形態では、複数のアドレスデータの区切りを判別するため、各アドレスデータの最上位にスタートビットを付すこととしているが、これに限定されるものではない。例えば、各アドレスデータの最下位または中間ビットの所定位置にスタートビットと同様の判別ビットを付すこととしてもよい。
【００４５】
≪マイクロコンピュータ≫
本実施形態では、マイクロコンピュータ２はデータを電気的に書き換え可能なプログラムメモリを有する量産品であることとしているが、これに限定されるものではない。例えば、マイクロコンピュータ２は、マスクＲＯＭまたはワンタイムＥＰＲＯＭ等を有するマイクロコンピュータを量産する前に使用する、評価用のマイクロコンピュータであってもよい。
【００４６】
【発明の効果】
本発明によれば、マイクロコンピュータの演算処理速度が速く、マイクロコンピュータ自体が小型化している場合であっても、アドレスカウンタのアドレスデータをリアルタイムで読み取って正しく評価することが可能となる。
【図面の簡単な説明】
【図１】本発明のマイクロコンピュータおよびその評価装置の概略構成を示すブロック図である。
【図２】本発明のマイクロコンピュータの内部要素を示すブロック図である。
【符号の説明】
２  マイクロコンピュータ
４  プログラムカウンタ
６  ビット幅変換回路
８  デバッグツール
１０  制御部
１２  記憶手段
１６  ＲＯＭ
４４  シリアル入出力ポート
４６、４８、５０、５２、５４  入出力ポート
【図１】
2004199334.tif 000003
【図２】
2004199334.tif 000004