(57)【要約】【課題】従来の技術による空間浪費を解決するため、デジタルデータを組別と時間別に分割伝送してディスプレイにおける少なくとも一本のデータラインを駆動してプリチャージする方法を提供する。【解決手段】（ａ）入力モジュールのＮビット回路線を通してデジタルデータを受信する。（ｂ）複数のシフトレジスター３８、３９を通して複数のスイッチ信号ＳＲ１、ＳＲ２を順次に出力し、ｍ組のビットデータを複数のラッチに順次に入力する。（ｃ）シフトレジスター３８、３９から出力されるスイッチ信号ＳＲ１、ＳＲ２の順序によりラッチングされるｍ組のビットデータをデジタル／アナログ変換器に入力し、デジタル／アナログ変換器にデジタルデータを受信させる。（ｄ）デジタル／アナログ変換器を通してデジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をデータラインに出力する。【選択図】    図２
2004272184.tif 000002
【特許請求の範囲】
【請求項１】
データ駆動回路を通してデータを駆動する方法であって、
該データ駆動回路はディスプレイの少なくとも一本のデータラインを駆動し、更に、
Ｎビット回路線を具え、ｍ組のビットデータを具えるＮビットのデジタルデータを受信し、そのうちＮとｍが２を上回るか２に等しい整数である入力モジュールと、
入力モジュールと電気的に接続されて前記デジタルデータにおける一組のビットデータをラッチングする複数のラッチと、
複数のスイッチ信号を順次に出力してｍ組のビットデータを複数のラッチまで伝送する順序を制御する複数のシフトレジスターと、
複数のラッチと電気的に接続され、複数のラッチから出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信するデジタル／アナログ変換器とを含み、
前記方法は、
入力モジュールのＮビット回路線を通してデジタルデータを受信し、
複数のシフトレジスターを通して複数のスイッチ信号を順次に出力し、ｍ組のビットデータを複数のラッチに順次に入力してラッチングし、
シフトレジスターから出力されるスイッチ信号の順序によりラッチングされるｍ組のビットデータをデジタル／アナログ変換器に入力し、デジタル／アナログ変換器にデジタルデータを受信させ、
デジタル／アナログ変換器を通してデジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をデータラインに出力するなどのステップを含み、
そのうちシフトレジスターのスイッチ信号の順序により、ｍ組のビットデータにおいて対応するデジタル／アナログ変換器に最初に入力されるデジタルデータはデータラインをプリチャージすることを特徴とするデータ駆動回路を通してデータを駆動する方法。
【請求項２】
前記シフトレジスターの数はｍに等しい整数であり、ｍ個のシフトレジスターによりｍ個のスイッチ信号が発生することを特徴とする請求項１記載のデータ駆動回路を通してデータを駆動する方法。
【請求項３】
前記シフトレジスターの数がｍを上回ることを特徴とする請求項１記載のデータ駆動回路を通してデータを駆動する方法。
【請求項４】
前記ｍ個のシフトレジスターにより発生するｍ個のシフトレジスター信号はｍ個の相隣するパルス信号であり、ｍ個の相隣するパルス信号の立ち上がり時間の順序によりｍ組のビットデータを同じ組のラッチに順次に入力してラッチングすることを特徴とする請求項２記載のデータ駆動回路を通してデータを駆動する方法。
【請求項５】
前記組となるラッチが少なくともｍ個のラッチを具えることを特徴とする請求項４記載のデータ駆動回路を通してデータを駆動する方法。
【請求項６】
前記組となるラッチにおいてそれぞれのラッチはＮ／ｍ個のラッチ回路を具え、そのうちＮ／ｍは整数であることを特徴とする請求項４記載のデータ駆動回路を通してデータを駆動する方法。
【請求項７】
前記組となるラッチにおいてそれぞれのラッチはＮ／ｍを上回る整数である数のラッチ回路を具えることを特徴とする請求項４記載のデータ駆動回路を通してデータを駆動する方法。
【請求項８】
前記ラッチングされるｍ組のビットデータはｍ個の相隣するパルス信号の立ち上がり時間の順序により前記組となるラッチから対応するデジタル／アナログ変換器に順次に伝送されることを特徴とする請求項４記載のデータ駆動回路を通してデータを駆動する方法。
【請求項９】
前記ディスプレイは液晶ディスプレイ、低温ポリシリコン液晶ディスプレイ、発光ダイオード、有機発光ダイオードまたはポリマー発光ダイオードであることを特徴とする請求項１記載のデータ駆動回路を通してデータを駆動する方法。
【請求項１０】
データ駆動回路であって、ディスプレイの少なくとも一本のデータラインを駆動し、データ駆動回路は、
それぞれＮビットのデジタルデータの各ビットに対応し、Ｎビットのデジタルデータを受信してｍ組のビットデータに分割し、そのうちＮとｍが２を上回るか２に等しい整数であるＮ組のビット回路線と、
ｍ個のスイッチ信号を順次に出力してｍ組のビットデータの伝送順序を制御するｍ個のシフトレジスターと、
Ｎ組のビット回路線と電気的に接続されてＮ組のビット回路線から送信されるデジタルデータをラッチングする複数のラッチと、
ラッチから出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信する少なくとも一つのデジタル／アナログ変換器とを含み、
そのうちＮ組のビット回路線がそれぞれＮビットのデジタルデータにおける各ビットを受信して、Ｎビットのデジタルデータをｍ組のビットデータに分割した後、ｍ個のシフトレジスターにより発生するスイッチ信号の順序によって、ｍ組のビットデータを対応するラッチに順次に入力し、更に同じ順序によってラッチングされるｍ組のビットデータを対応するデジタル／アナログ変換器に順次に入力し、デジタル／アナログ変換器を通してデジタル信号をアナログ電圧信号に変換してデータラインに出力することを特徴とするデータ駆動回路。
【請求項１１】
前記ｍ個のシフトレジスターにより発生するｍ個のスイッチ信号はｍ個の相隣するパルス信号であり、ｍ個の相隣するパルス信号の立ち上がり時間の順序によりｍ組のビットデータを同じ組のラッチに順次に入力してラッチングすることを特徴とする請求項１０記載のデータ駆動回路。
【請求項１２】
前記組となるラッチが少なくともｍ個のラッチを具えることを特徴とする請求項１１記載のデータ駆動回路。
【請求項１３】
前記組となるラッチにおいてそれぞれのラッチはＮ／ｍ個のラッチ回路を具え、そのうちＮ／ｍは整数であることを特徴とする請求項１１記載のデータ駆動回路。
【請求項１４】
前記組となるラッチにおいてそれぞれのラッチはＮ／ｍを上回る整数である数のラッチ回路を具えることを特徴とする請求項１１記載のデータ駆動回路。
【請求項１５】
前記ラッチングされるｍ組のビットデータはｍ個の相隣するパルス信号の立ち上がり時間の順序により前記組となるラッチから対応するデジタル／アナログ変換器に順次に伝送されることを特徴とする請求項１１記載のデータ駆動回路。
【請求項１６】
前記ディスプレイは液晶ディスプレイ、低温ポリシリコン液晶ディスプレイ、発光ダイオード、有機発光ダイオードまたはポリマー発光ダイオードであることを特徴とする請求項１０記載のデータ駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はデータ駆動回路を通してデータを駆動する方法に関し、特にデジタルデータ駆動回路を通してディスプレイの少なくとも一本のデータラインを駆動することによって必要領域を節約してデータラインをプリチャージする方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイとその関連表示装置は数多くの電気製品に見られて広範囲に使用される薄型表示装置である。ノートブック型コンピューターとデジタルカメラの分野から航空宇宙、医療機器の分野まで幅広く使われている。そのうち薄膜トランジスター液晶ディスプレイは良好な色対比とスクリーンの走査更新速度を保持し、フラット表示、細密かつ高解像度の画面を提供して低電力消費においても作動できる。近来業界が開発した低温ポリシリコン液晶ディスプレイは駆動回路をガラス基板に直接に製作することによって、パネル駆動チップの数量を有効に減少させ、材料とパッケージングのコストを引き下げ、製品の信頼性の向上とコンパクト化を遂げる。
【０００３】
液晶ディスプレイシステムは一般に入力データの形態によってデジタルインターフェイスとアナログインターフェイスに分けられ、両者の通用標準規格は異なっている。省エネルギー、システム統合の便利性とコスト節約の目標に達成するため、デジタル入力方式を採用する液晶ディスプレイシステムが増えつつあり、ゆえにデジタル／アナログ変換器をデータ駆動回路に統合しなければならない。デジタルデータからアナログデータへの変換に応じるため、一般にラッチ回路またはサンプル／ホールド回路もデータ駆動回路に統合してデジタル／アナログ変換器の前方に設ける。
【０００４】
図１を参照するに、図１は従来のデータ駆動回路１０のブロック図である。図１によれば、ディスプレイにおけるピクセル１１の三原色（赤、緑、青）に対応するデータ駆動回路１０は入力モジュール１２と、第一組のラッチ１４と、第二組のラッチ１６と、シフトレジスター１８と、三個のデジタル／アナログ変換器２０ｒ、２０ｂ、２０ｇとを含む。入力モジュール１２は三組のＮビット回路線１２ｒ、１２ｂ、１２ｇを具え、各組のＮビット回路線はＮビットのデジタルデータを受信する。各組のＮビットのデジタルデータはディスプレイにおけるピクセル１１の三原色のうちの一つに対応する（ディスプレイにおけるピクセル１１の三原色の赤に対応する一組のＮビットのデジタルデータはＤＲ０〜ＤＲ５であり、ディスプレイにおけるピクセル１１の三原色の青に対応する一組のＮビットのデジタルデータはＤＢ０〜ＤＢ５であり、ディスプレイにおけるピクセル１１の三原色の緑に対応する一組のＮビットのデジタルデータはＤＧ０〜ＤＧ５である）、そのうちＮは２を上回るか２に等しい整数である。図１によれば、Ｎは６であり、言い換えれば各組のデジタルデータは六ビットのデジタルデータである。
【０００５】
二組のラッチ１４、１６は入力モジュール１２の後ろに電気的に接続され、レベルシフティングとバッファリングの機能をもつようになる。各組のラッチはディスプレイにおけるピクセル１１の三原色にそれぞれ対応する三個のラッチを具える（第一組のラッチ１４は三個のラッチ１４ｒ、１４ｂ、１４ｇを具え、第二組のラッチ１６は三個のラッチ１６ｒ、１６ｂ、１６ｇを具える）。各ラッチはＮビットのデジタルデータをラッチングするため、各ラッチはＮビットのラッチでなければならない。シフトレジスター１８はスイッチ信号ＳＲを出力し、ディスプレイにおけるピクセル１１の三原色にそれぞれ対応する三組のＮビットのデジタルデータを第一組のラッチに伝送し、第一組のラッチ１４にレベルシフティングとバッファリングさせ、またデータを第二組のラッチ１６に伝送し、第二組のラッチ１６にレベルシフティングとバッファリングさせる。デジタル／アナログ変換器２０ｒ、２０ｂ、２０ｇは第二組のラッチ１６の後ろに接続され、第二組のラッチ１６から出力されるデジタルデータを受信するようになり、デジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をそれぞれデータライン２２ｒ、２２ｂ、２２ｇに出力し、アナログ電圧信号の強さによってパネルの色合いを制御する。データ駆動回路１０の第一組のラッチ１４と第二組のラッチ１６との間に、一般にその他のスイッチＬＰを設け、もともと第一組のラッチ１４にラッチングされるデジタルデータを第二組のラッチ１６に順次伝送し、データフローの時間を制御してデータがデジタル／アナログ変換器２０ｒ、２０ｂ、２０ｇへの進入する必要な充電時間を充分にさせる。
【０００６】
かかる従来の技術の基本構造は既に数多くのデジタルデータ駆動回路設計に関わる特許と文献に掲示される。１９９６年ＳＩＤ  ９６  Ｄｉｇｅｓｔ誌の”Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙ−Ｓｉ  ＴＦＴ−ＬＣＤ  ｗｉｔｈ  ｉｎｔｅｇｒａｔｅｄ  ６−ｂｉｔ  Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｄｒｉｖｅｒ”において、Ｙｏｊｉｒｏ  Ｍａｔｓｕｅｄａ，  ｅｔ  ａｌ．は低温ポリシリコン技術によってデータ駆動回路をガラスに製作し、デジタル六ビットのデータ駆動回路構造を掲示する。そのうちデータの変換に応じて、ラッチ回路をデータ駆動回路に統合してデジタル／アナログ変換器の前方に設ける構造は掲示される。続いてＹｏｊｉｒｏ  Ｍａｔｓｕｅｄａ  ｅｔ  ａｌ．はＩＤＷ’００誌の１７１−１７４ページにおいてその”Ｃｏｎｃｅｐｔ  ｏｆ  ａ  Ｓｙｓｔｅｍ  ｏｎ  Ｐａｎｅｌ”に結論をつけ、デジタルとアナログのデータ駆動回路構造を解明し、進んで付加メモリーをシステムに統合してシステム・オン・パネルに関わる考案を完璧にさせる。更にアメリカ合衆国特許第５，８５６，８１６号”Ｄａｔａ  ｄｒｉｖｅｒ  ｆｏｒ  ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ”において、付加メモリーの代わりにデータ駆動回路構造に複数ビットのレジスターを利用して駆動周波数をより低い周波数に分割することによって、高周波数操作による問題を解決する発明は掲示される。かかる従来の技術はこの発明と同じデジタルデータ駆動回路に関わるものであるといえ、構造面、技術特徴と改良の目的からはこの発明と大差がある。
【０００７】
前述の従来の技術において、Ｎビットのデジタルデータをラッチングするため、デジタルデータ駆動回路において、各ラッチはＮビットのラッチでなければならない。画面品質が要求される今日において、ディスプレイシステムが表示できる色彩の細密度は重要視される。例えば、一般にパネルに４０９６色を表示させるため、デジタルデータは四ビット入力でなければならない。即ち、データ駆動回路も四ビットのデジタル／アナログ変換器と四ビットのラッチ回路またはサンプル／ホールド回路を具えなければならない。なお、パネルに２６２１４４色を表示させるため、デジタルデータは六ビット入力でなければならない。即ち、データ駆動回路も六ビットのデジタル／アナログ変換器と六ビットのラッチ回路またはサンプル／ホールド回路を具えなければならない。しかしパネルの解像度が向上する一方、各ピクセルの寸法も小さくなり、駆動回路の領域を制限する。ゆえにかかるデジタルインターフェイスを採用しようとしたら、製作の困難性も大幅に高まる。
【０００８】
この問題を解決するに一般に二種類の方法がある。まずデータ駆動回路を低温ポリシリコン技術によってガラスに製作する代わりに、非晶質シリコン液晶ディスプレイの技術によって駆動チップセットをガラスに貼り付ける（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）。かかる技術の利点は、デバイスの導線またはピンでの接続による問題を避けることである。しかしかかる方法は耐熱性と耐衝撃性に検討すべき余地があり、その利点も低温ポリシリコン技術を中小寸法パネルに応用する価値に及ばない。次に２０００年のＩＤＷ’００誌の１１４９−１１５０ページ、”Ａ  ２．１５  ｉｎｃｈ  ＱＣＩＦ  ｒｅｆｌｅｃｔｉｖｅ  ｃｏｌｏｒ  ＴＦＴ−ＬＣＤ  ｗｉｔｈ  ｉｎｔｅｇｒａｔｅｄ  ４−ｂｉｔ  ＤＡＣ  ｄｒｉｖｅｒ”において、Ｔ．  Ｍｏｒｉｔａ，  ｅｔ  ａｌ．（Ｔｏｓｈｉｂａ  Ｃｏｒｐ．社）は選択回路を利用してデジタル／アナログ変換器とラッチ回路を共用させることによって、データ駆動回路が領域に対する要求を緩める方法を掲示する。かくして、デジタル／アナログ変換器とラッチ回路の数量は大幅に減少される。しかしこの設計において、各ラッチ回路が処理するデータのビット値は依然として各組のデジタルデータのビット値と同じである。言い換えれば、仮にデジタルデータは四ビット入力であれば、ラッチ回路は四ビットのラッチ回路でなければならなず、仮にデジタルデータは六ビット入力であれば、ラッチ回路は六ビットのラッチ回路でなければならない。よって回路と領域の節約には完璧とはいいがたい。
【０００９】
【発明が解決しようとする課題】
この発明は前述の問題を解決するため、デジタルデータ駆動回路をもって、デジタルデータを組別と時間別に分けて伝送してディスプレイにおける少なくとも一本のデータラインを駆動することによって、領域を節約してデータラインをプリチャージする方法を提供することを課題とする。
【００１０】
【課題を解決するための手段】
この発明はデータ駆動回路を通してデータを駆動する方法を提供する。該データ駆動回路はディスプレイの少なくとも一本のデータラインを駆動し、更にＮビット回路線を具え、ｍ組のビットデータを具えるＮビットのデジタルデータを受信し、そのうちＮとｍが２を上回るか２に等しい整数である入力モジュールと、入力モジュールと電気的に接続されてデジタルデータにおける一組のビットデータをラッチングする複数のラッチと、複数のスイッチ信号を順次に出力してｍ組のビットデータを複数のラッチまで伝送する順序を制御する複数のシフトレジスターと、複数のラッチと電気的に接続され、複数のラッチから出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信するデジタル／アナログ変換器とを含む。該方法は以下のステップを含む。（ａ）入力モジュールのＮビット回路線を通してデジタルデータを受信する。（ｂ）複数のシフトレジスターを通して複数のスイッチ信号を順次に出力し、ｍ組のビットデータを複数のラッチに順次に入力してラッチングする。（ｃ）シフトレジスターから出力されるスイッチ信号の順序によりラッチングされるｍ組のビットデータをデジタル／アナログ変換器に入力し、デジタル／アナログ変換器にデジタルデータを受信させる。（ｄ）デジタル／アナログ変換器を通してデジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をデータラインに出力する。そのうちシフトレジスターのスイッチ信号の順序により、ｍ組のビットデータにおいて対応するデジタル／アナログ変換器に最初に入力されるデジタルデータはデータラインをプリチャージする。
【００１１】
この発明はデータ駆動回路を提供する。データ駆動回路はディスプレイの少なくとも一本のデータラインを駆動し、更にそれぞれＮビットのデジタルデータの各ビットに対応し、Ｎビットのデジタルデータを受信してｍ組のビットデータに分割し、そのうちＮとｍが２を上回るか２に等しい整数であるＮ組のビット回路線と、ｍ個のスイッチ信号を順次に出力してｍ組のビットデータの伝送順序を制御するｍ個のシフトレジスターと、Ｎ組のビット回路線と電気的に接続されてＮ組のビット回路線から送信されるデジタルデータをラッチングする複数のラッチと、ラッチから出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信する少なくとも一つのデジタル／アナログ変換器とを含む。そのうちＮ組のビット回路線がそれぞれＮビットのデジタルデータにおける各ビットを受信して、Ｎビットのデジタルデータをｍ組のビットデータに分割した後、ｍ個のシフトレジスターにより発生するスイッチ信号の順序によって、ｍ組のビットデータを対応するラッチに順次に入力し、更に同じ順序によってラッチングされるｍ組のビットデータを対応するデジタル／アナログ変換器に順次に入力し、デジタル／アナログ変換器を通してデジタル信号をアナログ電圧信号に変換してデータラインに出力する。
【００１２】
かかるデータ駆動回路を通してデータを駆動する方法及びデータ駆動回路の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００１３】
【発明の実施の形態】
（第１の実施例）
この発明のもっとも重要な概念は、Ｎビットのデジタルデータをｍ組のビットデータに分割して、少なくともｍ個のシフトレジスターを利用してｍ組のビットデータをラッチに送る順序を制御することである。図２を参照されたい。図２はこの発明によるデータ駆動回路３０のブロック図である。図１における従来の技術の構造を受け継ぎながら、領域節約とプリチャージ効果に達成するため、この発明は図２の通りに重大な改良をする。図２によれば、ディスプレイにおけるピクセルの三原色に対応するデータ駆動回路３０は、入力モジュール３２と、第一組のラッチ３４と、第二組のラッチ３６と、第三組のラッチ３７と、第一シフトレジスター３８と、第二シフトレジスター３９と、三個のデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇとを含む。入力モジュール３２は三組のＮビット回路線を具え、各組のＮビット回路線はＮビットのデジタルデータを受信する。各組のＮビットのデジタルデータはディスプレイにおけるピクセルの三原色のうちの一つに対応する（ディスプレイにおけるピクセルの三原色の赤に対応する一組のＮビットのデジタルデータはＤＲ０〜ＤＲ５であり、ディスプレイにおけるピクセルの三原色の青に対応する一組のＮビットのデジタルデータはＤＢ０〜ＤＢ５であり、ディスプレイにおけるピクセルの三原色の緑に対応する一組のＮビットのデジタルデータはＤＧ０〜ＤＧ５である）、そのうちＮは２を上回るか２に等しい整数である。図２によれば、Ｎは６であり、言い換えれば第１の実施例において各組のデジタルデータは六ビットのデジタルデータと予定される。三組のラッチは図２に示すように入力モジュール３２の後ろに電気的に接続され、従来の技術と同じくレベルシフティングとバッファリングの機能をもつようになる。各組のラッチはディスプレイにおけるピクセルの三原色にそれぞれ対応する三個のラッチを具える（第一組のラッチ３４は三個のラッチ３４ｒ、３４ｂ、３４ｇを具え、第二組のラッチ３６は三個のラッチ３６ｒ、３６ｂ、３６ｇを具え、第三組のラッチ３７は三個のラッチ３７ｒ、３７ｂ、３７ｇを具える）。二個のシフトレジスター３８、３９はそれぞれ第一スイッチ信号ＳＲ１と第二スイッチ信号ＳＲ２を順次出力する。
【００１４】
図３を参照するに、図３は二つのスイッチ信号ＳＲ１、ＳＲ２と六ビットのデジタルデータのタイミング図である。図３によれば、ディスプレイにおけるピクセルの三原色の赤に対応する一組のＮビットのデジタルデータＤＲ０〜ＤＲ５を六ビットのデジタルデータ出力の例にする。図２と図３に示すように、第一スイッチ信号ＳＲ１と第二スイッチ信号ＳＲ２は相隣したパルス信号であり、第一スイッチ信号ＳＲ１の立ち上がり時間は第二スイッチ信号ＳＲ２より早い。デジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇは第二組のラッチ３６と第三組のラッチ３７の後ろに接続され、第二組のラッチ３６と第三組のラッチ３７から出力されるデジタルデータを受信するようになり、デジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をそれぞれデータライン４２ｒ、４２ｂ、４２ｇに出力し、アナログ電圧信号の強さによってパネルの色合いを制御する。
【００１５】
図２はこの発明による方法に対応するデータ駆動回路３０の構造を示すもので、その詳しい動作は以下の通りである。図２によれば、各組の六ビットデジタルデータを二組のビットデータに分割して、そのうちの一組を最上位のビット（ＭＳＢ：ＤＲ５〜ＤＲ３、ＤＢ５〜ＤＢ３、ＤＧ５〜ＤＧ３。図３のタイミング図はＤＲ５〜ＤＲ３を例とする）とし、その他の一組を最下位のビット（ＬＳＢ：ＤＲ２〜ＤＲ０、ＤＢ２〜ＤＢ０、ＤＧ２〜ＤＧ０。図３のタイミング図はＤＲ２〜ＤＲ０を例とする）とする。そのため、各組のビットデータは六ビットのデジタルデータにおける各三ビットを含み、更に二個のシフトレジスター３８、３９を利用して二組のビットデータをラッチに送る順序を制御する。注意すべき点は、図２において、各組の六ビットデジタルデータは二組のビットデータに分割される（前述のこの発明のもっとも重要な概念に照合すればｍ＝２ということになる）ため、各ラッチは三（Ｎ／ｍ＝３）ビットのデジタルデータのみをラッチングすればいいことである。即ち、各ラッチは三ビットのラッチであればよく、或いは各ラッチは従来の技術における六（Ｎ＝６）ビットのラッチの代わりに、三ビットのデジタルデータを処理する三（Ｎ／ｍ＝３）個ラッチ回路を含むと言える。
【００１６】
図２と図３を参照するに、二組のビットデータ（最上位のビットＭＳＢ、最下位のビットＬＳＢ）が入力モジュール３２のＮビット回路線によって受信された後、第一シフトレジスター３８から出力される第一スイッチ信号ＳＲ１が立ち上がるとき、最上位のビットＭＳＢ（図３においてはＤＲ５〜ＤＲ３を例とする）はサンプリングされて第一組の三ビットラッチ３４ｒ、３４ｂ、３４ｇと、第二組の三ビットラッチ（レベルシフティング機能兼備）３６ｒ、３６ｂ、３６ｇと、第三組の三ビットラッチ３７ｒ、３７ｂ、３７ｇとに送られてラッチングされてから、デジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られて最上位のビットＭＳＢの電圧値を決める。続いて第二シフトレジスター３９から出力される第二スイッチ信号ＳＲ２が立ち上がるとき、最下位のビットＬＳＢ（図３においてはＤＲ２〜ＤＲ０を例とする）はサンプリングされて第一組の三ビットラッチと、第二組の三ビットのラッチ（レベルシフティング機能兼備）とに送られ、該二組のラッチ回路における最上位のビットＭＳＢを最下位のビットと書き替える。かくして、最上位のビットＭＳＢは最下位のビットＬＳＢより一つのスイッチ信号が立ち上がる時間早くデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られる。
【００１７】
注意すべき点は、この時第三組の三ビットラッチ回路は未だに最上位のビットＭＳＢをラッチングし、最上位のビットＭＳＢがデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られて最上位のビットＭＳＢの電圧値を決めた後、最下位のビットＬＳＢの信号はデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られて最下位のビットＬＳＢの電圧値を決め、それに前もって決められた最上位のビットＭＳＢの電圧値を合わせて転換された最終のアナログ信号電圧を決め、アナログ信号電圧を各データライン４２ｒ、４２ｂ、４２ｇに書き込んでピクセル４１に書き込むことである。
【００１８】
前述によりこの発明によるいくつかの重要な技術特徴がまとめられる。まず、デジタルデータを一回全部にラッチに送信する従来の技術の特徴と異なって、この発明はＮビットのデジタルデータをｍ組のビットデータ（Ｎとｍは２を上回るか２に等しい整数である）に分割する概念を掲げるため、ｍ組のビットデータを時間別にラッチに送信してラッチングとレベルシフティングする。ゆえにｍ個のシフトレジスターによって発生するｍ個のスイッチ信号に合わせてｍ組のビットデータをラッチに順次入力しなければならない。図２において、ｍの値は２と予定され、デジタルデータは六ビット（Ｎ＝６）のデジタルデータであるが、実際の実施においては、Ｎとｍの値はそれに限らず、業界の需要に応じて決められる。同じく、ｍ個のシフトレジスターによって発生するｍ個のスイッチ信号はｍ組のビットデータの順次入力に応じるため、シフトレジスターはｍ組のデジタルデータを時間別にラッチに送信できればよく、その数量はビットデータの組数と同じである必要はない。シフトレジスターから出力されるスイッチ信号は相隣したパルス信号でなくてもよく、その他の種類の信号も許容される。
【００１９】
更に、第１の実施例が三組のラッチを含むのは、実際の実施において大幅のレベルシフティングによるシステムの安定度に対する影響に配慮するためである。仮に単にこの発明の技術特徴と設計概念から見れば、この発明はＮビットのデジタルデータをｍ組のビットデータに分割するため、ｍ組のビットデータをラッチに送信してラッチングとレベルシフティングするにはｍ組のビットデータをそれぞれラッチングしてレベルシフティングする少なくともｍ組のラッチが必要である。言い換えれば、この発明においては、最低二組のラッチのみ必要である。かくして、ラッチの組数もこの発明の第１の実施例と同じように限るわけでなく、ビットデータの組数と同じかやや多いよう、業界の需要に応じて決めればよい。各組のラッチにおける各ラッチのビット数（即ち各ラッチが含むラッチ回路の数量）は、この発明によってＮビットのデジタルデータをｍ組のビットデータに分割した後、基本的にＮ／ｍと低められる。この発明の第１の実施例において、各ラッチは三ビットのラッチであるが、実際の実施において、各ラッチのビット数はＮ／ｍに等しいかＮ／ｍをやや上回る整数で、業界の需要に応じて決めればよい。言い換えれば、この発明の第１の実施例において、各ラッチは四ビットまたはその他のビット数のもつラッチであってもよいが、各ラッチのビット数がビットデータのビット数（Ｎ）に近づけば、この発明による空間節約の技術特徴を失うようになる。
【００２０】
（第２の実施例）
次に、この発明の重要な技術特徴の一つとして、シフトレジスターのスイッチ信号の順序により、ｍ組のビットデータにおいて最初にデジタル／アナログ変換器に入力するデジタルデータは、電圧の突然上昇による寿命短縮を防ぐためにデータラインをプリチャージする。この発明の第１の実施例において、最上位のビットＭＳＢは先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られて最上位のビットＭＳＢの電圧値を決め、データライン４２ｒ、４２ｂ、４２ｇをプリチャージしてから、最下位のビットＬＳＢの信号もデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られて最下位のビットＬＳＢの電圧値を決め、それに前もって決められた最上位のビットＭＳＢの電圧値を合わせて転換された最終のアナログ信号電圧を決める。
【００２１】
例えば、仮にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇは二進法のデジタルデータを十進法のアナログ電圧信号に直接変換し、この発明の第１の実施例による六ビットのデジタルデータを最上位のビットＭＳＢ（１１０）、最下位のビットＬＳＢ（１００）と二組に分割すれば、最上位のビットＭＳＢが先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最上位のビットＭＳＢの電圧値を４８Ｖ（１×２５＋１×２４＝４８）と決めてデータライン４２ｒ、４２ｂ、４２ｇをプリチャージしてから、最下位のビットＬＳＢの信号はデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最終の電圧値を５２Ｖと決める。同じく、仮に六ビットのデジタルデータを最上位のビットＭＳＢ（０１１）、最下位のビットＬＳＢ（１０１）と二組に分割すれば、最上位のビットＭＳＢが先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最上位のビットＭＳＢの電圧値を２４Ｖ（１×２４＋１×２３＝２４）と決めてから、最下位のビットＬＳＢの信号はデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最終の電圧値を２９Ｖと決める。
【００２２】
注意すべき点は、この発明の基本概念に応じて、ｍ組のビットデータは時間別にラッチに送信すればよく、プリチャージにおいても、デジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに最初に入力される組となるビットデータがデータライン４２ｒ、４２ｂ、４２ｇをプリチャージするのを強調するため、この発明は実際の実施において、この発明の第１の実施例のように最上位のビットを先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに入力するようにしなくてもプリチャージは実行されることである。言い換えれば、特定組のビットデータがデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに入力する前後順序は一定でなく、製作時の需要に応じて調整される。
【００２３】
図４を参照するに、図４は図２における最上位のビットＭＳＢと最下位のビットＬＳＢをデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに入力する順序が入れ替わるこの発明の第２の実施例を表わす説明図である。図４における装置の機能と符号付けは図２と同じである。図４において、第一シフトレジスター３８と第二シフトレジスター３９は第一スイッチ信号ＳＲ１と第二スイッチ信号ＳＲ２を順次出力し、第一スイッチ信号ＳＲ１と第二スイッチ信号ＳＲ２とは相隣したパルス信号であり、第一スイッチ信号ＳＲ１の立ち上がる時間は第二スイッチ信号ＳＲ２より早いのは図２と同じであるが、異なるところは、この発明の第２の実施例は第一シフトレジスター３８に最下位のビットＬＳＢを制御させ、第二シフトレジスター３９に最上位のビットＭＳＢを制御させ、最下位のビットＬＳＢを最上位のビットＭＳＢより先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに入力し、最下位のビットＬＳＢがデータライン４２ｒ、４２ｂ、４２ｇをプリチャージするようにさせることである。
【００２４】
例えば、仮にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇは二進法のデジタルデータを十進法のアナログ電圧信号に直接変換し、この発明の第２の実施例による六ビットのデジタルデータを最上位のビットＭＳＢ（１１０）、最下位のビットＬＳＢ（１００）と二組に分割すれば、最下位のビットＬＳＢが先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最下位のビットＬＳＢの電圧値を４Ｖ（１×２２＝４）と決めてデータライン４２ｒ、４２ｂ、４２ｇをプリチャージしてから、最上位のビットＭＳＢの信号はデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最終の電圧値を５２Ｖと決める。同じく、仮に六ビットのデジタルデータを最上位のビットＭＳＢ（０１１）、最下位のビットＬＳＢ（１０１）と二組に分割すれば、最下位のビットＬＳＢが先にデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最下位のビットＬＳＢの電圧値を５Ｖ（１×２２＋１×２０＝５）と決めてから、最上位のビットＭＳＢの信号はデジタル／アナログ変換器４０ｒ、４０ｂ、４０ｇに送られ、最終の電圧値を２９Ｖと決める。もっとも、かくすればこの発明の第２の実施例におけるプリチャージの効果は第１の実施例のように明らかではない。
【００２５】
この発明のいくつかの重要な技術特徴を叙述した後、更にこの発明によるデジタルデータ駆動回路３０はディスプレイに使用され、そのディスプレイに液晶ディスプレイ、低温ポリシリコン液晶ディスプレイ、発光ダイオード、有機発光ダイオードまたはポリマー発光ダイオードを利用するのはいずれもこの発明の範囲内に属するものである。
【００２６】
【発明の効果】
従来の技術と比べ、この発明による方法はＮビットのデジタルデータをｍ組に分割し、シフトレジスターによって発生されるパルス信号の順序によってｍ組のビットデータをラッチに順次入力してラッチングする。かくして、各ラッチが含むラッチ回路の数量は本来の数量をｍに分けて得る値になり、ラッチの複雑さと空間利用を低める。同時に、ｍ組のビットデータにおいて最初に対応するデジタル／アナログ変換器に入力される組となるビットデータはデータラインをプリチャージし、回路の寿命と安定度を向上させる。
【図面の簡単な説明】
【図１】従来のデータ駆動回路のブロック図である。
【図２】この発明によるデータ駆動回路のブロック図である。
【図３】二つのスイッチ信号と六ビットのデジタルデータのタイミング図である。
【図４】図２における最上位のビットＭＳＢと最下位のビットＬＳＢをデジタル／アナログ変換器に入力する順序が入れ替わるこの発明
の第２の実施例を表わす説明図である。
【符号の説明】
１０、３０                    データ駆動回路
１１、４１                    ピクセル
１２、３２                    入力モジュール
１４ｒ、１４ｂ、１４ｇ        第一組六ビットラッチ
１６ｒ、１６ｂ、１６ｇ        第二組六ビットラッチ
１８                          シフトレジスター
２０ｒ、２０ｂ、２０ｇ        デジタル／アナログ変換器
２２ｒ、２２ｂ、２２ｇ        データライン
３４ｒ、３４ｂ、３４ｇ        第一組三ビットラッチ
３６ｒ、３６ｂ、３６ｇ        第二組三ビットラッチ
３７ｒ、３７ｂ、３７ｇ        第三組三ビットラッチ
３８                          第一シフトレジスター
３９                          第二シフトレジスター
４０ｒ、４０ｂ、４０ｇ        デジタル／アナログ変換器
４２ｒ、４２ｂ、４２ｇ        データライン
【図１】
2004272184.tif 000003
【図２】
2004272184.tif 000004
【図３】
2004272184.tif 000005
【図４】
2004272184.tif 000006