(57)【要約】【課題】メモリセルのキャパシタのカップリング効果を利用して記憶ノードのＨレベルを急激に低下させることにより、データリテンションテストの所要時間を短縮することのできる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、各々がキャパシタを含む複数のメモリセルと、第１電圧を発生する第１電圧発生回路と、第１電圧より低い第２電圧を発生する第２電圧発生回路と、通常動作モードとデータリテンションテストモードで、夫々、第１電圧と第２電圧をメモリセルに出力するように、制御信号に応じて第１電圧と第２電圧を切換えるスイッチ回路とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
各々がキャパシタを含むと共に各々が前記キャパシタの両側に、夫々、電圧入力ノードと記憶ノードを有する複数のメモリセルと、第１電圧を発生する第１電圧発生回路と、前記第１電圧より低い第２電圧を発生する第２電圧発生回路と、前記第１電圧と前記第２電圧を受けると共に、通常動作モードで前記第１電圧を前記電圧入力ノードに出力する一方、データリテンションテストモードで前記第２電圧を前記電圧入力ノードに出力するように、制御信号に応じて前記第１電圧と前記第２電圧を切換えるスイッチ回路とを備えることを特徴とする半導体集積回路装置。
【請求項２】
前記第２電圧発生回路を接地電源によって形成したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御信号を発生する制御回路を更に備え、又、前記制御回路が、前記データリテンションテストモードでの電源電圧を検知して、前記電源電圧を示す電圧信号を出力する電圧検知回路と、前記データリテンションテストモードのスタンバイ状態を示すスタンバイ信号を出力するスタンバイ信号発生回路と、少なくとも前記電圧信号と前記スタンバイ信号を論理演算する論理回路とを備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記制御回路が、前記データリテンションテストモードを示すテストモード信号を出力するテストモード信号発生回路を更に備え、又、前記論理回路を、前記電圧信号、前記スタンバイ信号と前記テストモード信号を論理演算する３入力ＮＡＮＤゲートによって形成したことを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に、各々がキャパシタを含むと共に各々がキャパシタの両側に、夫々、電圧入力ノードと記憶ノードを有する複数のメモリセルを設けた半導体集積回路装置に関し、特に、キャパシタのカップリング効果を利用することによりデータリテンションテストの所要時間を短縮することのできる半導体集積回路装置に関する。
【０００２】
【従来の技術】
各々がキャパシタを含む複数のメモリセルに書込み又は読出しをする時、電源電圧が３Ｖの場合は２．７Ｖ〜３．６Ｖの保証電圧範囲内で、電源電圧が１．８Ｖの場合は１．６Ｖ〜２．３Ｖの保証電圧範囲内で、選択されたメモリセルのワード線がＬレベルからＨレベルに設定され、アクセストランジスタがオンする。
書込み時には、書込みされるビット線上の所望のＬレベル又はＨレベルのデータが、アクセストランジスタを介して記憶ノードに伝達される。一方、読出し時には、メモリセルの記憶ノードに格納された所望のＬレベル又はＨレベルのデータがアクセストランジスタを介してビット線上に伝達される。
【０００３】
メモリセルは、又、保証電圧範囲外においてもデータを保持する特性、即ち、データリテンション特性を有することを必要とする。メモリセルがデータリテンション特性を有する場合、例えば、３Ｖの電源電圧が２．７Ｖ〜３．６Ｖの保証電圧範囲外の２Ｖに低下しても、メモリセルに記憶されているデータは破壊されることなく保持される。この場合、２．７Ｖ〜３．６Ｖの保証電圧範囲内において書込まれたデータは保証電圧範囲外の２Ｖにおいても保持し続けられ、又、保証電圧範囲内において読出すと、そのデータを読出すことができる。
【０００４】
メモリセルがデータリテンション特性を有するか否かを確認するために、メモリセルを用いる半導体製品の出荷前検査において、データリテンションテストを行う。半導体製品の生産コストを削減するために、データリテンションテストの所要時間を短縮することが望ましい。
【０００５】
しかしながら、従来のメモリセルにおいて、電源電圧が保証電圧範囲外に低下しても、記憶ノードのＨレベルはすぐには低下しない。これは、記憶ノードの電荷がメモリセルの電源側にしか逃げない上、電源に導く負荷トランジスタが非常に高い抵抗値を有するためである。その結果、メモリセルを用いる従来の半導体製品の出荷前検査において、データリテンションテストの所要時間が長くなるという問題点があった。
【０００６】
そこで、データプリテンションテストの待ち時間を短縮するために、例えば、特許文献１は、キャパシタの基準レベルとなるプレートと電源の間に寄生容量を付加することを提案している。しかしながら、特許文献１は、寄生容量を付加しているという点でこの発明と異なる。
【０００７】
【特許文献１】
特開平５−１０１６４９号公報（段落１６、図１及び図２）
【０００８】
【発明が解決しようとする課題】
この発明は、従来技術の上記問題点を解決するためになされたもので、メモリセルのキャパシタのカップリング効果を利用して記憶ノードのＨレベルを急激に低下させることにより、データリテンションテストの所要時間を短縮することのできる半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１にかかる半導体集積回路装置は、各々がキャパシタを含むと共に各々が前記キャパシタの両側に、夫々、電圧入力ノードと記憶ノードを有する複数のメモリセルと、第１電圧を発生する第１電圧発生回路と、前記第１電圧より低い第２電圧を発生する第２電圧発生回路と、前記第１電圧と前記第２電圧を受けると共に、通常動作モードで前記第１電圧を前記電圧入力ノードに出力する一方、データリテンションテストモードで前記第２電圧を前記電圧入力ノードに出力するように、制御信号に応じて前記第１電圧と前記第２電圧を切換えるスイッチ回路とを備える。
【００１０】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００１１】
実施の形態１．
図１は、この発明の実施の形態１にかかる半導体集積回路装置の構成を示す。
この半導体集積回路装置は、通常動作モードとデータリテンションテストモードを有する。図１において、半導体集積回路装置は、電源電圧Ｖｃｃを受けて１／２Ｖｃｃの第１電圧（セルプレート電圧）を有する出力信号１９を発生する第１電圧発生回路８と、第２電圧を有する出力信号３２を発生する第２電圧発生回路２９と、制御信号２６に応じて出力信号１９と出力信号３２を切換えて、通常動作モードとデータリテンションテストモードで、夫々、出力信号１９と出力信号３２を出力信号３３としてメモリセル５０（図２）に印加するスイッチ回路２２とを備える。
【００１２】
図２は、半導体集積回路装置に設けられた複数のメモリセル５０の１個の構成を示す。各メモリセル５０は、１対のキャパシタ５を含むと共に、各キャパシタ５の両側に、夫々、電圧入力ノードＮＡと記憶ノードＮＢを有する。図１のスイッチ回路２２の出力信号３３は電圧入力ノードＮＡに印加される。ワード線１はメモリセル５０を選択する一方、データがメモリセル５０から１対のビット線２に出力される。メモリセル５０は、更に、各々が薄膜トランジスタで形成される１対の負荷トランジスタ３と、各々が各負荷トランジスタ３と記憶ノードＮＢにおいて接続される１対の駆動トランジスタ４と、メモリセル５０の記憶データをビット線２に伝達する１対のアクセストランジスタ７とを備える。
【００１３】
図１に示すように、第１電圧発生回路８は、電源電圧Ｖｃｃに接続された抵抗素子９と、抵抗素子９に直列接続されていると共にドレインとゲートが短絡したＮチャネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジスタ１０のソースにソースが直列接続されていると共にゲートとドレインが短絡したＰチャネルＭＯＳトランジスタ１１と、一端がＰチャネルＭＯＳトランジスタ１１のドレインに接続されていると共に他端が接地電圧ＧＮＤに接続された抵抗素子１２と、夫々のソースが互いに接続されていると共に夫々のゲートが互いに接続されたＰチャネルＭＯＳトランジスタ１３及び１４とを備える。ＰチャネルＭＯＳトランジスタ１３において、ゲートとドレインが短絡している。
【００１４】
第１電圧発生回路８は、更に、ＰチャネルＭＯＳトランジスタ１３のドレインにドレインが接続され、ＮチャネルＭＯＳトランジスタ１０のドレインにゲートが接続されていると共に出力信号１９にソースが接続されたＮチャネルＭＯＳトランジスタ１５と、出力信号１９にソースが接続されていると共にＰチャネルＭＯＳトランジスタ１１のドレインにゲートが接続されたＰチャネルＭＯＳトランジスタ１６とを備える。
【００１５】
第１電圧発生回路８は、更に、ＰチャネルＭＯＳトランジスタ１６のドレインにドレインとゲートが接続されていると共に接地電圧ＧＮＤにソースが接続されたＮチャネルＭＯＳトランジスタ１７と、ＮチャネルＭＯＳトランジスタ１７のゲートとドレインの短絡ノードにゲートが接続され、出力信号１９にドレインが接続されていると共に接地電圧ＧＮＤに接続したＮチャネルＭＯＳトランジスタ１８とを備える。第１電圧発生回路８の出力信号１９は１／２Ｖｃｃの第１電圧を有する。
【００１６】
上記構成の第１電圧発生回路８は以下のように動作する。ＮチャネルＭＯＳトランジスタ１５とＰチャネルＭＯＳトランジスタ１６が、夫々、しきい電圧ＶｔｈＮとＶｔｈＰを有する時、ＮチャネルＭＯＳトランジスタ１５のゲートは（１／２Ｖｃｃ＋ＶｔｈＮ）の電圧レベルに設定される一方、ＰチャネルＭＯＳトランジスタ１６のゲートは（１／２Ｖｃｃ−ＶｔｈＰ）の電圧レベルに設定され、後述するように出力信号１９の電圧レベルによりトランジスタ１５と１６の電流が変化する。
【００１７】
トランジスタ１５と１６のその変化した電流により、トランジスタ１５と１６の夫々のドレインの電圧レベルが確定され、ＰチャネルＭＯＳトランジスタ１３及び１４とＮチャネルＭＯＳトランジスタ１７及び１８によって形成されるカレントミラー回路で出力信号１９の電圧レベルを安定させるように動作する。例えば、出力信号１９の電圧レベルが１／２Ｖｃｃより降下した場合、電流がＮチャネルＭＯＳトランジスタ１５に流れるので、ＮチャネルＭＯＳトランジスタ１５のドレイン電圧、即ち、ＰチャネルＭＯＳトランジスタ１３及び１４のゲート電圧が降下するから、電流が電源電圧Ｖｃｃ側からＰチャネルＭＯＳトランジスタ１４を介して出力信号１９側に流れ込む結果、出力信号１９の低下した電圧レベルが上昇する。
【００１８】
逆に出力信号１９の電圧レベルが１／２Ｖｃｃより上昇した場合、電流がＰチャネルＭＯＳトランジスタ１６に流れるので、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧、即ち、ＮチャネルＭＯＳトランジスタ１７及び１８のゲート電圧が上昇するから、電流が出力信号１９側からＮチャネルＭＯＳトランジスタ１８を介して電源電圧ＧＮＤ側に流れ込む結果、出力信号１９の上昇した電圧レベルが降下する。第１電圧発生回路８の上記動作により、出力信号１９の電圧レベルは１／２Ｖｃｃに安定させられる。第１電圧発生回路８の出力信号１９の第１電圧１／２Ｖｃｃは、図２のメモリセル５０の電圧入力ノードＮＡのセルプレート電圧として使用される。
【００１９】
図１の半導体集積回路装置において、スイッチ回路２２は、第１電圧発生回路８の出力信号１９とスイッチ回路２２の出力信号３３に、夫々、ドレインとソースが接続されたＮチャネルＭＯＳトランジスタ２３及びＰチャネルＭＯＳトランジスタ２４と、第２電圧発生回路２９の出力信号３２とスイッチ回路３３の出力信号３３に、夫々、ドレインとソースが接続されたＮチャネルＭＯＳトランジスタ２７及びＰチャネルＭＯＳトランジスタ２８と、制御信号２６を入力が受けるともにＰチャネルＭＯＳトランジスタ２４のゲートとＮチャネルＭＯＳトランジスタ２７のゲートを出力が制御するインバータ２５とを備える。ＰチャネルＭＯＳトランジスタ２８のゲートは制御信号２６で制御される。
【００２０】
図１の半導体集積回路装置装置において、第２電圧発生回路２９は、第１電圧発生回路８に、１／２Ｖｃｃの電圧レベルを有する端子３０と、−１／２Ｖｃｃの電圧レベルを有する端子３１とを付加した構成を有するので、第２電圧発生回路２９の出力信号３２の電圧レベルは接地電圧ＧＮＤに安定させられる。スイッチ回路２２は、制御信号２６に応じて、第１電圧発生回路８の出力信号１９と第２電圧発生回路２９の出力信号３２を切換えて、出力信号３３をメモリセル５０の電圧入力ノードＮＡに印加する。
【００２１】
例えば、半導体集積回路装置が通常動作モードである時、制御信号２６がＨレベルに設定されて、トランジスタ２３と２４がオンして、トランジスタ２７と２８がオフするので、１／２Ｖｃｃの電圧レベルを有する出力信号１９が出力信号３３としてスイッチ回路２２からメモリセル５０の電圧入力モードＮＡに印加される。一方、半導体集積回路装置がデータリテンションテストモードである時、制御信号２６がＬレベルに設定されて、トランジスタ２３と２４がオフし、トランジスタ２７と２８がオンするので、接地電圧ＧＮＤを有する出力信号３２が出力信号３３としてスイッチ回路２２からメモリセル５０の電圧入力モードＮＡに印加される。
【００２２】
メモリセル５０の動作をスイッチ回路２２の上記動作と関連させて図３のグラフを参照して説明する。時間を示す横軸と、電圧を示す縦軸を有する図３のグラフは、メモリセル５０の電源電圧２０とメモリセル５０の記憶ノードＮＢのＨレベル３４の時間変化を、従来例のメモリセルの記憶ノードのＨレベル２１と対比して示す。間隔０〜ｔ１では、メモリセル５０の保証電圧範囲内の電源電圧２０と記憶ノードＮＢのＨレベル３４は同一の高電圧Ｖ１である。
【００２３】
間隔ｔ１〜ｔ２では、メモリセル５０の電源電圧２０が高電圧Ｖ１から低電圧Ｖ２まで大きく低下しているが、記憶ノードＮＢのＨレベル３４は、メモリセル５０の電源電圧２０に追従できずに高電圧Ｖ１よりも僅かに低い電圧に遷移している。時刻ｔ３において、スイッチ回路２２の制御信号２６がＨレベルからＬレベルに設定される。メモリセル５０の電源電圧２０は時刻ｔ５まで低電圧Ｖ２に維持されるが、記憶ノードＮＢのＨレベル３４は時刻ｔ４で低電圧Ｖ２に遷移している。これに対し、従来例のメモリセルの記憶ノードのＨレベル２１は、時刻ｔ５で低電圧Ｖ２に到達する。
【００２４】
これは、この発明において、時刻ｔ３において図１のスイッチ回路２の出力信号３３が電圧１／２Ｖｃｃから接地電圧ＧＮＤに変化するので、図２のメモリセル５０において、キャパシタ５のカップリング効果により記憶ノードＮＢのＨレベル３４が迅速に低電圧Ｖ２に低下するためである。即ち、従来、電荷が負荷トランジスタ３を介して電源電圧Ｖｃｃ側に少しずつ逃げていたのに対し、この発明では、電荷がキャパシタ５のカップリング効果によりメモリセル５０の記憶ノードＮＢを迅速に遷移させることができる。
【００２５】
この実施の形態では、スイッチ回路２２が、通常動作モードでＨレベルに設定されると共にデータリテンションテストモードでＬレベルに設定される制御信号２６に応じて、第１電圧発生回路８の出力信号１９と第２電圧発生回路２９の出力信号３２を切換えて、通常動作モードとデータリテンションモードで、夫々、出力信号１９と出力信号３２を出力信号３３としてメモリセル５０の電圧入力ノードＮＡに印加するので、メモリセル５０の記憶ノードＮＢを迅速に遷移させることができるから、データリテンションテストの所要時間を短縮することができる。
【００２６】
実施の形態２．
図４は、この発明の実施の形態２にかかる半導体集積回路装置に用いられる第２電圧発生回路２９の構成を示す。図４の第２電圧発生回路２９は、接地電圧ＧＮＤを有する接地電源によって形成されている。この半導体集積回路装置の他の構成は図１の半導体集積回路装置と同様であるので、その説明を省略する。
【００２７】
この実施の形態では、第２電圧発生回路２９を接地電源によって形成しているので、データリテンションテストの所要時間を短縮することができるという実施の形態１の効果に加えて、第２電圧発生回路２９が、故障無しに安全に動作することができると共に、回路のレイアウト面積を縮小することができる。
【００２８】
実施の形態３．
図５は、この発明の実施の形態３にかかる半導体集積回路装置に用いられて、図１の制御信号２６を発生する制御回路６０の構成を示す。制御回路６０は、データリテンションモードでの電源電圧を検知して、その電源電圧を示す電圧信号３６を出力する電圧検知回路３５と、データリテンションモードのスタンバイ状態を示すスタンバイ信号３７を出力するスタンバイ信号発生回路４５と、外部ＮＣ（no-connect）ピン（不図示）に接続されて、データリテンションテストモードを示すテストモード信号４１をバッファー４０を介して出力するパッド３８とを備える。
【００２９】
バッファー４０は正論理インバータ５１と負論理インバータ５２を有する。外部ＮＣピンのノードをＬレベルに固定することができると共に、電源電圧Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ３９が、パッド３８とバッファー４０の結合点に接続されている。制御回路６０は、更に、電圧信号３６、スタンバイ信号３７とテストモード信号４１を受けて、バッファー５５を介して制御信号２６を出力する３入力ＮＡＮＤゲート４２を備える。バッファー５５は負論理インバータ５６と正論理インバータ５７を有する。
【００３０】
上記構成の制御回路６０は以下のように動作する。外部ＮＣピンからパッド３８にＨレベル信号が入力された時、Ｈレベルテストモード信号４１がバッファー４０を介して３入力ＮＡＮＤゲート４２に入力される。又、３入力ＮＡＮＤゲート４２は、Ｈレベルスタンバイ信号３７を受ける。更に、３入力ＮＡＮＤゲート４２が電圧検知回路３５から受ける電圧信号３６は、電源電圧が保証電圧範囲内である場合はＬレベルに設定される一方、電源電圧がデータリテンションテストモード時の低電圧である場合はＨレベルに切換え設定される。
【００３１】
データリテンションテストモード時に、信号３６、３７と４１は全てＨレベルであるので、３入力ＮＡＮＤゲート４２はバッファー５５を介してＬレベル制御信号２６を出力する。Ｌレベル制御信号２６を受けたスイッチ回路２２は、データリテンションテストモードに対応する出力信号３２を出力信号３３としてメモリセル５０の電圧入力ノードＮＡに印加するので、メモリセル５０の記憶ノードＮＢを迅速に遷移させることができるから、データリテンションテストの所要時間を短縮することができる。逆に、信号３６、３７と４１がすべてＨレベルである時を除いて、制御回路６０はＨレベル制御信号２６を出力するので、Ｈレベル制御信号２６を受けたスイッチ回路２２は、通常動作モードに対応する出力信号１９を出力信号３３としてメモリセル５０の電圧入力ノードＮＡに印加する。
【００３２】
この実施の形態では、３入力ＮＡＮＤゲート４２が、少なくとも電圧信号３６とスタンバイ信号３７、又は、電圧信号３６、スタンバイ信号３７とテストモード信号４１を論理演算して、制御信号２６を出力するように構成しているので、スイッチ回路２２は、制御信号２６に基づいて出力信号１９と出力信号３２を確実に切換えるから、半導体集積回路装置をユーザが使用中の誤作動を未然に回避することができる。
【００３３】
なお、実施の形態１〜３においては、ＳＲＡＭ型メモリセルにキャパシタを用いた場合について示したが、ＤＲＡＭのキャパシタに用いても良い。
【００３４】
【発明の効果】
以上のように、請求項１の発明によれば、半導体集積回路装置が、各々がキャパシタを含むと共に各々が前記キャパシタの両側に、夫々、電圧入力ノードと記憶ノードを有する複数のメモリセルと、第１電圧を発生する第１電圧発生回路と、前記第１電圧より低い第２電圧を発生する第２電圧発生回路と、前記第１電圧と前記第２電圧を受けると共に、通常動作モードで前記第１電圧を前記電圧入力ノードに出力する一方、データリテンションテストモードで前記第２電圧を前記電圧入力ノードに出力するように、制御信号に応じて前記第１電圧と前記第２電圧を切換えるスイッチ回路とを備えるので、スイッチ回路が、制御信号に応じて、第１電圧と第２電圧を切換えて、通常動作モードとデータリテンションモードで、夫々、第１電圧と第２電圧を出力信号としてメモリセルの電圧入力ノードに印加するので、メモリセルの記憶ノードを迅速に遷移させることができるから、データリテンションテストの所要時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる半導体集積回路装置の構成を示す回路図である。
【図２】図１の半導体集積回路装置に用いられる複数のメモリセルの１個の構成を示す回路図である。
【図３】図２のメモリセルの動作を示すグラフである。
【図４】この発明の実施の形態２にかかる半導体集積回路装置に用いられる第２電圧発生回路の構成を示す回路図である。
【図５】この発明の実施の形態３にかかる半導体集積回路装置に用いられる制御回路の構成を示す回路図である。
【符号の説明】
１  ワード線、  ２  ビット線、  ５  キャパシタ、  ８  第１電圧発生回路、  １９  出力信号、  ２２  スイッチ回路、  ２６  制御信号、  ２９  第２電圧発生回路、  ３２  出力信号、  ３５  電圧検知回路、  ３８  パッド、  ４２  ３入力ＮＡＮＤゲート、  ４５  スタンバイ信号発生回路、  ５０  メモリセル、  ６０  制御回路。
【図１】
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【図２】
2004199763.tif 000004
【図３】
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【図４】
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【図５】
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