(57)【要約】【課題】間引きリフレッシュサイクルにおける間引き対象のメインワード線数を増やすことができ、消費電流を削減したダイナミックメモリを提供する【解決手段】間引きリフレッシュサイクルにおいて、第１のメインワード線が駆動され第２のメインワード線の駆動は間引かれて行われない。その場合、第１のメインワード線の駆動時に、第１のメインワード線に属し且つデータ保持特性が良いメモリセルのみを有するサブワード線に代えて、第２のメインワード線に属し且つデータ保持特性が悪いメモリセルを有するサブワード線が駆動される。このようなサブワード線の駆動切り替えは、サブワードドライバに設けられた間引きサイクル駆動切り替え回路によって行われる。従って、間引きリフレッシュサイクルにおける駆動対象の第１のメインワード線の数を減らすことができ、間引きリフレッシュ動作の効率を高めることができ、消費電流を削減することができる。【選択図】図４
2004253025.tif 000002
【特許請求の範囲】
【請求項１】
定期的にリフレッシュ動作が行われるダイナミックメモリにおいて、
複数のメインワード線と、
当該メインワード線を駆動するメインワードドライバと、
前記メインワード線それぞれに属する複数のサブワード線と、
前記メインワード線とサブワード選択信号にしたがって前記サブワード線をそれぞれ駆動する複数のサブワードドライバと、
前記サブワード線に接続された複数のメモリセルとを有し、
前記メインワードドライバは、間引きリフレッシュサイクルの時に、間引き対象でない第１のメインワード線を駆動し間引き対象の第２のメインワード線の駆動を行わず、前記間引きリフレッシュサイクル以外の通常リフレッシュサイクルの時に、前記第１及び第２のメインワード線を駆動し、
更に、サブワードドライバは間引きサイクル駆動切り替え回路を有し、同じサブワード選択信号に属する１対のサブワードドライバは、前記第１のメインワード線に属し、前記間引きリフレッシュサイクルにおいて当該第１のメインワード線の駆動に応答して対応するサブワード線の駆動を行わなわない第１のサブワードドライバと、第１のメインワード線のペアリング対象の第２のメインワード線に属し、前記間引きリフレッシュサイクルにおいてペアリング対象の第１のメインワード線の駆動に応答して対応するサブワード線の駆動を行う第２のサブワードドライバとを有することを特徴とするダイナミックメモリ。
【請求項２】
請求項１において、
前記第１及び第２のサブワードドライバは、対応するメインワード線と、ペアリング対象のメインワード線とを入力し、当該１対のメインワード線の状態に応じて、対応するサブワード線を駆動、非駆動することを特徴とするダイナミックメモリ。
【請求項３】
請求項２において、
更に、前記第１のメインワード線に属するサブワードドライバにペアリング対象の前記第２のメインワード線信号を供給し、前記第２のメインワード線に属するサブワードドライバにペアリング対象の前記第１のメインワード線信号を供給するペアリング記憶メモリを有することを特徴とするダイナミックメモリ。
【請求項４】
請求項１において、
前記第１及び第２のメインワード線のペアリングを複数対有することを特徴とするダイナミックメモリ。
【請求項５】
定期的にリフレッシュ動作が行われるダイナミックメモリにおいて、
複数のメインワード線と、
前記メインワード線それぞれに属する複数のサブワード線と、
前記サブワード線に接続された複数のメモリセルとを有し、
間引きリフレッシュサイクルの時に、間引き対象でない第１のメインワード線が駆動され間引き対象の第２のメインワード線の駆動が行わず、前記間引きリフレッシュサイクル以外の通常リフレッシュサイクルの時に、前記第１及び第２のメインワード線が順次駆動され、
更に、前記第１のメインワード線に属し、前記間引きリフレッシュサイクルにおいて当該第１のメインワード線の駆動に応答して駆動されない第１のサブワード線と、第１のメインワード線のペアリング対象の第２のメインワード線に属し、前記間引きリフレッシュサイクルにおいてペアリング対象の第１のメインワード線の駆動に応答して駆動される第２のサブワード線とを有することを特徴とするダイナミックメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ動作が行われるダイナミックメモリに関し、特に、データ保持特性の良いセルへのリフレッシュ動作を間引きながらリフレッシュを行う間引きリフレッシュ機能を有するダイナミックメモリに関する。
【０００２】
【従来の技術】
半導体記憶装置であるダイナミックメモリは、メモリセルのデータを保持するために定期的にリフレッシュ動作を行う必要がある。このリフレッシュ動作は、メモリがアクティブ状態であってもスタンバイ状態（パワーダウンモード状態）であっても、各メモリセルに対して定期的に行う必要がある。アクティブ状態では、外部のメモリコントローラからのリフレッシュ制御により、また、スタンバイ状態においては、内蔵するリフレッシュ制御回路によるセルフリフレッシュ制御により、定期的にリフレッシュ動作が行われる。そして、そのリフレッシュ動作における消費電流を低減することが要求される。
【０００３】
一方、ダイナミックメモリのリフレッシュ周期は、複数のメモリセルがもつデータ保持特性のうち最悪の特性に応じて設定される。つまり、データ保持特性が最悪のセルは、最も短いリフレッシュ周期でリフレッシュ動作する必要がある。このように設定することで、最もデータ保持特性の悪いメモリセルのデータであってもリフレッシュ動作によりデータを保持することができる。しかし、そのようにリフレッシュ周期を短く設定すると、データ保持特性が良いメモリセルに対しては、リフレッシュ周期が短くなりすぎ、無駄なリフレッシュ動作を招くことになり、消費電流低減の弊害になる。
【０００４】
そこで、良好なデータ保持特性を有するメモリセルに対しては、リフレッシュ周期の２周期に１回、または３周期以上に１回しかリフレッシュを行わない、間引きリフレッシュ動作が提案されている（例えば特許文献１）。つまり、間引きリフレッシュ動作では、連続するリフレッシュ周期のいずれかの周期では、良好なデータ保持特性を有するメモリセルを間引いてリフレッシュ動作を行う。これにより一定時間当たりのリフレッシュ動作回数が減少し、リフレッシュ動作に要する消費電流を低減することができる。
【０００５】
図１は、間引きリフレッシュ動作を説明する図である。ダイナミックメモリのメモリセルは、キャパシタにチャージを蓄積することによりデータを記憶する。従って、リーク電流によりセルキャパシタのチャージ量が減少するまえに、そのメモリセルのデータを読み出し、センスアンプで増幅し、同じメモリセルに再書き込みを行うリフレッシュ動作が必要である。つまり、一定のリフレッシュサイクルの間に、全てのワード線を順次駆動して、リフレッシュ動作が行われる。このチャージ保持特性がデータ保持特性である。
【０００６】
図１に示されるとおり、リフレッシュサイクルを規定するリフレッシュクロックＲＥＦの１サイクル（周期）内に、全てのワード線が順次駆動され、各ワード線に接続されたメモリセルのリフレッシュが行われる。しかし、複数のメモリセルのうち、データ保持特性が良いセルと、悪いセルとが存在し、データ保持特性が良いセルには、同特性が悪いセルほど頻繁にリフレッシュ動作を行う必要がない。そこで、図１に示されるように、リフレッシュサイクルのうち、奇数サイクルでは、特性が良いセルと特性が悪いセルの両方をリフレッシュ動作対象とし、偶数サイクルでは、特性が良いセルへのリフレッシュ動作は行わず（間引きリフレッシュし）特性が悪いセルに対してのみリフレッシュ動作対象とする。つまり、図１の例では、奇数サイクルが通常リフレッシュサイクルになり、偶数サイクルが間引きリフレッシュサイクルになる。このようにすることで、リフレッシュ動作を削減して、消費電流を削減することができる。
【０００７】
【特許文献】
特願２００２−４７４６４（平成１４年２月２５日出願）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の先行技術における間引きリフレッシュ動作では、間引きリフレッシュサイクルで、全て良好なデータ保持特性を有するメモリセルを有するワード線駆動は行われないが（間引かれるが）、１つでもデータ保持特性が悪いメモリセルを有するワード線は間引くことなくその駆動を行ってリフレッシュ動作を行わなければならない。そのため、データ保持特性が悪いメモリセルが分散して存在すると、間引き対象のワード線の数が少なくなり、間引き率が下がり消費電流の削減効果が少なくなるという課題がある。
【０００９】
図２は、大容量のダイナミックメモリの概略構成図である。大容量のＤＲＡＭでは、大容量であるが駆動されるワード線の負荷を軽減するために、ワード線がメインワード線ＭＷＬ１〜４とそれぞれのメインワード線に属する複数のサブワード線ＳＷＬ１１〜４２とによる階層構造になっている。それにともなって、アドレスＡａ〜Ａｄに応じてメインワード線ＭＷＬ１〜４をそれぞれ駆動するメインワードドライバＭＷＤ１〜４と、メインワード線ＭＷＬ１〜４とサブワード選択信号Ｓｕｂ１，２とに応じてサブワード線ＳＷＬ１１〜４２をそれぞれ駆動するサブワードドライバＳＷＤ１１〜４２とが設けられる。そして、サブワード線ＳＷＬ１２とビット線ＢＬとの交差位置に、１トランジスタ・１キャパシタのメモリセルＭＣが設けられ、ビット線ＢＬにはセンスアンプＳＡが接続される。
【００１０】
図２において、サブワード線ＳＷＬ１１、ＳＷＬ２２にデータ保持特性の悪いメモリセルが存在しているものとする。この場合、間引き制御信号ＴＯＲＥＦが間引きリフレッシュ状態（例えばＬレベル）になると、データ保持特性の良いメモリセルのみを有するメインワード線ＭＷＬ３，ＭＷＬ４の駆動は間引かれるが、データ保持特性が悪いメモリセルを１個でも有するメインワード線ＭＷＬ１，ＭＷＬ２の駆動は間引かれずに行われる。
【００１１】
従って、４本のメインワード線ＭＷＬ１−４に対して、１／２の２本しかリフレッシュ動作を間引くことができず、十分な消費電流の削減を行うことができない。
【００１２】
そこで、本発明の目的は、間引きリフレッシュにおける消費電流を削減したダイナミックメモリを提供することにある。
【００１３】
また、本発明の別の目的は、間引きリフレッシュにおける駆動対象のワード線の数を減らして、間引き効率を高めたダイナミックメモリを提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、定期的にリフレッシュ動作が行われるダイナミックメモリにおいて、複数のメインワード線と、当該メインワード線を駆動するメインワードドライバと、前記メインワード線それぞれに属する複数のサブワード線と、前記メインワード線とサブワード選択信号にしたがって前記サブワード線をそれぞれ駆動する複数のサブワードドライバと、サブワード線に接続された複数のメモリセルとを有し、前記メインワードドライバは、間引きリフレッシュサイクルの時に、間引き対象でない第１のメインワード線を駆動し間引き対象の第２のメインワード線の駆動を行わず、前記間引きリフレッシュサイクル以外の通常リフレッシュサイクルの時に、前記第１及び第２のメインワード線を駆動する。更に、サブワードドライバは間引きサイクル駆動切り替え回路を有し、同じサブワード選択信号に属する１対のサブワードドライバは、前記第１のメインワード線に属し、前記間引きリフレッシュサイクルにおいて当該第１のメインワード線の駆動に応答して対応するサブワード線の駆動を行わなわない第１のサブワードドライバと、第１のメインワード線のペアリング対象の第２のメインワード線に属し、前記間引きリフレッシュサイクルにおいてペアリング対象の第１のメインワード線の駆動に応答して対応するサブワード線の駆動を行う第２のサブワードドライバとを有する。
【００１５】
上記の発明の側面によれば、間引きリフレッシュサイクルにおいては、第１のメインワード線が駆動され第２のメインワード線の駆動は間引かれて行われない。その場合、第１のメインワード線の駆動時に、第１のメインワード線に属し且つデータ保持特性が良いメモリセルのみを有するサブワード線に代えて、第２のメインワード線に属し且つデータ保持特性が悪いメモリセルを有するサブワード線が駆動される。このようなサブワード線の駆動切り替えは、サブワードドライバに設けられた間引きサイクル駆動切り替え回路によって行われる。従って、間引きリフレッシュサイクルにおける駆動対象の第１のメインワード線の数を減らすことができ、間引きリフレッシュ動作の効率を高めることができ、消費電流を削減することができる。
【００１６】
上記の目的を達成するために、本発明の別の側面は、定期的にリフレッシュ動作が行われるダイナミックメモリにおいて、複数のメインワード線と、前記メインワード線それぞれに属する複数のサブワード線と、前記サブワード線に接続された複数のメモリセルとを有し、間引きリフレッシュサイクルの時に、間引き対象でない第１のメインワード線が駆動され間引き対象の第２のメインワード線の駆動が行わず、前記間引きリフレッシュサイクル以外の通常リフレッシュサイクルの時に、前記第１及び第２のメインワード線が順次駆動される。そして、更に、前記第１のメインワード線に属し、前記間引きリフレッシュサイクルにおいて当該第１のメインワード線の駆動に応答して駆動されない第１のサブワード線と、第１のメインワード線のペアリング対象の第２のメインワード線に属し、前記間引きリフレッシュサイクルにおいてペアリング対象の第１のメインワード線の駆動に応答して駆動される第２のサブワード線とを有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１８】
図３は、本実施の形態におけるサブワードドライバの概略構成図である。通常アクセス動作において、サブワードドライバＳＷＤ１ｎ−４ｎは、それぞれ対応するメインワード線ＭＷＬ１−４とサブワード選択信号ＳｕｂＮとが共に選択レベル（例えばＨレベル）の時に、対応するサブワード線ＳＷ１１−４２を駆動してＨレベルにする。ここでは、一つのメインワード線に対して２本のサブワード線が設けられるものとする。つまり、メインワード線ＭＷＬ１には、サブワード線ＳＷＬ１１，１２が属し、メインワード線ＭＷＬ２にはサブワード線ＳＷＬ２１，２２が属し、メインワード線ＭＷＬ３，４には、それぞれサブワード線ＳＷＬ３１，３２、ＳＷＬ４１，４２が属する。但し、それぞれのサブワード線を駆動するサブワードドライバは、簡単のために一つにまとめて示されている。
【００１９】
前提として、メインワード線ＭＷＬ１に属するサブワード線ＳＷＬ１１にはデータ保持特性の悪いメモリセル（図中×）が存在するが、サブワード線ＳＷＬ１２にはデータ保持特性の良いメモリセルのみ（図中○）が存在し、一方、メインワード線ＭＷＬ２に属するサブワード線ＳＷＬ２１にはデータ保持特性の良いメモリセルのみ（図中○）が存在するが、サブワード線ＳＷＬ２２にはデータ保持特性の悪いメモリセル（図中×）が存在するものとする。これは、従来例の図２の例と同じである。この場合、従来例によれば、間引きリフレッシュサイクルでは、メインワード線ＷＭＬ３，４のみが間引き対象になり、メインワード線ＭＷＬ１，２は間引き対象にならず、メインワード線ＭＷＬ１，２が順次駆動され、それに属するメモリセルのリフレッシュが行われる。
【００２０】
それに対して、本実施の形態によれば、各サブワードドライバＳＷＤ１ｎ−４ｎには、図示しない間引きリフレッシュ駆動切り替え回路が設けられ、間引きリフレッシュサイクルにおいて、メインワード線ＭＷＬ１が選択・駆動されるときに、サブワード線ＳＷＬ１２に代えて、メインワード線ＭＷＬ１とペアリングを組むメインワード線ＭＷＬ２に属するサブワード線ＳＷＬ２２が駆動される。また、ペアリングを組むメインワード線ＭＷＬ１，２以外のメインワード線が選択・駆動される場合は、当然、ペアリングを組むメインワード線ＭＷＬ１，２に属するサブワード線は駆動されない。
【００２１】
そのために、各サーブワードドライバには、間引きリフレッシュ駆動切り替え回路が設けられ、ペアリングを組むメインワード線ＭＷＬ１，２のサブワードドライバＳＷＤ１ｎ，２ｎには、対応するメインワード線ＭＷＬ１，２に加えて、ペアリング相手のメインワード線ＭＷＬ２，１も接続される。また、ペアリングを組まないメインワード線ＭＷＬ３，４のサブワードドライバＳＷＤ３ｎ，４ｎには、それぞれ対応するメインワード線ＭＷＬ３，４のみがそれぞれ接続される。
【００２２】
図４は、本実施の形態におけるメモリセルアレイの構成図である。この構成図においても、メモリセルアレイは、メインワード線ＭＷＬ１−４と、それぞれのメインワード線に属するサブワードドライバＳＷＤ１１−４２と、それらが駆動するサブワード線ＳＷＬ１１−４２とを有する。メインワードデコーダは省略されているが、図１と同様にメインワード線を駆動し、間引きリフレッシュサイクルでは、間引き対象のメインワード線を除くメインワード線を順次駆動する。
【００２３】
サブワードドライバＳＷＤ１１−４２には、対応するメインワード線ＭＷＬ１−４と、サブワード選択信号Ｓｕｂ１，２と、間引きリフレッシュ制御信号ＴＯＲＥＦが入力される。更に、サブワードドライバＳＷＤ１１−４２には、ペアリング対象のメインワード線の信号がペアリング記憶メモリＰＡ１−４を介して供給される。ペアリング記憶メモリＰＡ１−４は、全てのメインワード線ＭＷＬ１−４に接続されたフューズ群Ｆ１−４、Ｆ５−８、Ｆ９−１２、Ｆ１３−１６からなる。図３と同様に、サブワード線ＳＷＬ１１、ＳＷＬ２２がデータ保持特性の悪いメモリセルを有し、残りのサブワード線は全てデータ保持特性が良いメモリセルのみを有する。この場合、間引きリフレッシュサイクルにおいて、メインワード線ＭＷＬ１が駆動されるときに、サブワード線ＳＷＬ１１が駆動されるが、サブワード線ＳＷＬ１２に代えてサブワード線ＳＷＬ２２を駆動させることで、メインワード線ＭＷＬ２の駆動を間引く。従って、メインワード線ＭＷＬ１とＭＷＬ２とがペアリングを組むことで、そのような駆動切り替えを行う。
【００２４】
このペアリングに伴って、メインワード線ＭＷＬ１のペアリング記憶メモリＰＡ１では、そのペアリング対象のメインワード線ＭＷＬ２に接続されたフューズＦ２を未切断状態（接続状態）に、残りのフューズＦ１，Ｆ３，Ｆ４を切断状態（非接続状態）にして、メインワード線ＭＷＬ１に属するサブワードドライバＳＷＤ１１，１２にペアリング対象のメインワード線ＭＷＬ２の信号を供給する。逆に、メインワード線ＭＷＬ２のペアリング記憶メモリＰＡ２では、そのペアリング対象のメインワード線ＭＷＬ１に接続されたフューズＦ５を未切断状態にし、それ以外のフューズＦ６−Ｆ８を切断状態にして、サブワードドライバＳＷＤ２１，２２にペアリング対象のメインワード線ＭＷＬ１の信号を供給する。
【００２５】
また、ペアリングを組まないメインワード線ＭＷＬ３，４のペアリング記憶メモリＰＡ３，４では、フューズＦ１１，Ｆ１６を未切断状態、残りのＦ９，１０，１２，１３，１４，１５を切断状態にして、メインワード線ＭＷＬ３に属するサブワードドライバＳＷＤ３１，３２には、メインワード線ＭＷＬ３の信号を供給し、メインワード線ＭＷＬ４に属するサブワードドライバＳＷＤ４１，４２には、メインワード線ＭＷＬ４の信号を供給する。
【００２６】
このように、サブワードドライバに対応するメインワード線信号に加えてペアリング対象のメインワード線の信号を供給することで、図４に示すように、間引きリフレッシュサイクルにおいて、メインワード線ＭＷＬ１が駆動されるときに、サブワード線ＳＷＬ１１を駆動し、更にサブワード線ＳＷＬ１２に代えてサブワード線ＳＷＬ２２を駆動することができ、メインワード線ＭＷＬ１，２以外のメインワード線が駆動されるときには、サブワード線ＳＷＬ１１，ＳＷＬ２２の駆動を停止することができる。
【００２７】
図５は、本実施の形態におけるサブワードドライバの回路図である。サブワードドライバＳＷＤは、対応するメインワード線ＭＷＬＬとペアリング対象のメインワード線ＭＷＬＭとサブワード選択信号ＳｕｂＮと、間引きリフレッシュ制御信号ＴＯＲＥＦとが入力される。また、サブワードドライバは、フューズＦｕｓｅ０１，０２をそれぞれ有する間引きサイクル駆動切り替え回路Ｆ０１，Ｆ０２と、ＮチャネルトランジスタＮ０３，Ｎ０４，Ｎ０５、ＰチャネルトランジスタＰ０３と、インバータＩＮ０５，ＩＮ０６と、ＮＡＮＤゲートＮＡＮＤ０１とを有する。そして、間引きリフレッシュサイクルの時に間引きリフレッシュ制御信号ＴＯＲＥＦのＨレベルにより、トランジスタＮ０４，Ｎ０５が導通して、切替回路Ｆ０１，Ｆ０２のパスが有効になり、間引きリフレッシュサイクル以外の時（通常リフレッシュサイクルや通常リード、ライト動作時）に制御信号ＴＯＲＥＦのＬレベルにより、トランジスタＮ０３，Ｐ０３が導通して、ＮＡＮＤゲートＮＡＮＤ０１の入力Ｉ１にメインワード線ＭＷＬＬが直接入力され、入力Ｉ３は強制的にＨレベルにされて切り替え回路Ｆ０１，Ｆ０２は非活性状態にされる。つまり、メインワード線ＭＷＬＭの信号はディセーブル状態にされる。
【００２８】
また、サイクル駆動切り替え回路Ｆ０１は、フューズＦｕｓｅ０１、抵抗Ｒ０１、ＮチャネルトランジスタＮ０１、ＰチャネルトランジスタＰ０１、インバータＩＮ０１，ＩＮ０２を有する。また、サイクル駆動切り替え回路Ｆ０２も同様の構成である。切替回路Ｆ０１で説明すると、フューズＦｕｓｅ０１が未切断であれば、抵抗Ｒ０１との接続点がＨレベルになり、トランジスタＮ０１が導通、トランジスタＰ０１が非導通となり、メインワード線ＭＷＬＬの信号はそのまま信号ＭＷＬＬ１として入力Ｉ１に供給される。また、フューズＦｕｓｅ０１が切断状態であれば、抵抗Ｒ０１との接続点がＬレベルになり、トランジスタＮ０１が非導通、トランジスタＰ０１が導通となり、メインワード線ＭＷＬＬの信号はインバータＩＮ０２で反転されて入力Ｉ１に供給される。つまり、切替回路Ｆ０１，Ｆ０２では、フューズが未切断であれば非反転のメインワード線信号がＮＡＮＤゲートＮＡＮＤ０１の入力に供給され、フューズが切断状態であればメインワード線信号の反転信号がＮＡＮＤゲートの入力に供給される。
【００２９】
図５におけるサブワードドライバは、略して図中下部に示すように表示するものとする。その場合、サブワードドライバＳＷＤ１１，１２であれば、メインワード線ＭＷＬＬとしてＭＷＬ１が、また、メインワード線ＭＷＬＭとしてＭＷＬ２が供給される。図中括弧書きされるとおりである。また、サブワードドライバＳＷＤ２１，２２であれば、ＭＷＬＬ＝ＭＷＬ２、ＭＷＬＬ＝ＭＷＬ１となる。つまり、ペアリング記録メモリＰＡ０１−０４を介して、それぞれペアリング対象のメインワード線の信号が供給される。更に、サブワードドライバＳＷＤ３１，３２であれば、ＭＷＬＬ＝ＭＷＬＭ＝ＭＷＬ３に、サブワードドライバＳＷＤ４１，４２であれば、ＭＷＬＬ＝ＭＷＬＭ＝ＭＷＬ４になる。
【００３０】
図６は、各サブワードドライバのフューズ状態と動作論理を示す図である。図４において、間引き対象のメインワード線ＭＷＬ３，４に属するサブワードドライバＳＷＤ３１−４２は、図６（１）に示されるとおり、切替回路Ｆ０１，Ｆ０２のフューズは未切断であり、従って、間引きリフレッシュサイクルの時は、入力されるメインワード線ＭＷＬＬ，ＭＷＬＭ（＝ＭＷＬＬ）は、反転することなくＭＷＬＬ１，ＭＷＬＭ１としてＮＡＮＤゲートに入力される。従って、その動作は、右側に示す論理値表のＭＷＬＬ＝ＳｕｂＮ＝ＭＷＬＭ＝Ｈの時に、サブワード線ＳＷＬＬＮをＨレベルに駆動する。
【００３１】
また、ペアリングを組むメインワード線ＭＷＬ１，２の駆動入れ替え対象のサブワード線ＳＷＬ１２，２２のサブワードドライバＳＷＤ１２，２２は、図６（２）に示されるとおり、切替回路Ｆ０１のフューズが切断状態にされ、従って、間引きリフレッシュサイクル時は、対応のメインワード線ＭＷＬＬ＝Ｌレベルで、ペアリング対象のメインワード線ＭＷＬＭ＝Ｈレベルの時にサブワード線ＳＷＬＬＮをＨレベルに駆動する。但し、ペアリング対象以外のメインワード線がＨレベルの時は、ペアリング対象のメインワード線ＭＷＬＭ＝Ｌレベルになり、サブワード線ＳＷＬＬＮはＬレベルのままである。
【００３２】
更に、ペアリングを組むメインワード線ＭＷＬ１，２の駆動入れ替え対象以外のサブワード線ＳＷＬ１１，２１のサブワードドライバＳＷＤ１１，２１は、図６（３）に示されるとおり、切替回路Ｆ０２のフューズが切断状態にされ、従って、間引きリフレッシュサイクル時は、対応のメインワード線ＭＷＬＬ＝Ｈレベルの時に（その時はペアリング対象のメインワード線ＭＷＬＭ＝Ｌレベル）サブワード線ＳＷＬＬＮをＨレベルに駆動する。
【００３３】
上記の説明から図４のサブワードドライバＳＷＤ１１，１２，２１，２２の動作をまとめると次の通りである。図７に間引きリフレッシュサイクルにおけるその動作をまとめた図表を示す。図７のケース１に示されるように、メインワード線ＭＷＬ１が駆動されてＨレベルになると、ペアリング対象のメインワード線ＭＷＬ２はＬレベルになる。この時、サブワードドライバＳＷＤ１１，２１は、切り替え回路Ｆ０２のフューズが切断されてそのメインワード線信号が反転されるので、内部の信号ＭＷＬＬ１，ＭＷＬＭ１は、Ｈ／Ｈ，Ｌ／Ｌにされ、Ｈ／Ｈになったサブワード線ＳＷＬ１１が駆動される。また、サブワードドライバＳＷＤ１２，２２は、切り替え回路Ｆ０１のフューズが切断されているのでそのメインワード線信号が反転されるので、内部の信号ＭＷＬＬ１，ＭＷＬＭ１は、Ｌ／Ｌ，Ｈ／Ｈにされ、Ｈ／Ｈになったサブワード線ＳＷＬ２２が駆動される。
【００３４】
ケース２に示されるように、メインワード線ＭＷＬ２が駆動されてＨレベルになると、ペアリング対象のメインワード線ＭＷＬ１はＬレベルになる。この時、サブワードドライバＳＷＤ１１，２１の内部の信号ＭＷＬＬ１，ＭＷＬＭ１は、Ｌ／Ｌ，Ｈ／Ｈにされ、サブワード線ＳＷＬ２１が駆動される。また、サブワードドライバＳＷＤ１２，２２の内部の信号ＭＷＬＬ１，ＭＷＬＭ１は、Ｈ／Ｈ，Ｌ／Ｌにされ、サブワード線ＳＷＬ１２が駆動される。但し、間引きリフレッシュサイクルでは、メインワード線ＭＷＬ２は間引き駆動対象にされているので駆動されることはなく、ケース２は発生しない。
【００３５】
更に、ケース３に示されるように、ペアリングを組む１対のメインワード線ＭＷＬ１，ＭＷＬ２以外のメインワード線が駆動される時は、ＭＷＬ１＝ＭＷＬ２＝Ｌレベルになり、サブワード線ＳＷＬ１１，１２，２１，２２が駆動されることはない。
【００３６】
つまり、本実施の形態のサブワードドライバによれば、ペアリングを組んだメインワード線間で、サブワード線の駆動を入れ替えることができ、ペアリング以外のメインワード線の駆動時にはサブワード線の駆動は行われない。従って、データ保持特性の悪いメモリセルを有するサブワード線を入れ替えることで、駆動間引き対象のメインワード線の本数を増やすことができ、間引きリフレッシュ動作の効率を高め、消費電流を削減することができる。
【００３７】
図８は、本実施の形態におけるメモリセルアレイの構成図であり、メインワード線ＭＷＬ１，２のペアリングに加えて、メインワード線ＭＷＬ３，４のペアリングが組まれている例である。この例では、サブワード線ＳＷＬ３１とＳＷＬ４２にもデータ保持特性の悪いメモリセルが含まれている。そのため、メインワード線ＭＷＬ３が間引き対象から外されて間引きリフレッシュサイクルにおいても駆動される。そして、メインワード線ＭＷＬ３が駆動されるときに、サブワード線ＳＷＬ３２に代えてサブワード線ＳＷＬ４２が駆動される。そのために、サブワードドライバＳＷＤ３１，３２，４１，４２は、サブワードドライバＳＷＤ１１，１２，２１，２２と同じように切り替え回路内のフューズが切断され、更に、ペアリング記録メモリＰＡ３，ＰＡ４もフューズＦ１２，Ｆ１５が未切断状態にされる。これらの駆動入れ替え動作は、メインワード線ＭＷＬ１，２及びサブワード線ＳＷＬ１２，２２の場合と同じである。
【００３８】
このように、本実施の形態では、駆動入れ替え対象となるペアリング対象のメインワード線信号を他方のペアリング対象のメインワード線に属するサブワードドライバに供給して、その駆動、非駆動を制御しているので、ペアリングを組むメインワード線対を複数組設定することができる。従って、データ保持特性の悪いメモリセルを有するサブワード線の位置に応じて、間引き対象のメインワード線の本数が最大になるように、サブワード線の入れ替えを設定することで、間引きリフレッシュサイクルでの間引き効率を最大にすることができる。
【００３９】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４０】
（付記１）定期的にリフレッシュ動作が行われるダイナミックメモリにおいて、
複数のメインワード線と、
当該メインワード線を駆動するメインワードドライバと、
前記メインワード線それぞれに属する複数のサブワード線と、
前記メインワード線とサブワード選択信号にしたがって前記サブワード線をそれぞれ駆動する複数のサブワードドライバと、
前記サブワード線に接続された複数のメモリセルとを有し、
前記メインワードドライバは、間引きリフレッシュサイクルの時に、間引き対象でない第１のメインワード線を駆動し間引き対象の第２のメインワード線の駆動を行わず、前記間引きリフレッシュサイクル以外の通常リフレッシュサイクルの時に、前記第１及び第２のメインワード線を駆動し、
更に、サブワードドライバは間引きサイクル駆動切り替え回路を有し、同じサブワード選択信号に属する１対のサブワードドライバは、前記第１のメインワード線に属し、前記間引きリフレッシュサイクルにおいて当該第１のメインワード線の駆動に応答して対応するサブワード線の駆動を行わなわない第１のサブワードドライバと、第１のメインワード線のペアリング対象の第２のメインワード線に属し、前記間引きリフレッシュサイクルにおいてペアリング対象の第１のメインワード線の駆動に応答して対応するサブワード線の駆動を行う第２のサブワードドライバとを有することを特徴とするダイナミックメモリ。
【００４１】
（付記２）付記１において、
前記第１及び第２のサブワードドライバは、対応するメインワード線と、ペアリング対象のメインワード線とを入力し、当該１対のメインワード線の状態に応じて、対応するサブワード線を駆動、非駆動することを特徴とするダイナミックメモリ。
【００４２】
（付記３）付記２において、
更に、前記第１のメインワード線に属するサブワードドライバにペアリング対象の前記第２のメインワード線信号を供給し、前記第２のメインワード線に属するサブワードドライバにペアリング対象の前記第１のメインワード線信号を供給するペアリング記憶メモリを有することを特徴とするダイナミックメモリ。
【００４３】
（付記４）付記２において、
前記サブワードドライバには、間引きリフレッシュ制御信号が供給され、間引きリフレッシュサイクル以外の時は、前記ペアリング対象のメインワード線信号がディセーブル状態にされることを特徴とするダイナミックメモリ。
【００４４】
（付記５）付記１において、
前記第１及び第２のメインワード線のペアリングを複数対有することを特徴とするダイナミックメモリ。
【００４５】
（付記６）定期的にリフレッシュ動作が行われるダイナミックメモリにおいて、
複数のメインワード線と、
前記メインワード線それぞれに属する複数のサブワード線と、
前記サブワード線に接続された複数のメモリセルとを有し、
間引きリフレッシュサイクルの時に、間引き対象でない第１のメインワード線が駆動され間引き対象の第２のメインワード線の駆動が行わず、前記間引きリフレッシュサイクル以外の通常リフレッシュサイクルの時に、前記第１及び第２のメインワード線が順次駆動され、
更に、前記第１のメインワード線に属し、前記間引きリフレッシュサイクルにおいて当該第１のメインワード線の駆動に応答して駆動されない第１のサブワード線と、第１のメインワード線のペアリング対象の第２のメインワード線に属し、前記間引きリフレッシュサイクルにおいてペアリング対象の第１のメインワード線の駆動に応答して駆動される第２のサブワード線とを有することを特徴とするダイナミックメモリ。
【００４６】
（付記７）付記６において、
前記第１及び第２のメインワード線のペアリングを複数対有することを特徴とするダイナミックメモリ。
【００４７】
（付記８）付記６において、
前記第１及び第２のサブワード線は、同じサブワード選択信号に属することを特徴とするダイナミックメモリ。
【００４８】
【発明の効果】
以上、本発明によれば、間引きリフレッシュサイクルにおける間引き対象のメインワード線数を増やすことができ、消費電流を削減したダイナミックメモリを提供することができる。
【図面の簡単な説明】
【図１】間引きリフレッシュ動作を説明する図である。
【図２】大容量のダイナミックメモリの概略構成図である。
【図３】本実施の形態におけるサブワードドライバの概略構成図である。
【図４】本実施の形態におけるメモリセルアレイの構成図である。
【図５】本実施の形態におけるサブワードドライバの回路図である。
【図６】各サブワードドライバのフューズ状態と動作論理を示す図である。
【図７】サブワードドライバＳＷＤ１１，１２，２１，２２の動作をまとめた図表である。
【図８】本実施の形態におけるメモリセルアレイの構成図である。
【符号の説明】
ＭＷＬ１−４：メインワード線、ＳＷＬ１１−４２：サブワード線
ＭＷＤ１−４：メインワードドライバ、ＳＷＤ１１−４２：サブワードドライバ
ＰＡ０１−０４：ペアリング記憶メモリ、Ｆ０１，Ｆ０２：間引きリフレッシュ駆動切り替え回路、ＴＯＲＥＦ：間引きリフレッシュ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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