(57)【要約】【課題】パッケージ内に容量を備えることにより、ノイズがＩＣに与える影響を低減させる。また、電子機器の小型化・低コスト化を実現させる。【解決手段】ＩＣチップ２と、ＩＣチップ２を搭載するフレーム３と、フレーム３の下側に、フレーム３から一定の間隔を持って配置される導電板３ａと、ＩＣチップ２、フレーム３、および導電板３ａと電気的に接続する第一の外部端子６ａおよび第二の外部端子６ｂと、ＩＣチップ２、フレーム３、および導電板３ａを覆い、封入するモールド樹脂８とを備える。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体素子と、
該半導体素子を搭載するフレームと、
該フレームの下側に、該フレームから一定の間隔を持って配置される導電性の板と、
上記半導体素子、フレーム、および導電性の板と電気的に接続する外部端子と、
上記半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂と
を備えた半導体装置。
【請求項２】
フレームは一枚の矩形状の平板からなり、導電性の板は複数枚の矩形状の平板からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
フレームおよび導電性の板は、それぞれ、複数枚の水平方向の平板とそれらの板を接続する垂直方向の平板とで構成され、上記フレームの水平方向の平板と上記導電性の板の水平方向の平板とが交互に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
フレームおよび導電性の板は、それぞれ、一枚の水平方向の平板とこれに繋がった複数枚の垂直方向の平板とで構成される断面形状が櫛歯状の板からなり、上記フレームの垂直方向の平板と上記導電性の板の垂直方向の平板が交互に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
フレームと導電性の板との間、および隣接する導電性の板の間に、間隔保持用のスペーサーを備えたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パッケージされた半導体装置であり、特に、容量を備えていても小型化・低コスト化を実現できる半導体装置に関するものである。
【０００２】
【従来の技術】
図９は、従来の半導体装置の構成を説明するための概略的な断面図である。図において、５１は半導体装置である。５２はＩＣチップ（半導体素子）である。５３はＩＣチップ５２を搭載したフレームである。
５４ａおよび５４ｂはＩＣチップ５２上に設けられたパッド状の電極（以下、パッド）であり、５５ａおよび５５ｂはボンディングワイヤー（以下、ワイヤー）であり、５６ａおよび５６ｂは第一および第二の外部端子である。ワイヤー５５ａはパッド５４ａと第一の外部端子５６ａとを接続し、ワイヤー５５ｂはパッド５４ｂと第二の外部端子５６ｂとを接続している。
５７はパッド５４ａおよび５４ｂの上面を除くＩＣチップ５２上を覆うように設けられた保護膜である。５８は上述の５２〜５７のうち、第一および第二の外部端子５６ａおよび５６ｂの一部を除く部分を覆うモールド樹脂である。
【０００３】
【発明が解決しようとする課題】
従来の半導体装置５１は、以上のように構成されているため、以下に示すような課題があった。
半導体装置５１の構造では容量が形成されないため、電源−グランド間のバイパスコンデンサとして用いる場合や、アナログ素子として用いるときに素子の特性の改善や調整のために容量が必要になってくる場合、ＩＣチップ５２内に容量を形成するか、または半導体装置５１外に容量を付加するのが普通であった。
【０００４】
ＩＣチップ５２内に容量を形成する場合、たとえばＩＣチップ５２の製造工程において、Ｓｉの拡散層やゲート酸化膜等を誘電体として、容量を形成する方法が知られている。また、半導体装置５１外部に容量を付加するには、たとえばシステム基板上に半導体装置５１と共にコンデンサを実装する方法が知られている。
【０００５】
しかし、ＩＣチップ５２内に容量を形成する場合は、ＩＣチップ５２の面積が大きくなるためコストが高くなるという課題があり、半導体装置外に容量を付加する場合は、上述のコンデンサ等の容量部品が必要になるため、電子機器の小型化・低コスト化の点で限界があるという課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたもので、パッケージ内に容量を備えることにより、ノイズがＩＣに与える影響を低減させる、また、ＩＣ内のアナログ素子等の性能を向上させる半導体装置を得ることを目的とする。
また、この発明は、ＩＣチップ、電子機器の小型化・低コスト化を実現させることが可能な半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体素子と、半導体素子を搭載するフレームと、フレームの下側に、フレームから一定の間隔を持って配置される導電性の板と、半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂とを備えたものである。
【０００８】
この発明に係る半導体装置は、フレームが一枚の矩形状の平板からなり、導電性の板が複数枚の矩形状の平板からなるものである。
【０００９】
この発明に係る半導体装置は、フレームおよび導電性の板が、それぞれ、複数枚の水平方向の平板とそれらの板を接続する垂直方向の平板とで構成され、フレームの水平方向の平板と導電性の板の水平方向の平板とが交互に配置されるものである。
【００１０】
この発明に係る半導体装置は、フレームおよび導電性の板が、それぞれ、一枚の水平方向の平板と、これに繋がった複数枚の垂直方向の平板とで構成される、断面形状が櫛歯状の板からなり、フレームの垂直方向の平板と導電性の板の垂直方向の平板が交互に配置されるものである。
【００１１】
この発明に係る半導体装置は、フレームと導電性の板との間、および隣接する導電性の板の間に、間隔保持用のスペーサーを備えたものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置１の概略的な構成を示す断面図である。図２〜図４は、半導体素子１のフレーム３に対し、導電性の板３ａが所定の間隔を持って並行に配置されるようにするための、半導体装置の工程の一部を段階的に示す図であり、平面図、正面図、側面図からなる。
【００１３】
図において、１は半導体装置である。２はＩＣチップ（半導体素子）である。３はＩＣチップ２を搭載した矩形状の平板からなるフレームである。フレーム３の材料として、強度や耐腐食性等を満足する種々の好適なものが考えられ、例えば銅製の合金等は好適である。
【００１４】
３ａはフレーム３から一定の間隔を持ってフレーム３に対し平行に配置された、矩形状の平板からなる導電板（導電性の板）である。導電板３ａの材料としては、たとえば銅系の合金等が好適である。
４ａ，４ｂはＩＣチップ２上に設けられたパッド状の電極（以下、パッド）である。５ａ〜５ｄは、ボンディングワイヤー（以下、ワイヤー）であり、６ａは第一の外部端子（外部端子）、６ｂは第二の外部端子（外部端子）である。
【００１５】
ワイヤー５ａはパッド４ａと第一の外部端子６ａとを接続し、ワイヤー５ｂは導電板３ａと第一の外部端子６ａとを接続している。また、ワイヤー５ｃはパッド４ｂと第二の外部端子６ｂとを接続し、ワイヤー５ｄはフレーム３と第二の外部端子６ｂとを接続している。
【００１６】
７はパッド４ａおよび４ｂの上面を除くＩＣチップ２上を覆うように設けられた保護膜である。８はＩＣチップ２を封入するモールド樹脂であり、上述の２〜７のうち、第一の外部端子６ａおよび第二の外部端子６ｂの一部を除くすべての部分を覆い、封入している。
Ｄ１はフレーム３と導電板３ａとの間隔であり、Ｓ１はフレーム３と導電性の板３ａとが対向する領域である。
【００１７】
以上のように構成される半導体装置１において、フレーム３より下側の、領域Ｓ１に含まれるモールド樹脂８が誘電体層として働くため、この領域Ｓ１に含まれる部分のフレーム３と、導電板３ａと、誘電体層とにより容量が形成される。モールド樹脂８が有する誘電率をρとすると、容量値Ｃ１は以下の式（１）で示される。
容量値Ｃ１＝ρ×Ｓ１／Ｄ１・・・・・・・・・・・・・・・・・・・（１）
この容量値Ｃ１が電源ノイズを低減するためのバイパスコンデンサや、アナログ素子等の特性を調整するための容量として機能することになる。
【００１８】
導電板３ａは種々の好適な方法により、所定の位置に配置されるようにする。例えば、以下のように半導体装置１を形成することにより、これを満足することができる。
１．まず、最終的にフレーム３、導電板３ａ、第一の外部端子６ａおよび第二の外部端子６ｂとなる部分を含む、これら全てが一体化された接続体を形成する。この接続体は、完成した時点で各々の構成要素が所望の位置に配置されるように、接続部等で保持し、予め組み立てておくものである。この接続体を用いて、モールド樹脂８を封入する前工程まで形成する（図２）。
２．第一の外部端子６ａおよび第二の外部端子６ｂとなる部分の一部を除く部分をモールド樹脂８で覆い、封入する（図３）。
３．上述の接続部および余分な部分を切断し、フレーム３、導電板３ａ、第一の外部端子６ａおよび第二の外部端子６ｂをそれぞれ独立させる。封入されたモールド樹脂８により、フレーム３と導電板３ａとは一定の間隔での互いに平行な配置が保持された状態である（図４）。
以上のような、予め形成された接続体を用いて半導体装置１を形成すると、簡易に精巧な半導体装置１を得ることができる。
【００１９】
以上のように、この実施の形態１の半導体装置１によれば、半導体装置１内のＩＣチップ２の下側部分に容量値Ｃ１が形成されるので、従来の半導体装置の面積は保持したままで、電源ノイズ等の半導体素子に与える悪影響を低減させることができるという効果が得られる。
【００２０】
また、モールド樹脂８によるＩＣチップ２封入の工程で、フレーム３および導電板３ａの間隙に流れ込んだモールド樹脂８がそのまま誘電体層として機能し、容量値Ｃ１が形成されるので、誘電体層を形成する工程等も不要であり、従来の半導体装置作製工程に新たな工程を追加することなく容量部分の形成を実現することができるという効果が得られる。
また、新たに誘電体層の材料を用意する必要もないため、コストを抑えることができるという効果が得られる。
【００２１】
実施の形態２．
図５はこの発明の実施の形態２による半導体装置の概略的な構成を示す断面図である。図において、１１は半導体装置である。１３ａ〜１３ｃはフレーム３から順次一定の間隔を持って平行に配置された、矩形状の三枚（複数枚）の平板からなる導電板（導電性の板）であり、フレーム３に近い方から順次一枚目の導電板１３ａ、二枚目の導電板１３ｂ、三枚目の導電板１３ｃとする。一枚目〜三枚目の導電板１３ａ〜１３ｃとしては、たとえば銅系の合金等が好適である。
【００２２】
１５ａ〜１５ｆは、ボンディングワイヤー（以下、ワイヤー）である。ワイヤー１５ａはパッド４ａと第一の外部端子６ａとを接続し、ワイヤー１５ｂは一枚目の導電板１３ａと第一の外部端子６ａとを接続し、ワイヤー１５ｃは三枚目の導電板１３ｃと第一の外部端子６ａとを接続している。また、ワイヤー１５ｄはパッド４ｂと第二の外部端子６ｂとを接続し、ワイヤー１５ｅはフレーム３と第二の外部端子６ｂとを接続し、ワイヤー１５ｆは二枚目の導電板１３ｂと第二の外部端子６ｂとを接続している。
【００２３】
Ｄ２はフレーム３から順次一定の間隔で配置されている一枚目〜三枚目の導電板１３ａ〜１３ｃの、それぞれの間隔である。Ｓ２はフレーム３と一枚目〜三枚目の導電板１３ａ〜１３ｃの、互いに共通して対向する領域である。
【００２４】
以上のように構成される半導体装置１１において、フレーム３より下側の、領域Ｓ２に含まれるモールド樹脂８が誘電体層として働くため、この領域Ｓ２に含まれる部分のフレーム３と、一枚目〜三枚目の導電板１３ａ〜１３ｂと、誘電体層とにより、容量が形成される。導電性の板の枚数をＮ枚とし、モールド樹脂８が有する誘電率をρとすると、容量値Ｃ２は以下の式（２）で示される。
容量値Ｃ２＝（Ｎ−１）×ρ×Ｓ２／Ｄ２・・・・・・・・・・・・・（２）
ここではＮ＝３であるため、Ｃ２＝２×ρ×Ｓ２／Ｄ２である。
この容量値Ｃ２が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は実施の形態１と同様であるため、詳細な説明を省略する。
【００２５】
一枚目〜三枚目の導電板１３ａ〜１３ｃは種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態１と同様に、予め形成された接続体を用いて半導体装置１１を形成すると、簡易に精巧な半導体装置１１を得ることができる。
【００２６】
以上のように、この実施の形態２の半導体装置１１によれば、半導体装置１１内のＩＣチップ２の下側部分に容量値Ｃ２が形成される。また、モールド樹脂８によるＩＣチップ２封入の工程で容量値Ｃ２が形成される。また、モールド樹脂８の一部がそのまま誘電体層として働く。このため、実施の形態１と同様の効果が得られる。
また、複数枚の導電板（第一〜第三の導電板１３ａ〜１３ｃ）を備えているため、半導体装置１１の面積を増やすことなく、内蔵される容量値Ｃ２の調整が可能であるという効果が得られる。
【００２７】
なお、実施の形態２の半導体装置１１においては、導電性の板を三枚としたが、要求される容量値等により、適宜増減することができる。
【００２８】
実施の形態３．
図６はこの発明の実施の形態３による半導体装置２１の概略的な構成を示す断面図である。図において、２１は半導体装置である。２３はＩＣチップ２を搭載したフレームである。フレーム２３は、断面形状がコの字型の、一枚の屈曲した板からなる。２３ａはフレーム２３のうち、二枚の水平方向の平板であり、２３ｂは二枚の水平方向の平板２３ａを接続する垂直方向の平板である。
【００２９】
２４はフレーム２３から一定の間隔を持って配置された導電板（導電性の板）である。導電板２４は、フレーム２３と同様に、断面形状がコの字型の一枚の屈曲した板からなる。２４ａは導電板２４のうち、二枚の水平方向の平板であり、２４ｂは二枚の水平方向の平板２４ａを接続する垂直方向の平板である。
これらフレーム２３および導電板２４は、フレーム２３の水平方向の平板２３ａと、導電板２４の水平方向の平板２４ａとが交互に配置されている。
【００３０】
２５ａ〜２５ｄは、ボンディングワイヤー（以下、ワイヤー）である。ワイヤー２５ａはパッド４ａと第一の外部端子６ａとを接続し、ワイヤー２５ｂは導電板２４と第一の外部端子６ａとを接続している。また、ワイヤー２５ｃはパッド４ｂと第二の外部端子６ｂとを接続し、ワイヤー２５ｄはフレーム２３と第二の外部端子６ｂとを接続している。
【００３１】
Ｄ３はフレーム２３から導電板２４までの間隔である。正確には、ここでは、フレーム２３の水平方向の平板２３ａからその下側の導電板２４の水平方向の平板２４ａまでの間隔である。Ｓ３はフレーム２３および導電板２４の水平方向の平板２３ａおよび２４ａが対向する領域である。
【００３２】
以上のように構成される半導体装置２１において、フレーム２３より下側の、領域Ｓ３に含まれるモールド樹脂が誘電体層として働くため、この領域Ｓ３に含まれる部分のフレーム２３と、導電板２４と、誘電体層とにより、容量が形成される。水平方向の平板２３ａおよび２４ａの合計枚数をＮ枚、モールド樹脂８が有する誘電率をρとすると、容量値Ｃ３は以下の式（３）で示される。
容量値Ｃ３＝（Ｎ−１）×ρ×Ｓ３／Ｄ３・・・・・・・・・・・・・（３）
この容量値Ｃ３が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は、実施の形態１と同様であるため、詳細な説明を省略する。
【００３３】
導電板２４は種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態１と同様に、予め形成された接続体を用いて半導体装置２１を形成すると、簡易に精巧な半導体装置２１を得ることができる。
【００３４】
以上のように、この実施の形態３の半導体装置２１によれば、半導体装置２１内のＩＣチップ２の下側部分に容量値Ｃ３が形成される。また、モールド樹脂８によるＩＣチップ２封入の工程で容量値Ｃ３が形成される。また、モールド樹脂８の一部がそのまま誘電体層として働く。このため、実施の形態１と同様の効果が得られる。
また、フレーム２３および導電板２４の断面形状がコの字型なので、水平方向の平板２３ａおよび２４ａは、共に垂直方向の平板２３ｂおよび２４ｂによって間隔を保持されている。このため、各水平方向の平板２３ａおよび２４ａ間の間隔はより正確である。したがって、容量値Ｃ３のばらつきがより少なくなり、精度が向上するという効果が得られる。
【００３５】
なお、半導体装置２１では、フレーム２３および導電板２４が、二枚の水平方向の平板２３ａおよび２４ａで構成された場合について示したが、フレームおよび導電板が、それぞれ三枚以上の複数枚の平板で構成されるものであっても良い。
【００３６】
実施の形態４．
図７は、この発明の実施の形態４による半導体装置の概略的な構成を示す断面図である。図において、３１は半導体装置である。３３はＩＣチップ２を搭載したフレームである。フレーム３３は、断面形状が櫛歯状であり、３３ａはフレーム３３のうち一枚の水平方向の平板（以下、水平板）、３３ｂは水平板３３ａに繋がった複数枚の垂直方向の平板（以下、垂直板）である。垂直板３３ｂは、互いに一定の間隔を持って平行に配置されている。
【００３７】
３４はフレーム３３から一定の間隔を持って平行に配置された導電板（導電性の板）である。導電板３４は、フレーム３３と同様に、断面形状が櫛歯状であり、３４ａは導電板３４のうち一枚の水平方向の平板（以下、水平板）、３４ｂは水平板３４ａに繋がった複数枚の垂直方向の平板（以下、垂直板）である。垂直板３４ｂは、互いに一定の間隔を持って平行に配置されている。
【００３８】
３５ａ〜３５ｄは、ボンディングワイヤー（以下、ワイヤー）である。ワイヤー３５ａはパッド４ａと外部端子６ａとを接続し、ワイヤー３５ｂは導電板３３ａと外部端子６ａとを接続している。また、ワイヤー３５ｃはパッド４ｂと外部端子６ｂとを接続し、ワイヤー３５ｄはフレーム３３と外部端子６ｂとを接続している。
【００３９】
Ｄ４はフレーム３３の垂直板３３ｂからこれと隣り合う導電板３４の垂直板３４ｂまでの間隔である。Ｓ４はフレーム３３および導電板３４の、垂直板３３ｂと３４ｂとが対向する領域である。
以上のように構成される半導体装置３１において、フレーム３３より下側の、領域Ｓ４に含まれるモールド樹脂が誘電体層として働くため、この領域Ｓ４に含まれる部分のフレーム３３と、導電板３４と、誘電体層とで容量が形成される。垂直板３３ｂおよび３４ｂの合計枚数をモールド樹脂８が有する誘電率をρとすると、容量値Ｃ４は以下の式（４）で示される。
容量値Ｃ４＝（Ｎ−１）×ρ×Ｓ４／Ｄ４・・・・・・・・・・・・・（４）
この容量値Ｃ４が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は、実施の形態１と同様であるため、詳細な説明を省略する。
【００４０】
導電板３４は種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態１と同様に、予め形成された接続体を用いて半導体装置３１を形成すると、簡易に精巧な半導体装置３１を得ることができる。
【００４１】
以上のように、この実施の形態４の半導体装置３１によれば、半導体装置３１内のＩＣチップ２の下側部分に容量値Ｃ４が形成される。また、モールド樹脂８によるＩＣチップ２封入の工程で容量値Ｃ４が形成される。また、モールド樹脂８の一部がそのまま誘電体層として働く。このため、実施の形態１と同様の効果が得られる。
また、フレーム３３および導電板３４の断面形状が櫛歯状なので、複数枚の板３３ｂおよび３４ｂは、平板３３ａおよび３４ａによって間隔を保持されている。このため、容量値Ｃ４のばらつきがより少なくなり、精度が向上するという効果が得られる。
【００４２】
実施の形態５．
図８はこの発明の実施の形態５による半導体装置４１の概略的な構成を示す断面図である。
実施の形態５の半導体装置は、実施の形態２の半導体装置１１の、フレーム３および一枚目〜三枚目の導電板１３ａ〜１３ｃの隣り合う板同士の間にスペーサー４９を挿入したものである。
【００４３】
図において、４１は、半導体装置である。４９はフレーム３および一枚目〜三枚目の導電板（導電性の板）１３ａ〜１３ｃの隣り合う板同士の間に挿入され、各板の間隔を保持するスペーサーである。ここでは四隅に挿入し、上述の間隔を保持している。スペーサー４９の材料としては、種々の好適なものが考えられるが、絶縁性、各板の間隔を保つための硬度、温度・水分への耐久性等の観点から好適なものを用いる。例えば硬質樹脂やプラスチック等は好適である。
スペーサー４９の取り付け方法は、種々の好適な方法が考えられる。例えば接着剤による接着、はめ込み具等を用いての装着等適切な方法であればどんな方法でも良い。その他の構成要素は、実施の形態１と同様であるため、詳細な説明を省略する。
【００４４】
以上のように、この実施の形態５の半導体装置４１によれば、スペーサー４９を除く構成が半導体装置１１と同様であるため、実施の形態２と同様の効果が得られる。
また、フレーム３および一枚目〜三枚目の導電板（導電性の板）１３ａ〜１３ｃの隣り合う板同士の間に各板の間隔を保持するスペーサー４９を備えたので、容量値Ｃ２のばらつきが少なく、精度が向上するという効果が得られる。
【００４５】
なお、実施の形態５の半導体装置４１においては、スペーサー４９の挿入を、実施の形態２の半導体装置１１に適用した例につき示したが、実施の形態１の半導体装置１にも適用することができる。その他、フレーム、導電板の間隔保持の目的で他の半導体装置に適用することもできる。
【００４６】
【発明の効果】
以上のように、この発明によれば、半導体素子と、半導体素子を搭載するフレームと、フレームの下側に、フレームから一定の間隔を持って配置される導電性の板と、半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂とを備えるように半導体装置を構成したので、半導体装置内の半導体素子の下側部分に容量が形成される。このため、従来の半導体装置の面積は保持したままで、電源ノイズ等の半導体素子に与える悪影響を低減させることが可能な半導体装置が得られる効果がある。
また、モールド樹脂による半導体素子封入の工程で、フレームおよび導電板の間隙に流れ込んだモールド樹脂がそのまま誘電体層として機能し、容量が形成されるので、誘電体層を形成する工程等も不要であり、従来の半導体装置作製工程に新たな工程を追加することなく容量部分の形成を実現することが可能な半導体装置が得られる効果がある。また、新たに誘電体層の材料を用意する必要もないため、コストを抑えることが可能な半導体装置が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の概略的な構成を示す断面図である。
【図２】この発明の実施の形態１による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第一段階の工程図である。
【図３】この発明の実施の形態１による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第二段階の工程図である。
【図４】この発明の実施の形態１による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第三段階の工程図である。
【図５】この発明の実施の形態２による半導体装置の概略的な構成を示す断面図である。
【図６】この発明の実施の形態３による半導体装置の概略的な構成を示す断面図である。
【図７】この発明の実施の形態４による半導体装置の概略的な構成を示す断面図である。
【図８】この発明の実施の形態５による半導体装置の概略的な構成を示す断面図である。
【図９】従来の半導体装置の概略的な構成を示す断面図である。
【符号の説明】
１，１１，２１，３１，４１　半導体装置、２　ＩＣチップ（半導体素子）、３，２３，３３　フレーム、３ａ，１３ａ〜１３ｃ，２４，３４　導電板（導電性の板）、４ａ，４ｂ　パッド、５ａ〜５ｄ，１５ａ〜１５ｆ，２５ａ〜２５ｄ，３５ａ〜３５ｄ　ボンディングワイヤー、６ａ　第一の外部端子（外部端子）、６ｂ　第二の外部端子（外部端子）、７　保護膜、８　モールド樹脂、２３ａ，２４ａ　水平方向の平板、２３ｂ，２４ｂ　垂直方向の平板、３３ａ，３４ａ
水平方向の平板、３３ｂ，３４ｂ　垂直方向の平板、４９　スペーサー。
【図１】
2004079680.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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