(57)【要約】【課題】抵抗体のコンタクト抵抗を低減させるために、抵抗体にシリサイド化を行っても、抵抗値のばらつきが抑制された抵抗部を有するアナログ回路を備える半導体装置及びその製造方法を提供する。【解決手段】半導体基板１の上のフィールド絶縁膜２の表面上にて、アルミ配線６及びコンタクトプラグ５により、直列に連結された構造のポリシリコンにより構成された抵抗体３を備えている半導体装置において、抵抗体３の表面のうち、コンタクトプラグ５と接触するコンタクト領域を含む抵抗体３の端部側の領域のみチタンシリサイド７が形成された構成とする。すなわち、必要とされる領域のみチタンシリサイド７が形成されており、抵抗体３の表面のうち、端部側の領域を除く領域８には、チタンシリサイド７が形成されていない構成とする。【選択図】　　　　図１
2004079893.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路を構成する抵抗体（３）を有する半導体装置において、
半導体基板（１）上に形成され、シリコンにより構成された抵抗体（３）と、
前記抵抗体（３）上に形成された層間絶縁膜（４）と、
前記層間絶縁膜（４）に形成されたコンタクトホール内に形成され、前記抵抗体（３）と接続されている配線部（５）と、
前記層間絶縁膜（４）上にて、前記配線部（５）を介して、前記抵抗体（３）と電気的に接続された金属配線（６）とを有し、
前記抵抗体（３）の表面のうち、前記配線部（５）と接続されているコンタクト領域のみ、金属シリサイド（７）が形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板（１）上に、シリコンにて形成され、アナログ回路を構成する抵抗体（３）と、
前記抵抗体（３）上に形成された層間絶縁膜（４）と、
前記層間絶縁膜（４）に形成されたコンタクトホール内に埋め込まれ、前記抵抗体（３）と接続されている配線部（５）と、
前記層間絶縁膜（４）上にて、前記配線部（５）を介して、前記抵抗体（３）と電気的に接続された金属配線（６）とを有する半導体装置の製造方法において、
半導体基板（１）上に抵抗体（３）を形成する工程と、
前記抵抗体（３）の表面のうち、前記配線部（５）と接続させるための領域にのみ、金属シリサイド（７）を形成する工程と、
前記抵抗体（３）の上に層間絶縁膜（４）を形成し、前記層間絶縁膜（４）にコンタクトホールを形成し、前記コンタクトホール内に前記抵抗体（３）の表面に形成された前記金属シリサイド（７）と接続された配線部（５）を形成する工程と、
前記層間絶縁膜（４）の上に前記配線部（５）と電気的に接続された金属配線（６）を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
抵抗体（３）と、前記抵抗体（３）と接続されている配線部（５）と、前記配線部（５）を介して、前記抵抗体（３）と電気的に接続された金属配線（６）とを有するアナログ回路素子部と、デジタル回路素子部とを備える半導体装置の製造方法において、
半導体基板（１）のうち、前記デジタル回路素子部の形成予定領域上にシリコンより構成される電極（１３）若しくは配線を形成し、前記アナログ回路素子部の形成予定領域上にシリコンより構成される抵抗体（３）を形成する工程と、
前記デジタル回路素子部の形成予定領域にて、前記電極（１３）若しくは配線の表面に金属シリサイド（７）を形成すると同時に、前記アナログ回路素子部の形成予定領域にて、前記抵抗体（３）の表面のうち、前記配線部（５）と接続させるための領域のみに金属シリサイド（７）を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板（１）のうち、前記デジタル回路素子部の形成予定領域に不純物拡散領域（１７）を形成する工程を有し、
前記金属シリサイド（７）を形成する工程では、前記不純物拡散領域（１７）の表面においても、同時に金属シリサイド（７）を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高精度が要求される抵抗部を有するアナログ回路を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
多数の抵抗を直列に連結した分圧回路等のアナログ回路を構成するものとして、例えばラダー抵抗がある。図５にＤＡコンバータを構成するラダー抵抗を有する半導体装置を示す。図５（ａ）は断面図であり、図５（ｂ）は平面図である。
【０００３】
図５（ａ）に示すように、シリコン基板より構成された半導体基板１の上にシリコン酸化膜により構成されたフィールド絶縁膜２が形成されている。このフィールド絶縁膜２の上には、ポリシリコンより構成された複数の抵抗体３が形成されている。抵抗体３の上には層間絶縁膜４が形成されており、さらに層間絶縁膜４の上には、アルミ配線６が形成されている。
【０００４】
そして、層間絶縁膜４のうち、抵抗体３の左右両端部に位置する部分にコンタクトホールが形成されており、コンタクトホール内にコンタクトプラグ５が形成されている。抵抗体３はこのコンタクトプラグ５を介してアルミ配線６と電気的に接続されており、隣接する抵抗体３同士がアルミ配線６により連結されている。このようにして、複数の抵抗体３は直列に連結されている。なお、抵抗体３同士を連結しているアルミ配線６は、図示していないが、分圧を取り出すための回路に接続されている。
【０００５】
一般的に、コンタクトプラグ５と抵抗体３との接触抵抗、いわゆるコンタクト抵抗は小さい方が望ましい。そこで、このコンタクト抵抗を低減させる方法として、シリサイド化させる方法があり、図５中の斜線にて示すように、抵抗体３の表面全体をシリサイド化し、金属シリサイド７を形成することで、コンタクト抵抗を低減させる方法が考えられる。なお、シリサイド化とは、シリコンとチタン、コバルト等の高融点金属とを固相反応させて、低抵抗値のチタンシリサイドやコバルトシリサイド等を形成させ、低抵抗化させる技術である。
【０００６】
【発明が解決しようとする課題】
最近では、アナログ回路の高精度化が要求されており、ｂｉｔ数が増加されたアナログ回路を有する半導体装置が形成されている。例えば、８Ｂｉｔで２５６段、１０Ｂｉｔで１０２４段というように、数百段以上が要求される場合では、数百段以上の均一な抵抗体が要求されている。
【０００７】
この抵抗体の抵抗値ばらつきが大きい場合、この抵抗値ばらつきがビット不良につながり、誤作動を生じるため、高精度な抵抗体を形成する必要がある。しかしながら、１つの回路を構成する抵抗の数が多い半導体装置を製造する場合では、１つの抵抗に発生する不良が一定の場合、抵抗の数が多くなるにつれ、半導体装置全体が不良となる率が高くなる。すなわち、歩留まりが低下してしまう。
【０００８】
このように、アナログ回路の高精度化に伴い、アナログ回路を構成する抵抗体において、より高い精度が要求されるようになった。このため、抵抗体においても高精度が要求され、抵抗値のばらつきが問題となる。
【０００９】
本発明者らがこの原因を検討したところ、コンタクト抵抗を低減させるために抵抗体の表面全体に対して行っているシリサイド化が原因であることがわかった。さらに、この原因は大きく２つに分けることができる。１つはシリサイド化したことで抵抗体３自身の抵抗値にばらつきが生じたことであり、もう１つは、シリサイド化により、抵抗体３全体の抵抗値が低下したため、コンタクト抵抗、コンタクトプラグ５の寄生抵抗等他の抵抗成分のばらつきによる影響が大きくなったことである。
【００１０】
前者のシリサイド化による抵抗値のばらつきについて説明する。シリサイド化プロセスでは、抵抗体表面に固相反応によりシリサイド膜を形成している。このため、ＣＶＤ法等により、シリコン抵抗体の表面に成膜する場合と異なり、部位により膜厚が変動してしまう。また、シリサイド化した後において、相転移率や組成比のばらつきが発生する。この結果、シリサイド化された抵抗体の抵抗値が変動してしまうのである。
【００１１】
なお、例えば、チタンシリサイド化において、シリサイド化される領域の幅が１μｍよりも小さい細線では、低抵抗相を安定して形成することができないことが知られている。特に幅が、平均結晶粒径以下のとき、例えば０．３μｍ以下のときでは、複数の結晶相が直列に連結した構造となるため、それらの結晶相のうち、１つでも抵抗値が異なる結晶が存在すると、抵抗体の抵抗値が大きく変動してしまう。
【００１２】
これに対して、シリサイド化される領域が大きい場合、例えば幅が４〜１０μｍ程の抵抗体では、一般的な多結晶の構造、すなわち、上記の細線では、結晶層が一列に配列されているのに対して、複数列の結晶相が配置された構造となっているため、抵抗体を構成する複数の結晶相中にこれらと異なる抵抗値を有する結晶が、抵抗体の一部に存在していても、抵抗体全体の抵抗値は大きく変動していなかった。したがって、抵抗体に対して、高精度が要求されていない場合では、シリサイド化による抵抗値のばらつきは、特に問題とされていなかった。
【００１３】
上記したように、抵抗部を有するアナログ回路において、抵抗の数が多くなり、より高精度が求められるようになったために、抵抗体のシリサイド化工程時に形成された金属シリサイドにおける転移率や組成比のばらつきによる抵抗体の抵抗値の変動が問題となる。
【００１４】
また、上記した問題は、特に、アナログ回路とデジタル回路とを混載した半導体装置を製造するときに発生することが考えられる。デジタル回路においては、高速化が要求されるため、電極及び配線の寄生抵抗を低減する必要がある。また、アナログ回路においても、抵抗体のコンタクト抵抗を低減させる必要がある。そこで、セルフアラインにてシリサイド化を行うサリサイド工程にて、デジタル回路の電極及び配線と、アナログ回路の抵抗体とを同時にシリサイド化する方法が考えられる。このとき、アナログ回路の抵抗体における抵抗値のばらつきが問題となる。
【００１５】
本発明は上記点に鑑みて、抵抗体のコンタクト抵抗を低減させるために、抵抗体にシリサイド化を行っても、抵抗値のばらつきが抑制された抵抗部を有するアナログ回路を備える半導体装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、抵抗体（３）のうち、配線部（５）と接続されているコンタクト領域にのみ、金属シリサイド（７）が形成されていることを特徴としている。
【００１７】
これにより、アナログ回路を構成する抵抗体（３）の表面全体に金属シリサイド（７）が形成されている半導体装置と比較して、抵抗体（３）の抵抗値のばらつきを抑制させることができる。
【００１８】
なお、コンタクト領域とは、抵抗体（３）のうち、コンタクトプラグ（５）と接触している領域を意味するだけでなく、このコンタクトプラグ（５）と接触している領域と、コンタクトプラグ（５）の形成時において、コンタクトプラグ（５）の位置が多少ずれても、コンタクトプラグ（５）と抵抗体（３）とを確実にコンタクトさせることができるように必要とされる予備領域とを合わせた領域も意味する。
【００１９】
請求項２に記載の発明では、半導体基板（１）上に、シリコンにて形成され、アナログ回路を構成する抵抗体（３）と、抵抗体（３）上に形成された層間絶縁膜（４）と、層間絶縁膜（４）に形成されたコンタクトホール内に埋め込まれ、抵抗体（３）と接続されている配線部（５）と、層間絶縁膜（４）上にて、配線部（５）を介して、抵抗体（３）と電気的に接続された金属配線（６）とを有する半導体装置の製造方法において、抵抗体（３）の表面のうち、配線部（５）と接続させるための領域にのみ、金属シリサイド（７）を形成することを特徴としている。
【００２０】
これにより、アナログ回路の抵抗体（３）の表面全体をシリサイド化させるときと比較して、抵抗体（３）の抵抗値のばらつきを抑制させることができる。なお、抵抗体（３）の表面のうち、配線部（５）と接続させるための領域とは、コンタクトプラグ（５）を形成したとき、抵抗体（３）のうち、コンタクトプラグ（５）が接続している領域を意味するだけでなく、このコンタクトプラグ（５）と接続している領域と、コンタクトプラグ（５）の形成時にコンタクトプラグ（５）の位置が多少ずれても、コンタクトプラグ（５）と抵抗体（３）とを確実にコンタクトさせることができるように必要とされる予備領域とを合わせた領域も意味する。このことは、以下の請求項においても同様である。
【００２１】
請求項３に記載の発明では、デジタル回路素子部の形成予定領域にて、電極（１３）若しくは配線の表面に金属シリサイド（７）を形成すると同時に、アナログ回路素子部の形成予定領域にて、抵抗体（３）の表面のうち、配線部（５）と接続させるための領域のみに金属シリサイド（７）を形成することを特徴としている。
【００２２】
デジタル回路素子部の電極や配線の表面と、アナログ回路素子部の抵抗体（３）の表面とをシリサイド化することで、デジタル回路を構成する電極や配線を低抵抗化し、同時にアナログ回路を構成する抵抗体（３）の抵抗体（３）と配線部（５）とのコンタクト領域におけるコンタクト抵抗を低抵抗化させるときにおいて、このように抵抗体（３）の表面のうち、コンタクト形成予定領域のみをシリサイド化することで、アナログ回路素子部における抵抗体（３）の抵抗値ばらつきを抑制させることができる。
【００２３】
また、請求項４に示すように、さらに、金属シリサイド（７）を形成する工程にて、不純物拡散領域（１７）の表面においても、同時に金属シリサイド（７）を形成することができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
図１に本発明を適用した一実施形態におけるポリシリコンラダー抵抗を有する半導体装置を示す。図１（ａ）はこの半導体装置の断面図であり、図１（ｂ）はこの半導体装置の平面図である。このポリシリコンラダー抵抗は、アナログ回路、例えばＤＡ（デジタル−アナログ）コンバータの構成要素となるものである。なお、図５（ａ）、（ｂ）に示すラダー抵抗と同一の構造部には、同一の符号を付している。
【００２６】
本実施形態のラダー抵抗が、図５（ａ）、（ｂ）に示すラダー抵抗と異なるところは、図１（ａ）、（ｂ）に示すように、抵抗体３の表面のうち、コンタクトプラグ５と接触するコンタクト領域及びその近辺にのみ金属シリサイドとしてのチタンシリサイド７が形成されているところである。言い換えると、抵抗体３の表面のうち、コンタクトホールに対応する領域及びその近辺にのみチタンシリサイド７が形成されている。
【００２７】
なお、コンタクト領域とその近辺とは、半導体装置の製造時において、コンタクトプラグ５が形成された位置が多少ずれても、抵抗体３とコンタクトプラグ５とを確実に接続させることができるように、コンタクトプラグ５が抵抗体３と接触する面積よりも大きな面積の領域のことである。すなわち、コンタクト領域と予備領域とを合わせた領域のことである。
【００２８】
抵抗体３の表面のうち、コンタクト領域を含む領域にチタンシリサイド７が形成されていることから、抵抗体３とコンタクトプラグ５との接触部における抵抗、いわゆるコンタクト抵抗が低減されている。
【００２９】
このように、本実施形態では、必要とされる領域のみチタンシリサイド７が形成されており、抵抗体３の表面のうち、コンタクト領域を除く領域８には、チタンシリサイド７が形成されていない。
【００３０】
このことから、抵抗体３の表面全体にシリサイド７が形成されている構造と比較して、シリサイド７が形成されていることによる膜厚の変動や、転移率や組成比率のばらつきの発生を抑制することができる。また、抵抗体３の表面全体にシリサイド７が形成されている構造と比較して、抵抗体３の抵抗値の低下が抑制されている。このため、コンタクト抵抗等他の抵抗成分のばらつきによる影響が大きくなるのを抑制することができる。この結果、抵抗体３の抵抗値の変動を抑制することができる。
【００３１】
また、本実施形態では、チタンシリサイド７は、抵抗体３の表面のうち、コンタクト領域を含む抵抗体３の端部側の領域に形成されているが、３個のコンタクトプラグ５それぞれのコンタクト領域のみにチタンシリサイド７を形成することもできる。必要最小限の領域にチタンシリサイド７は形成されていれば良く、これにより、抵抗体３の抵抗値の変動をより抑制することができる。
【００３２】
また、本実施形態では、抵抗体３の一端部に３個のコンタクトプラグ５を配置しているが、抵抗体３の端部の面積を大きくして、コンタクトプラグ５の数をさらに増加させることもできる。これにより、コンタクト抵抗をさらに低減することができる。
【００３３】
図２にデジタル−アナログ変換回路の変換特性を示す。図２（ａ）は、図５に示す抵抗体表面全体にシリサイドが形成されているときの変換特性であり、図２（ｂ）は、本実施形態での変換特性である。
【００３４】
この図は、直列に連結された多数の抵抗体に電圧を印加したとき、それぞれの抵抗体の両端にかかる電圧を測定し、その抵抗値と予め設定している電圧値との差をプロットしたものである。具体的には、２５６段の抵抗体全体に５Ｖを印加している。このとき、抵抗体の抵抗値が設定値通りであれば、各抵抗体にかかる電圧値は５／２５６Ｖとなる。ここでは、この５／２５６Ｖを１として、それとの差をプロットしている。
【００３５】
図２（ａ）に示すように、図５の構造では、電圧値の誤差、いわゆるｂｉｔとびが生じているのに対して、図２（ｂ）に示すように、本実施形態では、ｂｉｔとびが生じていない。このことからも、本実施形態における半導体装置によれば、抵抗体３の抵抗値の変動を抑制することができることがわかる。
【００３６】
次にこのラダー抵抗を有する半導体装置の製造方法を説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）にデジタル回路素子部としてのロジック部と、アナログ回路素子部のうちラダー抵抗部とを有する半導体装置の製造工程を示す。ここでは、ロジック部とラダー抵抗部とを有する半導体装置の製造方法を例として説明する。
【００３７】
〔図３（ａ）に示す工程〕
まず、半導体基板１の表面上にフィールド絶縁膜２を形成し、半導体基板１の表層部のうち、ロジック部にて、Ｐ型ウェル１１、Ｎ型ウェル１２を形成する。
【００３８】
〔図３（ｂ）に示す工程〕
半導体基板１の表面上にポリシリコン膜を成膜し、パターニングすることで、ロジック部にゲート電極１３を形成し、ラダー抵抗部に抵抗体３を形成する。その後、ゲート電極１３及び抵抗体３の表面上を含む半導体基板１の表面上に、ＣＶＤ法により、シリコン酸化膜１４を成膜する。
【００３９】
〔図３（ｃ）に示す工程〕
半導体基板１の表面上に形成されたシリコン酸化膜１４をエッチバックする。これにより、ゲート電極１３と抵抗体３の両端部にのみシリコン酸化膜を残し、すなわち、サイドウォール１５を形成する。次に、図示しないが、ロジック部において、半導体基板１の表層部のうち、ゲート電極１３の両側にイオン注入し、熱処理を加えて活性化させる。これにより、ソース、ドレイン領域１７を形成する。
【００４０】
〔図４（ａ）に示す工程〕
ゲート電極１３と抵抗体３の表面上を含む半導体基板１の表面全体にシリコン酸化膜１６を形成する。続いて、シリコン酸化膜１６の上にフォトレジストを成膜し、フォトリソグラフィ工程により、抵抗体３の上にのみフォトレジストマスク１８を形成する。このとき、後にコンタクトプラグと接続させるための領域、つまりコンタクトを配置する領域には、マスク１８を形成しない。言い換えると、後にコンタクトホールが形成されたときにコンタクトホールと対応する予定の領域には、マスク１８を形成しない。
【００４１】
〔図４（ｂ）に示す工程〕
エッチング工程により、シリコン酸化膜１６を選択除去し、フォトレジストマスク１８の下側のシリコン酸化膜１６のみ残す。これにより、ロジック部のゲート電極１３及びソース、ドレイン領域１７と、抵抗体３のうち、コンタクトの形成予定領域とをシリコン酸化膜１６より露出させる。
【００４２】
その後、サリサイド工程を行う。具体的には、ロジック部のゲート電極１３及びソース、ドレイン領域１７と、抵抗体３の表面上を含む半導体基板１の表面全体に、チタンを成膜し、シリサイド化の熱処理、未反応チタンの選択除去、低抵抗化のための熱処理を行う。
【００４３】
このとき、シリサイド化の熱処理条件は、例えば、ランプアニールにて、６００〜７００℃、数十秒〜数分、Ｎ２又はＡｒ雰囲気とする。また、未反応チタンの選択除去では、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏの比率を１：１：４とした混合液（若しくは、Ｈ２ＳＯ４、Ｈ２Ｏ２、Ｈ２Ｏの混合液）を用いて、エッチングを行う。また、低抵抗化のための熱処理条件はランプアニールにて、８００〜９００℃、１分以内、Ｎ２又はＡｒ雰囲気とする。
【００４４】
このようにすることで、ゲート電極１３及びソース、ドレイン領域１７の表面と、抵抗体３の表面のコンタクトプラグと接続させるための領域とにおいて、チタンシリサイド７を形成する。これにより、ロジック部において、ゲート電極１３及びソース、ドレイン領域１７の抵抗を低減させることができる。このようにして、ゲート電極１３等の寄生抵抗を低減させることにより、デジタル回路を高速化させることができる。
【００４５】
〔図４（ｃ）に示す工程〕
シリコン酸化膜１６を除去した後、半導体基板１の上に層間絶縁膜４を形成する。層間絶縁膜４にコンタクトホールを形成し、コンタクトホール内にコンタクトプラグ５を形成する。これにより、ラダー抵抗部において、コンタクトプラグ５と抵抗体３の表面に形成されたチタンシリサイド７とを接続させるので、コンタクトプラグ５と抵抗体３とのコンタクト抵抗を低減させることができる。
【００４６】
その後、図示しないが、アルミ配線６を形成する。このようにして、半導体装置が形成される。
【００４７】
本実施形態では、図４（ｂ）に示す工程でのサリサイド工程において、抵抗体３の表面のうち、コンタクトプラグ５が接触するコンタクト領域にチタンシリサイド７を形成している。このように、コンタクト抵抗を低減させるのに、必要な領域にのみチタンシリサイド７を形成している。
【００４８】
これにより、抵抗体３の表面全体にチタンシリサイドを形成する場合と比較して、シリサイドが形成されることによる抵抗体３の膜厚の変動や、転移率や組成比率のばらつきの発生を抑制することができる。また、抵抗体３の表面全体にチタンシリサイド７が形成されている構造と比較して、抵抗体３の抵抗値の低下を抑制することができる。このため、コンタクト抵抗等他の抵抗成分のばらつきによる影響が大きくなるのを抑制することができる。この結果、抵抗体３の抵抗値の変動を抑制することができる。
【００４９】
また、デジタル回路素子部とアナログ回路素子部とを有する半導体装置の製造において、デジタル回路素子部の寄生抵抗を低減させるため、シリサイド化をデジタル回路素子部とアナログ回路素子部の両方同時に行うとき、本実施形態のようにサリサイド工程を行うことで、アナログ回路素子部の抵抗体における抵抗値ばらつきを抑制することができる。
【００５０】
なお、本実施形態では、図４（ａ）に示す工程にて、半導体基板１の表面全体にシリコン酸化膜１６を形成し、抵抗体３の上にのみフォトレジストマスク１８を形成し、図４（ｂ）に示す工程にて、フォトレジストマスク１８の下側のシリコン酸化膜１６のみ残し、その後、サリサイド工程を行っていた。このため、本実施形態では、抵抗体３の表面のうち、コンタクト領域以外をマスクするために、シリコン酸化膜１６を形成する工程が別途必要であった。
【００５１】
そこで、図３（ｃ）に示す工程のシリコン酸化膜１４をエッチバックして、サイドウォール１５を形成する際に、シリコン酸化膜１４の上にフォトレジストを成膜し、フォトリソグラフィ工程により、抵抗体３の上に図４（ａ）中のフォトレジストマスク１４と同じフォトレジストマスクを形成することもできる。これにより、シリコン酸化膜１６を別途形成する工程を削減することができる。
【００５２】
また、上記した実施形態では、金属シリサイド７として、チタンシリサイドを用いた場合を例として説明したが、コバルトシリサイドなど他の高融点金属のシリサイドを用いる場合にも同様に本発明を適用することができる。
【００５３】
また、上記した実施形態では、ロジック部において、ゲート電極１３と、ソース、ドレイン領域１７とを、ラダー抵抗部においては、抵抗体３とを同時にシリサイド化している場合を例として説明していたが、ロジック部においては、ゲート電極１３のみをシリサイド化することもできる。また、反対に、ロジック部において、ソース、ドレイン領域１７をシリサイド化し、同時にラダー抵抗部の抵抗体３をシリサイド化することもできる。
【００５４】
また、上記した実施形態では、ロジック部において、ポリシリコンによりゲート電極１３を形成し、そのゲート電極１３をシリサイド化している場合を例として説明していたが、ゲート電極に限らず、ポリシリコンにより形成されたもの、例えば配線を形成し、その配線をシリサイド化する場合においても、本発明を適用することができる。また、同様に、ソース、ドレイン領域１７をシリサイド化する場合を説明してきたが、ソース、ドレイン領域１７に限らず、その他の不純物拡散領域をシリサイド化する場合においても本発明を適用することができる。
【００５５】
また、上記した実施形態では、配線部としてコンタクトプラグ５を例として説明してきたが、コンタクトプラグ５の代わりに、コンタクトホール内にアルミ配線等の金属配線を形成する場合においても、本発明を適用することができる。
【００５６】
また、上記した実施形態では、ＤＡコンバータを構成するラダー抵抗を例として説明したが、ＤＡコンバータに限らず、高精度な抵抗値が必要とされるアナログ回路の抵抗体において、本発明を適用することができる。具体的には、ＡＤコンバータ、ＣＲ発振回路、電源回路などの抵抗を直列に連結した分圧回路の抵抗体において、本発明を適用することができる。
【００５７】
また、上記した実施形態では、多数の抵抗体３をアルミ配線６にて直列に連結した構造を例として説明したが、１つの連続した長い抵抗体に複数の配線を接続させ、１つの抵抗体を複数に分割して使用する構造も抵抗体を直列に連結させたときの構造と同様の機能を有することから、この場合においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体装置を示す図であり、（ａ）は断面図であり、（ｂ）は平面図である。
【図２】デジタル−アナログ回路の変換特性を示す図であり、（ａ）は図５に示す半導体装置における変換特性であり、（ｂ）は本実施形態における変換特性である。
【図３】本発明の一実施形態におけるロジック部とラダー抵抗部とを有する半導体装置の製造工程を示す図である。
【図４】図３に続く半導体装置の製造工程を示す図である。
【図５】図１の構造の半導体装置において、抵抗体の表面全体にシリサイドが形成されたときの図である。
【符号の説明】
１…半導体基板、２…フィールド絶縁膜、３…抵抗体、４…層間絶縁膜、
５…コンタクトプラグ、６…アルミ配線、７…チタンシリサイド、
１３…ゲート電極、１４、１６…シリコン酸化膜、１５…サイドウォール、
１７…ソース、ドレイン領域、１８…フォトレジストマスク。
【図１】
2004079893.tif 000003
【図２】
2004079893.tif 000004
【図３】
2004079893.tif 000005
【図４】
2004079893.tif 000006
【図５】
2004079893.tif 000007