(57)【要約】【課題】厚さの異なる配線などを設ける際の配線層数を低減し、工程の簡素化を図るための半導体装置及びその製造方法を提供する。【解決手段】チャネル配線部３５４には、一般回路３５０の配線３３３等よりも膜厚が大きい配線３３９Ａ等が共通の配線層に設けられ、パッド部３５７には、一般回路３５０の配線３３３よりも膜厚が大きい配線３３９Ｃが共通の配線層に設けられ、シールリング部３５６には、一般回路３５０の配線３３３等よりも膜厚が大きいシールリング３３９Ｄ等が共通の配線層に設けられ、メモリ部３５１〜３５３には、一般回路３５０の配線３３３等よりも膜厚が小さい配線３３４等が共通の配線層に設けられ、メモリ部のヒューズ回路３５１ａ，３５２ａには、一般回路３５０の配線３３３よりも膜厚が小さいヒューズ３６０が共通の配線層に設けられている。【選択図】    図４
2004253555.tif 000002
【特許請求の範囲】
【請求項１】
基板と素子とを有する下地部と、
上記下地部の上方に設けられた絶縁膜と、
上記絶縁膜に形成された第１の溝内に埋め込まれた導体材料からなる配線と、
上記絶縁膜に形成された第２の溝内に埋め込まれ、上記配線とは共通の膜から形成され、かつ、上記配線とは異なる厚みを有する部材と
を備えている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
複数の回路ブロックと、各回路ブロック同士を接続するチャネル配線部とを有し、
上記複数の回路ブロックのうちの１つは、上記配線として信号配線を有する演算回路部であり、
上記チャネル配線部は、上記部材として上記信号配線よりも膜厚の大きいチャネル配線を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記チャネル配線は、上記絶縁膜を貫通していることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
上記絶縁膜として、複数の層間絶縁膜が設けられており、
上記チャネル配線は、上記複数の層間絶縁膜を貫通していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
演算回路部とＩ／Ｏ部とを有し、
上記配線は、上記演算回路部に配置され、
上記部材は、上記Ｉ／Ｏ部に配置された配線であり、
上記Ｉ／Ｏ部の配線は、上記演算回路部の配線よりも膜厚が大きいことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記Ｉ／Ｏ部の配線は、上記絶縁膜を貫通していることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
上記絶縁膜として、複数の層間絶縁膜が設けられており、
上記Ｉ／Ｏ部の配線は、上記複数の層間絶縁膜を貫通していることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
演算回路部とメモリ部とを有し、
上記配線は、上記演算回路部に配置され、
上記部材は、上記メモリ部に配置された信号配線であり、
上記メモリ部の信号配線は、上記演算回路部の上記配線よりも膜厚が小さいことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
演算回路部と、外部への信号接続のためのパッド領域とを有し、
上記配線は、上記演算回路部に配置され、
上記部材は、上記パッド領域に配置されたパッド配線であり、
上記パッド配線は、上記演算回路部の配線よりも膜厚が大きいことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
演算回路部と、半導体装置の周囲を囲むシールリング部とを有し、
上記配線は、上記演算回路部に配置され、
上記部材は、上記シールリング部に配置され、上記絶縁膜を貫通するシールリングであることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
上記絶縁膜として、複数の層間絶縁膜が設けられており、
上記シールリング部のシールリングは、上記複数の層間絶縁膜を貫通していることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
演算回路部と、ヒューズを有するメモリ部とを備え、
上記配線は、上記演算回路部に配置され、
上記部材は、上記ヒューズであり、
上記ヒューズは、上記演算回路部の配線よりも膜厚が小さいことを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
上記絶縁膜として、下地保護用膜と、下地保護用膜の上に設けられた層間絶縁膜とを有することを特徴とする半導体装置。
【請求項１４】
素子が形成された下地部の上方に絶縁膜を形成する工程（ａ）と、
上記絶縁膜を貫通する複数のコンタクトホールを形成する工程（ｂ）と、
上記絶縁膜に、上記各コンタクトホールにつながり、少なくとも２種類の深さを有する複数の配線溝を形成する工程（ｃ）と、
上記各コンタクトホール及び配線溝内を埋めて上記絶縁膜の上に延びる導体膜を形成する工程（ｄ）と、
上記導体膜のうち上記絶縁膜の上方に位置する部分を除去して、上記各配線溝内に上記導体膜を埋め込んでなる複数の配線を形成する工程（ｅ）と
を含む半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
上記工程（ｃ）は、上記絶縁膜の上方に、上記複数のコンタクトホールのうちの一部であって少なくとも１つのコンタクトホールの上方に位置する部分に開口を有する第１のレジスト膜を形成する副工程（ｃ１）と、
上記第１のレジスト膜をマスクにして、上記絶縁膜をエッチングすることにより、上記複数の配線溝のうちの一部の配線溝を形成する副工程（ｃ２）と、
上記レジスト膜を除去した後、上記絶縁膜の上方に、上記複数のコンタクトホールのうちの一部であって上記少なくとも１つのコンタクトホールを除くコンタクトホールの上方に位置する部分に開口を有する第２のレジスト膜を形成する副工程（ｃ３）と、
上記第２のレジスト膜をマスクにして、上記絶縁膜をエッチングすることにより、上記複数の配線溝のうちの一部の配線溝を形成する副工程（ｃ４）と
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
上記工程（ｃ）においては、面積の小さい配線溝から順に形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
上記工程（ｃ）においては、深さの小さい配線溝から順に形成することを特徴とする半導体装置の製造方法。
【請求項１８】
素子が形成された下地部の上方に絶縁膜を形成する工程（ａ）と、
上記絶縁膜にコンタクトホールを形成する工程（ｂ）と、
上記絶縁膜に、上記各コンタクトホールにつながる配線溝と、上記絶縁膜を貫通する貫通溝とを形成する工程（ｃ）と、
上記各コンタクトホール，配線溝及び貫通溝内を埋めて上記絶縁膜の上に延びる導体膜を形成する工程（ｄ）と、
上記導体膜のうち上記絶縁膜の上方に位置する部分を除去して、上記各配線溝及び貫通溝内に上記導体膜を埋め込む工程（ｅ）と
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、埋め込み配線構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁膜にコンタクトホール及び配線溝を形成した後、コンタクトホール及び配線溝に金属膜を埋め込んでコンタクト及び金属配線を同時に形成する、いわゆるデュアルダマシン法を用いた配線の構造およびその製造方法の開発がなされている（例えば、特許文献１参照）。
【０００３】
図５（ａ）〜図５（ｄ）は、デュアルダマシン法を利用した従来の半導体装置の製造工程（特に配線層）を示す断面図である。
【０００４】
まず、図５（ａ）に示す工程で、基板，トランジスタ等の素子，メモリセルなどを有する下地部５０１上に、下層用絶縁膜５０２を堆積した後、下層用絶縁膜５０２に下層配線溝５０３を形成する。次に、下層配線溝５０３内及び下層用絶縁膜５０２上に下層用バリア膜５０４及び下層用金属膜５０５を順次堆積する。例えば、下層用バリア膜５０４としてＴｉＮ膜を、下層用金属膜５０５として銅膜をそれぞれ堆積する。その後、化学機械研磨（ＣＭＰ）法により、下層用金属膜５０５及び下層用バリア膜５０４のうち不要な部分を研磨除去して、下層配線溝５０３内に下層用バリア膜５０４及び下層用金属膜５０５の各一部からなる下層配線５０６を形成する。
【０００５】
次に、図５（ｂ）に示す工程で、下層用絶縁膜５０２及び下層配線５０６上に、下層配線５０６を保護するための保護絶縁膜５０７を堆積した後、保護絶縁膜５０７上に上層用絶縁膜５０８を堆積する。例えば、保護絶縁膜５０７としてシリコン窒化膜を、上層用絶縁膜５０８としてシリコン酸化膜をそれぞれ堆積する。その後、上層用絶縁膜５０８上にコンタクト形成用の開口部５１０を有するレジスト膜５０９を形成した後、レジスト膜５０９をマスクにして、上層用絶縁膜５０８に対してエッチングを行なって、保護絶縁膜５０７に到達するコンタクトホール５１１を形成する。
【０００６】
次に、図５（ｃ）に示す工程で、レジスト膜５０９を除去してから、上層用絶縁膜５０８上に、上層配線溝形成用の開口部を有する新たなレジスト膜５１２を形成する。その後、レジスト膜５１２をマスクとして、上層用絶縁膜５０８に対してエッチングを行なって、上層用絶縁膜５０８に深さ４００ｎｍ程の上層配線溝５１３を形成する。
【０００７】
次に、図５（ｄ）に示す工程で、レジスト膜５１２を除去した後、基板の全面上でエッチバックを行なう。このとき、上層用絶縁膜５０８をハードマスクとしてコンタクトホール５１１内に露出している保護絶縁膜５０７のエッチングを行ない、コンタクトホール５１１を下層配線５０６まで貫通させる。その後、コンタクトホール５１１，上層配線溝５１３内を埋めて上層用絶縁膜５０８の上に延びる上層用バリア膜５１４及び上層用金属膜５１５を順次堆積する。例えば、上層用バリア膜５１４としてＴｉＮ膜を、上層用金属膜５１５として銅膜をそれぞれ堆積する。その後、ＣＭＰ法により、上層用金属膜５１５及び上層用バリア膜５１４のうち上層用絶縁膜５０８上の不要な部分を研磨除去して、コンタクトホール５１１及び上層配線溝５１３内に上層用バリア膜５１４及び上層用金属膜５１５の一部を残して上層配線５１６，５１７を形成する。以上の工程の結果、形成された上層配線５１６，５１７は、実際に配線として機能する上層配線部５１６ａ，５１７ａと、上層配線部５１６ａ，５１７ａと下層配線５０６とを電気的に接続するためのコンタクト部５１６ｂ，５１６ｂとをそれぞれ有している。
【０００８】
以上の工程は、デュアルダマシン法による配線の形成方法であるが、ダマシン法にはシングルダマシン法と呼ばれる方法もあり、シングルダマシン法では、コンタクトホールへの金属膜の堆積及びＣＭＰと、配線溝への金属膜の堆積及びＣＭＰとが個別に行なわれる。
【０００９】
以上のダマシン法を利用すると、エッチングによるパターニングの困難な銅膜を使用した配線を容易に形成することができ、銅膜の有する低抵抗性，耐マイグレーション性，高強度といった優れた特徴を活かすことが可能となる。
【００１０】
【特許文献１】
特開平１１−３０７６３６号公報（要約）
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のような従来の配線構造を有する半導体装置において、以下のような不具合があった。
【００１２】
ダマシン法を用いた配線構造の製造工程においては、１つの配線層においては、一定深さのコンタクトホールや配線溝が前提となっているので、１つの配線層における各配線部（図５（ｄ）に示す例では、上層配線部５１６ａ，５１７ａ）の厚みや、コンタクト部（図５（ｄ）に示す例では、コンタクト部５１６ｂ，５１７ｂ）の縦方向長さなどの寸法は同一に形成される。このように、同一の配線層に同一の厚みで複数の配線を形成した場合、配線抵抗の低減と配線間容量の低減とを同時に実現することが困難である。すなわち、複数の配線の中には、配線抵抗の低減を重視する配線や配線間容量を重視する配線があるにも拘わらず、いずれの配線も同一の厚みで形成されるため、配線間容量の増大を抑制しつつ配線抵抗を低減することが困難である。
【００１３】
この問題を解決する１つの方法としては、配線の厚みが異なる２つの配線を設け、配線抵抗の低減を重視する配線は膜厚が大きい導体膜からなる配線層に配置し、配線間容量を重視する配線は、膜厚が小さい導体膜からなる配線層に配置する方法がある。しかしながら、この場合、必要とする配線の厚みの種類に応じた数の配線層を設ける必要があるため、配線層数が増加すると共に製造工程が増大するおそれがある。
【００１４】
本発明の目的は、ダマシン法を用いた半導体装置の配線構造として、配線の種類などに応じて共通の配線層内に異なる膜厚を有する複数の配線を設けることにより、工程の簡素化と配線層数の低減とを図ることにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、基板と素子とを有する下地部と、上記下地部の上方に設けられた絶縁膜と、上記絶縁膜に形成された第１の溝内に埋め込まれた導体材料からなる配線と、上記絶縁膜に形成された第２の溝内に埋め込まれ、上記配線とは共通の膜から形成され、かつ、上記配線とは異なる厚みを有する部材とを備えている。
【００１６】
これにより、従来別の配線層に配置されていた厚さの異なる配線と配線などの部材とを、同じ配線層に配置することができるので、製造工程の簡素化と配線層数の低減とを図ることができる。
【００１７】
複数の回路ブロックと、各回路ブロック同士を接続するチャネル配線部とを有している場合には、上記複数の回路ブロックのうちの１つは、上記配線として信号配線を有する演算回路部であり、上記チャネル配線部は、上記部材として上記信号配線よりも膜厚の大きいチャネル配線を有することにより、発熱の回避などのために必要な厚膜のチャネル配線層を設けても、製造工程の簡素化と配線層数の低減とを図ることができる。
【００１８】
上記チャネル配線は、上記絶縁膜を貫通していることが好ましく、上記絶縁膜として、複数の層間絶縁膜が設けられており、上記チャネル配線が、上記複数の層間絶縁膜を貫通していることにより、電源配線や接地配線に適した配線構造が得られる。
【００１９】
演算回路部とＩ／Ｏ部とを有している場合には、上記配線は上記演算回路部に配置され、上記部材は上記Ｉ／Ｏ部に配置された配線であり、上記Ｉ／Ｏ部の配線は、上記演算回路部の配線よりも膜厚が大きいことにより、発熱の回避などのために必要な厚膜のＩ／Ｏ部の配線を設けても、製造工程の簡素化と配線層数の低減とを図ることができる。
【００２０】
上記Ｉ／Ｏ部の配線は、上記絶縁膜を貫通していることが好ましく、上記絶縁膜として、複数の層間絶縁膜が設けられており、上記Ｉ／Ｏ部の配線が、上記複数の層間絶縁膜を貫通していることにより、電源配線や接地配線に適した配線構造が得られる。
【００２１】
演算回路部とメモリ部とを有している場合には、上記配線は、上記演算回路部に配置され、上記部材は上記メモリ部に配置された信号配線であり、上記メモリ部の信号配線は上記演算回路部の上記配線よりも膜厚が小さいことが好ましい。
【００２２】
演算回路部と、外部への信号接続のためのパッド領域とを有している場合には、上記配線は上記演算回路部に配置され、上記部材は、上記パッド領域に配置されたパッド配線であり、上記パッド配線が上記演算回路部の配線よりも膜厚が大きいことが好ましい。
【００２３】
演算回路部と、半導体装置の周囲を囲むシールリング部とを有している場合には、上記配線は、上記演算回路部に配置され、上記部材は、上記シールリング部に配置され、上記絶縁膜を貫通するシールリングであることも可能であり、その場合に、上記絶縁膜として、複数の層間絶縁膜が設けられており、上記シールリング部のシールリングは、上記複数の層間絶縁膜を貫通していることが好ましい。
【００２４】
演算回路部と、ヒューズを有するメモリ部とを備えている場合には、上記配線は、上記演算回路部に配置され、上記部材は上記ヒューズであり、上記ヒューズは上記演算回路部の配線よりも膜厚が小さいことが好ましい。
【００２５】
上記絶縁膜として、下地保護用膜と、下地保護用膜の上に設けられた層間絶縁膜とを有することがより好ましい。
【００２６】
本発明の第１の半導体装置の製造方法は、素子が形成された下地部の上方に絶縁膜を形成する工程（ａ）と、上記絶縁膜を貫通する複数のコンタクトホールを形成する工程（ｂ）と、上記絶縁膜に、上記各コンタクトホールにつながり、少なくとも２種類の深さを有する複数の配線溝を形成する工程（ｃ）と、コンタクトホール及び配線溝内を埋めて上記絶縁膜の上に延びる導体膜を形成する工程（ｄ）と、上記導体膜のうち上記絶縁膜の上方に位置する部分を除去して、上記各配線溝内に上記導体膜を埋め込んでなる複数の配線を形成する工程（ｅ）とを含んでいる。
【００２７】
この方法により、工程の簡素化を図りつつ、厚さの異なる複数の配線を１つの配線層に配置させた半導体装置を実現することができる。
【００２８】
上記工程（ｃ）は、上記絶縁膜の上方に、上記複数のコンタクトホールのうちの一部であって少なくとも１つのコンタクトホールの上方に位置する部分に開口を有する第１のレジスト膜を形成する副工程（ｃ１）と、上記第１のレジスト膜をマスクにして、上記絶縁膜をエッチングすることにより、上記複数の配線溝のうちの一部の配線溝を形成する副工程（ｃ２）と、上記レジスト膜を除去した後、上記絶縁膜の上方に、上記複数のコンタクトホールのうちの一部であって上記少なくとも１つのコンタクトホールを除くコンタクトホールの上方に位置する部分に開口を有する第２のレジスト膜を形成する副工程（ｃ３）と、上記第２のレジスト膜をマスクにして、上記絶縁膜をエッチングすることにより、上記複数の配線溝のうちの一部の配線溝を形成する副工程（ｃ４）とを少なくとも含んでいればよい。
【００２９】
上記工程（ｃ）においては、面積の小さい配線溝から順に形成することが好ましく、また、深さの小さい配線溝から順に形成することが好ましい。深い溝、あるいは、大面積の溝を先に形成すると、その後に浅い溝や小面積の溝を形成する際に、レジストを均一性よく形成することが困難になる。そこで、浅い溝や小面積の溝を先に形成することにより、その後のレジストの塗布性を向上させることができる。
【００３０】
本発明の第２の半導体装置の製造方法は、素子が形成された下地部の上方に絶縁膜を形成する工程（ａ）と、上記絶縁膜にコンタクトホールを形成する工程（ｂ）と、上記絶縁膜に、上記各コンタクトホールにつながる配線溝と、上記絶縁膜を貫通する貫通溝とを形成する工程（ｃ）と、上記各コンタクトホール，配線溝及び貫通溝内を埋めて上記絶縁膜の上に延びる導体膜を形成する工程（ｄ）と、上記導体膜のうち上記絶縁膜の上方に位置する部分を除去して、上記各配線溝及び貫通溝内に上記導体膜を埋め込む工程（ｅ）とを含んでいる。
【００３１】
この方法により、特に大きな膜厚が要求される配線やシールリングなどの部材を簡素な工程によって形成することができる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図１（ｅ）は、第１の実施形態の半導体装置の製造工程（特に配線層の製造工程）を示す断面図である。
【００３３】
まず、図１（ａ）に示す工程で、基板，トランジスタ等の素子，メモリセルなどを有する下地部１０１上に厚さ４００ｎｍの下層用絶縁膜１０２を堆積した後、下層用絶縁膜１０２に深さ４００ｎｍの下層配線溝１０３を形成する。下地部１０１には、半導体基板やトランジスタなどに加えて、層間絶縁膜や配線層が設けられていてもよいものとする。次に、下層配線溝１０３内及び下層用絶縁膜１０２上に下層用バリア膜１０４及び下層用金属膜１０５を順次形成する。例えば、下層用バリア膜１０４として厚さ３０ｎｍのＴｉＮ膜を、下層用金属膜１０５として厚さ７００ｎｍの銅膜をそれぞれ堆積する。その後、化学機械研磨（ＣＭＰ）法により、下層用金属膜１０５及び下層用バリア膜１０４のうち下層用絶縁膜１０２上の不要な部分を研磨除去して、下層配線溝１０３内に下層用バリア膜１０４の一部及び下層用金属膜１０５の一部からなる下層配線１０６を形成する。なお、下層配線溝１０３の下方にコンタクトホールが形成されていてもよく、その場合には、下層配線１０６は配線部とコンタクト部とによって構成されていることになる。
【００３４】
次に、図１（ｂ）に示す工程で、下層用絶縁膜１０２及び下層配線１０６上に、下層配線１０６を保護するための保護絶縁膜１０７を堆積した後、保護絶縁膜１０７上に上層用絶縁膜１０８を堆積する。例えば、保護絶縁膜として厚さ１００ｎｍのシリコン窒化膜を、上層用絶縁膜として厚さ７００ｎｍのシリコン酸化膜をそれぞれ堆積する。その後、上層用絶縁膜１０８上にコンタクト形成用の開口部１５１，１５２を有するレジスト膜１５０（第１のレジスト膜）を形成した後、レジスト膜１５０をマスクにして、上層用絶縁膜１０８に対してエッチングを行なって、保護絶縁膜１０７に到達するコンタクトホール１１１，１１２を形成する。
【００３５】
次に、図１（ｃ）に示す工程で、レジスト膜１５０を除去してから、一方のコンタクトホール１１１内及び上層用絶縁膜１０８上に、第１の上層配線溝形成用の開口部１５４を有する新たなレジスト膜１５３（第２のレジスト膜）を形成する。その後、レジスト膜１５３をマスクとして、上層用絶縁膜１０８に対してエッチングを行なって、上層用絶縁膜１０８に深さ１００ｎｍ程度の第１の上層配線溝１１３を形成する。
【００３６】
次に、図１（ｄ）に示す工程で、レジスト膜１５３を除去した後、他方のコンタクトホール１１２内及び上層用絶縁膜１０８上に、第２の上層配線溝形成用の開口部１５６を有するレジスト膜１５５を形成する。その後、レジスト膜１５５をマスクとして、上層用絶縁膜１０８に対してエッチングを行なって、上層用絶縁膜１０８に深さ４００ｎｍ程度の第２の上層配線溝１１４を形成する。
【００３７】
本実施形態においては、２種類の深さを有する複数の配線溝を形成する場合について説明したが、３種類以上ある場合には、レジスト膜の形成と配線溝の形成とを種類の数だけ繰り返して行なえばよい。
【００３８】
次に、図１（ｅ）に示す工程で、レジスト膜１５５を除去した後、基板の全面上でエッチバックを行なう。このとき、上層用絶縁膜１０８をハードマスクとして、保護絶縁膜１０７のうちコンタクトホール１１１，１１２内に露出している部分のエッチングを行ない、コンタクトホール１１１，１１２を下層配線１０６まで貫通させる。その後、コンタクトホール１１１，１１２，第１，第２の上層配線溝１１３，１１４内を埋めて上層用絶縁膜１０８の上に延びる上層用バリア膜１１６及び上層用金属膜１１７を順次堆積する。例えば、上層用バリア膜１１６として厚さ３０ｎｍのＴｉＮ膜を、上層用金属膜１１７として厚さ７００ｎｍの銅膜をそれぞれ堆積する。その後、ＣＭＰ法による平坦化処理により、上層用金属膜１１７及び上層用バリア膜１１６のうち上層用絶縁膜１０８上の不要な部分を除去して、コンタクトホール１１１，１１２及び第１，第２上層配線溝１１３，１１４内に、上層用バリア膜１１６及び上層用金属膜１１７を一体的に埋め込んで、第１，第２の上層配線１１８，１１９をそれぞれ形成する。
【００３９】
なお、上層用金属膜１１７及び上層用バリア膜１１６のうち上層用絶縁膜１０８上の不要な部分を除去するためには、ＣＭＰ以外のエッチバック法を用いることができる。
【００４０】
以上の工程の結果、第１の上層配線１１８は、実際に配線として機能する配線部１１８ａと、配線部１１８ａと下層配線１０６とを電気的に接続するためのコンタクト部１１８ｂとを有している。第２の上層配線１１９は、実際に配線として機能する配線部１１９ａと、配線部１１９ａと下層配線１０６とを電気的に接続するためのコンタクト部１１９ｂとを有している。
【００４１】
そして、第１の上層配線１１８の配線部１１８ａの厚さは約１００ｎｍであり、第２の上層配線１１９の配線部１１９ａの厚さは約４００ｎｍである。
【００４２】
このように、第１，第２の上層配線１１８，１１９の各配線部１１８ａ，１１９ａは、共通の配線層に属するにも拘わらず厚さが互いに異なっている。そして、厚さが相異なる配線部１１８ａ，１１９ａを共通の配線層（本実施形態では、上層配線層）に設けることにより、配線の厚さが異なる配線層を個別に形成するのに比べて、ダマシン工程の簡素化と配線層数の低減とを図りつつ、１つの配線層に配置される各配線の種類に応じて必要な厚さをそれぞれ確保することができる。
【００４３】
（第２の実施形態）
図２（ａ）〜図２（ｄ）は、第２の実施形態の半導体装置の製造工程（特に配線層の製造工程）を示す断面図である。
【００４４】
まず、図２（ａ）に示す工程で、基板，トランジスタ等の素子，メモリセルなどを有する下地部２０１上に厚さ４００ｎｍの下層用絶縁膜２０２を堆積した後、下層用絶縁膜２０２に深さ４００ｎｍの下層配線溝２０３を形成する。下地部２０１には、半導体基板やトランジスタなどに加えて、層間絶縁膜や配線層が設けられていてもよいものとする。次に、下層配線溝２０３内及び下層用絶縁膜２０２上に下層用バリア膜２０４及び下層用金属膜２０５を順次形成する。例えば、下層用バリア膜２０４として厚さ３０ｎｍのＴｉＮ膜を、下層用金属膜２０５として厚さ７００ｎｍの銅膜をそれぞれ堆積する。その後、化学機械研磨（ＣＭＰ）法により、下層用金属膜２０５及び下層用バリア膜２０４のうち下層用絶縁膜２０２上の不要な部分を研磨除去して、下層配線溝２０３内に下層用バリア膜２０４の一部及び下層用金属膜２０５の一部からなる下層配線２０６を形成する。なお、下層配線溝２０３の下方にコンタクトホールが形成されていてもよく、その場合には、下層配線２０６は配線部とコンタクト部とによって構成されていることになる。
【００４５】
次に、図２（ｂ）に示す工程で、下層用絶縁膜２０２及び下層配線２０６上に、下層配線２０６を保護するための保護絶縁膜２０７を堆積した後、保護絶縁膜２０７上に上層用絶縁膜２０８を堆積する。例えば、保護絶縁膜として厚さ１００ｎｍのシリコン窒化膜を、上層用絶縁膜として厚さ７００ｎｍのシリコン酸化膜をそれぞれ堆積する。その後、上層用絶縁膜２０８上にコンタクト形成用の開口部２５１と、第２の上層配線溝形成用の開口部２５２とを有するレジスト膜２５０を形成した後、レジスト膜２５０をマスクにして、上層用絶縁膜２０８に対してエッチングを行なって、保護絶縁膜２０７に到達するコンタクトホール２１１と、深さ７００ｎｍ程度の第２の上層配線溝２１２とを形成する。
【００４６】
次に、図２（ｃ）に示す工程で、レジスト膜２５０を除去してから、コンタクトホール２１１内及び上層用絶縁膜２０８上に、第１の上層配線溝形成用の開口部２５４を有する新たなレジスト膜２５３を形成する。その後、レジスト膜２５３をマスクとして、上層用絶縁膜２０８に対してエッチングを行なって、上層用絶縁膜２０８に深さ４００ｎｍ程度の第１の上層配線溝２１３を形成する。
【００４７】
次に、図２（ｄ）に示す工程で、レジスト膜２５３を除去した後、基板の全面上でエッチバックを行なう。このとき、上層用絶縁膜２０８をハードマスクとして、保護絶縁膜２０７のうちコンタクトホール２１１，第２の上層配線溝２１２内に露出している部分のエッチングを行ない、コンタクトホール２１１，第２の上層配線溝２１２を下層配線２０６まで貫通させる。その後、コンタクトホール２１１，第２の上層配線溝２１２，第１の上層配線溝２１３内及び上層用絶縁膜２０８の上に上層用バリア膜２１６及び上層用金属膜２１７を順次形成する。例えば、上層用バリア膜２１６として厚さ３０ｎｍのＴｉＮ膜を、上層用金属膜２１７として厚さ７００ｎｍの銅膜をそれぞれ形成する。その後、ＣＭＰ法により、上層用金属膜及び上層用バリア膜のうち上層用絶縁膜２０８上の不要な部分を除去して、コンタクトホール２１１及び第１，第２の上層配線溝２１３，２１２内に上層用バリア膜２１６及び上層用金属膜２１７とを一体的に埋め込んで、第１，第２の上層配線２１８，２１９をそれぞれ形成する。
【００４８】
なお、上層用金属膜２１７及び上層用バリア膜２１６のうち上層用絶縁膜２０８上の不要な部分を除去するためには、ＣＭＰ以外のエッチバック法を用いることができる。
【００４９】
以上の工程の結果、第１の上層配線２１８は、実際に配線として機能する上層配線部２１８ａと、上層配線部２１８ａと下層配線２０６とを電気的に接続するためのコンタクト部２１８ｂ（プラグ）とを有している。一方、第２の上層配線２１９は、プラグとなる部分がなく、その全体が極めて膜厚の大きい配線部として機能することになる。
【００５０】
このように、第１の上層配線２１８の配線部２１８ａと、第２の上層配線２１９とは、共通の配線層に属するにも拘わらず厚さが互いに異なっている。そして、互いに厚さが相異なる配線部２１８ａと第２の上層配線２１９とを共通の配線層（本実施形態では、上層配線層）に設けることにより、配線の厚さが異なる配線層を個別に形成するのに比べて、工程の簡素化と配線層数の低減とを図りつつ、１つの配線層に配置される各配線の種類に応じて必要な厚さをそれぞれ確保することができる。
【００５１】
特に、第１の上層配線層２１８を形成する工程は、基本的にはデュアルダマシン工程であるが、第２の上層配線層２１９を形成する工程は、シングルダマシン工程の一部として捉えることも可能である。
【００５２】
本実施形態における層間絶縁膜及び保護絶縁膜を貫通する第２の配線層２１９は、電源配線（接地配線を含む），チャネル配線などの大電流が流れる配線や、シーリングなどに用いることができる。
【００５３】
（第３の実施形態）
図３（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置及びその中のヒューズ回路の位置図を拡大して示す平面図である。本実施形態においては、第１及び第２の実施形態の製造方法を利用して形成される半導体装置の配線構造の例について説明する。
【００５４】
図３（ａ）に示すように、本実施形態の半導体装置である半導体チップ３００には、回路ブロックとして、各種演算や制御を行なう一般回路部３５０（演算回路部）と、メモリ部としてのＳＲＡＭ３５１，ＲＯＭ３５２及びＤＲＡＭ３５３と、チップの外周付近に設けられたＩ／Ｏ部３５５とが設けられている。そして、各回路ブロック３５０，３５１，３５２，３５３，３５５同士を接続するチャネル配線部３５４とが備えられている。また、半導体チップ３００の最外周部には、半導体チップ３００内のトランジスタ等への水分や湿気などの侵入を防ぐためのシールリング部３５６が設けられており、半導体チップ３００の最上面の上には、外部との信号接続のためのパッド領域３５７が設けられている。
【００５５】
さらに、ＳＲＡＭ３５１，ＤＲＡＭ３５３には、それぞれ不良メモリを救済するための冗長回路（図示せず）が設けられていて、信号線の接続をメモリセルと冗長回路の冗長メモリとに切り換えるためのヒューズ回路３５１ａ，３５３ａが設けられている。このヒューズ回路３５１ａ，３５３ａは、図３（ｂ）に示すように、最上の配線層に設けられたヒューズ３６０を備えている。
【００５６】
図４（ａ），（ｂ）は、それぞれ順に、図３（ａ）に示すＩＶａ−ＩＶａ  線，ＩＶｂ−ＩＶｂ  線における構造の一部を抜き出して示す部分断面図である。
【００５７】
図４（ａ），（ｂ）に示すように、基板，トランジスタ等の素子，メモリセルなどを有する下地部３０１の上には、厚さ４００ｎｍのシリコン酸化膜からなる第１層間絶縁膜３０２と、厚さ１００ｎｍのシリコン窒化膜からなる第１保護絶縁膜３０３と、厚さ７００ｎｍのシリコン酸化膜からなる第２層間絶縁膜３０４と、厚さ１００ｎｍのシリコン窒化膜からなる第２保護絶縁膜３０５と、厚さ７００ｎｍのシリコン酸化膜からなる第３層間絶縁膜３０６と、厚さ２００ｎｍのシリコン窒化膜からなるパッシベーション膜３０７とが設けられている。
【００５８】
そして、第１層間絶縁膜３０２に、ＴｉＮ膜からなる第１バリア膜３１１及び第１金属膜３１２を埋め込んでなる第１配線層３１０が形成され、第２層間絶縁膜３０２、又は第２層間絶縁膜３０２及び第１保護絶縁膜３０３に、ＴｉＮ膜からなる第２バリア膜３２１及び第２金属膜３２２を埋め込んでなる第２配線層３２０が形成され、第３層間絶縁膜３０６、又は第３層間絶縁膜３０６及び第２保護絶縁膜３０５に、ＴｉＮ膜からなる第３バリア膜３３１及び第３金属膜３３２を埋め込んでなる第３配線層３３０が形成されている。
【００５９】
ここで、図４（ａ）に示すように、一般回路部３５０には、第１配線層３１０の一部として、第１層間絶縁膜３０２を貫通する配線溝に第１バリア膜３１１及び第１金属膜３１２の各一部を埋め込んでなる厚さｔ０（本実施形態では４００ｎｍ）の配線３１３が設けられている。また、第２配線層３２０の一部として、配線３２３，３２４が設けられている。配線３２３は、第２層間絶縁膜３０４に形成された配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んで形成され、厚さｔ１（本実施形態では４００ｎｍ）の配線部３２３ａ（信号配線として機能する）と、図示しない断面に形成されたコンタクト部とを有している。配線３２４は、第２層間絶縁膜３０４に形成された配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなる厚さｔ１の配線部３２４ａ（信号配線として機能する）と、第２層間絶縁膜３０４及び第１保護絶縁膜３０３を貫通するコンタクトホールに第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなるコンタクト部３２４ｂとを有している。さらに、第３配線層３３０の一部として配線３３３が設けられている。配線３３３は、第３層間絶縁膜３０６に形成された配線溝に第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなる厚さｔ２（本実施形態では４００ｎｍ）の配線部３３３ａ（信号配線として機能）と、第３層間絶縁膜３０６及び第２保護絶縁膜３０５を貫通するコンタクトホールに第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなるコンタクト部３３３ｂとを有している。
【００６０】
チャネル配線部３５４及びＩ／Ｏ部３５５には、第１配線層３１０の一部として、第１層間絶縁膜３０２を貫通する配線溝に第１バリア膜３１１及び第１金属膜３１２の各一部を埋め込んでなる配線３１４が設けられている。また、第２配線層３２０の一部として、第２層間絶縁膜３０４及び第１保護絶縁膜３０３を貫通する配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなる厚さｔ３（本実施形態では８００ｎｍ）の配線３２９Ａが設けられている。さらに、第３配線層３３０の一部として、各々厚さｔ４（本実施形態では８００ｎｍ）の配線３３９Ａ，３３９Ｂが設けられている。配線３３９Ａ，３３９Ｂは、いずれも、第３層間絶縁膜３０６及び第２保護絶縁膜３０５を貫通する配線溝に第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んで形成されている。
【００６１】
本実施形態においては、配線３３９Ａは論理信号を伝達するための信号配線として用いられ、配線３１４，３２９Ａ，３３９Ｂの全体が一体的に接地配線又は電源配線として用いられる。
【００６２】
パッド領域３５７には、第３配線層３３０の一部として、第３層間絶縁膜３０６及び第２保護絶縁膜３０５を貫通する配線溝に第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなる厚さｔ４の配線３３９Ｃが配置されている。図４（ａ）に示す断面においては示されていないが、配線３３９Ｃは、第１，第２配線層３１０，３２０の各配線に接続されて、下地部３０１上の素子やメモリセルに接続されている。また、配線３３９Ｃのパッド部３６１の上には、パッシベーション膜３０７の開口部が形成されていて、開口部内及びパッシベーション膜３０７の上には、パッド電極３４３が設けられている。パッド電極３４３は、厚さ１００ｎｍのＴｉＮ膜からなる第４バリア膜３４１と厚さ８００ｎｍのアルミニウム膜又はアルミニウム合金膜からなる第４金属膜３４２との各一部によって構成されている。そして、パッド領域３５７のパッド電極３４３には、半導体装置の実装工程の際に、ボンディングワイヤやバンプなどの接続部材が接続されることになる。
【００６３】
シールリング部３５６には、第１配線層３１０の一部として、第１層間絶縁膜３０２を貫通する配線溝に第１バリア膜３１１及び第１金属膜３１２の各一部を埋め込んでなる第１シールリング３１５が設けられている。また、第２配線層３２０の一部として、第２層間絶縁膜３０４及び第１保護絶縁膜３０３を貫通する配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなる厚さｔ３（本実施形態では８００ｎｍ）の第２シールリング３２９Ｂが設けられている。さらに、第３配線層３３０の一部として、第３層間絶縁膜３０６及び第２保護絶縁膜３０５を貫通する配線溝に第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなる，厚さｔ４（本実施形態では８００ｎｍ）の第３シールリング３３９Ｄが設けられている。
【００６４】
また、図４（ｂ）に示すように、ＳＲＡＭ３５１（又はＲＯＭ３５２，ＤＲＡＭ３５３）には、第１配線層３１０の一部として、第１層間絶縁膜３０２に形成された配線溝に第１バリア膜３１１及び第１金属膜３１２の各一部を埋め込んでなる厚さｔ５（本実施形態では４００ｎｍ）の配線３１６（信号配線として機能する）が設けられている。また、第２配線層３２０の一部として、配線３２５，３２６が設けられている。配線３２５は、第２層間絶縁膜３０４に形成された配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んで形成され、厚さｔ６（本実施形態では１００ｎｍ）の配線部３２５ａ（信号配線として機能する）と、図示しない断面に形成されたコンタクト部とを有している。配線３２６は、第２層間絶縁膜３０４に形成された配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなる厚さｔ６の配線部３２６ａ（信号配線として機能する）と、第２層間絶縁膜３０４及び第１保護絶縁膜３０３を貫通するコンタクトホールに第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなるコンタクト部３２６ｂとを有している。さらに、第３配線層３３０の一部として配線３３４が設けられている。配線３３４は、第３層間絶縁膜３０６に形成された配線溝に第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなる厚さｔ７（本実施形態では１００ｎｍ）の配線部３３４ａ（信号配線として機能する）と、第３層間絶縁膜３０６及び第２保護絶縁膜３０５を貫通するコンタクトホールに第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなるコンタクト部３３４ｂとを有している。
【００６５】
ヒューズ回路３５１ａ（及び３５２ａ）には、第１配線層３１０の一部として、第１層間絶縁膜３０２を貫通する配線溝に第１バリア膜３１１及び第１金属膜３１２の各一部を埋め込んでなる厚さｔ０の２つの配線３１７が設けられている。また、第２配線層３２０の一部として、２つの配線３２７が設けられている。配線３２７は、第２層間絶縁膜３０４に形成された配線溝に第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなる厚さｔ８（本実施形態では４００ｎｍ）の配線部３２７ｂ（信号配線として機能する）と、第２層間絶縁膜３０４及び第１保護絶縁膜３０３を貫通するコンタクトホールに第２バリア膜３２１及び第２金属膜３２２の各一部を埋め込んでなるコンタクト部３２７ｂとを有している。さらに、第３配線層３３０の一部としてヒューズ配線３３５が設けられている。ヒューズ配線３３５は、第３層間絶縁膜３０６に形成された配線溝に第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなる厚さｔ９（本実施形態では１００ｎｍ）のヒューズ部３３５ａと、第３層間絶縁膜３０６及び第２保護絶縁膜３０５を貫通するコンタクトホールに第３バリア膜３３１及び第３金属膜３３２の各一部を埋め込んでなるコンタクト部３３５ｂとを有している。そして、ヒューズ部３３５ａの中央部がヒューズ３６０として機能することになる。
【００６６】
以上のような本実施形態の半導体装置の構造は、第１，第２の実施形態の製造工程を利用することにより、容易に実現することができる。一般回路部３５０の配線３１３，３２３，３３３と、メモリ部（ＳＲＡＭ３５１，ＲＯＭ３５２，ＤＲＡＭ３５３）の配線３１６，３２５，３２６，３３４，３１７，３２７，３３５やヒューズ回路３５１ａ，３５３ａの配線３２７及びヒューズ配線３３５は、第１の実施形態の製造工程を利用することにより、容易にかつ配線層を増やすことなく実現することができる。つまり、層間絶縁膜に互いに深さの異なる第１，第２配線溝を設け、各配線溝に導体膜（上記各実施形態では，ＴｉＮ膜及び銅膜）を埋め込むことにより、厚さが相異なる配線を共通の配線層に形成することができる。
【００６７】
また、一般回路部３５０の配線３１３，３２３，３３３と、チャネル配線部３５４，Ｉ／Ｏ回路部３５５，パッド領域３５７の配線３１４，３２９Ａ，３３９Ａ，３３９Ｂ，３３９Ｃやシールリング部３５６の各シールリング３１５，３２９Ｂ，３３９Ｄとは、第２の実施形態の製造工程を利用することにより、容易にかつ配線層を増やすことなく実現することができる。つまり、層間絶縁膜（又は層間絶縁膜及び保護絶縁膜）に底付きの配線溝を形成する一方、層間絶縁膜及び保護絶縁膜を貫通する貫通溝を形成しておいて、配線溝及び貫通溝に導体膜（上記各実施形態では，ＴｉＮ膜及び銅膜）を埋め込むことにより、厚さが相異なる配線を共通の配線層に形成することができる。
【００６８】
本実施形態の半導体装置によると、各回路ブロックの配線構造により、以下のような効果を発揮することができる。
【００６９】
本実施形態において、回路ブロック同士を接続するチャネル配線部３５４において、第２配線層３２０，第３配線層３３０には、全体がチャネル配線として機能する配線３２９Ａ，３３９Ａ，３３９Ｂが設けられている。そして、配線３２９Ａの厚さｔ３は、第２層間絶縁膜３０４と第１保護絶縁膜３０３との合計厚さに等しく、一般回路部３５０の配線３２３，３２４の配線部３２３ａ，３２４ａの厚さｔ１よりも大幅に大きい。したがって、回路ブロック同士を接続するチャネル配線における発熱などの不具合を回避することができる。同様に、配線３３９Ａ，３３９Ｂの厚さｔ４は、第３層間絶縁膜３０６と第２保護絶縁膜３０５との合計厚さに等しく、一般回路部３５０の配線部３３３ａの厚さｔ２よりも大幅に大きいので、回路ブロック同士を接続するチャネル配線における発熱などの不具合を回避することができる。従来の技術では、このような一般回路部の信号配線よりも厚さの大きい配線は、一般回路部の信号配線とは別の配線層に設ける必要があったが、本実施形態の半導体装置の構造により、ダマシン法を利用しつつ一般回路の信号配線と共通の配線層にチャネル配線を配置することができ、工程の簡素化と配線層数の低減とを図ることができる。
【００７０】
本実施形態のチャネル配線部３５４やＩ／Ｏ部３５５の配線３２９Ａ，３３９Ａ，３３９Ｂのごとく、層間絶縁膜と保護絶縁膜とを貫通する配線構造は、基本的にはデュアルダマシン工程を利用しながら、これらの部分では、実質的にはシングルダマシン工程を利用して実現することができる。
【００７１】
同様に、Ｉ／Ｏ部３５５においても、配線３２９Ａ，３３９Ａ，３３９Ｂの各厚さが、一般回路部３５０の配線３２３，３２４，３３３の配線部３２３ａ，３２４ａ，３３３の各厚さよりもそれぞれ大きいことから、回路ブロック同士を接続するＩ／Ｏ部における発熱などの不具合を回避することができる。そして、本実施形態の半導体装置の構造により、ダマシン法を利用しつつ薄膜の配線と共通の配線層にＩ／Ｏ部の厚膜の配線を配置することができる。
【００７２】
特に、チャネル配線部３５４やＩ／Ｏ部３５５において、本実施形態の図２（ａ）に示すように、第１層間絶縁膜３０２から第３層間絶縁膜３０４までを貫通するように、３つの配線３１４，３２９Ａ，３３９Ｂが重なって設けられていることにより、大集積化された回路ブロック間における発熱などの不具合を回避することが容易となり、著効を発揮することができる。
【００７３】
なお、チャネル配線部３５４やＩ／Ｏ部３５５の配線３２９Ａ，３３９Ａ，３３９Ｂの配線として機能する部分は必ずしも層間絶縁膜及び保護絶縁膜を貫通している必要はなく、配線として機能する部分（一般回路部３５０の配線部３２３ａ，３３３ａに相当する部分）とコンタクト部として機能する部分（一般回路部３５０のコンタクト部３２３ｂ，３３３ｂに相当する部分）とを有していてもよい。例えば、チャネル配線部３５４やＩ／Ｏ部３５５の配線３２９Ａ，３３９Ａ，３３９Ｂの配線として機能する部分が層間絶縁膜のみを貫通していて、保護絶縁膜を貫通するコンタクト部が別途設けられていてもよい。ただし、本実施形態のチャネル配線部３５４やＩ／Ｏ部３５５の配線３２９Ａ，３３９Ａ，３３９Ｂのごとく、層間絶縁膜と保護絶縁膜とを貫通する配線構造により、特に、接地配線や電源配線のような大電流が流れる配線を、ダマシン工程を利用して一般回路などの各配線と同時に形成していくことができるという利点がある。
【００７４】
また、パッド領域３５７においては、パッド配線３３９Ｃを一般回路部３５０の配線３３３と共通の配線層３３０に設けることができる。パッド配線３３９Ｃのパッド部３６１は、外部との信号接続のための実装工程を行なう際に大圧力が加わる部分であること、多数の素子からの信号が集中して流れる部分であることなどを考慮すると、一般回路部３５０の配線３３３よりも厚いことが要求されるので、従来の半導体装置の構造では、一般回路部の配線とは別にパッド配線専用の配線層を設けている。それに対し、本実施形態では、パッド配線３３９Ｃを一般回路部３５０の通常の信号線である配線３３３と同じ配線層３３０に設けることができるので、工程の簡素化と配線層数の低減とを図ることができる。
【００７５】
シールリング部３５６においては、半導体装置内への水分，湿気，不純物などの侵入を防ぐために、半導体装置の周囲を囲み、かつ、下地部３０１から最上のパッシベーション膜３０７に到達するシールリング３１５，３２９Ｂ，３３９Ｄを、一般回路部３５０の各配線層の配線と同時に形成することができる。よって、工程の簡素化を図りうる構造となっている。
【００７６】
メモリ部（ＳＲＡＭ３５１，ＲＯＭ３５２及びＤＲＡＭ３５３）においては、高集積化されたメモリセル間を接続するビット線などの配線は、配線間容量を低減するなどの目的で、できるだけ薄膜にすることが要求される。そのために、本実施形態の半導体装置のメモリ部に配置される配線３１６，３２５，３２６，３３４の厚さｔ５，ｔ６，ｔ７は、いずれも一般回路部３５０における同じ配線層内の配線３１３，３２４，３３３の厚さｔ０，ｔ１，ｔ２よりもそれぞれ薄く形成されている。そして、このような厚さの相異なる配線を共通の配線層に配置することにより、配線層数の低減と工程の簡素化とを図ることができる。
【００７７】
ヒューズ回路３５１ａ，３５３ａにおいては、レーザ光を利用したヒューズの切断を円滑に行なうために、ヒューズ配線３３５の配線部３３５ａは一般回路の信号配線よりも薄いことが要求される。本実施形態の半導体装置の構造によると、一般回路部３５０の配線３３３と共通の配線層３３０に、膜厚ｔ９が薄いヒューズ部３３５ａを有するヒューズ配線３３５を設けることができる。特に、ヒューズ配線３３５の材質は、一般回路部３５０の配線３３３と同じである（本実施形態では、ＴｉＮ膜及び銅膜）ので、ダマシン法によって両者を同時に形成することができ、工程の簡素化と配線層数の低減とを図ることができる。
【００７８】
なお、上記各実施形態においては、３つの配線層を有する半導体装置について説明したが、本発明の半導体装置は係る実施形態に限定されるものではなく、４層以上の配線層を有するものであっても、そのうちの少なくとも１つの配線層に厚さが相異なる複数の配線をダマシン法によって形成することにより、同じ効果を発揮することができる。
【００７９】
上記各実施形態においては、デュアルダマシン法を用いて配線構造を形成することについて説明したが、本発明の配線構造は、シングルダマシン法を用いても実現することができる。その場合、例えば、第１の絶縁膜を貫通するプラグ部分を形成する際に、一部の領域においてはプラグに代えて下層配線を形成しておいて、その上方に、プラグにつながる上層配線と、下層配線につながる上層配線を形成すればよい。
【００８０】
【発明の効果】
本発明の半導体装置又は半導体装置の製造方法によると、厚さの異なる配線を共通の配線層に形成することにより、工程の簡素化と配線層数の低減とを図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。
【図３】（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置及びその中のヒューズ回路の位置図を拡大して示す平面図である。
【図４】（ａ），（ｂ）は、それぞれ順に、図３（ａ）に示すＩＶａ−ＩＶａ  線，ＩＶｂ−ＩＶｂ  線における構造の一部を抜き出して示す部分断面図である。
【図５】（ａ）〜（ｄ）は、デュアルダマシン法を利用した従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１０１  下地部
１０２  下層用絶縁膜
１０３  下層配線溝
１０４  下層用バリア膜
１０５  下層用金属膜
１０６  下層配線
１０７  保護絶縁膜
１０８  上層用絶縁膜
１１１，１１２  コンタクトホール
１１３  第１の上層配線溝
１１４  第２の上層配線溝
１１５  上層配線溝
１１６  上層用バリア膜
１１７  上層用金属膜
１１８  第１の上層配線
１１８ａ  配線部
１１８ｂ  コンタクト部
１１９  第２の上層配線
１１９ａ  配線部
１１９ｂ  コンタクト部
１５０  レジスト膜
１５１，１５２  開口部
１５３  レジスト膜
１５４  開口部
１５５  レジスト膜
１５６  開口部
２０１  下地部
２０２  下層用絶縁膜
２０３  下層配線溝
２０４  下層用バリア膜
２０５  下層用金属膜
２０６  下層配線
２０７  保護絶縁膜
２０８  上層用絶縁膜
２１１  コンタクトホール
２１２  第２の上層配線溝
２１３  第１の上層配線溝
２１６  上層用バリア膜
２１７  上層用金属膜
２１８  第１の上層配線
２１８ａ  配線部
２１８ｂ  コンタクト部
２１９  第２の上層配線
２５０  レジスト膜
２５１，２５２  開口部
２５３  レジスト膜
２５４  開口部
２５５  レジスト膜
２５６  開口部
３０１  下地部
３０２  第１層間絶縁膜
３０３  第１保護絶縁膜
３０４  第２層間絶縁膜
３０５  第２保護絶縁膜
３０６  第３層間絶縁膜
３０７  パッシベーション膜
３１０  第１配線層
３１１  第１バリア膜
３１２  第２金属膜
３１３，３１４，３１６，３１７  配線
３１５  第１シールリング
３２０  第２配線層
３２１  第２バリア膜
３２２  第２金属膜
３２３  配線
３２３ａ  配線部
３２４  配線
３２４ａ  配線部
３２４ｂ  コンタクト部
３２５  配線
３２５ａ  配線部
３２６  配線
３２６ａ  配線部
３２６ｂ  コンタクト部
３２７  配線
３２７ａ  配線部
３２７ｂ  コンタクト部
３２９Ａ  配線
３２９Ｂ  第２シールリング
３３０  第３配線層
３３１  第３バリア膜
３３２  第３金属膜
３３３  配線
３３３ａ  配線部
３３３ｂ  コンタクト部
３３４  配線
３３４ａ  配線部
３３４ｂ  コンタクト部
３３５  ヒューズ配線
３３５ａ  配線部
３３５ｂ  コンタクト部
３３９Ａ〜３３９Ｃ  配線
３３９Ｄ  第３シールリング
３４１  第４バリア膜
３４２  第４金属膜
３４３  パッド電極
３５０  一般回路部（演算回路部）
３５１  ＳＲＡＭ
３５１ａ  ヒューズ回路
３５２  ＲＯＭ
３５３  ＤＲＡＭ
３５３ａ  ヒューズ回路
３５４  チャネル配線部
３５５  Ｉ／Ｏ部
３５６  シールリング部
３５７  パッド領域
３６０  ヒューズ
３６１  パッド部
【図１】
2004253555.tif 000003
【図２】
2004253555.tif 000004
【図３】
2004253555.tif 000005
【図４】
2004253555.tif 000006
【図５】
2004253555.tif 000007