(57)【要約】【課題】本発明はＣＭＯＳイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮影可能がイメージセンサを提供することを目的とする。【解決手段】ＣＭＯＳイメージセンサ１は複数の画素セル２ａ〜２ｄが２次元に配列されている。これらの画素セル２ａ〜２ｄは、主にフォトダイオードＰＤ、ＣＣＤ素子、ＰＤ電荷排出素子Ｔｄ及び信号検出部ＤＮから構成されている。フォトダイオードＰＤで一定期間蓄積された信号電荷を全画素セル２ａ〜２ｄ同時にＣＣＤ素子の信号蓄積電極ΦＲＥＡＤＲへ読み出し、ＣＣＤ素子において一時信号電荷を蓄積・保持する。その後、ＣＣＤ素子に保持された信号電荷をライン毎に出力する。【選択図】  図１
2004165467.tif 000002
【特許請求の範囲】
【請求項１】
光の強度を信号電荷に光電変換するフォトダイオード部と、
このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオード部に蓄積された信号電荷を一時蓄積するＣＣＤ素子とを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置。
【請求項２】
前記ＣＣＤ素子は、
前記フォトダイオード部に蓄積された信号電荷を読み出す信号読出し電極と、
前記読み出された信号電荷を一時蓄積する信号蓄積電極と、
前記蓄積された信号電荷を出力する出力用ゲートとからなる単層電極構造を有することを特徴とする請求項１記載の半導体撮像装置。
【請求項３】
前記２次元配列された複数の画素セルは、前記フォトダイオード部に蓄積された信号電荷を全画素セル同時に前記ＣＣＤ素子に一時蓄積することを特徴とする請求項１又は請求項２記載の半導体撮像装置。
【請求項４】
光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、
このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、
この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、
この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置。
【請求項５】
光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、
このフォトダイオードに接続された共通読み出し電極と、
この共通読み出し電極の一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記共通読み出し電極の他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、
この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、
この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置。
【請求項６】
光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、
このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す第１及び第２の信号読出し電極と、
この第１及び第２の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第１及び第２の信号蓄積電極と、
この第１及び第２の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置。
【請求項７】
光の強度を信号電荷に光電変換し、この信号を蓄積する第１及び第２のフォトダイオードと、
この第１のフォトダイオードの一方に接続され、前記第１のフォトダイオードに蓄積された信号電荷を除去する第１の電子シャッタ読出し素子と、
前記第２のフォトダイオードの一方に接続され、前記第２のフォトダイオードに蓄積された信号電荷を除去する第２の電子シャッタ読出し素子と、
前記第１のフォトダイオードの他方に接続され、前記第１のフォトダイオードに蓄積された信号電荷を読み出す第１の信号読出し電極と、
前記第２のフォトダイオードの他方に接続され、前記第２のフォトダイオードに蓄積された信号電荷を読み出す第２の信号読出し電極と、
この第１及び第２の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第１及び第２の信号蓄積電極と、
この第１及び第２の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置。
【請求項８】
前記電子シャッタ読出し素子と、前記信号読出し電極との間に、前記フォトダイオードに蓄積された信号電荷を読み出す共通電極が挿入されていることを特徴とする請求項６記載の半導体撮像装置。
【請求項９】
前記第１及び第２の電子シャッタ読出し素子と、前記第１及び第２の信号読出し電極との間に、前記第１及び第２のフォトダイオードに蓄積された信号電荷を読み出す共通電極が挿入されていることを特徴とする請求項７記載の半導体撮像装置。
【請求項１０】
請求項４又は請求項５記載の前記画素セルと、
請求項６乃至請求項９のいずれか１項に記載の前記画素セルとが混合されて２次元配列されていることを特徴とする半導体撮像装置。
【請求項１１】
前記２次元配列された画素セルは、
前記出力用ゲートに接続され、前記出力された信号電荷を保持する信号検出部と、
この信号検出部に接続され、前記保持された信号を増幅する信号増幅部とを備えることを特徴とする請求項４乃至請求項１０のいずれか１項に記載の半導体撮像装置。
【請求項１２】
タイミング信号を生成するタイミング発生回路と、
このタイミング発生回路で生成したタイミング信号によって動作し、２次元配列された複数の画素セルと、
これら複数の画素セルの出力制御する走査回路と、
前記複数の画素セルからの出力の信号処理をするノイズキャンセラ回路と、
このノイズキャンセラ回路からの出力信号を外部に出力する出力端とを備え、
前記画素セルは、
光の強度を信号電荷に変換するフォトダイオード部と、
このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオード部に蓄積された信号電荷を一時蓄積するＣＣＤ素子とを備えることを特徴とするイメージセンサ。
【請求項１３】
前記走査回路は、
前記２次元配列された複数の画素セルの垂直方向を制御する垂直走査回路と、
前記２次元配列された複数の画素セルの水平方向を制御する水平走査回路とから構成されることを特徴とする請求項１２記載のイメージセンサ。
【請求項１４】
前記２次元配列された複数の画素セルは、前記フォトダイオード部に蓄積された信号電荷を全画素セル同時に前記ＣＣＤ素子に一時蓄積することを特徴とする請求項１２記載のイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体撮像装置に関し、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに用いる半導体撮像装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳイメージセンサは低消費電力を実現できるため、携帯機器等の低消費電力を要求される装置には非常に有効なイメージセンサである。
【０００３】
増幅型ＣＭＯＳイメージセンサ１１０１の一例の回路図を図１３に示す。主に撮像領域１１０２、タイミング発生回路１１０３、垂直走査回路１１０４、水平走査回路１１０５そしてバイアス発生回路１１０６から構成されている。
【０００４】
撮像領域１１０２は２次元配列された複数の画素セル１１０２ａ〜１１０２ｄからなり、１セルに３つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ）と信号読出し電極ΦＲＥＡＤＲとフォトダイオードＰＤから構成されている。撮像領域１１０２の下部には各水平方向の列にソースフォロワ回路用の負荷トランジスタＴＬが配置されている。また、撮像領域１１０２の上部には各水平方向の列に、２つのトランジスタ（ＴＳＨ，ＴＣＬＰ）と２個のコンデンサ（Ｃｃ，Ｃｔ）から構成されたノイズキャンセラ回路１１０７が配置されている。これらの撮像領域、ソースフォロワ回路用の負荷トランジスタＴＬそしてノイズキャンセラ回路１１０７は、タイミング発生回路１１０３、垂直走査回路１１０４、水平走査回路１１０５及びバイアス発生回路１１０６によって駆動することができる。
【０００５】
具体的には、画素セル１１０２ａ〜１１０２ｄに入射した光をフォトダイオードＰＤで受光し、その光の強度を信号電荷に変換する。変換された信号電荷は、一定期間フォトダイオードＰＤに蓄積される。蓄積された信号電荷はΦＲＥＡＤＲ信号を“ＨＩＧＨ”にして信号検出部ＤＮに送り、トランジスタＴｂで増幅される。増幅された電信号電荷はノイズキャンセラ回路１１０７を通り、出力端子ＳｉｇＯＵＴから出力される（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開２０００−２３０４１号公報（第１図）
【０００７】
【発明が解決しようとする課題】
しかし、図１３に示す従来のＣＭＯＳイメージセンサ１１０１は、フォトダイオードＰＤで蓄積した信号電荷を逐次信号検出部ＤＮに送り、トランジスタＴｂで増幅されて画像の読み出しを行っている。
【０００８】
一方、出力信号はライン毎に処理し出力されるため、フォトダイオードＰＤから出力される信号電荷の蓄積時刻は画素セル毎に異なってしまう。
【０００９】
この場合、静止画像を撮像する場合は画像の時間経過を考慮することがないので特に問題が生じることはないが、動画像を撮像する場合は各画素セルによって検出する時間が異なるため、画像が歪む可能性がある。
【００１０】
そこで、本発明はＣＭＯＳイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮像可能がイメージセンサを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、光の強度を信号電荷に光電変換するフォトダイオード部と、このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオード部に蓄積された信号電荷を一時蓄積するＣＣＤ素子とを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置を提供する。
【００１２】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置を提供する。
【００１３】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードに接続された共通読み出し電極と、この共通読み出し電極の一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記共通読み出し電極の他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置を提供する。
【００１４】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す第１及び第２の信号読出し電極と、この第１及び第２の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第１及び第２の信号蓄積電極と、この第１及び第２の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置を提供する。
【００１５】
また、光の強度を信号電荷に光電変換し、この信号を蓄積する第１及び第２のフォトダイオードと、この第１のフォトダイオードの一方に接続され、前記第１のフォトダイオードに蓄積された信号電荷を除去する第１の電子シャッタ読出し素子と、前記第２のフォトダイオードの一方に接続され、前記第２のフォトダイオードに蓄積された信号電荷を除去する第２の電子シャッタ読出し素子と、前記第１のフォトダイオードの他方に接続され、前記第１のフォトダイオードに蓄積された信号電荷を読み出す第１の信号読出し電極と、前記第２のフォトダイオードの他方に接続され、前記第２のフォトダイオードに蓄積された信号電荷を読み出す第２の信号読出し電極と、この第１及び第２の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第１及び第２の信号蓄積電極と、この第１及び第２の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個２次元配列されていることを特徴とする半導体撮像装置を提供する。
【００１６】
また、上記課題を解決するために本発明は、タイミング信号を生成するタイミング発生回路と、このタイミング発生回路で生成したタイミング信号によって動作し、２次元配列された複数の画素セルと、これら複数の画素セルの出力制御する走査回路と、前記複数の画素セルからの出力の信号処理をするノイズキャンセラ回路と、このノイズキャンセラ回路からの出力信号を外部に出力する出力端とを備え、前記画素セルは、光の強度を信号電荷に変換するフォトダイオード部と、  このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオード部に蓄積された信号電荷を一時蓄積するＣＣＤ素子とを備えることを特徴とするイメージセンサを提供する。
【００１７】
上記解決手段によって、複数のフォトダイオードに蓄積された信号電荷を同時、かつ一時的にＣＣＤ素子に蓄積・保持することができるため、２次元配列された総ての画素セルについて同時刻の画像情報を取得することが可能となる。したがって、静止画像だけでなく、対象撮像物体が時間と共に変化する動画像も画像の歪みを抑えて撮像することが可能である。
【００１８】
【発明の実施の形態】
以下に本発明の実施形態について図を参照しながら説明する。
【００１９】
［第１の実施形態］  図１は本発明の第１の実施形態を示すＣＭＯＳイメージセンサ１の回路図である。
【００２０】
主に撮像領域２、タイミング発生回路３、垂直走査回路４、水平走査回路５そしてバイアス発生回路６から構成されている。撮像領域２は複数の画素セル２ａ，２ｂ，２ｃ，２ｄからなる半導体撮像装置であり、これらの画素セル２ａ〜２ｄは２次元に配列されている。
【００２１】
撮像領域２の下部には、各水平方向の列にソースフォロワ回路用の負荷トランジスタＴＬが配置されている。また、撮像領域２の上部には、各水平方向の列に２つのトランジスタ（ＴＳＨ，ＴＣＬＰ）と２個のコンデンサ（Ｃｃ，Ｃｔ）から構成されたノイズキャンセラ回路７が配置されている。
【００２２】
これらの撮像領域２の画素セル２ａ〜２ｄ、ソースフォロワ回路用の負荷トランジスタＴＬそしてノイズキャンセラ回路７は、タイミング発生回路３、垂直走査回路４、水平走査回路５及びバイアス発生回路６によって駆動することができる。
【００２３】
水平方向毎のノイズキャンセラ回路を通過した信号電荷は、アンプ回路ＡＭＰを介して出力端子ＳｉｇＯＵＴから出力される。
【００２４】
また、１の画素セルには、４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  ｉｍａｇｉｎｇ  Ｄｅｖｉｃｅ）素子とフォトダイオードＰＤから構成されている。
【００２５】
タイミング発生回路３からは電子シャッタ読出しパルスΦＲＥＡＤＥＳ及び信号読出しパルスΦＲＥＡＤＲ、バイアス発生回路からはバイアス電圧ＶＯＧが全画素セルに対し共通に供給される。
【００２６】
また、垂直走査回路４からはラインアドレスパルスΦＡＤＲＥＳｎ、リセットパルスΦＲＥＳＥＴｎ、信号蓄積パルスΦＴｎ（ｎは正の整数）がライン毎に供給される。
【００２７】
図２（ａ）は画素セル２ａ〜２ｄの主な構成図、図２（ｂ）は図２（ａ）の断面図を示したものである。
【００２８】
画素セル２ａ〜２ｄの主な構成は、フォトダイオードＰＤ、電子シャッタ読出し電極ΦＲＥＡＤＥＳ、信号読出し電極ΦＲＥＡＤＲ、信号蓄積電極ΦＴ、出力用ゲートＯＧ、信号検出部ＤＮ、この信号検出部ＤＮのリセットトランジスタＴｃと信号検出部ＤＮの信号を出力するための増幅トランジスタＴｂから構成されている。
【００２９】
ここで、電極ΦＲＥＡＤＲ、電極ΦＴ及び出力用ゲートＯＧは、単層電極で形成したＣＣＤ構造となっている。また、電極ΦＴと信号検出部ＤＮの上部は入射光を遮るためアルミ電極で覆われている。
【００３０】
図２（ｂ）は図２（ａ）に示す構成のトランジスタＴｄからトランジスタＴｃまで（Ａ−Ａ間）の断面図である。ｐ型Ｓｉ基板にｎ−のＣＣＤ部、ｎ＋のフォトダイオードＰＤ部及びｎ＋＋のドレインで構成されている。フォトダイオードＰＤ部は埋め込み型フォトダイオードであり、表面はリーク電流低減のためｐ型不純物をドープしシールドされている。
【００３１】
なお、図１の回路図においては画素セルが垂直方向と水平方向に各２列の計４セルが配列されているだけであるが、これに限らず３列以上の２次元の配列で構成されてもよい。
【００３２】
次に、図１に示すＣＭＯＳイメージセンサ１の具体的動作について図３及び図４に表す動作タイミングチャート並びに図５に表す信号電荷のポテンシャル図を用いて説明する。
【００３３】
図３は各信号の動作タイミングを示したものであり、図４は図３に示す時刻ｔ４〜ｔ７までを更に詳細に表した動作タイミングチャートである。また、図５は信号電荷のポテンシャルを表した図である。
【００３４】
図３に示すフィールド信号は、本発明のＣＭＯＳイメージセンサ１のフィールド周期信号であり、この周期は３０Ｈｚである。
【００３５】
ΦＥＳ信号は電子シャッタ用パルス、ΦＶＰ信号は垂直ラインの読出し用スタートパルス、ΦＨＰ信号は水平走査期間のスタートパルスである。これらのΦＥＳ信号、ΦＶＰ信号及びΦＨＰ信号は、ＣＭＯＳイメージセンサ１の外部端子から入力される。
【００３６】
ΦＲＥＡＤＥＳ、ΦＲＥＡＤＲ、ΦＲＥＳＥＴｎ、ΦＡＤＲＥＳｎ及びΦＴｎ（ｎは正の整数）は画素セルの駆動パルスを示す。ΦＲＥＡＤＥＳ信号はフォトダイオードＰＤの電荷リセットパルス、ΦＲＥＡＤＲ信号はＣＣＤ読出しパルスである。ΦＲＥＳＥＴｎ信号はｎラインの信号検出部ＤＮのリセットパルス、ΦＡＤＲＥＳｎ信号はｎラインのアドレス信号、ΦＴｎ信号はＤＮ読出しパルスである。
【００３７】
時刻ｔ１では、図５（ａ）に示すように各画素セルのフォトダイオードＰＤと蓄積電極ΦＴに溜まった余分な信号電荷が蓄積された状態にある。
【００３８】
時刻ｔ２では、ΦＲＥＡＤＥＳ信号を“ＨＩＧＨ”にする。図５（ｂ）に示すようにフォトダイオードＰＤに蓄積されていた信号電荷を電極ΦＲＥＡＤＥＲ側に読み出して、ドレインＶＤＤに信号電荷を排出している。この時点でのフォトダイオードＰＤの信号電荷は除去される。
【００３９】
時刻ｔ３では、図５（ｃ）に示すようにフォトダイオードＰＤに入射した光を信号電荷に変換し、この信号電荷をフォトダイオードＰＤに一定期間蓄積している。
【００４０】
時刻ｔ４及びｔ５では、ΦＲＥＡＤＲ信号を“ＨＩＧＨ”、ΦＲＥＳＥＴｎ信号を“ＨＩＧＨ”、ΦＴ１信号を“ＬＯＷ”にする。この時刻での１ライン目の詳細な動作タイミングを図４に示す。
【００４１】
時刻ｔ４では、先ずΦＲＥＳＥＴ１信号を“ＨＩＧＨ”、ΦＴ１信号を“ＬＯＷ”にする。図５（ｄ）に示すように、信号電荷をフォトダイオードＰＤから蓄積電極ΦＴに読み出す前に蓄積電極ΦＴの余分な信号電荷を信号検出部ＤＮを介してドレインＶＤＤへ排出している。
【００４２】
時刻ｔ５では、ΦＲＥＡＤＲ信号を“ＨＩＧＨ”にする。図５（ｅ）に示すようにフォトダイオードＰＤで光電変換し一定期間蓄積された信号電荷を蓄積電極ΦＴへ読み出す。
【００４３】
なお、時刻ｔ４及びｔ５での駆動パルスは全画素セル同時に行うため、フォトダイオードＰＤに蓄積された信号電荷は各画素セルのΦＴ電極に同時に蓄積されることになる。
【００４４】
次に時刻ｔ６及びｔ７では、ΦＲＥＳＥＴ１信号を“ＨＩＧＨ”、ΦＡＤＲＥＳ１信号を“ＨＩＧＨ”、ΦＴ１信号を“ＬＯＷ”にする。この時刻での１ライン目の詳細な動作タイミングを図４に示す。
【００４５】
時刻ｔ６では、ΦＲＥＳＥＴ１信号を“ＨＩＧＨ”にする。図５（ｆ）に示すように信号検出部ＤＮの余分な信号電荷をドレインＶＤＤに排出している。すなわち、信号検出部ＤＮの暗時電圧・リーク電流をリセットしている。
【００４６】
次に、ΦＡＤＲＥＳ１信号を“ＨＩＧＨ”にして、垂直信号線ＶＬＩＮが動作する状態にする。さらに、ΦＣＬＰ信号を“ＨＩＧＨ”にして、無信号状態の信号検出部ＤＮの電圧とクランプ電圧ＶＶＣとの差をコンデンサＣｃで保持する。このとき、サンプルホールド用トランジスタＴＳＨのゲート電極信号ΦＳＨを“ＨＩＧＨ”にする。
【００４７】
次に時刻ｔ７では、ΦＴ１信号を“ＬＯＷ”にする。図５（ｇ）に示すように蓄積電極ΦＴに蓄積された信号電荷を信号検出部ＤＮへ読み出す。この読み出した信号を増幅トランジスタＴｂで垂直信号線ＶＬＩＮへと出力する。
【００４８】
この信号電圧と先の時刻ｔ６においてコンデンサＣｃで保持した電圧との電圧差分はΦＳＨ信号を“ＬＯＷ”に戻すことによってコンデンサＣｔに保持し、ノイズキャンセラ回路７を動作させる。
【００４９】
次に、水平走査回路５のΦＨ１信号、ΦＨ２信号を順次“ＨＩＧＨ”にすると出力端子ＳｉｇＯＵＴから順次ＳｉｇＯＵＴ信号が出力される。
【００５０】
時刻ｔ６及びｔ７における駆動パルスは１ライン毎に行われる。したがって、１ライン目の信号電荷処理が終了後、続けて２ライン目の処理（時刻ｔ８及びｔ９）が行われる。
【００５１】
時刻ｔ８及びｔ９では、ΦＲＥＳＥＴ２信号を“ＨＩＧＨ”、ΦＡＤＲＥＳ２信号を“ＨＩＧＨ”、ΦＴ２信号を“ＬＯＷ”にする。２ライン目の信号検出部ＤＮに蓄積されている信号電荷をドレインＶＤＤに排出し、２ライン目のΦＴ電極に蓄積された信号検出部ＤＮへ読み出す。
【００５２】
このように、順次ライン毎にΦＴ電極に蓄積された信号電荷を信号検出部ＤＮに読み出す。したがって、前記２次元に配列された画素セルにおいて信号処理に時間がかかっても同時刻にフォトダイオードＰＤに蓄積した信号電荷をＣＣＤ素子に同時に読出し保持することができるので、各画素セルの位置に関わらず同じ時間の画像を取り込むことができる。よって、動画を撮像する場合に特に有益である。
【００５３】
［第２の実施形態］次に本発明の第２の実施形態について説明する。第２の実施形態のイメージセンサも第１の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【００５４】
撮像領域は、２次元配列された複数の画素セルから構成されており、１つの画素セルには４つのトランジスタとＣＣＤ素子とフォトダイオードから構成されている。
【００５５】
タイミング発生回路からは電子シャッタ読出しパルスΦＲＥＡＤＥＳ及び信号読出しパルスΦＲＥＡＤＲそしてＰＤ読出しパルスΦＲＥＡＤＭ、バイアス発生回路からはバイアス電圧ＶＯＧが全画素セルに対し共通に供給される。
【００５６】
また、垂直走査回路からはラインアドレスパルスΦＡＤＲＥＳｎ、リセットパルスΦＲＥＳＥＴｎ、信号蓄積パルスΦＴｎ（ｎは正の整数）がライン毎に供給される。
【００５７】
図６（ａ）は画素セルの主な構成図、図６（ｂ）は図６（ａ）の断面図を示したものである。
【００５８】
画素セルの主な構成は、フォトダイオードＰＤ、電子シャッタ読出し電極ΦＲＥＡＤＥＳ、信号読出し電極ΦＲＥＡＤＲ、信号蓄積電極ΦＴ、出力用ゲートＯＧ、信号検出部ＤＮ、この信号検出部ＤＮのリセットトランジスタＴｃ、信号検出部ＤＮの信号を出力するための増幅トランジスタＴｂと、フォトダイオードＰＤ読出し電極ΦＲＥＡＤＭから構成されている。
【００５９】
電極ΦＲＥＡＤＲ、電極ΦＴ及び出力用ゲートＯＧは、単層電極で形成したＣＣＤ構造となっている。また、電極ΦＴと信号検出部ＤＮの上部は入射光を遮断するためアルミ電極で覆われている。
【００６０】
また、フォトダイオードＰＤに対する読出し用電極を１つの電極ΦＲＥＡＤＭとし、読み出した信号電荷を電極ΦＲＥＡＤＲと電極ΦＲＥＡＤＥＳとに分岐している。
【００６１】
電極ΦＲＥＡＤＥＳの他方はドレインＶＤＤと接続されている。一方、電極ΦＲＥＡＤＲは信号電荷を蓄積するための蓄積電極ΦＴと接続されている。
【００６２】
図６（ｂ）は、図６（ａ）に示す構成のトランジスタＴｄからトランジスタＴｃまで（Ｂ−Ｂ間）の断面図である。ｐ型Ｓｉ基板にｎ−のＣＣＤ部、ｎ＋のフォトダイオードＰＤ部及びｎ＋＋のドレインで構成されている。また、フォトダイオードＰＤ部はｎ＋ｐ接合型ダイオードで形成されている。
【００６３】
次に、図６に示す画素セルを有するＣＭＯＳイメージセンサの具体的動作について図７に表す動作タイミングチャートと図８に表す信号電荷のポテンシャル図を用いて説明する。
【００６４】
ΦＲＥＡＤＥＳ、ΦＲＥＡＤＲ、ΦＲＥＳＥＴ、ΦＴ、ＶＬＩＮの信号は前述した第１の実施形態の信号と同じなので説明を省略する。ΦＲＥＡＤＭ信号は、フォトダイオードＰＤ読出しパルスを示す。
【００６５】
時刻ｔ１では、図８（ａ）に示すように各画素セルのフォトダイオードＰＤと蓄積電極ΦＴに溜まった余分な信号電荷が蓄積された状態にある。
【００６６】
時刻ｔ２では、先ずΦＲＥＡＤＥＳ信号を“ＨＩＧＨ”、ΦＲＥＡＤＭ信号を“ＨＩＧＨ”にする。図８（ｂ）に示すようにフォトダイオードＰＤに蓄積されていた信号電荷を電極ΦＲＥＡＤＥＳ側に読み出して、ドレインＶＤＤに信号電荷を排出している。この時点でのフォトダイオードＰＤの信号電荷は除去される。
【００６７】
時刻ｔ３では、図８（ｃ）に示すようにフォトダイオードＰＤに入射した光を信号電荷に変換し、この信号電荷をフォトダイオードＰＤに蓄積している。
【００６８】
時刻ｔ４では、先ずΦＲＥＳＥＴ１信号を“ＨＩＧＨ”、ΦＴ１信号を“ＬＯＷ”にする。図８（ｄ）に示すように、信号電荷をフォトダイオードＰＤから蓄積電極ΦＴに読み出す前に蓄積信号ΦＴを“ＬＯＷ”にして余分な信号電荷は信号検出部ＤＮを介してドレインＶＤＤへ排出される。
【００６９】
時刻ｔ５では、先ずΦＲＥＡＤＥＳ信号を“ＨＩＧＨ”にして、続けてΦＲＥＡＤＭ信号を“ＨＩＧＨ”にする。図８（ｅ）に示すように、フォトダイオードＰＤで光電変換して一定期間蓄積した信号電荷を蓄積電極ΦＴへ読み出す。
【００７０】
なお、時刻ｔ４及びｔ５での駆動パルスは全画素セル同時に行うため、フォトダイオードＰＤに蓄積された信号電荷は各画素セルのΦ電極に同時に蓄積されることになる。
【００７１】
次に時刻ｔ６では、ΦＲＥＳＥＴ１信号を“ＨＩＧＨ”にする。図８（ｆ）に示すように信号検出部ＤＮの余分な信号電荷をドレインＶＤＤに排出している。すなわち、信号検出部ＤＮの暗時電圧・リーク電流をリセットしている。
【００７２】
次に時刻ｔ７では、ΦＴ１信号を“ＬＯＷ”にする。図８（ｇ）に示すように蓄積電極ΦＴに蓄積された信号電荷を信号検出部ＤＮへ読み出す。この読み出し信号を増幅トランジスタＴｂで垂直信号ＶＬＩＮへと出力する。
【００７３】
なお、ΦＣＬＰ信号、ΦＳＨ信号、ΦＨ１信号及びΦＨ２信号の動作タイミングは、前述した第１の実施形態と同様なので、説明を省略する。
【００７４】
このように本実施形態では、フォトダイオードＰＤからの読出し電極を共通の電極ΦＲＥＡＤＭとしている。その結果、フォトダイオードＰＤの信号電荷の電子シャッタでの排出と信号電荷の読み出しが同一電極で実施可能なため、２電極読出し方式と比べてゲートのＶｔｈバラツキを受けず、前述した第１の実施形態の効果に加えて暗時ムラを低減することができる。
【００７５】
［第３の実施形態］次に本発明の第３の実施形態について説明する。第３の実施形態のイメージセンサも第１の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【００７６】
撮像領域は、２次元配列された複数の画素セルから構成されており、１つの画素セルには４つのトランジスタとＣＣＤ素子とフォトダイオードから構成されている。
【００７７】
タイミング発生回路からは電子シャッタ読出しパルスΦＲＥＡＤＥＳ及び２つの信号読出しパルスΦＲＥＡＤＲ１，ΦＲＥＡＤＲ２、バイアス発生回路からはバイアス電圧ＶＯＧが全画素セルに対し共通に供給される。
【００７８】
また、垂直走査回路からはラインアドレスパルスΦＡＤＲＥＳｎ、リセットパルスΦＲＥＳＥＴｎ、２つの信号蓄積パルスΦＴ１ｎ，ΦＴ２ｎ（ｎは正の整数）がライン毎に供給される。
【００７９】
図９に示すように画素セルの主な構成は、フォトダイオードＰＤ、電子シャッタ読出し電極ΦＲＥＡＤＲ、２つの信号読出し電極ΦＲＥＡＤＲ１，ΦＲＥＡＤＲ２、２つの信号蓄積電極ΦＴ１，ΦＴ２、出力用ゲートＯＧ、信号検出部ＤＮ、この信号検出部ＤＮのリセットトランジスタＴｃ、信号検出部ＤＮの信号を出力するための増幅トランジスタＴｂとから構成されている。
【００８０】
第１の信号読出し電極ΦＲＥＡＤＲ１、第１の信号蓄積電極ΦＴ１及び出力用ゲートＯＧ、並びに、第２の信号読出し電極ΦＲＥＡＤＲ２、第２の信号蓄積電極ΦＴ２及び出力用ゲートＯＧは、それぞれ単層電極で形成した第１並びに第２のＣＣＤ構造になっている。出力用ゲートＯＧは第１のＣＣＤ部と第２のＣＣＤ部に共通している。また、電極ΦＴ１，ΦＴ２と信号検出部ＤＮの上部は入射光を遮るためアルミ電極で覆われている。
【００８１】
次に、ＣＭＯＳイメージセンサの具体的動作について図１０に示す動作タイミングチャートを用いて説明する。
【００８２】
時刻ｔ１では、各画素セルのフォトダイオードＰＤと第１及び第２の蓄積電極ΦＴ１，ΦＴ２に溜まった余分な信号電荷が蓄積された状態にある
時刻ｔ２では、ΦＲＥＡＤＥＳ信号を“ＨＩＧＨ”にする。フォトダイオードＰＤに蓄積されていた信号電荷を電極ΦＲＥＡＤＥＳ側に読み出して、ドレインＶＤＤに信号電荷を排出している。この時点でのフォトダイオードＰＤの信号電荷は除去される。
【００８３】
時刻ｔ３では、フォトダイオードＰＤに入射した光を信号電荷に変換し、この信号電荷を一定期間（ｔｓ１）フォトダイオードＰＤに蓄積している。
【００８４】
時刻ｔ４では、ΦＴ１１信号を“ＬＯＷ”にする。信号電荷をフォトダイオードＰＤから第１の蓄積電極ΦＴ１に読み出す前に第１の蓄積電極ΦＴ１の余分な信号電荷を信号検出部ＤＮを介してドレインＶＤＤへ排出している。
【００８５】
時刻ｔ５では、ΦＲＥＡＤＲ１信号を“ＨＩＧＨ”にする。フォトダイオードＰＤで光電変換して一定期間（ｔｓ１）蓄積した信号電荷を第１の蓄積電極ΦＴ１へ読み出す。フォトダイオードＰＤの信号電荷の蓄積はゼロになる。
【００８６】
次に時刻ｔ６では、フォトダイオードＰＤに入射した光を信号電荷に変換し、この信号電荷を再度一定期間（ｔｓ２）フォトダイオードＰＤに蓄積している。時刻ｔ５においてフォトダイオードＰＤの蓄積電荷は総て読み出されているので、フォトダイオードＰＤに蓄積される信号電荷は時刻ｔ５から再度蓄積される。
【００８７】
時刻ｔ７では、ΦＴ２１信号を“ＬＯＷ”にする。信号電荷をフォトダイオードＰＤから第２の蓄積電極ΦＴ２に読み出す前に第２の蓄積電極ΦＴ２の余分な信号電荷を信号検出部ＤＮを介してドレインＶＤＤへ排出している。
【００８８】
次に時刻ｔ８では、ΦＲＥＡＤＲ２信号を“ＨＩＧＨ”にする。フォトダイオードＰＤで光電変換して一定期間（ｔｓ２）蓄積した信号電荷を第２の蓄積電極ΦＴ２へ読み出す。この場合、蓄積する時間ｔｓ２は、第１の蓄積電極ΦＴ１への蓄積時間ｔｓ１と等しくする。
【００８９】
次に時刻ｔ９では、ΦＲＥＳＥＴ信号を“ＨＩＧＨ”にする。信号検出部ＤＮの余分な信号電荷をドレインＶＤＤに排出している。すなわち、信号検出部ＤＮの暗時電圧・リーク電流をリセットしている。
【００９０】
次に時刻ｔ１０では、ΦＴ１１信号を“ＬＯＷ”にする。第１の蓄積電極ΦＴ１に蓄積された信号電荷を信号検出部ＤＮへ読み出す。この読み出した信号を増幅トランジスタＴｂで垂直信号線ＶＬＩＮへと出力する。その後、ΦＲＥＳＥＴ信号を“ＨＩＧＨ”にして、予め信号検出部ＤＮの余分な信号電荷をドレインＶＤＤに排出しておく。
【００９１】
また時刻ｔ１０では、ΦＣＬＰ信号とΦＳＨ信号を“ＨＩＧＨ”にして、第１の蓄積電極ΦＴ１から出力された信号をノイズキャンセラ回路２７のコンデンサＣｃに保持しておく。
【００９２】
次に時刻ｔ１１では、ΦＴ２１信号を“ＬＯＷ”にする。第２の蓄積電極ΦＴ２に蓄積された信号電荷を信号検出部ＤＮへ読み出す。この読み出した信号を増幅トランジスタＴｂで垂直信号線ＶＬＩＮへと出力する。
【００９３】
時刻ｔ１０において保持した信号と時刻ｔ１１における信号の差分を検出することができる。したがって、図１０に示すように、第１の蓄積電極ΦＴ１と第２の蓄積電極ΦＴ２に蓄積された信号電荷が等しい場合は信号が無く、ΦＴ１とΦＴ２の信号電荷に差がある場合はその差分の信号が検出される。
【００９４】
［第４の実施形態］次に本発明の第４の実施形態について説明する。第４の実施形態のイメージセンサも第１の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【００９５】
撮像領域は、２次元配列された複数の画素セルから構成されており、１つの画素セルには４つのトランジスタとＣＣＤ素子とフォトダイオードから構成されている。
【００９６】
タイミング発生回路からは電子シャッタ読出しパルスΦＲＥＡＤＥＳ及び２つの信号読出しパルスΦＲＥＡＤＲ１，ΦＲＥＡＤＲ２、バイアス発生回路からはバイアス電圧ＶＯＧが全画素セルに対して共通に供給される。
【００９７】
また、垂直走査回路からはラインアドレスパルスΦＡＤＲＥＳｎ、リセットパルスΦＲＥＳＥＴｎ、２つの信号蓄積パルスΦＴ１ｎ，ΦＴ２ｎ（ｎは正の整数）がライン毎に供給される。
【００９８】
図１１に示すように画素セルの主な構成は、２つのフォトダイオードＰＤ１，ＰＤ２、電子シャッタ読出し電極ΦＲＥＡＤＲ、２つの信号読出し電極ΦＲＥＡＤＲ１，ΦＲＥＡＤＲ２、２つの信号蓄積電極ΦＴ１，ΦＴ２、出力用ゲートＯＧ、信号検出部ＤＮ、この信号検出部ＤＮのリセットトランジスタＴｃ、信号検出部ＤＮの信号を出力するための増幅トランジスタＴｂとから構成されている。
【００９９】
第１の信号読出し電極ΦＲＥＡＤＲ１、第１の信号蓄積電極ΦＴ１及び出力用ゲートＯＧ、並びに、第２の信号読出し電極ΦＲＥＡＤＲ２、第２の信号蓄積電極ΦＴ２及び出力用ゲートＯＧは、それぞれ単層電極で形成した第１並びに第２のＣＣＤ構造になっている。出力用ゲートＯＧは第１のＣＣＤ部と第２のＣＣＤ部に共通している。
【０１００】
第１のＣＣＤ部には第１のフォトダイオードＰＤ１、第２のＣＣＤ部には第２のフォトダイオードＰＤ２が接続されている。また、電極ΦＴ１，ΦＴ２と信号検出部ＤＮの上部は入射光を遮るためアルミ電極で覆われている。
【０１０１】
次に、ＣＭＯＳイメージセンサの具体的動作について図１２に示す動作タイミングチャートを用いて説明する。
【０１０２】
時刻ｔ１では、各画素セルの第１及び第２のフォトダイオードＰＤ１，ＰＤ２並びに第１及び第２の蓄積電極ΦＴ１，ΦＴ２に溜まった余分な信号電荷が蓄積された状態にある。
【０１０３】
時刻ｔ２では、ΦＲＥＡＤＥＳ信号を“ＨＩＧＨ”にする。第１及び第２のフォトダイオードＰＤ１，ＰＤ２に蓄積されていた信号電荷を電極ΦＲＥＡＤＥＳ側に読み出して、ドレインＶＤＤに信号電荷を排出している。この時点での第１及び第２のフォトダイオードＰＤ１，ＰＤ２の信号電荷は除去される。
【０１０４】
時刻ｔ３では、第１及び第２のフォトダイオードＰＤ１，ＰＤ２に入射した光を信号電荷に変換し，この信号電荷を一定期間（ｔｓ１）第１及び第２のフォトダイオードＰＤ１，ＰＤ２にそれぞれ蓄積されている。
【０１０５】
時刻ｔ４では、ΦＴ１１，ΦＴ２１信号をそれぞれ同時に“ＬＯＷ”にする。信号電荷を第１及び第２のフォトダイオードＰＤ１，ＰＤ２から第１及び第２の蓄積電極ΦＴ１，ΦＴ２に読み出す前に第１及び第２の蓄積電極ΦＴ１，ΦＴ２の余分な信号電荷は信号検出部ＤＮを介してドレインＶＤＤへ排出される。
【０１０６】
時刻ｔ５では、第１及び第２のΦＲＥＡＤＲ１，ΦＲＥＡＤＲ２信号をそれぞれ同時に“ＨＩＧＨ”にする。第１及び第２のフォトダイオードＰＤ１，ＰＤ２で光電変換して一定期間（ｔｓ１）それぞれ蓄積した信号電荷を第１及び第２の蓄積電極ΦＴ１，ΦＴ２へ読み出す。
【０１０７】
時刻ｔ６では、ΦＲＥＳＥＴ信号を“ＨＩＧＨ”にする。信号検出部ＤＮの余分な信号電荷をドレインＶＤＤに排出している。すなわち、信号検出部ＤＮの暗時電圧・リーク電流をリセットしている。
【０１０８】
時刻ｔ７では、ΦＴ１１信号を“ＬＯＷ”にする。第１の蓄積電極ΦＴ１１に蓄積された信号電荷を信号検出部ＤＮへ読み出す。この読み出した信号を増幅トランジスタＴｂで垂直信号線ＶＬＩＮへと出力する。その後、ΦＲＥＳＥＴ信号を“ＨＩＧＨ”にして、予め信号検出部ＤＮの余分な信号電荷をドレインＶＤＤに排出しておく。
【０１０９】
また時刻ｔ７では、ΦＣＬＰ信号とΦＳＨ信号を“ＨＩＧＨ”にして、第１の蓄積電極ΦＴ１から出力された信号をノイズキャンセラ回路３７のコンデンサＣｃに保持しておく。
【０１１０】
次に時刻ｔ８では、ΦＴ２１信号を“ＬＯＷ”にする。第２の蓄積電極ΦＴ２に蓄積された信号電荷を信号検出部ＤＮへ読み出す。この読み出した信号を増幅トランジスタＴｂで垂直信号線ＶＬＩＮへと出力する。
【０１１１】
時刻ｔ７において保持した信号と時刻ｔ８における信号の差分を検出することができる。したがって、図１２に示すように、第１の蓄積電極ΦＴ１と第２の蓄積電極ΦＴ２に蓄積された信号電荷が等しい場合は信号が無く、ΦＴ１とΦＴ２の信号電荷に差がある場合はその差分の信号が検出される。
【０１１２】
本実施形態では、信号検出部ＤＮから出力される信号処理が前述した第３の実施形態と同じ方法を用いている。しかし、２つのフォトダイオードＰＤ１，ＰＤ２を用いて同時に入射光を検出しているので、第３の実施形態と比較して検出時間を短縮することができる。
【０１１３】
【発明の効果】
以上詳述したように本発明によれば、ＣＭＯＳイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮影可能がイメージセンサを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を表わすイメージセンサの回路図である。
【図２】本発明の第１の実施形態における画素セルの主な構成図及びその断面図である。
【図３】図１に示すイメージセンサの各信号の動作タイミングを表わしたタイミングチャートである。
【図４】図３におけるタイミングチャートの時刻ｔ４〜ｔ７までの各信号の動作タイミングを詳細に表わしたタイミングチャートである。
【図５】本発明の第１の実施形態における画素セルの信号電荷のポテンシャルを表した図である。
【図６】本発明の第２の実施形態における画素セルの主な構成図及びその断面図である。
【図７】本発明の第２の実施形態におけるイメージセンサの各信号の動作タイミングを表わしたタイミングチャートである。
【図８】本発明の第２の実施形態における画素セルの信号電荷のポテンシャルを表わした図である。
【図９】本発明の第３の実施形態における画素セルの主な構成図である。
【図１０】本発明の第３の実施形態におけるイメージセンサの各信号の動作タイミングを表したタイミングチャートである。
【図１１】本発明の第４の実施形態における画素セルの主な構成図である。
【図１２】本発明の第４の実施形態におけるイメージセンサの各信号の動作タイミングを表したタイミングチャートである。
【図１３】従来技術におけるイメージセンサの回路図である。
【符号の説明】
１・・・ＣＭＯＳイメージセンサ
２・・・撮像領域
２ａ〜２ｄ・・・画素セル
３・・・タイミング発生回路
４・・・垂直走査回路
５・・・水平走査回路
６・・・バイアス発生回路
７・・・ノイズキャンセラ回路
【図１】
2004165467.tif 000003
【図２】
2004165467.tif 000004
【図３】
2004165467.tif 000005
【図４】
2004165467.tif 000006
【図５】
2004165467.tif 000007
【図６】
2004165467.tif 000008
【図７】
2004165467.tif 000009
【図８】
2004165467.tif 000010
【図９】
2004165467.tif 000011
【図１０】
2004165467.tif 000012
【図１１】
2004165467.tif 000013
【図１２】
2004165467.tif 000014
【図１３】
2004165467.tif 000015