(57)【要約】【課題】ドライエッチングにより半導体基板上に形成した材料膜パターンの寸法変動を抑制する。【解決手段】エッチング装置１のエージングを行った後に、エッチング装置１を用いて１ロットの半導体基板上の材料膜に対してドライエッチング処理を順次行い、各半導体基板上に材料膜パターンを形成する。そのドライエッチング処理におけるエッチング終点時間またはエッチレートを測定し、その値に応じて変更された条件でエッチング装置１のエージングを行う。それから、次のロットの半導体基板上の材料膜に対してドライエッチング処理を順次行い、各半導体基板上に材料膜パターンを形成する。【選択図】　　図１
2004079609.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）エッチング装置のエッチング処理室の内壁上の堆積物をモニタし、エッチング装置のエッチング処理室の内壁上の堆積物の量が第１の量となるまでエッチング装置のエージングを行う工程、
（ｂ）前記（ａ）工程の後に、前記エッチング装置を用いて、半導体基板上の材料膜をドライエッチングする工程。
【請求項２】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１のエージング条件でエッチング装置をエージングする工程、
（ｂ）前記（ａ）工程の後に、前記エッチング装置を用いて第１の半導体基板上の材料膜をドライエッチングする工程、
（ｃ）前記（ｂ）工程のエッチング終点時間またはエッチレートに応じて前記第１のエージング条件を調節して第２のエージング条件とし、第２のエージング条件で前記エッチング装置をエージングする工程、
（ｄ）前記（ｃ）工程の後に、前記エッチング装置を用いて第２の半導体基板上の材料膜をドライエッチングする工程。
【請求項３】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）エッチング装置のエッチング処理室の内壁上の堆積物をＦＴ−ＩＲ法または質量分析法を用いてモニタし、エッチング装置のエッチング処理室の内壁上の堆積物の量が第１の量となるまでエッチング装置のエージングを行う工程、
（ｂ）前記（ａ）工程の後に、前記エッチング装置を用いて、半導体基板上の材料膜をドライエッチングする工程。
【請求項４】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）エッチング装置のエッチング処理室の内壁上の堆積物の量が第１の量となるまでエッチング装置のエージングを行う工程、
（ｂ）前記（ａ）工程の後に、前記エッチング装置を用いて、第１の半導体基板上の材料膜をドライエッチングする工程、
（ｃ）前記（ｂ）工程の後に、前記エッチング装置のエッチング処理室の内壁をクリーニングする工程、
（ｄ）前記（ｃ）工程の後に、前記エッチング装置のエッチング処理室の内壁上の堆積物の量が前記第１の量となるまで前記エッチング装置のエージングを行う工程、
（ｅ）前記（ｄ）工程の後に、前記エッチング装置を用いて、第２の半導体基板上の材料膜をドライエッチングする工程。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）エッチング装置のエージングを行う工程、
（ｂ）前記（ａ）工程で前記エッチング装置のエッチング処理室の内壁に堆積した堆積物の量に応じて、前記エッチング装置を用いてダミーの半導体基板をドライエッチングする工程、
（ｃ）前記（ｂ）工程の後に、前記エッチング装置を用いて、半導体装置を製造すべき半導体基板上の材料膜をドライエッチングする工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ドライエッチング工程を用いた半導体装置の製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の製造工程では、半導体基板上に形成された材料膜上にフォトレジスト膜を形成し、フォトレジスト膜を露光し現像してパターン化し、形成されたフォトレジストパターンをエッチングマスクとして用いて、材料膜をドライエッチングする。これにより、所定の形状および寸法を有する材料膜パターンが半導体基板上に形成される。このような種々の材料膜パターンを積層することなどにより、半導体装置が製造される。
【０００３】
【発明が解決しようとする課題】
近年、形成すべき材料膜パターンの微細化が加速してきており、目標寸法値の許容範囲が狭くなってきている。このため、寸法精度向上対策として、ロット内またはロット間の寸法変動を抑制することが要求されている。
【０００４】
発明者の検討によれば、寸法の高精度化が特に要求されているゲート電極や配線のドライエッチング工程において、エッチング時に発生する反応生成物により、エッチング（ドライエッチング）装置のチャンバ内壁の状態が変わり、形成されたゲート電極パターンや配線パターンの寸法が変動することが分かった。これは、半導体装置の性能を低減し、製造歩留まりを低下させる恐れがある。
【０００５】
本発明の目的は、半導体基板上に形成された材料膜パターンの寸法精度を高めることができる半導体装置の製造方法を提供することにある。
【０００６】
本発明の他の目的は、所定の寸法の材料膜パターンを安定的に製造することが可能な半導体装置の製造方法を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の半導体装置の製造方法は、各ロットの半導体基板をドライエッチングする際のエッチング処理室の内壁上の堆積物の状態がロット間で同じになるように、各ロットの半導体基板のドライエッチング前に行われるエッチング装置のエージングの条件を調節するものである。
【００１０】
また、本発明の半導体装置の製造方法は、各ロットの半導体基板をドライエッチングする際のエッチング処理室の内壁上の堆積物の状態がロット間で同じになるように、ダミーの半導体基板のドライエッチングを行うものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
本実施形態の半導体装置の製造工程を図面を参照して説明する。図１は、本実施の形態の半導体装置の製造工程、ここでは半導体基板上の材料膜のドライエッチング工程で用いられる半導体製造装置の概念的な構造を示す説明図である。
【００１３】
図１に示される半導体製造装置、ここではエッチング（ドライエッチング）装置１は、ゲート電極を形成するためのドライエッチングに用いられるエッチング装置であり、例えばＵＨＦまたはマイクロ（μ）波ＥＣＲ（ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎｒｅｓｏｎａｎｃｅ）エッチング装置である。エッチング装置１は、真空気密が可能でエッチング処理を行うためのチャンバ（エッチング処理室または反応室）２と、チャンバ２内に配置され、その上に半導体基板３を載置し、必要に応じて高周波電圧を印加可能な電極（下部電極）４および電極４に連結したサセプタ５と、サセプタ５を支持し、サセプタ５の下方に位置する電極下部カバー６とを備えている。エッチング装置１は、更に、チャンバ２の側面上部に配置された石英内筒７と、石英内筒７の周囲または外部に配置された放電ブロック８と、石英内筒７および放電ブロック８を支持してチャンバ２に連結し、表面がＡｌ２Ｏ３（酸化アルミニウムまたはアルミナ）でコーティングされたＡｌ（アルミニウム）などからなるＡｌ（アルミニウム）アース部９と、チャンバ２または石英内筒７の上部に配置された石英シャワープレート１０と、石英シャワープレート１０上（あるいはチャンバ２または石英内筒７の上部）に配置された石英板１１と、導波管１２を介してＵＨＦ波またはマイクロ（μ）波を供給するための電源１３と、電子サイクロトロン共鳴（ＥＣＲ）のための磁界を発生させる電磁コイル１４とを備えている。放電ブロック８は、Ａｌアース部９およびチャンバ２の壁部を介して接地することができる。また、チャンバ２内はターボ分子ポンプ（ＴＭＰ：ｔｕｒｂｏ　ｍｏｌｅｃｕｌａｒ　ｐｕｍｐ）などの排気装置１５を用いて排気口１６から排気できるように構成されている。
【００１４】
エッチング装置１では、Ｃｌ２ガス、ＨＢｒガスおよびＯ２ガスなどを図示しないガス導入手段を介して石英シャワープレート１１からチャンバ２内に供給し、電源１３から発生したマイクロ波（の電界）と、電磁コイル１４により発生した磁界により、有磁場マイクロ波放電を発生させて高密度プラズマを発生させ、これを利用して、半導体基板３上の材料膜をエッチングする。
【００１５】
次に、上記エッチング装置１のようなエッチング装置を用いて半導体基板上の材料膜をドライエッチングする工程、例えばゲート電極を形成するために半導体基板上のゲート電極材料膜（例えばポリシリコン膜またはポリシリコン膜、窒化タングステン膜およびタングステン膜の積層膜であり、その上にキャップ膜としての絶縁膜を形成していてもよい）をドライエッチングする工程について説明する。
【００１６】
１ロット（例えば２５枚）の半導体基板に対してドライエッチング処理を行う前に、エッチング（ドライエッチング）装置、例えば上記エッチング装置１のようなＵＨＦまたはマイクロ波ＥＣＲ（ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ）エッチング装置をエージングし、その後、半導体基板上のポリシリコン膜またはポリシリコン膜とタングステン膜との積層膜のドライエッチングを着工する。このようなエッチング装置１のエッチング前のエージング処理は、１ロットの半導体基板をエッチング装置１でドライエッチング処理する毎に行なわれる。ここで、エージングとは、半導体製造装置（エッチング装置）の特性または製造される半導体装置の特性などを安定化させるために行われる試験的運転などのことである。エッチング装置１のエージングは、例えば、チャンバ（エッチング処理室または反応室）２内を暖め、また、チャンバ２の内壁上に堆積する堆積物を飽和させるために行われ、例えばチャンバ２内のサセプタ５または電極４上にダミーの半導体基板（半導体ウエハ）を配置し、エージング後のドライエッチング工程と同様または類似した条件（例えば導入ガスや電圧など）でエッチング装置１を動作させることにより行うことができるが、ドライエッチング条件とエージング条件とが異なっていてもよい。
【００１７】
エージング処理が終了したら、エッチング装置１のチャンバ２からダミーの半導体基板を搬出し、半導体装置を製造するための半導体基板（半導体ウエハ）をチャンバ２内に搬入して、ドライエッチング処理を着工する。
【００１８】
１ロット（例えば２５枚）の半導体基板のドライエッチング処理が終了したら、エッチング装置１のチャンバ２内壁のクリーニングを行う。これは、例えばエッチング装置１のチャンバ２内壁に付着したＳｉ系の反応生成物（エッチング処理中に生成される反応生成物）などを除去するために行われ、Ｓｉ系反応生成物をエッチングできるガス、例えばフッ素系ガスのプラズマを発生させて、チャンバ２内壁をクリーニングする。
【００１９】
それから、次のロットの半導体基板のドライエッチング処理を着工する前に、エッチング装置１のエージングを行い、エージング終了後に次のロット（例えば２５枚）の半導体基板のドライエッチング処理を着工する。
【００２０】
図２〜図４は、ドライエッチング工程時のエージング条件とロット（ここでは２５枚の半導体基板）内のゲート電極の寸法の変動を説明するためのグラフである。図２は、エッチング装置１のエージング条件が最適の場合、図３は、エッチング装置１のエージングが過剰であった場合、図４は、エッチング装置１のエージングが不足していた場合に対応する。図２〜図４のグラフの横軸は、ドライエッチング処理した半導体基板のＮｏ．または番号に対応し、ドライエッチングを行った順にＮｏ．１〜２５と番号付けしており、エージング後に最初にドライエッチング処理した半導体基板がＮｏ．１に対応する。図２〜図４のグラフの縦軸は、ドライエッチングにより各半導体基板に形成されたゲート電極の寸法（ゲート長）に対応する。
【００２１】
図２に示されるように、エッチング装置１を適切な条件でエージングした後に、１ロット（ここでは２５枚）の半導体基板に対するドライエッチング処理（ゲート電極を形成するためのドライエッチング）を行った場合、いずれの半導体基板についても、ほぼ同じ寸法のゲート電極パターンを形成することができ、ロット内（１ロットを構成する２５枚の半導体基板間）で寸法変動は生じない。
【００２２】
それに対してエッチング装置１のエージングが過剰であった場合（例えばエージング時間が長すぎた場合）、図３に示されるように、最初の半導体基板（エージング後最初にドライエッチング処理された半導体基板）では形成されたゲート電極の寸法が大きく（エッチレートが小さいためフォトレジストパターン寸法より大きくなる）、それから徐々に小さくなって飽和し、例えば１０枚目以降の半導体基板では、ほぼ同じ寸法のゲート電極パターンを形成することができるようになる。
【００２３】
また、エッチング装置１のエージングが不足していた場合（例えばエージング時間が短すぎた場合）、図４に示されるように、最初の半導体基板では形成されたゲート電極の寸法は小さく（エッチレートが大きいためフォトレジストパターン寸法より小さくなる）、それから徐々に大きくなって飽和し、例えば１０枚目以降の半導体基板では、ほぼ同じ寸法のゲート電極パターンを形成することができるようになる。
【００２４】
このように、エッチング装置１のエージングが不足または過剰であった場合は、エージング後のドライエッチング処理で形成されるゲート電極パターンの寸法のロット内（１ロットを構成する例えば２５枚の半導体基板間）での変動が大きい。この寸法変動は、図３および図４から分かるように、エージング直後にドライエッチングを行った１枚目の半導体基板で最も顕著である。このようなゲート電極パターンの寸法の変動は、エッチング装置１のＡｌアース部９をコーティングしているＡｌ２Ｏ３（酸化アルミニウムまたはアルミナ）の削れやチャンバ２内壁にデポまたは堆積するＡｌＦ（フッ化アルミニウム）やＷＦ（フッ化タングステン）などの堆積物が原因であると考えられる。
【００２５】
エージングの最適条件は、エッチング装置１のチャンバ２の内壁の状態に左右され、特にＡｌアース部９をコーティングしているＡｌ２Ｏ３がエージング中に削れた（スパッタされた）ことにより発生するＡｌＦや、Ｗ（タングステン）のエッチング時に発生するＷＦが直接的または間接的にチャンバの内壁の状態を左右し、ＳｉＦ（フッ化シリコン）などのＳｉ（シリコン）系反応生成物のチャンバの内壁への吸着に影響を及ぼす。
【００２６】
エッチング装置１のエージングが過剰であると、エージング中に生成された反応生成物のチャンバの内壁への堆積量が多くなり、エージング直後に行うドライエッチング工程において、Ｓｉ（シリコン）系反応生成物のチャンバ２の内壁への吸着または堆積量が少なくなる。これは、エッチレート（エッチング速度）が遅くなるように作用する（図３の場合に対応）。
【００２７】
一方、　エッチング装置１のエージングが不足していると、エージング中に生成された反応生成物のチャンバ２の内壁への堆積量が少なくなり、エージング直後に行うドライエッチング工程において、Ｓｉ（シリコン）系反応生成物などのチャンバ２の内壁への吸着または堆積量が多くなる。これは、エッチレート（エッチング速度）が速くなるように作用する（図４の場合に対応）。
【００２８】
従って、各ロットで、任意の半導体基板、例えば１枚目の半導体基板（エージング後最初にドライエッチング処理を行う半導体基板）の酸化シリコン（ＳｉＯ２）またはポリシリコン（ＰｏｌｙＳｉ）膜などのエッチング終点時間またはエッチレートを調べ、エッチング終点時間が基準値（例えば図２のようにロット内寸法変動が生じなかったときのエッチング終点時間）よりも長くなった場合またはエッチレートが基準値（例えば図２のようにロット内寸法変動が生じなかったときのエッチレート）よりも遅くなった場合は、エージング時間を短くし、エッチング終点時間が基準値よりも短くなった場合またはエッチレートが基準値よりも速くなった場合は、エージング時間を長くする。このように、エッチング終点時間またはエッチレートを測定し、エッチング装置１のチャンバ２内壁の状態を間接的に観測またはモニタすることで、それに対応したエージング条件（例えばエージング時間）を設定する。エッチング終点時間またはエッチレートは、例えば、質量分析法、分光分析法またはモニタ法などを用いて測定することができる。このようにして設定または調節されたエージング条件で、次のロットのドライエッチング処理の前のエッチング装置１のエージングを行う。
【００２９】
これにより、チャンバ２内壁の状態を常に一定にしながら各ロットの半導体基板のドライエッチング工程を着工することができ、各ロット内での形成パターン寸法の変動を抑制することができる。このため、半導体基板上に形成されたゲート電極や配線などのパターン寸法（例えばゲート長や配線幅）の精度を高めることができ、また、所定の寸法の材料膜パターンを安定的に製造することが可能となる。これにより、半導体装置の性能を向上し、製造歩留まりを改善できる。
【００３０】
エージング時間を調節する代わりに、エージング終了後所定枚数のダミー半導体基板（そこから半導体装置を製造しないダミーの半導体基板）を用いたランニング（ドライエッチング処理）を行い、その後、製品半導体基板（半導体装置を製造するための半導体基板）のドライエッチング処理（ランニング）を行うようにしてもよい。エッチング終点時間またはエッチレートを測定し、エッチング装置１のチャンバ２内壁の状態を間接的に観測またはモニタすることで、ダミー半導体基板のランニング枚数を調節し（例えばエージング不足の場合はダミー半導体基板のランニング枚数を増やす）、それによって製品半導体基板のドライエッチング処理時のチャンバ２内壁の状態を常に一定とすることもできる。また、ダミー半導体基板のランニングにはＡｌアース部９を削り、チャンバ２内壁にＡｌＦを付着させるような条件を用いてもよい。また、ダミー半導体基板のランニング枚数を調節する代わりに、ダミー半導体基板を用いたランニングを１枚のダミー半導体基板だけで行い、そのダミー半導体基板を用いたランニングの時間を調節してもよい。製品半導体基板のドライエッチングがゲート電極を形成するためのゲート電極材料膜（例えばポリシリコン膜またはポリシリコン膜、窒化タングステン膜およびタングステン膜の積層膜）のドライエッチング工程の場合は、ダミー半導体基板上には、ポリシリコン膜やタングステン膜などを形成しておいてもよい。
【００３１】
上記実施の形態では、エッチング終点時間またはエッチレートを測定することで、エッチング装置１のチャンバ２内壁の状態を間接的にモニタし、エージング条件（例えばエージング時間）を設定または変更している。しかしながら、エッチング装置のチャンバ内壁の状態を、例えばＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ　ｔｒａｎｓｆｏｒｍ　ｉｎｆｒａｒｅｄ　ｓｐｅｃｔｒｏｓｃｏｐｙ）法や質量分析法などを用いて直接的にモニタし、エージング条件（例えばエージング時間）を設定または変更することもできる。
【００３２】
図５は、ＦＴ−ＩＲ装置を取り付けたエッチング装置を概念的に示す説明図であり、図６は、質量分析計を取り付けたエッチング装置を概念的に示す説明図である。図５のエッチング装置（半導体製造装置）２１は図１のエッチング装置１にＦＴ−ＩＲ装置を取り付けたものに対応し、図６のエッチング装置（半導体製造装置）２２は、図１のエッチング装置１に質量分析計を取り付けたものに対応する。
【００３３】
図５に示されるように、ＦＴ−ＩＲ法を用いて、チャンバ内壁に堆積した堆積物を観測またはモニタし、チャンバ内壁へ付着または堆積した堆積物の状態または量（例えば堆積物の膜厚や堆積面積）が基準値に到達した段階でエージングを終了し、半導体基板へのドライエッチング工程に着工する。基準値としては、例えば、図２のように形成されたパターンの寸法がロット内でほとんど変動しないときのエージング終了直後のチャンバ内壁の堆積物の状態または量（例えば堆積物の膜厚や堆積面積）をＦＴ−ＩＲ法を用いて検出しておき、その値を用いることができる。また、図５では、レーザ光または赤外線などの光源２３をチャンバ２の所定の位置、例えば石英内筒７の側方に設け、光源２３から放射され、対向する位置の石英内筒７で反射されたレーザ光または赤外線をディテクタ２４で検出し、分析することで、石英内筒７に付着または堆積した堆積物の堆積量（例えば堆積物の膜厚や堆積面積）を検出することができる。
【００３４】
これにより、チャンバ内壁への堆積物の堆積量が一定となるように、エージング時間を調整することができる。このため、ロット内での寸法変動を防止することが可能になる。
【００３５】
また、図６に示されるように、質量分析計２５を用いて、チャンバの排気口から排気される成分を分析し、定量化することによって、チャンバ内壁への堆積物の状態または量が一定となるように、エージング時間を調整することもできる。このため、ロット内での寸法変動を防止することが可能になる。
【００３６】
図７は、ロット間の寸法の安定性を説明するためのグラフである。図７のグラフの横軸は、ドライエッチング処理の着工枚数（半導体基板の枚数）に対応し、図７のグラフの縦軸は、ドライエッチング処理によって形成されたゲート電極の寸法シフト量に対応する。図７のグラフでは、約４０００枚（約１６０ロット）の半導体基板のドライエッチングを着工しているが、上記のように１ロット（例えば２５枚の半導体基板）毎にドライエッチング前のエージング処理と、ドライエッチング後のクリーニング処理とを行っている。また、図７のグラフでは、上記実施の形態のようにエッチング装置１（または２１あるいは２２）のエージング条件（例えばエージング時間）を制御した場合と、エッチング装置１のエージング条件を一定とした場合の両方を載せてある。
【００３７】
図８は、半導体基板上に形成されたゲート電極の寸法シフト量を説明するための模式的な断面図である。図８に示されるように、ドライエッチングの条件などによって、半導体基板２７（ゲート絶縁膜は図示せず）上に形成されたゲート電極２８にはテーパが形成され、底面の寸法Ｗ１と上面の寸法Ｗ２の差（Ｗ１−Ｗ２）で表される寸法シフト量ＷＳ（ここでＷＳ＝Ｗ１−Ｗ２）が生じる。図７のグラフでは、各半導体基板上に形成されたゲート電極の寸法シフト量ＷＳを測定してプロットしてある。
【００３８】
図７のグラフから分かるように、エッチング装置１のエージング条件を変更することなく一定にして、多数のロット（の半導体基板）のドライエッチング処理を行うと（図７のグラフで点線で示されている）、寸法シフト量ＷＳは一定とならず、変動する。図７のグラフでは、約１０００枚（約４０ロット）目から寸法シフト量ＷＳが変動し始め、寸法シフト量ＷＳがマイナス側に移行し、過剰なエッチングが行われるようになる。
【００３９】
本実施の形態のように、エッチング装置１（または２１あるいは２２）のエージング条件を上記のように各ロット毎に調節または制御することにより、形成されたゲート電極の寸法シフト量ＷＳは一定になり、ほとんど変動しない。これにより、所定の寸法および形状のゲート電極を安定して形成することが可能となる。このように、本実施の形態は、長期的なロット間の寸法変動を抑制することもできる。
【００４０】
次に、上記エージング条件の制御を行って半導体装置を製造する工程について説明する。図９は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）回路を有する半導体装置の製造工程中の要部断面図である。ここでは、１枚の半導体基板（半導体ウエハ）に半導体素子を形成して半導体装置を製造する場合について説明するが、他の半導体基板についても同様にして半導体素子を形成し、半導体装置を製造することができる。
【００４１】
まず、図９に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）３１の主面に素子分離領域３２が形成される。素子分離領域３２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄｉｚａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　）法などにより形成される。
【００４２】
次に、半導体基板３１の主面から所定の深さに渡ってｐ型ウエル３３およびｎ型ウエル３４が形成される。ｐ型ウエル３３は、例えばホウ素などの不純物をイオン注入することなどによって形成され、ｎ型ウエル３４は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【００４３】
次に、ｐ型ウエル３３およびｎ型ウエル３４の表面にゲート絶縁膜３５が形成される。ゲート絶縁膜３５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４４】
次に、ｐ型ウエル３３およびｎ型ウエル３４のゲート絶縁膜２５上にゲート電極３６が形成される。ゲート電極３６は、例えばポリメタルゲートとして形成することができ、例えばゲート絶縁膜３５上に低抵抗の多結晶シリコン（ＰｏｌｙＳｉ）膜３６ａ、窒化タングステン膜３６ｂのようなバリアメタル膜、およびタングステン（Ｗ）膜３６ｃのような金属膜を積層し、フォトリソグラフィ法およびエッチング（ドライエッチング）法を用いてパターン化して形成することができる。この場合、タングステン（Ｗ）膜３６ｃの上に窒化シリコン膜を形成した構造とすることもできる。また、多結晶シリコン膜３６ａはデュアルポリシリコン（ＤｕａｌポリＳｉ）により形成し、２つの多結晶シリコン膜からなる構成とすることもできる。また、ゲート電極３６は低抵抗の多結晶シリコン膜の単層膜により構成することもできる。
【００４５】
次に、ｐ型ウエル３３のゲート電極３６の両側の領域にリンなどの不純物をイオン注入することにより、ｎ−型の半導体領域３７ａが形成され、ｎ型ウエル３４のゲート電極３６の両側の領域にホウ素などの不純物をイオン注入することにより、ｐ−型の半導体領域３８ａが形成される。
【００４６】
次に、ゲート電極３６の側壁上には、例えば酸化シリコンまたは窒化シリコンなどからなる側壁スペーサまたはサイドウォール３９が形成される。サイドウォール３９の形成後、ｎ＋型の半導体領域３７ｂ（ソース、ドレイン）が、例えば、ｐ型ウエル３３のゲート電極３６およびサイドウォール３９の両側の領域にリンなどの不純物をイオン注入することにより形成され、ｐ＋型の半導体領域３８ｂ（ソース、ドレイン）が、例えば、ｎ型ウエル３４のゲート電極３６およびサイドウォール３９の両側の領域にホウ素などの不純物をイオン注入することにより形成される。ｎ＋型の半導体領域３７ｂは、ｎ−型の半導体領域３７ａよりも不純物濃度が高く、ｐ＋型の半導体領域３８ｂは、ｐ−型の半導体領域３８ａよりも不純物濃度が高い。
【００４７】
これにより、ｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）４０とｐチャネル型のＭＩＳＦＥＴ４１とが形成される。
【００４８】
次に、半導体基板３１上には、ゲート電極３６およびサイドウォール３９を覆うように、絶縁膜４２が形成される。絶縁膜４２は、例えばゲート電極３６間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜などからなる。
【００４９】
それから、絶縁膜４２には、フォトリソグラフィ法およびエッチング法を用いてコンタクトホール４３が形成され、コンタクトホール４３の底部で、半導体基板３１の主面の一部、例えばｎ＋型の半導体領域３７ｂおよびｐ＋型の半導体領域３８ｂの一部、やゲート電極３６の一部などが露出される。
【００５０】
次に、コンタクトホール４３内に、タングステン（Ｗ）などからなるプラグ４４が形成される。プラグ４４は、例えば、コンタクトホール４３の内部を含む絶縁膜４２上にバリア膜として例えば窒化チタン膜４４ａを形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって窒化チタン膜４４ａ上にコンタクトホール４３を埋めるように形成し、絶縁膜４２上の不要なタングステン膜および窒化チタン膜４４ａをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成される。
【００５１】
次に、プラグ４４が埋め込まれた絶縁膜４２上に、第１層配線として例えばタングステンなどからなる配線（配線パターン）４５が形成される。配線４５は、絶縁膜４２上にタングステン膜などを形成し、フォトリソグラフィ法およびエッチング（ドライエッチング）法によってパターン化することにより形成することができる。配線４５は、プラグ４４を介してｎチャネル型ＭＩＳＦＥＴ４０およびｐチャネル型ＭＩＳＦＥＴ４１のソース・ドレイン用の半導体領域３７ｂおよび３８ｂやゲート電極３６と電気的に接続されている。配線４５は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜としても良い。
【００５２】
次に、絶縁膜４２上に、配線４５を覆うように、絶縁膜４６が形成される。その後、コンタクトホール４３と同様にして、絶縁膜４６に配線４５の一部を露出するビアまたはスルーホール４７が形成され、プラグ４４や配線４５と同様にして、スルーホール４７を埋めるプラグ４８や、プラグ４８を介して配線４５に電気的に接続する第２層配線としての配線４９が形成される。そして、絶縁膜４６上に、配線４９を覆うように、絶縁膜５０が形成される。
【００５３】
その後、図示は省略するが、スルーホール４７と同様にして、絶縁膜５０に配線４９の一部を露出するビアまたはスルーホールが形成され、プラグ４８や配線４９と同様にして、スルーホールを埋めるプラグや、プラグを介して配線４９に電気的に接続する上層配線などが、必要に応じて形成される。
【００５４】
このような半導体装置の製造工程には、特に記述しなかったエッチング（ドライエッチング）工程を含めて、多数のエッチング（ドライエッチング）工程が含まれている。このエッチング（ドライエッチング）工程においては、エッチング装置のエージング条件（例えばエージング時間）を、上記のようにチャンバ内壁の堆積物の状態を間接的または直接的に観測またはモニタして調整することにより調節し、各ロットの半導体基板に対してドライエッチング処理を行う。このようなエッチング装置のエージング条件の調節は、エッチング工程の全てについて適用することもできるが、全エッチング工程のうちの任意の工程（単数または複数）についてだけ適用してもよく、また、高い寸法精度を要求されるゲート電極を形成するためのエッチング工程に適用すれば効果は大きいが、アルミニウム配線またはタングステン配線を形成するためのエッチング工程などにも有効であり、また、コンタクトホールなどを形成するための絶縁膜のエッチング工程などにも適用できる。これにより、ゲート電極や配線パターンなどの材料膜パターンの寸法（例えばゲート長や配線幅）の精度を高めることができ、また、所定の寸法の材料膜パターンを安定的に製造することが可能となる。このため、半導体装置の性能を向上し、製造歩留まりを改善できる。
【００５５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５６】
前記実施の形態では、ＣＭＩＳＦＥＴを有する半導体装置の製造工程について説明したが、本発明は、これに限定されるものではなく、ドライエッチング工程を有する種々の半導体装置の製造工程に適用することができる。
【００５７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５８】
各ロットの半導体基板をドライエッチングする際のエッチング処理室の内壁上の堆積物の状態をロット間で同じとすることで、所定の寸法の材料膜パターンを安定的に製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程に用いられる半導体製造装置の概念的な構造を示す説明図である。
【図２】ドライエッチング工程時のエージング条件とロット内のゲート電極の寸法の変動を説明するためのグラフである。
【図３】ドライエッチング工程時のエージング条件とロット内のゲート電極の寸法の変動を説明するためのグラフである。
【図４】ドライエッチング工程時のエージング条件とロット内のゲート電極の寸法の変動を説明するためのグラフである。
【図５】ＦＴ−ＩＲ装置を取り付けたエッチング装置を概念的に示す説明図である。
【図６】質量分析計を取り付けた半エッチング装置を概念的に示す説明図である。
【図７】ロット間の寸法の安定性を説明するためのグラフである。
【図８】半導体基板上に形成されたゲート電極の寸法シフト量を説明するための模式的な断面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【符号の説明】
１　エッチング装置
２　チャンバ
３　半導体基板
４　電極
５　サセプタ
６　電極下部カバー
７　石英内筒
８　放電ブロック
９　Ａｌアース部
１０　石英シャワープレート
１１　石英板
１２　導波管
１３　電源
１４　電磁コイル
１５　排気装置
１６　排気口
２１　エッチング装置
２２　エッチング装置
２３　光源
２４　ディテクタ
２５　質量分析計
２７　半導体基板
２８　ゲート電極
３１　半導体基板
３２　素子分離領域
３３　ｐ型ウエル
３４　ｎ型ウエル
３５　ゲート絶縁膜
３６　ゲート電極
３６ａ　多結晶シリコン膜
３６ｂ　窒化タングステン膜
３６ｃ　タングステン膜
３７ａ　ｎ−型の半導体領域
３７ｂ　ｎ＋型の半導体領域
３８ａ　ｐ−型の半導体領域
３８ｂ　ｐ＋型の半導体領域
３９　サイドウォール
４０　ｎチャネル型のＭＩＳＦＥＴ
４１　ｐチャネル型のＭＩＳＦＥＴ
４２　絶縁膜
４３　コンタクトホール
４４　プラグ
４４ａ　窒化チタン膜
４５　配線
４６　絶縁膜
４７　スルーホール
４８　プラグ
４９　配線
５０　絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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