(57)【要約】【課題】ゲート電極からのボロンの染出し耐性を維持したままゲート絶縁膜の薄膜化に対応することができる半導体装置を提供する。【解決手段】半導体装置は、ソース領域２０とドレイン領域２１とを主表面に含むｎ型半導体基板１と、ｎ型半導体基板１の主表面のうち、ソース領域２０とドレイン領域２１とに挟まれた領域の上側を覆うように、高誘電率材料を含んで形成された高誘電率絶縁膜２と、高誘電率絶縁膜２の上方に形成されたボロンドープトゲート電極６と、高誘電率絶縁膜２とボロンドープトゲート電極６との間に介在するように形成された高誘電率窒化層４とを備える。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とを主表面に含む半導体基板と、
前記半導体基板の主表面のうち、前記ソース領域と前記ドレイン領域とに挟まれた領域の上側を覆うように、高誘電率材料を含んで形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上方に形成されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との間に介在するように形成された窒化層と
を備える半導体装置。
【請求項２】
前記窒化層は、前記高誘電率材料の窒化物を含む、請求項１に記載の半導体装置。
【請求項３】
前記窒化層は、ポリシリコンまたはアモルファスシリコンの窒化物を含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特にゲート電極中にドーピングされるボロンがゲート絶縁膜に拡散することを抑制する技術に関するものである。
【０００２】
【従来の技術】
半導体デバイスのうち、半導体基板の上に酸化膜の絶縁体と金属とを形成した構成をＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型といい、電界効果を利用したトランジスタをＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）という。これらの構成と電界効果を利用したトランジスタをＭＯＳＦＥＴといい、非常に多くの装置に採用されている。
【０００３】
ＭＯＳＦＥＴは半導体基板の主表面にゲート絶縁膜とゲート電極とが積層され、半導体基板の主表面には、電子の供給源であるソース領域と電子の排出口であるドレイン領域とを含む。ｐチャンネルＭＯＳＦＥＴは、半導体基板がｎ型半導体であり、ソース領域およびドレイン領域とはともにｐ型半導体である。ｎチャンネルＭＯＳＦＥＴは逆に半導体基板がｐ型半導体であり、ソース領域とドレイン領域はともにｎ型半導体である。
【０００４】
ゲート絶縁膜には、形成のし易さと優れた絶縁性から、シリコン基板を酸化したシリコン酸化膜が常用される。ゲート電極には、耐熱性の観点からアルミニウムのような金属を用いずにポリシリコン膜が常用される。しかし、ポリシリコンのみでは電気抵抗が大きいことから不純物がドーピングされる。ｐチャンネルＭＯＳＦＥＴにおいては、不純物としてボロンが常用されている。ゲート電極へのボロンのドーピングは、高温においてゲート電極中にボロンを熱拡散させる方法や、イオン化した不純物を加速器で加速して対象物に打ち込むイオン注入法によって行なわれる。最近では、制御性の良さからイオン注入法が好まれている。これらのイオン注入法などによってドーピングされたボロンは、電気的に活性でなくＳｉの結晶もイオンの衝突によって乱れたままの状態になっている。このため、高温の不活性ガス中に配置することによって、Ｓｉの結晶構造の乱れを修復して、ボロンを電気的に活性にするためのアニールを行なう。
【０００５】
このアニールの工程において、雰囲気温度が高温であるためにドーピングを行なったゲート電極中のボロンが熱拡散してゲート絶縁膜に染み出すことがあった。その結果、しきい値電圧が変動したり、電流駆動能力が低下するなどの問題が生じていた。この問題を解決する方法として、ボロンのドーピングの前にゲート電極に窒素イオンを注入して、ゲート絶縁膜に接触する側のゲート電極の端面に窒化膜を形成する技術があった。しかし、予めゲート電極内部に窒素を注入することによって、後のボロンドーピングの際にゲート電極中のボロンの拡散が妨げられ、ゲート電極中に高抵抗となる部分が残ることがあった。そこで、特開平１１−２３３７５８号公報に開示されているように、ゲート絶縁膜の上面にシリコン窒化膜を形成する方法がある。
【０００６】
【発明が解決しようとする課題】
一般的なｐチャンネルＭＯＳＦＥＴの断面図を図１１に示す。ｎ型半導体基板１の上面にはソース領域２０とドレイン領域２１が離れて形成されている。少なくとも２つの領域に挟まれる区間を覆うように、ゲート絶縁膜であるシリコン絶縁膜７がｎ型半導体基板１の主表面に形成されている。シリコン絶縁膜７はシリコン基板を酸化することによって形成された酸化膜である。ボロンドープトゲート電極６は、シリコン絶縁膜７の上方に形成され、ポリシリコン層にボロンをドーピングしたものが用いられている。ボロンドープトゲート電極６とシリコン絶縁膜７との間には、ボロンドープトゲート電極６に用いられているボロンがｎ型半導体基板１側に拡散することを防止するために、膜中に窒素を含有しているシリコン窒化層８が形成されている。シリコン窒化層８は、先に形成されたシリコン絶縁膜７の上部を窒化することによって形成されている。
【０００７】
一方で、近年のデバイスの高集積化に伴って、トランジスタの駆動能力を向上させることが必要となってきている。ゲート絶縁膜としてシリコン酸化膜を用いる場合は、シリコン酸化膜を薄膜化することで対応している。薄膜化されることによって、ボロンの染出し耐性も悪化する。換言すると物理的膜厚が薄くなるので、許容される染み出すボロンの絶対量も小さくなる。
【０００８】
シリコン酸化膜の薄膜化の一方で、薄膜化にも限界があり、シリコン酸化膜に代わるゲート絶縁膜として、高誘電率材料をゲート絶縁膜に用いる方法が研究されている。この明細書においては、比誘電率が３．９より大きいことを「高誘電率」といい、その材料を「高誘電率材料」という。高誘電率材料を用いたゲート絶縁膜に関しても、その物理的な膜厚はシリコン酸化膜と比べて厚くなるものの、上記の場合と同様に、ゲート電極にドーピングされるボロンが染み出す問題があった。
【０００９】
本発明の目的は、上記の問題点を解決するためになされたものであり、ボロンの染出し耐性を維持したままゲート絶縁膜の薄膜化にも対応できる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置は、ソース領域とドレイン領域とを主表面に含む半導体基板と、上記半導体基板の主表面のうち、上記ソース領域と上記ドレイン領域とに挟まれた領域の上側を覆うように、高誘電率材料を含んで形成されたゲート絶縁膜と、上記ゲート絶縁膜の上方に形成されたゲート電極と、上記ゲート絶縁膜と上記ゲート電極との間に介在するように形成された窒化層とを備える。この構成を採用することにより、上記ゲート電極にドーピングされたボロンが上記ゲート絶縁膜に染み出すことを上記窒化層で抑制することができて、ボロンの染出しに起因するしきい電圧値変動を抑制することができる。また、上記ゲート絶縁膜に上記高誘電率材料を採用するので、上記ゲート絶縁膜の薄膜化に対応することができる。
【００１１】
上記発明において好ましくは、上記窒化層は、上記高誘電率材料の窒化物を含む。この構成を採用することにより、上記高誘電率材料の上記ゲート絶縁膜に窒化処理を行なうことで上記窒化層を形成することができて、新たな窒化層の積層が不要となる。
【００１２】
または、上記窒化層は、ポリシリコンもしくはアモルファスシリコンの窒化物を含む。この構成を採用することにより、従来の窒化層を形成する技術を応用して上記窒化層を形成することができる。
【００１３】
【発明の実施の形態】
（実施の形態１）
図１を参照して本発明に基づく実施の形態１における半導体装置の構成について説明する。図１は本実施の形態に係るｐチャンネルＭＯＳＦＥＴの断面図である。
【００１４】
図１に示すｐチャンネルＭＯＳＦＥＴは、ｎ型半導体基板１とゲート絶縁膜としての高誘電率絶縁膜２とボロンドープトゲート電極６とを備え、ｎ型半導体基板１はソース領域２０とドレイン領域２１とを含む。電子の供給口となるソース領域２０と電子の排出口となるドレイン領域２１とは、ｐ型の半導体であり、ｎ型半導体基板１の主表面に間隔をおいて形成されている。ボロンドープトゲート電極６は、高誘電率絶縁膜２の上方に形成され、ポリシリコンに低抵抗化のためのボロンがドーピングされたものを採用している。
【００１５】
ボロンドープトゲート電極６とｎ型半導体基板１との絶縁を保つために、ｎ型半導体基板１の上面であって、ソース領域２０とドレイン領域２１とに挟まれる区間を完全に含むようにゲート絶縁膜が形成されている。本実施の形態においては、ゲート絶縁膜として高誘電率絶縁膜２が形成されている。高誘電率絶縁膜２は比誘電率がシリコン酸化膜の比誘電率３．９より大きい高誘電率材料を用いて形成されている。従来からゲート絶縁膜にはシリコン酸化膜が常用されているが、ゲート絶縁膜に高誘電率材料を用いることによって、同値のシリコン酸化膜換算容量膜厚（Ｔｅｑ）とした場合、シリコン酸化膜より高誘電率材料を用いた方が実際の膜厚である物理的な膜厚を厚くすることができる。高誘電率絶縁膜２にはＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯなどが使用できる。それぞれの材料については比誘電率が異なる。高誘電率絶縁膜２の物理的な膜厚はそれぞれの材料の比誘電率に依存して定まるが、たとえば３〜１０ｎｍである。
【００１６】
高誘電絶縁膜２の主表面には窒化層として高誘電率窒化層４が形成されている。高誘電率材料に窒化処理が施されたものであり、この窒化層を形成することによって、ボロンドープトゲート電極６中に存在するボロンが拡散して、高誘電率絶縁膜２にボロンが侵入することを抑制することができる。
【００１７】
このように、ゲート絶縁膜とゲート電極に介在して窒化層が形成されることによって、ゲート電極中にドーピングされたボロンはアニールを行なう工程の際にもゲート電極中にとどまり、ｐチャンネルＭＯＳＦＥＴのしきい値電圧シフトや駆動電流の低下を抑制することができる。ボロンの熱拡散を抑制する効果やゲート電極からのボロンの染出し耐性を維持したまま、ゲート絶縁膜の薄膜化による駆動能力の向上にも対応することができる。
【００１８】
以下に、図３〜図７を参照して、本実施の形態における半導体装置の製造方法について説明する。シリコン基板に対してＲＣＡ洗浄などの一般的な洗浄を行なった後に、ｎ型にドーピングしたｎ型半導体基板１を準備する。このｎ型半導体基板１の主表面にＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＣＶＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法などの方法によって、図３に示すように高誘電率体層１５を形成する。材料としては、高誘電率材料であるＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯなどが用いられる。
【００１９】
次に、窒素原子を含むガス、たとえばＮ２ガスやＮＨ３ガス、もしくは、これらのガスをＨｅ、Ａｒ、Ｋｒなどの希ガスで希釈したガスをプラズマ化した雰囲気中に高誘電率体層１５を形成したｎ型半導体基板１を配置して、図４に示すように高誘電率体層１５の表面を窒化して高誘電率窒化層４を形成する。ガスのプラズマ化はマイクロ波や高周波などによって行ない、室温〜４００℃の比較的低温の条件で窒化処理を行なう。この方法によって高誘電率体層１５の主表面近傍のみに高誘電率窒化層４が形成される。
【００２０】
窒化の工程が完了したら、図５に示すように、形成した高誘電率窒化層４の上面にポリシリコン層１４あるいはアモルファスシリコン層を形成する。５００〜６５０℃の減圧ＣＶＤにより１００〜２００ｎｍ形成する。ポリシリコン層１４の形成後にイオン注入法などによってボロンのドーピングを行なう。不純物としてのボロンの注入は成膜後のイオン注入のほか、ポリシリコン層１４を堆積する時にボロンを同時に添加して形成してもよい。あるいは、後に行なうソース領域とドレイン領域とを形成するためのイオン注入と同時にポリシリコン層１４にボロンの注入を行なっても良い。
【００２１】
次に、異方性エッチング法により、ボロンドープトゲート電極のパターニングを行なった後に、余分なポリシリコン層１４、高誘電率窒化層４および高誘電率体層１５を除去する。このエッチングを行なうことによって図６に示す形状になる。このように、図５においてのポリシリコン層１４はボロンがドーピングされたのちに、異方エッチングが行なわれてボロンドープトゲート電極６となる。次に、図７に示すようにイオン注入法などによって、ｐ型のソース領域２０とドレイン領域２１とを形成する。前述の通り、この際にボロンドープトゲート電極となるべきポリシリコン層１４にボロンを注入してボロンドープトゲート電極６を形成してもよい。いずれの場合にも、最後にボロンドープトゲート電極６、ソース領域２０およびドレイン領域２１におけるボロンの活性化のためにアニールを行なう。アニールとしてはＮ２やＡｒの不活性ガスを用いて温度を９００〜１１００℃まで上昇させて半導体装置を熱処理する。アニールを行なうことによって不純物であるボロンがＳｉ結晶中の適切な格子位置に定まると同時に、高温であるために熱拡散する。この際に、ボロンドープトゲート電極６にドーピングされたボロンが熱拡散して、高誘電率絶縁膜２へ染み出すことを高誘電率窒化層４で抑制することができる。
【００２２】
この方法を採用することによって、高誘電率材料を含むゲート絶縁膜の上面に、たとえばポリシリコン層などの新たな層を積層することなく、窒化層を形成することができる。
【００２３】
上記以外の製造工程については、従来の技術によって行なえるのでここでは説明を省略する。
【００２４】
（実施の形態２）
図２を参照して本発明に基づく実施の形態２における半導体装置の構成について説明する。図２はｐチャンネルＭＯＳＦＥＴの断面図である。
【００２５】
ソース領域２０とドレイン領域２１を含むｎ型半導体基板１やゲート電極としてのボロンドープトゲート電極６についての構成や材質は実施の形態１と同様である。ゲート絶縁膜として高誘電率材料を含む高誘電率絶縁膜２が形成されていることも実施の形態１と同様である。異なるのはゲート絶縁膜へのボロンの拡散を抑制する窒化層である。実施の形態１においては、高誘電率絶縁膜の上面に高誘電率窒化層が形成されていた。実施の形態２においては、ポリシリコンを用いた窒化層をゲート絶縁膜の主表面に形成している。高誘電率絶縁膜２の主表面に厚みが０．５〜１ｎｍ程度のポリシリコンの薄層に窒化処理が行なわれたポリシリコン窒化層５が形成されている。ポリシリコンのかわりにアモルファスシリコンを使用して、同様に窒化処理を行なった窒化層を形成してもよい。
【００２６】
実施の形態１と同様に、この構成を採用することによって、ポリシリコン窒化層によって、ゲート電極中からのボロンの染出しを抑制でき、しきい値電圧の変動や駆動電流低下を抑制することができる。ボロンの熱拡散を抑制する効果やゲート電極からのボロンの染出し耐性を維持したまま、ゲート絶縁膜の薄膜化による駆動能力の向上にも対応することができる。
【００２７】
その他の構成については、実施の形態１と同様であるのでここでは説明を繰返さない。
【００２８】
以下に、図８〜図１０を参照して、本実施の形態における半導体装置の製造方法について説明する。図８に示すように、ＲＣＡ洗浄などの一般的な洗浄方法でシリコン基板を洗浄した後に、ｎ型にドーピングしたｎ型半導体基板１を準備する。ｎ型半導体基板１の主表面にＭＯＣＶＤ、ＡＬＣＶＤ、スパッタ法などの方法によって、高誘電率材料からなる高誘電率体層１５を形成する。高誘電率体層１５の形成にはＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯなどが用いられることは実施の形態１と同様である。
【００２９】
次に、図９に示すように５００〜６５０℃の条件下において、減圧ＣＶＤによって、ポリシリコン層１４あるいはアモルファスシリコン層を高誘電率体層１５の主表面に形成する。厚みは例えば０．５〜１ｎｍである。
【００３０】
形成したポリシリコン層１４またはアモルファスシリコン層のすべてを窒化する。窒化は実施の形態１に示したプラズマ化した窒素元素を含む雰囲気中に、基板を配置して窒化する方法のほかに、ＮＯガス、Ｎ２ＯもしくはＮＨ３ガスを用いて８００〜１０００℃の雰囲気中で高温処理を行なう方法がある。窒化に際しては、ポリシリコン層１４のすべてを窒化するほかにポリシリコン層の上面の一部を窒化してもよい。または、ポリシリコン層１４の下層である高誘電体率層１５の一部が同時に窒化されてもよい。このようにして図１０に示すように高誘電率体層１５の主表面にポリシリコン窒化層５を形成する。
【００３１】
形成した窒化層の主表面にゲート電極を形成する方法やｎ型半導体基板にソース領域およびドレイン領域を形成する工程などについては実施の形態１と同様であるのでここでは説明を繰返さない。
【００３２】
この方法を採用することによって、従来の窒化層形成技術の一部を応用して高誘電率体層の上面に窒化層を形成することができる。
【００３３】
以上の実施の形態に示した半導体装置は、ｐチャンネルＭＯＳＦＥＴの構成や製造方法を示しているが、ｐチャンネルＭＯＳＦＥＴに限られず、例えば、ｐ型とｎ型のＭＯＳＦＥＴを組み合わせたＣＭＯＳＦＥＴなどに利用することも可能である。
【００３４】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００３５】
【発明の効果】
本発明によれば、ゲート電極と高誘電率材料を含むゲート絶縁膜との間に窒化層を形成することによって、ゲート電極からのボロンの染出し耐性を維持したまま、ゲート絶縁膜の薄膜化に対応する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に基づく実施の形態１におけるｐチャンネルＭＯＳＦＥＴの断面図である。
【図２】本発明に基づく実施の形態２におけるｐチャンネルＭＯＳＦＥＴの断面図である。
【図３】本発明に基づく実施の形態１におけるｐチャンネルＭＯＳＦＥＴに関する第１の製造工程を説明する図である。
【図４】本発明に基づく実施の形態１におけるｐチャンネルＭＯＳＦＥＴに関する第２の製造工程を説明する図である。
【図５】本発明に基づく実施の形態１におけるｐチャンネルＭＯＳＦＥＴに関する第３の製造工程を説明する図である。
【図６】本発明に基づく実施の形態１におけるｐチャンネルＭＯＳＦＥＴに関する第４の製造工程を説明する図である。
【図７】本発明に基づく実施の形態１におけるｐチャンネルＭＯＳＦＥＴに関する第５の製造工程を説明する図である。
【図８】本発明に基づく実施の形態２におけるｐチャンネルＭＯＳＦＥＴに関する第１の製造工程を説明する図である。
【図９】本発明に基づく実施の形態２におけるｐチャンネルＭＯＳＦＥＴに関する第２の製造工程を説明する図である。
【図１０】本発明に基づく実施の形態２におけるｐチャンネルＭＯＳＦＥＴに関する第３の製造工程を説明する図である。
【図１１】従来の技術に基づくＭＯＳＦＥＴの断面図である。
【符号の説明】
１　ｎ型半導体基板、２　高誘電率絶縁膜、４　高誘電率窒化層、５　ポリシリコン窒化層、６　ボロンドープトゲート電極、７　シリコン絶縁膜、８　シリコン窒化層、１４　ポリシリコン層、１５　高誘電率体層、２０　ソース領域、２１　ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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