(57)【要約】【課題】半導体ウェハ上に形成された各半導体素子の電気的特性を検査する場合の検査時間を短縮化して検査コストの削減を図るとともに、その検査の際に各々の半導体素子に加わるストレスを均一化して、半導体素子の品質管理を容易化する。【解決手段】マルチプロービング用の非対称形のプローブカードを用いて半導体ウェハ上に形成された半導体素子の電気的特性を検査する際、ソフトウェア的に対称形のロケーションを有するプローブカードと非対称形のロケーションを有するプローブカードとをタッチダウンの度毎に使い分けできるようにして、ある特定の半導体素子に対して重複した検査が実施されるのを回避する。【選択図】        図５
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【特許請求の範囲】
【請求項１】
半導体ウェハ上に形成された多数の半導体素子の電気的特性を、複数の半導体素子と同時接触するマルチプロービング用のプローブカードを用いて検査するための方法であって、上記プローブカードとして各々の半導体素子と個別に対応する接点ブロックのロケーションが非対称形であるものを使用し、また、プローブカードをタッチダウンする度毎に検査対象となる半導体素子を特定するための接点ブロックのマルチ数およびロケーションを、上記プローブカードの構成によって決まる物理的な接点ブロックのマルチ数およびロケーションの範囲内で任意に設定し、これをタッチダウン情報として全検査領域にわたって登録しておき、上記プローブカードをタッチダウンする度毎に、実際に同時接触している半導体素子の内から、上記タッチダウン情報に基づいて検査対象となる半導体素子を特定し、その特定された各半導体素子に対して検査を行って不良の有無を判定することにより、半導体素子に対する重複した検査を回避することを特徴とする半導体検査方法。
【請求項２】
上記タッチダウン情報は、上記接点ブロックのロケーションが非対称形に設定される場合には、対称形のロケーションの情報と、これに対して付加されている接点ブロックの個数と配列位置の情報とを含むことを特徴とする請求項１記載の半導体検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子と同時接触するマルチプロービング用のプローブカードを用いた半導体検査方法に関する。
【０００２】
【従来の技術】
半導体製品の製造プロセスにおいては、半導体ウェハのウェハ径を大きくしたり、半導体ウェハ上に形成される個々の半導体素子を縮小化することで、１枚当たりから採れる半導体製品の数を多くすることによりコスト削減を図っている。
【０００３】
一方、半導体ウェハ上に形成される個々の半導体素子は全て良品とは限らないので、プロセス工程の最終段階近くになると、ウェハ状態のままで個々の半導体素子に対して電気的特性を検査して不良な半導体素子をスクリーニングするようにしている。このような検査は、通常、プローブカードを備えたプローバを使用して実施される。
【０００４】
上述のように、１枚の半導体ウェハ上に形成される半導体素子の数が多くなると、これに伴って半導体ウェハ１枚当たりに要する検査時間も長くなり、その結果、プローバを使用する場合の検査コストが増加することになる。
【０００５】
そこで、このような検査コストの増加を抑えるために、従来、たとえば、複数の半導体素子の電極パッドに同時に接触できるプローブ針を有する、いわゆるマルチプロービング用のプローブカードを使用し、一度に検査できる半導体素子の数を増加させることで検査時間の短縮化を図り、検査コストを削減するようにした技術も提案されている（特許文献１，２参照）。
【０００６】
図９は１枚の半導体ウェハＷ上に多数の半導体素子Ｃが形成された状態を示しており、ここでは理解を容易にするため、一例として半導体素子Ｃが２６個形成されているものとする。また、図１０はマルチプロービング用のプローブカードにおいて、プローブ針に同時接触する各半導体素子の位置に個別に対応して区切られた各ブロック（以下、接点ブロックという）Ｂの配列状態の一例を示している。
【０００７】
ここで、マルチプロービング用のプローブカードにおいて、各半導体素子と同時接触する場合の接点ブロックの数をマルチ数、接点ブロックの配列をロケーションと称するものとする。このとき、図１０（ａ）に示すプローブカードは、マルチ数が１２、ロケーションが３行×４列の対称形（長方形）のものである。また、図１０（ｂ）に示すプローブカードは、マルチ数が１４、ロケーションが３行×４列のものに対してさらに２つの接点ブロックが付加された非対称形（非長方形）のものである。
【０００８】
いま、図９に示した半導体ウェハＷ上の全ての半導体素子Ｃについて電気的特性を検査する場合、図１０（ａ）に示したような対称形のロケーションを有するプローブカードを使用するときには、プローブカードのマルチ数は１２なので、３回のタッチダウンが必要となる。一方、図１０（ｂ）に示したような非対称形のロケーションを有するプローブカードを使用するときには、プローブカードのマルチ数は１４なので、２回のタッチダウンで済むことになる。
【０００９】
ところで、半導体ウェハの１枚当たりから採れる半導体製品の数をできるだけ多く確保するために、略円形の半導体ウェハの外形に沿った位置まで半導体素子が形成されているようなものでは、半導体素子の全体の配列状態が非方形状になっている。したがって、図１０（ａ）に示したように、接点ブロックの配列が対称形のロケーションとなっているプローブカードを使用すると、半導体素子の電気的特性を検査する際のタッチダウンの回数が多くなり、それだけ検査時間も長くなって検査コストを削減することが難しい。
【００１０】
これに対して、図１０（ｂ）に示したように、接点ブロックの配列が非対称形のロケーションとなっているプローブカードを使用すると、半導体素子の電気的特性を検査する際のタッチダウンの回数を減らせるため、半導体ウェハの１枚当たりに要する検査時間を短くでき、検査コストを削減することが可能になる。
【００１１】
【特許文献１】
特開平７−３２１１６７号公報（第１−３頁、図１，図１３，図２０）
【特許文献２】
特開平７−１６９８０２号公報（第１−２頁、図１）
【００１２】
【発明が解決しようとする課題】
上述のように、半導体ウェハの１枚当たりから採れる半導体製品の数をできるだけ多く確保するために、略円形の半導体ウェハの外形に沿う位置まで半導体素子が形成されているものの対しては、図１０（ｂ）に示したような接点ブロックが非対称形のロケーションを有するマルチプロービング用のプローブカードを使用すると、半導体素子の電気的特性を検査する際のタッチダウンの回数を減らせるという利点があるものの、ある特定の半導体素子に対して重複した検査を実施することになるといった不都合を生じる。
【００１３】
すなわち、たとえば、図１０（ｂ）に示しように、接点ブロックＢの配列が非対称形のロケーションになっているプローブカードを用いて、図９に示した半導体ウェハＷ上の２６個分の全ての半導体素子Ｃの電気的特性を検査する場合、プローブカードのマルチ数は１４なので、２回のタッチダウンで済むが、１４×２＝２８となるため、２８−２６＝２で、図９の斜線で示す箇所の２つの半導体素子Ｃが重複してタッチダウンされる。
【００１４】
そして、従来は、プローブカードをタッチダウンした際に、プローブカードと接触した全ての半導体素子Ｃに対して検査信号を入出力して電気的特性を調べるようにしている。このため、各半導体素子Ｃに対してたとえばバーンインなどの加速テストを実施するときには、図９の斜線で示す２箇所の半導体素子Ｃに加わるストレスが、残りの半導体素子Ｃに加わるストレスよりも大きくなり、半導体素子Ｃの初期特性が不均一となる。このため各半導体素子Ｃの品質管理が難しくなる。特に、１枚の半導体ウェハＷ上に形成される半導体素子Ｃの数が多くなるほど、これに比例してこのような重複した検査箇所が増加するので、半導体ウェハＷ上においてどの部分が重複した半導体素子Ｃであるかを管理することが煩雑になる。
【００１５】
本発明は、上記の課題を解決するためになされたもので、半導体素子の電気的特性を検査する際に要する検査時間を短縮化して検査コストの削減を図ることが可能であるのみならず、ある特定の半導体素子に対して重複した検査が実施されるのを回避して半導体素子に加わるストレスを均一化し、半導体素子の品質管理を容易にできるようにした半導体検査方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上記の目的を達成するために、次のようにしている。
【００１７】
すなわち、本発明に係る半導体検査方法は、半導体ウェハ上に形成された多数の半導体素子の電気的特性を、複数の半導体素子と同時接触するマルチプロービング用のプローブカードを用いて検査するための方法であって、上記プローブカードとして各々の半導体素子と個別に対応する接点ブロックのロケーションが非対称形であるものを使用し、また、プローブカードをタッチダウンする度毎に検査対象となる半導体素子を特定するための接点ブロックのマルチ数およびロケーションを、上記プローブカードの構成によって決まる物理的な接点ブロックのマルチ数およびロケーションの範囲内で任意に設定し、これをタッチダウン情報として全検査領域にわたって登録しておき、上記プローブカードをタッチダウンする度毎に、実際に同時接触している半導体素子の内から、上記タッチダウン情報に基づいて検査対象となる半導体素子を特定し、その特定された各半導体素子に対して検査を行って不良の有無を判定することにより、半導体素子に対する重複した検査を回避することを特徴としている。
【００１８】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１における半導体検査装置の全体構成を示すブロック図である。
【００１９】
この実施の形態１の半導体検査装置１は、プローバ２とテスタ３とを備えている。プローバ２は、半導体ウェハＷが載置されるステージ４を有し、このステージ４はＸ，Ｙ，Ｚの３軸方向にそれぞれ移動可能に設けられている。また、このステージ４の上方には、マルチプロービング用のプローブカード５がテストヘッド６に取り付けられて配置されている。
【００２０】
そして、上記ステージ４を水平面（Ｘ軸方向，Ｙ軸方向）に沿ってインデックス送りするとともに、高さ方向（Ｚ軸方向）に沿って移動してプローブカード５を半導体ウェハＷ上にタッチダウンすることにより、半導体ウェハＷ上に形成された複数の半導体素子の各電極パッドに同時にプローブ針７が接触し、テストヘッド６を介してテスタ３に電気的に接続されるようになっている。
【００２１】
特に、この実施の形態１におけるマルチプロービング用のプローブカード５は、接点ブロックＢのロケーションがｍ行×ｎ列で全体が対称形のものに対して、さらにα個の接点ブロックが付加された非対称形のものが使用されている。
【００２２】
さらに、プローバ２は、マイクロコンピュータ等からなる演算制御部１１およびメモリ１２を備えている。メモリ１２は、特許請求の範囲におけるタッチダウン情報記憶手段に相当するもので、プローブカード５を順次タッチダウンする度毎に検査対象となる半導体素子Ｃを特定するためのマルチ数およびロケーションの情報が予めタッチダウン情報として半導体ウェハＷの全検査領域にわたって記憶されている。
【００２３】
また、演算制御部１１は、ステージ４のＸ軸方向およびＹ軸方向の座標位置を逐次認識しつつ、ステージ４を駆動制御するとともに、プローブカード５を半導体ウェハＷにタッチダウンするのに際して、その度毎にメモリ１２に予め記憶されているタッチダウン情報をテスタ３側に通知するように構成されている。
【００２４】
一方、テスタ３は、特許請求の範囲における検査手段に相当するもので、プローブカード５を半導体ウェハＷに対してタッチダウンする度毎に、プローブ針７が実際に同時接触している半導体素子の内から、演算制御部１１から与えられるタッチダウン情報に基づいて検査対象となる半導体素子Ｃを特定し、その特定された検査対象となる半導体素子Ｃに対してのみ所定の検査信号を入出力することで各々の半導体素子Ｃの電気的特性を調べてその良否を判定するようになっている。
【００２５】
次に、上記構成を備えた半導体検査装置１を用いて半導体ウェハＷ上に形成された全ての各半導体素子Ｃについて電気的特性を検査する場合の方法について説明する。
【００２６】
ここでは、理解を容易にするために、一例として、図２に示すように、半導体ウェハＷ上には半導体素子Ｃが２６個（＝１２＋１４）形成されているものとし、また、マルチプロービング用のプローブカード５は、接点ブロックＢのロケーションが３行×４列（ｍ＝３，ｎ＝４）の全体が対称形（長方形）のものに、さらに２個（α＝２）の接点ブロックＢが付加されたマルチ数が１４からなる非対称形（非長方形）のものが使用されるものとする。
【００２７】
その場合、予めプローバ２のメモリ１２には、図３に示すように、１回目のタッチダウンの際の検査対象となる半導体素子として、番号１〜１２までの接点ブロックＢが登録され、また、２回目のタッチダウンの際の検査対象となる半導体素子として、番号１〜１４までの接点ブロックＢが登録されている。
【００２８】
さらに、２回目のタッチダウンではロケーションが非対称形となるため、プローバ２のメモリ１２には、図４に示すように、対称形のロケーションに対して付加される接点ブロックＢの個数（ここでは２個）の情報（下位２８ビット）と、その付加位置（ここでは対称形のロケーションの下方位置）の情報（上位４ビット）が予め登録されている。
【００２９】
このように、接点ブロックＢの配列が非対称形のロケーションとなる場合には、図４に示した情報をさらにメモリ１２に登録しておくと、プローブカード５をタッチダウンする度毎にテスタ３側にこの情報を送信することで、テスタ３は対称形のロケーションに対して付加される接点ブロックＢがどの位置にどれだけの個数分が存在するかを認識することができるため、その時々の状況に応じて柔軟な対応が可能になる。
【００３０】
次に、実際に半導体ウェハＷにプローブカード５をタッチダウンして各半導体素子Ｃの電気的特性を検査する際には、図５のフローチャートに示すように、まず、プローバ２において、演算制御部１１はメモリ１２から最初の１回目のタッチダウン情報として、接点ブロックＢのロケーションが３行×４列（マルチ数１２）である情報を読み出し、この情報をテスタ３に送信する（ステップ１）。
【００３１】
テスタ３は、このタッチダウン情報を受信すると（ステップ２）、このタッチダウン情報を図示しないメモリに登録した後、引き続いて、プローバ２に対してリクエスト信号を送る。このリクエスト信号は、ロケーションが３行×４列の接点ブロックＢ以外にさらに付加すべき接点ブロックＢが存在するか否かを確認するための信号である。
【００３２】
１回目のタッチダウン情報には、ロケーションが３行×４列の接点ブロックＢ以外にさらに付加すべき接点ブロックＢは存在しないので、プローバ２はテスタ３からのリクエスト信号に応じて返答情報がない旨のＮＯ信号を出力する（ステップ３）。テスタ３は、このＮＯ信号を受信すると、図６（ａ）に示すように、ロケーションが３行×４列からなる接点ブロックＢに対応した半導体素子Ｃを検査対象として確定する（ステップ４）。そして、この確定された検査対象の半導体素子Ｃに対して所定の検査信号を入出力することで各々の半導体素子Ｃの電気的特性を調べてその良否を判定する（ステップ５）。
【００３３】
つまり、１回目のタッチダウンでは、プローブカード５のプローブ針７は、実際には１４個の接点ブロックＢに対応した各半導体素子Ｃに同時接触しているが、検査信号は接点ブロックＢのロケーションが３行×４列（マルチ数１２）に対応した位置の半導体素子Ｃにのみ加えられて検査が行われる。
【００３４】
このようにして、プローブカード５の１回目のタッチダウンによって所定の検査が終了すると、続いて、演算制御部１１はメモリ１２から２回目のタッチダウン情報として、最初に接点ブロックＢのロケーションが３行×４列（マルチ数１２）の情報を読み出し、この情報をテスタ３に送信する（ステップ１）。
【００３５】
テスタ３は、このタッチダウン情報を受信すると（ステップ２）、この情報を図示しないメモリに登録した後、引き続いて、プローバ２側に対してリクエスト信号を送る。２回目のタッチダウン情報には、ロケーションが対称形である３行×４列の接点ブロックに対してさらに２つの接点ブロックが付加されているので、プローバ２は、テスタ３からのリクエスト信号に応答して、図４に示したように、１２個の接点ブロックに対して付加すべき接点ブロックの個数（ここでは２個）とその位置情報（下側に付加）をテスタ３に送信する（ステップ３，７）。
【００３６】
テスタ３はこの情報を受信すると、先に受信したロケーションが３行×４列の１２個の接点ブロックＢにさらに２個の接点ブロックＢを所定位置に付加する。このため、各接点ブロックＢのロケーションは、図６（ｂ）に示すような非対称形のものになる。そして、テスタ３は、非対称形のロケーションとなっている各接点ブロックＢに対応した半導体素子Ｃを検査対象として確定する（ステップ４）。そして、この確定された検査対象となる半導体素子Ｃに対して所定の検査信号を入出力することで各々の半導体素子Ｃの電気的特性を調べてその良否を判定する（ステップ５）。
【００３７】
つまり、２回目のタッチダウンでは、プローブカード５のプローブ針７が実際に接触している非対称形の１４個（＝３×４＋２）の各接点ブロックＢに対応した半導体素子Ｃの全てに対して検査信号が加えられて所定の検査が行われる。
【００３８】
そして、本例の場合は、２回のタッチダウンによって半導体ウェハ上の２６個分の全ての半導体素子に対して検査が実施されるため、検査終了となる（ステップ６）。
【００３９】
このように、この実施の形態１では、接点ブロックＢのロケーションが非対称形になっているマルチプロービング用のプローブカード５を使用しているので、半導体ウェハＷの１枚当たりから採れる半導体製品の数をできるだけ多く確保するために、略円形の半導体ウェハＷの外形に沿う位置まで半導体素子Ｃが形成されている場合にも、個々の半導体素子Ｃについて電気的特性を検査する際のプローブカード５のタッチダウンの回数が少なくなり、検査時間を短縮化することができて検査コストの削減を図ることが可能になる。
【００４０】
しかも、ハードウェア的には非対称形のロケーションを有するプローブカード５を使用しているにもかかわらず、ソフトウェア的には、対称形のロケーションを有するプローブカードと非対称形のロケーションを有するプローブカードとを必要に応じて使い分けているため、従来のように、ある特定の半導体素子Ｃに対して重複した検査が実施されるといったことを回避することができる。このため、各半導体素子に加わるストレスが均一化されることになり、その結果、半導体素子の品質管理を容易に行うことができる。
【００４１】
実施の形態２．
この実施の形態２における半導体検査装置は、図１に示したものと基本的な構成は同じである。ただし、タッチダウン情報記憶手段としてのメモリ１２には、実施の形態１で説明したような接点ブロックＢのロケーションの情報に代えて、図７に示すように、プローブカード５をタッチダウン度毎に検査対象となる半導体素子Ｃを特定するための座標位置の情報が個別に記憶されている点が異なっている。
【００４２】
たとえば、１回目のタッチダウン情報として、番号１〜１２までの各接点ブロックＢに対応した検査対象となる各半導体素子Ｃの座標位置の情報が個別に登録され、また、２回目のタッチダウン情報として、番号１〜１４までの各接点ブロックＢに対応した検査対象となる各半導体素子Ｃの座標位置の情報が個別に登録されている。
【００４３】
したがって、実際に半導体ウェハＷにプローブカード５をタッチダウンして半導体素子Ｃの電気的特性を検査する際には、図８のフローチャートに示すように、まず、プローバ２の演算制御部１１は、メモリ１２から最初の１回目のタッチダウン情報として検査対象となる各半導体素子Ｃの座標位置の情報を読み出し、この情報をテスタ３に送信する（ステップ１１）。
【００４４】
テスタ３は、このタッチダウン情報を受信すると（ステップ１２）、このタッチダウン情報に基づいて検査対象となる各半導体素子Ｃの座標位置を確定し（ステップ１３）、その座標位置にある半導体素子Ｃに対して検査信号が加えられて所定の検査が行われる（ステップ１４）。この動作が半導体ウェハ上の全ての半導体素子について完了するまで繰り返される（ステップ１５）。
【００４５】
このように、この実施の形態２では、プローブカード５がタッチダウンされる度毎に検査対象となる半導体素子Ｃを特定するための半導体素子Ｃの座標位置を予め個別にメモリ１２に記憶させておく必要があるため、実施の形態１の場合に比較して大きなメモリ容量が必要になるものの、検査対象となる半導体素子Ｃを特定する際のプローバ２とテスタ３との間の情報のやり取りが少なくて済むため、各タッチダウンごとに要する検査速度が速くなり、さらに一層検査コストを削減することができる。
【００４６】
なお、上記の実施の形態１，２では、発明内容の理解を容易にするために、接点ブロックＢが非対称形のロケーションになっているプローブカード５として、マルチ数が１４のものについて説明したが、本発明はこれに限定されるものでなく、本発明の趣旨を逸脱しない範囲で適宜に変更して実施することができる。また、半導体ウェハＷ上に形成される半導体素子Ｃの数もこの実施の形態１，２で説明したものに限定されないことは勿論である。
【００４７】
【発明の効果】
本発明によれば、非対称形のロケーションを有するマルチプロービング用のプローブカードを使用して各半導体素子の電気的特性を検査するので、半導体ウェハの１枚当たりから採れる半導体製品の数をできるだけ多く確保するために、略円形の半導体ウェハの外形に沿う位置まで半導体素子が形成されているものについても、プローブカードのタッチダウンの回数が少なくなり、検査時間を短縮化することができて検査コストの削減を図ることが可能になる。
【００４８】
しかも、ハードウェア的には非対称形のロケーションを有するプローブカードを使用しているにもかかわらず、ソフトウェア的には、対称形のロケーションを有するプローブカードと非対称形のロケーションを有するプローブカードとをその都度使い分けていることになるため、従来のように、ある特定の半導体素子に対して重複した検査が実施されるといったことを回避することができる。このため、各半導体素子に加わるストレスが均一化されることになり、その結果、半導体素子の品質管理を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体検査装置の全体構成を示すブロック図である。
【図２】本発明の実施の形態１において、半導体ウェハ上に多数の半導体素子が形成された状態の一例を示す平面図である。
【図３】プローバを構成するメモリに登録されているタッチダウン情報の一例を示す説明図である。
【図４】プローバを構成するメモリに登録されているタッチダウン情報の内、対称形のロケーションを規定する情報に対して付加される接点ブロックの情報の一例を示す説明図である。
【図５】本発明の実施の形態１において、各半導体素子の電気的特性を検査する方法の手順を示すフローチャートである。
【図６】タッチダウン情報に基づいて特定される検査対象となる半導体素子の対応した接点ブロックの配列を示す説明図である。
【図７】本発明の実施の形態２においてプローバを構成するメモリに登録されているタッチダウン情報の一例を示す説明図である。
【図８】本発明の実施の形態２において、各半導体素子の電気的特性を検査する方法の手順を示すフローチャートである。
【図９】半導体ウェハ上に多数の半導体素子が形成された状態の一例を示す平面図である。
【図１０】接点ブロックのロケーションが対称形と非対称形となる場合の一例を示す説明図である。
【符号の説明】
Ｗ  半導体ウェハ、Ｃ  半導体素子、Ｂ  接点ブロック、１  半導体検査装置、２  プローバ、３  テスタ（検査手段）、５  プローブカード、７  プローブ針、１１  演算制御部、１２  メモリ（タッチダウン情報記憶手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004253585.tif 000009
【図８】
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【図９】
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【図１０】
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