(57)【要約】【課題】ディスプレイコントローラ回路におけるメモリの使用及び／又は電力の消費を最小限にするための簡単な方法。【解決手段】メモリ深度を各々有する複数のメモリロケーションを有するディスプレイメモリを制御するためのディスプレイコントローラ回路。画素データ深度を有する画素データとリピート数深度を有するリピート数とをディスプレイメモリの各メモリロケーションに保持することができる。リピート数は、外部表示装置に表示するために画素データが繰り返される回数を表わす。ディスプレイコントローラ回路は、「フェッチ抑止型」ディスプレイコントローラでも、「メモリ節約型」ディスプレイコントローラでも構わない。データを保持するためのデータ深度とリピート数を保持するための超過深度とに分かれるメモリ深度を各々有する複数のメモリロケーションを有するメモリを制御するための方法。【選択図】    図２
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【特許請求の範囲】
【請求項１】
外部処理装置と外部表示装置とを備える外部システムに使用するディスプレイコントローラ回路で、当該ディスプレイコントローラ回路は、
（ａ）複数のメモリロケーションを有すると共に各メモリロケーションがメモリ深度を有するディスプレイメモリと、
（ｂ）画素データ深度を有すると共に前記画素データ深度が前記メモリ深度より小さい、前記ディスプレイメモリに保存される画素データと、
（ｃ）リピート数深度を有すると共に前記リピート数深度が前記メモリ深度より小さい、前記ディスプレイメモリに保存されるリピート数と、を有し、
（ｄ）前記リピート数は、前記画素データが前記外部表示装置に繰り返し表示される回数を表わすことを特徴とする。
【請求項２】
請求項１に記載のディスプレイコントローラ回路は「フェッチ抑止型」ディスプレイコントローラで、前記ディスプレイコントローラ回路は前記メモリロケーションをアクセスするアドレスカウンタを有し、後続するメモリロケーションに対するフェッチは、前記リピート数に等しい回数だけ抑止されると共に、前記アドレスカウンタは前記メモリフェッチが抑止されている時でもインクリメントされることを特徴とする。
【請求項３】
請求項１に記載のディスプレイコントローラ回路は「メモリ節約型」ディスプレイコントローラで、前記ディスプレイコントローラ回路は前記メモリロケーションをアクセスするアドレスカウンタを有し、前記画素データは前記リピート数に等しい回数だけ繰り返されると共に、前記アドレスカウンタはメモリがフェッチされたときだけインクリメントされることを特徴とする。
【請求項４】
請求項１に記載のディスプレイコントローラ回路において、
（ａ）前記メモリ深度は３２ビットのメモリ深度で、
（ｂ）前記画素データは２４ビットの画素データ深度を有するＲＧＢ画素データで、
（ｃ）前記リピート数は前記ディスプレイメモリの残り８ビットに保存されることを特徴とする。
【請求項５】
メモリの使用及び／又は電力の消費を最小限にするメモリ制御方法であって、当該メモリ制御方法は、
（ａ）複数のメモリロケーションを有すると共に各メモリロケーションがメモリ深度を有するメモリであって、前記メモリ深度をデータ深度と余分深度とに分割するステップと、
（ｂ）前記メモリの前記データ深度の領域に、データ深度を有する少なくとも一つのデータ保存するステップと、
（ｃ）前記メモリの前記余分深度の領域の一部を用いて、少なくとも一つのリピート数を保存するステップと、
（ｄ）前記メモリロケーションの一つから、前記少なくとも一つのデータ及びそれに関連する前記少なくとも一つのリピート数をフェッチするステップと
（ｅ）前記少なくとも一つのデータをディスプレイに表示するステップと、
（ｆ）前記リピート数に等しい回数だけ前記少なくとも一つのデータをディスプレイに繰り返し表示するステップと、を有することを特徴とする。
【請求項６】
請求項５に記載のメモリ制御方法は「フェッチ抑止型」メモリ制御方法で、表示ステップ（ｅ）及び表示の繰り返しステップ（ｆ）毎に、前記メモリロケーションをアクセスするアドレスカウンタがインクリメントされるステップを有することを特徴とする。
【請求項７】
請求項５に記載のメモリ制御方法は「フェッチ抑止型」メモリ制御方法で、前記ディスプレイに前記少なくとも一つのデータが表示される毎に、前記メモリロケーションをアクセスするアドレスカウンタがインクリメントされるステップを有することを特徴とする。
【請求項８】
請求項５に記載のメモリ制御方法は「メモリ節約型」メモリ制御方法で、フェッチされるごとに前記メモリロケーションをアクセスするアドレスカウンタがインクリメントされるステップを有することを特徴とする。
【請求項９】
請求項５に記載のメモリ制御方法において、複数のメモリロケーションを規定するステップは、複数のメモリロケーションがそれぞれ３２ビットのメモリ深度を有し、前記メモリ深度が２４ビットのデータ深度と８ビットの余分深度に分割されることを特徴とする。
【請求項１０】
請求項５に記載のメモリ制御方法において、前記リピート数がゼロの場合は、ディスプレイに前記少なくとも一つのデータの表示を繰り返すステップは、ゼロ回だけ繰り返されることを特徴とする。
【請求項１１】
ディスプレイシステムであって、
（ａ）ディスプレイコントローラ回路と、
（ｂ）複数のメモリロケーションを有すると共に各メモリロケーションがメモリ深度を有するディスプレイメモリと、
（ｃ）複数の画素を有する表示装置と、
（ｄ）前記複数の画素を定義/制御する、前記ディスプレイメモリに保存される画素データであって、画素データ深度を有すると共に前記画素データ深度は前記メモリ深度より小さい画素データと、
（ｅ）リピート数深度を有する、前記ディスプレイメモリに保存されるリピート数であって、前記リピート数深度は前記メモリ深度より小さいリピート数を有し、
（ｆ）前記リピート数は、関係する前記画素データが前記表示装置に繰り返し表示される回数を表すことを特徴とする。
【請求項１２】
請求項１１に記載のディスプレイシステムは「フェッチ抑止型」ディスプレイシステムであって、前記ディスプレイシステムは前記メモリロケーションにアクセスするアドレスカウンタを有し、後続するメモリロケーションに対するメモリフェッチは前記リピート数に等しい回数だけ抑止され、前記メモリフェッチが抑止されている時でも前記アドレスカウンタはインクリメントされることを特徴とする。
【請求項１３】
請求項１１に記載のディスプレイシステムはメモリ節約型」ディスプレイシステムであって、前記ディスプレイシステムは前記メモリロケーションにアクセスするアドレスカウンタを有し、前記画素データは前記リピート数に等しい回数だけ繰り返されると共に、前記アドレスカウンタはメモリフェッチされた場合だけインクリメントされることを特徴とする。
【請求項１４】
請求項１１に記載のディスプレイシステムにおいて、
（ａ）前記メモリ深度は３２ビットのメモリ深度で、
（ｂ）前記画素データは２４ビットの画素データ深度を有するＲＧＢ画素データで、
（ｃ）前記リピート数は前記ディスプレイメモリの残り８ビットに保持されることを特徴とする。
【請求項１５】
請求項１１に記載のディスプレイシステムにおいて、前記ディスプレイコントローラ回路、前記ディスプレイメモリ、前記表示装置は個別のユニットであることを特徴とする。
【請求項１６】
請求項１１に記載のディスプレイシステムにおいて、前記ディスプレイコントローラ回路、前記ディスプレイメモリ、前記表示装置は一体型ユニットであることを特徴とする。
【請求項１７】
請求項１１に記載のディスプレイシステムにおいて、前記ディスプレイコントローラ回路と前記ディスプレイメモリとは一体型ユニットで、前記表示装置は外部表示装置であることを特徴とする。
【請求項１８】
メモリの使用及び／又は電力の消費を最小限にするメモリ制御システムであって、当該メモリ制御システムは、
（ａ）複数のメモリロケーションを有すると共に各メモリロケーションがメモリ深度を有するメモリと、
（ｂ）データ深度を有すると共に前記データ深度が前記メモリ深度より小さなデータ深度を有する、前記メモリに保存されるデータと、
（ｃ）リピート数深度を有すると共に前記リピート数深度が前記メモリ深度よりも小さい、前記メモリに保存されるリピート数と、を有し、
（ｄ）前記リピート数は前記データが使用される回数（１＋ｎ）に等しいことを特徴とする。
【請求項１９】
請求項１８に記載のメモリ制御システムは「フェッチ抑止型」メモリ制御システムであって、前記メモリ制御システムは前記メモリロケーションをアクセスするアドレスカウンタを有し、前記アドレスカウンタは前記メモリがフェッチされる毎に（１＋ｎ）だけインクリメントされることを特徴とする。
【請求項２０】
請求項１８に記載のメモリ制御システムは「メモリ節約型」メモリ制御システムであって、前記メモリ制御システムは前記メモリロケーションをアクセスするアドレスカウンタを有し、前記アドレスカウンタは前記メモリがフェッチされる毎に１だけインクリメントされることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイコントローラ回路においてメモリの使用及び／又は電力の消費を最小限にするための方法に関し、より具体的には、フェッチを減らすために超過、追加又は余分のビットと言われるビットを「リピート数」として使用することによって、ディスプレイコントローラ回路においてメモリの使用及び／又は電力の消費を最小限にする方法に関する。
【背景技術】
【０００２】
図１に示すように、静止デジタル画像は、ディスプレイ１８の１フレームを表示すために画素１６のアレイとして保持される。各画素１６は、画素の色やそれと関連するある量の画素情報を有する。多くのディスプレイ回路は、画素情報毎に１，２，４，５，１６ビットのディスプレイデータ又はビデオデータを保持するのに３２ビットメモリ（メモリの各ライン又は各位置が３２ビットを有する）を使用する。そして、赤、緑、青の色情報はその画素深度（pixel depth）に分割される。これらの画素深度は、ほとんどが１６ビットメモリか３２ビットメモリかのいずれかに対して正確に位置合わせされており、メモリの使用又は効率が最適化されている。
【０００３】
ＲＧＢ（赤・緑・青）とは、カラー画像の各画素を形成するのに３原色（赤・青・緑）を使用するカラー画素制御モデルである。ＲＧＢ画素制御モデルは、光の３原色を様々な割合で混ぜ合わせて他の全ての色を作り出すという原理に基づいている。カラー陰極線管（ＣＲＴ）ディスプレイ１８においては、３つの電子銃はこれら光の３原色を別々のビームで画面に向けて発射する。伝統的な液晶ディスプレイ（ＬＣＤ）は、１６ビットの画素を使用し、この１６ビットのうち５ビットが赤に、６ビットが緑に、５ビットが青に割り当てられている。新型のディスプレイとそれを制御するコントローラチップは、より精細なカラー解像度を得るためにＲＧＢ画素制御モデルに２４ビット画素を使用し、希望通りの赤の指定に８ビットを、希望通りの緑の指定に８ビットを、そして希望通りの青の指定に８ビットを使用している。２４ビットのＲＧＢ画素制御モデルが実施できるように、既存のビデオ回路を用いたり拡張したりするための最も簡単な方法は、３２ビットシステムにおいて残り８ビットを「無駄にする」ことである。
【０００４】
ディスプレイ１８の画素１６を指定したり制御する別の画素制御モデルもある。例えば、ＨＳＬ（色相、彩度、輝度）では、色（色相）、色の強さ、つまり、中間のグレーからどれだけ離れているか（彩度）、及び色によって反射又は透過する光の強度（輝度）を使用して制御する。ＨＳＬ画素制御モデルは、２４ビットで実施することもできる。画素１６の制御を指定する別の画素制御モデルの一つが、ＹＵＶ（輝度信号Ｙ及び色差信号Ｕ及びＶ）である。ＹＵＶ画素制御モデルは、２４ビットで実施しても構わない。言うまでもなく、画素深度の組合せは多数可能であるが、それらは必ずしも画素あたりの「標準の」データバス幅、つまり８，１６，３２ビットを、効率よく使用しているわけではない。このような場合、余分なビットを捨ててしまうか、あるいは以下にＭｏｒｉａｒｔｙに付与された米国特許６，２７１，８６７（以下、モリアーティ特許）で説明されているように、回路設計者が、位置合わせされていないデータをメモリの中に位置合わせし直す（パック）方法を組み込むかのいずれかである。ＲＧＢ画素制御モデルと同様に、これらの代替となる２４ビット画素制御モデルが実施できるように、既存の回路を使用したり拡張するための最も簡単な方法は、３２ビットシステムで残り８ビットを「無駄にする」ことである。
【０００５】
ＣＲＴ及びＬＣＤディスプレイに加えて、他のタイプのディスプレイ表示装置（「ディスプレイ１８」と称する）には、ガスプラズマディスプレイ、フラットパネルディスプレイ、コンピュータモニタ、アーケードグラフィックディスプレイ、ＴＶ画面、その他のビデオディスプレイがあるが、表示装置はこれらに限定されるものではない。ディスプレイ１８で使用可能な画素１６の数によって画面の解像度が決まる。例えば、ＲＧＢ画素制御モデルを採用するディスプレイ１８の一般的なディスプレイ解像度は、８００×６００、６４０×４８０、１０２４×７８０、１２８０×１０２４である。画素１６の総数は２つの数字の掛け算で決まる。例えば、解像度８００×６００のディスプレイ１８は、６００個の画素からなる行が８００あるので、合計４８０，０００個の画素を有する。この解像度の画像はどれでもＤＰＩ（インチあたりの画素数）で指定される。例えば、９６ｄｐｉとは、１平方インチに９６×９６個の画素（９２１６画素）があるということである。画素１６の数が多ければ多いほど、それだけ一層精細に画定されたイメージになるということを意味する。但し、画素１６の数が増えるということは、同時に、各３２ビットのうちの２４ビットしか使用しない場合には、超過のメモリが増えるということにもなる。
【０００６】
コンピュータのオペレーティングシステム及び処理装置は、ディスプレイ１８の画素１６を個々に制御可能なドット又は光の配列として取り扱う。例えば、ＲＧＢ画素制御モデルにおいては、各画素１６の色は、フレームバッファやビデオメモリと言った特定のメモリに保持されている情報及び／又は命令に基づいてオペレーティングシステムにより制御可能である。オペレーティングシステムは、各画素１６に対して小量のメモリ（例えば、ＲＡＭ、ＶＲＡＭ、ＳＲＡＭ、ＤＲＡＭ）を割り当てる。ＲＧＢディスプレイ１８は、もし各画素１６の制御に８ビットが割り当てられていれば、最大２５６色まで対応できる。先に説明したように、最近のディスプレイ１８は、１画素につき２４ビットを割り当てることによってほとんど本来の色（トゥルーカラー）に近いものになってきている。
【０００７】
ビデオアダプタ（ディスプレイアダプタ又はビデオボードとも呼ばれる）は、ディスプレイ１８に送られる画像を制御するために、デジタルアナログ変換、ビデオメモリ、ディスプレイコントローラ回路（ビデオコントローラ）を提供する。ディスプレイ及びビデオアダプタによって使用される一般的なビデオディスプレイの標準は、ビデオグラフィックスアレイ（ＶＧＡ）ビデオ標準である。ビデオディスプレイ標準の他の模式的タイプには、ＳＶＧＡ、ＸＧＡ、ＣＩＦ，ＱＣＩＦなどがある。どのビデオディスプレイ標準を採用しても、これらの標準は、コンピュータとディスプレイ１８間でデータがどのようにして引渡し、表示するかを記述している。
【０００８】
例えば、図２に示すように、画像がディスプレイ１８に送られると、その画像は何らかの形でメイン（非ビデオ）メモリからデータとして先ずプロセッサにより読み出された（２０）後、ビデオメモリに書き込まれる（２２）。このメインメモリからの読み取り（２０）及びビデオメモリへの書き込み（２２）のプロセスは、フェッチ作業（２４ａ）とも呼ばれる。このような情報は、メインメモリから転送されたりフェッチされたりすることなく、ビデオメモリに直接書き込まれることもある。ビデオメモリへの情報の伝達経路に関係なく、ビデオメモリからの情報はデジタルアナログ変換器（２６）により、デジタルデータからアナログ信号に変換され、ディスプレイ１８に送られる（２８）。ビデオメモリからの表示のリフレッシュは、図３に示した、リフレッシュのステップで実施される。リフレッシュのプロセスでは、ビデオメモリからデータがフェッチ（２４ｂ）された（又は単に読み出された）後、変換（２６）され、表示される。中には、表示を毎秒６０〜１００回の割合でリフレッシュする（リフレッシュ率６０Ｈｚ〜１００Ｈｚ）システムもある。もちろん、他のリフレッシュ率も可能であり、広く採用されている。多くのディスプレイ標準では、フェッチ（２４ａ、２４ｂ）、変換（２６）、表示（２８）というプロセスが各画素１６に対して実施される。ほとんどのビデオメモリは、プロセッサが新しいイメージをビデオメモリに書き込む間に、ディスプレイ１８が現在の表示内容をリフレッシュするためにビデオメモリから読み出す、といったデュアルポート方式を採用している。
【０００９】
なお、ビデオアダプタ、デジタルアナログ変換器、ビデオメモリ、ディスプレイコントローラ回路は、単一の集積回路に組み込んでもいいし、一つ以上の集積回路カードに実施してもいいし、コンピュータに組み込んでもいいし、ディスプレイモニタに実施してもいいし、あるいは個別部品として実施してもいいのはいうまでもない。
【００１０】
一つの静止デジタル画像においては、隣接する画像は類似していることが多い。例えば、図４に示すように、フレーム３０ａの一番上の行の画素３６は、全てオン（白）である。さらに、次の行の左側の画素も全てオン（白）である。こういった現象は、デジタル写真の、同色の空などで見ることができる。一方、テキストのデジタルイメージでは、頁のほとんどが白である。１フレームの中で、隣接する画素や連続する画素が似たような状態や色を有する場合、その状態や色が、隣接する画素１６間で「繰り返されている」と言うことができる。
【００１１】
非静止デジタル画像（例えば、ビデオクリップやテレビ番組）とは、実際には、図４に示したような静止デジタル画像フレーム３０ａ、３０ｂ、３０ｃが連続するものである。多くのタイプの非静止デジタル画像においては、この連続する静止デジタル画像フレームのイメージが完全に変わることはない。例えば図４では、画素３２は、一連のフレーム３０ａ、３０ｂ、３０ｃではオン（白）のままで、画素３４は、フレーム３０ａ、３０ｂ、３０ｃではオフ（黒）のままで、画素３６、３８はフレーム３０ａ、３０ｂ、３０ｃでオン（白）とオフ（黒）が切り替わる。同様に、色は一連のフレームにおいて一定のまま変わらないかもしれないし、変わるかもしれない。例えば、非静止デジタル画像が部屋の一方から反対側に歩く人物のイメージであった場合は、背景画像（例えば、その部屋）は全く変化しない。あるいは、ユーザがタイプする画素１６だけが変わるようなテキストドキュメントの表示では、ユーザがタイプする画素以外のドキュメントは同じままである。このように、画素の状態や色が、連続するフレームにおいて一定のまま変わらない場合、その画素１６の状態や色は、連続する静止デジタル画像フレームの間で「繰り返されている」と言うことができる。
【００１２】
３２ビットシステムで余分なあるいは残った８ビットを利用する手段を示唆する資料がある。前述のＭｏｒｉａｒｔｙ特許でＭｏｒｉａｒｔｙは、トゥルーカラー（true color）の画素を構成する２４ビットが、３２ビットにアドレス指定されることに注目した。Ｍｏｒｉａｒｔｙは、８つの２４ビット画素をビデオメモリの３つのクワッドワードに効率的にパックする方法を用いてその余分のビットを利用しようとしている。Ｍｏｒｉａｒｔｙのシステムは、２４ビット画素の２つを、画素の３原色を構成する８ビット表現に分割することによってビデオメモリをフルに活用する。２つの分割されていない画素と、分割された画素の８ビット表現の２つが、１つのクワッドワードとして保持される。
【００１３】
【特許文献１】米国特許第6,028,587号明細書
【特許文献２】米国特許第6,049,330号明細書
【特許文献３】米国再発行特許発明第6,271,867号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、超過の、追加の、又は余分のビット（例えば、３２ビットシステムで無駄になる８ビット）を、特定の画素が繰り返されることを示す「リピート数」として用いることでディスプレイコントローラ回路におけるメモリの使用及び／又は電力の消費を最小限にする。この方法は、フェッチを減らすことで、ディスプレイコントローラ回路におけるメモリの使用及び／又は電力の消費を最小限にする。
【課題を解決するための手段】
【００１５】
本発明の特徴は、各々があるメモリ深度を有する複数のメモリロケーションを有するディスプレイメモリを制御するディスプレイコントローラ回路にある。画素データ深度を有する画素データと、リピート数深度を有するリピート数とを、ディスプレイメモリの各メモリロケーションに保持する。リピート数は、外部表示装置に画素データが繰り返し表示される回数を表わす。ディスプレイコントローラ回路には、「フェッチ抑止型」ディスプレイコントローラと「メモリ節約型」ディスプレイコントローラがある。
【００１６】
また本発明の特徴は、メモリ制御方法にある。この方法の第１ステップは、各々がメモリ深度を有する複数のメモリロケーションを有するメモリを設けるステップである。メモリ深度はデータ深度と余分（超過）の深度とに分ける。データ深度を有する少なくとも一つのデータをメモリのデータ深度に保持する。少なくとも一つのリピート数をメモリの超過する深度の少なくとも一部に保持する。この方法は、データ及びそれと関係するリピート数を一つのメモリロケーションからフェッチするステップ、及びそのデータをディスプレイに表示するステップを含む。ディスプレイにデータを表示するステップがその後リピート数に等しい回数だけ繰り返される。
【００１７】
本発明の上記のそしてその他の目的、構成、効果については、添付の図面と共に以下に詳細に述べる発明の説明を考慮すれば、容易に分かる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００１９】
本発明は、３２ビットシステムで無駄になる８ビット（超過の、追加の、又は余分のビット）を、ある特定の画素１６の特性が繰り返されることを示す「リピート数」として用いることにより、ディスプレイコントローラ回路におけるメモリの使用及び／又は電力の消費を最小限にする方法に関する。この方法は、フェッチ回数を減らして、ディスプレイコントローラ回路におけるメモリの使用及び／又は電力の消費を最小限にするものである。本発明は、ビデオメモリに書き込みをするために、メイン（非ビデオ）メモリから発生するフェッチ及び／又は（リフレッシュとして）表示のためにフレームバッファ（ビデオメモリ）から発生するフェッチに適用される。
【００２０】
なお、本明細書で説明する概念は、どのような画素深度にも適用することができるが、「余分」ビットを有する構成（３２ビットメモリシステムにおける２４ビット画素制御モデルのような）において最も効果がある。例えば、ディスプレイデータやビデオデータを保持するために１６ビットメモリを使用するが、個々の画素１６を画定するには８ビットが必要といった場合には、残る「余分」の８ビットを用いて本発明を実施することができる。本明細書では、説明単純にするために、模式的に３２ビットシステムにおける２４ビットを用いるが、本書で説明する概念は「余分」ビットを有するどんな画素深度にも適用可能であると理解されるべきである。
【００２１】
本発明は４つの原則を認識することで理解できる。その一、データ深度がメモリ深度よりも小さいことで余分メモリが発生する。その二、貴重なメモリにデータを保持する。その三、貴重な電力でデータをフェッチする（すなわち、不必要な熱や電池の消耗）。その四、データは繰り返されることが多い。
【００２２】
メモリ深度に満たないデータ深度のデータは、余分メモリが生じる原因となる。この原則の例は、多くのディスプレイ回路がディスプレイデータやビデオデータを保持するのに３２ビットのメモリ深度を使用していることである。しかし、画素制御モデルによっては、各画素を制御するのに２４ビットのメモリ深度しか必要としない。そして、２４ビット画素制御モデルを実施するために既存のビデオ回路を使用したり拡張したりするための一番簡単な方法は、３２ビットシステムで残りの８ビットを「無駄にする」ことである。
【００２３】
データ保持やデータフェッチは、貴重なメモリ及びパワーを使用する。例えば、背景技術で説明したように、ビデオディスプレイ１８に画像を表示するには、図２に示すように、プロセッサが、何らかの形のメイン（非ビデオ）メモリからデータを読み出し（２０）、ビデオメモリ又はフレームバッファに書き込む（２２）ことで画像データがフェッチされる（２４ａ）。表示をリフレッシュするためのフェッチ（２４ｂ、図３）は、非常に高速（且つ頻繁）に処理される。いずれの場合も、フェッチ（２４ａ、２４ｂ）は貴重なコンピュータのリソースを必要とする。一旦データがフェッチされたら、デジタルアナログ変換器がデジタルデータをアナログ信号に変換（２６）し、アナログ信号はディスプレイ１８に送られる（２８）。なお、図２に示したように、画像データがフェッチ（２４）された後、図１に示すように表示をリフレッシュするためにフェッチ（２４ｂ）することもできる。また、図１及び図２に示したプロセスを独立して実施することもできる。様様なディスプレイ規格で、各画素１６に対するフェッチ（２４ａ、２４ｂ）、変換（２６）、表示（２８）が行われる。画素１６の数が増えるということは、画像が一層精細になるということである。しかしながら、画素１６の数が増えるということは、余分メモリやフェッチが増えるということにもなる。
【００２４】
データは繰り返されることが多い。例えば、静止デジタル画像において、１フレーム内で隣接した画素や連続する画素が類似した状態や色を有する時、そうした状態や色が隣接する画素１６間で「繰り返されている」ということができる。同様に、データは非静止デジタル画像においても繰り返される。例えば、ある画素の状態や色が一連のフレームにおいて一定の時、非静止デジタル画像ではデータが繰り返され、その画素１６の状態や色は連続する静止デジタル画像フレームの間で「繰り返されている」と言うことができる。
【００２５】
本発明は、「リピート数」を保持するのに超過メモリの余分なビットを使用する。「リピート数」がゼロ（０）の場合には、このシステムは、通常の手続きを用いて、通常通りに、画素１６をしかるべき位置に一回だけ（リピート無し）表示する。一方、リピート数がゼロ（０）でない場合は、そのフレームの次の隣接する位置に画素１６が再び表示される（例えば、リピート数が２の場合には、２回繰り返され、表示は計３回になる）。その次の画素１６が全く同じ場合には、メモリフェッチは必要ないので、電力の節約になる（そして、第２の実施例では、所要メモリ容量の節約にもなる）。具体的には、ゼロでないリピート数とは、リフレッシュされたり走査されたりした時に、ある画素１６がそのフレームで繰り返される回数を示す。
【００２６】
別の言い方をすると、リピート数とはデータが使用される回数（１＋ｎ）に等しくなる。最初のフェッチの１回＋リピート数に等しい回数だけデータが使用される。リピート数がゼロ（０）の場合には、データは１回使用される（表示される）。リピート数が５の場合には、データは６回使用される（表示される）。
【００２７】
次の表は模式的な３２ビットメモリテーブルである。
【００２８】
2004252446.tif 000003
【００２９】
第１に、本発明の「フェッチ抑止」の好適な実施例においては、データ値は通常通り（ＲＢＧ）保持され、メモリ節約の努力はなされない。「リピート数」ＲＣ1、ＲＣ2、ＲＣ3を用いて、この後に続く画素のメモリフェッチを回避する。すなわち、ＲＣがゼロでないというのは、次のｎ画素が今フェッチした画素とまったく同一であることを示している。この実施例では、ＲＣ値は、次の画素のうちの何個が同一であるかを示している。アドレスカウンタはインクリメントされるが、メモリフェッチは行われない。これによりシステムのスピードが上がる。この方法では、ディスプレイホストがＲＣを気にすることなく通常通り画像をロードすることができる。ＲＣ値がロードされている（画像を表示しながら）ので、電力消費が削減される。
【００３０】
第２に、本発明の「メモリ節約」の好適な実施例においては、その前の画素が全く同じでゼロでないＲＣ値である場合は、データ値はメモリにロードされず、アドレスカウントは（フェッチ抑止で行った）画素毎にインクリメントされない。代わりに、先に説明したように画素１６が繰り返され、画素１６がしかるべき回数繰り返されたら、次のメモリフェッチが行われる。この時点で、アドレスがインクリメントされ、メモリフェッチが発生する。これにより、電力の消費並びにメモリの使用（基本的な画像圧縮）が減少する。システムのスピードアップにもなる。
【００３１】
なお、ＣＰＵのためにＲＣ値をロードする、後処理用ハードウェアブロックを工夫することができる。（ホストＣＰＵによって画像が一旦ロードされたら）メモリを調べて、ＲＣ値を見つけ出す。
【００３２】
なお、所定の信号や特定の起動命令がなければ本発明が起動しないように、本発明を選択的に実施することもできる。これにより、本発明を実施するために特別に設計されたデバイスでなくても、本発明をソフトウェア的に及び／又はハードウェア的にデバイスに組み込むことができる。
【００３３】
なお、本発明は、ＣＲＴディスプレイ、ＬＣＤ、ガスプラズマディスプレイ、フラットパネルディスプレイ、コンピュータモニタ、ＴＶ画面、その他のビデオディスプレイを含むほとんどすべてのタイプのディスプレイ表示装置１８で実施することができる（ここに列記した表示装置に限定されるものではない）。これは、表示が分割される単位が、画素以外の何か他のタイプであってもよい。例えば、表示が行、画面、又はその他の単位に分割される場合、本発明はその単位に対応できるように適合することができる。
【００３４】
図５〜９に示した方法は、本発明の様々な実施例の模式的な例である。
【００３５】
図５は、静止デジタル画像において、メインメモリからビデオメモリに画素データをフェッチする、「フェッチ抑止」の好適な実施例を示したフローチャートである。画像の第１の画素の画素データ（２４ビットの画素制御モデル及び８ビットのＲＣ値を含む）がメインメモリからビデオメモリにフェッチされる（５０）。８ビットのＲＣ値がプロセッサによって読み出される（５２）。ＲＣ値は、その次の画素の幾つが同一であるかを示している。従って、リピート数がゼロ（０）の場合には（５４）、システムはアドレスカウンタをインクリメントし（５６）、次の画素のメモリフェッチを実行する（５０）。これに対して、リピート数がゼロ（０）でなければ（５４）、リピート数と同じ回数だけアドレスカウンタがインクリメントされ（５８）、画素制御モデルの２４ビットがビデオメモリに保持される（６０）。デジタルアナログ変換器は、ビデオメモリからのデジタルデータをアナログ信号に変換し（２６）、アナログ信号は、その後ビデオメモリから表示のための標準的な方法又は以下に述べるような方法によってディスプレイ１８に送られる。
【００３６】
図４に示したフレーム３０ａに図５の「フェッチ抑止」の方法を適用した後のメモリを簡素化すると次のように表わすことができる。
【００３７】
2004252446.tif 000004
【００３８】
上の表１で、「＊」は、値を保持する必要のないことを示す。
【００３９】
図６は、静止デジタル画像において、メインメモリからビデオメモリに画素データをフェッチする「メモリ節約」の好適な実施例を示したフローチャートである。画像の第１の画素の画素データ（画素制御モデルの２４ビット及びＲＣ値の８ビットを含む）がメインメモリからビデオメモリにフェッチされる（７０）。８ビットのＲＣ値がプロセッサによって読み出される（７２）。ＲＣ値は次の画素のうちの何個が同一であるかを示す。よって、もしリピート数がゼロ（０）ならば（７４）、システムはアドレスカウンタをインクリメントし（７６）、次の画素のメモリフェッチを行う（７０）。一方、リピート数がゼロ（０）でなければ（７４）、リピート数と同じ回数だけ、アドレスカウンタがインクリメントされる（７８）（もしくは、プログラムが一回以上同じループを回らなくでもいいように、リピート数分だけアドレスカウンタをインクリメントすることもできる。）。２４ビットの画素制御モデルをビデオメモリに保持する必要はない。デジタルアナログ変換器は、ビデモメモリからのデジタルデータをアナログ信号に変換し（２６）、そのアナログ信号はその後、以下に説明するように、ビデオメモリから表示する方法によってディスプレイ１８に送られる。
【００４０】
図４に示したフレーム３０ａに、図６の「フェッチ抑止」の方法を適用した後のメモリの簡素化されたバージョンを次のように表わすことができる。
【００４１】
2004252446.tif 000005
【００４２】
上の表２で、「＊」は、値を保持する必要のないことを示す。
【００４３】
図４に示したフレーム３０ａに、「メモリ節約」の好適な実施例を適用した後のメモリの簡素化されたバージョンを次のように表わすことができる。
【００４４】
2004252446.tif 000006
【００４５】
上の表３で、アドレスは図４に表示されている画素位置と対応しておらず、一般的なメモリアドレスロケーションを表わしている。この方法では、ビデオメモリは特定の画素アドレスにリンクされていなくてもよい。初めの３２ビットは、必ず最初の画素をあらわす（そして、リピート数１だけ最初の画素に続く）。これに続く３２ビットは、各々リピート数によって示された数だけその後に画素が続くことを表わしている。この実施例において、「アドレスカウンタ」はメモリの３２ビットを表わしている。表３はメインメモリから直接フェッチされるかもしれないし、あるいはＲＣ値を判定するためにメモリを調べる後処理用ハードウェアブロックセルの結果かもしれない。
【００４６】
図７は、静止デジタル画像において、表示をリフレッシュためにビデオメモリから画素データをフェッチする「フェッチ抑止」処理を示したフローチャートである。この実施例は、表１及び表２に示したのと同じように、ビデオメモリを読み取ることができる（図７のアドレスカウンタをフレームバッファのアドレスカウントと考えれば、図７は、表３に示したようにビデオメモリを読み取ることができる。ビデオメモリのある特定のアドレスをフェッチするのではなく、フェッチ（８０）するたびにビデオメモリの次の３２ビットがアクセスされる。）。画像の第１の画素の画素データ（２４ビットの画素制御モデルと８ビットのＲＣ値を含む）が、ビデオメモリからフェッチされる（８０）。８ビットのＲＣ値は、プロセッサによって読み取られる（８２）。ＲＣ値は、次の画素のうちの何個が同一であるかを示している。よって、リピート数がゼロ（０）の場合には（８４）、システムはアドレスカウンタをインクリメントし（８６）、次の画素のメモリフェッチを行なう（８０）。一方、もしリピート数がゼロ（０）でなければ（８４）、リピート数に等しい回数だけアドレスカウンタがインクリメントされ（８８）、２４ビットの画素制御モデルがフレームバッファに保持される（９０）。デジタルアナログ変換器は、フレームバッファからのデジタルデータをアナログ信号に変換した後、アナログ信号はディスプレイに送られる。
【００４７】
図４に示したフレーム３０ａに、図７の「フェッチ抑止」の方法を適用した後のフレームバッファメモリの簡素化されたバージョンを次のように表わすことができる。
【００４８】
2004252446.tif 000007
【００４９】
「＊」は、値を保持可能な又は可能でないことを示す。この実施例では、リピート数を考慮に入れずに、ホストが通常通り画像をロード（表示）することができる。
【００５０】
図８は、静止デジタル画像において、表示をレフレッシュするためにビデオメモリから画素データをフェッチする「メモリ節約」プロセスを表わしたフローチャートである。この実施例も、表１〜表２で説明したのと同様に、ビデオメモリを読み取ることができる（図８のアドレスカウンタをフレームバッファのアドレスカウントと考えれば、図８は、表３に示したようにビデオメモリを読み取ることができる。ビデオメモリのある特定のアドレスをフェッチするのではなく、フェッチ（１００）のたびにビデオメモリの次の３２ビットがアクセスされる。）。画像の第１の画素の画素データ（２４ビットの画素制御モデル及び８ビットのＲＣ値を含む）が、ビデオメモリからフェッチされる（１００）。次に、画素データ及びＲＣ値がビデオプロセッサによって読み出される（１０２）。画素は、画素制御モデルビットに基づいて表示される（１０４）。ＲＣ値は、次の画素のうちの何個が同一であるかを示している。よって、リピート数がゼロ（０）であれば（１０６）、システムは次の画素の情報読み出す、又はビデオメモリから画素に関する情報を読み出す（１０２）。それに対して、もしリピート数がゼロ（０）でなければ（１０６）、リピート数に等しい回数だけアドレスカウンタがインクリメントされる（１０８）、または、システムは、その次の画素にアドレス指定されたと認識して、リピート数が１だけ減らされる（１０８）。次に、画素は、画素制御モデルビットに基づいて表示される（１０４）。
【００５１】
図９は、非静止デジタル画像において実施される、本発明の模式的プロセスを表わしたフローチャートである。先に説明したように、静止デジタル画像でデータが繰り返されるだけでなく、非静止デジタル画像においてもデータは繰り返される。例えば、画素の状態や色が一連のフレームにおいて一定で変わらない場合は、非静止デジタル画像においてデータが繰り返される。その画素１６の状態や色は、連続する静止デジタル画像のフレーム間で「繰り返される」と言うことができる。例として、図４に示したものと同じような一連の静止デジタル画像フレーム３０ａ、３０ｂ、３０ｃを用いて非静止デジタル画像を説明する。
【００５２】
図９に示すように、このプロセスは、第１フレーム全体の画素データをメインメモリからビデオメモリにフェッチするステップ１１０から始まる。次に、その次のフレームに対してアドレスカウンタがリセットされ（１１２）、第１の画素のアドレスにあるリピート数の値が読み出される（１１４）。もしリピート数がゼロ（０）であれば（１１６）、（新たなリピート数を含む）画素データがメインメモリからフェッチされ（１１８）、アドレスカウンタがインクリメントされる（１１２）。もしリピート数がゼロ（０）でなければ（１１６）、画素制御データが保持され、リピート数が１減らされる（１２０）。その後、アドレスカウンタはインクリメントされる（１１２）。
【００５３】
フレーム３０ａが、連続する１０個の静止デジタル画像フレームからなる最初のフレームであると仮定すれば、フレーム３０ａのメモリは次のように表わすことができる。
【００５４】
2004252446.tif 000008
【００５５】
前述の通り、表５は、連続する１０個の静止デジタル画像フレームからなる最初のフレームのメモリを表わしている。この表は、アドレス００００の画素が、１０個のフレーム全て（最初のフレームとそれに続く９フレーム）においてオンであることを示している。アドレス０００１にある画素は、２フレーム（最初のフレームと次の１フレーム）でオンであることを示している。さらに、アドレス００１１にある画素は、この１フレームだけがオンで、次のフレームでは変わることを示している。
【００５６】
フレーム３０ｂが連続する１０個の静止デジタル画像フレームの２番目のフレームであると仮定すると、フレーム３０ｂのメモリは次のように表わすことができる。
【００５７】
2004252446.tif 000009
【００５８】
前述の通り、表６は連続する１０個の静止デジタル画像フレームの２番目のフレームのメモリを表わしている。この表は、アドレス００００にある画素はオンのまま変わらず、次の８フレームもオンのままであることを示している。同様に、アドレス０００１にある画素もオンのままであるが、次のフレームで変わることを示している。アドレス００１１にある画素はこの１フレームだけオフで、その次のフレームで変わることを示している。
【００５９】
フレーム３０ｃが、連続する１０個の静止デジタル画像フレームの３番目のフレームであると仮定すると、フレーム３０ｃのメモリは次のように表わすことができる。
【００６０】
2004252446.tif 000010
【００６１】
前述の通り、表７は連続する１０個の静止デジタル画像フレームの３番目のフレームのメモリを表わしている。この表は、アドレス００００にある画素はオンのままで、次の７フレームもオンのまま変わらないことを示している。同様に、アドレス０００１にある画素はすでにオフに変わり、次の３フレームもオフのままであることを示している。アドレス００１１にある画素はすでにオンに変わっており、次の７フレームもオンのまま変わらないことを示している。
【産業上の利用可能性】
【００６２】
本明細書では、説明単純にするために、模式的に３２ビットシステムにおける２４ビットを用いるが、本書で説明する概念は「余分」ビットを有するどんな画素深度にも適用可能であると理解されるべきである。
【００６３】
また、説明のため明細書で採用した表現は、説明のためであって、限定を意味するものではない。また、表示すると共に説明した構成要素と同等のものを除外したり、又はそれらを部分的に除外するものでもない。本発明の範囲は下記の特許請求の範囲により定義すると共に限定している。
【図面の簡単な説明】
【００６４】
【図１】フレームの画素配列を有する簡素化されたディスプレイ。
【図２】メインメモリからディスプレイにデータをフェッチ、変換、表示するフローチャート。
【図３】表示をリフレッシュするためにデータをフェッチ、変換、表示するフローチャート。
【図４】連続する静止デジタル画像フレームを模式的に示した図。
【図５】静止デジタル画像における「フェッチ抑止」示したフローチャート。
【図６】静止デジタル画像における「メモリ節約」示したフローチャート。
【図７】静止デジタル画像のリフレッシュにおける「フェッチ抑止」を示したフローチャート。
【図８】静止デジタル画像にリフレッシュにおける「メモリ節約」を示したフローチャート。
【図９】非静止デジタル画像において、本発明のプロセスを示したフローチャート。
【符号の説明】
【００６５】
１６、３２、３４、３６、３８    画素
１８    ディスプレイ
３０ａ、３０ｂ、３０ｃ    画像フレーム
【図１】
2004252446.tif 000011
【図２】
2004252446.tif 000012
【図３】
2004252446.tif 000013
【図４】
2004252446.tif 000014
【図５】
2004252446.tif 000015
【図６】
2004252446.tif 000016
【図７】
2004252446.tif 000017
【図８】
2004252446.tif 000018
【図９】
2004252446.tif 000019