(57)【要約】【課題】磁気抵抗素子を含むメモリセルを具備しながらも、多ビット同時にデータを書き込むことを可能とすること。【解決手段】第１カラム選択信号ＣＳＬ０に基づき、第１ビット線群２−０をデータ線群１に電気的に接続する第１カラムゲート回路ＣＧ０と、第２カラム選択信号ＣＳＬ１に基づき、第２ビット線群２−１をデータ線群１に電気的に接続する第２カラムゲート回路ＣＧ１と、第１、第２ビット線群に含まれる複数のビット線ＢＬと交差する複数のワード線ＷＷＬと、複数のビット線ＢＬに電気的に接続されるとともに複数のワード線ＷＷＬにより選択される、磁気抵抗素子１２を含んだ複数のメモリセル１０とを具備する。そして、磁気抵抗素子１２のスピンの向きを、平面から見て複数のビット線ＢＬに対して垂直とする。【選択図】　　図１
2004079632.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線を含むデータ線群と、
複数のビット線を含む第１ビット線群と、
第１カラム選択信号に基づき、前記第１ビット線群を前記データ線群に電気的に接続する第１カラムゲート回路と、
複数のビット線を含む第２ビット線群と、
前記第１カラム選択信号とは異なる第２カラム選択信号に基づき、前記第２ビット線群を前記データ線群に電気的に接続する第２カラムゲート回路と、
前記第１、第２ビット線群に含まれる複数のビット線と交差する複数のワード線と、
前記第１、第２ビット線群に含まれる複数のビット線に電気的に接続されるとともに前記複数のワード線により選択される、磁気抵抗素子を含んだ複数のメモリセルとを具備し、
前記磁気抵抗素子のスピンの向きは、平面から見て前記第１、第２ビット線群に含まれる複数のビット線に対して垂直であることを特徴とする半導体集積回路装置。
【請求項２】
複数のデータ線を含むデータ線群と、
複数のビット線を含む第１ビット線群と、
第１カラム選択信号に基づき、前記第１ビット線群を前記データ線群に電気的に接続する第１カラムゲート回路と、
複数のビット線を含む第２ビット線群と、
前記第１カラム選択信号とは異なる第２カラム選択信号に基づき、前記第２ビット線群を前記データ線群に電気的に接続する第２カラムゲート回路と、
前記第１、第２ビット線群に含まれる複数のビット線と交差する複数のワード線と、
前記第１、第２ビット線群に含まれる複数のビット線に電気的に接続されるとともに前記複数のワード線により選択される、磁気抵抗素子を含んだ複数のメモリセルとを具備し、
前記磁気抵抗素子は、平面から見て短辺及び長辺を有した長方形であり、その長辺は、平面から見て前記第１、第２ビット線群に含まれる複数のビット線に対して交差することを特徴とする半導体集積回路装置。
【請求項３】
複数のデータ線を含むデータ線群と、
複数のビット線を含む第１ビット線群と、
第１カラム選択信号に基づき、前記第１ビット線群を前記データ線群に電気的に接続する第１カラムゲート回路と、
複数のビット線を含む第２ビット線群と、
前記第１カラム選択信号とは異なる第２カラム選択信号に基づき、前記第２ビット線群を前記データ線群に電気的に接続する第２カラムゲート回路と、
前記第１、第２ビット線群に含まれる複数のビット線と交差する複数のワード線と、
前記第１、第２ビット線群に含まれる複数のビット線に電気的に接続されるとともに前記複数のワード線により選択される、磁気抵抗素子を含んだ複数のメモリセルとを具備し、
前記磁気抵抗素子は、平面から見て短辺及び長辺を有した平行四辺形であり、その長辺は、平面から見て前記第１、第２ビット線群に含まれる複数のビット線に対して交差することを特徴とする半導体集積回路装置。
【請求項４】
前記第１ビット線群と前記第２ビット線群との間のピッチが、前記第１、第２ビット線群に含まれるビット線間のピッチよりも広いことを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
【請求項５】
前記磁気抵抗素子間のピッチは、前記第１、第２ビット群内におけるピッチよりも、前記第１、第２ビット線群間におけるピッチのほうが広いことを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
【請求項６】
前記複数のメモリセルは、前記磁気抵抗素子に電気的に接続されたトランジスタを含むことを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体集積回路装置。
【請求項７】
前記複数のメモリセルは、前記磁気抵抗素子に電気的に接続されたダイオードを含むことを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体集積回路装置。
【請求項８】
前記磁気抵抗素子は、第１の磁化固着層、第１のトンネル障壁層、磁気記録層、第２のトンネル障壁層、及び第２の磁化固着層を有したダブルジャンクション型のトンネル磁気抵抗効果素子であることを特徴とする請求項１乃至請求項７いずれか一項に記載の半導体集積回路装置。
【請求項９】
前記磁気抵抗素子は、磁化固着層、トンネル障壁層、及び磁気記録層を有したトンネル磁気抵抗効果素子であり、
少なくとも前記磁化固着層は強磁性層と非磁性層とのスタック構造を含むことを特徴とする請求項１乃至請求項７いずれか一項に記載の半導体集積回路装置。
【請求項１０】
前記磁気抵抗素子は、第１の磁化固着層、第１のトンネル障壁層、磁気記録層、第２のトンネル障壁層、及び第２の磁化固着層を有したダブルジャンクション型のトンネル磁気抵抗効果素子であり、
前記第１、第２の磁化固着層の少なくとも一方、及び前記磁気記録層は強磁性層と非磁性層とのスタック構造を含むことを特徴とする請求項１乃至請求項７いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は磁気抵抗素子を含んだメモリセルを具備する半導体集積回路装置に関する。
【０００２】
【従来の技術】
近時、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに磁気抵抗効果、特にＲｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ．　Ａｌ．　によって提案されたトンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ：以下、ＴＭＲという）効果を利用した磁気ランダムメモリが知られている。
【０００３】
（参考文献）
ＩＳＳＣＣ２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ．１２８　「Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ」
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”、“０”−情報を記憶する。図１１に示すように、ＴＭＲ素子は、絶縁層（トンネル障壁層）を２つの磁性層（強磁性層）により挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図１２Ａ、図１２Ｂに示すように、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、半平行とは、２つの磁性層のスピンの向きが逆平行であることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書きかえるための部材である。
【０００６】
図１２Ａに示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネル障壁層）のトンネル抵抗は、最も低くなる。この状態が、例えば“１”状態である。
【０００７】
また、図１２Ｂに示すように、２つの磁性層のスピンの向きが反平行になった場合、これら２つの磁性層に挟まれた絶縁層（トンネル障壁層）のトンネル抵抗は、最も高くなる。この状態が、例えば“０”状態である。
【０００８】
次に、図１３を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線ＷＷＬとデータ選択線（ビット線）ＢＬとの交点に配置される。そして、書き込みは、書き込みワード線ＷＷＬ及びデータ選択線ＢＬそれぞれに電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
書き込み時、例えばデータ選択線ＢＬには、一方向に向かう電流のみを流し、書き込みワード線ＷＷＬには、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。書き込みワード線ＷＷＬに一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”状態）となる。一方、書き込みワード線ＷＷＬに他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”状態）となる。
【００１１】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１２】
図１４ＡのＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Ｅａｓｙ−Ａｘｉｓ）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は、例えば１７％程度変化する。この変化率、即ち、変化の前後の抵抗の比は、ＭＲ比と呼ばれる。
【００１３】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１４】
ＴＭＲ素子には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界がかかる。図１４Ａの実線及び点線に示すように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値をかえるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬ及び選択されたデータ選択線ＢＬとの交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１５】
この様子をさらに図１４Ｂのアステロイド曲線を用いて説明する。
【００１６】
ＴＭＲ素子のアステロイド曲線は、例えば図１４Ｂの実線で示すようになる。即ち、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより行うことができる。
【００２０】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリにおいても、多ビット動作が模索されている。
【００２１】
この発明は、上記事情に鑑み為されたもので、その目的は、磁気抵抗素子を含むメモリセルを具備しながらも、多ビット同時にデータを書き込むことが可能な半導体集積回路装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、複数のデータ線を含むデータ線群と、複数のビット線を含む第１ビット線群と、第１カラム選択信号に基づき、前記第１ビット線群を前記データ線群に電気的に接続する第１カラムゲート回路と、複数のビット線を含む第２ビット線群と、前記第１カラム選択信号とは異なる第２カラム選択信号に基づき、前記第２ビット線群を前記データ線群に電気的に接続する第２カラムゲート回路と、前記第１、第２ビット線群に含まれる複数のビット線と交差する複数のワード線と、前記第１、第２ビット線群に含まれる複数のビット線に電気的に接続されるとともに前記複数のワード線により選択される、磁気抵抗素子を含んだ複数のメモリセルとを具備する。そして、前記磁気抵抗素子のスピンの向きを、平面から見て前記第１、第２ビット線群に含まれる複数のビット線に対して垂直とすることを特徴とする。
【００２３】
また、この発明の第２態様に係る半導体集積回路装置は、複数のデータ線を含むデータ線群と、複数のビット線を含む第１ビット線群と、第１カラム選択信号に基づき、前記第１ビット線群を前記データ線群に電気的に接続する第１カラムゲート回路と、複数のビット線を含む第２ビット線群と、前記第１カラム選択信号とは異なる第２カラム選択信号に基づき、前記第２ビット線群を前記データ線群に電気的に接続する第２カラムゲート回路と、前記第１、第２ビット線群に含まれる複数のビット線と交差する複数のワード線と、前記第１、第２ビット線群に含まれる複数のビット線に電気的に接続されるとともに前記複数のワード線により選択される、磁気抵抗素子を含んだ複数のメモリセルとを具備する。そして、前記磁気抵抗素子は、平面から見て短辺及び長辺を有した長方形であり、その長辺は、平面から見て前記第１、第２ビット線群に含まれる複数のビット線に対して交差することを特徴とする。
【００２４】
また、この発明の第３態様に係る半導体集積回路装置は、複数のデータ線を含むデータ線群と、複数のビット線を含む第１ビット線群と、第１カラム選択信号に基づき、前記第１ビット線群を前記データ線群に電気的に接続する第１カラムゲート回路と、複数のビット線を含む第２ビット線群と、前記第１カラム選択信号とは異なる第２カラム選択信号に基づき、前記第２ビット線群を前記データ線群に電気的に接続する第２カラムゲート回路と、前記第１、第２ビット線群に含まれる複数のビット線と交差する複数のワード線と、前記第１、第２ビット線群に含まれる複数のビット線に電気的に接続されるとともに前記複数のワード線により選択される、磁気抵抗素子を含んだ複数のメモリセルとを具備する。そして、前記磁気抵抗素子は、平面から見て短辺及び長辺を有した平行四辺形であり、その長辺は、平面から見て前記第１、第２ビット線群に含まれる複数のビット線に対して交差することを特徴とする。
【００２５】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２６】
（第１の実施形態）
図１はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリを示すブロック図、図２は同磁気ランダムアクセスメモリを示す等価回路図、図３は同磁気ランダムアクセスメモリの平面図である。
【００２７】
図１〜図３に示すように、第１の実施形態に係る磁気ランダムアクセスメモリは、データ線群１、第１〜第Ｎビット線群２−０〜２−Ｎ、第１〜第Ｎカラムゲート回路ＣＧ０〜ＣＧＮ、複数の読み出しワード線ＲＷＬ０〜ＲＷＬ７…、複数の書き込みワード線ＷＷＬ０〜ＷＷＬ７…、及び磁気抵抗素子を含んだ複数のメモリセルを含む。
【００２８】
データ線群１は複数のデータ線を含む。本例では４本のデータ線Ｉ／Ｏ０〜Ｉ／Ｏ３を含んでいる。データ線Ｉ／Ｏ０〜Ｉ／Ｏ３は、センスアンプ回路（Ｓ／Ａ）３、ビット線ドライバー回路及びビット線シンカー回路（ＢＬ．ＤＲＶ．／ＢＬ．ＳＮＫ．）４に電気的に接続されている。センスアンプ回路３は、データ読み出し時、データ線Ｉ／Ｏ０〜Ｉ／Ｏ３に伝えられた読み出しデータを、例えば参照電位と比較して読み出しデータの論理値を判断し、そのデータの論理値に応じた電位を増幅する。ビット線ドライバー回路及びビット線シンカー回路４は、データ書き込み時、ビット線に流す書き込み電流の向きを制御する回路である。
【００２９】
第１〜第Ｎビット線群２−０〜２−Ｎはそれぞれ、複数のビット線を含む。本例ではそれぞれ４本のビット線ＢＬ００〜ＢＬ３０、ＢＬ０１〜ＢＬ３１、ＢＬ０２〜ＢＬ３２、ＢＬ０Ｎ〜ＢＬ３Ｎを含んでいる。また、本例のビット線ＢＬ００〜ＢＬ３Ｎはそれぞれ、読み出し／書き込み兼用である。ビット線ＢＬ００〜ＢＬ３Ｎの一端はビット線ドライバー回路及びビット線シンカー回路（ＢＬ．ＤＲＶ．／ＢＬ．ＳＮＫ．）５に接続され、その他端は第１〜第Ｎカラムゲート回路ＣＧ０〜ＣＧＮに接続されている。第１〜第Ｎカラムゲート回路ＣＧ０〜ＣＧＮはそれぞれ、第１〜第Ｎカラム選択信号ＣＳＬ０〜ＣＳＬＮに基づき、第１〜第Ｎビット線群２−０〜２−Ｎのいずれか一つをデータ線群１に電気的に接続する。第１〜第Ｎカラム選択信号ＣＳＬ０〜ＣＳＬＮは、例えばカラムデコーダ（ＣＯＬ．ＤＥＣ．）６から出力される。カラムデコーダ６は、例えばカラムアドレスＡＣの論理値に基づき、第１〜第Ｎカラム選択信号ＣＳＬ０〜ＣＳＬＮのいずれか一つを、例えば“ＨＩＧＨ”レベルとする。これにより、第１〜第Ｎカラムゲート回路ＣＧ０〜ＣＧＮのいずれか一つが選択され、選択されたカラムゲート回路に接続されたビット線群が、データ線群１に電気的に接続される。このようにビット線群が、データ線群１に電気的に接続されることにより、本第１実施形態に係る磁気ランダムアクセスメモリは多ビット動作が行われる。多ビット動作とは、データの読み出し、又はデータの書き込みを、複数ビットで、例えば同時に行う動作である。本例では、データの読み出し、又はデータの書き込みが、４ビットで、例えば同時に行われる。ビット線ドライバー回路及びビット線シンカー回路５は、データ書き込み時、ビット線ドライバー回路及びビット線シンカー回路４とともにビット線に流す書き込み電流の向きを制御する。
【００３０】
複数の読み出しワード線ＲＷＬ０〜ＲＷＬ７…、及び複数の書き込みワード線ＷＷＬ０〜ＷＷＬ７は、例えばメモリセルアレイ７において、ビット線ＢＬ００〜ＢＬ３Ｎと交差する。読み出しワード線ＲＷＬ０〜ＲＷＬ７…の一端は、読み出しワード線ドライバー回路及び書き込みワード線ドライバー回路（ＲＷＬ．ＤＲＶ．／ＷＷＬ．ＤＲＶ．）８のうち、読み出しワード線ドライバー回路に接続されている。書き込みワード線ＷＷＬ０〜ＷＷＬ７…の一端は、読み出しワード線ドライバー回路及び書き込みワード線ドライバー回路８のうち、書き込みワード線ドライバー回路に接続され、その他端は、書き込みワード線シンカー回路（ＷＷＬ．ＳＮＫ．）９に接続されている。
【００３１】
メモリセルアレイ７には、磁気抵抗素子を含む複数のメモリセル１０が、例えば行列状に配置されている。磁気抵抗素子の一例は、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ：　ＴＭＲ）効果が利用された、いわゆるＴＭＲ素子である。複数のメモリセル１０はそれぞれ、ビット線ＢＬに電気的に接続されるとともに、読み出しワード線ＷＷＬにより選択される。
【００３２】
ロウデコーダ１１は、データ読み出し時、又はデータ書き込み時、メモリセルアレイ７のロウを選択する。ロウデコーダ１１は、例えばロウアドレスＲ．ＡＤＤ．の論理値に基づき、読み出しワード線ＲＷＬ、又は書き込みワード線ＷＷＬのいずれか一つを、読み出しワード線ドライバー回路／書き込みワード線ドライバー回路８を介して、例えば“ＨＩＧＨ”レベルとする。これによりメモリセルアレイ７のロウが選択される。
【００３３】
メモリセルの一例は、例えば図２の等価回路図に示すようにＭＯＳＦＥＴをスイッチ素子としたものを挙げることができる。また、スイッチ素子として、ＭＯＳＦＥＴのかわりにダイオードを用いたメモリセルも使うことができる。
【００３４】
次に、その動作の一例を説明する。
【００３５】
今、４本のビット線が同時に動作すると仮定する。
【００３６】
図３に示すように、カラムアドレスＡＣ＝１が選択されたとすると、ビット線群２−１が選択され、それに属する４本のビット線が同時に動作する。そして、１本の書き込みワード線が選択されると、図中選択セルとして示した４つのビットが同時に選択される。同時に選択された４つのビットに各々任意のデータを書き込む場合、本例では、選択された書き込みワード線に、一方向に電流を流す。これにより、４つのビットには同一方向の磁場が与えられる。４つのビット各々に任意のデータを書き込むには、選択した４本のビット線に任意の方向の電流を流す。これにより、ＴＭＲ素子の磁気記録層のスピンの向きが変わる。本例では、ＴＭＲ素子のスピンの向きは、平面から見てビット線に対して垂直となる。図４Ａ、図４Ｂの断面に、ＴＭＲ素子のスピンの向きを示す。
【００３７】
図４Ａ、図４Ｂに示すように、ＴＭＲ素子のスピンの向きを、平面から見てビット線に対して垂直とすることで、多ビット同時にデータを書き込むことが可能となる。
【００３８】
また、半導体プロセスでは金属配線は上層になるほど配線幅は太くなる。従って、図４Ａ、図４Ｂに示すように、ＴＭＲ素子の上部にあるビット線の幅は、下部にあるワード線より幅より広くなる。ＴＭＲ素子が長方形の場合はスピンがＴＭＲ素子の長辺方向に向く。このため、ＴＭＲ素子のスピンの向きは、ＴＭＲ素子の下に位置する配線よりも、ＴＭＲ素子の上部に位置する配線に流れる電流の向きでスピンの向きを変えるようにするのがよいことになる。
【００３９】
このように、第１の実施形態によれば、ＴＭＲ素子のスピンの向きを、平面から見てビット線に対して垂直とする。これにより、データ書き込み時、データの、例えば“０”、“１”に対応する書き込み電流の向きを、書き込みワード線ではなく、ビット線で変えることが可能となる。この結果、磁気抵抗素子を含むメモリセルを具備しながらも、多ビット同時にデータを書き込むことが可能となる。
【００４０】
次に、この発明に係る磁気ランダムアクセスメモリに使用することが可能なメモリセルの例を説明する。
【００４１】
図５Ａはこの発明に係る磁気ランダムアクセスメモリに使用することが可能なメモリセルの第１の例を示す平面図、図５Ｂは図５Ａ中の５Ｂ−５Ｂ線に沿う断面図、図５Ｃは図５Ａ中の５Ｃ−５Ｃ線に沿う断面図、図５Ｄは第１例に係るメモリセルの等価回路図である。
【００４２】
図５Ａ〜図５Ｄに示すように、本第１の例は、磁気抵抗素子を含むメモリセルとして、１つの磁気抵抗素子１２と１つのセルトランジスタ１３とを含む１磁気抵抗素子−１トランジスタ型のメモリセルである。
【００４３】
セルトランジスタ１３は、例えばＰ型シリコン基板２１の素子領域に形成される。素子領域は、基板２１に形成された素子分離領域２２により区画されている。セルトランジスタ１３は、ゲート電極２４及びＮ型ソース／ドレイン領域２５を有する。ゲート電極２４は、基板２１からゲート絶縁膜、例えばゲート酸化膜２３により絶縁され、第１の方向に延び、読み出しワード線ＲＷＬとして機能する。セルトランジスタ１３の上方には、ソース線（ＳＬ）２６−１、セル内ヴィア２６−２が形成されている。これらは、例えば第１層メタル層により形成される。ソース線２６−１は、読み出しワード線ＲＷＬと同じ第１の方向に延び、第１層メタル−基板コンタクト２７を介して、セルトランジスタのソース／ドレイン領域２５の一方、例えばソース領域に接続される。セル内ヴィア２６−２は、第１層メタル−基板コンタクト２７を介して、セルトランジスタのソース／ドレイン領域２５の他方、例えばドレイン領域に接続される。ソース線２６−１及びセル内ヴィア２６−２の上方には、書き込みワード線（ＷＷＬ）２８−１及びセル内ヴィア２８−２が形成される。これらは、例えば第２層メタル層により形成される。セル内ヴィア２８−２は、第２層メタル−第１層メタルコンタクト２９を介してセル内ヴィア２６−２に接続される。書き込みワード線２８−１は、読み出しワード線ＲＷＬと同じ第１の方向に延びて形成されている。書き込みワード線２８−１及びセル内ヴィア２８−２の上方には、セル内ローカル配線３０が形成される。セル内ローカル配線は、例えば第３層メタル層により形成される。セル内ローカル配線３０は、第３層メタル−第２層メタルコンタクト３１を介して、セル内ヴィア２８−２に接続される。セル内ローカル配線３０上には、磁気抵抗素子１２、例えばＴＭＲ素子が形成されている。ＴＭＲ素子は、磁性層、例えば強磁性層からなる磁化固着層３１及び磁気記録層３２、磁化固着層３１と磁気記録層３２との間に形成された絶縁性非磁性層からなるトンネル障壁層３３とを含む。磁化固着層３１はスピンの向きが固定されている層で、磁気記録層３２は書き込み磁界に応じてスピンの向きが変化する層である。本例のＴＭＲ素子の形状は、特に図５Ａの平面図に示すように、平面から見て短辺３４及び長辺３５を有した長方形である。磁化固着層３１のスピンの向きは、ＴＭＲ素子加工後に磁場をかけながらアニールすることによって決定される。その際、ＴＭＲ素子の形状が長方形であれば、スピンの向きは、その長辺方向に向いて安定するので、磁場は長辺方向に対して平行に印加する。また、ＴＭＲ素子は、その長辺方向が、書き込みワード線２８−１が延びる第１の方向に沿うように配置される。これにより、ＴＭＲ素子の磁化容易軸（Ｅａｓｙ−ａｘｉｓ）は、書き込みワード線２８−１が延びる第１の方向に沿う。磁化固着層３１はセル内ローカル配線３０に接続され、磁気記録層３２はビット線（ＢＬ）３６に接続されている。ビット線３６は、例えば第４層メタル層により形成される。そして、ビット線３６は、第１の方向に交差する、例えば直交する第２の方向に延びて形成される。これにより、ＴＭＲ素子の長辺は、特に図５Ａの平面図に示すように、平面から見てビット線３６に対して交差、例えば直交する。
【００４４】
（第２の実施形態）
図６はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す平面図である。
【００４５】
図６に示すように、本第２の実施形態は、ＴＭＲ素子のスピンの向きが、平面から見てビット線に対して垂直から傾きをもった例である。この場合、ＴＭＲ素子の平面形状は平面から見て短辺及び長辺を有した平行四辺形、例えば菱形となる。ＴＭＲ素子が平行四辺形の場合、ＴＭＲ素子のスピンは、２つの鋭角の頂点間を向く。これにより、ＴＭＲ素子のスピンの向きは、平面から見てビット線に対して垂直から傾きをもつ。ＴＭＲ素子を平行四辺形とし、かつ図６に示すように右側に傾いたＴＭＲ素子と左側に傾いたＴＭＲ素子とを交互に配置することで、データ書き込み時のクロストークを抑制することが可能となる。
【００４６】
参考文献：米国特許第６，００５，８００
本第２の実施形態では、ＴＭＲ素子の平面形状を、平面から見て短辺及び長辺を有した平行四辺形とした場合に、その長辺を、平面から見てビット線に対して交差するように配置する。
【００４７】
これにより、第１の実施形態と同様に、データ書き込み時、データの、例えば“０”、“１”に対応する書き込み電流の向きを、書き込みワード線ではなく、ビット線で変えることが可能となる。よって、第１の実施形態と同様に、多ビット同時にデータを書き込むことが可能となる。
【００４８】
（第３の実施形態）
図７はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す平面図である。
【００４９】
図７に示すように、第３の実施形態は、ビット線群間のピッチＰ２を、ビット線群内のビット線間のピッチＰ１よりも広くしたものである。
【００５０】
これにより、データ書き込み時、選択されたビット線群に流れる書き込み電流による磁界の影響が、選択されていないビット線に対して及ぶ事情を抑制することができる。これにより、データ書き込み時のクロストークを抑制することが可能となる。
【００５１】
また、データ書き込み時、選択されたビット線群内の複数のビット線においては、それぞれ書き込み電流が流れているために、クロストークは起こり難い。このため、ビット線群内のビット線間のピッチは、例えばビット線群間のピッチよりも狭くすることができる。これにより、メモリセルアレイの高密度化を促進することが可能となる。
【００５２】
また、磁気抵抗素子間のピッチを、ビット線群内よりも、ビット線群間のピッチよりも広くすることでも、上記同様の効果を得ることができる。
【００５３】
本第３の実施形態は、第２の実施形態と組み合わせることが可能である。
【００５４】
〔メモリセルの例〕
第１の実施形態では、メモリセルの一例とし、１つの磁気抵抗素子と１つのセルトランジスタとを有した、１磁気抵抗素子−１トランジスタ型のメモリセルを示した。
【００５５】
しかし、この発明には、１磁気抵抗素子−１トランジスタ型のメモリセル以外のメモリセルも使用することができる。
【００５６】
例えば図８に示すスイッチ素子として、トランジスタの代わりにダイオードを適用したセルや、図９に示すスイッチ素子がない、いわゆるクロスポイント型のセル等を使用することが可能である。
【００５７】
第１〜第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルとして、これらのセルを使用した場合にも、第１〜第３の実施形態と同様な効果を得ることができる。
【００５８】
〔磁気抵抗効果素子の例〕
〔第１の例〕
第１〜第３の実施形態にて説明した磁気抵抗効果素子３には、ＴＭＲ素子を使うことができる。以下ＴＭＲ素子の幾つかの例について説明する。
【００５９】
図１０Ａは、ＴＭＲ素子の第１の例を示す断面図である。
【００６０】
図１０Ａに示すように、下地層１５０上には、反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５が順次形成されている。
【００６１】
本例では、強磁性層１５２がスピンの向きが固定される磁化固着層として機能し、強磁性層１５４がスピンの向きが変化される磁気記録層として機能する。反強磁性層１５１は、強磁性層１５２のスピンの向きを固定する層である。磁化固着層として機能する強磁性層１５２のスピンの向きは、例えば反強磁性層１５１を用いて固定しても良い。
【００６２】
なお、下地層１５１は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層１５５は、例えば強磁性層や反強磁性層を保護するための層であり、下地層１５１と同様、必要に応じて設けられる。保護層１５５は、例えば反強磁性層１５１、強磁性層１５２、トンネル障壁層１５３、強磁性層１５４及び保護層１５５をパターニングする際のハードマスク層を利用して形成されても良い。
【００６３】
これら下地層１５１及び保護層１５５に関する事項は、以下に説明する第２〜第４の例においても同様である。
【００６４】
強磁性層１５２、１５４の材料例としては、下記の材料を挙げることができる。
【００６５】
Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金
スピン分極率の大きいマグネタイト
ＣｒＯ２、ＲＸＭｎＯ３−ｙ等の酸化物（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ、Ｓｒ）
ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金（Ｈｅｕｓｌｅｒ　ａｌｌｏｙ）
なお、上記強磁性体１５２、１５４の材料例において、例えば強磁性を失わない範囲内で、非磁性元素が含まれていても良い。
【００６６】
非磁性元素の例としては、下記の元素を挙げることができる。
【００６７】
Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、
Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ
強磁性層１５２、１５４の厚さの例は、強磁性層１５２、１５４が超常磁性（ｓｕｐｅｒ−ｐａｒａｍａｇｎｅｔｉｃ）にならない程度の厚さ以上にすることである。具体的な一例は、強磁性層１５２、１５４の厚さを０．４ｎｍ以上とする。また、強磁性層１５２、１５４の厚さの上限は特に無いが、例えばＴＭＲ素子の作製上１００ｎｍ以下が良い。
【００６８】
反強磁性層１５１の材料例としては、下記の材料を挙げることができる。
【００６９】
Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、
Ｆｅ２Ｏ３
トンネル障壁層１５３の材料例としては、下記の材料を挙げることができる。
【００７０】
Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、
ＳｒＴｉＯ２、ＡｌＬａＯ３
なお、上記トンネル障壁層１５３の材料例において、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つをさらに含んでいても良く、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つが欠損していても良い。
【００７１】
トンネル障壁層１５３の厚さは、薄い方が良いが、特に制限はない。敢えて一例を示すならば、トンネル障壁層１５３の厚さを１０ｎｍ以下とする。これは、ＴＭＲ素子の作製上の観点からである。
【００７２】
〔第２の例〕
図１０Ｂは、ＴＭＲ素子の第２の例を示す断面図である。
【００７３】
第２の例に係るＴＭＲ素子は、ダブルジャンクション型と呼ばれているＴＭＲ素子である。
【００７４】
図４０Ｂに示すように、下地層１５０上には、反強磁性層１５１−１、強磁性層１５２−１、トンネル障壁層１５３−１、強磁性層１５４、トンネル障壁層１５３−２、強磁性層１５２−２、反強磁性層１５１−２、及び保護層１５５が順次形成されている。
【００７５】
本例では、強磁性層１５２−１、１５２−２が磁化固着層として機能し、強磁性層１５４が磁気記録層として機能する。反強磁性層１５１−１は、強磁性層１５２−１のスピンの向きを固定する層であり、反強磁性層１５１−２は、強磁性層１５２−２のスピンの向きを固定する層である。
【００７６】
本例のようなダブルジャンクション型のＴＭＲ素子は、例えば図４０Ａに示すＴＭＲ素子（シングルジャンクション型）に比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（ｍａｇｎｅｔｏ−ｒｅｓｉｓｔａｎｃｅ　ｒａｔｉｏ）をさらに大きくできる、という利点がある。
【００７７】
反強磁性層１５１−１、１５１−２、強磁性層１５２−１、１５２−２、１５４、及びトンネル障壁層１５３−１、１５３−２それぞれの材料例は、上記第１の例で説明した通りである。
【００７８】
また、強磁性層１５１−１、１５１−２、１５４それぞれの厚さの例は、上記第１の例で説明した通りである。
【００７９】
また、トンネル障壁層１５３−１、１５３−２の材料例、及び厚さの例は、上記第１の例で説明した通りである。
【００８０】
〔第３の例〕
図１０Ｃは、ＴＭＲ素子の第３の例を示す断面図である。
【００８１】
図１０Ｃに示すように、第３の例に係るＴＭＲ素子は、第１の例に係るＴＭＲ素子の強磁性層１５２、１５４を、強磁性層と非磁性層とのスタック構造としたものである。スタック構造の例としては、本例のように、強磁性層／非磁性層／強磁性層の三層膜を挙げることができる。本例では、強磁性層１５２が強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされている。
【００８２】
強磁性層１６１、１６３、１６４、１６６の材料例は、上記第１の例で説明した通りである。
【００８３】
非磁性層１６２、１６５の材料例は、下記の材料を挙げることができる。
【００８４】
Ｒｕ、Ｉｒ
強磁性層／非磁性層／強磁性層の三層膜の具体的な例を挙げるとするならば、下記の例を挙げることができる。
【００８５】
Ｃｏ／Ｒｕ／Ｃｏ、Ｃｏ／Ｉｒ／Ｃｏ
Ｃｏ−Ｆｅ／Ｒｕ／Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ／Ｉｒ／Ｃｏ−Ｆｅ
磁化固着層として機能する強磁性層１５２をスタック構造とした場合、例えば強磁性層１６１／非磁性層１６２／強磁性層１６３の三層膜とした場合、強磁性層１６１と強磁性層１６３との間に、非磁性層１６２を介して反強磁性結合を生じさせるのが良い。さらに上記三層膜に接して反強磁性層１５１を設ける。このような構造とすることで、磁化固着層として機能する強磁性層１５２、特に強磁性層１６３のスピンの向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層１５２、特に強磁性層１６３は、電流磁界の影響を受け難くなり、磁化固着層として機能する強磁性層１５２のスピンの向きが、不慮に反転することを抑制することができる。
【００８６】
また、磁気記録層として機能する強磁性層１５４をスタック構造とした場合、例えば強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とした場合にも、強磁性層１６４と強磁性層１６６との間に、非磁性層１６５を介して反強磁性結合を生じさせておくのが良い。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはＴＭＲ素子の大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【００８７】
また、磁気記録層として機能する強磁性層１５４は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、スピンの向きがより反転し易い層のことである。
【００８８】
強磁性層１５４を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【００８９】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜である場合、例えば強磁性層１６６を、ソフト強磁性層とすることもできる。
【００９０】
本例では、強磁性層１５２、１５４それぞれをスタック構造としているが、強磁性層１５２のみ、あるいは強磁性層１５４のみをスタック構造としても良い。
【００９１】
〔第４の例〕
図１０Ｄは、ＴＭＲ素子の第４の例を示す断面図である。
【００９２】
図１０Ｄに示すように、第４の例に係るＴＭＲ素子は、第２の例に係るＴＭＲ素子の強磁性層１５２−１、１５４、１５２−２を、第３の例で述べたスタック構造とした例である。
【００９３】
本例では、強磁性層１５２−１が強磁性層１６１−１／非磁性層１６２−１／強磁性層１６３−１の三層膜とされ、強磁性層１５４が強磁性層１６４／非磁性層１６５／強磁性層１６６の三層膜とされ、強磁性層１５２−２が強磁性層１６１−２／非磁性層１６２−２／強磁性層１６３−２の三層膜とされている。
【００９４】
強磁性層１６１−１、１６１−２、１６３−１、１６３−２、１６４、１６６の材料例は、上記第１の例で説明した通りである。
【００９５】
非磁性層１６２−１、１６２−２、１６５の材料例は、上記第３の例で説明した通りである。
【００９６】
本例では、強磁性層１５２−１、１５４、１５２−２それぞれをスタック構造としているが、少なくともいずれか一層のみをスタック構造としても良い。
【００９７】
以上、この発明を第１〜第３の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００９８】
また、上記第１〜第３の実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００９９】
また、上記第１〜第３の実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１００】
また、上記第１〜第３の実施形態では、この発明を磁気ランダムアクセスメモリに適用した例に基づき説明したが、上記磁気ランダムアクセスメモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１０１】
【発明の効果】
以上説明したように、この発明によれば、磁気抵抗素子を含むメモリセルを具備しながらも、多ビット同時にデータを書き込むことが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリを示すブロック図
【図２】図２はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリの等価回路図
【図３】図３はこの発明の第１の実施形態に係る磁気ランダムアクセスメモリの平面図
【図４】図４Ａ、図４Ｂはそれぞれこの発明の第１の実施形態に係る磁気ランダムアクセスメモリのスピンの向きを示す断面図
【図５】図５Ａはメモリセルの一例を示す平面図、図５Ｂは図５Ａ中の５Ｂ−５Ｂ線に沿う断面図、図５Ｃは図５Ａ中の５Ｃ−５Ｃ線に沿う断面図
【図６】図６はこの発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す平面図
【図７】図７はこの発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す平面図
【図８】図８はメモリセルの他例を示す断面図
【図９】図９はメモリセルの他例を示す断面図
【図１０】図１０Ａは磁気抵抗効果素子の第１例を示す断面図、図１０Ｂは磁気抵抗効果素子の第２例を示す断面図、図１０Ｃは磁気抵抗効果素子の第３例を示す断面図、図１０Ｃは磁気抵抗効果素子の第４例を示す断面図
【図１１】図１１はＴＭＲ素子を示す断面図
【図１２】図１２Ａ及び図１２ＢはＴＭＲ効果を示す図
【図１３】図１３はデータ書き込み動作原理を示す図
【図１４】図１４ＡはＴＭＲ曲線を示す図、図１４Ｂはアステロイド曲線を示す図
【符号の説明】
１…データ線群
２…ビット線群
３…センスアンプ回路
４…ビット線ドライバー回路／ビット線シンカー回路
５…ビット線ドライバー回路／ビット線シンカー回路
６…カラムデコーダ
７…メモリセルアレイ
８…読み出しワード線ドライバー回路／書き込みワード線ドライバー回路
９…書き込みワード線シンカー回路
１０…メモリセル
１１…ロウデコーダ
【図１】
2004079632.tif 000003
【図２】
2004079632.tif 000004
【図３】
2004079632.tif 000005
【図４】
2004079632.tif 000006
【図５】
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【図６】
2004079632.tif 000008
【図７】
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【図８】
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【図９】
2004079632.tif 000011
【図１０】
2004079632.tif 000012
【図１１】
2004079632.tif 000013
【図１２】
2004079632.tif 000014
【図１３】
2004079632.tif 000015
【図１４】
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