(57)【要約】【課題】高速信号伝送において固定劣化が小さく消費電力や回路規模・価格の面で有利なディジタル直交復調器を提供すること。【解決手段】中間周波数信号を入力し周波数がＳ／ＴでＴ／２Ｓだけ位相差をもつクロック２０，２１で量子化を行うＡ／Ｄ変換器１００，１１０と、Ａ／Ｄ変換器１１０の量子化タイミングの理想的な時点からの誤差を補償する補間回路２１０と、補間回路２１０の処理時間だけＡ／Ｄ変換器１００の出力を遅延する遅延回路２００と、遅延回路２００の出力を反転させる符号反転回路３００と、補間回路２１０の出力を反転させる符号反転回路３１０と、遅延回路２００の出力、補間回路２１０の出力、符号反転回路３００，３１０の出力を同相出力５０又は直交出力６０に振り分ける選択回路４００を備える。【選択図】  図１
2004165988.tif 000002
【特許請求の範囲】
【請求項１】
中間周波数に周波数変換された受信信号を入力とするディジタル直交復調器であって、
前記受信信号を入力しサンプリング周波数がＳ／Ｔ（Ｓはオーバサンプル数、Ｔはシンボル周期）の第１のクロックで量子化を行う第１のＡ／Ｄ変換器と、
前記受信信号を入力しサンプリング周波数がＳ／Ｔで前記第１のクロックに対してＴ／２Ｓだけ位相の異なる第２のクロックで量子化を行う第２のＡ／Ｄ変換器と、
前記第１および第２のＡ／Ｄ変換器の一方の出力側に接続され、量子化タイミングの理想的な時点からの誤差を補償する補間回路と、
前記第１および第２のＡ／Ｄ変換器の他方の出力側に接続され、前記該補間回路による処理遅延時間分だけ信号を遅延させる遅延回路と、
前記補間回路の出力側に接続された第１の符号反転回路と、
前記遅延回路の出力側に接続された第２の符号反転回路と、
前記補間回路の出力側、前記遅延回路の出力側、前記第１および第２の符号反転回路の出力側がそれぞれ入力側に接続され、第１および第２の出力を持つ選択回路と、
前記補間回路の出力、前記遅延回路の出力、前記第１の符号反転回路の出力および前記第２の符号反転回路の出力を前記第１又は前記第２の出力に周期的に振り分けるよう前記選択回路を制御する第１の制御回路と、
前記選択回路の前記第１および第２の出力を入力して量子化タイミングの誤差を検出し前記補間回路を制御する第２の制御回路と、
を備えることを特徴とするディジタル直交復調器。
【請求項２】
中間周波数に周波数変換された受信信号を入力とするディジタル直交復調器であって、
前記受信信号を入力しサンプリング周波数がＳ／Ｔ（Ｓはオーバサンプル数、Ｔはシンボル周期）の第１のクロックで量子化を行う第１のＡ／Ｄ変換器と、
前記受信信号を入力しサンプリング周波数がＳ／Ｔで前記第１のクロックに対してＴ／２Ｓだけ位相の異なる第２のクロックで量子化を行う第２のＡ／Ｄ変換器と、
前記第１および第２のＡ／Ｄ変換器の一方の出力側に接続され、量子化タイミングの理想的な時点からの誤差を補償する補間回路と、
前記第１および第２のＡ／Ｄ変換器の他方の出力側に接続され、前記該補間回路による処理遅延時間分だけ信号を遅延させる遅延回路と、
前記補間回路の出力と前記遅延回路の出力からなる２系統の信号を１系統の信号に時間多重する多重化回路と、
該多重化回路の出力側に接続された符号反転回路と、
前記補間回路の出力側と前記符号反転回路の出力側が入力側に接続され、第１および第２の出力を持つ選択回路と、
前記多重化回路の出力および前記符号反転回路の出力を前記第１又は前記第２の出力に周期的に振り分けるよう前記選択回路を制御する第１の制御回路と、
前記選択回路の前記第１および第２の出力を入力して量子化タイミングの誤差を検出し前記補間回路を制御する第２の制御回路と、
を備えることを特徴とするディジタル直交復調器。
【請求項３】
請求項１又は２に記載のディジタル直交復調器において、
入力信号の平均値を計算する平均値計算回路と、前記入力信号から該平均値計算回路の出力を減算する減算回路とで構成される第１のＤＣオフセット補償回路を、前記第１および第２のＡ／Ｄ変換器の前記一方と前記補間回路との間に挿入し、
前記第１のＤＣオフセット補償回路と同一構成の第２のＤＣオフセット補償回路を、前記第１および第２のＡ／Ｄ変換器の前記他方と前記遅延回路との間に挿入したことを特徴とするディジタル直交復調器。
【請求項４】
請求項３に記載のディジタル直交復調器において、
入力信号の２乗平均値を計算する平均電力計算回路と、該平均電力計算回路の出力と平均電力の所望値との比を計算する利得設定回路と、該利得設定回路の出力を前記平均値電力計算回路への入力信号と乗算する乗算回路とで構成される第１の利得補償回路を、前記第１のＤＣオフセット補償回路と前記補間回路の間に挿入し、
前記第１の利得補償回路と同一構成の第２の利得補償回路を、前記第２のＤＣオフセット補償回路と前記遅延回路との間に挿入したことを特徴とするディジタル直交復調器。
【請求項５】
請求項１、２、３又は４に記載のディジタル直交復調器において、
前記遅延回路を量子化タイミングの理想的な時点からの誤差を補償する別の補間回路に置き換え、該別の補間回路を前記第２の制御回路により制御するようにしたことを特徴とするディジタル直交復調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ディジタル信号伝送のための受信機におけるディジタル直交復調器に関するものである。
【０００２】
【従来の技術】
ＱＰＳＫ（Ｑｕａｄｒｉｐｈａｓｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ；４相位相変調）や多値ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ；直交振幅変調）をはじめとするディジタル変調方式による信号伝送においては、受信信号を直交した２系統の信号（同相・直交チャネル）成分に分離し、それぞれベースバンド信号として出力するための直交復調器が必要である。直交復調器の構成法としては、受信信号に対して（１）アナログ直交復調器を用いてベースバンド信号を得る方法、（２）Ａ／Ｄ変換を行い、ディジタル信号処理により直交復調を実現する方法、の２種類に大別される。なお、ヘテロダイン受信の場合、受信されたＲＦ信号は帯域制限・レベル調整されＩＦ（中間周波数）周波数に周波数変換された後に直交復調回路に入力されることになる。
【０００３】
図７に前記した（１）の従来技術による回路構成を示す。アナログ直交復調器８００には、受信信号１０と、搬送波入力３０より供給された基準搬送波（ｃｏｓωｃｔ）と、π／２移相器８６０で９０度位相の遅れた信号（ｓｉｎωｃｔ）とが入力される。アナログ直交復調器８００は電力分配器とアナログ乗算器で構成され、入力された受信信号は電力分配器で２分配されてからそれぞれ９０度位相のずれた搬送波と乗算される。アナログ直交復調器８００の出力にはＩＦ周波数の２倍の周波数成分が含まれるため、ローパスフィルタ８１０，８２０により不要な高調波成分を除去する。これにより得られた２系統の信号はそれぞれ独立したデータ系列（同相・直交チャネル）で変調されたベースバンド信号である。このローパスフィルタ出力に対して帯域制限、識別等の信号処理が施されるが、これらがアナログ信号処理で実現されることは少なく、図７のようにＡ／Ｄ変換器８３０、８４０で量子化され、ディジタル信号処理により実現されることが多い。
【０００４】
前述のローパスフィルタ８１０，８２０は、後続のＡ／Ｄ変換器８３０，８４０でエイリアスが発生しないよう、サンプリング周波数の１／２以上の周波数成分を十分抑圧するよう設計する必要がある。Ａ／Ｄ変換されたベースバンド信号５０，６０に対して、前述したように帯域制限・識別を行うことで、伝送された元のディジタルデータ系列が再生される。
【０００５】
図８に前記した（２）の従来技術による回路構成を示す。ローパスフィルタ通過後のＩＦ信号１０は、Ａ／Ｄ変換器８５０で量子化される。先の例とは直交復調・帯域制限・識別等の復調信号処理が全てディジタル信号処理により実現される点が異なる。直交復調処理について述べれば、搬送波は正弦波テーブル８８０より読み出された２系統のディジタルデータ列であり、受信信号との乗算はディジタル乗算回路８７０により実現される。
【０００６】
ＩＦ周波数としてベースバンド信号のシンボル伝送速度の４Ｎ（ただし、Ｎは自然数、オーバーサンプル数Ｓ＝２Ｎ）倍に選ぶと、図９に示すように簡易な構成で直交復調器が実現できることが特許文献１あるいは非特許文献１に報告されている。以下、Ｎ＝１の場合について説明する。
【０００７】
図１０は特許文献１あるいは非特許文献１に記載のディジタル直交復調器における搬送波の位相状態および入出力信号を示した図である。搬送波周波数がクロック周波数の１／４倍であるため、キャリア同期・タイミング同期が共に確立していれば、Ａ／Ｄ変換器の量子化時点（図１０の縦の点線の時点）でのｃｏｓωｃｔおよびｓｉｎωｃｔの値は、
（ｃｏｓωｃｔ，ｓｉｎωｃｔ）＝（１，０）、（０，１）、（−１，０）、（０，−１）
となる。なお、図１０中の同相・直交チャネル出力５０，６０中の“０”は、“０”が出力されることを示し、斜線部は図９のＡ／Ｄ変換器８５０の出力を符号反転回路３２０で符号反転したものが出力されることを示している。従って、図１０から明らかなように受信信号（Ａ／Ｄ変換器出力）と搬送波との乗算は、符号反転回路３２０と選択回路４２０とその選択回路４２０の制御を行う制御回路４５０とで実現できる。
【０００８】
一方、Ａ／Ｄ変換器自体の高速化についても研究がなされており、非特許文献２および３ではＡ／Ｄ変換器の動作速度を高める方法として、図１１に示す回路構成により複数のＡ／Ｄ変換器を並列動作させるＴｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  ＡＤＣが報告されている。図１１は４つのＡ／Ｄ変換器を並列動作させる場合の回路例である。入力された信号は、サンプルホールド回路９００〜９３０でホールドされ、Ｔ／４（Ｔはクロック周期）ずつ位相の異なる４相のクロックφ１〜φ４で量子化される。４つのＡ／Ｄ変換器９４０〜９７０の出力は、選択回路９８０により順に切り替えて出力される。このため、個々のＡ／Ｄ変換器の動作速度は単一のＡ／Ｄ変換器の場合の１／４に低減される。
【０００９】
この回路構成では、複数のＡ／Ｄ変換器９４０〜９７０の出力を多重化して１個のＡ／Ｄ変換器として動作させるため、出力７０には、各Ａ／Ｄ変換器間の特性差（オフセット電圧、利得）や供給されるクロックの位相誤差によるサンプルタイミング誤差（以下、タイミング誤差）に起因して本来存在しない信号スペクトルがイメージとして発生する。このため、それぞれの要因毎に補償回路やキヤリブレーション手法が提案されている。
【００１０】
【特許文献１】特開平６−２４４８９０号公報（第２頁）。
【００１１】
【非特許文献１】岡田、白土著、「大容量ディジタル無線システム用全ディジタル化マルチレベル復調器」、ＩＥＥＥ  ＧＬＯＢＥＣＯＭ’９３、１９９３年、第１巻、６０９−６１３頁、（  Ｔ．Ｏｋａｄａ，Ｔ．Ｓｈｉｒａｔｏ，”Ａ  Ｆｕｌｌｙ  Ｄｉｇｉｔｉｚｅｄ  Ｍｕｌｔｉ−ｌｅｖｅｌ  Ｄｅｍｏｄｕｌａｔｏｒ  ｆｏｒ  Ｈｉｇｈ−ｃａｐａｃｉｔｙ  Ｄｉｇｉｔａｌ  Ｒａｄｉｏ  Ｓｙｓｔｅｍｓ”，ＩＥＥＥ  ＧＬＯＢＥＣＯＭ’９３，ｖｏｌ．１，ｐｐ．６０９−６１３，１９９３）。
【００１２】
【非特許文献２】
ホーエンジム、エドワードＫＦリー著、「タイムインターリーブドＡＤＣにおけるタイミングエラー最小化のためのディジタル校正技術」、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ、２００１年７月、第４７巻、７号、６０３−６１３頁（  Ｈｕａｗｅｎ  Ｊｉｎ，Ｅｄｗａｒｄ  Ｋ．Ｆ．Ｌｅｅ，”Ａ  Ｄｉｇｉｔａｌ−Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｍｉｎｉｍｉｚｉｎｇ  Ｔｉｍｉｎｇ−Ｅｒｒｏｒ  Ｅｆｆｅｃｔｓ  ｉｎ  Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  ＡＤＣ’ｓ，ＩＥＥＥ  Ｔｒａｎｓ．  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ，ｖｏｌ．４７，Ｎｏ．７，ｐｐ．６０３−６１３，Ｊｕｌｙ  ２００１）。
【００１３】
【非特許文献３】
シャフィクＭジャマル、ダイホーフー、ポールＪハースト、ステフェンＨリーウィス著、「ディジタル校正具備の１０ｂ  １２０ＭＳａｍｐｌｅ／ｓタイムインターリーブドアナログデジタル変換器」、ＩＥＥＥ  ＩＳＳＣＣ２００２、２００２年２月、１７２−１７３頁（  Ｓｈａｆｉｑ  Ｍ．Ｊａｍａｌ，  Ｄａｉｈｏｎｇ  Ｆｕ，Ｐａｕｌ  Ｊ．Ｈｕｒｓｔ，Ｓｔｅｐｈｅｎ  Ｈ．Ｌｅｗｉｓ，”Ａ  １０ｂ  １２０ＭＳａｍｐｌｅ／ｓ  Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  ｗｉｔｈ  Ｄｉｇｉｔａｌ  Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｉｏｎ”，ＩＥＥＥ  ＩＳＳＣＣ２００２，ｐｐ．１７２−１７３，Ｆｅｂ．２００２）。
【００１４】
【発明が解決しようとする課題】
アナログ直交復調器を使用する場合には、同相・直交出力間の利得誤差、直交性誤差、ＤＣオフセットといったハードウェアの不完全性に起因する劣化要因が存在することが広く知られている。特に多値ＱＡＭを用いる場合には、多値数が大きくなるほどこれらの要因による特性劣化が大きくなり、同じ搬送波対雑音電力比でもビット誤り率が悪化する。これらの劣化要因が小さなアナログ直交復調器を実現するためには、バランスの取れた部品の選定あるいは個別に回路の微調整が必要となるため価格が高価になる。
【００１５】
これに対し、周波数変換後（ＩＦ周波数）の受信信号に対してＡ／Ｄ変換を行い、ディジタル信号処理により直交復調を実現する方法では、前述の劣化要因による影響はアナログ直交復調器の場合と比較して非常に小さい。一方、この方法では、シンボル伝送速度の４倍以上のサンプリング速度で動作する高速のＡ／Ｄ変換器が必要となる。ビット伝送速度が数１００Ｍｂｉｔ／ｓ（シンボル伝送速度が数１０Ｍｂａｕｄ）のオーダになると、Ａ／Ｄ変換器のサンプリング速度は１００ＭＨｚを超え、Ａ／Ｄ変換器に対する制約条件が厳しくなる。
【００１６】
即ち、動作速度や出力ビット数の面で利用可能なデバイスがあっても、価格が高価である上サンプリング速度が高速であるためＡ／Ｄ変換器の消費電力は膨大となる。なお、通常無線用途に多く使用される８〜１０ビットのＡ／Ｄ変換器においては、１００ＭＨｚ程度以下で動作する製品の多くは消費電力が１００〜２００ｍＷであるが、これを超える速度で動作可能な製品では、消費電力が数Ｗに達することも多い。今後、デバイス製造技術の進歩によりこれらが改善されてくることが予想されるが、当面は何らかの方法でこれらの問題点を解決する必要がある。
【００１７】
また、非特許文献２や非特許文献３の方法を用いて実現した高速のＡ／Ｄ変換器では、Ａ／Ｄ変換器内部で補償信号処理を実現しなければならず、概して処理が複雑になる欠点がある。例えば、非特許文献２においては既知の基準信号を用いて利得誤差・タイミング誤差に対する補償処理をオフラインで行う方法が提案されている。ここで必要とされる基準信号は正弦波や三角波等の周期信号であるが、周期や波形に関する高い正確性が要求されるため、高精度な基準信号発生回路を内蔵する必要がある。
【００１８】
非特許文献３においてはＤＣオフセット補償のために、入力信号に係わらず個々のＡ／Ｄ変換器出力において正負の出現確率を等しくするため、個々のＡ／Ｄ変換出力に対して一旦擬似乱数系列を乗算しランダム化した上でＤＣオフセットの補償を行い、その後再度同一の擬似乱数系列を乗算して元の信号を復元する方法が提案されている。以上のような方法はいずれも実装上の負担が大きく、直交復調器としての用途への適用には向かない。
【００１９】
以上のことから本発明においては、多値ＱＡＭに適用可能な性能を持ち、ビット伝送速度が１００Ｍｂｉｔ／ｓオーダの高速信号伝送において固定劣化が小さく消費電力や回路規模・価格の面で有利なディジタル直交復調器を提供することを目的とする。
【００２０】
【課題を解決するための手段】
請求項１に係る発明は、中間周波数に周波数変換された受信信号を入力とするディジタル直交復調器であって、前記受信信号を入力しサンプリング周波数がＳ／Ｔ（Ｓはオーバサンプル数、Ｔはシンボル周期）の第１のクロックで量子化を行う第１のＡ／Ｄ変換器と、前記受信信号を入力しサンプリング周波数がＳ／Ｔで前記第１のクロックに対してＴ／２Ｓだけ位相の異なる第２のクロックで量子化を行う第２のＡ／Ｄ変換器と、前記第１および第２のＡ／Ｄ変換器の一方の出力側に接続され、量子化タイミングの理想的な時点からの誤差を補償する補間回路と、前記第１および第２のＡ／Ｄ変換器の他方の出力側に接続され、前記該補間回路による処理遅延時間分だけ信号を遅延させる遅延回路と、前記補間回路の出力側に接続された第１の符号反転回路と、前記遅延回路の出力側に接続された第２の符号反転回路と、前記補間回路の出力側、前記遅延回路の出力側、前記第１および第２の符号反転回路の出力側がそれぞれ入力側に接続され、第１および第２の出力を持つ選択回路と、前記補間回路の出力、前記遅延回路の出力、前記第１の符号反転回路の出力および前記第２の符号反転回路の出力を前記第１又は前記第２の出力に周期的に振り分けるよう前記選択回路を制御する第１の制御回路と、前記選択回路の前記第１および第２の出力を入力して量子化タイミングの誤差を検出し前記補間回路を制御する第２の制御回路と、を備えることを特徴とするディジタル直交復調器とした。
【００２１】
請求項２に係る発明は、中間周波数に周波数変換された受信信号を入力とするディジタル直交復調器であって、前記受信信号を入力しサンプリング周波数がＳ／Ｔ（Ｓはオーバサンプル数、Ｔはシンボル周期）の第１のクロックで量子化を行う第１のＡ／Ｄ変換器と、前記受信信号を入力しサンプリング周波数がＳ／Ｔで前記第１のクロックに対してＴ／２Ｓだけ位相の異なる第２のクロックで量子化を行う第２のＡ／Ｄ変換器と、前記第１および第２のＡ／Ｄ変換器の一方の出力側に接続され、量子化タイミングの理想的な時点からの誤差を補償する補間回路と、前記第１および第２のＡ／Ｄ変換器の他方の出力側に接続され、前記該補間回路による処理遅延時間分だけ信号を遅延させる遅延回路と、前記補間回路の出力と前記遅延回路の出力からなる２系統の信号を１系統の信号に時間多重する多重化回路と、該多重化回路の出力側に接続された符号反転回路と、前記補間回路の出力側と前記符号反転回路の出力側が入力側に接続され、第１および第２の出力を持つ選択回路と、前記多重化回路の出力および前記符号反転回路の出力を前記第１又は前記第２の出力に周期的に振り分けるよう前記選択回路を制御する第１の制御回路と、前記選択回路の前記第１および第２の出力を入力して量子化タイミングの誤差を検出し前記補間回路を制御する第２の制御回路と、を備えることを特徴とするディジタル直交復調器とした。
【００２２】
請求項３に係る発明は、請求項１又は２に記載のディジタル直交復調器において、入力信号の平均値を計算する平均値計算回路と、前記入力信号から該平均値計算回路の出力を減算する減算回路とで構成される第１のＤＣオフセット補償回路を、前記第１および第２のＡ／Ｄ変換器の前記一方と前記補間回路との間に挿入し、前記第１のＤＣオフセット補償回路と同一構成の第２のＤＣオフセット補償回路を、前記第１および第２のＡ／Ｄ変換器の前記他方と前記遅延回路との間に挿入したことを特徴とするディジタル直交復調器とした。
【００２３】
請求項４に係る発明は、請求項３に記載のディジタル直交復調器において、入力信号の２乗平均値を計算する平均電力計算回路と、該平均電力計算回路の出力と平均電力の所望値との比を計算する利得設定回路と、該利得設定回路の出力を前記平均値電力計算回路への入力信号と乗算する乗算回路とで構成される第１の利得補償回路を、前記第１のＤＣオフセット補償回路と前記補間回路の間に挿入し、前記第１の利得補償回路と同一構成の第２の利得補償回路を、前記第２のＤＣオフセット補償回路と前記遅延回路との間に挿入したことを特徴とするディジタル直交復調器とした。
【００２４】
請求項５に係る発明は、請求項１、２、３又は４に記載のディジタル直交復調器において、前記遅延回路を量子化タイミングの理想的な時点からの誤差を補償する別の補間回路に置き換え、該別の補間回路を前記第２の制御回路により制御するようにしたことを特徴とするディジタル直交復調器とした。
【００２５】
【発明の実施の形態】
請求項１に係る発明においては、Ａ／Ｄ変換後のＩＦ信号に対してディジタル的に直交復調を行うディジタル直交復調器において、２個のＡ／Ｄ変換器を並列動作させる。直交復調の処理自体は、２個のＡ／Ｄ変換器に対応して２系統配置された符号反転回路および選択回路により実現する。非特許文献２や非特許文献３で報告されているように、タイミング誤差が存在すると直交性誤差が生じ直交チャネル間干渉が発生するが、請求項１に係る発明においては、補間回路を一方に配置（請求項５に係る発明では両方に配置）することでタイミング誤差を補償し特性劣化を防ぐ。なお、補間回路を制御するための制御指標は、選択回路の出力を入力とする第２の制御回路より供給する。
【００２６】
請求項２に係る発明においては、請求項１と同様に直交復調の処理自体は符号反転回路と選択回路により実現するが、２個のＡ／Ｄ変換器に対応した２系統の信号を時間多重し、１系統としてから符号反転と入れ替えにより直交復調を実現する。
【００２７】
請求項３に係る発明においては、２個のＡ／Ｄ変換器を並列動作させることで、非特許文献２や非特許文献３に記載のＩｎｔｅｒｌｅａｖｅｄ  ＡＤＣと同様のメカニズムで発生するＤＣオフセット誤差に対して、各Ａ／Ｄ変換器出力に平均値を計算する平均値計算回路と、各Ａ／Ｄ変換器出力から該平均値計算回路出力を減算する減算回路とで構成されるＤＣオフセット補償回路を具備させる。
【００２８】
請求項４に係る発明においては、２個のＡ／Ｄ変換器を並列動作させることで、非特許文献２や非特許文献３に記載のＩｎｔｅｒｌｅａｖｅｄ  ＡＤＣと同様のメカニズムで発生する利得誤差に対して、請求項３に記載のＤＣオフセット補償回路の後段に、入力信号の２乗平均値を計算する平均電力計算回路と、該平均電力計算回路の出力と平均電力の所望値との比を計算する利得設定回路と、該利得設定回路出力を入力信号と乗算する乗算回路とで構成される利得補償回路を具備させる。
【００２９】
以上により、Ａ／Ｄ変換後のＩＦ信号に対してディジタル的に直交復調を行うディジタル直交復調器において、ビット伝送速度が数１００Ｍｂｉｔ／ｓ（シンボル伝送速度が数１０Ｍｂａｕｄ）のオーダの高速信号伝送をターゲットとした場合、特許文献１および非特許文献１の手法ではシンボル伝送速度の４Ｎ倍の速度で量子化する必要があるが、本発明においては２個のＡ／Ｄ変換器を並列動作させることにより、Ａ／Ｄ変換器１個当たりの動作速度を高々１００ＭＨｚ程度に抑えることができる。このため、前述したように低消費電力かつ低価格で容易に入手可能なＡ／Ｄ変換器が使用可能となる。
【００３０】
一方、前述のＩｎｔｅｒｌｅａｖｅｄ  Ａ／Ｄ変換器を直交復調器に適用する場合に、使用するＡ／Ｄ変換器の個数が２個を越えると、１系統の出力に複数のＡ／Ｄ変換器の出力が混在するため利得誤差やＤＣオフセットの補償が困難になる。これに対し、本発明においても、同様の利得誤差およびＤＣオフセットが顕在化するが、Ａ／Ｄ変換器の個数を２個としたことで、一方のＡ／Ｄ変換器の出力は同相チャネルのみ、他方のＡ／Ｄ変換器の出力は直交チャネルのみにしか表れない。このため、利得誤差およびＤＣオフセットに対する補償回路をチャネル（同相・直交チャネル）毎に配置することで容易に補償可能である。
【００３１】
ここで、本発明における特性劣化要因について考察する。直交復調を実現するためのディジタル信号処理に伴う劣化要因は無視できるため、本発明における特性劣化は、（１）２相のクロックの位相誤差に起因するタイミング誤差、（２）複数のＡ／Ｄ変換器を用いることによるデバイス（Ａ／Ｄ変換器）特性の個体差に起因する。
【００３２】
請求項１、請求項２および請求項５に係る発明においては、前者の劣化要因、即ちクロックの位相誤差に起因するタイミング誤差に対して補間回路を用いて補償を行う。選択回路出力、即ち本発明の直交復調器出力より検出したタイミング誤差情報に基づいて、前後のサンプルから内挿補間を行うことで“真のサンプル時点”での信号情報（振幅、位相）が再生される。なお、補間回路の制御を行う制御回路出力はタイミング誤差に対して図６に示すようなＳ字型の入出力特性を示すよう設計される。これにより、タイミング誤差が引き込み範囲（−Δ〜＋Δ）内であれば該制御回路出力を前述の補間回路の制御指標として使用することでタイミング誤差を補償することができる。
【００３３】
後者の劣化要因に関しては、Ａ／Ｄ変換器の製造上の精度（利得誤差、ＤＣオフセットとも、入力フルスケールの数％程度）を考慮すると、アナログ直交復調器を使用する場合と比べてその影響は非常に小さいといえる。このためＢＰＳＫやＱＰＳＫにおいて特性劣化は無視できる程度であり、請求項１および請求項２にかかる発明おいては、後者の劣化要因に対する補償回路を具備していない。ＱＡＭを適用する場合には、必要に応じて特性劣化補償回路を使用することになるため、請求項３および請求項４に係る発明においては、順次ＤＣオフセット補償回路、利得補償回路を具備する。
【００３４】
［第１の実施の形態］
図１に請求項１に係る発明の実施の形態の回路構成を示し、図２にその動作のタイミングチャートを示す。ナイキストサンプリング（Ｓ＝２、Ｓはオーバーサンプル数）を仮定すると、受信信号入力１０より入力されたＩＦ受信信号は、並列接続された２個のＡ／Ｄ変換器１００、１１０により、サンプリング周波数が２／Ｔ（Ｔはシンボル周期）で、且つ位相がＴ／４だけ異なる２相のクロック２０、２１で量子化される。
【００３５】
同相チャネルに出力が表れるＡ／Ｄ変換器１００のクロック２０の位相に誤差はなく、直交チャネルに出力が表れるＡ／Ｄ変換器１１０のクロック２１に位相誤差がある場合を仮定する。
【００３６】
この場合、Ａ／Ｄ変換器１１０の後段にはタイミング補償のための補間回路２１０が配置され、Ａ／Ｄ変換器１００の出力には補間回路２１０の挿入による遅延の調整のための遅延回路２００が接続される。補間回路２１０および遅延回路２００の出力はそれぞれ符号反転回路３００、３１０と選択回路４００に接続される。前述の特許文献１や非特許文献１の場合と同様、図１に示すように受信信号と搬送波との乗算は、符号反転回路３００、３１０と、選択回路４００と、制御回路４５０とにより実現される。説明の簡易化のため、図２中で補間回路２１０および遅延回路２００での遅延時間は無視し、Ａ／Ｄ変換器１００，１１０の出力は遅延なく符号反転回路３００，３１０および選択回路４００に入力するものとした。
【００３７】
キャリア同期・タイミング同期が共に確立していれば、Ａ／Ｄ変換器１００，１１０による量子化の時点（図２の縦の点線の時点）でのｃｏｓωｃｔおよびｓｉｎωｃｔの値は、
（ｃｏｓωｃｔ，ｓｉｎωｃｔ）＝（１，０）、（０，１）、（−１，０）、（０，−１）
となる。なお、図２中の同相・直交チャネル出力５０，６０中の“０”は、“０”が出力されることを示し、斜線部はＡ／Ｄ変換器出力の符号反転したものが出力されることを示している。
【００３８】
制御回路４５０によって選択回路４００は以下のように動作する。図２の最左の時点を開始点とすると、同相出力５０に対してまず遅延回路２００出力を選択し、次に”０”を出力し、次に符号反転回路３００出力を選択し、次に”０”を出力し、以後これを周期的に繰り返す。同様に、直交出力６０に対してまず”０”を出力し、次に補間回路２１０出力を選択し、次に”０”を出力し、次に符号反転回路３１０出力を選択し、以後これを周期的に繰り返す。
【００３９】
補間回路２１０のための制御回路５００は、選択回路４００の出力、即ち本ディジタル直交復調器の出力よりタイミング誤差を検出し、補間回路２１０にタイミング誤差情報を返す。補間回路２１０の制御信号入力には±０〜１Ｔのタイミング誤差情報が入力され、前後のサンプルからの内挿補間により“真の量子化時点”の信号情報（振幅、位相）が再生される。
【００４０】
なお、本発明のディジタル直交復調器はいずれもその適用に際して、キャリア同期・タイミング同期に関する特別な技術は必要なく、従来の手法がそのまま適用できる。また、本発明のディジタル直交復調器は準同期検波にも適用可能であり、その場合、後段にＡＦＣ（Ａｕｔｏ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｏｒｏｌ  Ｃｉｒｃｕｉｔ；自動周波数制御回路）やＡＰＣ（Ａｕｔｏ  Ｐｈａｓｅ  Ｃｏｎｔｏｒｏｌ  Ｃｉｒｃｕｉｔ；自動位相制御回路）を配置する構成となる。
【００４１】
［第２の実施の形態］
図３に請求項２に係る発明の実施の形態の回路構成を示す。本実施の形態は、図１に示した請求項１に係る発明の実施の形態において、遅延回路２００と補間回路２１０の出力を多重化回路４１０により時間多重化することで、符号反転回路および選択回路の入力の数を削減したものである。この場合、図２のタイムチャートに多重化回路４１０の出力を併記したように、Ａ／Ｄ変換器１００，１１０の出力が、その多重化回路４１０から交互に出力する。
【００４２】
制御回路４５０によって選択回路４２０は、例えば、同相出力５０に多重化回路４１０から出力する遅延回路２００の出力を選択し、次に直交出力６０に多重化回路４１０から出力する補間回路２１０の出力を選択し、次に同相出力５０に多重化回路４１０から出力する遅延回路２００の出力を符号反転回路３２０で反転した出力を選択し、次に直交出力６０に多重化回路４１０から出力する補間回路２１０の出力を符号反転回路３２０で反転した出力を選択し、次に同相出力５０に多重化回路４１０から出力する遅延回路２００の出力を選択し、以後これを周期的に繰り返す。
【００４３】
よって、回路の数は削減されるが動作速度が２倍となるため、符号反転回路３２０および選択回路４２０の高速化が必要になる。
【００４４】
［第３の実施の形態］
図４に請求項３に係る発明の実施の形態の回路構成を示す。本実施の形態は、請求項１に記載のディジタル直交復調器にＤＣオフセット補償回路を付加した回路構成例を示したものである。ＤＣオフセット補償回路は、他の劣化要因に対する補償回路に影響を与えないよう、各Ａ／Ｄ変換器１００，１１０の直後に配置される。ＤＣオフセット補償回路６１０は、平均値計算回路６５０と減算回路６６０で構成される。ＤＣオフセット補償回路６１０も同様の構成である。本発明において、受信信号はＩＦ周波数を中心周波数とする変調信号であるため、各Ａ／Ｄ変換器１００，１１０の出力は送信データ列に依存せず正負がランダム（等確率）に表れると考えられる。このため、前述の非特許文献３のように受信信号入力に対して擬似乱数系列を乗算しランダム化する必要はない。
【００４５】
［第４の実施形態］
図５に請求項４に係る発明の実施の形態の回路構成を示す。本実施の形態は、請求項１に記載のディジタル直交復調器にＤＣオフセット補償回路および利得補償回路を付加した回路構成例を示したものである。利得補償回路７００，７１０はＤＣオフセットの影響を受けるためＤＣオフセット補償回路６００，６１０の後段に配置される。利得補償回路７１０は、平均電力を計算する平均電力計算回路７５０と、平均電力計算回路７５０の出力を予め設定してある規定電力値と比較し、出力が所定の電力値となるよう利得を設定する利得設定回路７６０と、設定された利得に基づき増幅（乗算）を行う乗算回路７７０で構成される。利得補償回路７００も同様の構成である。
【００４６】
［その他の実施形態］
なお、以上の説明では補間回路２１０を一方のチャネルにのみ挿入したが、両方のチャネルに挿入して各チャネルの量子化タイミングの理想的な時点からの誤差を、制御回路５００によって補償するように構成してもよい。この場合、両チャネルの補間回路の処理遅延が同一であれば、遅延回路２００は必要ない。
【００４７】
【発明の効果】
請求項１乃至５に係る発明によれば、多値ＱＡＭを用いた数１００Ｍｂｉｔ／ｓオーダの高速信号伝送に適用可能なディジタル直交復調器を、低消費電力かつ低価格で現状利用可能なＡ／Ｄ変換器を用いて実現することが可能となる。
【００４８】
また、直交復調器の信号処理を全てディジタル化することで、アナログ直交復調器で必要とされた局発信号発生・分配のためのＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｃｓｉｌｌａｔｏｒ）やハイブリッド、同相・直交チャネルにそれぞれ挿入されるアナログローパスフィルタ等が不要になることから、アナログ部品点数の大幅な削減が可能となる。このことは、Ａ／Ｄ変換器の個数や動作速度がアナログ直交復調器を用いた場合と同じであることを考えると、メリットが大きい。
【図面の簡単な説明】
【図１】請求項１に係る発明の実施の形態のディジタル直交復調器の回路構成を示すブロック図である。
【図２】請求項１に係る発明の実施の形態のディジタル直交復調器の動作タイミングチャートである。
【図３】請求項２に係る発明の実施の形態のディジタル直交復調器の回路構成を示すブロック図である。
【図４】請求項３に係る発明の実施の形態のディジタル直交復調器の回路構成を示すブロック図である。
【図５】請求項４に係る発明の実施の形態のディジタル直交復調器の回路構成を示すブロック図である。
【図６】請求項１および２に係る発明の実施の形態のディジタル直交復調器の第２の制御回路の入出力特性図である。
【図７】従来のアナログ直交復調器を用いた場合の回路構成を示すブロック図である。
【図８】従来のディジタル乗算器を用いた場合の直交復調器の回路構成を示すブロック図である。
【図９】特許文献１および非特許文献１に記載の従来のディジタル直交復調器の回路構成を示すブロック図である。
【図１０】特許文献１および非特許文献１に記載の従来のディジタル直交復調器の動作タイミングチャートである。
【図１１】非特許文献２に記載の従来のＡ／Ｄ変換器（Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  Ａ／Ｄ変換器）の回路構成を示すブロック図である。
【符号の説明】
１０：ＩＦ受信信号入力
２０〜２３：クロック入力
３０：搬送波入力
４０：Ａ／Ｄ変換器入力
５０：直交復調器同相出力
６０：直交復調器直交出力
７０：Ａ／Ｄ変換器出力
１００，１１０，８３０〜８５０，９４０〜９７０：Ａ／Ｄ変換器
２００：遅延回路
２１０：補間回路
３００，３１０，３２０：符号反転回路
４００，４２０：選択回路
４１０：多重化回路
４５０：制御回路（選択回路用）
５００：制御回路（補間回路用）
６００，６１０：ＤＣオフセット補償回路
６５０：平均値計算回路
６６０：減算回路
７００，７１０：利得補償回路
７５０：平均電力計算回路
７６０：利得設定回路
７７０：乗算回路
８００：アナログ直交復調器
８１０，８２０：ローパスフィルタ
８６０：π／２移相回路
８７０：ディジタル乗算器による直交復調器
８８０：正弦波テーブル
９００〜９３０：サンプルホールド回路
９８０：選択回路（Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  Ａ／Ｄ変換器用）
９９０：制御回路（Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  Ａ／Ｄ変換器用）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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