(57)【要約】【課題】本発明は、後工程でうけるアンテナダメージ耐性、ゲートリーク電流、ＴＤＤＢ特性、Ｖｓｕｂ（基板電位）によるＶｔｈ（しきい電圧）制御性等の特性に優れた半導体装置を提供することを目的とする。【解決手段】せり上げ素子分離構造のＳＯＩ基板を用いた半導体装置であって、チャネルの電流方向に直交しゲート電極を含む断面において、素子分離領域と接する端部に、素子中央側から素子分離端に向けて、前記ゲート絶縁膜の厚さが次第に厚くなっているバーズビーク部を有することを特徴とする半導体装置。【選択図】  図１
2004165566.tif 000002
【特許請求の範囲】
【請求項１】
ベース半導体層上に形成された埋め込み絶縁膜と、
この埋め込み絶縁膜に達する素子分離膜と、
この素子分離膜により区画され、前記埋め込み絶縁膜上に位置する半導体活性層と、
この半導体活性層上の一部に設けられたゲート絶縁膜と、
このゲート絶縁膜を介して、前記半導体活性層と対向して設けられたゲート電極と
を有する半導体装置であって、
前記素子分離膜は、その上面が前記ゲート絶縁膜面より基板からみて上方にあるせり上げ素子分離構造であり、
チャネルの電流方向に直交しゲート電極を含む断面において、素子分離膜と接する端部の少なくとも一部に、素子中央側から素子分離膜側端に向けて、前記ゲート絶縁膜の厚さが次第に厚くなっているバーズビーク部を有することを特徴とする半導体装置。
【請求項２】
前記バーズビーク部のゲート幅方向の長さが、２５ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バーズビーク部のゲート幅方向の長さが、チャネル幅の５％以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記バーズビーク部のくい込み距離が、上下非対称であって、ゲート電極側のくい込み距離が、半導体活性層側のくい込み距離より大きいことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
チャネルの電流方向に直交しゲート電極を含む断面において、素子分離膜と接する端部の少なくとも一部に、素子中央側から素子分離膜側端に向けて、前記半導体活性層の底部が上側に次第に後退して厚さが薄くなり前記埋め込み絶縁膜が次第に厚くなっている底部バーズビーク部をさらに有することを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記底部バーズビーク部のゲート幅方向の長さが、２５ｎｍ以下であることを特徴とする請求項５記載の半導体装置。
【請求項７】
ベース半導体層上に形成された埋め込み絶縁膜と、
この埋め込み絶縁膜に達する素子分離膜と、
この素子分離膜により区画され、前記埋め込み絶縁膜上に位置する半導体活性層と、
この半導体活性層上の一部に設けられたゲート絶縁膜と、
このゲート絶縁膜を介して、前記半導体活性層と対向して設けられたゲート電極と
を有する半導体装置であって、
前記素子分離膜は、その上面が前記ゲート絶縁膜面より基板からみて上方にあるせり上げ素子分離構造であり、
チャネルの電流方向に直交しゲート電極を含む断面において、素子分離膜と接する端部の少なくとも一部に、素子中央側から素子分離膜側端に向けて、前記半導体活性層の底部が上側に次第に後退して厚さが薄くなり前記埋め込み絶縁膜が次第に厚くなっている底部バーズビーク部を有することを特徴とする半導体装置。
【請求項８】
前記底部バーズビーク部のゲート幅方向の長さが、２５ｎｍ以下であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記半導体活性層の厚さが２００ｎｍ以下の範囲であることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記素子分離膜の上面が、前記ゲート絶縁膜の中央部より２０ｎｍ以上、上方に位置することを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極は、ゲート絶縁膜に接し、前記素子分離膜の上面より下側に位置する第１のゲート電極材料と、この第１のゲート絶縁膜に接して引き出し部分を形成する第２のゲート電極材料で構成され、
チャネルの電流方向に直交しゲート電極を含む断面において、前記素子分離膜の上面の端部に切り欠きが設けられ、
前記第２のゲート電極材料は、切り欠き部を覆いながら前記素子分離膜の上面に引き出されてゲート電極を構成していることを特徴とする請求項１〜１０のいずれかに記載の半導体装置。
【請求項１２】
ベース半導体層上に形成された埋め込み絶縁膜と、
この埋め込み絶縁膜に達する素子分離膜と、
この素子分離膜により区画され、前記埋め込み絶縁膜上に位置する半導体活性層と、
この半導体活性層上の一部に設けられたゲート絶縁膜と、
このゲート絶縁膜を介して、前記半導体活性層と対向して設けられたゲート電極とを有する半導体装置であって、
前記素子分離膜は、その上面が前記ゲート絶縁膜面より基板からみて上方にあるせり上げ素子分離構造であり、
前記ゲート電極は、ゲート絶縁膜に接し、前記素子分離膜の上面より下側に位置する第１のゲート電極材料と、この第１のゲート絶縁膜に接して引き出し部分を形成する第２のゲート電極材料で構成され、
チャネルの電流方向に直交しゲート電極を含む断面において、前記素子分離膜の上面の端部に切り欠きが設けられ、
前記第２のゲート電極材料は、切り欠き部を覆いながら前記素子分離膜の上面に引き出されてゲート電極を構成していることを特徴とする半導体装置。
【請求項１３】
ベース半導体層、埋め込み絶縁膜および半導体層の積層構造を有する半導体基板を用意する工程と、
前記半導体層上にゲート絶縁膜材料を形成する工程と、
前記ゲート絶縁膜材料上に第１のゲート電極材料を堆積する工程と、
素子領域部分を覆うレジストパターンを形成し、これをレジストとして用いて、第１のゲート電極材料、ゲート絶縁膜材料および半導体層をエッチングし、前記埋め込み絶縁膜の少なくとも一部を露出させ、前記半導体層を半導体活性層に区画する素子分離溝を形成する工程と、
半導体活性層、ゲート絶縁膜材料および第１のゲート電極材料の露出している側面を酸化して側面酸化膜を形成すると同時に、
（ａ）露出しているゲート絶縁膜材料端部に素子中央側から素子分離溝端に向けて絶縁膜の厚さが次第に厚くなっているバーズビーク部、および
（ｂ）素子中央側から素子分離膜側端に向けて、前記半導体活性層の底部が上側に次第に後退して厚さが薄くなり前記埋め込み絶縁膜が次第に厚くなっている底部バーズビーク部
の少なくとも一方を形成する工程と、
前記素子分離溝を埋めながら少なくとも前記第１のゲート電極材料の高さ以上の厚さに素子分離膜材料を堆積する工程と、
前記素子分離膜材料の表面を平坦化して素子分離膜を形成する工程と、
第２のゲート電極材料を前記第１のゲート電極材料との電気的接続をとりながら堆積する工程と
を有する半導体装置の製造方法。
【請求項１４】
ベース半導体層、埋め込み絶縁膜および半導体層の積層構造を有する半導体基板を用意する工程と、
前記半導体層上にゲート絶縁膜材料を形成する工程と、
前記ゲート絶縁膜材料上に第１のゲート電極材料を堆積する工程と、
前記第１のゲート電極材料上に化学機械研磨ストッパー膜を堆積する工程と、
前記ストッパー膜上に、素子領域を覆うレジストパターンを形成し、これをレジストとして用いて、前記ストッパー膜、第１のゲート電極材料、ゲート絶縁膜材料および半導体層をエッチングし、前記埋め込み絶縁膜の少なくとも一部を露出させ、前記半導体層を半導体活性層に区画する素子分離溝を形成する工程と、
半導体活性層、ゲート絶縁膜材料および第１のゲート電極材料の露出している側面を酸化して側面酸化膜を形成すると同時に、
（ａ）露出しているゲート絶縁膜材料端部に素子中央側から素子分離溝端に向けて絶縁膜の厚さが次第に厚くなっているバーズビーク部、および
（ｂ）素子中央側から素子分離膜側端に向けて、前記半導体活性層の底部が上側に次第に後退して厚さが薄くなり前記埋め込み絶縁膜が次第に厚くなっている底部バーズビーク部
の少なくとも一方を形成する工程と、
前記素子分離溝を埋めながら少なくとも前記ストッパー膜の高さ以上の厚さに素子分離膜材料を堆積する工程と、
前記ストッパー膜をストッパーとして、前記素子分離膜材料の表面を平坦化して素子分離膜を形成する工程と、
前記ストッパー膜を除去した後、第２のゲート電極材料を堆積する工程と
を有する半導体装置の製造方法。
【請求項１５】
前記の素子分離溝を形成する工程の後、前記ゲート絶縁膜材料および前記埋め込み絶縁膜の少なくとも一方に対してエッチング作用のある洗浄液を用いて洗浄することを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【請求項１６】
前記洗浄液が、硫酸と過酸化水素を含む洗浄液およびアンモニアと過酸化水素を含む洗浄液の少なくとも１つであることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記の素子分離溝を形成する工程の後、アンモニアと過酸化水素を含む洗浄液を用いずに、硫酸と過酸化水素を含む洗浄液を用いて洗浄することを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【請求項１８】
前記ストッパー膜を除去する際に、等方性エッチングにより、前記素子分離膜の上面の端面を後退させて切り欠き部を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はせり上げ素子分離構造を有するＭＩＳＦＥＴ（金属−絶縁膜−シリコン）の構造及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた素子構造では、素子領域間の分離をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等のトレンチ分離技術により行うことで、素子領域間を電気的に分離できる利点がある。
【０００３】
しかし、従来の通常のＳＴＩのトレンチ分離構造、即ち、図６（ａ）に示すような、基板１０１、埋め込み酸化膜１０２、ＳＯＩ膜１０３、ゲート絶縁膜１０４、ゲート電極１０５および素子分離膜１０７有する構造で、素子分離膜の高さがゲート絶縁膜より高くない素子構造の場合には、ＳＯＩ膜１０３の端の上部コーナー部分で矢印で示すように、ゲート電極と対向する部分に電界が集中しやすい。特に、実際にエッチング等の種々のプロセスを経た後は、図６（ｂ）に示すように、トレンチに埋め込んだ分離分離膜がエッチングされるために、ゲート電極がＳＯＩ端を囲むように形成され、その結果ＳＯＩ膜１０３の上部端に電界がより集中しやすくなる。このためＳＯＩ膜上部コーナーで、リーク電流が大きくなり、しきい電圧が低下したりする。
【０００４】
そこで、このような素子領域端部における寄生チャネルの発生を抑制して、トランジスタの逆狭チャネル効果を抑制し、さらにトランジスタのオフリーク電流を抑制する目的のために、Ｓｉ層の上面、特にゲート酸化膜よりも素子分離膜の表面を不連続にせり上げた構造の素子分離構造が提案されている。例えば特開平６−１７７２３９号公報（特許文献１）には、バルク基板上のトレンチ分離構造において、埋め込み酸化膜（本願でいう素子分離膜）の上端がゲート酸化膜よりも上に位置すると同時にその上面が平坦であるような製造方法を用いることが逆狭チャンネル効果を抑制することに効果があることが記載されている。一方、特開２００１−２４２０２号公報（特許文献２）には、活性領域（ＳＯＩ膜）端でのリーク電流を抑制する目的で、せり上げ素子分離構造をＳＯＩ−ＭＩＳＦＥＴに適用した例が示されている。
【０００５】
また、２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ４２−４３，”ＥＬＦＩＮ  （ＥＬｅｖａｔｅｄ  Ｆｉｅｌｄ  ＩＮｓｕｌａｔｏｒ）  ａｎｄ  ＳＥＰ  （Ｓ／Ｄ  Ｅｌｅｖａｔｅｄ  ｂｙ  Ｐｏｌｙ−Ｓｉ  Ｐｌｕｇｇｉｎｇ）  Ｐｒｏｃｅｓｓｆｏｒ  Ｕｌｔｒａ−Ｔｈｉｎ  ＳＯＩ  ＭＯＳＦＥＴｓ  ｗｉｔｈ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ａｎｄ  Ｈｉｇｈ  Ｒｅｌｉａｂｉｌｉｔｙ”  Ｊｏｎｇ−Ｗｏｏｋ  Ｌｅｅ  ｅｔ  ａｌ．（非特許文献１）、及びＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．２３，  Ｎｏ．８  ｐ．４６７（非特許文献２）では、せり上げ素子分離構造（ＥＬＦＩＮ）により、逆狭チャンネル効果を防止することができることが記載されている。
【０００６】
せり上げ素子分離構造を有するＭＯＳＦＥＴは、次のように製造される（特開２００１−２４２０２号公報）。
【０００７】
まず、図７は、素子領域１２２、素子領域を区画する素子分離領域１２３、ゲート電極１１５の配置関係を説明する平面模式図である。この図において、斜線はゲート電極下の素子領域端部１２１を示す。
【０００８】
製造工程断面図を、チャネルの電流方向に平行し、活性領域上のゲート電極を含む断面構造である図８および図９の（ａ）〜（ｅ）、（ｆ−１〜３）を用いて説明する。
【０００９】
図８（ａ）に示すように、シリコン基板１１１上に、埋め込み酸化膜１１２、その上にＳＯＩ膜１１３を設けたＳＯＩ基板を予め用意した後、ゲート絶縁膜１１４、および第１の導電膜１１５ａ（例えば多結晶シリコン膜）を形成する。
【００１０】
次に図８（ｂ）に示す通り、露光工程とエッチング工程により、素子領域を残すように、素子分離領域となる箇所１１７ａの第１の導電膜、ゲート絶縁膜およびＳＯＩ膜を例えばプラズマエッチングにより除去する。
【００１１】
さらに、図８（ｃ）に示す通り、素子分離絶縁膜１１７（酸化シリコン膜）を埋設し、ＣＭＰにより第１の導電性膜１１５ａと素子分離絶縁膜１１７の表面高さを揃える。
【００１２】
次に図８（ｄ）に示す通り、第２の導電膜１１５ｂ（例えば多結晶シリコン膜）を形成後、図８（ｅ）に示すように、レジスト１１９を塗布し、露光工程によりパターニングする。このときのレジスト１１９のパターンは、図７に示したゲート電極パターンと同一である。
【００１３】
図９（ｆ−１）〜（ｆ−３）に示すように、レジスト１１９をレジストとして、第２の導電膜１１５ｂ、第１の導電膜１１５ａおよびゲート絶縁膜１１４を、エッチングしてソース・ドレインを形成する領域のＳＯＩ膜１１３を露出させた後、レジスト１１９を除去する。ここで（ｆ−１）はＸ−Ｘ’断面図（チャネルの電流方向に直交し、活性領域上のゲート電極を含む断面構造）、（ｆ−２）はチャネル電流方向、（ｆ−３）は平面図である。
【００１４】
せり上げ素子分離構造では、この図のように素子分離絶縁膜１１７の上面が、ＳＯＩ膜１１３上に形成したゲート絶縁膜より少なくとも第１の導電膜１１５ａの厚さだけ上方に位置している。ＳＯＩ膜１１３及びゲート絶縁膜１１４、第１の導電膜（多結晶シリコン膜）１１５ａは、図９（ｆ−１）で見たとき、素子分離端でほぼ垂直に切られた矩形状の形状である。即ち、このようなせり上げ素子分離構造では、ＳＯＩ膜１１３の上部コーナーが、第１の導電膜１１５ａのコーナーとのみ対向しているために、図６で示したような電界の集中がなく逆狭チャネル効果を防止することができる。
【００１５】
【特許文献１】
特開平６−１７７２３９号公報
【特許文献２】
特開２００１−２４２０２号公報
【非特許文献１】
２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，ｐｐ．  ４２−４３，”
【非特許文献２】
ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．２３，  Ｎｏ．８  ｐ．４６７
【非特許文献３】
電子情報通信学会技術報告、ＳＤＭ９９−２２９、ｐ．２９−３６
【００１６】
【発明が解決しようとする課題】
このようにゲートリーク電流低減、あるいは逆狭チャネル効果抑制について、かなり改善されているとはいえ、さらなる改善が望まれている。また、後工程でうけるアンテナダメージ耐性、ＴＤＤＢ（ｔｉｍｅ  ｄｅｐｅｎｄ  ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）特性、Ｖｓｕｂ（基板電位）によるＶｔｈ（しきい電圧）制御性等に関しても、改善が望まれている。
【００１７】
ＭＩＳＦＥＴ素子においては、プラズマエッチングの際のプラズマダメージ等により、絶縁膜に準位等が形成されリーク電流増加や絶縁信頼性劣化の原因となることが知られているが、ＳＯＩ素子では素子が形成される半導体層の下部に埋め込み絶縁膜が設けられるという特有の構造に起因して、バルク基板上のＭＩＳＦＥＴに比べてプラズマダメージを受けやすくなることが報告されている（電子情報通信学会技術報告、ＳＤＭ９９−２２９、ｐ．２９−３６、非特許文献３）。せり上げ素子分離構造のＳＯＩ素子の場合も、図８（ｂ）で示した素子分離領域のエッチング工程でのプラズマダメージが、ゲート絶縁膜及び埋め込み酸化膜中に入ることが考えられる。ＳＯＩ膜１１３及びゲート絶縁膜１１４、第１の導電膜１１５ａが矩形である場合に大きいと考えられる。
【００１８】
従って、本来プラズマダメージを受けやすいと考えられるＳＯＩ構造にせり上げ素子分離を適用する場合には、バルク基板上のＭＯＳＦＥＴに対してせり上げ素子分離を適用する場合に比べて、前記特性の改善をするための工夫が特に必要になると言える。
【００１９】
さらに本発明者の検討では、このような矩形である場合には、ゲート絶縁膜を挟んだエッジ部分（ＳＯＩ膜１１３およびゲート電極を構成している第１の導電膜１１５ａの間）、およびＳＯＩ膜の埋め込み酸化膜に対向したエッジ部分では、従来の構造に比べればせり上げ素子分離構造によって緩和されているとしても、依然として電界が集中しやすい状況にあり、これが完全に回復されないプラズマダメージと相俟って、前述のような特性の改善の妨げになっていると考えられる。
【００２０】
即ち、本発明はこのような問題を解決するためになされたものであり、後工程でうけるアンテナダメージ耐性、ゲートリーク電流、ＴＤＤＢ特性、Ｖｓｕｂ（基板電位）によるＶｔｈ（しきい電圧）制御性等の特性に優れた半導体装置、特にせり上げ素子分離構造のＳＯＩ素子を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明は、ベース半導体層上に形成された埋め込み絶縁膜と、この埋め込み絶縁膜に達する素子分離膜と、この素子分離膜により区画され、前記埋め込み絶縁膜上に位置する半導体活性層と、この半導体活性層上の一部に設けられたゲート絶縁膜と、このゲート絶縁膜を介して、前記半導体活性層と対向して設けられたゲート電極とを有する半導体装置であって、前記素子分離膜は、その上面が前記ゲート絶縁膜面より基板からみて上方にあるせり上げ素子分離構造であり、チャネルの電流方向に直交しゲート電極を含む断面において、素子分離膜と接する端部の少なくとも一部に、素子中央側から素子分離膜側端に向けて、前記ゲート絶縁膜の厚さが次第に厚くなっているバーズビーク部を有することを特徴とする半導体装置に関する。
【００２２】
この構成によれば、ゲート絶縁膜端において、半導体活性層（即ち、ＳＯＩ膜）およびゲート電極間での電界の集中が緩和されているために、ゲート絶縁膜特性に関して、後工程でうけるアンテナダメージ耐性、ゲート絶縁膜の信頼性、ゲートリーク電流およびＴＤＤＢ特性等が改善する。
【００２３】
また本発明は、ベース半導体層上に形成された埋め込み絶縁膜と、この埋め込み絶縁膜に達する素子分離膜と、この素子分離膜により区画され、前記埋め込み絶縁膜上に位置する半導体活性層と、この半導体活性層上の一部に設けられたゲート絶縁膜と、このゲート絶縁膜を介して、前記半導体活性層と対向して設けられたゲート電極とを有する半導体装置であって、前記素子分離膜は、その上面が前記ゲート絶縁膜面より基板からみて上方にあるせり上げ素子分離構造であり、チャネルの電流方向に直交しゲート電極を含む断面において、素子分離膜と接する端部の少なくとも一部に、素子中央側から素子分離膜側端に向けて、前記半導体活性層の底部が上側に次第に後退して厚さが薄くなり前記埋め込み絶縁膜が次第に厚くなっている底部バーズビーク部を有することを特徴とする半導体装置に関する。
【００２４】
この構成によれば、埋め込み絶縁膜側の島状半導体端部において、電界集中が緩和されているので、埋め込み絶縁膜特性に関して、後工程でうけるアンテナダメージ耐性およびＶｓｕｂ（基板電位）によるＶｔｈ（しきい電圧）制御性等の特性が改善する。
【００２５】
尚、上記２つの構成を併せ持つ構成が最も好ましい。
【００２６】
【発明の実施の形態】
図１〔（ｃ）は上面図、（ａ）はＸ−Ｘ’断面図、（ｂ）はＹ−Ｙ’断面図〕は、本発明の半導体装置の特徴部分を示したもので、ベース半導体層１、埋め込み絶縁層２、半導体活性層（以下、ＳＯＩ膜という）３、ゲート絶縁膜４、ゲート電極５（この例では、第１のゲート電極材料５ａと第２のゲート電極材料５ｂからなる）および素子分離膜７を備えている。
【００２７】
せり上げ素子分離構造では、素子分離膜７の上面がゲート絶縁膜より上に位置している。後工程で、素子分離膜７の上に、さらに層間絶縁膜等が形成されることはあるが、素子分離膜の上面は、ゲート電極（この例では第２ゲート電極材料５ｂ）の引き出し部分の下面で規定される。素子分離膜７の上面は、ゲート絶縁膜４の中央の平坦部分より、通常２０ｎｍ以上、好ましくは５０ｎｍ以上だけ上に位置している。通常は、２００ｎｍより以下の位置である。
【００２８】
また、この図では示していないが、その後の工程によりＳＯＩ膜３にはソース領域・ドレイン領域が形成され、通常の構造では層間絶縁膜で埋め込まれた後コンタクトホール等が設けられる。本発明は、そのような構造の半導体素子を含むものである。
【００２９】
本発明では、図１（ａ）中のＡ部、ゲート絶縁膜の素子分離端部分において、素子中央側から素子分離端に向けてゲート絶縁膜の厚さが広がっている。本発明では、素子分離端部のゲート絶縁膜の厚さが広がった部分をバーズビーク部という。このように端に向かってゲート絶縁膜の厚さが広がった形状では、電界集中を緩和することができる。
【００３０】
せり上げ素子分離をＭＩＳＦＥＴに適用した従来技術では、図１２に示すように、ＳＯＩ層１１３の上部コーナー部において電界集中がおこる。この場合、図６（ａ）あるいは図６（ｂ）の場合とは異なり、ゲート電極１１５ａが素子分離絶縁膜１１７へ伸びないので、図６（ａ）あるいは図６（ｂ）に比べると電界集中の度合は小さい。
【００３１】
ここで、バルク基板上の通常のＭＯＳＦＥＴにせり上げ素子分離を適用した場合であれば、図１２に示すような電界集中により、素子領域の上部コーナーの電位が変動してリーク電流が発生したり、逆短チャネル効果が発生することはない。これは、バルク基板上の通常のＭＯＳＦＥＴでは、電界が集中する部分よりも下に、しきい値電圧を安定化させるのに充分な量の不純物が注入されているためである。
【００３２】
しかし、ＳＯＩ素子の場合には、電界集中の影響を受けると考えられる薄いＳＯＩ層に、しきい値電圧を調整するための不純物がすべて集中して配置されることになるので、図１２に示すような弱い電界集中でも、逆短チャネル効果やリーク電流の発生等の特性劣化は発生してしまう。
【００３３】
これに対して、本発明においては図１（ａ）の記号Ａの部分に示すように、ＳＯＩ層３の上部においてバーズビーク部が設けられ、ＳＯＩ層の上部コーナーが丸まっているので、電界が緩和され、上部コーナー部におけるリーク電流の発生、リーク電流発生に伴うサブスレッショルド特性の劣化（Ｓファクタの増大によるオン／オフ比の劣化）及び逆狭チャネル効果等の特性劣化が抑制される。
【００３４】
ここで、図１（ａ）に示すように、ゲート絶縁膜の中央部に比べて広がっている部分をくい込み距離とし、第１のゲート電極材料５ａの端からのくい込み距離Ｌ１、ＳＯＩ膜３の端からのくい込み距離Ｌ２として表す。くい込み距離Ｌ１およびＬ２は０より大きければ、即ち少しでもくい込みがあれば、それだけ電界の集中を防止することができるが、通常は、Ｌ１およびＬ２の両方とも１ｎｍ以上であり、好ましくは２ｎｍ以上であり、より好ましくは５ｎｍ以上である。また、大きすぎると有効なチャネル幅が確保できず、逆狭チャネル効果が現れるので、好ましくは２５ｎｍ以下であり、より好ましくは２０ｎｍ以下である。また、同時にチャネル幅の５％以下であることが好ましい。
【００３５】
また、バーズビークの広がり幅は、少なくともゲート絶縁膜厚より大きければそれだけ効果がある。大きく過ぎると逆狭チャンネル効果の悪影響が現れるので、通常はゲート絶縁膜厚の１０倍以内が好ましく、同時にゲート電極直下のＳＯＩ膜厚の５０％以下の厚さが好ましい。
【００３６】
また、Ｌ１とＬ２は等しくても異なっていてもよい。しかし、特にＳＯＩ膜側のくい込み距離Ｌ２が大きく過ぎると逆狭チャネル効果が大きくなったり、しきい値の変動が大きくなるので、必要以上に大きくない方が好ましい。従って、Ｌ２＜Ｌ１であることが好ましい。Ｌ２に関して、より好ましくは、２５ｎｍ以下であり、チャネル幅の５％以下である。一方、Ｌ１に関しては、逆狭チャンネル効果の影響が少ないので、Ｌ２と比較して大きくして、電界集中緩和を図ることが好ましい。尚、コーナー部分の曲率半径を比較した場合でも、上側の方が下側より曲率半径が大きく、コーナー部分がより丸まっている。非対称に形成する方法は、製造方法で述べる。
【００３７】
また、ＳＯＩ層はフラット（Ｌ２＝０）とし、ゲート電極側だけにゲート絶縁膜を厚膜化（Ｌ１＞０）させてもよい。
【００３８】
また、図１（ａ）のＢ部では、ＳＯＩ膜３の底部が、素子中央側から素子分離端に向けて上側に次第に後退して、厚さが薄くなり、一方、埋め込み絶縁膜の厚さが、素子中央に比べて次第に厚くなっている。本発明では、このように厚くなっている部分を底部バーズビーク部というものとする。このように端に向かって埋め込み絶縁層の厚さが厚くなり、基板のベース半導体層１との距離が広がっていることにより、ＳＯＩ膜の底端部での電界集中が緩和される。
【００３９】
ＳＯＩ素子においては、埋めこみ酸化膜中の電荷１３２及び素子分離絶縁膜中の電荷１３１によってもたらされる電界が、ＳＯＩ層の下部コーナー部１３３に集中する。通常、埋めこみ酸化膜中の電荷１３１と素子分離絶縁膜中の電荷１３１は正の電荷を持つので、ＳＯＩ層の下部コーナー部１３３の電位を低下させる。この結果、ｎチャネルＳＯＩ−ＭＯＳＦＥＴにおいては、下部コーナー部１３３においてリーク電流が発生したり、端部のしきい値電圧低下に伴って逆狭チャネル効果が発生したりする。また、ｐチャネルＳＯＩ−ＭＯＳＦＥＴにおいては、端部のしきい値電圧が上昇するので、狭チャネル効果、すなわちチャネル幅の縮小に伴いしきい値電圧が上昇するという効果が発生する（図１０）。これはバルク基板上のＭＯＳＦＥＴには存在しない、ＳＯＩ素子特有の問題である。
【００４０】
これに対して、本発明においては図１（ａ）の記号Ｂの部分に示すように、ＳＯＩ層３の底面において、底部バーズビーク部が設けられ、下部コーナー部１３３が丸まっているので、下部コーナー部１３３における電界集中が緩和され、埋めこみ酸化膜中の電荷１３１及び素子分離絶縁膜中の電荷１３１によってもたらされる、ｎチャネルＳＯＩ−ＭＯＳＦＥＴの下部コーナー部１３３におけるリーク電流及び逆狭チャネル効果、ｐチャネルＳＯＩ−ＭＯＳＦＥＴにおける狭チャネル効果を防ぐことができる。
【００４１】
また、ゲート長の短いＳＯＩ−ＭＯＳＦＥＴにおいては、図１１に示すようにドレイン領域１３６から発生した電界１３４がゲート電極下部のＳＯＩ膜に１１３の電位に与えるという影響が顕著化するが、この場合も図１０の場合と同様、ＳＯＩ層の下部コーナー部１３３での電界集中が顕著になり、ｎチャネルＳＯＩ−ＭＯＳＦＥＴの場合は下部コーナー部１３３の電位が低下し、ｐチャネルＳＯＩ−ＭＯＳＦＥＴの場合は下部コーナー部１３３の電位が上昇する。この結果、ｎチャネルＳＯＩ−ＭＯＳＦＥＴ、ｐチャネルＳＯＩ−ＭＯＳＦＥＴのいずれの場合においても、下部コーナー部１３３におけるリーク電流の発生、リーク電流発生に伴うサブスレッショルド特性の劣化（Ｓファクタの増大によるオン／オフ比の劣化）及び逆狭チャネル効果等の特性劣化が引き起こされる。なお、図１１（ｂ）は、平面図である図１１（ａ）のＸ−Ｘ’方向における断面図、図１１（ｃ）は平面図である図１１（ａ）ののＹ−Ｙ’方向における断面図を示す。また１３５はソース領域を示す。これもまたバルク基板上のＭＯＳＦＥＴには存在しない、ＳＯＩ素子特有の問題である。
【００４２】
これに対して、本発明においては図１（ａ）の記号Ｂの部分に示すように、ＳＯＩ層３の底面において、底部バーズビーク部が設けられ、下部コーナー部１３３が丸まっているので、下部コーナー部１３３におけるドレインからの電界の集中が緩和され、下部コーナー部１３３におけるリーク電流の発生、リーク電流発生に伴うサブスレッショルド特性の劣化（Ｓファクタの増大によるオン／オフ比の劣化）及び逆狭チャネル効果等の特性劣化が抑制される。
【００４３】
また、図１１はｎチャネルＳＯＩ−ＭＯＳＦＥＴにおける電界の方向を示したが、ｐチャネルＳＯＩ−ＭＯＳＦＥＴにおいては、図１１とは電界の方向が逆であることを除いて、問題点及び発明の効果、作用は同一である。
【００４４】
ここで図１（ａ）に示すように、ＳＯＩ膜の底端部が上に後退している部分をＬ３とする。Ｌ３に関しても、通常は１ｎｍ以上であり、好ましくは２ｎｍである。また、大きすぎても有効なチャネル幅が確保できないため、好ましくは２５ｎｍ以下、さらに好ましくは２０ｎｍ以下、最も好ましくは１５ｎｍ以下である。また、同時にチャネル幅（即ちゲート幅）の５％以下であることが好ましい。
【００４５】
本発明は、ＳＯＩ層が薄い場合に効果が大きく、好ましくはＳＯＩ層の厚さが１００ｎｍ以下、好ましくは５０ｎｍ以下のＳＯＩ基板に適用することが好ましい。その際、ＳＯＩ層端において、ＳＯＩ膜が薄膜化される割合としては、ゲート電極直下のＳＯＩ膜厚の２０％以下、特に好ましくは１０％以下である。尚、通常、ＳＯＩ層の厚さは１ｎｍ以上である。
【００４６】
図１の例では、Ａ部、Ｂ部の両方で絶縁膜が素子中央より端部にかけて厚くなっている例を示したが、ゲート絶縁膜部のバーズビーク部のみ、または底部バーズビーク部のみを有していても効果が見られる。通常は、ゲート絶縁膜部のバーズビーク部および底部バーズビーク部の両方を備えることが好ましい。
【００４７】
また、図１の例では、ゲート電極を含む断面において、ゲート絶縁膜のバーズビーク部、および半導体活性層の底部の底部バーズビーク部が、素子分離膜と接する端部の全体に形成されている形態を示していた。しかし、それぞれ一部の領域に（例えば素子中央部から見た片側のみに）形成されていても効果が見られる。即ち、本発明においては、素子分離膜と接する端部の少なくとも一部にバーズビーク部が設けられていても、また、素子分離膜と接する端部の少なくとも一部に底部バーズビーク部が設けられていれば、効果が見られる。
【００４８】
例えば、ＳＯＩ膜を部分的に引き出してコンタクトをとるようなボディコンタクト領域を有する部分分離構造も本発明に包含される。図１３は、その１例であり、図１３（ｂ）平面図のゲート電極を含む断面であるＸ−Ｘ’断面で見たときに、図１３（ａ）に示すように、ボディコンタクト領域１２は部分分離膜８によりＭＯＳＦＥＴの素子領域から分離され、一方、ＳＯＩ膜は部分分離膜８で分断されることなく、ボディ領域１３（ｎＭＯＳではｐ−）とボディコンタクト領域１２（ｎＭＯＳではｐ＋）が部分分離膜８の下部で連結している構造である。ボディコンタクト領域には、後の工程でコンタクトホールが設けられて電気的接続がとられる。
【００４９】
この図の構造では、ＳＯＩ膜を途中まで掘り込んで部分分離膜８を埋め込んであり、部分分離膜８に接する端でもゲート絶縁膜端部にバーズビーク部が形成されているため、電界集中緩和の効果は、図１で示した場合と同等である。
【００５０】
また、図１４は、部分分離領域でＳＯＩ膜を掘り込まずにＳＯＩ膜を平坦なまま残し、ゲート電極側（この場合は第１のゲート電極材料５ａ）のみを後退させてバーズビークを形成した構造である。部分分離膜８はＳＯＩ膜の表面まで埋め込まれている構造である。
【００５１】
また、図１５は、ＳＯＩ膜を掘り込まずにＳＯＩ膜を平坦なまま残し、バーズビークを設けない構造である。この構造では、バーズビーク部はチャネル領域の片側のみに設けられる。
【００５２】
図１４および図１５の構造については、バーズビーク形成の効果は低下してしまうが、それでも全く設けない従来技術よりは優れている。
【００５３】
本発明の半導体装置を構成する部材は、基板として通常はシリコン基板が用いられるので、ベース半導体層はシリコンが好ましい。埋め込み絶縁膜は、ＳＩＭＯＸ法で形成されるか、貼り合わせ法によって形成され、通常は酸化シリコン層となっている。埋め込み絶縁膜の膜厚は制限はないが、本発明で特に低部バーズビーク部を形成する場合には、厚さ２００ｎｍ以下であるものに適用すると効果が大きく、好ましくは１５０ｎｍ以下である。ＳＯＩ膜は、通常は単結晶シリコン層が好ましい。本発明を適用すると有効な厚さは前述のとおり１００ｎｍ以下、好ましくは５０ｎｍ以下である。
【００５４】
素子分離膜は、一般には酸化シリコン膜であり、通常のプラズマＣＶＤ（化学堆積法）によって形成されるが、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等の酸化シリコンを主体とするその他の絶縁膜、シリコン窒化膜、シリコン酸窒化膜、ＳｉＯＦ、あるいはこれらの積層膜であってもよい。
【００５５】
ゲート絶縁膜は、ゲート絶縁膜として特性を満たすものであれば特に制限はなく、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）および窒化シリコン膜（ＳｉＮ膜）等のＳｉ系の絶縁膜の他、高誘電率絶縁膜でもよい。高誘電率絶縁膜としては、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯおよびＨｆＳｉＯＮ等のＨｆ系の絶縁膜、ＺｒＯ２、ＺｒＯＮ、ＺｒＳｉＯおよびＺｒＳｉＯＮ等のＺｒ系の絶縁膜、Ａｌ２Ｏ３、ＡｌＯＮ、ＡｌＳｉＯ、ＡｌＳｉＯＮ等のＡｌ２Ｏ３系の絶縁膜、Ｌａ２Ｏ３、ＬａＯＮ、ＬａＳｉＯ、ＬａＳｉＯＮ等のＬａ２Ｏ３系の絶縁膜が挙げられる。尚、ここでＯＮ含有膜の組成、Ｓｉ含有系の組成比は任意に選ぶことができる。
【００５６】
第１のゲート電極材料は、金属等の導電性材料を用いることができるが、好ましくは多結晶シリコンまたは多結晶シリコンゲルマニウムで形成される。
【００５７】
第２のゲート電極材料は、特に制限はなく通常の電極材料で形成することができ、多結晶シリコン（シリサイド化したものを含む）、金属等の導電性材料を用いることができるが、好ましくは多結晶シリコンまたは多結晶シリコンゲルマニウム（どちらもシリサイド化したものを含む）である。
【００５８】
第１／第２のゲート電極材料として用いられるその他の導電性材料としては、Ｔｉ，Ｗ，Ｔａ，Ｃｏ，Ｍｏ等の高融点金属及びその合金、これらの金属の窒化物またはシリサイドなどがあげられるが、ゲート電極として好適に用いられる材料であればよい。また、第１／第２のゲート電極材料とも、不純物拡散防止、密着性向上、しきい値電圧制御（仕事関数制御）等の観点から、異種導電材料の積層構造を取ることもある。
【００５９】
尚、この図では、図示していないが、ＳＯＩ膜および第１ゲート電極材料と素子分離膜の間には、後述する製造方法で説明するように側面酸化膜が存在していてもよく、その場合、側面酸化膜は素子分離膜の一部を構成する。
【００６０】
次に、本発明の半導体装置の製造方法の１例を、シリコン系の材料を用いた場合について図２を参照しながら説明する。
【００６１】
工程ａ）
まず、ベースシリコン層１上に、埋め込み絶縁膜２、ＳＯＩ膜３を備えたＳＯＩ基板を用意する。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成される。
【００６２】
図２（ａ）に示すように、まず、ＳＯＩ膜３上にゲート絶縁膜４を、熱酸化法等により形成する。次に、ゲート電極の一部として、第１の多結晶シリコン膜５ａを、ＣＶＤ法等により例えば２００〜１０ｎｍの厚さで堆積する。さらに、後のＣＭＰ工程のストッパー膜として例えば窒化シリコン膜６を例えば０〜３００ｎｍの厚さで堆積する。窒化シリコン膜は、後の工程において側面酸化膜を形成する際に、第１の多結晶シリコン膜の表面の酸化を抑制するためにも有効である。但し、平坦化工程の際に、許容し得る程度に制御性よく平坦化できるのであれば、窒化シリコン膜等のストッパー膜は形成しなくてもよい。
【００６３】
工程ｂ）
次に、図２（ｂ）に示すように、窒化シリコン膜６上にレジスト９を形成後、通常の露光・現像工程を用いて、素子領域となる部分にレジストが残るようにパターニングした後、窒化シリコン膜６、第１の多結晶シリコン膜５ａ、ゲート絶縁膜４およびＳＯＩ膜３を、プラズマエッチング法により埋め込み絶縁膜２が露出するまでエッチングして、素子分離溝７ａを形成する。
【００６４】
工程ｃ）
次に、図２（ｃ）に示すように、レジスト９を剥離した後、洗浄工程を行う。この洗浄工程と、次に行う側面酸化工程とを最適化することにより、本発明のバーズビーク部の形成が可能になる。このレジスト剥離後に、洗浄することが好ましい。洗浄方法としては、ＳＰＭ洗浄（硫酸と過酸化水素の水溶液）、またはＳＰＭ洗浄とＡＰＭ洗浄（アンモニアと過酸化水素の水溶液）の併用が好ましい。この洗浄によって、ゲート絶縁膜４の端部がエッチングされ、そのエッチングの程度によってバーズビーク部のくい込み距離が異なってくる。ゲート絶縁膜のエッチングの程度は、この洗浄液の選択によって異なる。
【００６５】
ＳＰＭ洗浄では、ＳＰＭ洗浄とＡＰＭ洗浄の併用による処理に比べて、酸化シリコン膜のエッチング速度が極めて小さい（例えば１／４７）であるので、くい込み距離を小さくするためにはＳＰＭのみによる洗浄が好ましい。ＳＰＭ洗浄液は、９６重量％程度の濃硫酸と３０重量％程度の過酸化水素の混合体積比が、１：１〜１０：１程度の通常用いられているものを用いることができる。洗浄時間は、適宜選ぶことができるが通常１〜１０分である。ＳＰＭ洗浄液の濃度、洗浄時間によっては、バーズビークくい込み距離にあまり影響はないようである。
【００６６】
ＡＰＭ洗浄液は、３０重量％程度のアンモニアと３０重量％程度の過酸化水素と純水との混合体積比が、１：１：２０〜１：１０：２０程度の通常用いられているものを用いることができる。洗浄時間は、適宜選ぶことができるが通常１〜３０分である。但し、ＡＰＭ洗浄液の濃度、洗浄時間によりバーズビークくい込み距離が異なってくるので、目的とするくい込み量にあわせて適宜設定することが好ましい。
【００６７】
工程ｄ）
次に、図２（ｄ）に示すように、素子分離の信頼性を向上させるため、ＳＯＩ膜及び第１の多結晶シリコン膜の側面を酸化して側面酸化膜１０を形成する。この酸化工程の条件によっても、バーズビークのくい込み距離を制御することができる。くい込み距離を過度に大きくしないためには、水素ガスを用いず、酸素を窒素で希釈した雰囲気を用いることが好ましい。酸化方法としてはドライ条件下での熱酸化で行うことが好ましい。
【００６８】
側面酸化膜の厚さは、１ｎｍ以上、通常ゲート絶縁膜の厚さ程度（１〜２ｎｍ）以上、好ましくは３ｎｍ以上である。また、側面酸化膜を厚くしようとすると、バーズビークのくい込み距離が大きくなるので、好ましくは２５ｎｍ以下、より好ましくは２０ｎｍ以下である。
【００６９】
また、酸化工程の条件を変更することで、ゲート絶縁膜を上下非対称に形成すること、即ち、くい込み距離Ｌ１とＬ２が異なるように形成することができる。特に、比較的高温、８５０〜１１００℃、例えば９５０℃では、Ｌ１とＬ２がほぼ等しく形成され、それより低温、６００〜８５０℃、例えば７００℃ではＬ１がＬ２より大きくなる。また、その際、曲率半径も、ゲート絶縁膜の上側で下側より大きくなる。
【００７０】
この工程で、前の洗浄工程でエッチングされたゲート絶縁膜端部も酸化されてバーズビーク部が形成される。埋め込み酸化膜もＳＯＩ端近辺で厚膜化される。また、素子分離領域のエッチング工程で形成される準位の消滅にも有効で、ゲート絶縁膜のリーク電流低減や信頼性向上に効果がある。
【００７１】
工程ｅ）
次に、図２（ｅ）に示すように、素子分離溝７ａに素子分離膜７を、例えば通常のプラズマＣＶＤ法により５０〜５００ｎｍ厚、例えば３００ｎｍ程度の酸化シリコン膜を堆積する。
【００７２】
尚、その前処理として洗浄することが好ましく、酸化シリコン膜のエッチング速度が非常に低い洗浄方法、例えばＳＰＭ洗浄を用いることが好ましい。酸化シリコン膜のエッチング速度が非常に低い洗浄方法を用いることにより、第１の多結晶シリコン膜５とＳＯＩ膜３との間がゲート絶縁膜または酸化シリコン膜７１のみで構成される。一般に、ＣＶＤ等で形成する絶縁膜は、熱酸化で形成した絶縁膜に比べて絶縁特性で劣るが、エッチング速度が非常に低い洗浄方法を用いることにより、ＣＶＤ等で形成する素子分離膜がゲート絶縁膜部分に入り込むことがない。
【００７３】
その後、化学機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：  ＣＭＰ）により、窒化シリコン膜６をストッパーとして、素子分離膜７の平坦化を行い、図２（ｅ）に示す構造までが形成される。
【００７４】
工程ｆ）
次に、図２（ｆ）に示すように、窒化シリコン膜６を除去し、第１の多結晶シリコン膜５を露出させる。窒化シリコン膜６を除去するときに、例えば燐酸溶液を用いたウェットエッチングを用い、またその後に多結晶シリコン堆積前の処理として例えば弗酸溶液で処理することが好ましい。燐酸溶液および弗酸溶液の処理のような等方性のエッチング処理を行うと、素子分離膜７についてもその上面の端部が等方的にエッチングされて切り欠き１１が形成される。
【００７５】
なお、窒化シリコン膜６を除去する際、上述のような窒化シリコンの選択的除去ではなく、例えば窒化シリコン膜６と酸化シリコン膜（素子分離膜）７とが等速でエッチングされるようにすれば、平坦形状を保ったままでシリコン窒化膜を除去し、切り欠き部１１が形成されないようにすることも可能である。
【００７６】
工程ｇ）
次に、図２（ｇ）に示すように、コンタクト引き出し用のゲート電極として、第２の多結晶シリコン膜５ｂを通常のＣＶＤ法で１０〜２００ｎｍ厚、例えば５０ｎｍ厚に堆積する。この例のように、切り欠き１１を形成したときは、第２の多結晶シリコン膜５ｂは、第１の多結晶シリコン膜５ａの端よりも素子分離膜７に広がる。このように切り欠き部分があるとそれだけゲート電極の抵抗を低下することができる。その為には、望ましい切り欠き部の広がり距離Ｌ４は、例えば１〜５０ｎｍであり、好ましくは５〜１０ｎｍ程度である。また、段差は製造時の目合わせを確実に行うという観点から２００ｎｍ以下であることが望ましく、さらに好ましくは１０ｎｍ以下である。
【００７７】
工程ｈ）
次に、図２（ｈ）に示すように、通常の露光技術でゲート電極となる部分のレジストを残すようにパターニングした後、通常の高密度プラズマエッチング技術によりゲート電極のエッチングを行う。次にレジストを通常の方法で剥離して、第２の多結晶シリコン膜５ｂと第１の多結晶シリコン膜５ａの積層構造からなるゲート電極が完成する。
【００７８】
その後、ゲート側壁絶縁膜、ソース・ドレイン領域、シリサイド膜の形成等を行い、層間絶縁膜を堆積し、配線を形成してＭＩＳＦＥＴが完成する。
【００７９】
【実施例】
＜実施例１＞
実施形態で説明した製造方法において、次に説明するように条件を設定した。
【００８０】
工程ａ）において、シリコン基板にＳＩＭＯＸ法により形成された１００ｎｍ埋め込み絶縁膜と、３０ｎｍ厚のシリコンＳＯＩ膜を有するＳＯＩ基板を用意し、ゲート絶縁膜４を、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用い、９５０℃の熱酸化法により酸窒化シリコン膜（ＳｉＯＮ膜）を１．９ｎｍの厚さに形成した。次に、ゲート電極の一部として、第１の多結晶シリコン膜５を、通常の６２０℃のＣＶＤ法により、５０ｎｍの厚さで堆積した後、ＣＭＰ工程のストッパー膜として用いる窒化シリコン膜６を、７６０℃のＣＶＤ法により１００ｎｍの厚さに堆積した。
【００８１】
工程ｂ）では、実施形態で説明した工程により、素子分離溝７ａを形成した。このとき、マスクパターンを変更して、後述する図６の各ゲート幅（０．３μｍから１０μｍ）になるように形成した。
【００８２】
工程ｃ）において、レジスト９を剥離後、ＳＰＭ洗浄液（濃硫酸と過酸化水素を含む）を用いて、洗浄した。
【００８３】
工程ｄ）では、酸素を窒素で希釈したガス（酸素：窒素＝１：４）を用いて、９５０℃でドライ酸化によりＳＯＩ層と第１の多結晶シリコン膜の側面に、側面酸化膜７１を、２０ｎｍの厚さに形成した。
【００８４】
工程ｅ）では、素子分離溝を形成した後に、ＳＰＭ洗浄した後〔洗浄液は工程ｃ）で用いたものと同じ〕、素子分離絶縁膜７として、通常のプラズマＣＶＤ法により３００ｎｍ厚の酸化シリコン膜を形成した。その後、化学機械研磨法により、窒化シリコン膜６をストッパーとして、素子分離絶縁膜７の平坦化を行った。
【００８５】
工程ｆ）では、窒化シリコン膜６を燐酸溶液で除去した後、さらに弗酸溶液で前処理した。
【００８６】
工程ｇ）では、コンタクト引き出し用のゲート電極として、第２の多結晶シリコン膜８を通常のＣＶＤ法で５０ｎｍ厚で堆積した。第２の多結晶シリコン膜８は、第１の多結晶シリコン膜８の端よりも素子分離絶縁膜７側に、５ｎｍだけ広がった形状で形成された。
【００８７】
工程ｈ）では、ゲート長が５０ｎｍになるようにパターンニングし、ゲート側壁絶縁膜形成以後の工程を経てＭＯＳＦＥＴを製造した。
【００８８】
＜実施例２＞
実施例１において、工程ｃ）のレジスト９を剥離後の洗浄を、ＳＰＭ洗浄液（濃硫酸と過酸化水素を含む）と、ＡＰＭ洗浄液（アンモニアと過酸化水素を含む）を用いて、ＳＰＭ洗浄を行った後、さらにＡＰＭ洗浄を行った以外は、実施例１を繰り返した。
【００８９】
＜実施例１と実施例２の結果＞
実施例１および実施例２で形成した半導体装置の、チャネル方向に垂直方向のＸ−Ｘ’断面図を、それぞれ図３（ａ）、（ｂ）に示す。
【００９０】
これらの図より、第１の多結晶シリコン膜５とＳＯＩ膜３との間の距離が、素子中央から素子分離端に向けて徐々に厚膜化していることが分かる。また、ＳＯＩ膜３とシリコン基板１の間の距離は、端部において素子中央から素子分離端に向けて徐々に厚膜化することが分かる。ＳＯＩ膜３の膜厚は、素子中央から素子分離端に向けて徐々に薄膜化している。
【００９１】
実施例１で製造されたＭＯＳＦＥＴでは、Ｌ１が１５ｎｍ、Ｌ２が１５ｎｍ、Ｌ３が５ｎｍであった。薄膜化するＳＯＩ膜厚の割合が、素子領域のＳＯＩ膜厚の２０％以下であった。
【００９２】
実施例２で製造された半導体装置では、Ｌ１が２５ｎｍ、Ｌ２が２５ｎｍ、Ｌ３が５ｎｍであった。
【００９３】
図４は、実施例１および実施例２で、ゲート幅を変更して形成したゲート長１μｍのｎＭＯＳＦＥＴのしきい値電圧のゲート幅依存性を示すグラフである。また、図５は、実施例１および実施例２で製造したゲート長１μｍ、ゲート幅２μｍのＭＯＳＦＥＴ５０００個並列でのＩ−Ｖ測定結果を示すグラフである。
【００９４】
実施例１の製造方法で製造したＭＯＳＦＥＴ、実施例２の製造方法で製造したＭＯＳＦＥＴともに、しきい電圧の低下、ゲートリーク電流の低下が見られているが、実施例１で製造したＭＯＳＦＥＴでは、実施例２で製造したＭＯＳＦＥＴに比べて、さらにしきい値電圧変動を抑制でき、逆狭チャネル効果が顕著に抑制されている。実施例１のＭＯＳＦＥＴでは、例えばゲート幅が０．４μｍの場合、しきい値電圧変動幅は５０ｍＶ以下である。
【００９５】
本発明では、バーズビーク部が存在することにより、ＳＯＩ膜の上端での電界集中が緩和される。しかし、そのバーズビークのくい込み距離は大きすぎないことが好ましいことがわかる。
【００９６】
＜実施例３＞
実施例３では、実施例１の工程ｄ）において、側面酸化膜形成の温度を下げて比較的低温の７００℃で熱酸化を行った。この条件は、単結晶シリコンに比べて多結晶シリコンの方が酸化速度が速い条件であるので、その結果ゲート絶縁膜の上下の非対称性が大きくなる。７００℃における多結晶シリコンの酸化速度は、その膜質にもよるが、単結晶シリコンに比べて１０〜２０％程度早くなる。このような条件で側面酸化をおこなうと、食い込み距離Ｌ１、Ｌ２も概ね酸化速度比に応じた大きさとなり、非対称なバーズビーク形成が実現される。
【００９７】
【発明の効果】
本発明によれば、後工程でうけるアンテナダメージ耐性、ゲートリーク電流、ＴＤＤＢ（ｔｉｍｅ  ｄｅｐｅｎｄ  ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）特性、Ｖｓｕｂ（基板電位）によるＶｔｈ（しきい電圧）制御性等を改善することができる。
【００９８】
また、バーズビークのくい込み距離が大きすぎないときには、ゲート幅が極めて小さい素子の場合でも、しきい電圧の低下防止、リーク電流の低下に効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の１例を示す断面図である。
【図２】本発明の製造方法の１例を示す断面工程図である。
【図３】実施例で製造された半導体装置の断面図である。
【図４】実施例で製造された半導体装置のしきい値電圧のゲート幅依存性を示すグラフである。
【図５】実施例で製造された半導体装置のゲートリーク電流のゲート電圧依存特性を示すグラフである。
【図６】従来の半導体装置の素子分離構造を示す図である。
【図７】半導体装置の上面図である。
【図８】従来の半導体装置の製造方法を示す工程断面図である。
【図９】従来の半導体装置の製造方法を示す工程断面図である。
【図１０】従来の半導体装置の構造における電界集中を説明する図である。
【図１１】従来の半導体装置の構造における電界集中を説明する図である。
【図１２】従来の半導体装置の構造における電界集中を説明する図である。
【図１３】本発明の半導体装置の１例を示す断面図である。
【図１４】本発明の半導体装置の１例を示す断面図である。
【図１５】本発明の半導体装置の１例を示す断面図である。
【符号の説明】
１  ベース半導体、ベースシリコン層
２  埋め込み絶  縁層
３  半導体活性層（ＳＯＩ膜）
４  ゲート絶縁膜
５  ゲート電極
５ａ  第１のゲート電極材料、第１の多結晶シリコン膜
５ｂ  第２のゲート電極材料、第２の多結晶シリコン膜
６  窒化シリコン膜
７  素子分離膜
７ａ  素子分離溝
８  部分分離膜
１０  側面酸化膜
１１  切り欠き
１２  ボディコンタクト領域
１３  ボディ領域
【図１】
2004165566.tif 000003
【図２】
2004165566.tif 000004
【図３】
2004165566.tif 000005
【図４】
2004165566.tif 000006
【図５】
2004165566.tif 000007
【図６】
2004165566.tif 000008
【図７】
2004165566.tif 000009
【図８】
2004165566.tif 000010
【図９】
2004165566.tif 000011
【図１０】
2004165566.tif 000012
【図１１】
2004165566.tif 000013
【図１２】
2004165566.tif 000014
【図１３】
2004165566.tif 000015
【図１４】
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【図１５】
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