(57)【要約】【課題】冗長救済機能を備えた半導体装置の歩留まりを向上し、且つ冗長救済のためのテスト時間を短縮する。【解決手段】半導体記憶装置１０にテストモード制御回路５０Ａを設け、テストモード時は、外部からＨの信号ＲＤＤＭＡＰを入力する。これによりＡＮＤ回路７２Ａ、７２Ｂには、ＮＯＴ回路７６により該信号ＲＤＤＭＡＰが反転されてＬの信号が入力されるので、冗長判定回路３８の動作が無効にされ、外部から本来のデバイスのアドレス空間を示すアドレス信号が入力された場合は、該アドレスが冗長置換対象であっても対応するワード線ドライバ６０が活性化される。外部から本来のデバイスのアドレス空間よりも上位又は下位のアドレスを示すアドレス信号が入力された場合には、アドレスバッファ２０により、当該アドレス信号に応じて信号１０ｘｈ又は信号１１ｘｈがＨにされ、冗長ワード線ドライバ６８Ａ又は６８Ｂが活性化される。【選択図】　図２
2004079072.tif 000002
【特許請求の範囲】
【請求項１】
各々に固有のアドレスが予め割当てられた複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルとを備え、所定のメモリセルを前記冗長セルと置換える冗長救済機能モードを備えた半導体記憶装置をテストする半導体記憶装置のテスト方法であって、
前記複数のメモリセルの固有アドレスで定まるアドレス空間に対して近傍のアドレスを前記冗長セルに割当て、
前記複数のメモリセルの前記アドレス空間に前記冗長セルのアドレスを含めたアドレス範囲について、前記メモリセル及び前記冗長セルにアクセス可能として、
前記複数のメモリセル及び前記冗長セルをテストする、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項２】
各々に固有のアドレスが予め割当てられ、対応するアドレスを示す信号の入力によりアクセスされる複数のメモリセルと、
前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルと、
前記複数のメモリセルのうちの所定のメモリセルを前記冗長セルと置換えてアクセスするように制御する冗長救済制御手段と、
テストモードを示す信号が入力された場合に、前記冗長救済制御手段の制御をキャンセルすると共に、前記複数のメモリセルの固有アドレスで定まるアドレス空間に対して近傍のアドレスを前記冗長セルに割当て、前記複数のメモリセルの前記アドレス空間に前記冗長セルのアドレスを含めたアドレス範囲について、前記メモリセル及び前記冗長セルにアクセス可能に制御するテストモード制御手段と、
を有することを特徴とする半導体記憶装置。
【請求項３】
各々に固有のアドレスが予め割当てられた複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルとを備え、所定のメモリセルを前記冗長セルと置換える冗長救済機能モードを備えた半導体記憶装置をテストする半導体記憶装置のテスト方法であって、
前記複数のメモリセルにアクセスするための第１のポートと、前記冗長セルにアクセスするための第２のポートとを予め設けておき、
冗長救済機能モード時には、前記メモリセル及び冗長セルに対して、前記第１のポートによりアクセス可能に設定し、
テストモード時は、前記第１のポートから前記メモリセルにアクセス可能とし、且つ前記第２のポートから前記冗長セルにアクセス可能として、前記複数のメモリセル及び前記冗長セルをテストする、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項４】
各々に固有のアドレスが予め割当てられ、対応するアドレスを示す信号の入力によりアクセスされる複数のメモリセルと、
前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルと、
前記複数のメモリセルにアクセスするための第１のポートと、
前記冗長セルにアクセスするための第２のポートと、
前記複数のメモリセルのうちの所定のメモリセルを前記冗長セルに置換えて、前記第１のポートにより前記メモリセル及び冗長セルに対してアクセス可能に制御する冗長救済制御手段と、
テストモードを示す信号が入力された場合に、前記冗長救済制御手段の制御をキャンセルすると共に、前記第１のポートから前記メモリセルにアクセス可能とし、且つ前記第２のポートから前記冗長セルにアクセス可能に制御するテストモード制御手段と、
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のテスト方法及び半導体記憶装置に係わり、特に、各々に固有のアドレスが予め割当てられた複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルとを備え、所定のメモリセルを前記冗長セルと置換える冗長救済機能モードを備えた半導体記憶装置のテスト方法、及びこの方法を適用可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置は、多数のメモリセル（所謂本セル）が二次元配列されたメモリアレイを備えており、このメモリアレイ内に１つでも不良のメモリセル（以下、不良セル）があると、該装置は不良品となってしまう。このため、一般に、半導体記憶装置には、予備のメモリセル（所謂冗長セル）が複数配置された冗長メモリが予め設けられており、製造段階で発生した不良セルを冗長セルに置換えて、製造歩留まりの向上を図っている（所謂冗長救済）。この置換は、メモリセル側の不良セルに対応するワード線やビット線が選択される際に、代わりに、冗長メモリ側のワード線やビット線を選択することで、ロウ（行）やカラム（列）単位で行われる。なお、以下では、メモリセル側のワード線の代わりに冗長メモリ側のワード線を選択することをロウ置換、メモリセル側のビット線の代わりに冗長メモリ側のビット線を選択することをカラム置換と称す。
【０００３】
図１１に、冗長救済機能を備えた半導体記憶装置の一般的な構成を示す。なお、図１１では、説明の簡便化のために、ロウ置換に係わる部分のみ詳細に示している。図１１に示すように、半導体記憶装置１００は、多数のメモリセル（本セル）が二次元マトリクス状に配置されたメモリアレイ１４、指定されたアドレスに対応するメモリセルのロウ（行）をメモリアレイ１４から選択するためのロウデコーダ１６、及び外部から入力されたアドレス信号に基づいてアクセスするメモリセルのアドレスを指定するアドレスバッファ２０と共に、ロウ置換のための冗長救済機能として、不良セルが含まれるロウ（行）と置換えるための複数のメモリセル（冗長セル）が配置された予備メモリとしてのロウ冗長メモリ３０、ロウ冗長メモリ３０からメモリアレイ１４内の不良セルが含まれる本セルのロウと置換するための冗長セルのロウを選択するための冗長ロウデコーダ３４、及びメモリセルの選択対象をメモリアレイ１４とロウ冗長メモリ３０とで切換えるための冗長アドレス判定回路３８を備えている。
【０００４】
メモリアレイ１４内の各メモリセルには、各々のワード線及びビット線に対応してロウアドレス及びカラムアドレスにより固有のアドレスが予め割当てられている。
【０００５】
ロウデコーダ１６は、ワード線を活性化するためにメモリアレイ１４の所定数のワード線毎に設けられた複数のワード線ドライバ６０、アドレスバッファ２０により指定されたアドレスに基づいて、駆動するワード線ドライバ６０及びワード線ドライバ６０により活性化するワード線を指定するロウプリデコーダ６２、各ワード線ドライバ６０に対して設けられたＡＮＤ回路６４、及び全てのＡＮＤ回路６４の出力を一括してＬ（Ｌｏｗレベル）にするためのＮＯＲ回路６６を備えている。
【０００６】
なお、図１１では、メモリアレイ１４が２５６行のメモリセルからなり、すなわちメモリアレイ１４内に２５６本のワード線が設けられており、このメモリアレイ１４内の１６本のワード線を１組として、各組に１つずつ計１６個のワード線ドライバ６０を設けた例を示している。したがって、デバイスのロウアドレス空間（メモリアレイ１４の本セルのロウ方向のアドレス）は、００ｈ〜ＦＦｈ（末尾のｈは１６進数であることを示す）となる。
【０００７】
また、図１１では、１６本のワード線が設けられた、すなわち１６行のメモリセルからなるロウ冗長メモリ３０（以下、互いを区別する場合はロウ冗長メモリ３０Ａ、３０Ｂと称す）を２つ設けた例を示しており、冗長ロウデコーダ３４は、各ロウ冗長メモリ３０に対して１つ、計２つの冗長ワード線ドライバ６８（以下、互いを区別する場合は冗長ワード線ドライバ６８Ａ、６８Ｂと称す）を備えている。
【０００８】
アドレスバッファ２０には、外部から入力されたアドレス信号が入力されるようになっている。アドレスバッファ２０は、冗長アドレス判定回路３８及びロウプリデコーダ６２と接続されており、外部から入力されたアドレス信号は、アドレスバッファ２０を介して、冗長アドレス判定回路３８及びロウプリデコーダ６２に入力される。
【０００９】
冗長アドレス判定回路３８は、テストによりメモリアレイ１４内に不良セルが検出された場合に、該不良セルをロウ又はカラム単位で、ロウ冗長メモリ３０Ａ又はカラム冗長メモリ３０Ｂ内の冗長セルと置換するためのものであり、特に、ロウ置換のためには、アドレスバッファ２０から入力されたアドレス信号に基づいて、駆動する冗長ワード線ドライバ６８を選択するための信号ＲＵＳＥ０、ＲＵＳＥ１を生成する。
【００１０】
具体的に、冗長アドレス判定回路３８は、通常時は、信号ＲＵＳＥ０、ＲＵＳＥ１を共にＬにし、冗長置換対象のアドレスを示すアドレス信号が入力された場合にのみ、信号ＲＵＳＥ０、ＲＵＳＥ１のうち、置換する冗長セルのワード線を駆動する冗長ワード線ドライバに対応する信号をＨ（Ｈｉｇｈレベル）にするようになっている。
【００１１】
冗長アドレス判定回路３８は、バッファ６９を介して、冗長ワード線ドライバ６８Ａ、６８Ｂと接続されており、冗長アドレス判定回路３８で生成された信号ＲＵＳＥ０及びＲＵＳＥ１は、駆動信号として、各々対応する冗長ワード線ドライバ６８Ａ、６８Ｂに入力されるようになっている。また、冗長アドレス判定回路３８は、バッファ６９を介してＮＯＲ回路６６とも接続されており、生成された信号ＲＵＳＥ０及びＲＵＳＥ１はＮＯＲ回路６６にも入力されるようになっている。このＮＯＲ回路６６の出力は、分岐されて、各ＡＮＤ回路６４の一方の入力と接続されており、ＮＯＲ回路６６は、信号ＲＵＳＥ０及びＲＵＳＥ１のＮＯＲ演算を行って、該演算結果を示す信号ＲＯＮＢを各ＡＮＤ回路６４へ出力する。また、各ＡＮＤ回路６４の他方の入力は、ロウプリデコーダ６２と接続されている。
【００１２】
ロウプリデコーダ６２は、入力されたアドレス信号に基づいて、ワード線ドライバ６０を選択するための信号を生成して対応するＡＮＤ回路６４へ出力する。具体的には、ロウプリデコーダ６２は、アドレス信号に対応するワード線を選択可能なワード線ドライバ６０に対してはＨ、それ以外のワード線ドライバ６０に対してはＬの信号を出力する。
【００１３】
各ＡＮＤ回路６４は、入力されたＮＯＲ回路６６の出力信号と、ロウプリデコーダ６２からの信号のＡＮＤ演算を行って、ＡＮＤ演算結果を示す信号をワード線ドライバ６０を駆動するための駆動信号として、各々対応するワード線ドライバ６０へ出力する。
【００１４】
また、ロウプリデコーダ６２は、各ワード線ドライバ６０及び各冗長ワード線ドライバ６８とも接続されており、ワード線ドライバ６０で選択可能な１６本のワード線の中から、該アドレス信号で指定されているアドレスに対応するワード線を選択するためのワード線選択信号（すなわち何本目のワード線を選択すべきかを示す信号）を生成して、各ワード線ドライバ６０及び冗長ワード線ドライバ６８へ出力する。
【００１５】
ワード線ドライバ６０及び冗長ワード線ドライバ６８は、各々に入力された駆動信号がＨの場合に、ロウプリデコーダ６２からのワード線選択信号で指定されたワード線を選択するようになっている。
【００１６】
次に、この半導体記憶装置１００で行われるアドレッシングについて説明する。半導体記憶装置１００では、通常時、すなわちアドレスバッファ２０からのアドレス信号が冗長置換対象でない場合は、冗長アドレス判定回路３８からの出力信号ＲＵＳＥ０、ＲＵＳＥ１はＬであり、冗長ワード線ドライバ６８Ａ，Ｂは非活性状態となると共に、ＮＯＲ回路６６の出力信号ＲＯＮＢはＨとなり、各ワード線ドライバ６０が活性化可能状態となる。
【００１７】
そして、アドレスバッファ２０からのアドレス信号に基づいて、ロウプリデコーダ６２からワード線ドライバ６０を選択する信号が対応するＡＮＤ回路６４に入力され、当該ＡＮＤ回路６４により対応するワード線ドライバ６０が活性化される。
【００１８】
活性化されたワード線ドライバ６０は、ロウプリデコーダ６２からのワード線を選択するための信号に基づいて、各ワード線を選択する。
【００１９】
一方、冗長置換対象の選択時、すなわちアドレス信号で指定されたアドレスが冗長置換対象であった場合は、冗長アドレス判定回路３８では出力信号ＲＵＳＥ０、ＲＵＳＥ１の何れか一方、例えばＲＵＳＥ０をＨにし、冗長ワード線ドライバ６８Ａが活性化される。また、同時に、ＮＯＲ回路６６の出力信号ＲＯＮＢがＬとなり、全てのＡＮＤ回路６４の出力信号がＬになり、ワード線ドライバ６０は非活性状態にされる。これにより、メモリアレイ１４側のワード線が選択されることがなくなる。
【００２０】
この状態でロウプリデコーダ６２からワード線を選択するための信号が出力されると、冗長ワード線ドライバ６８Ａによって、ロウ冗長メモリ３０から該信号に基づいて各ワード線をが選択される。これにより、冗長置換対象のアドレスが選択された場合に、本メモリアレイ１４側の本セルの代わりに、ロウ冗長メモリ３０側の冗長セルを選択でき、冗長救済を実現できるようになっている。
【００２１】
なお、カラムの置換については、上記と同様の構成をカラム方向に適用することにより実現可能であるが、各メモリアレイ毎に冗長メモリが必要になることから、図１２のように、複数のメモリアレイ１４で冗長メモリを共有できるように構成することもある。
【００２２】
図１２に示すように、半導体記憶装置１００は、２５６本のビット線が設けられたメモリセル、すなわち２５６列のメモリセルからなるメモリアレイ１４を２つ設けた例であり（以下、互いを区別する場合はメモリアレイ１４＿０、１４＿１と称す）、各メモリアレイ１４のカラムアドレスは００ｈ〜ＦＦｈとなっている。また、カラム冗長メモリ３２については、１６本のビット線、すなわち１６列のメモリセルからなるカラム冗長メモリ３２が２つ設けられている（以下、各々区別する場合はカラム冗長メモリ３２＿０、３２＿１と称す）。
【００２３】
この半導体記憶装置は、アドレスバッファ２０や冗長アドレス判定回路３８の他に、指定されたアドレスに対応するメモリセルのカラムをメモリアレイ１４から選択するために、各メモリアレイ１４内の１６本のビット線を１組として、各組毎に設けられたカラムデコーダ１８、メモリセルからの出力信号を検出して増幅するために各メモリアレイ１４毎に設けられたセンスアンプ２２Ａ、指定されたアドレスに対応するメモリセルをカラム冗長メモリ３２から選択するために各カラム冗長メモリ３２に対して設けられた冗長カラムデコーダ３６及び冗長用のセンスアンプ２２Ｂ、及び入出力回路２４を備えている。また、半導体記憶装置は、外部へ情報を出力するために、各メモリアレイ１４に対して１つずつ、計２つの出力ポート（入出力ポートでも可）ＤＯＵＴを備えている。
【００２４】
以下、メモリアレイ１４毎の部材については、対応するメモリアレイ１４を区別する場合は、各々の符号末尾に、メモリアレイ１４Ａに対応するものには「＿０」、メモリアレイ１４Ｂに対応するものには「＿１」を付与して説明する。また、カラム冗長メモリ３２毎の部材については、対応するカラム冗長メモリ３２を区別する場合は、各々の符号末尾に、カラム冗長メモリ３２Ａに対応するものには「＿０」、カラム冗長メモリ３２Ｂに対応するものには「＿１」を付与して説明する。
【００２５】
図１２では、入出力回路２４については、情報の出力に関する部分のみ示しており、その他の部分については省略しており、以下、情報の出力に関する部分のみ詳細に説明する。入出力回路２４は、センスアンプ２２Ａ＿０、２２Ａ＿１と対応する出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１との接続をＯＮ／ＯＦＦするための第１のスイッチングゲート８０＿０、８０＿１と、第１のスイッチングゲート８０＿０、８０＿１のＯＮ／ＯＦＦ状態を切換えるためのＯＲ回路８２＿０、８２＿１とを備えている。
【００２６】
また、入出力回路２４には、センスアンプ２２Ｂ＿０、２２Ｂ＿１と各出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１との接続をＯＮ／ＯＦＦするための第２のスイッチングゲート８４＿００、８４＿０１、８４＿１０、８４＿１１と、各第２のスイッチングゲート８４のＯＮ／ＯＦＦ状態を切換えるためのＮＯＴ回路８６＿００、８６＿０１、８６＿１０、８６＿１１を備えている。なお、符号末尾の２桁の数字ｘｙのｘは対応するカラム冗長メモリ３２を示し、ｙは対応するメモリセル１４（出力ポートＤＯＵＴ）を示す数字である。
【００２７】
冗長アドレス判定回路３８は、カラム置換のためには、アドレスバッファ２０から入力されたアドレス信号に基づいて、第２のスイッチングゲート８４＿００、８４＿０１、８４＿１０、８４＿１１をＯＮ／ＯＦＦ制御するための信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１を生成する。なお、ＲＣｘＤＱｙのうちのｘは対応するカラム冗長メモリ３２を示し、ｙは対応するメモリセル１４（出力ポートＤＯＵＴ）を示す数字である。
【００２８】
具体的に、冗長アドレス判定回路３８は、通常時は、これらの信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１をＬとし、冗長置換対象のアドレスを示すアドレス信号が入力された場合にのみ、信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１のうち、置換対象のメモリセル（不良）が含まれるメモリセル１４に対応する出力ポートＤＯＵＴと、置換する冗長セルが含まれるカラム冗長メモリ３２に対応するセンスアンプ２２Ｂとに対応する信号のみをＨレベルにするようになっている。
【００２９】
冗長アドレス判定回路３８は、ＮＯＴ回路８６＿００、８６＿０１、８６＿１０、８６＿１１とそれぞれ接続されており、ＮＯＴ回路８６＿００、８６＿０１、８６＿１０、８６＿１１は、それぞれ対応する第２のスイッチングゲート８４＿００、８４＿０１、８４＿１０、８４＿１１と接続されている。冗長アドレス判定回路３８により生成された信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１は、それぞれ対応するＮＯＴ回路８６に入力されて反転された後、スイッチング信号として、対応するスイッチングゲート８４に供給される。スイッチングゲート８４は、それぞれ対応するセンスアンプ２２Ｂと出力ポートＤＯＵＴとの接続を、スイッチング信号がＬの場合はＯＮし、Ｈの場合はＯＦＦする。
【００３０】
また、冗長アドレス判定回路３８は、ＯＲ回路８２＿０、８２＿１とも接続されており、ＯＲ回路８２＿０には、２つの信号ＲＣ０ＤＱ０、ＲＣ１ＤＱ０が入力され、ＯＲ回路８２＿１には、２つの信号ＲＣ０ＤＱ１、ＲＣ１ＤＱ１が入力される。ＯＲ回路８２＿０、８２＿１は、それぞれ対応する第１のスイッチングゲート８０＿０、８０＿１と接続されており、入力された２つの信号のＯＲ演算結果を示す信号をスイッチング信号として、対応する第１のスイッチングゲート８０に供給するようになっている。スイッチングゲート８０は、それぞれ対応するセンスアンプ２２Ａと出力ポートＤＯＵＴとの接続を、スイッチング信号がＬの場合はＯＮし、Ｈの場合はＯＦＦする。
【００３１】
次に、この半導体記憶装置１００で行われるアドレッシングについて説明する。この半導体記憶装置１００では、通常時、すなわちアドレスバッファ２０からのアドレス信号が冗長置換対象でない場合は、冗長アドレス判定回路３８からの出力信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１はＬであり、第２のスイッチングゲート８４＿００、８４＿０１、８４＿１０、８４＿１１の何れもが、それぞれ対応するセンスアンプ２２Ｂと出力ポートＤＯＵＴとの接続をＯＦＦにする。これにより、各出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１から、カラム冗長メモリ３２へはアクセス不能となる。
【００３２】
また、同時に、出力信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１がＬであるので、ＯＲ回路８２＿０、８２＿１の出力がＬになり、スイッチングゲート８０＿０、８０＿１では、それぞれ対応するセンスアンプ２２Ａと出力ポートＤＯＵＴとの接続をＯＮする。これにより、各出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１から、それぞれ対応するメモリアレイ１４＿０、１４＿１にアクセス可能となる。
【００３３】
そして、アドレスバッファ２０からのアドレス信号に基づいて、対応するビット線を選択可能なカラムデコーダ１８が活性化され、活性化されたカラムデコーダ１８において当該アドレス信号に対応するビット線が選択される。
【００３４】
一方、冗長置換対象の選択時、すなわちアドレス信号で指定されたアドレスが冗長置換対象であった場合は、冗長アドレス判定回路３８では、出力信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１のうちの、置換対象のメモリセル（不良）が含まれるメモリアレイ１４と、置換する冗長セルが含まれる冗長メモリ３２とに対応する何れか１つの信号、例えば信号ＲＣ０ＤＱ０をＨにする。
【００３５】
これにより、ＯＲ回路８２＿０の出力がＨに変わり、スイッチングゲート８０＿０がＯＦＦ状態に切り替わり、センスアンプ２２Ａ＿０と出力ポートＤＯＵＴ＿０とは非接続となり、代わりに、スイッチングゲート８４＿００がＯＮ状態に切り替わり、センスアンプ２２Ｂ＿０と出力ポートＤＯＵＴ＿０とが接続される。
【００３６】
そして、アドレスバッファ２０からのアドレス信号に基づいて、冗長カラムデコーダ３６＿０が活性化され、活性化された冗長カラムデコーダ３６＿０において当該アドレス信号に対応するビット線が選択される。これにより、冗長置換対象のアドレスが選択された場合に、本メモリアレイ１４側のメモリセル（本セル）の代わりに、カラム冗長メモリ３２側のメモリセルが選択でき、冗長救済を実現できるようになっている。
【００３７】
従来は、このような冗長救済機能を備えた半導体記憶装置（デバイス）に対して、まず、デバイスのアドレス空間内、すなわち本セル領域の各メモリセルにアクセスして動作テストを実施し、各メモリセルが正常か否かを検査し、動作テストにより不良セルが発見された場合には、上記で説明した如くロウ置換やカラム置換を行って、該不良セルを冗長セルに置換して再度動作テストを行なっていた。そして、最初のテストで正常と判定されたデバイス及び再テストで正常と判定されたデバイスのチップをウェハから切り出してパッケージ化していた。
【００３８】
【発明が解決しようとする課題】
しかしながら、この方法では、冗長セルについては、不良セルと置換した後で、初めて不良であるか否かがテストされるため、置換した冗長セルが不良であった場合には、冗長救済できないという問題があった。
【００３９】
また、冗長セルへのアクセスが可能となるように、冗長セルを本セル領域の任意のアドレスに置換して、冗長セルについても動作テストを行った後、正常な冗長セルをメモリアレイ内の不良セルと置換することもできるが、この場合は、本セルの動作テストと冗長セルの動作テストとが独立で行われるため、テストに要する時間が長くなってしまうという問題があった。
【００４０】
本発明は上記問題点を解消するためになされたもので、歩留まりを向上し、且つ冗長救済のためのテスト時間を短縮することができる半導体記憶装置のテスト方法及び半導体記憶装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、各々に固有のアドレスが予め割当てられた複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルとを備え、所定のメモリセルを前記冗長セルと置換える冗長救済機能モードを備えた半導体記憶装置をテストする半導体記憶装置のテスト方法であって、前記複数のメモリセルの固有アドレスで定まるアドレス空間に対して近傍のアドレスを前記冗長セルに割当て、前記複数のメモリセルの前記アドレス空間に前記冗長セルのアドレスを含めたアドレス範囲について、前記メモリセル及び前記冗長セルにアクセス可能として、前記複数のメモリセル及び前記冗長セルをテストする、ことを特徴としている。
【００４２】
請求項１に記載の発明によれば、冗長セルに、複数のメモリセル（以下、本セル）の固有アドレスで定まるアドレス空間（以下、本来のデバイスのアドレス空間）に対して近傍のアドレスが割当てられて、本来のアドレス空間に冗長セルに割当てたアドレスを含めたアドレス範囲について、本セル及び冗長セルにアクセス可能としてテストが行われる。なお、近傍のアドレスとは、本来のアドレス空間の上位のアドレスでもよいし、下位のアドレスでもよい。
【００４３】
すなわち、本来のデバイスのアドレス空間よりも冗長セル分を含めた広いアドレス範囲をデバイスのアドレス空間とした半導体記憶装置であるかの如く扱ってテストが行われるので、冗長置換を行わずとも、一回のテストで本セルと冗長セルとをテストすることができる。
【００４４】
これにより、テストにより本セルに不良セルが検出されて、冗長セルと置換すること（冗長置換）が必要な場合に、本セルと同時に冗長セルのテストも行われているので、不良でない冗長セルを選択して冗長置換を行うことができ、救済に失敗することがない。また、冗長セルと本セルとを一度にテストすることができるので、冗長置換後の再テストを簡略化することができ、テストに要する全体の時間を短縮化することができる。
【００４５】
上記のテスト方法は、以下の如く構成された半導体記憶装置により実現可能である。すなわち、この半導体記憶装置は、請求項２に記載されているように、各々に固有のアドレスが予め割当てられ、対応するアドレスを示す信号の入力によりアクセスされる複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルと、前記複数のメモリセルのうちの所定のメモリセルを前記冗長セルと置換えてアクセスするように制御する冗長救済制御手段と、テストモードを示す信号が入力された場合に、前記冗長救済制御手段の制御をキャンセルすると共に、前記複数のメモリセルの固有アドレスで定まるアドレス空間に対して近傍のアドレスを前記冗長セルに割当て、前記複数のメモリセルの前記アドレス空間に前記冗長セルのアドレスを含めたアドレス範囲について、前記メモリセル及び前記冗長セルにアクセス可能に制御するテストモード制御手段と、を有する。
【００４６】
請求項３に記載の発明は、各々に固有のアドレスが予め割当てられた複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルとを備え、所定のメモリセルを前記冗長セルと置換える冗長救済機能モードを備えた半導体記憶装置をテストする半導体記憶装置のテスト方法であって、前記複数のメモリセルにアクセスするための第１のポートと、前記冗長セルにアクセスするための第２のポートとを予め設けておき、冗長救済機能モード時には、前記メモリセル及び冗長セルに対して、前記第１のポートによりアクセス可能に設定し、テストモード時は、前記第１のポートから前記メモリセルにアクセス可能とし、且つ前記第２のポートから前記冗長セルにアクセス可能として、前記複数のメモリセル及び前記冗長セルをテストする、ことを特徴としている。
【００４７】
請求項３に記載の発明によれば、冗長セルに対して、複数のメモリセル（以下、本セル）にアクセスするために設けられた第１のポートとは別に、冗長セルにアクセスするための第２のポートが設けられている。なお、第１、第２のポートは、少なくても情報を出力することができればよい。
【００４８】
冗長救済機能モード時は、第１のポートにより本セル及び冗長セルにアクセス可能とされる。すなわち、冗長救済機能モード時は、第１のポートにより本セルにアクセスし、且つ所定の本セルについては、該本セルの代わりに冗長セルに対して第１のポートによりアクセスすることになる。これに対して、テストモード時は、本セルには第１のポート、冗長セルには第２のポートによりアクセス可能とされて、本セルと冗長セルのテストが行われる。すなわち、本来のデバイスのポート（第１のポート）とは別の第２のポートに配された本セルかの如く冗長セルを扱ってテストが行われるので、一回のテストで本セルと冗長セルとをテストすることができる。
【００４９】
これにより、テストにより本セルに不良セルが検出されて、冗長セルと置換すること（冗長置換）が必要な場合に、本セルと同時に冗長セルのテストも行われているので、不良でない冗長セルを選択して冗長置換を行うことができ、救済に失敗することがない。また、冗長セルと本セルとを一度にテストすることができるので、冗長置換後の再テストを簡略化することができ、テストに要する全体の時間を短縮化することができる。
【００５０】
上記のテスト方法は、以下の如く構成された半導体記憶装置により実現可能である。すなわち、この半導体記憶装置は、請求項４に記載されているように、各々に固有のアドレスが予め割当てられ、対応するアドレスを示す信号の入力によりアクセスされる複数のメモリセルと、前記メモリセルに相当し、前記メモリセルと置換え可能な冗長セルと、前記複数のメモリセルにアクセスするための第１のポートと、前記冗長セルにアクセスするための第２のポートと、前記複数のメモリセルのうちの所定のメモリセルを前記冗長セルに置換えて、前記第１のポートにより前記メモリセル及び冗長セルに対してアクセス可能に制御する冗長救済制御手段と、テストモードを示す信号が入力された場合に、前記冗長救済制御手段の制御をキャンセルすると共に、前記第１のポートから前記メモリセルにアクセス可能とし、且つ前記第２のポートから前記冗長セルにアクセス可能に制御するテストモード制御手段と、を有する。
【００５１】
【発明の実施の形態】
次に、図面を参照して本発明に係る実施形態の１例を詳細に説明する。
【００５２】
＜第１の実施の形態＞
［構成］
図１に本発明の第１の実施の形態に係わる半導体記憶装置１０の回路構成を示す。なお、図１では、図１１と同一の部材については、同一の部材番号を付与して示している。
【００５３】
図１に示すように、半導体記憶装置１０は、情報を記憶するための多数のメモリセル１２が二次元マトリクス状に配置され、且つ各メモリセル１２についてロウ方向の位置とカラム方向の位置で定義される固有のアドレスが予め割当てられたメモリアレイ１４、指定されたアドレスに対応するメモリセル１２をメモリアレイ１４内の多数のメモリセル１２の中から選択するためのロウデコーダ１６及びカラムデコーダ１８、外部から入力されたアドレス信号に基づいてアクセスするメモリセル１２のアドレスを指定するアドレスバッファ２０、メモリセルからの出力信号を検出して増幅するセンスアンプ２２、及び外部と情報を入出力するための入出力回路２４を備えている。
【００５４】
また、この半導体記憶装置１０は、冗長救済機能として、不良セルと置換えるための複数のメモリセル１２が配置された予備メモリとしてのロウ冗長メモリ３０及びカラム冗長メモリ３２、指定されたアドレスに対応するメモリセル１２をロウ冗長メモリ３０及びカラム冗長メモリ３２の中から選択するための冗長ロウデコーダ３４及び冗長カラムデコーダ３６、及びメモリセル１２の選択対象をメモリアレイ１４とロウ冗長メモリ３０又はカラム冗長メモリ３２とで切換えるための冗長アドレス判定回路３８を備えている。
【００５５】
メモリアレイ１４、ロウ冗長メモリ３０及びカラム冗長メモリ３２内には、それぞれが１ビットの情報を記憶する記憶するメモリセル１２が二次元配列されており、メモリセル１２の各ロウ（行）に対応してワード線４０、各カラム（列）に対応してビット線４２が設けられている。
【００５６】
一般に、半導体記憶装置１０では、１つのメモリパット上に二次元配列して形成された複数のメモリセル１２のうち、デバイス性能に応じた分をメモリアレイ１４とし、残りをロウ冗長メモリ３０やカラム冗長メモリ３２として用いる。したがって、メモリアレイ１４とロウ冗長メモリ３０とでは、ビット線４２を共用し、メモリアレイ１４とカラム冗長メモリ３２とでは、ワード線４０を共用することになる。
【００５７】
なお、本実施の形態では、各メモリアレイ１４は２５６行のメモリセル１２からなり、すなわちメモリアレイ１４内に２５６本のワード線４０が設けられている場合を例に説明する。したがって、デバイスのロウアドレス空間（メモリアレイ１４の本セルのロウ方向のアドレス）は、００ｈ〜ＦＦｈ（末尾のｈは１６進数であることを示す）となる。また、ロウデコーダ１６は、メモリアレイ１４内の１６本のワード線を１組として、各組に１つずつ計１６個のワード線ドライバ６０を備えている（図２参照）。
【００５８】
また、本実施の形態では、１６本のワード線４０が設けられたロウ冗長メモリ３０、すなわち１６行のメモリセル１２からなるロウ冗長メモリ３０が２つ設けられており、冗長ロウデコーダ３４は、各ロウ冗長メモリ３０に対して１つ、計２つの冗長ワード線ドライバ６８（図２参照）を備えている場合を例に説明する。
【００５９】
すなわち、半導体記憶装置１０は、１つのメモリセル１２に対して、２つのロウ冗長メモリ３０（図２参照。以下、互いを区別する場合はロウ冗長メモリ３０Ａ、３０Ｂと称す）と１つのカラム冗長メモリ３２が設けられており、図１では、このメモリセル１２、ロウ冗長メモリ３０、カラム冗長メモリ３２のセットを１組のみ示しているが、実際には、カラム方向に複数組（本実施の形態では２組）設けられており、ワード線４０については複数組間でも共用される。
【００６０】
また、以下では、メモリアレイ１４内のメモリセル１２と、ロウ冗長メモリ３０及びカラム冗長メモリ３２内のメモリセル１２とを区別して説明する場合は、前者を本セル１２Ａ、後者を冗長セル１２Ｂと称す。
【００６１】
メモリアレイ１４内に配設された各ワード線４０及びビット線４２は、それぞれロウデコーダ１６及びカラムデコーダ１８と接続され、ロウ冗長メモリ３０内に配設された各ワード線４０は冗長ロウデコーダ３４、カラム冗長メモリ３２内に配設された各ビット線４２は冗長カラムデコーダ３６と接続されている。
【００６２】
アドレスバッファ２０は、外部からアクセス対象のメモリセル１２のアドレスを示すアドレス信号が入力され、入力されたアドレス信号に基づいて、ロウアドレスを指定するロウアドレス信号と、カラムアドレスを指定するカラムアドレス信号とを生成する。アドレスバッファ２０は、生成したロウアドレス信号については、ロウデコーダ１６及び冗長ロウデコーダ３４に出力し、カラムアドレス信号については、カラムデコーダ１８及び冗長カラムデコーダ３６に出力する。なお、図１では、アドレスバッファ２０とカラムデコーダ１８及び冗長カラムデコーダ３６との接続線を省略している。
【００６３】
ロウデコーダ１６及び冗長ロウデコーダ３４は、アドレスバッファ２０から入力されたロウアドレス信号に対応するワード線４０、すなわちメモリセル１２のロウ（行）を選択し、カラムデコーダ１８及び冗長カラムデコーダ３６は、アドレスバッファ２０から入力されたカラムアドレス信号に対応するビット線４２、すなわちメモリセルのカラム（列）を選択するものである。各メモリセル１２は、それぞれ対応するワード線４０及びビット線４２が選択されることにより活性化され、アクセス可能となる。
【００６４】
センスアンプ２２は、入出力回路２４を介して外部から入力された情報を活性化されたメモリセル１２に対して書き込んだり、活性化されたメモリセル１２から読出された信号を増幅し、該メモリセルに記憶されている情報を入出力回路２４を介して外部へ出力する。なお、一般に、外部と情報を出力（入出力）するポートは、メモリアレイ１４、及びカラム、ロウ冗長メモリ３０、３２の組と１対１対応で設けられる。また、情報出力（入出力）用の端子はＤＱ端子と称されるため、図１には、各々の出力端子ＤＱ０、ＤＱ１との対応をして示している。
【００６５】
また、アドレスバッファ２０は、生成したロウアドレス信号及びカラムアドレス信号を冗長アドレス判定回路３８にも出力する。
【００６６】
冗長アドレス判定回路３８は、テストによりメモリアレイ１４内の本セル１２Ａに不良セルがある場合に、該不良セルを含むロウ又はカラム単位で、ロウ冗長メモリ３０又はカラム冗長メモリ３２内の冗長セル１２Ｂと置換するものであり、本発明の冗長救済制御手段に対応する。冗長アドレス判定回路３８は、アドレスバッファ２０から入力されたロウアドレス信号及びカラムアドレス信号を解析し、外部からのアドレス信号によりアクセス対象としたメモリセル１２（本セル１２Ａ）のアドレスが冗長置換対象であった場合には、ロウデコーダ１６Ａ及びカラムデコーダ１８Ｂを非活性化し、冗長ロウデコーダ３４又は冗長カラムデコーダ３６を活性化すると共に、ロウ冗長メモリ３０又はカラム冗長メモリ３２から置換した冗長セルを選択するように冗長ロウデコーダ３４又は冗長カラムデコーダ３６の駆動を制御する。
【００６７】
また、図１に示すように、本実施の形態に係わる半導体記憶装置１０には、テストモード制御回路５０Ａがさらに備えられている。このテストモード制御回路５０Ａは、テストモード時に、冗長アドレス判定回路３８の動作を無視し、且つロウ冗長メモリ３０及びカラム冗長メモリ３２の冗長セルを、あたかも本来のデバイスのアドレス空間（すなわちメモリアレイ１４の本セル）の下位又は上位のアドレス空間に配置されたメモリセルとしてアクセス可能となるように制御するものであり、本発明のテストモード制御手段（請求項２）に対応する。
【００６８】
次に、図２を参照して、このテストモード制御回路５０Ａについて、詳細に説明する。なお、図２では、ロウ置換のための構成のみを示し、カラム置換についても同様の構成で実現できるため省略している。以下では、ロウ置換についての構成のみ詳細に説明し、カラム置換についての説明は省略する。また、図２では、図１１と同一の部材については、同一の部材番号を付与して示しており、以下では詳細な説明を省略する。
【００６９】
図２に示すように、テストモード制御回路５０Ａには、外部からテストモードを示す信号、すなわち冗長セルを本セルの上位又は下位のアドレス空間に配置するか否かを指示する信号ＲＤＤＭＡＰが入力され、アドレスバッファ２０からロウ冗長メモリ３０、３０Ｂをそれぞれ選択するための信号１０ｘｈ、１１ｘｈが入力されるようになっている。なお、信号ＲＤＤＭＡＰは、テストモード時はＨ、それ以外の場合はＬとなっている。信号１０ｘｈ、１１ｘｈは、それぞれロウアドレスが１００ｈ〜１０Ｆｈ、１１０ｈ〜１１Ｆｈの場合にＨ、それ以外の場合はＬとされるようになっている。
【００７０】
テストモード制御回路５０Ａは、冗長ワード線ドライバ６８Ａ、６８Ｂの各々に対応して、第１のＡＮＤ回路７０Ａ、７０Ｂ、第２のＡＮＤ回路７２Ａ、７２Ｂ、及びＯＲ回路７４Ａ、７４Ｂを備えている。また、テストモード制御回路５０Ａは、信号ＲＤＤＭＡＰを反転するためのＮＯＴ回路７６も備えている。
【００７１】
外部から入力された信号ＲＤＤＭＡＰは、第１のＡＮＤ回路７０Ａ、７０Ｂに入力されるようになっている。この第１のＡＮＤ回路７０Ａ、７０Ｂは、それぞれアドレスバッファ２０と接続されており、第１のＡＮＤ回路７０Ａには信号１０ｘｈ、第１のＡＮＤ回路７０Ｂには信号１１ｘｈが入力される。この第１のＡＮＤ回路７０Ａ、７０Ｂの出力は、それぞれＯＲ回路７４Ａ、７４Ｂと接続されており、ＯＲ回路７４Ａ、７４Ｂには、それぞれ信号ＲＤＤＭＡＰと信号１０ｘｈのＡＮＤ演算結果、信号ＲＤＤＭＡＰと信号１１ｘｈのＡＮＤ演算結果が入力される。
【００７２】
また、外部から入力された信号ＲＤＤＭＡＰは、ＮＯＴ回路７６にも入力され、このＮＯＴ回路７６の出力は、分岐されて、第２のＡＮＤ回路７２Ａ、７２Ｂにそれぞれ接続されている。すなわち、第２のＡＮＤ回路７２Ａ、７２Ｂには、信号ＲＤＤＭＡＰがＮＯＴ回路７６により反転されて入力される。また、第２のＡＮＤ回路７２Ａ、７２Ｂは、それぞれ冗長アドレス判定回路３８とも接続されており、第２のＡＮＤ回路７２Ａには信号ＲＵＳＥ０、第２のＡＮＤ回路７２Ｂには信号ＲＵＳＥ１が入力される。
【００７３】
この第２のＡＮＤ回路７２Ａ、７２Ｂの出力は、ＮＯＲ回路６６と接続されており、ＮＯＲ回路６６では、信号ＲＤＤＭＡＰの反転信号と、信号ＲＵＳＥ０、ＲＵＳＥ１各々とのＡＮＤ演算結果をＮＯＲ演算して、信号ＲＯＮＢを生成するようになっている。
【００７４】
また、第２のＡＮＤ回路７２Ａ、７２Ｂの出力は、それぞれＯＲ回路７４Ａ、７４Ｂとも接続されている。ＯＲ回路７４Ａは、第１のＡＮＤ回路７０Ａと第２のＡＮＤ回路７２ＡとのＯＲ演算を行い、ＯＲ回路７４Ｂは、第１のＡＮＤ回路７０Ｂと第２のＡＮＤ回路７２ＢとのＯＲ演算を行って、各々対応する冗長ワード線ドライバ６８Ａ、６８Ｂへ、当該ドライバを駆動するための駆動信号として、ＯＲ演算結果を示す信号を出力する。
【００７５】
［作用］
次に、本実施の形態の作用として、半導体記憶装置１０で行われるアドレッシングについて説明する。
【００７６】
通常時及び冗長置換後の冗長置換対象の選択時は、外部からの信号ＲＤＤＭＡＰはＬであり、この場合は、第１のＡＮＤ回路７０Ａ、７０Ｂの出力がＬで、第２のＡＮＤ回路７２Ａ、７２Ｂには、冗長アドレス判定回路３８からの信号ＲＵＳＥ０、ＲＵＳＥ１をそのまま出力することになり、従来と同様のアドレッシングとなるので説明は省略する。
【００７７】
テストモード時は、信号ＲＤＤＭＡＰがＨとなり、第２のＡＮＤ回路７２Ａ、７２Ｂには、ＮＯＴ回路７６により該信号ＲＤＤＭＡＰが反転されてＬの信号が入力されるので、冗長アドレス判定回路３８の出力、すなわち冗長アドレス判定回路３８の制御が無効になる。これにより、冗長置換対象が選択されたとしても、ＮＯＲ回路６６の出力信号ＲＯＮＢがＨとなり、ワード線ドライバ６０が活性化可能となって、メモリアレイ１４側のワード線４０を選択することができる（冗長置換が行われない）。
【００７８】
この場合、外部からは、アドレス信号として、本来のデバイスのアドレス空間（すなわちメモリアレイ１４の本セル）を示す信号は勿論のこと、本来のデバイスのアドレス空間よりも上位又は下位のアドレス空間を示す信号も入力される。
【００７９】
外部からのアドレス信号が、本来のデバイスのアドレス空間に対応するものである場合には、ロウプリデコーダ６２から、当該アドレス信号に基づいて、ロウプリデコーダ６２からワード線ドライバ６０を選択する信号が対応するＡＮＤ回路６４に入力され、当該ＡＮＤ回路６４により対応するワード線ドライバ６０が活性化される。また、これと同時に、ロウプリデコーダ６２からのワード線を選択するための信号が出力され、活性化されたワード線ドライバ６０は、このワード線を選択するための信号に基づいて、各ワード線を選択する。
【００８０】
また、外部から本来のデバイスのアドレス空間よりも上位又は下位のアドレスを示すアドレス信号が入力された場合には、アドレスバッファ２０により、当該アドレス信号に応じて信号１０ｘｈ又は信号１１ｘｈがＨにされ、冗長ワード線ドライバ６８Ａ又は６８Ｂが活性化される。例えば、１００ｈ〜１０Ｆｈのロウアドレスを示すアドレス信号が入力された場合には、信号１０ｘｈがＨにされ、第１のＡＮＤ回路７０Ａの出力がＨとなり、冗長ワード線ドライバ６８Ａが活性化される。また、例えば、１１０ｈ〜１１Ｆｈのロウアドレスを示すアドレス信号が入力された場合には、信号１１ｘｈがＨにされ、第１のＡＮＤ回路７０Ｂの出力がＨとなり、冗長ワード線ドライバ６８Ｂが活性化される。
【００８１】
また、これと同時に、ロウプリデコーダ６２からのワード線を選択するための信号が出力され、活性化された冗長ワード線ドライバ６８Ａ又は６８Ｂは、このワード線を選択するための信号に基づいて、各ワード線を選択する。これにより、ロウ冗長メモリ３０Ａや３０Ｂを本来のデバイスのアドレス空間よりも上位のロウアドレス１００ｈ〜１０Ｆｈや１１０ｈ〜１１Ｆｈに割振ることができる。
【００８２】
なお、上記ではロウ冗長メモリ３０に対するアドレッシングを説明したが、カラム冗長メモリ３２についても同様に行うことができる。
【００８３】
次に、具体的に、本実施の形態に係わる半導体記憶装置１０のテストモード時の動作を従来技術と対比して説明する。
【００８４】
まず、図３、図４を参照して、ロウ冗長メモリ３０に対するアドレッシングについて説明する。なお、図３、４では、説明の簡便化のため、ロウ冗長メモリは、１つのみ図示している。
【００８５】
例えば、図３（Ａ）に示すように、デバイスのロウアドレス（本セルのロウ方向を示す位置）空間が００ｈ〜ＦＦｈ（末尾のｈは１６進数であることを示す）である場合、冗長セルが使用されていない場合は、メモリアレイ１４のアクセス空間として、ロウアドレス００ｈ〜ＦＦｈに対応する本セル１２Ａへのアクセスが行われる。
【００８６】
従来技術（図１１参照）では、デバイスのロウアドレス空間の００ｈ〜ＦＦｈに対して動作テストを行い、その結果例えばロウアドレス１０ｈ〜１Ｆｈのメモリ空間内に不良セルが含まれており、冗長置換が行なわれると、図３（Ｂ）に示すように、ロウアドレス１０ｈ〜１Ｆｈに対応する本セルにアクセスする代わりに、２つ搭載されているロウ冗長メモリ３０のうち一方が選択されてアクセス可能となり、該選択されたロウ冗長メモリ３０のロウアドレスがＲｄｄ：０ｈ〜Ｆｈの冗長セルにアクセスする制御がなされ、不良セルが救済される。ただし、この時点ではロウ冗長メモリ３０のＲｄｄ：０ｈ〜Ｆｈの冗長セルが正常か否かは分からず、ロウ冗長メモリ３０のＲｄｄ：０ｈ〜Ｆｈの冗長セルに不良ビットがあると救済に失敗してしまう。
【００８７】
これに対して、本半導体記憶装置１０では、ロウ冗長メモリ３０に対してデバイスのロウアドレス空間よりも上位又は下位のアドレスが割当てられて動作テストが行われる。例えば、図４（Ａ）から（Ｂ）のように、一方のロウ冗長メモリ３０のロウアドレスＲｄｄ：０ｈ〜Ｆｈに、デバイスのロウアドレスとして、１００ｈ〜１０Ｆｈが割当てられる（なお、もう１つのロウ冗長メモリ３０のロウアドレスＲｄｄ：０ｈ〜Ｆｈには、デバイスのロウアドレスとして、１１０ｈ〜１１Ｆｈが割当てられるが、省略）。
【００８８】
これにより、デバイスのロウアドレス空間を、本来のアドレス空間に冗長セルに割当てたアドレスを含めたアドレス範囲００ｈ〜１０Ｆｈとして、あたかもメモリアレイ１４と一体のメモリかの如くロウ冗長メモリ３０にアクセス可能となり、冗長置換を行わずとも、メモリアレイ１４及びロウ冗長メモリ３０をまとめて動作テストすることができる。そしてこの動作テストによりロウアドレス空間の００ｈ〜ＦＦｈに対応する本セル領域内に不良セルを検出した場合は、動作テストにより正常なメモリセルと判断されたロウ冗長メモリ３０内の冗長セルに置換すればよい。
【００８９】
また、カラム冗長メモリ３２についてもロウ冗長メモリ３０と同様のことが言える。図５、図６を参照して説明する。なお、図５、６では、説明の簡便化のため、カラム冗長メモリ３２を１つのみ示している。
【００９０】
すなわち、例えば、図５（Ａ）に示すように、デバイスのカラムアドレス空間が００ｈ〜ＦＦｈである場合、冗長セルが使用されていない場合は、メモリアレイのアクセス空間として、カラムアドレス００ｈ〜ＦＦｈに対応する本セルへのアクセスが行われる。
【００９１】
従来技術では、デバイスのカラムアドレス空間の００ｈ〜ＦＦｈに対して動作テストを行い、その結果例えばカラムアドレス１０ｈ〜１Ｆｈのメモリ空間内に不良セルが含まれており、冗長置換が行なわれると、図５（Ｂ）に示すように、カラムアドレス１０ｈ〜１Ｆｈに対応する本セルにアクセスする代わりに、２つ搭載されているカラム冗長メモリ３２のうち一方が選択されてアクセス可能となり、選択されたカラム冗長メモリ３２のカラムアドレスがＲｄｄ：０ｈ〜Ｆｈの冗長セルにアクセスする制御がなされ、不良セルが救済される。ただし、この時点では、冗長置換したカラム冗長メモリ３２のＲｄｄ：０ｈ〜Ｆｈの冗長セルが正常か否かは分からず、該カラム冗長メモリ３２のＲｄｄ：０ｈ〜Ｆｈの冗長セルに不良ビットがあると救済に失敗してしまう。
【００９２】
これに対して、本半導体記憶装置１０では、カラム冗長メモリ３２に対してデバイスのロウアドレス空間よりも上位又は下位のアドレスが割当てられて動作テストが行われる。例えば、図６（Ａ）から（Ｂ）のように、一方のカラム冗長メモリ３２のカラムアドレスＲｄｄ：０ｈ〜Ｆｈには、デバイスのカラムアドレスとして、１００ｈ〜１０Ｆｈが割当てられる（なお、もう１つのカラム冗長メモリ３２のカラムアドレスＲｄｄ：０ｈ〜Ｆｈには、デバイスのカラムアドレスとして、１１０ｈ〜１１Ｆｈが割当てられるが、省略）。
【００９３】
これにより、デバイスのカラムアドレス空間を、本来のアドレス空間に冗長セルに割当てたアドレスを含めたアドレス範囲００ｈ〜１０Ｆｈとして、あたかもメモリアレイ１４と一体のメモリの如くカラム冗長メモリ３２にアクセス可能となり、冗長置換を行わずとも、メモリアレイ１４及びカラム冗長メモリ３２をまとめて動作テストすることができる。そしてこの動作テストによりカラムアドレス空間の００ｈ〜ＦＦｈに対応する本セル領域内に不良セルを検出した場合は、動作テストにより正常なメモリセルと判断されたカラム冗長メモリ３２内の冗長セルに置換すればよい。
【００９４】
なお、図５、６は、半導体記憶装置にメモリアレイ１４が２個搭載され、各々が出力端子ＤＱ０、ＤＱ１に対応している場合の例である。
【００９５】
このように、第１の実施の形態では、冗長置換処理を行わずとも、ロウ冗長メモリ３０及びカラム冗長メモリ３２にアクセス可能であり、冗長置換前に冗長メモリの各冗長セルが正常であるか否かをテスト可能である。これにより、本セルに不良セルがあり冗長セルとの置換が必要な場合に、冗長メモリに不良セルが含まれていても、不良セルでない冗長セルを選択してロウ置換やカラム置換を行うことが可能であり、救済に失敗することがなく、歩留の向上を図ることができる。また、本セルと冗長セルとを一度にテストすることができ、冗長置換後の再テストの簡略化を図ることができ、テストに要する全体の時間の短縮化することができる。
【００９６】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態として、冗長救済機能を備えた半導体記憶装置において、複数のメモリアレイで冗長メモリを共有できるように構成した場合について説明する。図７に本発明の第２の実施の形態に係わる半導体記憶装置１０の概略回路構成を示す。なお、図７では、図１、図１２と同一の部材については、同一の部材番号を付与して示している。また、図７では、アドレスバッファ２０とロウデコーダ１６及び冗長ロウデコーダ３４との接続線を省略している。
【００９７】
［構成］
図７のように、第２の実施の形態に係わる半導体記憶装置１０は、２つのメモリアレイ１４（互いを区別する場合は１４＿０、１４＿１）と２つのカラム冗長メモリ３２（互いを区別する場合は３２＿０、３２＿１）が設けられており、２つのメモリアレイ１４で２つのカラム冗長メモリ３２を共有するように構成されている。なお、各メモリアレイ１４には、２５６本のビット線が設けられており、それぞれのカラムアドレスは００ｈ〜ＦＦｈとなっている。また、各カラム冗長メモリ３２は、１６本のビット線、すなわち１６列のメモリセルにより構成されている。
【００９８】
以下、図１２と同様に、メモリアレイ１４毎の部材については、対応するメモリアレイ１４を区別する場合は、各々の符号末尾に、メモリアレイ１４Ａに対応するものには「＿０」、メモリアレイ１４Ｂに対応するものには「＿１」を付与して説明する。また、カラム冗長メモリ３２毎の部材についても、対応するカラム冗長メモリ３２を区別する場合は、各々の符号末尾に、カラム冗長メモリ３２Ａに対応するものには「＿０」、カラム冗長メモリ３２Ｂに対応するものには「＿１」を付与して説明する。
【００９９】
半導体記憶装置１０は、本発明の第１のポートとして、各メモリアレイ１４に対して１つずつ、計２つの出力ポート（入出力ポートでも可）ＤＯＵＴ＿０、ＤＯＵＴ＿１を備えており、各メモリアレイ１４のメモリセル１２に記憶された情報は、それぞれ対応する出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１を介して外部へ出力される。
【０１００】
また、本実施の形態に係わる半導体記憶装置１０は、出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１とは別に、本発明の第２のポートとしての第２の出力ポートＤＯＵＴ＿Ｘ、及びテストモード制御回路５０Ｂをさらに備えている。
【０１０１】
テストモード制御回路５０Ｂは、テストモード時に、冗長アドレス判定回路３８の動作を無視し、且つ第２の出力ポートＤＯＵＴ＿Ｘを出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１の下位又は上位のポートとして用いて、カラム冗長メモリ３２＿０やカラム冗長メモリ３２の冗長セルを、あたかも第２の出力ポートＤＯＵＴ＿Ｘに配されたメモリセルとしてアクセス可能となるように制御するものであり、本発明のテストモード制御手段（請求項４）に対応する。
【０１０２】
次に、図８を参照して、このテストモード制御回路５０Ｂについて、詳細に説明する。なお、図８では、カラム置換のための構成のみを示し、ロウ置換については、第１の実施の形態で説明した構成を適用すればよいので省略している。以下では、カラム置換についてのみ詳細に説明する。また、図８では、図１２と同一の部材については、同一の部材番号を付与して示しており、以下では詳細な説明を省略する。
【０１０３】
図８に示すように、テストモード制御回路５０Ｂには、外部からテストモードを示す信号、すなわちカラム冗長メモリ３２をデバイスの本来の出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１の上位又は下位の出力ポートＤＯＵＴ＿Ｘに配されたメモリとしてアクセスするか否かを指示する信号ＲＤＤＭＡＰ、及びカラム冗長メモリ３２＿０、３２＿１をそれぞれ選択するための信号０ｘｈ、１ｘｈが入力されるようになっている。なお、信号ＲＤＤＭＡＰは、テストモード時はＨ、それ以外の場合はＬとなっている。信号０ｘｈ、１ｘｈは、それぞれカラム冗長メモリ３２＿０、３２Ｂを出力ポートＤＯＵＴ＿Ｘに配されたメモリとしてアクセスする場合にＨ、それ以外の場合はＬとされるようになっている。
【０１０４】
テストモード制御回路５０Ｂは、カラム冗長メモリ３２＿０、３２＿１の各々に対応して、ＮＡＮＤ回路９０＿０、９０＿１、及び第３のスイッチングゲート９２＿０、９２＿１を備えている。また、テストモード制御回路５０Ｂは、冗長アドレス判定回路３８の出力信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１の各々に対応して、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１を備えている。さらに、テストモード制御回路５０Ｂは、信号ＲＤＤＭＡＰを反転するＮＯＴ回路９６を備えている。
【０１０５】
外部から入力された信号ＲＤＤＭＡＰは、ＮＡＮＤ回路９０＿０、９０＿１に入力されるようになっている。このＮＡＮＤ回路９０＿０、９０＿１には、それぞれ外部から入力された信号信号０ｘｈ、１ｘｈも入力されるようになっている。また、このＮＡＮＤ回路９０＿０、９０＿１の出力は、それぞれスイッチングゲート９２＿０、９２＿１と接続されており、ＮＡＮＤ回路９０＿０、９０＿１は、それぞれ信号ＲＤＤＭＡＰと信号０ｘｈのＮＡＮＤ演算結果を示す信号ＮＤ＿０、信号ＲＤＤＭＡＰと信号１ｘｈのＮＡＮＤ演算結果を示す信号ＮＤ＿１を生成し、スイッチング信号として、スイッチングゲート９２＿０、９２＿１に供給するようになっている。
【０１０６】
第３のスイッチングゲート９２＿０、９２＿１は、カラム冗長メモリ３２＿０、３２＿１に対応して設けられたセンスアンプ２２Ｂ＿０、２２Ｂ＿１と、第２の出力ポートＤＯＵＴ＿Ｘとの接続をそれぞれＯＮ／ＯＦＦするものであり、スイッチング信号がＬの場合は接続をＯＮし、Ｈの場合は接続をＯＦＦする。
【０１０７】
また、外部から入力された信号ＲＤＤＭＡＰは、ＮＯＴ回路９６にも入力され、このＮＯＴ回路９６の出力は、分岐されて、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１とそれぞれ接続されている。すなわち、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１には、信号ＲＤＤＭＡＰがＮＯＴ回路９６により反転されて入力される。また、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１は、それぞれ冗長アドレス判定回路３８とも接続されており、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１には、それぞれ対応する冗長アドレス判定回路３８の出力信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１が入力される。
【０１０８】
これらのＡＮＤ回路９４のうち、ＡＮＤ回路９４＿００，９４＿１０の出力は、ＯＲ回路８２＿０と接続されており、ＡＮＤ回路９４＿０１，９４＿１１の出力は、ＯＲ回路８２＿１と接続されている。すなわち、ＯＲ回路８２＿１には、信号ＲＤＤＭＡＰの反転信号と、信号ＲＣ０ＤＱ０、ＲＣ１ＤＱ０とのＡＮＤ演算結果を示す信号がそれぞれ入力され、ＯＲ回路８２＿０は、これらの入力信号をＯＲ演算して、信号ＯＲ０を生成する。また、ＯＲ回路８２＿１には、信号ＲＤＤＭＡＰの反転信号と、信号ＲＣ０ＤＱ１、ＲＣ１ＤＱ１とのＡＮＤ演算結果とがそれぞれ入力され、ＯＲ回路８２＿１は、これらの入力信号をＯＲ演算して、信号ＯＲ１を生成する。
【０１０９】
また、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１の出力は、それぞれＮＯＴ回路８６＿００、８６＿０１、８６＿１０、８６＿１１とも接続されており、スイッチングゲート回路８４＿００、８４＿０１、８４＿１０、８４＿１１には、スイッチング信号として、対応するＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１の出力信号が反転されて供給されるようになっている。
【０１１０】
［作用］
次に、本実施の形態の作用として、半導体記憶装置１０で行われるアドレッシングについて説明する。
【０１１１】
通常時及び冗長置換後の冗長置換対象の選択時は、外部からの信号ＲＤＤＭＡＰ、０ｘｈ、１ｘｈは全てＬであり、この場合は、信号ＮＤ０、ＮＤ１がＨとなり、第３のスイッチングゲート９２＿０、９２＿１は接続ＯＦＦ状態となり、且つＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１には、ＮＯＴ回路９６により該信号ＲＤＤＭＡＰが反転されてＨの信号が入力され、それぞれは、冗長アドレス判定回路３８からの出力信号ＲＣ０ＤＱ０、ＲＣ０ＤＱ１、ＲＣ１ＤＱ０、ＲＣ１ＤＱ１をそのまま出力することとなり、従来と同様のアドレッシングとなるため説明は省略する。
【０１１２】
テストモード時は、信号ＲＤＤＭＡＰがＨとなり、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１には、ＮＯＴ回路９６により該信号ＲＤＤＭＡＰが反転されてＬの信号が入力されるので、冗長アドレス判定回路３８の出力、すなわち冗長アドレス判定回路３８の制御が無効になる。これにより、冗長置換対象が選択されたとしても、冗長アドレス判定回路３８の制御はキャンセルされて、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１の出力信号はＬになり、ＯＲ回路８２＿０、８２＿１の出力信号ＯＲ０、ＯＲ１はＬのままであるので、スイッチングゲート８０＿０、８０＿１は接続ＯＮ状態のままとなる。また、スイッチングゲート８４＿００、８４＿０１、８４＿１０、８４＿１１には、ＡＮＤ回路９４＿００、９４＿０１、９４＿１０、９４＿１１の出力信号が反転されて、Ｈのスイッチング信号が供給されるので、接続ＯＦＦ状態になる。
【０１１３】
これにより、出力ポートＤＯＵＴ＿０はメモリアレイ１４＿０，出力ポートＤＯＵＴ＿１はメモリアレイ１４＿１にアクセス可能となる。
【０１１４】
また、テストモード時は、テスト対象とするカラム冗長メモリ３２＿０、３２＿１に応じて信号０ｘｈ、１ｘｈの何れか一方がＨにされるので、ＮＡＮＤ回路９０＿０、９０＿１の何れか一方の出力がＬになる。例えば、カラム冗長メモリ３２＿０をテストする場合には、信号０ｘｈがＨにされ、これによりＮＡＮＤ回路９０＿０の出力がＬに変わり、第３のスイッチングゲート９２＿０がＯＮ状態となる。また、例えば、カラム冗長メモリ３２＿１をテストする場合には、信号１ｘｈがＨにされ、これによりＮＡＮＤ回路９０＿１の出力がＬに変わり、第３のスイッチングゲート９２＿１がＯＮ状態となる。したがって、テストモード時は、第２の出力ポートＤＯＵＴ＿Ｘがカラム冗長メモリ３２＿０又は３２＿１にアクセス可能となる。
【０１１５】
この状態で外部からアドレス信号が入力されると、各カラムデコーダ１８、冗長カラムデコーダ３６では、アドレスバッファ２０からのカラムアドレスを示すアドレス信号に対応するビット線を選択する。そして、メモリアレイ１４＿０、１４＿１からアドレス信号に対応するメモリセル１２の情報が読み出されて、センスアンプ２２Ａ＿０、２２Ａ＿１により増幅されて出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１から外部へ出力される。また、入力されたアドレス信号が、０ｈ〜Ｆｈのカラムアドレスを示すアドレス信号が入力された場合には、これと同時に、カラム冗長メモリ３２＿０又は３２＿１からも該アドレスに対応するメモリセル１２（冗長セル）の情報が読み出されて、冗長用のセンスアンプ２２Ｂ＿０又は２２Ｂ＿１により増幅されて第２の出力ポートＤＯＵＴ＿Ｘから外部へ出力される。
【０１１６】
これにより、カラム冗長メモリ３２＿０、３２＿１を本来のデバイスの出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１とは別の第２の出力ポートＤＯＵＴ＿Ｘに割当て、出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１よりも上位又は下位の該第２の出力ポートＤＯＵＴ＿Ｘに配されたメモリとしてカラム冗長メモリ３２＿０、３２＿１にアクセスすることができる。
【０１１７】
次に、図９、図１０を参照して、具体的に、本実施の形態に係わる半導体記憶装置１０のテストモード時の動作を従来技術と対比して説明する。なお、図９、図１０では、説明の簡便化のため、カラム冗長メモリ３２を１つのみ示している。
【０１１８】
例えば、図９（Ａ）に示すように、デバイスのカラムアドレス（本セルのカラム方向を示す位置）空間が００ｈ〜ＦＦｈである場合、冗長セルが使用されていない場合は、出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１から、それぞれメモリアレイ１４＿０、１４＿１のカラムアドレス００ｈ〜ＦＦｈに対応する本セルへのアクセスが行われる。
【０１１９】
従来技術（図１２参照）では、動作テスト時は、メモリアレイ１４＿０、１４＿１のカラムアドレス空間の００ｈ〜ＦＦｈに対して動作テストを行い、その結果例えばメモリアレイ１４＿１のカラムアドレス１０ｈ〜１Ｆｈのメモリ空間内に不良セルが含まれており、冗長置換が行なわれると、図９（Ｂ）に示すように、メモリアレイ１４＿１のカラムアドレス１０ｈ〜１Ｆｈに対応する本セルにアクセスする代わりに、２つ搭載されているカラム冗長メモリ３２のうち一方が選択されてアクセス可能となり、選択されたロウ冗長メモリ３０のロウアドレスがＲｄｄ：０ｈ〜Ｆｈの冗長セルにアクセスする制御がなされ、不良セルが救済される。ただし、この時点では置換したロウ冗長メモリ３０のＲｄｄ：０ｈ〜Ｆｈの冗長セル全てが正常か否かは分からず、ロウ冗長メモリ３０のＲｄｄ：０ｈ〜Ｆｈの冗長セルに不良ビットがあると救済に失敗してしまう。
【０１２０】
これに対して、本半導体記憶装置１０では、カラム冗長メモリ３２に対して、本来のデバイスの出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１とは別の第２の出力ポートＤＯＵＴ＿Ｘを割当てて、出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１よりも上位又は下位の第２の出力ポートＤＯＵＴ＿Ｘに配されたメモリとしてカラム冗長メモリ３２＿０、３２＿１を扱って、動作テストが行われる。
【０１２１】
これにより、出力ポートＤＯＵＴ＿０、ＤＯＵＴ＿１からメモリアレイ１４＿０、１４＿１のメモリセルにアクセスしている最中に、同時に第２の出力ポートＤＯＵＴ＿Ｘからカラム冗長メモリ３２（３２＿０、３２＿１の何れか一方）にアクセスして、冗長置換を行わずとも、メモリアレイ１４及びカラム冗長メモリ３２をまとめて動作テストすることができる。そしてこの動作テストにより、メモリアレイ１４のカラムアドレス空間の００ｈ〜ＦＦｈに対応する本セル領域内に不良セルを検出した場合は、動作テストにより正常なメモリセルと判断されたカラム冗長メモリ３２内の冗長セルに置換すればよい。
【０１２２】
このように、第２の実施の形態では、冗長置換処理を行わずとも、カラム冗長メモリ３２にアクセス可能であり、冗長置換前にカラム冗長メモリのテストが可能である。これにより、本セルに不良セルがあり冗長セルと置換が必要な場合に、カラム冗長メモリに不良セルが含まれていても、不良セルでない冗長セルを選択してカラム置換することが可能であり、救済に失敗することがなく、歩留の向上を図ることができる。また、冗長セルと本セルとを一度にテストでき、冗長置換後の再テストの簡略化を図ることができ、テストに要する全体の時間の短縮化することができる。
【０１２３】
【発明の効果】
上記に示したように、本発明は、歩留まりを向上し、且つ冗長救済のためのテスト時間を短縮することができるという優れた効果を有する。
【図面の簡単な説明】
【図１】第１の実施の形態に係わる半導体記憶装置の概略構成を示すブロック図である。
【図２】第１の実施の形態に係わる半導体記憶装置のロウ置換に係わる部分の詳細構成を示す回路図である。
【図３】従来の半導体記憶装置におけるロウ冗長メモリを使用していない状態のロウアドレス空間（Ａ）、ロウ冗長メモリを使用した状態のデバイスのロウアドレス空間（Ｂ）を示す概念図である。
【図４】第１の実施の形態に係わる半導体記憶装置におけるロウ冗長メモリを使用していない状態のロウアドレス空間（Ａ）、テストモード時のデバイスのロウアドレス空間（Ｂ）を示す概念図である。
【図５】従来の半導体記憶装置におけるカラム冗長メモリを使用していない状態のカラムアドレス空間（Ａ）、カラム冗長メモリを使用した状態のデバイスのカラムアドレス空間（Ｂ）を示す概念図である。
【図６】第１の実施の形態に係わる半導体記憶装置におけるカラム冗長メモリを使用していない状態のカラムアドレス空間（Ａ）、テストモード時のデバイスのカラムアドレス空間（Ｂ）を示す概念図である。
【図７】第２の実施の形態に係わる半導体記憶装置の概略構成を示すブロック図である。
【図８】第２の実施の形態に係わる半導体記憶装置のカラム置換に係わる部分の詳細構成を示す回路図である。
【図９】従来の半導体記憶装置におけるカラム冗長メモリを使用していない状態のメモリセルと出力ポートの対応（Ａ）、カラム冗長メモリを使用した状態のメモリセルと出力ポートの対応（Ｂ）を示す概念図である。
【図１０】第２の実施の形態に係わる半導体記憶装置におけるカラム冗長メモリを使用していない状態のメモリセルと出力ポートの対応（Ａ）、テストモード時のメモリセルと出力ポートの対応（Ｂ）を示す概念図である。
【図１１】冗長救済機能を備えた半導体記憶装置の一般的な構成図である。
【図１２】カラム冗長救済機能を備えた半導体記憶装置の一般的な構成図である。
【符号の説明】
１０　半導体記憶装置
１２　メモリセル
１２Ａ　　　　　　本セル
１２Ｂ　　　　　　冗長セル
１４、１４＿０、１４＿１　　メモリアレイ
１６　ロウデコーダ
１８　カラムデコーダ
２０　アドレスバッファ
２４　入出力回路
３０　ロウ冗長メモリ
３２　カラム冗長メモリ
３４　冗長ロウデコーダ
３６　冗長カラムデコーダ
３８　冗長アドレス判定回路
４０　ワード線
４２　ビット線
５０Ａ、５０Ｂ　　　　　テストモード制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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