(57)【要約】【課題】高速な転送速度でプログラムできる不揮発性の半導体記憶装置を提供する。【解決手段】リード動作においては、たとえば３２個のセンスアンプで一括して３２個のデータを読出す。読出したデータは、その後４ビットずつ出力される。メモリセルアレイの動作としては、実際のデータ出力周波数の８分の１の低い周波数で動作する。一方書込動作では、毎サイクル１ビットずつ外部から半導体記憶装置にデータが転送されてくる。このためパイプラインのラッチをライトアクセスパス中にたくさん設けることで高い周波数でも書込動作を可能とした。つまり読出時は、メモリアレイがデータ出力周波数の８分の１の低い周波数で動作し、書込時は毎クロックごとにデータを書込むという動作が行なわれる。特にＭＲＡＭのようにデータの書込が高速に行なえるメモリセルに有効である。【選択図】        図１
2004199777.tif 000002
【特許請求の範囲】
【請求項１】
Ｍを正の数とし、ＮをＭより少ない正の数とするとき、
読出サイクル時間より書込サイクル時間が短いメモリセル群と、
出力データを、クロック信号の１サイクルのＭ倍の期間で示される第１の周期で前記メモリセル群から繰り返して連続して読出す読出回路と、
入力データを、前記クロック信号の１サイクルのＮ倍の期間で示される第２の周期で前記メモリセル群に対して繰り返して連続して書込む書込回路とを備える、半導体記憶装置。
【請求項２】
前記メモリセル群は、
行列状に配置される複数のメモリセルを含み、
前記書込回路は、複数段階に分けたパイプライン処理により、連続して入力される前記入力データを一時的に保持し、アドレス信号に応じた列選択を行ない、選択列に対する書込み動作を行ない、
前記半導体記憶装置は、
連続する前記書込み動作中、書込み時の所定行の選択を示す所定の行選択信号の活性化を維持する行選択回路をさらに備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記書込回路は、
前記入力データを保持する第１のラッチ回路と、
前記アドレス信号に応じて、第１段階の列選択動作を行なう第１の選択回路と、
前記第１の選択回路で選択された複数列の内から一部を、前記アドレス信号に応じてさらに選択する第２の選択回路と、
前記複数のメモリセルの列にそれぞれ対応して設けられる複数の第２のラッチ回路とを含み、前記複数の第２のラッチ回路は、前記第２の選択回路の選択に応じて前記入力データを保持する請求項２に記載の半導体記憶装置。
【請求項４】
クロック信号に同期してデータの連続読出および連続書込を行う半導体記憶装置であって、
読出時間より書込時間が短いメモリセル群を備え、
前記メモリセル群は、
行列状に配列される複数のメモリセルを含み、
前記半導体記憶装置は、
アドレス信号に応じて第１の所定数の列を選択し、一括して前記第１の所定数の列から出力データを読出す読出回路と、
前記アドレス信号に応じて前記第１の所定数より少ない第２の所定数の列を前記読出回路の列選択サイクルよりも短いサイクルで選択し、前記第２の所定数の列に入力データを書込む書込回路とをさらに備える、半導体記憶装置。
【請求項５】
前記半導体記憶装置は、
前記複数のメモリセルの列に対応して設けられる複数のビット線をさらに備え、
前記読出回路は、前記複数のビット線のうちから第３の所定数のビット線毎に前記第１の所定数を一括して選択し、
前記書込回路は、前記複数のビット線のうちから前記第３の所定数より多い第４の所定数のビット線毎に前記第２の所定数を一括して選択する、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、システムＬＳＩに搭載されるデータ転送インターフェイスに関し、特に、ＬＳＩ間の超高速データ転送インターフェイスを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
たとえば特許文献１（特開平５−３４２１１８号公報）に情報伝送効率を高める先行技術が開示されている。
【０００３】
この先行技術のデータ通信方法は、同期通信方式および非同期通信方式により、性質の異なる情報を送受信する。そして、送受信する情報の性質により、送信する際の通信方式を選択することにより各情報の性質に合った方法で情報の送受信を行う。また、情報の送信と受信を独立の経路で行うことにより情報伝送効率を高めている。
【０００４】
【特許文献１】
特開平５−３４２１１８号公報
【０００５】
【発明が解決しようとする課題】
従来、システムＬＳＩに用いられるデータ転送を行なう場合、データ信号を伝達する１つの経路に複数本の信号線が含まれるときには、これら複数本の信号線において信号の位相を揃える必要があった。このため信号線間のインピーダンスのばらつきにより調整できる位相に制限が生じ、これにより動作周波数の上限が定まってしまっていた。また、高速データ転送インターフェイスに接続されるメモリとして不揮発性メモリを用いる場合、ＥＥＰＲＯＭやフラッシュメモリを用いる制御系では、これらのメモリのプログラムに時間がかかってしまう。すると、たとえば、サーバからネットワークを介して情報をダウンロードさせながらダウンロードした情報を読みたい場合には、専用のバッファメモリを必要であったり、ネットワークでの転送速度が著しく制限されたりしていた。
【０００６】
本発明は、ＬＳＩ間の高速なデータ転送でも動作マージンを大きく確保でき、高速な転送速度でプログラムできる不揮発性の半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、要約すると、半導体記憶装置であって、Ｍを正の数とし、ＮをＭより少ない正の数とするとき、読出サイクル時間より書込サイクル時間が短いメモリセル群と、出力データを、クロック信号の１サイクルのＭ倍の期間で示される第１の周期でメモリセル群から繰り返して連続して読出す読出回路と、入力データを、クロック信号の１サイクルのＮ倍の期間で示される第２の周期でメモリセル群に対して繰り返して連続して書込む書込回路とを備える。
【０００８】
この発明の他の局面に従うと、クロック信号に同期してデータの連続読出および連続書込を行う半導体記憶装置であって、読出時間より書込時間が短いメモリセル群を備える。メモリセル群は、行列状に配列される複数のメモリセルを含む。半導体記憶装置は、アドレス信号に応じて第１の所定数の列を選択し、一括して第１の所定数の列から出力データを読出す読出回路と、アドレス信号に応じて第１の所定数より少ない第２の所定数の列を読出回路の列選択サイクルよりも短いサイクルで選択し、第２の所定数の列に入力データを書込む書込回路とをさらに備える。
【０００９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１０】
図１は、本発明の半導体記憶装置８とそれに接続される結合交換機４、信号処理機の概略構成を示す図である。
【００１１】
図１を参照して、半導体記憶装置８は、クロック発生器（ＰＬＬ：Phase Locked Loop）２２から基本クロック信号ＢＣＬＫを受けるＰＬＬ６０と、結合交換機４から転送されるデータを受ける入力バッファ６２と、入力バッファ６２から与えられるデータを復号するデータ復号部６４と、信号処理機６から転送されるデータを受ける入力バッファ６８と、入力バッファ６８からデータを受けて復号を行なうデータ復号部７０と、データ復号部６４，７０によって復号されたデータを記憶するメモリマクロ６６とを含む。
【００１２】
半導体記憶装置８は、さらに、メモリマクロ６６から読出されたデータを受けるマルチプレクサ／アップ部７２と、マルチプレクサ／アップ部７２の出力を受けるデータ発生部７４と、データ発生部７４の出力を信号処理機６に受けて出力するための出力バッファ７６と、マルチプレクサ／アップ部７２の出力を受けるＦＩＦＯ／ダウン部７８と、ＦＩＦＯ／ダウン部７８の出力を受けて半導体記憶装置８の外部に出力するための出力バッファ７９とを含む。
【００１３】
入力バッファ６２，６８の各々は、４系統の入力バッファを含んでいる。またデータ復号部６４，７０の各々は、やはり４系統のデータ復号部を含んでいる。メモリマクロ６６は、４系統のデータ復号部に対応して４つのメモリバンク８０〜８３を含む。メモリバンク８０は、メモリセルが行列状に配置されたアレイ８８と、アレイ８８から読出すための読出制御を行なうリード制御部９０と、アレイ８８への書込制御を行なうライト制御部８６とを含む。メモリバンク８１〜８３もメモリバンク８０と同様な構成を有しており説明は繰返さない。
【００１４】
結合交換機４は、クロック発生器２２から基本クロックＢＣＬＫを受けるＰＬＬ２４と、信号処理機６へデータを出力するための含むデータ発生部２６および出力バッファ２８と、信号処理機６から転送されるデータを受けるための４系統の入力バッファおよび４系統のデータ復号部をそれぞれ含む入力バッファ３２およびデータ復号部３０とを含む。
【００１５】
結合交換機４は、さらに、半導体記憶装置８に対してデータを出力するための４系統のデータ発生部および４系統の出力バッファをそれぞれ含むデータ発生部３４および出力バッファ３６を含む。
【００１６】
信号処理機６は、クロック発生器２２から基本クロック信号ＢＬＣＫを受けるＰＬＬ３８と、結合交換機４から転送されるデータを受ける入力バッファ４０と、入力バッファ４０からデータを受けて復号するデータ復号部４２と、結合交換機４に対して転送するデータを発生するためのデータ発生部４６と、データ発生部の出力を受けて外部バスを介して結合交換機に出力するための出力バッファ４８と、半導体記憶装置８に対してデータを出力するためのデータ発生部５０および出力バッファ５２と、半導体記憶装置８からデータを受けるための入力バッファ５４およびデータ復号部５６を含む。
【００１７】
信号処理機６、半導体記憶装置８、結合交換機４の各々において、データの出力側にはデータ発生部、データの入力側にはデータ復号部が配置される。データ発生部は、出力データとしてラッチされているデータを、クロックに対する位相の調整を加えて出力する。データ復号部は、入力されるデータを、内部で取扱えるように内部クロックに同期して取込みラッチする。
【００１８】
結合交換機４と信号を記憶する半導体記憶装置８の間では、結合交換機４から半導体記憶装置８に向けての単方向のデータ転送が行なわれる。これに対し、結合交換機４と信号処理機６との間は、双方向のデータ転送が行なわれる。同様に信号処理機６と半導体記憶装置８との間でも双方向のデータ転送が行なわれる。各データ発生部と各データ復号部との間は、それぞれ単線の信号線にて接続されている。各データ発生部と各データ復号部の間において個別に同期のための位相調整が行なわれる。
【００１９】
図１のシステムには、クロック発生器２２より統一クロックである基本クロックＢＣＬＫが供給される。クロック発生器２２は、たとえばＰＬＬのようなもので、低い基準クロックから３ＧＨｚクロックより低い周波数のクロックＢＣＬＫを発生する。発生された基本クロックＢＣＬＫは３つのチップに供給され、供給された先で再度ＰＬＬにより位相調整が行なわれ内部で３ＧＨｚのクロック信号が発生される。
【００２０】
クロック発生器２２から各チップに至るまでの配線のインピーダンスはできるだけ揃えられることが望ましい。しかし、実際に完全に揃えることが不可能なため、各チップにおける３ＧＨｚのクロック信号の位相は少しずつずれている。また、ここで示す１経路中に含まれる４本の信号線の相互間でも、各々の信号線インピーダンスにはわずかな差が存在する。したがって各信号線の伝達信号の間においても相互に位相差が生じる。
【００２１】
本発明においては、４線の信号線に伝達される信号の位相差を合わせることは行なわない。あくまで、データ発生部とデータ復号部の１対１の送受信間で位相差を調整する。この調整は、データ復号側での信号取込みマージンが最大になるように行なわれる。
【００２２】
つまり、各チップでＰＬＬにより発生される３ＧＨｚの内部クロックは各々のチップ内での共通クロックである。このクロック信号は主にチップ内のデータ発生部に供給される。データ発生部は、このクロックに同期して出力する連続データを発生する。
【００２３】
しかし、相手方からデータを受信するデータ復号部についてはＰＬＬで発生した内部クロックはそのままは使われない。４個のデータ復号部に入力されるデータの位相が信号線のインピーダンスのわずかな差により異なるからである。クロック信号が非常に高速なため、この４本の信号線におけるデータの位相差は、３ＧＨｚクロックの１周期以上になる可能性もある。
【００２４】
図２は、図１におけるデータ復号部６４の構成を示した回路図である。
なお、図１における他のデータ復号部の構成はデータ復号部６４と同様であるので説明は繰返さない。
【００２５】
図２を参照して、データ復号部６４は、４本の信号線によって伝達される信号ＤＡＴＡ０〜ＤＡＴＡ３をそれぞれ受けるデータ復号部６４．０〜６４．３を含む。データ復号部６４．０は、基本クロックＢＣＬＫを受けるＰＬＬ６０で発生される３ＧＨｚの内部クロックＳＣＬＫに応じてデータのラッチを行なう。データ復号部６４．０は、信号ＤＡＴＡ０を受けるバッファ１０２と、内部クロック信号ＳＣＬＫを遅延させて遅延クロックＤＣＬＫ０を出力する遅延回路１０４と、遅延クロックＤＣＬＫ０に同期してバッファ１０２の出力を取込むラッチ回路１０６と、テスト信号ＴＥＳＴに応じてラッチ回路１０６の出力を切換えて出力する切換回路１０８とを含む。通常動作時においては切換回路１０８はラッチ回路１０６の出力を内部回路へと出力する。一方テストモードにおいては切換回路１０８は、ラッチ回路１０６の出力を信号ＬＤＡＴＡ０として出力する。
【００２６】
データ復号部６４．０は、さらに、信号ＬＤＡＴＡ０を受信してその結果を順次シフトしていくファーストインファーストアウト（ＦＩＦＯ）メモリ１１０と、ＦＩＦＯメモリ１１０に蓄積されているデータの変化点を検出するポイント検出部１１２と、ポイント検出部１１２の出力を受けるエンコード／中間検出部１１４と、エンコード／中間検出部１１４の出力を不揮発的に保持する不揮発性ラッチ１１６とを含む。
【００２７】
不揮発性ラッチ１１６は遅延アドレスＤＬＡＤＲを出力する。遅延回路１０４は、遅延アドレスＤＬＡＤＲに応じた遅延量で内部クロックＳＣＬＫを遅延させて遅延クロックＤＣＬＫ０を出力する。
【００２８】
データ復号部６４．１は、信号ＤＡＴＡ１を受けるバッファ１２０と、内部クロック信号ＳＣＬＫを遅延させて遅延クロックＤＣＬＫ１を出力する遅延回路１１８とを含む。データ復号部６４．２は、信号ＤＡＴＡ２を受けるバッファ１２４と、内部クロックＳＣＬＫを遅延させて遅延クロックＤＣＬＫ２を出力する遅延回路１２２とを含む。データ復号部６４．３は、信号ＤＡＴＡ３を受けるバッファ１２８と、内部クロック信号ＳＣＬＫを遅延させて遅延クロック信号ＤＣＬＫ３を出力する遅延回路１２６とを含む。
【００２９】
データ復号部６４．１〜６４．３の他の部分の構成は、データ復号部６４．０と同様であるので説明は繰返さない。
【００３０】
次に、図２におけるデータ復号部の動作について説明する。まず、３ＧＨｚの基本クロックＢＣＬＫは、データ復号部６４．０で入力データを取込みやすいようにクロックの位相が調整される。入力データがクロック信号に同期して出力されている場合、理論的にはクロック信号の位相を１８０°ずらした内部クロック信号に応じてデータの取込みを行なうと最も入力データに対するマージンが大きくなる。
【００３１】
しかし、先に説明したように、各信号線のインピーダンスの違いにより伝送されてくるデータ信号の位相が信号線毎に異なるため、基本クロックＢＣＬＫから位相を１８０°ずらした内部クロックが必ずしも最良とは限らない。したがって、まず、基本クロックＢＣＬＫは、ＰＬＬ６０で内部クロックＳＣＬＫとされた後に各データ復号部６４．０〜６４．３に分配される。そして、分配されたクロックは、個々の入力データとの位相が調整され遅延クロックが発生される。したがって、４つのデータ復号部には位相調整用の遅延回路１０４，１１８，１２２，１２６がそれぞれ配置されている。遅延回路１０４，１１８，１２２，１２６の遅延量は、別個独立に定めることができる。
【００３２】
本発明の半導体記憶装置においては、電源投入時のシステム活性化時に位相調整用のダミーデータをたとえば図１のデータ発生部３４はデータ発生部５０から受取りながら、データ取込みマージンが最大になるように遅延回路１０４の遅延量が調整され位相調整が行なわれる。この位相調整の動作について説明する。遅延回路１０４は、遅延アドレスＤＬＡＤＲが変化することにより、わずかずつ遅延量を変化させることができる。この遅延された遅延クロックによって送られてくるダミーデータをラッチ１０６が取込む。ラッチ１０６で取込まれたハイレベルとローレベルの取込み結果は、テストモードにおいてＦＩＦＯメモリ１１０に送られる。
【００３３】
ダミーデータを受取ったデータ復号部６４．０は、位相調整用の遅延回路１０４の遅延量を徐々に大きくしながら、遅延回路１０４の出力する遅延クロックを使ってラッチ１０６で取込んだダミーデータの受信結果を順次ＦＩＦＯに転送することを繰返す。ＦＩＦＯに転送された取込み結果は、連続する２つの取込み結果の排他的論理和（exclusive OR）を取ることで、そのハイレベルとローレベルの転換点が検出され取込みデータが反転するポイントが検出される。この検出はポイント検出部１１２において行なわれる。
【００３４】
取込みデータの反転が二度発生するポイントをポイント検出部１１２が検出した後、第１のポイントの遅延量と第２のポイントの遅延量の中間ポイントをエンコード／中間検出部１１４が検出して最大マージンポイントと見なす。このポイントをデータ復号部６４．０におけるデータ取込み位相として固定する。この最大マージンポイントとして抽出された遅延設定量に対応する遅延アドレスは、不揮発性のラッチ１１６に記憶される。
【００３５】
このように、取込み用の遅延クロックＤＣＬＫ０〜ＤＣＬＫ３が４種類発生される。つまり、各取込みクロックは、メモリ内部で言えば個々のバンクに供給される。個々のバンクは、個別に独立された１個のデータを取扱うことになり、メモリアレイアクセス時の制御回路も、各バンクに独立して動作することになる。バンクによって独立の制御回路が動作するため、信号線のインピーダンスによってはバンク間では動作するクロックサイクルが異なる場合もある。しかし、独立の位相調整がなされているため、メモリアレイへの書込については誤動作する心配はない。
【００３６】
このように、本発明では、半導体記憶装置での複数のバンクが独立した制御回路を有し、クロックサイクルを超えて独立に動作する構成を有する。これにより各信号線のインピーダンスが異なる場合において取込みクロックの位相調整を独立に行なうことができる。その結果、位相調整のばらつきよりもクロック周波数が高くなるような高周波動作の場合でも、各信号線ごとにデータ転送についての取込みマージンの最大状態を確保することができ、高周波動作時のマージン拡大が可能である。
【００３７】
図３は、半導体記憶装置８中の個々のバンクについて説明するための図である。
【００３８】
図３を参照して、メモリバンク８０は、各々にビット線が２５６本配置されメモリセルＭＣが行列状に配置されているメモリアレイ２０８，３０８を含む。メモリアレイ２０８，３０８は、リファレンスメモリセルが配置されたリファレンス行２１０，３１０をそれぞれ含む。
【００３９】
メモリバンク８０は、さらに、ロウ系回路としてワード線およびディジット線の制御を行なうための、デコード信号ラッチ２０２，３０２、２１８，３１８、ワード線／ディジット線デコーダ２０４，３０４，２１６，３１６、ディジット線ドライバラッチ２０６，３０６，２１４，３１４を含む。
【００４０】
メモリバンク８０は、さらに、ライトドライバ２１２，３１２と、信号線８本のうちから１本を選択するセレクタ２２０，３２０と、ライトドライバラッチ２２２，３２２と、ライトドライバデコーダ２２４と、３２個のセンスアンプが含まれるセンスアンプラッチ２２６と、転送ラッチ２２８と、データバッファ２３０と、転送バッファ２３２とを含む。
【００４１】
リード系に関しては２５６のビット線に対してセンスアンプが３２個配置されている。センスアンプで増幅されたデータは、転送ラッチ２２８に転送され転送バッファ２３２によって出力される。実際には、図３に示すメモリアレイから転送バッファで出力される際にさらに選択が行なわれ１個のバンクから出力されるリードデータは４個となる。
【００４２】
ライト系に関しては、データバッファ２３０を介して転送されるライトデータは、ライトドライバデコーダ２２４でデコードされ、ライトドライバラッチ２２２，３２２で保持され、これによりライトドライバ２１２，３１２が制御される。ここで、ＭＲＡＭ（Magnetic Random Access Memory）の場合には、データ信号がＤＲＡＭ（Dynamic Random Access Memory）のようにそのままメモリセルに書込まれるのではない。ＭＲＡＭでは、データの極性でライトドライバを制御して、ビット線に流れる電流の向きを変化させて、データに応じてメモリセルの磁性体を磁化させる。このため、データに応じてライトドライバ２１２，３１２のオン／オフの制御が行なわれる。
【００４３】
図３においては、２つのメモリアレイにはそれぞれリファレンスメモリセルが配置されている。一方のメモリアレイがリードアクセスされると、他方のメモリアレイに配置されているリファレンスメモリセルが選択される。リファレンスメモリセルのメモリセル電流がリファレンス電流としてセンスアンプラッチ２２６に転送される。センスアンプ部でアクセスメモリセルの電流量とリファレンスメモリセルの電流量とを比較してアクセスメモリセルの蓄積データの復号を行なう。
【００４４】
図４は、バンク内のリード制御部９０について説明するための図である。
図４を参照して、図１の結合交換機４から、結合交換機４の出力部分に配置されているデマルチプレクサを介してデータ復号部６４にデータが送られてくる。また信号処理機６からデータ復号部７０にデータが送られてくる。これらのデータは遅延量が調整されたクロックで信号線ごとに受信が行なわれる。データは、コマンド、アドレス、書込データが同じ配線によって伝送されてくる。経路選択部３５０は、経路制御信号ＲＣＯＮＴ１に応じて、データ復号部６４、７０のいずれのデータを対象とするか経路選択を行なう。コマンドラッチ／デコーダ３５２、アドレスラッチ／デコーダ３５４、データラッチ／デコーダ３５８によって、連続して送信されてくるデータ列の内訳が解読される。
【００４５】
アドレスに関しては、先頭アドレスがアドレスラッチ／デコーダ３５４にラッチされている。先頭アドレスの後に続くシリアルアドレスは、先頭アドレスをもとに内部アドレス発生回路３５６によってインクリメント処理によりアドレスが発生される。そのアドレスがワード線アドレスラッチ３６２に転送されワード線デコーダ／バッファ３６４で用いられアレイの読出動作に用いられる。また、リード時には書込データは入力されてこないので、データラッチ／デコーダ３５８の出力は無視される。
【００４６】
コマンドラッチ／デコーダ３５２で検出されたコマンドは、コマンド終了までコマンドラッチ３６０にて保持される。入力されるアドレスはアドレスラッチ／デコーダ３５４によってデコードされた後、ワード線アドレスとして認識されワード線アドレスラッチ３６２で保持される。保持されたアドレスがワード線デコーダ／バッファ３６４においてワード線デコードに用いられ、デコード結果に基づきワード線が活性化される。また、同時に入力されたアドレスの一部はビット線とセンスアンプとを接続するための選択アドレスとして、セレクタアドレスラッチ／セレクタ制御部３６６に保持されセレクタ制御に用いられる。
【００４７】
ワード線の活性化に伴い、メモリセルが選択され、メモリセルを流れる電流がセンスアンプ回路３７１に読出される。この電流がセンスアンプラッチ３７２により増幅され、センスアンプラッチ出力回路３７４で復号が行なわれ復号されたデータが転送ラッチ３７６に送られる。その後、転送バッファ３７８においてマルチプレクサでバンク当り１個のデータが選択され、図示しないデータ発生部に転送される。
【００４８】
ワード線活性化は、クロックサイクル複数回分を１サイクルとして行なう。これにより、安定したリード動作が可能である。さらに、リード動作では並列して複数のデータを同時にメモリアレイから読出を行なうことで、データのリードスループットの低下を防ぐ。ここで、より動作周波数の低い周辺機器へデータを出力する場合は、図１のＦＩＦＯ／ダウン部７８に読出データがシリアル転送され、出力バッファ７９から周辺機器にデータが出力される。
【００４９】
図５は、バンク内のライト制御部８６について説明するための図である。
図５を参照して、データ復号部６４は結合交換機からのデータを受けデータ復号部７０は信号処理機（ＣＰＵ）から送られてくるデータを受ける。経路選択部４５０は、経路選択信号ＲＣＯＮＴ２に応じて、データ復号部６４，７０のいずれからのデータを対象にするかの経路選択を行なう。連続して送られてくるデータの内訳は、コマンドラッチ／デコーダ４５２，アドレスラッチ／デコーダ４５４およびデータラッチ／デコーダ４５８によって解読される。アドレスに関しては、先頭アドレスがアドレスラッチ／デコーダ４５４にラッチされている。先頭アドレスの後のシリアルアドレスは、先頭アドレスをもとに内部アドレス発生回路４５６でインクリメントが行なわれることにより発生される。発生されたアドレスは順次アレイの書込動作に用いられる。
【００５０】
コマンドラッチ／デコーダ４５２で検出されたコマンドは、コマンド終了までコマンドラッチ４６０に保持される。入力されたアドレスはアドレスラッチ／デコーダ４５４でデコードされた後、ディジット線アドレスとして認識され、ディジット線アドレスラッチ４６２で保持される。ディジット線アドレスラッチ４６２に保持されたアドレスは、ディジット線デコーダ４６４によってディジット線のデコードに用いられる。デコード結果はディジット線デコードラッチ４６５に保持され、ディジット線デコードラッチ４６５の出力に応じてディジット線バッファ４６９がディジット線を活性化させる。
【００５１】
また、同時に入力されたアドレスの一部は、ライトデータのうち１個のデータを所望のライトドライバの制御に転送するための選択アドレスとして、セレクタアドレスラッチ４６６に保持される。保持された選択アドレスは、セレクタ制御部４６７においてセレクタ制御に用いられる。
【００５２】
入力されたデータは、ビット線ドライバの電流の向きを制御するためにライトドライバデコーダラッチ４７０でラッチされる。ライトドライバデコーダラッチ４７０の出力は、ライトドライバデコーダ／セレクタ４７２において電流の向きを決定する制御信号に変換される。この制御信号がライトドライバラッチ４７４で保持され、ライトドライバ４７６を制御する。
【００５３】
ライト系は、リード系より高い動作周波数でのメモリセルへの連続書込を実行するため、信号経路を複数のラッチで分離し、ラッチとラッチの間のデータ転送遅延を小さくしている。具体的には、ディジット線のアドレスラッチ４６２，ディジット線デコードラッチ４６５を用いてディジット線の駆動を行なっている。
【００５４】
図６は、本発明の半導体記憶装置のメモリセルの構成を示した回路図である。
図６を参照して、メモリセルは、ビット線ＢＬに一方端が接続されるトンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲの他方端とソース線ＳＬとの間に設けられゲートがワード線ＷＬに接続されるアクセストランジスタＡＴＲとを含む。トンネル磁気抵抗素子ＴＭＲに近接してワード線ＷＬと平行に、データ書込時にメモリセルを選択するために活性化されるディジット線ＤＬが設けられている。
【００５５】
図７は、メモリセルの形状を示す平面図である。
図８は、メモリセルの形状を示す断面図である。
【００５６】
図７、図８を参照して、半導体基板４９０の主表面上にｎ型不純物領域４９１，４９２が形成され、ｎ型不純物領域４９１，４９２の間の領域の上部にワード線ＷＬが形成されている。ｎ型不純物領域４９１，４９２がソース／ドレインとなり、ワード線ＷＬがゲート電極となって、アクセストランジスタＡＴＲが形成される。
【００５７】
ｎ型不純物領域４９１の上部には第１層目の金属配線層によってソース線ＳＬが形成され、このソース線ＳＬとｎ型不純物領域４９１とはコンタクトホール内に形成されたプラグ４９３で接続されている。
【００５８】
ｎ型不純物領域４９２の上部には第１層目の金属配線層によって導電層４９５が形成され、この導電層４９５とｎ型不純物領域４９２とはコンタクトホール内に形成されたプラグ４９４によって接続されている。
【００５９】
第２層目の金属配線層によってディジット線ＤＬと導電層４９７とが形成される。導電層４９７はコンタクトホール内に形成されるプラグ４９６によって導電層４９５と接続される。ディジット線ＤＬおよび導電層４９７の上部には、コンタクトホールへのストラップである導電層ＳＶＩＡが形成され、この導電層ＳＶＩＡはコンタクトホール内に形成されるプラグ４９８によって導電層４９７に接続されている。導電層ＳＶＩＡの上部であってディジット線ＤＬに一番近い部分にトンネル磁気抵抗素子ＴＭＲが形成され、導電層ＳＶＩＡとの間でトンネル磁気抵抗素子ＴＭＲを挟むようにビット線へのストラップとなる導電層ＳＢＬが形成される。そして、導電層ＳＢＬの上には、ビット線ＢＬが第３の金属配線層によって形成されている。
【００６０】
トンネル磁気抵抗素子ＴＭＲは、図示しないが、固定された一定の磁化方向を有する強磁性体層と、絶縁体膜で形成されるトンネルバリアと、外部からの印加磁界に応じた方向に磁化される強磁性体層（自由磁化層）とを含む。
【００６１】
図９は、リード系に関してより詳細な構成が示されたメモリアレイとその周辺の回路図である。
【００６２】
図９を参照して、ワード線デコーダ２０４，ワード線ドライバ５２６，５２８およびディジット線ドライバ５２２，５２４がメモリアレイ２０８の片側に配置される。ワード線デコーダ２１６およびディジット線ドライバ５１２，５１４およびワード線ドライバ５１６，５１８はメモリアレイ２０８の反対側に配置される。
【００６３】
ワード線ＷＬ１〜ＷＬ４およびディジット線ＤＬ１〜ＤＬ４は、交互にワード線デコーダ２１６，２０４によって制御される。リードフラグＲＥＡＤの活性化によりアドレスはラッチ２０２，２１８にラッチされる。ラッチされたアドレスは、ワード線を選択するためにワード線デコーダ２０４，２１６に伝達される。
【００６４】
リファレンスメモリセルについては、各バンクに２つあるメモリアレイの選択されたメモリアレイと逆側のメモリアレイにおいて信号ＲｅｆＲが活性化される。これにより、リファレンスワード線用のワード線ドライバ５２８が活性化される。この時点では、ワード線と交差する２５６本のビット線ＢＬ１〜ＢＬ２５６に接続されている２５６個のメモリセルがすべて選択されている。
【００６５】
ビット線ＢＬ１にはメモリセルＭＣ１〜ＭＣ４が接続され、ビット線ＢＬ２にはメモリセルＭＣ５〜ＭＣ８が接続されている。ビット線ＢＬ１，ＢＬ２の両側にはライトドライバ２１２ａとライトドライバ２１２ｂとが配置されている。ライトドライバ２１２ａは、ライトドライバ５０２，５０４を含む。ライトドライバ２１２ｂは、ライトドライバ５０６，５０８を含む。各ライトドライバはリード時には電源がオフ状態となる。そしてライト時においては電源が活性化される。ライトドライバ５０２，５０４の出力は、それぞれビット線ＢＬ１，ＢＬ２に接続される。ライトドライバ５０２，５０４では、データ“１”が書込まれる場合に電源からビット線に向けて電流が流れる。一方、データ“０”をメモリセルに書込む場合には、ライトドライバ５０２，５０４では、ビット線から接地電位にむけて電流が流れる。
【００６６】
逆に、ライトドライバ５０６，５０８では、“０”をメモリセルに書込む場合には電源からビット線に向けて電流が流れる。一方、“１”をメモリセルに書込む場合には、ライトドライバ５０６，５０８では、ビット線から接地電位に向けて電流が流れる。
【００６７】
したがってメモリセルに“０”を書込む場合にはビット線ＢＬ１にはライトドライバ５０６からライトドライバ５０２に向けて電流が流れ、“１”を書込む場合にはライトドライバ５０２からライトドライバ５０６に向けて電流が流れる。
【００６８】
ビット線ＢＬ１〜ＢＬ２５６とセンスアンプラッチ２２６との間はセレクタ２２０により選択接続される。個別のセンスアンプはセンスアンプラッチ２２６中に３２個配置されているため、セレクタ２２０の選択は１／８になる。セレクタの制御には、ラッチ５００で保持されたリードフラグＲＥＡＤと入力アドレスの一部が用いられる。センスアンプに非接続のビット線は、ワード線が活性化されている場合はメモリセルを介してソース線ＳＬの電位に結合される。このときメモリセルＭＣ１〜ＭＣ８のうちワード線が活性化されているものは抵抗性素子として機能する。この際にメモリセルに保持されているデータは破壊されない。
【００６９】
３２個のセンスアンプで増幅されたデータは、センスアンプラッチ２２６で保持される。センスアンプラッチ２２６から転送ラッチ２２８へは１対１で転送される。つまり転送ラッチ２２８は３２個の別々のラッチを含む。これは転送ラッチ２２８にデータを転送することでセンスアンプラッチ２２６を自由にし、次に読出されてくる新たなメモリセルからのデータの増幅に備えるためである。この新たなメモリセルからのデータ読出は、たとえば、同一ワード線の非選択ビットに接続されるメモリセルをセレクタ２２０を制御して選択状態にする場合や、異なるワード線を活性化させメモリセルを新たにアクセスする場合に発生する。転送ラッチ２２８のデータは転送バッファ２３２により出力されるが、ここでさらに１／８の選択が行なわれ実際に出力されるデータは４ビットとなる。
【００７０】
以上説明したように、本発明のリード時における特徴は、セレクト信号によってアレイ中のビット線総数の１／Ｎを選択的にセンスアンプに接続し多数並列読出を行なうことである。これによりアクセス時間の多くかかるリードサイクルにおいて、多数並列リードを行なうことでデータのスループットとを維持できるという効果がある。
【００７１】
図１０は、書込系に関する詳細なアレイの構成を示した回路図である。
図１０を参照して、ディジット線デコーダ２０４、ワード線ドライバ５２６，５２８およびディジット線デコードラッチ５２１、ディジット線ドライバ５２２，５２４がアレイの片側に配置される。ディジット線デコーダ２１６、ディジット線デコードラッチ５１１，５１３、ディジット線ドライバ５１２，５１４およびワード線ドライバ５１６，５１８がメモリアレイ２０８の反対側に配置される。ディジット線デコーダ２０４，２１６はディジット線ＤＬ１〜ＤＬ３の制御とワード線ＷＬ１〜ＷＬ３の制御を交互に行なう。
【００７２】
ライトフラグＷＲＩＴＥの活性化によりアドレスはラッチ２０２，２１８でラッチされ、ディジット線を選択するためのディジット線デコーダ２０４，２１６にラッチされたアドレスが伝達される。ディジット線デコーダでデコードされたアドレスは再度ディジット線ドライバの前段のディジット線デコードラッチ５１１，５１３，５２１で保持される。
【００７３】
書込時に入力されるデータは、独立動作のバンクに対しては１ビットごとに１サイクルでデータバッファ２３０からライトドライバデコーダラッチ２２４ａに転送される。ライトドライバデコーダ２２４ｂに書込データが転送される際に、ライトフラグＷＲＩＴＥの活性化に応じてラッチ５０１においてラッチされた入力アドレスの一部によって、アレイ中での活性化されるビット線群の位置が選択される。
【００７４】
ここで、ビット線群と記述したのはビット線８本で１群として群ごとにグループ選択が行なわれることを言及するためである。ビット線群として選択された８本のビット線のうち、最終的に活性化するビット線を１本だけセレクタ２２０で選択し、ビット線直前のライトドライバラッチ２２２にデータを転送する。
【００７５】
活性化されたライトドライバラッチ２２２は、ライトドライバ２１２ａ，２１２ｂを制御してビット線電流を流す。ライトドライバ２１２ａ，２１２ｂは、ビット線の両端に配置されているため、ライトドライバラッチ２２２の情報は両端のドライバに伝達される。
【００７６】
具体的には、ライトドライバラッチ２２２．１の出力はライトドライバ５０２とライトドライバ５０６に与えられる。同様にライトドライバラッチ２２２．２の出力はライトドライバ５０４とライトドライバ５０８に与えられる。
【００７７】
次に、メモリセルについてリードサイクルよりライトサイクルを短くすることができる理由を簡単に述べる。
【００７８】
リードサイクルでは、アドレスが決定されるとまずワード線の活性化が行なわれる。このワード線活性化の時間は一定期間必要である。その後メモリセルのデータがビット線に転送されるのである。メモリセルのセル電流は小さく、セル電流はマイクロアンペアオーダである。このため、ビット線を経由してセンスアンプを駆動するまでにまず時間がかかる。
【００７９】
センスアンプの電流にメモリセルの電流が到達するとセンス動作が開始されるが、セル電流が小さいためにセンスアンプにおけるセンス時間がある程度かかってしまう。センスアンプでは増幅されたデータがラッチされラッチされたデータが出力されるが、トータルの必要な時間はライト時間より多くなる。
【００８０】
これに対してライト動作においては、アドレスの組合せを読取ってワード線を活性化させた後は、ワード線の活性化状態を保ったままで、入力されるデータに従って対象のメモリセルのビット線に順次電流を流すだけでよい。これによりメモリセルに対する書込が完了するので、ワード線が活性化された後は最小サイクルで連続して書込を行なうことができる。したがって書込動作の方が読出動作よりも高速化が可能である。
【００８１】
本発明では、リード制御部は、アドレス信号に応じて第１の所定数の列を選択し、一括して第１の所定数の列から出力データを読出す。これに対して、ライト制御部は、アドレス信号に応じて第１の所定数より少ない第２の所定数の列をリード制御部の列選択サイクルよりも短いサイクルで選択し、第２の所定数の列に入力データを書込む。
【００８２】
好ましくは、リード制御部は、複数のビット線のうちから第３の所定数のビット線毎に第１の所定数を一括して選択する。これにたいしてライト制御部は、複数のビット線のうちから第３の所定数より多い第４の所定数のビット線毎に第２の所定数を一括して選択する。
【００８３】
本発明のライト系回路の特徴は、アドレスやデータの伝達経路においてリードに比べ多くのラッチが挿入されており、多段のパイプライン処理が行なわれていることである。多段のパイプライン処理により高周波数の動作が可能となるという効果がある。
【００８４】
図１１は、リード時の動作を説明するための動作波形図である。
図４、図９、図１１を参照して、基本クロックＢＣＬＫに対し、入力データが伝達される信号線のインピーダンスに対応して位相調整された、遅延クロックＤＣＬＫ０〜ＤＣＬＫ３が発生されている。遅延クロックＤＣＬＫ０〜ＤＣＬＫ３に応じて信号ＤＡＴＡ０〜ＤＡＴＡ３が取込まれる。
【００８５】
信号ＤＡＴＡ０〜ＤＡＴＡ３は、たとえばチャネル信号と称される。チャネル信号は１本の伝送線上に載せられるデータを扱う。このチャネル信号には書込データも、アドレスも、コマンドもこれらメモリを動作させるために必要な情報がすべてシリアルに伝送される。したがって本願発明に用いられる半導体記憶装置には、シリアルに入力される入力データが有効であることを示す何らかのトリガ（たとえばシンクロナスＤＲＡＭではチップイネーブル信号ＣＥ）が存在しない。
【００８６】
これに代わりプリアンブルというチャネル信号のＨレベルとＬレベルの一定の組合せを読取ってトリガ信号とする。図の簡単のため図１１では２クロック分しかプリアンブルのための期間を取っていないが、実際はもう少し多くのクロックサイクルを用いてプリアンブルが入力される。
【００８７】
信号ＤＡＴＡ０〜ＤＡＴＡ３の各々において、ＨレベルとＬレベルの繰返し波形を２クロック分繰返すプリアンブルを入力することでデータ転送開始が受信側の装置に検出される（時刻ｔ１〜ｔ３）。
【００８８】
プリアンブルに続いてコマンドとアドレスが連続して入力される。コマンドとして３ビット分のデータが連続入力される。
【００８９】
受信側は、プリアンブルによって内部でトリガが発生できれば、次にコマンドを読取る。時刻ｔ３〜ｔ６においてクロック３周期分のチャネル信号のＨとＬの組合せが入力コマンドラッチ３５２でラッチされる。ラッチされたデータは解読され、入力されたコマンドがリードコマンドであると判定される。そして解読されたコマンドがコマンドラッチ３６０に保持される。この保持結果がＲＥＡＤフラグとなる（ｔ３〜ｔ６）。
【００９０】
コマンドの次にはアドレスが送信されてくる。このアドレスはデコード回路に送られる。アドレスの数は決まっているのでアドレスを次々入力することにより連続した読出動作が行なわれる。図１１中には、１サイクルのワード線活性化に対して４ビットしか表示していないが、実際は必要なビット数だけアドレスに対応するデータが入力される。入力されたアドレスは順次入力アドレスラッチ３５４に取込まれ、一部はワード線アドレスとして用いられるためにワード線アドレスラッチに保持される。ワード線アドレスラッチに保持されたアドレスに従ってワード線が活性化される。
【００９１】
これと同時にビット線の選択を行なうための選択信号も活性化され、ビット線にメモリセルから読出されたデータが伝達される。このデータをセンスアンプが増幅するまでに３クロックを要する。センスアンプラッチに増幅されて保持された読出データは、その次のサイクルで転送ラッチに転送保持される。３クロックのサイクルでワード線が一旦非活性化されてリセットされる（時刻ｔ１０〜ｔ１４）。
【００９２】
そして続く４クロック目でデータが転送ラッチに転送された後再びワード線の活性化が行なわれ、次のアドレスについてビット線の選択が行なわれる。このときの異なるビット線の選択およびセンスアンプにビット線を接続するためのアドレスは、先頭アドレスをもとにしたインクリメント処理で内部アドレス発生回路３５６によって発生されたアドレスが用いられる。時刻ｔ１７においてワード線の非活性化でリードコマンドの終了ができる。
【００９３】
転送ラッチからの出力データは、時刻ｔ１４〜ｔ１８の出力期間の任意のポイントで外部マクロがフェッチできる。また、より高速なデータレートにデータを変換して送信することができる。
【００９４】
以上説明したように、リードに関しては、ワード線の活性化サイクルはクロックサイクル４サイクルとなる。したがってメモリセルアレイにおいては内部動作が４サイクル単位のパイプライン処理が行なわれる。これはライトサイクルよりも大きいサイクル時間となる。
【００９５】
図１２は、ライト時の動作を説明するための動作波形図である。
図５、図１０、図１２を参照して、基本クロックＢＣＬＫに対して、入力データが伝達される信号線のインピーダンスに対応する位相調整がなされた遅延クロックＤＣＬＫ０〜ＤＣＬＫ３が発生される。遅延クロックＤＣＬＫ０〜ＤＣＬＫ３に応じて、入力される信号ＤＡＴＡ０〜ＤＡＴＡ３がそれぞれ取込まれる。
【００９６】
まずは、一定のプリアンブル期間（時刻ｔ１〜ｔ３）を設けることでデータ転送の開始が検出される。プリアンブル期間を示す波形は、Ｈレベル／Ｌレベルの繰返しの連続波形２クロック分である。
【００９７】
データ転送開始のプリアンブル期間に続けて連続してコマンドおよびアドレスが入力される。コマンドは時刻ｔ２〜ｔ６において３ビット分のデータが連続入力される。この３ビットは、入力コマンドラッチ／デコーダ４５２でラッチされ解読される。解読された結果書込コマンドであることが認識され、ライトコマンドラッチ４６０に保持される。これがライトフラグＷＲＩＴＥとなる（時刻ｔ３〜ｔ６）。
【００９８】
続けてアドレス信号が連続入力される。ここでは、図１２中に４ビットしか表示していないが、実際は必要なビット数だけ入力される。このアドレスは、順次入力アドレスラッチ４５４に取込まれ一部はディジット線アドレスとして用いられる。このディジット線アドレスはディジット線アドレスラッチ４６２に保持される。
【００９９】
ディジット線アドレスラッチ４６２が保持したアドレスに従ってディジット線が活性化される。活性化されたディジット線は、一連のデータのプログラムが終了するまで保持される。ディジット線の活性化と同時にビット線の選択を行なう選択信号も活性化される。書込データは連続して入力されるに伴い選択信号とともにライトドライバの活性化用にライトドライバラッチ２２２に保持される。ライトドライバラッチ２２２の保持結果に基づいて、メモリセルに接続されるビット線の電流の向きが決定される。選択アドレスとしては、入力される先頭アドレスをもとにしたインクリメント処理で内部アドレス発生回路４５６によって発生されたアドレスが用いられる。
【０１００】
図１２に示すように、ライト動作では、チャネル信号によって順次復号部からデータが送られてくる。このため、メモリアレイに複数のビットのデータを一括して並列に書込むことが難しい。これに対し図１１に示したリード動作においては、メモリアレイから並列に一括してデータを読出す。たとえば３２個のセンスアンプで同時に３２個のデータを読出すことで、読出したデータをその後４ビットずつ出力しても８サイクル分は次のメモリアレイからの読出動作を必要としない。つまりメモリセルアレイの動作としては、実際のデータ出力周波数の８分の１の低い周波数で動作すればよい。
【０１０１】
これに対して書込動作では、毎サイクルデータが１ビットずつ外部から半導体記憶装置に転送されてくる。このため本願発明に用いられる半導体記憶装置は、パイプラインのラッチをライトアクセスパス中にたくさん設けることで高い周波数でも書込動作を可能としたものである。つまり読出は、メモリアレイが低い周波数サイクル（実際のクロック周期の８個分）で動作し、書込は毎クロックごとにデータを書込むという動作が行なわれる。
【０１０２】
以上説明したように、本発明においては複数クロック期間においてディジット線の活性化状態を連続して維持する。その間、ビット線ドライバのみの活性化切換でデータを順次プログラムでき、動作の高速化ができる。特にＭＲＡＭのようにデータの書込が高速に行なえるメモリセルに有効である。
【０１０３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０４】
【発明の効果】
本発明によれば、メモリセルの読出、書込特性に対して別々に最適化されたサイクルタイムで読出、書込を行なう。したがって、メモリセルの読出、書込の両方において、高速にアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置８とそれに接続される結合交換機４、信号処理機の概略構成を示す図である。
【図２】図１におけるデータ復号部６４の構成を示した回路図である。
【図３】半導体記憶装置８中の個々のバンクについて説明するための図である。
【図４】バンク内のリード制御部９０について説明するための図である。
【図５】バンク内のライト制御部８６について説明するための図である。
【図６】本発明の半導体記憶装置のメモリセルの構成を示した回路図である。
【図７】メモリセルの形状を示す平面図である。
【図８】メモリセルの形状を示す断面図である。
【図９】リード系に関してより詳細な構成が示されたメモリアレイとその周辺の回路図である。
【図１０】書込系に関する詳細なアレイの構成を示した回路図である。
【図１１】リード時の動作を説明するための動作波形図である。
【図１２】ライト時の動作を説明するための動作波形図である。
【符号の説明】
４  結合交換機、６  信号処理機、８  半導体記憶装置、２２，２４，３８，６０  クロック発生器、２６，３４，４６，５０，７４  データ発生部、２８，３６，４８，５２，７６，７９  出力バッファ、３０，４２，５６，６４，７０データ復号部、３２，４０，５４，６２，６８  入力バッファ、６６  メモリマクロ、７２  マルチプレクサ／アップ部、７８  ＦＩＦＯ／ダウン部、８０，８１  メモリバンク、８６  ライト制御部、８８  アレイ、９０  リード制御部、１０２  バッファ、１０４，１１８，１２２，１２６  遅延回路、１０６，１１６  ラッチ、１０８  切換回路、１１０  メモリ、１１２  ポイント検出部、１１４  中間検出部、１２０，１２４，１２８  バッファ、６２，６８  入力バッファ、２０２，２１８，３０２，５００，５０１  ラッチ、２０４，２１６，３０４，３１６  ワード線／ディジット線デコーダ、２０６，２１４，３０６，３１４  ディジット線ドライバラッチ、２１０，３１０  リファレンス行、２０８，３０８  メモリアレイ、２１２，２１２ａ，２１２ｂ，３１２，４７６，５０２，５０４，５０６，５０８  ライトドライバ、２２０，３２０，４７２  セレクタ、２２２，３２２，４７４  ライトドライバラッチ、２２４，２２４ｂ  ライトドライバデコーダ、２２４ａ，４７０  ライトドライバデコーダラッチ、２２６，３７２  センスアンプラッチ、２２８，３７６  転送ラッチ、２３０  データバッファ、２３２，３７８  転送バッファ、３５０  経路選択部、３５２，４５２  コマンドラッチ／デコーダ、３５４，４５４  アドレスラッチ／デコーダ、３５６，４５６  内部アドレス発生回路、３５８，４５８  データラッチ／デコーダ、３６０，４６０  コマンドラッチ、３６２  ワード線アドレスラッチ、３６４  ワード線デコーダ／バッファ、３６６  セレクタ制御部、３７１  センスアンプ回路、３７４  センスアンプラッチ出力回路、４５０  経路選択部、４６２  ディジット線アドレスラッチ、４６４  ディジット線デコーダ、４６５  ディジット線デコードラッチ、４６６  セレクタアドレスラッチ、４６７  セレクタ制御部、４６９  ディジット線バッファ、４９０  半導体基板、４９１，４９２  ｎ不純物領域、４９３，４９４，４９６，４９８  プラグ、４９５，４９７  導電層、５１１，５１３，５２１  ディジット線デコードラッチ、５２８  ワード線ドライバ、５１２，５１４，５２２，５２４  ディジット線ドライバ、５１６，５１８，５２６，５２８  ワード線ドライバ、ＡＴＲ  アクセストランジスタ、ＢＬ，ＢＬ１，ＢＬ２  ビット線、ＤＬ，ＤＬ１  ディジット線、ＭＣ，ＭＣ１〜ＭＣ５  メモリセル、ＳＢＬ  導電層、ＳＬ  ソース線、ＳＶＩＡ  導電層、ＴＭＲ  トンネル磁気抵抗素子、ＷＬ，ＷＬ１〜ＷＬ４  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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