(57)【要約】【課題】  Ｌ字型スペーサを採用した半導体素子の製造方法を提供する。【解決手段】  トランジスタ部及び抵抗部に区分された半導体基板のトランジスタ部にゲートパターンを形成する。前記ゲートパターンの両側壁の絶縁膜の上に除去スペーサを形成する。前記トランジスタ部の前記除去スペーサにアラインされた半導体基板及び前記抵抗部の半導体基板に深いソース／ドレーン領域を形成する。前記除去スペーサ及び絶縁膜を順次に除去した後、前記トランジスタ部の深いソース／ドレーン領域に隣接して前記ゲートパターンの両側の半導体基板に浅いソース／ドレーン領域を形成する。前記トランジスタ部のゲートパターンの両側壁にＬ字型スペーサを形成しつつ前記抵抗部にはシリサイド形成防止膜パターンを同時に形成する。前記ゲート電極の上面、前記トランジスタ部及び抵抗部の深いソース及びドレーン領域上に金属シリサイドを形成する。【選択図】  図１３
2004165627.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ部及び抵抗部に区分された半導体基板のトランジスタ部にゲートパターンを形成する段階と、
前記ゲートパターン及び半導体基板の全面にバッファ絶縁膜、第１絶縁膜及び第２絶縁膜を順次に形成する段階と、
前記第２絶縁膜をエッチングして前記ゲートパターンの両側壁の第１絶縁膜上に除去スペーサを形成する段階と、
前記トランジスタ部の前記除去スペーサにアラインされた半導体基板及び前記抵抗部の半導体基板に深いソース／ドレーン領域を形成する段階と、
前記除去スペーサ及び第１絶縁膜を順次に除去する段階と、
前記トランジスタ部の深いソース／ドレーン領域に隣接して前記ゲートパターンの両側の半導体基板に浅いソース／ドレーン領域を形成する段階と、
前記バッファ絶縁膜上に第３絶縁膜及び第４絶縁膜を順次に形成する段階と、
前記第４絶縁膜、第３絶縁膜及びバッファ絶縁膜をパターニングして前記トランジスタ部のゲートパターンの両側壁にＬ字型スペーサを形成しつつ前記抵抗部にはシリサイド形成防止膜パターンを同時に形成する段階と、
前記ゲート電極の上面、前記トランジスタ部及び抵抗部の深いソース及びドレーン領域上に金属シリサイドを形成する段階と、
を含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記第４絶縁膜を形成する段階後に前記抵抗部にマスクパターンを形成して、前記シリサイド形成防止膜パターンの形成時にエッチングマスクとして利用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択比の高い膜質を利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第２絶縁膜は酸化膜よりなり、前記第１絶縁膜は窒化膜よりなることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１絶縁膜は前記バッファ絶縁膜に対してエッチング選択比の高い膜質を利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第１絶縁膜は窒化膜よりなり、前記バッファ絶縁膜は酸化膜よりなることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記深いソース／ドレーン領域を形成する段階は、前記除去スペーサをマスクとして不純物をイオン注入する段階と、前記注入された不純物をアニーリングする段階と、よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記深いソース／ドレーン領域を形成するためのアニーリングは前記浅いソース／ドレーン領域を形成する前に行うことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記浅いソース／ドレーン領域を形成する段階は、前記バッファ絶縁膜が形成された半導体基板の全面に不純物をイオン注入する段階と、前記注入された不純物をアニーリングする段階と、よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記浅いソース／ドレーン領域を形成するためのアニーリングは前記金属シリサイドを形成する前に行うことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記浅いソース／ドレーン領域を形成するためのアニーリングは５００〜８００℃の低温で行うか、あるいは９００〜１３００℃で急速熱処理又はスパイク熱処理方法を利用して行うことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記第４絶縁膜は前記第３絶縁膜に対してエッチング選択比の高い膜質を利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記第４絶縁膜は酸化膜よりなり、前記第３絶縁膜は窒化膜よりなることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記浅いソース／ドレーン領域はイオン注入方法、固相エピタクシ方法またはプラズマドーピング方法を利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１５】
前記ゲートパターンの両側壁から前記深いソース及びドレーン領域までの長さは前記除去スペーサの長さによって決定され、前記ゲートパターンの両側壁から前記金属シリサイドまでの距離は前記スペーサの長さによって決定されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記半導体基板はシリコン基板又はＳＯＩ基板を利用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１７】
前記ゲートパターンはゲート絶縁膜及びゲート電極を順次に形成することによって形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１８】
前記ゲート絶縁膜はＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５またはＡｌ２Ｏ３よりなることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記ゲート電極は不純物がドーピングされたポリシリコン膜、金属シリサイド膜及び金属膜の単一膜または多重膜よりなることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項２０】
前記金属シリサイドはコバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドを利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に係り、より詳細にはＬ字型スペーサを採用した半導体素子の製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体素子のスペーサはゲート電極の両側壁に形成され、ソース／ドレーン形成のためのイオン注入マスクの役割をしつつシリサイド工程の進行中にはゲート電極とソース／ドレーンとの間の電気的分離の役割を行う。ここで、特許文献１を参考して従来のＬ字型スペーサを採用した半導体素子の製造方法を説明する。
【０００３】
図１ないし図５は、従来技術によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【０００４】
図１を参照すれば、半導体基板３１、例えばシリコン基板上にゲート絶縁膜３３を形成する。次いで、前記ゲート絶縁膜３３上にゲート電極３２を形成する。前記ゲート絶縁膜３３は酸化膜又は窒化膜よりなり、前記ゲート電極３２はポリシリコン膜よりなる。次いで、前記ゲート電極３２の表面及び半導体基板３１上に第１絶縁膜４８を形成する。前記第１絶縁膜４８は酸化膜よりなる。次に、前記ゲート電極３２及び第１絶縁膜４８が形成された半導体基板３１の全面に不純物を注入して前記ゲート電極３２両側の半導体基板３１に浅くドーピングされたソース領域３４及びドレーン領域３５を形成する。
【０００５】
図２を参照すれば、前記第１絶縁膜４８上にスペーサ用として第２絶縁膜３６及び第３絶縁膜３７を形成する。前記第２絶縁膜３６は窒化膜よりなり、前記第３絶縁膜３７は酸化膜よりなる。
【０００６】
図３を参照すれば、前記第３絶縁膜３７を異方性エッチングして前記ゲート電極３２の両側壁に第１スペーサ３７を形成する。この時、前記ソース領域３４及びドレーン領域３５とゲート電極３２との上部の第２絶縁膜３６は３８、３９及び４０のように露出される。
【０００７】
図４を参照すれば、３８、３９及び４０で表した前記ソース領域３４及びドレーン領域３５とゲート電極との上部の第２絶縁膜３６をエッチングして前記ゲート電極の両側壁上に第２スペーサ３６を形成する。前記第２絶縁膜３６のエッチングは燐酸を利用した湿式エッチングを利用して行い、第３絶縁膜３７及び第１絶縁膜４８にマスキングされた部分はエッチングされない。次いで、第１スペーサ３７及び第２スペーサ３６をマスクとして半導体基板３１の全面に不純物を注入した後、アニーリングして深くドーピングされたソース領域４３及びドレーン領域４４を形成する。結果的に、深くドーピングされたソース領域４３及びドレーン領域４４に隣接して浅くドーピングされたソース領域３４及びドレーン領域３５にソース及びドレーン延長部が形成される。
【０００８】
図５を参照すれば、第１スペーサ３７と、３８、３９及び４０で表した前記深くドーピングされたソース領域４３及びドレーン領域４４とゲート電極３２との上の第１絶縁膜４８と、を除去する。前記第１絶縁膜４８のエッチングはＨＦ溶液を利用して行う。これにより、ゲート電極３２、深くドーピングされたソース領域４３及びドレーン領域４４の表面が露出される。次いで、前記深くドーピングされたソース領域４３、ゲート電極３２及び深くドーピングされたドレーン領域４４上にシリサイドコンタクト４５、４６、４７を形成する。
【０００９】
以上のような従来の半導体素子の製造方法によれば、深くドーピングされたソース領域４３及びドレーン領域４４の形成のためのアニーリング時、必ず浅くドーピングされたソース領域３４及びドレーン領域３５の不純物が拡散する。このように浅くドーピングされたソース領域３４及びドレーン領域３５の不純物が拡散すれば高集積化された半導体素子では半導体素子のショートチャンネル効果が発生する短所がある。
【特許文献１】美国特許第５，７８３，４７５号（発明の名称：スペーサ形成方法、出願人：モトローラ、発明者：Ｓｈｒｉｎａｔｈ  Ｒａｍａｓｗａｍｉ）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、ショートチャンネル効果の発生を防止できるＬ字型スペーサを採用した半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明の半導体素子の製造方法は、トランジスタ部及び抵抗部に区分された半導体基板のトランジスタ部にゲートパターンを形成することを含む。前記ゲートパターン及び半導体基板の全面にバッファ絶縁膜、第１絶縁膜及び第２絶縁膜を順次に形成する。前記第２絶縁膜をエッチングして前記ゲートパターンの両側壁の第１絶縁膜上に除去スペーサを形成する。前記トランジスタ部の前記除去スペーサにアラインされた半導体基板及び前記抵抗部の半導体基板に深いソース／ドレーン領域を形成する。前記除去スペーサ及び第１絶縁膜を順次に除去した後、前記トランジスタ部の深いソース／ドレーン領域に隣接して前記ゲートパターンの両側の半導体基板に浅いソース／ドレーン領域を形成する。前記バッファ絶縁膜上に第３絶縁膜及び第４絶縁膜を順次に形成する。前記第４絶縁膜、第３絶縁膜及びバッファ絶縁膜をパターニングして前記トランジスタ部のゲートパターンの両側壁にＬ字型スペーサを形成しつつ前記抵抗部にはシリサイド形成防止膜パターンを同時に形成する。前記ゲート電極の上面、前記トランジスタ部及び抵抗部の深いソース及びドレーン領域上に金属シリサイドを形成する。
【００１２】
前記第４絶縁膜を形成した後、前記抵抗部にマスクパターンを形成して、前記シリサイド膜形成防止膜パターンの形成時にエッチングマスクとして利用しうる。前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択比の高い膜質を利用して形成しうる。前記第２絶縁膜は酸化膜よりなり、前記第１絶縁膜は窒化膜よりなることが望ましい。前記第１絶縁膜は前記バッファ絶縁膜に対してエッチング選択比の高い膜質を利用して形成しうる。前記第１絶縁膜は窒化膜よりなり、前記バッファ絶縁膜は酸化膜よりなることが望ましい。
【００１３】
前記深いソース／ドレーン領域は前記除去スペーサをマスクとして不純物をイオン注入した後、前記注入された不純物をアニーリングして形成しうる。前記深いソース／ドレーン領域の形成のためのアニーリングは前記浅いソース／ドレーン領域を形成する前に行うことが望ましい。
【００１４】
前記浅いソース／ドレーン領域は前記バッファ絶縁膜が形成された半導体基板の全面に不純物をイオン注入した後、前記注入された不純物をアニーリングして形成しうる。前記浅いソース／ドレーン領域はイオン注入方法、固相エピタクシ方法またはプラズマドーピング方法を利用して形成しうる。前記浅いソース／ドレーン領域の形成のためのアニーリングは前記金属シリサイドを形成する前に行うことが望ましい。前記浅いソース／ドレーン領域の形成のためのアニーリングは５００〜８００℃の低温で行うか、あるいは９００〜１３００℃で急速熱処理又はスパイク熱処理方法を利用して行える。
【００１５】
前記第４絶縁膜は前記第３絶縁膜に対してエッチング選択比の高い膜質を利用して形成しうる。前記第４絶縁膜は酸化膜よりなり、前記第３絶縁膜は窒化膜よりなることが望ましい。
【００１６】
前記ゲートパターンの両側壁から前記深いソース及びドレーン領域までの長さは前記除去スペーサの長さによって決定され、前記ゲートパターンの両側壁から前記金属シリサイドまでの距離は前記スペーサの長さによって決定される。
【００１７】
前述した本発明の半導体素子の製造方法はＬ字型スペーサの形成とシリサイド形成防止膜パターンの形成とを同じ段階で行うために半導体素子が熱的負担及びエッチング損傷を多く受けず、除去スペーサを採用して深いソース／ドレーン領域を浅いソース／ドレーン領域形成前に形成することによって高集積化された半導体素子のショートチャンネル効果を効果的に抑制できる。
【発明の効果】
【００１８】
本発明の半導体素子の製造方法は、Ｌ字型スペーサの形成及びシリサイド形成防止膜パターンの形成を同じ工程段階で行うので、半導体素子が熱的負担及びエッチング損傷を多く受けない。
【００１９】
また、本発明は除去スペーサを採用して深いソース／ドレーン領域を浅いソース／ドレーン領域の形成前に形成することによって高集積化された半導体素子におけるショートチャンネル効果を効果的に抑制できる。
【００２０】
そして、本発明はＬ字型スペーサを採用することでゲート電極の抵抗を低め、漏れ電流を減少させうる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を基づき、本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されることではない。本発明の実施例は当業者に本発明をより完全に説明するために提供されることである。図面で膜または領域のサイズまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜上に直接存在しても、その間に第３の他の膜が介在されても良い。
【００２２】
図６ないし図１３は、本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示す図面である。
【００２３】
図６を参照すれば、トランジスタ部及び抵抗部に区分された半導体基板１０１のトランジスタ部にゲート絶縁膜１０３及びゲート電極１０５で構成されたゲートパターン１０６を形成する。前記半導体基板１０１はトランジスタが形成されるトランジスタ部と、抵抗が形成される抵抗部と、に区別できる。前記半導体基板１０１はシリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を利用する。図６で、ＳＴＩ（Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）はアクティブ領域を除外した非アクティブ領域の浅いトレンチ分離領域である。
【００２４】
前記ゲート絶縁膜１０３はＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５またはＡｌ２Ｏ３よりなる。前記ゲート電極１０５は不純物がドーピングされたポリシリコン膜、金属シリサイド膜及び金属膜の単一膜または多重膜よりなる。前記ゲートパターン１０６は半導体基板１０１の上に絶縁膜及び導電膜を形成した後、写真エッチング工程を利用してパターニングして形成される。前記ゲートパターン１０６の線幅は高集積化された半導体素子では１μｍ以下に形成する。
【００２５】
次いで、前記ゲートパターン１０６が形成された半導体基板１０１の全面にバッファ絶縁膜１０７を形成する。前記バッファ絶縁膜１０７は前記ゲートパターン１０６形成時に発生したエッチング損傷を治癒し、後の除去スペーサ形成のためのエッチング工程時にバッファ役割を行う。前記バッファ絶縁膜１０７は前記ゲートパターン１０６が形成された半導体基板１０１を酸化させて形成する。前記バッファ絶縁膜１０７は酸化膜よりなる。
【００２６】
図７を参照すれば、前記バッファ絶縁膜１０７上に第１絶縁膜１０９を形成する。前記第１絶縁膜１０９の厚さは後で深いソース及びドレーン領域の形成を容易にするために浅く形成することが有利である。前記第１絶縁膜１０９は後でバッファ絶縁膜１０７の乾式または湿式エッチング時、高いエッチング選択比を有する物質よりなることが望ましい。本実施例では窒化膜よりなる。
【００２７】
次に、前記第１絶縁膜１０９上に後の除去スペーサ形成のための第２絶縁膜１１１を形成する。前記第２絶縁膜１１１は前記第１絶縁膜１０９に対してエッチング選択比の高い物質を利用して形成する。本実施例において、前記第２絶縁膜１１１は酸化膜よりなる。前記第２絶縁膜１１１の厚さは後で除去スペーサの長さを決定し、これによりゲートパターン１０６の両側壁から深いソース及びドレーン領域までの長さは除去スペーサの長さによって決定される。
【００２８】
図８を参照すれば、前記第２絶縁膜１１１を乾式エッチングして前記ゲートパターン１０６の両側壁の上部に形成された第１絶縁膜１０９上に除去スペーサ１１１ａを形成する。前記酸化膜で構成された第２絶縁膜１１１は窒化膜で構成された第１絶縁膜１０９に対して高いエッチング選択比があるため、前記第２絶縁膜１１１の乾式エッチング時に、エッチングが第１絶縁膜１０９の上で止まる。前記第２絶縁膜１１１は過度エッチングされても良いが、アクティブ領域上のバッファ絶縁膜１０７が露出される程度に過度エッチングされてはならない。
【００２９】
次いで、前記除去スペーサ１１１ａをマスクとして前記半導体基板１０１の全面に不純物を高エネルギーでイオン注入した後、注入された不純物を活性化させるためにアニーリング工程を実施する。前記イオン注入される不純物はＰ型不純物またはＮ型不純物である。前記アニーリングは急速熱処理方法を利用して行う。これにより、前記除去スペーサ１１１ａにアラインされつつ前記ゲートパターン１０６の両側の半導体基板１０１に深いソース／ドレーン領域１１３が形成される。本発明は後述するように従来と違って深いソース／ドレーン領域１１３を浅いソース／ドレーン領域、すなわちソース／ドレーン延長部より先だって形成する。このように先だって深いソース／ドレーン領域１１３を形成する場合、従来技術の問題点、すなわち、浅いソース／ドレーン領域の不純物拡散が防止できる。
【００３０】
本実施例において、深いソース／ドレーン領域１１３の形成のためのアニーリング工程は不純物を注入した直後に実施したが、後の浅いソース／ドレーン領域を形成する前ならばいつ行っても良い。そして、本実施例で、深いソース／ドレーン領域１１３の形成はイオン注入方法を利用したが、固相エピタクシ方法またはプラズマドーピング方法を利用して行える。
【００３１】
図９を参照すれば、深いソース／ドレーン領域１１３の形成のためのマスクとして使われた前記除去スペーサ１１１ａを除去する。本実施例において、前記除去スペーサ１１１ａの除去はフッ酸溶液を利用して湿式エッチング方法で行う。このように前記除去スペーサ１１１ａを湿式エッチング方法で除去する場合、酸化膜で構成された除去スペーサ１１１ａと窒化膜で構成された第１絶縁膜１０９とはエッチング選択比に優れるので、第１絶縁膜１０９の下部の半導体基板１０１及びゲート電極１０５の下部の角部分が損傷されない。
【００３２】
次いで、前記第１絶縁膜１０９をエッチングして除去する。本実施例において、前記第１絶縁膜１０９の除去は燐酸溶液を利用して湿式エッチング方法で行う。前記第１絶縁膜１０９の除去時、窒化膜で構成された第１絶縁膜１０９と酸化膜で構成されたバッファ絶縁膜１０７との間にはエッチング選択比が４０：１程度に優れるので、バッファ絶縁膜１０７の下部に形成された半導体基板１０１及びゲート電極１０５の下部のエッジが損傷されない。これにより、半導体基板１０１及びゲート電極１０５上にはバッファ絶縁膜１０７のみ形成されている状態となる。
【００３３】
図１０を参照すれば、バッファ絶縁膜１０７が形成された半導体基板１０１の全面に不純物を低エネルギーでイオン注入した後、注入された不純物を活性化させるためにアニーリング工程を実施する。前記イオン注入される不純物はＰ型不純物またはＮ型不純物である。前記アニーリングは５００〜８００℃の低温で行うか、あるいは９００〜１３００℃で急速熱処理又はスパイク熱処理方法を利用して行う。前記スパイク熱処理炉の方法は熱処理温度を急速熱処理方法よりも早く、例えば２００℃／秒で昇温した後に数秒間熱処理する方法を意味する。これにより、前記ゲートパターン１０６両側の半導体基板１０１に前記深いソース／ドレーン領域１１３と接して浅いソース／ドレーン領域１１５が形成される。本発明は、前述したように浅いソース／ドレーン領域１１５、すなわちソース／ドレーン延長部１１５を深いソース／ドレーン領域１１３の形成後に形成する。これにより、浅いソース／ドレーン領域１１５の不純物が拡散する場合に発生する高集積半導体素子のショートチャンネル効果が防止できる。
【００３４】
本実施例において、浅いソース／ドレーン領域１１５の形成のためのアニーリング工程は不純物を注入した直後に実施したが、後の金属シリサイドを形成する前ならばいつ行っても良い。また、浅いソース／ドレーン領域１１５を形成するためにアニーリング工程を省略しても良い。そして、前記浅いソース／ドレーン領域１１５を形成する前に、さらに浅いソース／ドレーン領域１１５を形成するために前記バッファ絶縁膜１０７を湿式エッチングして浅くする工程が追加できる。本実施例で、浅いソース／ドレーン領域１１５の形成にイオン注入方法を利用したが、固相エピタクシ方法またはプラズマドーピング方法を利用して行える。
【００３５】
図１１を参照すれば、前記バッファ絶縁膜１０７の上に第３絶縁膜１１７を形成する。前記第３絶縁膜１１７の厚さは後続スペーサの形成のためのエッチング時、過度エッチングされることを防止するために浅く形成することが望ましい。
【００３６】
次いで、前記第３絶縁膜１１７の上にスペーサ形成及びシリサイドマスクの役割を行う第４絶縁膜１１９を形成する。前記第４絶縁膜１１９の厚さは後続工程でスペーサの長さを最終的に決定する。前記第４絶縁膜１１９は前記第３絶縁膜１１７に対して高いエッチング選択比を有する物質よりなる。本実施例において、前記第３絶縁膜１１７は窒化膜を利用して形成し、前記第４絶縁膜１１９は酸化膜を利用して形成する。
【００３７】
図１２を参照すれば、前記抵抗部の第４絶縁膜１１９の上にシリサイド形成防止領域を限定するためにマスクパターン１２１を形成する。前記マスクパターン１２１は写真エッチング工程を利用してフォトレジストパターン１２１よりなる。
【００３８】
次いで、前記トランジスタ部及び抵抗部の第４絶縁膜１１９及び第３絶縁膜１１７を同時にエッチングする。この時、抵抗部の第４絶縁膜１１９及び第３絶縁膜１１７は前記マスクパターン１２１をエッチングマスクとしてエッチングされる。これにより、前記トランジスタ部では前記ゲートパターン１０６の両側壁に第４絶縁膜パターン１１９ａ及び第３絶縁膜パターン１１７ａからなるＬ字型スペーサ１２３が形成され、抵抗部では第４絶縁膜パターン１１９ｂ及び第３絶縁膜パターン１１７ｂからなるシリサイド形成防止膜パターン１２５が形成される。
【００３９】
結果的に、本発明はＬ字型スペーサの形成及びシリサイド形成防止膜パターンの形成を同じ工程段階で行って工程を単純化したので、従来技術に比べて半導体素子が熱的負担及びエッチング損傷をあまり受けない。このように、本発明は従来技術に比べて深いソース／ドレーン領域を浅いソース／ドレーン領域の形成前に形成して高集積化された半導体素子におけるショートチャンネル効果を効果的に抑制できる。
【００４０】
次いで、前記半導体基板１０１の表面に残っているバッファ絶縁膜１０７をエッチングして除去する。前記バッファ絶縁膜１０７は前記スペーサ又はシリサイド形成防止膜の形成のためのエッチング時に除去することもできる。結果的に、前記ゲート電極１０５の上部及び深いソース／ドレーン領域１１３の表面が露出され、後のゲート電極１０５の両側壁から金属シリサイドまでの距離はＬ字型スペーサ１２３の長さによって決定される。
【００４１】
図１３を参照すれば、前記ゲートパターン１０６の上面及び深くドーピングされたソース／ドレーン領域１１３の上に低抵抗のコンタクト形成のために金属シリサイド１２７を形成する。前記金属シリサイド１２７はコバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドを利用して形成する。ここで、本発明はＬ字型スペーサ１２３を採択することでゲートパターン１０６の上部の露出面積が増加し、これにより金属シリサイド１２７の面積が増加してゲートパターン１０６の抵抗が低められる。また、本発明は深いソース／ドレーン領域１１３にのみ金属シリサイド１２７が形成されており、リーキッジ電流を減少させうる。
【００４２】
次いで、前記トランジスタ部及び抵抗部の上に層間絶縁膜１２８を形成する。次いで、前記金属シリサイド１２７上に金属コンタクトホール１２９を形成した後、前記金属コンタクトホール１２９に金属プラグ１３１及び金属膜１３３を形成する。
【図面の簡単な説明】
【００４３】
【図１】従来技術によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示す図面である。
【図２】従来技術によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示す図面である。
【図３】従来技術によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示す図面である。
【図４】従来技術によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示す図面である。
【図５】従来技術によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示す図面である。
【図６】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図７】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図８】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図９】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図１０】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図１１】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図１２】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【図１３】本発明によるＬ字型スペーサを採用した半導体素子の製造方法を説明するために示した図面である。
【符号の説明】
【００４４】
１０１  半導体基板
１０３  ゲート絶縁膜
１０５  ゲート電極
１０６  ゲートパターン
１１３  深いソース／ドレーン領域
１１５  浅いソース／ドレーン領域
１２７  金属シリサイド
１２８  層間絶縁膜
１２９  金属コンタクトホール
１３１  金属フラグ
１３３  金属膜
【図１】
2004165627.tif 000003
【図２】
2004165627.tif 000004
【図３】
2004165627.tif 000005
【図４】
2004165627.tif 000006
【図５】
2004165627.tif 000007
【図６】
2004165627.tif 000008
【図７】
2004165627.tif 000009
【図８】
2004165627.tif 000010
【図９】
2004165627.tif 000011
【図１０】
2004165627.tif 000012
【図１１】
2004165627.tif 000013
【図１２】
2004165627.tif 000014
【図１３】
2004165627.tif 000015