(57)【要約】【課題】低消費電力状態のクロック周波数をより小さくすると共に、ノイズに強く誤動作しないようにすることができ、ホスト装置とのインタフェースを行う部分を同期式で多重化して、ホスト装置からのアクセスを順番に実行できるインタフェース回路及びインタフェース回路を有する光ディスク装置を得る。【解決手段】クロック周波数をより小さくした低消費電力状態から通常状態に復帰する際、第１ＦＩＦＯメモリ４１にＡＴＡ／ＡＴＡＰＩレジスタ回路１１の所望のレジスタのアドレスを示すデータを格納すると共に第２ＦＩＦＯメモリ５１にＡＴＡ／ＡＴＡＰＩレジスタ回路１１の所望のレジスタに書き込むデータを格納し、該第２ＦＩＦＯメモリ５１に格納したデータを第１ＦＩＦＯメモリ４１に格納したデータが示すアドレスのＡＴＡ／ＡＴＡＰＩレジスタ回路１１のレジスタに第２ＦＩＦＯメモリ５１に格納したデータを書き込むようにした。【選択図】  図５
2004280558.tif 000002
【特許請求の範囲】
【請求項１】
低消費電力で動作を行う動作モードを備えた所定の機能を有する装置と該装置が接続されるホスト装置との間のインタフェースを行うインタフェース回路において、
前記ホスト装置との間で伝送を行うデータを一時的に格納するレジスタ回路部と、
前記ホスト装置から入力された前記レジスタ回路部の所望のアドレスを示す情報を格納する第１記憶回路部と、
該第１記憶回路部に格納された対応するアドレス情報が示す前記レジスタ回路部のアドレスに書き込むために前記ホスト装置から入力されたデータを格納する第２記憶回路部と、
前記第１記憶回路部及び第２記憶回路部の動作制御をそれぞれ行う制御回路部と、
を備え、
前記制御回路部は、前記低消費電力の動作モードになると、前記ホスト装置から入力された前記レジスタ回路部の所望のアドレスを示す情報を、ホスト装置から入力された順に前記第１記憶回路部に格納させると共に、第１記憶回路部に格納された該アドレス情報が示す前記レジスタ回路部のアドレスに書き込むために前記ホスト装置から入力されたデータを、ホスト装置から入力された順に前記第２記憶回路部に格納させることを特徴とするインタフェース回路。
【請求項２】
前記制御回路部は、低消費電力の動作モードから通常動作モードに復帰する際、前記第１記憶回路部に対して、格納されたアドレス情報を格納順に前記レジスタ回路部に出力させると共に、前記第２記憶回路部に対して、格納されたデータを格納順に前記レジスタ回路部に出力させることを特徴とする請求項１記載のインタフェース回路。
【請求項３】
前記第１記憶回路部及び第２記憶回路部は、同数の各バッファ領域をそれぞれ有するＦＩＦＯメモリをそれぞれ備え、該各ＦＩＦＯメモリは、データの読み出し及びデータの書き込みをそれぞれ同期して行うことを特徴とする請求項１又は２記載のインタフェース回路。
【請求項４】
前記制御回路部は、前記第１記憶回路部及び第２記憶回路部に対して、データの書き込みを同期化させるために使用する書き込み用クロック信号の周波数が、データの読み出しを同期化させるために使用する読み出し用クロック信号の周波数以上になるように該各クロック信号に基づいてアクセスを行うことを特徴とする請求項３記載のインタフェース回路。
【請求項５】
前記制御回路部は、低消費電力の動作モードから通常動作モードに復帰する際、第１記憶回路部及び第２記憶回路部の各ＦＩＦＯメモリにそれぞれ格納された情報及びデータが前記レジスタ回路部へ読み出されて該各ＦＩＦＯメモリにそれぞれデータが格納されていない状態になると、前記第１記憶回路部及び第２記憶回路部に対して、ホスト装置から入力されたアドレス情報及び書き込み用データをＦＩＦＯメモリに格納することなく前記レジスタ回路部にそれぞれ出力させることを特徴とする請求項３又は４記載のインタフェース回路。
【請求項６】
前記第１記憶回路部及び第２記憶回路部は、前記制御回路部からの制御信号に応じて、ホスト装置から入力されたデータ又は対応する前記ＦＩＦＯメモリから読み出されたデータのいずれか一方を排他的に選択して前記レジスタ回路部へ出力する選択回路をそれぞれ備えることを特徴とする請求項５記載のインタフェース回路。
【請求項７】
前記制御回路部は、
前記ホスト装置からのアクセスに応じて、前記第１記憶回路部及び第２記憶回路部へのデータ書き込み制御を行う書き込み制御回路と、
該書き込み制御回路によって前記第１記憶回路部及び第２記憶回路部へのデータ書き込みが開始されると、前記第１記憶回路部及び第２記憶回路部に対してデータ読み出しを開始させる読み出し制御回路と、
前記第１記憶回路部及び第２記憶回路部の各ＦＩＦＯメモリのデータ格納状態を検出し、該検出結果を示す信号を出力するＦＩＦＯ状態検出回路と、
低消費電力の動作モードであるか否か、及び該ＦＩＦＯ状態検出回路から出力された信号に応じて前記第１記憶回路部及び第２記憶回路部の各選択回路の動作制御を行う選択制御回路と、
を備えることを特徴とする請求項６記載のインタフェース回路。
【請求項８】
前記レジスタ回路部、第１記憶回路部、第２記憶回路部及び制御回路部は１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６又は７記載のインタフェース回路。
【請求項９】
ホスト装置からのデータが入力される入力端子と、該入力端子に入力されたデータに対して所定の処理を行うデータ処理部と、該データ処理部を動作させるためのクロック信号を生成するクロック信号生成部と、低消費電力で動作を行う動作モードに遷移するために、該クロック信号生成部に対して、前記データ処理部へのクロック信号の周波数を所定値よりも小さくするように制御する動作モード変更部とを備える、前記ホスト装置との間のインタフェースを行うインタフェース回路を有する光ディスク装置において、
前記インタフェース回路は、
前記入力端子に入力されたデータを前記データ処理部に伝送する第１経路、及び前記入力端子に入力されたデータをメモリを介して前記データ処理部に伝送する第２経路を有するバッファリング部と、
前記動作モード変更部によって低消費電力の動作モードに遷移した際に、該バッファリング部に対して、前記第２経路が排他的に使用可能になるように制御する経路選択部と、
を備えることを特徴とする光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パーソナルコンピュータ等のホスト装置とのインタフェースを行うインタフェース回路に関し、特に低消費電力化を必要とする例えば光ディスク装置等の装置に搭載されたインタフェース回路に関する。
【０００２】
【従来の技術】
従来、光ディスク装置では、使用されないときは低消費電力状態になり、可能な限り消費電力を低減させるようになっていた。このような低消費電力状態では、光ディスクで使用されているクロック周波数を低下させることが最も有効である。ただし、ホストコンピュータと光ディスク装置との間でのデータ転送は、ある程度高速の転送レートが要求されるため、光ディスク装置では通常周波数の大きいクロックを必要とする。したがって、光ディスク装置は、ホストコンピュータとの間でデータ転送を行う場合は、クロック周波数を低下させて低消費電力状態にすることができなかった。
【０００３】
一方、従来の光ディスク装置では、可能な限り消費電力を低下させたいため、ホストコンピュータと直接インタフェースを行う部分にはクロック周波数を正規の周波数にし、ホストコンピュータと直接インタフェースを行う部分のクロック周波数を低下させて、ホストコンピュータからのコマンドを受信し解析した後に、必要な場合にのみクロック周波数を上昇させるようにしていた（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００１−１３５００９号公報
【０００５】
【発明が解決しようとする課題】
しかし、このような従来の方法においても、ホストコンピュータと直接インタフェースを行う部分は、ある程度大きな部分を占めることから、低消費電力化の効果が小さかった。また、入力されたコマンドを解析してからクロック周波数を上げて低消費電力状態から通常の状態に復帰するかどうかを判断するため、時間がかかるという問題があった。前記の低消費電力の効果が小さい問題を解決するために、ホストコンピュータと直接インタフェースを行う部分のクロック周波数を低下させても、ホストコンピュータからのコマンドを得ることができるように非同期化することで、ホストコンピュータとのインタフェース部全体のクロックを低下させることを可能にした方法があるが、外来ノイズに弱いという欠点があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、低消費電力動作モードのクロック周波数をより小さくすると共に、ノイズに強く誤動作しないようにすることができ、ホストコンピュータ等のホスト装置とのインタフェースを行う部分を同期式で多重化して、受け付けたホスト装置からのアクセスを順番に実行することができる、ホスト装置とのインタフェースを行うインタフェース回路及びインタフェース回路を有する光ディスク装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るインタフェース回路は、低消費電力で動作を行う動作モードを備えた所定の機能を有する装置と該装置が接続されるホスト装置との間のインタフェースを行うインタフェース回路において、
前記ホスト装置との間で伝送を行うデータを一時的に格納するレジスタ回路部と、
前記ホスト装置から入力された前記レジスタ回路部の所望のアドレスを示す情報を格納する第１記憶回路部と、
該第１記憶回路部に格納された対応するアドレス情報が示す前記レジスタ回路部のアドレスに書き込むために前記ホスト装置から入力されたデータを格納する第２記憶回路部と、
前記第１記憶回路部及び第２記憶回路部の動作制御をそれぞれ行う制御回路部と、
を備え、
前記制御回路部は、前記低消費電力の動作モードになると、前記ホスト装置から入力された前記レジスタ回路部の所望のアドレスを示す情報を、ホスト装置から入力された順に前記第１記憶回路部に格納させると共に、第１記憶回路部に格納された該アドレス情報が示す前記レジスタ回路部のアドレスに書き込むために前記ホスト装置から入力されたデータを、ホスト装置から入力された順に前記第２記憶回路部に格納させるものである。
【０００８】
また、前記制御回路部は、低消費電力の動作モードから通常動作モードに復帰する際、前記第１記憶回路部に対して、格納されたアドレス情報を格納順に前記レジスタ回路部に出力させると共に、前記第２記憶回路部に対して、格納されたデータを格納順に前記レジスタ回路部に出力させるようにしてもよい。
【０００９】
具体的には、前記第１記憶回路部及び第２記憶回路部は、同数の各バッファ領域をそれぞれ有するＦＩＦＯメモリをそれぞれ備え、該各ＦＩＦＯメモリは、データの読み出し及びデータの書き込みをそれぞれ同期して行うようにした。
【００１０】
また、具体的には、前記制御回路部は、前記第１記憶回路部及び第２記憶回路部に対して、データの書き込みを同期化させるために使用する書き込み用クロック信号の周波数が、データの読み出しを同期化させるために使用する読み出し用クロック信号の周波数以上になるように該各クロック信号に基づいてアクセスを行うようにしてもよい。
【００１１】
一方、前記制御回路部は、低消費電力の動作モードから通常動作モードに復帰する際、第１記憶回路部及び第２記憶回路部の各ＦＩＦＯメモリにそれぞれ格納された情報及びデータが前記レジスタ回路部へ読み出されて該各ＦＩＦＯメモリにそれぞれデータが格納されていない状態になると、前記第１記憶回路部及び第２記憶回路部に対して、ホスト装置から入力されたアドレス情報及び書き込み用データをＦＩＦＯメモリに格納することなく前記レジスタ回路部にそれぞれ出力させるようにしてもよい。
【００１２】
この場合、前記第１記憶回路部及び第２記憶回路部は、前記制御回路部からの制御信号に応じて、ホスト装置から入力されたデータ又は対応する前記ＦＩＦＯメモリから読み出されたデータのいずれか一方を排他的に選択して前記レジスタ回路部へ出力する選択回路をそれぞれ備えるようにした。
【００１３】
また、前記制御回路部は、
前記ホスト装置からのアクセスに応じて、前記第１記憶回路部及び第２記憶回路部へのデータ書き込み制御を行う書き込み制御回路と、
該書き込み制御回路によって前記第１記憶回路部及び第２記憶回路部へのデータ書き込みが開始されると、前記第１記憶回路部及び第２記憶回路部に対してデータ読み出しを開始させる読み出し制御回路と、
前記第１記憶回路部及び第２記憶回路部の各ＦＩＦＯメモリのデータ格納状態を検出し、該検出結果を示す信号を出力するＦＩＦＯ状態検出回路と、
低消費電力の動作モードであるか否か、及び該ＦＩＦＯ状態検出回路から出力された信号に応じて前記第１記憶回路部及び第２記憶回路部の各選択回路の動作制御を行う選択制御回路と、
を備えるようにした。
【００１４】
また、前記レジスタ回路部、第１記憶回路部、第２記憶回路部及び制御回路部は１つのＩＣに集積されるようにしてもよい。
【００１５】
一方、この発明に係る光ディスク装置は、ホスト装置からのデータが入力される入力端子と、該入力端子に入力されたデータに対して所定の処理を行うデータ処理部と、該データ処理部を動作させるためのクロック信号を生成するクロック信号生成部と、低消費電力で動作を行う動作モードに遷移するために、該クロック信号生成部に対して、前記データ処理部へのクロック信号の周波数を所定値よりも小さくするように制御する動作モード変更部とを備える、前記ホスト装置との間のインタフェースを行うインタフェース回路を有する光ディスク装置において、
前記インタフェース回路は、
前記入力端子に入力されたデータを前記データ処理部に伝送する第１経路、及び前記入力端子に入力されたデータをメモリを介して前記データ処理部に伝送する第２経路を有するバッファリング部と、
前記動作モード変更部によって低消費電力の動作モードに遷移した際に、該バッファリング部に対して、前記第２経路が排他的に使用可能になるように制御する経路選択部と、
を備えるものである。
【００１６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明のインタフェース回路が使用されるシステム装置の例を示した概略図であり、図１では、ＡＴＡ／ＡＴＡＰＩの規格に準拠したインタフェース回路で接続された場合を例にして示している。
ホストコンピュータＨＣは、ＡＴＡ／ＡＴＡＰＩ接続の場合、ホストコンピュータＨＣ側のＡＴＡ／ＡＴＡＰＩ規格に準拠したインタフェース回路（以下、ＡＴＡ／ＡＴＡＰＩインタフェース回路と呼ぶ）にＡＴＡ／ＡＴＡＰＩ規格に準拠した装置（以下、ＡＴＡ／ＡＴＡＰＩ装置と呼ぶ）を２つ接続することができる。
【００１７】
図１では、ハードディスク装置（以下、ＨＤＤ装置と呼ぶ）１及び光ディスク装置２が、ＡＴＡ／ＡＴＡＰＩケーブル３を使用してホストコンピュータＨＣにそれぞれ接続されている。２つの装置の内１つをマスターと呼び、もう１つをスレーブと呼んで区別し、図１の場合ＨＤＤ装置１がマスターであり、光ディスク装置２がスレーブになる。光ディスク装置２は、ＡＴＡ／ＡＴＡＰＩの規格に準拠したインタフェース回路４を備えている。なお、ＨＤＤ装置１や光ディスク装置２をデバイスと呼び、ホストコンピュータＨＣはホスト装置をなす。
【００１８】
図２は、本発明の第１の実施の形態におけるインタフェース回路の例を示したブロック図であり、図１のインタフェース回路４の内部構成例を示している。
図２において、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、ホストコンピュータＨＣからＡＴＡ／ＡＴＡＰＩの規格に準拠した接続端子１２を介してデータ書き込み又はデータ読み出しが行われる。ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、ＡＴＡＰＩコントローラ１３によって動作制御され、通常動作時には、接続端子１２、セレクタ１４及びＦＩＦＯ回路１５を介してホストコンピュータＨＣからのデータが書き込まれる。該書き込まれたデータは、セレクタ１６及び１７並びにＳｙｓｃｏｎインタフェース回路１８を介して光ディスク装置２のＣＰＵ３１に転送される。
【００１９】
また、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、通常動作時には、Ｓｙｓｃｏｎインタフェース回路１８、セレクタ１４及びＦＩＦＯ回路１５を介してＣＰＵ３１からのデータが書き込まれる。該書き込まれたデータは、セレクタ１９及び接続端子１２を介してホストコンピュータＨＣに転送される。セレクタ１４，１６，１７，１９は、ＡＴＡＰＩコントローラ１３によってそれぞれ動作制御されるが、図２ではその接続を省略して示している。
【００２０】
ＣＰＵ３１に接続されているメモリ３２には制御プログラムであるファームウエアが書き込まれている。ホストコンピュータＨＣとの間でデータ転送を行う場合は、インタフェース回路４は、内蔵メモリ２０を使用して接続端子１２とバッファＲＡＭインタフェース回路２１との間のデータ転送の仲介を行う。バッファＲＡＭインタフェース回路２１にはバッファＲＡＭ２２が接続されており、該バッファＲＡＭ２２は、ＤＲＡＭ等のメモリで光ディスクに対してライト又はリードするデータを記憶させておくものである。
【００２１】
ＡＴＡＰＩコントローラ１３には、接続端子１２を介してホストコンピュータＨＣから、アドレスデータＤＡ［２：０］、書き込み制御信号ＤＩＯＷＢ、読み出し制御信号ＤＩＯＲＢ及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢがそれぞれ入力されている。アドレスデータＤＡ［２：０］は、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１のアドレスを示し、書き込み制御信号ＤＩＯＷＢは、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１へのデータ書き込みを制御する信号であり、読み出し制御信号ＤＩＯＲＢは、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１からのデータ読み出しを制御する信号であり、チップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢは、図４で示すＡＴＡ／ＡＴＡＰＩレジスタ回路１１におけるコマンド・ブロック・レジスタとコントロール・ブロック・レジスタの選択を行う信号である。
【００２２】
図３は、ホストコンピュータＨＣが、接続端子１２を介してＡＴＡ／ＡＴＡＰＩレジスタ回路１１にアクセスするときのタイミング例を示したタイミングチャートである。なお、図３では、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１に対してデータ書き込みを行う場合を例にして示しており、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１のデータを読み出す場合は、図３の書き込み制御信号ＤＩＯＷＢを読み出し制御信号ＤＩＯＲＢに置き換えればよい。
【００２３】
ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、ＡＴＡのＨＤＤ装置特有のレジスタをＡＴＡＰＩのＣＤ−ＲＯＭ装置に対応できるように拡張され、その後に統合されたものがＡＴＡ／ＡＴＡＰＩレジスタ回路として再定義されたものであり、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、図４で示すように、チップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢ及びアドレスデータＤＡ［２：０］で示される９つのレジスタで構成されている。なお、図４では、カッコ内がＡＴＡＰＩのレジスタ名称を示している。
【００２４】
ホストコンピュータＨＣが、マスター又はスレーブのどちらのデバイスを選択して動作させるかは、図４のＤｅｖｉｃｅ／Ｈｅａｄ（Ｄｒｉｖｅ  Ｓｅｌｅｃｔ）レジスタの所定のビットを「１」にするか又は「０」にするかで選択することができる。例えば、図１で示すように、マスターにＨＤＤ装置１が、スレーブに光ディスク装置２が接続されている場合には、ホストコンピュータＨＣは、Ｄｒｉｖｅ  Ｓｅｌｅｃｔレジスタを書き換えて、マスターへのアクセスなのかスレーブへのアクセスなのかが分かるようになっている。Ｄｒｉｖｅ  Ｓｅｌｅｃｔレジスタは、ホストコンピュータＨＣから書き込まれた場合は、マスターとスレーブの両方に書き込まれる。ホストコンピュータＨＣは、Ｄｒｉｖｅ  ＳｅｌｅｃｔレジスタにおけるＤＲＶ（ｂｉｔ４）＝０にしてマスターを選択し、ＤＲＶ＝１にしてスレーブを選択する。
【００２５】
マスターのＨＤＤ装置１とスレーブの光ディスク装置２は、ホストコンピュータＨＣに組み込まれるときに、マスターに接続されるのかスレーブに接続されるのかが設定されるため、Ｄｒｉｖｅ  Ｓｅｌｅｃｔレジスタに書き込まれた値と該設定された値とを比較することで、自分が選択されているかどうかを判別することができる。例えば、スレーブの光ディスク装置２は、ホストコンピュータＨＣがマスターを選択した場合は低消費電力動作モードになり、ホストコンピュータＨＣがスレーブを選択すると、低消費電力動作モードから復帰して通常動作モードになる。低消費電力動作モードは、光ディスク装置２のクロック周波数を通常動作モードよりも低くすることにより電力の消費を小さくする。
【００２６】
ここで、図２において、低消費電力動作モードになると、ＣＰＵ３１は、Ｓｙｓｃｏｎインタフェース回路１８に対して、ＡＴＡＰＩコントローラ１３及びクロック切替回路２３にそれぞれ出力しているパワーセーブ信号ＰＳをイネーブルにさせる。クロック切替回路２３には、所定のクロック信号ＰＬＬＣＫを生成して出力するＰＬＬ回路２４、水晶発振子を使用して所定のクロック信号ＸＣＫを生成して出力するクロック回路２５、及び該クロック信号ＸＣＫを分周して複数の周波数のクロック信号を生成し、あらかじめ選択された周波数の信号をクロック信号ＩＣＫとして出力するクロック分周回路２６がそれぞれ接続されている。クロック信号ＰＬＬＣＫは、クロック信号ＸＣＫよりも周波数は高いが、安定するまでに時間を要し、クロック信号ＩＣＫが最も周波数が低い。
【００２７】
クロック分周回路２６は、例えば１，２，４，８ＭＨｚの４種類の周波数のクロック信号を生成し、この内の１ＭＨｚの周波数の信号をクロック信号ＩＣＫとしてクロック切替回路２３に出力するものとする。クロック切替回路２３は、パワーセーブ信号ＰＳがディスエーブル状態であると、通常動作モードと判断してＰＬＬ回路２４からのクロック信号ＰＬＬＣＫをメインクロック信号ＭＣＫとしてＡＴＡＰＩコントローラ１３に出力すると共にクロック回路２５からのクロック信号ＸＣＫをＡＴＡＰＩコントローラ１３に出力する。
【００２８】
また、クロック切替回路２３は、パワーセーブ信号ＰＳがイネーブル状態のときは、ＡＴＡＰＩコントローラ１３からの指令に基づいてＰＬＬ回路２４の動作を停止させると共に、低消費電力動作モードと判断してクロック分周回路２６からのクロック信号ＩＣＫをメインクロック信号ＭＣＫとしてＡＴＡＰＩコントローラ１３に出力する。この場合においても、クロック切替回路２３は、クロック信号ＸＣＫをＡＴＡＰＩコントローラ１３に出力する。
【００２９】
ここで、パワーセーブ信号ＰＳがイネーブルになると、クロック切替回路２３は、ＡＴＡＰＩコントローラ１３からの指令に基づいてＰＬＬ回路２４を作動させる。しかし、ＰＬＬ回路２４は、動作を開始してクロック信号ＰＬＬＣＫを安定させるまでに時間を要することから、クロック切替回路２３は、クロック信号ＰＬＬＣＫが安定するまでの所定の期間、クロック信号ＸＣＫをメインクロック信号ＭＣＫとしてＡＴＡＰＩコントローラ１３に出力し、所定の期間が経過するとクロック信号ＰＬＬＣＫをメインクロック信号ＭＣＫとしてＡＴＡＰＩコントローラ１３に出力する。
【００３０】
一方、低消費電力動作モードから通常動作モードへの移行は、ホストコンピュータＨＣからの制御信号によって行われる。すなわち、ＡＴＡＰＩコントローラ１３は、ホストコンピュータＨＣによって、書き込み制御信号ＤＩＯＷＢ又は読み出し制御信号ＤＩＯＲＢがアサートされると、該アサートされたことをＣＰＵ３１に知らせ、Ｓｙｓｃｏｎインタフェース回路１８は、パワーセーブ信号ＰＳをディスエーブルにする。ＡＴＡＰＩコントローラ１３は、低消費電力化回路２７を備え、低消費電力化回路２７は、書き込み制御信号ＤＩＯＷＢ又は読み出し制御信号ＤＩＯＲＢのアサートを検出して、ＣＰＵ３１に低消費電力動作モードから通常動作モードへの復帰を知らせる回路である。
【００３１】
前述したように、ホストコンピュータＨＣは、Ｄｒｉｖｅ  Ｓｅｌｅｃｔレジスタを書き換えて、制御対象となるＡＴＡ／ＡＴＡＰＩデバイスを選択した後、選択したデバイスのＡＴＡ／ＡＴＡＰＩレジスタ回路を書き換える。例えば、低消費電力動作モードでメインクロック信号ＭＣＫを１ＭＨｚにし、ホストコンピュータＨＣがＤｒｉｖｅ  Ｓｅｌｅｃｔレジスタに書き込んでＤＲＶ＝１としたときに、低消費電力動作モードから通常動作モードに復帰してメインクロック信号ＭＣＫをクロック信号ＸＣＫにする。
【００３２】
このとき、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１の書き込みを非同期で取り込むこともできる。このようにすれば、低消費電力動作モードのクロック周波数を低下させることができるが、外来のノイズには弱くなり誤ってＡＴＡ／ＡＴＡＰＩレジスタ回路１１に書き込む恐れがある。外来ノイズに強くするために、低消費電力動作モードから通常動作モードに復帰するときのＡＴＡ／ＡＴＡＰＩレジスタ回路１１への書き込みをメインクロックＭＣＫに同期して処理するが、複数のレジスタへの書き込みが連続した場合、書き込みの間隔が短くなると誤ったアドレスにデータを書き込む等の間違いが発生する。
【００３３】
このような間違いを防止する目的で書き込み部分を多重化するために、アドレスデータを格納する第１ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリと、データを格納する第２ＦＩＦＯメモリをそれぞれ設けて、ＡＴＡＰＩコントローラ１３は、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１のレジスタを示すアドレスデータを第１ＦＩＦＯメモリに、該アドレスデータが示すアドレスへの対応する書き込み用データを第２ＦＩＦＯメモリに順番に格納する。第１ＦＩＦＯメモリは、ＡＴＡＰＩコントローラ１３内に設けられ、第２ＦＩＦＯメモリは、ＦＩＦＯ回路１５内に設けられている。
【００３４】
図５は、ＡＴＡＰＩコントローラ１３及びＦＩＦＯ回路１５の内部構成例を示した概略図である。
図５において、ＡＴＡＰＩコントローラ１３は、第１ＦＩＦＯメモリ４１と、該第１ＦＩＦＯメモリ４１に対するデータ書き込み制御を行う書き込み制御回路４２と、該第１ＦＩＦＯメモリ４１に対するデータ読み出し制御を行う読み出し制御回路４３とを備えている。なお、書き込み制御回路４２は、後述する第２ＦＩＦＯメモリ５１に対するデータ書き込み制御をも行い、読み出し制御回路４３は、該第２ＦＩＦＯメモリ５１に対するデータ読み出し制御をも行う。
【００３５】
更に、ＡＴＡＰＩコントローラ１３は、第１ＦＩＦＯメモリ４１及びＦＩＦＯ回路１５の後述する第２ＦＩＦＯメモリ５１の各状態を検出するＦＩＦＯ状態検出回路４４と、セレクタ４５と、該セレクタ４５の選択制御信号ＦＩＦＯＳＥＬを生成して出力するＦＩＦＯＳＥＬ生成回路４６と、アドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢからＡＴＡ／ＡＴＡＰＩレジスタ回路１１のアドレスを生成して出力するデコーダ４７とを備えている。一方、ＦＩＦＯ回路１５は、第２ＦＩＦＯメモリ５１及びセレクタ５２で構成されている。
【００３６】
ＡＴＡＰＩコントローラ１３において、アドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢが、第１ＦＩＦＯメモリ４１及びセレクタ４５の一方の入力端にそれぞれ入力されており、第１ＦＩＦＯメモリ４１の出力データ信号は、セレクタ４５の他方の入力端に入力されている。セレクタ４５から出力されたデータ信号は、デコーダ４７でデコードされ、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１の所望のレジスタを示す９ビットのアドレスデータａｔａｐｉｅｎ［８：０］に変換されてＡＴＡ／ＡＴＡＰＩレジスタ回路１１に出力され、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は該アドレスデータａｔａｐｉｅｎ［８：０］が入力されるとイネーブルになる。セレクタ４５は、ＦＩＦＯＳＥＬ生成回路４６から入力される選択制御信号ＦＩＦＯＳＥＬに応じて、入力された２つのデータ信号の内いずれか一方を選択して排他的に出力する。
【００３７】
書き込み制御回路４２には、接続端子１２を介してホストコンピュータＨＣからの書き込み制御信号ＤＩＯＷＢと、クロック信号ＸＣＫがそれぞれ入力されている。書き込み制御回路４２は、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１に対するライトアドレスｗａｄｒ及びライトイネーブル信号ｗｅｎをそれぞれ生成する。該生成されたライトアドレスｗａｄｒ及びライトイネーブル信号ｗｅｎは第１ＦＩＦＯメモリ４１、第２ＦＩＦＯメモリ５１及び読み出し制御回路４３にそれぞれ出力される。更に、書き込み制御回路４２で生成されたライトアドレスｗａｄｒはＦＩＦＯ状態検出回路４４へも出力される。
【００３８】
読み出し制御回路４３は、メインクロック信号ＭＣＫが入力されており、書き込み制御回路４２から入力されたライトアドレスｗａｄｒ及びライトイネーブル信号ｗｅｎからリードアドレスｒａｄｒ及びリードイネーブル信号ｒｅｎをそれぞれ生成する。該生成されたリードアドレスｒａｄｒ及びリードイネーブル信号ｒｅｎは、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にそれぞれ出力され、リードアドレスｒａｄｒはＦＩＦＯ状態検出回路４４へも出力される。
【００３９】
ＦＩＦＯ状態検出回路４４は、入力されたライトアドレスｗａｄｒ及びリードアドレスｒａｄｒから、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にデータが格納されていない状態であるｅｍｐｔｙ状態であるか、又は第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にデータをこれ以上格納することができない状態であるｆｕｌｌ状態であるかを検出する。ＦＩＦＯ状態検出回路４４は、ｅｍｐｔｙ状態であるか否かを示すｅｍｐｔｙ信号ＳｅをＦＩＦＯＳＥＬ生成回路４６に、ｆｕｌｌ状態であるか否かを示す信号ＤＩＯＲＤＹを接続端子１２を介してホストコンピュータＨＣにそれぞれ出力する。
【００４０】
ＦＩＦＯＳＥＬ生成回路４６は、パワーセーブ信号ＰＳが入力されており、図６で示すように、該パワーセーブ信号ＰＳ及びｅｍｐｔｙ信号Ｓｅから選択制御信号ＦＩＦＯＳＥＬを生成し、セレクタ４５及び５２へそれぞれ出力する。図６から分かるように、パワーセーブ信号ＰＳがロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベルに立ち上がって低消費電力動作モードになると、選択制御信号ＦＩＦＯＳＥＬはローレベルからハイレベルに立ち上がり、セレクタ４５は、第１ＦＩＦＯメモリ４１からのデータを選択して出力し、セレクタ５２は、第２ＦＩＦＯメモリ５１からのデータを選択して出力する。
【００４１】
また、ｅｍｐｔｙ信号Ｓｅがローレベルからハイレベルに立ち上がると選択制御信号ＦＩＦＯＳＥＬはハイレベルからローレベルに立ち下がり、セレクタ４５は、入力されたアドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢを選択して出力し、セレクタ５２は、入力されたデータＤＤ［１５：０］を選択して出力する。
【００４２】
次に、ＦＩＦＯ回路１５において、セレクタ１４を介してデータＤＤ［１５：０］が、第２ＦＩＦＯメモリ５１及びセレクタ５２の一方の入力端にそれぞれ入力されており、第２ＦＩＦＯメモリ５１の出力データ信号は、セレクタ５２の他方の入力端に入力されている。セレクタ５２から出力されたデータ信号は、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１に格納される。セレクタ５２は、ＦＩＦＯＳＥＬ生成回路４６から入力される選択制御信号ＦＩＦＯＳＥＬに応じて入力された２つのデータ信号の内いずれか一方を選択して排他的に出力する。また、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１には、メインクロック信号ＭＣＫが入力されている。
【００４３】
なお、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１はレジスタ回路部を、第１ＦＩＦＯメモリ４１及びセレクタ４５は第１記憶回路部をそれぞれなし、ＦＩＦＯ回路１５は第２記憶回路部を、書き込み制御回路４２、読み出し制御回路４３、ＦＩＦＯ状態検出回路４４及びＦＩＦＯＳＥＬ生成回路４６は制御回路部をなす。また、セレクタ４５及び５２はそれぞれ選択回路をなし、ＦＩＦＯＳＥＬ生成回路４６は選択制御回路をなす。更に、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１はデータ処理部を、ＰＬＬ回路２４、クロック分周回路２６及びクロック回路２５はクロック信号生成部をそれぞれなし、クロック切替回路２３は動作モード変更部を、ＦＩＦＯ回路１５はバッファリング部を、ＡＴＡＰＩコントローラ１３は経路選択部をそれぞれなす。厳密に言えば、第１ＦＩＦＯメモリ４１及びセレクタ４２もバッファリング部をなすと考えることができる。
【００４４】
このような構成において、図７は、図２の各部の動作例を示したタイミングチャートであり、図７を参照しながら、低消費電力動作モードから通常動作モードに復帰する際の第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１へのバッファリング処理によるＡＴＡ／ＡＴＡＰＩレジスタ回路１１へのデータ書き込み動作について説明する。なお、図２及び図７では、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１は、それぞれ４つのバッファ領域Ｂ０〜Ｂ３で構成されている場合を例にして示している。このため、図７では、ライトイネーブル信号ｗｅｎは、ｗｅｎ０〜ｗｅｎ３の４ビットの信号からなり、リードイネーブル信号ｒｅｎは、ｒｅｎ０〜ｒｅｎ３の４ビットの信号からなる。
【００４５】
また、図７において、ライトアドレスｗａｄｒ［２：０］及びリードアドレスｒａｄｒ［２：０］における０〜３は、バッファ領域Ｂ０〜Ｂ３の各アドレスを対応して示している。更に、図７では、データｄａ［４：０］は、アドレスデータＤＡ［２：０］の３ビットデータ及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢの２ビットデータからなる５ビットデータを示している。また、図７では、２’ｈ０のデータはアドレス２’ｈ０のデータを、２’ｈ１のデータはアドレス２’ｈ１のデータを、２’ｈ２のデータはアドレス２’ｈ２のデータを、２’ｈ３のデータはアドレス２’ｈ３のデータをそれぞれ示している。
【００４６】
パワーセーブ信号ＰＳがハイレベルになってイネーブルとなり低消費電力動作モードになると、ＦＩＦＯＳＥＬ生成回路４６からハイレベルの選択制御信号ＦＩＦＯＳＥＬが出力される。次に、ホストコンピュータＨＣからの書き込み制御信号ＤＩＯＷＢがローレベルになってアサートされ、書き込み制御信号ＤＩＯＷＢの信号レベルの立ち上がりをトリガとしてクロック信号ＸＣＫで同期されたライトアドレスｗａｄｒ［２：０］及びライトイネーブル信号ｗｅｎ０〜ｗｅｎ３がそれぞれ生成される。すなわち、書き込み制御回路４２は、書き込み制御信号ＤＩＯＷＢの信号レベルの立ち上がりからの次のクロック信号ＸＣＫの立ち上がりで第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にそれぞれデータ書き込みを行うライトネーブル信号ｗｅｎ０〜ｗｅｎ３を順に生成して、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にそれぞれ出力する。
【００４７】
次に、ライトアドレスｗａｄｒ［２：０］で指定された第１ＦＩＦＯメモリ４１にデータＤＤ［１５：０］が、第２ＦＩＦＯメモリ５１のアドレスにアドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢがそれぞれ同時に書き込まれる。読み出し制御回路４３は、書き込み制御回路４２からライトアドレスｗａｄｒ［２：０］及びライトイネーブル信号ｗｅｎ０〜ｗｅｎ３がそれぞれ入力され、メインクロック信号ＭＣＫに同期したリードアドレスｒａｄｒ［２：０］及びリードイネーブル信号ｒｅｎ０〜ｒｅｎ３を生成して、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にそれぞれ出力する。
【００４８】
すなわち、読み出し制御回路４３は、第１ＦＩＦＯメモリ４１に書き込まれたデータＤＤ［１５：０］並びに第２ＦＩＦＯメモリ５１に書き込まれたアドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢを、各ライトイネーブル信号ｗｅｎ０〜ｗｅｎ３の後におけるメインクロックＭＣＫの信号レベルの立ち上がりで生成したリードイネーブル信号ｒｅｎ０〜ｒｅｎ３で順に読み出しを行う。アドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢは、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１に書き込むためのアドレスデータ信号ａｔａｐｉｅｎ［８：０］となり、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１には、メインクロック信号ＭＣＫに同期して書き込まれる。なお、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、９つのレジスタからなることから、イネーブル信号を兼ねたアドレスデータ信号ａｔａｐｉｅｎは９ビットになっている。
【００４９】
ここで、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１において、それぞれライトアドレスｗａｄｒがリードアドレスｒａｄｒよりも先行するが、図８で示すようにＦＩＦＯメモリへのデータ書き込みが遅くてデータ読み出しが速い場合、データ書き込みにデータ読み出しが追いついてＦＩＦＯメモリがｅｍｐｔｙ状態になる。このため、ＦＩＦＯ状態検出回路４４からｅｍｐｔｙ状態を検出したことを示すハイレベルのｅｍｐｔｙ信号Ｓｅが出力され、ＦＩＦＯＳＥＬ生成回路４６からの選択制御信号ＦＩＦＯＳＥＬはローレベルになり、データＤＤ［１５：０］、アドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢがそれぞれデコーダ４７でデコードされてＡＴＡ／ＡＴＡＰＩレジスタ回路１１に出力される。なお、ＦＩＦＯ状態検出回路４４は、ｗａｄｒ−ｒａｄｒ＝１になるとｅｍｐｔｙ状態と判定する。
【００５０】
また、図９で示すように、ＦＩＦＯメモリへのデータ書き込みが速くてデータ読み出しが遅い場合、データ書き込みがデータ読み出しに追いついてＦＩＦＯメモリがｆｕｌｌ状態になる。このため、ＦＩＦＯ状態検出回路４４は、ｆｕｌｌ状態を検出したことを示すハイレベルの信号ＤＩＯＲＤＹを接続端子１２を介してホストコンピュータＨＣに出力し、ホストコンピュータＨＣから光ディスク装置２へのアクセスを一時停止させる。
【００５１】
次に、図１０は、低消費電力動作モードから通常動作モードへ復帰したときの第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１へのデータ書き込み動作のフローを示したフローチャートである。図１０を用いて、低消費電力動作モードから通常動作モードへ復帰したときの第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１へのデータ書き込み処理の流れについて、もう少し詳細に説明する。
【００５２】
図１０において、まず最初に、書き込み制御回路４２は、ホストコンピュータＨＣからの書き込み制御信号ＤＩＯＷＢがアサートされたか否かを検出し（ステップＳ１）、アサートされると（ＹＥＳ）、ライトアドレスｗａｄｒ［２：０］＝２’ｈ０にして第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１へそれぞれ出力する（ステップＳ２）。すなわち、ステップＳ２で、ライトイネーブル信号ｗｅｎ０がハイレベルになって、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１の各最初のアドレスにそれぞれデータ書き込みが行われる。また、ステップＳ１で、書き込み制御信号ＤＩＯＷＢがアサートされなかった場合（ＮＯ）は、引き続きステップＳ１の処理を行う。
【００５３】
次に、書き込み制御回路４２は、２回目以降のホストコンピュータＨＣからの書き込み制御信号ＤＩＯＷＢがアサートされたか否かを検出し（ステップＳ３）、アサートされると（ＹＥＳ）、ライトアドレスｗａｄｒ［２：０］をインクリメントする（ステップＳ４）。すなわち、ステップＳ４で、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１において、次のアドレス以降でデータ書き込みが行われる。また、ステップＳ３で、書き込み制御信号ＤＩＯＷＢがアサートされなかった場合（ＮＯ）は、引き続きステップＳ３の処理を行う。
【００５４】
次に、ＦＩＦＯ状態検出回路４４は、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１がｆｕｌｌ状態であるか否かを調べ（ステップＳ５）、ｆｕｌｌ状態である場合（ＹＥＳ）は、ホストコンピュータＨＣへの信号ＤＩＯＲＤＹをローレベルにしてネゲートし（ステップＳ６）、ステップＳ５に戻る。また、ステップＳ５で、ｆｕｌｌ状態でない場合（ＮＯ）は、ステップＳ３に戻る。
【００５５】
次に、図１１は、低消費電力動作モードから通常動作モードへ復帰したときの第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１からのデータ読み出し動作のフローを示したフローチャートである。図１１を用いて、低消費電力動作モードから通常動作モードへ復帰したときの第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１からのデータ書き込み処理の流れについて、もう少し詳細に説明する。
図１１において、まず最初に、読み出し制御回路４３は、リードアドレスｒａｄｒ［２：０］＝２’ｈ０にし（ステップＳ１１）、ライトアドレスｗａｄｒ［２：０］＝２’ｈ０であるか否かを調べる（ステップＳ１２）。
【００５６】
ステップＳ１２で、ライトアドレスｗａｄｒ［２：０］＝２’ｈ０でない場合（ＮＯ）、読み出し制御回路４３は、リードアドレスｒａｄｒ［２：０］からリードイネーブル信号ｒｅｎ０〜ｒｅｎ３をそれぞれ生成して第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１にそれぞれ出力する（ステップＳ１３）。すなわち、ステップＳ１３で、リードアドレスｒａｄｒ［２：０］＝２’ｈ０のデータが、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１からＡＴＡ／ＡＴＡＰＩレジスタ回路１１にそれぞれ出力される。また、ステップＳ１２で、ライトアドレスｗａｄｒ［２：０］＝２’ｈ０である場合（ＹＥＳ）は、引き続きステップＳ１２の処理を行う。
【００５７】
次に、デコーダ４７は、第１ＦＩＦＯメモリ４１から入力されたアドレスデータＤＡ［２：０］及びチップセレクト信号ＣＳ１ＦＸＢ，ＣＳ３ＦＸＢをデコードしてアドレスデータ信号ａｔａｐｉｅｎ［８：０］を生成してＡＴＡ／ＡＴＡＰＩレジスタ回路１１に出力する（ステップＳ１４）。次に、ＡＴＡ／ＡＴＡＰＩレジスタ回路１１は、第２ＦＩＦＯメモリ５１から入力されたデータＤＤ［１５：０］を、デコーダ４７から入力されたアドレスデータ信号ａｔａｐｉｅｎ［８：０］が示すレジスタに書き込む（ステップＳ１５）。
【００５８】
この後、ＦＩＦＯ状態検出回路４４は、第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１がｅｍｐｔｙ状態であるか否かを調べ（ステップＳ１６）、ｅｍｐｔｙ状態でない場合（ＮＯ）は、読み出し制御回路４３は、リードアドレスｒａｄｒ［２：０］をインクリメントして（ステップＳ１７）、ステップＳ１２に戻る。また、ステップＳ１６で、ｅｍｐｔｙ状態である場合（ＹＥＳ）は、ＦＩＦＯ状態検出回路４４は、選択制御信号ＦＩＦＯＳＥＬをローレベルにして（ステップＳ１８）、本フローは終了する。
【００５９】
このように、本第１の実施の形態におけるインタフェース回路は、クロック周波数をより小さくした低消費電力動作モードから通常動作モードに復帰する際、第１ＦＩＦＯメモリ４１にＡＴＡ／ＡＴＡＰＩレジスタ回路１１の所望のレジスタのアドレスを示すデータを格納すると共に、第２ＦＩＦＯメモリ５１にＡＴＡ／ＡＴＡＰＩレジスタ回路１１の所望のレジスタに書き込むデータを格納し、該第２ＦＩＦＯメモリ５１に格納したデータを第１ＦＩＦＯメモリ４１に格納したデータが示すアドレスのＡＴＡ／ＡＴＡＰＩレジスタ回路１１のレジスタに第２ＦＩＦＯメモリ５１に格納したデータを書き込むようにした。このことから、クロック周波数を小さくして低消費電力動作を行った動作モードから通常動作モードに復帰した際に、受け付けたホストコンピュータからのアクセスを順番に誤動作することなく実行することができる。
【００６０】
なお、前記第１の実施の形態では、ＡＴＡ／ＡＴＡＰＩの規格に準拠したインタフェース回路を例にして示したが、本発明はこれに限定するものではなく、ホストコンピュータＨＣとのインタフェースを行うインタフェース回路に適用するものである。
【００６１】
【発明の効果】
上記の説明から明らかなように、本発明のインタフェース回路及びインタフェース回路を有する光ディスク装置によれば、低消費電力の動作モードから通常の動作モードへ復帰する場合に、ホスト装置の信号を多重化して取り込むため、信号の取りこぼし等のエラーが発生を防止することができ、低消費電力の動作モードから通常の動作モードへ復帰する場合に、多重化して取り込んだホスト装置の信号を順番に実行するため、ホスト装置とのハンドシェークで誤りの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明のインタフェース回路が使用されるシステム装置の例を示した概略図である。
【図２】本発明の第１の実施の形態におけるインタフェース回路の例を示したブロック図である。
【図３】ホストコンピュータＨＣによるＡＴＡ／ＡＴＡＰＩレジスタ回路１１へのアクセスのタイミング例を示したタイミングチャートである。
【図４】ＡＴＡ／ＡＴＡＰＩレジスタ回路１１の構成例を示した図である。
【図５】ＡＴＡＰＩコントローラ１３及びＦＩＦＯ回路１５の内部構成例を示した概略図である。
【図６】選択制御信号ＦＩＦＯＳＥＬの生成方法を示したタイミングチャートである。
【図７】図２の各部の動作例を示したタイミングチャートである。
【図８】データ書き込みが遅くてデータ読み出しが速い場合のＦＩＦＯメモリの状態を示した図である。
【図９】データ書き込みが速くてデータ読み出しが遅い場合のＦＩＦＯメモリの状態を示した図である。
【図１０】第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１へのデータ書き込み動作のフローを示したフローチャートである。
【図１１】第１ＦＩＦＯメモリ４１及び第２ＦＩＦＯメモリ５１からのデータ読み出し動作のフローを示したフローチャートである。
【符号の説明】
２  光ディスク装置
４  インタフェース回路
１１  ＡＴＡ／ＡＴＡＰＩレジスタ回路
１２  接続端子
１３  ＡＴＡＰＩコントローラ
１４，１６，１７，１９，４５，５２  セレクタ
１５  ＦＩＦＯ回路
１８  Ｓｙｓｃｏｎインタフェース回路
２３  クロック切替回路
２４  ＰＬＬ回路
２５  クロック回路
２６  クロック分周回路
２７  低消費電力化回路
３１  ＣＰＵ
４１  第１ＦＩＦＯメモリ
４２  書き込み制御回路
４３  読み出し制御回路
４４  ＦＩＦＯ状態検出回路
４６  ＦＩＦＯＳＥＬ生成回路
４７  デコーダ
５１  第２ＦＩＦＯメモリ
ＨＣ  ホストコンピュータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004280558.tif 000009
【図８】
2004280558.tif 000010
【図９】
2004280558.tif 000011
【図１０】
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【図１１】
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