(57)【要約】【課題】従来よりも残留分極量を大きくすることができ、且つ、残留分極量のウエハ面内における分布のばらつきを小さくすることができる半導体装置及びその製造方法を提供すること。【解決手段】シリコン基板１の上方に層間絶縁膜１０を形成する工程と、下側層１１ａを層間絶縁膜１１上に形成する工程と、下側層１１ａを大気に曝す工程と、その後、上側層１１ｂを下側層１１ａ上に形成し、上側層１１ｂと上側層１１ａとを下部電極用導電膜１１とする工程と、上側層１１ｂ上に強誘電体膜１２を形成する工程と、強誘電体膜１２上に上部電極用導電膜１３を形成する工程と、下部電極用導電膜１１よりなる下部電極１１ｃと、強誘電体膜１２よりなるキャパシタ誘電体膜１２ａと、上部電極用導電膜１３よりなる上部電極１３ａとを備えたキャパシタＱを形成する工程と、を有することを特徴とする半導体装置の製造方法による。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された絶縁膜と、
下側層と上側層とを積層してなる下部電極と、キャパシタ誘電体膜と、上部電極とを前記絶縁膜上に順に形成してなるキャパシタと、
を備え、
前記下部電極の前記下側層の表面に、該下側層の自然酸化膜が形成されたことを特徴とする半導体装置。
【請求項２】
半導体基板の上方に絶縁膜を形成する工程と、
下部電極用導電膜の下側層を前記絶縁膜上に形成する工程と、
前記下側層を大気に曝す工程と、
前記下側層を大気に曝した後、下部電極用導電膜の上側層を前記下側層上に形成し、前記上側層と前記上側層とを下部電極用導電膜とする工程と、
前記上側層上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記下部電極用導電膜、前記強誘電体膜、及び前記上部電極用導電膜をパターニングして、前記下部電極用導電膜よりなる下部電極と、前記強誘電体膜よりなるキャパシタ誘電体膜と、前記上部電極用導電膜よりなる上部電極とを備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記大気に曝す工程における前記半導体基板の温度は０℃〜１００℃であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記大気に曝す工程は、５分〜７日間行われることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記下側層は、０℃〜３００℃の温度で形成されることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、強誘電体キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のフローティングゲートに電荷を蓄積することで情報を記憶するものであり、情報の書き込みの際には、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
一方、ＦｅＲＡＭは強誘電体キャパシタを備え、そのキャパシタ誘電体膜として強誘電体膜を使用し、上部電極と下部電極との間に書き込み電圧を印加することでキャパシタ誘電体膜に自発分極を生じさせる。その自発分極は、強誘電体のヒステリシス特性により電源を切っても残存し、その大きさと極性を検出することで情報が読み出される。このようなＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、また、省電力で高速の書き込みができる。
【０００５】
強誘電体キャパシタの特性は、キャパシタ誘電体膜の結晶性に大きく依存し、その結晶性が良いほど特性が向上する。そこで、下部電極の最上層としては、配向が一方向に揃って配向性が高くされたＰｔ膜を採用し、そのＰｔ膜の作用により、キャパシタ誘電体膜の結晶性を高くする。ペロプスカイト構造を有するキャパシタ誘電体膜の分極方向は（００１）方向なので、その配向も（００１）方向に揃うのが好ましい。しかし、実際にはそのようなキャパシタ誘電体膜を形成するのは困難であるため、（１１１）方向に配向が揃ったＰｔ膜を形成し、その上のキャパシタ誘電体膜も（１１１）方向に配向が揃うようにする。
【０００６】
但し、Ｐｔ膜は絶縁膜上に形成すると剥がれやすいので、その剥がれを防止するため、Ｐｔ膜の下にはＴｉ膜が形成される。このＴｉ膜は、剥がれ防止の他に、Ｐｔ膜の配向を揃える機能も有する。
【０００７】
よって、下部電極はＴｉ膜とＰｔ膜との二層構造を有することになるが、このような下部電極の形成方法や、形成後の処理としては以下のものがある。
【０００８】
第１の方法は、Ｔｉ膜を成膜した後に連続してＰｔ膜を形成する方法であって、これによれば下地のＳｉＯ２膜との密着性が良好になると共に、下部電極の抵抗増加を抑えることができる（例えば、特許文献１参照）。
【０００９】
第２の方法は、Ｔｉ膜とＰｔ膜を連続して成膜して下部電極を形成した後、強誘電体膜を形成する前に、下部電極に対して急速熱処理を行う方法である（例えば、特許文献２参照）。この方法によれば、下部電極の配向が（１１１）方向に揃うので、その上の強誘電体膜の配向も高まり、キャパシタの自発分極が高められる。
【００１０】
第３の方法は、Ｔｉ膜とＰｔ膜よりなる下部電極を形成し、その上に強誘電体膜としてＰＺＴ膜を形成した後、ＰＺＴ膜に対して熱処理を行う方法うである（例えば、特許文献３参照）。この方法によると、ＰＺＴ膜とＰｔ膜との界面にＰｂ−Ｐｔ−Ｔｉ−Ｏ反応層が形成され、劣化の少ないキャパシタを提供することが可能となる。
【００１１】
【特許文献１】
特開平９−２２３７７９号公報（段落番号００６２）
【特許文献２】
特開２０００−９１５１１号公報（段落番号００３２）
【特許文献３】
特開２０００−４０７７９号公報（段落番号００１９）
【００１２】
【発明が解決しようとする課題】
ところで、強誘電体キャパシタの特性を表す指標には種々あるが、その中でも特に重要なものに残留分極量Ｑｓｗがある。残留分極量Ｑｓｗとは、電源を切ったときにキャパシタ誘電体膜に残存ししている分極量であって、この値が大きいほど「０」と「１」との分別が容易となる。
【００１３】
しかしながら、上記した第１〜第３の方法は残留分極量Ｑｓｗについて考慮していないため、残留分極量Ｑｓｗを大きくする点と、該残留分極量Ｑｓｗのウエハ面内における分布のばらつきを小さくする点において改善の余地がある。
【００１４】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、従来よりも残留分極量を大きくすることができ、且つ、残留分極量のウエハ面内における分布のばらつきを小さくすることができる半導体装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板の上方に形成された絶縁膜と、下側層と上側層とが順に積層された下部電極と、キャパシタ誘電体膜と、上部電極とを前記絶縁膜上に順に形成してなるキャパシタと、を備え、前記下部電極の前記下側層の表面に、該下側層の自然酸化膜が形成されたことを特徴とする半導体装置によって解決する。
【００１６】
又は、半導体基板の上方に絶縁膜を形成する工程と、下部電極用導電膜の下側層を前記絶縁膜上に形成する工程と、前記下側層を大気に曝す工程と、前記下側層を大気に曝した後、下部電極用導電膜の上側層を前記下側層上に形成し、前記上側層と前記上側層とを下部電極用導電膜とする工程と、前記上側層上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極用導電膜を形成する工程と、前記下部電極用導電膜、前記強誘電体膜、及び前記上部電極用導電膜をパターニングして、前記下部電極用導電膜よりなる下部電極と、前記強誘電体膜よりなるキャパシタ誘電体膜と、前記上部電極用導電膜よりなる上部電極とを備えたキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００１７】
次に、本発明の作用について説明する。
【００１８】
本発明によれば、下部電極用導電膜の下側層を大気に曝した後、該下側層上に下部電極用導電膜の上側層を形成する。このような方法を採用することにより、ＦｅＲＡＭに必要な強誘電体膜の配向の強さを確保しながら、従来よりも残留分極量Ｑｓｗの大きさが大きくなり、且つ、ウエハ面内における残留分極量Ｑｓｗのばらつきが従来よりも小さくなる。更に、リーク電流特性を悪化させること無しに、キャパシタのリテンション特性、インプリント特性、及び疲労損失が従来よりも向上される。しかも、このような利点は、上側層の成膜温度に依存しない。
【００１９】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２０】
図１〜図２３は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図であり、図２４は、図７に対応する平面図である。
【００２１】
まず、図１に示す断面構造を得るまでの工程を説明する。
【００２２】
図１に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。素子分離絶縁膜２としてはＬＯＣＯＳ法の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を採用してもよい。
【００２３】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００２４】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４としてシリコン酸化膜を形成する。
【００２５】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、ｐウェル３ａ上ではｎ型不純物、ｎ型ウェル３ｂ上ではｐ型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極５ａ〜５ｃを形成する。
【００２６】
メモリセル領域Ａにおける１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００２７】
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。続いて、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側のｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
【００２８】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００２９】
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａをＬＤＤ構造にし、さらに、ｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。
【００３０】
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００３１】
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
【００３２】
次に、全面に高融点金属膜、例えば、Ｔｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域６ａ，ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
【００３３】
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）をカバー膜９上に約１．０μｍの厚さに成長する。
【００３４】
続いて、第１の層間絶縁膜１０を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してその表面を平坦化する。
【００３５】
次に、図２に示す構造を形成するまでの工程を説明する。
【００３６】
まず、成膜温度と成膜時間をそれぞれ２０℃、１４秒に設定し、ＤＣスパッタ法により、下部電極用導電膜の下側層１１ａとしてＴｉ層を第１の層間絶縁膜１０上に約２０ｎｍの厚さに形成する。下側層１１ａの成膜温度は２０℃に限定されず、０℃〜３００℃の温度であってよい。更に、下側層１１ａとしては、Ｔｉ層の他に、Ｔｉ、Ｐｔ−Ｔｉ合金、Ｉｒ−Ｔｉ合金、及びＲｕ−Ｔｉ合金のいずれかよりなる層を形成してよい。
【００３７】
その後、下側層１１ａを形成するのに使用したチャンバからシリコン基板１を取り出し、下側層１１ａを室温（約２４℃）で約２時間大気に曝し、その表面を自然酸化、又は吸湿させる。その結果、下側層１１ａの表面にはＴｉの薄い自然酸化膜が形成されることになる。なお、大気に曝す時間は上記に限定されず、５分から７日間であってよい。また、その際のシリコン基板１の温度も上記に限定されず、０℃〜１００℃であってよい。このように大気に曝すことで得られる効果については、後で詳述する。
【００３８】
次に、図３に示す構造を形成するまでの工程について説明する。
【００３９】
まず、成膜温度と成膜時間とをそれぞれ１００℃、１１２秒に設定し、ＤＣスパッタ法により、下部電極用導電膜の上側層１１ｂとしてＰｔ層を下側層１１ａ上に約１７５ｎｍの厚さに形成する。その結果、下側層１１ａと上側層１１ｂとで構成される下部電極用導電膜１１が形成されたことになる。このように、Ｔｉ層（下側層１１ａ）の上にＰｔ層（上側層１１ｂ）を形成することで、Ｔｉ層の作用によってＰｔ層の配向が（１１１）方向に揃い、後で形成されるＰＺＴ膜の配向を（１１１）方向に揃えることができる。更に、下側層１１ａは、下部電極用導電膜１１と第１の層間絶縁膜１０との密着強度を高める役割をも果たす。
【００４０】
なお、上側層１１ｂとしては、Ｐｔ層の他、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、及びＰｄＯｘのいずれかを含む単層又は複数層構造のものを形成してよい。
【００４１】
次に、図４に示す構造を形成するまでの工程について説明する。
【００４２】
まず、スパッタ法により、ＰＬＺＴ（ｌｅａｄ  ｌａｎｔｈａｎｕｍ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ；  （Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）を下部電極用導電膜１１の上に１００〜３００ｎｍの厚さ、例えば２４０ｎｍに形成し、これを強誘電体膜１２として使用する。なお、場合によっては、ＰＬＺＴにカルシウム（Ｃａ）やストロンチウム（Ｓｒ）を微量にドープしてもよい。また、ＰＬＺＴに代えて、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、（Ｓｒ，Ｔｉ）Ｏ３、（Ｂａ，Ｓｒ）ＴｉＯ３等の材料や、Ｂｉ４Ｔｉ２Ｏ１２等のＢｉ層状構造化合物で強誘電体膜１２を構成してもよい。更に、強誘電体膜１２の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ法がある。
【００４３】
続いて、アルゴンと酸素との混合ガス雰囲気中にシリコン基板１を置き、６００℃以上の温度、例えば７２５℃で２０秒間、昇温速度１２５℃／ｓｅｃの条件で、強誘電体膜１２を構成するＰＬＺＴ膜をＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理することにより、ＰＬＺＴ膜の結晶化処理を行う。そのような結晶化処理によれば、上側層１１ｂを構成するＰｔが緻密化し、下部電極用導電膜１１と強誘電体膜１２との境界面近傍におけるＰｔとＯとの相互拡散を抑制することもできる。
【００４４】
そのような強誘電体膜１２を形成した後に、その上に上部電極用導電膜１３として酸化イリジウム（ＩｒＯ２）膜をスパッタリング法により１００〜３００ｎｍの厚さ、例えば２００ｎｍの厚さに形成する。なお、上部電極用導電膜１３として、プラチナ膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
【００４５】
次に、図５に示す構造を得るまでの工程を説明する。
【００４６】
まず、上部電極形状のレジストパターン（不図示）を上部電極用導電膜１３上に形成した後に、そのレジストパターンをマスクに使用して上部電極用導電膜１３をエッチングし、これにより残った上部電極用導電膜１３をキャパシタの上部電極１３ａとして使用する。
【００４７】
そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間の条件で、強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージを回復させるために行われる。
【００４８】
続いて、メモリセル領域Ａにおいて、キャパシタ上部電極１３ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体膜１２をエッチングし、これにより残った強誘電体膜１２をキャパシタの誘電体膜１２ａとして使用する。そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間で強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、その下の膜に吸収された水分等を脱ガスするために行われる。
【００４９】
次に、図６に示すように、上部電極１３ａ、誘電体膜１２ａ及び下部電極用導電膜１１の上に、エンキャップ層１４としてＰＬＺＴ膜をスパッタリング法により５０ｎｍの厚さに常温下で形成する。このエンキャップ層１４は、還元され易い誘電体膜１２ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層１４として、ＰＺＴ膜、アルミナ膜、又は酸化チタン膜を形成してもよい。
【００５０】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１４の下の強誘電体膜１２を急速熱処理してその膜質を改善する。
【００５１】
次に、エンキャップ層１４の上にレジストを塗布し、これを露光、現像して上部電極１３ａ及び誘電体膜１２ａの上とその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層１４、下部電極用導電膜１１をエッチングし、これにより残った下部電極用導電膜１１をキャパシタの下部電極１１ｃ（図７参照）として使用する。エンキャップ層１４、下部電極用導電膜１１のエッチングは、塩素を用いたドライエッチングにより行われる。
【００５２】
そのレジストパターンを除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、強誘電体膜１２をアニールしてダメージから回復させる。
【００５３】
これにより、図７に示すように、第１の層間絶縁膜１０の上には、下部電極１１ｃ、誘電体膜１２ａ、上部電極１３ａからなるキャパシタＱが形成されることになる。
【００５４】
メモリセル領域Ａにおける絶縁膜を除いた平面構成を示すと図２４のようになり、矩形状の１つの誘電体膜１２ａの上には複数の上部電極１３ａが形成され、また、誘電体膜１２ａの下の下部電極１１ｃは誘電体膜１２ａの側方に延在する大きさとなっている。なお、図２４には、後述するコンタクトホール、ビット線等も描かれている。
【００５５】
次に、図８に示すように、キャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１５として膜厚１２００ｎｍのＳｉＯ２膜をＣＶＤ法により形成した後に、第２の層間絶縁膜１５の表面をＣＭＰ法により平坦化する。第２の層間絶縁膜１５の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁膜１５の表面の平坦化は、上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。
【００５６】
次に、図９に示すように、第２の層間絶縁膜１５の上にレジスト１６を塗布し、これを露光、現像して、メモリセル領域Ａの不純物拡散層６ａの上とキャパシタ下部電極１１ｃの上と周辺回路領域Ｂの不純物拡散層６ｂの上にそれぞれホール形成用窓１６ａ〜１６ｅを形成する。
【００５７】
続いて、第１及び第２の層間絶縁膜１０，１５、カバー膜９をドライエッチングして、メモリセル領域Ａの不純物拡散層６ａ、キャパシタ下部電極１１ｃの上にコンタクトホール１５ａ〜１５ｅを形成するとともに、周辺回路領域Ｂの不純物拡散層６ｂの上にもコンタクトホール１５ｄ、１５ｅを形成する。第１及び第２の層間絶縁膜１０，１５とカバー膜９は、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４、Ａｒを加えた混合ガスを用いてエッチングされる。
【００５８】
このエッチングの際には、キャパシタＱの下部電極１１ｃを覆っているＰＬＺＴエンキャップ層１４のエッチングレートが他の絶縁膜よりも小さいので、下部電極１１ａの上に形成される浅いコンタクトホール１５ｃと他のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅのエッチング深さの違いはエンキャップ層１４によって吸収される。
【００５９】
なお、コンタクトホール１５ａ〜１５ｅは、上が広くて下が狭いテーパ状となり、不純物拡散層６ａ、６ｂの上のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅの深さ方向中央での直径は約０．５μｍとなる。
【００６０】
次に、レジスト１６を除去した後に、図１０に示すように、第２の層間絶縁膜１５の上とコンタクトホール１５ａ〜１５ｅの内面にＲＦ前処理エッチングを行った後、それらの上にスパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）  膜を５０ｎｍの厚さに形成し、これらの膜をグルー膜１７とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、グルー膜１７の上にタングステン膜１８を形成する。なお、タングステン膜１８の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜１８は、各コンタクトホール１５ａ〜１５ｅを完全に埋め込む厚さ、例えば第２の層間絶縁膜１５上で５００ｎｍ程度とする。
【００６１】
なお、コンタクトホール１５ａ〜１５ｅはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜１８には空洞（す、ボイドともいう）が形成され難い。
【００６２】
次に、図１１に示すように、第２の層間絶縁膜１５上のタングステン膜１８とグルー膜１７をＣＭＰ法により除去し、各コンタクトホール１５ａ〜１５ｅ内にのみ残す。これにより、コンタクトホール１５ａ〜１５ｅ内のタングステン膜１８とグルー膜１７をプラグ１８ａ〜１８ｅとして使用する。ここで、ＣＭＰ法の代わりにエッチバックを用いると、タングステン膜１８のエッチングとグルー膜１７のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
【００６３】
なお、メモリセル領域Ａの１つのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ａ上の第１のプラグ１８ａは、後述するビット線に接続され、さらに、残り２つの第２のプラグ１８ｂは、後述する配線を介してキャパシタＱの上部電極１３ａに接続される。さらに、下部電極１１ｃの上のコンタクトホール１５ｃとその中のプラグ１８ｃは、図２４に示したように、誘電体膜１２ａからはみ出した部分に形成されるものであるが、図１１以降の図面では、理解を容易にするために、メモリセル領域Ａの不純物拡散層６ａ上の複数のプラグ１８ａ，１８ｂの延長上にあるように便宜的に描かれている。
【００６４】
その後に、コンタクトホール１５ａ〜１５ｅ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２の層間絶縁膜１５表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁膜１５を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１５を加熱しながらＮ２プラズマに曝して膜質を改善するアニールを例えば２分間行う。
【００６５】
続いて、図１２に示すように、第２の層間絶縁膜１５とプラグ１８ａ〜１８ｅの上に、プラズマＣＶＤ法によりＳｉＯＮ膜を例えば１００ｎｍの厚さに形成する。このＳｉＯＮ膜は、シラン（ＳｉＨ４）とＮ２Ｏの混合ガスを用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止するための酸化防止膜１９として使用される。
【００６６】
次に、図１３に示すように、フォトリソグラフィー法によりエンキャップ層１４と第２の層間絶縁膜１５をパターニングして、キャパシタＱの上部電極１３ａ上にコンタクトホール１５ｆを形成する。
【００６７】
この後に、５５０℃、６０分間の条件で、キャパシタＱの誘電体膜１２ａを酸素雰囲気中でアニールして、誘電体膜１２ａの膜質を改善する。この場合、プラグ１８ａ〜１８ｅは酸化防止膜１９によって酸化が防止される。
【００６８】
その後に、図１４に示すように、ＣＦ系のガスを用いてＳｉＯＮ酸化防止膜１９をドライエッチングする。そして、ＲＦエッチング法によりプラグ１８ａ〜１８ｅ、上部電極１３ａの各表面を約１０ｎｍエッチングして清浄面を露出させる。
【００６９】
次いで、図１５に示すように、第２の層間絶縁膜１５、プラグ１８ａ〜１８ｅ、キャパシタＱのコンタクトホール１５ｆの上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
【００７０】
そして、その導電膜をフォトリソグラフィー法によりパターニングして、図１５に示すように、コンタクトパッド２０ａ、２０ｃと一層目の配線２０ｂ、２０ｄ〜２０ｆを形成する。
【００７１】
ここで、メモリセル領域Ａにおいて、ｐウェル３ａの上の２つのゲート電極５ａ，５ｂの間にあるプラグ１８ａの上にはコンタクトパッド２０ａが形成されている。また、素子分離絶縁膜２とゲート電極５ａ，５ｂの間にあるプラグ１８ｂとキャパシタＱの上部電極１３ａはコンタクトホール１５ｆを通して配線２０ｂによって接続される。さらに、キャパシタＱの下部電極１１ａ上のプラグ１８ｃ上には、図２４に示す配置で、別のコンタクトパッド２０ｃが形成されている。
【００７２】
なお、フォトリソグラフィー法に使用されるレジストパターンは、コンタクトパッド２０ａ、配線２０ｂ等を形成した後に除去される。
【００７３】
次に、図１６に示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２膜を第３の層間絶縁膜２１として２３００ｎｍの厚さに形成し、この層間絶縁膜２１により第２の層間絶縁膜１５、コンタクトパッド２０ａ，２０ｃ及び配線２０ｂ等を覆う。続いて、第３の層間絶縁膜２１の表面をＣＭＰ法により平坦化する。
【００７４】
この後に、真空チャンバ中で３９０℃の温度で第３の層間絶縁膜２１を加熱して水を外部に放出させる。このような脱水処理の後に、第３の層間絶縁膜２１を加熱しながらＮ２Ｏプラズマに曝して脱水と膜質改善を行う。
続いて、図１７に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる保護絶縁膜２２を第３の層間絶縁膜２１の上に１００ｎｍ以上の厚さに形成する。第３の層間絶縁膜２１にす（ボイド）が生じている場合は、この保護絶縁膜２２によりそのボイドが塞がれる。この後に、真空チャンバ中で３９０℃の温度で保護絶縁膜２２の脱水処理をし、加熱しながらＮ２Ｏプラズマに曝して脱水と膜質改善を行う。
【００７５】
次に、図１８に示すような構造となるまでの工程を説明する。
【００７６】
まず、フォトリソグラフィー法により第３の層間絶縁膜２１と保護絶縁膜２２をパターニングして、メモリセル領域Ａのｐウェル３ａの真ん中にあるコンタクトパッド２０ａの上と、キャパシタＱの下部電極１１ａの上の配線２０ｃと、周辺回路領域Ｂの配線２０ｆの上にホール２２ａ〜２２ｃを形成する。
【００７７】
次に、保護絶縁膜２２の上面とホール２２ａ〜２２ｃの内面の上に、ＲＦ前処理エッチングを行った後、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）  よりなるグルー膜２３をスパッタ法により形成し、その後、ホール２２ａ〜２２ｃを埋め込むようにブランケットタングステン膜２４をＣＶＤ法により例えば８００ｎｍの厚さに形成する。このブランケットタングステン膜２４の成長には、ＷＦ６、Ｈ２を含むソースガスを使用する。ところで、グルー膜２３の膜厚を９０ｎｍ以上としたのは、比較的厚いタングステン膜２４の形成に使用されるＨ２が保護絶縁膜２２内に浸透してキャパシタＱへダメージを与えることを緩和するためである。なお、上記したように、図１０に示したタングステン膜１８は直径の小さいコンタクトホール１５ａ〜１５ｆ内に充填するために薄く形成されるので、その上のＴｉＮグルー膜１７の膜厚は５０ｎｍと薄くてもよい。
【００７８】
次に、図１９に示すように、タングステン膜２４をエッチバックしてホール２２ａ〜２２ｃの中にのみ残し、ホール２２ａ〜２２ｃ内のタングステン膜２４を二層目のプラグ２５ａ〜２５ｃとして使用する。これにより、保護絶縁膜２２の上にはＴｉＮグルー膜２３が残った状態となる。
【００７９】
次に、図２０に示すように、ＴｉＮグルー膜２３、プラグ２５ａ〜２５ｃの上に３層構造の導電膜２６をスパッタ法により形成する。その導電膜２６は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
【００８０】
そして、導電膜２６をフォトリソグラフィー法により図２１に示すようにパターニングして、二層目のコンタクトパッド、二層目のアルミニウム配線を形成する。例えば、メモリセル領域Ａにおいて、ｐウェル３ａの中央の不純物拡散層６ａの上方にはプラグ１８ａ，２５ａ、コンタクトパッド２０ａを介して接続されるビット線２６ａが形成され、また、キャパシタＱの下部電極１１ｃの上方には、プラグ１８ｃ，２５ｂ、コンタクトパッド２０ｃを介して接続される二層目の配線２６ｂが形成され、さらに周辺回路領域Ｂの一層目のアルミニウム配線２０ｆの上にはプラグ２５ｃを介して接続される二層目のアルミニウム配線２６ｃが形成されている。この状態の平面図を示すと、図２４のようになる。
【００８１】
次に、図１７〜図２１に示したような工程を繰り返して、図２２に示すような構造を形成する。その工程は次のようになる。
【００８２】
まず、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２膜を第４の層間絶縁膜２７として２３００ｎｍの厚さに形成し、この層間絶縁膜２７により下側の保護絶縁膜２２、配線２６ａ〜２６ｃを覆う。続いて、第４の層間絶縁膜２７の表面をＣＭＰ法により平坦化する。この後に、真空チャンバ中で３９０℃の温度で第４の層間絶縁膜２７を加熱して水を外部に放出させる。このような脱水処理の後に、第４の層間絶縁膜２７をＮ２Ｏプラズマに曝して膜質を改善する。
【００８３】
続いて、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる上側の保護絶縁膜２８を第４の層間絶縁膜２７の上に１００ｎｍ以上の厚さに形成する。この後に、真空チャンバ中で３９０℃の温度で保護絶縁膜２８の脱水処理をし、加熱しながらＮ２Ｏプラズマに曝して膜質を改善する。さらに、フォトリソグラフィー法により第４の層間絶縁膜２７と保護絶縁膜２８をパターニングして、キャパシタＱの下部電極１１ｃに電気的に接続される二層目のアルミニウム配線２６ｂの上にホール２７ａを形成する。フォトリソグラフィー法にはレジストマスクを用いるがホール２７ａを形成した後に除去される。
【００８４】
次に、保護絶縁膜２８の上面とホール２７ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）よりなるグルー膜２９をスパッタ法により形成し、その後、ホール２７ａを埋め込むようにブランケットタングステン膜をＣＶＤ法により８００ｎｍの厚さに形成する。さらにに、ブラケットタングステン膜をエッチバックしてホール２７ａの中にのみ残し、ホール２７ａ内のブラケットタングステン膜を三層目のプラグ３０として使用する。
【００８５】
これにより、保護絶縁膜２８の上にはＴｉＮグルー膜２９が残った状態となる。
【００８６】
その後、グルー膜２９、プラグ３０の上に２層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚１００ｎｍの窒化チタン膜である。そして、導電膜をフォトリソグラフィー法によりパターニングして、三層目のアルミニウム配線３１ａ〜３１ｃを形成する。
【００８７】
次に、図２３に示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によってＳｉＯ２よりなる保護絶縁膜３２を１００ｎｍの厚さに形成する。その後に、真空チャンバ中で３９０℃の温度で保護絶縁膜３２を加熱して水を外部に放出させる。このような脱水処理の後に、保護絶縁膜３２をＮ２Ｏプラズマに曝して脱水とともに膜質を改善する。
【００８８】
続いて、保護絶縁膜３２上にシリコン窒化膜３３をＣＶＤ法により３５０ｎｍの厚さに形成して保護絶縁膜３２への水の侵入を阻止する。
【００８９】
その後に、シリコン窒化膜３３の上にポリイミド膜を３μｍの厚さに塗布し、これを２３０℃で３０分間のベークを施して、これをカバー膜３４とする。
【００９０】
ここまでの工程により、ＦｅＲＡＭが完成する。
【００９１】
以上説明したように、本実施形態では、下部電極用導電膜１１のＴｉ下側層１１ａを形成した後、一度それを大気に曝し、その後Ｐｔ上側層１１ｂを形成するようにした。このような方法により得られる効果について、次に説明する。
【００９２】
図２５は、Ｔｉ下側層１１ａを形成後にそれを大気に曝すことなしに連続してＰｔ上側層１１ｂを形成する従来例と、本発明とについて、Ｐｔ上側層１１ｂとＰＬＺＴ強誘電体膜１２のそれぞれの配向の強さを調査して得られた結果を示すグラフである。調査には、Ｘ線回折装置（ＸＲＤ）が使用された。なお、Ｐｔ上側層１１ｂについては（２２２）方向の配向の強さが調べられ、ＰＬＺＴ強誘電体膜１２については（１１１）方向の配向の強さが調べられた。グラフの系列の中で、「不連続Ｗ／Ｎ１〜Ｗ／Ｎ３」で示されるものは本発明を示し、「Ｗ／Ｎ１〜Ｗ／Ｎ３」はウエハ番号を示す。一方、「連続Ｗ／Ｎ１〜Ｗ／Ｎ３」で示されるものは、Ｔｉ下側層１１ａとＰｔ上側層１１ｂとを連続して成膜した従来例を示す。この従来例は、特開平９−２２３７７９号公報に記載の技術に対応し、そこでは各層１１ａ、１１ｂの成膜条件を本実施形態と同じにした。
【００９３】
図２５に示すように、本実施形態では、強誘電体膜１２の配向の強さは従来例と比較してやや小さいが、ＦｅＲＡＭに必要な５０００００ｃｐｓを確保することができている。
【００９４】
図２６は、キャパシタＱに３Ｖの電圧を印加した場合における残留分極量Ｑｓｗをウエハ面内７１ポイントにおいて調査した結果を示す累積グラフである。グラフの縦軸には累積確率を採ってある。同図においては、本発明と従来例とについて、それぞれ三つの系列があるが、各系列は図２５の三つのウエハに対応する。また、この調査においては、本発明とも従来例とも異なる比較例が調査された。この比較例は、Ｔｉ下側層１１ａを形成後、それを酸素とアルゴンの混合雰囲気中でＲＴＡして酸化させ、再度真空中でＰｔ上側層１１ｂを形成したものである。なお、比較例において、各層１１ａ、１１ｂの成膜条件は本実施形態と同じである。
【００９５】
図２６より理解されるように、本発明の残留分極量Ｑｓｗは従来例のそれよりも大きくなる。更に、比較例のようにＴｉ下側層１１ｂを熱酸化すると、本発明のように自然酸化させる場合と比較して残留分極量Ｑｓｗが小さくなってしまうことも理解される。
【００９６】
図２７は、図２６の調査結果に基づき、残留分極量Ｑｓｗのウエハ面内平均値と標準偏差とを計算して得られたグラフである。
【００９７】
図２７に示されるように、本発明では、残留分極量Ｑｓｗの平均値が最も大きく、しかもその標準偏差も三者のうちで最も小さくなり、残留分極量Ｑｓｗのウエハ面内分布が良好になることが分かる。これは、Ｔｉ下側層１１ｂの表面を自然酸化すると、ＰＬＺＴ強誘電体膜１２に結晶化アニ−ルを施す際、Ｔｉが強誘電体膜１２に拡散し難くなり、ＰＬＺＴ強誘電体膜１２とＰｔ上側層１１ｂとの界面の特性が改善されるためであると考えられる。
【００９８】
なお、図３４は、図２６の調査結果に基づき、残留分極量Ｑｓｗのウエハ面内における分布をグラフ化したものである。そこに示されるように、本発明における標準偏差は０．３７２〜０．４２５の範囲に収まり、従来例（０．５３９〜１．００６）よりも小さい。
【００９９】
図２８（ａ）、（ｂ）は、図２６の調査で使用した本発明、従来例、比較例におけるキャパシタＱのリーク電流密度の累積グラフである。図２８（ａ）、（ｂ）では、キャパシタＱに大きさ６Ｖの電圧を印加しているが、その電圧の極性が図２８（ａ）と図２８（ｂ）とでは逆である。また、リーク電流密度は、ウエハ面内７１ポイントで測定した。
【０１００】
図２８（ａ）、（ｂ）より理解されるように、Ｔｉ下側層１１ａを熱酸化させる比較例では、従来例よりもリーク電流密度が１〜１．５桁程度上昇する。一方、本発明のようにＴｉ下側層１１ａを自然酸化させると、リーク電流の特性は従来例と殆ど同じであり、比較例のように上昇してしまうことがない。
【０１０１】
図２９は、上記した本発明、従来例、比較例のそれぞれのＱ２（８８）のグラフである。Ｑ２（８８）とは、二つのキャパシタＱを対にして３Ｖの電圧を印加し、その後一方をプラス方向分極、他方をマイナス方向分極の状態にし、電源を切って１５０℃で８８時間放置した後に残留する分極量を指す。このＱ２（８８）はキャパシタの特性を表す一つの指標であって、その値が大きいほどキャパシタのリテンション特性が良いと言われる。
【０１０２】
図２９に示されるように、本発明のＱ２（８８）は従来例のそれよりも約２〜３μＣ／ｃｍ２ほど高く、リテンション特性が向上されるのが理解できる。一方、比較例のようにＴｉ下側層１１ａを熱酸化する場合は、従来例よりもリテンション特性が劣化してしまう。
【０１０３】
図３０は、上記した本発明、従来例、比較例のそれぞれのＱ３（８８）のグラフである。Ｑ３（８８）とは、二つのキャパシタＱを対にして３Ｖの電圧を印加し、一方をプラス方向分極、他方をマイナス方向分極の状態にし、電源を切って１５０℃で８８時間放置した後、再び３Ｖの電圧を印加して極性を反対にしたときの分極量を指す。このＱ３（８８）は、キャパシタのインプリント特性を示すものであって、その値が小さいほどキャパシタが一方の極性に癖づいてしまうことを表す。よって、Ｑ３（８８）が大きいほどキャパシタのインプリント特性が良好であることになる。
【０１０４】
図３０に示されるように、本発明においては、Ｑ３（８８）が従来例のそれよりも約４μＣ／ｃｍ２ほど高く、インプリント特性が向上することが理解される。また、本発明は、比較例と比べても、インプリント特性が良いのが理解される。
【０１０５】
図３１は、上記した本発明、従来例、比較例のそれぞれにおけるＰＬＺＴキャパシタ強誘電体膜１２ａの疲労損失（Ｆａｔｉｇｕｅ  Ｌｏｓｓ）を示すグラフである。Ｆａｔｉｇｕｅ  Ｌｏｓｓとは、７Ｖの加速電圧で２．８８×１０７回キャパシタＱに書き込みを行った後、３Ｖの電圧でデータを書き込み、その後電源を切った場合の残留分極量Ｑｓｗを指す。具体的には、Ｆａｔｉｇｕｅ  Ｌｏｓｓ（％）とは、１００×｛（加速前のＱｓｗ）−（加速後のＱｓｗ）｝／（加速前のＱｓｗ）で定義され、この値が小さいほどキャパシタが劣化し難いことになる。
【０１０６】
図３１に示されるように、本発明のＦａｔｉｇｕｅ  Ｌｏｓｓは従来例と殆ど変わらない。一方、Ｔｉ下側層１１ａを熱酸化する比較例では、従来例よりもＦａｔｉｇｕｅ  Ｌｏｓｓが大きくなってしまうのが理解される。
【０１０７】
図３２は、Ｐｔ上側層１１ｂの成膜温度を振った場合における、ウエハ面内７１ポイントでの残留分極量Ｑｓｗの最大値、最小値、平均値、標準偏差を調査して得られたグラフである。この調査は、本発明の他に、上記の従来例に対しても行われた。
【０１０８】
図３２に示されるように、本発明では、Ｐｔ上側層１１ｂの成膜温度に関わらず、従来例よりも残留分極量Ｑｓｗの平均値が高く、また、その標準偏差も小さくなって面内分布が改善される。
【０１０９】
上記した各実験結果より、本発明では、ＦｅＲＡＭに必要な強誘電体膜１２の配向の強さ（約５０００００ｃｐｓ）を確保しつつ、従来よりも残留分極量Ｑｓｗの大きさを大きくすることができ、且つ、ウエハ面内における残留分極量Ｑｓｗのばらつきを従来よりも小さくすることができる。更に、リーク電流特性を悪化させること無しに、キャパシタのリテンション特性、インプリント特性、及び疲労損失を従来よりも向上させることができる。しかも、このような利点は、Ｐｔ上側層１１ｂの成膜温度に依らず得ることができる。
【０１１０】
次に、ＦｅＲＡＭの製造に使用される半導体製造装置について考える。
【０１１１】
図３３（ａ）は、従来例に係る半導体製造装置の構成図である。従来例では、Ｔｉ下側層１１ａとＰｔ上側層１１ｂとを連続して成膜するので、Ｔｉチャンバ１０２とＰｔチャンバ１０３とは対を成す必要があり、そのため各チャンバ１０２、１０３は同じ数づつトランスファチャンバ１０１の周囲に設けられる。
【０１１２】
ところが、Ｐｔ上側層１１ｂの成膜時間はＴｉ下側層１１ａのそれよりも数倍長いため、Ｐｔチャンバ１０３内でＰｔ上側層１１ｂを成膜しているときには、Ｔｉチャンバ１０２での成膜が既に終了し、Ｔｉチャンバが待機状態となってしまい、Ｔｉチャンバの稼働率が落ちてしまうという不都合がある。
【０１１３】
これに対し、本発明では、Ｔｉ下側層１１ａを成膜した後にそれを大気に曝すため、Ｔｉチャンバ１０２とＰｔチャンバ１０３の数を等しくする必要が無い。
【０１１４】
そこで、例えば、図３３（ｂ）に示すように、Ｐｔチャンバ１０３を一つに減らし、Ｔｉチャンバ１０２を三つに増設することで、三つのＴｉチャンバ１０２内では常に成膜が行われているようにし、Ｔｉ下側層１１ａの成膜が終了したらシリコン基板１をロードロック等に退避させることで、Ｔｉチャンバ１０２の稼動率を従来の１．５倍（＝３／２）に高めることができる。
【０１１５】
以下に、本発明の特徴を付記する。
【０１１６】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された絶縁膜と、
下側層と上側層とが順に積層された下部電極と、キャパシタ誘電体膜と、上部電極とを前記絶縁膜上に順に形成してなるキャパシタと、
を備え、
前記下部電極の前記下側層の表面に、該下側層の自然酸化膜が形成されたことを特徴とする半導体装置。
【０１１７】
（付記２）  前記下側層は、Ｔｉ、Ｐｔ−Ｔｉ合金、Ｉｒ−Ｔｉ合金、及びＲｕ−Ｔｉ合金のいずれかよりなる層であることを特徴とする付記１に記載の半導体装置。
【０１１８】
（付記３）  半導体基板の上方に絶縁膜を形成する工程と、
下部電極用導電膜の下側層を前記絶縁膜上に形成する工程と、
前記下側層を大気に曝す工程と、
前記下側層を大気に曝した後、下部電極用導電膜の上側層を前記下側層上に形成し、前記上側層と前記上側層とを下部電極用導電膜とする工程と、
前記上側層上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記下部電極用導電膜、前記強誘電体膜、及び前記上部電極用導電膜をパターニングして、前記下部電極用導電膜よりなる下部電極と、前記強誘電体膜よりなるキャパシタ誘電体膜と、前記上部電極用導電膜よりなる上部電極とを備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１１９】
（付記４）  前記大気に曝す工程における前記半導体基板の温度は０℃〜１００℃であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１２０】
（付記５）  前記大気に曝す工程は、５分〜７日間行われることを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
【０１２１】
（付記６）  前記下側層は、０℃〜３００℃の温度で形成されることを特徴とする付記３乃至付記５のいずれかに記載の半導体装置の製造方法。
【０１２２】
（付記７）  前記下側層は、Ｔｉ、Ｐｔ−Ｔｉ合金、Ｉｒ−Ｔｉ合金、及びＲｕ−Ｔｉ合金のいずれかよりなる層であることを特徴とする付記３乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１２３】
（付記８）  前記上側層は、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、及びＰｄＯｘのいずれかを含む単層又は複数層構造を有することを特徴とする付記３乃至付記７のいずれかに記載の半導体装置の製造方法。
【０１２４】
（付記９）  前記強誘電体膜は、（Ｓｒ，Ｔｉ）Ｏ３、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、及びＢｉ層状構造化合物のいずれかよりなる膜であることを特徴とする付記３乃至付記８のいずれかに記載の半導体装置の製造方法。
【０１２５】
【発明の効果】
以上説明したように、本発明によれば、下部電極用導電膜の下側層を大気に曝して自然酸化させ、その後、下側層上に下部電極用導電膜の上側層を形成するようにした。
【０１２６】
これにより、ＦｅＲＡＭに必要な強誘電体膜の配向の強さを確保しながら、従来よりも残留分極量Ｑｓｗを大きくすることができ、且つ、ウエハ面内における残留分極量Ｑｓｗのばらつきを従来よりも小さくすることができる。更に、リーク電流特性を悪化させること無しに、キャパシタのリテンション特性、インプリント特性、及び疲労損失を従来よりも向上させることができる。しかも、このような利点は、上側層の成膜温度に依らずに得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１）である。
【図２】図２は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その２）である。
【図３】図３は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その３）である。
【図４】図４は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その４）である。
【図５】図５は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その５）である。
【図６】図６は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その６）である。
【図７】図７は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その７）である。
【図８】図８は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その８）である。
【図９】図９は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その９）である。
【図１０】図１０は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１０）である。
【図１１】図１１は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１１）である。
【図１２】図１２は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１２）である。
【図１３】図１３は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１３）である。
【図１４】図１４は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１４）である。
【図１５】図１５は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１５）である。
【図１６】図１６は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１６）である。
【図１７】図１７は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１７）である。
【図１８】図１８は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１８）である。
【図１９】図１９は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その１９）である。
【図２０】図２０は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その２０）である。
【図２１】図２１は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その２１）である。
【図２２】図２２は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その２２）である。
【図２３】図２３は、本発明の実施の形態に係る半導体製造装置の製造方法について示す断面図（その２３）である。
【図２４】図２４は、本発明の実施の形態に係る半導体製造装置の製造方法について示す平面図である。
【図２５】図２５は、Ｐｔ上側層とＰＬＺＴ強誘電体膜のそれぞれの配向の強さについて、本発明と従来例とに対して調査を行って得られたグラフである。
【図２６】図２６は、本発明、従来例、及び比較例のそれぞれにおけるキャパシタの残留分極量Ｑｓｗを示す累積グラフである。
【図２７】図２７は、本発明、従来例、及び比較例のそれぞれにおけるキャパシタの残留分極量Ｑｓｗのウエハ内平均値と標準偏差とを示すグラフである。
【図２８】図２８（ａ）は、本発明、従来例、及び比較例のそれぞれにおけるキャパシタのリーク電流密度の累積グラフであり、図２８（ｂ）は、図２８（ａ）とは印加電圧を逆にした場合のリーク電流密度の累積グラフである。
【図２９】図２９は、本発明、従来例、比較例のそれぞれのＱ２（８８）のグラフである。
【図３０】図３０は、本発明、従来例、比較例のそれぞれのＱ３（８８）のグラフである。
【図３１】本発明、従来例、比較例のそれぞれにおけるＰＬＺＴキャパシタ強誘電体膜の疲労損失を示すグラフである。
【図３２】Ｐｔ上側層の成膜温度を振った場合における、ウエハ面内での残留分極量Ｑｓｗの最大値、最小値、平均値、標準偏差を本発明と従来例とで調査して得られたグラフである。
【図３３】図３３（ａ）は、従来例に係る半導体製造装置の構成図であり、図３３（ｂ）は、本発明の実施の形態に係る半導体製造装置の構成図である。
【図３４】図３４は、図２６の調査結果に基づき、残留分極量Ｑｓｗのウエハ面内における分布をグラフ化したものである。
【符号の説明】
１…シリコン基板（半導体基板）、２…素子分離絶縁膜、３ａ、３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６ａ，６ｂ…不純物拡散層、７…側壁絶縁膜、８ａ，８ｂ…高融点金属シリサイド膜、９…カバー膜、１０…層間絶縁膜、１１…下部電極用導電膜、１１ａ…下側層、１１ｂ…上側層、１１ｃ…下部電極、１２…強誘電体膜、１２ａ…誘電体膜、１３…上部電極用導電膜、１３ａ…上部電極、１４…エンキャップ層、１５…層間絶縁膜、１５ａ〜１５ｆ…コンタクトホール、１６…レジスト、１７…グルー膜、１８…タングステン層、１８ａ〜１８ｅ…プラグ、１９…酸化防止膜、２０ａ，２０ｃ…コンタクトパッド、２０ｂ，２０ｃ〜２０ｆ…配線、２１…層間絶縁膜、２２…保護絶縁膜、２３…グルー膜、２４…タングステン膜、２５ａ〜２５ｃ…プラグ、２６…導電層、２７…層間絶縁膜、２８…保護絶縁膜、２９…密着層、３０…プラグ、３１ａ〜３１ｆ…配線、３２…保護絶縁膜、３３…シリコン窒化膜、３４…カバー膜、１０１…トランスファチャンバ、１０２…Ｔｉチャンバ、１０３…Ｐｔチャンバ、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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