(57)【要約】【課題】ポリメタルゲート電極を採用したＭＩＳＦＥＴのデバイス速度の高速化を図ることのできる技術を提供する。【解決手段】窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気中で多結晶シリコン膜７Ａｎ，７Ａｐの表面を窒化し、反応防止膜として機能する２ｎｍ未満の窒化シリコン膜７Ｂを形成する。その後、窒化シリコン膜７Ｂ上に高融点金属膜７Ｃを形成し、続いてレジストパターンをマスクとしたドライエッチングにより高融点金属膜７Ｃ、窒化シリコン膜７Ｂおよび多結晶シリコン膜７Ａｎ，７Ａｐからなる積層膜をパターニングすることにより、積層膜からなるゲート電極７ｎ，７ｐを形成する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
（ａ）基板上にシリコン膜を形成する工程と、
（ｂ）窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて前記シリコン膜の表面を窒化し、２ｎｍ未満の窒化シリコン膜を形成する工程と、
（ｃ）前記窒化シリコン膜の上に高融点金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）基板上にシリコン膜を形成する工程と、
（ｂ）窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて前記シリコン膜の表面を窒化し、２ｎｍ未満の窒化シリコン膜を形成する工程と、
（ｃ）前記窒化シリコン膜の上に高融点金属膜を形成する工程とを有し、
前記（ｂ）工程における前記窒化の温度は、室温から８００℃程度の温度範囲であることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）基板上にシリコン膜を形成する工程と、
（ｂ）窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて前記シリコン膜の表面を窒化し、２ｎｍ未満の窒化シリコン膜を形成する工程と、
（ｃ）前記窒化シリコン膜の上に高融点金属膜を形成する工程とを有し、
前記高融点金属膜は、タングステン、チタン、タンタル、コバルト、モリブデン、またはそれらの化合物であることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）基板上にシリコン膜を堆積した後、前記シリコン膜に不純物を導入する工程と、
（ｂ）前記シリコン膜に対して熱処理を施し、前記不純物を活性化させる工程と、
（ｃ）窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて前記シリコン膜の表面を窒化し、２ｎｍ未満の窒化シリコン膜を形成する工程と、
（ｄ）前記窒化シリコン膜の上に高融点金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）基板に第１の導電型を示す第１の領域と、前記第１の導電型と異なる第２の導電型を示す第２の領域とを形成する工程と、
（ｂ）前記基板の主面上にゲート絶縁膜を形成する工程と、
（ｃ）前記第１の領域に前記第１の導電型の不純物が導入された第１のシリコン膜を形成し、前記第２の領域に前記第２の導電型の不純物が導入された第２のシリコン膜を形成する工程と、
（ｄ）窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて前記第１および第２のシリコン膜の表面を窒化し、２ｎｍ未満の窒化シリコン膜を形成する工程と、
（ｅ）前記窒化シリコン膜の上に高融点金属膜を形成する工程と、
（ｆ）前記高融点金属膜、前記窒化シリコン膜および前記第１のシリコン膜を順次加工して第１のゲート電極を形成し、同時に前記高融点金属膜、前記窒化シリコン膜および前記第２のシリコン膜を順次加工して第２のゲート電極を形成する工程と、
（ｇ）前記第１のゲート電極の両側の前記基板に第１の導電型の不純物を導入して第１の半導体領域を形成し、前記第２のゲート電極の両側の前記基板に第２の導電型の不純物を導入して第２の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、微細なＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のポリメタルゲート電極の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の高集積化や高速化に伴ったＭＩＳＦＥＴのゲート電極の低抵抗化への要求に対して、近年ゲート電極を多結晶シリコン（Ｓｉ）膜と低抵抗の高融点金属膜（例えばタングステン（Ｗ）、モリブデン（Ｍｏ））との積層膜で構成するポリメタルゲート技術が提案されている。
【０００３】
しかしながら、多結晶シリコン膜中に導入された不純物（例えばボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ））は高融点金属膜に拡散しやすいという問題がある。また、多結晶シリコン膜と高融点金属膜とは高温（例えばタングステンの場合は８００℃程度の温度）の熱処理で容易に反応し、高融点金属の珪化膜を形成してゲート電極の抵抗を上昇させるという問題がある。
【０００４】
このような問題を防ぐ方法として、多結晶シリコン膜と高融点金属膜との界面に反応防止膜を挿入したポリメタルゲート技術が検討されている（例えば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５参照。）。
【０００５】
【特許文献１】
特開平７−２３５５４２号公報
【０００６】
【特許文献２】
特開２００１−７３２９号公報
【０００７】
【特許文献３】
特開２００１−２６７５５１号公報
【０００８】
【特許文献４】
特開２００１−２７４３９１号公報
【０００９】
【特許文献５】
特開２００１−３３２５１１号公報
【００１０】
【発明が解決しようとする課題】
以下は、本発明者らによって検討されたポリメタルゲート技術であり、その概要は次のとおりである。
【００１１】
まず、単結晶シリコンからなる半導体基板上に熱酸化処理によりゲート絶縁膜を形成した後、ゲート絶縁膜上に所望の不純物が導入された多結晶シリコン膜を形成する。続いて、多結晶シリコン膜上に窒化タングステン（ＷＮ）よりなる反応防止膜をマグネトロンスパッタ法により形成し、さらに反応防止膜上にタングステンよりなる高融点金属膜をＣＶＤ法またはスパッタ法により形成する。上記反応防止膜は、成膜温度約２００℃、全プロセスガスに対する窒素（Ｎ）ガスの流量比約３０％の条件で成膜され、その厚さは５ｎｍ程度である。
【００１２】
次に、レジストパターンをマスクとしたドライエッチングにより高融点金属膜、反応防止膜および多結晶シリコン膜からなる積層膜をパターニングすることにより、積層膜からなるポリメタルゲート電極を形成する。その後、このゲート電極の両側の半導体基板に所望の不純物を導入し、さらに９５０℃程度の熱処理を施すことにより不純物を活性化させて、ソース、ドレインを構成する半導体領域を形成する。
【００１３】
しかしながら、上記ポリメタルゲート技術においては、以下の問題があることを本発明者らは見いだした。
【００１４】
すなわち、反応防止膜である窒化タングステン膜を成膜した後に加えられる各種熱処理、例えば不純物を活性化させるための熱処理によって、窒化タングステン膜中の窒素が脱離し、その一部は気層中に拡散するが、大半の窒素原子は多結晶シリコン膜の表面シリコン原子と結合して、多結晶シリコン膜と窒化タングステン膜との界面に約２ｎｍの厚さの窒化シリコン（ＳｉＮ）膜が形成されることが、実験的に確認された。
【００１５】
窒化シリコンは絶縁性材料であり、その厚さが２〜３ｎｍ程度の場合でも極めて高い抵抗成分となるため、多結晶シリコン膜と窒化タングステン膜との間に流れるトンネル電流は非常に小さくなると考えられる。また、窒化シリコン膜は容量性の膜となるため、窒化シリコン膜が多結晶シリコン膜と窒化タングステン膜との間に形成されると、例えば図１０に示すように、ポリメタルゲート電極は抵抗と容量とが並列に挿入された状態となる。
【００１６】
図１０（ａ）は、多結晶シリコン膜と窒化タングステン膜との間に窒化シリコン膜が無い場合のゲート部等価回路、図１０（ｂ）は、多結晶シリコン膜と窒化タングステン膜との間に窒化シリコン膜が有る場合のゲート部等価回路である。図中、接触抵抗とは、窒化シリコン膜による抵抗成分であり、接触容量とは、窒化シリコン膜による容量成分である。この等価回路からわかるように、多結晶シリコン膜と窒化タングステン膜との間に窒化シリコン膜が厚く形成されると、ポリメタルゲート電極の接触抵抗は増大し、接触容量は減少する。その結果、低抵抗の高融点金属膜を採用したポリメタルゲート電極を有するにもかかわらず、ＭＩＳＦＥＴのデバイス速度の高速化を実現することが難しくなる。
【００１７】
本発明の目的は、ポリメタルゲート電極を採用したＭＩＳＦＥＴのデバイス速度の高速化を図ることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明は、半導体基板上にゲート絶縁膜を形成した後、ゲート絶縁膜上に所望の不純物が導入された多結晶シリコン膜を形成し、続いて窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて多結晶シリコン膜の表面を窒化することにより、２ｎｍ未満の窒化シリコン膜を形成する。その後、窒化シリコン膜上に高融点金属膜を形成し、続いてレジストパターンをマスクとしたドライエッチングにより高融点金属膜、窒化シリコン膜および多結晶シリコン膜からなる積層膜をパターニングすることにより、積層膜からなるポリメタルゲート電極を形成するものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本発明の一実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図１〜図９に示す半導体基板の要部断面図を用いて工程順に説明する。図中、ＱｎはｎチャネルＭＩＳトランジスタ、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００２３】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ０．３５μｍ程度の素子分離溝２を形成する。次に、半導体基板１を約１０００℃で熱酸化することによって、溝２の内壁に厚さ１０ｎｍ程度の酸化シリコン膜（図示せず）を形成した後、溝２の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で厚さ４５０ｎｍ程度の酸化シリコン膜３を堆積し、続いてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で溝２の上部の酸化シリコン膜３を研磨し、その表面を平坦化することにより素子分離を形成する。
【００２４】
次に、半導体基板１のｎチャネルＭＩＳＦＥＴ形成領域にｐ型不純物（例えばボロン）をイオン注入し、ｐチャネルＭＩＳＦＥＴ形成領域にｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウェル４、ｎ型ウェル５を形成する。
【００２５】
続いてフッ酸系の水溶液を用いて半導体基板１（ｐ型ウェル４、ｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の熱酸化処理でｐ型ウェル４の表面に厚さ６ｎｍ程度の清浄なゲート絶縁膜６を形成する。
【００２６】
次に、図２に示すように、ゲート絶縁膜６の上に厚さ１００ｎｍ程度のアモルファスシリコン膜（図示せず）をＣＶＤ法で堆積した後、ｎチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜にｎ型不純物（例えばリン）をイオン注入し、ｐチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜にｐ型不純物（例えばボロン）をイオン注入する。
【００２７】
続いて、半導体基板１に、例えば９５０℃、６０秒程度の熱処理を施して、上記アモルファスシリコン膜に導入したｎ型不純物およびｐ型不純物を活性化させ、さらにｎチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜をｎ型多結晶シリコン膜７Ａｎに、ｐチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜をｐ型多結晶シリコン膜７Ａｐに変える。
【００２８】
次に、図３に示すように、多結晶シリコン膜７Ａｎ，７Ａｐの表面を、窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて窒化し、反応防止膜として機能する２ｎｍ未満の窒化シリコン膜７Ｂを形成する。窒化温度は、室温から８００℃程度の温度範囲において選択される。窒化シリコン膜７Ｂの厚さを２ｎｍ未満とすることにより、相対的に大きいトンネル電流を得ることができるので、窒化シリコン膜７Ｂの接触抵抗は相対的に小さく、接触容量は相対的に大きくなる。なお、窒化シリコン膜７Ｂの比誘電率を８とした場合、オーミックに近い電気特性を得るためには、窒化シリコン膜７Ｂの望ましい厚さを１ｎｍ程度と見積もることができる。
【００２９】
上記窒素ラジカルを用いた方法としては、リモートプラズマ法を例示することができる。リモートプラズマ法は、ラジカル成分のみを優先的に用いるので、プラズマ自体は直接多結晶シリコン膜７Ａｎ，７Ａｐの表面に触れず、キャリアトラップとなる欠陥の作り込みを低減することができる。この方法では、ラジカルを導く経路またはプラズマ源から半導体基板１までの距離を最適化することにより、窒化シリコン膜７Ｂの膜厚の均一性を向上することができる。
【００３０】
また、上記窒素イオンを用いた方法では、直接多結晶シリコン膜７Ａｎ，７Ａｐの表面にプラズマを触れさせることによって、多結晶シリコン膜７Ａｎ，７Ａｐの表面を窒化する。この方法では、イオンを最適な基板バイアスで引き込むことにより、窒化シリコン膜７Ｂの膜厚の均一性を向上することができる。
【００３１】
ところで、アモルファスシリコン膜に導入したｎ型不純物およびｐ型不純物の活性化を行う熱処理（図２の工程）と、多結晶シリコン膜７Ａｎ，７Ａｐの表面の窒化処理（図３の工程）とは、真空を破らずに連続処理することが望ましい。これは、ｐ型不純物としてボロンを用いた場合、多結晶シリコン膜の表面が大気または水分と触れると、強固で除去が困難な絶縁層が形成されるためである。この絶縁層を除去するには、新たな工程が必要となるが、連続処理できた場合は、絶縁層の生成を制御できるので、工程を簡略化することができる。
【００３２】
次に、図４に示すように、窒化シリコン膜７Ｂの上にスパッタ法で厚さ５０ｎｍ程度の高融点金属膜７Ｃを堆積し、さらにその上にＣＶＤ法で厚さ２５０ｎｍ程度の絶縁膜、例えば窒化シリコン膜８を堆積する。高融点金属膜７Ｃは、例えばタングステン、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、モリブデン、またはそれらの化合物（窒化化合物、シリサイド化合物）を例示することができる。
【００３３】
次に、図５に示すように、レジストパターンをマスクにして窒化シリコン膜８をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜８よりなるキャップ絶縁膜８ａを形成する。次いでキャップ絶縁膜８ａ上に残存するレジストパターンを除去する。
【００３４】
次に、キャップ絶縁膜８ａをマスクにして高融点金属膜７Ｃおよび窒化シリコン膜７Ｂをドライエッチングし、さらに多結晶シリコン膜７Ａｎ，７Ａｐをドライエッチングする。このドライエッチングによりｎチャネルＭＩＳＦＥＴ形成領域に高融点金属膜７Ｃ、窒化シリコン膜７Ｂおよび多結晶シリコン膜７ＡｎからなるｎチャネルＭＩＳＦＥＴＱｎのゲート電極７ｎ、ｐチャネルＭＩＳＦＥＴ形成領域に高融点金属膜７Ｃ、窒化シリコン膜７Ｂおよび多結晶シリコン膜７ＡｐからなるｐチャネルＭＩＳＦＥＴＱｐのゲート電極７ｐが形成される。
【００３５】
次に、ＷＨ（Ｗｅｔ−Ｈｙｄｒｏｇｅｎ）酸化処理により多結晶シリコン膜７Ａｎ，７Ａｐの側壁に、その厚さが３ｎｍ程度の薄いライト酸化膜（図示せず）を形成する。このライト酸化膜は、前述の多結晶シリコン膜７Ａｎ，７Ａｐのエッチングの際に、多結晶シリコン膜７Ａｎ，７Ａｐの端部の下に位置するゲート絶縁膜６に生じたダメージを修復するために行う。
【００３６】
次に、図６に示すように、半導体基板１上にＣＶＤ法で厚さ５０ｎｍ程度の窒化シリコン膜９を堆積し、続いて図７に示すように、窒化シリコン膜９を異方的にエッチングすることによって、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７ｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極７ｐのそれぞれの側壁にサイドウォール膜９ａを形成し、続いて露出したゲート絶縁膜６と同一層の絶縁膜を除去する。
【００３７】
次いで、ｎ型ウェル５をレジスト膜で覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７ｎおよびサイドウォール膜９ａをマスクとしてｐ型ウェル４にｎ型不純物（例えばヒ素）をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインを構成する拡散半導体領域１０ｎを形成する。同様に、ｐ型ウェル４をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極７ｐおよびサイドウォール膜９ａをマスクとしてｎ型ウェル５にｎ型不純物（例えばフッ化ボロン（ＢＦ２））をイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインを構成する拡散半導体領域１０ｐを形成する。その後、半導体基板１に熱処理を施して上記ｎ型不純物およびｐ型不純物の活性化を行う。
【００３８】
次に、図８に示すように、半導体基板１上にスパッタ法で厚さ８ｎｍ程度のコバルト膜および厚さ１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を順次堆積する。続いて半導体基板１に約５００℃の熱処理を施して拡散半導体領域１０ｎ，１０ｐの表面に選択的にシリサイド層１１を形成する。ここで、上記窒化チタン膜はコバルト膜の酸化防止膜として機能する。この後、未反応のコバルトおよび窒化チタン膜をウェットエッチングで除去し、次いでシリサイド層１１の低抵抗化のため７５０℃程度の熱処理を半導体基板１に施す。
【００３９】
次に、図９に示すように、半導体基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜１２を形成する。次に、レジストパターンをマスクにしたエッチングによって層間絶縁膜１２に接続孔１３を形成する。この接続孔１３は、拡散半導体領域１０ｎ，１０ｐの表面に設けられたシリサイド層１１上などの必要部分に形成する。次いで層間絶縁膜１２上に残存するレジストパターンを除去した後、接続孔１３の内部を含む半導体基板１の全面に、バリア膜として機能する厚さ３０ｎｍ程度のチタン膜および厚さ２０ｎｍ程度の窒化チタン膜をスパッタ法で堆積し、さらにバリア性を向上させるために、厚さ１０ｎｍ程度の窒化チタン膜をＣＶＤ法で堆積する。続いて接続孔１３を埋め込むタングステン膜をＣＶＤ法で３００ｎｍ程度堆積する。その後、接続孔１３以外の領域のチタン膜、窒化チタン膜およびタングステン膜をＣＭＰ法により除去して接続孔１３の内部にプラグ１４を形成する。
【００４０】
続いて、半導体基板１上に金属膜、例えばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、配線１５を形成する。上記金属膜は、例えばＣＶＤ法またはスパッタ法により堆積できる。なお、配線１５は、絶縁膜に溝を形成し、その溝の内部に金属膜を埋め込む、いわゆるダマシン法で形成することもできる。
【００４１】
その後、配線１５上に残存するレジストパターンを除去し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、本実施の形態のＣＭＯＳデバイスが略完成する。
【００４２】
なお、本実施の形態では、ゲート電極７ｎ，７ｐの上部に設けられたキャップ絶縁膜８ａを窒化シリコン膜で構成したが、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｌｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）およびオゾン（Ｏ３）をソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜とＣＶＤ法で堆積された窒化シリコン膜との積層で構成してもよい。窒化シリコン膜は相対的に応力が大きいため、キャップ絶縁膜８ａに剥離等が生ずることが懸念されるが、積層膜とすることで内部応力を緩和してキャップ絶縁膜８ａの剥離を防ぐことができる。
【００４３】
このように、本実施の形態によれば、多結晶シリコン膜７Ａｎ，７Ａｐの表面を窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて窒化することにより、均一で、かつ２ｎｍ未満の薄い窒化シリコン膜７Ｂを形成することができる。この窒化シリコン膜７Ｂは、ゲート電極７ｎ，７ｐを構成する多結晶シリコン膜７Ａｎ，７Ａｐと高融点金属膜７Ｃとの反応を防止する一方で、相対的に大きいトンネル電流を得ることができる。従って、ゲート電極７ｎ，７ｐの接触抵抗は相対的に小さく、接触容量は相対的に大きくなり、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのデバイス速度を高速化することができる。
【００４４】
また、接触抵抗を相対的に小さくできることから、ゲート電極７ｎ，７ｐを多段に結合した回路においては、信号の減衰を緩和することができる。
【００４５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４６】
例えば、前記実施の形態では、ＣＭＯＳデバイスを例に説明したが、シリコン膜と高融点金属膜とからなるポリメタルゲート電極を有する半導体装置、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはメモリ回路と論理回路とが同一基板上に設けられたロジック（Ｌｏｇｉｃ；論理回路）混載形メモリなどに広く適用することができる。
【００４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４８】
窒素ラジカルまたは窒素イオンの少なくとも１種類以上からなる雰囲気を用いて多結晶シリコン膜の表面を窒化することにより、均一で、かつ２ｎｍ未満の窒化シリコン膜が形成される。この窒化シリコン膜は、相対的に大きいトンネル電流を得ることができるので、ゲート電極の接触抵抗は相対的に小さく、接触容量は相対的に大きくなり、窒化シリコン膜を反応防止膜とした積層構造のポリメタルゲート電極を備えるＭＩＳＦＥＴのデバイス速度の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】（ａ）接触抵抗が無い場合のゲート部の等価回路図、（ｂ）接触抵抗が有る場合のゲート部の等価回路図である。
【符号の説明】
１  半導体基板
２  溝
３  酸化シリコン膜
４  ｐ型ウェル
５  ｎ型ウェル
６  ゲート絶縁膜
７ｎ  ゲート電極
７ｐ  ゲート電極
７Ａｎ  多結晶シリコン膜
７Ａｐ  多結晶シリコン膜
７Ｂ  窒化シリコン膜
７Ｃ  高融点金属膜
８  窒化シリコン膜
８ａ  キャップ絶縁膜
９  窒化シリコン膜
９ａ  サイドウォール膜
１０ｎ  拡散半導体領域
１０ｐ  拡散半導体領域
１１  シリサイド層
１２  層間絶縁膜
１３  接続孔
１４  プラグ
１５  配線
Ｑｎ  ｎチャネルＭＩＳＦＥＴ
Ｑｐ  ｐチャネルＭＩＳＦＥＴ
【図１】
2004165397.tif 000003
【図２】
2004165397.tif 000004
【図３】
2004165397.tif 000005
【図４】
2004165397.tif 000006
【図５】
2004165397.tif 000007
【図６】
2004165397.tif 000008
【図７】
2004165397.tif 000009
【図８】
2004165397.tif 000010
【図９】
2004165397.tif 000011
【図１０】
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