(57)【要約】【課題】複数のｉ型半導体層が微結晶シリコンからなる積層型光起電力素子において、光電変換効率が高く、長時間の光照射後の光電変換効率も高い状態に維持できるようにする。【解決手段】光入射側から順に、第一のｉ型半導体層４０４が水素化アモルファスシリコンからなり、第二以降のｉ型半導体層が水素化アモルファスシリコンあるいは微結晶シリコンからなる積層型光起電力素子であって、第二以降のｐｉｎ素子４１６，４１７のうち、ｉ型半導体層が微結晶シリコンであるものを用いて、ｐｉｎ光起電力シングル素子を作製した場合の開放端電圧をＶｏｃとし、当該ｉ型半導体層の膜厚をｔとすると、Ｖｏｃ／ｔの値が最も大きいｉ型半導体層を含むｐｉｎ素子により、積層型光起電力素子の短絡光電流密度が律速されることを特徴とする。【選択図】      図７
2004165394.tif 000002
【特許請求の範囲】
【請求項１】
基体上に、ＩＶ族元素を主成分とした非単結晶からなるｐ型半導体、ｉ型半導体、ｎ型半導体により形成されたｐｉｎ接合を有する光起電力素子を複数積層してなる積層型光起電力素子において、
光入射側から順に、第一のｉ型半導体層が水素化アモルファスシリコンからなり、第二以降のｉ型半導体層が水素化アモルファスシリコンあるいは微結晶シリコンからなる積層型光起電力素子であって、第二以降のｐｉｎ素子のうち、ｉ型半導体層が微結晶シリコンであるものを用いて、ｐｉｎ光起電力シングル素子を作製した場合の開放端電圧をＶｏｃとし、当該ｉ型半導体層の膜厚をｔとすると、Ｖｏｃ／ｔの値が最も大きいｉ型半導体層を含むｐｉｎ素子により、積層型光起電力素子の短絡光電流密度が律速されることを特徴とする積層型光起電力素子。
【請求項２】
前記積層型光起電力素子にＡＭ１．５の太陽光を１ＳＵＮ、２５℃の条件下で照射したときに、各層から得られる短絡光電流密度の合計が２７ｍＡ／ｃｍ２以上であることを特徴とする請求項１に記載の積層型光起電力素子。
【請求項３】
前記積層型光起電力素子の中で、ｉ型半導体層が水素化アモルファスシリコンであるｐｉｎ素子の短絡光電流密度が、ｉ型半導体層が微結晶シリコンであるｐｉｎ素子の短絡光電流密度よりも大きくなることを特徴とする請求項１に記載の積層型光起電力素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は太陽電池、センサー、撮像素子等の光起電力素子に係り、特にｐｉｎ接合が複数積層されている積層型光起電力素子に関する。
【０００２】
【従来の技術】
これまで、アモルファスシリコン太陽電池の高効率化と、光劣化の低減のために複数のｐｉｎ素子を直列に接合した積層型光起電力素子に関する技術が数多く開示されている。この１つに積層化により、太陽光を複数の波長感度領域に分割して吸収させることで、より効率的に光生成キャリアを利用できるようにするとともに、各々の素子での光生成キャリア数を低下させることで光劣化を低減することが可能となる。
【０００３】
例えば３層積層型アモルファスシリコン太陽電池として、ａ−ＳｉＣ／ａ−Ｓｉ／ａ−ＳｉＧｅ、ａ−Ｓｉ／ａ−ＳｉＧｅ／ａ−ＳｉＧｅ、ａ−ＳｉＣ／ａ−ＳｉＧｅ／ａ−ＳｉＧｅ等の素子が提案され（特許文献１参照。）、太陽光をより効率よく利用しようとする試みがなされてきた。
【０００４】
しかしながら、ａ−ＳｉＧｅやａ−Ｓｉ等のアモルファス材料は、微結晶シリコンや結晶シリコンと比べるとキャリアの走行性が低く、膜厚が厚くなると膜特性が顕著に悪化するため、厚膜化により素子の光電流密度を増加させるのには限界があった。特に、ａ−ＳｉＧｅ系の膜は膜厚が厚くなると光照射時に劣化が大きくなるという問題がある。
【０００５】
一方、近年良質な微結晶シリコン薄膜がプラズマＣＶＤ法により形成できることがＮｅｕｃｈａｔｅｌ大学により開示され（特許文献２参照。）、さまざまな機関で精力的に研究が進められている。
【０００６】
特許文献３では、ａ−Ｓｉ／μＣ−Ｓｉ／μＣ−Ｓｉの３層積層型光起電力素子が開示されている。
【０００７】
また特許文献４では、積層型光起電力素子において、微結晶半導体をｉ型層に有するｐｉｎ接合の構成素子によって電流値を律速させることで、高効率の素子を形成できることが開示されている。
【０００８】
しかしながら、微結晶シリコンはアモルファスシリコンに比べて光照射による特性劣化は少ない、あるいはほとんどないものと考えられていたため、複数のｉ型半導体層が微結晶シリコンで形成されている積層型光起電力素子において、これまでどのような積層構造にすれば光起電力特性を最適化できるのかといった課題に対して、なんら解答を与えるような技術は開示されていなかった。
【０００９】
しかし、実際には微結晶シリコンにおいてもその形成条件や膜厚によって、膜質や光劣化特性が大きく異なることがわかってきており、微結晶シリコンの光劣化特性を十分に考慮して、積層型光起電力素子の設計を行なうことが必要となってきている。
【００１０】
【特許文献１】
特開平５−１０２５０５号公報
【特許文献２】
米国特許６，３０９，９０６号明細書
【特許文献３】
特開平１１−２４３２１８号公報
【特許文献４】
特開平１１−２４３２１９号公報
【００１１】
【発明が解決しようとする課題】
本発明はｐｉｎ接合を有する光起電力素子を複数積層した積層型光起電力素子であって、複数のｉ型半導体層が微結晶シリコンで形成されている積層型光起電力素子において、上記問題点を解決し、高い光電変換効率を持ち、かつ光照射に対して長時間安定した特性を維持できるシリコン系光起電力素子を形成することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の光起電力素子は、基体上に、ＩＶ族元素を主成分とした非単結晶からなるｐ型半導体、ｉ型半導体、ｎ型半導体により形成されたｐｉｎ接合を有する光起電力素子を複数積層してなる積層型光起電力素子において、光入射側から順に、第一のｉ型半導体層が水素化アモルファスシリコンからなり、第二以降のｉ型半導体層が水素化アモルファスシリコンあるいは微結晶シリコンからなる積層型光起電力素子であって、第二以降のｐｉｎ素子（ｐｉｎ接合を有する光起電力素子）のうち、ｉ型半導体層が微結晶シリコン半導体であるものを用いて、ｐｉｎ光起電力シングル素子を作製した場合の開放端電圧をＶｏｃとし、当該ｉ型半導体層の膜厚をｔとすると、Ｖｏｃ／ｔの値が最も大きいｉ型半導体層を含むｐｉｎ素子により、積層型光起電力素子の短絡光電流密度が律速されることを特徴とする。この時、前記積層型光起電力素子にＡＭ１．５の太陽光を１ＳＵＮ、２５℃の条件下で照射したときに、各層から得られる短絡光電流密度の合計が２７ｍＡ／ｃｍ２以上であることが望ましい。さらに、前記積層型光起電力素子の中で、ｉ型半導体層が水素化アモルファスシリコンであるｐｉｎ素子の短絡光電流密度が、ｉ型半導体層が微結晶シリコン半導体であるｐｉｎ素子の短絡光電流密度よりも大きくなることが望ましい。
【００１３】
上記のように、本発明は新規な積層型光起電力素子に関するものであり、以下に本発明の作用を説明する。
【００１４】
ｐｉｎ接合を有する光起電力素子が複数直列に接合された積層型光起電力素子（例えばトリプル素子の各構成素子を光入射側からトップ素子、ミドル素子、ボトム素子と呼ぶ）において、積層型光起電力素子の短絡光電流密度は、各構成素子で生成される短絡光電流密度を等しくすることで最大化できる。しかしながら、素子全体の特性は光電流の生成が最も少ない構成素子（律速素子）の特性を強く反映する傾向があるため、各構成素子で生成される短絡光電流密度を等しくするよりも、電流バランスをつけることで、素子全体の光電変換効率を向上できる。従って、各構成素子の膜質は同等であっても、律速素子を如何に選択していくかによって、素子の光電変換効率は大きく影響される。
【００１５】
特許文献４に記載されているように、アモルファスシリコン光起電力素子は光照射により、特性が大幅に劣化するため、トップ素子を律速素子とすることは光劣化後にはさらに特性を低下するため好ましくない。一方、微結晶シリコンは作製条件により膜の特性が大きく異なることが明らかになってきた。これは結晶とは異なり、微結晶では結晶粒界が存在し、結晶粒界の状態や結晶粒径、また微結晶化率等が作製条件により変化しているためと考えられる。そのため、特に、ｐｉｎ光起電力シングル素子を作製したときのＶｏｃは約０．３Ｖ〜０．６Ｖと大きく変化させることができる。光照射による光劣化率はアモルファスシリコン膜に比べると小さいが、微結晶ｉ型半導体層の膜質に大きく依存して、変化する。
【００１６】
本発明者等はこの点を鋭意研究した結果、複数のｉ型半導体層が微結晶シリコンからなる積層型光起電力素子において、微結晶ｉ型半導体層の膜厚をｔとすると、Ｖｏｃ／ｔが最も大きくなるｐｉｎ素子を律速素子として選択することで、光劣化後特性が大幅に向上できることを見出した。Ｖｏｃ／ｔは内部電界と相関するパラメータであり、Ｖｏｃ／ｔが大きい方がキャリアの走行性が向上すると考えられ、素子全体の特性を向上できるとともに、長時間の光照射による劣化率の低減が可能となると考えられる。
【００１７】
さらに、本発明における積層型光起電力素子は、ＡＭ１．５の太陽光を１ＳＵＮ、２５℃の条件下で照射したときに、各ｐｉｎ素子から得られる光電流密度の合計が２７ｍＡ／ｃｍ２以上の場合に、特に大きな効果を発揮する。図６には、ａ−Ｓｉ／微結晶Ｓｉ／微結晶Ｓｉトリプル素子とａ−Ｓｉ／微結晶Ｓｉダブル素子において、各素子から得られる電流密度の合計（トータル光電流密度）に対して、光劣化後の光電変換効率をプロットしたものを示している。図６に示されるように、２７ｍＡ／ｃｍ２未満の電流密度ではトリプル素子の光電変換効率は、わずかにダブル素子の光電変換効率よりも大きい程度であるが、２７ｍＡ／ｃｍ２以上になると、トータル光電流密度が増加するにつれて、トリプル素子の光電変換効率がダブル素子に比べて大幅に上回ることがわかる。これは、主に、ダブル素子ではトリプル素子に比べて、膜質が同等であれば短絡光電流密度（Ｊｓｃ）が約１．５倍であるため、ａ−Ｓｉ層の光劣化がトータル光電流密度の増加とともに急激に大きくなるためと考えられる。製造コストの観点からも、トリプル素子の場合、原材料費や製造時間はダブル素子よりも増加するため、単位出力電力あたりのコストがダブル素子よりも有利となるのはトータル光電流密度がほぼ２７ｍＡ／ｃｍ２以上であると考えられる。
【００１８】
この様に、ｐｉｎ接合を有する光起電力素子を３層以上積層してなる積層型光起電力素子の光電変換効率の向上が最も顕著となるのは、トータル光電流密度が２７ｍＡ／ｃｍ２以上となる場合であることを本発明者らは見出した。
【００１９】
また、ｉ型半導体層がアモルファスシリコンであるｐｉｎ素子は、ｉ型半導体層が微結晶シリコンであるｐｉｎ素子に比べて光照射による特性劣化が大きいため、ｉ型半導体層がアモルファスシリコンであるｐｉｎ素子の短絡光電流密度が、ｉ型半導体層が微結晶シリコンであるｐｉｎ素子よりも大きくすることで、光劣化後の素子特性を向上させることができる。
【００２０】
【発明の実施の形態】
以下、本発明の積層型光起電力素子の実施形態を説明するが、本発明はこれらによって、何ら限定されるものではない。
【００２１】
図７は、本発明の積層型光起電力素子の層構成の一形態を示す概略図である。図７に示す積層型光起電力素子は、光入射側より、Ａｇ等の金属からなる集電電極４０１、酸化インジウム、酸化スズ等からなる透明導電性の反射防止層４０２、第一のｐ（ｎ）型半導体層４０３、第一のｉ型半導体層４０４、第一のｎ（ｐ）型半導体層４０５、第二のｐ（ｎ）型半導体層４０６、第二のｉ型半導体層４０７、第二のｎ（ｐ）型半導体層４０８、第三のｐ（ｎ）型半導体層４０９、第三のｉ型半導体層４１０、第三のｎ（ｐ）型半導体層４１１、酸化亜鉛、酸化インジウム、酸化スズ等からなる反射増加層４１２、Ａｌ、Ｃｕ、Ａｇ等からなる反射層４１３をステンレス鋼等の金属基板、またはガラス等の絶縁基板４１４上に形成されたものから構成されている。また、ｐｉｎで構成される素子を光入射側からトップ素子４１５、ミドル素子４１６、ボトム素子４１７と呼ぶ。
【００２２】
図１には、トップ素子のｉ層は水素化アモルファスシリコン、ミドル素子、ボトム素子のｉ層は微結晶シリコンであるトリプル素子において、ミドル素子のｉ型半導体層の膜厚（ｔとする）を変化させてトリプル素子を作製し、そのときのミドル素子とボトム素子の短絡光電流密度の変化を示したものである。このとき、トップ素子とボトム素子の作製条件は一定とし、また、ボトム素子とミドル素子をシングル素子として作製した場合に同じＶｏｃになる条件を選んだ。図１中で、ｔｂｏｔはボトム素子のｉ型半導体層の膜厚をあらわし、ｔ０はボトム素子とミドル素子の短絡光電流密度が等しくなるミドル素子のｉ型半導体層の膜厚をあらわす。これより、ミドル素子の各ｉ層膜厚領域に対して、律速素子とＶｏｃ／ｔの関係は表１のようになる。
【００２３】
【表１】
2004165394.tif 000003
【００２４】
図２にはミドル素子のｉ層膜厚（ｔ）に対する初期光電変換効率と１ＳＵＮ、５０℃で１０００時間の光照射により光劣化させた劣化後光電変換効率とを示す。これより、ｔ＜ｔ０の領域とｔ０＜ｔ＜ｔｂｏｔの領域で、ほぼ同じ初期光電変換効率を持つ素子において、ｔ＜ｔ０領域にある素子のほうが、劣化後光電変換効率が高くなっているのがわかる。さらに、劣化後光電変換効率が最大となるトリプル素子はｔ＜ｔ０の領域にある場合で、Ｖｏｃ／ｔの値が大きいミドル素子が律速素子となっていることがわかる。つまり、Ｖｏｃ／ｔの値が大きい方の素子を律速素子になるように調整することで、劣化後の光電変換効率が向上することが示されている。なお、ｔ＞ｔｂｏｔの領域は光劣化は小さいものの、初期変換効率が極端に小さくなってしまうため、高効率は望めない。
【００２５】
同様に、図３にはｔｂｏｔがｔ０より小さい場合のボトム素子とミドル素子の短絡電流密度をミドル素子のｉ層膜厚（ｔ）の関数として示した。ここで、ｔｂｏｔをｔ０より小さくするには、いろいろな方法が考えられる。例えば、テクスチャー度の高い反射増加膜を用いた場合、裏面反射光により主にボトム素子の電流を増加できるため、ボトム素子のｉ層膜厚を減らすことが可能となる。つまり、光入射側のｉ型半導体層から入射光は吸収されていくため、トップ素子、ミドル素子、ボトム素子の順に入射光は減少していくが、ボトム素子では反射光による電流増加が見込まれる。そのため、ミドル素子、ボトム素子の電流密度の大小関係は、ミドルｉ層とボトムｉ層の膜厚や膜質だけでなく、反射増加膜の反射率や反射角にも依存して変化する。これらのパラメータを制御して、各素子のＶｏｃ／ｔの大きさを変化させることが可能となる。
【００２６】
図３より、ミドル素子の各ｉ層膜厚領域に対して、律速素子とＶｏｃ／ｔの関係は表２のようになる。
【００２７】
【表２】
2004165394.tif 000004
【００２８】
図４にはミドル素子のｉ層膜厚（ｔ）に対する初期光電変換効率と１ＳＵＮ、５０℃で１０００時間の光照射により光劣化させた劣化後光電変換効率とを示す。これより、ｔｂｏｔ＜ｔ＜ｔ０の領域とｔ＞ｔ０の領域で、ほぼ同じ初期光電変換効率を持つ素子において、ｔ＞ｔ０領域にある素子のほうが、劣化後光電変換効率が高くなっているのがわかる。さらに、劣化後光電変換効率が最大となるトリプル素子はｔ＞ｔ０の領域にある場合で、Ｖｏｃ／ｔの値が大きいボトム素子が律速素子となっていることがわかる。この場合においても、Ｖｏｃ／ｔの値が大きい方の素子を律速素子とすることで、劣化後の光電変換効率が向上することが示されている。なお、ｔ＜ｔｂｏｔの領域は光劣化は小さいものの、初期変換効率が極端に小さくなってしまうため、高効率は望めない。
【００２９】
上記実験は、ミドル素子とボトム素子のＶｏｃが等しい場合について行なったが、Ｖｏｃが異なる場合においても同様に、Ｖｏｃ／ｔの値が大きい方の素子が律速素子となるように調整することで、劣化後光電変換効率を最大化できることを見出した。
【００３０】
このように、複数の微結晶シリコンｉ型半導体層を持つ積層型光起電力素子を高効率化するためには、光劣化前の状態において、各構成素子の光短絡電流密度が近い状態で、かつＶｏｃ／ｔの値が最も大きい微結晶シリコンｉ型半導体層を含むｐｉｎ素子を律速素子とすることが重要であることが判明した。このような関係はｐｉｎ接合を有する光起電力素子を４層以上積層した積層型光起電力素子においても同様である。
【００３１】
次に、本発明に適用される測定方法および製造装置について説明する。
【００３２】
（短絡光電流密度測定）
積層型光起電力素子の各構成素子の短絡光電流密度は各素子の分光感度特性から測定される。例えば、ｐｉｎ接合を有する光起電力素子を３つ直列に積層した３層積層型光起電力素子の場合、トップ素子、ミドル素子、ボトム素子の各々の短絡光電流は例えば次のようにして測定される。
【００３３】
トップ素子の短絡光電流密度の測定は以下のように行う。積層型光起電力素子に光を照射したときにミドル素子とボトム素子に発生する起電力の和に対応する順バイアスを印加し、かつミドル素子とボトム素子で主に吸収される領域の光をバイアス光として照射して、この状態で分光した光を照射して分光特性を測定し、この分光特性に太陽光の分光強度を掛け合わせて、トップ素子の短絡光電流密度を計算する。
【００３４】
ミドル素子の短絡光電流密度はトップ素子の場合と同様に、トップ素子とボトム素子に発生する起電力の和に対応する順バイアスを印加し、かつトップ素子とボトム素子で主に吸収される領域の光をバイアス光として照射して、この状態で分光した光を照射して分光特性を測定し、この分光特性に太陽光の分光強度を掛け合わせて、ミドル素子の短絡光電流密度を計算する。
【００３５】
ボトム素子の短絡光電流密度の測定も同様に、トップ素子とミドル素子に発生する起電力の和に対応する順バイアスを印加し、かつトップ素子とミドル素子で主に吸収される領域の光をバイアス光として照射して、この状態で分光した光を照射して分光特性を測定し、この分光特性に太陽光の分光強度を掛け合わせて、ボトム素子の短絡光電流密度を計算する。
【００３６】
（本発明におけるＶｏｃについて）
本来、各シングル素子のＶｏｃは各シングル素子を作製して評価を行うことが好ましい。しかし、積層型光起電力素子中の各シングル素子のＶｏｃは、本発明においては例えば、以下の方法で代用できるものである。
【００３７】
例えば、トリプル素子中のボトム素子のＶｏｃは以下の様に定義する。前記短絡光電流密度の測定方法において、分光した光の波長をボトム素子として最も量子効率の高い波長に固定して、印加バイアスを０Ｖより増加していき、量子効率が印加バイアス０Ｖの場合から１．５％低下するときの順バイアス値を測定する。得られた順バイアス電圧を前記トリプル素子の１ＳＵＮ、ＡＭ１．５の光を照射して得られるＶｏｃから引いて得られる電圧をボトム素子のＶｏｃと定義する。
【００３８】
同様にして、トップ素子においても、前記短絡光電流密度の測定方法において、分光した光の波長をトップ素子として最も量子効率の高い波長に固定して、印加バイアスを０Ｖより増加していき、量子効率が０Ｖの場合から１．５％低下するときの順バイアス値を測定し、この値をトリプル素子のＶｏｃから引いた値をトップ素子のＶｏｃと定義する。
【００３９】
ミドル素子も同様に定義するが、ミドル素子の様に、上下の素子で挟まれている素子の場合は、分光した光の波長をミドル素子として最も量子効率の高い波長に固定して、印加バイアスを０Ｖより増加していき、量子効率が０Ｖの場合から１０．０％低下するときの順バイアス値を測定し、この値をトリプル素子のＶｏｃから引いた値をミドル素子のＶｏｃと定義する。これはミドル素子の場合、測定中にトップ素子とボトム素子の両方に過剰のキャリアが発生するようにバイアス光を印加するため、ミドル素子の上下に存在する過剰キャリアに起因して、このような閾値のずれが生じるものと考えている。
【００４０】
（膜厚の定義）
次に、膜厚の測定方法について述べる。膜厚の測定は、直接的には断面ＳＥＭ（あるいはＴＥＭ）観察による方法や、段差計を用いる方法がある。また、あらかじめ測定されている成膜速度と成膜時間の積で計算される場合もある。ところが、基板上に導電型の異なる半導体層が積層されて形成される光起電力素子の場合、各層の形成条件により、ドーピング元素等の拡散が各層間で起こる可能性がある。例えば、ｎ型半導体層上にｉ型半導体を形成する場合、ｎ型半導体層中のドーピング元素がｉ型半導体層中に拡散すると、ｉ型半導体層中の空乏層が狭まり、実効的なｉ型半導体の膜厚が減少し、上記膜厚測定法で測定した膜厚と大きく異なる場合がある。
【００４１】
そこで、本発明における膜厚評価は、前記測定方法に加えて、キャパシタンス測定法を併用して総合的に膜厚の判断を行なうことが好ましい。キャパシタンス測定法はｐｉｎ型光起電力素子を、１つのコンデンサーとみなし、ｉ型層の膜厚を測定する方法である。１０ｋＨｚから１０ＭＨｚ程度の周波数を用いて、サンプルに電圧を印加してキャパシタンスを測定し、ｉ型層の誘電率から膜厚を計算する。このときの印加電圧は、ｉ型層中にトラップされているキャリアをはきだして、空乏層が十分に広がった状態になり、キャパシタンスが一定値を示すようになるまで逆バイアス電圧を印加する。
【００４２】
通常は、このキャパシタンス測定法と前記直接的な測定方法との膜厚はほぼ一致する。しかし、例えばｐ型あるいはｎ型層に存在するドーピング元素がｉ型層中にある程度以上マイグレーションを起こしたり、あるいは故意にｉ型層中にドーピング元素を導入したりすると空乏層が狭まる場合があると考えられ、キャパシタンス測定法での膜厚は薄く見える場合がある。このため、前記直接的な測定法とは乖離が生じるが、本発明においては、この場合、キャパシタンス測定法で得られた膜厚をｉ型層の膜厚とみなす。なぜならば、本発明において、Ｖｏｃ／ｔというパラメータは内部電界と相関するものであり、電気的な膜厚が重要な意味を持つと考えるためである。
【００４３】
ここで、３層積層型素子の場合、キャパシタンス測定法では、等価回路として考えた場合、３つのコンデンサーの直列接続とみなすことができるため、各ｉ型層の膜厚の和を計算で求めることになる。例えば、ボトムｉ層中のみにドーピング元素が拡散して空乏層が狭くなっている場合、断面ＳＥＭ（あるいはＴＥＭ）観察による膜厚あるいは予め測定されている成膜速度と成膜時間から計算した膜厚の合計と、キャパシタンス測定で求められた膜厚の差を、空乏層が狭まったことによるボトムｉ層の膜厚の減少分とみなし、ボトムｉ層の膜厚を計算する。
【００４４】
また、ドーピング元素の拡散の程度は下地の材質や表面性（テクスチャー度等）により異なるため、素子として積層した状態でキヤパシタンス測定を行うことが重要である。
【００４５】
また、ドーピング元素の膜厚方向の濃度分布を調べる方法のひとつとして、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。実際に、ｉ型半導体層中に、ｎ型半導体のドーピング元素であるＰ（リン）の濃度を測定したところ、直接的な膜厚測定法とキャパシタンス測定法で得られた膜厚がほぼ近い値を示した積層型光起電力素子の場合、膜中のＰの濃度がｎ／ｉ界面において１０１９個／ｃｍ３から１０１７個／ｃｍ３に減少するのに８０ｎｍ程度の膜厚しか必要なかったが、キャパシタンス測定法で得られた膜厚が直接的な測定法の膜厚よりも数百ｎｍ程度小さくなる場合は、Ｐの濃度が同じ割合だけ減少するのに１００〜２００ｎｍ程度の膜厚が必要であり、実際にＰの拡散とキャパシタンス測定法での膜厚減少に相関関係があることが我々の実験により確かめられている。
【００４６】
（堆積膜形成装置と積層型光起電力素子の形成方法）
図５は、本発明の積層型光起電力素子を形成するための堆積膜形成装置を示す模式図である。図５において、堆積膜形成装置は、ロードチャンバー２０１、微結晶シリコンｉ型層チャンバー２０２、アモルファスシリコンｉ型層とｐ型層とｎ型層のＲＦチャンバー２０３、およびアンロードチャンバー２０４から主に構成されている。各チヤンバーは、ゲートバルブ２０５、２０６、２０７で各原料ガスが混合しないように分離されている。
【００４７】
微結晶シリコンｉ型層チャンバー２０２は、基板加熱用のヒーター２０８およびプラズマＣＶＤ室２０９、ＶＨＦ電力供給用カソード２１０から構成されている。
【００４８】
ＲＦチャンバー２０３は、ｎ型層堆積用ヒーター２１１とｎ型層堆積用の堆積室２１２、ｎ型層ＲＦ電力供給用カソード２１３、ｉ型層堆積用ヒーター２１４とｉ型層堆積用の堆積室２１５、ｉ型層ＲＦ電力供給用カソード２１６、ｐ型層堆積用ヒーター２１７とｐ型層堆積用の堆積室２１８、ｐ型層ＲＦ電力供給用カソード２１９を有している。
【００４９】
基板は基板ホルダー２２１に取り付けられ、レール２２０上を外部から駆動されるローラーによって移動する。
【００５０】
プラズマＣＶＤ室２０９では、微結晶を堆積する。微結晶は、マイクロ波プラズマＣＶＤ法またはＶＨＦプラズマＣＶＤ法が使用される。
【００５１】
このような堆積膜形成装置を使用して、本発明の積層型光起電力素子は以下のようにして形成される。まず、ステンレス基板を基板ホルダー２２１にセットしロードチャンバー２０１のレール２２０上にセットする。そして、ロードチャンバー２０１内を数百ｍＰａ以下の真空度に排気する。
【００５２】
次に、ゲートバルブ２０５と２０６を開け、基板ホルダー２２１をチャンバー２０３のｎ型層堆積室２１２に移動する。各ゲートバルブ２０５，２０６を閉じ、所望の原料ガスを供給して、カソード２１３よりＲＦ電力を供給して原料ガスを分解し、ｎ型層を所望の層厚に堆積する。次に、十分に排気した後、ゲートバルブ２０６を開けて基板ホルダー２２１を堆積チャンバー２０２に移動し、ゲートバルブ２０６を閉じる。
【００５３】
ヒーター２０８で基板を所望の基板温度に加熱し、所望の原料ガスを必要量導入し、所望の真空度にして、所定のＶＨＦエネルギー（またはマイクロ波エネルギー）をカソード２１０より堆積室２０９へ導入し、プラズマを発生させて基板上にボトム微結晶シリコンｉ型層を所望の層厚に堆積する。チャンバー２０２を十分に排気し、ゲートバルブ２０６を開けて基板ホルダー２２１をチャンバー２０２からチャンバー２０３へ移動する。
【００５４】
基板ホルダー２２１をチャンバー２０３のｐ型層堆積室２１８に移動して、ヒーター２１７によって基板を所望の温度に加熱する。堆積室２１８にｐ型層堆積用の原料ガスを所望の流量だけ供給し、所望の真空度に維持しつつ堆積室２１８にカソード２１９よりＲＦエネルギーを導入し、ｐ型層を所望の層厚に堆積する。
【００５５】
ｐ型層堆積後、堆積室２１８を十分に排気し、基板ホルダー２２１を同じチャンバー内のｎ型層堆積室２１２に移動する。上記のｎ型層と同様にしてｐ型層上にｎ型層を堆積する。その後、堆積室２１２を十分に排気し、基板ホルダー２２１をｉ型層堆積室２０２へ再び移動する。
【００５６】
先と同様にして、ヒーター２０８で基板を所望の基板温度に加熱し、所望の原料ガスを必要量導入し、所望の真空度にして、所定のマイクロ波エネルギーまたはＶＨＦエネルギーを堆積室２０９へ導入し、プラズマを発生させて基板上にミドル微結晶シリコンｉ型層を所望の層厚に堆積する。チャンバー２０２を十分に排気し、ゲートバルブ２０６を開けて基板ホルダー２２１をチャンバー２０２からチャンバー２０３へ移動する。
【００５７】
基板ホルダー２２１をチャンバー２０３のｐ型層堆積室２１８に移動して、ヒーター２１７によって基板を所望の温度に加熱する。堆積室２１８にｐ型層堆積用の原料ガスを所望の流量だけ供給し、所望の真空度に維持しつつ堆積室２１８にＲＦエネルギーを導入し、ｐ型層を所望の層厚に堆積する。
【００５８】
ｐ型層堆積後、堆積室２１８を十分に排気し、基板ホルダー２２１を同じチャンバー内のｎ型層堆積室２１２に移動する。上記のｎ型層と同様にしてｐ型層上にｎ型層を堆積する。堆積室２１２を十分に排気し、基板ホルダーをｉ型層堆積室２１５へ移動する。ヒーター２１４で基板を所望の基板温度に加熱し、ｉ型層堆積用の原料ガスを所望の流量を堆積室に供給し、堆積室２１５内の圧力を所望の圧力に維持して、所望のＲＦエネルギーをカソード２１６より導入する。堆積室２１５を十分に排気し、基板ホルダー２２１を堆積室２１５から堆積室２１８に移動し、上記のｐ型層と同様にして、ｉ型層上にｐ型層を堆積する。上記と同様にして堆積室２１８を十分に排気した後、ゲートバルブ２０７を開け、半導体層を堆積した基板をセットした基板ホルダー２２１をアンロードチャンバー２０４へ移動する。
【００５９】
ゲートバルブを全て閉じ、アンロードチャンバー２０４内へ窒素ガスを封入して、基板温度を所望の温度に冷却する。その後、アンロードチャンバー２０４の取り出しバルブを開けて、基板ホルダー２２１を取り出す。
【００６０】
そして、不図示の透明電極堆積用の蒸着器を用いて、ｐ型層上に透明電極を所望の層厚に堆積する。また、同様にして、透明電極上に集電電極を堆積する。
【００６１】
次に、本発明の積層型光起電力素子の各構成要素について詳細に説明する。
【００６２】
〈基板、反射層〉
本発明の積層型光起電力素子に用いる基板としては、ステンレス鋼などの金属基板、特にフェライト系のステンレス鋼が適している。また、絶縁性基板では、ガラスやセラミックスなどが適している。
【００６３】
絶縁性基板の場合には、絶縁性基板上に金属や透明導電膜などを堆積して、絶縁性基板上を導電処理する必要がある。ガラスなどの透光性基板を使用して、基板上に透明導電膜を堆積して光起電力素子を形成した場合、光は半導体側に入射するのみならず、透光性基板側から入射することも可能である。
【００６４】
導電処理としては、Ａｌ、Ａｇ、Ｃｕなどの金属単体、またはそれらの合金を反射層として堆積することが挙げられる。反射層の厚さとしては、金属そのものの反射率が得られる厚さ以上の厚さに堆積することが必要である。
【００６５】
反射層の表面ができるだけ平坦であるように形成するには、比較的低い温度で数百Å〜３０００Åの厚さで形成することが好ましい。また、反射層の表面が凹凸であるように形成するには、３０００Åより厚く、数μｍ以下の厚さで形成することが好ましい。
【００６６】
また、金属あるいは樹脂性の帯状基板を用いて、長手方向に搬送しながら成膜を行なうロール・ツー・ロール法にも好適に用いられる。
【００６７】
〈反射増加層〉
また、半導体層で吸収される光量を多くするための反射増加層を上記の金属基板または反射層上に設けることが望ましい。反射増加層としては、酸化インジウム、酸化錫、酸化亜鉛などの酸化物が適している。反射増加層の層厚としては、１０００Å〜５００００Åが最適な範囲として挙げられる。
【００６８】
〈ｐ型層、ｎ型層〉
ｐ型層またはｎ型層は、光起電力素子の特性を左右する重要な層である。ｐ型層またはｎ型層のアモルファス材料、微結晶や多結晶材料としては、例えばａ−Ｓｉ：Ｈ、ａ−Ｓｉ：ＨＸ、ａ−ＳｉＣ：Ｈ、ａ−ＳｉＣ：ＨＸ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＧｅＣ：Ｈ、ａ−ＳｉＯ：Ｈ、ａ−ＳｉＮ：Ｈ、ａ−ＳｉＯＮ：ＨＸ、ａ−ＳｉＯＣＮ：ＨＸ、μｃ−Ｓｉ：Ｈ、μｃ−ＳｉＣ：Ｈ、μｃ−Ｓｉ：ＨＸ、μｃ−ＳｉＣ：ＨＸ、μｃ−ＳｉＧｅ：Ｈ、μｃ−ＳｉＯ：Ｈ、μｃ−ＳｉＧｅＣ：Ｈ、μｃ−ＳｉＮ：Ｈ、μｃ−ＳｉＯＮ：ＨＸ、μｃ−ＳｉＯＣＮ：ＨＸ、ｐｏｌｙ−Ｓｉ：Ｈ、ｐｏｌｙ−Ｓｉ：ＨＸ，ｐｏｌｙ−ＳｉＣ：Ｈ、ｐｏｌｙ−ＳｉＣ：ＨＸ、ｐｏｌｙ−ＳｉＧｅ：Ｈ、ｐｏｌｙ−Ｓｉ、ｐｏｌｙ−ＳｉＣ、ｐｏｌｙ−ＳｉＧｅなどにｐ型の価電子制御剤（周期率表第ＩＩＩ族原子Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）やｎ型の価電子制御剤（周期率表第Ｖ族原子Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を高濃度に添加した材料が挙げられる。
【００６９】
特に、光入射側のｐ型層またはｎ型層には、光吸収の少ない結晶性の半導体層かバンドギャップの広い非晶質半導体層が適している。
【００７０】
ｐ型層への周期率表第ＩＩＩ族原子の添加量、およびｎ型層への周期率表第Ｖ族原子の添加量は、０．１〜５０ａｔ％が最適量として挙げられる。
【００７１】
また、ｐ型層またはｎ型層に含有される水素原子（Ｈ，Ｄ）またはハロゲン原子は、ｐ型層またはｎ型層の未結合手を補償する働きをし、ｐ型層またはｎ型層のドーピング効率を向上させるものである。ｐ型層またはｎ型層へ添加される水素原子またはハロゲン原子は、０．１〜４０ａｔ％が最適量として挙げられる。特に、ｐ型層またはｎ型層が結晶性の場合、水素原子またはハロゲン原子は０．１〜８ａｔ％が最適量として挙げられる。
【００７２】
さらに、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面側で水素原子または／およびハロゲン原子の含有量が多く分布しているものが好ましい分布形態として挙げられ、該界面近傍での水素原子または／およびハロゲン原子の含有量はバルク内の含有量の１．１〜２倍の範囲が好ましい範囲として挙げられる。このようにｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面近傍で水素原子またはハロゲン原子の含有量を多くすることによって、該界面近傍の欠陥準位や機械的歪を減少させることができ、本発明の積層型光起電力素子の光起電力や光電流を増加させることができる。
【００７３】
光起電力素子のｐ型層およびｎ型層の電気特性としては、活性化エネルギーが０．２ｅＶ以下のものが好ましく、０．１ｅＶ以下のものが最適である。また、比抵抗としては１００Ωｃｍ以下が好ましく、１Ωｃｍ以下が最適である。さらに、ｐ型層およびｎ型層の層厚は１〜５０ｎｍが好ましく、３〜１０ｎｍが最適である。
【００７４】
光起電力素子のｐ型層またはｎ型層の堆積に適した原料ガスとしては、シリコン原子を含有するガス化し得る化合物、ゲルマニウム原子を含有するガス化し得る化合物、炭素原子を含有するガス化し得る化合物、およびこれらの化合物の混合ガスなどを挙げることができる。
【００７５】
シリコン原子を含有するガス化し得る化合物としては、ＳｉＨ４、ＳｉＨ６、ＳｉＦ４、ＳｉＦＨ３、ＳｉＦ２Ｈ２、ＳｉＦ３Ｈ、Ｓｉ３Ｈ８、ＳｉＤ４、ＳｉＨＤ３、ＳｉＨ２Ｄ２、ＳｉＨ３Ｄ、ＳｉＦＤ３、ＳｉＦ２Ｄ２、ＳｉＤ３Ｈ、Ｓｉ２Ｄ３Ｈ３などが挙げられる。
【００７６】
ゲルマニウム原子を含有するガス化し得る化合物としては、ＧｅＨ４、ＧｅＤ４、ＧｅＦ４、ＧｅＦＨ３、ＧｅＦ２Ｈ２、ＧｅＦ３Ｈ、ＧｅＨＤ３、ＧｅＨ２Ｄ２、ＧｅＨ３Ｄ、ＧｅＨ６、ＧｅＤ６などが挙げられる。
【００７７】
炭素原子を含有するガス化し得る化合物としては、ＣＨ４、ＣＤ４、ＣｎＨ２ｎ＋２（ｎは整数）、ＣｎＨ２ｎ（ｎは整数）、Ｃ２Ｈ２、Ｃ６Ｈ６、ＣＯ２、ＣＯなどが挙げられる。
【００７８】
窒素含有ガスとしては、Ｎ２、ＮＨ３、ＮＤ３、ＮＯ、ＮＯ２、Ｎ２Ｏなどが挙げられる。
【００７９】
酸素含有ガスとしては、Ｏ２、ＣＯ、ＣＯ２、ＮＯ、ＮＯ２、Ｎ２Ｏ、ＣＨ３ＣＨ２ＯＨ、ＣＨ３ＯＨなどが挙げられる。
【００８０】
価電子制御するためにｐ型層またはｎ型層に導入される物質としては、周期率表第ＩＩＩ族原子および第Ｖ族原子が挙げられる。
【００８１】
第ＩＩＩ族原子導入用の出発物質として有効に使用されるものとしては、ホウ素原子導入用として、Ｂ２Ｈ６、Ｂ４Ｈ１０、Ｂ５Ｈ９、Ｂ５Ｈ１１、Ｂ６Ｈ１０、Ｂ６Ｈ１２、Ｂ６Ｈ１４などの水素化ホウ素、ＢＦ３、ＢＣｌ３などのハロゲン化ホウ素などが挙げられる。その他には、ＡｌＣｌ３、ＧａＣｌ３、ＩｎＣｌ３、ＴｌＣｌ３などを挙げることができ、特にＢ２Ｈ６、ＢＦ３が適している。
【００８２】
第Ｖ族原子導入用の出発物質として有効に使用されるのは、燐原子導入用として、ＰＨ３、Ｐ２Ｈ４などの水素化燐、ＰＨ４Ｉ、ＰＦ３、ＰＦ５、ＰＣｌ３、ＰＣｌ５、ＰＢｒ３、ＰＢｒ５、ＰＩ３などのハロゲン化燐が挙げられる。その他には、ＡｓＨ３、ＡｓＦ３、ＡｓＣｌ３、ＡｓＢｒ３、ＡｓＦ５、ＳｂＨ３、ＳｂＦ３、ＳｂＦ５、ＳｂＣｌ３、ＳｂＣｌ５、ＢｉＨ３、ＢｉＣｌ３、ＢｉＢｒ３などを挙げることができ、特にＰＨ３、ＰＦ３が適している。
【００８３】
光起電力素子に適したｐ型層またはｎ型層の堆積方法は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、マイクロ波プラズマＣＶＤ法などである。特に、ＲＦプラズマＣＶＤ法で堆積する場合、容量結合型のＲＦプラズマＣＶＤ法が適している。ＲＦプラズマＣＶＤ法でｐ型層またはｎ型層を堆積する場合、堆積室内の基板温度は１００〜３５０℃、内圧は１３Ｐａ〜６．７×１０３Ｐａ（０．１〜５０Ｔｏｒｒ）、ＲＦパワーは０．０１〜５．０Ｗ／ｃｍ２、堆積速度は０．１〜３ｎｍ／ｓｅｃが最適条件として挙げられる。
【００８４】
また、上記のガス化し得る化合物をＨ２、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒなどのガスで適宜希釈して堆積室に導入しても良い。
【００８５】
特に、微結晶半導体やａ−ＳｉＣ：Ｈ等の光吸収の少ないかバンドギャップの広い層を堆積する場合には、水素ガスで２〜１００倍に原料ガスを希釈し、ＲＦおよびＶＨＦパワーは比較的高いパワーを導入するのが好ましい。周波数としては１ＭＨｚ〜３００ＭＨｚが適した範囲であり、特に１３．５６ＭＨｚ〜１００ＭＨｚの周波数が最適である。
【００８６】
ｐ型層またはｎ型層をマイクロ波プラズマＣＶＤ法で堆積する場合、マイクロプラズマＣＶＤ装置は、堆積室に誘電体窓（アルミナセラミックス等）を介して導波管でマイクロ波を導入する方法が適している。マイクロ波プラズマＣＶＤ法でｐ型層またはｎ型層を堆積する場合、本発明の堆積膜形成方法も適した堆積方法であるが、更に広い堆積条件で光起電力素子に適用可能な堆積膜を形成することができる。
【００８７】
マイクロ波プラズマＣＶＤ法によりｐ型層またはｎ型層を堆積する場合、堆積室内の基板温度は１００〜４００℃、内圧は６７Ｐａ〜４．０×１０３Ｐａ（０．５〜３０ｍＴｏｒｒ）、マイクロ波パワーは０．０１〜１Ｗ／ｃｍ３、マイクロ波の周波数は０．５〜１０ＧＨｚが好ましい範囲として挙げられる。
【００８８】
また、上記のガス化し得る化合物をＨ２、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒなどのガスで適宜希釈して堆積室に導入しても良い。
【００８９】
特に、微結晶半導体やａ−ＳｉＣ：Ｈ等の光吸収の少ないかバンドギャップの広い層を堆積する場合には、水素ガスで２〜１００倍に原料ガスを希釈し、マイクロ波パワーは比較的高いパワーを導入するのが好ましい。
【００９０】
〈微結晶ｉ型層〉
本発明の積層型光起電力素子の微結晶シリコンの堆積に好適な方法は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、マイクロ波プラズマＣＶＤ法などが挙げられる。特に、微結晶シリコンの堆積速度は使用する電磁波に依存し、同一の投入エネルギーでは周波数が高い方が堆積速度が速くなる。
【００９１】
本発明における微結晶シリコンに適したシリコン原子供給用の原料ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＨＦ３、ＳｉＨ２Ｆ２、ＳｉＨ３Ｆ、ＳｉＨ３Ｃｌ、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＤ４、ＳｉＨＤ３、ＳｉＨ２Ｄ２、ＳｉＨ３Ｄ、ＳｉＦＤ３、ＳｉＦ２Ｄ２、ＳｉＤ３Ｈ、Ｓｉ２Ｄ３Ｈ３などのシラン系原料ガスが挙げられる。
【００９２】
原料ガスは、良好な微結晶半導体を形成するために、水素ガスで希釈する必要があり、その希釈率は２倍以上が好ましい。特に好ましい希釈率の範囲は、５倍から１００倍の範囲である。希釈率が小さい場合には微結晶が形成されず、アモルファスが形成される。一方、希釈率を高くし過ぎた場合には、微結晶の堆積速度が低くなり過ぎて実用上の問題が生じる。また、水素希釈に加えてヘリウムガスで希釈することも可能である。
【００９３】
本発明に適した微結晶を作成するための基板温度は、１００〜５００℃である。基板温度は微結晶シリコン膜特性に大きな影響を及ぼし、特に１００〜３００℃の温度領域で正確に制御することが望ましい。
【００９４】
本発明の微結晶を堆積するときのチャンバー内の真空度としては、１３３ｍＰａ〜６．７×１０３Ｐａ（１ｍＴｏｒｒ〜５０Ｔｏｒｒ）が好適な範囲として挙げられる。特に、マイクロ波プラズマＣＶＤ法で微結晶半導体を堆積する場合には、真空度は数百ｍＰａが好ましい真空度であり、ＶＨＦプラズマＣＶＤ法では１３Ｐａ（１００ｍＴｏｒｒ）以上が好ましく、特に、２．７×１０２Ｐａ（２Ｔｏｒｒ）以上の高圧にすることで成膜速度を向上することができる。
【００９５】
本発明における微結晶半導体を堆積する場合のチャンバーヘの投入パワーとしては、０．０１〜１０Ｗ／ｃｍ２の範囲が好適な範囲として挙げられる。また、原料ガスの流量と投入パワーの関係で示すと、堆積速度が投入パワーに依存するパワーリミテッドの領域が適している。
【００９６】
さらに、本発明における微結晶半導体の堆積には、基板と電力投入用の電極間距離が重要な因子である。本発明に適した微結晶半導体を得られる電極間距離は、５ｍｍ〜５０ｍｍの範囲である。特に好ましくは５ｍｍ〜１５ｍｍの範囲である。
【００９７】
本発明の積層型光起電力素子の微結晶半導体に適する平均結晶粒径は、１０ｎｍ〜１００ｎｍが適した範囲として挙げられる。また、微結晶半導体中に含有されるアモルファスの割合は、ラマンスペクトルで見た場合に結晶に関係するピークとアモルファスに関係するピークの比が７０％以下が望ましいものである。
【００９８】
平均結晶粒径が１０ｎｍよりも小さいと、結晶粒界にアモルファスが多く存在するようになり、光劣化を示すようになる。また、結晶粒径が小さいと電子や正孔の移動度や寿命が小さくなり、半導体としての特性が低下する。一方、平均結晶粒径が１００ｎｍよりも大きいと、結晶粒界の緩和が十分に進まず結晶粒界に未結合手等の欠陥が生じ、該欠陥が電子や正孔の再結合中心として働き、その結果微結晶半導体の特性が低下する。
【００９９】
また、微結晶の形状としては、電荷の移動方向に沿って細長い形状が適したものである。加えて、本発明における微結晶中に含有される水素原子またはハロゲン原子の割合は、３０％以下が望ましい範囲である。
【０１００】
光起電力素子において、ｉ型層は照射光に対してキャリアを発生輸送する重要な層である。ｉ型層としては、僅かにｐ型、僅かにｎ型の層も使用することができる（ｐ型になるか、あるいはｎ型になるかは、テールステイト等の固有欠陥の分布による。）。
【０１０１】
本発明の積層型光起電力素子の微結晶ｉ型層としては、バンドギャップが均一な半導体の他に、シリコン原子とゲルマニウム原子とを含有してｉ型層の層厚方向にバンドギャップが滑らかに変化し、バンドギャップの極小値がｉ型層の中央の位置よりｐ型層とｉ型層の界面方向に片寄っているものも適している。また、ｉ型層中にドナーとなる価電子制御剤とアクセプターとなる価電子制御剤とが同時にドーピングされているものも適している。
【０１０２】
特に、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面側で水素原子または／およびハロゲン原子の含有量が多く分布しているものが好ましい分布形態として挙げられ、該界面近傍での水素原子または／およびハロゲン原子の含有量はバルク内の含有量の１．１〜２倍の範囲が好ましい範囲として挙げられる。さらに、シリコン原子の含有量に対応して、水素原子または／およびハロゲン原子の含有量が変化していることが好ましい。シリコン原子の含有量が最小のところでの水素原子または／およびハロゲン原子の含有量は１〜１０ａｔ％が好ましい範囲で、水素原子または／およびハロゲン原子の含有量の最大の領域の０．３〜０．８倍が好ましい範囲である。
【０１０３】
水素原子または／およびハロゲン原子の含有量をシリコン原子に対応させて変化させる。すなわち、バンドギャップに対応して、バンドギャップの狭いところで水素原子または／およびハロゲン原子の含有量が少なくなっているものである。
【０１０４】
メカニズムの詳細については不明ではあるが、本発明の堆積膜形成方法によれば、シリコン原子とゲルマニウム原子を含有する合金系半導体の堆積において、シリコン原子とゲルマニウム原子のイオン化率の違いによってそれぞれの原子が獲得する電磁波エネルギーに差が生じ、その結果、合金系半導体において水素含有量または／およびハロゲン含有量が少なくても十分に緩和が進み、良質な合金系半導体を堆積することができるものと考えられる。
【０１０５】
微結晶ｉ型層の層厚は、光起電力素子の構造（例えば、トリプルセル、クワッドセルなど）に大きく依存するが０．７〜２０．０μｍが最適な層厚として挙げられる。
【０１０６】
本発明の堆積膜形成方法によるシリコン原子を含有する微結晶ｉ型層は、堆積速度を５ｎｍ／ｓｅｃ以上に上げても価電子帯側のテイルステイトが少ないものであって、テイルステイトの傾きは６０ｍｅＶ以下であり、かつ電子スピン共鳴（ＥＳＲ）による未結合手の密度は１０１７／ｃｍ３以下である。
【０１０７】
また、微結晶ｉ型層のバンドギャップは、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面方向で広くなるように設計することが好ましい。このように設計することによって、光起電力素子の光起電力、光電流を大きくすることができ、更に長時間使用した場合の光劣化等を防止することができる。
【０１０８】
〈アモルファスｉ型層〉
本発明において、第一のｉ層には、特に限定はされないが、バンドギャップが１．７ｅＶ以上のアモルファスシリコン層を用いることが望ましい。広いバンドギャップにより高い開放電圧が得られるとともに、太陽光の短波長成分を効率よく光電変換することができる。また、バンドギャップのより広いアモルファスシリコンカーバイト層を用いてもよい。直列型の多層積層構造で積層数を増加すればするほど、各素子に流れる光電流密度を減少できるので、アモルファスシリコン層の欠点となっている光劣化を大きく低減することが可能となる。そのため、第一のｉ層としては材料やバンドギャップ等に関して、自由度の大きな選択が可能となる。
【０１０９】
本発明の積層型光起電力素子のアモルファスシリコンの堆積に好適な方法は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、マイクロ波プラズマＣＶＤ法などが挙げられる。特に、アモルファスシリコンの堆積速度は使用する電磁波に依存し、同一の投入エネルギーでは周波数が高い方が堆積速度が速くなる。
【０１１０】
本発明におけるアモルファスシリコンに適したシリコン原子供給用の原料ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＨＦ３、ＳｉＨ２Ｆ２、ＳｉＨ３Ｆ、ＳｉＨ３Ｃｌ、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＤ４、ＳｉＨＤ３、ＳｉＨ２Ｄ２、ＳｉＨ３Ｄ、ＳｉＦＤ３、ＳｉＦ２Ｄ２、ＳｉＤ３Ｈ、Ｓｉ２Ｄ３Ｈ３などのシラン系原料ガスが挙げられる。
【０１１１】
原料ガスは、良好なアモルファス半導体を形成するために、水素ガスで希釈する必要があり、その希釈率は２倍以上が好ましい。特に好ましい希釈率の範囲は、５倍から５０倍の範囲である。また、水素希釈に加えてヘリウムガスで希釈することも可能である。
【０１１２】
本発明に適したアモルファスを作成するための基板温度は、１００〜５００℃である。特に堆積速度を大きくする場合には、基板温度は比較的高い温度に設定することが望ましい。
【０１１３】
本発明のアモルファスを堆積するときのチャンバー内の真空度としては、１３３ｍＰａ〜６．７×１０３Ｐａ（１ｍＴｏｒｒ〜５０Ｔｏｒｒ）が好適な範囲として挙げられる。特に、マイクロ波プラズマＣＶＤ法でアモルファス半導体を堆積する場合には、真空度は数百ｍＰａ〜１３３Ｐａ（数ｍＴｏｒｒ〜１Ｔｏｒｒ）が好ましい真空度である。また、ＶＨＦプラズマＣＶＤ法の場合は真空度は１３Ｐａ〜４．０×１０３Ｐａ（０．１〜３０Ｔｏｒｒ）が好ましい。
【０１１４】
本発明におけるアモルファス半導体を堆積する場合のチャンバーヘの投入パワーとしては、０．０１〜５Ｗ／ｃｍ２の範囲が好適な範囲として挙げられる。また、原料ガスの流量と投入パワーの関係で示すと、堆積速度が投入パワーに依存するパワーリミテッドの領域が適している。アモルファス半導体の堆積速度を早くした場合には、基板にイオンが衝突するようにバイアスを制御するのが好ましいものである。
【０１１５】
加えて、本発明におけるアモルファス中に含有される水素原子またはハロゲン原子の割合は、５〜３０％が望ましい範囲である。
【０１１６】
光起電力素子において、ｉ型層は照射光に対してキャリアを発生輸送する重要な層である。ｉ型層としては、僅かにｐ型、僅かにｎ型の層も使用することができる（ｐ型になるか、あるいはｎ型になるかは、テールステイト等の固有欠陥の分布による。）。
【０１１７】
本発明の積層型光起電力素子のアモルファスｉ型層としては、バンドギャップが均一な半導体の他に、シリコン原子と水素原子との含有比がｉ型層の層厚方向に変化させることにより、バンドギャップが滑らかに変化し、バンドギャップの極小値がｉ型層の中央の位置よりｐ型層とｉ型層の界面方向に片寄っているものも適している。また、ｉ型層中にドナーとなる価電子制御剤とアクセプターとなる価電子制御剤とが同時にドーピングされているものも適している。
【０１１８】
特に、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面側で水素原子または／およびハロゲン原子の含有量が多く分布しているものが好ましい分布形態として挙げられ、該界面近傍での水素原子または／およびハロゲン原子の含有量はバルク内の含有量の１．１〜２倍の範囲が好ましい範囲として挙げられる。さらに、シリコン原子の含有量に対応して、水素原子または／およびハロゲン原子の含有量が変化していることが好ましい。シリコン原子の含有量が最小のところでの水素原子または／およびハロゲン原子の含有量は１〜１０ａｔ％が好ましい範囲で、水素原子または／およびハロゲン原子の含有量の最大の領域の０．３〜０．８倍が好ましい範囲である。水素原子とハロゲン原子を同時に含有量している場合、ハロゲン原子の含有量は、水素原子の含有量よりも１／１０以下であるのが好ましいものである。
【０１１９】
水素原子または／およびハロゲン原子の含有量をシリコン原子に対応させて変化させる。すなわち、バンドギャップに対応して、バンドギャップの狭いところで水素原子または／およびハロゲン原子の含有量が少なくなっているものである。
【０１２０】
アモルファスｉ型層の層厚は、光起電力素子の構造（例えば、シングルセル、タンデムセル、トリプルセルなど）、およびｉ型層のバンドギャップに大きく依存するが０．０５〜１μｍが最適な層厚として挙げられる。
【０１２１】
本発明の堆積膜形成方法によるシリコン原子またはゲルマニウム原子を含有するアモルファスｉ型層は、堆積速度を５ｎｍ／ｓｅｃ以上に上げても価電子帯側のテイルステイトが少ないものであって、テイルステイトの傾きは６０ｍｅＶ以下であり、かつ電子スピン共鳴（ＥＳＲ）による未結合手の密度は５×１０１７／ｃｍ３以下である。
【０１２２】
また、アモルファスｉ型層のバンドギャップは、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面方向で広くなるように設計することが好ましい。このように設計することによって、光起電力素子の光起電力、光電流を大きくすることができ、更に長時間使用した場合の光劣化等を防止することができる。
【０１２３】
〈透明電極〉
透明電極は、インジウム酸化物、インジウム−スズ酸化物などの透明電極が適している。
【０１２４】
透明電極の堆積には、スパッタリング法と真空蒸着法が最適な堆積方法として挙げられる。ＤＣマグネトロンスパッタリング装置において、基板上にインジウム酸化物からなる透明電極を堆積する場合、ターゲットには金属インジウム（Ｉｎ）やインジウム酸化物（Ｉｎ２Ｏ３）などが用いられる。
【０１２５】
また、基板上にインジウム−スズ酸化物からなる透明電極を堆積する場合、ターゲットには金属スズ、金属インジウム、金属スズと金属インジウムの合金、スズ酸化物、インジウム酸化物、インジウム−スズ酸化物などが適宜組み合わされて用いられる。
【０１２６】
スパッタリング法で堆積する場合、基板温度は重要な因子であって、２５℃〜６００℃が好ましい範囲として挙げられる。また、スパッタリング用のガスとしては、アルゴンガス（Ａｒ）、ネオンガス（Ｎｅ）、キセノンガス（Ｘｅ）、ヘリウムガス（Ｈｅ）などの不活性ガスが挙げられ、特にＡｒガスが最適である。また、上記の不活性ガスに酸素ガス（Ｏ２）を必要に応じて添加することが好ましい。特に、金属をターゲットにしている場合には、酸素ガス（Ｏ２）を添加することは必須である。
【０１２７】
さらに、上記の不活性ガスによって効果的にスパッタリングを行うためには、放電空間の圧力は１３ｍＰａ〜６．７Ｐａ（０．１〜５０ｍＴｏｒｒ）の範囲であることが好ましい。加えて、スパッタリングの電源としてはＤＣ電源やＲＦ電源が適しており、スパッタリング時の電力としては１０〜１０００Ｗの範囲が適している。
【０１２８】
透明電極の堆積速度は、放電空間内の圧力や放電電力に依存し、最適な堆積速度は０．０１〜１０ｎｍ／ｓｅｃの範囲である。
【０１２９】
透明電極の層厚は、反射防止膜の条件を満たすような条件で堆積するのが好ましく、具体的には５０〜３００ｎｍが好ましい範囲として挙げられる。
【０１３０】
真空蒸着法により透明電極を堆積するに適した蒸着源としては、金属スズ、金属インジウム、インジウム−スズ合金などが挙げられる。
【０１３１】
また、透明電極を堆積するときの基板温度としては、２５℃〜６００℃の範囲が適している。
【０１３２】
さらに、透明電極を堆積するとき、堆積室を１．３×１０−４Ｐａ（１０−６Ｔｏｒｒ）以下に減圧した後に、酸素ガス（Ｏ２）を６．７×１０−３Ｐａ〜１．２×１０−１Ｐａ（５×１０−５Ｔｏｒｒ〜９×１０−４Ｔｏｒｒ）の範囲で導入することが必要である。この範囲で酸素を導入することによって、蒸着源から気化した金属が気相中の酸素と反応して良好な透明電極が堆積される。
【０１３３】
また、上記の真空度でＲＦ電力を導入してプラズマを発生させ、該プラズマを介して蒸着を行ってもよい。
【０１３４】
上記の条件による透明電極の堆積速度は、０．０１〜１０ｎｍ／ｓｅｃの範囲であることが好ましい。堆積速度が０．０１ｎｍ／ｓｅｃ未満であると生産性が低下し、１０ｎｍ／ｓｅｃより大きくなると粗な膜となり透過率、導伝率や密着性が低下するからである。
【０１３５】
〈集電電極〉
本発明において、集電電極は、透明電極の抵抗率を充分低くできない場合に必要に応じて透明電極上の一部分に形成され、電極の抵抗率を下げ、光起電力素子の直列抵抗を下げる働きをする。
【０１３６】
集電電極の材料としては、金、銀、銅、アルミニウム、ニッケル、鉄、クロム、モリブデン、タングステン、チタン、コバルト、タンタル、ニオブ、ジルコニウムなどの金属、もしくはステンレス鋼などの合金、または粉末状金属を用いた導電ペーストなどが挙げられる。そして、その形状は、できるだけ半導体層への入射光を遮らないように、櫛状に形成される。
【０１３７】
また、光起電力装置の全体の面積の中で、集電電極の占める面積は、好ましくは１５％以下、より好ましくは１０％以下、最適には５％以下が望ましい。
【０１３８】
集電電極のパターンの形成にはマスクを用い、形成方法としては蒸着法、スパッタリング法、メッキ法、印刷法などが用いられる。
【０１３９】
なお、本発明の積層型光起電力素子を用いて、所望の出力電圧、出力電流の光起電力装置を製造する場合には、本発明の光起電力素子を直列あるいは並列に接続し、表面と裏面に保護層を形成し、出力の取り出し電極等が取り付けられる。また、本発明の光起電力素子を直列接続する場合、逆流防止用のダイオードを組み込むことがある。
【０１４０】
【実施例】
以下に、本発明の好適な実施例を添付図面に基づいて詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【０１４１】
（実施例１、比較例１）
本実施例の積層型光起電力素子は、図５に示す堆積膜形成装置を用いて堆積したものである。表３に実施例１と比較例１に使用した共通の堆積条件を示す。トップ素子のｉ型半導体層はアモルファスシリコンであり、ミドル素子とボトム素子のｉ型半導体層は微結晶シリコンであるような作製条件を選んだ。実施例１はミドル素子のｉ型半導体層の膜厚を２．０μｍとすることで、トリプル素子をミドル律速素子とし、かつミドル素子のＶｏｃ／ｔがボトム素子のＶｏｃ／ｔよりも大きくなる素子を作製した。また、比較例１は、ミドル素子の膜厚を２．５μｍに増加することで、トリプル素子をボトム律速素子としたが、依然Ｖｏｃ／ｔの値はミドル素子の方が大きくなる素子を作製した。
【０１４２】
【表３】
2004165394.tif 000005
【０１４３】
表４には、このときのミドル素子とボトム素子をシングル素子として作製したときのＶｏｃの値と、ｉ型半導体層の膜厚を断面ＳＥＭ観察法とキャパシタンス測定法の両方で測定した結果、Ｖｏｃ／ｔ、各素子の短絡光電流密度、および初期光電変換効率と光照射後（１ＳＵＮ、５０℃、１０００時間）の光電変換効率を示す。トップ素子の短絡光電流密度は実施例１、比較例１ともに１０．５ｍＡ／ｃｍ２であった。
【０１４４】
表４より、初期光電変換効率は実施例１、比較例１では同等であるにもかかわらず、実施例１のサンプルで劣化後光電変換効率が向上していることがわかる。実施例１は、ミドル律速でミドル素子のＶｏｃ／ｔが大きく、比較例１はボトム律速でミドル素子のＶｏｃ／ｔが大きくなっている。従って、本発明の構成である、律速素子のＶｏｃ／ｔを大きくすることで、劣化後光電変換効率の大幅な向上が確認された。
【０１４５】
また、断面ＳＥＭ観察法とキャパシタンス法で測定した膜厚は同じ膜厚を示しており、ドーピング元素等のｉ型半導体層への拡散は無視できるレベルであり、そのままこの膜厚をＶｏｃ／ｔの計算に採用した。
【０１４６】
【表４】
2004165394.tif 000006
【０１４７】
（実施例２、比較例２）
本実施例では反射増加膜の膜厚と成膜条件を調整することで、反射増加膜の表面のテクスチャー度を実施例１で用いた反射増加膜より大幅に高くした。そのため、ボトム素子で吸収されるフォトン数を増加でき、ボトムｉ層の膜厚を減らすことが可能になる。そこで、実施例２ではボトム素子のｉ層の膜厚を２．０μｍに薄膜化した以外は表３に示す条件で、各半導体層を形成した。実施例１と同様にトップ素子のｉ型半導体層はアモルファスシリコンであり、ミドル素子とボトム素子のｉ型半導体層は微結晶シリコンであった。実施例２はミドル素子のｉ型半導体層の膜厚を２．５μｍとすることで、トリプル素子をボトム律速素子とし、かつボトム素子のＶｏｃ／ｔがミドル素子のＶｏｃ／ｔよりも大きくなる素子を作製した。また、比較例２は、ミドル素子の膜厚を２．２μｍに減少することで、トリプル素子をミドル律速素子としたが、依然Ｖｏｃ／ｔの値はボトム素子の方が大きくなる素子を作製した。
【０１４８】
表５には、このときのミドル素子とボトム素子をシングル素子として作製したときのＶｏｃの値と、ｉ型半導体層の膜厚を断面ＳＥＭ観察法とキャパシタンス測定法の両方で測定した結果、Ｖｏｃ／ｔ、各素子の短絡光電流密度および初期光電変換効率と光照射後（１ＳＵＮ、５０℃、１０００時間）の光電変換効率を示す。トップ素子の短絡光電流密度は実施例２、比較例２ともに１０．５ｍＡ／ｃｍ２であった。
【０１４９】
表５より、初期光電変換効率は実施例２、比較例２では同等であるにもかかわらず、実施例２のサンプルで劣化後光電変換効率が向上していることがわかる。実施例２は、ボトム律速でボトム素子のＶｏｃ／ｔが大きく、比較例２はミドル律速でボトム素子のＶｏｃ／ｔが大きくなっている。従って、この例においても、本発明の構成である律速素子のＶｏｃ／ｔを大きくすることで、劣化後光電変換効率の大幅な向上が確認された。
【０１５０】
また、断面ＳＥＭ観察法とキャパシタンス法で測定した膜厚は同じ膜厚を示しており、ドーピング元素等のｉ型半導体層への拡散は無視できるレベルであり、そのままこの膜厚をＶｏｃ／ｔの計算に採用した。
【０１５１】
【表５】
2004165394.tif 000007
【０１５２】
（実施例３、比較例３−１，３−２）
本実施例３ではボトム素子のｎ型半導体層の形成条件でｎ型のドーピングガスであるＰＨ３の流量を実施例１の流量の２０倍に増加して形成した以外は、表３に示す実施例１と同じ条件で各半導体層を形成した。ＰＨ３流量を増加することで、Ｖｏｃの向上が見られたが、ボトム素子の短絡光電流密度が減少することでボトム律速素子に変化し、光電変換効率としては同等の値が得られた。これはＰのｉ型半導体層中への拡散が影響しているものと考えられる。実際に、ＳＩＭＳ測定を行なったところ、ボトムｉ型半導体層中のＰ濃度は実施例１のボトムｉ型半導体層中よりも、平均して半桁高い濃度であった。また、ミドルｉ層中のＰ濃度は実施例３と比較例３−１，３−２および実施例１，実施例２で同様に、無視できる程低いレベルであった。ここで、トップ素子のｉ型半導体層はアモルファスシリコンであり、ミドル素子とボトム素子のｉ型半導体層は微結晶シリコンであった。比較例３−１はボトムｉ層の成膜時間を２割増加してボトム素子の短絡光電流を増加し、ミドル律速に変えた素子であり、比較例３−２はミドルｉ層の成膜時間を実施例３に比べて１割減らしてミドル律速に変えた素子である。
【０１５３】
表６には、このときのミドル素子とボトム素子をシングル素子として作製したときのＶｏｃの値と、ｉ型半導体層の膜厚を断面ＳＥＭ観察法とキャパシタンス測定法の両方で測定した結果、Ｖｏｃ／ｔ、各素子の短絡光電流密度および初期光電変換効率と光照射後（１ＳＵＮ、５０℃、１０００時間）の光電変換効率を示す。トップ素子の短絡光電流密度は全ての素子で１０．５ｍＡ／ｃｍ２であった。
【０１５４】
表６より、初期光電変換効率は実施例３、比較例３−１あるいは比較例３−２でほぼ同等であるにもかかわらず、実施例３のサンプルで劣化後光電変換効率が向上していることがわかる。実施例３は、ボトム律速でボトム素子のＶｏｃ／ｔが大きく、比較例３−１および比較例３−２はミドル律速でボトム素子のＶｏｃ／ｔが大きくなっている。従って、この例においても、本発明の構成である律速素子のＶｏｃ／ｔを大きくすることで、劣化後光電変換効率の大幅な向上が確認された。
【０１５５】
また、本実施例３、比較例３−１、および比較例３−２では、ボトムｉ層中へのＰの拡散のため、キャパシタンス法で測定した膜厚は断面ＳＥＭ観察法で測定した膜厚よりも小さくなっていることがわかった。そこで、Ｖｏｃ／ｔの計算にはキャパシタンス法で求められた膜厚を採用した。
【０１５６】
【表６】
2004165394.tif 000008
【０１５７】
（実施例４）
実施例１のトップｉ層の膜厚を減らして、トップ素子の短絡電流密度が９．８ｍＡ／ｃｍ２に低下させたこと以外は実施例１と同じトリプル素子を作製して実施例４とし、実施例１との比較を行なった。表７には、このときのトップ素子、ミドル素子、ボトム素子をシングル素子として作製したときのＶｏｃの値と、ｉ型半導体層の膜厚を断面ＳＥＭ観察法とキャパシタンス測定法の両方で測定した結果、Ｖｏｃ／ｔ、各素子の短絡光電流密度および初期光電変換効率と光照射後（１ＳＵＮ、５０℃、１０００時間）の光電変換効率を示す。
【０１５８】
表７より、実施例４は実施例１と比べて、初期効率は同等であるが、劣化後効率では若干低下している。これはｉ層がアモルファスシリコンで形成されているトップ素子の短絡電流密度が微結晶シリコンで形成されているボトム素子の短絡電流密度より低いため、トップ素子の光劣化が大きくなったことが原因であると考えられる。これより、ｉ型半導体層が水素化アモルファスシリコンであるｐｉｎ素子の短絡光電流密度が、ｉ型半導体層が微結晶シリコンであるｐｉｎ素子の短絡光電流密度よりも大きくなるように形成することで、より高効率の光起電力素子を形成できることが確認された。
【０１５９】
【表７】
2004165394.tif 000009
【０１６０】
【発明の効果】
以上のように、本発明によれば、複数のｉ型半導体層が微結晶シリコンからなる積層型光起電力素子において、光電変換効率が高く、長時間の光照射後の光電変換効率も高い状態に維持できるという優れた効果を発揮できる。
【図面の簡単な説明】
【図１】本発明の積層型光起電力素子における、Ｖｏｃ／ｔと律速素子と素子特性との関係を説明するための代表的な実験結果を示す図である。
【図２】本発明の積層型光起電力素子における、Ｖｏｃ／ｔと律速素子と素子特性との関係を説明するための代表的な実験結果を示す図である。
【図３】本発明の積層型光起電力素子における、Ｖｏｃ／ｔと律速素子と素子特性との関係を説明するための代表的な実験結果を示す図である。
【図４】本発明の積層型光起電力素子における、Ｖｏｃ／ｔと律速素子と素子特性との関係を説明するための代表的な実験結果を示す図である。
【図５】本発明の積層型光起電力素子を形成するための堆積膜形成装置を示す模式図である。
【図６】積層型光起電力素子のトータル光電流密度に対する劣化後光電変換効率の関係を表す図である。
【図７】本発明の積層型光起電力素子の層構造の一形態を示す概略図である。
【符号の説明】
２０１  ロードチャンバー
２０２  微結晶シリコンｉ型層チャンバー
２０３  ＲＦチャンバー
２０４  アンロードチャンバー
２０５〜２０７  ゲートバルブ
２０８、２１１、２１４、２１７  基板加熱ヒーター
２０９、２１２、２１５、２１８  堆積室
２１０、２１３、２１６、２１９  カソード
２２０  基板搬送用のレール
２２１  基板ホルダー
４０１  集電電極
４０２  反射防止層
４０３  第一のｐ（ｎ）型半導体層
４０４  第一のｉ型半導体層
４０５  第一のｎ（ｐ）型半導体層
４０６  第二のｐ（ｎ）型半導体層
４０７  第二のｉ型半導体層
４０８  第二のｎ（ｐ）型半導体層
４０９  第三のｐ（ｎ）型半導体層
４１０  第三のｉ型半導体層
４１１  第三のｎ（ｐ）型半導体層
４１２  反射増加層
４１３  反射層
４１４  基板
４１５  トップ素子
４１６  ミドル素子
４１７  ボトム素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004165394.tif 000014
【図６】
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【図７】
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