(57)【要約】【課題】半導体素子をフリップチップ実装した、小型で高放熱性を併せ持った高信頼性の半導体装置を提供する。【解決手段】セラミック多層基板１の表面に半導体素子２がフリップチップ実装された半導体装置において、前記セラミック多層基板１に、前記半導体素子２の搭載領域の下方の基板内層部から基板裏面部にわたるビアホール１１が複数に形成され、各ビアホール１１内に銀ペースト１２などの金属系充填材が充填された構成とする。これにより、半導体素子２の熱はそのバンプ６を介してセラミック多層基板１の表面の電極ランド４に、次いでその下方に位置する複数のビアホール１のそれぞれに充填された銀ペースト１２を通じて基板裏面へと効果的に伝えられ、ビアホール１１が存在しない従来装置に比べて放熱効果が大きく向上する。フリップチップ実装であるため、当然ながら、金属ワイヤーによる接続と比べて実装密度の向上、基板面積の小型化が可能である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
セラミック多層基板の表面に半導体素子がフリップチップ実装された半導体装置において、前記セラミック多層基板に、前記半導体素子の搭載領域の下方の基板内層部から基板裏面部にわたるビアホールが複数に形成され、各ビアホール内に金属系充填材が充填された半導体装置。
【請求項２】
半導体素子が高熱伝導性の絶縁材料で被覆された請求項１記載の半導体装置。
【請求項３】
絶縁材料が、シリカ、アルミナ、ジルコニア、マグネシア、または窒化アルミニウムである無機系材料の内の少なくとも１種である請求項２記載の半導体装置。
【請求項４】
半導体素子がパワー半導体素子である請求項１〜請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワー半導体素子などの半導体素子がセラミック多層基板上にフリップチップ実装されたモジュール構造の半導体装置に関するものであり、特に半導体素子の放熱構造に関する。
【０００２】
【従来の技術】
近年、モジュールパッケージはますます小型、低背、高密度実装化が進み、その実現のために半導体素子の実装形態はワイヤーボンドによるＣＯＢ（チップオンボード）方式から素子周辺にワイヤー接続パッドの不要なＦＣ（フリップチップ）方式へと移行してきている。
【０００３】
ＣＯＢ方式をＦＣ方式に変えると、半導体素子の実装に必要な面積を約２０〜３０％程度減らすことができ、基板をより小型化したり、あるいは素子実装に利用されない領域に他の電子部品を搭載して実装密度を高められるなどの効果がある。
【０００４】
従来の半導体装置を図５を用いて説明する。図５において、１はセラミック多層基板（以下、多層基板ともいう）、２はトランジスタ等のパワー半導体素子である半導体素子、３はチップコンデンサ、チップ抵抗、チップインダクタ等のチップ部品である。
【０００５】
セラミック多層基板１の表面には、半導体素子２およびチップ部品３などの電子部品を搭載するための電極ランド４と回路パターン（図示せず）がスクリーン印刷法により形成されており、裏面には外部接続用電極５が形成されている。図示を省略するが、基板表面の回路パターンは内層パターンおよびビアホールにより基板裏面の外部接続用電極５と電気的に接続されている。
【０００６】
半導体素子２は、その表面に形成された金属ボールであるバンプ６においてセラミック多層基板１の所定の電極ランド４に固着接続されており、セラミック多層基板１との間の隙間の封止および素子表面の保護がポッティング樹脂７によってなされている。チップ部品３はセラミック多層基板１の所定の電極ランド４にハンダ８によって実装されている。これら半導体素子２やチップ部品３が実装されたセラミック多層基板１の表面は、パッケージとなる金属キャップ９で覆われている。
【０００７】
ところで、このようなＦＣ方式の実装形態では、上記したようにＣＯＢ方式に比べて実装面積を低減できるものの、ＣＯＢ方式のような基板と半導体素子との直接接触はなく、基板への熱伝導のほとんどを素子表面に形成されたバンプを介して行っている。そのため、パワー半導体素子のような発熱を伴う半導体素子を実装する場合に素子の放熱が不十分になり、素子温度が上昇することがあるので、そのような場合に、半導体素子から基板への放熱性を向上させることと並行して、基板内部での熱伝導性を向上させることにより、総合的に放熱性を向上させる工夫が必要であった。
【０００８】
その一法として、チップ部品等を多層基板の表面に実装し、パワー半導体素子を多層基板の裏面に設けられたキャビティ内にフリップチップ実装し、このパワー半導体素子の実装面に背反する面に放熱用金属板を当接させることにより、金属板から放熱させることが提案されていた（例えば特許文献１参照）。また、チップ部品等を多層基板の裏面に実装し、パワー半導体素子を多層基板の表面にフリップチップ実装し、パワー半導体素子に接するように基板表面保護用の金属キャップを設けることにより、金属キャップから放熱させることが提案されていた（例えば特許文献２参照）。
【０００９】
【特許文献１】
特開２０００−１３３７６５号公報（第３頁−４頁、図１）
【００１０】
【特許文献２】
特開平１１−２２０２２６号公報（第４頁−７頁、図１）
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の放熱構造では、上記したようにフリップ実装した半導体素子に直接に（もしくは緩衝用樹脂を介して）放熱用の金属板もしくは金属キャップが接しているため、そのモジュール構造の半導体装置を主回路基板に実装する際に取り扱い時の応力や熱応力によって半導体素子がダメージを受けるという問題がある。
【００１２】
基板に設けたキャビティにパワー半導体素子をフリップチップ実装する構造では、半導体素子と基板との隙間にポッティング樹脂を注入するのが困難であるという問題もある。
【００１３】
本発明は上記問題を解決するもので、半導体素子をフリップチップ実装した、小型で高放熱性を併せ持った高信頼性の半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本発明は、セラミック多層基板の表面に半導体素子がフリップチップ実装された半導体装置において、前記セラミック多層基板に、前記半導体素子の搭載領域の下方の基板内層部から基板裏面部にわたるビアホールが複数に形成され、各ビアホール内に金属系充填材が充填されたことを特徴とする。
【００１５】
これにより、半導体素子の熱はそのバンプを介してセラミック多層基板の表面のランドに、次いでその下方に位置する複数のビアホールのそれぞれに充填された金属系充填材を通じて基板裏面へと効果的に伝えられ、ビアホールが存在しない場合に比べて放熱効果が大きく向上する。ここで金属系充填材とは金属または金属を含んだ充填材を言う。
【００１６】
フリップチップ実装であるため、当然ながら、金属ワイヤーによる接続と比べて次のような利点を備えている。１）インピーダンスが低下し、浮遊容量減少等による特性向上が得られる。この効果は５００ＭＨｚ以上の周波数領域で顕著に現れる。２）素子周囲のワイヤー接続パッドが不要になるため、複数の半導体素子間、および素子周囲にチップ部品が載置された場合には半導体素子とチップ部品との間で、近接実装が可能となり、実装密度の向上、基板面積の小型化が可能となる。
【００１７】
半導体素子が高熱伝導性の絶縁材料で被覆された構造とするのが好ましい。
これにより、半導体素子の熱はそのバンプを介してセラミック多層基板の表面のランドに伝えられるだけでなく、高熱伝導性の絶縁材料によって素子表面から基板表面に伝えられ、次いでその下方に位置する複数のビアホールのそれぞれに充填された金属系充填材を通じて基板裏面へと効果的に伝えられるので、半導体素子の放熱効果がより向上する。絶縁材料としては５Ｗ／ｍ・Ｋ以上の熱伝導率を有するものの使用が好適である。半導体素子が被覆されたことで、半導体装置の主基板への実装時や取り扱い時における信頼性も向上する。
【００１８】
絶縁材料は、シリカ、アルミナ、ジルコニア、マグネシア、または窒化アルミニウムである無機系材料の内の少なくとも１種であるのが好ましい。
このような無機系材料を用いることで素子表面から基板表面に効果的に伝熱されるだけでなく、無機系材料から遠赤外線の輻射熱として放出されることになり、半導体素子の放熱効果がさらに向上する。被覆に際しては、無機系材料を単体でもしくは複数種組み合わせて水もしくは溶剤にて液状とし、半導体素子の表面に塗布し、乾燥させる。
【００１９】
半導体素子がパワー半導体素子である時に、上記したような放熱構造が特に好ましい。
上記したような放熱構造によって、周波数５００ＭＨｚ以上で２０ｄＢｍ以上の出力を有するパワー半導体素子など、発熱量の大きいパワー半導体素子をフリップチップ実装しても高信頼性を確保できる。言い換えると、上記したような放熱構造によって初めて、発熱量の大きいパワー半導体素子のフリップチップ実装が可能になったものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体装置の概略構成を示す断面図である。この半導体装置は先に図５を用いて説明した従来の半導体装置とほぼ同様の構成を有しているので、従来のものと同様の作用を有する部材には図５と同じ符号を付して説明する。
【００２１】
図１に示した半導体装置は、セラミック多層基板１に、半導体素子２およびその周辺回路となる抵抗、コンデンサ、インダクタ等のチップ部品３を実装して構成されている。
【００２２】
セラミック多層基板１には、基板表面に半導体素子２，チップ部品３などの電子部品を搭載するための電極ランド４および回路パターン（図示せず）が形成され、基板裏面に外部接続用電極５が形成されている。図示されていないが、基板表面の回路パターンは内層パターンおよびビアホールにより基板裏面の外部接続用電極５と電気的に接続されている。
【００２３】
半導体素子２は回路電極部にバンプ６を有しており、その回路面がセラミック多層基板１の回路面に対向する向きに配置されて、バンプ６において所定位置の電極ランド４に電気的に接続されている。半導体素子２はたとえば、通常の出力の小さい受信信号増幅用の素子（ＬＮＡ）やミキサーやスイッチ素子などである。バンプ６での接続は局部加熱やリフローで行われる。このためバンプ６には高熱伝導のためにハンダが用いられ、通常は共晶ハンダが用いられるが、最近では鉛を使わない錫銀ハンダが使われることもある。
【００２４】
チップ部品３はセラミック多層基板１の表面の所定位置の電極ランド４にハンダ８により実装されている。ここで使用されるハンダ８もバンプ６に使用されるものと同様である。
【００２５】
半導体素子２とセラミック多層基板１との隙間は、半導体素子２の保護とバンプ６の信頼性確保のため、低粘度のエポキシ樹脂である絶縁材料７Ａで埋められている。半導体素子２やチップ部品３が実装されたセラミック多層基板１の表面は、パッケージとなる金属キャップ９で覆われている。
【００２６】
ここで、この半導体装置が従来のものと異なるのは、セラミック多層基板１における半導体素子２の搭載領域の下方に、内層パターン１０から基板裏面にわたるビアホール１１が形成され、各ビアホール１１内に銀ペースト１２が充填されている点である。
【００２７】
各ビアホール１１は基板裏面まで垂直に形成され、各ビアホール１１内の銀ペースト１２は基板裏面において、周囲を外部接続用電極５に囲まれた１つのランド（たとえばグランド電極）１３に接続されていて、ビアホール１１，銀ペースト１２を通して半導体素子２の熱を効果的に基板裏面に伝熱可能である。
【００２８】
具体例を挙げると、セラミック多層基板１は外形が縦横６．２ｍｍ、厚み０．７ｍｍであり、半導体素子２，チップ部品３などを搭載する電極ランド４と内層パターン１０とは、１層の厚みが２５〜５０μｍのセラミック層で絶縁されている。半導体素子２は外形が１．６×０．６ｍｍ、厚み３００μｍであり、回路電極部の１２箇所にバンプ６が形成されている。バンプ６は高さ８０μｍ、バンプピッチ２５０μｍである。そして、このような半導体素子２の１個当たり、放熱用のビアホール１１が、内径２００μｍ，３５０μｍピッチで２８本形成されている。
【００２９】
このような構成により、半導体素子２の熱はハンダ製のバンプ６から電極ランド４、セラミック多層基板１の表面に伝わり、次いで複数のビアホール１１を通じて基板裏面のランド１３に効果的に伝わり、このランド１３から外部へと伝導されることになり、半導体素子２の放熱効果はビアホール１１が形成されていない従来装置に比べて５〜１０％程度向上する。
【００３０】
フリップチップ実装であるため、当然ながら、金属ワイヤーによる接続と比べて次のような利点を備えている。
第１に、インピーダンスが低下し、浮遊容量減少等による特性向上が得られる。この効果は５００ＭＨｚ以上の周波数領域、特に１ＧＨｚ以上の高周波領域で顕著に現れる。
【００３１】
第２に、ワイヤーボンディングする際のボンディングツールに必要な領域（基板側のボンディング時にツールが当たるために部品搭載ができない領域）がなくなるため、半導体素子２とチップ部品３との近接実装が可能となる。半導体素子２をワイヤーボンディングにより実装する場合には通常、半導体素子２とチップ部品３との間に少なくとも１．５ｍｍの間隙を設ける必要があるが、フリップチップ実装の場合は０．５ｍｍ程度の間隙があればよく、実装密度の向上や基板面積の小型化が可能となる。
（第２の実施の形態）
図２は本発明の第２の実施の形態における半導体装置の概略構成を示す断面図である。
【００３２】
この半導体装置は、上記した第１の実施の形態の半導体装置とほぼ同様の構成を有しているが、半導体素子２の表面全体を、５Ｗ／ｍ・Ｋ以上の高熱伝導率を有する絶縁材料７Ｂで被覆した点が異なっている。
【００３３】
半導体素子２とセラミック多層基板１との間隙は通常、低粘度のエポキシ樹脂で埋められることが多いのであるが（たとえば第１の実施の形態参照）、上記したような高熱伝導率の絶縁材料７Ｂで埋めることにより、半導体素子２からセラミック多層基板１への熱伝導性が大幅に向上する。半導体素子２の表面全体を被覆しているので、半導体素子２の保護効果もある。
【００３４】
具体例を挙げると、絶縁材料７Ｂとして、エポキシ樹脂にフィラーとしてシリカ、アルミナ、ジルコニア、マグネシア、窒化アルミニウムなどを配合した有機絶縁材料を用い、半導体素子２上に２０〜１００μｍの被膜を形成して、セラミック多層基板１の一部をも被覆する。
【００３５】
このような構成により、半導体素子２の熱は、ハンダ製のバンプ６と素子全面を被覆した高熱伝導率を有する絶縁材料７Ｂとを通じてセラミック多層基板１の表面に伝わり、次いで複数のビアホール１１を通じて基板裏面のランド１３に効果的に伝わり、このランド１３から外部へと伝導されることになり、半導体素子２の放熱効果はビアホール１１が形成されていない従来装置に比べて８〜１６％程度向上する。
【００３６】
半導体素子２をバンプ６によりフリップチップ実装することによる効果は、第１の実施の形態と同様である。
（第３の実施の形態）
本発明の第３の実施の形態における半導体装置は、上記した第２の実施の形態の半導体装置と同じ構造なので、図２を援用して説明する。
【００３７】
この第３の実施の形態の半導体装置が第２の実施の形態のものと異なるのは、半導体素子２の表面全体を被覆する絶縁材料７Ｂが、高熱伝導率を有するシリカ、アルミナ、ジルコニア、マグネシア、窒化アルミニウムなどの無機系材料の内の少なくとも１種である点である。
【００３８】
被覆に際しては、これらの無機系材料を単体でまたは複数種組み合わせて熱伝導率５Ｗ／ｍ・Ｋ以上とし、溶剤もしくは水で混練して、はけ、ディスペンサ等の吐出装置により半導体素子１の表面全体に塗布する。その際の塗布厚は４０〜１００μｍが好ましい。厚塗りすると、内部が乾燥しないまま表面だけが乾燥し、乾燥不十分のために接着強度不足になる。乾燥後に形成される被膜の膜厚は塗布時の約半分になる。
【００３９】
上記した無機系材料の熱伝導率はそれぞれ、シリカが１．５Ｗ／ｍ・Ｋ、アルミナが２４Ｗ／ｍ・Ｋ、ジルコニアが３Ｗ／ｍ・Ｋ、マグネシアが１１Ｗ／ｍ・Ｋ、窒化アルミニウムが１７０Ｗ／ｍ・Ｋである。また輻射率はそれぞれ、シリカが０．２、アルミナが０．４、ジルコニアが０．２、マグネシアが０．３、窒化アルミニウムが０．２である。
【００４０】
このような構成により、半導体素子２の熱は、ハンダ製のバンプ６と素子全面を被覆した高熱伝導率を有する無機系絶縁材料７Ｂとを通じてセラミック多層基板１の表面に伝わり、次いで複数のビアホール１１を通じて基板裏面のランド１３に効果的に伝わり、このランド１３から外部へと伝導されるだけでなく、有機絶縁材料とは異なって遠赤外線の輻射熱として放出されることになり、半導体素子２の放熱効果はビアホール１１が形成されていない従来装置に比べて１５〜２０％程度向上する。
【００４１】
半導体素子２をバンプ６によりフリップチップ実装することによる効果は、第１の実施の形態と同様である。
図３に、上記した第１、第２、第３の実施の形態の半導体装置における半導体素子の熱抵抗変化を、ビアホールが形成されていない従来装置と比較して示す。図中、横軸はパワー印加時間（ｓｅｃ）を示し、縦軸は熱抵抗値（ビアホール１１が形成されていない従来装置での飽和時を１００％として比較）を示す。第１、第２、第３の実施の形態の半導体装置とも、放熱効果が大きく向上していることが明らかである。
（第４の実施の形態）
本発明の第４の実施の形態における半導体装置は、上記した第２の実施の形態の半導体装置と同じ構造なので、図２を援用して説明する。
【００４２】
この第４の実施の形態の半導体装置が第２の実施の形態のものと異なるのは、半導体素子２として、周波数５００ＭＨｚ以上で２０ｄＢｍ以上の出力を有するパワー半導体素子が用いられている点である。
【００４３】
セラミック多層基板１、半導体素子２とも、第２の実施の形態におけるのと同様のサイズおよび構成を有している。絶縁材料７Ｂは、シリカとアルミナの混合物であり、半導体素子２の表面全体を均一に覆って半導体素子２とセラミック多層基板１との間隙を埋めている。絶縁材料７Ｂの厚み（半導体素子２の上側部分の厚み）は、乾燥後で５０μｍである。
【００４４】
この半導体装置においても、半導体素子２の熱は、第３の実施の形態で説明したのと同様にして、伝熱および遠赤外線の輻射熱として放出され、半導体素子２の放熱効果はビアホール１１が形成されていない従来装置に比べて１５〜２０％程度向上する。
【００４５】
パワー半導体素子である半導体素子２をバンプ６によりフリップチップ実装することによる効果は、第１の実施の形態と同様である。
（第５の実施の形態）
図４は本発明の第５の実施の形態における半導体装置の概略構成を示す断面図である。
【００４６】
この半導体装置は、上記した第４の実施の形態の半導体装置とほぼ同様の構成を有しているが、セラミック多層基板１に、パワー半導体素子である半導体素子２を駆動、制御するための制御系半導体素子１４が実装された点が異なっている。
【００４７】
詳細には、セラミック多層基板１の裏面に段差付きキャビティ１５が形成されており、このキャビティ１４の内部に上記した制御系半導体素子１４が配されて導電性ペースト１６で固着され、金属ワイヤー１７で基板内層の接続パッド１８と結線されている。キャビティ１５は半導体素子１４を保護するためにエポキシ樹脂１９で封止されている。
【００４８】
セラミック多層基板１、パワー半導体素子である半導体素子２とも、セラミック多層基板１の外形が縦横１０ｍｍ、厚み１．０ｍｍである点を除いては、第４の実施の形態におけるのと同様のサイズおよび構成を有している。
【００４９】
この半導体装置は、従来は放熱が困難であるためにフリップチップ実装できなかった高周波パワー半導体素子である半導体素子２をセラミック多層基板１の表面にフリップチップ実装し、制御系半導体素子１４をセラミック多層基板１の裏面のキャビティ１５内に実装した、薄型高周波パワー半導体装置を実現したものと言える。
【００５０】
この半導体装置においても、半導体素子２の熱は、第３の実施の形態で説明したのと同様にして、伝熱および遠赤外線の輻射熱として放出され、半導体素子２の放熱効果はビアホール１１が形成されていない従来装置に比べて１５〜２０％程度向上する。
【００５１】
パワー半導体素子である半導体素子２をバンプ６によりフリップチップ実装することによる効果は、第１の実施の形態と同様である。
【００５２】
【発明の効果】
以上のように本発明によれば、半導体素子をフリップチップ実装する領域の下方のセラミック多層基板内部にビアホールを形成し、各ビアホール内に金属系充填材を充填することにより、セラミック多層基板内の熱伝導性を高めることができる。その結果、半導体素子からバンプ・ランドを介してセラミック多層基板に伝わる熱を、その下方に位置する複数のビアホールのそれぞれに充填された金属系充填材を通じて基板裏面へと効果的に伝えることができ、ビアホールが存在しない従来装置に比べて放熱効果を大きく向上できる。
【００５３】
また、半導体素子を高熱伝導性の絶縁材料で被覆した構造とすることにより、絶縁材料によって素子表面から基板表面へも効果的に伝熱することができ、放熱効果をより向上できる。半導体素子が被覆されたことで、半導体装置の主基板への実装時や取り扱い時における信頼性も向上する。
【００５４】
絶縁材料として、シリカ、アルミナ、ジルコニア、マグネシア、または窒化アルミニウムである無機系材料の内の少なくとも１種を用いることにより、無機系材料から遠赤外線の輻射熱としての基板周囲への放出が可能になり、半導体素子の放熱効果がさらに向上する。
【００５５】
半導体素子がパワー半導体素子である時に、上記したような放熱構造が特に好ましい。上記したような放熱構造によって、周波数５００ＭＨｚ以上で２０ｄＢｍ以上の出力を有するパワー半導体素子など、発熱量の大きいパワー半導体素子の信頼性を確保することが可能になり、そのことにより逆に、発熱量の大きいパワー半導体素子のフリップチップ実装が可能になったものである。
【００５６】
セラミック多層基板にパワー半導体素子と抵抗やコンデンサなどのチップ部品を搭載したパワーモジュールを構成する場合、従来はチップ部品を搭載した後にパワー半導体素子をダイスボンドやワイヤーボンドする必要があったが、本発明の放熱構造を採用することで、チップ部品とパワー半導体素子とを同時にリフロー加熱により実装することが可能になり、それにより、組立工程の大幅な簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の概略構成を示す断面図
【図２】本発明の第２、３、４の実施の形態における半導体装置の概略構成を示す断面図
【図３】本発明の第１、２、３の実施の形態の半導体装置における半導体素子の温度変化を示すグラフ
【図４】本発明の第５の実施の形態における半導体装置の概略構成を示す断面図
【図５】従来の半導体装置の概略構成を示す断面図
【符号の説明】
１    セラミック多層基板
２    半導体素子
３    チップ部品
４    電極ランド
５    外部接続用電極
７Ａ  絶縁材料
７Ｂ  絶縁材料
９    金属キャップ
１０  内層パターン
１１  ビアホール
１３  ランド
１４  制御系半導体素子
【図１】
2004253579.tif 000003
【図２】
2004253579.tif 000004
【図３】
2004253579.tif 000005
【図４】
2004253579.tif 000006
【図５】
2004253579.tif 000007