(57)【要約】【課題】過去の配線処理データを有効利用することにより、経験の少ない設計者でも、熟練者に劣らない半導体集積回路の配線処理を行うことができるようにすること。【解決手段】ＣＰＵ１０２は、プレ配線パラメータ記憶部１０８に記憶し入力装置１０１で選択した仮の配線処理用の仮の配線パラメータを使用して、図形データ記憶部１０９に記憶した配線処理対象の図形データの仮の配線処理を行い、実配線パラメータ記憶部１０７に記憶した正規の配線パラメータのうち、前記仮の配線処理の結果得られた配線率等の配線処理評価結果データが同一の配線処理評価結果データに関連付けられた正規の配線パラメータを用いて、前記図形データの正規の配線処理を行う。【選択図】    図１
2004272498.tif 000002
【特許請求の範囲】
【請求項１】
配線処理対象の図形データを記憶する図形データ記憶手段と、配線処理の評価結果を表す配線処理評価結果データと正規の配線パラメータとを関連付けて記憶する第１の配線パラメータ記憶手段と、前記正規の配線パラメータよりも緩やかな条件の仮の配線パラメータを指定する入力手段と、前記仮の配線パラメータを使用して前記図形データの仮の配線処理を行うと共に、前記仮の配線処理の配線処理評価結果データを参照して、前記第１の配線パラメータ記憶手段に記憶した正規の配線パラメータ中から所定条件を満足する配線パラメータを選択し、該選択した正規の配線パラメータを使用して前記図形データの配線処理を行う配線処理手段とを備えて成ることを特徴とする半導体集積回路の配線処理装置。
【請求項２】
前記配線処理手段は、前記仮の配線処理の配線処理評価結果データと所定関係にある正規の配線処理評価結果データに関連付けられた前記正規の配線パラメータを選択して使用することにより、前記図形データの配線処理を行うことを特徴とする請求項１記載の半導体集積回路の配線処理装置。
【請求項３】
前記仮の配線パラメータを記憶する第２の配線パラメータ記憶手段を有し、前記入力手段は、前記第２の配線パラメータ記憶手段に予め記憶した仮の配線パラメータの中から選択することによって前記仮の配線パラメータを指定することを特徴とする請求項１又は２記載の半導体集積回路の配線処理装置。
【請求項４】
前記配線処理手段は、前記仮の配線パラメータを使用して前記図形データの仮の配線処理を行う仮の配線処理手段と、前記仮の配線処理手段の配線処理評価結果データを参照して、前記第１の配線パラメータ記憶手段に記憶した正規の配線パラメータの中から所定条件を満足する正規の配線パラメータを選択し、該選択した正規の配線パラメータを使用して前記図形データの正規の配線処理を行う正規の配線処理手段とを備えて成ることを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路の配線処理装置。
【請求項５】
前記正規の配線処理手段は、前記選択した正規の配線パラメータを所定値だけ変更した配線パラメータを使用して前記図形データの正規の配線処理を行うことを特徴とする請求項４記載の半導体集積回路の配線処理装置。
【請求項６】
前記正規の配線処理手段は、前記正規の配線パラメータを使用して得た配線処理の配線処理評価結果データが所定範囲の場合に、該配線処理に使用した正規の配線パラメータ及び該配線処理の配線処理評価結果データを関連付けて、前記第１の配線パラメータ記憶手段に記憶することを特徴とする請求項５記載の半導体集積回路の配線処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計を行う際に、半導体集積回路の構成要素間の配線処理を行う半導体集積回路の配線処理装置に関する。
【０００２】
【従来の技術】
従来から、電子回路の配線設計を行う場合、コンピュータによって構成された専用装置を用いて行うようにしている。
例えば、特許文献１には、プリント基板の設計に用いる発明として、プリント基板の自動部品配置・配線方式が開示されている。前記特許文献１に記載された発明では、１種類のパラメータを用いて、複数回トライアルを行うことにより、最適なブロック配置や配線を決定するようにしている。尚、データベースには、前記配置や配線をデータとして保存するように構成されている。
【０００３】
ところで、前述したプリント基板の設計とは分野が異なるが、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体集積回路の設計においては、半導体集積回路の配線処理を行う半導体集積回路の配線処理装置が利用されている。
従来、半導体集積回路の配線処理装置を用いて配線設計を行う場合、配線対象（例えば、ゲート等のハードマクロやソフトマクロ）のレイアウトを設計者が配線処理装置の画面上で見て、自動配線を行うための各種パラメータの設定値を経験則から判断して入力していた。
また、処理結果として得られた配線は、設計者が目視によって採用するか否かを判断し、不採用の場合は配線処理装置の各種パラメータの設定値を任意に変えて、再実行するという操作を繰り返すことによって、所望の配線処理結果を得るようにしている。
【０００４】
【特許文献１】
特開平１０−１９０１６２号公報
【０００５】
【発明が解決しようとする課題】
したがって、前記配線処理装置に各種パラメータを設定するには、経験則が必要であり、且つ、配線処理実行後の目視を行い、配線処理が適切でない場合には設定を変えて再実行を行う必要があり、最終結果を導き出すまでに熟練した設計者の介在が必要であった。
【０００６】
本発明は、過去の配線処理データを有効利用することにより、経験の少ない設計者でも、熟練者に劣らない半導体集積回路の配線処理を行うことができるようにすることを課題としている。
【０００７】
【課題を解決するための手段】
本発明によれば、配線処理対象の図形データを記憶する図形データ記憶手段と、配線処理の評価結果を表す配線処理評価結果データと正規の配線パラメータとを関連付けて記憶する第１の配線パラメータ記憶手段と、前記正規の配線パラメータよりも緩やかな仮の配線パラメータを指定する入力手段と、前記仮の配線パラメータを使用して前記図形データの仮の配線処理を行うと共に、前記仮の配線処理の配線処理評価結果データを参照して、前記第１の配線パラメータ記憶手段に記憶した正規の配線パラメータ中から所定条件を満足する配線パラメータを選択し、該選択した正規の配線パラメータを使用して前記図形データの配線処理を行う配線処理手段とを備えて成ることを特徴とする半導体集積回路の配線処理装置が提供される。
配線処理手段は、仮の配線パラメータを使用して図形データの仮配線処理を行うと共に、前記仮の配線処理の配線処理評価結果データを参照して、第１の配線パラメータ記憶手段に記憶した正規の配線パラメータ中から所定条件を満足する配線パラメータを選択し、該選択した正規の配線パラメータを使用して前記図形データの配線処理を行う。
【０００８】
ここで、前記配線処理手段は、前記仮の配線処理の配線処理評価結果データと所定関係にある正規の配線処理評価結果データに関連付けられた前記正規の配線パラメータを選択して使用することにより、前記図形データの配線処理を行うように構成してもよい。
また、前記仮の配線パラメータを記憶する第２の配線パラメータ記憶手段を有し、前記入力手段は、前記第２の配線パラメータ記憶手段に予め記憶した仮の配線パラメータの中から選択することによって前記仮の配線パラメータを指定するように構成してもよい。
【０００９】
また、前記配線処理手段は、前記仮の配線パラメータを使用して前記図形データの仮の配線処理を行う仮の配線処理手段と、前記仮の配線処理手段の配線処理評価結果データを参照して、前記第１の配線パラメータ記憶手段に記憶した正規の配線パラメータの中から所定条件を満足する正規の配線パラメータを選択し、該選択した正規の配線パラメータを使用して前記図形データの正規の配線処理を行う正規の配線処理手段とを備えて成るように構成してもよい。
【００１０】
また、前記正規の配線処理手段は、前記選択した正規の配線パラメータを所定値だけ変更した配線パラメータを使用して前記図形データの正規の配線処理を行うように構成してもよい。
また、前記正規の配線処理手段は、前記正規の配線パラメータを使用して得た配線処理の配線処理評価結果データが所定範囲の場合に、該配線処理に使用した正規の配線パラメータ及び該配線処理の配線処理評価結果データを関連付けて、前記第１の配線パラメータ記憶手段に記憶するように構成してもよい。
【００１１】
【発明の実施の形態】
図１は、本発明の実施の形態に係る半導体集積回路の配線処理装置のブロック図である。
図１において、半導体集積回路の配線処理装置は、キーボードやマウス等によって構成され入力手段を構成する入力装置１０１、配線処理手段を構成する中央処理装置（ＣＰＵ）１０２、表示手段を構成する表示装置１０３、ランダムアクセスメモリ（ＲＡＭ）や読出専用メモリ（ＲＯＭ）によって構成されたメモリ１０４および磁気ディスク１０５を備えている。
【００１２】
磁気ディスク１０５は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体集積回路の配線設計処理に必要な配線パラメータを記憶し配線パラメータ記憶手段を構成する配線パラメータ記憶部１０６、配線処理対象となる半導体集積回路の図形データを記憶し図形データ記憶手段を構成する図形データ記憶部１０９、ＣＰＵ１０２が実行するプログラムを記憶しプログラム記憶手段を構成するプログラム記憶部１１０、半導体集積回路の配線処理結果等のデータを記憶しデータ記憶手段を構成するデータ記憶部１１１を有している。磁気ディスク１０５は、メモリ１０４とともに記憶手段を構成している。
【００１３】
配線パラメータ記憶部１０６は、第１の配線パラメータ記憶手段を構成する実配線パラメータ記憶部１０７と第２の配線パラメータ記憶手段を構成するプレ配線パラメータ記憶部１０８とを有している。
正規の配線処理（実配線処理）を行う際に使用する正規の配線パラメータ（実配線パラメータ）の組と実配線処理を行った結果の評価結果データ（配線処理評価結果データ）とは相互に関連付けられており、実配線パラメータ記憶部１０７には、前記複数組の正規の配線パラメータ及び該正規の配線パラメータの各組に関連付けられた実配線処理評価結果データが予め記憶されている。
前記実配線パラメータとして、熟練した集積回路設計者等が過去に行った配線処理で得た複数組の配線パラメータが記憶されている。
【００１４】
前記実配線パラメータとしては、例えば、配線レイヤの使用コスト（本レイヤを使用するか否かを決定するパラメータであり、使用コストが大きい程当該レイヤは使用しないようにする。）、配線レイヤの違反コスト（配線パターンが所定ルールに違反するか否かを決定するパラメータであり、例えば、縦の配線パターンのみを使用可能とし、横の配線パターンは違反とする。）、配線エラーの発生コスト、ビア（ＶＩＡ）の使用コスト（ビアを使用するか否かを決定するパラメータであり、他のレイヤにまわすか、同一レイヤで迂回するかを決定する。）等があり、これら複数の配線パラメータが一組の実配線パラメータを構成している。
一組の実配線パラメータに対して一つの配線処理評価結果データが関連付けられている。また、実配線パラメータ記憶部１０７には、各配線パラメータを使用する場合に、各組の配線パラメータに対してどの程度の変更（チューニング）を施して実配線処理を行うべきかの情報（チューニング情報）が格納されている。
【００１５】
プレ配線パラメータ記憶部１０８には、実配線処理に先立って行う仮の配線処理（プレ配線処理）で使用する仮の配線パラメータ（プレ配線パラメータ）が予め複数組記憶されている。
前記プレ配線パラメータは概略の配線結果を得るために使用するパラメータであり又、前記実配線パラメータは正規の正確な配線結果を得るために使用するパラメータであるため、前記プレ配線パラメータは前記実配線パラメータよりも緩やかな条件のパラメータに設定されている。尚、前記プレ配線パラメータの種類は前記実配線パラメータと同一種類のパラメータが使用される。
【００１６】
前記実配線パラメータに関連付けられた配線処理の評価結果データには、例えば、配線率、レイヤの使用率、エラー発生率等の配線の良否を表す評価結果データがあり、いずれも数値化される。プレ配線処理で得られた評価結果データを参照して、実配線パラメータ記憶部１０７に予め記憶された実配線パラメータの中から、該評価結果データに対応する、あるいは、近似する実配線パラメータを選択することができる。前記配線処理評価結果データは、ＣＰＵ１０２が、プレ配線処理及び実配線処理において各々算出する。
図２は、図１の半導体集積回路の配線処理装置の処理を示すフローチャートで、プログラム記憶部１１０に記憶された配線処理用プログラムをメモリ１０４に展開し、該メモリ１０４に記憶されたプログラムをＣＰＵ１０２が実行することにより行われる処理を示している。
【００１７】
以下、図１及び図２を用いて、本実施の形態に係る半導体集積回路の配線処理装置の動作を詳細に説明する。
先ず、プレ配線パラメータ記憶部１０８に記憶したプレ配線パラメータを入力装置１０１により指定することによってプレ配線パラメータを入力すると共に、図形データ記憶部１０９に記憶した設計対象の半導体集積回路の図形データを入力装置１０１により選択すると、ＣＰＵ１０２は、前記プレ配線パラメータを使用して、半導体集積回路のプレ配線処理を実行し（ステップＳ２０１）、プレ配線結果データ２１０として配線処理の評価結果データ（例えば、配線率、レイヤの使用率、エラー発生率等の配線の良否を表す評価結果データ）を得て、該プレ配線処理の評価結果データをデータ記憶部１１１に記憶する。ここで、ステップＳ２０１は、仮の配線パラメータを使用して図形データの仮の配線処理を行う仮の配線処理手段を構成している。
【００１８】
このとき、プレ配線パラメータとして、実配線パラメータよりも緩やかな条件の配線パラメータを使用しているため、正確な配線処理評価結果データではなく、概略的な配線処理評価結果データが得られることになるが、短時間で配線処理評価結果データを得ることができる。
尚、前記プレ配線パラメータは、入力装置１０１から直接入力するように構成してもよく、あるいは、前述した如く、予め複数組のプレ配線パラメータをプレ配線パラメータ記憶部１０８に記憶しておき、入力装置１０１で前記複数の仮のパラメータの中からいずれかを選択することによって入力するように構成してもよい。
【００１９】
次に、ＣＰＵ１０２は、前記のようにしてデータ記憶部１１１に記憶した前記プレ配線処理評価結果データを、実配線パラメータ記憶部１０７に予め記憶した配線パラメータデータベース２１１中の実配線処理の評価結果データと比較し（ステップＳ２０２）、前記プレ配線処理評価結果データと所定関係にある実配線処理評価結果データに関連付けられた実配線パラメータを、実配線パラメータ記憶部１０７に記憶した配線パラメータデータベース２１１の実配線パラメータの中から、正規の配線処理（実配線処理）を行うための正規の配線パラメータ（実配線パラメータ）として決定する（ステップＳ２０３）。
【００２０】
ここで、前記プレ配線処理評価結果データと前記実配線処理評価結果データとが所定関係にある場合としては、例えば、前記プレ配線処理評価結果データと実配線処理評価結果データが一致する場合でもよく、あるいは、前記プレ配線処理評価結果データと実配線処理評価結果データが一致しない場合には、前記プレ配線処理評価結果データと実配線処理評価結果データが最も近似する場合や、前記プレ配線処理評価結果データと実配線処理評価結果データの差が所定範囲内の場合でもよい。
このようにして、ＣＰＵ１０２は、実配線パラメータ記憶部１０７に予め記憶した複数組の実配線パラメータのうち、プレ配線処理評価結果と所定範囲の近似性を有する前記実配線処理評価結果に関連付けられた実配線パラメータの組を実配線処理用の配線パラメータとして決定する。
【００２１】
次に、ＣＰＵ１０２は、前記の如くして決定した実配線パラメータを使用すると共に図形データ記憶部１０９に記憶した前記図形データを使用して実配線処理を実行し（ステップＳ２０４）、得られた実配線処理評価結果データ２１２を実配線パラメータに関連付けてデータ記憶部１１１に記憶すると共に、得られた半導体集積回路の配線結果をデータ記憶部１１１に記憶する。
ここで、ステップＳ２０２〜Ｓ２０４は、仮の配線処理手段の配線処理評価結果データを参照して、実配線パラメータ記憶部１０７に記憶した正規の配線パラメータの中から所定条件を満足する正規の配線パラメータを選択し、該選択した正規の配線パラメータを使用して図形データの正規の配線処理を行う正規の配線処理手段を構成している。
【００２２】
次に、ＣＰＵ１０２は、前記決定した実配線パラメータのうち、所定条件で変更（チューニング）して、全ての実配線パラメータについて前記実配線処理を実行したか否かを判断し（ステップＳ２０５）、全ての実配線パラメータを変更して実配線処理を行っていないと判断した場合には、実配線パラメータ記憶部１０７から変更情報（チューニング情報）を取得することとによって実配線パラメータを所定条件で変更して再設定し（ステップＳ２０６）、該変更後の実配線パラメータを使用して実配線処理を実行する（ステップＳ２０４）。
【００２３】
ＣＰＵ１０２は、ステップＳ２０５において、変更した全ての前記実配線パラメータを用いて実配線処理を実行したと判断した場合には、データ記憶部１１１に記憶した実配線処理評価結果データを、予め定めた評価基準値と比較して数値で評価し（ステップＳ２０７）、前記評価基準値を満足する結果が得られた実配線パラメータを、実配線処理評価結果データに関連付けして、実配線パラメータ記憶部１０７に格納して登録する（ステップＳ２０８）。このようにして実配線パラメータ記憶部１０７に記憶した実配線パラメータは、次回の配線処理で活用される。
以上の処理を行うことにより、過去の配線処理データを有効利用することによって、経験の少ない設計者でも、熟練者に劣らない半導体集積回路の配線処理を行うことが可能になる。
また、正規の配線パラメータを使用して得た配線処理の配線処理評価結果データが所定範囲の場合に、該配線処理に使用した正規の配線パラメータ及び該配線処理の配線処理評価結果データを関連付けて、実配線パラメータ記憶部１０７に記憶するようにしているため、配線処理を行う度に実配線パラメータのデータベースを充実させることが可能になり、より適切な配線処理を行うことが可能になる。
【００２４】
【発明の効果】
本発明によれば、過去の配線処理データを有効利用することにより、経験の少ない設計者でも、熟練者に劣らない半導体集積回路の配線処理を行うことが可能になる。
また、配線処理を行う度に配線パラメータのデータベースを充実させることが可能になり、より適切な配線処理を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路の配線処理装置のブロック図である。
【図２】本発明の実施の形態に係る半導体集積回路の配線処理装置の動作を示すフローチャートである。
【符号の説明】
１０１・・・入力手段を構成する入力装置
１０２・・・配線処理手段を構成するＣＰＵ
１０３・・・表示手段を構成する表示装置
１０４・・・記憶手段を構成するメモリ
１０５・・・記憶手段を構成する磁気ディスク
１０６・・・配線パラメータ記憶手段を構成する配線パラメータ記憶部
１０７・・・第１の配線パラメータ記憶手段を構成する実配線パラメータ記憶部
１０８・・・第２の配線パラメータ記憶手段を構成するプレ配線パラメータ記憶部
１０９・・・図形データ記憶手段を構成する図形データ記憶部
１１０・・・プログラム記憶手段を構成するプログラム記憶部
１１１・・・データ記憶手段を構成するデータ記憶部
【図１】
2004272498.tif 000003
【図２】
2004272498.tif 000004