(57)【要約】【課題】非選択メモリセルのデータを良好に保持しながら、低電源電圧であっても、１つの選択メモリセルのみについてデータ書き込みを可能にする。【解決手段】各対のビット線（ＢＩＴ０、ＮＢＩＴ０）、（ＢＩＴ１、ＮＢＩＴ１）に接続された同一列のメモリセル（１Ａ〜１Ｂ）、（１Ｃ〜１Ｄ）の駆動用トランジスタ（ＭＮ３Ａ、ＭＮ４Ａ〜ＭＮ３Ｂ、ＭＮ４Ｂ）、（ＭＮ３Ｃ、ＭＮ４Ｃ〜ＭＮ３Ｄ、ＭＮ４Ｄ）のソースを共通に活性化用トランジスタ（ＭＮ５Ａ）、（ＭＮ５Ｂ）を介して各々低電圧電源ＶＳＳに接続する。データ書き込み時には、選択ビット線対（例えばＢＩＴ０、ＮＢＩＴ０）に接続された同一列のメモリセル（１Ａ〜１Ｂ）の活性化用トランジスタ（ＭＮ５Ａ）を非導通として、この同一列のメモリセル（１Ａ〜１Ｂ）の駆動トランジスタ（ＭＮ３Ａ、ＭＮ４Ａ〜ＭＮ３Ｂ、ＭＮ４Ｂ）のソースをフローティングにする。【選択図】図１
2004199829.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配置された複数のメモリセルを備え、
前記各メモリセルは、
ソースに第１の電位が供給され、ゲートに互いのドレインが接続された２つの負荷用トランジスタと、
ソース及びドレインの一方が１対のビット線に接続され、他方が前記２つの負荷用トランジスタの各々のドレインに接続され、ゲートがワード線に接続された２つの転送用トランジスタと、
ソースが共通に接続され、ドレインが前記２つの負荷用トランジスタの各々のドレインに接続され、ゲートが互いのドレインに接続された２つの駆動用トランジスタと
を含む半導体記憶装置において、
前記ビット線の方向に位置する複数列のメモリセルでは、各列毎に、複数個のメモリセルの各駆動用トランジスタのソース線が共通に接続されており、
前記各共通ソース線は、前記ビット線を選択したデータの書き込み時には、前記選択ビット線に対応する列の共通ソース線のみが前記ワード線の活性化時にフローティングにされる
ことを特徴とする半導体記憶装置。
【請求項２】
前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線がフローティングにされた際に、前記１対のビット線の電位を前記第１の電位とこの第１の電位よりも低い第２の電位との電位差よりも小さい電位差で前記メモリセルにデータを書き込む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記各メモリセルの転送用トランジスタはN型トランジスタで構成されていて、
前記１対のビット線を、前記第１の電位と前記第２の電位との間の第３の電位の近傍の電位で動作させる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記各メモリセルの転送用トランジスタはＰ型トランジスタで構成されていて、
前記１対のビット線を、前記第１の電位の近傍の電位で動作させる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
前記１対のビット線は、P型トランジスタにより同一電位にイコライズされる
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記メモリセルへのデータの書き込み時において、前記ワード線を所定の一定期間のみ活性化すると共に、前記駆動用トランジスタのソースを前記一定期間のみフローティングにする
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項７】
ドレインが前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線に接続され、ソースが前記第２の電位に接続された活性化用トランジスタを備え、
前記活性化用トランジスタは、前記メモリセルへのデータの書き込み時に非導通に制御される
ことを特徴とする請求項１、２又は６記載の半導体記憶装置。
【請求項８】
前記活性化用トランジスタは、前記メモリセルからのデータの読み出し時に、基板電位が正電位に制御される
ことを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の低電圧化及び低消費電力化に関する。
【０００２】
【従来の技術】
図６は、従来のＳＲＡＭの回路を示す。このＳＲＡＭは、アレイ状に配置された多数のメモリセル１Ａ〜１Ｄを持つ。これ等のメモリセルは同一構成を有するので、メモリセル１Ａを例示して説明すると、メモリセル１Ａは、２つの負荷用のトランジスタＭＰ１Ａ、ＭＰ２Ａと、２つの転送用トランジスタＭＮ１Ａ、ＭＮ２Ａと、２つの駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａとからなる。２つの転送用トランジスタＭＮ１Ａ、ＭＮ２Ａは、そのゲートがワード線ＷＬｎに、ドレインがビット線ＢＩＴ０、ＮＢＩＴ０に接続されている。２つの負荷用トランジスタＭＰ１Ａ、ＭＰ２Ａのソースは高電圧電源ＶＤＤに接続され、２つの駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースは低電圧電源ＶＳＳに接続されている。負荷用トランジスタＭＰ１Ａ、ＭＰ２Ａと駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａとで２個のラッチ回路が形成されていて、各ラッチ回路の出力は転送用トランジスタＭＮ１Ａ、ＭＮ２Ａのソースに接続されている。
【０００３】
また、図６のＳＲＡＭにおいて、２Ａ、２Ｂはビット線対（ＢＩＴ０、ＮＢＩＴ０）、（ＢＩＴ１、ＮＢＩＴ１）に各々接続されたプリチャージ・イコライズ回路であって、プリチャージ信号ＰＲが入力される。３Ａ、３Ｂはビット線対（ＢＩＴ０、ＮＢＩＴ０）、（ＢＩＴ１、ＮＢＩＴ１）に各々接続されたカラムセレクタであって、カラム信号ＣＡ０、ＣＡ１が入力される。４はデータの書き込み回路であって、１対のバスＢＵＳ、ＮＢＵＳを介して前記カラムセレクタ３Ａ、３Ｂに接続されている。
【０００４】
前記ＳＲＡＭのデータ書き込み時における動作を図７のタイミング図に沿って説明する。
【０００５】
書き込み時には、プリチャージ・イコライズ回路２Ａ、２Ｂによって高電圧電源ＶＤＤの電圧にプリチャージされているビット線（ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１）のうち、カラムセレクタ（例えば３Ａ）で選択されたビット線（ＢＩＴ０、ＮＢＩＴ０）のうち一方を書き込み回路４により低電圧ＶＳＳに反転させる。次に、選択されたワード線（例えばＷＬｎ）を活性化させて、メモリセル１Ａの転送用トランジスタＭＮ１Ａ、ＭＮ２Ａを導通させ、メモリセル１Ａにデータを書き込む。
【０００６】
ところで、データ書き込みに対する評価としては、非特許文献１では、書き込みマージンを使用している。この書き込みマージンは、メモリセル内部のデータを反転データに書き換える際のマージンを規定したものである。図６に示したＳＲＡＭのように、駆動用トランジスタＭＮ３Ａ〜ＭＮ４Ｄの各ソースが低電圧電源ＶＳＳに接続されている場合には、高電圧電源ＶＤＤが低電圧化するほど、書き込みマージンは小さくなる。
【０００７】
従って、図６に示したＳＲＡＭでは、低電圧化時には、書き込みマージンが小さくなって、書き込み前のデータとは反転のデータを書き込み難くなる。更に、図６に示したＳＲＡＭでは、書き込むべきメモリセル１Ａに接続されたビット線対ＢＩＴ０、ＮＢＩＴ０のうち、一方は高電圧ＶＤＤから低電圧ＶＳＳにまで全振幅させるため、書き込み時の消費電流が大きくなる欠点がある。
【０００８】
前記課題を解決するために、例えば特許文献１では、図８に示すように、同一行のメモリセル（１Ａ、１Ｃ）〜（１Ｂ、１Ｄ）の駆動用トランジスタ（ＭＮ３Ａ、ＭＮ４Ａ、ＭＮ３Ｃ、ＭＮ４Ｃ）〜（ＭＮ３Ｂ、ＭＮ４Ｂ、ＭＮ３Ｄ、ＭＮ４Ｄ）のソース線を共通にし、この共通ソース線をソース電位制御信号ＳＬｎ〜ＳＬ０で制御して、書き込み時には、前記駆動用トランジスタの共通ソース線のうち１本をフローティングにして、ビット線対の電位差を高電圧ＶＤＤと低電圧ＶＳＳとの電位差（ＶＤＤ−ＶＳＳ）よりも小さい電位差でメモリセルに書き込みを行うことにより、低消費電力を実現している。
【０００９】
【非特許文献１】
電子通信情報学会論文誌  １９９２ Vol.Ｊ７５ C-ＩＩ  No.７ ｐｐ３５０〜３６１
【００１０】
【特許文献１】
特開平８−１８０６８４号公報（図８）
【００１１】
【発明が解決しようとする課題】
しかしながら、図８に示した従来の半導体記憶装置では、例えばビット線対ＢＩＴ０、ＮＢＩＴ０が選択された場合に、例えばワード線ＷＬｎが選択されたときには、選択メモリセル１Ａでは、転送用トランジスタＭＮ１Ａ、ＭＮ２Ａが導通し、駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースはソース電位制御信号ＳＬｎによりフローティングとなって、ビット線ＢＩＴ０、ＮＢＩＴ０の電位差がメモリセル１Ａに伝達され、データが書き込まれるが、同一行の非選択メモリセル１Ｃでも、転送用トランジスタＭＮ１Ｃ、ＭＮ２Ｃが導通すると共に、駆動用トランジスタＭＮ３Ｃ、ＭＮ４Ｃのソースはフローティングとなるため、非選択メモリセル１Ｃも蓄積ノードＤＣ、ＮＤＣのデータが書き換わってしまう可能性がある。従って、同一ワード線（例えばＷＬｎ）に接続された複数のメモリセル１Ａ、１Ｃをカラムセレクタ３Ａ、３Ｂで選択することができない。
【００１２】
本発明は前記従来の問題点を解決するものであり、その目的は、同一ワード線に接続されたメモリセルをカラム選択することができ、低電圧書き込みが可能で、しかも書き込み時の消費電流を低減することにある。
【００１３】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、メモリセルへのデータの書き込み時には、選択された１対のビット線に接続される複数のメモリセルにおいて、その各駆動用トランジスタのソースをフローティングにすることとする。
【００１４】
具体的に、請求項１記載の発明の半導体記憶装置は、アレイ状に配置された複数のメモリセルを備え、前記各メモリセルは、ソースに第１の電位が供給され、ゲートに互いのドレインが接続された２つの負荷用トランジスタと、ソース及びドレインの一方が１対のビット線に接続され、他方が前記２つの負荷用トランジスタの各々のドレインに接続され、ゲートがワード線に接続された２つの転送用トランジスタと、ソースが共通に接続され、ドレインが前記２つの負荷用トランジスタの各々のドレインに接続され、ゲートが互いのドレインに接続された２つの駆動用トランジスタとを含む半導体記憶装置において、前記ビット線の方向に位置する複数列のメモリセルでは、各列毎に、複数個のメモリセルの各駆動用トランジスタのソース線が共通に接続されており、前記各共通ソース線は、前記ビット線を選択したデータの書き込み時には、前記選択ビット線に対応する列の共通ソース線のみが前記ワード線の活性化時にフローティングにされることを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線がフローティングにされた際に、前記１対のビット線の電位を前記第１の電位とこの第１の電位よりも低い第２の電位との電位差よりも小さい電位差で前記メモリセルにデータを書き込むことを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記各メモリセルの転送用トランジスタはN型トランジスタで構成されていて、前記１対のビット線を、前記第１の電位と前記第２の電位との間の第３の電位の近傍の電位で動作させることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記各メモリセルの転送用トランジスタはＰ型トランジスタで構成されていて、前記１対のビット線を、前記第１の電位の近傍の電位で動作させることを特徴とする。
【００１８】
請求項５記載の発明は、前記請求項３記載の半導体記憶装置において、前記１対のビット線は、P型トランジスタにより同一電位にイコライズされることを特徴とする。
【００１９】
請求項６記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記メモリセルへのデータの書き込み時において、前記ワード線を所定の一定期間のみ活性化すると共に、前記駆動用トランジスタのソースを前記一定期間のみフローティングにすることを特徴とする。
【００２０】
請求項７記載の発明は、前記請求項１、２又は６記載の半導体記憶装置において、ドレインが前記同一列の複数個のメモリセルの各駆動用トランジスタの共通ソース線に接続され、ソースが前記第２の電位に接続された活性化用トランジスタを備え、前記活性化用トランジスタは、前記メモリセルへのデータの書き込み時に非導通に制御されることを特徴とする。
【００２１】
請求項８記載の発明は、前記請求項７記載の半導体記憶装置において、前記活性化用トランジスタは、前記メモリセルからのデータの読み出し時に、基板電位が正電位に制御されることを特徴とする。
【００２２】
以上により、請求項１〜８記載の発明では、データの書き込み時において、所定の１対のビット線の選択時には、この１対のビット線につながる同一列方向の複数のメモリセルにおいて、それ等の各駆動用トランジスタのソースがフローティングにされる。この状態において、１本のワード線が選択されると、前記同一列方向の複数のメモリセルのうち１つのメモリセルが選択され、この選択メモリセルの内部に前記選択ビット線対の電位が伝達されるので、電源電圧が低電圧の場合であっても、書き込みマージンに関わりなく、メモリセルへのデータ書き込みが可能となる。
【００２３】
ここで、同一列のメモリセルのうち、非選択メモリセルでは、その駆動用トランジスタのソ−スがフローティングにされるが、転送用トランジスタが非活性であるので、データは保持される。また、非選択のビット線に繋がる多数のメモリセルでは、前記選択ワード線で選択されたメモリセルを含めて、その駆動用トランジスタのソ−スがフローティングでないので、データは良好に保持される。
【００２４】
特に、請求項２記載の発明では、ビット線対の電位差を第１の電位と第２の電位との電位差に拡げなくても、その間の小さな第３の電位差でメモリセルに伝達されるので、低消費電流となる。
【００２５】
また、請求項５記載の発明では、転送トランジスタをＮ型トランジスタで構成し、１対のビット線を第１の電位と第２の電位との間の第３の電位近傍で動作させる場合に、この１対のビット線がP型トランジスタにより同一電位にイコライズされるので、書き込み時において、１対のビット線の電位がＶＤＤ−Ｖｔｎ（ＶｔｎはＮ型トランジスタの閾値電圧）よりも高い電位になっても、誤動作することが有効に防止される。
【００２６】
更に、請求項６記載の発明では、書き込み時に、ワード線を一定期間だけ活性化させ、且つ駆動用トランジスタのソースをその一定期間に限りフローティングにするので、同一列に接続された非選択メモリセルの内部データがリーク等で破壊されることが有効に防止され、データ保持特性が向上する。
【００２７】
加えて、請求項７記載の発明では、ワード線を活性化させた書き込み時には、活性化用トランジスタを非導通にして、メモリセルの駆動用トランジスタのソースをフローティングとした状態で、１対のビット線の電位がメモリセルに伝達され、その後、ワード線が非活性化されると、活性化用トランジスタを第２の電位に導通させて、メモリセル内部のデータを第１の電位にまで増幅し、保持する。従って、書き込み時のビット線対の電位差を小さく制限して、ビット線電流を削減することができる。
【００２８】
また、請求項８記載の発明では、データ読み出し時には、活性化用トランジスタの基板電位が正電位に制御されるので、活性化用トランジスタの閾値電圧を小さくできて、読み出し速度が速くなる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３０】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置の構成図を示す。
【００３１】
同図において、複数のメモリセル１Ａ〜１Ｄはアレイ状に配置されている。以下、代表して、メモリセル１Ａについて説明する。他のメモリセル１Ｂ〜１Ｄは同一内部構成を持つので、各々、添符号Ｂ、Ｃ、Ｄを付してその説明を省略する。
【００３２】
メモリセル１Ａは、２つのＰ型負荷用トランジスタＭＰ１Ａ、ＭＰ２Ａと、２つのＮ型転送用トランジスタＭＮ１Ａ、ＭＮ２Ａと、２つのＮ型駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａとから構成される。２つの負荷用トランジスタＭＰ１Ａ、ＭＰ２Ａは、そのソースが高電圧電源ＶＤＤに接続されて高電位（第１の電位）が供給され、ドレインは２つの転送用トランジスタＭＮ１Ａ、ＭＮ２Ａのソース及び２つの駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのドレインに接続されている。前記２つの負荷用トランジスタＭＰ１Ａ、ＭＰ２Ａのゲートは、各々、２つの駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのゲートと、互いの他方の負荷用トランジスタＭＰ１Ａ、ＭＰ２Ａのドレインとに接続されている。前記２つの転送用トランジスタＭＮ１Ａ、ＭＮ２Ａは、そのゲートがワード線ＷＬｎに接続され、ドレインはビット線ＢＩＴ０、ＮＢＩＴ０に接続される。前記駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａは、そのゲートが互いのドレインに接続される。
【００３３】
そして、ビット線ＢＩＴ０、ＮＢＩＴ０の方向に同一列に配置されているメモリセル１Ａ〜１Ｂの各２つの駆動用トランジスタ（ＭＮ３Ａ、ＭＮ４Ａ）、（ＭＮ３Ｂ、ＭＮ４Ｂ）のソースは、共通ソース線１０Ａの一端に接続される。この共通ソース線１０Ａの他端は接地される。更に、この共通ソース線１０Ａには活性化用トランジスタＭＮ５Ａが配置されている。この活性化用トランジスタＭＮ５Ａは、そのドレインが駆動用トランジスタ（ＭＮ３Ａ、ＭＮ４Ａ）、（ＭＮ３Ｂ、ＭＮ４Ｂ）のソースに接続され、そのソースは低電圧電源ＶＳＳに接続されて低電圧（第２の電位）が供給され、そのゲートにはソース電位制御信号ＳＬ０が入力される。同様に、ビット線ＢＩＴ１、ＮＢＩＴ１の方向に同一列に配置されているメモリセル１Ｃ〜１Ｄの各２つの駆動用トランジスタ（ＭＮ３Ｃ、ＭＮ４Ｃ）、（ＭＮ３Ｄ、ＭＮ４Ｄ）のソースも、一端が接地された共通ソース線１０Ｂに接続され、この共通ソース線１０Ｂには活性化用トランジスタＭＮ５Ｂが配置される。この活性化用トランジスタＭＮ５Ｂのゲートには、ソース電位制御信号ＳＬ１が入力される。これらのソース電位制御信号ＳＬ０、ＳＬ１は、データ書き込み時に、対応するビット線対（ＢＩＴ０、ＮＢＩＴ０）、（ＢＩＴ１、ＮＢＩＴ１）が選択されたときに、合わせて活性化される。
【００３４】
また、図１において、２Ａ、２Ｂはビット線対（ＢＩＴ０、ＮＢＩＴ０）、（ＢＩＴ１、ＮＢＩＴ１）に対応したプリチャージ・イコライズ回路であって、各プリチャージ・イコライズ回路２Ａ、２Ｂは、２個のＮ型プリチャージトランジスタ（ＭＮ６Ａ、ＭＮ７Ａ）、（ＭＮ６Ｂ、ＭＮ７Ｂ）と、１個のＮ型イコライズトランジスタＭＮ８Ａ、ＭＮ８Ｂとにより構成されていて、プリチャージ信号（Ｈレベル）ＰＲを受けて、対応する１対のビット線を相互接続してイコライズすると共に、電源電位ＶＤＤよりもＮ型プリチャージトランジスタのしきい値電圧Ｖｔ分低い電位（第３の電位）ＶＤＤ−Ｖｔにプリチャージする。３Ａ、３Ｂはビット線対（ＢＩＴ０、ＮＢＩＴ０）、（ＢＩＴ１、ＮＢＩＴ１）に対応したカラムセレクタ、４は書き込むべきデータを出力する書き込み回路である。各カラムセレクタ３Ａ、３Ｂは、対応するカラムセレクタ選択信号ＣＡ０、ＣＡ１を受けて、前記書き込み回路４からのデータを対応するビット線対に伝達する。
【００３５】
次に、本実施の形態の動作を説明する。ここでは、メモリセル１Ａに対してデータ書き込みを行う場合を図２のタイミング図に基づいて説明する。
【００３６】
書き込み時において、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１は、各々、予め、プリチャージ・イコライズ回路２Ａ、２Ｂにより、電位ＶＤＤ−Ｖｔｎにプリチャージされている。プリチャージ信号ＰＲが接地電位ＶＳＳになると、前記プリチャージされているビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１のプリチャージが解除される。
【００３７】
次に、カラムセレクタ選択信号ＣＡ０の電位が電源電位ＶＤＤになり、選択された１対のビット線ＢＩＴ０、ＮＢＩＴ０のうち一方の電位を、書き込み回路４により電位（ＶＤＤ−Ｖｔｎ−ΔＶ）に引き下げる。ここで、ΔＶは、プリチャージ電位（ＶＤＤ−Ｖｔｎ）よりも小さい微小電圧、すなわち、電源電位ＶＤＤと接地電位ＶＳＳとの電位差よりも小さい電位である。
【００３８】
次いで、ワード線ＷＬｎの電位が電源電位ＶＤＤに活性化され、これと同時にソース線ＳＬ０の電位が接地電位ＶＳＳに非活性化される。このとき、このワード線ＷＬｎの活性化及びソース線ＳＬ０の非活性化は、動作周波数によらず、一定期間に設定される。この状態では、活性化用トランジスタＭＮ５Ａが非導通になるので、前記選択されたビット線ＢＩＴ０、ＮＢＩＴ０方向に同一列に並ぶメモリセル１Ａ〜１Ｂの駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａ〜ＭＮ３Ｂ、ＭＮ４Ｂのソースがフローティングになる。この時、ソース線ＳＬ１の電位は電源電位ＶＤＤに維持されるので、活性化用トランジスタＭＮ５Ｂは導通しており、非選択ビット線ＢＩＴ１、ＮＢＩＴ１方向に同一列に並ぶメモリセル１Ｃ〜１Ｄの駆動用トランジスタＭＮ３Ｃ、ＭＮ４Ｃ〜ＭＮ３Ｄ、ＭＮ４Ｄのソースは接地されている。選択メモリセル１Ａでは、駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースがフローティングの状態の下で、前記ワード線ＷＬｎにより転送用トランジスタＭＮ１Ａ、ＭＮ２Ａが導通するので、メモリセル１Ａの蓄積ノードＤＡ、ＮＤＡにビット線ＢＩＴ０、ＮＢＩＴ０の電位（電位差ΔＶ）が伝達され始める。
【００３９】
その後、メモリセル１Ａの蓄積ノードＤＡ、ＮＤＡ間の電位差が微小電位ΔＶとなると、ワード線ＷＬｎの電位が接地電位ＶＳＳになると共に、ソース線ＳＬ０の電位が電源電位ＶＤＤに上げられる。これにより、選択メモリセル１Ａでは、転送用トランジスタＭＮ１Ａ、ＭＮ２Ａが非導通になると共に、活性化用トランジスタＭＮ５Ａが導通して駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースが接地電位になって、メモリセル１Ａ内の蓄積ノードＤＡ、ＮＤＡの電位が電源電位ＶＤＤ、接地電位にまで増幅され、メモリセル１Ａへのデータ書き込みが終了する。
【００４０】
書き込みが終了すると、プリチャージ信号ＰＲが電源電位ＶＤＤになり、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１の電位が電位ＶＤＤ−Ｖｔｎにプリチャージ及びイコライズされる。
【００４１】
以上のように、データ書き込み時には、選択メモリセル１Ａでは、駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースがフローティングになるので、電源電圧ＶＤＤが低電圧であっても、書き込みマージンに関わらず、反転データを書き込むことができる。しかも、選択ビット線ＢＩＴ０、ＮＢＩＴ０の一方をプリチャージ電位ＶＤＤ−Ｖｔｎから微小電位ΔＶにまでしか振幅させないので、全振幅（ＶＤＤ−ＶＳＳ）させる場合と比較して低消費電力を実現できる。
【００４２】
ここに、選択メモリセル１Ａと同一列に配置されている非選択メモリセル１Ｂでは、駆動用トランジスタＭＮ３Ｂ、ＭＮ４Ｂのソースがフローティングになるが、転送用トランジスタＭＮ１Ｂ、ＭＮ２Ｂが非活性であるので、データはそのまま保持される。更に、選択メモリセル１Ａと同一行の非選択メモリセル１Ｃでは、選択ワード線ＷＬｎにより転送用トランジスタＭＮ１Ｃ、ＭＮ２Ｃが導通するものの、活性化用トランジスタＭＮ５Ｂが導通していて、駆動用トランジスタＭＮ３Ｃ、ＭＮ４Ｃのソースが接地電位にあるので、蓄積ノードＤＣ、ＮＤＣのデータは良好に保持される。加えて、選択メモリセル１Ａへのビット線の電位伝達時において、ワード線ＷＬｎの活性化及びソース線ＳＬ０の非活性化は、動作周波数によらず一定期間に設定されるので、リーク等に起因するデータ破壊が有効に防止され、データ保持の安定性が確保される。
【００４３】
以上、データ書き込み時を説明したが、データ読み出し時には、活性化用トランジスタＭＮ５Ａ、ＭＮ５Ｂの基板には正の電位が与えられる。これにより、活性化用トランジスタＭＮ５Ａ、ＭＮ５Ｂの閾値電圧が低くなって、データ読み出しの高速化が図られることになる。
【００４４】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体記憶装置を説明する。
【００４５】
図３は、本実施の形態の半導体記憶装置を示す。同図では、図１の半導体記憶装置と比べて、次の点のみが相違する。即ち、プリチャージ・イコライズ回路２Ａ、２Ｂのイコライズトランジスタは、Ｐ型トランジスタＭＰ５Ａ、ＭＰ５Ｂで構成され、それらのゲートにはプリチャージ信号ＰＲの反転信号が入力される。
【００４６】
本実施の形態では、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１の電位がプリチャージ電位ＶＤＤ−Ｖｔｎよりも高くなっても、データ書き込み時には、選択ビット線（例えばＢＩＴ０、ＮＢＩＴ０）のうち一方の電位を書き込み回路４により接地電位ＶＳＳに引き下げることにより、ビット線ＢＩＴ０、ＮＢＩＴ０のデータをメモリセル１Ａ内に伝達し、メモリセル１Ａ内の蓄積ノードＤＡ、ＮＤＡのうちの一方の電位が接地電位ＶＳＳになると、負荷トランジスタＭＰ１Ａ又はＭＰ２Ａが導通状態となるので、メモリセル１Ａ内の蓄積ノードＤＡ、ＮＤＡの他方が電源電位ＶＤＤになる。そして、ワード線ＷＬｎが非活性になると共にソース線ＳＬ０が電源電位ＶＤＤになることにより、メモリセル１Ａへ書き込んだデータを保持することができる。従って、電源電圧ＶＤＤが低電圧であっても、書き込みマージンに関わらず、メモリセル１Ａに反転データを書き込むことができる。
【００４７】
また、データ読み出し時には、プリチャージ・イコライズ回路２Ａ、２ＢのイコライズトランジスタＭＰ５Ａ、ＭＰ５ＢがＰ型トランジスタで構成されるので、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１の電位が電位ＶＤＤ−Ｖｔｎよりも高くなっても、メモリセル１Ａ〜１Ｄのデータを良好に読み出すことが可能である。
【００４８】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。
【００４９】
図４は本実施の形態の半導体記憶装置の構成図を示す。同図の半導体記憶装置は、図１に示した第１の実施の形態の半導体記憶装置とは次の構成のみが相違している。
【００５０】
すなわち、各メモリセル１Ａ〜１Ｄでは、転送用トランジスタはＰ型トランジスタ（ＭＰ３ＡとＭＰ４Ａ）、（ＭＰ３ＢとＭＰ４Ｂ）、（ＭＰ３ＣとＭＰ４Ｃ）、（ＭＰ３ＤとＭＰ４Ｄ）で構成され、その各ゲートはワード線選択信号ＷＬｎ〜ＷＬ０の反転信号が入力される。また、プリチャージ・イコライズ回路２Ａ、２Ｂでは、プリチャージトランジスタがＰ型トランジスタ（ＭＰ５Ａ、ＭＰ６Ａ）、（ＭＰ５Ｂ、ＭＰ６Ｂ）で構成され、イコライズトランジスタもＰ型トランジスタＭＰ７Ａ、ＭＰ７Ｂで構成され、これらＰ型トランジスタの各ゲートにはプリチャージ信号ＰＲの反転信号が入力される。更に、カラムセレクタ３Ａ、３Ｂも、各々、２個のＰ型トランジスタ（ＭＰ８Ａ、ＭＰ９Ａ）、（ＭＰ８Ｂ、ＭＰ９Ｂ）で構成され、これ等のＰ型トランジスタの各ゲートには対応するカラムセレクタ選択信号ＣＡ０、ＣＡ１の反転信号が入力される。
【００５１】
次に、本実施の形態の半導体記憶装置の動作を説明する。ここでは、メモリセル１Ａにデータ書き込みを行う場合を図５に基づいて説明する。
【００５２】
書き込み時において、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１は、各々、予め、プリチャージ・イコライズ回路２Ａ、２Ｂによって電源電圧ＶＤＤにプリチャージされている。プリチャージ信号ＰＲが接地電位ＶＳＳになり、前記プリチャージされているビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１のプリチャージが解除される。
【００５３】
次に、カラムセレクタ選択信号ＣＡ０の電位が電源電位ＶＤＤになり、選択されたビット線ＢＩＴ０、ＮＢＩＴ０のうち一方の電位を書き込み回路４により電源電位ＶＤＤよりも微小電位ΔＶだけ低い電位ＶＤＤ−ΔＶに引き下げ始める。
【００５４】
続いて、ワード線ＷＬｎの電位が電源電位ＶＤＤになり、これと同時にソース線ＳＬ０の電位が接地電位ＶＳＳになる。このワード線ＷＬｎの活性化及びソース線ＳＬ０の非活性化は動作周波数によらず一定期間に設定される。この状態では、活性化用トランジスタＭＮ５Ａが非導通になるので、選択メモリセル１Ａでは、駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースがフローティングになる。このとき、ソース線ＳＬ１の電位は電源電位ＶＤＤのままとされ、非選択メモリセル１Ｃ〜１Ｄでは、駆動用トランジスタ（ＭＮ３Ｃ、ＭＮ４Ｃ）〜（ＭＮ３Ｄ、ＭＮ４Ｄ）のソースは接地電位ＶＳＳに保持される。前記選択メモリセル１Ａでは、転送用トランジスタＭＰ３Ａ、ＭＰ４Ａが導通して、蓄積ノードＤＡ、ＮＤＡに前記選択ビット線ＢＩＴ０、ＮＢＩＴ０の電位（電位差ΔＶ未満）が伝達され始める。
【００５５】
そして、前記選択ビット線ＢＩＴ０、ＮＢＩＴ０の電位差が微小電位ΔＶとなり、選択メモリセル１Ａの蓄積ノードＤＡ、ＮＤＡの電位差も微小電位ΔＶとなると、この時点で、ワード線ＷＬｎの電位が接地電位ＶＳＳにされ、その後、ソース線ＳＬ０の電位は電源電位ＶＤＤに上げられる。これにより、選択メモリセル１Ａでは、転送用トランジスタＭＰ３Ａ、ＭＰ４Ａが非導通になると共に、ソース線ＳＬ０が電源電位ＶＤＤになって活性化用トランジスタＭＮ５Ａが導通して、駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースが接地電位ＶＳＳにされるので、蓄積ノードＤＡ、ＮＤＡの電位（ＶＤＤ、ＶＤＤ−ΔＶ）が増幅されて電源電位ＶＤＤ、接地電位ＶＳＳとなり、メモリセル１Ａへのデータ書き込みが完了する。
【００５６】
データ書き込みが終了すると、カラムセレクタ選択信号ＣＡ０が接地電位ＶＳＳにされると共に、プリチャージ信号ＰＲが電源電位ＶＤＤになって、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１、ＮＢＩＴ１の電位が電源電位ＶＤＤにプリチャージ及びイコライズされる。
【００５７】
ここに、データ書き込み時には、選択メモリセル１Ａでは、駆動用トランジスタＭＮ３Ａ、ＭＮ４Ａのソースがフローティングになるので、電源電圧ＶＤＤが低電圧であっても、書き込みマージンに関わらず、反転データを書き込むことができる。しかも、選択ビット線ＢＩＴ０、ＮＢＩＴ０の一方をプリチャージ電位ＶＤＤよりも微小電位ΔＶだけ低い電位（ＶＤＤ−ΔＶ）までしか振幅させないので、全振幅させる場合と比較して低消費電力化を実現することができる。
【００５８】
しかも、選択メモリセル１Ａと同一列に配置されている非選択メモリセル１Ｂでは、活性化用トランジスタＭＮ５Ａの導通により駆動用トランジスタＭＮ３Ｂ、ＭＮ４Ｂのソースもフローティングになるが、転送用トランジスタＭＰ３Ｂ、ＭＰ４Ｂが非導通であるので、データは良好に保持される。更に、選択メモリセル１Ａと同一行の非選択メモリセル１Ｃでは、ワード線ＷＬｎにより転送用トランジスタＭＰ３Ｃ、ＭＰ４Ｃが導通するが、活性化用トランジスタＭＮ５Ｂが導通していて、駆動用トランジスタＭＮ３Ｃ、ＭＮ４Ｃのソースが接地電位ＶＳＳであるので、データは良好に保持される。加えて、選択メモリセル１Ａへのビット線の電位伝達時において、ワード線ＷＬｎの活性化及びソース線ＳＬ０の非活性化は、動作周波数によらず一定期間に設定されるので、リーク等に起因するデータ破壊が有効に防止され、データ保持の安定性が確保される。
【００５９】
以上、データ書き込み時を説明したが、データ読み出し時には、活性化用トランジスタＭＮ５Ａ、ＭＮ５Ｂの基板には正の電位が与えられる。これにより、活性化用トランジスタＭＮ５Ａ、ＭＮ５Ｂの閾値電圧が低くなって、データ読み出しの高速化が図られることになる。
【００６０】
【発明の効果】
以上説明したように、請求項１〜８記載の発明の半導体記憶装置によれば、データ書き込み時には、選択ビット線に接続された同一列のメモリセルの駆動用トランジスタのソースを共通にフローティングとしたので、非選択メモリセルでのデータを良好に保持しながら、電源電圧が低電圧の場合であっても、書き込みマージンに関わりなく、１つの選択メモリセルのみについてデータ書き込みを可能にできる。
【００６１】
特に、請求項２記載の発明によれば、ビット線対の電位差を第１の電位と第２の電位との電位差に拡げなくても、その間の小さな第３の電位差でメモリセルに伝達できるので、低消費電流となる。
【００６２】
また、請求項５記載の発明によれば、メモリセルの転送トランジスタをＮ型トランジスタで構成し、１対のビット線を第１の電位と第２の電位との間の第３の電位近傍で動作させる場合に、この１対のビット線をP型トランジスタによりイコライズしたので、書き込み時において、１対のビット線の電位が高電位となっても、誤動作することを有効に防止できる。
【００６３】
更に、請求項６記載の発明によれば、書き込み時に、ワード線を一定期間だけ活性化させ、且つ駆動用トランジスタのソースをその一定期間に限りフローティングにしたので、同一列に接続された非選択メモリセルの内部データがリーク等で破壊されることを有効に防止して、データ保持特性の向上を図ることができる。
【００６４】
加えて、請求項７記載の発明によれば、書き込み時のビット線対の電位差を小さく制限して、ビット線電流を削減することが可能である。
【００６５】
また、請求項８記載の発明によれば、メモリセルの駆動用トランジスタのソースに活性化用トランジスタを接続した場合であっても、その基板電位を読み出し時には正電位に制御したので、その活性化用トランジスタの閾値電圧を小さくできて、読み出し速度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置を示す図である。
【図２】同半導体記憶装置の書き込み時のタイミング図である。
【図３】本発明の第２の実施の形態の半導体記憶装置を示す図である。
【図４】本発明の第３の実施の形態の半導体記憶装置を示す図である。
【図５】同半導体記憶装置の書き込み時のタイミング図である。
【図６】従来の半導体記憶装置を示す図である。
【図７】同半導体記憶装置の書き込み時のタイミング図である。
【図８】図６の半導体記憶装置を改良した従来の半導体記憶装置を示す図である。
【符号の説明】
１Ａ〜１Ｄ                メモリセル
ＭＰ１Ａ〜ＭＰ２Ｄ        負荷用トランジスタ
ＭＮ１Ａ〜ＭＮ２Ｄ        Ｎ型転送用トランジスタ
ＭＰ３Ａ〜ＭＰ４Ｄ        Ｐ型転送用トランジスタ
ＭＮ３Ａ〜ＭＮ４Ｄ        駆動用トランジスタ
ＷＬ０〜ＷＬｎ            ワード線
ＢＩＴ０〜ＮＢＩＴ１      ビット線
ＳＬ０、ＳＬ１            ソース電位制御信号
ＰＲ                      プリチャージ信号
ＣＡ０、ＣＡ１            カラムセレクタ選択信号
２Ａ、２Ｂ                プリチャージ・イコライズ回路
ＭＰ５Ａ、ＭＰ５Ｂ        Ｐ型イコライズトランジスタ
３Ａ、３Ｂ                カラムセレクタ
４                        書き込み回路
１０Ａ、１０Ｂ            共通ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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