(57)【要約】【課題】画像表示装置におけるラッチ回路の規模の縮小が、小型・高画質の画像表示装置を実現する上で必要である。【解決手段】レベル変換回路２０８はスイッチング信号線２１４より入力されるスイッチング信号により、第１データ記憶回路２２２と第２データ記憶回路２２４のいずれに画像信号を記憶させるかを決定する。また、第１データ記憶回路２２２と第２データ記憶回路２２４のいずれかが、おなじくスイッチング信号により、記憶している画像信号を出力する。この回路設計により、ラッチ回路の規模を縮小することが出来る。【選択図】  図５
2004272127.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を所定の電位に変換し、これを２系統に出力するレベル変換回路と、
前記レベル変換回路から２系統に出力されたデジタル信号をそれぞれ記憶する二つのデータ記憶回路と、
を含むことを特徴とするラッチ回路。
【請求項２】
前記二つのデータ記憶回路は、一方が前記レベル変換回路から出力されたデジタル信号を記憶するとき、他方が記憶しているデジタル信号を出力するという関係が満たされるよう、その両データ記憶回路の役割が交互に入れ替わることを特徴とする請求項１に記載するラッチ回路。
【請求項３】
単一のスイッチング信号が、前記二つのデータ記憶回路の前記役割を交替させることを特徴とする請求項２に記載するラッチ回路。
【請求項４】
前記レベル変換回路は、
前記デジタル信号を一時的な中間電位に変換し、これを２系統に分岐して出力する中間電位制御回路と、
前記２系統の出力に対してそれぞれ設けられ、前記中間電位制御回路が出力する前記中間電位に変換された前記デジタル信号をそれぞれ更に前記所定の電位に変換する二つの出力電位制御回路と、
を含み、
前記二つの出力電位制御回路は、前記スイッチング信号に応じて、一方の前記出力電位制御回路から前記所定の電位に変換された前記デジタル信号を出力するように構成されていることを特徴とする請求項３に記載するラッチ回路。
【請求項５】
前記レベル変換回路へのデジタル信号の入力が１系統であることを特徴とする請求項１から４のいずれかに記載するラッチ回路。
【請求項６】
デジタル信号を所定の電位に変換するレベル変換回路と、
前記所定の電位に変換された前記デジタル信号を記憶するデータ記憶回路と、前記データ記憶回路に記憶された前記デジタル信号を所定の電圧にＤ／Ａ変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路により生成された前記所定の電圧により、画素を駆動する画素回路と、
を含み、
前記レベル変換回路は前記所定の電位に変換した前記デジタル信号を２系統に出力し、その２系統の出力に対してそれぞれ設けられた二つの前記データ記憶回路が、前記Ｄ／Ａ変換回路の一系統の入力に対してそれぞれ前記所定の電位に変換した前記デジタル信号を出力することを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はレベル変換機能を有するラッチ回路とそのラッチ回路を含む画像表示装置、とくにレベル変換後のデジタル信号の記憶と出力を制御するための技術に関する。
【０００２】
【従来の技術】
近年、ガラス基板上に半導体薄膜を形成した半導体装置が普及している。その中でも、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を使用したアクティブマトリックス型画像表示装置の普及は著しい。そして、最近では、画素を構成するＴＦＴと画素マトリックスの外側の駆動回路を同時形成するポリシリコンＴＦＴ技術が発達している。この技術により、画像表示装置の配線の量を大幅に減らすことができ、耐久性の向上、薄型・軽量、低消費電力が実現されている。また、同時形成される駆動回路もアナログ画像信号対応のものだけでなく、デジタル画像信号に対応したものも実現されている。
【０００３】
アクティブマトリックス型画像表示装置の代表的な例として、アクティブマトリックス型液晶表示装置がある。アクティブマトリックス型液晶表示装置の信号線駆動回路は、クロック信号等のタイミング信号に同期して、入力された画像信号をサンプリングする。そして、そのサンプリングされた画像信号を、対応する所定の電圧に変換して、これを画素となる液晶に印加する。液晶は、印加電圧に応じて光透過率を変化させる性質を有するので、これにより画像表示をすることができる。
【０００４】
ここで、信号線駆動回路はサンプリングされた画像信号を各画素へ印加すべき電圧にＤ／Ａ変換する過程において、一時的にこの画像信号を保持する必要がある。しかし、画素を駆動するための電圧に比べて、画像信号の電圧レベルはかなり小さいのが通常である。そこで、信号線駆動回路はレベル変換機能を有するラッチ回路により画像信号を所定の電位に変換してからこれを保持する（特許文献１）。
【特許文献１】
特開２００２−２９７０８１号公報
【０００５】
【発明が解決しようとする課題】
先述のように、ポリシリコンＴＦＴ技術により、信号線駆動回路は画素マトリックスと同時形成される。したがって、信号線駆動回路におけるラッチ回路の規模、消費電力などは、画像表示装置の性能として現れやすい。また、ラッチ回路の駆動時に発生するノイズは、画像表示装置の画質低下原因となりうる。
【０００６】
本発明はこれらの課題に鑑みてなされたものであり、その目的は、ラッチ回路規模の縮小化技術、の提供にある。
【０００７】
【課題を解決するための手段】
本発明のある態様は、ラッチ回路である。この回路は、デジタル信号を所定の電位に変換しこれを２系統に出力するレベル変換回路と、そのレベル変換回路から２系統に出力されたデジタル信号をそれぞれ記憶する二つのデータ記憶回路を含むことを特徴とする。
【０００８】
レベル変換回路からの出力をあらかじめ２系統に分岐させることにより、ラッチ回路の新しい回路構成を提案するものである。
【０００９】
このラッチ回路の二つのデータ記憶回路は、一方がレベル変換回路から出力されたデジタル信号を記憶するとき、他方が記憶しているデジタル信号を出力するという関係が満たされるよう、その両データ記憶回路の役割が交互に入れ替わることとしてもよい。
【００１０】
ラッチ回路に含まれる二つのデータ記憶回路は、ともにデータの記憶と出力を行う。すなわち、二つのデータ記憶回路が記憶役と出力役を交互に行う。
【００１１】
このラッチ回路は、単一のスイッチング信号が、その二つのデータ記憶回路の役割を交替させることとしてもよい。
【００１２】
単一のスイッチング信号により、二つのデータ記憶回路の役割分担を容易に切り替えることが出来る。これにより、回路の規模を縮小できるなどのメリットがある。
【００１３】
このラッチ回路のレベル変換回路は、デジタル信号を一時的な中間電位に変換し、これを２系統に分岐して出力する中間電位制御回路と、その２系統の出力に対してそれぞれ設けられ、その中間電位制御回路が出力する中間電位に変換されたデジタル信号をそれぞれ更に所定の電位に変換する二つの出力電位制御回路とを含み、それら二つの出力電位制御回路は、スイッチング信号に応じて、一方の出力電位制御回路から所定の電位に変換されたデジタル信号を出力するように構成されてもよい。
【００１４】
二つの出力電位制御回路は、スイッチング信号に応じて、それぞれデータ記憶回路へデータを書き込むか否かを決定する。したがって、データ記憶回路への書き込みを出力電位制御回路の外部のトランジスタなどで制御する場合に比べて、回路規模を縮小できるなどのメリットがある。
【００１５】
このラッチ回路は、レベル変換回路へのデジタル信号の入力が１系統であってもよい。
【００１６】
レベル変換回路へのデジタル信号の入力を１系統とすることで回路規模を縮小できるなどのメリットがある。
【００１７】
本発明の別の態様は画像表示装置である。この画像表示装置は、デジタル信号を所定の電位に変換するレベル変換回路と、その所定の電位に変換されたデジタル信号を記憶するデータ記憶回路と、データ記憶回路に記憶されたそのデジタル信号を所定の電圧にＤ／Ａ変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路により生成されたその所定の電圧により、画素を駆動する画素回路を含み、レベル変換回路は所定の電位に変換したデジタル信号を２系統に出力し、その２系統の出力に対してそれぞれ設けられた二つのデータ記憶回路が、Ｄ／Ａ変換回路の一系統の入力に対してそれぞれ所定の電位に変換したデジタル信号を出力することを特徴とする。
【００１８】
レベル変換回路からの出力をあらかじめ２系統に分岐させることにより、画像表示装置の新しい回路構成を提案するものである。
【００１９】
なお、以上の構成要素の任意の組合せや組替え、本発明を方法として表現したものもまた、本発明の態様として有効である。
【００２０】
【発明の実施の形態】
まず、アクティブマトリックス型液晶表示装置の動作原理を説明する。
【００２１】
図１は、アクティブマトリックス型液晶表示装置の構成を示す。アクティブマトリックス型液晶表示装置は信号線駆動回路１００と走査線駆動回路４００および画素マトリックス５００を含む。信号線駆動回路１００は、クロック信号等のタイミング信号に同期して、入力された画像信号をサンプリングする。そして、信号線駆動回路１００はサンプリングされた画像信号を、それに対応する所定の電圧に変換して各画素信号線５１０上の各画素回路５３０に印加する。
【００２２】
走査線駆動回路４００は、クロック信号等のタイミング信号に同期して、走査線５２０を順次選択し、各走査線５２０上の各画素回路５３０をオン・オフ制御する。画素回路５３０の液晶は印加電圧に応じて光の透過率を変化させる。これにより、所望の画像表示がなされる。
【００２３】
図２は信号線駆動回路１００の内部構成を示す。ここでは原理の説明のため画像信号線１０８が４ビットの信号線駆動回路１００を例にとる。シフトレジスタ基本回路１０２は、スタート信号線１０４よりスタート信号の入力を受けると、クロック信号線１０６より入力されるクロック信号に同期して、サンプリング信号を発生させる。
【００２４】
各第１ラッチ回路２００（Ｌ１１〜Ｌ１４）は、このサンプリング信号に同期して、画像信号線１０８よりデジタルの画像信号（以下、単に「画像信号」とよぶ）を受け取り、これを所定の電位に変換して記憶する。以下、ラッチ回路への入力データ信号につき、特に画像信号に限定することなく、デジタルのデータ信号一般にあてはまる事実に対しては、「データ信号」の用語を用いる場合もある。
【００２５】
各第２ラッチ回路２５０（Ｌ２１〜Ｌ２４）はラッチ信号線１１０から２種類のラッチ信号（ＬＰ１、ＬＰ２）を受け付ける。これらのラッチ信号の周期は共にサンプリング信号の周期と同一であるが、二つのラッチ信号が活性化するタイミングはずれている。なお、ラッチ信号などのタイミングについては後に詳述する。各第２ラッチ回路２５０はＬＰ１に同期して、第１ラッチ回路２００が記憶している画像信号を受け取りこれを記憶する。また、各第２ラッチ回路２５０はＬＰ２に同期して、その記憶した画像信号をＤ／Ａ変換回路３００に出力する。すなわち、第２ラッチ回路２５０は、タイミングの異なる二つのラッチ信号に応じて、画像信号の記憶と出力を行う。
【００２６】
これにより、第１ラッチ回路２００が画像信号線１０８から画像信号を受け取り記憶する動作、第２ラッチ回路２５０が第１ラッチ回路２００から画像信号を受け取りこれを記憶する動作、第２ラッチ回路２５０が記憶している画像信号をＤ／Ａ変換回路３００に出力する動作が一定のタイミングずつずれて順番に繰り返される。
【００２７】
Ｄ／Ａ変換回路３００は、基準階調電圧線１１２より供給される複数の基準階調電圧を元に、この画像信号を所定の電圧（以下、「画素印加電圧」とよぶ）に変換する。画素信号線選択回路３５０は、Ｄ／Ａ変換回路３００より画素印加電圧の入力を受けると、画素信号線選択信号線３５２より入力される画素信号線選択信号に同期して、所定の画素信号線５１０に画素印加電圧を印加する。画素信号線選択回路３５０は１水平走査期間を複数に分割して書き込みを行うことで、すべての画素信号線５１０を駆動する。
【００２８】
図３は、一つの第２ラッチ回路２５０についてのタイミングチャートを示す。シフトレジスタ基本回路１０２には、スタート信号線１０４より１水平走査期間に複数回のスタート信号が入力されている。ここでは、１水平走査期間に９回のスタート信号が入力されるとして説明する。
【００２９】
スタート信号がシフトレジスタ基本回路１０２に入力されると、これを契機として、信号線駆動回路１００が駆動される。そして、最終的に各画素信号選択回路３５０に接続された９本の画素信号線５１０のうちの１本の画素信号線５１０に所望の画素印加電圧が印加される。１水平走査期間に９回のスタート信号が入力されることで、全ての画素信号選択回路３５０に接続された全ての画素信号線５１０に所望の画素印加電圧が印加される。
【００３０】
同図において、（ａ）はクロック信号線１０６から入力されるクロック信号のタイミングを示す。また、（ｂ）はシフトレジスタ基本回路１０２が発生させるサンプリング信号のタイミングを示す。サンプリング信号のタイミングはクロック信号に同期する。同図において（ｃ）はラッチ信号線１１０から入力される２種類のラッチ信号ＬＰ１とＬＰ２のタイミングを示す。ＬＰ１とＬＰ２はサンプリング信号に同期するが、お互いに半周期分程度タイミングがずれる。
【００３１】
第２ラッチ回路２５０はＬＰ１により第１ラッチ回路２００の保持する画像信号を記憶し、ＬＰ２により、記憶している画像信号をＤ／Ａ変換回路３００に出力する。同図において（ｄ）は第１ラッチ回路２００から第２ラッチ回路２５０への画像信号の出力、（ｅ）は第２ラッチ回路２５０からＤ／Ａ変換回路３００への画像信号の出力期間を示す。ここで、（ｄ）および（ｅ）においては、０から８までの９個の番号が振られているが、これはそれぞれ、画素信号選択回路３５０に接続された９本の画素信号線５１０への出力期間に対応する。
【００３２】
１水平走査期間に９回発生するスタート信号にあわせて、シフトレジスタ基本回路１０２も、この期間において９回のサンプリング信号を発生させる。したがって、第１ラッチ回路２００は、画像信号を９回書き込まれる。
【００３３】
第２ラッチ回路２５０はこの期間において、９回ずつＬＰ１、ＬＰ２を入力されるので、合わせて１８回のラッチ信号を受ける。したがって、第２ラッチ回路２５０はこの期間において、画像信号を９回ずつ記憶および出力する。第２ラッチ回路２５０は、画像信号を記憶した後、ＬＰ１による新しい画像信号の書き込み行われるまでの期間に、Ｄ／Ａ変換回路３００への画像信号の出力を完了しなければならない。
【００３４】
もし、第２ラッチ回路２５０への画像信号の書込中に、第２ラッチ回路２５０からの画像信号の出力への切換えが行われると、基準階調電圧線１１２と各ラッチ回路の入出力配線の間の寄生容量によるノイズがＤ／Ａ変換回路３００に入り込むことがある。そして、このノイズは画質の低下を招く可能性がある。また、ラッチ信号線１１０を２本設けているため、外部のＩＣの負担が大きく、回路規模の増加にもつながりやすい。
【００３５】
図４は、第１ラッチ回路２００の回路構成例を示す。第１ラッチ回路２００は、データ信号線２０４および反転データ信号線２０６から入力されたデジタルのデータ信号を電源２１２から供給される電圧をもとに、所定の電位に変換して記憶する１ビットの回路である。反転データ信号線２０６から入力されるデータ信号（以下、「反転データ信号」とよぶ）は、データ信号線２０４から入力されるデータ信号を反転させたものである。たとえば、データ信号が「１」のときには、反転データ信号は「０」となる。
【００３６】
第１ラッチ回路２００のうちレベル変換回路２０８は、入力されたデータ信号を所定の電位に変換する。レベル変換回路２０８はＴｒ１からＴｒ７までの７つのトランジスタを含む。第１ラッチ回路２００のうちデータ記憶回路２１０は、レベル変換回路２０８から出力される所定の電位に変換されたデータ信号（以下、「レベル変換後データ信号」とよぶ）を記憶する。データ記憶回路２１０は二つのインバーターを含む。第１ラッチ回路２００は図２のシフトレジスタ基本回路１０２が発生するサンプリング信号をサンプリング信号線２０２から受け取ることで動作を開始する。
【００３７】
サンプリング信号線２０２からレベル変換回路２０８にサンプリング信号が入力されると、Ｔｒ１、Ｔｒ３、Ｔｒ４およびＴｒ７がオンとなる。以下、電源２１２が供給する電圧を８（Ｖ）、データ信号または反転データ信号の「１」と「０」がそれぞれ３（Ｖ）と０（Ｖ）の電位に対応するとして説明する。なお、実際のトランジスタは、オン・オフによって完全に電流を導通させたり遮断するものではないことは、当業者には理解されるところである。
【００３８】
データ信号が「１」のとき：
Ｔｒ２のゲート電位はＴｒ３がオンなので、データ信号線２０４の電位３（Ｖ）に近くなる。よって、Ｔｒ２はオフとなる。これにより、Ｔｒ６のゲート電位はＴｒ１がオンなので、電源２１２の電位８（Ｖ）に近くなる。よって、Ｔｒ６はオンとなる。また、Ｔｒ５のゲート電位はＴｒ２のゲート電位と等しいので、Ｔｒ５はオフとなる。したがって、Ｔｒ４、Ｔｒ６とＴｒ７がオンとなり、Ｔｒ５がオフとなる。反転データ信号線２０６の電位は０（Ｖ）であるから、レベル変換後データ信号の電位は０（Ｖ）に近くなる。
【００３９】
データ信号が「０」のとき：
Ｔｒ２のゲート電位はＴｒ３がオンなので、データ信号線２０４の電位０（Ｖ）に近くなる。よって、Ｔｒ２はオンとなる。これにより、Ｔｒ６のゲート電位はＴｒ１がオンなので、データ信号線２０４の０（Ｖ）から電源２１２の８（Ｖ）の間の電位となる。よって、Ｔｒ６はオンとなる。また、Ｔｒ５のゲート電位は、Ｔｒ２のゲート電位と等しいので、Ｔｒ５はオンとなる。したがって、Ｔｒ４からＴｒ７まですべてオンとなる。よって、レベル変換後データ信号の電位は反転データ信号線２０６の３（Ｖ）から電源２１２の８（Ｖ）の間となる。
【００４０】
以上、レベル変換後データ信号の電位は、さらにデータ記憶回路２１０などにおいて、一定の閾値をもとに、たとえば０（Ｖ）や８（Ｖ）などの所定の電圧に変換されてもよい。先述の通り、このラッチ回路が出力するデータ信号は、ラッチ信号ＬＰ１に同期して、さらに第２ラッチ回路２５０に出力される。
【００４１】
レベル変換回路２０８においては、特にデータ信号線２０４のデータ信号が「０」のとき、充分な電位のレベル変換後データ信号を出力するために、反転データ信号を入力する必要がある。すなわち、レベル変換回路を正常に動作させるために、データ信号を、その相補的な反転データ信号も含めて２本入力する必要がある。したがって、後述するデータ信号の入力が１系統である回路に比べて、回路の規模やコスト、ノイズ対策、信頼性などの面で不利なものとなる。
【００４２】
以下、これらの課題を解決する本発明の実施の形態を示す。
【００４３】
第１の実施の形態：
図５は、本発明の第１の実施の形態に係るラッチ回路の構成を示す。同図の回路は、データ信号線２０４から入力されたデジタルのデータ信号を電源２１２から供給される電圧をもとに、所定の電位に変換して記憶する１ビットのラッチ回路である。
【００４４】
同図のラッチ回路のうち、レベル変換回路２０８は、入力されたデータ信号の電位を変換し、レベル変換後データ信号として出力する。レベル変換回路２０８は、Ｔｒ１からＴｒ１０までの１０個のトランジスタを含む。このうち、Ｔｒ１およびＴｒ２を含む中間電位制御回路２１６はデータ信号を一時的な中間電位に変換し、これを２系統に出力する。これら２系統から出力される中間電位に変換されたデータ信号は、それぞれＴｒ３からＴｒ６を含む第１出力電位制御回路２１８およびＴｒ７からＴｒ１０を含む第２出力電位制御回路２２０への入力となる。そして、このレベル変換回路２０８は、第１出力電位制御回路２１８と第２出力電位制御回路２２０のそれぞれからレベル変換後データ信号を出力する。
【００４５】
同図のラッチ回路のうち、第１データ記憶回路２２２および第２データ記憶回路２２４は、レベル変換回路２０８の第１出力電位制御回路２１８および第２出力電位制御回路２２０から出力されるレベル変換後データ信号をそれぞれ記憶する。第１データ記憶回路２２２および第２データ記憶回路２２４はそれぞれ三つのインバーターを含む。
【００４６】
Ｇ１とＧ２はトランスファーゲートをあらわす。これらは、スイッチング信号線２１４から入力されるスイッチング信号に同期して、電流の導通と遮断を行う。このラッチ回路はサンプリング信号線２０２からサンプリング信号を受け取ることで動作する。
【００４７】
サンプリング信号線２０２にサンプリング信号が入力されると、Ｔｒ２、Ｔｒ５およびＴｒ９がオンとなる。以下、同図のラッチ回路の、スイッチング信号線２１４から入力されるスイッチング信号が「１」と「０」のそれぞれの場合における動作を説明する。
【００４８】
スイッチング信号が「１」のとき：
Ｔｒ３、Ｔｒ６がオンとなり、Ｇ２が導通する。一方、Ｔｒ７、Ｔｒ１０はオフとなり、Ｇ１は電流を遮断する。すなわち、第１出力電位制御回路２１８は活性化し、第２出力電位制御回路２２０は非活性となる。したがって、第１出力電位制御回路２１８は、サンプリング信号に同期してデータ信号の取り込みを行い、第１データ記憶回路２２２にレベル変換後データ信号を出力する。Ｇ１は遮断されるため、第１データ記憶回路２２２はこのレベル変換後データ信号を保持する。
【００４９】
一方、第２出力電位制御回路２２０は第２データ記憶回路２２４を駆動するための充分な電流を出力できない。したがって、第２データ記憶回路２２４は第２出力電位制御回路２２０からレベル変換後データ信号の取り込みは行わない。Ｇ２が導通するため、第２データ記憶回路２２４が記憶していたレベル変換後データ信号はＧ２を通って出力される。
【００５０】
スイッチング信号が「０」のとき：
Ｔｒ７、Ｔｒ１０がオンとなり、Ｇ１が導通する。一方、Ｔｒ３、Ｔｒ６はオフとなり、Ｇ２は電流を遮断する。すなわち、第１出力電位制御回路２１８は非活性となり、第２出力電位制御回路２２０は活性化する。したがって、第２出力電位制御回路２２０は、サンプリング信号に同期してデータ信号の取り込みを行い、第２データ記憶回路２２４にレベル変換後データ信号を出力する。Ｇ２は遮断されるため、第２データ記憶回路２２４はこのレベル変換後データ信号を保持する。
【００５１】
一方、第１出力電位制御回路２１８は第１データ記憶回路２２２を駆動するための充分な電流を出力できない。したがって、第１データ記憶回路２２２は第１出力電位制御回路２１８からレベル変換後データ信号の取り込みは行わない。Ｇ１が導通するため、第１データ記憶回路２２２が記憶していたレベル変換後データ信号はＧ１を通って出力される。
【００５２】
このように、第１の実施の形態に係るラッチ回路は、スイッチング信号に応じて、第１データ記憶回路２２２および第２データ記憶回路２２４が交互に、レベル変換後データ信号の記憶と出力を行う。
【００５３】
第２の実施の形態：
図６は、本発明の第２の実施の形態に係るラッチ回路の構成を示す。同図の回路も、データ信号線２０４から入力されたデジタルのデータ信号を電源２１２から供給される電圧をもとに、所定の電位に変換して記憶する１ビットのラッチ回路である。
【００５４】
同図のラッチ回路のうち、レベル変換回路２０８は、入力されたデータ信号の電位を変換し、レベル変換後データ信号として出力する。レベル変換回路２０８は、Ｔｒ１からＴｒ４までの４個のトランジスタを含む。レベル変換回路２０８はレベル変換後データ信号を２系統に分岐させて、第１データ記憶回路２２２および第２データ記憶回路２２４への入力としている。
【００５５】
同図のラッチ回路のうち、第１データ記憶回路２２２および第２データ記憶回路２２４は、レベル変換回路２０８から２系統に分岐して出力されるレベル変換後データ信号をそれぞれ記憶する。第１データ記憶回路２２２および第２データ記憶回路２２４はそれぞれ三つのインバーターを含む。
【００５６】
Ｇ１からＧ４はトランスファーゲートをあらわす。これらも、スイッチング信号線２１４から入力されるスイッチング信号に同期して、電流の導通と遮断を行う。サンプリング信号線２０２にサンプリング信号が入力されると、Ｔｒ２およびＴｒ４がオンとなる。
【００５７】
第２の実施の形態に係るラッチ回路において、二つのデータ記憶回路のいずれにレベル変換後データ信号の出力するかを決定するのはＧ１およびＧ２である。以下、同図のラッチ回路の、スイッチング信号が「１」と「０」のそれぞれの場合における動作を説明する。
【００５８】
スイッチング信号が「１」のとき：
Ｇ１およびＧ４が導通するが、Ｇ２およびＧ３は電流を遮断する。したがって、第１データ記憶回路２２２はサンプリング信号に同期してレベル変換後データ信号の取り込みを行う。Ｇ３は遮断されるため、第１データ記憶回路２２２はこのレベル変換後データ信号を保持する。
【００５９】
一方、Ｇ２が遮断されるため、第２データ記憶回路２２４はレベル変換後データ信号の取り込みは行わない。Ｇ４が導通するため、第２データ記憶回路２２４が記憶していたレベル変換後データ信号はＧ４を通って出力される。
【００６０】
スイッチング信号が「０」のとき：
Ｇ２およびＧ３が導通するが、Ｇ１およびＧ４は電流を遮断する。したがって、第２データ記憶回路２２４はサンプリング信号に同期してレベル変換後データ信号の取り込みを行う。Ｇ４は遮断されるため、第２データ記憶回路２２４はこのレベル変換後データ信号を保持する。
【００６１】
一方、Ｇ１が遮断されるため、第１データ記憶回路２２２はレベル変換後データ信号の取り込みは行わない。Ｇ３が導通するため、第１データ記憶回路２２２が記憶していたレベル変換後データ信号はＧ３を通って出力される。
【００６２】
このように、第２の実施の形態に係るラッチ回路においても、スイッチング信号に応じて、第１データ記憶回路２２２と第２データ記憶回路２２４が交互に、レベル変換後データ信号の記憶と出力を行う。
【００６３】
以上、第１および第２の実施の形態においては、図４のラッチ回路のように２系統のデータ信号を入力する必要がない。これにより、回路の配線数を減らすことが出来るため、回路規模の縮小化などの面で有利である。また、図４のラッチ回路と異なり、１系統のスイッチング信号で二つのデータ記憶回路の役割を交替させるため、２系統のラッチ信号を用いる必要がなく、これも回路規模の縮小化などの面で有利である。
【００６４】
また、第１の実施の形態のラッチ回路は、第２の実施の形態のラッチ回路と異なり、レベル変換回路２０８内の二つの出力電位制御回路が、スイッチング信号に応じて、それぞれデータ記憶回路へデータを書込むか否かを決定する。したがって、使用するトランスファーゲートが２つ少なくてすむため高速駆動性にも優れ、更に回路規模を縮小しやすい。また、その結果として、第１の実施の形態のラッチ回路は消費電力を抑制できるというメリットもある。
【００６５】
図７は、第１または第２の実施の形態に係るラッチ回路（以下、まとめて「新型ラッチ回路」とよぶ）を含む信号線駆動回路１００の内部構成を示す。ここでも、図２と同じく、原理の説明のため画像信号線１０８が４ビットの信号線駆動回路１００を例にとる。シフトレジスタ基本回路１０２がスタート信号線１０４よりスタート信号の入力を受け、クロック信号線１０６から入力されるクロック信号に同期して、サンプリング信号を発生させるところまでは、図２の信号線駆動回路１００と同様である。
【００６６】
各新型ラッチ回路２７０（Ｌ０１〜Ｌ０４）は、このサンプリング信号に同期して、画像信号線１０８より画像信号を受け取り、これを所定の電位に変換して記憶する。同図の新型ラッチ回路２７０には図２のラッチ信号線１１０からの入力はなく、代わりにスイッチング信号線２１４が接続される。また、先述の通り、各新型ラッチ回路２７０は、２系統から交互に画像信号を出力する。Ｄ／Ａ変換回路３００が新型ラッチ回路２７０より画像信号を受け取った後の動作は図２の信号線駆動回路１００と同様である。
【００６７】
図８は、新型ラッチ回路２７０の一つのタイミングチャートを示す。ここでも、図３と同様に、１水平走査期間に９回のスタート信号が入力されるとして説明する。
【００６８】
同図において、（ａ）はクロック信号線１０６から入力されるクロック信号のタイミングを示す。また、（ｂ）はシフトレジスタ基本回路１０２が発生させるサンプリング信号のタイミングを示す。サンプリング信号のタイミングはクロック信号に同期する。（ｃ）はスイッチング信号線２１４から入力されるスイッチング信号のタイミングを示す。また、（ｄ）は、新型ラッチ回路２７０からＤ／Ａ変換回路３００への画像信号の出力を示す。先述のように、新型ラッチ回路２７０の二つのデータ記憶回路は、スイッチング信号により、画像信号の記憶と出力を交互に行う。したがって、各新型ラッチ回路２７０の二つのデータ記憶回路のいずれかが、画像信号の出力を行うため、同図に示すように、新型ラッチ回路２７０は定常的に画像信号を出力する。
【００６９】
以上、図７の信号線駆動回路１００においては、図２とは異なったラッチ回路のレイアウトがなされている。信号線駆動回路１００の画面縦軸方向のスペースに余裕がない代わりに、画面横軸方向にスペース的な余裕がある場合において、図２の信号線駆動回路１００ではそれに対応した回路レイアウトを行うことが難しい。たとえば、図２の第１ラッチ回路２００および第２ラッチ回路２５０を画面横軸方向に一列に並べるレイアウトを行うと、ラッチ信号線１１０などの配線が複雑化する。これに対して、図７の信号線駆動回路１００では、画面横軸方向のスペースを活用した回路レイアウトを容易に行うことが出来る。特に、画像表示装置を小型化する上で、信号線駆動回路１００の画面縦軸方向幅の縮小は画面枠の縮小につながるため、その効果は大きい。
【００７０】
さらに、新型ラッチ回路２７０においては、画像信号の記憶と出力の切換え時にノイズがＤ／Ａ変換回路３００に入り込みにくいというメリットがある。
【００７１】
【発明の効果】
本発明によれば、画像表示装置のラッチ回路の規模を縮小化できる。
【図面の簡単な説明】
【図１】画像表示装置の構成を示す図である。
【図２】実施の形態にかかる信号線駆動回路の内部構成を示す図である。
【図３】実施の形態にかかる信号線駆動回路のラッチ回路のタイミングチャートである。
【図４】実施の形態にかかる画像表示装置の１段目ラッチ回路の構成を示す図である。
【図５】第１の実施の形態にかかる画像表示装置のラッチ回路の構成を示す図である。
【図６】第２の実施の形態にかかる画像表示装置のラッチ回路の構成を示す図である。
【図７】第１または第２の実施の形態にかかるラッチ回路を応用した信号線駆動回路の内部構成を示す図である。
【図８】第１または第２の実施の形態にかかる信号線駆動回路のラッチ回路のタイミングチャートである。
【符号の説明】
１００  信号線駆動回路、１１０  ラッチ信号線、２００  第１ラッチ回路、２０２  サンプリング信号線、２０４  データ信号線、２０８  レベル変換回路、２１０  データ記憶回路、２１４  スイッチング信号線、２１６  中間電位制御回路、２１８  第１出力電位制御回路、２２０  第２出力電位制御回路、２２２第１データ記憶回路、２２４  第２データ記憶回路、２５０  第２ラッチ回路、２７０  新型ラッチ回路、３００  Ｄ／Ａ変換回路、５１０  画素信号線、５３０  画素回路。
【図１】
2004272127.tif 000003
【図２】
2004272127.tif 000004
【図３】
2004272127.tif 000005
【図４】
2004272127.tif 000006
【図５】
2004272127.tif 000007
【図６】
2004272127.tif 000008
【図７】
2004272127.tif 000009
【図８】
2004272127.tif 000010