(57)【要約】【課題】データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供する。【解決手段】選択的にアクセス対象となるメモリセルブロック５ａ，５ｂに対して、周辺回路１０は、データノード１０♯へ入出力されるＬビット（Ｌ：２以上の整数）の入力データＤＩＮおよび出力データＤＯＵＴを書込および読出する。周辺回路１０は、クロック信号ＣＬＫに応答して動作する回路群２０ａ，２０ｂ，２５ａ，２５ｂ，３０，４０，５０，６０，７０を用いて、データ書込動作およびデータ読出動作のそれぞれを複数のステージに分割して、パイプライン処理する。【選択図】　　　　図１
2004079002.tif 000002
【特許請求の範囲】
【請求項１】
選択的にアクセス対象となる複数のメモリセルブロックを備え、
前記複数のメモリセルブロックの各々は、
行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられる複数のビット線とを含み、
前記複数のメモリセルブロックにそれぞれ対応して設けられ、各々が対応するメモリセルブロックでメモリセル行を選択するための複数の行選択回路と、
前記複数のメモリセルブロックのうちの選択メモリセルブロックに対して、前記複数のビット線のうちの少なくとも一部を介して、データノードへ入出力される複数ビットのデータを選択メモリセル行のメモリセルの少なくとも一部へ並列に書込みおよび読出すための周辺回路とをさらに備え、
前記周辺回路は、前記複数ビットのデータを前記メモリセル列に沿った方向に伝達する、不揮発性記憶装置。
【請求項２】
前記周辺回路は、前記複数のメモリセルブロックにそれぞれ対応して設けられた複数のライトドライバを含み、
前記複数のライトドライバの各々は、前記複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバを有し、
前記複数のビット線ドライバの各々は、対応するビット線への前記データ書込電流の供給を制御し、
前記行選択回路は、データ読出時に、前記選択メモリセル行に属するメモリセルを前記複数のビット線とそれぞれ電気的に結合し、
前記周辺回路は、
各々が、前記複数のビット線のうちの自身と接続された少なくとも１本に対してデータ読出電流を供給するとともに、前記データ読出電流に基づいてデータ読出を実行する複数のセンスアンプと、
前記複数のメモリセルブロックにそれぞれ対応して設けられる複数のセレクタ回路とをさらに含み、
前記複数のセレクタ回路のうちの前記選択メモリセルブロックに対応する１つは、前記データ読出動作時には、対応するメモリセルブロック中の前記複数のビット線の少なくも一部と前記複数のセンスアンプとの間を選択的に接続し、データ書込動作時には、前記データノードへ入力された前記複数ビットのデータを前記対応するメモリセルブロック中の前記複数のビット線ドライバの一部へ選択的に伝達する、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記複数のメモリセルブロックの各々は、前記データ読出動作時における前記複数のメモリセルの比較対象として設けられた複数のリファレンスセルをさらに含み、
前記複数のメモリセルブロックのうちの１つの非選択メモリセルブロックにおいて、前記複数のビット線は、前記複数のリファレンスセルとそれぞれ電気的に結合され、
前記セレクタ回路は、前記複数のセンスアンプの各々を、前記選択メモリセルブロック中の前記複数のビット線のうちの１本および前記１つの非選択ブロック中の前記複数のビット線のうちの１本と接続する、請求項２に記載の不揮発性記憶装置。
【請求項４】
前記メモリセル行および前記メモリセル列を選択するための情報を一時的に保持するアドレスラッチ回路をさらに備え、
前記周辺回路は、前記選択メモリセルブロックと前記データノードの間で伝達される前記複数ビットのデータを一時的に保持するデータラッチ回路を含み、データ読出動作およびデータ書込動作のそれぞれを複数のサイクルに分割して、各前記サイクルをパイプライン処理によって実行する、請求項１に記載の不揮発性記憶装置。
【請求項５】
行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、
メモリセル行およびメモリセル列を選択するための一時的に情報を保持するアドレスラッチ回路と、
前記メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記アドレスラッチ回路に保持された情報に応じて、前記メモリセル行を選択する行選択回路と、
データノードへ入出力される複数ビットのデータを、前記複数のビット線のうちの少なくとも一部を介して、選択メモリセル行のメモリセルの少なくとも一部の選択メモリセルに対して並列に書込みおよび読出すための周辺回路とを備え、
前記周辺回路は、前記選択メモリセルおよび前記データノードの間で伝達される前記複数ビットのデータを一時的に保持するデータラッチ回路を含み、かつ、データ読出動作およびデータ書込動作のそれぞれを複数のサイクルに分割して、各前記サイクルをパイプライン処理によって実行する、不揮発性記憶装置。
【請求項６】
前記複数のサイクルは、所定周期を有するクロック信号に同期して順次実行される、請求項５に記載の不揮発性記憶装置。
【請求項７】
前記周辺回路は、
各々が、前記複数のビット線のうちの自身と接続された１本へデータ読出電流を供給するとともに、前記データ読出電流に基づいてデータ読出を実行する複数のセンスアンプと、
前記アドレスラッチ回路に保持された情報に応じて、前記データ読出動作時に、前記複数のビット線の少なくとも一部と前記複数のセンスアンプとの間を選択的に接続するセレクタ回路とを含み、
前記行選択回路は、前記データ読出時に、前記選択メモリセル行に属するメモリセルを前記複数のビット線のそれぞれと電気的に結合し、
前記複数のサイクルは、
前記複数のビット線の各々を前記データ読出動作の前とは異なる所定電圧に設定する第１のサイクルと、
前記第１のサイクルの後に実行される第２のサイクルとを含み、
前記第２のサイクルにおいて、前記行選択回路は、前記選択メモリセル行に属するメモリセルと前記複数のビット線とをそれぞれ電気的に結合する、請求項５に記載の不揮発性記憶装置。
【請求項８】
前記データ読出動作時における前記複数のメモリセルの比較対象として設けられた複数のリファレンスセルをさらに備え、
前記第１のサイクルにおいて、前記複数のビット線の各々は、前記複数のリファレンスセルと電気的に結合された状態で前記データ読出電流の供給を受ける、請求項７に記載の不揮発性記憶装置。
【請求項９】
前記複数のサイクルは、前記第２のサイクルの後に実行される第３のサイクルをさらに含み、
前記第３のサイクルにおいて、前記行選択回路は、前記第２のサイクルとは異なるメモリセル行を選択して、前記異なるメモリセル行に属するメモリセルを前記複数のビット線とそれぞれ電気的に結合する、請求項７に記載の不揮発性記憶装置。
【請求項１０】
前記周辺回路は、
前記複数のビット線にそれぞれ対応して設けられ、各々が、対応するビット線に対する前記データ書込電流の供給を制御する複数のビット線ドライバと、
前記データ書込動作時に、前記ビット線ドライバのうちの前記アドレスラッチ回路に保持された情報に応じて選択された一部に対して、前記データノードへ入力された前記複数ビットのデータを伝達するセレクタ回路とを含み、
前記複数のサイクルは、
前記複数のビット線ドライバによる前記データ書込電流の供給を準備するための第１のサイクルと、
前記第１のサイクルの後に実行される第２のサイクルとを含み、
前記第２のサイクルにおいて、前記セレクタ回路によって選択されたビット線ドライバは、対応するビット線のそれぞれへ前記データ書込電流を供給する、請求項５に記載の不揮発性記憶装置。
【請求項１１】
前記複数のサイクルは、前記第２のサイクルの後に実行される第３のサイクルをさらに含み、
前記第３のサイクルにおいて、前記行選択回路が前記第２のサイクルとは異なるメモリセル行を選択した状態の下で、前記セレクタ回路によって選択されたビット線ドライバは、対応するビット線のそれぞれへ前記データ書込電流を供給する、請求項１０に記載の不揮発性記憶装置。
【請求項１２】
行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、
メモリセル行を選択するための行選択回路と、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
１回のデータ書込動作でのＬビット（Ｌ：２以上の整数）の入力データを、前記複数のビット線を介して、前記複数のメモリセルのうちの選択されたＬ個へ書込むための周辺回路とを備え、
前記周辺回路は、前記Ｌビットの入力データを一時的に保持するためのデータラッチ回路を含み、
前記周辺回路は、前記１回のデータ書込動作において、異なるＭ個（Ｍは、Ｌの約数であり、かつ、２≦Ｍ≦Ｌである整数）ずつのメモリセルに対してＭビットの入力データを並列にそれぞれ書込むための（Ｌ／Ｍ）回の単位データ書込を実行する、不揮発性記憶装置。
【請求項１３】
前記周辺回路は、
前記複数のビット線にそれぞれ対応して設けられ、各々が対応するビット線への前記データ書込電流の供給を制御する複数のビット線ドライバと、
前記単位データ書込のそれぞれにおいて、前記複数のビット線ドライバのうちのＭ個を選択するためのセレクタ回路と、
前記単位データ書込のそれぞれにおいて、前記セレクタ回路によって選択されたＭ個のビット線ドライバに対して、前記データラッチ回路に保持された入力データのうちのＭビットにそれぞれ対応する特性を有する前記データ書込電流の供給を指示するドライバ制御回路とをさらに含む、請求項１２に記載の不揮発性記憶装置。
【請求項１４】
前記複数のビット線ドライバは、Ｍ個のグループに分割され、
前記ドライバ制御回路は、前記単位データ書込のそれぞれにおいて、前記データラッチ回路に保持された入力データのうちの前記Ｍビットに基づいてＭ組の書込制御信号を生成する書込デコード回路を有し、
前記セレクタ回路は、前記Ｍ個のグループのそれぞれから１個ずつ前記ビット線ドライバを選択するとともに、前記書込デコード回路からの前記Ｍ組の書込制御信号を、選択したＭ個のビット線ドライバに対して並列にそれぞれ伝達する、請求項１３に記載の不揮発性記憶装置。
【請求項１５】
前記行選択回路は、前記単位データ書込のそれぞれにおいて異なるメモリセル行を選択し、
前記１回のデータ書込動作において、前記ドライバ制御回路による前記Ｍ個のビット線ドライバの選択は固定される、請求項１３に記載の不揮発性記憶装置。
【請求項１６】
前記データ書込電流は、書込まれるデータのレベルに応じた方向を有し、
前記複数のメモリセルの各々は、
固定された磁化方向を有する第１の磁性体層と、
前記データ書込電流によって生じた磁界に応じた方向に磁化される第２の磁性体層と、
前記第１および第２の磁性体層の間に形成された絶縁膜とを有する、請求項１、５または１２に記載の不揮発性記憶装置。
【請求項１７】
前記データ書込電流の印加パターンは、書込まれるデータのレベルに応じて制御され、
前記複数のメモリセルの各々は、
前記データ書込電流によって発熱する加熱素子と、
前記加熱素子によって加熱されて、前記データ書込電流の前記印加パターンに応じて異なる２つの相状態の一方に変化する相変化素子とを有する、請求項１、５または１２に記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が変化するメモリセルを備えた不揮発性記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　ＭａｇｎｅｔｉｃＴｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，　ＴＡ７．２，　Ｆｅｂ．　２０００．、　“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３，　Ｆｅｂ．　２０００．　、および“Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６，　Ｆｅｂ．　２００１．等の技術文献に開示されている。
【０００４】
図１４は、磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１４を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース電圧線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図１５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１５を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図１６は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図１６を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図１６に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図１６に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図１７は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図１７を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
なお、データ読出時においても、トンネル磁気抵抗素子ＴＭＲにデータ読出電流が流れるが、データ読出電流Ｉｓは、一般的に上述したデータ書込電流と比較して１〜２桁程度小さくなるように設計される。したがって、データ読出時におけるデータ読出電流Ｉｓの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。すなわち非破壊的なデータ読出が可能である。
【００２０】
図１８は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図１８を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域である不純物領域３１０および３２０と、ゲート３３０とを有する。不純物領域３１０は、コンタクトホール３４１に形成される金属膜を介してソース電圧線ＳＬと電気的に結合される。
【００２１】
ライトディジット線ＷＤＬは、ソース電圧線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップ３５０およびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲの不純物領域３２０と電気的に結合される。ストラップ３５０は、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。
【００２２】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２３】
このように、ＭＲＡＭデバイスは、半導体基板上に集積配置されたＭＴＪメモリセルによって、不揮発的なデータ記憶を実行できる。すなわち各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換え可能な磁化方向に応じて、その電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２４】
また、異なるタイプの不揮発性メモリセルとして、ＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｉｅｓ）セルも着目されつつある。ＯＵＭの概要については、たとえば「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス２００２年３月号，ＰＰ６５−７８に開示されている。当該ＯＵＭセルは、薄膜のカルコゲナイド層および発熱素子によって構成される。当該カルコゲナイドは、データ書込電流が通過する発熱素子からの加熱パターンに応じて、アモルファス化または結晶化される。カルコゲナイド層の電気抵抗は、アモルファス状態および結晶状態でそれぞれ異なるので、アモルファス化および結晶化するための２通りの加熱パターンにそれぞれ対応する、データ書込電流の２通りの供給パターンを書込データのレベルに応じて設定することによって、ＯＵＭセルでの不揮発的なデータ記憶が実行される。
【００２５】
以上説明したように、ＭＴＪメモリセルおよびＯＵＭセルには、電流供給を伴ったデータ書込が実行され、かつ、記憶データに応じて電気抵抗が変化するという共通点が存在する。
【００２６】
【発明が解決しようとする課題】
メモリデバイスの主要なアプリケーションの一つとして、多ビットデータの高速な並列入出力動作が要求されるキャッシュメモリが存在する。現状では、このようなキャッシュメモリには、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成のクロスカップルラッチを基本としたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セルが使用されている。しかし、ＳＲＡＭセルは、メモリセル１個当りの面積が大きい、あるいは電源を受けるとデータ消失する揮発性メモリであるといった問題点を有しており、その使用は必ずしも便利ではない。
【００２７】
これに対して、現在一般的に用いられている不揮発性記憶装置である、ＥＥＰＯＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ／Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ））やフラッシュメモリ（Ｒ）は、データ書込動作（プログラム動作）に比較的時間を要するためキャッシュメモリへの適用は困難であった。
【００２８】
したがって、上述したＭＴＪメモリセルやＯＵＭセルといった新しい方式の不揮発性メモリによって、高速動作可能なキャッシュメモリを構成することが望まれる。しかしながら、ＭＴＪセルおよびＯＵＭセルをキャッシュメモリとして適用するためには、これらのセル特性を考慮した、多ビットデータの並列なデータ読出動作およびデータ書込動作を実行することが必要である。
【００２９】
この発明は、このような問題点を解決するためになされたものであって、ＭＴＪセルやＯＵＭセルに代表される、データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供することである。
【００３０】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、選択的にアクセス対象となる複数のメモリセルブロックを備え、複数のメモリセルブロックの各々は、行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、メモリセル列にそれぞれ対応して設けられる複数のビット線とを含む。不揮発性記憶装置は、複数のメモリセルブロックにそれぞれ対応して設けられ、各々が対応するメモリセルブロックでメモリセル行を選択するための複数の行選択回路と、複数のメモリセルブロックのうちの選択メモリセルブロックに対して、複数のビット線のうちの少なくとも一部を介して、データノードへ入出力される複数ビットのデータを選択メモリセル行のメモリセルの少なくとも一部へ並列に書込みおよび読出すための周辺回路とをさらに備える。周辺回路は、複数ビットのデータをメモリセル列に沿った方向に伝達する。
【００３１】
好ましくは、周辺回路は、複数のメモリセルブロックにそれぞれ対応して設けられた複数のライトドライバを含み、複数のライトドライバの各々は、複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバを有し、複数のビット線ドライバの各々は、対応するビット線へのデータ書込電流の供給を制御し、行選択回路は、データ読出時に、選択メモリセル行に属するメモリセルを複数のビット線とそれぞれ電気的に結合する。周辺回路は、各々が、複数のビット線のうちの自身と接続された少なくとも１本に対してデータ読出電流を供給するとともに、データ読出電流に基づいてデータ読出を実行する複数のセンスアンプと、複数のメモリセルブロックにそれぞれ対応して設けられる複数のセレクタ回路とをさらに含む。複数のセレクタ回路のうちの選択メモリセルブロックに対応する１つは、データ読出動作時には、対応するメモリセルブロック中の複数のビット線の少なくも一部と複数のセンスアンプとの間を選択的に接続し、データ書込動作時には、データノードへ入力された複数ビットのデータを対応するメモリセルブロック中の複数のビット線ドライバの一部へ選択的に伝達する。
【００３２】
さらに好ましくは、複数のメモリセルブロックの各々は、データ読出動作時における複数のメモリセルの比較対象として設けられた複数のリファレンスセルをさらに含み、複数のメモリセルブロックのうちの１つの非選択メモリセルブロックにおいて、複数のビット線は、複数のリファレンスセルとそれぞれ電気的に結合され、セレクタ回路は、複数のセンスアンプの各々を、選択メモリセルブロック中の複数のビット線のうちの１本および１つの非選択ブロック中の複数のビット線のうちの１本と接続する。
【００３３】
あるいは好ましくは、不揮発性記憶装置は、メモリセル行およびメモリセル列を選択するための情報を一時的に保持するアドレスラッチ回路をさらに備え、周辺回路は、選択メモリセルブロックとデータノードの間で伝達される複数ビットのデータを一時的に保持するデータラッチ回路を含み、データ読出動作およびデータ書込動作のそれぞれを複数のサイクルに分割して、各サイクルをパイプライン処理によって実行する。
【００３４】
この発明の他の構成に従う不揮発性記憶装置は、行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、メモリセル行およびメモリセル列を選択するための一時的に情報を保持するアドレスラッチ回路と、メモリセル列にそれぞれ対応して設けられる複数のビット線と、アドレスラッチ回路に保持された情報に応じて、メモリセル行を選択する行選択回路と、データノードへ入出力される複数ビットのデータを、複数のビット線のうちの少なくとも一部を介して、選択メモリセル行のメモリセルの少なくとも一部の選択メモリセルに対して並列に書込みおよび読出すための周辺回路とを備え、周辺回路は、選択メモリセルおよびデータノードの間で伝達される複数ビットのデータを一時的に保持するデータラッチ回路を含み、かつ、データ読出動作およびデータ書込動作のそれぞれを複数のサイクルに分割して、各サイクルをパイプライン処理によって実行する。
【００３５】
好ましくは、複数のサイクルは、所定周期を有するクロック信号に同期して順次実行される。
【００３６】
また好ましくは、周辺回路は、各々が複数のビット線のうちの自身と接続された１本へデータ読出電流を供給するとともに、データ読出電流に基づいてデータ読出を実行する複数のセンスアンプと、アドレスラッチ回路に保持された情報に応じて、データ読出動作時に、複数のビット線の少なくとも一部と複数のセンスアンプとの間を選択的に接続するセレクタ回路とを含み、行選択回路は、データ読出時に、選択メモリセル行に属するメモリセルを複数のビット線のそれぞれと電気的に結合し、複数のサイクルは、複数のビット線の各々をデータ読出動作の前とは異なる所定電圧に設定する第１のサイクルと、第１のサイクルの後に実行される第２のサイクルとを含み、第２のサイクルにおいて、行選択回路は、選択メモリセル行に属するメモリセルと複数のビット線とをそれぞれ電気的に結合する。
【００３７】
さらに好ましくは、不揮発性記憶装置は、データ読出動作時における複数のメモリセルの比較対象として設けられた複数のリファレンスセルをさらに備え、第１のサイクルにおいて、複数のビット線の各々は、複数のリファレンスセルと電気的に結合された状態でデータ読出電流の供給を受ける。
【００３８】
あるいは、さらに好ましくは、複数のサイクルは、第２のサイクルの後に実行される第３のサイクルをさらに含み、第３のサイクルにおいて、行選択回路は、第２のサイクルとは異なるメモリセル行を選択して、異なるメモリセル行に属するメモリセルを複数のビット線とそれぞれ電気的に結合する。
【００３９】
また好ましくは、周辺回路は、複数のビット線にそれぞれ対応して設けられ、各々が、対応するビット線に対するデータ書込電流の供給を制御する複数のビット線ドライバと、データ書込動作時に、ビット線ドライバのうちのアドレスラッチ回路に保持された情報に応じて選択された一部に対して、データノードへ入力された複数ビットのデータを伝達するセレクタ回路とを含み、複数のサイクルは、複数のビット線ドライバによるデータ書込電流の供給を準備するための第１のサイクルと、第１のサイクルの後に実行される第２のサイクルとを含み、第２のサイクルにおいて、セレクタ回路によって選択されたビット線ドライバは、対応するビット線のそれぞれへデータ書込電流を供給する。
【００４０】
さらに好ましくは、複数のサイクルは、第２のサイクルの後に実行される第３のサイクルをさらに含み、第３のサイクルにおいて、行選択回路が第２のサイクルとは異なるメモリセル行を選択した状態の下で、セレクタ回路によって選択されたビット線ドライバは、対応するビット線のそれぞれへデータ書込電流を供給する。
【００４１】
この発明の他の構成に従う不揮発性記憶装置は、行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、メモリセル行を選択するための行選択回路と、メモリセル列にそれぞれ対応して設けられる複数のビット線と、１回のデータ書込動作でのＬビット（Ｌ：２以上の整数）の入力データを、複数のビット線を介して、複数のメモリセルのうちの選択されたＬ個へ書込むための周辺回路とを備え、周辺回路は、Ｌビットの入力データを一時的に保持するためのデータラッチ回路を含み、１回のデータ書込動作において、異なるＭ個（Ｍは、Ｌの約数であり、かつ、２≦Ｍ≦Ｌである整数）ずつのメモリセルに対してＭビットの入力データを並列にそれぞれ書込むための（Ｌ／Ｍ）回の単位データ書込を実行する。
【００４２】
好ましくは、周辺回路は、複数のビット線にそれぞれ対応して設けられ、各々が対応するビット線へのデータ書込電流の供給を制御する複数のビット線ドライバと、単位データ書込のそれぞれにおいて、複数のビット線ドライバのうちのＭ個を選択するためのセレクタ回路と、単位データ書込のそれぞれにおいて、セレクタ回路によって選択されたＭ個のビット線ドライバに対して、データラッチ回路に保持された入力データのうちのＭビットにそれぞれ対応する特性を有するデータ書込電流の供給を指示するドライバ制御回路とをさらに含む。
【００４３】
さらに好ましくは、複数のビット線ドライバは、Ｍ個のグループに分割され、
ドライバ制御回路は、単位データ書込のそれぞれにおいて、データラッチ回路に保持された入力データのうちのＭビットに基づいてＭ組の書込制御信号を生成する書込デコード回路を有し、セレクタ回路は、Ｍ個のグループのそれぞれから１個ずつビット線ドライバを選択するとともに、書込デコード回路からのＭ組の書込制御信号を選択したＭ個のビット線ドライバに対して並列にそれぞれ伝達する。
【００４４】
あるいは、さらに好ましくは、行選択回路は、単位データ書込のそれぞれにおいて異なるメモリセル行を選択し、１回のデータ書込動作において、ドライバ制御回路によるＭ個のビット線ドライバの選択は固定される。
【００４５】
また好ましくは、データ書込電流は、書込まれるデータのレベルに応じた方向を有し、複数のメモリセルの各々は、固定された磁化方向を有する第１の磁性体層と、データ書込電流によって生じた磁界に応じた方向に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成された絶縁膜とを有する。
【００４６】
あるいは好ましくは、データ書込電流の印加パターンは、書込まれるデータのレベルに応じて制御され、複数のメモリセルの各々は、データ書込電流によって発熱する加熱素子と、加熱素子によって加熱されて、データ書込電流の印加パターンに応じて異なる２つの相状態の一方に変化する相変化素子とを有する。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４８】
［実施の形態１］
図１は、本発明の実施の形態に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４９】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００５０】
図１を参照して、ＭＲＡＭデバイス１は、選択的にアクセス対象となるメモリセルブロック５ａ，５ｂと、メモリセルブロック５ａに対応して設けられる行選択回路１１ａ，１２ａおよびアドレスラッチ回路１４ａ，１５ａと、メモリセルブロック５ｂに対応して設けられる行選択回路１１ｂ，１２ｂおよびアドレスラッチ回路１４ｂ，１５ｂと、列デコード回路１６とを備える。
【００５１】
メモリセルブロック５ａ，５ｂの各々は、行列状に配置された複数のＭＴＪメモリセルＭＣと、データ読出時にＭＴＪメモリセルの比較対象として設けられるリファレンスセルＲＭＣとを有する。リファレンスセルＲＭＣは、ＭＴＪメモリセルＭＣとメモリセル列を共有するように、リファレンスセル行を形成するように配置される。
【００５２】
ＭＴＪメモリセルの行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応してビット線ＢＬが配置される。ビット線ＢＬは、同一のメモリセル列に属するＭＴＪメモリセルＭＣおよびリファレンスセルＲＭＣによって共有される。リファレンスセル行に対しては、ワード線ＷＬおよびライトディジット線ＷＤＬとはそれぞれ独立に、リファレンスワード線ＲＷＬおよびダミーライトディジット線ＷＤＬｄが配置される。
【００５３】
アドレスラッチ回路１４ａ，１４ｂ，１５ａ，１５ｂは、ロウアドレスＲＡを一時的に保持する。行選択回路１１ａ，１２ａは、アドレスラッチ回路１４ａ，１５ａにラッチされたロウアドレスに基づいてメモリセルブロック５ａにおける行選択を実行する。同様に、行選択回路１１ｂ，１２ｂは、アドレスラッチ回路１４ｂ，１５ｂにラッチされたロウアドレスに基づいてメモリセルブロック５ａにおける行選択を実行する。あるいは、アドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂに、ロウアドレスＲＡのプリデコード結果あるいはデコード結果をラッチする構成としてもよい。
【００５４】
列デコード回路１６は、コラムアドレスＣＡを一時的に保持するラッチ機能を有するとともに、保持されたコラムアドレスに基づいてメモリセルブロック５ａ，５ｂにおける列選択、すなわちビット線選択を実行する。
【００５５】
ＭＲＡＭデバイス１は、データノード１０♯へ入出力されるＬビット（Ｌ：２以上の整数）の入力データＤＩＮおよび出力データＤＯＵＴを、メモリセルブロック５ａおよび５ｂのうちの選択された一方（以下、「選択メモリセルブロック」とも称する）に対して入出力するための周辺回路１０をさらに備える。
【００５６】
周辺回路１０は、メモリセルブロック５ａに対応して設けられるライトドライバ２０ａおよびセレクタ回路２５ａと、メモリセルブロック５ｂに対応して設けられるライトドライバ２０ｂおよびセレクタ回路２５ｂと、ライトドライバ制御回路３０と、センスアンプ部４０と、転送ラッチ回路５０と、データバッファ６０と、転送バッファ７０とを含む。周辺回路１０を構成する各回路は、クロック信号ＣＬＫに応答して動作する。
【００５７】
セレクタ回路２５ａおよび２５ｂは、列デコード回路１６に従って、メモリセルブロック５ａおよび５ｂのそれぞれにおいて、ビット線ＢＬの少なくとも一部を選択する。
【００５８】
データバッファ６０は、データノード１０♯に入力された入力データＤＩＮを一時的に保持する。転送バッファ７０は、選択メモリセルブロックからの読出データを出力データＤＯＵＴとしてデータノード１０♯へ出力する。
【００５９】
周辺回路１０は、セレクタ回路２５ａおよび２５ｂによって選択されたビット線を介して、選択メモリセルブロック中の選択メモリセル行に属する複数のメモリセルの少なくとも一部に対して、入力データＤＩＮの書込および出力データＤＯＵＴの読出を実行する。なお、後の説明で明らかになるように、周辺回路１０は、選択メモリセルブロックとデータノード１０♯の間で、入力データＤＩＮおよび出力データＤＯＵＴを、ビット線方向すなわちメモリセル列に沿った方向に伝達している。
【００６０】
図２は、ＭＲＡＭデバイス１におけるデータ読出動作に関する構成を説明するブロック図である。図２においては、周辺回路１０のうち、データ読出動作に関連する回路群が主に示される。
【００６１】
以降においては、メモリセルブロック５ａが選択メモリセルブロックである場合を想定して説明するが、メモリセルブロック５ｂの構成およびこれに対するデータ読出動作についても、メモリセルブロック５ａと同様である。
【００６２】
図２を参照して、メモリセルブロック５ａには、ＭＴＪメモリセルＭＣが行列状に配列される。既に説明したように、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびソース電圧線ＳＬが配置される。
【００６３】
ＭＴＪメモリセルＭＣの各々は、図１４で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【００６４】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずかのデータを記憶するために所定方向に沿って磁化されて、その電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００６５】
各ソース電圧線ＳＬは、接地電圧ＧＮＤに結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、接地電圧ＧＮＤに固定される。これにより、対応するワード線ＷＬがＨレベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲの各々は、接地電圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接続される。
【００６６】
さらに、メモリセルブロック５ａは、リファレンスセル行を形成するように配置された複数のリファレンスセルＲＭＣをさらに含む。リファレンスセルＲＭＣは、データ読出時における選択メモリセルの比較対象として設けられる。リファレンスセルＲＭＣの各々は、ＭＴＪメモリセルＭＣと同様の構成および特性を有する。したがって、リファレンスセルＲＭＣは、有効ビットとして作用するＭＴＪメモリセルＭＣに加えて、１行分余分に設けたＭＴＪメモリセルによって構成できる。
【００６７】
このように、リファレンスセルＲＭＣをＭＴＪメモリセルＭＣと同様の構成および形状とすることによって、リファレンスセルを作製するための特別の設計や製造工程が不要となる。したがって、製造工程の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、リファレンスセルを製造することができる。特に、メモリセルブロック５ａ，５ｂ内での構造の連続性を確保できるので、また、ＭＴＪメモリセルＭＣおよびリファレンスセルＲＭＣの製造特性の安定化にも寄与できる。
【００６８】
各リファレンスセルＲＭＣは、所定レベルの記憶データを固定的に保持する必要がある。すなわち、各リファレンスセルＲＭＣについては、製造時に当該所定レベルに相当する方向に磁化すれば、通常動作時にデータ書込を行なう必要はない。特に、当該所定レベルをＭＴＪメモリセルでの電気抵抗Ｒｍｉｎに対応付けると、各リファレンスセルＲＭＣにおいて、図１５等に示した固定磁化層ＦＬおよび自由磁化層ＶＬを同一方向に磁化すればよいため、製造時の磁化工程を効率化できる。したがって、以下では、各リファレンスセルＲＭＣは、電気抵抗Ｒｍｉｎに対応するレベルを記憶しているものとする。
【００６９】
リファレンスセルＲＭＣは、ＭＴＪメモリセルＭＣとメモリセル列を共有するように配置される。既に説明したように、リファレンスセル行に対応してリファレンスワード線ＲＷＬおよびダミーライトディジット線ＷＤＬｄが配置される。
【００７０】
したがって、リファレンスセルＲＭＣの各々は、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。各リファレンスセルＲＭＣにおいて、アクセストランジスタＡＴＲのゲートはリファレンスワード線ＲＷＬと接続される。
【００７１】
行選択回路１１ａは、奇数行に対応するワード線ドライバ８２およびワード線選択部８０ａを有する。これに対して、行選択回路１２ａは、偶数行に対応するワード線ドライバ８２、リファレンスワード線ＲＷＬに対応するワード線ドライバ８２Ｒおよびワード線選択部８１ａを有する。このように、ワード線ドライバ８２を１行おきに交互配置することで、行選択回路１１ａ，１２ａの回路素子を効率的に配置できる。
【００７２】
アドレスラッチ回路１４ａ，１５ａの各々は、所定周期を有するクロック信号ＣＬＫの活性化エッジに応答して、入力されたロウアドレスＲＡを取込んでラッチする。ワード線選択部８０ａは、アドレスラッチ回路１４ａにラッチされたロウアドレスＲＡに基づいて、奇数行のワード線ＷＬを選択的に活性化する。同様に、ワード線選択部８１ａは、アドレスラッチ回路１５ａにラッチされたロウアドレスＲＡに基づいて、偶数行のワード線ＷＬを選択的に活性化する。選択メモリセルブロック５ａ全体では、ワード線選択部８０ａ，８１ａによって、複数のワード線のうちの１本が活性化される。
【００７３】
図３は、行選択回路のうちの、ワード線選択に関連する部分の構成を示す回路図である。
【００７４】
図３を参照して、アドレスラッチ回路１５ａは、ロウアドレスＲＡのそれぞれのビットに対応して設けられる複数のラッチユニット９０を有する。各ラッチユニット９０は、クロック信号ＣＬＫの活性化エッジに応答して、ロウアドレスＲＡの対応するビットを取込んで一時的に保持する。ワード線選択部８０ａは、ラッチユニット９０において保持されたロウアドレスＲＡのそれぞれのビットをデコードして、リファレンスセル行に対応するデコード信号Ｒｄ♯およびそれぞれのメモリセル行に対応するデコード信号Ｒｄを生成する。
【００７５】
データ読出時において、デコード信号Ｒｄは、選択メモリセルブロックの選択メモリセル行においてＬレベルに活性化され、それ以外のメモリセル行においてＨレベルへ非活性化される。
【００７６】
ワード線ドライバ８２は、電源電圧Ｖｃｃ♯および対応するワード線ＷＬの一端側の間に接続されたＰチャネルＭＯＳトランジスタ８３と、接地電圧ＧＮＤおよび対応するワード線ＷＬの一端側の間に接続されたＮチャネルＭＯＳトランジスタ８４とを有する。トランジスタ８３および８４の各ゲートには対応するデコード信号Ｒｄが入力される。したがって、選択メモリセル行においては、トランジスタ８３がターンオンしトランジスタ８４がターンオフするので、ワード線ＷＬは、電源電圧Ｖｃｃ♯と接続されてＨレベルへ活性化される。一方、それ以外のメモリセル行においては、トランジスタ８４がターンオンしトランジスタ８３がターンオフするので、ワード線ＷＬは、接地電圧ＧＮＤと接続されてＬレベルに非活性化される。
【００７７】
同様に、ワード線ドライバ８２Ｒは、電源電圧Ｖｃｃ♯およびリファレンスワード線ＲＷＬの一端側の間に接続されたＰチャネルＭＯＳトランジスタ８３Ｒと、接地電圧ＧＮＤおよびリファレンスワード線ＲＷＬの一端側の間に接続されたＮチャネルＭＯＳトランジスタ８４Ｒとを有する。トランジスタ８３Ｒおよび８４Ｒの各ゲートには、デコード信号Ｒｄ♯が入力される。リファレンスワード線ＲＷＬは、デコード信号Ｒｄ♯の活性化（Ｌレベル）に応答して、電源電圧Ｖｃｃ♯と接続されてＨレベルへ活性化される。選択メモリセルブロックおよび非選択メモリセルブロックのそれぞれにおけるリファレンスワード線ＲＷＬの活性化制御については、後程詳細に説明する。また、アドレスラッチ回路１４ａ、ワード線選択部８０ａおよび奇数行に対応するワード線ドライバ８２についても、図３に示したアドレスラッチ回路１５ａ、ワード線選択部８１ａおよび偶数行に対応するワード線ドライバ８２のそれぞれと同様の構成および機能を有する。
【００７８】
再び図２を参照して、対応するワード線ＷＬが活性化された選択メモリセル行のＭＴＪメモリセルは、ビット線ＢＬとそれぞれ電気的に結合される。これに対して、リファレンスセルＲＭＣは、リファレンスワード線ＲＷＬの活性化に応答して、ビット線ＢＬとそれぞれ電気的に結合される。
【００７９】
なお、ライトディジット線ＷＤＬに対応してライトディジット線ドライバ８５が設けられ、ビット線ＢＬの両端にそれぞれ対応して、ライトドライバ２０ａを構成するビット線ドライバＷＤＶａおよびＷＤＶｂが配置されるが、詳細な構成および動作については、データ書込動作に関する回路群とともに詳細に説明する。
【００８０】
センスアンプ部４０は、１回のデータ読出動作における出力データＤＯＵＴのビット数以上、すなわちＬ個以上のセンスアンプを有する。言い換えれば、センスアンプ部４０は、少なくともＬ個のセンスアンプを総括的に表記したものである。
【００８１】
列デコード回路１６は、読出制御信号ＲＤＳの活性化に応答してコラムアドレスＣＡを取込んでラッチし、ラッチしたコラムアドレスに応じてセレクタ回路２５ａおよび２５ｂの接続を制御する。すなわちセレクタ回路２５ａおよび２５ｂは、１回のデータ読出動作時において、列デコード回路１６にラッチされたコラムアドレスＣＡに基づいて、ビット線ＢＬとセンスアンプ部４０との間の接続を制御する。
【００８２】
データ読出時において、セレクタ回路２５ａは、列デコード回路１６の指示に応じて、メモリセルブロック５ａ中のビット線ＢＬのうちのＬ本をＬ個のセンスアンプと接続する。同様に、セレクタ回路２５ｂは、列デコード回路１６の指示に応じて、メモリセルブロック５ｂ中のビット線ＢＬのうちのＬ本をＬ個のセンスアンプと接続する。この結果、Ｌ個のセンスアンプの各々は、選択メモリセルブロック中のＬ本のビット線（選択ビット線）の１本および非選択メモリセルブロック中のＬ本のビット線の１本と接続される。
【００８３】
各センスアンプは、接続されたビット線の各々を、同等の駆動力でプルアップする。したがって、選択メモリセルブロックの選択ビット線には、選択メモリセルへのアクセスに基づいて選択メモリセルの電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じた電圧および電流が生じる。これに対して、非選択メモリセルブロックのビット線上には、リファレンスセルへのアクセスに基づいて、リファレンスセルの電気抵抗（Ｒｍｉｎ）に応じた電圧および電流が生じる。
【００８４】
なお、以下においては、選択メモリセルブロックの選択ビット線上の電圧および電流を、Ｖ（ＢＬ）およびＩ（ＢＬ）でそれぞれ示し、非選択メモリセルのビット線上の電圧および電流をＶ（ＢＬｒ）およびＩ（ＢＬｒ）でそれぞれ示すものとする。
【００８５】
図４および図５は、各センスアンプにおける増幅動作を説明する第１および第２の概念図である。
【００８６】
図４を参照して、選択ビット線電圧Ｖ（ＢＬ）は、選択メモリセルの記憶データに応じて、Ｖ（Ｒｍａｘ）およびＶ（Ｒｍｉｎ）のいずれか一方に落ち着く。これに対して、非選択メモリセルブロックのビット線電圧Ｖ（ＢＬｒ）は、電圧Ｖ（Ｒｍｉｎ）と同等のレベルに落ち着く。
【００８７】
各センスアンプは、非選択メモリセルブロックのビット線と接続された一方の入力ノードにおいて、電圧オフセットΔＶを与えるような構成を有している。入力ノードの一方に対して電圧オフセットを付与するセンスアンプ構成は一般的であるので、その具体的な構成については省略する。ここで、電圧オフセットΔＶは、下記（１）式を満たすように定められる。
【００８８】
Ｖ（Ｒｍｉｎ）＋ΔＶ＜Ｖ（Ｒｍａｘ）　…（１）
あるいは、電流センスアンプをセンスアンプ部４０に用いることもできる。電流センスアンプを配置した場合には、図５に示すようなオフセットを与える必要がある。
【００８９】
図５を参照して、選択ビット線電流Ｉ（ＢＬ）は、選択メモリセルの記憶データに応じて、Ｉ（Ｒｍａｘ）およびＩ（Ｒｍｉｎ）のいずれか一方に落ち着く。これに対して、非選択メモリセルブロックのビット線電流Ｉ（ＢＬｒ）は、電流Ｉ（Ｒｍｉｎ）と同等のレベルに落ち着く。
【００９０】
各センスアンプは、非選択メモリセルブロックのビット線と接続された一方の入力ノードにおいて、電流オフセットΔＩを与えるような構成を有している。このような電流オフセットは、たとえば、入力ノード間に所定の入力インピーダンス差を設けることで実現できるが、そのセンスアンプ構成は一般的であるので、詳細な回路構成については省略する。
ここで、電流オフセットΔＩは、下記（２）式を満たすように定められる。
【００９１】
Ｉ（Ｒｍｉｎ）−ΔＩ＞Ｉ（Ｒｍａｘ）　…（２）
このようにして、Ｌ本の選択ビット線とそれぞれ接続されたＬ個のセンスアンプによって、Ｌ個の選択メモリセルの記憶データのそれぞれ対応した電圧信号を生成することができる。
【００９２】
あるいは、センスアンプ部４０を各メモリセルブロックにおけるビット線本数と同数のセンスアンプで構成し、セレクタ回路２５ａ，２５ｂと同様に、列デコード回路１６の指示に応じて、これらのセンスアンプのうちのＬ個を選択的に動作させる構成としてもよい。
【００９３】
再び図２を参照して、センスアンプ部４０中のＬ個のセンスアンプによって並列に読出されたＬビットの読出データは、転送ラッチ回路５０によってラッチされ、転送バッファ７０へ並列に伝達される。転送バッファ７０は、Ｌビットの出力データＤＯＵＴをデータノード１０♯へ並列に出力する。
【００９４】
図６は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する動作波形図である。
【００９５】
図６を参照して、クロック信号ＣＬＫは、所定周期でＨレベル（活性状態）および非活性状態（Ｌレベル）を繰返す。クロック信号ＣＬＫの活性化エッジは、それぞれ時刻Ｔ１〜Ｔ６，…で示され、対応するクロック信号周期は、サイクル１５１〜１５５，…で示される。時刻Ｔ１において、リードコマンドが入力されると、読出制御信号ＲＤＳがＨレベルに設定されるとともに、クロック活性化エッジである時刻Ｔ１〜Ｔ４において、リードクロックＲＤＣがＨレベルに活性化される。
【００９６】
以下に説明するように、周辺回路１０におけるデータ読出動作は、クロック信号ＣＬＫの各サイクルに対応して複数のステージ（段階）に分割されて、パイプライン処理で実行される。
【００９７】
時刻Ｔ１において、リードクロックＲＤＣに応答して、ロウアドレスＲＡ１およびコラムアドレスＣＡ０がアドレスラッチ回路１４ａ，１５ａおよび列デコード回路１６内にラッチされる。
【００９８】
サイクル１５１においては、時刻Ｔ１におけるアドレスラッチ内容に基づいて、行選択および列選択が実行される。具体的には、図３に示したワード線選択部８０ａ，８１ａや列デコード回路１６におけるデコード処理が実行される。
【００９９】
セレクタ回路２５ａおよび２５ｂは、列デコード回路１６のデコード結果に応じて、選択メモリセルブロック５ａおよび非選択メモリセルブロック５ｂのそれぞれにおいて、コラムアドレスＣＡ０に対応するＬ本ずつのビット線を選択して、センスアンプ部４０中のＬ個のセンスアンプとそれぞれ接続する。
【０１００】
さらに、選択メモリセルブロック５ａおよび非選択メモリセルブロック５ｂの両方において、リファレンスワード線ＲＷＬがＨレベルへ活性化される。これに応答して、メモリセルブロック５ａ，５ｂの各々において、データ読出動作前に接地電圧ＧＮＤにプリチャージされていた各ビット線ＢＬは、リファレンスセルＲＭＣの電気抵抗（Ｒｍｉｎ）に応じた所定電圧に初期設定される。
【０１０１】
次のサイクル１５２が開始される時刻Ｔ２までに、選択メモリセルブロック５ａにおいてリファレンスワード線ＲＷＬは非活性化されるが、非選択メモリセルブロック５ｂのリファレンスワード線ＲＷＬは、継続的に活性化される。選択メモリセルブロックおよび非選択メモリセルブロックの判別は、時刻Ｔ１にラッチされたアドレス情報に基づいて実行される。
【０１０２】
次のサイクル１５２（時刻Ｔ２〜Ｔ３）においては、時刻Ｔ１でラッチされたロウアドレスＲＡ１に対応するワード線ＷＬｓ（１）が活性化される。この結果、選択メモリセルブロック５ａの選択ビット線には、選択メモリセルの記憶データＲｍａｘまたはＲｍｉｎに応じた電圧（電流）が発生する。一方、図示しない非選択ブロックの対応するビット線には、リファレンスセルＲＭＣの電気抵抗（Ｒｍｉｎ）に応じた電圧（電流）が維持されている。したがって、これらのビット線の電圧差（電流差）を増幅して、センスアンプ部４０はＬビットの並列なデータ読出を実行する。
【０１０３】
センスアンプ部４０による読出データは、サイクル１５２の途中において、有効な振幅まで増幅される。転送ラッチ回路５０でのラッチデータＬＤ（１）は、この時点から有効となる。
【０１０４】
また、データ読出動作時には、コラムアドレスＣＡが固定される（ＣＡ＝ＣＡ０）一方で、ロウアドレスＲＡは、各サイクルごとにバースト的に更新される。図１０においては、このようなバースト動作の最初の４回分が示され、ロウアドレスＲＡ１〜ＲＡ４に対応するデータ読出が代表的に図示される。
【０１０５】
サイクル１５２が開始される時刻Ｔ２では、新たなロウアドレスＲＡ２が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１５２において、ロウアドレスＲＡ２に対応する行選択処理が実行される。
【０１０６】
転送ラッチ回路５０にラッチされた有効なラッチデータＬＤ（１）は、次のクロック活性化エッジ（時刻Ｔ３）に応答して、転送バッファ７０に転送される。したがって、次のサイクル１５３（時刻Ｔ３〜Ｔ４）において、転送バッファ７０は、ロウアドレスＲＡ１およびコラムアドレスＣＡ０に対応する先頭のＬビットの読出データＯＤ（１）を出力する。
【０１０７】
このように、データ読出動作は、サイクル１５１〜１５３にそれぞれ相当する第１〜第３のステージに分割されてパイプライン処理される。第１のステージ（サイクル１５１）においては、実質的なアレイ動作は実行されす、アドレス情報の取込みおよびラッチ、デコード処理、ならびにビット線の初期電圧設定が実行される。第２のステージ（サイクル１５２）においては、選択ワード線が活性化されてビット線電圧（電流）が選択メモリセルの記憶データに応じて変化し、当該ビット線電圧（電流）に基づいたセンスアンプ部での増幅動作が実行される。さらに、第３のステージ（サイクル１５３）において、第１のステージで取込まれたアドレス情報に対応する読出データが出力される。
【０１０８】
サイクル１５３においては、ロウアドレスＲＡ１に対応する上記第３ステージの処理と並行して、ロウアドレスＲＡ２に対応する上記第２ステージの処理およびロウアドレスＲＡ３に対応する上記第２ステージの処理が実行される。すなわち、サイクル１５３では、ロウアドレスＲＡ２に対応するワード線が活性化される。また、サイクル１５３が開始される時刻Ｔ３では、新たなロウアドレスＲＡ３が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１５３において、ロウアドレスＲＡ３に対応する行選択処理が実行される。
【０１０９】
サイクル１５４以降においても、同様のパイプライン処理が実行されるので、サイクル１５４〜１５６において、ロウアドレスＲＡ２〜ＲＡ４にそれぞれ対応するワード線ＷＬｓ（２）〜ＷＬｓ（４）がそれぞれ活性化されて、サイクル１５２〜１５４でそれぞれ取込まれたロウアドレスＲＡ２〜ＲＡ４に対応する読出データＯＤ（２）〜ＯＤ（４）がそれぞれ出力される。
【０１１０】
このように、周辺回路１０において、セレクタ回路２５ａ，２５ｂによるビット線の接続選択によって、多ビットの読出データを列方向（ビット線）に沿って効率的に出力することができる。
【０１１１】
また、周辺回路１０でのデータ読出動作を複数のステージに分割してパイプライン処理化しているので、クロック信号ＣＬＫに応答した高周波化処理によって、データ読出を高速化できる。特に、アドレス選択が確定する前の最初のサイクル（図６におけるサイクル１５１）において、選択メモリセルブロックおよび非選択メモリセルブロックのビット線をプリチャージ電圧ＧＮＤから選択メモリセルへのアクセス時に発生する電圧に近いレベルに初期設定してから選択メモリセルへアクセスするので、データ読出動作の高速化が可能となる。
【０１１２】
次に、データ書込動作およびデータ書込動作に関連する回路群の構成について説明する。
【０１１３】
図７は、ＭＲＡＭデバイス１におけるデータ書込動作に関する構成を説明するブロック図である。図７においては、周辺回路１０のうち、データ書込動作に関連する回路群が主に示される。
【０１１４】
以降においては、メモリセルブロック５ａが選択メモリセルブロックである場合を想定して説明するが、メモリセルブロック５ｂの構成およびこれに対するデータ書込動作についても、メモリセルブロック５ａと同様である。
【０１１５】
図７を参照して、ライトドライバ２０ａは、各ビット線ＢＬの両端にそれぞれ対応して配置されたビット線ドライバＷＤＶａおよびＷＤＶｂを有する。各メモリセル列において、ビット線ドライバＷＤＶａは、書込制御信号ＷＴａ０およびＷＴａ１に応じて、対応するビット線ＢＬの一端側を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方で駆動する。同様に、ビット線ドライバＷＤＶｂは、書込制御信号ＷＴｂ０およびＷＴｂ１に応じて、対応するビット線ＢＬの一端側を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方で駆動する。
【０１１６】
ビット線ドライバＷＤＶａおよびＷＤＶｂで用いられる電源電圧Ｖｃｃは、十分なデータ書込電流を供給するために、データ読出回路系の電源電圧Ｖｃｃ♯よりも高い電圧に設定してもよい。この場合には、電圧発生回路９５によって、電源電圧Ｖｃｃ♯を昇圧して、データ書込回路系用の電源電圧Ｖｃｃが生成される。
【０１１７】
また、ライトディジット線ＷＤＬのそれぞれに対応して、ライトディジット線ドライバ８５が設けられる。
【０１１８】
図８は、行選択回路のうちの、ライトディジット線選択に関連する部分の構成を示す回路図である。
【０１１９】
図８を参照して、アドレスラッチ回路１５ａは、ワード線選択部８１ａと共有される。ライトディジット線選択部８１♯ａは、アドレスラッチ回路１５ａに保持されたロウアドレスＲＡのそれぞれのビットをデコードして、デコード信号Ｒｄ´を生成する。
【０１２０】
データ書込時に、デコード信号Ｒｄ´は、選択メモリセルブロックの選択メモリセル行においてＬレベルに活性化され、それ以外のメモリセル行においてＨレベルへ非活性化される。
【０１２１】
ライトディジット線ドライバ８５は、電源電圧Ｖｃｃおよび対応するライトディジット線ＷＤＬの一端側の間に接続されたＰチャネルＭＯＳトランジスタ８６を有する。ライトディジット線ＷＤＬの他端側は、接地電圧ＧＮＤと接続される。トランジスタ８３および８４の各ゲートには対応するデコード信号Ｒｄ´が入力される。したがって、選択メモリセル行においては、トランジスタ８６がターンオンして、ライトディジット線ＷＤＬには、ライトディジット線ドライバ８５から接地電圧ＧＮＤへ向かう方向に、データ書込電流が流される。一方、それ以外のメモリセル行においては、トランジスタ８６がターンオフされるので、ライトディジット線ＷＤＬにデータ書込電流は流されない。ライトディジット線ＷＤＬを流れるデータ書込電流は、各ＭＴＪメモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。
【０１２２】
さらに、リファレンスセル行に対応して、ライトディジット線ドライバ８５Ｒが設けられる。既に説明したように、リファレンスセルＲＭＣに対しては、通常動作時にデータ書込を実行する必要がない。したがって、ダミーライトディジット線ＷＤＬｄおよびライトディジット線ドライバ８５Ｒの配置は本来必要ない。しかし、メモリセルブロック内およびその周辺領域で形状の連続性を確保して製造プロセスを容易化するために、ダミーライトディジット線ＷＤＬｄおよび、ライトディジット線ドライバ８５と同一構成のライトディジット線ドライバ８５Ｒが形状ダミーとして設けられる。
【０１２３】
ライトディジット線ドライバ８５Ｒは、電源電圧Ｖｃｃおよびライトディジット線ＷＤＬの一端側の間に接続されたＰチャネルＭＯＳトランジスタ８６Ｒを有する。トランジスタ８６Ｒのゲート電圧は、ライトディジット線選択部８１♯ａによってＨレベルへ固定されるので、トランジスタ８６Ｒは、オフ状態を維持する。
【０１２４】
また、ディジット線選択部８０♯ａおよび奇数行に対応するディジット線ドライバ８５についても、図８に示したディジット線選択部８１♯ａおよび偶数行に対応するディジット線ドライバ８５のそれぞれと同様の構成および機能を有する。
【０１２５】
再び図７を参照して、データ書込時には、周辺回路１０のうち、セレクタ回路２５ａ，２５ｂ、ライトドライバ制御回路３０およびデータバッファ６０が使用される。ライトドライバ制御回路３０は、データ入力バッファから伝達されたＬビットの入力データＤＩＮを一時的に保持するためのデータラッチ回路３２と、データラッチ回路３２に保持されたデータに基づいて、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を生成するライトドライバデコーダ３１とを含む。
【０１２６】
図９は、データ書込動作時における周辺回路の動作を説明するブロック図である。
【０１２７】
図９を参照して、メモリセルブロック５ａ，５ｂの各々は、２５６個のメモリセル列、すなわち２５６本のビット線を有するものとする。これに対して１回のデータ書込動作での入力データＤＩＮは、３２ビット単位で３２〜２５６ビットである。すでに説明したように、ＭＴＪメモリセルに対するデータ書込には、所定レベル以上の磁界を生じさせる電流の供給が必要である。このため、並列に書込可能なＭＴＪメモリセルの数には制限がある。したがって、本実施の形態のＭＲＡＭデバイスにおいては、同時並列に書込可能なビット数は、Ｍビット（Ｍは、Ｌの約数であり、かつ、２≦Ｍ≦Ｌである整数）に制限される。ここでは、Ｍ＝３２であるものとする。
【０１２８】
１回のデータ書込動作における入力データＤＩＮのビット数Ｌ＝２５６のときは、１回のデータ書込動作は、（Ｌ／Ｍ）＝８回の単位データ書込に分割される。すなわち、入力データＤＩＮは、８回の単位データ書込のそれぞれで並列に書込まれる３２ビットずつの書込データＤＩ（１）〜ＤＩ（８）に分割される。
【０１２９】
データバッファ６０は、１回のデータ書込動作におけるＬビット（２５６ビット）の入力データＤＩＮを一時的に保持する。各単位データ書込において、データバッファ６０に保持された入力データＤＩＮは、データビットグループ単位で３２ビット（Ｍビット）ずつ、データラッチ回路３２へ転送される。データラッチ回路３２は、各単位データ書込で用いられる、入力データＤＩＮのうちのＭビット（３２ビット）の書込データを一時的に保持する。ここでは、データラッチ回路３２に保持された３２ビットの書込データの先頭ビットを、特にＤＢ♯と表記している。
【０１３０】
ライトドライバデコーダ３１は、各単位データ書込動作において、データラッチ回路３２に保持された３２ビットの書込データを受けて、当該書込データをそれぞれ書込むための３２組（Ｍ組）の書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を生成する。ライトドライバデコーダ３１によって生成された書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、選択メモリセルブロック５ａに対応するセレクタ回路２５ａへ伝達される。
【０１３１】
メモリセルブロック５ａ，５ｂの各々において、２５６本のビット線にそれぞれ対応する２５６個のビット線ドライバＷＤＶａ，ＷＤＶｂは、Ｍ個（３２個）のグループに分割される。したがって、各グループは、２５６／３２＝８本のビット線にそれぞれ対応する８個ずつ（８組）のビット線ドライバＷＤＶａ，ＷＤＶｂによって構成される。
【０１３２】
セレクタ回路２５ａは、各グループにおいて８：１選択を行なうためのセレクタ制御信号ＳＤ１〜ＳＤ８に応じて、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１をビット線ドライバＷＤＶａ，ＷＤＶｂに選択的に伝達する。たとえば、書込データの先頭ビットＤＢ♯に対応する書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、セレクタ制御信号ＳＤ１〜ＳＤ８に応じて、先頭のグループを構成する８個ずつのビット線ドライバＷＤＶａ，ＷＤＶｂのうちの１個ずつへ伝達される。
【０１３３】
図１０は、ビット線ドライバへの書込制御信号の伝達に関する構成を詳細に説明する回路図である。
【０１３４】
図１０を参照して、ビット線ドライバＷＤＶａは、ビット線ＢＬの一端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタ９１および９２を含む。選択ビット線に対応するドライバトランジスタ９１および９２のゲートには、セレクタ１０１および１０２をそれぞれ介して、書込制御信号ＷＴａ１およびＷＴａ０がそれぞれ入力される。ビット線ドライバＷＤＶｂは、ビット線ＢＬの他端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタ９３および９４を含む。選択ビット線に対応するドライバトランジスタ９３および９４のゲートには、セレクタ１０３および１０４をそれぞれ介して、書込制御信号ＷＴｂ１およびＷＴｂ０がそれぞれ入力される。ドライバトランジスタ９１，９３は、ＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタ９２，９４は、ＮチャネルＭＯＳトランジスタで構成される。
【０１３５】
したがって、選択ビット線に対応するビット線ドライバＷＤＶａは、書込制御信号ＷＴａ０およびＷＴａ１に応じて、選択ビット線の一端側を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方で駆動する。一方、選択ビット線に対応するビット線ドライバＷＤＶｂは、書込制御信号ＷＴｂ０およびＷＴｂ１に応じて、選択ビット線の他端側を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの他方で駆動する。
【０１３６】
図９で説明したように、ライトドライバデコーダ３１は、データラッチ回路３２に一時的に保持された３２ビットの書込データのそれぞれのビットに基いて、３２組の書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を生成する。
【０１３７】
書込データの対応するビットが“１”であるときには、書込制御信号ＷＴａ１およびＷＴａ０がＬレベルに設定され、書込制御信号ＷＴｂ１およびＷＴｂ０がＨレベルに設定される。これによって、ドライバトランジスタ９１，９４がオンする一方で、ドライバトランジスタ９２，９３がオフする。この結果、ビット線には、ビット線ドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流＋Ｉｗが流される。これに対して、書込データの対応するビットが“０”であるときには、書込制御信号ＷＴａ１およびＷＴａ０がＨレベルに設定され、書込制御信号ＷＴｂ１およびＷＴｂ０がＬレベルに設定される。これによって、ドライバトランジスタ９２，９３がオンする一方で、ドライバトランジスタ９１，９４がオフする。この結果、ビット線には、ビット線ドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−Ｉｗが流される。
【０１３８】
ビット線ＢＬを流れるデータ書込電流は、ＭＴＪメモリセルにおいて磁化容易軸方向に沿った磁界を発生させる。対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたＭＴＪメモリセルにおいて、ビット線を流れるデータ書込電流（＋Ｉｗ，−Ｉｗ）の方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＢＬに対応して設けられる。
【０１３９】
セレクタデコーダ２６は、列デコード回路１６にラッチされたコラムアドレスＣＡのデコード結果およびデータ書込動作時におけるビット線電流供給期間を規定する制御信号ＣＢＩに基づいて、セレクタ制御信号ＳＤ１〜ＳＤ８を生成する。以下においては、セレクタ制御信号ＳＤ１〜ＳＤ８を総称して、単にセレクタ制御信号ＳＤとも表記する。セレクタデコーダ２６は、コラムアドレスＣＡおよびに基づいて、セレクタ制御信号ＳＤ１〜ＳＤ８のうちの１つをビット線電流期間に対応させてＨレベルに活性化する。ビット線電流期間におけるその他のセレクタ制御信号およびビット線電流期間以外における各セレクタ制御信号ＳＤは、Ｌレベルに設定される。
【０１４０】
３２個のグループごとに独立に生成された書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、同一のグループに属するビット線ドライバＷＤＶａ，ＷＤＶｂに対して共通に与えられる。各メモリセル列において、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１は、書込制御信号はセレクタ１０１〜１０４を介して、ドライバトランジスタ９１〜９４のゲートにそれぞれ伝達される。同一のビット線ドライバに対応するセレクタ１０１〜１０４は、共通のセレクタ制御信号ＳＤを受ける。たとえば、図１に示された先頭のビット線ドライバに対応するセレクタ１０１〜１０４は各々セレクタ制御信号ＳＤ１を受け、次のメモリセル列のセレクタ１０１〜１０４は、セレクタ制御信号ＳＤ２を受ける。
【０１４１】
対応するセレクタ制御信号ＳＤがＨレベルに活性化されているときには、セレクタ１０１〜１０４は、書込制御信号ＷＴａ１，ＷＴａ０，ＷＴｂ０，ＷＴｂ１を、対応するドライバトランジスタ９１〜９４のそれぞれのゲートへ伝達する。この結果、データ書込時のビット線電流供給期間において、選択ビット線には、書込制御信号ＷＴａ１，ＷＴａ０，ＷＴｂ０，ＷＴｂ１に応じた方向のデータ書込電流＋Ｉｗまたは−Ｉｗが流れる。
【０１４２】
この結果、各グループにおいて、セレクタ制御信号ＳＤ１〜ＳＤ８によって選択された１組のビット線ドライバを用いてデータ書込が実行される。すなわち、３２ビットの並列なデータ書込による１回の単位データ書込が実行される。
【０１４３】
一方、対応するセレクタ制御信号ＳＤがＬレベルに非活性化されているときには、セレクタ１０１および１０２の出力はＨレベルに固定され、セレクタ１０３および１０４の出力はＬレベルに固定される。この結果、ビット線電流供給期間以外での各ビット線およびビット線電流供給期間における非選択ビット線の各々は、対応するドライバトランジスタ９１〜９４の各々がオフされるので、フローティング状態とされる。
【０１４４】
図１１は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ書込動作を説明する動作波形図である。
【０１４５】
図１１を参照して、クロック信号ＣＬＫの活性化エッジは、図６と同様に、時刻Ｔ１〜Ｔ６，…でそれぞれ示され、対応するクロック信号周期も、サイクル１５１〜１５５，…でそれぞれ示される。時刻Ｔ１において、ライトコマンドが入力されると、書込制御信号ＷＲＳがＨレベルに設定されるとともに、クロック活性化エッジである時刻Ｔ１〜Ｔ６，…において、ライトクロックＷＴＣがＨレベルに活性化される。
【０１４６】
ずでに説明したように、Ｌ＝２５６ビットの場合には、１回のデータ書込動作は、３２ビットずつの書込データＤＩ（１）〜ＤＩ（８）をそれぞれ書込みための８回の単位データ書込から構成されるが、図１１では、これらの最初の４回の単位データ書込について、代表的に図示する。
【０１４７】
以下に説明するように、周辺回路１０におけるデータ書込動作も、クロック信号ＣＬＫの各サイクルに対応して複数のステージ（段階）に分割されて、パイプライン処理で実行される。
【０１４８】
時刻Ｔ１において、ライトクロックＷＴＣに応答して、ロウアドレスＲＡ１およびコラムアドレスＣＡ０がアドレスラッチ回路１４ａ，１５ａおよび列デコード回路１６内にラッチされる。
【０１４９】
サイクル１５１においては、時刻Ｔ１におけるアドレスラッチ内容に基づいて、行選択および列選択が実行される。具体的には、図３に示したワード線選択部８０ａ，８１ａや列デコード回路１６におけるデコード処理が実行される。さらに、入力データＤＩＮの先頭の３２ビットに相当する３２ビットの書込データＤＩ（１）が、最初の単位データ書込のために、図７，９に示したデータラッチ回路３２に分割転送されてラッチされる。
【０１５０】
サイクル１５１においては、図７に示した電圧発生回路９５は、昇圧動作やポンピング動作によって電源電圧Ｖｃｃを生成する。また、図７，９に示したライトドライバデコーダ３１は、データラッチ回路３２にラッチされた書込データに基づいて、最初の単位データ書込のための３２組の書込制御信号ＷＴａ１，ＷＴａ０，ＷＴｂ０，ＷＴｂ１が生成される。このように、次のサイクル１５２で実際にデータ書込電流を供給するための準備動作が実行される。
【０１５１】
次のサイクル１５２（時刻Ｔ２〜Ｔ３）においては、時刻Ｔ１でラッチされたロウアドレスＲＡ１に対応するライトディジット線ＷＤＬｓ（１）が活性化される。また、選択メモリセルブロック５ａに対応するセレクタ回路２５ａは、図１０に示したセレクタデコーダ２６からのセレクタ制御信号に応じて、３２本の選択ビット線にそれぞれ対応するビット線ドライバＷＤＶａ，ＷＤＶｂに対して、３２組の書込制御信号ＷＴａ１，ＷＴａ０，ＷＴｂ０，ＷＴｂ１がそれぞれ伝達される。
【０１５２】
この結果、選択メモリセルブロック５ａの選択ライトディジット線（１本）および選択ビット線（３２本）には、書込データＤＩ（１）を書込むためのデータ書込電流が流される。これにより、書込データＤＩ（１）に対応する最初の単位データ書込が実行される。
【０１５３】
また、データ書込動作時にも、コラムアドレスＣＡが固定される（ＣＡ＝ＣＡ０）一方で、ロウアドレスＲＡは、各サイクルごとにバースト的に更新される。したがって、サイクル１５２が開始される時刻Ｔ２では、新たなロウアドレスＲＡ２が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１５２において、ロウアドレスＲＡ２に対応する行選択処理が実行される。さらに、時刻Ｔ２では、入力データＤＩＮの次の３２ビットに相当する３２ビットの書込データＤＩ（２）が、データラッチ回路３２に分割転送されてラッチされる。
【０１５４】
このように、１回のデータ書込動作は、複数の単位データ書込に分割されて、入力データＤＩＮの一部ビットずつが各単位データ書込で並列に書込まれる。単位データ書込は、サイクル１５１〜１５２にそれぞれ相当する第１および第２のステージに分割されてパイプライン処理される。第１のステージ（サイクル１５１）においては、実質的なアレイ動作は実行されす、アドレス情報の取込み、入力データの分割転送およびデータ書込電流供給準備が実行される。第２のステージ（サイクル１５２）においては、活性化された選択ワード線および選択ビット線に対応するビット線ドライバ回路によって、実際にデータ書込電流が供給される。
【０１５５】
サイクル１５２においては、ロウアドレスＲＡ１に対応する上記第２ステージの処理と並行して、次のロウアドレスＲＡ２に対応する上記第１ステージの処理が実行される。
【０１５６】
サイクル１５３以降においても、同様のパイプライン処理が実行されるので、サイクル１５３および１５４において、ロウアドレスＲＡ３およびＲＡ４がそれぞれ取込まれ、書込データＤＩ（３）およびＤＩ（４）がデータラッチ回路３２へ分割転送されてラッチされる。また、サイクル１５３においては書込データＤＩ（３）に対応するデータ書込電流の供給準備が実行され、サイクル１５４においては書込データＤＩ（４）に対応するデータ書込電流の供給準備が実行される。
【０１５７】
この結果、サイクル１５３〜１５５において、ロウアドレスＲＡ２〜ＲＡ４にそれぞれ対応するライトディジット線ＷＤＬｓ（２）〜ＷＤＬｓ（４）がそれぞれ活性化されて、サイクル１５２〜１５４でそれぞれ取込まれたロウアドレスＲＡ２〜ＲＡ４に対応する書込データＤＩ（２）〜ＤＩ（４）がそれぞれ書込まれる。
【０１５８】
このように、周辺回路１０において、セレクタ回路２５ａ，２５ｂによるビット線の接続選択によって、多ビットの書込データを列方向（ビット線）に沿って効率的に入力することができる。
【０１５９】
また、１回のデータ書込動作における入力データのビット数が多い場合でも、複数の単位データ書込に分割して、実際に同時並列に書込まれるビット数が抑制されるので、データ書込電流の増大による消費電力のピーク的な増大を抑制できる。さらに、周辺回路１０でのデータ書込動作を複数のステージに分割してパイプライン処理化しているので、クロック信号ＣＬＫに応答した高周波化処理によって、データ書込を高速化できる。特に、アドレス選択が確定する前の最初のサイクル（図１１におけるサイクル１５１）において、データ書込回路系での電源電圧Ｖｃｃの生成を行なっているので、データ書込動作の高速化が可能となる。
【０１６０】
［実施の形態２］
実施の形態２においては、実施の形態１に示した不揮発性記憶装置において、ＭＴＪメモリセルに代えて適用することが可能なＯＵＭセルの構成について説明する。
【０１６１】
図１２は、ＯＵＭセルによって形成された実施の形態２に従うメモリセルブロックの構成を示す回路図である。
【０１６２】
図１２を参照して、メモリセルブロック５♯は、行列状に配置されたＯＵＭセル２００を有する。ＯＵＭセル２００の行にそれぞれ対応してワード線ＷＬおよびコレクタ線ＣＬが配置され、ＯＵＭセルの列にそれぞれ対応してビット線ＢＬが配置される。各ＯＵＭセル２００は、対応するビット線およびコレクタ線の間に直列に接続された、相変化素子であるカルコゲナイド層２１０とスイッチングトランジスタ２２０とを有する。スイッチングトランジスタ２２０のゲートはワード線ＷＬと接続されコレクタはコレクタ線ＣＬに接続されている。
【０１６３】
図１３は、ＯＵＭセルの構造を示す断面図である。
図１３を参照して、スイッチングトランジスタ２２０は、ｐ型領域２２１上に形成されたｎ型領域２２２と、ｎ型領域２２２内に形成されたｐ型領域２２３とを有する。スイッチングトランジスタ２２０は、ｐ型領域２２１、ｎ型領域２２２およびｐ型領域２２３によるｐｎｐ型の縦型寄生バイポーラトランジスタで形成される。
【０１６４】
ｎ型領域２２２は、図１２に示したワード線ＷＬに相当する。また、カルコゲナイド層２１０およびスイッチングトランジスタ２２０の間には、通過電流によって発熱する加熱素子２３０が設けられる。データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０１６５】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０１６６】
したがって、ライトドライバ２０ａ，２０ｂに含まれるビット線ドライバの構成をＯＵＭセルに適合するものに変更すれば、図１２に示したＯＵＭセルによるメモリセルブロック５♯を、図１に示したＭＲＡＭデバイス１におけるＭＴＪメモリセルＭＣと置換しても、同様の周辺回路構成に従って、同様の多ビット並列データ入出力を実行することが可能である。したがって、ＯＵＭセルを備えた不揮発性記憶装置においても、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を実現できる。
【０１６７】
なお、本実施の形態においては、選択的にアクセス対象となる２個のメモリセルブロックを備えるＭＲＡＭデバイス（不揮発性記憶装置）の構成を代表的に説明するが、本願発明の適用はこのような構成に限定されない。すなわち、３以上の任意の複数個のメモリセルブロックを備える構成や、メモリセルブロックの選択を伴わない、メモリセルブロックが１個の構成においても、セレクタ回路とデータノードとの間について同様の周辺回路構成が適用できる。
【０１６８】
また、本願発明の実施の形態においては、リファレンスセルＲＭＣがＭＴＪメモリセルＭＣと同様の構造および特性を有する構成について説明したが、本願発明は、このようなリファレンスセルに限定されず、ＭＴＪメモリセルと異なる特性を有するように設計されたリファレンスセルに対しても適用できる。
【０１６９】
たとえば、ＭＴＪメモリセルに対して、正規メモリセルＭＣの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベル、好ましくはＲｒｅｆ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２を有するように予め設計されるリファレンスセルＲＭＣを設ける構成においても、本願発明を同様に適用できる。
【０１７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７１】
【発明の効果】
請求項１から３に記載の不揮発性記憶装置は、ビット線選択に基づいてデータ読出およびデータ書込が実行される選択メモリセルブロックに対して、周辺回路において多ビットの入出力データを列方向（ビット線方向）に沿って効率的に伝達することができる。したがって、多ビットデータの並列な高速入出力が要求されるキャッシュメモリに適した不揮発性記憶装置を提供できる。
【０１７２】
請求項４に記載の不揮発性記憶装置は、データ読出動作およびデータ書込動作を複数のステージに分割してパイプライン処理するので、請求項１に記載の不揮発性記憶装置が奏する効果に加えて、データ読出およびデータ書込を高速化できる。
【０１７３】
請求項５および６に記載の不揮発性記憶装置は、周辺回路がデータ読出動作およびデータ書込動作を複数のステージに分割してパイプライン処理するので、データ読出およびデータ書込を高速化できる。したがって、多ビットデータの並列な高速入出力が要求されるキャッシュメモリに適した不揮発性記憶装置を提供できる。
【０１７４】
請求項７および８に記載の不揮発性記憶装置は、アドレス選択が確定する前の最初のサイクルにおいて、各ビット線をプリチャージ電圧から選択メモリセルへのアクセス時に発生する電圧に近いレベルに初期設定することができる。したがって、実際に選択メモリセルへアクセスした際のビット線電圧の変化が小さいので、請求項５に記載の不揮発性記憶装置が奏する効果に加えて、データ読出動作をさらに高速化できる。
【０１７５】
請求項９に記載の不揮発性記憶装置は、第２のサイクル以降においても、ビット線選択を固定したままで、行選択をバースト的に逐次更新して連続的にデータ読出を実行できる。したがって、請求項７に記載の不揮発性記憶装置が奏する効果に加えて、多ビットデータの並列な高速出力にさらに適した構成とすることができる。
【０１７６】
請求項１０に記載の不揮発性記憶装置は、アドレス選択が確定する前の最初のサイクルにおいて、データ書込電流の供給を準備した後に、次のサイクルにおいて実際にデータ書込電流の供給を開始する構成としているので、請求項５に記載の不揮発性記憶装置が奏する効果に加えて、データ書込動作をさらに高速できる。
【０１７７】
請求項１１に記載の不揮発性記憶装置は、第２のサイクル以降においても、ビット線選択を固定したままで、行選択をバースト的に逐次更新して連続的にデータ書込を実行できる。したがって、請求項１０に記載の不揮発性記憶装置が奏する効果に加えて、多ビットデータの並列な高速入力にさらに適した構成とすることができる。
【０１７８】
請求項１２から１４に記載の不揮発性記憶装置は、１回のデータ書込動作における入力データのビット数が多い場合でも、複数の単位データ書込に分割して、実際に同時並列に書込まれるビット数が抑制されるので、データ書込電流の増大による消費電力のピーク的な増大を抑制できる。したがって、多ビットデータの並列な高速入出力が要求されるキャッシュメモリに適した不揮発性記憶装置を提供できる。
【０１７９】
請求項１５に記載の不揮発性記憶装置は、第２のサイクル以降においても、ビット線選択を固定したままで、行選択をバースト的に逐次更新して連続的にデータ書込を実行できる。したがって、請求項１３に記載の不揮発性記憶装置が奏する効果に加えて、多ビットデータの並列な高速入力にさらに適した構成とすることができる。
【０１８０】
請求項１６に記載の不揮発性記憶装置は、請求項１、５または１２に記載の不揮発性記憶装置が奏する効果を、ＭＴＪメモリセルを備えたＭＲＡＭデバイスにおいて享受できる。
【０１８１】
請求項１７に記載の不揮発性記憶装置は、請求項１、５または１２に記載の不揮発性記憶装置が奏する効果を、ＯＵＭメモリセルを備えたメモリデバイスにおいて享受できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】図１に示されたＭＲＡＭデバイスにおけるデータ読出動作に関する構成を説明するブロック図である。
【図３】行選択回路のうちの、ワード線選択に関連する部分の構成を示す回路図である。
【図４】センスアンプにおける増幅動作を説明する第１の概念図である。
【図５】センスアンプにおける増幅動作を説明する第２の概念図である。
【図６】実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する動作波形図である。
【図７】図１に示されたＭＲＡＭデバイスにおけるデータ書込動作に関する構成を説明するブロック図である。
【図８】行選択回路のうちの、ディジット線選択に関連する部分の構成を示す回路図である。
【図９】データ書込動作時における周辺回路の動作を説明するブロック図である。
【図１０】図９のうちビット線ドライバへの書込制御信号の伝達に関する構成を詳細に説明する回路図である。
【図１１】実施の形態１に従うＭＲＡＭデバイスにおけるデータ書込動作を説明する動作波形図である。
【図１２】実施の形態２に従うメモリセルブロックの構成を示す回路図である。
【図１３】図１２に示されたＯＵＭセルの構造を示す断面図である。
【図１４】ＭＴＪメモリセルの構成を示す概略図である。
【図１５】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１６】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図１７】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図１８】半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【符号の説明】
１　ＭＲＡＭデバイス、５ａ，５ｂ　メモリセルブロック、１０　周辺回路、１０♯　データノード、１１ａ，１１ｂ，１２ａ，１２ｂ　行選択回路、１４ａ，１４ｂ，１５ａ，１５ｂ　アドレスラッチ回路、１６　列デコード回路、２０ａ，２０ｂ　ライトドライバ、２５ａ，２５ｂ　セレクタ回路、２６　セレクタデコーダ、３０　ライトドライバ制御回路、３１　ライトドライバデコーダ、３２　データラッチ回路、４０　センスアンプ部、５０　転送ラッチ回路、６０　データバッファ、７０　転送バッファ、８０ａ，８１ａ　ワード線選択部、８０♯ａ，８１♯ａ　ライトディジット線選択部、８２，８２Ｒ　ワード線ドライバ、８５，８５Ｒ　ライトディジット線ドライバ、９１〜９４　ドライバトランジスタ、９５　電圧発生回路、１０１〜１０４　セレクタ、１５１〜１５６　サイクル、２００　ＯＵＭセル、２１０　カルコゲナイド層、２２０　スイッチングトランジスタ、２２１，２２３　ｐ型領域、２２２　ｎ型領域、２３０　加熱素子、ＡＴＲ　アクセストランジスタ、ＢＬ　ビット線、ＣＡ，ＣＡ０　コラムアドレス、ＣＬＫ　クロック信号、ＤＩ（１）〜ＤＩ（４）　書込データ（単位データ書込）、ＤＩＮ　入力データ、ＤＯＵＴ　出力データ、ＧＮＤ　接地電圧、ＭＣ　ＭＴＪメモリセル、ＲＡ，ＲＡ１〜ＲＡ４　ロウアドレス、ＲＭＣ　リファレンスセル、ＲＷＬ　リファレンスワード線、ＳＤ１〜ＳＤ８　セレクタ制御信号、ＳＬ　ソース電圧線、ＴＭＲ　トンネル磁気抵抗素子、ＷＤＬ　ライトディジット線、ＷＤＬｄ　ダミーライトディジット線、ＷＤＶａ，ＷＤＶｂ　ビット線ドライバ、ＷＬ　ワード線、ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１　書込制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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