(57)【要約】【課題】低消費電力で動作し、小型・軽量なパルス幅制御回路、走査線駆動回路及び半導体集積回路を提供する。【解決手段】スタート信号ＳＳ及びクロックＣＬＫに基づいてセレクトデータＳＥＬを生成するセレクトデータ生成回路１ａと、複数のパルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３をセレクトデータＳＥＬに応じて抽出する変換回路２ａとを備えるパルス幅制御回路。【選択図】    図１
2004252325.tif 000002
【特許請求の範囲】
【請求項１】
複数のパルス幅制御信号から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号として出力する変換回路と、
スタート信号及びクロックに基づき、前記抽出に必要なセレクトデータを生成するセレクトデータ生成回路と、
前記制御信号をバッファリングするバッファ回路
とを備えることを特徴とするパルス幅制御回路。
【請求項２】
前記セレクトデータ生成回路は、
前記クロックが入力され、前記セレクトデータを前記変換回路に供給するカウンタ部と、
前記スタート信号に基づき、前記カウンタ部の動作を停止させるリセット信号を生成するリセット信号生成回路
とを備えることを特徴とする請求項１に記載のパルス幅制御回路。
【請求項３】
前記カウンタ部は、
前記クロックを反転させる第１インバータと、
該第１インバータが出力する反転クロックに基づいて第１カウント信号及び第１反転カウント信号を生成する第１のカウンタと、
前記第１カウント信号に基づいて第２カウント信号及び第２反転カウント信号を生成する第２のカウンタと、
前記第２カウント信号に基づいて第３カウント信号及び第３反転カウント信号を生成する第３のカウンタ
とを備えることを特徴とする請求項２に記載のパルス幅制御回路。
【請求項４】
前記第１のカウンタは、
前記第１のカウンタの入力端子に接続された第２インバータと、
該第２インバータに接続された第３インバータと、
前記第１のカウンタの反転出力端子に入力が接続され、前記第２インバータと前記第３インバータとの接続点から出力される反転カウンタクロックと同期して動作する第１クロックドインバータと、
前記第１のカウンタのリセット端子に一方の入力が接続され、前記第１クロックドインバータの出力に他方の入力が接続される初段のＮＯＲ回路と、
該初段のＮＯＲ回路の出力に接続され、前記第３インバータが出力するカウンタクロックと同期して動作する第２クロックドインバータと、
該第２クロックドインバータの出力及び前記リセット端子に一方及び他方の入力がそれぞれ接続され、前記第１のカウンタの出力端子に出力が接続される次段のＮＯＲ回路と、
前記初段のＮＯＲ回路の入力と出力との間に並列接続され、前記カウンタクロックと同期して動作する第３クロックドインバータと、
前記次段のＮＯＲ回路の入力と出力との間に並列接続され、前記反転カウンタクロックと同期して動作する第４クロックドインバータ
とを備えることを特徴とする請求項３に記載のパルス幅制御回路。
【請求項５】
前記リセット信号生成回路は、
前記第１のカウンタの反転出力端子、前記第２のカウンタの出力端子、及び前記第３のカウンタの反転出力端子に入力側が接続された３入力ＮＯＲ回路と、
該３入力ＮＯＲ回路及びスタート信号入力端子に入力側が接続されたスタート信号用ＮＯＲ回路と、
該スタート信号用ＮＯＲ回路に接続されたリセット信号用インバータ
とを備えることを特徴とする請求項３に記載のパルス幅制御回路。
【請求項６】
前記変換回路は、
前記第１カウント信号と前記複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号とをそれぞれ入力する第１ＮＡＮＤ回路と、
前記第１反転カウント信号、前記第２カウント信号、及び前記複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号をそれぞれ入力する第２ＮＡＮＤ回路と、
前記第１反転カウント信号、前記第２反転カウント信号、及び前記複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号をそれぞれ入力する第３ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路、前記第２ＮＡＮＤ回路、及び前記第３ＮＡＮＤ回路の出力を受け取り、前記バッファ回路に出力する第４ＮＡＮＤ回路
とを備えることを特徴とする請求項３に記載のパルス幅制御回路。
【請求項７】
前記変換回路は、
前記複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号を反転する第１の変換回路用インバータと、
前記複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号を反転する第２の変換回路用インバータと、
前記複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号を反転する第３の変換回路用インバータと、
前記第１反転カウント信号及び反転された前記第１のパルス幅制御信号をそれぞれ入力する第１ＯＲ回路と、
前記第１カウント信号、前記第２反転カウント信号、及び反転された前記第２のパルス幅制御信号をそれぞれ入力する第２ＯＲ回路と、
前記第１カウント信号、前記第２カウント信号、及び反転された前記第３のパルス幅制御信号をそれぞれ入力する第３ＯＲ回路と、
前記第１ＯＲ回路、前記第２ＯＲ回路、及び前記第３ＯＲ回路の出力を受け取り、前記バッファ回路に出力するＮＡＮＤ回路
とを備えることを特徴とする請求項３に記載のパルス幅制御回路。
【請求項８】
前記変換回路は、
前記第１カウント信号及び前記複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号をそれぞれ入力する第１ＮＡＮＤ回路と、
前記第１反転カウント信号、前記第３カウント信号、及び前記複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号をそれぞれ入力する第２ＮＡＮＤ回路と、
前記第１反転カウント信号、前記第３反転カウント信号、及び前記複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号をそれぞれ入力する第３ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路、前記第２ＮＡＮＤ回路、及び前記第３ＮＡＮＤ回路の出力を受け取り、前記バッファ回路に出力する第４ＮＡＮＤ回路
とを備えることを特徴とする請求項３に記載のパルス幅制御回路。
【請求項９】
前記変換回路は、
前記複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号を反転する第１の変換回路用インバータと、
前記複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号を反転する第２の変換回路用インバータと、
前記複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号を反転する第３の変換回路用インバータと、
前記第１反転カウント信号及び反転された前記第１のパルス幅制御信号をそれぞれ入力する第１ＯＲ回路と、
前記第１カウント信号、前記第３反転カウント信号、及び反転された前記第２のパルス幅制御信号をそれぞれ入力する第２ＯＲ回路と、
前記第１カウント信号、前記第３カウント信号、及び反転された前記第３のパルス幅制御信号をそれぞれ入力する第３ＯＲ回路と、
前記第１ＯＲ回路、前記第２ＯＲ回路、及び前記第３ＯＲ回路の出力を受け取り、前記バッファ回路に出力するＮＡＮＤ回路
とを備えることを特徴とする請求項３に記載のパルス幅制御回路。
【請求項１０】
半導体チップと、
該半導体チップ上に集積化され、走査線駆動データを出力するシフトレジスタと、
前記半導体チップ上に集積化され、複数のパルス幅制御信号から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号として出力するパルス幅制御回路と、
前記半導体チップ上に集積化され、前記制御信号及び前記走査線駆動データに基づいて液晶パネルの走査線に走査線駆動電圧を印加する出力制御回路部
とを備えることを特徴とする半導体集積回路。
【請求項１１】
前記パルス幅制御回路は、
スタート信号及びクロックに基づき、前記抽出に必要なセレクトデータを生成するセレクトデータ生成回路と、
前記セレクトデータに基づき、前記制御信号を供給する変換回路と、
前記制御信号を前記出力制御回路部に出力するバッファ回路
とを備えることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
走査線駆動データを出力するシフトレジスタと、
複数のパルス幅制御信号から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号として出力するパルス幅制御回路と、
前記制御信号及び前記走査線駆動データに基づいて液晶パネルの走査線に走査線駆動電圧を印加する出力制御回路部
とを備えることを特徴とする走査線駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶駆動回路に関し、特に、液晶パネルの走査線を駆動する走査線駆動回路、この走査線駆動回路を集積化した半導体集積回路に関する。
【０００２】
【従来の技術】
液晶パネルを駆動する液晶駆動回路は、主に、液晶パネルのデータ線を駆動するデータ線駆動回路と走査線を駆動する走査線駆動回路とからなる。データ線駆動回路及び走査線駆動回路は、液晶パネル内の格子状に配置された画素を選択的に駆動する。走査線駆動回路においては、図１１に示すように、パルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３が出力制御回路７４ａ〜７４ｉに入力される。即ち、走査線駆動電圧Ｇ１〜Ｇ２４０のパルス幅を制御し、走査線駆動電圧Ｇ１〜Ｇ２４０を液晶パネルに間欠的に印加する手法が用いられる。
【０００３】
更に、パルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３は、第１バッファ７１、第２バッファ７２、及び第３バッファ７３によりそれぞれバッファリングされる。第１バッファ７１は、インバータ７１ａ、７１ｂからなる。同様に、第２バッファ７２は、インバータ７２ａ、７２ｂからなる。第３バッファ７３は、インバータ７３ａ、７３ｂからなる。バッファリング後のパルス幅制御信号ＯＥ１Ｄ、ＯＥ２Ｄ、ＯＥ３Ｄは、出力制御回路７４ａ〜７４ｉに供給される。
【０００４】
【特許文献１】
特開２００２−９１３８４号公報
【０００５】
【発明が解決しようとする課題】
第１バッファ７１、第２バッファ７２、及び第３バッファ７３と出力制御回路７４ａ〜７４ｉとの間には、図１１に示すように、配線抵抗Ｒ１、Ｒ２、Ｒ３及び配線容量Ｃ１、Ｃ２、Ｃ３が存在する。更には、第１バッファ７１、第２バッファ７２、及び第３バッファ７３自身もそれぞれゲート容量を有している。上記した配線抵抗、配線容量、及びゲート容量により、第１バッファ７１、第２バッファ７２、及び第３バッファ７３のバッファ能力を向上させることが必要となる。しかし、第１バッファ７１、第２バッファ７２、及び第３バッファ７３はＣＭＯＳ回路で構成されているため、バッファ能力の増大と比例して、パルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３の変化時におけるＣＭＯＳの貫通電流が増加する。貫通電流が増加すると、第１バッファ７１、第２バッファ７２、及び第３バッファ７３の消費電流が大きくなる。また、走査線駆動回路を半導体集積回路で構成した場合、第１バッファ７１、第２バッファ７２、及び第３バッファ７３の占有面積及び配線面積により半導体集積回路の小型・軽量化の妨げとなっていた。
【０００６】
上記問題点を鑑み、本発明は、低消費電力で動作し、小型・軽量なパルス幅制御回路、走査線駆動回路及び半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成する為に、本発明の第１の特徴は、（イ）複数のパルス幅制御信号から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号として出力する変換回路；（ロ）スタート信号及びクロックに基づき、抽出に必要なセレクトデータを生成するセレクトデータ生成回路；（ハ）制御信号をバッファリングするバッファ回路を備えるパルス幅制御回路であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）半導体チップ；（ロ）半導体チップ上に集積化され、走査線駆動データを出力するシフトレジスタ；（ハ）半導体チップ上に集積化され、複数のパルス幅制御信号から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号として出力するパルス幅制御回路；（ニ）半導体チップ上に集積化され、制御信号及び走査線駆動データに基づいて液晶パネルの走査線に走査線駆動電圧を印加する出力制御回路部を備える半導体集積回路であることを要旨とする。
【０００９】
本発明の第３の特徴は、（イ）走査線駆動データを出力するシフトレジスタ；（ロ）複数のパルス幅制御信号から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号として出力するパルス幅制御回路；（ハ）制御信号及び走査線駆動データに基づいて液晶パネルの走査線に走査線駆動電圧を印加する出力制御回路部を備える走査線駆動回路であることを要旨とする。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
本発明の実施の形態に係る液晶表示装置は、図１に示すように、コントローラ４、コントローラ４により制御される走査線駆動回路５及びデータ線駆動回路７、走査線駆動回路５及びデータ線駆動回路７により駆動される液晶パネル８を備える。図１には図示を省略しているが、液晶パネル８には複数の走査線とこの複数の走査線に直交する方向に走行する複数のデータ線が備えられ、マトリクスを構成している。走査線駆動回路５は、液晶パネル８の走査線に走査線駆動電圧Ｇ１〜Ｇ２４０を印加する。一方、データ線駆動回路７は、液晶パネル８のデータ線にデータ線駆動電圧Ｓ１〜Ｓ２４０を印加する。コントローラ４は、複数のパルス幅制御信号、即ち第１のパルス幅制御信号ＯＥ１、第２のパルス幅制御信号ＯＥ２、第３のパルス幅制御信号ＯＥ３、クロックＣＬＫ、スタート信号ＳＳ、及び基準駆動信号ＤＩを走査線駆動回路５に供給する。
【００１２】
更に、走査線駆動回路５は、図１に示すように、コントローラ４に接続されるシフトレジスタ３及びパルス幅制御回路９ａ、シフトレジスタ３及びパルス幅制御回路９ａに接続される出力制御回路部６を備える。出力制御回路部６は、複数の出力制御回路６ａ〜６ｆを備える。シフトレジスタ３は、クロックＣＬＫ及び基準駆動信号ＤＩがコントローラ４から供給され、基準駆動信号ＤＩをクロックＣＬＫと同期して順次出力する。そして、シフトレジスタ３は、走査線駆動データＤ１〜Ｄ２４０を出力制御回路部６に出力する。一方、パルス幅制御回路９ａには、コントローラ４からのクロックＣＬＫ、スタート信号ＳＳ、第の１パルス幅制御信号ＯＥ１、第２のパルス幅制御信号ＯＥ２、及び第３のパルス幅制御信号ＯＥ３が入力される。パルス幅制御回路９ａは、第１のパルス幅制御信号ＯＥ１、第２のパルス幅制御信号ＯＥ２、及び第３のパルス幅制御信号ＯＥ３から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号ＯＥとして出力制御回路部６に出力する。
【００１３】
詳細には、パルス幅制御回路９ａは、図１に示すように、コントローラ４に接続されるセレクトデータ生成回路１ａ、セレクトデータ生成回路１ａ及びコントローラ４に接続される変換回路２ａ、変換回路２ａが入力側に接続され、出力制御回路部６に出力側が接続されるバッファ回路９３を備える。バッファ回路９３はインバータ９３ａ、９３ｂを備える。変換回路２ａは、複数のパルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３から有効部を抽出し、複数のパルス幅制御信号を１つのパルス幅制御信号に変換し制御信号ＯＥとしてバッファ回路９３に出力する。セレクトデータ生成回路１ａは、スタート信号ＳＳ及びクロックＣＬＫに基づき、変換回路２ａによる抽出に必要なセレクトデータＳＥＬを生成する。バッファ回路９３は、制御信号ＯＥをバッファリングする。出力制御回路部６は、走査線駆動データＤ１〜Ｄ２４０及びバッファリングされた制御信号ＯＥに基づいて液晶パネルの走査線に液晶駆動電圧Ｇ１〜Ｇ２４０を印加する。
【００１４】
図１に示したセレクトデータ生成回路１ａは、図２に示すように、クロックＣＬＫが入力され、セレクトデータＳＥＬを変換回路２ａに供給するカウンタ部３０ａ、スタート信号ＳＳに基づき、カウンタ部３０ａの動作を停止させるリセット信号ＲＳを生成するリセット信号生成回路１４を備える。カウンタ部３０ａは、コントローラ４からクロック入力端子１０ａを介して入力されるクロックＣＬＫに基づき、図１に示したセレクトデータＳＥＬとして、第１カウント信号Ｑ１、第１反転カウント信号ＱＢ１、第２カウント信号Ｑ２、及び第２反転カウント信号ＱＢ２を出力する。なお、リセット信号生成回路１４は、コントローラ４からスタート信号入力端子１０ｂを介して入力されるスタート信号ＳＳがハイレベル時にカウンタ部３０ａの動作を停止させる。
【００１５】
更に、カウンタ部３０ａは、図２に示すように、クロックＣＬＫを反転させる第１インバータ１３ａ、第１インバータ１３ａが出力する反転クロックＣＬＫバーに基づいて第１カウント信号Ｑ１及び第１反転カウント信号ＱＢ１を生成する第１のカウンタ１３ｂ、第１カウント信号Ｑ１に基づいて第２カウント信号Ｑ２及び第２反転カウント信号ＱＢ２を生成する第２のカウンタ１３ｃ、第２カウント信号Ｑ２に基づいて第３カウント信号Ｑ３及び第３反転カウント信号ＱＢ３を生成する第３のカウンタ１３ｄを備える。
【００１６】
一方、リセット信号生成回路１４は、図２に示すように、第１のカウンタ１３ｂの反転出力端子Ｑバー、第２のカウンタ１３ｃの出力端子Ｑ、及び第３のカウンタ１３ｄの反転出力端子Ｑバーに入力側が接続された３入力ＮＯＲ回路１４ｃ、３入力ＮＯＲ回路１４ｃ及びスタート信号入力端子１０ｂに入力側が接続されたスタート信号用ＮＯＲ回路１４ｂ、スタート信号用ＮＯＲ回路１４ｂの出力側に接続されたリセット信号用インバータ１４ａを備える。
【００１７】
更に、変換回路２ａは、図２に示すように、第１カウント信号Ｑ１と複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号ＯＥ１とにＮＡＮＤ演算を施す第１ＮＡＮＤ回路２３、第１反転カウント信号ＱＢ１、第２カウント信号Ｑ２、及び複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号ＯＥ２にＮＡＮＤ演算を施す第２ＮＡＮＤ回路２４、第１反転カウント信号ＱＢ１、第２反転カウント信号ＱＢ２、及び複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号ＯＥ３にＮＡＮＤ演算を施す第３ＮＡＮＤ回路２５、第１ＮＡＮＤ回路２３、第２ＮＡＮＤ回路２４、及び第３ＮＡＮＤ回路２５の出力を受け取り、バッファ回路９３に出力する第４ＮＡＮＤ回路２６を備える。第１ＮＡＮＤ回路２３は、２入力ＮＡＮＤ回路で構成される。これに対して、第２、第３、及び第４ＮＡＮＤ回路２４、２５、２６は、３入力ＮＡＮＤ回路で構成される。また、第１のパルス幅制御信号ＯＥ１、第２のパルス幅制御信号ＯＥ２、及び第３のパルス幅制御信号ＯＥ３はそれぞれ、第１制御信号端子１０ｃ、第２制御信号端子１０ｄ、第３制御信号端子１０ｅを介して入力される。第４ＮＡＮＤ回路２６が出力する制御信号ＯＥは、制御信号出力端子２２を介してバッファ回路９３に伝達される。
【００１８】
図２に示した第１のカウンタ１３ｂは、図３に示すように、第１のカウンタ１３ｂの入力端子ＦＩに接続された第２インバータ１３２、第２インバータ１３２に接続された第３インバータ１３３、第１のカウンタ１３ｂの反転出力端子Ｑバーに入力が接続され、第２インバータ１３２と第３インバータ１３３との接続点Ｐ１から出力される反転カウンタクロックＦＢと同期して動作する第１クロックドインバータ１３４、第１のカウンタ１３ｂのリセット端子Ｒに一方の入力が接続され、第１クロックドインバータ１３４の出力に他方の入力が接続される初段のＮＯＲ回路１３６、初段のＮＯＲ回路１３６の出力に接続され、第３インバータ１３３が出力するカウンタクロックＦと同期して動作する第２クロックドインバータ１３７、第２クロックドインバータ１３７の出力及びリセット端子Ｒに一方及び他方の入力がそれぞれ接続され、第１のカウンタ１３ｂの出力端子Ｑに出力が接続される次段のＮＯＲ回路１３９、初段のＮＯＲ回路１３６の入力と出力との間に並列接続され、カウンタクロックＦと同期して動作する第３クロックドインバータ１３５、次段のＮＯＲ回路１３９の入力と出力との間に並列接続され、反転カウンタクロックＦＢと同期して動作する第４クロックドインバータ１３８を備える。
【００１９】
更に、図１に示した走査線駆動回路５は、例えば図４に示すように、同一の半導体チップ９５上にモノリシックに集積化し、半導体集積回路９１を形成することが可能である。図４に示す例においては、半導体集積回路９１は、半導体チップ９５上にボンディングパッド９０ａ〜９０ｌを備えている。尚、ＴＣＰ、ＣＯＧ、ＣＯＦ等の様々な実装方法が利用できる。ボンディングパッド９０ａは、図１に示すコントローラ４からのクロックＣＬＫをセレクトデータ生成回路１及びシフトレジスタ３に入力する為の内部端子である。同様に、ボンディングパッド９０ｂはセレクトデータ生成回路１ａと、ボンディングパッド９０ｃ〜９０ｅは変換回路２ａと、ボンディングパッド９０ｆ〜９０ｋは出力制御回路部６と、ボンディングパッド９０ｌはシフトレジスタ３とそれぞれ電気的に接続される。具体的には、複数のボンディングパッド９０ａ〜９０ｌは、例えば、半導体チップ９５上に形成された１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度のドナー若しくはアクセプタがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域）等にそれぞれ接続される。そして、この複数の高不純物密度領域にオーミック接触するように、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属から成る複数の電極層が形成される。そしてこの複数の電極層の上部には、酸化膜（ＳｉＯ２）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ３Ｎ４）、或いはポリイミド膜等から成るパッシベーション膜が形成される。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部（窓部）を設け、複数のボンディングパッド９０ａ〜９０ｌを構成している。或いは、複数の電極層と金属配線で接続された他の金属パターンとして、複数のボンディングパッド９０ａ〜９０ｌを形成してもかまわない。又、ＭＯＳＦＥＴ等であれば、ポリシリコンゲート電極にアルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属からなる複数のボンディングパッド９０ａ〜９０ｌを形成することが可能である。或いは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数のボンディングパッドを設けても良い。ポリシリコンから成るゲート電極の代わりに、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等、或いはこれらのシリサイドを用いたポリサイド等から成るゲート電極でもかまわない。
【００２０】
図４に示す半導体集積回路９１は、例えば、図５に示すように、モールド樹脂９２により被覆され、パッケージ状態の半導体集積回路９６となる。或いは、ＴＣＰ、ＣＯＧ、ＣＯＦ等の表面実装方式の場合、外囲器により被覆してもよい。そして、クロック入力端子１０ａは図４に示すボンディングパッド９０ａと、スタート信号入力端子１０ｂはボンディングパッド９０ｂと、第１制御信号端子１０ｃはボンディングパッド９０ｃと、第２制御信号端子１０ｄはボンディングパッド９０ｄと、第３制御信号端子１０ｅはボンディングパッド９０ｅと、駆動電圧出力端子１０ｆ〜１０ｋはボンディングパッド９０ｆ〜９０ｋと、基準駆動信号入力端子１０ｌはボンディングパッド９０ｌとそれぞれボンディングワイヤにより接続される。或いは、集積回路が配設されたチップ状態の半導体集積回路９１の表面部を下側に向けたフェイスダウン（フリップチップ）方式で実装される。フリップチップ構造の場合は、これらのボンディングパッド９０ａ〜９０ｌは、図４に示す半導体集積回路９１の周辺部に配置される必要はない。また、ボンディングパッドに代えて例えば半田ボールが用いられる。
【００２１】
更に、図５に示すように、パッケージ状態の半導体集積回路９６のクロック入力端子１０ａ、スタート信号入力端子１０ｂ、第１制御信号端子１０ｃ、第２制御信号端子１０ｄ、第３制御信号端子１０ｅ、及び基準駆動信号入力端子１０ｌはコントローラ４と、駆動電圧出力端子１０ｆ〜１０ｋは液晶パネル８の走査線とそれぞれ接続される。
【００２２】
次に、図１、図２、図６、及び図７を用いて、本発明の第１の実施の形態に係る走査線駆動回路５の動作を説明する。
【００２３】
（イ）先ず、時刻ｔ１において、図６（ｅ）に示すスタート信号ＳＳがローレベルに立ち下がり”０”となる。ここで、図２に示す３入力ＮＯＲ回路１４ｃに入力される第１反転カウント信号ＱＢ１、第２カウント信号Ｑ２、及び第３反転カウント信号ＱＢ３の出力信号は、それぞれ”１”、”０”、及び”１”である。この結果、３入力ＮＯＲ回路１４ｃは、”０”をスタート信号用ＮＯＲ回路１４ｂに出力する。スタート信号ＳＳが”０”なので、スタート信号用ＮＯＲ回路１４ｂの２つの入力信号はいずれも”０”となる。スタート信号用ＮＯＲ回路１４ｂは、２つの入力信号がいずれも”０”の場合、”１”をリセット信号用インバータ１４ａに出力する。リセット信号用インバータ１４ａは、”１”を反転し、”０”をリセット信号ＲＳとしてカウンタ部３０ａに出力する。
【００２４】
（ロ）次に、時刻ｔ２において、図６（ａ）に示すクロックＣＬＫがハイレベルに立ち上がり”１”となる。クロックＣＬＫが”１”となると、図２に示す第１インバータ１３ａは、”０”を第１のカウンタ１３ｂの入力端子ＦＩに出力する。第１のカウンタ１３ｂの入力端子ＦＩに”０”が入力されると、第１のカウンタ１３ｂは、第１カウント信号Ｑ１として”１”を第２のカウンタ１３ｃの入力端子ＦＩ及び第１ＮＡＮＤ回路２３に出力する。また、第１のカウンタ１３ｂは、第１反転カウント信号ＱＢ１として”０”を３入力ＮＯＲ回路１４ｃ、第２ＮＡＮＤ回路２４、及び第３ＮＡＮＤ回路２５に出力する。第２のカウンタ１３ｃの入力端子ＦＩに”１”が入力されると、第２のカウンタ１３ｃは、図６（ｈ）に示すように、第２カウント信号Ｑ２として”１”を第３のカウンタ１３ｄの入力端子ＦＩ、第２ＮＡＮＤ回路２４、及び３入力ＮＯＲ回路１４ｃに出力する。第３のカウンタ１３ｄの入力端子ＦＩに”１”が入力されると、図６（ｉ）に示すように、第３のカウンタ１３ｄは、第３カウント信号Ｑ３として”１”を発生させる。同時に、第３のカウンタ１３ｄは、第３反転カウント信号ＱＢ３として”０”を３入力ＮＯＲ回路１４ｃに出力する。
【００２５】
（ハ）時刻ｔ２〜ｔ３の期間において、第１カウント信号Ｑ１は”１”のままである。よって、時刻ｔ２〜ｔ３の期間においては、第１ＮＡＮＤ回路２３は、図６（ｂ）に示す第１のパルス幅制御信号ＯＥ１がハイレベル時に、２つの入力信号がいずれも”１”となる。第１ＮＡＮＤ回路２３は、２つの入力信号がいずれも”１”となる場合、図６（ｊ）に示すように、”０”を第４ＮＡＮＤ回路２６に出力する。これに対して、時刻ｔ２〜ｔ３の期間においては、第２ＮＡＮＤ回路２４及び第３ＮＡＮＤ回路２５には、第１反転カウント信号ＱＢ１として”０”が入力され入力信号がいずれも”１”とはならない。よって、第２ＮＡＮＤ回路２４及び第３ＮＡＮＤ回路２５は、図６（ｋ）及び図６（ｌ）に示すように、”１”を第４ＮＡＮＤ回路２６に出力する。この結果、第４ＮＡＮＤ回路２６は、図６（ｍ）に示すように、時刻ｔ２〜ｔ３の期間において、第１のパルス幅制御信号ＯＥ１が”１”の場合、制御信号ＯＥとして”１”を発生させる。また、図１に示す出力制御回路６ａは、図７（ｆ）に示すように、走査線駆動データＤ１に制御信号ＯＥを反映させ、液晶パネル８の走査線に走査線駆動電圧Ｇ１を印加する。
【００２６】
（ニ）時刻ｔ３〜ｔ４の期間においては、第２ＮＡＮＤ回路２４は、第１ＮＡＮＤ回路２３と同様に、図６（ｃ）に示す第２のパルス幅制御信号ＯＥ２が”１”の場合、”０”を第４ＮＡＮＤ回路２６に出力する。一方、時刻ｔ３〜ｔ４の期間においては、第１ＮＡＮＤ回路２３及び第３ＮＡＮＤ回路２５は、”１”を第４ＮＡＮＤ回路２６に出力する。この結果、第４ＮＡＮＤ回路２６は、図６（ｍ）に示すように、時刻ｔ３〜ｔ４の期間において第２のパルス幅制御信号ＯＥ２が”１”の場合、制御信号ＯＥとして”１”を発生させる。また、図１に示す出力制御回路６ｂは、図７（ｇ）に示すように、走査線駆動データＤ２に制御信号ＯＥを反映させ、液晶パネル８の走査線に走査線駆動電圧Ｇ２を印加する。
【００２７】
（ホ）次に、時刻ｔ４において、第１カウント信号Ｑ１がハイレベルに立ち上がり”１”となる。また、第２カウント信号Ｑ２がローレベルに立ち下がり”０”となる。第１カウント信号Ｑ１が”１”、第２カウント信号Ｑ２が”０”となると、３入力ＮＯＲ回路１４ｃの３つの入力信号はいずれも”０”となる。３入力ＮＯＲ回路１４ｃは、３つの入力信号がいずれも”０”の場合、”１”をスタート信号用ＮＯＲ回路１４ｂに出力する。スタート信号用ＮＯＲ回路１４ｂに”１”が入力されると、スタート信号用ＮＯＲ回路１４ｂは”０”をリセット信号用インバータ１４ａに出力する。リセット信号用インバータ１４ａに”０”が入力されると、図６（ｆ）に示すように、リセット信号用インバータ１４ａは、リセット信号ＲＳとして”１”をカウンタ部３０ａに出力する。リセット信号用インバータ１４ａが、リセット信号ＲＳとして”１”を出力すると、図６（ｇ）、（ｈ）、及び（ｉ）に示すように、第１、第２、及び第３カウント信号ＯＥ１、ＯＥ２、ＯＥ３はローレベルに立ち下がり”０”になる。
【００２８】
（ヘ）時刻ｔ４〜ｔ５の期間においては、図６（ｄ）に示す第３のパルス幅制御信号ＯＥ３が”１”の場合、第３ＮＡＮＤ回路２５は、”０”を第４ＮＡＮＤ回路２６に出力する。一方、時刻ｔ４〜ｔ５の期間においては、第１ＮＡＮＤ回路２３及び第２ＮＡＮＤ回路２４は、”１”を第４ＮＡＮＤ回路２６に出力する。この結果、第４ＮＡＮＤ回路２６は、図６（ｍ）に示すように、時刻ｔ４〜ｔ５の期間において第３のパルス幅制御信号ＯＥ３が”１”の場合、制御信号ＯＥとして”１”を発生させる。更に、図１に示す出力制御回路６ｃは、図７（ｈ）に示すように、走査線駆動データＤ３に制御信号ＯＥを反映させ、液晶パネル８の走査線に走査線駆動電圧Ｇ３を印加する。
【００２９】
（ト）次に、時刻ｔ５において、第１カウント信号Ｑ１が再びハイレベルに立ち上がり”１”になる。上述した（イ）から（ヘ）の動作は、図６（ｅ）に示すスタート信号ＳＳが”１”になるまで繰り返される。スタート信号ＳＳが”１”になると、スタート信号用ＮＯＲ回路１４ｂは”０”をリセット信号用インバータ１４ａに出力する。リセット信号用インバータ１４ａに”０”が入力されると、リセット信号用インバータ１４ａは”１”をカウンタ部３０ａに出力し、カウンタ部３０ａの動作が停止する。この結果、制御信号ＯＥはローレベルに立ち下がり”０”になる。
【００３０】
この様に、本発明の実施の形態に係るパルス幅制御回路９ａは、図７（ａ）〜（ｅ）に示すように、１クロックサイクル毎に第１〜第３のパルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３を順次抽出し、制御信号ＯＥを生成している。この結果、バッファ回路９３は１個のみでよく、バッファ回路９３と出力制御回路部６との間の配線抵抗Ｒ及び配線容量Ｃを低減することが出来る。よって、バッファ回路９３のバッファ能力を増大させる必要が無い。したがって、バッファ回路９３内のＣＭＯＳの貫通電流を減少させ、消費電力量の少ない走査線駆動回路５を提供出来る。更に、走査線駆動回路５を半導体集積回路９１で構成した場合、バッファ占有面積が小さく、且つ、配線面積が小さいため、小型・軽量な半導体集積回路９１を提供出来る。
【００３１】
なお、本発明の実施の形態の第１の変形例に係るパルス幅制御回路９ｂとして、図８に示すように、変換回路２ｂが、複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号ＯＥ１を反転する第１の変換回路用インバータ２１１、複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号ＯＥ２を反転する第２の変換回路用インバータ２１２、複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号ＯＥ３を反転する第３の変換回路用インバータ２１３、第１反転カウント信号ＱＢ１及び反転された第１のパルス幅制御信号ＯＥ１にＯＲ演算を施す第１ＯＲ回路２１４、第１カウント信号Ｑ１、第２反転カウント信号ＱＢ２、及び反転された前記第２のパルス幅制御信号ＯＥ２にＯＲ演算を施す第２ＯＲ回路２１５、第１カウント信号Ｑ１、第２カウント信号Ｑ２、及び反転された第３のパルス幅制御信号ＯＥ３にＯＲ演算を施す第３ＯＲ回路２１６、第１ＯＲ回路２１４、第２ＯＲ回路２１５、及び第３ＯＲ回路２１６の出力を受け取り、バッファ回路９３に出力するＮＡＮＤ回路２１７を備えるとしても良い。図１に示したセレクトデータＳＥＬとしては、第１のカウンタ１３ｂが生成する第１カウント信号Ｑ１及び第１反転カウント信号ＱＢ１、第２のカウンタが生成する第２カウント信号Ｑ２及び第２反転カウント信号ＱＢ２が使用される。
【００３２】
また、本発明の実施の形態の第２の変形例に係るパルス幅制御回路９ｃとして、図９に示すように、変換回路２ｃが、第１カウント信号Ｑ１及び複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号ＯＥ１にＮＡＮＤ演算を施す第１ＮＡＮＤ回路２２１、第１反転カウント信号ＱＢ１、第３カウント信号Ｑ３、及び複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号ＯＥ２にＮＡＮＤ演算を施す第２ＮＡＮＤ回路２２２、第１反転カウント信号Ｑ１、第３反転カウント信号ＱＢ３、及び複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号ＯＥ３にＮＡＮＤ演算を施す第３ＮＡＮＤ回路２２３、第１ＮＡＮＤ回路２２１、第２ＮＡＮＤ回路２２２、及び第３ＮＡＮＤ回路２２３の出力を受け取り、バッファ回路９３に出力する第４ＮＡＮＤ回路２２４を備えるとしても良い。図１に示したセレクトデータＳＥＬとしては、第１のカウンタ１３ｂが生成する第１カウント信号Ｑ１及び第１反転カウント信号ＱＢ１、第３のカウンタ１３ｄが生成する第３カウント信号Ｑ３及び第３反転カウント信号ＱＢ３が用いられる。
【００３３】
更に、本発明の実施の形態の第３の変形例に係るパルス幅制御回路９ｄとして、図１０に示すように、変換回路２ｄが、複数のパルス幅制御信号の内の１つである第１のパルス幅制御信号ＯＥ１を反転する第１の変換回路用インバータ２３１、複数のパルス幅制御信号の内の１つである第２のパルス幅制御信号ＯＥ２を反転する第２の変換回路用インバータ２３２、複数のパルス幅制御信号の内の１つである第３のパルス幅制御信号ＯＥ３を反転する第３の変換回路用インバータ２３３、第１反転カウント信号ＱＢ１及び反転された第１のパルス幅制御信号ＯＥ１にＯＲ演算を施す第１ＯＲ回路２３４、第１カウント信号Ｑ１、第３反転カウント信号ＱＢ３、及び反転された第２のパルス幅制御信号ＯＥ２にＯＲ演算を施す第２ＯＲ回路２３５、第１カウント信号Ｑ１、第３カウント信号Ｑ３、及び反転された第３のパルス幅制御信号ＯＥ３にＯＲ演算を施す第３ＯＲ回路２３６、第１ＯＲ回路２３４、第２ＯＲ回路２３５、及び第３ＯＲ回路２３６の出力を受け取り、バッファ回路９３に出力するＮＡＮＤ回路２３７を備えるとしてもよい。図１に示したセレクトデータＳＥＬとして、第１のカウンタ１３ｂが生成する第１カウント信号Ｑ１及び第１反転カウント信号ＱＢ１、第３のカウンタ１３ｄが生成する第３カウント信号Ｑ３及び第３反転カウント信号ＱＢ３が使用される。
【００３４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３５】
既に述べた実施の形態においては、パッケージ状態の半導体集積回路９６を１個のみ用いる一例を説明した。しかし、液晶パネル９の画素数に応じて半導体集積回路９６の個数を増加させても良い。
【００３６】
既に述べた実施の形態において、第１のパルス幅制御信号ＯＥ１、第２のパルス幅制御信号ＯＥ２、及び第３のパルス幅制御信号ＯＥ３から制御信号ＯＥを生成する一例を説明した。しかし、第１、第２、・・・・・、第ｎ（ｎ：２以上の整数）のパルス幅制御信号ＯＥ１、ＯＥ２、・・・・・、ＯＥｎから制御信号ＯＥを生成する場合に応用できることは勿論である。
【００３７】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００３８】
【発明の効果】
本発明によれば、低消費電力で動作し、小型・軽量なパルス幅制御回路、走査線駆動回路及び半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係るパルス幅制御回路の構成を示す回路図である。
【図３】本発明の実施の形態に係るカウンタの構成を示す回路図である。
【図４】本発明の実施の形態に係る走査線駆動回路を同一半導体基板上にモノリシックに集積化した構成のブロック図である。
【図５】本発明の実施の形態に係る液晶表示装置の走査線駆動回路を半導体集積回路で構成したブロック図である。
【図６】本発明の実施の形態に係る走査線駆動回路の動作を示すタイムチャートである。
【図７】本発明の実施の形態に係る走査線駆動回路の動作を示すタイムチャートである。
【図８】本発明の実施の形態の第１の変形例に係るパルス幅制御回路の構成を示す回路図である。
【図９】本発明の実施の形態の第２の変形例に係るパルス幅制御回路の構成を示す回路図である。
【図１０】本発明の実施の形態の第３の変形例に係るパルス幅制御回路の構成を示す回路図である。
【図１１】従来の走査線駆動回路の構成の一部を示す回路図である。
【符号の説明】
１ａ〜１ｄ…セレクトデータ生成回路
２ａ〜２ｄ…変換回路
３…シフトレジスタ
４…コントローラ
５…走査線駆動回路
６…出力制御回路部
７…データ線駆動回路
８…液晶パネル
９ａ〜９ｄ…パルス幅制御回路
１０ａ…クロック入力端子
１０ｂ…スタート信号入力端子
１０ｃ…第１制御信号端子
１０ｄ…第２制御信号端子
１０ｅ…第３制御信号端子
１０ｆ〜１０ｋ…駆動電圧出力端子
１０ｌ…基準駆動信号出力端子
１３ａ…第１インバータ
１３ｂ…第１のカウンタ
１３ｃ…第２のカウンタ
１３ｄ…第３のカウンタ
１４…リセット信号生成回路
１４ａ…リセット信号用インバータ
１４ｂ…スタート信号用ＮＯＲ回路
１４ｃ…３入力ＮＯＲ回路
２２…制御信号出力端子
２３、２２１…第１ＮＡＮＤ回路
２４、２２２…第２ＮＡＮＤ回路
２５、２２３…第３ＮＡＮＤ回路
２６、２２４…第４ＮＡＮＤ回路
３０ａ〜３０ｄ…カウンタ部
７１…第１バッファ
７１ａ、７１ｂ、７２ａ、７２ｂ、７３ａ、７３ｂ、９３ａ、９３ｂ…インバータ
７２…第２バッファ
７３…第３バッファ
７４ａ〜７４ｉ…出力制御回路
９０ａ〜９０ｌ…ボンディングパッド
９１…半導体集積回路（チップ状態）
９２…モールド樹脂
９３…バッファ回路
９５…半導体チップ
９６…半導体集積回路（パッケージ状態）
１３２…第２インバータ
１３３…第３インバータ
１３４…第１クロックドインバータ
１３５…第３クロックドインバータ
１３６…初段のＮＯＲ回路
１３７…第２クロックドインバータ
１３８…第４クロックドインバータ
１３９…次段のＮＯＲ回路
２１１、２３１…第１の変換回路用インバータ
２１２、２３２…第２の変換回路用インバータ
２１３、２３３…第３の変換回路用インバータ
２１４、２３４…第１ＯＲ回路
２１５、２３５…第２ＯＲ回路
２１６、２３６…第３ＯＲ回路
２１７、２３７…ＮＡＮＤ回路
【図１】
2004252325.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004252325.tif 000009
【図８】
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【図９】
2004252325.tif 000011
【図１０】
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【図１１】
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