(57)【要約】【課題】通常のスタンバイ機能で実現できる以上の低消費電力化を図れるクロック制御回路およびインタフェース回路を提供する。【解決手段】アクティブのクロックイネーブル信号を受けると第１クロックＣＬＫＡに同期して第２クロックＣＬＫを生成し処理回路に供給するクロックイネーブラ２０３と、第１クロックに同期して入力データに含まれるスタートビットへの切り替わりタイミングを検出するエッジ検出部２０１と、検出信号を受けるとクロックイネーブル信号をアクティブにしてクロックイネーブラ２０３に出力し、アクティブのノイズ信号を受けるとクロックイネーブル信号を非アクティブとするクロック制御部２０２と、第２クロックＣＬＫを受けて動作し、検出信号の開始タイミングから所定時間経過後に、ノイズを検出するとノイズ信号をアクティブにしてクロック制御部２０２に出力するノイズ判別部２０４とを設ける。【選択図】      図１
2004199580.tif 000002
【特許請求の範囲】
【請求項１】
データの処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路であって、
アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして少なくとも上記処理回路に供給する動作クロック生成手段と、
上記第１クロックに同期して、データ入力の開始タイミングを検出すると、開始検出信号を生成する開始検出信号生成手段と、
上記開始検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力するクロック制御手段と
を有するクロック制御回路。
【請求項２】
上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、入力データの所定の状態を検出すると停止検出信号を上記クロック制御手段に出力する停止検出信号生成手段を、さらに有し、
上記クロック制御手段は、少なくとも上記停止検出信号生成手段による上記停止検出信号を受けると上記クロックイネーブル信号を非アクティブとする
請求項１記載のクロック制御回路。
【請求項３】
上記クロック制御手段は、上記開始検出信号に応答して上記クロックイネーブル信号をアクティブにした後、上記動作クロックを受けると、当該クロックイネーブル信号を上記停止検出信号を入力するまでアクティブ状態に保持する
請求項２記載のクロック制御回路。
【請求項４】
上記開始検出信号生成手段は、入力データの先頭部に含まれるスタートビットへの切り替わりタイミングを検出すると開始検出信号を生成して上記クロック制御手段に出力し、
上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の入力に、正規のデータがとるべきレベルと異なるレベルを検出するとノイズを検出したものとして上記停止検出信号を上記クロック制御手段に出力する
請求項２記載のクロック制御回路。
【請求項５】
上記処理回路には、データ処理に伴って割り込み信号を生成して上記クロック制御回路に供給する回路を含み、
上記クロック制御手段は、上記割り込み信号を受けると上記クロックイネーブル信号を非アクティブとする
請求項２記載のクロック制御回路。
【請求項６】
上記開始検出信号生成手段は、外部からのクロックのレベル切り替わりタイミングに基づいて、上記開始検出信号を生成して上記クロック制御手段に出力し、
上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の外部からのクロックのレベル切り替わりタイミングに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する
請求項２記載のクロック制御回路。
【請求項７】
上記開始検出信号生成手段は、外部からのデータおよびクロックのレベルに基づいて、上記開始検出信号を生成して上記クロック制御主手段に出力し、
上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の外部からのデータおよびクロックのレベルに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する
請求項２記載のクロック制御回路。
【請求項８】
所定長の入力データの取り込み処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路を有する調歩同期型インタフェース回路あって、
上記クロック制御回路は、
アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして上記処理回路に供給する動作クロック生成手段と、
上記第１クロックに同期して、入力データの先頭部に含まれるスタートビットへの切り替わりタイミングを検出すると開始検出信号を生成する開始検出信号生成手段と、
上記開始検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力し、アクティブの停止検出信号を受けると上記クロックイネーブル信号を非アクティブとするクロック制御手段と、
上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記開始検出信号の生成から所定時間経過後の入力に、正規のデータがとるべきレベルと異なるレベルを検出するとノイズを検出したものとして上記停止検出信号をアクティブにして上記クロック制御手段に出力する停止検出信号生成手段と
を有するインタフェース回路。
【請求項９】
上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の入力に、正規のデータがとるべきレベルを検出すると、上記停止検出信号を非アクティブに保持して、スタートビット信号をアクティブで出力し、
上記処理回路には、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記スタートビット信号をアクティブで受けると上記入力データの取り込みタイミングを生成するタイミング生成手段を含む
請求項８記載のインタフェース回路。
【請求項１０】
上記タイミング生成手段は、データ処理に伴って割り込み信号を生成して上記クロック制御回路に供給し、
上記クロック制御手段は、上記割り込み信号を受けると上記クロックイネーブル信号を非アクティブとする
請求項９記載のインタフェース回路。
【請求項１１】
所定長の入力データの取り込み処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路を有するクロック同期型インタフェース回路であって、
上記クロック制御回路は、
アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして上記処理回路に供給する動作クロック生成手段と、
上記第１クロックに同期して、外部からのクロックのレベル切り替わりタイミングに基づいて、開始検出信号を生成する開始検出信号生成手段と、
上記開始検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力し、アクティブの停止検出信号を受けると上記クロックイネーブル信号を非アクティブとするクロック制御手段と、
上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記開始検出信号の生成から所定時間経過後の外部からのクロックのレベル切り替わりタイミングに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する停止検出信号生成手段と
を有するインタフェース回路。
【請求項１２】
上記処理回路には、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、少なくとも上記開始検出信号を受けると上記入力データの取り込みタイミングを生成するタイミング生成手段を含む
請求項１１記載のインタフェース回路。
【請求項１３】
所定長の入力データの取り込み処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路を有するインタＩＣバス同期型インタフェース回路であって、
上記クロック制御回路は、
アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして上記処理回路に供給する動作クロック生成手段と、
上記第１クロックに同期して、外部からのデータおよびクロックのレベルに基づいて、開始検出信号を生成する開始検出信号生成手段と、
上記検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力し、アクティブの停止検出信号を受けると上記クロックイネーブル信号を非アクティブとするクロック制御手段と、
上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記開始検出信号の生成から所定時間経過後の外部からのデータおよびクロックのレベルに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する停止検出信号生成手段と
を有するインタフェース回路。
【請求項１４】
上記処理回路には、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、少なくとも上記開始検出信号を受けると上記入力データの取り込みタイミングを生成するタイミング生成手段を含む
請求項１３記載のインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば調歩同期型、クロック同期型、あるいはインタＩＣ（Ｉ2Ｃ）バス型等のシリアルインタフェース回路等に適用されるクロック制御回路およびインタフェース回路に関するものである。
【０００２】
【従来の技術】
調歩同期型シリアルインタフェースユニット（ＵＡＲＴ：Universal Asynchronous Receiver/Transmitter ）は、送信ブロック、受信ブロックをそれぞれ別々に内蔵しており、全２重通信が可能である。
送信ブロックは、たとえばＵＡＲＴ送信バッファレジスタ、送信シフトレジスタ、送信ステイタスレジスタ、ＵＡＲＴコントロールレジスタおよび制御回路により構成される。
受信ブロックは、たとえばＵＡＲＴ受信バッファレジスタ、受信シフトレジスタ、受信ステイタスレジスタおよび制御回路により構成される。
【０００３】
クロック同期型シリアルインタフェースユニットは、たとえばシフトレジスタ、バッファＲＡＭ、シリアルモードレジスタ、コントロールステイタスレジスタ、シリアルクロック制御回路、チップセレクト制御回路により構成される。
【０００４】
Ｉ2 Ｃバス型シリアルインタフェースユニットは、たとえばデータシフトレジスタ、アドレスレジスタ、コントロールステイタスレジスタ、クロックコントロールモードレジスタにより構成される。
【０００５】
【発明が解決しようとする課題】
ところで、このような各種シリアルインタフェースユニットにおける受信系回路においては、外部との通信において、受信待ち状態にある場合、内蔵する通信用モジュールは動作させておくが、ＣＰＵへのクロック供給は停止しておくことにより、消費電力を低く抑えるというスタンバイ機能等が利用されている。
【０００６】
この場合、通信用受信ブロックにおいては、全体が常に動作し続けることになり、この状態が長時間続くと、これによる電力の消費も、無視できないものとなる。
このため、今後、受信ブロックの電力消費をいかに抑えるかが問題となる。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、通常のスタンバイ機能で実現できる以上の低消費電力化を図れるクロック制御回路およびインタフェース回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、データの処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロックの供給を制御するクロック制御回路であって、アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして少なくとも上記処理回路に供給する動作クロック生成手段と、上記第１クロックに同期して、データ入力の開始タイミングを検出すると、開始検出信号を生成する開始検出信号生成手段と、上記開始検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力するクロック制御手段とを有する。
【０００９】
好適には、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、入力データの所定の状態を検出すると停止検出信号を上記クロック制御手段に出力する停止検出信号生成手段を、さらに有し、上記クロック制御手段は、少なくとも上記停止検出信号生成手段による上記停止検出信号を受けると上記クロックイネーブル信号を非アクティブとする。
【００１０】
また、上記クロック制御手段は、上記開始検出信号に応答して上記クロックイネーブル信号をアクティブにした後、上記動作クロックを受けると、当該クロックイネーブル信号を上記停止検出信号を入力するまでアクティブ状態に保持する。
【００１１】
また、上記開始検出信号生成手段は、上記開始検出信号生成手段は、入力データの先頭部に含まれるスタートビットへの切り替わりタイミングを検出すると開始検出信号を生成して上記クロック制御手段に出力し、上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の入力に、正規のデータがとるべきレベルと異なるレベルを検出するとノイズを検出したものとして上記停止検出信号を上記クロック制御手段に出力する。
【００１２】
また、上記処理回路には、データ処理に伴って割り込み信号を生成して上記クロック制御回路に供給する回路を含み、上記クロック制御手段は、上記割り込み信号を受けると上記クロックイネーブル信号を非アクティブとする。
【００１３】
また、上記開始検出信号生成手段は、外部からのクロックのレベル切り替わりタイミングに基づいて、上記開始検出信号を生成して上記クロック制御手段に出力し、上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の外部からのクロックのレベル切り替わりタイミングに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する。
【００１４】
また、上記開始検出信号生成手段は、外部からのデータおよびクロックのレベルに基づいて、上記開始検出信号を生成して上記クロック制御主手段に出力し、上記停止検出信号生成手段は、上記開始検出信号の生成から所定時間経過後の外部からのデータおよびクロックのレベルに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する。
【００１５】
また、本発明の第２の観点は、所定長の入力データの取り込み処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路を有する調歩同期型インタフェース回路であって、上記クロック制御回路は、アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして上記処理回路に供給する動作クロック生成手段と、上記第１クロックに同期して、入力データの先頭部に含まれるスタートビットへの切り替わりタイミングを検出すると開始検出信号を生成する開始検出信号生成手段と、上記開始検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力し、アクティブの停止検出信号を受けると上記クロックイネーブル信号を非アクティブとするクロック制御手段と、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記開始検出信号の生成から所定時間経過後の入力に、正規のデータがとるべきレベルと異なるレベルを検出するとノイズを検出したものとして上記停止検出信号をアクティブにして上記クロック制御手段に出力する停止検出信号生成手段とを有する。
【００１６】
好適には、上記停止検出信号生成手段は、上記入力データの開始タイミングから所定時間経過後に、正規のデータがとるべきレベルを検出すると、上記停止検出信号を非アクティブに保持して、スタートビット信号をアクティブで出力し、上記処理回路には、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記スタートビット信号をアクティブで受けると上記入力データの取り込みタイミングを生成するタイミング生成手段を含む。
【００１７】
本発明の第３の観点は、所定長の入力データの取り込み処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路を有するクロック同期型インタフェース回路であって、上記クロック制御回路は、アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして上記処理回路に供給する動作クロック生成手段と、上記第１クロックに同期して、外部からのクロックのレベル切り替わりタイミングに基づいて、開始検出信号を生成する開始検出信号生成手段と、上記検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力し、アクティブの停止検出信号を受けると上記クロックイネーブル信号を非アクティブとするクロック制御手段と、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記開始検出信号の生成から所定時間経過後の外部からのクロックのレベル切り替わりタイミングに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する停止検出信号生成手段とを有する。
【００１８】
本発明の第４の観点は、所定長の入力データの取り込み処理を動作クロックに同期して行う少なくとも一つの処理回路へのクロック供給を制御するクロック制御回路を有するＩＩＣバス同期型インタフェース回路であって、上記クロック制御回路は、アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックを生成し、上記動作クロックとして上記処理回路に供給する動作クロック生成手段と、上記第１クロックに同期して、外部からのデータおよびクロックのレベルに基づいて、開始検出信号を生成する開始検出信号生成手段と、上記検出信号生成手段による開始検出信号を受けると上記クロックイネーブル信号をアクティブにして上記動作クロック生成手段に出力し、アクティブの停止検出信号を受けると上記クロックイネーブル信号を非アクティブとするクロック制御手段と、上記動作クロック生成手段で生成された上記動作クロックを受けて動作し、上記開始検出信号の生成から所定時間経過後の外部からのデータおよびクロックのレベルに基づいて、上記停止検出信号を生成して上記クロック制御手段に出力する停止検出信号生成手段とを有する。
【００１９】
本発明によれば、たとえば、開始検出信号生成手段において、第１クロックに同期して、データ入力の開始タイミングが検出されると、開始検出信号が生成されて、クロック制御手段に出力される。
クロック制御手段では、開始検出信号生成手段による開始検出信号を受けるとクロックイネーブル信号がアクティブで動作クロック生成手段、停止検出信号生成手段に出力される。
動作クロック生成手段においては、アクティブのクロックイネーブル信号を受けると、第１クロックに同期して第２クロックが生成され、動作クロックとして処理回路に供給される。
これにより、データの取り込み等の所定の処理が行われる。
また、停止検出信号生成手段においては、入力データの所定の状態、たとえばノイズや、所定のレベルの切り替わりタイミングが検出されると、停止検出信号が生成されてクロック制御手段に出力される。
クロック制御手段では、停止検出信号生成手段による停止検出信号を受けるとクロックイネーブル信号を非アクティブとされる。
これにより、処理回路や停止検出信号生成手段への動作クロックの供給が停止て、待ち状態となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて詳細に説明する。
【００２１】
第１実施形態
図１は、本発明に係るクロック制御回路を採用した受信回路の第１の実施形態を示す回路図であって、本発明に係るクロック制御回路を調歩同期型シリアルインタフェースの受信回路に採用した実施形態を示す回路図である。
【００２２】
本調歩同期型シリアルインタフェース回路１０は、図１に示すように、受信ブロック２０およびＣＰＵ３０を有している。
ＣＰＵ３０は、受信ブロック２０で受信されたデータに対する復調等の所定の処理を行う。ＣＰＵ３０はスタンバイ機能が適用され、外部との通信において受信待ち状態にある場合、クロック供給は停止される。
本第１の実施形態においては、受信待ち状態にある場合、本発明に係るクロック制御回路の制御の下、受信ブロックにおいても一部の回路のみにクロックを供給し低消費電力化を実現している。
以下、受信ブロック２０の構成および機能について詳細に説明する。
【００２３】
なお、調歩同期型シリアルインタフェース回路１０における送受信データ（シリアルデータ）ＲｘＤのフォーマットは、図２に示すように、１ビットのスタートビットＳＴＡＢ、７ビット／８ビットのキャラクタビットＣＲＣＢ、パリティビットＰＲＹＢ、および１ビット／２ビットのストップビットＳＴＰＢにより１データフレームが構成されている。
シリアルデータＲｘＤの立ち下がりから１ビットがスタートビットＳＴＡＢを構成しており、受信ブロック２０はこのスタートビットの検出してから所定の時間経過後の所定のタイミングでシリアルデータをシフトレジスタに取り込む。
【００２４】
受信ブロック２０は、図１に示すように、開始検出信号生成手段としてのエッジ検出部（ＥＤＧＤＴ）２０１、クロック制御部（ＣＫＣＴＬ）２０２、動作クロック生成手段としてのクロックイネーブラ（ＣＬＫＥＮ）２０３、停止検出信号生成手段としてのスタートビットノイズ判別部（ＮＯＩＤＳ）２０４、タイミング生成部（ＴＭＧＧＥＮ）２０５、シフトレジスタ（ＳＦＴＲＥＧ）２０６、および受信バッファ（ＲＣＶＢＵＦ）２０７を有している。
これらの構成要素のうち、エッジ検出部（ＥＤＧＤＴ）２０１、クロック制御部（ＣＫＣＴＬ）２０２、クロックイネーブラ（ＣＬＫＥＮ）２０３、およびスタートビットノイズ判別部（ＮＯＩＤＳ）２０４により本発明に係るクロック制御回路が構成されている。
【００２５】
受信ブロック２０においては、スタートビットＳＴＡＢの待ち状態（受信待ち状態）の場合、シリアル入力ＲｘＤの立ち下がりを検出するための第１クロックＣＬＫＡのみが有効であり、エッジ検出部２０１、およびクロックイネーブラ２０３に供給されている。
このとき、クロック制御部（ＣＫＣＴＬ）２０２、スタートビットノイズ判別部（ＮＯＩＤＳ）２０４、タイミング生成部（ＴＭＧＧＥＮ）２０５、シフトレジスタ（ＳＦＴＲＥＧ）２０６、および受信バッファ（ＲＣＶＢＵＦ）２０７には、通常に動作するための第２クロックＣＬＫは供給されない。
そして、シリアル入力ＲｘＤの立ち下がりを検出すると、全体に第２クロックＣＬＫの供給を開始する。
【００２６】
エッジ検出部２０１は、フリップフロップ２０１１〜２０１３、および２入力ＡＮＤゲート２０１４を有している。
３つのフリップフロップ２０１１〜２０１３は、シリアルデータＲｘＤの入力に対して入力端子（Ｄ）、出力端子（Ｑ）が縦続接続され、第３段目のフリップフロップ２０１３の出力ＱがＡＮＤゲート２０１４の正入力に接続され、ＡＮＤゲート２０１４の負入力が第２段目のフリップフロップ２０１２の出力Ｄに接続されている。
エッジ検出部２０１は、縦続接続された３つのフリップフロップ２０１１〜２０１３により、第１クロックＣＬＫＡに同期して入力シリアルデータＲｘＤの立ち下がりエッジを検出して順次にラッチする。
そして、エッジ検出部２０１は、第２段目のフリップフロップ２０１２の出力端子から、１クロック分遅延させたシリアルデータＲｘＤ ｄを、ＡＮＤゲート２０１４の負入力、並びに、スタートビットノイズ判別部２０４およびタイミング生成部２０５に出力する。
また、エッジ検出部２０１は、第３段目のフリップフロップ２０１３でシリアルデータＲｘＤ ｄの立ち下がりを第１クロックＣＬＫＡに同期してラッチする。これにより、フリップフロップ２０１３の出力が１クロック間ハイレベルとなり、ＡＮＤゲート２０１４から開始検出信号としてのハイレベルのエッジ検出信号ＲｘＤ fedge を１クロック間だけクロック制御部２０２に出力する。
また、フリップフロップ２０１１〜２０１３は、リセット信号ＲＳＴによりリセットされる。
【００２７】
クロック制御部２０２は、２入力ＯＲゲート２０２１，２０２２、およびフリップフロップ２０２３を有する。
クロック制御部２０２において、ＯＲゲート２０２１の正入力がエッジ検出部２０１のエッジ検出信号ＲｘＤ fedge の供給ラインに接続され、負入力がフリップフロップ２０２３の出力Ｑに接続されている。そして、フリップフロップ２０２３の入力ＤがＯＲゲート２０２２の出力に接続されている。
また、ＯＲゲート２０２２の一方の入力がスタートビットノイズ判別回路２０４のノイズ信号ＮＯＩＳの出力ラインに接続され、他方の入力がタイミング生成部２０５の割り込み信号ＩＮＴＲＰＴの出力ラインに接続されている。
【００２８】
クロック制御部２０２は、初期状態では、ノイズ信号ＮＯＩＳおよび割り込み信号ＩＮＴＲＰＴがローレベルで供給されることから、ＯＲゲート２０２２の出力信号ＳＴＯＰ ＣＬＫをローレベルの保持し、フリップフロップ２０２３には有効な第２クロックＣＬＫが供給されていないことから、フリップフロップ２０２３の出力信号ＳＴＯＰ ＣＬＫ ｄをたとえばハイレベルに保持する。したがって、ＯＲゲート２０２１の出力であるクロックイネーブルＣＬＫ ＥＮをローレベルに保持する。
この状態で、ハイレベルのエッジ検出信号ＲｘＤ fedge をハイレベルで受けると、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮをハイレベルに切り替えてクロックイネーブラ２０３に出力する。
そして、クロックイネーブラ２０３により第２クロックＣＬＫが供給されると、フリップフロップ２０２３がローレベルの信号ＳＴＯＰ ＣＬＫをラッチすることから、フリップフロップ２０２３の出力信号ＳＴＯＰ ＣＬＫ ｄがローレベルに切り替わり、ＯＲゲート２０２１の負入力に供給されるようになることから、以降、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮを連続してハイレベルに保持する。
【００２９】
また、クロック制御部２０２は、ノイズ信号ＮＯＩＳまたは割り込み信号ＩＮＴＲＰＴがハイレベルに切り替わると、ＯＲゲート２０２２の出力信号ＳＴＯＰＣＬＫがハイレベルに切り替わることから、第２クロックＣＬＫに同期するフリップフロップ２０２３はハイレベルの信号をラッチする。これにより、フリップフロップ２０２３の出力信号ＳＴＯＰ ＣＬＫ ｄがハイレベルに切り替わりＯＲゲート２０２１の負入力に供給されるようになることから、以降、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮはローレベルに保持する。
また、フリップフロップ２０２３は、リセット信号ＲＳＴによりリセットされる。
【００３０】
クロックイネーブラ２０３は、フリップフロップ２０３１および２入力ＡＮＤゲート２０３２を有する。
フリップフロップ２０３１は、入力Ｄがクロック制御部２０２のクロックイネーブル信号ＣＬＫ ＥＮの供給ラインに接続され、出力ＱがＡＮＤゲート２０３２の一方の入力に接続されている。そして、フリップフロップ２０３１のクロック入力（負入力）ＧおよびＡＮＤゲート２０３２の他方の入力が第１クロックＣＬＫＡの供給ラインに接続されている。
【００３１】
クロックイネーブラ２０３は、クロック制御部２０２からクロックイネーブル信号ＣＬＫ ＥＮをハイレベルで受けている場合には、第１クロックＣＬＫＡに同期してフリップフロップ２０３１にハイレベルの信号をラッチすることから、フリップフロップ２０３１の出力をハイレベルに保持する。これにより、ＡＮＤゲート２０３２から第１クロックＣＬＫＡの周期と同様の第２クロックＣＬＫを生成し、動作クロックとしてクロック制御部２０２のフリップフロップ２０２３、スタートビットノイズ判別部２０４、タイミング生成部２０５、シフトレジスタ２０６、および受信バッファ２０７に供給する。
一方、クロックイネーブラ２０３は、クロック制御部２０２からのクロックイネーブル信号ＣＬＫ ＥＮをローレベルで受けている場合には、第１クロックＣＬＫＡに同期してフリップフロップ２０３１にローレベルの信号をラッチすることから、フリップフロップ２０３１の出力をローレベルに保持する。これにより、ＡＮＤゲート２０３２からの第２クロックＣＬＫの供給を停止する。
【００３２】
スタートビットノイズ判別部２０４は、３ビットカウンタ２０４１、比較器２０４２、および２入力ＡＮＤゲート２０４３，２０４４を有する。
【００３３】
３ビットカウンタ２０４１は、クロックイネーブラ２０３から有効な第２クロックＣＬＫの入力数をカウントし、カウント値を比較器２０４２に出力する。
３ビットカウンタ２０４１は、タイミング生成部２０５によるサーチ信号ＳＲＣＨまたはリセット信号ＲＳＴによりクリアされる。
【００３４】
比較器２０４２は、カウンタ２０４１のカウント値とあらかじめ設定した値、たとえば「７」とを比較し、カウント値が７になるとハイレベルの信号Ｓ２０４２をＡＮＤゲート２０４３，２０４４の一方の入力に出力する。
この比較器２０４２に設定される値７は、１フレームデータである入力シリアルデータＲｘＤの略中間部に相当する値であり、この位置でエッジ検出部２０１のシリアルデータＲｘＤ ｄがローレベルに保持されているのであれば、ノイズではなく、ハイレベルの場合には、ノイズであると判別するための値である。
【００３５】
ＡＮＤゲート２０４３の他方の入力（負入力）およびＡＮＤゲート２０４４の他方の入力は、エッジ検出部２０１のシリアルデータＲｘＤ ｄの出力ラインに接続されている。
入力したスタートビットを含むシリアルデータがノイズでなければローレベルに保持されているはずであることから、ＡＮＤゲート２０４３は、ハイレベルのスタートビット信号ＳＴＡＢＴをタイミング生成部２０５に出力し、ＡＮＤゲート２０４４はローレベルのノイズ信号ＮＯＩＳをクロック制御部２０２およびタイミング生成部２０５に出力する。
一方、入力したスタートビットを含むシリアルデータがノイズであれば、第２クロックＣＬＫの７カウントの位置（実際には８クロック時）ではハイレベルに保持されているはずであることから、ＡＮＤゲート２０４３は、ローレベルのスタートビット信号ＳＴＡＢＴをタイミング生成部２０５に出力し、ＡＮＤゲート２０４４は停止検出信号としてのハイレベルのノイズ信号ＮＯＩＳをクロック制御部２０２およびタイミング生成部２０５に出力する。
【００３６】
本第１の実施形態では、正規のスタートビットか、ノイズかの判別方法としては、たとえばボーレートクロックの周期が、動作クロックの周期の１６倍の場合、立ち下がりを検出してから８クロック後、シリアルデータＲｘＤがローレベルであれば、スタートビットとみなし、逆にハイレベルであれば、ノイズとみなすように構成している。また、これ以外の方法を用いてもよいことは勿論である。
【００３７】
タイミング生成部２０５は、クロックイネーブラ２０３による第２クロックＣＬＫに同期して動作し、受信待ち状態にあり、スタートビットノイズ判別部２０４によるスタートビット信号ＳＴＡＢＴおよびノイズ信号ＮＯＩＳをローレベルで受けているときは、サーチ信号ＳＲＣＨをハイレベルでスタートビットノイズ判別部２０４の３ビットカウンタ２０４１に供給する。
タイミング生成部２０５は、スタートビットノイズ判別部２０４によるスタートビット信号ＳＴＡＢＴをハイレベルで受け、ノイズ信号ＮＯＩＳをローレベルで受けると、サーチ信号ＳＲＣＨをローレベルに切り替えてスタートビットノイズ判別部２０４の３ビットカウンタ２０４１をクリアさせカウント値を０に保持させ、所定時間経過後に、シフトレジスタ２０６に対して入力データをシフトインさせるためのシフト信号ＳＦＴを供給する。また、タイミング生成部２０５は、受信が完了すると所定のタイミングで割り込み信号ＩＮＴＲＰＴをハイレベルに切り替えてクロック制御部２０２、受信バッファ２０７、およびＣＰＵ３０に供給する。
また、タイミング生成部２０５は、スタートビットノイズ判別部２０４によるスタートビット信号ＳＴＡＢＴをローレベルで受け、ノイズ信号ＮＯＩＳをハイレベルで受けると、ノイズを受信し、データ受信ではないものとして、サーチ信号ＳＲＣＨをハイレベルのままに保持し、またシフト信号ＳＦＴ、および割り込み信号ＩＮＴＲＰＴの出力を行わない。
【００３８】
シフトレジスタ２０６は、クロックイネーブラ２０３による第２クロックＣＬＫに同期して動作し、タイミング生成部２０５によるシフト信号ＳＦＴを受けてエッジ検出部２０１によるシリアルデータＲｘＤ ｄをシフトインし、保持データを受信バッファ２０７に供給する。
【００３９】
受信バッファ２０７は、クロックイネーブラ２０３による第２クロックＣＬＫに同期して動作し、シフトレジスタ２０６による１フレーム分のデータを一時保持し、たとえばタイミング生成部２０５による割り込み信号ＩＮＴＲＰＴを受けると、保持データをＣＰＵ３０に供給する。
【００４０】
次に、上記構成による動作を、図３（Ａ）〜（Ｎ）および図４（Ａ）〜（Ｍ）のタイミングチャートに関連付けて説明する。
図３（Ａ）〜（Ｎ）はノイズがなく正規の動作を説明するためのタイミングチャートである。
図４（Ａ）〜（Ｍ）はノイズを拾った場合の動作を説明するためのタイミングチャートである。
【００４１】
まず、受信ブロック２０においては、スタートビットＳＴＡＢの待ち状態（受信待ち状態）の場合、図３（Ａ）および図４（Ａ）に示すシリアル入力ＲｘＤの立ち下がりを検出するための第１クロックＣＬＫＡのみが有効であり、エッジ検出部２０１、およびクロックイネーブラ２０３に供給されている。
このとき、クロック制御部２０２、スタートビットノイズ判別部２０４、タイミング生成部２０５、シフトレジスタ２０６、および受信バッファ２０７には、通常に動作するための第２クロックＣＬＫは供給されていない。
【００４２】
エッジ検出部２０１では、縦続接続された３つのフリップフロップ２０１１〜２０１３により、第１クロックＣＬＫＡに同期して、図３（Ｂ）および図４（Ｂ）に示すような入力シリアルデータＲｘＤの立ち下がりエッジが検出されて順次にラッチされる。
そして、エッジ検出部２０１においては、第２段目のフリップフロップ２０１２の出力端子から、図３（Ｃ）および図４（Ｃ）に示すような１クロック分遅延させたシリアルデータＲｘＤ ｄが、ＡＮＤゲート２０１４の負入力、並びに、スタートビットノイズ判別部２０４およびタイミング生成部２０５に出力される。
また、エッジ検出部２０１においては、第３段目のフリップフロップ２０１３でシリアルデータＲｘＤ ｄの立ち下がりが第１クロックＣＬＫＡに同期してラッチされる。これにより、フリップフロップ２０１３の出力が１クロック間ハイレベルとなり、図３（Ｄ）および図４（Ｄ）に示すような、ＡＮＤゲート２０１４からハイレベルのエッジ検出信号ＲｘＤ fedge が１クロック間だけクロック制御部２０２に出力される。
【００４３】
クロック制御部２０２においては、初期状態では、図３（Ｍ）および図４（Ｍ），（Ｊ）に示すように、割り込み信号およびがＩＮＴＲＰＴノイズ信号ＮＯＩＳローレベルで供給されることから、ＯＲゲート２０２２の出力信号ＳＴＯＰ ＣＬＫがローレベルに保持されている。そして、この時点では、フリップフロップ２０２３には有効な第２クロックＣＬＫが供給されていないことから、フリップフロップ２０３の出力信号ＳＴＯＰ ＣＬＫ ｄがハイレベルで、ＯＲゲート２０２１の出力であるクロックイネーブルＣＬＫ ＥＮが、図３（Ｇ）および図４（Ｇ）に示すように、ローレベルに保持されている。
この状態で、上述したように、ハイレベルのエッジ検出信号ＲｘＤ fedge がハイレベルで入力されると、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮが、図３（Ｇ）および図４（Ｇ）に示すように、ハイレベルに切り替えられてクロックイネーブラ２０３に出力される。
【００４４】
クロックイネーブラ２０３においては、クロック制御部２０２からクロックイネーブル信号ＣＬＫ ＥＮがハイレベルで入力されたことから、第１クロックＣＬＫＡに同期してフリップフロップ２０３１にハイレベルの信号がラッチされる。これにより、図３（Ｈ）および図４（Ｈ）に示すように、ＡＮＤゲート２０３２から第１クロックＣＬＫＡの周期と同様の第２クロックＣＬＫが生成され、クロック制御部２０２のフリップフロップ２０２３、スタートビットノイズ判別部２０４の３ビットカウンタ２０４１、タイミング生成部２０５、シフトレジスタ２０６、および受信バッファ２０７に供給される。
【００４５】
そして、クロック制御部２０２においては、クロックイネーブラ２０３により第２クロックＣＬＫが供給されると、フリップフロップ２０２３に図３（Ｅ）および図４（Ｅ）に示すようなローレベルの信号ＳＴＯＰ ＣＬＫがラッチされる。その結果、図３（Ｆ）および図４（Ｆ）に示すように、フリップフロップ２０２３の出力信号ＳＴＯＰ ＣＬＫ ｄがローレベルに切り替わり、ＯＲゲート２０２１の負入力に供給されるようになることから、以降、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮを連続してハイレベルに保持される。
これにより、図３（Ｈ）および図４（Ｈ）に示すように、クロックイネーブラ２０３から第２クロックＣＬＫが連続して、クロック制御部２０２のフリップフロップ２０２３、スタートビットノイズ判別部２０４の３ビットカウンタ２０４１、タイミング生成部２０５、シフトレジスタ２０６、および受信バッファ２０７に供給される。
第２クロックＣＬＫが供給されたタイミング生成部２０５、シフトレジスタ２０６、および受信バッファ２０７は動作状態となる。
【００４６】
また、第２クロックＣＬＫの供給されたスタートビットノイズ判別部２０４の３ビットカウンタ２０４１では、クロックイネーブラ２０３からの第２クロックＣＬＫの入力数がカウントされ、そのカウント値を比較器２０４２に出力される。
比較器２０４２においては、カウンタ２０４１のカウント値とあらかじめ設定した値、たとえば「７」とが比較され、カウント値が７になるハイレベルの信号Ｓ２０４２がＡＮＤゲート２０４３，２０４４の一方の入力に出力される。
この比較器２０４２に設定される値７は、１フレームデータである入力シリアルデータＲｘＤの略中間部に相当する値であり、この位置でエッジ検出部２０１のシリアルデータＲｘＤ ｄがローレベルに保持されているのであれば、ノイズではなく、ハイレベルの場合には、ノイズであると判別するための値である。
【００４７】
そして、入力したスタートビットを含むシリアルデータがノイズでなければローレベルに保持されているはずであることから、図３（Ｊ）に示すように、ＡＮＤゲート２０４３からハイレベルのスタートビット信号ＳＴＡＢＴがタイミング生成部２０５に出力される。一方、ＡＮＤゲート２０４４からはローレベルのノイズ信号ＮＯＩＳがクロック制御部２０２およびタイミング生成部２０５に出力される。
このとき、図３（Ｍ）に示すように、割り込み信号ＩＮＴＲＰＴもローレベルであることから、図３（Ｇ）に示すように、クロック制御部２０２からはクロックイネーブル信号ＣＬＫはハイレベルに保持される。その結果、図３（Ｈ）に示すように、クロックイネーブラ２０３から第２クロックＣＬＫからの供給が、連続して行われる。
【００４８】
タイミング生成部２０５においては、図３（Ｊ），（Ｋ）に示すように、ハイレベルのスタートビット信号ＳＴＡＢＴおよびローレベルのノイズ信号ＮＯＩＳを受けると、サーチ信号ＳＲＣＨがハイレベルからローレベルに切り替えられて、スタートビットノイズ判別部２０４の３ビットカウンタ２０４１に供給される。
これにより、図３（Ｉ）に示すように、スタートビットノイズ判別部２０４の３ビットカウンタ２０４１がカウント値が０にクリアされる。
【００４９】
タイミング生成部２０５においては、スタートビット信号ＳＴＡＢＴを受けてから、所定時間経過後に、図３（Ｌ）に示すように、シフトレジスタ２０６に対して入力データをシフトインさせるためのシフト信号ＳＦＴが供給される。
これにより、シフトレジスタ２０６では、タイミング生成部２０５によるシフト信号ＳＦＴを受けてデータがシフトインされ、保持データが受信バッファ２０７に供給される。
受信バッファ２０７では、クロックイネーブラ２０３による第２クロックＣＬＫに同期してシフトレジスタ２０６によるデータが一時保持される。
そして、タイミング生成部２０５においては、図３（Ｍ）に示すように、受信が完了すると所定のタイミングで割り込み信号ＩＮＴＲＰＴをハイレベルに切り替えられ、クロック制御部２０２、受信バッファ２０７、およびＣＰＵ３０に供給される。
割り込み信号ＩＮＴＲＰＴを受けたＣＰＵ３０は、図３（Ｎ）に示すように、この時点からクロックＣＰＵＣＬＫが供給されて動作状態となり、タイミング生成部２０５による割り込み信号ＩＮＴＲＰＴを受けた受信バッファ２０７から保持データが供給され、供給データに対する所定の処理が行われる。
【００５０】
割り込み信号ＩＮＴＲＰＴを発生したタイミング生成部２０５では、図３（Ｋ）に示すように、サーチ信号ＳＲＣＨがハイレベルに切り替えられて、スタートビットノイズ判別部２０４の３ビットカウンタ２０４１に供給される。
これにより、スタートビットノイズ判別部２０４の３ビットカウンタ２０４１がカウント値０からカウント可能状態となる。
【００５１】
これらと並行して、クロック制御部２０２においては、割り込み信号ＩＮＴＲＰＴがハイレベルに切り替わると、図３（Ｅ）に示すように、ＯＲゲート２０２２の出力信号ＳＴＯＰ ＣＬＫがハイレベルに切り替わることから、第２クロックＣＬＫに同期するフリップフロップ２０２３にはハイレベルの信号をラッチされる。これにより、図３（Ｆ）に示すように、フリップフロップ２０３の出力信号ＳＴＯＰ ＣＬＫ ｄがローレベルに切り替わりＯＲゲート２０２１の負入力に供給されるようになることから、図３（Ｇ）に示すように、以降、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮがローレベルに保持される。
その結果、クロックイネーブラ２０３では、第１クロックＣＬＫＡに同期してフリップフロップ２０３１にローレベルの信号がラッチされることから、フリップフロップ２０３１の出力がローレベルに保持される。これにより、図３（Ｋ）に示すように、ＡＮＤゲート２０３２からの第２クロックＣＬＫの供給が停止される。
すなわち、次の正規シリアル入力があるまで、待ち状態となる。
【００５２】
一方、入力したスタートビットを含むシリアルデータがノイズであれば、第２クロックＣＬＫの７カウントの位置ではハイレベルに保持されているはずであることから、スタートビットノイズ判別部２０４のＡＮＤゲート２０４３からは、ローレベルのスタートビット信号ＳＴＡＢＴがタイミング生成部２０５に出力される。これに対して、ＡＮＤゲート２０４４からは、図４（Ｊ）に示すように、ハイレベルのノイズ信号ＮＯＩＳがクロック制御部２０２およびタイミング生成部２０５に出力される。
【００５３】
クロック制御部２０２においては、ノイズ信号ＮＯＩＳがハイレベルに切り替わると、図４（Ｅ）に示すように、ＯＲゲート２０２２の出力信号ＳＴＯＰ ＣＬＫがハイレベルに切り替わることから、第２クロックＣＬＫに同期するフリップフロップ２０２３にはハイレベルの信号をラッチされる。これにより、図４（Ｆ）に示すように、フリップフロップ２０３の出力信号ＳＴＯＰ ＣＬＫ ｄがローレベルに切り替わりＯＲゲート２０２１の負入力に供給されるようになることから、図３（Ｇ）に示すように、以降、ＯＲゲート２０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮがローレベルに保持される。
その結果、クロックイネーブラ２０３では、第１クロックＣＬＫＡに同期してフリップフロップ２０３１にローレベルの信号がラッチされることから、フリップフロップ２０３１の出力がローレベルに保持される。これにより、図４（Ｋ）に示すように、ＡＮＤゲート２０３２からの第２クロックＣＬＫの供給が停止される。
すなわち、次の正規シリアル入力があるまで、待ち状態となる。
【００５４】
このとき、タイミング生成部２０５においては、スタートビットノイズ判別部２０４によるスタートビット信号ＳＴＡＢＴをローレベルで受け、ノイズ信号ＮＯＩＳをハイレベルで受けると、ノイズを受信し、データ受信ではないものとして、図４（Ｋ）〜（Ｍ）に示すように、サーチ信号ＳＲＣＨがハイレベルのままに保持され、またシフト信号ＳＦＴ、および割り込み信号ＩＮＴＲＰＴの出力を行われない。
【００５５】
以上説明したように、本第１の実施形態によれば、アクティブのクロックイネーブル信号を受けると、第１クロックＣＬＫＡに同期して第２クロックＣＬＫを生成し、動作クロックとしてレジスタ等の処理回路に供給するクロックイネーブラ２０３と、第１クロックに同期して、入力データの先頭部に含まれるスタートビットへの切り替わりタイミングを検出するとエッジ検出部２０１と、エッジ検出信号を受けるとクロックイネーブル信号をアクティブにしてクロックイネーブラ２０３に出力し、アクティブのノイズ信号を受けるとクロックイネーブル信号を非アクティブとするクロック制御部２０２と、第２クロックＣＬＫを受けて動作し、入力データの開始タイミングから所定時間経過後に、正規のデータがとるべきレベルと異なるレベルを検出するとノイズを検出したものとしてノイズ信号をアクティブにしてクロック制御部２０２に出力するノイズ判別部２０４とを設けたので、以下の効果を得ることができる。
【００５６】
すなわち、受信待ち状態にあるときは、一部の回路にのみクロックを供給すればよく、ノイズにより動き出した場合も、早期に元の状態に戻ることができ、ソフトウェアの介在なしに自動的に待機状態になるので、プログラム作成時の負担増が無く、低消費電力化を容易に実現でき、クロック制御を同期回路で行うため、ハードウェアの設計が容易である等の効果が得られる。
【００５７】
また、本第１の実施形態においては、受信待ち状態にある場合、消費電力を低く抑えるためＣＰＵ３０のコアへのクロック供給は停止しておき、割り込み信号ＩＮＴＲＰＴによりＣＰＵ３０へのクロックＣＰＵＣＬＫの供給を開始するようにしたので、受信待ち状態において低消費電力を実現できる。
【００５８】
なお、本第１の実施形態においては、１フレーム分の受信バッファを持つ調歩同期型シリアルI/F についての例を示したが、複数フレーム分の受信バッファを持つ調歩同期型シリアルI/F でも利用できる。
【００５９】
第２実施形態
図５は、本発明に係るクロック制御回路の第２の実施形態を示す回路図であって、本発明に係るクロック制御回路をクロック同期型シリアルインタフェースの送受信ブロックに採用した実施形態を示す回路図である。
【００６０】
本クロック同期型シリアルインタフェース回路４０は、図５に示すように、送受信ブロック５０およびＣＰＵ６０を有している。
ＣＰＵ６０は、送受信ブロック５０で受信されたデータに対する復調等の所定の処理を行う。ＣＰＵ６０はスタンバイ機能が適用され、外部との通信において受信待ち状態にある場合、クロック供給は停止される。
本第２の実施形態においては、通信待ち状態にある場合、本発明に係るクロック制御回路の制御の下、送受信ブロックにおいても一部の回路のみにクロックを供給し低消費電力化を実現している。
以下、送受信ブロック５０の構成および機能について詳細に説明する。
【００６１】
なお、クロック同期型シリアルインタフェース回路４０は、外部からシフトクロックＳＣＫを受ける。また、送受信データのフォーマットは、８ビット（１バイト）構成である。
【００６２】
送受信ブロック５０は、図５に示すように、開始検出信号生成手段としてのエッジ検出部（ＥＤＧＤＴ）５０１、クロック制御部（ＣＫＣＴＬ）５０２、動作クロック生成手段としてのクロックイネーブラ（ＣＬＫＥＮ）５０３、カウンタ（ＣＮＴＲ）５０４、２入力ＡＮＤゲート５０５、タイミング生成部（ＴＭＧＧＥＮ）５０６、シフトレジスタ（ＳＦＴＲＥＧ）５０７、および送受信バッファ（ＳＲＢＵＦ）５０８を有している。
これらの構成要素のうち、エッジ検出部（ＥＤＧＤＴ）５０１、クロック制御部（ＣＫＣＴＬ）５０２、クロックイネーブラ（ＣＬＫＥＮ）５０３、カウンタ５０４、およびＡＮＤゲート５０５により本発明に係るクロック制御回路が構成されている。
そして、エッジ検出部５０１、カウンタ５０４、およびＡＮＤゲート５０５により停止検出信号生成手段が構成されている。
【００６３】
送受信ブロック５０においては、通信待ち状態の場合、外部からのシフトクロックＳＣＫの立ち下がりを検出するための第１クロックＣＬＫＡのみが有効であり、エッジ検出部５０１、およびクロックイネーブラ５０３に供給されている。
このとき、クロック制御部（ＣＫＣＴＬ）５０２、カウンタ５０４、タイミング生成部（ＴＭＧＧＥＮ）５０６、シフトレジスタ（ＳＦＴＲＥＧ）５０７、および送受信バッファ（ＳＲＢＵＦ）５０８には、通常に動作するための第２クロックＣＬＫは供給されない。
そして、シフトクロックＳＣＫの立ち下がりを検出すると、全体に第２クロックＣＬＫの供給を開始する。
【００６４】
エッジ検出部５０１は、第１クロックＣＬＫＡに同期して、シフトクロックＳＣＫの立ち下がりを検出するたびにハイレベルの第１エッジ検出信号ＳＣＫ fedge を１クロック間だけクロック制御部５０２およびカウンタ５０４、およびタイミング生成部５０６に出力する。
また、エッジ検出部５０１は、第１クロックＣＬＫＡに同期して、シフトクロックＳＣＫの立ち上がりを検出するたびにハイレベルの第２エッジ検出信号ＳＣＫ redge を１クロック間だけＡＮＤゲート５０４およびタイミング生成部５０６に出力する。
【００６５】
クロック制御部５０２は、２入力ＯＲゲート５０２１およびフリップフロップ２０２２を有する。
クロック制御部５０２において、ＯＲゲート５０２１の正入力がエッジ検出部５０１の開始検出信号としての第１エッジ検出信号ＳＣＫ fedge の供給ラインに接続され、負入力がフリップフロップ５０２２の出力Ｑに接続されている。そして、フリップフロップ５０２２の入力ＤがＡＮＤゲート５０５の出力に接続されている。
【００６６】
クロック制御部５０２は、初期状態では、フリップフロップ５０２２には有効な第２クロックＣＬＫが供給されていないことから、フリップフロップ５０２２の出力信号ＳＴＯＰ ｄをたとえばハイレベルに保持する。したがって、ＯＲゲート５０２１の出力であるクロックイネーブルＣＬＫ ＥＮをローレベルに保持する。
この状態で、ハイレベルの第１エッジ検出信号ＳＣＫ fedge をハイレベルで受けると、ＯＲゲート５０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮをハイレベルに切り替えてクロックイネーブラ５０３に出力する。
そして、クロックイネーブラ５０３により第２クロックＣＬＫが供給されると、フリップフロップ５０２２がローレベルの信号ＳＴＯＰをラッチすることから、フリップフロップ５０２２の出力信号ＳＴＯＰ ｄがローレベルに切り替わり、ＯＲゲート５０２１の負入力に供給されるようになることから、以降、ＯＲゲート５０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮを連続してハイレベルに保持する。
【００６７】
また、クロック制御部５０２は、ＡＮＤゲート５０５の出力信号ＳＴＯＰがハイレベルに切り替わると、第２クロックＣＬＫに同期するフリップフロップ５０２２はハイレベルの信号をラッチする。これにより、フリップフロップ５０２２の出力信号ＳＴＯＰ ｄがハイレベルに切り替わりＯＲゲート５０２１の負入力に供給されるようになることから、以降、ＯＲゲート５０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮをローレベルに保持する。
また、フリップフロップ５０２２は、リセット信号ＲＳＴによりリセットされる。
【００６８】
クロックイネーブラ５０３は、フリップフロップ５０３１および２入力ＡＮＤゲート５０３２を有する。
フリップフロップ５０３１は、入力Ｄがクロック制御部５０２のクロックイネーブル信号ＣＬＫ ＥＮの供給ラインに接続され、出力ＱがＡＮＤゲート５０３２の一方の入力に接続されている。そして、フリップフロップ５０３１のクロック入力（負入力）ＧおよびＡＮＤゲート５０３２の他方の入力が第１クロックＣＬＫＡの供給ラインに接続されている。
【００６９】
クロックイネーブラ５０３は、クロック制御部５０２からクロックイネーブル信号ＣＬＫ ＥＮをハイレベルで受けている場合には、第１クロックＣＬＫＡに同期してフリップフロップ５０３１にハイレベルの信号をラッチすることから、フリップフロップ５０３１の出力をハイレベルに保持する。これにより、ＡＮＤゲート５０３２から第１クロックＣＬＫＡの周期と同様の第２クロックＣＬＫを生成し、クロック制御部５０２のフリップフロップ５０２２、カウンタ５０４、タイミング生成部５０６、シフトレジスタ５０７、および送受信バッファ５０８に供給する。
一方、クロックイネーブラ５０３は、クロック制御部５０２からのクロックイネーブル信号ＣＬＫ ＥＮをローレベルで受けている場合には、第１クロックＣＬＫＡに同期してフリップフロップ５０３１にローレベルの信号をラッチすることから、フリップフロップ５０３１の出力をローレベルに保持する。これにより、ＡＮＤゲート５０３２からの第２クロックＣＬＫの供給を停止する。
【００７０】
カウンタ５０４は、クロックイネーブラ５０３による第２クロックＣＬＫに同期して、エッジ検出部５０１による第１エッジ検出信号ＳＣＫ fedge をカウントし、このカウント値をタイミング生成部５０６に出力する。
カウンタ５０４は、カウント値が７になると、１バイトの最終データ（８ビット目のデータ）を受信するものとして、換言すれば１バイト通信が完了するものとして０にクリアする。
また、カウンタ５０４は、カウンタ値が０の場合にのみハイレベルに設定される信号Ｓ５０４をＡＮＤゲート５０５の一方の入力に出力する。
【００７１】
ＡＮＤゲート５０５は、カウンタ５０４の出力信号Ｓ５０４とエッジ検出部５０１でシフトクロックＳＣＫの立ち上がりを検出した第２エッジ検出信号ＳＣＫredge との論理積をとり、その結果を停止検出信号としての信号ＳＴＯＰとしてクロック制御部５０２に出力する。
【００７２】
タイミング生成部５０６は、クロックイネーブラ５０３による第２クロックＣＬＫに同期して動作し、エッジ検出部５０１による第１エッジ検出信号ＳＣＫ fedge および第２エッジ検出信号ＳＣＫ redge 、並びにカウンタ５０４のカウント値を受けて、所定のタイミングでシフトレジスタ５０７に対して入力データＳＩをシフトインさせるためのシフト信号ＳＦＴを供給する。また、タイミング生成部５０６は、所定のタイミングで割り込み信号ＩＮＴＲＰＴをハイレベルに切り替えてＣＰＵ６０に供給する。
【００７３】
シフトレジスタ５０７は、クロックイネーブラ５０３による第２クロックＣＬＫに同期して動作し、タイミング生成部５０６によるシフト信号ＳＦＴを受けて入力データＳＩをシフトインし、保持データを送受信バッファ５０８に供給する。
また、シフトレジスタ５０７は、送受信バッファ５０８の保持データをシフトインし、データＳＯとして出力する。
【００７４】
送受信バッファ５０８は、クロックイネーブラ５０３による第２クロックＣＬＫに同期して動作し、シフトレジスタ５０７によるデータを一時保持し、保持データをＣＰＵ６０に供給する。
また、送受信バッファ５０８は、ＣＰＵ６０によるデータを一時保持し、保持データをシフトレジスタ５０７に供給する。
【００７５】
次に、上記構成による動作を、図６（Ａ）〜（Ｌ）のタイミングチャートに関連付けて説明する。
【００７６】
送受信ブロック５０においては、通信待ち状態の場合、外部からのシフトクロックＳＣＫの立ち下がりを検出するための、図６（Ａ）に示すような第１クロックＣＬＫＡのみが有効であり、エッジ検出部５０１、およびクロックイネーブラ５０３に供給されている。
このとき、クロック制御部５０２、カウンタ５０４、タイミング生成部５０６、シフトレジスタ５０７、および送受信バッファ５０８には、通常に動作するための第２クロックＣＬＫは供給されない。
【００７７】
エッジ検出部５０１においては、図６（Ｂ）に示すような外部からのシフトクロックＳＣＫが入力され、第１クロックＣＬＫＡに同期して、シフトクロックＳＣＫの立ち下がりを検出するたびに、図６（Ｄ）に示すようなハイレベルの第１エッジ検出信号ＳＣＫ fedge が１クロック間だけクロック制御部５０２およびカウンタ５０４、およびタイミング生成部５０６に出力される。
同様に、エッジ検出部５０１においては、第１クロックＣＬＫＡに同期して、シフトクロックＳＣＫの立ち上がりを検出するたびに、図６（Ｅ）に示すような、ハイレベルの第２エッジ検出信号ＳＣＫ redge が１クロック間だけＡＮＤゲート５０４およびタイミング生成部５０６に出力される。
【００７８】
クロック制御部５０２では、初期状態では、フリップフロップ５０２２には有効な第２クロックＣＬＫが供給されていないことから、フリップフロップ５０２２の出力信号ＳＴＯＰ ｄが図６（Ｈ）に示すように、たとえばハイレベルに保持される。したがって、ＯＲゲート５０２１の出力であるクロックイネーブルＣＬＫ ＥＮは、図６（Ｉ）に示すように、ローレベルに保持されている。
この状態で、ハイレベルの第１エッジ検出信号ＳＣＫ fedge がハイレベルで入力されると、図６（Ｉ）に示すように、ＯＲゲート５０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮがハイレベルに切り替えられてクロックイネーブラ５０３に出力される。
【００７９】
クロックイネーブラ５０３においては、クロック制御部５０２からクロックイネーブル信号ＣＬＫ ＥＮがハイレベルで入力されたことから、第１クロックＣＬＫＡに同期してフリップフロップ５０３１にハイレベルの信号がラッチされる。これにより、図６（Ｊ）に示すように、ＡＮＤゲート５０３２から第１クロックＣＬＫＡの周期と同様の第２クロックＣＬＫが生成され、クロック制御部５０２のフリップフロップ５０２２、カウンタ５０４、タイミング生成部５０６、シフトレジスタ５０７、および送受信バッファ５０８に供給される。
【００８０】
そして、クロック制御部５０２においては、クロックイネーブラ５０３により第２クロックＣＬＫが供給されると、フリップフロップ５０２２に図６（Ｇ）に示すようなローレベルの信号ＳＴＯＰがラッチされる。その結果、図６（Ｈ）に示すように、フリップフロップ５０２２の出力信号ＳＴＯＰ ｄがローレベルに切り替わり、ＯＲゲート５０２１の負入力に供給されるようになることから、以降、ＯＲゲート５０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮを連続してハイレベルに保持される。
これにより、図６（Ｉ）に示すように、クロックイネーブラ５０３から第２クロックＣＬＫが連続して、クロック制御部５０２のフリップフロップ５０２２、カウンタ５０４、タイミング生成部５０６、シフトレジスタ５０７、および送受信バッファ５０８に供給される。
第２クロックＣＬＫが供給されたカウンタ５０４、タイミング生成部５０６、シフトレジスタ５０７、および送受信バッファ５０８は動作状態となる。
【００８１】
カウンタ５０４においては、第２クロックＣＬＫに同期して、エッジ検出部５０１による第１エッジ検出信号ＳＣＫ fedge がカウントされ、このカウント値をタイミング生成部５０６に出力される。
カウンタ５０４では、カウント値が７になるまでは、信号Ｓ５０４がローレベルに保持されてＡＮＤゲート５０４に供給される。したがって、通信時には、ＡＤＮゲート５０５の出力信号ＳＴＯＰはローレベルに安定に保持される。
【００８２】
そして、タイミング生成部５０６では、クロックイネーブラ５０３による第２クロックＣＬＫに同期して、エッジ検出部５０１による第１エッジ検出信号ＳＣＫ fedge および第２エッジ検出信号ＳＣＫ redge 、並びにカウンタ５０４のカウント値を受けて、所定のタイミングでシフトレジスタ５０６に対して入力データＳＩをシフトインさせるためのシフト信号ＳＦＴが供給される。
これにより、シフトレジスタ５０７では、タイミング生成部５０６によるシフト信号ＳＦＴを受けてデータＳＩがシフトインされ、保持データが送受信バッファ５０８にデータが供給される。
送受信バッファ５０８では、クロックイネーブラ５０３による第２クロックＣＬＫに同期してシフトレジスタ５０８によるデータが一時保持される。
そして、タイミング生成部５０５においては、図６（Ｌ）に示すように、受信が完了すると所定のタイミングで割り込み信号ＩＮＴＲＰＴをハイレベルに切り替えられ、ＣＰＵ６０に供給される。
割り込み信号ＩＮＴＲＰＴを受けたＣＰＵ６０は、クロックが供給されて動作状態となり、送受信バッファ５０８から保持データが供給され、供給データに対する所定の処理が行われる。
【００８３】
図６（Ｆ）に示すように、カウンタ５０４のカウント値が７になると、カウンタ５０４は０にクリアされ、信号Ｓ５０４がハイレベルでＡＮＤゲート５０５に供給される。
そして、図６（Ｃ），（Ｄ）に示すように、入力データが１バイトの最後のデータで、第２エッジ検出信号ＳＣＫ redge がハイレベルになると、ＡＮＤゲート５０５の出力信号ＳＴＯＰがハイレベルに切り替えられる。
クロック制御部５０２において、ＡＮＤゲート５０５の出力信号ＳＴＯＰがハイレベルに切り替わると、第２クロックＣＬＫに同期するフリップフロップ５０２２はハイレベルの信号がラッチされる。これにより、図６（Ｈ）に示すように、フリップフロップ５０２２の出力信号ＳＴＯＰ ｄがハイレベルに切り替わりＯＲゲート５０２１の負入力に供給されるようになることから、図６（Ｉ）に示すように、以降、ＯＲゲート５０２１の出力であるクロックイネーブル信号ＣＬＫ ＥＮがローレベルに保持される。
その結果、クロックイネーブラ５０３では、第１クロックＣＬＫＡに同期してフリップフロップ５０３１にローレベルの信号がラッチされることから、フリップフロップ５０３１の出力がローレベルに保持される。これにより、図６（Ｊ）に示すように、ＡＮＤゲート５０３２からの第２クロックＣＬＫの供給が停止される。
すなわち、次の入力があるまで、待ち状態となる。
【００８４】
以上のように、本第２の実施形態によれば、常にクロックを供給するのは、外部シフトクロックのエッジ検出回路５０１のみとし、外部シフトクロックをモニタし、通信が開始された場合に、全体へのクロック供給を開始し、通信が終了した場合に、クロック供給を停止することから、大部分の構成要素には、通信時のみクロックが供給されることになり、低消費電力を実現できる。
【００８５】
第３実施形態
図７は、本発明に係るクロック制御回路を採用した受信回路の第３の実施形態を示す回路図であって、本発明に係るクロック制御回路をＩ2 Ｃバス型シリアルインタフェースのスレーブ用回路に採用した実施形態を示す回路図である。
【００８６】
本Ｉ2 Ｃバス型シリアルインタフェース回路７０は、図７に示すように、スレーブ用回路８０およびＣＰＵ９０を有している。
ＣＰＵ９０は、スレーブ用回路８０で受信されたデータに対する復調等の所定の処理を行う。ＣＰＵ９０はスタンバイ機能が適用され、外部との通信において受信待ち状態にある場合、クロック供給は停止される。
本第３の実施形態においては、通信待ち状態にある場合、本発明に係るクロック制御回路の制御の下、スレーブ用回路においても一部の回路のみにクロックを供給し低消費電力化を実現している。
以下、スレーブ用回路８０の構成および機能について詳細に説明する。
【００８７】
なお、Ｉ2 Ｃバス型シリアルインタフェース回路７０は、外部からクロックＳＣＬを受ける。また、送受信データのフォーマットは、８ビット（１バイト）構成である。
【００８８】
スレーブ用回路８０は、図１に示すように、第１ノイズ除去回路（ＮＯＩＳ１）８０１、第２ノイズ除去回路（ＮＯＩＳ２）８０２、開始検出信号生成手段としてのスタートコンディション判定回路（ＳＴＡＣＯＮ）８０３、停止検出信号生成手段としてのストップコンディション判定回路（ＳＴＰＣＯＮ）８０４、クロック制御部（ＣＫＣＴＬ）８０５、クロックイネーブラ（ＣＬＫＥＮ）８０６、タイミング生成部（ＴＭＧＧＥＮ）８０７、シフトレジスタ（ＳＦＴＲＥＧ）８０８、スレーブアドレスレジスタ（ＤＬＡＤＲ）８０９、比較器（ＣＭＰ）８１０、制御レジスタ（ＣＴＬＲＥＧ）８１１、データ制御回路（ＳＤＡＣＴＬ）８１２、およびクロック制御回路（ＳＣＬＣＴＬ）８１３を有している。
これらの構成要素のうち、第１ノイズ除去回路（ＮＯＩＳ１）８０１、第２ノイズ除去回路（ＮＯＩＳ２）８０２、スタートコンディション判定回路（ＳＴＡＣＯＮ）８０３、ストップコンディション判定回路（ＳＴＰＣＯＮ）８０４、クロック制御部（ＣＫＣＴＬ）８０５、およびクロックイネーブラ（ＣＬＫＥＮ）８０６により本発明に係るクロック制御回路が構成されている。
【００８９】
スレーブ用回路８０においては、通信待ち状態の場合、第１クロックＣＬＫＡのみが有効であり、第１ノイズ除去回路（ＮＯＩＳ１）８０１、第２ノイズ除去回路（ＮＯＩＳ２）８０２、スタートコンディション判定回路（ＳＴＡＣＯＮ）８０３、およびクロックイネーブラ（ＣＬＫＥＮ）８０６に供給されている。
このとき、ストップコンディション判定回路（ＳＴＰＣＯＮ）８０４、クロック制御部（ＣＫＣＴＬ）８０５、タイミング生成部（ＴＭＧＧＥＮ）８０７、シフトレジスタ（ＳＦＴＲＥＧ）８０８、制御レジスタ（ＣＴＬＲＥＧ）８１１、データ制御回路（ＳＤＡＣＴＬ）８１２、およびクロック制御回路（ＳＣＬＣＴＬ）８１３には、通常に動作するための第２クロックＣＬＫは供給されない。
そして、スタートコンディションを検出すると、全体に第２クロックＣＬＫの供給を開始する。
【００９０】
第１ノイズ除去回路８０１は、第１クロックＣＬＫＡに同期して、入力データＳＤＡのノイズを除去して、スタートコンディション判定回路８０３、ストップコンディション判定回路８０４、およびシフトレジスタ８０８に供給する。
【００９１】
第２ノイズ除去回路８０２は、第１クロックＣＬＫＡに同期して、入力クロックＳＣＬのノイズを除去して、スタートコンディション判定回路８０３、ストップコンディション判定回路８０４、およびタイミング生成部８０７に供給する。
【００９２】
スタートコンディション判定回路８０３は、第１ノイズ除去回路８０１による入力データＳＤＡおよび第２除去回路８０２による入力クロックＳＣＬを受けて、クロックＳＣＬがハイレベルであって、入力データＳＤＡの立ち上がりのタイミングによりスタートコンディションであるとして、開始検出信号としてのハイレベルのスタート信号ＳＴＡＲＴをクロック制御部８０５およびタイミング生成部７０７に出力する。
【００９３】
ストップコンディション判定回路８０４は、第１ノイズ除去回路８０１による入力データＳＤＡおよび第２除去回路８０２による入力クロックＳＣＬを受けて、クロックＳＣＬがハイレベルであって、入力データＳＤＡの立ちＡ上がりのタイミングによりストップコンディションであるとして、停止検出信号としてのハイレベルのストップ信号ＳＴＯＰをクロック制御部８０５に出力する。
【００９４】
クロック制御部８０５は、２入力ＯＲゲート８０５１およびフリップフロップ８０５２を有する。
クロック制御部８０５において、ＯＲゲート８０５１の正入力がスタートコンディション判定回路８０３のスタート信号ＳＴＡＲＴの出力ラインに接続され、負入力がフリップフロップ８０５２の出力Ｑに接続されている。そして、フリップフロップ５０２２の入力Ｄがストップコンディション判定回路８０４のストップ信号ＳＴＯＰの出力ラインに接続されている。
【００９５】
クロック制御部８０５は、初期状態では、フリップフロップ８０５２には有効な第２クロックＣＬＫが供給されていないことから、フリップフロップ８０５２の出力信号ＳＴＯＰ ｄをたとえばハイレベルに保持する。したがって、ＯＲゲート８０５１の出力であるクロックイネーブルＣＬＫ ＥＮをローレベルに保持する。
この状態で、ハイレベルのスタート信号ＳＴＡＲＴをハイレベルで受けると、ＯＲゲート８０５１の出力であるクロックイネーブル信号ＣＬＫ ＥＮをハイレベルに切り替えてクロックイネーブラ８０６に出力する。
そして、クロックイネーブラ８０６により第２クロックＣＬＫが供給されると、フリップフロップ８０５２がローレベルの信号ＳＴＯＰをラッチすることから、フリップフロップ８０５２の出力信号ＳＴＯＰ ｄがローレベルに切り替わり、ＯＲゲート８０５１の負入力に供給されるようになることから、以降、ＯＲゲート８０５１の出力であるクロックイネーブル信号ＣＬＫ ＥＮを連続してハイレベルに保持する。
【００９６】
また、クロック制御部８０５は、ストップコンディション判定回路８０４の出力信号ＳＴＯＰがハイレベルに切り替わると、第２クロックＣＬＫに同期するフリップフロップ８０５２はハイレベルの信号をラッチする。これにより、フリップフロップ８０５２の出力信号ＳＴＯＰ ｄがハイレベルに切り替わりＯＲゲート８０５１の負入力に供給されるようになることから、以降、ＯＲゲート８０５１の出力であるクロックイネーブル信号ＣＬＫ ＥＮをローレベルに保持する。
また、フリップフロップ８０５２は、リセット信号ＲＳＴによりリセットされる。
【００９７】
クロックイネーブラ８０６は、フリップフロップ８０６１および２入力ＡＮＤゲート８０６２を有する。
フリップフロップ８０６１は、入力Ｄがクロック制御部８０５のクロックイネーブル信号ＣＬＫ ＥＮの供給ラインに接続され、出力ＱがＡＮＤゲート８０６２の一方の入力に接続されている。そして、フリップフロップ８０６１のクロック入力（負入力）ＧおよびＡＮＤゲート８０６２の他方の入力が第１クロックＣＬＫＡの供給ラインに接続されている。
【００９８】
クロックイネーブラ８０６は、クロック制御部８０５からクロックイネーブル信号ＣＬＫ ＥＮをハイレベルで受けている場合には、第１クロックＣＬＫＡに同期してフリップフロップ８０６１にハイレベルの信号をラッチすることから、フリップフロップ８０６１の出力をハイレベルに保持する。これにより、ＡＮＤゲート８０６２から第１クロックＣＬＫＡの周期と同様の第２クロックＣＬＫを生成し、ストップコンディション判定回路８０４、クロック制御部８０５のフリップフロップ８０５２、タイミング生成部８０７、シフトレジスタ８０８、制御レジスタ８１１、データ制御回路８１２、およびクロック制御回路８１３に供給する。
一方、クロックイネーブラ８０６は、クロック制御部８０５からのクロックイネーブル信号ＣＬＫ ＥＮをローレベルで受けている場合には、第１クロックＣＬＫＡに同期してフリップフロップ８０６１にローレベルの信号をラッチすることから、フリップフロップ８０６１の出力をローレベルに保持する。これにより、ＡＮＤゲート８０６２からの第２クロックＣＬＫの供給を停止する。
【００９９】
タイミング生成部８０７は、クロックイネーブラ８０６による第２クロックＣＬＫに同期して動作し、第２ノイズ除去回路８０２によるクロックＳＣＬ、スタートコンディション判定回路８０３によるスタート信号ＳＴＡＲＴ、制御レジスタ８１１の制御信号等を受けて所定のタイミングでシフトレジスタ８０８に対して第１ノイズ除去回路８０１によるデータＳＤＡをシフトインさせるためのシフト信号ＳＦＴを供給する。
また、タイミング生成部８０７は、たとえばスレーブアドレスレジスタ８０９に設定されているアドレスとシフトレジスタ８０８に入力されたアドレスが一致していると比較器８１０で判定された旨の信号Ｓ８１０を入力したとき等に所定のタイミングで割り込み信号ＩＮＴＲＰＴをハイレベルに切り替えてＣＰＵ９０に供給する。
また、タイミング生成部８０７は、１バイト通信が終了したときにも１バイト通信終了信号Ｓ８０７を生成し、クロック制御回路８１３に出力する。
【０１００】
シフトレジスタ８０８は、クロックイネーブラ８０６による第２クロックＣＬＫに同期して動作し、タイミング生成部８０７によるシフト信号ＳＦＴを受けて入力データＳＤＡをシフトインし、ＣＰＵ９０に供給する。
また、シフトレジスタ８０８は、ＣＰＵ９０によるデータを保持し、保持データをデータ制御回路８１２に供給する。
【０１０１】
スレーブアドレスレジスタ８０９は、あらかじめスレーブアドレスが設定され、設定データを比較器８１０に供給する。
【０１０２】
比較器８１０は、スレーブアドレスレジスタ８０９に設定されたアドレスとシフトレジスタ８０８に入力されたアドレスとを比較し、一致した場合に信号Ｓ８１０をタイミング生成部８０７に出力する。
【０１０３】
制御レジスタ８１１は、クロックイネーブラ８０６による第２クロックＣＬＫに同期して動作し、ＣＰＵ９０による各種制御データがセットされ、セットデータをタイミング生成部８０７に供給する。
また、制御レジスタ８１１は、タイミング生成部８０７により所定の制御ビットがセットされ、セットデータをＣＰＵ９０に出力する。
【０１０４】
データ制御回路８１２は、クロックイネーブラ８０６による第２クロックＣＬＫに同期して動作し、シフトレジスタ８０８によるデータを受けて所定の処理を施して図示しないＩ2 Ｃバスに転送する。
【０１０５】
クロック制御回路８１３は、クロックイネーブラ８０６による第２クロックＣＬＫに同期して動作し、たとえばタイミング生成部８０７による１バイト通信終了信号Ｓ８０７を受けて所定の処理を施して通信相手等に送出する。
【０１０６】
次に、上記構成による動作を、図８（Ａ）〜（Ｉ）のタイミングチャートに関連付けて説明する。
【０１０７】
スレーブ用回路８０においては、通信待ち状態の場合、第１クロックＣＬＫＡのみが有効であり、第１ノイズ除去回路８０１、第２ノイズ除去回路８０２、スタートコンディション判定回路８０３、およびクロックイネーブラに供給されている。
このとき、ストップコンディション判定回路８０４、クロック制御部８０５のフリップフロップ８０５２、タイミング生成部８０７、シフトレジスタ８０８、制御レジスタ８１１、データ制御回路８１２、およびクロック制御回路８１３には、通常に動作するための第２クロックＣＬＫは供給されていない。
【０１０８】
第１ノイズ除去回路８０１において、図８（Ａ）に示すような第１クロックＣＬＫＡに同期して、図８（Ｂ）に示すような入力データＳＤＡのノイズが除去されて、スタートコンディション判定回路８０３、ストップコンディション判定回路８０４、およびシフトレジスタ８０８に供給される。
同様に、第２ノイズ除去回路８０２において、第１クロックＣＬＫＡに同期して、図８（Ｃ）に示すような入力クロックＳＣＬのノイズが除去され、スタートコンディション判定回路８０３、ストップコンディション判定回路８０４、およびタイミング生成部８０７に供給される。
【０１０９】
スタートコンディション判定回路８０３において、第１ノイズ除去回路８０１による入力データＳＤＡおよび第２除去回路８０２による入力クロックＳＣＬを受けて、クロックＳＣＬがハイレベルであって、入力データＳＤＡの立ち上がりのタイミングを検出すると、スタートコンディションであるとして、図８（Ｄ）に示すように、ハイレベルのスタート信号ＳＴＡＲＴが生成されてクロック制御部８０５およびタイミング生成部８０７に出力される。
このとき、ストップコンディション判定回路８０４においては、有効な第２クロックＣＬＫＧＡ未だ供給されていないことから、図８（Ｅ）に示すように、ストップ信号ＳＴＯＰがローレベルに保持されてクロック制御部８０５に供給される。
【０１１０】
クロック制御部８０５では、初期状態では、フリップフロップ８０５２には有効な第２クロックＣＬＫが供給されていないことから、フリップフロップ８０５２の出力信号ＳＴＯＰ ｄが図８（Ｆ）に示すように、たとえばハイレベルに保持される。したがって、ＯＲゲート８０５１の出力であるクロックイネーブルＣＬＫ ＥＮは、図８（Ｇ）に示すように、ローレベルに保持されている。
この状態で、ハイレベルのスタート信号ＳＴＡＲＴがハイレベルで入力されると、図８（Ｇ）に示すように、ＯＲゲート８０５１の出力であるクロックイネーブル信号ＣＬＫ ＥＮがハイレベルに切り替えられてクロックイネーブラ８０６に出力される。
【０１１１】
クロックイネーブラ８０６においては、クロック制御部８０２からクロックイネーブル信号ＣＬＫ ＥＮがハイレベルで入力されたことから、第１クロックＣＬＫＡに同期してフリップフロップ８０６１にハイレベルの信号がラッチされる。これにより、図８（Ｈ）に示すように、ＡＮＤゲート８０６２から第１クロックＣＬＫＡの周期と同様の第２クロックＣＬＫが生成され、ストップコンディション判定回路８０４、クロック制御部８０５のフリップフロップ８０５２、タイミング生成部８０７、シフトレジスタ８０８、制御レジスタ８１１、データ制御回路８１２、およびクロック制御回路８１３に供給される。
【０１１２】
そして、クロック制御部８０５においては、クロックイネーブラ８０６により第２クロックＣＬＫが供給されると、フリップフロップ８０５２に図８（Ｅ）に示すようなローレベルの信号ＳＴＯＰがラッチされる。その結果、図８（Ｆ）に示すように、フリップフロップ８０５２の出力信号ＳＴＯＰ ｄがローレベルに切り替わり、ＯＲゲート８０５１の負入力に供給されるようになることから、以降、ＯＲゲート８０５１の出力であるクロックイネーブル信号ＣＬＫ ＥＮを連続してハイレベルに保持される。
これにより、図８（Ｈ）に示すように、クロックイネーブラ５０３から第２クロックＣＬＫが連続して、ストップコンディション判定回路８０４、クロック制御部８０５のフリップフロップ８０５２、タイミング生成部８０７、シフトレジスタ８０８、制御レジスタ８１１、データ制御回路８１２、およびクロック制御回路８１３に供給される、動作状態となる。
【０１１３】
タイミング生成部８０７では、クロックイネーブラ８０６による第２クロックＣＬＫに同期して、クロックＳＣＬおよびスタート信号ＳＴＡＲＴ等を受けて、たとえば、所定のタイミングでシフトレジスタ８０８に対して入力データＳＤＡをシフトインさせるためのシフト信号ＳＦＴが供給される。
これにより、シフトレジスタ８０８では、タイミング生成部８０７によるシフト信号ＳＦＴを受けてデータＳＩがシフトインされ、保持データがＣＰＵ９０に供給される。
【０１１４】
そして、ストップコンディション判定回路８０４において、クロックイネーブラ８０６による第２クロックＣＬＫに同期して、図８（Ｂ）〜（Ｅ）に示すように、第１ノイズ除去回路８０１による入力データＳＤＡおよび第２除去回路８０２による入力クロックＳＣＬを受けて、クロックＳＣＬがハイレベルであって、入力データＳＤＡの立ちＡ上がりのタイミングでストップコンディションが検出され、ハイレベルのストップ信号ＳＴＯＰがクロック制御部８０５に出力される。
【０１１５】
クロック制御部８０５において、出力信号ＳＴＯＰがハイレベルに切り替わると、第２クロックＣＬＫに同期するフリップフロップ８０５２はハイレベルの信号がラッチされる。これにより、図８（Ｆ）に示すように、フリップフロップ８０５２の出力信号ＳＴＯＰ ｄがハイレベルに切り替わりＯＲゲート８０５１の負入力に供給されるようになることから、図８（Ｇ）に示すように、以降、ＯＲゲート８０５１の出力であるクロックイネーブル信号ＣＬＫ ＥＮがローレベルに保持される。
その結果、クロックイネーブラ８０６では、第１クロックＣＬＫＡに同期してフリップフロップ８０６１にローレベルの信号がラッチされることから、フリップフロップ８０６１の出力がローレベルに保持される。これにより、図８（Ｈ）に示すように、ＡＮＤゲート８０６２からの第２クロックＣＬＫの供給が停止される。
すなわち、次の入力があるまで、待ち状態となる。
【０１１６】
以上のように、本第３の実施形態によれば、スタートコンディションを検出した場合に、全体へのクロック供給を開始し、ストップコンディションを検出した場合に、クロック供給を停止することから、大部分の構成要素には、バスがビジー状態の場合のみクロックが供給されることになり、低消費電力を実現できる。
【０１１７】
【発明の効果】
以上説明したように、本発明によれば、受信待ち状態にある時は、一部の回路にのみクロックを供給すればよく、ノイズにより動き出した場合も、早期に元の状態に戻ることができ、ソフトウェアの介在なしに自動的に待機状態になるので、プログラム作成時の負担増が無く、低消費電力化を容易に実現でき、クロック制御を同期回路で行うため、ハードウェアの設計が容易である等の効果が得られる。
【図面の簡単な説明】
【図１】本発明に係るクロック制御回路を採用した受信回路の第１の実施形態を示す回路図であって、本発明に係るクロック制御回路を調歩同期型シリアルインタフェースの受信回路に採用した実施形態を示す回路図である。
【図２】調歩同期型シリアルインタフェースにおける送受信データ（シリアルデータ）のフォーマットを説明するための図である。
【図３】図１の回路の動作を説明するためのタイミングチャートである。
【図４】図１の回路の動作を説明するためのタイミングチャートである。
【図５】本発明に係るクロック制御回路を採用した受信回路の第２の実施形態を示す回路図であって、本発明に係るクロック制御回路をクロック同期型シリアルインタフェースの送受信回路に採用した実施形態を示す回路図である。
【図６】図５の回路の動作を説明するためのタイミングチャートである。
【図７】本発明に係るクロック制御回路を採用した受信回路の第３の実施形態を示す回路図であって、本発明に係るクロック制御回路をＩ2 Ｃバス型シリアルインタフェースのスレーブ用回路に採用した実施形態を示す回路図である。である。
【図８】図７の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０…調歩同期型シリアルインタフェース回路、２０…受信ブロック、２０１…エッジ検出部（ＥＤＧＤＴ）、２０２…クロック制御部（ＣＫＣＴＬ）、２０３…クロックイネーブラ（ＣＬＫＥＮ）、２０４…スタートビットノイズ判別部（ＮＯＩＤＳ）、２０５…タイミング生成部（ＴＭＧＧＥＮ）、２０６…シフトレジスタ（ＳＦＴＲＥＧ）、２０７…受信バッファ（ＲＣＶＢＵＦ）、３０…ＣＰＵ、４０…クロック同期型シリアルインタフェース、５０…送受信ブロック、５０１…エッジ検出部（ＥＤＧＤＴ）、５０２…クロック制御部（ＣＫＣＴＬ）、５０３…クロックイネーブラ（ＣＬＫＥＮ）、５０４…カウンタ（ＣＮＴＲ）、５０５…２入力ＡＮＤゲート、５０６…タイミング生成部（ＴＭＧＧＥＮ）、５０７…シフトレジスタ（ＳＦＴＲＥＧ）、５０８…送受信バッファ（ＳＲＢＵＦ）、６０…ＣＰＵ、７０…Ｉ2 Ｃバス型シリアルインタフェース回路、８０…スレーブ用回路、８０１…第１ノイズ除去回路（ＮＯＩＳ１）、８０２…第２ノイズ除去回路（ＮＯＩＳ２）、８０３…スタートコンディション判定回路（ＳＴＡＣＯＮ）、８０４…ストップコンディション判定回路（ＳＴＰＣＯＮ）、８０５…クロック制御部（ＣＫＣＴＬ）、８０６…クロックイネーブラ（ＣＬＫＥＮ）、８０７…タイミング生成部（ＴＭＧＧＥＮ）、８０８…シフトレジスタ（ＳＦＴＲＥＧ）、８０９…スレーブアドレスレジスタ（ＤＬＡＤＲ）、８１０…比較器（ＣＭＰ）、８１１…制御レジスタ（ＣＴＬＲＥＧ）、８１２…データ制御回路（ＳＤＡＣＴＬ）、８１３…クロック制御回路（ＳＣＬＣＴＬ）８１３、９０…ＣＰＵ。
【図１】
2004199580.tif 000003
【図２】
2004199580.tif 000004
【図３】
2004199580.tif 000005
【図４】
2004199580.tif 000006
【図５】
2004199580.tif 000007
【図６】
2004199580.tif 000008
【図７】
2004199580.tif 000009
【図８】
2004199580.tif 000010