(57)【要約】【課題】高速アクセスが可能な不揮発性記憶装置を提供すること。【解決手段】行方向及び列方向に複数のメモリセル４１０が配設されて構成されたメモリセルアレイ４０００と、プリチャージ電圧供給部２００と、を有し、メモリセル４１０は、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域間のチャネル領域と対向して配置されたワードゲート４１２及びセレクトゲート４１１と、ワードゲート４１２とチャネル領域との間に形成された不揮発性メモリ素子とを有し、プリチャージ電圧供給部２００は、スタンバイ時にメモリセルアレイ４０００内の全ワードゲート４１２にプリチャージ電圧を印加することを特徴とする不揮発性記憶装置。【選択図】        図１
2004199738.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイと、
前記メモリセルに電圧を供給する電源回路と、
を有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域の上方に絶縁体を介して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記電源回路はプリチャージ電圧供給部を含み、前記プリチャージ電圧供給部は、スタンバイ時に前記メモリセルアレイ内の全ワードゲートに印加されるプリチャージ電圧を供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記複数のメモリセルの一部の選択メモリセルからデータを読み出すリード時に、前記メモリセルアレイ内のすべてのワードゲート電圧が、前記プリチャージ電圧に設定されることを特徴とする不揮発性記憶装置。
【請求項３】
請求項２において、
前記メモリセルアレイは、前記行方向に沿って延び、各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線をさらに有し、
前記スタンバイ時及び前記リード時には、前記複数のワード線の全てが前記プリチャージ電圧に設定されることを特徴とする不揮発性記憶装置。
【請求項４】
請求項３おいて、
前記メモリセルアレイは、前記行方向に沿って延び、各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線をさらに有し、
前記複数のセレクトゲートのうち、前記リード時に選択される選択メモリセルに接続された選択セレクトゲートに選択ゲート電圧を、非選択セレクトゲートに非選択ゲート電圧を印加して、前記リード時に行選択を実施することを特徴とする不揮発性半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記複数のメモリセルの一部の選択メモリセルに接続された選択ワード線に選択ワード電圧を印加して、前記選択メモリセルをプログラムするプログラム時に、前記複数のワード線のうちの非選択ワード線に接続されるすべてのワードゲート電圧が、前記プリチャージ電圧に設定されることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記メモリセルアレイは、消去単位毎に複数のブロックに分割され、前記複数のブロック中の少なくとも一つのブロックを選択してイレーズ動作を行う時に、残りの非選択ブロック中のすべての前記ワード線に、前記プリチャージ電圧を供給することを特徴とする不揮発性記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記プリチャージ電圧供給部は、電源電圧を前記プリチャージ電圧とすることを特徴とする不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数のメモリセルの各々は、前記チャネル領域内に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
前記セレクトゲートは前記第１の領域の上方に配置され、前記ワードゲートは前記第２の領域上に前記不揮発性メモリ素子を介して配置されていることを特徴とする不揮発性記憶装置。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記複数のメモリセルの各々は、前記チャネル領域内に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
前記ワードゲートは前記第１の領域上に前記不揮発性メモリ素子を介して配置され、前記セレクトゲートは前記第２の領域の上に配置されていることを特徴とする不揮発性記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成されていることを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
MONOS型不揮発性半導体記憶装置として、１つのセレクトゲートと、１つのワードゲートにより制御される不揮発性メモリ素子（MONOSメモリ素子）を備えたMONOSフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２及び特許文献３参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許第５４０８１１５号公報
【０００５】
【発明が解決しようとする課題】
この種の不揮発性半導体記憶装置は、特にリード動作の高速化が要求される。この際、例えばスタンバイ状態からリードに移行するには、ワードゲートの電圧をスタンバイ時の０Ｖから所定電圧まで充電させる必要がある。しかし、ワードゲートは例えばポリシリコン等で形成されることがあり、充電に時間を要し、そのためにリードサイクルタイムが長くなって、リード動作を高速化することができなかった。
【０００６】
本発明は、高速読み出しが可能な不揮発性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイと、
前記メモリセルに電圧を供給する電源回路と、
を有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記電源回路はプリチャージ電圧供給部を含み、前記プリチャージ電圧供給部は、スタンバイ時に前記メモリセルアレイ内の全ワードゲートに印加されるプリチャージ電圧を供給する。
【０００８】
上記の発明によると、スタンバイ時には、ワードゲートへプリチャージ電圧があらかじめ供給されているので、ワードゲート電圧に充電するまでの時間を短縮できる。これにより、その後のリード時間の大幅な短縮が可能となる。ちなみに、本発明では、リード前はスタンバイになっている。
【０００９】
前記複数のメモリセルの一部の選択メモリセルからデータを読み出すリード時に、前記メモリセルアレイ内のすべてのワードゲート電圧を、前記プリチャージ電圧に設定することができる。
【００１０】
前記メモリセルアレイは、前記行方向に沿って延び、各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線をさらに有することができる。
【００１１】
前記スタンバイ時及び前記リード時には、前記複数のワード線の全てを前記プリチャージ電圧に設定することができる。
【００１２】
前記メモリセルアレイは、前記行方向に沿って延び、各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線をさらに有することができる。
【００１３】
前記複数のセレクトゲートのうち、前記リード時に選択される選択メモリセルに接続された選択セレクトゲートに選択ゲート電圧を、非選択セレクトゲートに非選択ゲート電圧を印加して、前記リード時に行選択を実施することができる。
【００１４】
前記複数のメモリセルの一部の選択メモリセルに接続された選択ワード線に選択ワード電圧を印加して、前記選択メモリセルをプログラムするプログラム時に、前記複数のワード線のうちの非選択ワード線に接続されるすべてのワードゲート電圧を、前記プリチャージ電圧に設定することができる。
【００１５】
前記メモリセルアレイは、消去単位毎に複数のブロックに分割されることができる。前記複数のブロック中の少なくとも一つのブロックを選択してイレーズ動作を行う時に、残りの非選択ブロック中のすべての前記ワード線には、前記プリチャージ電圧が供給されることができる。
【００１６】
前記プリチャージ電圧供給部は、電源電圧を前記プリチャージ電圧とすることができる。こうすると、スタンバイ後のリード時に、ワードゲート電圧を変更しなくてくすむので、リードアクセスタイムが短縮される。なお、リードアクセスタイムを短縮するには、プリチャージ電圧をリード時のワードゲート電圧に近い電圧に設定するものでもよい。
【００１７】
前記メモリセルは、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができる。前記セレクトゲートを前記第１の領域の上に配置することができる。前記ワードゲートを、前記第２の領域上に前記不揮発性メモリを介して配置することができる。
【００１８】
前記メモリセルは、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができる。前記ワードゲートを前記第１の領域上に前記不揮発性メモリを介して配置することもできる。前記セレクトゲートを前記第２の領域の上に配置することができる。
【００１９】
前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成することができる。
【００２０】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２１】
（全体構成とメモリセルの構造）
図１は、不揮発性記憶装置の全体ブロック図である。本実施形態のメモリセルアレイ４０００は、データ消去単位を一ブロックとする複数のメモリブロック４００に分割されている。各メモリブロック４００は、ワード線ドライバ３００を有する。各ワード線ドライバ３００には、行方向Ａに沿って延びる複数のワード線５０が接続されている。各メモリブロック４００には、列方向Ｂに沿って延びる複数のサブビット線６０が設けられている。なお、同一縦列の複数のサブビット線（以下、ビット線とも言う）６０は、図示していないが、ビット選択スイッチを介してメインビット線に接続されている。そして、このメインビット線に、図示しないビット線ドライバまたはセンスアンプが接続されるようになっている。また、図１では、セレクト線とそのドライバは省略されている。各メモリブロック４００には、図２に示すメモリセル４１０が複数配置され、複数のメモリセル４１０の各々が、ワード線、ビット線及びセレクト線によって選択駆動される。
【００２２】
電源回路１００は、プリチャージ電圧供給部２００の他各種電圧供給部を含み、外部の制御回路からの信号に応じて各ワード線ドライバ３００等へ電圧供給線１１０を介して複数種の電圧を供給する。複数種の電圧は、複数の供給線によって供給されるが、そのうちの１本がプリチャージ電圧供給線となる。以下、電圧供給線１１０をプリチャージ電圧供給線として説明する。
【００２３】
プリチャージ電圧供給部２００が発生するプリチャージ電圧は、電源回路１００からプリチャージ電圧供給線１１０によって各ワード線ドライバ３００に供給される。
【００２４】
ここで、選択されたメモリセル４１０（選択メモリセルと呼ぶ）を有するメモリブロック４００を選択ブロックと呼び、それ以外の複数のメモリブロック４００を非選択ブロックと呼ぶ。
【００２５】
図２は、メモリセル４１０の構成を示す断面図である。符号４１４は基板を表す。ソース・ドレイン領域（図２中のN+で示された拡散層）に挟まれたチャネル領域上にセレクトゲート４１１及びワードゲート４１２が絶縁体膜（例えばSiO２）を介して配置されている。前記絶縁体膜は、窒化酸化膜でも形成することができる。また、ワードゲート４１２とチャネル領域との間にL字状にONO膜４１３が形成されている。L字状でなく、単にワードゲート４１２とチャネル領域との間に、ＯＮＯ膜４１３を形成することも可能である。セレクトゲート４１１及びワードゲート４１２はポリシリコンで形成することができる。ONO膜４１３は、窒化膜４１７（例えばSiN）を酸化膜４１６（例えばSiO２）で挟むようにして形成することができる。また、セレクトゲート４１１及びワードゲート４１２の表面には、シリサイド４１５を形成することができる。シリサイド４１５として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりセレクトゲート４１１及びワードゲート４１２の負荷抵抗値を下げることができる。
【００２６】
図３は、本実施形態のメモリブロック４００の一部を示した断面図である。図３によると、隣り合う２つのメモリセル４１０は、各々のセレクトゲート４１１に挟まれたビットライン拡散層ＢＬＤを共用する。また、隣り合う２つのメモリセル４１０は、各々のワードゲート４１２に挟まれたソースライン拡散層ＳＬＤを共用する。図３の断面では、それぞれのビットライン拡散層ＢＬＤはビット線６０に共通接続される。上記の構造とは別に、ビットライン拡散層ＢＬＤとソースライン拡散層ＳＬＤとは互いに入れ替えて構成することもできる。その構造については、本実施形態の変形例として後述する。
【００２７】
図４は、図３を立体的に表した概略斜視図である。図４によると、素子分離部例えばＳＴＩ（Shallow-Trench-Isolation）によって、Ａ方向にてビットライン拡散層ＢＬＤが素子分離されている。これにより、各々のビット線６０を、行方向Ａに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は列方向Ａに素子が連続して形成されているので、これをもってワード線５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワード線５０としても良い。
【００２８】
図５はメモリブロック４００一つについての等価回路図である。符号ＳＧ０〜３はセレクトゲートライン（セレクト線）を表し、ＷＬ０及び１はワード線５０を表す。また、ＳＬ０及び１はソースラインを表す。以下の図において図５の符号と同符号のものは、図５の同符号のものと同様の意味を表す。図５によると、ワード線ＷＬ０は、セレクトゲートラインＳＧ０が接続されているセレクトゲート４１１に隣接する複数のワードゲート４１２を共通接続する共通接続線ＣＬ１と、セレクトゲートラインＳＧ１が接続されているセレクトゲート４１１に隣接する複数のワードゲート４１２を共通接続する共通接続線ＣＬ２とを接続している。共通接続線ＣＬ１及び２をそれぞれ個別にワード線５０とすることもできる。本実施形態では、ワード線ＷＬ０によって、共通接続線ＣＬ０及びＣＬ１を１本のワード線５０とすることで、ワード線ドライバ３００のレイアウト面積を小さくする効果を奏することができる。ワード線ＷＬ１についても同様のことが言える。
【００２９】
（動作説明）
以下に、本実施形態における動作をスタンバイ、リード、プログラム、イレーズの４つの動作に分けて説明する。なお、本実施形態では、ＯＮＯ膜４１３内に、電荷がトラップされている状態をデータ“１”と定義し、電荷がトラップされていない状態をデータ“０”と定義する。つまり、ここでのプログラムは、選択メモリセルにデータ“１”を書き込む動作を表す。
【００３０】
（スタンバイ）
プリチャージ電圧供給部２００の働きにより、スタンバイ時は、メモリセルアレイ４０００内のすべてのワード線５０にプリチャージ電圧（電圧Ｖｃｃ）が供給される（図５参照）。ソースラインＳＬ０及び１とセレクトゲートラインＳＧ０〜３は、電圧（０Ｖ）に設定されている。本実施形態では、プリチャージ電圧は、電源電圧Ｖｃｃに設定されている。このプリチャージ電圧は、リード時に使用される選択メモリセルに接続されているワード線５０の電圧（以下、読み出し電圧と呼ぶ）に依存して決めることができる。本実施形態は、リード動作の高速化を図るものであるから、スタンバイ時のワード線電圧は、上述した読み出し電圧（本実施形態ではＶｃｃ）に近いか同一であると良い。例えば、リード時の選択メモリセルに接続されているワード線５０が電圧（１．５Ｖ）に設定される場合は、プリチャージ電圧を電圧（１．５Ｖ）にすればよい。本実施形態では、読み出し電圧を電源電圧（Ｖｃｃ）とし、プリチャージ電圧を電圧値Ｖｃｃに設定することで、プリチャージ電圧を生成するためのレギュレーター回路などの省略化を図っている。なお、プログラムまたはイレーズの動作のあとは、必ずスタンバイ状態と同様の状態に設定される。
【００３１】
（リード）
図６Ａは、選択ブロックにおけるリード状態を表した図である。点線で丸く囲まれたメモリセル４１０が、選択メモリセルである。すでにスタンバイ時にワード線ＷＬ０は電圧Ｖｃｃにプリチャージされているので、セレクトゲートラインＳＧ１を電圧Ｖｃｃ（選択ゲート電圧と呼ぶ）にチャージアップすればよい。これにより、選択メモリセルのセレクトゲート４１１及びワードゲート４１２によって、選択メモリセルのビットライン拡散層ＢＬＤ及びソースライン拡散層ＳＬＤの間にチャネルが形成される。この時、ビット線ＢＬ１は電圧Ｖｓａにチャージアップされている。その他のビット線６０は電圧（０Ｖ）に設定されている。本実施形態では、電圧Ｖｓａは、１Ｖ程度である。よって、電圧（０Ｖ）に設定されたソースラインＳＬ０へビット線ＢＬ１から電流が流れる。特にＯＮＯ膜４１３に電荷がトラップされていない場合は、より多くの電流が選択メモリセルのチャネル領域を流れる。
【００３２】
図７にＯＮＯ膜４１３内の電荷の有無とソースライン拡散層ＳＬＤ及びビットライン拡散層ＢＬＤの間に流れる電流ＩＤＳとの関係を示した。符号Ｖｒｅａｄは、読み出し電圧を表す。図７によると、ＯＮＯ膜４１３内に電荷がトラップされている場合、ワードゲート４１２とソースライン拡散層ＳＬＤとの間の閾値が高くなり、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れない。ＯＮＯ膜４１３内に電荷がトラップされていない場合は、ワードゲート４１２とソースライン拡散層ＳＬＤとの間の閾値が低くなり、電流ＩＤＳが多く流れる。この電流ＩＤＳの大小をセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを区別する。
【００３３】
以上のように、選択メモリセルのセレクトゲート４１１へ選択ゲート電圧を印加することで、リードを行っている。各ワードゲート４１２は素子負荷が大きいため、ワード線ＷＬ０を読み出し電圧にチャージアップするには、かなり時間を要する。本実施形態では、この時間が不要になるので、かなりのアクセス時間短縮が可能となる。なお、各セレクトゲート４１１は、各ワードゲート４１２に比べて、素子負荷は、かなり小さく、高速化の障害とはならない。
【００３４】
以下の表１に、リード時の図６の電圧印加状態を示した。表１のセル内の数値または、Ｖｃｃは電圧値を表している。符号ＷＬはワード線５０を示、符号ＳＧはセレクトゲートラインＳＧ０〜３を示す。符号ＳＬはソースラインＳＬ０及び１を示す。また、符号ＢＬはビット線６０を示す。なお、以下の表２，表３において、表１の符号と同符号のものは、表１の同符号のものと同じものを示す。
【００３５】
【表１】
2004199738.tif 000003
【００３６】
表１によると、符号ＳＧの非選択メモリセルの欄には、０  ｏｒ  Ｖｃｃとあるが、これは、セレクトゲートラインＳＧ０〜３のそれぞれが、複数のセレクトゲート４１１に共通接続しているためである。つまり、選択メモリセルのセレクトゲート４１１と共通接続されたセレクトゲート４１１を持つ非選択メモリのセレクトゲート４１１の電圧は、リード時では、電圧Ｖｃｃになる。なお、セレクトゲートラインＳＧ０〜３の内、選択メモリセルのセレクトゲート４１１に接続されたものを選択セレクトゲートラインと呼び、それ以外を、非選択セレクトゲートラインと呼ぶ。さらに、非選択セレクトゲートラインに印加される電圧を非選択ゲート電圧と呼ぶ。
【００３７】
なお、本実施形態では、リバースリードを行っている。つまり、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとにおいて、プログラム時は、ソースライン拡散層ＳＬＤに高電圧を印加したのに対して、リード時は、ビットライン拡散層ＢＬＤへ高電圧を印加している。リバースリードは、リード時の電流読み出しの精度を上げることができるが、読み出し方法としてフォワードリードを用いることも可能である。その場合、本実施形態でのソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００３８】
図５は、非選択ブロックの電圧印加状態について示した図である。これは、表１の非選択ブロックの欄に相当する。つまり、この状態は、スタンバイ時の状態と全く同じである。プログラム時と、イレーズ時も同様に、非選択ブロックは、スタンバイ時の状態と同じ状態である。
（プログラム）
図８にプログラム時の選択ブロックの電圧印加状態を示した。点線で丸く囲まれた部分が選択メモリセルである。選択メモリセルが接続されているワード線５０を選択ワード線と呼ぶ。ワード線ＷＬ０は電圧（５．５Ｖ）にチャージアップされ、選択メモリセルに接続されたソースラインＳＬ０（以下、選択ソースラインと呼ぶ）は電圧（５Ｖ）にチャージアップされる。選択メモリが接続されていないソースラインＳＬ１（以下、非選択ソースラインと呼ぶ）は、電圧（０Ｖ）のままである。選択メモリセルに接続されたセレクトゲートラインＳＧ１は、電圧（１Ｖ）にチャージアップされ、残りのセレクトゲートラインＳＧ０、２及び３は電圧（０Ｖ）のままである。また、ワード線ＷＬ１も電圧Ｖｃｃのままである。そして、選択メモリセルに接続されたビット線ＢＬ１（以下、選択ビット線と呼ぶ）は電圧（０Ｖ）にチャージアップされる。
【００３９】
このとき、ビットライン拡散層ＢＬＤから電子が飛び出し、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとの間にチャネルが形成される。また、セレクトゲート４１１に電圧（１Ｖ）が印加されているので、ビットライン拡散層ＢＬＤから飛び出した電子がホットエレトクロンとなる。さらに、ワードゲート４１２には電圧（５．５Ｖ）が印加されているので、ホットエレクトロンは、ＯＮＯ膜４１３にトラップされる。よって選択メモリセルにデータ“１”の書き込みが完了する。
【００４０】
他のビット線ＢＬ０、２及び３は、電圧Ｖｃｃに設定される。その結果、非選択メモリセルのワードゲート４１２からビット線６０へ大きな電流が流れないので、非選択メモリセルのＯＮＯ膜４１３に電荷がトラップされることがない。よって、選択メモリセルとおなじワード線５０で共通接続されている非選択メモリセルのワードゲート４１２に電圧（５．５Ｖ）の電圧が印加されてもデータの誤書き込みが生じないようにできるのである。
【００４１】
表２にプログラム時の図８の電圧印加状態を示した。
【００４２】
【表２】
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【００４３】
符号ＷＬの非選択メモリセルの欄に５．５Ｖ  ｏｒ  Ｖｃｃとあるが、これは、選択ワード線に接続されている非選択メモリセルと、選択ワード線に接続されていない非選択メモリセルがあるためである。符号ＳＧの非選択メモリの欄にも、０Ｖ  ｏｒ  １Ｖとあるが、これは、選択セレクトゲートラインに接続されている非選択メモリと、選択セレクトゲートラインに接続されていない非選択メモリがあるためである。
【００４４】
非選択ブロックについては、前述の通り、スタンバイ時の状態と同じである（図５参照）。
【００４５】
（イレーズ）
図９にイレーズ時の選択ブロックの電圧印加状態を示した。点線の丸で囲まれた部分が選択メモリセルである。つまり、イレーズ時では、選択ブロック内のすべてのメモリセル４１０が選択メモリセルなのである。選択ワード線は、電圧（０Ｖ）に設定され、選択セレクトゲートラインは電圧（−３Ｖ）にチャージアップされる。また、ソースラインＳＬ０及び１は電圧（５Ｖ）にチャージアップされ、選択ブロック内のすべてのビット線６０は、電圧（０Ｖ）に設定される。これにより、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤの間にチャネル領域が形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とソースライン拡散層ＳＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００４６】
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Fowler-Norheim）消去という手法を用いることもできる。これは、ＦＮトネリングを用いたもので、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜内の電荷（電子）はＦＮトネリングによってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００４７】
非選択ブロックについては、前述の通り、スタンバイ時の状態と同じである（図５参照）。
【００４８】
表３にイレーズ時の図９の電圧印加状態を示した。
【００４９】
【表３】
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【００５０】
（本実施形態と比較例との対比）
図１０は、比較例のスタンバイ状態を示した図である。メモリセルアレイ４０００内のすべてのワード線５０、ビット線６０、セレクトゲートラインＳＧ０〜３及びソースラインＳＬ０及び１は、電圧（０Ｖ）に設定されている。また、比較例において、リード、プログラム及びイレーズ時の非選択ブロックは、スタンバイ状態と同じ電圧印加状態である。
【００５１】
図１１に比較例でのリード時の選択ブロックの電圧印加状態を示した。点線で丸く囲まれた部分が、選択メモリセルである。比較例では、リード時にワード線ＷＬ０を読み出し電圧Ｖｃｃにチャージアップする。他のワード線ＷＬ１は、スタンバイ状態と同じ電圧（０Ｖ）のままである。ワードゲート４１２は素子負荷が大きく、読み出し電圧Ｖｃｃまでチャージアップするには、一定の時間を要する。これは、アクセスタイムの増加に繋がり、アクセスタイム７０ｎ秒などが要求されるような記憶装置としては、利用できないものである。
【００５２】
図１２は比較例でのプログラム時の選択ブロックの電圧印加状態を示した図である。本実施形態との相違は、ワード線ＷＬ１の電圧である。
【００５３】
図１３は比較例でのイレーズ時の選択ブロックの電圧印加状態を示した図である。イレーズに限っては、本実施形態と同様の電圧印加状態である。
【００５４】
図１４は、選択メモリセルのデータを読み出すのに要する時間を、本実施形態と、比較例において、それぞれ示した波形図である。符号Ｔ１、Ｔ２は時間間隔を表す。図１４によると、時間間隔Ｔ１は、比較例において、読み出し電圧印加時にワードゲート４１２が電圧Ｖｃｃまで立ち上がるのに要する時間を示す。時間間隔Ｔ２は、セレクトゲート４１１に電圧を印加してから、電圧Ｖｃｃまで立ち上がるのに要する時間を示す。本実施形態では、スタンバイ時にワードゲート４１２が電圧Ｖｃｃにチャージアップされているので、リード期間中のワードゲート４１２の電圧は常に、電圧Ｖｃｃである。つまり、読み出し電圧の印加に時間間隔Ｔ１を必要としていた比較例に対して、本実施形態では、時間間隔Ｔ２で読み出し電圧の印加が完了するのである。時間間隔Ｔ１とＴ２の差だけ、アクセス時間の短縮ができる。
【００５５】
以上のことから、本実施形態では、特にリード時のアクセスタイムを大幅に短縮できる。また、プログラム時はプリチャージ以上の電圧にチャージアップする必要があるが、プリチャージ効果によるアクセスタイム短縮が可能である。
【００５６】
本実施形態では、リードにおいて、およそ１００ｎ秒の短縮が可能である。これにより、アクセスタイム７０ｎ秒が要求される記憶装置に、本実施形態は利用できる。
【００５７】
（本実施形態の変形例）
図１５に本実施形態の変形例を示した。本実施形態との相違は、メモリセル４１０の構造である。図１５によると、ワードゲート４１２は、ビットライン拡散層ＢＬＤ側に配置され、セレクトゲート４１１はソースライン拡散層ＳＬＤ側に配置されている。また、ＯＮＯ膜４１３は、ソースライン拡散層ＳＬＤとビットライン拡散層ＢＬＤとの間に形成されるチャネル領域上にワードゲート４１２に挟まれるように配置されている。
【００５８】
以下に、スタンバイ、リード、プログラム及びイレーズの各動作について、電圧印加状態を説明する。
【００５９】
スタンバイ時は、本実施形態のスタンバイ時と同じ電圧印加状態である。
【００６０】
リード、プログラム及びイレーズの各動作時の非選択ブロックにおいても、本実施形態のスタンバイ時の電圧印加状態と同じである。
【００６１】
リード時の選択ブロック内では、選択ソースラインに電圧Ｖｓａが印加され、非選択ソースラインは、電圧（０Ｖ）のままである。また、ビット線６０は、すべて電圧（０Ｖ）のままである。ワード線５０はすべて、本実施形態と同様に電圧Ｖｃｃにプリチャージされている。選択セレクトゲートラインも本実施形態と同様に電圧Ｖｃｃにチャージアップされる。
【００６２】
プログラム時の選択ブロック内では、選択ソースラインには電圧（０Ｖ）が印加され、非選択ソースラインには電圧Ｖｃｃが印加される。また、選択ビット線には電圧（５Ｖ）が印加され、選択ビット線以外のビット線６０は電圧（０Ｖ）のままである。選択ワード線は電圧（５．５Ｖ）にチャージアップされ、選択ワード線以外のワード線５０はスタンバイ状態と同じ電圧Ｖｃｃのままである。選択セレクトゲートラインには、電圧（１Ｖ）が印加され、非選択セレクトゲートラインは、スタンバイ状態と同じ電圧（０Ｖ）のままである。
【００６３】
イレーズ時の選択ブロック内では、スタンバイ状態の電圧印加状態から、ワード線５０すべてに電圧（−３Ｖ）が印加され、ビット線６０すべてに電圧（５Ｖ）を印加される。
【００６４】
本実施形態に比べて、変形例は構造の相違や電圧印加状態の相違を有するが、効果は本実施形態と同様である。また、本実施形態と同様に変形例においても、フォワードリードが可能である。
【００６５】
以上のようにして、本発明は高速アクセスが可能な不揮発性半導体記憶装置を提供できる。
【００６６】
なお、発明の詳細な説明中に記載された電圧値は、本実施形態の一例であって、素子や材料等の特性に応じた範囲に設定が可能である。さらに本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体ブロック図である。
【図２】メモリセルの構造を示す断面図である。
【図３】本発明の一実施形態に係るメモリブロックの断面図である。
【図４】図３を詳細に示す概略斜視図である。
【図５】メモリブロックのスタンバイ時の電圧印加状態を示す回路図である。
【図６】選択メモリブロックのリード時の電圧印加を示す回路図である。
【図７】ＯＮＯ膜内の電荷とビット線に流れる電流の関係を示した図である。
【図８】選択メモリブロックのプログラム時の電圧印加を示す回路図である。
【図９】選択メモリブロックのイレーズ時の電圧印加を示す回路図である。
【図１０】比較例の選択メモリブロックのスタンバイ時を示した図である。
【図１１】比較例の選択メモリブロックのリード時を示した図である。
【図１２】比較例の選択メモリブロックのプログラム時を示した図である。
【図１３】比較例の選択メモリブロックのイレーズ時を示した図である。
【図１４】本発明の効果を示す電圧印加波形図である。
【図１５】変形例におけるメモリセルアレイの断面図である。
【符号の説明】
５０  ワード線、  ６０  ビット線、  １００  電源回路、  １１０  プリチャージ電圧供給線、  ２００  プリチャージ電圧供給部、  ３００  ワード線ドライバ、  ４００  メモリブロック、  ４０００  メモリセルアレイ
【図１】
2004199738.tif 000006
【図２】
2004199738.tif 000007
【図３】
2004199738.tif 000008
【図４】
2004199738.tif 000009
【図５】
2004199738.tif 000010
【図６】
2004199738.tif 000011
【図７】
2004199738.tif 000012
【図８】
2004199738.tif 000013
【図９】
2004199738.tif 000014
【図１０】
2004199738.tif 000015
【図１１】
2004199738.tif 000016
【図１２】
2004199738.tif 000017
【図１３】
2004199738.tif 000018
【図１４】
2004199738.tif 000019
【図１５】
2004199738.tif 000020
【手続補正書】
【提出日】平成15年11月28日(2003.11.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイと、
前記メモリセルに電圧を供給する電源回路と、
を有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域の上方に絶縁体を介して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記電源回路はプリチャージ電圧供給部を含み、前記プリチャージ電圧供給部は、スタンバイ時に前記メモリセルアレイ内の全ワードゲートに印加されるプリチャージ電圧を供給することを特徴とする不揮発性記憶装置。
【請求項２】
請求項１において、
前記複数のメモリセルの一部の選択メモリセルからデータを読み出すリード時に、前記メモリセルアレイ内のすべてのワードゲート電圧が、前記プリチャージ電圧に設定されることを特徴とする不揮発性記憶装置。
【請求項３】
請求項２において、
前記メモリセルアレイは、前記行方向に沿って延び、各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線をさらに有し、
前記スタンバイ時及び前記リード時には、前記複数のワード線の全てが前記プリチャージ電圧に設定されることを特徴とする不揮発性記憶装置。
【請求項４】
請求項３おいて、
前記メモリセルアレイは、前記行方向に沿って延び、各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線をさらに有し、
前記複数のセレクトゲートのうち、前記リード時に選択される選択メモリセルに接続された選択セレクトゲートに選択ゲート電圧を、非選択セレクトゲートに非選択ゲート電圧を印加して、前記リード時に行選択を実施することを特徴とする不揮発性半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記複数のメモリセルの一部の選択メモリセルに接続された選択ワード線に選択ワード電圧を印加して、前記選択メモリセルをプログラムするプログラム時に、前記複数のワード線のうちの非選択ワード線に接続されるすべての前記ワードゲートのワードゲート電圧が、前記プリチャージ電圧に設定されることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記メモリセルアレイは、消去単位毎に複数のブロックに分割され、前記複数のブロック中の少なくとも一つのブロックを選択してイレーズ動作を行う時に、残りの非選択ブロック中のすべての前記ワード線に、前記プリチャージ電圧を供給することを特徴とする不揮発性記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記プリチャージ電圧供給部は、電源電圧を前記プリチャージ電圧とすることを特徴とする不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数のメモリセルの各々は、前記チャネル領域内に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
前記セレクトゲートは前記第１の領域の上方に配置され、前記ワードゲートは前記第２の領域上に前記不揮発性メモリ素子を介して配置されていることを特徴とする不揮発性記憶装置。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記複数のメモリセルの各々は、前記チャネル領域内に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
前記ワードゲートは前記第１の領域上に前記不揮発性メモリ素子を介して配置され、前記セレクトゲートは前記第２の領域の上に配置されていることを特徴とする不揮発性記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成されていることを特徴とする不揮発性記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性記憶装置に関する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【背景技術】
不揮発性記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
MONOS型不揮発性記憶装置として、１つのセレクトゲートと、１つのワードゲートにより制御される不揮発性メモリ素子（MONOSメモリ素子）を備えたMONOSフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２及び特許文献３参照）


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【発明が解決しようとする課題】
この種の不揮発性記憶装置は、特にリード動作の高速化が要求される。この際、例えばスタンバイ状態からリードに移行するには、ワードゲートの電圧をスタンバイ時の０Ｖから所定電圧まで充電させる必要がある。しかし、ワードゲートは例えばポリシリコン等で形成されることがあり、充電に時間を要し、そのためにリードサイクルタイムが長くなって、リード動作を高速化することができなかった。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明は、高速読み出しが可能な不揮発性記憶装置を提供することを目的とする。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】
本発明の不揮発性記憶装置は、
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイと、
前記メモリセルに電圧を供給する電源回路と、
を有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記電源回路はプリチャージ電圧供給部を含み、前記プリチャージ電圧供給部は、スタンバイ時に前記メモリセルアレイ内の全ワードゲートに印加されるプリチャージ電圧を供給する。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
前記複数のメモリセルの一部の選択メモリセルに接続された選択ワード線に選択ワード電圧を印加して、前記選択メモリセルをプログラムするプログラム時に、前記複数のワード線のうちの非選択ワード線に接続されるすべての前記ワードゲートのワードゲート電圧を、前記プリチャージ電圧に設定することができる。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図４は、図３を立体的に表した概略斜視図である。図４によると、素子分離部例えばＳＴＩ（Shallow-Trench-Isolation）によって、Ａ方向にてビットライン拡散層ＢＬＤが素子分離されている。これにより、各々のビット線６０を、行方向Ａに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は行方向Ａに素子が連続して形成されているので、これをもってワード線５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワード線５０としても良い。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
（リード）
図６は、選択ブロックにおけるリード状態を表した図である。点線で丸く囲まれたメモリセル４１０が、選択メモリセルである。すでにスタンバイ時にワード線ＷＬ０は電圧Ｖｃｃにプリチャージされているので、セレクトゲートラインＳＧ１を電圧Ｖｃｃ（選択ゲート電圧と呼ぶ）にチャージアップすればよい。これにより、選択メモリセルのセレクトゲート４１１及びワードゲート４１２によって、選択メモリセルのビットライン拡散層ＢＬＤ及びソースライン拡散層ＳＬＤの間にチャネルが形成される。この時、ビット線ＢＬ１は電圧Ｖｓａにチャージアップされている。その他のビット線６０は電圧（０Ｖ）に設定されている。本実施形態では、電圧Ｖｓａは、１Ｖ程度である。よって、電圧（０Ｖ）に設定されたソースラインＳＬ０へビット線ＢＬ１から電流が流れる。特にＯＮＯ膜４１３に電荷がトラップされていない場合は、より多くの電流が選択メモリセルのチャネル領域を流れる。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
以上のようにして、本発明は高速アクセスが可能な不揮発性記憶装置を提供できる。