(57)【要約】【課題】ＰＭＯＳトランジスタのゲート電極中にＧｅを導入してＢの活性化率を高めた半導体装置において、ゲート電極の縦方向にボロンを均一に分布させることのできる技術が要求されている。【解決手段】ゲート電極７Ｐの下層にＧｅを含む膜７２を有し、Ｇｅを含む膜７２の上に粒径の小さい（平均粒径１００ｎｍ以下の）ポリシリコン膜７３を有しているので、ゲート電極７Ｐ中にドープされるボロンが、ソース／ドレイン電極の活性化熱処理によりゲート電極中に厚さ方向にほぼ均一に分布する。従って、Ｇｅの存在によりＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善されるのみならず、ゲート絶縁膜の界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。【選択図】      図４
2004253778.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタの内のｐ型ＭＯＳトランジスタのゲート電極が下層から順に下層シリコン、シリコンゲルマニウム、上層シリコンの３層構造を有し、前記上層シリコンは、平均粒径が１００ｎｍ以下の多結晶シリコンであることを特徴とする半導体装置。
【請求項２】
前記上層シリコンが前記シリコンゲルマニウムを成膜した後、前記シリコンゲルマニウムの成膜温度よりも高い温度で成膜した多結晶シリコンであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐ型ＭＯＳトランジスタのゲート電極がゲート電極の厚さ方向に略一定のボロン濃度分布を有することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板上に形成したゲート絶縁膜の上に順に下層シリコン、シリコンゲルマニウム、上層シリコンの３層構造を形成してＭＯＳトランジスタのゲート電極を形成する半導体装置の製造方法であって、前記上層シリコンが前記ＭＯＳトランジスタの少なくともｐＭＯＳ領域において、平均粒径が１００ｎｍ以下の多結晶シリコンであることを特徴とする半導体装置の製造方法。
【請求項５】
前記シリコンゲルマニウムを成膜した後、前記上層シリコンを前記シリコンゲルマニウムの成膜温度よりも高い温度で成膜することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記３層構造を形成した後、前記ＭＯＳトランジスタのうちｐ型ＭＯＳトランジスタ形成予定領域の前記３層構造に対して選択的にボロンを導入し、前記３層構造を熱処理することにより前記３層構造の厚さ方向に略一定のボロン濃度分布を形成することを特徴とする請求項４又は５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰチャネル型ＭＯＳトランジスタを含む半導体装置に関し、特にゲート空乏化の抑制しゲート酸化膜の信頼性劣化を抑制できる製造方法に関するものである。
【背景技術】
【０００２】
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）を備える半導体装置では、ゲート電極の微細化、ゲート絶縁膜の薄膜化が進められている。この場合、ゲート電極の微細化に伴う短チャネル効果を抑制するために、ＰＭＯＳトランジスタのゲート電極を構成するポリシリコンにＢ（ボロン）等のＰ型不純物を導入し、ＮＭＯＳトランジスタのゲート電極を構成するポリシリコンにＡｓ（砒素）やＰ（リン）等のＮ型不純物を導入することが行われる。通常、これら不純物の導入は、シリコン等の半導体基板上にゲート絶縁膜、ゲート電極を形成した後、半導体基板に不純物をイオン注入してソース・ドレインの各イオン注入層を形成するとともに、これと同時に不純物をゲート電極にイオン注入する。その上で、熱処理を行ってソース・ドレインにイオン注入した不純物を活性化してソース・ドレイン領域を形成するとともに、ゲート電極に注入した不純物を活性化する手法がとられている。
【０００３】
しかしながら、ＰＭＯＳトランジスタのゲート電極に導入したＢはＡｓやＰに比較して活性化し難いため、前述したソース・ドレイン領域に対する活性化処理ではゲート電極の底部、すなわちゲート絶縁膜との界面領域でのＢの活性化が十分に行われない。そのため、ゲート絶縁膜の界面におけるＢの活性化濃度が低い状態となり、当該界面においてゲート電極中に空乏層が生じ、この空乏層によりゲートのしきい値が変動する等、ＰＭＯＳトランジスタの特性の劣化が生じることになる。この場合、ゲート電極中でのＢの活性化を十分に行うための熱処理を行うと、ソース・ドレイン領域における不純物の活性化が過度になり、浅いソース・ドレイン領域を形成することができなくなる。
【０００４】
このような問題に対し、ゲート電極のポリシリコンにＧｅ（ゲルマニウム）を注入することでＢの活性化率を向上し、ゲート絶縁膜の界面におけるＢの活性化濃度を高めて空乏層を抑制する技術が提案されている。例えば、特許文献１では、ＰＭＯＳトランジスタのゲート電極を下から順にポリシリコンシード層、ＳｉＧｅ層、ポリシリコンシード層と同一条件の追加ポリシリコン層で構成した技術が記載されている。この場合のポリシリコンシード層の成膜は、チャンバ気圧を数Ｔｏｒｒ乃至大気圧で、温度を５５０乃至６００℃に維持し、シランガスのようなソースガスを注入してポリシリコンを形成するＣＶＤ方法を使用する、と記載されている。
【０００５】
【特許文献１】特開２００２−３０５２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１で成膜される追加ポリシリコン層は、ポリシリコンシード層の成膜条件と同じであるため、ポリシリコン粒径がある程度大きくなっていると考えられる。従って、この後の工程で注入されるボロンを活性化熱処理でゲート電極内に拡散させる場合、縦方向に均一に分布せず、ゲート絶縁膜との界面近傍でボロン濃度が低くなる恐れがある。
【０００７】
そこで、本発明の目的は、ＰＭＯＳトランジスタのゲート電極中にＧｅを導入してＢの活性化率を高めた半導体装置においても、ゲート電極の縦方向にボロンを均一に分布させることのできる半導体装置とその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタの内のｐ型ＭＯＳトランジスタのゲート電極が下層から順に下層シリコン、シリコンゲルマニウム、上層シリコンの３層構造を有し、前記上層シリコンは、平均粒径が１００ｎｍ以下の多結晶シリコンであることを特徴とする。
【０００９】
上記本発明の半導体装置において、前記上層シリコンが前記シリコンゲルマニウムを成膜した後、前記シリコンゲルマニウムの成膜温度よりも高い温度で成膜した多結晶シリコンである。
【００１０】
上記本発明の半導体装置において、前記ｐ型ＭＯＳトランジスタのゲート電極がゲート電極の厚さ方向に略一定のボロン濃度分布を有する。
【００１１】
本発明の半導体装置の製造方法は、半導体基板上に形成したゲート絶縁膜の上に順に下層シリコン、シリコンゲルマニウム、上層シリコンの３層構造を形成してＭＯＳトランジスタのゲート電極を形成する半導体装置の製造方法であって、前記上層シリコンが前記ＭＯＳトランジスタの少なくともｐＭＯＳ領域において、平均粒径が１００ｎｍ以下の多結晶シリコンであることを特徴とする。
【００１２】
上記本発明の半導体装置の製造方法において、前記シリコンゲルマニウムを成膜した後、前記上層シリコンを前記シリコンゲルマニウムの成膜温度よりも高い温度で成膜する。
【００１３】
上記本発明の半導体装置の製造方法において、前記３層構造を形成した後、前記ＭＯＳトランジスタのうちｐ型ＭＯＳトランジスタ形成予定領域の前記３層構造に対して選択的にボロンを導入し、前記３層構造を熱処理することにより前記３層構造の厚さ方向に略一定のボロン濃度分布を形成する。
【発明の効果】
【００１４】
以上説明したように本発明は、ゲート電極の下層にＧｅを含む膜を有し、Ｇｅを含む膜の上に粒径の小さいポリシリコン膜を有しているので、ゲート電極中にドープされるボロンが、ソース／ドレイン電極の活性化熱処理によりゲート電極中に厚さ方向にほぼ均一に分布する。従って、Ｇｅの存在によりＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善されるのみならず、ゲート絶縁膜の界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。
【発明を実施するための最良の形態】
【００１５】
（実施例１）
次に、本発明の実施形態を図面を参照して説明する。図１及び図２は本発明をＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるＣＭＯＳ型半導体装置に適用した実施形態を製造工程順に示す断面図である。以下、製造工程に従って説明する。
【００１６】
先ず、図１（ａ）に示すように、Ｐ型シリコン基板１の表面にＰ型エピタキシャル層２を形成し、当該エピタキシャル層２のＮＭＯＳトランジスタ形成領域にＰウェル３を、ＰＭＯＳトランジスタ形成領域にＮウェル４をそれぞれ形成する。また、ＮＭＯＳトランジスタ形成領域とＰＭＯＳトランジスタ形成領域を包囲する領域に素子分離領域、例えば浅い溝型の絶縁領域であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）５を形成する。その上で、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域の各ウェル３，４の表面に熱酸化によりゲート絶縁膜としてのＳｉＯ２膜（シリコン酸化膜）６を１０ｎｍ程度の厚さに形成する。次いで、前記ゲート絶縁膜６上にゲート電極７Ｎ，７Ｐを形成する。図３（ａ）〜（ｂ）は前記ゲート電極７Ｎ，７Ｐの製造工程を説明するための拡大断面図である。
【００１７】
先ず図３（ａ）のように、前記ゲート絶縁膜６上にＣＶＤ法によりｓｅｅｄ−Ｓｉ膜７１を３〜２０ｎｍの厚さに形成する。さらに、その上にＣＶＤ法によりＳｉとＧｅの混合物であるＳｉＧｅ膜７２を１５〜５０ｎｍの厚さに形成する。ここで、ＳｉＧｅ膜７２におけるＳｉとＧｅの混合割合は、Ｓｉ：Ｇｅ＝７０〜８５：１５〜３０程度に設定している。このとき、ＳｉＧｅ膜７２の下層に存在している前記ｓｅｅｄ−Ｓｉ膜７１によってｓｅｅｄ−ＳｉとＳｉＧｅとの接着性が高められ、ＳｉＧｅ膜７２を所望の膜厚に均一に形成することが可能になる。仮に、ｓｅｅｄ−Ｓｉ膜７１が存在していないと、ゲート絶縁膜６としてのＳｉＯ２とＳｉＧｅとの密着性が低いため、ＳｉＧｅを形成しても粒状になってしまい、均一なＳｉＧｅ膜７２ができなくなる。なお、ｓｅｅｄ−Ｓｉ膜７１はアモルファスシリコン膜またはポリシリコン膜で形成することができる。
【００１８】
さらに、前記ＳｉＧｅ膜７２の上にＣＶＤ法によりキャップシリコン膜７３を５０〜１００ｎｍの厚さに形成する。このとき、キャップシリコン膜７３はｓｅｅｄ−Ｓｉ膜７１、ＳｉＧｅ膜７２よりも高い温度で形成したポリシリコン（多結晶シリコン）である。このキャップシリコン膜７３に含まれるポリシリコンのサイズは、少なくともｐＭＯＳ領域においてＴｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅｓ（ＴＥＭ）を用いて測定した場合の個々のポリシリコンの粒径ｄの平均が１００ｎｍ以下となっていることが必要である。図３（ａ）においては、キャップシリコン膜７３とＳｉＧｅ膜７２のシリコン粒を模式化して描いている。
【００１９】
ここで、上記のｓｅｅｄ−Ｓｉ膜７１、ＳｉＧｅ膜７２、キャップシリコン膜７３を形成する際には、枚葉装置を用いてもよいし、またバッチ式装置を用いてもよい。具体的な形成条件としては
（１）枚葉装置使用の場合
第１チャンバーにて温度５５０−６５０℃でＳｉＨ４またはＳｉ２Ｈ６でｓｅｅｄ−Ｓｉ膜７１を、ＳｉＨ４またはＳｉ２Ｈ６およびＧｅＨ４でＳｉＧｅ膜７２を形成後、第２チャンバーにて温度６８０−８００℃でＳｉＨ４またはＳｉ２Ｈ６を用いてキャップシリコン膜７３を形成する。
（２）バッチ装置使用の場合
温度４５０−５５０℃でＳｉＨ４またはＳｉ２Ｈ６でｓｅｅｄ−Ｓｉ膜７１を、ＳｉＨ４またはＳｉ２Ｈ６およびＧｅＨ４でＳｉＧｅ膜成長を成長し、その後炉内の温度を６００−６５０℃に昇温してＳｉＨ４またはＳｉ２Ｈ６でキャップシリコン膜７３を形成する。
【００２０】
以上により、ゲート電極７Ｎ，７Ｐの下層膜としてのｓｅｅｄ−Ｓｉ膜７１及びＳｉＧｅ膜７２と、キャップシリコン膜７３が形成される。しかる上で、図３（ｂ）に示すように、前記キャップシリコン膜７３の上に所要のパターンのフォトレジスト膜１０１を形成し、このフォトレジスト膜１０１をマスクにして前記最上層のキャップシリコン膜７３から前記下層のｓｅｅｄ−Ｓｉ膜に至る積層膜をエッチングし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲート電極７Ｎ，７Ｐを形成する。
【００２１】
次いで、図１（ｂ）のように、ＰＭＯＳ形成領域をフォトレジスト１０２で覆った状態で、前記ＮＭＯＳトランジスタ形成領域にＮ型不純物、例えばＰ（リン）のイオン注入を行う。このＰのイオン注入によりＮＭＯＳトランジスタのゲート電極７ＮにＰがイオン注入され、同時に当該ゲート電極７Ｎを利用した自己整合法によりＮＭＯＳトランジスタ形成領域のＰウェルにＰがイオン注入され、ソース・ドレイン形成領域にＰのイオン注入層８Ｎが形成される。
【００２２】
同様に、図１（ｃ）のように、今度はＮＭＯＳ形成領域をフォトレジスト１０３で覆った状態で、前記ＰＭＯＳトランジスタ形成領域にＰ型不純物としてＢ（ボロン）のイオン注入を行う。このＢのイオン注入によりＰＭＯＳトランジスタのゲート電極７ＰにＢがイオン注入され、同時に当該ゲート電極７Ｐを利用した自己整合法によりＰＭＯＳトランジスタ形成領域のＮウェル４にＢがイオン注入され、ソース・ドレイン形成領域にＢのイオン注入層８Ｐが形成される。
【００２３】
次いで、図２（ａ）のように、全面にＳｉＯ２膜或いはＳｉＮ膜等の絶縁膜を所要の厚さに形成し、この絶縁膜を異方的にエッチングバックして前記各ゲート電極７Ｎ，７Ｐの側面にのみ残し、サイドウォール絶縁膜１０を形成する。
【００２４】
しかる上で、熱処理を行ってイオン注入により形成したＰのイオン注入層８ＮとＢのイオン注入層８Ｐの活性化を行い、Ｐウェル３内にＮ型ソース・ドレイン領域９Ｎを、Ｎウェル４内にＰ型ソース・ドレイン領域９Ｐを形成する。この活性化では、Ｎ型及びＰ型の各ソース・ドレイン領域９Ｎ，９Ｐが所望の深さよりも深くならないように活性化のための熱処理が制御される。
【００２５】
また、このソース・ドレイン領域９Ｎ，９Ｐの形成と同時に、図４にＰＭＯＳトランジスタのゲート電極７Ｐを拡大して示すように、キャップシリコン膜７３にイオン注入されたＢが活性化され、当該キャップシリコン膜７３からＳｉＧｅ膜７２、さらに下層のｓｅｅｄ−Ｓｉ膜７１のゲート絶縁膜６との界面領域にまで拡散されるＢが活性化される。
【００２６】
このとき、キャップシリコン膜７３が粒径の小さい多結晶シリコンで形成されているため、上述のように制御された熱処理条件下でもイオン注入されたＰとＢは速やかにゲート絶縁膜６との界面まで拡散する。このとき、ＳｉＧｅ膜７２中のＧｅの作用により前述のボロンの活性化率が高められる。同時に、キャップシリコン膜７３のポリシリコンの平均粒径（ＴＥＭを用いて測定した場合の値）を１００ｎｍ以下と小さくすることができるので、ボロンをｓｅｅｄ−Ｓｉ膜、ＳｉＧｅ膜、キャップシリコン膜の積層構造の厚さ方向に渡ってほぼ均一な分布とすることができる。特にゲート絶縁膜６との界面領域での活性化濃度が高くなり、当該界面における空乏層の発生が抑制され、ＰＭＯＳトランジスタの特性が改善されることになる。
【００２７】
続いて、図２（ｂ）に示すように、全面にＣｏ膜１１をスパッタ法により所要の厚さに形成した後、熱処理を行い、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ソース・ドレイン領域９Ｎ，９Ｐの表面及び各ゲート電極７Ｎ，７Ｐのいずれにおいても、ＣｏとＳｉが反応し、自己整合的にＣｏシリサイド膜、すなわちＣｏサリサイド膜１２が形成される。
【００２８】
その後は、図２（ｃ）のように、シリサイド化されていないＣｏ１１をエッチング除去した後、全面に層間絶縁膜１３を被覆し、前記ソース・ドレイン領域９Ｎ，９Ｐ等のＣｏシリサイド層１２、あるいはゲート電極（または配線）７Ｎ，７Ｐ上のＣｏシリサイド層１２に上層配線１４に導通するコンタクト１５を形成することでＣＭＯＳ型半導体装置が完成されることになる。
【００２９】
以上のように製造された半導体装置では、前記製造工程において説明したように、特にＰＭＯＳトランジスタのゲート電極７Ｐ中のキャップシリコン膜７３のポリシリコン粒径を小さく抑えることにより、キャップシリコン膜７３に注入されたボロンの下方への拡散を促進することができ、ゲート電極７Ｐ中のボロン濃度をほぼ均一とすることができる。このため、ボロン濃度をゲート電極とゲート絶縁膜６との界面で高くでき、ゲート電極の空乏層を抑制してＰＭＯＳトランジスタの特性を改善するこが可能になる。
【００３０】
因みに、図５（ａ）は、ＰＭＯＳトランジスタのゲート電極７Ｐにおいて、Ｂをイオン注入した活性化前の状態でのＢとＧｅの各濃度分布を示す図である。また、図５（ｂ）は同じＰＭＯＳトランジスタのゲート電極７Ｐに対して活性化を行ったときのＢとＧｅの各濃度分布を示す図である。このように、活性化によりゲート電極７Ｐ中のボロン濃度の均一性が良く、ｓｅｅｄ−Ｓｉ膜７１とゲート絶縁膜６との界面領域でのボロンの活性化濃度が高められていることが判る。これによる効果を、図６に示すように、ＰＭＯＳトランジスタのオン電流で比較した。左側のグラフは上述したように，上部Ｓｉ膜をｓｅｅｄ−Ｓｉ膜と同じ条件で成膜した場合のオン電流，右側が上部Ｓｉ膜をａ−Ｓｉ膜で成膜した場合のオン電流，中央が本発明の方法による場合である。本発明の方法によるＰＭＯＳトランジスタのオン電流が大幅に大きくなっていることがわかる。
【００３１】
なお、本発明においてゲート電極及びソース・ドレイン領域に形成する金属サリサイド膜は、本実施形態のＣｏサリサイド膜に限られるものではなく、Ｔｉサリサイド膜、Ｎｉサリサイド膜についても同様に実現できる。
【００３２】
本発明は前記実施形態のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳ型半導体装置に限られるものではなく、ＰＭＯＳトランジスタのみで構成される半導体装置に適用することも可能である。この場合には、ＮＭＯＳトランジスタの特性劣化を考慮する必要がなくなるため、特にＳｉＧｅにおけるＧｅの混合割合を増大してＢの活性化率をさらに向上させる構成とすることも可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明にかかる半導体装置を製造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図１の工程におけるゲート電極の製造工程を示す拡大断面図である。
【図４】製造工程途中におけるＰＭＯＳゲート電極のゲート幅方向の拡大断面図である。
【図５】ＰＭＯＳのゲート電極におけるＢとＧｅの注入時と活性化後の各濃度分布図である。
【図６】本発明の従って形成したＰＭＯＳトランジスタのオン電流を他の方法で製造したものと比較したグラフである。
【符号の説明】
【００３４】
１    シリコン基板
２    エピタキシャル層
３    Ｐウェル
４    Ｎウェル
５    素子分離絶縁膜（ＳＴＩ）
６    ゲート絶縁膜
７，７Ｎ，７Ｐ    ゲート電極
８Ｎ，８Ｐ    イオン注入層
９Ｎ，９Ｐ    ソース・ドレイン領域
１０    サイドウォール絶縁膜
１１    Ｃｏ膜
１２    Ｃｏサリサイド膜
１３    層間絶縁膜
１４    上層配線
１５    コンタクト
７１    ｓｅｅｄ−Ｓｉ膜
７２    ＳｉＧｅ膜
７３    キャップシリコン膜
ｄ    キャップシリコン膜７３に含まれるポリシリコンの粒径
【図１】
2004253778.tif 000003
【図２】
2004253778.tif 000004
【図３】
2004253778.tif 000005
【図４】
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【図５】
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【図６】
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