(57)【要約】【課題】スキャンテスト回路を有する半導体集積回路において、チップ面積がパッド数の上限を決め、これがスキャンパスの本数、すなわち最小段数を決めてしまうため、スキャンテストの検査時間短縮の障害となることがある。【解決手段】ダイシングライン上にスキャンパス用パッドを配置し、チップ内部のパッドによるスキャンパスに加えて、ダイシングライン上のパッドからもスキャンパスを構成することで、スキャンパスの段数を削減し、検査時間を短縮する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ダイシングライン上にスキャンパス用パッドを配置し、チップ内部のパッドによるスキャンパスに加えて、前記ダイシングライン上のパッドからもスキャンパスを構成するテスト回路を有する半導体集積回路。
【請求項２】
スキャン入力用のパッドについては、２チップ以上の複数チップで共有させて、１つのパッドで複数のチップに対してスキャン入力を行なう構成としたテスト回路を有する請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はテスト回路を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路は大規模化、高集積化の一途をたどっており、半導体集積回路の故障を効率的に検出するため、半導体集積回路にスキャンテスト回路を内蔵してテストを行うことが主流となっている。このスキャンテスト回路を用いるスキャンテスト法は、シフト機能を有する複数のレジスタ回路が１本の信号線に接続され、テスト動作時にチップ外部からテストパターンが上記レジスタにシリアルに入力されて所定のデータが各レジスタに設定される。
【０００３】
これらのレジスタのデータ出力端子には論理回路が接続されていて、所定の論理信号がこれら論理回路に供給される。各論理回路はその論理信号に応じて動作し、その結果が論理回路の出力側に接続されている各レジスタの入力端子からそのレジスタ内に取込まれる。その後、上記のレジスタの設定データがシリアルにチップ外部に出力され、その出力を判定することにより、チップ内部の回路故障の有無を判定することができる。
【０００４】
上記スキャンテスト法において検査時間を短縮するためには、スキャンパスの段数（スキャンパス１本当たりのレジスタ数）を少なくすること、すなわち、スキャンパスの本数を増やすことが必要である。ところが、従来の半導体集積回路では、スキャンパスの最大本数はパッド数の上限で決まり、そのパッド数の上限はチップ面積で決まってしまうため、これがスキャンパスの最小段数を決めてしまうことになる。もし、パッド数を増やそうとすると、スキャンテストのためだけにチップ面積を増加させてしまうことになる。
【０００５】
また別の課題として、複数チップの同測（同時測定）による検査を考えた場合、スキャンパスの段数を抑えるためにスキャン用パッドを多くすると、テスターの保有するチャネル数と検査に使用するパッド数との関係により、同測可能なチップ数が少なくなってしまう恐れがある。
【０００６】
これらの課題に対する従来の技術として、ダイシングライン（スクライブライン）上にパッドを配置してテストを実施するものがある（例えば、特許文献１参照）。また、ダイシングライン上にテスト回路や配線を配置してテストを実施するものもある（例えば、特許文献２、特許文献３参照）。
【０００７】
【特許文献１】
特開平７−７０５８号公報
【特許文献２】
特開平７−２９７２４４号公報
【特許文献３】
特開平１１−２６６１５号公報
【０００８】
【発明が解決しようとする課題】
しかしながら上記従来の技術は、チップ面積を削減したり、セキュリティ性を高めるための技術であるが、スキャンテストに対する課題や効果については言及されていない。
【０００９】
この課題を解決するため、本発明は、チップ面積を大きくすることなくスキャンテストにおける検査時間を短縮する半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達するために、本発明は、ダイシングライン上にスキャンパス用パッドを配置し、チップ内部のパッドによるスキャンパスに加えて、ダイシングライン上のパッドからもスキャンパスを構成するテスト回路を有することを特徴とする。
【００１１】
また、スキャン入力用のパッドについては、２チップ以上の複数チップで共有させて、１つのパッドで複数のチップに対してスキャン入力を行なうテスト回路を有することを特徴とする。
【００１２】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路の構成を示す概要図である。図中半導体集積回路１００には、スキャンパス１０１、入出力用パッド１０２があり、半導体集積回路の周りにはウェハー状態からチップとして切り出すためのダイシングライン１０３、そしてダイシングライン１０３上にスキャンパス追加用として配置されたスキャンパス追加用パッド１０４からなる。
【００１３】
このように構成された本実施の形態１の半導体集積回路について説明する。
スキャンテストモードにおいて、半導体集積回路１００にある入出力用パッド１０２のうち、スキャン入力用パッドに設定されたパッドに加えて、ダイシングライン上に配置されたスキャンパス追加用パッド１０４の一部が、スキャン入力用パッドとして機能し、スキャンパターンをスキャンパス１０１にシフトイン、キャプチャ、シフトアウトし、入出力用パッド１０２のうち、スキャン出力用パッドに設定されたパッドに加えて、ダイシングライン上に配置されたスキャンパス追加用パッド１０４の一部がスキャン出力用パッドとして機能する。
【００１４】
このため、半導体集積回路１００内部にある入出力用パッド１０２のみでスキャンパスを構成する場合よりも、スキャンパス１０１の本数が増えるため、スキャンパス１本当たりの段数（レジスタ数）を少なくすることが可能となる。すなわち、１チップとしてのスキャンテストの時間短縮が可能となる。
【００１５】
このように、本実施の形態１の半導体集積回路は、ダイシングライン上に追加のスキャンパス用パッドを配置することで、チップ面積を大きくすることなく、スキャンパス１本当たりの段数を少なくして、スキャンテストにおける検査時間を短縮することができる。
【００１６】
（実施の形態２）
図２は、本実施の形態２に係る半導体集積回路の構成を示す概要図である。図中半導体集積回路２００は実施の形態１の構成に対して、ダイシングライン上にスキャンパス追加用として配置されたスキャンパス追加用パッド２０４のうちのスキャン入力用パッド２０５は、半導体集積回路２００及び２１０の２チップで共有される構成からなる。
【００１７】
このように構成された本実施の形態２の半導体集積回路について説明する。
スキャンテストモードにおいて、スキャン入力用パッド２０５よりスキャンパターンを入力すると、実施の形態１では半導体集積回路１００のみにスキャンインされるのに対して、実施の形態２では半導体集積回路２００及び２１０に対して同時にスキャンインされることになる。すなわち、上記スキャン入力用パッドは２つのチップに対して共通のスキャン入力用パッドとして機能する。
【００１８】
このため、実施の形態１のみで構成する場合よりも、スキャン入力用パッド数を少なくすることが可能となり、複数チップの同測においてテスター検査に必要なチャネル数を削減できる。
【００１９】
尚、本実施の形態では、２チップに対してスキャン入力用パッドを共用する構成としたが、２チップ以上の複数チップに対する構成としてもよい。
【００２０】
このように、本実施の形態２の半導体集積回路は、スキャン入力用のパッドについて２チップで共有させ、１つのパッドから複数のチップに対してスキャン入力することにより、複数チップでの同測に必要なスキャンパスの入力パッド数が１／２となり、テスター検査に必要なチャネル数を削減できる。
【００２１】
【発明の効果】
以上のように、本発明は、ダイシングライン上にスキャンパス用パッドを配置し、チップ内部のパッドによるスキャンパスに加えて、ダイシングライン上のパッドからもスキャンパスを構成できるテスト回路を有することにより、チップ面積を大きくすることなく、すなわちウェハー当たりの有効チップ数を減少させることなく、スキャンテストにおける検査時間を短縮することができる。
【００２２】
また、スキャン入力用のパッドについて２チップ以上の複数チップで共有させ、１つのパッドで複数のチップに対してスキャン入力ができるテスト回路を有することにより、複数チップで同測に必要なスキャンパスの入力パッド数が、同測数分の１（２チップ同測なら１／２、４チップ同測なら１／４）となり、テスター検査に必要なチャネル数を削減できる。
【００２３】
更に、上記チャネル数削減の効果により、テストに使用するパッド数とテスターチャネルの関係により従来より同測数を増やせる場合には、スキャンテストにおけるチップ当たりの検査時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の概要図
【図２】本発明の実施の形態２に係る半導体集積回路の概要図
【図３】従来の半導体集積回路の概要図
【符号の説明】
１００、２００、２１０  半導体集積回路
１０１、２０１  スキャンパス
１０２、２０２  入出力用パッド
１０３、２０３  ダイシングライン
１０４、２０４  スキャンパス追加用パッド
２０５  スキャン入力用パッド
【図１】
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【図２】
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【図３】
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