(57)【要約】  【課題】  ＭＯＳトランジスタの駆動力を向上させることを目的とする。  【解決手段】  半導体基板１００の上にはゲート絶縁膜１０３を介してゲート電極１０４が形成されている。半導体基板１００の表面部におけるゲート電極１０４の直下の領域にはｐ型のチャネル領域１０２が形成されていると共に、半導体基板１００の表面部におけるゲート電極１０４の両側方の領域にはｎ+ 型の不純物活性層からなるソース又はドレインの領域１０８が形成されている。チャネル領域１０２とソース又はドレインの領域１０８の各上部領域との間にはｎ+ 型のエクステンション領域１０５が形成されている。チャネル領域１０２と、ソース又はドレインの領域１０８の各下部領域との間にはｐ+ 型のポケット領域１０６が形成されている。ポケット領域１０６は、ゲート絶縁膜１０３との間に間隔をおくように形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン結晶よりなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部における前記ゲート電極の直下の領域に形成された第１導電型の第１の不純物層からなるチャネル領域と、
前記半導体基板の表面部における前記ゲート電極の両側方の領域にそれぞれ形成された第２導電型の第２の不純物層からなるソース領域及びドレイン領域と、
前記チャネル領域と前記ソース領域及び前記ドレイン領域の各上部領域との間に、前記ソース領域又は前記ドレイン領域と接するようにそれぞれ形成された第２導電型の第３の不純物層からなるエクステンション領域と、
前記半導体基板に注入されたインジウムイオンにより形成され、前記チャネル領域と前記ソース領域及び前記ドレイン領域の各下部領域との間と、前記ソース領域又は前記ドレイン領域と接し且つ前記ゲート絶縁膜との間とに間隔をおくように形成された第１導電型の第４の不純物層からなるポケット領域とを備え、
前記第３の不純物層は、前記第１の不純物層の上部領域に接しており、
前記第４の不純物層は、前記第１の不純物層の下部領域に接していることを特徴とする半導体装置。
【請求項２】
前記ポケット領域のインジウムイオンのドーズ量は、５×１０13ｃｍ-2以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ポケット領域のインジウムイオンのドーズ量は、１×１０13ｃｍ-2〜５×１０13ｃｍ-2であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャネル領域の不純物イオンのドーズ量は、４×１０12ｃｍ-2〜１×１０13ｃｍ-2であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記ポケット領域のインジウムイオンのドーズ量として、５×１０12ｃｍ-2〜１．５×１０13ｃｍ-2を除くことを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板に形成された第１導電型のウェル領域をさらに備え、
前記チャネル領域は、前記ウェル領域上の前記半導体基板の表面部に形成されていると共に、前記ウェル領域よりも不純物イオン濃度が高いことを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記チャネル領域は、ホウ素イオン又はインジウムイオンにより構成されていることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
シリコン結晶よりなる半導体基板の表面部に第１導電型の不純物イオンをイオン注入して、チャネル領域となる第１導電型の第１の不純物層を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記第１の不純物層に前記ゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、前記第１の不純物層の上部領域に第２導電型の第３の不純物層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の不純物層に前記ゲート電極をマスクとしてインジウムイオンをイオン注入して、前記第１の不純物層の下部領域に第１導電型の第４の不純物層を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板に対して約９５０℃〜約１０５０℃の温度で短時間の熱処理を施す工程（ｅ）と、
前記工程（ｅ）の後に、前記ゲート電極の側面にサイドウォールを形成する工程（ｆ）と、
前記第３の不純物層及び前記第４の不純物層に、前記ゲート電極及び前記サイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、前記第３の不純物層及び前記第４の不純物層における前記ゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成し、前記ソース領域又は前記ドレイン領域の各上部領域の内側に前記第３の不純物層からなる第２導電型のエクステンション領域を形成すると共に、前記ソース領域又は前記ドレイン領域の各下部領域の内側に前記第４の不純物層からなる第１導電型のポケット領域を形成する工程（ｇ）とを備え、
前記第３の不純物層は、前記第１の不純物層の上部領域に接して形成され、
前記第４の不純物層は、前記第１の不純物層の下部領域に接して形成されることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｄ）における前記インジウムイオンのドーズ量は、５×１０13ｃｍ-2以下であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）における前記インジウムイオンのドーズ量は、１×１０13ｃｍ-2〜５×１０13ｃｍ-2であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）における前記不純物イオンのドーズ量は、４×１０12ｃｍ-2〜１×１０13ｃｍ-2であることを特徴とする請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）における前記インジウムイオンのドーズ量として、５×１０12ｃｍ-2〜１．５×１０13ｃｍ-2を除くことを特徴とする請求項１０〜１３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の表面部に第１導電型の不純物イオンをイオン注入して、前記チャネル領域となる第１導電型の第１の不純物層を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記第１の不純物層に前記ゲート電極をマスクとしてＩＶ族に属する原子のイオンをイオン注入して、前記第１の不純物層の上部領域に第１導電型の非晶質層を形成する工程（ｃ）と、
前記非晶質層に前記ゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、前記非晶質層に第２導電型の第３の不純物層を形成する工程（ｄ）と、
前記第１の不純物層に前記ゲート電極をマスクとしてドーズ量が５×１０13ｃｍ-2以下のインジウムイオンをイオン注入して、前記第１の不純物層の下部領域に第１導電型の第４の不純物層を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板に対して約９５０℃〜約１０５０℃の温度で短時間の熱処理を施す工程（ｆ）と、
前記工程（ｆ）の後に、前記ゲート電極の側面にサイドウォールを形成する工程（ｇ）と、
前記第３の不純物層及び前記第４の不純物層に、前記ゲート電極及び前記サイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、前記第３の不純物層及び前記第４の不純物層における前記ゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成し、前記ソース領域又は前記ドレイン領域の各上部領域の内側に前記第３の不純物層からなる第２導電型のエクステンション領域を形成すると共に、前記ソース領域又は前記ドレイン領域の各下部領域の内側に前記第４の不純物層からなる第１導電型のポケット領域を形成する工程（ｈ）とを備え、
前記第３の不純物層は、前記第１の不純物層の上部領域に接して形成され、
前記第４の不純物層は、前記第１の不純物層の下部領域に接して形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動力に優れたＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、高集積化された半導体装置いわゆるＶＬＳＩの開発においては、ＶＬＳＩの構成要素であるＭＯＳトランジスタの一層の微細化が求められている。ＭＯＳトランジスタにおいては、スケーリング則に従って各世代のデバイスの寸法の縮小が図られており、これに対応するため、基板濃度を増加させることによって、いわゆる短チャネル効果を抑制しながらデバイスの特性の向上を図っている。
【０００３】
ところが、デバイスの各種の寸法のうちソース又はドレインとなる不純物層の深さは、縮小することは難しい。そこで、短チャネル効果を抑制するためのＭＯＳトランジスタの構造が提案されている。
【０００４】
以下、従来例として、例えば、G. G. Shahidi et al, "High-Performance Devices for a 0.１5μm CMOS Technology",IEEE Electron Device Letters, vol.１4, no.１0, Octber 1993に示されているＭＯＳトランジスタ（以下、単に従来のＭＯＳトランジスタと称する。）の構造及び製造方法について、図２０を参照しながら説明する。
【０００５】
図２０に示すように、従来のＭＯＳトランジスタは、半導体基板１の内部に形成されｐ- 型のウエル領域２と、半導体基板１の表面部に形成されたｐ型のチャネル領域３と、チャネル領域３の上にゲート絶縁膜４を介して形成されたゲート電極５と、半導体基板１の表面部におけるゲート電極５の両側方の領域にそれぞれ形成されたｎ+ 型の不純物層からなるソース・ドレイン領域９と、半導体基板１の表面部におけるソース・ドレイン領域９の内側に形成されたｎ+ 型の不純物層からなるエクステンション領域６と、半導体基板１の表面部にエクステンション領域６を覆うと共に上端部がゲート絶縁膜４にまで延びるように形成されたｐ+ 型のポケット領域７とを備えている。
【０００６】
従来のＭＯＳトランジスタによると、ｎ+ 型のエクステンション領域６を覆うように形成されたｐ+ 型のポケット領域７を備えており、該ポケット領域７が、ｎ+ 型のエクステンション領域６及びソース・ドレイン領域９から空乏層が延びる事態を抑制するので、短チャネル効果を抑制することができる。
【０００７】
また、エクステンション領域６又はソース・ドレイン領域９の深さをスケーリング則に沿って浅くできないときでも、ポケット領域７の不純物濃度を高くすることによって、短チャネル効果を抑制することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＭＯＳトランジスタにおいては、以下に説明するような問題がある。
【０００９】
（第１の問題）
短チャネル効果を一層抑制するべくｐ+ 型のポケット領域の不純物濃度を高くすると、該ポケット領域がｎ+ 型のエクステンション領域を覆っているため、エクステンション領域の不純物濃度が相殺されて低下してしまう。このため、エクステンション領域の抵抗が大きくなるので、ＭＯＳトランジスタの駆動力が低下するという問題がある。また、ｐ+ 型のポケット領域の不純物濃度を高くすると、チャネル領域におけるエクステンション領域近傍部の不純物濃度が高くなるため、キャリアの不純物散乱が増加してキャリアの移動度が低くなるので、ＭＯＳトランジスタの駆動力が一層低下する。さらに、チャネル領域におけるエクステンション領域近傍部の不純物濃度が高くなると、いわゆる逆短チャネル効果が発生して、トランジスタのしきい値電圧がトランジスタのチャネル長に大きく依存してしまうという問題も発生する。
【００１０】
（第２の問題）
ところで、サイドウォールは、ｎ型の不純物イオンをイオン注入してエクステンション領域を形成すると共にｐ型の不純物イオンをイオン注入してポケット領域を形成した後、半導体基板の上に全面に亘って絶縁膜を６００℃〜８５０℃の低温で数十分〜数時間かけて堆積し、その後、絶縁膜に異方性エッチングを施すことにより形成されるが、不純物イオンのイオン注入時に発生した点欠陥（空孔及び格子間シリコン）によって、不純物の増速拡散（Transient Enhanced Diffusion）が顕著に引き起こされる。このため、ポケット領域の不純物濃度が高くなるので、エクステンション領域の抵抗が大きくなると共にキャリアの移動度が低下し、これによって、ＭＯＳトランジスタの駆動力が低下する。また、エクステンション領域及びポケット領域を形成するためのイオン注入時に発生した格子間シリコンが、低温の熱処理時（例えば、サイドウォールとなる絶縁膜の堆積時）にゲート絶縁膜に向かって拡散して分布に勾配が発生するため、チャネル領域におけるゲート電極端部の不純物が基板表面に向かって移動するので、チャネル領域におけるゲート電極端部の表面領域の不純物濃度が高くなる。このため、いわゆる逆短チャネル効果が発生するので、しきい値電圧が変化してしまうという問題がある。この現象は、ホウ素イオンをイオン注入してポケット領域を形成する場合に顕著に現われる。
【００１１】
（第３の問題）
従来のＭＯＳトランジスタの製造方法においては、ｎ+ 型エクステンション領域における砒素イオンの分布を急峻にするため、ｐ+ 型ポケット領域にインジウムイオンをイオン注入して該ポケット領域を非晶質化している。
【００１２】
ところが、我々は、非晶質化工程の後に行なわれる熱処理によって、エクステンション領域とポケット領域との間に形成されるｐｎ接合の近傍部であってポケット領域の内部（つまりエクステンション領域の外部）に点欠陥が発生するということを新たに見い出した。ポケット領域の内部に点欠陥が発生すると、接合リーク電流が発生する。このようなＭＯＳトランジスタを有するＶＬＳＩが移動体通信機器携帯機に組み込まれると、接合リーク電流に起因して待機時の消費電力が大きくなってしまうという問題がある。
【００１３】
前記に鑑み、本発明は、ＭＯＳトランジスタの駆動力を向上させることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明に係る第１の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の表面部におけるゲート電極の直下の領域に形成された第１導電型の半導体層からなるチャネル領域と、半導体基板の表面部におけるゲート電極の両側方の領域にそれぞれ形成された第２導電型の不純物層からなるソース領域及びドレイン領域と、チャネル領域とソース領域及びドレイン領域の各上部領域との間に、ソース領域又はドレイン領域と接するようにそれぞれ形成された第２導電型のエクステンション領域と、チャネル領域とソース領域及びドレイン領域の各下部領域との間に、ソース領域又はドレイン領域と接し且つゲート絶縁膜との間に間隔をおくように形成された第１導電型のポケット領域とを備えている。
【００１５】
第１の半導体装置によると、チャネル領域とソース領域及びドレイン領域の各下部領域との間に、ソース領域又はドレイン領域と接し且つゲート絶縁膜との間に間隔をおくように形成された第１導電型のポケット領域を備えているため、短チャネル効果を抑制するべくポケット領域の不純物濃度を高くしても、エクステンション領域の不純物濃度は低下しないと共にチャネル領域におけるエクステンション領域の近傍部の不純物濃度は高くならない。
【００１６】
従って、エクステンション領域の不純物濃度が低下しないため、エクステンション領域の抵抗が高くならなず、これによって、ＭＯＳトランジスタの駆動力の低下を抑制することができる。また、チャネル領域におけるエクステンション領域の近傍部の不純物濃度が高くならないため、キャリアの不純物散乱に起因してキャリアの移動度が低くなる事態を防止できるので、ＭＯＳトランジスタの駆動力の低下を防止することができる。
【００１７】
このため、第１の半導体装置によると、短チャネル効果を抑制しながら、ＭＯＳトランジスタの駆動力の低下を防止することが可能になる。
【００１８】
第１の半導体装置において、チャネル領域の両側部の領域に、エクステンション領域と接するようにそれぞれ形成され、チャネル領域の中央部に比べて活性化不純物の濃度が低い第１導電型の低濃度チャネル領域をさらに備えていることが好ましい。
【００１９】
このようにすると、チャネル領域の両側部の領域に、エクステンション領域と接すると共に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域が設けられているため、チャネル領域の上部領域における活性化不純物の濃度は、ソース側からドレイン側に架けて又はドレイン側からソース側に架けて、低濃度−高濃度−低濃度になっている。つまり、チャネル領域におけるエクステンション領域と接する領域における活性化不純物の濃度は低くなっている。
【００２０】
従って、エクステンション領域の抵抗は一層低くなるので、ＭＯＳトランジスタの駆動力の低下を一層防止することができる。
【００２１】
本発明に係る第２の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の表面部におけるゲート電極の直下の領域に形成され、インジウムイオンがドーピングされた第１導電型の半導体層からなるチャネル領域と、半導体基板の表面部におけるゲート電極の両側方の領域にそれぞれ形成された第２導電型の不純物層からなるソース領域及びドレイン領域と、チャネル領域とソース領域及びドレイン領域の各上部領域との間に、ソース領域又はドレイン領域と接するようにそれぞれ形成された第２導電型のエクステンション領域と、チャネル領域の両側部の領域に、エクステンション領域と接するようにそれぞれ形成され、チャネル領域の中央部に比べて活性化不純物の濃度が低い第１導電型の低濃度チャネル領域とを備えている。
【００２２】
第２の半導体装置によると、チャネル領域の両側部の領域に、エクステンション領域と接すると共に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域が設けられているため、チャネル領域の上部領域における活性化不純物の濃度は、ソース側からドレイン側に架けて又はドレイン側からソース側に架けて、低濃度−高濃度−低濃度になっている。つまり、チャネル領域におけるエクステンション領域と接する領域における活性化不純物の濃度は低くなっている。このため、エクステンション領域の抵抗が低くなるので、ＭＯＳトランジスタの駆動力の低下を防止することができる。
【００２３】
本発明に係る第１の半導体装置の製造方法は、半導体基板の表面部に第１導電型の不純物イオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、半導体層の上部領域に第２導電型の第１の不純物層を形成する工程と、半導体層にゲート電極をマスクとしてインジウムイオンをイオン注入して、半導体層の下部領域に第１導電型の不純物層を形成する工程と、半導体基板に対して約９５０℃〜約１０５０℃の温度で短時間の熱処理を施す工程と、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び第１導電型の不純物層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び第１導電型の不純物層におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成し、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域を形成すると共に、第１導電型の不純物層におけるソース領域又はドレイン領域の各下部領域の内側に第１導電型のポケット領域を形成する工程とを備えている。
【００２４】
第１の半導体装置の製造方法によると、ホウ素イオンに比べて原子質量が大きいインジウムイオンをイオン注入して、ポケット領域となる第１導電型の不純物層を形成するため、ポケット領域における不純物の濃度分布のピーク位置を浅くすることができると共にポケット領域が拡がる範囲を抑制することができる。また、インジウムイオンの拡散係数はホウ素イオンの拡散係数に比べて小さいため、熱拡散によるポケット領域の拡がりを抑制することができる。
【００２５】
ところで、インジウムイオンは、ホウ素イオンと同様、イオン注入時に発生する点欠陥に起因する増速拡散が発生する恐れがある。ところが、第１の半導体装置の製造方法においては、インジウムイオンをイオン注入してポケット領域となる第１導電型の不純物層を形成した後に、約９５０℃〜約１０５０℃の温度で短時間の熱処理を施すため、点欠陥に起因する増速拡散の発生を抑制することができる。
【００２６】
従って、第１の半導体装置の製造方法によると、ゲート絶縁膜との間に間隔をおくポケット領域を有する第１の半導体装置を確実に製造することができる。
【００２７】
第１の半導体装置の製造方法において、第１導電型の不純物層を形成する工程におけるインジウムイオンのドーズ量は５×１０13ｃｍ-2以下であることが好ましい。
【００２８】
このようにすると、ポケット領域となる第１導電型の不純物層において、シリコン結晶が非晶質化せず、転移ループ等のＥＯＲ点欠陥が発生しないので、接合リーク電流の発生を防止できる。
【００２９】
本発明に係る第２の半導体装置の製造方法は、半導体基板の表面部に第１導電型の不純物イオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとしてIV族に属する原子のイオンをイオン注入して、半導体層の上部領域に第１導電型の非晶質層を形成する工程と、非晶質層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、非晶質層に第２導電型の第１の不純物層を形成する工程と、半導体層にゲート電極をマスクとしてインジウムイオンをイオン注入して、半導体層の下部領域に第１導電型の不純物層を形成する工程と、半導体基板に対して約９５０℃〜約１０５０℃の温度で短時間の熱処理を施す工程と、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び第１導電型の不純物層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び第１導電型の不純物層におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成し、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域を形成すると共に、第１導電型の不純物層におけるソース領域又はドレイン領域の各下部領域の内側に第１導電型のポケット領域を形成する工程とを備えている。
【００３０】
第２の半導体装置の製造方法によると、第１の半導体装置の製造方法と同様、ホウ素イオンに比べて、原子質量が大きいと共に拡散係数が小さいインジウムイオンをイオン注入して、ポケット領域となる第１導電型の不純物層を形成するため、ポケット領域における不純物の濃度分布のピーク位置を浅くできると共にポケット領域が拡がる範囲を抑制でき、また、熱拡散によるポケット領域の拡がりを抑制することができる。従って、ゲート絶縁膜との間に間隔をおくポケット領域を有する第１の半導体装置を確実に製造することができる。
【００３１】
特に、第２の半導体装置の製造方法においては、第１導電型の半導体層の上部領域に非晶質層を形成しておいてから、第２導電型の不純物イオンをイオン注入して、エクステンション領域となる第２導電型の第１の不純物層を形成するため、第２導電型の第１の不純物層においては不純物濃度の分布が急峻になるので、エクステンション領域の低抵抗化を実現でき、これによって、ＭＯＳトランジスタの駆動力を向上させることができる。
【００３２】
第２の半導体装置の製造方法において、第１導電型の不純物層を形成する工程におけるインジウムイオンのドーズ量は５×１０13ｃｍ-2以下であることが好ましい。
【００３３】
このようにすると、ポケット領域となる第１導電型の不純物層において、シリコン結晶が非晶質化せず、転移ループ等のＥＯＲ点欠陥が発生しないので、接合リーク電流の発生を防止できる。
【００３４】
本発明に係る第３の半導体装置の製造方法は、半導体基板の表面部にインジウムイオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、半導体層の上部領域に第２導電型の第１の不純物層を形成する工程と、半導体基板の上に全面に亘って絶縁膜を約６００℃〜約８５０℃の温度で堆積して、半導体層の上部領域における第２導電型の第１の不純物層の内側に、半導体層よりも不純物濃度が低い第１導電型の低濃度チャネル領域を形成する工程と、絶縁膜に対して異方性エッチングを施して、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び半導体層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び半導体層におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成すると共に、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域を形成する工程とを備えている。
【００３５】
第３の半導体装置の製造方法によると、インジウムイオンをイオン注入してチャネル領域となる第１導電型の半導体層を形成する工程と、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成した後、絶縁膜を約６００℃〜約８５０℃の温度で堆積する際に低温長時間の熱処理を施す工程とを備えている。イオン注入によりエクステンション領域となる第２導電型の第１の不純物層を形成したときに発生した格子間シリコン原子は、低温長時間の熱処理によりゲート絶縁膜の方に移動するが、移動する際に、第１導電型の半導体層におけるゲート絶縁膜の両側部の下側領域に存在するインジウムイオンと結合して、インジウムイオンを不活性化させる。このため、チャネル領域となる第１導電型の半導体層におけるゲート絶縁膜の両側部の下側領域すなわち第１導電型の半導体層における第２導電型の第１の不純物層の内側の領域に、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域が形成される。
【００３６】
従って、第３の半導体装置の製造方法によると、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域を有する第２の半導体装置を確実に製造することができる。
【００３７】
本発明に係る第４の半導体装置の製造方法は、半導体基板の表面部にインジウムイオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとしてIV族に属する原子のイオンをイオン注入して、半導体層の上部領域に第１導電型の非晶質層を形成する工程と、非晶質層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、非晶質に第２導電型の第１の不純物層を形成する工程と、半導体基板の上に全面に亘って絶縁膜を約６００℃〜約８５０℃の温度で堆積して、半導体層の上部領域における第２導電型の第１の不純物層の内側に、半導体層よりも不純物濃度が低い第１導電型の低濃度チャネル領域を形成する工程と、絶縁膜に対して異方性エッチングを施して、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び半導体層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び半導体層におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成すると共に、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域を形成する工程とを備えている。
【００３８】
第４の半導体装置の製造方法によると、第３の半導体装置の製造方法と同様、インジウムイオンをイオン注入してチャネル領域となる第１導電型の半導体層を形成する工程と、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成した後、絶縁膜を約６００℃〜約８５０℃の温度で堆積する際に低温長時間の熱処理が施される工程とを備えているため、格子間シリコン原子は、ゲート絶縁膜の方に移動する際に、第１導電型の半導体層におけるゲート絶縁膜の両側部の下側領域に存在するインジウムイオンと結合して、インジウムイオンを不活性化させるので、第１導電型の半導体層における第２導電型の第１の不純物層の内側の領域に、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域を形成することができる。
【００３９】
特に、第４の半導体装置の製造方法においては、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成する工程よりも前に、IV族に属する原子のイオンをイオン注入して第１導電型の半導体層の上部領域に非晶質層を形成する工程を備えているため、第１導電型の半導体層の上部領域に発生する格子間シリコン原子が増加するので、格子間シリコン原子との結合によって不活性化するインジウムイオンの数も増加する。このため、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域を効率良く形成することができる。
【００４０】
本発明に係る第５の半導体装置の製造方法は、半導体基板の表面部にインジウムイオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、半導体層の上部領域に第２導電型の第１の不純物層を形成する工程と、半導体基板に対して約６００℃〜約８５０℃の温度で長時間の第１の熱処理を施して、半導体層の上部領域における第２導電型の第１の不純物層の内側に、半導体層よりも不純物濃度が低い第１導電型の低濃度チャネル領域を形成する工程と、半導体層にゲート電極をマスクとしてインジウムイオンをイオン注入して、半導体層の下部領域に第１導電型の不純物層を形成する工程と、半導体基板に対して約９５０℃〜約１０５０℃の温度で短時間の第２の熱処理を施す工程と、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び第１導電型の不純物層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び第１導電型の不純物層におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成し、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域を形成すると共に、第１導電型の不純物層におけるソース領域又はドレイン領域の各下部領域の内側に第１導電型のポケット領域を形成する工程とを備えている。
【００４１】
第５の半導体装置の製造方法によると、インジウムイオンをイオン注入してチャネル領域となる第１導電型の半導体層を形成する工程と、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成した後、約６００℃〜約８５０℃の温度下で行なう低温長時間の熱処理を施す工程とを備えているため、第３の半導体装置の製造方法と同様、格子間シリコン原子は、ゲート絶縁膜の方に移動する際に、第１導電型の半導体層におけるゲート絶縁膜の両側部の下側領域に存在するインジウムイオンと結合して、インジウムイオンを不活性化させるので、第１導電型の半導体層における第２導電型の第１の不純物層の内側の領域に、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域を形成することができる。従って、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域を有する半導体装置を確実に製造することができる。
【００４２】
また、インジウムイオンをイオン注入してポケット領域となる第１導電型の不純物層を形成した後、約９５０℃〜約１０５０℃の温度下で行なう高温短時間の熱処理を施す工程を備えているため、第１の半導体装置の製造方法と同様、ポケット領域における不純物の濃度分布のピーク位置を浅くできると共にポケット領域が拡がる範囲を抑制でき、また、熱拡散によるポケット領域の拡がりを抑制することができる。従って、ゲート絶縁膜との間に間隔をおくポケット領域を有する半導体装置を確実に製造することができる。
【００４３】
本発明に係る第６の半導体装置の製造方法は、半導体基板の表面部に第１導電型の不純物イオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとしてIV族に属する原子のイオンをイオン注入して、半導体層の上部領域に第１導電型の非晶質層を形成する工程と、非晶質層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、非晶質層に第２導電型の第１の不純物層を形成する工程と、半導体基板の上に全面に亘って絶縁膜を約６００℃〜約８５０℃の温度で堆積して、半導体層の上側領域における第２導電型の第１の不純物層の内側に、半導体層よりも不純物濃度が低い第１導電型の低濃度チャネル領域を形成する工程と、絶縁膜に対して異方性エッチングを施して、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び半導体層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び半導体層の下部領域におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成すると共に、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域をそれぞれ形成する工程と、
サイドウォールを除去した後、半導体層にゲート電極をマスクとしてインジウムイオンをイオン注入して、半導体層の下部領域におけるソース領域又はドレイン領域の各下部領域の内側に第１導電型のポケット領域を形成する工程とを備えている。
【００４４】
第６の半導体装置の製造方法によると、インジウムイオンをイオン注入してチャネル領域となる第１導電型の半導体層を形成する工程と、IV族に属する原子のイオンをイオン注入して、第１導電型の半導体層の上部領域に非晶質層を形成する工程と、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成した後、約６００℃〜約８５０℃の温度下で行なう低温長時間の熱処理を施す工程とを備えているため、第４の半導体装置の製造方法と同様、第１導電型の半導体層における第２導電型の第１の不純物層の内側の領域に、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域を効率良く形成することができる。
【００４５】
また、インジウムイオンをイオン注入してポケット領域となる第１導電型の不純物層を形成した後、約９５０℃〜約１０５０℃の温度下で行なう高温短時間の熱処理を施す工程を備えているため、第１の半導体装置の製造方法と同様、ポケット領域における不純物の濃度分布のピーク位置を浅くできると共にポケット領域が拡がる範囲を抑制でき、また、熱拡散によるポケット領域の拡がりを抑制することができる。従って、ゲート絶縁膜との間に間隔をおくポケット領域を有する半導体装置を確実に製造することができる。
【００４６】
また、第１導電型の半導体層の上部領域に非晶質層を形成しておいてから、第２導電型の不純物イオンをイオン注入して、エクステンション領域となる第２導電型の第１の不純物層を形成する工程を備えているため、第２の半導体装置の製造方法と同様、第２導電型の第１の不純物層における不純物濃度の分布を急峻にできるので、エクステンション領域の低抵抗化を実現できる。
【００４７】
本発明に係る第７の半導体装置の製造方法は、半導体基板の表面部にインジウムイオンをイオン注入して、チャネル領域となる第１導電型の半導体層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体層にゲート電極をマスクとしてIV族に属する原子のイオンをイオン注入して、半導体層の上部領域にIV族原子イオン注入層を形成する工程と、半導体基板に対して約６００℃〜約８５０℃の温度で長時間の第１の熱処理を施して、IV族原子イオン注入層及び半導体層の上部領域に、半導体層に比べて活性化不純物の濃度が低い第１導電型の低濃度不純物層を形成する工程と、半導体層にゲート電極をマスクとしてインジウムイオンをイオン注入して、半導体層の下部領域に第１導電型の不純物層を形成する工程と、半導体層にゲート電極をマスクとして第２導電型の不純物イオンをイオン注入して、半導体層の上部領域に第２導電型の第１の不純物層を形成すると共に、第２導電型の第１の不純物層の内側に第１導電型の低濃度不純物層からなる低濃度チャネル領域を形成する工程と、半導体基板に対して約９５０℃〜約１０５０℃の温度で短時間の第２の熱処理を施す工程と、ゲート電極の側面にサイドウォールを形成する工程と、第２導電型の第１の不純物層及び第１導電型の不純物層に、ゲート電極及びサイドウォールをマスクとして第２導電型の不純物イオンをイオン注入して、第２導電型の第１の不純物層及び第１導電型の不純物層におけるゲート電極の両側方の領域に第２導電型の第２の不純物層からなるソース領域及びドレイン領域を形成し、第２導電型の第１の不純物層におけるソース領域又はドレイン領域の各上部領域の内側に第２導電型のエクステンション領域を形成すると共に、第１導電型の不純物層におけるソース領域又はドレイン領域の各下部領域の内側に第１導電型のポケット領域を形成する工程とを備えている。
【００４８】
第７の半導体装置の製造方法によると、インジウムイオンをイオン注入してチャネル領域となる第１導電型の半導体層を形成する工程と、IV族に属する原子のイオンをイオン注入してIV族原子イオン注入層を形成する工程と、半導体基板に対して約６００℃〜約８５０℃の温度で長時間の第１の熱処理を施す工程とを備えているため、第１導電型の半導体層における第２導電型の第１の不純物層の内側の領域に、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域を効率良く形成することができる。
【００４９】
また、インジウムイオンをイオン注入してポケット領域となる第１導電型の不純物層を形成した後、約９５０℃〜約１０５０℃の温度下で行なう高温短時間の熱処理を施す工程を備えているため、ポケット領域における不純物の濃度分布のピーク位置を浅くできると共にポケット領域が拡がる範囲を抑制でき、また、熱拡散によるポケット領域の拡がりを抑制することができる。従って、ゲート絶縁膜との間に間隔をおくポケット領域を有する半導体装置を確実に製造することができる。
【００５０】
また、インジウムイオンをイオン注入してポケット領域となる第１導電型の不純物層を形成した後に、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成するため、第２導電型の第１の不純物層における第２導電型の不純物イオンのチャネリング現象が抑制される。このため、第２導電型の第１の不純物層からなるエクステンション領域における不純物の濃度分布が急峻になるので、エクステンション領域の寄生抵抗値が減少すると共に短チャネル効果を抑制することができる。
【発明の効果】
【００５１】
第１の半導体装置によると、ゲート絶縁膜との間に間隔をおくように形成されたポケット領域を備えているため、短チャネル効果を抑制しながら、ＭＯＳトランジスタの駆動力の低下を防止することが可能になる。
【００５２】
第２の半導体装置によると、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域が設けられているため、エクステンション領域の抵抗が低くなるので、ＭＯＳトランジスタの駆動力の低下を防止することができる。
【００５３】
第１又は第２の半導体装置の製造方法によると、インジウムイオンをイオン注入してポケット領域となる第１導電型の不純物層を形成するため、ゲート絶縁膜との間に間隔をおくポケット領域を有する第１の半導体装置を確実に製造することができる。
【００５４】
特に、第２の半導体装置の製造方法によると、第１導電型の半導体層の上部領域に非晶質層を形成しておいてから、第２導電型の不純物イオンをイオン注入して、エクステンション領域となる第２導電型の第１の不純物層を形成するため、エクステンション領域の低抵抗化を実現できるので、ＭＯＳトランジスタの駆動力を向上させることができる。
【００５５】
第３又は第４の半導体装置の製造方法によると、インジウムイオンをイオン注入してチャネル領域となる第１導電型の半導体層を形成する工程と、第２導電型の不純物イオンをイオン注入してエクステンション領域となる第２導電型の第１の不純物層を形成した後、約６００℃〜約８５０℃の温度の低温長時間の熱処理を施す工程とを備えているため、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域を有する第２の半導体装置を確実に製造することができる。
【００５６】
特に、第４の半導体装置の製造方法によると、エクステンション領域となる第２導電型の第１の不純物層を形成する工程よりも前に、IV族に属する原子のイオンをイオン注入して非晶質層を形成する工程を備えているため、格子間シリコン原子との結合によって不活性化するインジウムイオンの数が増加するので、第１導電型の半導体層に比べて活性化不純物の濃度が低い低濃度チャネル領域を効率良く形成することができる。
【００５７】
第５、第６又は第７の半導体装置の製造方法によると、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域を有すると共にゲート絶縁膜との間に間隔をおくポケット領域を有する半導体装置を確実に製造することができる。
【００５８】
特に、第６の半導体装置の製造方法によると、第２導電型の第１の不純物層における不純物濃度の分布を急峻にできるので、エクステンション領域の低抵抗化を実現できる。
【００５９】
特に、第７の半導体装置の製造方法によると、エクステンション領域の寄生抵抗値が減少すると共に短チャネル効果を抑制することができる。
【発明を実施するための最良の形態】
【００６０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。
【００６１】
図１に示すように、ｐ型のシリコン基板からなる半導体基板１００には、ｐ型の不純物例えばホウ素イオンがドーピングされてなるｐ- 型のウエル領域１０１が形成されている。また、半導体基板１００の上には、例えばシリコン酸化膜からなるゲート絶縁膜１０３を介して、ポリシリコン膜からなるゲート電極１０４が形成されており、該ゲート電極１０４の側面には例えばシリコン酸化膜からなるサイドウォール１０７が形成されている。
【００６２】
半導体基板１００の表面部におけるゲート電極１０４の直下の領域には、ｐ型の不純物例えばホウ素イオンがドーピングされてなるｐ型のチャネル領域１０２が形成されていると共に、半導体基板１００の表面部におけるゲート電極１０４の両側方の領域には、ｎ型の不純物例えばヒ素イオンがドーピングされたｎ+ 型の不純物活性層からなるソース又はドレインの領域１０８が形成されている。
【００６３】
チャネル領域１０２と、ソース又はドレインの領域１０８の各上部領域との間には、ソース又はドレインの領域１０８と接するようにｎ+ 型のエクステンション領域１０５がそれぞれ形成されている。
【００６４】
チャネル領域１０２と、ソース又はドレインの領域１０８の各下部領域との間には、ソース又はドレインの領域１０８と接するように、パンチスルー抑制用のｐ+ 型のポケット領域１０６が形成されている。
【００６５】
第１の実施形態の特徴として、ポケット領域１０６は、インジウムイオンがドーピングされることにより形成されていると共に、ゲート絶縁膜１０３との間に間隔をおくように形成されている。
【００６６】
第１の実施形態によると、ｎ+ 型のエクステンション領域１０５から延びる空乏層は、該エクステンション領域１０５の下端部から発生してくるが、エクステンション領域１０５の下側にｐ+ 型のポケット領域１０６が形成されているため、ｎ+ 型のエクステンション領域１０５から延びる空乏層が抑えられるので、短チャネル効果を抑制することができる。
【００６７】
また、ｐ+ 型のポケット領域１０６は、ソース又はドレインとなる領域１０８の各下部領域と接し且つゲート絶縁膜１０３との間に間隔をおくように形成されているため、つまりエクステンション領域１０５の内側には形成されていないため、短チャネル効果を抑制するべくポケット領域１０６の不純物濃度を高くしても、エクステンション領域１０５の不純物濃度が低下しない。このため、エクステンション領域１０５の抵抗が高くならないので、ＭＯＳトランジスタの駆動力の低下を抑制することができる。
【００６８】
また、ｐ+ 型のポケット領域１０６は、ｎ+ 型のエクステンション領域１０５の下側に形成されているため、つまりチャネル領域１０２の上部領域と接していないため、ポケット領域１０６の不純物濃度を高くしても、チャネル領域１０２におけるエクステンション領域１０５の近傍部の不純物濃度が高くならない。このため、キャリアの不純物散乱に起因してキャリアの移動度が低くなる事態を阻止できるので、ＭＯＳトランジスタの駆動力の低下を防止することができると共に逆短チャネル効果の発生を防止することができる。
【００６９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図２を参照しながら説明する。
【００７０】
図２に示すように、ｐ型のシリコン基板からなる半導体基板２００には、ｐ型の不純物例えばホウ素イオンがドーピングされてなるｐ- 型のウエル領域２０１が形成されている。また、半導体基板２００の上には、例えばシリコン酸化膜からなるゲート絶縁膜２０３を介して、ポリシリコン膜からなるゲート電極２０４が形成されており、該ゲート電極２０４の側面には例えばシリコン酸化膜からなるサイドウォール２０７が形成されている。
【００７１】
半導体基板２００の表面部におけるゲート電極２０４の直下の領域には、ｐ型の不純物であるインジウムイオンがドーピングされてなるｐ型のチャネル領域２０２が形成されていると共に、半導体基板２００の表面部におけるゲート電極２０４の両側方の領域には、ｎ型の不純物例えばヒ素イオンがドーピングされたｎ+ 型の不純物活性層からなるソース又はドレインの領域２０８が形成されている。
【００７２】
チャネル領域２０２と、ソース又はドレインの領域２０８の各上部領域との間には、ソース又はドレインの領域２０８と接するようにｎ+ 型のエクステンション領域２０５がそれぞれ形成されている。
【００７３】
第２の実施形態の特徴として、ｐ型のチャネル領域２０２における両側部の上部領域には、エクステンション領域２０５と接していると共にチャネル領域２０２の中央部に比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域２０６がそれぞれ形成されている。
【００７４】
従って、第２の実施形態によると、チャネル領域２０２の上部領域における活性化不純物の濃度は、ソース側からドレイン側に架けて又はドレイン側からソース側に架けて、低濃度−高濃度−低濃度になっている。このように、チャネル領域２０２におけるｎ+ 型のエクステンション領域２０５と接する領域における活性化不純物の濃度が低いため、エクステンション領域２０５の抵抗が低くなるので、ＭＯＳトランジスタの駆動力の低下を防止することができる。
【００７５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図３を参照しながら説明する。
【００７６】
図３に示すように、ｐ型のシリコン基板からなる半導体基板３００には、ｐ型の不純物例えばホウ素イオンがドーピングされてなるｐ- 型のウエル領域３０１が形成されている。また、半導体基板３００の上には、例えばシリコン酸化膜からなるゲート絶縁膜３０３を介して、ポリシリコン膜からなるゲート電極３０４が形成されており、該ゲート電極３０４の側面には例えばシリコン酸化膜からなるサイドウォール３０８が形成されている。
【００７７】
半導体基板３００の表面部におけるゲート電極３０４の直下の領域には、ｐ型の不純物であるインジウムイオンがドーピングされてなるｐ型のチャネル領域３０２が形成されていると共に、半導体基板３００の表面部におけるゲート電極３０４の両側方の領域には、ｎ型の不純物例えばヒ素イオンがドーピングされたｎ+ 型の不純物活性層からなるソース又はドレインの領域３０９が形成されている。
【００７８】
チャネル領域３０２と、ソース又はドレインの領域３０９の各上部領域との間には、ソース又はドレインの領域３０９と接するようにｎ+ 型のエクステンション領域３０５がそれぞれ形成されている。
【００７９】
第３の実施形態の特徴として、ｐ型のチャネル領域３０２における両側部の領域には、エクステンション領域３０５と接していると共にチャネル領域３０２の中央部に比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域３０６がそれぞれ形成されている。
【００８０】
チャネル領域３０２と、ソース又はドレインの領域３０９の各下部領域との間には、ソース又はドレインの領域３０９と接するように、パンチスルー抑制用のｐ+ 型のポケット領域３０７が形成されている。
【００８１】
第３の実施形態の特徴として、ポケット領域３０７は、インジウムイオンがドーピングされることにより形成されていると共に、ゲート絶縁膜３０３との間に間隔をおくように形成されている。
【００８２】
第３の実施形態によると、第１の実施形態と同様、エクステンション領域３０５の下側にｐ+ 型のポケット領域３０７が形成されているため、該ｐ+ 型のポケット領域３０７により、ｎ+ 型のエクステンション領域３０５から延びる空乏層が抑えられるので、短チャネル効果を抑制することができる。
【００８３】
また、ｐ+ 型のポケット領域３０７は、ソース又はドレインとなる領域３０９の各下部領域と接し且つゲート絶縁膜３０３との間に間隔をおくように形成されているため、つまりエクステンション領域３０５の内側には形成されていないため、短チャネル効果を抑制するべくポケット領域３０７の不純物濃度を高くしても、エクステンション領域３０５の不純物濃度が低下しない。このため、エクステンション領域３０５の抵抗が高くならないので、ＭＯＳトランジスタの駆動力の低下を抑制することができる。
【００８４】
また、ｐ+ 型のポケット領域３０７は、ｎ+ 型のエクステンション領域３０５の下側に形成されているため、つまりチャネル領域３０２の上部領域と接していないため、ポケット領域３０７の不純物濃度を高くしても、チャネル領域３０２におけるエクステンション領域３０５の近傍部の不純物濃度が高くならない。このため、キャリアの不純物散乱に起因してキャリアの移動度が低く事態を防止できるので、ＭＯＳトランジスタの駆動力の低下及び逆短チャネル効果の発生を防止できる。
【００８５】
また、第３の実施形態によると、第２の実施形態と同様、ｐ型のチャネル領域３０２における両側部の上部領域には、チャネル領域３０２の中央部に比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域３０６が形成されているため、チャネル領域３０２の上部領域における不純物濃度は、ソース側からドレイン側に架けて及びドレイン側からソース型に架けて、低濃度−高濃度−低濃度になっている。このように、チャネル領域３０２におけるｎ+ 型のエクステンション領域３０５と接する領域の活性化不純物の濃度が低いため、エクステンション領域３０５の抵抗を低くできるので、ＭＯＳトランジスタの駆動力の低下を防止することができる。
【００８６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）を参照しながら説明する。尚、第４の実施形態は、第１の実施形態に係る半導体装置の第１の製造方法である。
【００８７】
まず、図４（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板１００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域１０１を形成した後、半導体基板１００の表面部にｐ型の不純物例えばホウ素イオンを２０ｋｅＶ〜６０ｋｅＶ及び４×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域１０１の上にｐ型の不純物層１０２Ａを形成する。尚、半導体基板１００の表面部にｐ型の不純物としてホウ素イオンに代えてインジウムイオンをイオン注入することにより、ｐ型の不純物層１０２Ａを形成してもよい。
【００８８】
次に、図４（ｂ）に示すように、半導体基板１００の表面を酸化して、２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜１０３Ａを形成する。
【００８９】
次に、第１のシリコン酸化膜１０３Ａの上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積した後、該ポリシリコン膜及び第１のシリコン酸化膜１０３Ａをパターニングすることにより、図４（ｃ）に示すように、ゲート絶縁膜１０３及びゲート電極１０４を形成する。
【００９０】
次に、図５（ａ）に示すように、ｐ型の不純物層１０２Ａにゲート電極１０４をマスクとして、ｎ型の不純物例えばヒ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層１０２Ａの上部領域にｎ+ 型の不純物層１０５Ａを形成する。
【００９１】
次に、ｐ型の不純物層１０２Ａにゲート電極１０４をマスクとして、インジウムイオンを５０〜１５０ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜５×１０13ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層１０２Ａの下部領域にｐ+ 型の不純物層１０６Ａを形成する。その後、半導体基板１００に対して、不活性ガス雰囲気中において例えば１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第１の熱処理を施す。
【００９２】
次に、半導体基板１００の上に全面に亘って第２のシリコン酸化膜を堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを行なうことにより、図５（ｂ）に示すように、ゲート電極１０４の側面にサイドウォール１０７を形成する。
【００９３】
次に、ｎ+ 型の不純物層１０５Ａ及びｐ+ 型の不純物層１０６Ａにｎ型の不純物例えばヒ素イオンをイオン注入した後、熱処理を施してヒ素イオンを活性化させ、その後、結晶点欠陥を回復させるために、１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施す。
【００９４】
このようにすると、図５（ｃ）に示すように、ｎ+ 型の不純物層１０５Ａ及びｐ+ 型の不純物層１０６Ａにおけるゲート電極１０４の両側方の領域に、ｎ+ 型の不純物活性層からなるソース又はドレインの領域１０８が形成され、ｎ+ 型の不純物層１０５Ａにおけるソース又はドレインの領域１０８の各上部領域の内側に、ｎ+ 型の不純物層１０５Ａからなるエクステンション領域１０５が形成されると共に、ｐ+ 型の不純物層１０６Ａにおけるソース又はドレインの領域１０８の各下部領域の内側に、ｐ+ 型の不純物層１０６Ａからなるポケット領域１０６が形成される。
【００９５】
第４の実施形態によると、ホウ素イオンに比べて原子質量が大きいインジウムイオンをイオン注入して、ｐ+ 型のポケット領域１０６となるｐ+ 型の不純物層１０６Ａを形成するため、ポケット領域１０６における不純物の濃度分布のピーク位置を浅くすることができると共に、ポケット領域１０６が拡がる範囲を抑制することができる。また、熱平衡時においては、インジウムイオンの拡散係数はホウ素イオンの拡散係数の約半分であるため、ホウ素イオンを注入する場合に比べてから、熱拡散による不純物イオンの拡がりを抑制することができる。
【００９６】
ところで、熱平衡時におけるインジウムイオンの拡散係数はホウ素イオンの拡散係数よりも小さいが、イオン注入時に発生する点欠陥に起因する増速拡散という点では、インジウムイオンはホウ素イオンと同程度に大きい。
【００９７】
そこで、第４の実施形態においては、インジウムイオンをイオン注入してｐ+ 型の不純物層１０６Ａを形成した直後に高温短時間の第１の熱処理を施して、点欠陥に起因する増速拡散の発生を抑制している。このため、ｐ+ 型の不純物層１０６Ａからなるポケット領域１０６の拡がりを抑制することができる。
【００９８】
従って、第４の実施形態によると、ポケット領域１０６を、ソース又はドレインの領域１０８の各下部領域と接し且つゲート絶縁膜１０３との間に間隔をおくように形成することができるので、第１の実施形態に係る半導体装置を確実に製造することができる。
【００９９】
尚、第４の実施形態においては、高温短時間の第１の熱処理を１０００℃の温度下で１０秒間行なったが、これに限られず、約９５０℃〜約１０５０℃の温度範囲で且つ約０．１秒間〜約３０秒の時間範囲であれば、ポケット領域１０６の拡がりを抑制する効果が得られる。第１の高温短時間の熱処理の温度が約９５０℃よりも低いときには、点欠陥が発生するため、インジウムイオンの増速拡散が起きてくると共に、第１の高温短時間の熱処理の温度が約１０５０℃よりも高いときには、点欠陥に起因する増速拡散は起きないがインジウムイオン自体の拡散が発生してしまう。従って、高温短時間の第１の熱処理は９５０℃〜約１０５０℃の温度範囲が好ましい。
【０１００】
ところで、ポケット領域１０６となるｐ+ 型の不純物層１０６Ａを形成するためのイオン注入工程において、インジウムイオンを５×１０13ｃｍ-2よりも大きいドーズ量でイオン注入すると、シリコン結晶が非晶質化するので、イオン注入後に熱処理を施したときに、図６（ａ）に示すように、ｐ+ 型の不純物層１０６Ａに、転移ループ等のＥＯＲ（End of Range）点欠陥１０９が発生してしまう。ＥＯＲ点欠陥１０９は、イオン注入後の熱処理の温度又は時間に殆ど依存することなく発生すると共に、一旦発生すると、その後に熱処理を施しても完全に消滅させるのは難しい。このため、図６（ｂ）に示すように、最終的なＭＯＳトランジスタを得た後においてもＥＯＲ点欠陥１０９は消滅することなく残存する。
【０１０１】
ところで、ＭＯＳトランジスタを動作させるべくエクステンション領域１０５にバイアス電圧を印可したときに、空乏層はエクステンション領域１０５からポケット領域１０６に向かって拡がるが、ＥＯＲ点欠陥１０９がポケット領域１０６に存在すると、空乏層がＥＯＲ点欠陥１０９に到達し、これにより、接合リーク電流が発生する。このようなＭＯＳトランジスタを有するＶＬＳＩチップが移動体通信機器に組み込まれると、接合リーク電流によって待機時の消費電力が増加するので好ましくない。
【０１０２】
ところが、第４の実施形態においては、ポケット領域１０６となるｐ+ 型の不純物層１０６Ａを形成するためのイオン注入工程において、インジウムイオンを５×１０13ｃｍ-2以下のドーズ量でイオン注入するため、ｐ+ 型の不純物層１０６Ａにおいてシリコン結晶が非晶質化せず、ｐ+ 型の不純物層１０６ＡにＥＯＲ点欠陥１０９が発生しないので、接合リーク電流が発生し難い。
【０１０３】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）を参照しながら説明する。尚、第５の実施形態は、第１の実施形態に係る半導体装置の第２の製造方法である。
【０１０４】
まず、図６（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板１００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域１０１を形成した後、半導体基板１００の表面部にｐ型の不純物例えばホウ素イオンを２０ｋｅＶ〜６０ｋｅＶ及び４×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域１０１の上にｐ型の不純物層１０２Ａを形成する。
【０１０５】
次に、図７（ｂ）に示すように、半導体基板１００の表面を酸化して、２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜１０３Ａを形成する。
【０１０６】
次に、第１のシリコン酸化膜１０３Ａの上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積した後、該ポリシリコン膜及び第１のシリコン酸化膜１０３Ａをパターニングすることにより、図７（ｃ）に示すように、ゲート絶縁膜１０３及びゲート電極１０４を形成する。
【０１０７】
次に、ｐ型の不純物層１０２Ａにゲート電極１０４をマスクとして、IV族に属する原子のイオン例えばゲルマニウムイオンを、５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2でイオン注入して、ｐ型の不純物層１０２Ａの上部領域にｐ型の非晶質層１１０を形成する。
【０１０８】
次に、図８（ａ）に示すように、ｐ型の非晶質層１１０にゲート電極１０４をマスクとしてｎ型の不純物例えばヒ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、非晶質層１１０にｎ+ 型の不純物層１０５Ａを形成する。
【０１０９】
次に、ｐ型の不純物層１０２Ａにゲート電極１０４をマスクとして、インジウムイオンを５０〜１５０ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜５×１０13ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層１０２Ａの下部領域にｐ+ 型の不純物層１０６Ａを形成する。その後、半導体基板１００に対して、不活性ガス雰囲気中において例えば１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第１の熱処理を施す。
【０１１０】
次に、半導体基板１００の上に全面に亘って第２のシリコン酸化膜を堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを行なうことにより、図８（ｂ）に示すように、ゲート電極１０４の側面にサイドウォール１０７を形成する。
【０１１１】
次に、ｎ+ 型の不純物層１０５Ａ及びｐ+ 型の不純物層１０６Ａにｎ型の不純物例えばヒ素イオンをイオン注入した後、熱処理を施してヒ素イオンを活性化させ、その後、結晶点欠陥を回復させるために、１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施す。
【０１１２】
このようにすると、図８（ｃ）に示すように、ｎ+ 型の不純物層１０５Ａ及びｐ+ 型の不純物層１０６Ａにおけるゲート電極１０４の両側方の領域に、ｎ+ 型の不純物活性層からなるソース又はドレインの領域１０８が形成され、ｎ+ 型の不純物層１０５Ａにおけるソース又はドレインの領域１０８の各上部領域の内側に、ｎ+ 型の不純物層１０５Ａからなるエクステンション領域１０５が形成されると共に、ｐ+ 型の不純物層１０６Ａにおけるソース又はドレインの領域１０８の各下部領域の内側に、ｐ+ 型の不純物層１０６Ａからなるポケット領域１０６が形成される。
【０１１３】
第５の実施形態によると、第４の実施形態と同様、ホウ素イオンに比べて原子質量が大きいインジウムイオンをイオン注入して、ｐ+ 型のポケット領域１０６となるｐ+ 型の不純物層１０６Ａを形成すると共に、インジウムイオンをイオン注入した後に高温短時間の第１の熱処理を施しているため、ポケット領域１０６の拡がりを抑制することができる。従って、ポケット領域１０６となるｐ+ 型の不純物層１０６Ａをゲート絶縁膜１０３との間に間隔をおくように形成することができる。
【０１１４】
また、第５の実施形態においては、第４の実施形態と同様、ポケット領域１０６となるｐ+ 型の不純物層１０６Ａを形成するためのイオン注入工程で、インジウムイオンを５×１０13ｃｍ-2以下のドーズ量でイオン注入するため、ｐ+ 型の不純物層１０６Ａにおいてシリコン結晶が非晶質化せず、ｐ+ 型の不純物層１０６ＡにＥＯＲ点欠陥１０９が発生しないので、接合リーク電流が発生し難い。
【０１１５】
ところで、ヒ素イオンのイオン注入によって形成されｎ+ 型のエクステンション領域１０５となるｎ+ 型の不純物層１０５Ａにおける不純物濃度の分布は急峻になり難い。
【０１１６】
そこで、第５の実施形態においては、ゲルマニウムイオンをイオン注入して非晶質層１１０を形成しておいてからヒ素イオンをイオン注入してｎ+ 型の不純物層１０５Ａを形成するため、ｎ+ 型の不純物層１０５Ａからなるエクステンション領域１０５においては不純物濃度の分布は急峻になるので、エクステンション領域１０５の低抵抗化を実現できる。
【０１１７】
ゲルマニウムイオンのイオン注入位置を、エクステンション領域１０５となるｎ+ 型の不純物層１０５Ａを形成するためのヒ素イオンのイオン注入位置よりも浅くして、非晶質層１１０がｎ+ 型の不純物層１０５Ａよりも下側に拡がらないようにすることが好ましい。このようにすると、図９（ａ）に示すように、その後の熱処理により発生するＥＯＲ点欠陥１０９はｎ+ 型の不純物層１０５Ａよりも下側に拡がらないので、つまり、図９（ｂ）に示すように、ポケット領域１０６にはＥＯＲ点欠陥１０９が発生しない。
【０１１８】
このため、エクステンション領域１０５にバイアス電圧を印可したときに、空乏層がエクステンション領域１０５からポケット領域１０６に向かって拡がっても、空乏層がＥＯＲ点欠陥に到達して接合リーク電流が発生する事態を防止できる。
【０１１９】
尚、第５の実施形態においては、非晶質層１１０を形成のためのイオンとしては、ゲルマニウムイオンを用いたが、これに代えて、シリコンイオン又は炭素イオン等のようにIV族に属する他の原子のイオンを用いても、同様の効果が得られる。
【０１２０】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について、図１０（ａ）〜（ｃ）及び図１１（ａ）、（ｂ）を参照しながら説明する。尚、第６の実施形態は、第２の実施形態に係る半導体装置の第１の製造方法である。
【０１２１】
まず、図１０（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板２００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域２０１を形成した後、半導体基板２００の表面部にインジウムイオンを５０ｋｅＶ〜１５０ｋｅＶ及び５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域２０１の上にｐ型の不純物層２０２Ａを形成する。
【０１２２】
次に、半導体基板２００の表面を酸化して２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜を形成した後、該第１のシリコン酸化膜の上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積し、その後、ポリシリコン膜及び第１のシリコン酸化膜をパターニングすることにより、図１０（ｂ）に示すように、ゲート絶縁膜２０３及びゲート電極２０４を形成する。
【０１２３】
次に、図１０（ｃ）に示すように、ｐ型の不純物層２０２Ａにゲート電極２０４をマスクとして、ｎ型の不純物例えばヒ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層２０２Ａの上部領域にｎ+ 型の不純物層２０５Ａを形成する。
【０１２４】
次に、半導体基板２００の上に全面に亘って第２のシリコン酸化膜を、約６００℃〜約８５０℃の温度下で約１０分間〜約２００分間かけて堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを施して、図１１（ａ）に示すように、ゲート電極２０４の側面に第２のシリコン酸化膜からなるサイドウォール２０７を形成する。このようにすると、第２のシリコン酸化膜を堆積する工程において、半導体基板２００に対して低温長時間の第１の熱処理が施されたことになるので、ｐ型の不純物層２０２Ａの上部領域におけるｎ+ 型の不純物層２０５Ａの内側に、ｐ型の不純物層２０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域２０６が形成される。
【０１２５】
次に、ｎ+ 型の不純物層２０５Ａ及びｐ型の不純物層２０２Ａにｎ型の不純物例えばヒ素イオンをイオン注入した後、熱処理を施してヒ素イオンを活性化させ、その後、結晶点欠陥を回復させるために、１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施す。
【０１２６】
このようにすると、図１１（ｃ）に示すように、ｎ+ 型の不純物層２０５Ａ及びｐ型の不純物層２０２Ａにおけるゲート電極２０４の両側方の領域に、ｎ+ 型の不純物活性層からなるソース又はドレインの領域２０８が形成されると共に、ｎ+ 型の不純物層２０５Ａにおけるソース又はドレインの領域２０８の各上部領域の内側に、ｎ+ 型の不純物層２０５Ａからなるエクステンション領域２０５が形成される。
【０１２７】
第６の実施形態によると、インジウムイオンをイオン注入してウエル領域２０１の上にｐ型の不純物層２０２Ａを形成すると共に、ｎ+ 型の不純物層２０５Ａを形成した後に半導体基板２００に対して低温長時間の熱処理を施しているため、ｐ型の不純物層２０２Ａの上部領域におけるｎ+ 型の不純物層２０５Ａの内側に、ｐ型の不純物層２０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域２０６を形成することができる。以下、ｐ- 型の低濃度チャネル領域２０６が形成されるメカニズムについて説明する。
【０１２８】
インジウムイオンが格子間シリコンと結合して不活性化することは知られている（例えば、P. Bouillonet al.,"Anomalus short channel effects in Indium implanted nMOSFETs", Digest of Tech. Report of IEDM, pp.-, 1997 ）。
【０１２９】
ヒ素イオンをイオン注入してｎ+ 型の不純物層２０５Ａを形成したときにｐ型の不純物層２０２Ａの内部で発生した格子間シリコン原子は、その後に行なわれる低温長時間の熱処理によって、ゲート絶縁膜２０３に向かって移動する。
【０１３０】
第６の実施形態によると、インジウムイオンをイオン注入してｐ型の不純物層２０２Ａを形成するため、ｐ型の不純物層２０２Ａにおけるゲート絶縁膜２０３の両側部の下側領域（エクステンション領域２０５と接する領域）に存在するインジウムイオンは、ｎ+ 型の不純物層２０５Ａからゲート絶縁膜２０３に向かって移動してきた格子間シリコン原子と結合して不活性化するので、ｐ型の不純物層２０２Ａにおけるゲート絶縁膜２０３の両側部の下側領域、すなわちｐ型の不純物層２０２Ａの上部領域におけるｎ+ 型の不純物層２０５Ａの内側の領域に、ｐ型の不純物層２０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域２０６が形成されるのである。
【０１３１】
また、第６の実施形態においては、インジウムイオンをイオン注入して、チャネル領域２０２となるｐ型の不純物層２０２Ａを形成しているため、以下に説明する理由により、チャネル領域２０２におけるキャリアの移動度の低下を防止することができる。すなわち、インジウムイオンは、ホウ素イオンに比べて原子質量が大きいため、ｐ型の不純物層２０２Ａにおける下部領域に濃度分布のピークを持つので、表面に向かうにつれて濃度が減少する、いわゆるレトログレードチャネルを形成することができる。このため、チャネル領域におけるキャリアの移動度の低下が起き難いので、ＭＯＳトランジスタの駆動力を向上させることができる。
【０１３２】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置の製造方法について、図１２（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）を参照しながら説明する。尚、第７の実施形態は、第２の実施形態に係る半導体装置の第２の製造方法である。
【０１３３】
まず、図１２（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板２００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域２０１を形成した後、半導体基板２００の表面部にインジウムイオンを５０ｋｅＶ〜１５０ｋｅＶ及び５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域２０１の上にｐ型の不純物層２０２Ａを形成する。
【０１３４】
次に、半導体基板２００の表面を酸化して２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜を形成した後、該第１のシリコン酸化膜の上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積し、その後、ポリシリコン膜及び第１のシリコン酸化膜をパターニングすることにより、図１２（ｂ）に示すように、ゲート絶縁膜２０３及びゲート電極２０４を形成する。
【０１３５】
次に、図１２（ｃ）に示すように、ｐ型の不純物層２０２Ａにゲート電極２０４をマスクとして、IV族に属する原子のイオン例えばゲルマニウムイオンを、５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2でイオン注入して、ｐ型の不純物層１０２Ａの上部領域にｐ型の非晶質層２１０を形成する。
【０１３６】
次に、図１３（ａ）に示すように、ｐ型の非晶質層２１０にゲート電極２０４をマスクとしてｎ型の不純物例えばヒ素イオンを５〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、非晶質層２１０にｎ+ 型の不純物層２０５Ａを形成する。
【０１３７】
次に、半導体基板２００の上に全面に亘って第２のシリコン酸化膜を、約６００℃〜約８５０℃の温度下で約１０分間〜約２００分間かけて堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを施して、図１３（ｂ）に示すように、ゲート電極２０４の側面に第２のシリコン酸化膜からなるサイドウォール２０７を形成する。このようにすると、第２のシリコン酸化膜を堆積する工程において、半導体基板２００に対して低温長時間の第１の熱処理が施されたことになるので、ｐ型の不純物層２０２Ａの上部領域におけるｎ+ 型の不純物層２０５Ａの内側に、ｐ型の不純物層２０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域２０６が形成される。
【０１３８】
次に、ｎ+ 型の不純物層２０５Ａ及びｐ型の不純物層２０２Ａにｎ型の不純物例えばヒ素イオンをイオン注入した後、熱処理を施してヒ素イオンを活性化させ、その後、結晶点欠陥を回復させるために、１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施す。
【０１３９】
このようにすると、図１３（ｃ）に示すように、ｎ+ 型の不純物層２０５Ａ及びｐ型の不純物層２０２Ａにおけるゲート電極２０４の両側方の領域に、ｎ+ 型の不純物活性層からなるソース又はドレインの領域２０８が形成されると共に、ｎ+ 型の不純物層２０５Ａにおけるソース又はドレインの領域２０８の各上部領域の内側に、ｎ+ 型の不純物層２０５Ａからなるエクステンション領域２０５が形成される。
【０１４０】
第７の実施形態によると、インジウムイオンをイオン注入してｐ型の不純物層２０２Ａを形成すると共に、ｎ+ 型の不純物層２０５Ａを形成した後に半導体基板２００に対して低温長時間の熱処理を施しているため、ｐ型の不純物層２０２Ａの上部領域におけるｎ+ 型の不純物層２０５Ａの内側に、ｐ型の不純物層２０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域２０６が形成される。ｐ- 型の低濃度チャネル領域２０６が形成されるメカニズムについては、第６の実施形態と同様である。
【０１４１】
また、第７の実施形態においては、ヒ素イオンをイオン注入してｎ+ 型の不純物層２０５Ａを形成していると共に、ゲルマニウムイオンをイオン注入して非晶質層２１０を形成しているため、ｐ型の不純物層２０２Ａの内部で発生する格子間シリコン原子は、第６の実施形態の場合（ゲルマニウムイオンのイオン注入を行なわない場合）に比べて増加しているので、ｐ型の不純物層２０２Ａにおけるゲート絶縁膜２０３の両側部の下側領域に存在するインジウムイオンと、格子間シリコン原子との結合は第６の実施形態の場合に比べて増加する。このため、ｐ型の不純物層２０２Ａにおけるゲート絶縁膜２０３の両側部の下側領域、すなわちｐ型の不純物層２０２Ａの上部領域におけるｎ+ 型の不純物層２０５Ａの内側の領域において、インジウムイオンが一層不活性化するので、ｐ- 型の低濃度チャネル領域２０６をより一層効率的に形成することができる。
【０１４２】
また、第７の実施形態においては、ゲルマニウムイオンをイオン注入して非晶質層２１０を形成しておいてから、ヒ素イオンをイオン注入してｎ+ 型の不純物層２０５Ａを形成するため、ｎ+ 型の不純物層２０５Ａからなるエクステンション領域２０５は急峻になるので、エクステンション領域２０５の低抵抗化を実現できる。
【０１４３】
さらに、第７の実施形態においては、インジウムイオンをイオン注入して、チャネル領域２０２となるｐ型の不純物層２０２Ａを形成しているため、第６の実施形態と同様、いわゆるレトログレードチャネルを形成できるので、チャネル領域２０２におけるキャリアの移動度の低下を防止することができる。
【０１４４】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置の製造方法について、図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）を参照しながら説明する。尚、第８の実施形態は、第３の実施形態に係る半導体装置の第１の製造方法である。
【０１４５】
まず、図１４（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板３００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域３０１を形成した後、半導体基板３００の表面部にインジウムイオンを５０ｋｅＶ〜１５０ｋｅＶ及び５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域３０１の上にｐ型の不純物層３０２Ａを形成する。
【０１４６】
次に、半導体基板３００の表面を酸化して２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜を形成した後、該第１のシリコン酸化膜の上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積し、その後、ポリシリコン膜及び第１のシリコン酸化膜をパターニングすることにより、図１４（ｂ）に示すように、ゲート絶縁膜３０３及びゲート電極３０４を形成する。
【０１４７】
次に、図１４（ｃ）に示すように、ｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、ｎ型の不純物例えばヒ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層３０２Ａの上部領域にｎ+ 型の不純物層３０５Ａを形成する。
【０１４８】
次に、半導体基板３００に対して、約６００℃〜約８５０℃の温度下で約１０分間〜約２００分間の熱処理つまり低温長時間の第１の熱処理を施すことにより、図１５（ａ）に示すように、ｐ型の不純物層３０２Ａの上部領域におけるｎ+ 型の不純物層３０５Ａの内側に、ｐ型の不純物層３０２Ａよりも不純物濃度が低いｐ- 型の低濃度チャネル領域３０６を形成する。
【０１４９】
次に、ｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、インジウムイオンを５０〜１５０ｋｅＶの注入エネルギー及び５×１０12ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層３０２Ａの下部領域にｐ+ 型の不純物層３０７Ａを形成する。その後、半導体基板３００に対して、不活性ガス雰囲気中において例えば１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施す。
【０１５０】
次に、半導体基板３００の上に全面に亘って第２のシリコン酸化膜を堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを行なうことにより、図１５（ａ）に示すように、ゲート電極３０４の側面にサイドウォール３０８を形成する。
【０１５１】
次に、ｎ+ 型の不純物層３０５Ａ及びｐ+ 型の不純物層３０７Ａにｎ型の不純物例えばヒ素イオンをイオン注入した後、熱処理を施してヒ素イオンを活性化させ、その後、結晶点欠陥を回復させるために、１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第３の熱処理を施す。
【０１５２】
このようにすると、図１５（ｃ）に示すように、ｎ+ 型の不純物層３０５Ａ及びｐ+ 型の不純物層３０６Ａにおけるゲート電極３０４の両側方の領域に、ｎ+ 型の不純物活性層からなるソース又はドレインの領域３０９が形成され、ｎ+ 型の不純物層３０５Ａにおけるソース又はドレインの領域３０８の各上部領域の内側に、ｎ+ 型の不純物層３０５Ａからなるエクステンション領域３０５が形成されると共に、ｐ+ 型の不純物層３０７Ａにおけるソース又はドレインの領域３０８の各下部領域の内側に、ｐ+ 型の不純物層３０７Ａからなるポケット領域３０７が形成される。
【０１５３】
第８の実施形態によると、インジウムイオンをイオン注入してｐ型の不純物層３０２Ａを形成する工程と、ｎ+ 型の不純物層３０５Ａを形成した後に半導体基板３００に対して低温長時間の熱処理を施す工程とを備えているため、ｐ型の不純物層３０２Ａの上部領域におけるｎ+ 型の不純物層３０５Ａの内側に、ｐ型の不純物層３０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域３０６を形成することができる。ｐ- 型の低濃度チャネル領域３０６が形成されるメカニズムについては、第６の実施形態と同様である。
【０１５４】
また、第８の実施形態によると、第４の実施形態と同様、ホウ素イオンに比べて原子質量が大きいインジウムイオンをイオン注入して、ポケット領域３０７となるｐ+ 型の不純物層３０７Ａを形成した後に高温短時間の第２の熱処理を施しているため、点欠陥に起因する増速拡散の発生が抑制されるので、ｐ+ 型の不純物層３０７Ａからなるポケット領域３０７の拡がりを抑制することができる。従って、ポケット領域３０７となるｐ+ 型の不純物層３０７Ａをゲート絶縁膜３０３との間に間隔をおくように形成することができる。
【０１５５】
尚、第８の実施形態においては、第１の高温短時間の熱処理を１０００℃の温度下で１０秒間行なったが、これに限られず、約９５０℃〜約１０５０℃の温度範囲で且つ約０．１秒間〜約３０秒の時間範囲であれば、ポケット領域３０７の拡がりを抑制する効果が得られる。
【０１５６】
さらに、第８の実施形態においては、インジウムイオンをイオン注入して、チャネル領域３０２となるｐ型の不純物層３０２Ａを形成しているため、第６の実施形態と同様、いわゆるレトログレードチャネルを形成できるので、チャネル領域３０２におけるキャリアの移動度の低下を防止することができる。
【０１５７】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体装置の製造方法について、図１６（ａ）〜（ｃ）及び図１７（ａ）〜（ｃ）を参照しながら説明する。尚、第９の実施形態は、第３の実施形態に係る半導体装置の第２の製造方法である。
【０１５８】
まず、図１６（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板３００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域３０１を形成した後、半導体基板３００の表面部にインジウムイオンを２０ｋｅＶ〜２００ｋｅＶ及び４×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域３０１の上にｐ型の不純物層３０２Ａを形成する。
【０１５９】
次に、半導体基板３００の表面を酸化して２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜を形成した後、該第１のシリコン酸化膜の上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積し、その後、ポリシリコン膜及び第１のシリコン酸化膜をパターニングすることにより、図１６（ｂ）に示すように、ゲート絶縁膜３０３及びゲート電極３０４を形成する。
【０１６０】
次に、ｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、IV族に属する原子のイオン例えばゲルマニウムイオンを、５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2でイオン注入して、ｐ型の不純物層３０２Ａの上部領域にｐ型の非晶質層３１０を形成する。
【０１６１】
次に、図１６（ｃ）に示すように、非晶質層３１０にゲート電極３０４をマスクとして、ｎ型の不純物例えばヒ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、非晶質層３１０にｎ+ 型の不純物層３０５Ａを形成する。
【０１６２】
次に、半導体基板３００の上に全面に亘って第２のシリコン酸化膜を、約６００℃〜約８５０℃の温度下で約１０分間〜約２００分間かけて堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを施して、図１７（ａ）に示すように、ゲート電極３０４の側面に第２のシリコン酸化膜からなるサイドウォール３０８を形成する。このようにすると、第２のシリコン酸化膜を堆積する工程において、半導体基板３００に対して低温長時間の第１の熱処理が施されたことになるので、ｐ型の不純物層３０２Ａの上部領域におけるｎ+ 型の不純物層３０５Ａの内側に、ｐ型の不純物層３０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域３０６が形成される。
【０１６３】
次に、図１７（ｂ）に示すように、ｎ+ 型の不純物層３０５Ａ及びｐ型の不純物層３０２Ａにｎ型の不純物例えばヒ素イオンをイオン注入して、ｎ+ 型の不純物層３０５Ａ及びｐ型の不純物層３０２Ａにおけるゲート電極３０４の両側方の領域に、ｎ+ 型の不純物層からなるソース又はドレインの領域３０９を形成すると共に、ｎ+ 型の不純物層３０５Ａにおけるソース又はドレインの領域３０９の各上部領域の内側に、ｎ+ 型の不純物層３０５Ａからなるエクステンション領域３０５を形成する。
【０１６４】
次に、図１７（ｃ）に示すように、サイドウォール３０８を除去した後、ｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、インジウムイオンを１００〜２００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜４×１０13ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層３０２Ａの下部領域における、エクステンション領域３０５の下側且つソース又はドレインの領域３０９の内側にｐ+ 型のポケット領域３０７を形成する。
【０１６５】
次に、半導体基板３００に対して、例えば１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施して、ソース又はドレインの領域３０９のヒ素イオンを活性化させると共に結晶点欠陥を回復させる。
【０１６６】
第９の実施形態においては、インジウムイオンをイオン注入してｐ型の不純物層３０２Ａを形成する工程、ゲルマニウムイオンをイオン注入して非晶質層３１０を形成する工程、及び、ｎ+ 型の不純物層３０５Ａを形成した後に半導体基板３００に対して低温長時間の熱処理を施す工程とを備えているため、第７の実施形態と同様、ｐ型の不純物層３０２Ａの上部領域におけるｎ+ 型の不純物層３０５Ａの内側に、ｐ型の不純物層３０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度チャネル領域３０６を効率良く形成することができる。
【０１６７】
また、第９の実施形態によると、ゲルマニウムイオンをイオン注入して非晶質層３１０を形成しておいてから、ヒ素イオンをイオン注入してｎ+ 型の不純物層３０５Ａを形成するため、ｎ+ 型の不純物層３０５Ａからなるエクステンション領域３０５における不純物濃度の分布は急峻になるので、エクステンション領域３０５の低抵抗化を実現できる。
【０１６８】
また、第９の実施形態によると、第４の実施形態と同様、ホウ素イオンに比べて原子質量が大きいインジウムイオンをイオン注入して、ｐ+ 型のポケット領域３０７を形成した直後に高温短時間の第２の熱処理を施しているため、ポケット領域３０７の拡がりを抑制することができる。従って、ポケット領域３０７となるｐ+ 型の不純物層３０７Ａをゲート絶縁膜３０３との間に間隔をおくように形成することができる。
【０１６９】
さらに、第９の実施形態においては、インジウムイオンをイオン注入して、チャネル領域３０２となるｐ型の不純物層３０２Ａを形成しているため、第６の実施形態と同様、いわゆるレトログレードチャネルを形成できるので、チャネル領域３０２におけるキャリアの移動度の低下を防止することができる。
【０１７０】
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体装置の製造方法について、図１８（ａ）〜（ｃ）及び図１９（ａ）〜（ｃ）を参照しながら説明する。尚、第１０の実施形態は、第３の実施形態に係る半導体装置の第３の製造方法である。
【０１７１】
まず、図１８（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板３００にｐ型の不純物例えばホウ素イオンを３００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することによりｐ- 型のウエル領域３０１を形成した後、半導体基板３００の表面部にインジウムイオンを２０ｋｅＶ〜２００ｋｅＶ及び４×１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量でイオン注入することにより、ウエル領域３０１の上にｐ型の不純物層３０２Ａを形成する。
【０１７２】
次に、半導体基板３００の表面を酸化して２ｎｍ〜５ｎｍの厚さを有する第１のシリコン酸化膜を形成した後、該第１のシリコン酸化膜の上に全面に亘って２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン膜を堆積し、その後、ポリシリコン膜及び第１のシリコン酸化膜をパターニングすることにより、図１８（ｂ）に示すように、ゲート絶縁膜３０３及びゲート電極３０４を形成する。
【０１７３】
次に、ｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、IV族に属する原子のイオン例えばシリコンイオンを、５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び１×１０14ｃｍ-2〜５×１０14ｃｍ-2でイオン注入して、ｐ型の不純物層３０２Ａの上部領域にシリコン注入層３１１を形成する。
【０１７４】
次に、半導体基板３００に対して、約６００℃〜約８５０℃の温度下で約１０分間〜約２００分間の熱処理つまり低温長時間の第１の熱処理を施すことにより、図１９（ａ）に示すように、シリコン注入層３１１の上部領域及びｐ型の不純物層３０２Ａの上部領域に架けて、ｐ型の不純物層３０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度不純物層３０６Ａを形成する。
【０１７５】
次に、図１９（ｂ）に示すように、ｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、インジウムイオンを５０〜２００ｋｅＶの注入エネルギー及び１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量でイオン注入することにより、ｐ型の不純物層３０２Ａの下部領域にｐ+ 型の不純物層３０７Ａを形成する。
【０１７６】
次に、ｐ- 型の低濃度不純物層３０６Ａ及びｐ型の不純物層３０２Ａにゲート電極３０４をマスクとして、ｎ型の不純物例えばヒ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０14ｃｍ-2〜１×１０15ｃｍ-2のドーズ量でイオン注入することにより、ｐ- 型の低濃度不純物層３０６Ａ及びｐ型の不純物層３０２Ａの上部領域にｎ+ 型の不純物層３０５Ａを形成し、その後、半導体基板３００に対して、例えば１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第２の熱処理を施す。
【０１７７】
次に、半導体基板３００の上に全面に亘って第２のシリコン酸化膜を堆積した後、該第２のシリコン酸化膜に対して異方性エッチングを行なうことにより、図１９（ｃ）に示すように、ゲート電極３０４の側面にサイドウォール３０８を形成する。
【０１７８】
次に、ｎ+ 型の不純物層３０５Ａ及びｐ+ 型の不純物層３０７Ａにｎ型の不純物例えばヒ素イオンをイオン注入した後、熱処理を施してヒ素イオンを活性化させ、その後、結晶点欠陥を回復させるために、１０００℃の温度下で１０秒間の熱処理つまり高温短時間の第３の熱処理を施す。
【０１７９】
このようにすると、図８（ｃ）に示すように、ｎ+ 型の不純物層１０５Ａ及びｐ+ 型の不純物層３０７Ａにおけるゲート電極３０４の両側方の領域に、ｎ+ 型の不純物活性層からなるソース又はドレインの領域３０９が形成され、ｎ+ 型の不純物層３０５Ａにおけるソース又はドレインの領域３０９の各上部領域の内側に、ｎ+ 型の不純物層３０５Ａからなるエクステンション領域３０５が形成されると共に、ｐ+ 型の不純物層３０７Ａにおけるソース又はドレインの領域３０９の各下部領域の内側に、ｐ+ 型の不純物層３０７Ａからなるポケット領域３０７が形成される。
【０１８０】
第１０の実施形態によると、インジウムイオンをイオン注入してｐ型の不純物層３０２Ａを形成する工程と、シリコンイオンをイオン注入してシリコン注入層３１１を形成する工程と、半導体基板３００に対して低温長時間の第１の熱処理を施す工程とを備えているため、ｐ型の不純物層３０２Ａの上部領域に、ｐ型の不純物層３０２Ａに比べて活性化不純物の濃度が低いｐ- 型の低濃度不純物層３０６Ａを効率良く形成することができる。ｐ- 型の低濃度不純物層３０６Ａが形成されるメカニズムについては、第６の実施形態と同様である。
【０１８１】
また、第１０の実施形態によると、ホウ素イオンに比べて原子質量が大きいインジウムイオンをイオン注入して、ポケット領域３０７となるｐ+ 型の不純物層３０７Ａを形成した直後に高温短時間の第２の熱処理を施しているため、ポケット領域３０７となるｐ+ 型の不純物層３０７Ａの拡がりを抑制することができる。従って、ポケット領域３０７となるｐ+ 型の不純物層３０７Ａをゲート絶縁膜３０３との間に間隔をおくように形成することができる。
【０１８２】
また、第１０の実施形態においては、インジウムイオンをイオン注入してポケット領域３０７となるｐ+ 型の不純物層３０７Ａを形成した後に、ヒ素イオンをイオン注入してエクステンション領域３０５となるｎ+ 型の不純物層３０５Ａを形成するため、ｎ+ 型の不純物層３０５Ａにおけるヒ素イオンのチャネリング現象が抑制される。このため、ｎ+ 型の不純物層３０５Ａからなるエクステンション領域３０５における不純物の濃度分布が急峻になるので、エクステンション領域３０５の寄生抵抗値が減少すると共に短チャネル効果を抑制することができる。
【０１８３】
さらに、第１０の実施形態においては、インジウムイオンをイオン注入して、チャネル領域３０２となるｐ型の不純物層３０２Ａを形成しているため、第６の実施形態と同様、いわゆるレトログレードチャネルを形成できるので、チャネル領域３０２におけるキャリアの移動度の低下を防止することができる。
【産業上の利用可能性】
【０１８４】
第１又は第２の半導体装置によると、ＭＯＳトランジスタの駆動力を向上させることができる。
【０１８５】
第１又は第２の半導体装置の製造方法によると、ＭＯＳトランジスタの駆動力が向上した半導体装置を確実に製造することができる。
【０１８６】
第３又は第４の半導体装置の製造方法によると、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域を有する半導体装置を確実に製造することができる。
【０１８７】
第５、第６又は第７の半導体装置の製造方法によると、チャネル領域の両側部の領域に、チャネル領域の中央部に比べて活性化不純物の濃度が低い低濃度チャネル領域を有すると共にゲート絶縁膜との間に間隔をおくポケット領域を有する半導体装置を確実に製造することができる。
【図面の簡単な説明】
【０１８８】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の断面図である。
【図４】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）、（ｂ）は従来の半導体装置の製造方法の問題点を説明する断面図である。
【図７】（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】（ａ）、（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法の効果を説明する断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）、（ｂ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】（ａ）〜（ｃ）は本発明の第９の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】（ａ）〜（ｃ）は本発明の第９の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】（ａ）〜（ｃ）は本発明の第１０の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１９】（ａ）〜（ｃ）は本発明の第１０の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２０】従来の半導体装置を示す断面図である。
【符号の説明】
【０１８９】
１００  半導体基板
１０１  ウエル領域
１０２Ａ  ｐ型の不純物層
１０２  チャネル領域
１０３  ゲート絶縁膜
１０３Ａ  第１のシリコン酸化膜
１０４  ゲート電極
１０５Ａ  ｎ+ 型の不純物層
１０５  エクステンション領域
１０６Ａ  ｐ+ 型の不純物層
１０６  ポケット領域
１０７  サイドウォール
１０８  ソース又はドレインの領域
１０９  ＥＯＲ欠陥
１１０  非晶質層
２００  半導体基板
２０１  ウエル領域
２０２  チャネル領域
２０２Ａ  ｐ型の不純物層
２０３  ゲート絶縁膜
２０４  ゲート電極
２０５Ａ  ｎ+ 型の不純物層
２０５  エクステンション領域
２０６  低濃度チャネル領域
２０７  サイドウォール
２０８  ソース又はドレインの領域
２１０  非晶質層
３００  半導体基板
３０１  ウエル領域
３０２  チャネル領域
３０２Ａ  ｐ型の不純物層
３０３  ゲート絶縁膜
３０４  ゲート電極
３０５Ａ  ｎ+ 型の不純物層
３０５  エクステンション領域
３０６  低濃度チャネル領域
３０７Ａ  ｐ+ 型の不純物層
３０７  ポケット領域
３０８  サイドウォール
３０９  ソース又はドレインの領域
３１０  非晶質層
３１１  シリコン注入層
【図１】
2004165699.tif 000003
【図２】
2004165699.tif 000004
【図３】
2004165699.tif 000005
【図４】
2004165699.tif 000006
【図５】
2004165699.tif 000007
【図６】
2004165699.tif 000008
【図７】
2004165699.tif 000009
【図８】
2004165699.tif 000010
【図９】
2004165699.tif 000011
【図１０】
2004165699.tif 000012
【図１１】
2004165699.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2004165699.tif 000017
【図１６】
2004165699.tif 000018
【図１７】
2004165699.tif 000019
【図１８】
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【図１９】
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【図２０】
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