(57)【要約】【課題】ゴミの付着を防止して欠陥部分の確実な修復を可能にする。【解決手段】基板８３上に層状に形成された各成膜パターンのうち最上層の成膜パターンにイオンビームを照射して、少なくとも前記最上層の成膜パターンの一部を除去する除去手段１０７を具備したことを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上に層状に形成された各成膜パターンのうち最上層の成膜パターンにイオンビームを照射して、少なくとも前記最上層の成膜パターンの一部を除去する除去手段を具備したことを特徴とする成膜パターン修復装置。
【請求項２】
前記除去手段は、前記イオンビームを集束させて出射するイオン光学系と、
前記イオン光学系からの前記イオンビームの出射を制御する制御手段と、
前記成膜パターンから除去された原子又は分子を排出する排出手段とを具備したことを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項３】
前記制御手段は、前記イオンビームの照射位置を制御可能であることを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項４】
前記最上層の成膜パターンの欠陥部分に電子ビームを照射して前記欠陥部分を観察するための観察手段を更に具備したことを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項５】
前記観察手段は、走査型電子顕微鏡によって構成されることを特徴とする請求項４に記載の成膜パターン修復装置。
【請求項６】
前記各最上層の成膜パターンの特性を検出して前記欠陥部分の位置を求める特性検査手段を更に具備したことを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項７】
前記各最上層の成膜パターンの特性を検出して前記欠陥部分の位置を求める特性検査手段と、
前記特性検査手段が求めた前記欠陥部分の位置の情報に基づいて、前記最上層の成膜パターンの欠陥部分に電子ビームを照射して前記欠陥部分を観察可能にする観察手段とを更に具備したことを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項８】
前記基板は、画素を構成する画素電極がマトリクス状に形成された表示用基板であり、短絡した画素電極間の短絡部分を除去することを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項９】
前記最上層の成膜パターンは前記基板に形成された配線であることを特徴とする請求項１に記載の成膜パターン修復装置。
【請求項１０】
前記除去手段は、下層に層間絶縁膜が形成された成膜パターンの一部を除去することを特徴とする請求項１乃至９のいずれか１つに記載の成膜パターン修復装置。
【請求項１１】
基板上に層状に形成された各成膜パターンのうち少なくとも最上層の成膜パターンの一部を除去するために、前記最上層の成膜パターンにイオンビームを照射する処理と、
前記成膜パターンのうちの除去された部分を排出する処理とを具備したことを特徴とする成膜パターン修復方法。
【請求項１２】
基板上に層状に形成された各成膜パターンのうち最上層の成膜パターンの特性を検出して前記最上層の成膜パターンの欠陥部分の位置を求める処理と、
求められた前記欠陥部分の位置の情報に基づいて、前記最上層の成膜パターンの欠陥部分に電子ビームを照射して前記欠陥部分を観察可能にする処理とを更に具備したことを特徴とする請求項１１に記載の成膜パターン修復方法。
【請求項１３】
基板上に層状に形成された各成膜パターンのうち最上層の成膜パターンにイオンビームを照射して、前記最上層の成膜パターンの一部を除去する除去手段を備えた成膜パターン修復装置を用いて、成膜パターンが形成される電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス方式の液晶基板等の電気光学装置の成膜パターンのパターン異常の修復に好適な成膜パターン修復装置及び成膜パターン修復方法、並びに電気光学装置の製造方法に関する。
【０００２】
【従来の技術】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶装置に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。
【０００５】
ところが、フォトリソグラフィ工程中におけるマスク処理においてゴミが付着することがある。また、フォトリソグラフィ工程中のエッチング処理時にゴミが付着することもある。そうすると、これらのゴミによって異常なパターンが形成されてしまうことがある。しかも、フォトリソグラフィ工程においてドライエッチングを採用している場合には、その異方性によって、ゴミによる異常パターンは十分な厚さに形成されてしまう。
【０００６】
図１５は、例えば、ＴＦＴ基板の最上層に形成された隣接する画素の各透明電極同士が、パターン異常によって短絡した例を示す説明図である。図１５に示すように、画素電極１５１と画素電極１５２とはゴミ等に起因した残留レジスト１５３の異常パターン部分によって相互に短絡している。
【０００７】
ところで、液晶装置では、液晶に対する直流電圧の印加によって、例えば、液晶成分の分解、液晶セル中に発生した不純物による汚染、表示画像の焼き付き等の液晶の劣化が生じる。そこで、一般的には、各画素電極の駆動電圧の極性を例えば画像信号における１フレームや１フィールド等の一定周期で反転させる反転駆動が行われる。更に、一定周期で、駆動電圧の極性を、画素電極の行毎に反転させる１Ｈ反転駆動方式や画素電極の列毎に反転させる１Ｓ反転駆動方式等のライン反転駆動方式も採用されている。
【０００８】
即ち、ライン反転では、例えば上下に隣接した２つの画素間では、相互に逆極性の駆動電圧が印加されることになる。従って、上述したように隣接する縦の２画素の画素電極同士が短絡した場合には、反転している２画素の電位が相互に影響を受け、これらの画素電極と対向電位との電位差が小さくなって、これらの２画素分は輝点となって表示されてしまう。
【０００９】
特に、近年の高解像度化に伴う微細化によって、画素間の間隔が狭くなり同一層の画素電極等の膜同士に短絡が生じる可能性が増大しており、パターン異常による歩留まりの低下が懸念されている。
【００１０】
【特許文献１】
特開２０００−２４１８３３号公報
【００１１】
【発明が解決しようとする課題】
このような画素欠陥に対してレーザー光を照射することによって、パターン異常を修復技術もある。しかしながら、レーザー光を使用すると、多量のゴミが発生し、このゴミによって画素が影響を受け、必ずしも画素欠陥を有効に修復することができるとは限らない。
【００１２】
特に、液晶装置をプロジェクタ用途に用いる場合には、ＴＦＴ基板の基板サイズが極めて小さいことから、レーザー光の照射に伴うゴミの影響は著しく、プロジェクタ用途ではレーザー光による画素欠陥の修復方法を採用することはできない。
【００１３】
また、特許文献１においては、短絡部を迂回するバイバスラインを形成する技術も開示されている。しかしながら、この方法では、修復用の配線及び開口部等を形成する必要があり、素子構造が複雑となってしまう。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、フォーカスイオンビームによる修復を可能にすることによって、画素欠陥や他の成膜パターン異常を確実に修復することができる成膜パターン修復装置及び成膜パターン修復方法、並びに電気光学装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る成膜パターン修復装置は、基板上に層状に形成された各成膜パターンのうち最上層の成膜パターンにイオンビームを照射して、少なくとも前記最上層の成膜パターンの一部を除去する除去手段を具備したことを特徴とする。
【００１６】
このような構成によれば、基板上の最上層の成膜パターンに例えば残留レジスト等の欠陥部分が生じている場合には、除去手段はこの欠陥部分にイオンビームを照射する。イオンビームによって成膜パターンの一部をなす欠陥部分は除去される。これにより、最上層の成膜パターンの修復が行われる。
【００１７】
また、前記除去手段は、前記イオンビームを集束させて出射するイオン光学系と、前記イオン光学系からの前記イオンビームの出射を制御する制御手段と、前記成膜パターンから除去された原子又は分子を排出する排出手段とを具備したことを特徴とする。
【００１８】
このような構成によれば、イオン光学系によってイオンビームを集束させて成膜パターンに照射することで、成膜パターンにスパッタリング現象を起こしてその原子又は分子を成膜パターン中から放出させることができる。制御手段はイオンビームの出射を制御することで、成膜パターンの除去する範囲を制御する。放出された原子又は分子は排出手段によって排出され、除去された部分が成膜パターンに再付着することはない。これにより、ゴミ等の影響を受けることなく、確実な修復が可能であり、素子に悪影響を与えることなく、例えば金属パターンの短絡等を確実に修復することができる。
【００１９】
また、前記制御手段は、前記イオンビームの照射位置を制御可能であることを特徴とする。
【００２０】
このような構成によれば、最上層の成膜パターンの希望する位置のパターン部分を除去することができ、例えば欠陥部分の確実な修復が可能である。
【００２１】
また、前記最上層の成膜パターンの欠陥部分に電子ビームを照射して前記欠陥部分を観察するための観察手段を更に具備したことを特徴とする。
【００２２】
このような構成によれば、観察手段によって欠陥部分を観察しながら、除去手段による欠陥部分の修復が可能である。
【００２３】
また、前記観察手段は、走査型電子顕微鏡によって構成されることを特徴とする。
【００２４】
このような構成によれば、基板の微細なパターンであっても、欠陥部分の観察及び修復が可能である。
【００２５】
また、前記各最上層の成膜パターンの特性を検出して前記欠陥部分の位置を求める特性検査手段を更に具備したことを特徴とする。
【００２６】
このような構成によれば、特性検査手段によって、基板上の除去すべき成膜パターンの部分の位置を知ることができる。
【００２７】
また、前記各最上層の成膜パターンの特性を検出して前記欠陥部分の位置を求める特性検査手段と、前記特性検査手段が求めた前記欠陥部分の位置の情報に基づいて、前記最上層の成膜パターンの欠陥部分に電子ビームを照射して前記欠陥部分を観察可能にする観察手段とを更に具備したことを特徴とする。
【００２８】
このような構成によれば、特性検査手段によって、基板上の除去すべき成膜パターンの欠陥部分の位置の情報を取得することで、観察手段は自動的に欠陥部分を観察可能にする。これにより、微細パターン中の欠陥部分を確実に発見して観察することができ、除去手段によって欠陥部分を確実に修復することができる。
【００２９】
また、前記基板は、画素を構成する画素電極がマトリクス状に形成された表示用基板であり、短絡した画素電極間の短絡部分を除去することを特徴とする。
【００３０】
このような構成によれば、除去手段によって、表示用基板の画素欠陥となる成膜パターンの部分を除去して、欠陥画素を修復することができる。
【００３１】
前記最上層の成膜パターンは前記基板に形成された配線であることを特徴とする。
【００３２】
本発明は、配線パターンのパターン不良についても修復することができる。
【００３３】
また、前記除去手段は、下層に層間絶縁膜が形成された成膜パターンの一部を除去することを特徴とする。
【００３４】
このような構成によれば、除去手段による成膜パターンの一部の除去に際して、除去する成膜パターンの下層が層間絶縁膜であれば、この層間絶縁膜の一部を最上層の成膜パターンと同時に除去しても素子への影響が極めて小さいことから、除去範囲として十分なマージンをとることができ、除去すべき成膜パターンの部分の全てを確実に除去することができる。
【００３５】
本発明に係る成膜パターン修復方法は、基板上に層状に形成された各成膜パターンのうち少なくとも最上層の成膜パターンの一部を除去するために、前記最上層の成膜パターンにイオンビームを照射する処理と、前記成膜パターンのうちの除去された部分を排出する処理とを具備したことを特徴とする。
【００３６】
このような構成によれば、基板上の最上層の成膜パターンの除去すべき部分に、イオンビームを照射する。イオンビームによって成膜パターンの除去すべき部分は成膜パターン中から放出され、更に、成膜パターンに再付着することなく排出される。これにより、最上層の成膜パターンの欠陥部分等の修復が行われる。
【００３７】
また、基板上に層状に形成された各成膜パターンのうち最上層の成膜パターンの特性を検出して前記最上層の成膜パターンの欠陥部分の位置を求める処理と、求められた前記欠陥部分の位置の情報に基づいて、前記最上層の成膜パターンの欠陥部分に電子ビームを照射して前記欠陥部分を観察可能にする処理とを更に具備したことを特徴とする。
【００３８】
このような構成によれば、最上層の成膜パターンの特性が検出されて欠陥部分の位置が求められる。求められた欠陥部分の位置の情報に基づいて、欠陥部分に電子ビームが照射されて欠陥部分が観察可能となる。これにより、欠陥部分を観察しながら欠陥部分の修復が可能となる。
【００３９】
また、本発明に係る電気光学装置の製造方法は、基板上に層状に形成された各成膜パターンのうち最上層の成膜パターンにイオンビームを照射して、前記最上層の成膜パターンの一部を除去する除去手段を備えた成膜パターン修復装置を用いて、成膜パターンが形成されることを特徴とする。
【００４０】
このような構成によれば、成膜パターンの欠陥部分を除去することができるので、欠陥のない画像表示等が可能となる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１実施の形態に係る成膜パターン修復装置を説明するための説明図である。本実施の形態は成膜パターン修復対象の基板として液晶装置のアクティブマトリクス基板に適用した例である。図２は検査対象の基板を組み立てて製造される液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図３は図２の液晶装置を構成するＴＦＴ基板（素子基板）をその上に形成された各構成要素と共に対向基板側から見た平面図であり、図４はＴＦＴ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図である。また、図５は液晶装置の画素構造を詳細に示す断面図である。図６はＦＩＢの出射光先端部及びＳＥＭの鏡筒部先端部と基板ウェハとの関係を示す説明図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
本実施の形態は生産性に優れたアレイ製造方式によって液晶装置を製造する場合に適用した例を示している。アレイ製造方式においては、１枚のマザーガラス基板から複数のＴＦＴ基板（アクティブマトリクス基板）を切り出す。複数のアクティブマトリクス基板用の各素子は、マザーガラス基板投入時のサイズのままで成膜及びフォトリソグラフィ工程を繰返すことで、マザーガラス基板上に同時に形成される。そして、マザーガラス基板を分断することで、各アクティブマトリクス基板が得られる。
【００４２】
なお、アクティブマトリクス基板を用いた液晶装置の製造には、生産性及び歩留まりの観点から、マザーガラス基板の状態で配列されている各アクティブマトリクス基板に、単体に分断した対向基板を各アクティブマトリクス基板毎に貼り合わせ、液晶封入後に各アクティブマトリクス基板毎に分断することで、単体の液晶装置を得るチップマウント方式を採用する。
【００４３】
本実施の形態においては、マザーガラス基板状態のアクティブマトリクス基板に対して電気特性検査を実施することによって、各アクティブマトリクス基板の画素欠陥を検出し、検出アドレスを観察手段であるＳＥＭ（電子顕微鏡）（スキャニングエレクトロンマイクロスコープ）に与えることで、基板状態での欠陥を発見するようになっている。そして、発見した欠陥をＦＩＢ（フォーカスイオンビーム）を利用することで修復する。そして、修復結果を電気特性検査によって確認することによって、確実な修復を可能にしている。
【００４４】
修復対象のアクティブマトリクス基板を用いた液晶パネルは、アクティブマトリクス基板と対向基板とが、互いに一定の間隙を保って貼付され、その間隙に電気光学材料である液晶が挟持される構成となっている。アクティブマトリクス基板及び対向基板としてはガラス基板等の透明基板が用いられ、アクティブマトリクス基板上には画素を駆動するトランジスタと共に、周辺駆動回路等が形成されている。
【００４５】
先ず、図２乃至図５を参照して成膜パターン修復の対象となるＴＦＴ基板を用いて構成される液晶パネルについて説明する。
【００４６】
液晶装置は、図３及び図４に示すように、ＴＦＴ基板１０と対向基板２０との間に液晶５０を封入して構成される。ＴＦＴ基板１０上には画素を構成する画素電極等がマトリクス状に配置される。図２は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。
【００４７】
図２に示すように、画素領域においては、複数本の走査線３ａと複数本のデータ線６ａとが交差するように配線され、走査線３ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線３ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００４８】
ＴＦＴ３０は走査線３ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００４９】
図５は、一つの画素に着目した液晶装置の模式的断面図である。
【００５０】
ガラスや石英等のＴＦＴ基板１０には、溝１１が形成されている。この溝１１上に遮光膜１２及び第１層間絶縁膜１３ａ、第２層間絶縁膜１３ｂを介してＬＤＤ構造をなすＴＦＴ３０が形成されている。溝１１によって、ＴＦＴ基板の液晶５０との境界面が平坦化される。
【００５１】
ＴＦＴ３０は、チャネル領域１ａ、ソース領域１ｄ、ドレイン領域１ｅが形成された半導体層に下層及び上層絶縁膜２ａ，２ｂを介してゲート電極をなす走査線３ａが設けられてなる。なお、遮光膜１２は、ＴＦＴ３０の形成領域に対応する領域、後述するデータ線６ａ及び走査線３ａ等の形成領域、即ち各画素の非表示領域に対応した領域に形成されている。この遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００５２】
ＴＦＴ３０上には第３層間絶縁膜１４が積層され、第３層間絶縁膜１４上には中間導電層１５が形成されている。中間導電層１５上には誘電体膜１７を介して容量線１８が対向配置されている。容量線１８は、容量層と遮光層とからなり、中間導電層１５との間で蓄積容量を構成すると共に、光の内部反射を防止する遮光機能を有する。半導体層に比較的近接した位置に中間導電層１５を形成しており、光の乱反射を効率よく防止することができる。
【００５３】
容量線１８上には第４層間絶縁膜１９が配置され、第４層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第４及び第３層間絶縁膜１９，１４を貫通するコンタクトホール２４ａ，２４ｂを介してソース領域１ｄに電気的に接続される。データ線６ａ上には第４層間絶縁膜２５を介して画素電極９ａが積層されている。画素電極９ａは、第５〜第３層間絶縁膜２５，１９，１４を貫通するコンタクトホール２６ａ，２６ｂにより容量線１８を介してドレイン領域１ｅに電気的に接続される。画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００５４】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａが導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００５５】
一方、対向基板２０には、ＴＦＴアレイ基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００５６】
そして、ＴＦＴ基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００５７】
図３及び図４に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００５８】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口７８が形成される。液晶注入口７８より液晶が注入された後、液晶注入口７８を封止材７９で封止するようになっている。
【００５９】
ＴＦＴ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００６０】
このように構成されたＴＦＴ基板１０にパターン異常による欠陥が生じている場合には、ＴＦＴ基板１０と対向基板２０とを貼り合わせる組立工程前に、マザーガラス基板状態（ウェハ状態）で、図１の成膜パターン修復装置によって修復可能である。
【００６１】
図１において、Ｙ軸ステージ８１は、図示しない案内部材に案内されて、水平面内を所定の方向（Ｙ軸方向）に移動自在である。Ｘ軸ステージ８２はＹ軸ステージ８１上の図示しない案内部材に案内されて、水平面内をＹ軸に直交するＸ軸方向に移動自在である。Ｘ軸ステージ８２上には基板ウェハ８３が載置されるようになっている。成膜パターンの修復対象である基板ウェハ８３は例えば図２乃至図５に示したＴＦＴ基板１０が複数形成されたマザーガラス基板である。
【００６２】
電気特性検査装置８５は基板ウェハ８３上の各ＴＦＴ基板の実装端子６２に図示しない検査ピンを接続可能である。電気特性検査装置８５は、各ＴＦＴ基板の各画素の欠陥を検査することができるようになっている。例えば、電気特性検査装置８５は、ＩＴＯ膜で構成された隣接する画素電極９ａ同士が短絡している場合等において、この画素欠陥を検出することができる。電気特性検査装置８５は、基板ウェハ８３上の各ＴＦＴ基板の電気特性を検査して検査結果を制御部８６に出力するようになっている。例えば、電気特性検査装置８５は検査結果として、検出した画素欠陥の画素位置を示すアドレスを制御部８６に出力することができる。
【００６３】
制御部８６はステージ駆動部８７、ＳＥＭ駆動部８８及びＦＩＢ駆動部８９を制御する。制御部８６はステージ駆動部８７に欠陥画素のＸ，Ｙアドレスを与える。ステージ駆動部８７のパルス変換ユニット１０１は、入力されたＸ，Ｙアドレスに基づいて、ステッピングモータであ区Ｘ軸も田１０４及びＹ軸モータ１０５を駆動するためのパルス信号を発生する。パルス変換ユニット１０１からのパルス信号はＸ軸駆動回路１０２及びＹ軸駆動回路１０３に供給される。Ｘ，Ｙ軸駆動回路１０２，１０３は、夫々入力されたパルス信号をＸ軸モータ１０４又はＹ軸モータ１０５に与えて駆動する。これにより、Ｘ軸モータ１０４は、Ｘ軸ステージ８２をＸ軸方向に移動させ、Ｙ軸モータ１０５は、Ｙ軸ステージ８１をＹ軸方向に移動させる。Ｘ軸モータ１０４及びＹ軸モータ１０５の駆動はパルス信号によって正確に制御され、Ｘ軸ステージ８２及びＹ軸ステージ８１は、制御部８６の指示に従って電気特性検査装置８５の出力に基づく位置に正確に移動する。
【００６４】
なお、Ｘ，Ｙステージ８１，８２は、図示しない駆動部によって回転駆動されて、基板ウェハ８３が載置される面を、水平面から所定角度傾斜させることもできるようになっている。
【００６５】
一方、制御部８６は、Ｘ，ＹアドレスをＳＥＭを構成するＳＥＭ駆動部８８にも与えている。ＳＥＭは図示しない鏡筒部及びＳＥＭ駆動部８８によって構成されている。鏡筒部は、電子銃による電子ビームの発生、電子レンズによる電子ビームの絞り込み（電子プローブの形成）、電子プローブの整形（非点補正）、偏向コイルによる電子プローブの基板ウェハ８３表面の観察領域での走査等を行う。Ｘ軸ステージ８２上の基板ウェハ８３近傍には、基板ウェハ８３から放出された信号を検出する図示しない検出器が備え付けられている。また、鏡筒部は一般には真空に維持する必要があり、図示しない真空排気装置が配設されている。
【００６６】
ＳＥＭ駆動部８８は、電子ビームの発生、電子レンズのレンズ作用、非点補正、電子プローブの走査範囲（倍率）や走査速度等の制御を行う。ＳＥＭ駆動部８８が鏡筒部を駆動することによって、基板ウェハ８３に電子ビームが照射される。基板ウェハ８３への入射電子の一部は、基板ウェハ８３中の原子と衝突し原子中の電子を励起させる。これにより、基板ウェハ８３内の一部の電子は基板ウェハ８３中で散乱し、基板ウェハ８３の外へ飛び出す。こうして、反射電子、二次電子、オージェ電子、特性Ｘ線、燐光等の信号が放出される。
【００６７】
また、ＳＥＭ駆動部８８は、放出された信号を検出する検出器も駆動する。検出器によって検出された信号は、ＳＥＭ駆動部８８によって、図示しないディスプレイ上に映像として表示されるようになっている。
【００６８】
制御部８６はユーザー操作に基づいて、ＦＩＢを構成するＦＩＢ駆動部８９を制御するようになっている。ＦＩＢは図示しないイオン光学系を有している。イオン光学系は、液相のガリウムをイオン源とし、タングステン針に引き出し電極を介して数ｋＶの電圧を印加することで、タングステン針の先端からイオン化したガリウム（イオンビーム）を出射させるようになっている。このイオンビームは、レンズを介して出射され、走査偏向器によって照射位置が制御されるようになっている。ＦＩＢ駆動部８９は、制御部８６に制御されて、所定径に集束されたイオンビームを基板ウェハ８３表面に出射する。
【００６９】
なお、ＦＩＢにおいても、基板ウェハ８３中から放出される原子を排出するために、基板ウェハ８３を超高真空雰囲気に設置する必要があり、上述した真空排気装置によってこのような環境に設定されている。
【００７０】
図６はＳＥＭに設けられた鏡筒部先端部１０６及びＦＩＢの出射光先端部１０７と基板ウェハ８３との関係を示す説明図である。図６に示すように、ＳＥＭの鏡筒部先端部１０６からの電子ビーム及びＦＩＢの出射光先端部１０７からのイオンビームは、基板ウェハ８３表面に所定の角度で入射させることができるようになっている。ＦＩＢのイオンビームを照射したときに発生する２次電子を、ＳＥＭによって映像化させて、観察することも可能である。また、ＳＥＭを用いてＦＩＢのイオンビームの入射位置近傍を表面側から観察することで、加工位置を確認することもできる。これにより、高精度のピンポイント加工が可能である。
【００７１】
図７はＦＩＢによる基板ウェハ８３表面加工の原理を説明するための説明図である。図７（ａ）はイオンビーム照射前の状態を示し、図７（ｂ）はイオンビーム照射後の状態を示している。
【００７２】
図７（ａ）に示すように、基板ウェハ８３の表面の層がＳｉＯ２  で形成されているものとする。基板ウェハ８３表面に、ガリウムのイオン（Ｇａ＋）ビームを照射すると、ガリウムイオンは基板ウェハ８３中に進行し、基板ウェハ８３中の原子又は分子を基板ウェハ８３外部に放出させる。即ち、基板ウェハ８３にイオンビームを照射することで、基板ウェハ８３を形成している原子又は分子（Ｓｉ，Ｏ）がたたき出されるスパッタリング現象が生じる。
【００７３】
イオンビーム径を適宜集束させることによって、任意の幅で基板ウェハ８３表面を削り取る加工が可能である。この現象を利用して、本実施の形態においては、例えば、最上層の画素電極９ａ相互間に形成される残留レジストによる欠陥部分を修復する。この場合、画素電極９ａの下地層であるＢＰＳＧ膜等による層間絶縁膜は、原子密度がレジスト膜に比べて十分に高く、また、ＢＰＳＧ膜の膜厚が数百ｎｍと十分に厚いので、ガリウムイオンがＢＰＳＧ膜を突き抜けることはなく、ＢＰＳＧ膜の下層を欠損させることはない。
【００７４】
次に、ＴＦＴ基板の製造方法を詳細に説明する。なお、上述したように、ＴＦＴ基板はアレイ製造によってウェハ状態で形成される。
先ず、ＴＦＴ基板１０に対する焼成を行う。この焼成は、Ｎ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理するものである。
【００７５】
次に、ＴＦＴ基板１０に対してエッチング等によって溝１１（図５参照）を形成する。溝１１は各ＴＦＴ素子３０の配置領域に形成する。次に、遮光膜１２を形成し、次いで、第１層間絶縁膜１３を形成する。例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等によって第１層間絶縁膜１３を形成する。
【００７６】
次に、第１層間絶縁膜１３上に半導体層を形成する。即ち、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜等の半導体層を形成する。
【００７７】
次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００７８】
次に、半導体層上にゲート絶縁膜２を形成する。即ち、先ず、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなるゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の焼成を行う。
【００７９】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００８０】
次に、走査線を形成する。即ち、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、焼成を行った後、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する。
【００８１】
次に、例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００８２】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００８３】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００８４】
次に、第２層間絶縁膜１４を形成する。即ち、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜１４を形成する。この第２層間絶縁膜１４の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８５】
次に、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａ，２６ａを同時開孔する。次に、ＴＦＴ素子３０上に中間導電層１５を形成する。なお、コンタクトホール２６ａは、半導体層と中間導電層１５との間を接続する。
【００８６】
次いで、誘電体膜１７を形成し、更に多層構造の容量線１８を形成する。これにより、蓄積容量が構成される。
【００８７】
次に、第３層間絶縁膜１９を形成する。即ち、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９を形成する。第３層間絶縁膜１９の膜厚は、例えば５００〜１５００ｎｍ程度である。この場合には、９００℃以上の温度で焼成を行い、低温でのアニール処理を施す。
【００８８】
次に、水素化処理の後、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂを開孔する。
【００８９】
次に、コンタクトホール２４ａ，２４ｂを埋めるように第３層間絶縁膜１９上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する。
【００９０】
次に、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５を形成する。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００９１】
次に、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂを開孔する。次に、このコンタクトホール２６ｂの内周面及び第４層間絶縁膜２５上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａのパターンを形成する。コンタクトホール２６ｂは、第１中間導電層１５と画素電極９ａとを接続する。最後に、ステップＳ２６において低温アニール処理を施す。
【００９２】
次に、このように形成されたＴＦＴ基板に対する本実施の形態の修復方法について図８乃至図１４を参照して説明する。図８は修復方法を示すフローチャート、図９は加工条件を説明するための説明図、図１０はＢＰＳＧ膜の加工深さの相関関係を示すグラフ、図１１は修復すべき画素欠陥部分の修復前後の状態を示す平面図、図１２は図１１（ａ）の断面図、図１３は電気特性検査によって検出した画素欠陥の表示を示す説明図、図１４は一部修復後の画素欠陥の表示を示す説明図である。
【００９３】
Ｘ軸ステージ８２上には、上述した製造方法に従って、マザーガラス基板の状態で形成されたＴＦＴ基板である基板ウェハ８３が載置される。図８のステップＳ１  において、電気特性検査装置８５は、基板ウェハ８３上の実装端子６２に図示しない検査ピンを接続して、基板ウェハ８３上の各ＴＦＴ基板毎に各画素の電気特性を検査する。電気特性検査装置８５による検査結果は制御部８６に与えられ、制御部８６は検査結果に基づく表示を図示しないディスプレイの表示画面上に表示させる。
【００９４】
いま、電気特性検査装置８５の検査結果が図１３に示すものであるものとする。図１３に示す表示は基板ウェハ８３の外形を示す枠表示１１１内に、各ＴＦＴ基板の形成領域を示す四角表示１１２が表示されている。そして、黒四角の表示１１３によって、各ＴＦＴ基板内の欠陥画素の位置を示している。図１３の例では、８個のＴＦＴ基板において表示１１３に示す９カ所の位置に画素欠陥が生じていることを示している。。
【００９５】
ステップＳ２  において、制御装置８６は、電気特性検査装置８５の出力に基づいて、これらの欠陥画素のアドレスを取得し、ステージ駆動部８７に出力する。ステージ駆動部８７は、ステップＳ３  においてアドレスに応じてＸ，Ｙステージ８１，８２を移動させる。即ち、パルス変換ユニット１０１は、入力されたアドレスをパルス信号に変換してＸ軸及びＹ軸駆動回路１０２，１０３に出力する。Ｘ軸及びＹ軸駆動回路１０２，１０３は入力されたパルス信号に基づいてＸ軸モータ１０４及びＹ軸モータ１０５を駆動する。これにより、Ｙ軸ステージ８１及びＸ軸ステージ８２は水平面内を移動して、ＳＥＭの鏡筒部先端部１０６が図１３の黒印で示す欠陥画素の１つの近傍位置に位置するように移動させる。一方、制御部８６はＳＥＭ駆動部８８に制御信号を出力しており、ＳＥＭは鏡筒部先端部１０６から電子ビームを出射して、基板ウェハ８３表面の観察画像を得る（ステップＳ４  ）。
【００９６】
例えば、図１３の注目する所定の欠陥画素が、図１１（ａ）に示す欠陥であるものとする。即ち、修復すべき欠陥画素が、隣接する画素電極１２１，１２２（図５の画素電極９ａに相当）相互間にパターン形成に用いたレジスト１２３が残留して、画素電極１２１，１２２同士を接続している状態を示している。この残留レジスト１２３によって、画素電極１２１，１２２同士が短絡して、画素欠陥が生じている。また、図１２はこのレジスト１２３部分の断面を示している。図１２に示すように、画素電極１２１，１２２の下層にはＢＰＳＧ膜１２４（図５の第４層間絶縁膜２５に相当）が形成され、ＢＰＳＧ膜１２４上の画素電極１２１，１２２相互間には、残留レジスト１２３が残っている。なお、ＢＰＳＧ膜１２４の下層にはデータ線１２５（図５のデータ線６ａに相当）が形成されている。
【００９７】
本実施の形態においては、基板ウェハ８３の表面側からＦＩＢによって、この残留レジスト１２３成分を除去する（ステップＳ５  ）。即ち、ＦＩＢのイオン光学系の出射光先端部１０７からガリウムイオンを出射する。この場合には、例えば、ビーム電流１００ＰＡで、加工周波数２０００Ｈｚとする加工条件でのビーム照射が行われる。これにより、残留レジスト１２３部分及びその近傍が削りとられる。即ち、ＦＩＢのイオン光学系の出射光先端部１０７からのガリウムイオンは基板ウェハ８３中の残留レジスト１２３部分に浸入し、その原子及び分子を基板ウェハ８３表面から外部に放出させる。更に、放出された原子又は分子は、超高真空機構によって、外部に排出される。こうして、ＦＩＢによって削り取られた原子又は分子がゴミとして基板ウェハ８３表面に再付着することなく、残留レジスト１２３の除去が行われる。
【００９８】
ＦＩＢによって残留レジスト１２３を除去する場合には、画素電極１２１，１２２の一部及び残留レジスト１２３だけでなく、その下層のＢＰＳＧ膜１２４の表面部分も除去される。図９及び図１０はＦＩＢによる加工深さを示している。図９に示すように、画素電極を構成するＩＴＯ膜の下端位置までを垂直方向の加工領域とし、それよりも下方のＢＰＳＧ膜の領域が削り取られる部分を加工深さとすると、上述した加工条件によってＦＩＢを駆動した場合には、加工時間と加工深さの関係は図１０に示すものとなる
図１０のグラフから明らかなように、画素電極１２１，１２２の下地材料であるＢＰＳＧ膜１２４は、約４０秒〜２５０秒の加工時間に応じて約３５０Å〜３５００Åだけ削り取られることになる。しかし、ＢＰＳＧ膜の厚さは十分に厚く（図１２の例では約８００ｎｍ）、素子に殆ど影響を与えることなく、希望する膜部分のみを除去する加工時間制御が可能である。
【００９９】
図１１（ｂ）は残留レジスト１２３除去後の状態を示している。図１１（ａ）及び図１２の破線領域に対してＦＩＢの加工処理が施されており、図１１（ｂ）に示すように、この部分の残留レジスタ１２３及びその下層のＢＰＳＧ膜１２４の一部が除去されている。
【０１００】
なお、図１１は図１０のグラフを参考にして、加工時間を８０秒に設定した場合の例である。この場合には、ＢＰＳＧ膜１２４は１００ｎｍ以下の深さだけ削り取られる。ＢＰＳＧ膜１２４の表面部分を削り取る加工を施しているので、ＢＰＳＧ膜１２４の上面の残留レジスタ１２３についても、確実に除去して短絡を防ぐことができる。
【０１０１】
ＦＩＢによって修復されたＴＦＴ基板に対して、電気特性検査装置８５による電気特性の再検査が実施される（ステップＳ６  ）。図１４はこの場合における検査結果を示す表示である。図１４と図１３との比較から明らかなように、ＦＩＢによって欠陥画素の数カ所が修復され電気特性が改善されていることが分かる。
【０１０２】
このように本実施の形態においては、電気特性検査によって各アクティブマトリクス基板の画素欠陥を検出し、検出した欠陥画素のアドレスに基づいて、ＳＥＭによって基板状態での欠陥を発見可能にしている。そして、発見した欠陥をＦＩＢを利用することで修復し、修復結果を電気特性検査によって確認することによって、確実な修復を可能にしている。ＦＩＢを用いて欠陥部分を削り取っており、ゴミの発生を抑制しつつ欠陥部分の確実な修復が可能である。
【０１０３】
なお、上記実施の形態においては、アレイ製造方式によって製造したマザーガラス基板の状態のアクティブマトリクス基板に形成された膜を修復する例について説明したが、アレイ製造方式以外の方式で製造した基板であっても、また分断後のアクティブマトリクス基板にも適用可能である。
【０１０４】
また、アクティブマトリクス基板の最上層の画素電極の欠陥を修復する例について説明したが、基板表面側からの修復が可能であれば、パターン化された各層の形成後にそのときの最上層の膜の修復に適用することも可能である。例えば、パターン検査機を用いることによって、ＴＦＴ基板工程の途中の工程において、画像処理等によりパターン異常を検出すると、パターン検査機からのアドレスによって、ＳＥＭの観察位置を特定してもよい。特に、修復しようとする膜の下層に層間絶縁膜が形成されている場合には、修復しようとする膜の下層の膜へのダメージが比較的小さいことから、例えば、下層にＢＰＳＧ膜を有するアルミニウムの配線パターン等の修復にも有効である。
【０１０５】
画素欠陥の修復以外の例として、走査線と容量線が並行して形成され、その走査線と容量線との短絡を除去するものなど、配線パターンにも適用できる。
【０１０６】
また、ＴＦＴを用いた例として、トップゲート型のトランジスタだけでなく、ボトムゲート型のトランジスタや、また、ポリシリコンのＴＦＴだけでなく、アモルファスや単結晶のトランジスタを用いたものも適用できる。
【０１０７】
更に、液晶基板の修復に限らず、半導体基板の成膜パターンの修復にも適用可能である。そして、ＥＬ装置や電気泳動装置等の電気光学装置にも適用できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係る成膜パターン修復装置を説明するための説明図。
【図２】検査対象の基板を組み立てて製造される液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図３】図２の液晶装置を構成するＴＦＴ基板（素子基板）をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図４】ＴＦＴ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図３のＨ−Ｈ’線の位置で切断して示す断面図。
【図５】液晶装置の画素構造を詳細に示す断面図。
【図６】ＦＩＢの出射光先端部及びＳＥＭの鏡筒部先端部と基板ウェハとの関係を示す説明図。
【図７】ＦＩＢによる基板ウェハ８３表面加工の原理を説明するための説明図。
【図８】修復方法を示すフローチャート。
【図９】図９は加工条件を説明するための説明図。
【図１０】ＢＰＳＧ膜の加工深さの相関関係を示すグラフ。
【図１１】修復すべき画素欠陥部分の修復前後の状態を示す平面図。
【図１２】図１１（ａ）の断面図。
【図１３】電気特性検査によって検出した画素欠陥の表示を示す説明図。
【図１４】一部修復後の画素欠陥の表示を示す説明図。
【図１５】画素電極のパターン異常を示す説明図。
【符号の説明】
８１…Ｙ軸ステージ、８２…Ｘ軸ステージ、８３…基板ウェハ、８５…電気特性検査装置、８６…制御部、８７…ステージ駆動部、８８…ＳＥＭ駆動部、８９…ＦＩＢ駆動部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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