(57)【要約】【課題】同一半導体基板に集積したトレンチパワーＭＯＳＦＥＴの高ゲート耐圧化とＣＭＯＳ回路を構成する低耐圧プレーナＭＯＳＦＥＴのゲートしきい値電圧の適正化を同時に図ることができる半導体装置およびその製造方法を提供する。【解決手段】トレンチＭＯＳＦＥＴの厚いゲート酸化膜２３、２４を図示しない厚い第１の酸化膜上に薄い第２の酸化膜を積層しで形成し、ＣＭＯＳ部のプレーナＭＯＳＦＥＴの薄いゲート酸化膜２５、２６を薄い第２の酸化膜のみで形成する。その製造方法はＣＭＯＳ部を被覆している厚い第１の酸化膜をウェットエッチングで除去し、トレンチＭＯＳＦＥＴ上に残った厚い第１の酸化膜を異方性エッチングで除去することで、トレンチ内のゲート酸化膜に落ち込みが発生しないために高いゲート耐圧を確保できる。また、ＣＭＯＳ部のプレーナＭＯＳＦＥＴのゲート酸化膜は薄いために低いゲートしきい値電圧を確保できる。【選択図】        図１
2004253470.tif 000002
【特許請求の範囲】
【請求項１】
トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置であって、
トレンチＭＯＳ素子のゲート絶縁膜の膜厚がプレーナＭＯＳＦＥＴのゲート絶縁膜の膜厚より厚いことを特徴とする半導体装置。
【請求項２】
トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置であって、
半導体基板の前記トレンチＭＯＳ素子形成領域に形成されるトレンチと、
前記トレンチＭＯＳ素子と前記プレーナＭＯＳＦＥＴを分離する分離領域と、
該トレンチの底面に形成される第１導電形の第１拡散領域と、
前記半導体基板の表面層に前記トレンチと接して形成される第１導電形の第２拡散領域と、
前記プレーナＭＯＳＦＥＴ形成領域に第１のゲート絶縁膜を介して形成される第１のゲート電極と、
前記第１拡散領域と前記第２拡散領域とに挟まれた前記トレンチ側壁に前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成される第２のゲート電極と、
前記第２のゲート電極をマスクとして形成される前記第２のゲート電極を挟んで対向する第１導電形の第３拡散領域および第１導電形の第４拡散領域と、を具備することを特徴とする半導体装置。
【請求項３】
トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置であって、
半導体基板の前記トレンチＭＯＳ素子形成領域に形成されるトレンチと、
前記トレンチＭＯＳ素子と前記プレーナＭＯＳＦＥＴを分離する分離領域と、
該トレンチの底面に形成される第１導電形の第１拡散領域と、
前記半導体基板の表面層に前記トレンチと接して形成される第１導電形の第２拡散領域と、
前記プレーナＭＯＳＦＥＴ形成領域に第１のゲート絶縁膜を介して形成される第１のゲート電極と、
前記第１拡散領域と前記第２拡散領域とに挟まれた前記トレンチ内壁に前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成される第２のゲート電極と、
前記第２のゲート電極をマスクとして形成される前記第２のゲート電極を挟んで対向する第２導電形の第３拡散領域および第２導電形の第４拡散領域と、を具備することを特徴とする半導体装置。
【請求項４】
トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置の製造方法において、
半導体基板に前記トレンチＭＯＳ素子形成領域にトレンチを形成する工程と、
前記トレンチの底面に第１導電形の第１拡散領域を形成する工程と、
前記トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴを分離する分離領域を前記半導体基板に形成する工程と、
前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第１の絶縁膜を形成する工程と、
前記トレンチ上の前記第１の絶縁膜をマスクしてウエットエッチングにより前
記第１の絶縁膜をエッチングする工程と、
前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜上に第１の導電体を形成し、前記プレーナＭＯＳＦＥＴのゲート電極となる前記第１の導電体をマスクして異方性エッチングにより前記第１の導電体をエッチングし前記トレンチ側壁に第１のゲート電極と前記プレーナＭＯＳＦＥＴの第２のゲート電極を形成する工程と、
前記半導体基板の表面層に前記トレンチ側壁と接して第１導電形の第２の拡散層を形成する工程と、
前記第２のゲート電極をマスクとして前記第２のゲート電極を挟んで対向する第１導電形の第３拡散領域および第１導電形の第４拡散領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置の製造方法において、
半導体基板に前記トレンチＭＯＳ素子形成領域にトレンチを形成する工程と、
前記トレンチの底面に第１導電形の第１拡散領域を形成する工程と、
前記トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴを分離する分離領域を前記半導体基板に形成する工程と、
前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第１の絶縁膜を形成する工程と、
前記トレンチ上の前記第１の絶縁膜をマスクしてウエットエッチングにより前記第１の絶縁膜をエッチングする工程と、
前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜上に第１の導電体を形成し、前記プレーナＭＯＳＦＥＴのゲート電極となる前記第１の導電体をマスクして異方性エッチングにより前記第１の導電体をエッチングし前記トレンチ側壁に第１のゲート電極と前記プレーナＭＯＳＦＥＴの第２のゲート電極を形成する工程と、
前記半導体基板の表面層に前記トレンチ側壁と接して第１導電形の第２の拡散層を形成する工程と、
前記第２のゲート電極をマスクとして前記第２のゲート電極を挟んで対向する第２導電形の第３拡散領域および第２導電形の第４拡散領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜をエッチングする工程は、
前記トレンチＭＯＳ素子形成領域上の前記第１の絶縁膜をマスクしてウエットエッチングにより前記第１の絶縁膜をエッチングすることを特徴とする請求項４または５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記分離領域は、選択酸化もしくは分離溝に絶縁膜を充填した絶縁分離領域で形成することを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記トレンチＭＯＳ素子の第２の拡散領域は、前記第２のゲート電極と前記第１、第２の絶縁膜とをマスクとして形成されることを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第２のゲート電極の側壁にスペーサを形成し、該スペーサと前記第２のゲート電極をマスクとして、ＬＤＤ構造を形成することを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧・大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴとそれを制御するＣＭＯＳ回路を構成するＭＯＳＦＥＴとを集積した半導体装置およびその製造方法に関し、特に、パワーＭＯＳＦＥＴは半導体基板表面を掘り下げたトレンチ内にゲート電極を設けたトレンチ型ラテラルパワーＭＯＳＦＥＴ（ＴＬＰＭ）であり、トレンチ構造のパワーＭＯＳＦＥＴとＣＭＯＳ回路を構成するプレーナ構造のＭＯＳＦＥＴのゲート絶縁膜の膜厚とゲート絶縁膜の形成方法に関する。
【０００２】
【従来の技術】
携帯機器の急速な普及、通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性は高まっている。従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせに対し、横型パワーＭＯＳＦＥＴを制御回路に集積することにより、小型化、低消費電力化、高信頼性化、低コスト化などが期待されているため、ＣＭＯＳプロセスをベースにした高性能横型ＭＯＳＦＥＴの開発が精力的に進められている。従来のプレーナ構造の横型パワーＭＯＳＦＥＴを改良したトレンチ型の横型パワーＭＯＳＦＥＴとＣＭＯＳ回路のプレーナＭＯＳＦＥＴを集積した半導体装置およびその製造方法が出願人により特願２００１−３８４９０４にて提案されている。その半導体装置およびその製造方法について以下に説明する。
【０００３】
図２０は、この半導体装置の、ＭＯＳＦＥＴとして電流を駆動する活性領域における要部断面図である。図２０に示すように、この半導体装置は同一のｐ型基板１５０上に、トレンチ横型パワーＭＯＳＦＥＴ１０１とＰＭＯＳ１０２とＮＭＯＳ１０３がそれぞれ１個づつ製作された構成となっている。トレンチ横型パワーＭＯＳＦＥＴ１０１、ＰＭＯＳ１０２およびＮＭＯＳ１０３は素子分離用の選択酸化膜１９３により互いに分離される。
まず、トレンチ横型パワーＭＯＳＦＥＴ１０１の構成について説明する。ｐ型基板１５０にはｐ型ウェル領域１１０が形成されており、トレンチ横型パワーＭＯＳＦＥＴはこのｐ型ウェル領域１１０内に形成されている。ゲート絶縁膜となるゲート酸化膜１５９はトレンチ１５１の側面に沿って均一な厚さで形成されている。このゲート酸化膜１５９はトレンチ１５１の底面のゲート酸化膜１８３と繋がっている。トレンチ底面のゲート酸化膜１８３はトレンチ側面のゲート酸化膜１５９より厚く形成されている。第１の導電体であるゲートポリシリコン１５２はトレンチ側面のゲート酸化膜１５９の内側に沿ってトレンチ１５１のほぼ上下にわたって形成されている。
【０００４】
トレンチ１５１の下半部の外側領域は、ｎ型のドリフト領域となるｎ拡散領域１６０である。このｎ拡散領域１６０の外側は前記ｐ型ウェル領域１１０である。なお、トレンチ横型パワーＭＯＳＦＥＴがｐ型ウェル領域１１０内ではなく、ＰＭＯＳ１０２の後述するｎウェル領域１２０の外側のｐ型の部分に形成された構成となってもよい。ｎ拡散領域１６０内に於いて、トレンチ１５１の底の中央部にはドレイン領域となるｎ＋  拡散領域１５８が設けられている。ｎ＋  拡散領域１５８（ドレイン領域）は、ゲートポリシリコン１５２の内側に層間絶縁膜である層間酸化膜１６５を介して設けられた第２の導電体であるドレインポリシリコン１６３に接続されている。ドレインポリシリコン１６３はドレイン電極１５５に接続されている。層間酸化膜１６５は基板表面を覆っており、さらにその上には層間酸化膜１６６が積層されている。
【０００５】
トレンチ１５１の上半部の外側領域はｐベース領域１６２であり、そのｐベース領域１６２上の基板表面領域にソース領域となるｎ＋  拡散領域１６１が形成されている。ｎ＋  拡散領域１６１（ソース領域）は、基板表面に形成されたソース電極１５４に電気的に接続されている。ｐベース領域１６２は、平面的に接続されている。
つぎに、ＰＭＯＳ１０２の構成について説明する。ＰＭＯＳ１０２は、ｐ型基板１５０に設けられたｎ型ウェル領域１２０内に形成されている。ゲート絶縁膜となるゲート酸化膜１２９は、ソース領域またはドレイン領域（以下、ソース／ドレイン領域とする）となるｐ＋  拡散領域１２１、１２１およびその間のチャネル領域の上に、２つのｐ＋  拡散領域１２１、１２１とオーバーラップした状態で形成されている。ゲート酸化膜１２９の上には第１の導電体であるゲートポリシリコン１２５が形成されている。ゲートポリシリコン１２５はゲート電極１２３に電気的に接続されている。
【０００６】
各ｐ＋  拡散領域１２１の上にはソース電極またはドレイン電極となるソース／ドレイン電極１２４が形成されており、それぞれｐ＋  拡散領域１２１と電気的に接続されている。ゲート電極１２３と各ソース／ドレイン電極１２４は前記層間酸化膜１６５、１６６によって電気的に絶縁されている。図２０に示す例では、ｎ型ウェル領域１２０は選択酸化膜１９３の下側でｐ型ウェル領域１１０に接している。ただし、ｐ型ウェル領域１１０がない場合には、ｎ型ウェル領域１２０は選択酸化膜１９３の下側で終端となっている。
つぎに、ＮＭＯＳ１０３の構成について説明する。ＮＭＯＳ１０３は、ｐ型ウェル領域１１０内に形成されている。ゲート絶縁膜となるゲート酸化膜１１９は、ソース／ドレイン領域となるｎ＋  拡散領域１１１、１１１およびその間のチャネル領域の上に、各ｎ＋  拡散領域１１１、１１１とオーバーラップした状態で形成されている。なお、ＮＭＯＳ１０３がｐ型ウェル領域１１０内ではなく、ＰＭＯＳ１０２のｎ型ウェル領域１２０の外側のｐ型の部分に形成された構成となっていてもよい。
【０００７】
ゲート酸化膜１１９の上には第１の導電体であるゲートポリシリコン１１５が形成されている。ゲートポリシリコン１１５はゲート電極１１３に電気的に接続されている。ソース電極またはドレイン電極となるソース／ドレイン電極１１４はｎ＋  拡散領域１１１に電気的に接続されている。ゲート電極１１３と各ソース／ドレイン電極１１４は前記層間酸化膜１６５、１６６によって電気的に絶縁されている。
前記のトレンチ横型パワーＭＯＳＦＥＴ１０１のゲート酸化膜１８３とＰＭＯＳ１０２、ＮＭＯＳ１０３のゲート酸化膜１２９、１１９は同時に形成された酸化膜であるために、それぞれの膜厚は同じである。
【０００８】
また、前記のゲート酸化膜１１９、１２９、１８３をゲート電極下に残し、その他の箇所のゲート酸化膜を除去する方法として、ＲＩＥ（反応性イオンエッチ）法などの異方性エッチングを用いる。
【０００９】
【発明が解決しようとする課題】
前記のように、トレンチ横型パワーＭＯＳＦＥＴ１０１のゲート酸化膜１８３とＰＭＯＳ１０２、ＮＭＯＳ１０３のゲート酸化膜１２９、１１９の膜厚は同じであり、ＣＭＯＳ回路を構成するＰＭＯＳ１０２、ＮＭＯＳ１０３のゲートしきい値電圧を低くするためにゲート酸化膜の膜厚は薄くする。そうすると、トレンチ横型パワーＭＯＳＦＥＴ１０１のゲート酸化膜の膜厚も薄くなり、このトレンチ横型パワーＭＯＳＦＥＴ１０１を、例えば、ハイサイドスイッチとして用いた場合には、ゲート電極とソース電極間に高いゲート電圧が印加され、ゲート酸化膜の絶縁耐量を超えてしまい、ゲート酸化膜が絶縁破壊を起こして、トレンチ横型パワーＭＯＳＦＥＴ１０１が破壊する場合がある。そのため、トレンチ横型パワーＭＯＳＦＥＴ１０１を高ゲート耐圧化することが困難である。一方、トレンチ横型パワーＭＯＳＦＥＴの厚いゲート絶縁膜に合わせてプレーナ横型ＭＯＳＦＥＴのゲート絶縁膜を形成すると、プレーナ横型ＭＯＳＦＥＴのゲートしきい値電圧が高く成りすぎるという不具合を生じる。
【００１０】
この発明の目的は、前記の課題を解決して、同一半導体基板に集積したトレンチパワーＭＯＳＦＥＴの高ゲート耐圧化とＣＭＯＳ回路を構成する低耐圧プレーナＭＯＳＦＥＴのゲートしきい値電圧の適正化を同時に図ることができる半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置であって、トレンチＭＯＳ素子のゲート絶縁膜の膜厚がプレーナＭＯＳＦＥＴのゲート絶縁膜の膜厚より厚い構成とする。
また、トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置であって、半導体基板の前記トレンチＭＯＳ素子形成領域に形成されるトレンチと、前記トレンチＭＯＳ素子と前記プレーナＭＯＳＦＥＴを分離する分離領域と、該トレンチの底面に形成される第１導電形の第１拡散領域と、前記半導体基板の表面層に前記トレンチと接して形成される第１導電形の第２拡散領域と、前記プレーナＭＯＳＦＥＴ形成領域に第１のゲート絶縁膜を介して形成される第１のゲート電極と、前記第１拡散領域と前記第２拡散領域とに挟まれた前記トレンチ側壁に前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成される第２のゲート電極と、前記第２のゲート電極をマスクとして形成される前記第２のゲート電極を挟んで対向する第１導電形の第３拡散領域および第１導電形の第４拡散領域とを具備する構成とする。
【００１２】
また、トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置であって、半導体基板の前記トレンチＭＯＳ素子形成領域に形成されるトレンチと、前記トレンチＭＯＳ素子と前記プレーナＭＯＳＦＥＴを分離する分離領域と、  該トレンチの底面に形成される第１導電形の第１拡散領域と、前記半導体基板の表面層に前記トレンチと接して形成される第１導電形の第２拡散領域と、前記プレーナＭＯＳＦＥＴ形成領域に第１のゲート絶縁膜を介して形成される第１のゲート電極と、前記第１拡散領域と前記第２拡散領域とに挟まれた前記トレンチ内壁に前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成される第２のゲート電極と、前記第２のゲート電極をマスクとして形成される前記第２のゲート電極を挟んで対向する第２導電形の第３拡散領域および第２導電形の第４拡散領域とを具備する構成とする。
【００１３】
また、トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置の製造方法において、半導体基板に前記トレンチＭＯＳ素子形成領域にトレンチを形成する工程と、前記トレンチの底面に第１導電形の第１拡散領域を形成する工程と、前記トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴを分離する分離領域を前記半導体基板に形成する工程と、前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第１の絶縁膜を形成する工程と、前記トレンチ上の前記第１の絶縁膜をマスクしてウエットエッチングにより前記第１の絶縁膜をエッチングする工程と、前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第２の絶縁膜を形成する工程と、該第２の絶縁膜上に第１の導電体を形成し、前記プレーナＭＯＳＦＥＴのゲート電極となる前記第１の導電体をマスクして異方性エッチングにより前記第１の導電体をエッチングし前記トレンチ側壁に第１のゲート電極と前記プレーナＭＯＳＦＥＴの第２のゲート電極を形成する工程と、前記半導体基板の表面層に前記トレンチ側壁と接して第１導電形の第２の拡散層を形成する工程と、前記第２のゲート電極をマスクとして前記第２のゲート電極を挟んで対向する第１導電形の第３拡散領域および第１導電形の第４拡散領域を形成する工程とを含む製造方法とする。
【００１４】
また、トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴとが同一基板上に集積された半導体装置の製造方法において、半導体基板に前記トレンチＭＯＳ素子形成領域にトレンチを形成する工程と、前記トレンチの底面に第１導電形の第１拡散領域を形成する工程と、前記トレンチＭＯＳ素子とプレーナＭＯＳＦＥＴを分離する分離領域を前記半導体基板に形成する工程と、前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第１の絶縁膜を形成する工程と、前記トレンチ上の前記第１の絶縁膜をマスクしてウエットエッチングにより前記第１の絶縁膜をエッチングする工程と、前記トレンチＭＯＳ素子形成領域上と前記プレーナＭＯＳＦＥＴ形成領域上に第２の絶縁膜を形成する工程と、該第２の絶縁膜上に第１の導電体を形成し、前記プレーナＭＯＳＦＥＴのゲート電極となる前記第１の導電体をマスクして異方性エッチングにより前記第１の導電体をエッチングし前記トレンチ側壁に第１のゲート電極と前記プレーナＭＯＳＦＥＴの第２のゲート電極を形成する工程と、前記半導体基板の表面層に前記トレンチ側壁と接して第１導電形の第２の拡散層を形成する工程と、前記第２のゲート電極をマスクとして前記第２のゲート電極を挟んで対向する第２導電形の第３拡散領域および第２導電形の第４拡散領域を形成する工程とを含む製造方法とする。
【００１５】
また、前記第１の絶縁膜をエッチングする工程は、前記トレンチＭＯＳ素子形成領域上の前記第１の絶縁膜をマスクしてウエットエッチングにより前記第１の絶縁膜をエッチングするとよい。
また、前記分離領域は、選択酸化もしくは分離溝に絶縁膜を充填した絶縁分離領域で形成するとよい。
また、前記トレンチＭＯＳ素子の第２の拡散領域は、前記第２のゲート電極と前記第１、第２の絶縁膜とをマスクとして形成されるとよい。
また、前記第２のゲート電極の側壁にスペーサを形成し、該スペーサと前記第２のゲート電極をマスクとして、ＬＤＤ構造を形成するとよい。
【００１６】
【発明の実施の形態】
〔実施例１〕
図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、ＣＭＯＳを構成するプレーナ横型ＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴを集積したデバイスの断面模式図を示す。以下の説明ではトレンチ横型パワーＭＯＳＦＥＴとを単にトレンチＭＯＳＦＥＴと呼び、プレーナ横型ＭＯＳＦＥＴを単にプレーナＭＯＳＦＥＴと呼ぶこととする。尚、ＣＭＯＳ部はｎチャネルのプレーナＭＯＳＦＥＴとｐチャネルのプレーナＭＯＳＦＥＴで構成される。
【００１７】
ｐ半導体基板１に、ＣＭＯＳを構成するプレーナＭＯＳＦＥＴとトレンチＭＯＳＦＥＴを形成するｐウェル領域２、４とｎウェル領域３、５をそれぞれ形成し、プレーナＭＯＳＦＥＴを形成するｐウェル領域４上とｎウェル領域４上に１７μｍ程度の薄いゲート酸化膜２５、２６を介してポリシリコンなどでゲート電極２０、２１を形成し、このゲート電極２０、２１の側壁にスペーサ２２を形成してＬＤＤ構造のｎソース領域またはｎドレイン領域になるｎソース／ドレイン領域２９とｐソース領域またはｐドレイン領域になるｐソース／ドレイン領域３０をそれぞれ形成する。
【００１８】
トレンチＭＯＳＦＥＴを形成するｐウェル領域２とｎウェル領域３に、トレンチ７、８をそれぞれ形成し、トレンチ７、８内にｎドレイン領域１０（またはｎソース領域）とｐドレイン領域１１（またはｐソース領域）をそれぞれ形成し、トレンチ７の側壁に６２μｍ程度の厚いゲート酸化膜２３、２４を介してポリシリコンなどでゲート電極１８、１９を形成し、トレンチ７、８の外側表面にトレンチ７と接するｎソース領域２７（またはｎドレイン領域）、ｐソース領域２８（ｐドレイン領域）を形成し、ゲート電極１８、１９の内側を層間絶縁膜３１の酸化膜で充填し、この酸化膜を開口してｎドレイン領域１０（またはｎソース領域）、ｐドレイン領域１１（ｐソース領域）にポリシリコンなどでプラグ導体３２、３３を充填し、プラグ導体３２、３３上にドレイン電極３４、３５、ソース領域２７、２８上にソース電極３６、３７をアルミニウムなどで形成し、プレーナＭＯＳＦＥＴのｎソース／ドレイン領域２９上およびｐソース／ドレイン領域３０上にそれぞれソース／ドレイン電極３８、３９をアルミニウムなどで形成する。
【００１９】
プレーナＭＯＳＦＥＴの薄いゲート酸化膜２５、２６を１７ｎｍ程度とすることで０．８Ｖ±０．１Ｖ程度の低ゲートしきい値電圧とすることができ、トレンチＭＯＳＦＥＴの厚いゲート酸化膜２３、２４を６２ｎｍ程度とすることで所定のゲートしきい値電圧と６０Ｖ以上の高いゲート耐圧を得ることができる。
〔実施例２〕
図２から図１０は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。この製造方法は図１の半導体装置で、ＣＭＯＳ部（プレーナＭＯＳＦＥＴでｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを含む）とトレンチＭＯＳＦＥＴの製造方法である。
【００２０】
まず、ｐ半導体基板１の表面層に選択的にｐウェル領域２、４、ｎウェル領域３、５を形成する。ｐ半導体基板１の不純物濃度を適正に選定した場合はｐウェル領域２、４は必ずしも形成する必要はない（図２）。
つぎに、トレンチＭＯＳＦＥＴを形成する部分に、例えば４００ｎｍの酸化膜６（熱酸化膜、または、堆積酸化膜）をマスクにトレンチ７、８を形成し、この酸化膜６をマスクとしてトレンチ７、８を形成する（図３）。
つぎに、トレンチの底部７ａ、８ａ底面に、選択的にｎおよびｐドレイン領域（ｎまたはｐソース領域）を形成し、素子分離するためのＬＯＣＯＳ９（選択酸化膜）を形成する。この際、必要に応じて、図示しないフィールドイオン注入や、ＣＭＯＳ部にパンチスルー防止用イオン注入を行う場合もある（図４）。
【００２１】
つぎに、犠牲酸化膜１２を形成し、１３イオン注入などによりチャネル領域１４を形成する。このチャネル領域１４の形成はゲートしきい値を調整するためであり、ｎウェル領域４やｐウェル領域５の表面濃度が適正である場合は犠牲酸化膜１２の形成とチャネルイオン注入１３は必ずしも必要としない。イオン注入する場合はイオン注入１３の打ち込み角度を例えば４５°にしてトレンチ７、８側壁にも打ち込むことによりトレンチＭＯＳＦＥＴのしきい値調整を行うことができる（図５）。
つぎに、犠牲酸化膜１２を除去した後、第１の酸化膜１５を例えば５０ｎｍ形成し、フォトリソグラフィー工程で、トレンチＭＯＳＦＥＴのトレンチ７、８部を例えばレジスト１６でマスクして、ＣＭＯＳ形成領域上とトレンチ７、８の外側領域上の第１の酸化膜１５を弗酸緩衝溶液によりウェットエッチングして除去する。このウェットエッチングでは、異方性エッチングと異なり、ＣＭＯＳ形成領域の表面およびトレンチＭＯＳＦＥＴのソース形成領域表面を荒らしたりダメージを与えたりすることはない（図６）。
【００２２】
つぎに、第２の酸化膜１７を例えば１７ｎｍ形成する。つまり、ＣＭＯＳ形成領域上には第２の酸化膜１７のみの薄い酸化膜、トレンチＭＯＳＦＥＴ形成領域には第１と第２の酸化膜１５、１７を積層した６２ｎｍの厚い酸化膜が形成される。厚い酸化膜の膜厚が６７ｎｍでなく６２ｎｍになるのは、厚の酸化膜上に形成される酸化膜の成長速度はシリコン上に形成する酸化膜より遅いためである（図７）。
つぎに、ゲート電極１８、１９、２０、２１となるポリシリコンを全面に形成する。ＣＭＯＳのゲート電極形成領域のポリシリコンをレジストなどでマスクして、ポリシリコンを異方性エッチングによりエッチバックして、トレンチＭＯＳＦＥＴ部のゲート電極１８、１９とＣＭＯＳ部のゲート電極２０、２１を同時に形成する。このとき、ＣＭＯＳ部のゲート電極２０、２１とトレンチＭＯＳＦＥＴ部のゲート電極１８、１９を、それぞれ専用のフォトマスクを用いて、別々に形成してもよい（図８）。
【００２３】
つぎに、ＣＭＯＳ部にゲート電極２２、２１をマスクとして、不純物濃度が低い領域を形成し、その後、例えばＣＶＤ法で１５０ｎｍの酸化膜を堆積させ、通常のＣＭＯＳプロセスにしたがって、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりこの酸化膜をエッチングしてＣＭＯＳ部のゲート電極側面にスペーサ２２を形成する。このスペーサを形成するときに、第２の酸化膜を除去する。このスペーサ２２とゲート電極２０、２１をマスクに不純物濃度の高い領域を拡散して、ＣＭＯＳ部にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のｎまたはｐソース／ドレイン領域２９、３０を形成し、同時にトレンチＭＯＳＦＥＴ部のｎまたはｐソース領域２７、２８（ｎまたはｐドレイン領域）を形成する（図９）。
【００２４】
つぎに、層間絶縁膜３１となる酸化膜を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などで形成し、その後、層間絶縁膜３１をエッチバックしてトレンチ８、９の底面８ａ、９ａを露出する。つぎに、ｎドレイン領域１０、ｐドレイン領域１１と接続するトレンチＭＯＳＦＥＴのプラグ導体３２、３３となるポリシリコンをＣＶＤ法などで形成し、エッチバックする。ここで、ポリシリコンの下に図示しないバリアメタル（ＴｉＮ／Ｔｉ）を堆積させてもよい。つぎに、トレンチＭＯＳＦＥＴのｎソース領域２７上、ｐソース領域２８上にソース電極３６、３７、ｎドレイン領域１０上、ｐドレイン領域１１上にドレイン電極３４、３５とプレーナＭＯＳＦＥＴのｎソース／ドレイン領域２７上、ｐソース／ドレイン領域２８上にソース／ドレイン電極３８、３９をアルミニウムなどでそれぞれ形成する（図１０）。
【００２５】
このように、異なる膜厚のゲート酸化膜を持つツインゲート構造とすることで、ＣＭＯＳ部を構成するプレーナＭＯＳＦＥＴのゲートしきい値電圧の低電圧化とトレンチＭＯＳＦＥＴのゲート耐圧の高耐圧化を図ることができる。
また、ＣＭＯＳ形成領域とトレンチの外側の領域から第１の酸化膜１５を弗酸緩衝溶液による等方性エッチングであるウェットエッチングすることで、異方性エッチングと異なり、ＣＭＯＳ形成領域の表面を荒らしたり、表面にダメージを与えたりすることがなく、良好な電気的特性が得られる。
しかし、前記のように、第１の酸化膜１５をウェットエッチングで除去した場合、エッチング量が多いと、図１１（ａ）に示すようにトレンチ内部まで第１の酸化膜１５が落ち込んでしまい、この落ち込んだ箇所は第２の酸化膜１７のみとなり、図１１（ｂ）に示すゲート酸化膜２３が薄くなるＤ部でゲート耐圧が低下する。また、エッチングが不足すると、図１２（ａ）に示すようにトレンチ肩部に第１の酸化膜１５が残り、図１２（ｂ）に示すように、この厚い第１の酸化膜１５が残った箇所にはイオン注入によるｎソース領域２７が形成されず、ソース領域２７はトレンチ側壁から離れて形成される。そうすると、トレンチ側壁に形成されたチャネルがｎソース領域２７と接続させるためには高いゲート電圧を印加する必要があり、ゲートしきい値電圧が高くなる。尚、図１１（ａ）、図１２（ａ）のＬは第１の酸化膜１５の落ち込み量を示し、図１１（ａ）に示す＋符号はトレンチ上部から第１の酸化膜１５が下方に落ち込んだ量を示し、図１２（ａ）に示す−符号はトレンチの外側領域上に第１の酸化膜１５が残る量を示す。
【００２６】
つぎに、このように第１の酸化膜１５の落ち込みを防止できる製造方法を説明する。
〔実施例３〕
図１３から図１６は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。図１３から図１６の工程は図６から図９にそれぞれ相当する工程である。
前記の第２実施例と異なるのは、図６に相当する図１３のフォトリソグラフィー工程で、トレンチＭＯＳＦＥＴのトレンチ７、８およびトレンチ７、８の外側領域（ソース形成領域）上を広くレジスト１６ａでマスクしてＣＭＯＳ部から第１の酸化膜１５を弗酸緩衝溶液で除去し、トレンチ７、８の外側領域上に第１の酸化膜１５を残した点である。このように、第１の酸化膜１５をトレンチ７、８の外側領域上に残すことで、図１１のようにこの第１の酸化膜１５がトレンチ７、６の上部から落ち込むことを防止できる。つぎの工程からは第１実施例と同じである。
【００２７】
図１４の工程で第２の酸化膜１７を形成し、図１５の工程でゲート電極１８、１９、２０、２１を形成する。図１６の工程で、図示しない酸化膜を全面に被覆し、異方性エッチングでトレンチ７、８の外側領域が露出するまで、図示しない酸化膜と第１の酸化膜１５および第２の酸化膜１７を除去する。この異方性エッチングでゲート電極１８、１９、２０、２１の側面には酸化膜が残り、ゲート電極１８、１９の側面に残った酸化膜がスペーサ２２となる。図ではゲート電極２０、２１の側面に残った酸化膜は描かれていない。
このようにすることで、図１６のＣ部の拡大図で、図１１（ｂ）や図１２（ｂ）に相当する図１７に示すように、トレンチＭＯＳＦＥＴのトレンチ側壁に形成された第１の酸化膜１５のＥ部での落ち込みを防止できる。具体的には落ち込み量を±１０ｎｍ以内（±の意味は＋は落ち込み量、−は残渣量）に抑えることができる。
【００２８】
このように、異なるゲート酸化膜厚を持つツインゲート構造とし、ＣＭＯＳを構成するプレーナＭＯＳＦＥＴの薄いゲート酸化膜２５、２６の膜厚を１７ｎｍ程度にすることで、ＣＭＯＳを構成するプレーナＭＯＳＦＥＴのゲートしきい値電圧を０．８Ｖ±０．１Ｖ程度の低いゲートしきい値電圧することができる。また、トレンチＭＯＳＦＥＴの厚いゲート酸化膜２３、２４の膜厚を６２μｍ程度とし、この第１の酸化膜１５の落ち込み量を±１０ｎｍ程度に抑制することで、トレンチＭＯＳＦＥＴのゲート耐圧を６０Ｖ程度の高いゲート耐圧（後述の図１８）にし、ゲートしきい値電圧を所定の値（後述の図１９）にすることができる。
【００２９】
図１８、図１９は、第１の酸化膜１５の落ち込み量とゲート耐圧とゲートしきい値電圧の関係を示す図である。図の横軸の第１の酸化膜の落ち込み量（図１１、図１２のＬ）で、−符号（Ｌ（−））は第１の酸化膜１５がトレンチの外側領域上に残った状態（残渣がある状態）の量を示し、＋符号（Ｌ（＋）は側壁の第１の酸化膜１５がトレンチ上部から除去される量を示す。
図１８から、第１の酸化膜１５の落ち込み量が＋符号になると、トレンチ上部から第１の酸化膜が落ち込んだ箇所のトレンチ側壁は、薄い第２の酸化膜１７のみの被覆となり、ゲート耐圧が低下する。また、図１９から、第１の酸化膜１５の落ち込み量が−符号になると、ソース領域がトレンチ側壁から離れて形成されるために、チャネルがソース領域と接するゲート電圧が高くなり、ゲートしきい値は大きくなる。これらの結果から、トレンチＭＯＳＦＥＴにおいて、所定のゲートしきい値電圧と６０Ｖ程度の高いゲート耐圧を得るためには、落ち込み量を±１５ｎｍに抑制する必要がある。前記したように、第３実施例の場合はこの落ち込み量を±１０ｎｍ程度にすることができる。
【００３０】
【発明の効果】
この発明において、ＣＭＯＳ部のゲート酸化膜を薄く、トレンチＭＯＳＦＥＴ部のゲート酸化膜を厚くすることで、ＣＭＯＳ部は低しきい値電圧、トレンチＭＯＳＦＥＴ部は高ゲート耐圧を得ることができる。
また、トレンチＭＯＳＦＥＴ形成領域上の酸化膜をマスクして、ＣＭＯＳ部上に形成された酸化膜をウェットエッチで除去し、つぎに、トレンチＭＯＳＦＥＴ形成領域上に形成された厚い酸化膜を、異方性エッチングでエッチバックすることで、落ち込み量が小さい厚いゲート酸化膜をトレンチ内壁に形成できる。その結果、高いゲート耐圧と所定のゲートしきい値電圧を確保できるトレンチＭＯＳＦＥＴを製作できる。
【００３１】
また、ウェットエッチングでＣＭＯＳ部上の厚い酸化膜を除去することで、ＣＭＯＳ部の表面にダメージや荒れが導入されることが防止され、ＣＭＯＳ部で良好な電気的特性を得ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】この発明の第２実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１１】第１の酸化膜がトレンチ上部から落ち込んだ場合の図
【図１２】第１の酸化膜がトレンチの外側領域上に残った場合の図
【図１３】この発明の第３実施例の半導体装置の要部製造工程断面図
【図１４】図１３に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１５】図１４に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１７】図１５のＣ部拡大図
【図１８】第１の酸化膜１５の落ち込み量とゲート耐圧の関係を示す図
【図１９】第１の酸化膜１５の落ち込み量とゲートしきい値電圧の関係を示す図
【図２０】従来の半導体装置で、ＣＭＯＳ部とトレンチＭＯＳＦＥＴを同一半導体基板に形成した要部断面図
【符号の説明】
１    ｐ半導体基板
２、３  ｐウェル領域
４、５  ｎウェル領域
６    酸化膜
７、８  トレンチ
７ａ、８ａ  底面
９    ＬＯＣＯＳ
１０    ｎドレイン領域
１１    ｐドレイン領域
１２    犠牲酸化膜
１３    イオン注入
１４    チャネル領域
１５    第１の酸化膜
１６、１６ａ  レジスト
１７    第２の酸化膜
１８、１９、２０、２１  ゲート電極
２２    スペーサ
２３、２４  厚いゲート酸化膜
２５、２６  薄いゲート酸化膜
２７    ｎソース領域
２８    ｐソース領域
２９    ｎソース／ドレイン領域
３０    ｐソース／ドレイン領域
３１    層間絶縁膜
３２、３３  プラグ導体
３４、３５  ドレイン電極
３６、３７  ソース電極
３８、３９  ソース／ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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