(57)【要約】【課題】保護用ＭＩＳトランジスタと他のＭＩＳトランジスタとで基本的な構造とプロセスを共通化しつつ、保護用ＭＩＳトランジスタへのサージを確実に逃がすための半導体装置の製造方法を提供する。【解決手段】高濃度ソース・ドレイン領域（７ａ，７ｂ）形成用マスクと、ゲート電極（４）とサイドウォール（５）の影を利用し、注入角を制御することで、高濃度ウェル領域（１０ａ，１０ｂ）をイオン注入法により形成する。高濃度ソース・ドレイン領域（７ａ，７ｂ）形成工程において、高濃度ウェル領域（１０ａ，１０ｂ）を形成できるため、リソグラフィ工程とマスクを増やすことなく、製造コストの増大やＭＩＳトランジスタ特性の悪化を防ぎながら、保護用ＭＩＳトランジスタを形成できる。【選択図】　図２
2004079813.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域上の第１ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続される第１ＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記半導体領域に、前記第１ＭＩＳトランジスタ形成領域の活性領域を取り囲むトレンチ型素子分離領域を形成する工程（ａ）と、
前記第１ＭＩＳトランジスタ形成領域の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、基板上に、前記第１ＭＩＳトランジスタ形成領域上に開口部を有するフォトレジスト膜を形成する工程（ｃ）と、
前記フォトレジスト膜及び前記第１のゲート電極をマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第２導電型不純物のイオン注入を行い、第２導電型の低濃度ソース・ドレイン領域を形成する工程（ｄ）と、
前記フォトレジスト膜及び前記第１のゲート電極をマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第１導電型不純物の斜めイオン注入を行い、前記第１ＭＩＳトランジスタのソース・ドレイン領域における前記第１のゲート電極の端部下から離間した位置に第１導電型の不純物拡散領域を形成する工程（ｅ）とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１導電型の半導体領域上の第２ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続されない第２ＭＩＳトランジスタをさらに有し、
前記工程（ａ）では、前記半導体領域に、前記第２ＭＩＳトランジスタ形成領域の活性領域を取り囲む前記トレンチ型素子分離領域を形成し、
前記工程（ｂ）では、前記第２ＭＩＳトランジスタ形成領域の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成し、
前記工程（ｃ）では、前記第２ＭＩＳトランジスタ形成領域上を覆うように前記フォトレジスト膜を形成する半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の前記第１のゲート電極の上面端部とを結ぶ直線との間の角度と同等以上の角度を有する半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の活性領域と前記素子分離領域との境界部とを結ぶ直線との間の角度よりも小さい角度を有する半導体装置の製造方法。
【請求項６】
第１導電型の半導体領域上の第１ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続される第１ＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記半導体領域に、前記第１ＭＩＳトランジスタ形成領域の活性領域を取り囲むトレンチ型素子分離領域を形成する工程（ａ）と、
前記第１ＭＩＳトランジスタ形成領域の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のゲート電極の側面上に第１の絶縁性サイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、基板上に、前記第１ＭＩＳトランジスタ形成領域上に開口部を有するフォトレジスト膜を形成する工程（ｄ）と、
前記フォトレジスト膜、前記第１のゲート電極及び前記第１の絶縁性サイドウォールをマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第２導電型不純物のイオン注入を行い、前記第１ＭＩＳトランジスタの第２導電型の高濃度ソース・ドレイン領域を形成する工程（ｅ）と、
前記フォトレジスト膜、前記第１のゲート電極及び前記第１の絶縁性サイドウォールをマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第１導電型不純物の斜めイオン注入を行い、前記第１ＭＩＳトランジスタのソース・ドレイン領域における前記第１のゲート電極の端部下から離間した位置に第１導電型の不純物拡散領域を形成する工程（ｆ）とを含む半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１導電型の半導体領域上の第２ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続されない第２ＭＩＳトランジスタをさらに有し、
前記工程（ａ）では、前記半導体領域に、前記第２ＭＩＳトランジスタ形成領域の活性領域を取り囲む前記トレンチ型素子分離領域を形成し、
前記工程（ｂ）では、前記第２ＭＩＳトランジスタ形成領域の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成し、
前記工程（ｃ）では、前記第２のゲート電極の側面上に第２の絶縁性サイドウォールを形成し、
前記工程（ｄ）では、前記第２ＭＩＳトランジスタ形成領域上に開口部を有するように前記フォトレジスト膜を形成し、
前記工程（ｅ）では、前記フォトレジスト膜、前記第２のゲート電極及び前記第２の絶縁性サイドウォールをマスクにして、前記第２ＭＩＳトランジスタ形成領域の前記半導体領域に第２導電型不純物のイオン注入を行い、前記第２ＭＩＳトランジスタの第２導電型の高濃度ソース・ドレイン領域を形成し、
前記工程（ｆ）では、前記フォトレジスト膜をマスクにして、前記第１導電型不純物の斜めイオン注入を行うことによって、前記第２ＭＩＳトランジスタ形成領域の前記半導体領域には前記第１導電型不純物が注入されない半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚い半導体装置の製造方法。
【請求項９】
請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の前記第１のゲート電極の上面端部とを結ぶ直線との間の角度と同等以上の角度を有する半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の活性領域と前記素子分離領域との境界部とを結ぶ直線との間の角度よりも小さい角度を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置の製造方法であり、さらに詳しくは、サージ耐性を向上した保護用ＭＩＳトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路では、サージ入力への対策として、入出力用パッドに接続されるＭＩＳトランジスタ（以下、「保護用ＭＩＳトランジスタ」と略する）には、サージ入力が入った時に、サージ電流を接地に逃がすための構造が設けられている。
【０００３】
図５Ａ−Ｅは、従来の保護用ＭＩＳトランジスタ及び通常ＭＩＳトランジスタを有する半導体装置の製造工程を示す断面図である。ここでは、入出力パッドに接続されるｎチャネル型の保護用ＭＩＳトランジスタと、入出力パッドには接続されないｎチャネル型の通常ＭＩＳトランジスタとを有する半導体装置の製造方法について説明する。
【０００４】
まず、図５Ａに示す工程で、Ｓｉ基板１０１に、保護用ＭＩＳトランジスタ形成領域Ａ１００と通常ＭＩＳトランジスタ形成領域Ａ１５０とを区画し、各活性領域を取り囲むシャロートレンチ分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）１０２を形成する。その後、Ｓｉ基板１０１内に、イオン注入によりｐ型不純物の注入を行い、ウェル層やチャネルストッパ層等を有するｐ型基板領域１０１ａを形成する。その後、基板上に熱酸化膜及びポリシリコン膜を順次形成した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜及び熱酸化膜をパターニングして、活性領域上にゲート絶縁膜１０３とゲート電極１０４とを形成する。
【０００５】
次に図５Ｂに示す工程で、リソグラフィ技術を用いて、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１００に開口を有するフォトレジスト膜１３１を形成する。そして、フォトレジスト膜１３１及びゲート電極１０４をマスクにして、保護用ＭＩＳトランジスタ形成領域Ａ１００のＳｉ基板１０１内に、ｎ型不純物であるリンイオン（Ｐ＋）を注入して、低濃度ソース領域１０６ａ及び低濃度ドレイン領域１０６ｂを形成する。続けて、フォトレジストマスク１３１及びゲート電極１０４をマスクにして、ボロンイオン（Ｂ＋）を保護用ＭＩＳトランジスタ形成領域Ａ１００のＳｉ基板１０１内に注入して、ポケット領域１０８を形成する。
【０００６】
次に、図５Ｃに示す工程で、フォトレジスト膜１３１を除去した後、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１００上を覆い、通常ＭＩＳトランジスタ形成領域Ａ１５０上に開口部を有するフォトレジスト膜１３２を形成する。そして、このフォトレジスト膜１３２及びゲート電極１０４をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５０のＳｉ基板１０１内に、ｎ型不純物である砒素イオン（Ａｓ＋）のイオン注入を行い、エクステンション領域１６６ａ、１６６ｂを形成する。続けて、フォトレジスト膜１３２及びゲート電極１０４をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５０のＳｉ基板１０１内に、ｐ型不純物であるボロンイオン（Ｂ＋）のイオン注入を行い、ポケット領域１６８を形成する。
【０００７】
次に、図５Ｄに示す工程で、フォトレジスト膜１３２を除去した後、基板上にシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０４の側面上にサイドウォール１０５を形成する。その後、ゲート電極１０４及びサイドウォール１０５をマスクにして、Ｓｉ基板１０１にｎ型不純物のイオン注入を行い、低濃度ソース・ドレイン領域１０６ａ、１０６ｂ及びエクステンション領域１６６ａ，１６６ｂよりも拡散深さの深い高濃度ソース・ドレイン領域１０７ａ、１０７ｂを形成する。
【０００８】
次に図５Ｅに示す工程で、リソグラフィ技術を用いて、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１００の高濃度ソース・ドレイン領域１０７ａ，１０７ｂにおけるＳＴＩ１０２に近い一部領域上に開口部を有するフォトレジスト膜１３３を形成する。そして、フォトレジスト膜１３３をマスクにして、保護用ＭＩＳトランジスタ形成領域Ａ１００のＳｉ基板１０１内に、ｐ型不純物であるボロンイオン（Ｂ＋）を注入して、高濃度ウェル領域１１０ａ、１１０ｂを形成する。
【０００９】
このような製造方法により、保護用ＭＩＳトランジスタ形成領域Ａ１００の高濃度ソース・ドレイン領域１０７ａ，１０７ｂにおけるＳＴＩ１０２に近い一部領域下に高濃度ウェル領域１１０ａ、１１０ｂが形成される。これにより、保護用ＭＩＳトランジスタは、サージ入力等によりドレイン―基板間に逆電圧が印加された時、高濃度ウェル領域１１０ｂと高濃度ドレイン領域１０７ｂとの間で電界が高くなり、ドレイン降伏が生じて、すばやくサージを接地に逃がすことができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記従来のような製造方法では、高濃度ウェル領域１１０ａ、１１０ｂを形成するためには専用のフォトレジスト膜１３３が必要なため、リソグラフィ工程などが大幅に増大して製造工程が複雑化するので、製造コストの増大やＭＩＳトランジスタ特性の悪化を招くおそれがある。
【００１１】
本発明は、前記従来の問題を解決するため、リソグラフィ工程を増大させることなく、サージを確実に逃がすことができる構造を有する保護用ＭＩＳトランジスタを備えた半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するため、本発明の第１番目の半導体装置の製造方法は、第１導電型の半導体領域上の第１ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続される第１ＭＩＳトランジスタを有する半導体装置の製造方法であって、前記半導体領域に、前記第１ＭＩＳトランジスタ形成領域の活性領域を取り囲むトレンチ型素子分離領域を形成する工程（ａ）と、前記第１ＭＩＳトランジスタ形成領域の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する工程（ｂ）と、前記工程（ｂ）の後に、基板上に、前記第１ＭＩＳトランジスタ形成領域上に開口部を有するフォトレジスト膜を形成する工程（ｃ）と、前記フォトレジスト膜及び前記第１のゲート電極をマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第２導電型不純物のイオン注入を行い、第２導電型の低濃度ソース・ドレイン領域を形成する工程（ｄ）と、前記フォトレジスト膜及び前記第１のゲート電極をマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第１導電型不純物の斜めイオン注入を行い、前記第１ＭＩＳトランジスタのソース・ドレイン領域における前記第１のゲート電極の端部下から離間した位置に第１導電型の不純物拡散領域を形成する工程（ｅ）とを含むことを特徴とする。
【００１３】
この構成によれば、不純物拡散領域を形成するための斜めイオン注入は、低濃度ソース・ドレイン領域を形成するのと同じフォトレジスト膜をマスクとして用いるため、従来の製造工程のような不純物拡散領域を形成するための専用フォトレジスト膜を形成する必要がない。従って、リソグラフィ工程が増大しないので、製造工程の複雑化を回避することができる。しかも、不純物拡散領域は、第１ゲート電極の端部下から離間した位置で、素子分離領域側の高濃度ソース・ドレイン領域の一部下部領域のみに形成されるため、ソース―ドレイン間に逆電圧が印加された時、この間の電界が高くなり、ドレイン降伏が生じて、サージを接地に逃がすことができるので、サージ耐性の大きい第１ＭＩＳトランジスタを形成することができる。
【００１４】
前記第１番目の半導体装置の製造方法において、前記第１導電型の半導体領域上の第２ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続されない第２ＭＩＳトランジスタをさらに有し、前記工程（ａ）では、前記半導体領域に、前記第２ＭＩＳトランジスタ形成領域の活性領域を取り囲む前記トレンチ型素子分離領域を形成し、前記工程（ｂ）では、前記第２ＭＩＳトランジスタ形成領域の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成し、前記工程（ｃ）では、前記第２ＭＩＳトランジスタ形成領域上を覆うように前記フォトレジスト膜を形成する。
【００１５】
また、前記第１番目の半導体装置の製造方法において、前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚く形成されている。
【００１６】
また、前記第１番目の半導体装置の製造方法において、前記工程（ｅ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の前記第１のゲート電極の上面端部とを結ぶ直線との間の角度と同等以上の角度を有している。これにより、第１ＭＩＳトランジスタのソース・ドレイン領域における第１のゲート電極の端部下から離間した位置に、不純物拡散領域を選択的に形成することができる。
【００１７】
さらに、前記第１番目の半導体装置の製造方法において、前記工程（ｅ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の活性領域と前記素子分離領域との境界部とを結ぶ直線との間の角度よりも小さい角度を有している。これにより、第１ＭＩＳトランジスタのソース・ドレイン領域における第１のゲート電極の端部下から離間した位置における活性領域に不純物拡散領域を選択的に形成することができる。
【００１８】
本発明の第２番目の半導体装置の製造方法は、第１導電型の半導体領域上の第１ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続される第１ＭＩＳトランジスタを有する半導体装置の製造方法であって、前記半導体領域に、前記第１ＭＩＳトランジスタ形成領域の活性領域を取り囲むトレンチ型素子分離領域を形成する工程（ａ）と、前記第１ＭＩＳトランジスタ形成領域の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記第１のゲート電極の側面上に第１の絶縁性サイドウォールを形成する工程（ｃ）と、前記工程（ｃ）の後に、基板上に、前記第１ＭＩＳトランジスタ形成領域上に開口部を有するフォトレジスト膜を形成する工程（ｄ）と、前記フォトレジスト膜、前記第１のゲート電極及び前記第１の絶縁性サイドウォールをマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第２導電型不純物のイオン注入を行い、前記第１ＭＩＳトランジスタの第２導電型の高濃度ソース・ドレイン領域を形成する工程（ｅ）と、前記フォトレジスト膜、前記第１のゲート電極及び前記第１の絶縁性サイドウォールをマスクにして、前記第１ＭＩＳトランジスタ形成領域の前記半導体領域に第１導電型不純物の斜めイオン注入を行い、前記第１ＭＩＳトランジスタのソース・ドレイン領域における前記第１のゲート電極の端部下から離間した位置に第１導電型の不純物拡散領域を形成する工程（ｆ）とを含むことを特徴とする。
【００１９】
この構成によれば、不純物拡散領域を形成するための斜めイオン注入は、高濃度ソース・ドレイン領域を形成するのと同じフォトレジスト膜をマスクして用いるため、従来の製造工程のような不純物拡散領域を形成するための専用フォトレジスト膜を形成する必要がない。従って、リソグラフィ工程が増大しないので、製造工程の複雑化を回避することができる。しかも、不純物拡散領域は、第１ゲート電極の端部下から離間した位置で、素子分離領域側の高濃度ソース・ドレイン領域の一部下部領域のみに形成されるため、ソース―ドレイン間に逆電圧が印加された時、この間の電界が高くなり、ドレイン降伏が生じて、サージを接地に逃がすことができるので、サージ耐性の大きい第１ＭＩＳトランジスタを形成することができる。
【００２０】
前記第２番目の半導体装置の製造方法において、前記第１導電型の半導体領域上の第２ＭＩＳトランジスタ形成領域に形成された入出力パッドに直接接続されない第２ＭＩＳトランジスタをさらに有し、前記工程（ａ）では、前記半導体領域に、前記第２ＭＩＳトランジスタ形成領域の活性領域を取り囲む前記トレンチ型素子分離領域を形成し、前記工程（ｂ）では、前記第２ＭＩＳトランジスタ形成領域の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成し、前記工程（ｃ）では、前記第２のゲート電極の側面上に第２の絶縁性サイドウォールを形成し、前記工程（ｄ）では、前記第２ＭＩＳトランジスタ形成領域上に開口部を有するように前記フォトレジスト膜を形成し、前記工程（ｅ）では、前記フォトレジスト膜、前記第２のゲート電極及び前記第２の絶縁性サイドウォールをマスクにして、前記第２ＭＩＳトランジスタ形成領域の前記半導体領域に第２導電型不純物のイオン注入を行い、前記第２ＭＩＳトランジスタの第２導電型の高濃度ソース・ドレイン領域を形成し、前記工程（ｆ）では、前記フォトレジスト膜をマスクにして、前記第１導電型不純物の斜めイオン注入を行うことによって、前記第２ＭＩＳトランジスタ形成領域の前記半導体領域には前記第１導電型不純物を注入しないことが好ましい。
【００２１】
また、前記第２番目の半導体装置の製造方法において、前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚く形成されている。
【００２２】
また、前記第２番目の半導体装置の製造方法において、前記工程（ｆ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の前記第１のゲート電極の上面端部とを結ぶ直線との間の角度と同等以上の角度を有している。
【００２３】
さらに、前記第２番目の半導体装置の製造方法において、前記工程（ｆ）では、前記第１導電型不純物の斜めイオン注入の注入角度は、前記半導体領域表面への垂直線と、一方側の前記フォトレジスト膜の上面端部と他方側の活性領域と前記素子分離領域との境界部とを結ぶ直線との間の角度よりも小さい角度を有している。
【００２４】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１Ａ−Ｄおよび図２Ａ−Ｃは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態では、３．３Ｖ電源電圧で駆動する入出力パッドに接続されているｎチャネル型の保護用ＭＩＳトランジスタと、１．５Ｖ電源電圧で駆動する入出力パッドには接続されていないｎチャネル型の通常ＭＩＳトランジスタとを有する半導体装置の製造方法について説明する。なお、ｐチャネル型のＭＩＳトランジスタは、拡散層に導入する不純物の導電型を逆にすれば、本実施形態で以下に説明するｎチャネル型のＭＩＳトランジスタと基本的には同じ製造方法によって形成することが可能である。
【００２５】
まず、図１Ａに示す工程で、Ｓｉ基板１に、保護用ＭＩＳトランジスタ形成領域Ａ１０と通常ＭＩＳトランジスタ形成領域Ａ１５とを区画し、各活性領域を取り囲むようにシリコン酸化膜からなる浅いトレンチ型素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）２を深さ３００ｎｍ程度で形成する。その後、ｐ型不純物であるボロンイオン（Ｂ＋）（又はフッ化ボロンイオン（ＢＦ２＋）を、ドーズ量、加速電圧が相異なる３条件で３回に分けて注入してｐ型基板領域１ａを形成する。
【００２６】
まず、加速電圧が約２８０ｋｅＶ、ドーズ量が約１×１０１３ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、Ｓｉ基板１の深部（ＳＴＩ２の底部よりも深い領域）にラッチアップ防止用の下段ウェル層２１を形成する。
【００２７】
次に、加速電圧が約１２０ｋｅＶ、ドーズ量が約６×１０１２ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、Ｓｉ基板１の中部に、下段ウェル層２１よりも浅く、ＳＴＩ２の底部とほぼ同じ深さ領域にチャネルストッパーとして機能する中段ウェル層２２を形成する。
【００２８】
次に、加速電圧が約４５ｋｅＶ、ドーズ量が約５×１０１２ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、Ｓｉ基板１の浅部に、中段ウェル層２２よりも浅い領域（ＳＴＩ２の底部よりも浅い領域）のチャネル領域となる部分に閾値制御のための上段ウェル層２３を形成する。
【００２９】
これにより、下段ウェル層２１、中段ウェル層２２及び上段ウェル層２３からなるｐ型基板領域１ａが形成される。
【００３０】
次に、図１Ｂに示す工程で、基板上に、保護用ＭＩＳトランジスタ形成領域Ａ１０を覆い、通常ＭＩＳトランジスタ形成領域Ａ１５上に開口部を有するフォトレジスト膜３１を形成する。その後、このフォトレジスト膜３１をマスクにして、Ｓｉ基板１の通常ＭＩＳトランジスタ形成領域Ａ１５に、ｐ型不純物であるＢＦ２＋イオン（又はＢ＋イオン）を、加速電圧４５ｋｅＶ、ドーズ量が約５×１０１２ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、１．５Ｖ型の通常ＭＩＳトランジスタの動作に適した閾値電圧を得る為の高濃度上段ウェル層２４を形成する。すなわち、図１Ａに示す工程で形成された上段ウェル層２３は、３．３Ｖ型の保護用ＭＩＳトランジスタの閾値電圧に適した不純物濃度であり、１．５Ｖ型の通常ＭＩＳトランジスタの閾値電圧に適した不純物濃度を得る為に、高濃度上段ウェル層２４を形成する。
【００３１】
次に、図１Ｃに示す工程で、フォトレジスト膜３１を除去した後、各ＭＩＳトランジスタ形成領域Ａ１０、Ａ１５上に、厚み約６ｎｍのシリコン酸化膜を形成する。その後、保護用ＭＩＳトランジスタ形成領域Ａ１０を覆うフォトレジスト膜（図示せず）をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５上のシリコン酸化膜のみをウェットエッチによって選択的に除去する。そして、フォトレジスト膜を除去した後、再びＳｉ基板１の表面を熱酸化することによって、保護用ＭＩＳトランジスタ形成領域Ａ１０には厚み約７ｎｍのシリコン酸化膜を形成し、通常ＭＩＳトランジスタ形成領域Ａ１５には厚み約２．８ｎｍのシリコン酸化膜を形成する。
【００３２】
その後、シリコン酸化膜上に厚み約１８０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜３（３ａ、３ｂ）及びゲート電極４を形成する。ただし、保護用ＭＩＳトランジスタ形成領域Ａ１０には厚み約７ｎｍのシリコン酸化膜からなるゲート絶縁膜３ａ及びゲート電極４が形成される一方、通常ＭＩＳトランジスタ形成領域Ａ１５には厚みが約２．８ｎｍのシリコン酸化膜からなるゲート絶縁膜３ｂ及びゲート電極４が形成される。以下、下段ウェル層２１、中段ウェル層２２、上段ウェル層２３及び高濃度上段ウェル層２４の図示は省略する。
【００３３】
次に、図１Ｄに示す工程で、基板上に通常ＭＩＳトランジスタ形成領域Ａ１５を覆い、保護用ＭＩＳトランジスタ形成領域Ａ１０上に開口部を有するフォトレジスト膜３２を形成する。そして、このフォトレジスト膜３２及びゲート電極４をマスクにして、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳｉ基板１内に、ｎ型不純物であるリンイオン（Ｐ＋）を、注入角度が約２５°、加速電圧が約３０ｋｅＶ、ドーズ量が約１．５×１０１３ａｔｍｓ・ｃｍ−２の注入条件で４ステップの斜め回転イオン注入を行い、低濃度ソース領域６ａ及び低濃度ドレイン領域６ｂを形成する。
【００３４】
続けて、フォトレジスト膜３２及びゲート電極４をマスクにして、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳｉ基板１内に、ｐ型不純物であるＢ＋イオン（又はＢＦ２＋イオン）を、注入角度が約２５°、加速電圧が約２５ｋｅＶ、ドーズ量が約３×１０１２ａｔｍｓ・ｃｍ−２の注入条件で４ステップの斜め回転イオン注入を行い、ポケット領域８を形成する。このとき、ポケット領域８は、ゲート電極４下のＳｉ基板１内に、低濃度ソース・ドレイン領域６ａ、６ｂのゲート側下端部からチャネル領域側に突出するように形成する。
【００３５】
次に、図２Ａに示す工程で、フォトレジスト膜３２を除去した後、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１０上を覆い、通常ＭＩＳトランジスタ形成領域Ａ１５上に開口部を有するフォトレジスト膜３３を形成する。そして、このフォトレジスト膜３３及びゲート電極４をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５のＳｉ基板１内に、ｎ型不純物である砒素イオン（Ａｓ＋）を、加速電圧が約１０ｋｅＶ、ドーズ量が約４×１０１４ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、エクステンション領域６６ａ、６６ｂを形成する。このとき、エクステンション領域６６ａ、６６ｂは、Ｓｉ基板１におけるゲート電極４の端部下に位置する領域からＳＴＩ２に隣接する領域に亘って形成される。
【００３６】
続けて、フォトレジスト膜３３及びゲート電極４をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５のＳｉ基板１内に、ｐ型不純物であるＢＦ２＋イオン（又はＢ＋イオン）を、注入角度が約２５°、加速電圧が約５０ｋｅＶ、ドーズ量が約６×１０１２ａｔｍｓ・ｃｍ−２の注入条件で４ステップの斜め回転イオン注入を行い、ポケット領域６８を形成する。このとき、ポケット領域６８は、ゲート電極４下のＳｉ基板１内に、エクステンション領域６６ａ、６６ｂのゲート側下端部からチャネル領域側に突出するように形成する。
【００３７】
次に、図２Ｂに示す工程で、フォトレジスト膜３３を除去した後、基板上に厚み８０ｎｍのシリコン酸化膜を堆積し、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極４の側面上にサイドウォール５を形成する。その後、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１０及び通常ＭＩＳトランジスタ形成領域Ａ１５に開口部を有するフォトレジスト膜３４を形成する。
【００３８】
そして、このフォトレジスト膜３４、ゲート電極４及びサイドウォール５をマスクにして、Ｓｉ基板１にｎ型不純物のイオン注入を行い、低濃度ソース・ドレイン領域６ａ、６ｂ及びエクステンション領域６６ａ，６６ｂよりも拡散深さの深い高濃度ソース・ドレイン領域７ａ、７ｂを形成する。この高濃度ソース・ドレイン領域７ａ、７ｂは、注入条件の異なる３回のイオン注入で形成する。まず、加速電圧が約２０ｋｅＶ、ドーズ量が約５×１０１５ａｔｍｓ・ｃｍ−２の注入条件でＡｓ＋イオンを注入し、その後、加速電圧が約５０ｋｅＶ、ドーズ量が約６×１０１５ａｔｍｓ・ｃｍ−２の注入条件でＡｓ＋イオンを注入し、最後に加速電圧が約５０ｋｅＶ、ドーズ量が約５．２×１０１３ａｔｍｓ・ｃｍ−２の注入条件でＰ＋イオンを注入する。このように、３回のイオン注入で高濃度ソース・ドレイン領域７ａ、７ｂを形成することにより、接合近傍のＮ型不純物濃度を低濃度に形成することができるため、接合容量の低減を図ることができる。
【００３９】
次に、図２Ｃに示す工程で、高濃度ソース・ドレイン領域７ａ，７ｂと同様に、ゲート電極４、サイドウォール５及びフォトレジスト膜３４をマスクとして、Ｓｉ基板１にｐ型不純物であるＢ＋イオン（又はＢＦ２＋イオン）を、注入角度がθ（６５）°、加速電圧が約６０ｋｅＶ、ドーズ量が約５×１０１３ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳＴＩ２側の高濃度ソース・ドレイン領域７ａ，７ｂ下部の一部のみに高濃度ウェル領域１０ａ、１０ｂを選択的に形成する。
【００４０】
この時、イオン注入の注入角度は、高濃度ソース領域７ａ側のＳｉ基板１上面から高濃度ドレイン領域７ｂ側のＳｉ基板１内へ斜め注入する場合、フォトレジスト膜３４、ゲート電極４及びサイドウォール５がマスクになって、ゲート電極４の端部下から離間した高濃度ドレイン領域７ｂのＳＴＩ２側の一部領域のみに注入される角度に設定する。同様に、高濃度ドレイン領域７ｂ側のＳｉ基板１上面から高濃度ソース領域７ａ側のＳｉ基板１内へ斜め注入する場合、フォトレジスト膜３４、ゲート電極４及びサイドウォール５がマスクになって、ゲート電極４の端部下から離間した高濃度ソース領域７ａのＳＴＩ２側の一部領域のみに注入される角度に設定する。
【００４１】
すなわち、注入角度θ°が、保護用ＭＩＳトランジスタ形成領域Ａ１０におけるＳｉ基板１表面への垂直線と、一方側のフォトレジスト膜３４の上面端部（例えば、高濃度ソース領域７ａ側のＳＴＩ２上のフォトレジスト膜３４の上面端部）と他方側のゲート電極４及びサイドウォール５の上面端部（例えば、高濃度ドレイン領域７ｂ側のゲート電極４及びサイドウォール５の上面端部）とを結んだ直線との間の角度と同等以上の角度になるように設定する。さらに、注入角度θ°が、保護用ＭＩＳトランジスタ形成領域Ａ１０におけるＳｉ基板１表面への垂直線と、一方側のフォトレジスト膜３４の上面端部（例えば、高濃度ソース領域７ａ側のＳＴＩ２上のフォトレジスト膜３４の上面端部）と、他方側のＳＴＩ２と活性領域との境界部（例えば、高濃度ドレイン領域７ｂとＳＴＩ２との境界部）とを結んだ直線との間の角度よりも小さい角度になるように設定する。この結果、保護用ＭＩＳトランジスタ形成領域Ａ１０に比べてゲート長方向の活性領域の幅が狭い通常ＭＩＳトランジスタ形成領域Ａ１５にはイオン注入されず、保護用ＭＩＳトランジスタ形成領域Ａ１０の一部領域のみにイオン注入され、高濃度ウェル領域１０ａ、１０ｂが形成される。
【００４２】
その後、フォトレジスト膜３４を除去し、熱処理を施してＳｉ基板１内に注入された不純物を活性化した後、基板上にシリコン酸化膜からなる層間絶縁膜（図示せず）を形成する。そして、接続孔の形成とコンタクト及び配線層の形成とを行うことにより、保護用ＭＩＳトランジスタ及び通常ＭＩＳトランジスタを有する半導体装致置が得られる。
【００４３】
本実施形態によれば、高濃度ウェル領域１０ａ、１０ｂを形成するためのイオン注入の際に、従来の製造工程のような高濃度ウェル領域形成用のフォトレジストマスクが必要ないため、製造工程の複雑化を回避することができる。すなわち、高濃度ソース・ドレイン領域７ａ、７ｂ形成用のフォトレジスト膜３４をそのままマスクとして用い、ゲート電極４とサイドウォール５の影を利用し、イオン注入の注入角度を３０°〜８０°の範囲に制御することで、保護用ＭＩＳトランジスタ形成領域Ａ１０の一部領域のみに高濃度ウェル領域１０ａ、１０ｂを形成することができる。
【００４４】
この形成方法では、高濃度ソース・ドレイン領域７ａ、７ｂ形成工程に引き続いて、高濃度ウェル領域１０ａ、１０ｂを形成できるため、リソグラフィ工程とマスクを増やすことなく、製造コストの増大やＭＩＳトランジスタ特性の悪化を防ぎながら、保護用ＭＩＳトランジスタを形成することが可能である。しかも、高濃度ウェル領域１０ａ、１０ｂは、保護用ＭＩＳトランジスタ形成領域Ａ１０におけるＳＴＩ２側の高濃度ソース・ドレイン領域７ａ、７ｂの一部下部領域に形成されるため、ソース―ドレイン間に逆電圧が印加された時、この間の電界が高くなり、ドレイン降伏が生じて、サージを接地に逃がすことができるので、サージ耐性の大きい保護用ＭＩＳトランジスタを形成することができる。
【００４５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図３Ａ−Ｄおよび図４Ａ−Ｃは、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。ここで、図３Ａ−Ｃに示す各工程は、第１の実施形態における図１Ａ−Ｃに示す各工程と同一工程であるため、説明を省略する。
【００４６】
次に、図３Ｄに示す工程で、基板上に通常ＭＩＳトランジスタ形成領域Ａ１５を覆い、保護用ＭＩＳトランジスタ形成領域Ａ１０上に開口部を有するフォトレジスト膜３２を形成する。そして、このフォトレジスト膜３２及びゲート電極４をマスクにして、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳｉ基板１内に、ｎ型不純物であるＰ＋イオンを、注入角度が約２５°、加速電圧が約３０ｋｅＶ、ドーズ量が約１．５×１０１３ａｔｍｓ・ｃｍ−２の注入条件で４ステップの斜め回転イオン注入を行い、低濃度ソース領域６ａ及び低濃度ドレイン領域６ｂを形成する。
【００４７】
続けて、フォトレジスト膜３２及びゲート電極４をマスクにして、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳｉ基板１内に、ｐ型不純物であるＢＦ２＋イオン（又はＢ＋イオン）を、注入角度が約２５°、加速電圧が約５０ｋｅＶ、ドーズ量が約６×１０１２ａｔｍｓ・ｃｍ−２の注入条件で４ステップの斜め回転イオン注入を行い、ポケット領域８を形成する。このとき、ポケット領域８は、ゲート電極４下のＳｉ基板１内に、低濃度ソース・ドレイン領域６ａ、６ｂのゲート側下端部からチャネル領域側に突出するように形成する。
【００４８】
次に、図４Ａに示す工程で、低濃度ソース・ドレイン領域６ａ、６ｂやポケット領域８の形成と同様に、ゲート電極４及びフォトレジスト膜３２をマスクとして、Ｓｉ基板１にｐ型不純物であるＢ＋イオン（又はＢＦ２＋イオン）を、注入角度がθ（６５）°、加速電圧が約６０ｋｅＶ、ドーズ量が約５×１０１３ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳＴＩ２側の一部のみに高濃度ウェル領域１０ａ、１０ｂを選択的に形成する。
【００４９】
この時、イオン注入の注入角度は、低濃度ソース領域６ａ側のＳｉ基板１上面から低濃度ドレイン領域６ｂ側のＳｉ基板１内へ斜め注入する場合、フォトレジスト膜３２及びゲート電極４がマスクになって低濃度ドレイン領域６ｂのＳＴＩ２側の一部領域のみに注入される角度に設定する。同様に、低濃度ドレイン領域６ｂ側のＳｉ基板１上面から低濃度ソース領域６ａ側のＳｉ基板１内へ斜め注入する場合、フォトレジスト膜３２及びゲート電極４がマスクになって低濃度ソース領域６ａのＳＴＩ２側の一部領域のみに注入される角度に設定する。すなわち、注入角度θ°が、保護用ＭＩＳトランジスタ形成領域Ａ１０におけるＳｉ基板１表面への垂直線と、一方側のフォトレジスト膜３２の上面端部（例えば、低濃度ソース領域６ａ側のＳＴＩ２上のフォトレジスト膜３２の上面端部）と他方側のゲート電極４の上面端部（例えば、低濃度ドレイン領域６ｂ側のゲート電極４の上面端部）とを結んだ直線との間の角度と同等以上の角度になるように設定する。さらに、注入角度θ°が、保護用ＭＩＳトランジスタ形成領域Ａ１０におけるＳｉ基板１表面への垂直線と、一方側のフォトレジスト膜３２の上面端部（例えば、低濃度ソース領域６ａ側のＳＴＩ２上のフォトレジスト膜３２の上面端部）と、他方側のＳＴＩ２と活性領域との境界部（例えば、低濃度ドレイン領域６ｂとＳＴＩ２との境界部）とを結んだ直線との間の角度よりも小さい角度になるように設定する。この結果、保護用ＭＩＳトランジスタ形成領域Ａ１０のＳＴＩ２側の一部領域のみにイオン注入され、高濃度ウェル領域１０ａ、１０ｂが形成される。
【００５０】
次に、図４Ｂに示す工程で、フォトレジスト膜３２を除去した後、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１０上を覆い、通常ＭＩＳトランジスタ形成領域Ａ１５上に開口部を有するフォトレジスト膜３３を形成する。そして、このフォトレジスト膜３３及びゲート電極４をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５のＳｉ基板１内に、ｎ型不純物である砒素イオン（Ａｓ＋）を、加速電圧が約１０ｋｅＶ、ドーズ量が約４×１０１４ａｔｍｓ・ｃｍ−２の注入条件でイオン注入を行い、エクステンション領域６６ａ、６６ｂを形成する。このとき、エクステンション領域６６ａ、６６ｂは、Ｓｉ基板１におけるゲート電極４の端部下に位置する領域からＳＴＩ２に隣接する領域に亘って形成される。
【００５１】
続けて、フォトレジスト膜３３及びゲート電極４をマスクにして、通常ＭＩＳトランジスタ形成領域Ａ１５のＳｉ基板１内に、ｐ型不純物であるＢＦ２＋イオン（又はＢ＋イオン）を、注入角度が約２５°、加速電圧が約５０ｋｅＶ、ドーズ量が約６×１０１２ａｔｍｓ・ｃｍ−２の注入条件で４ステップの斜め回転イオン注入を行い、ポケット領域６８を形成する。このとき、ポケット領域６８は、ゲート電極４下のＳｉ基板１内に、エクステンション領域６６ａ、６６ｂのゲート側下端部からチャネル領域側に突出するように形成する。
【００５２】
次に、図４Ｃに示す工程で、フォトレジスト膜３３を除去した後、基板上に厚み８０ｎｍのシリコン酸化膜を堆積し、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極４の側面上にサイドウォール５を形成する。その後、基板上に保護用ＭＩＳトランジスタ形成領域Ａ１０及び通常ＭＩＳトランジスタ形成領域Ａ１５に開口部を有するフォトレジスト膜３４を形成する。
【００５３】
そして、このフォトレジスト膜３４、ゲート電極４及びサイドウォール５をマスクにして、Ｓｉ基板１にｎ型不純物のイオン注入を行い、低濃度ソース領域６ａ及び低濃度ドレイン領域６ｂ及びエクステンション領域６６ａ，６６ｂよりも拡散深さの深い高濃度ソース領域７ａ及び高濃度ドレイン領域７ｂを形成する。この高濃度ソース領域７ａ及び高濃度ドレイン領域７ｂは、第１の実施形態と同様に注入条件の異なる３回のイオン注入で形成しても良い。
【００５４】
その後、フォトレジスト膜３４を除去し、熱処理を施してＳｉ基板１内に注入された不純物を活性化した後、基板上にシリコン酸化膜からなる層間絶縁膜（図示せず）を形成する。そして、接続孔の形成とコンタクト及び配線層の形成とを行うことにより、保護用ＭＩＳトランジスタ及び通常ＭＩＳトランジスタを有する半導体装致置が得られる。
【００５５】
本実施形態によれば、第１の実施形態と同様に、高濃度ウェル領域１０ａ、１０ｂを形成するためのイオン注入の際に、従来の製造工程のような高濃度ウェル領域形成用のフォトレジストマスクが必要ないため、製造工程の複雑化を回避することができる。しかも、高濃度ウェル領域１０ａ、１０ｂは、保護用ＭＩＳトランジスタ形成領域Ａ１０におけるＳＴＩ２側の高濃度ソース・ドレイン領域７ａ、７ｂの一部下部領域のみに形成されるため、ソース―ドレイン間に逆電圧が印加された時、この間の電界が高くなり、ドレイン降伏が生じて、サージを接地に逃がすことができるので、サージ耐性の大きい保護用ＭＩＳトランジスタを形成することができる。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、トランジスタ特性に影響を与えることなく、かつリソグラフィ工程の増大なく、入出力パッドに接続されている保護用ＭＩＳトランジスタのソース・ドレイン領域と基板領域との接合耐圧が低下し、パッドから入ったサージを素早く基板領域に逃がすことができるので、サージ耐性を向上することができる。
【図面の簡単な説明】
【図１】Ａ−Ｄは本発明の第１の実施形態における半導体装置の製造工程の前半部を示す断面図である。
【図２】Ａ−Ｃは本発明の第１の実施形態における半導体装置の製造工程の後半部を示す断面図である。
【図３】Ａ−Ｄは本発明の第２の実施形態における半導体装置の製造工程の前半部を示す断面図である。
【図４】Ａ−Ｃは本発明の第２の実施形態における半導体装置の製造工程の後半部を示す断面図である。
【図５】Ａ−Ｅは、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１　Ｓｉ基板
１ａ　基板領域
２　浅いトレンチ型素子分離領域（ＳＴＩ）
３ａ，３ｂ　ゲート絶縁膜
４　ゲート電極
５　サイドウォール
６ａ　低濃度ソース領域
６ｂ　低濃度ドレイン領域
７ａ　高濃度ソース領域
７ｂ　高濃度ドレイン領域
８　ポケット領域
１０ａ　高濃度ウェル領域
１０ｂ　高濃度ウェル領域
２１　下段ウェル層
２２　中段ウェル層
２３　上段ウェル層
３１〜３４　フォトレジスト膜
６６ａ　エクステンション領域
６６ｂ　エクステンション領域
６８　ポケット領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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