(57)【要約】【課題】ゲート絶縁膜端での電界集中を緩和するとともにリーク電流の増大を抑制することを可能にする。【解決手段】半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を少なくとも覆うように形成された第１の絶縁膜と、この第１の絶縁膜の側部に前記第１の絶縁膜に接するとともにソース・ドレイン領域上において半導体基板に接して形成され、前記第１の絶縁膜よりも誘電率の低い第２の絶縁膜と、この第２の絶縁膜上に積層され誘電率が前記第１の絶縁膜よりも低く前記第２の絶縁膜よりも高い第３の絶縁膜と、前記第１および第３の絶縁膜上に形成されたゲート電極とを備えている。【選択図】　図１
2004079659.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を少なくとも覆うように形成された第１の絶縁膜と、この第１の絶縁膜の側部に前記第１の絶縁膜に接するとともにソース・ドレイン領域上において半導体基板に接して形成され、前記第１の絶縁膜よりも誘電率の低い第２の絶縁膜と、この第２の絶縁膜上に積層され誘電率が前記第１の絶縁膜よりも低く前記第２の絶縁膜よりも高い第３の絶縁膜と、前記第１および第３の絶縁膜上に形成されたゲート電極とを備えたことを特徴とする電界効果トランジスタ。
【請求項２】
前記第１の絶縁膜は前記ソース・ドレイン領域に延在していることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記第２および第３の絶縁膜ならびに前記ゲート電極の側部に形成された第４の絶縁膜を備えていることを特徴とする請求項１または２記載の電界効果トランジスタ。
【請求項４】
前記第１の絶縁膜は前記チャネル領域の前記半導体基板と直接接合し、前記第２の絶縁膜はアモルファス性であり、前記第３の絶縁膜は前記第１の絶縁膜と実質的に同一の組成を有していることを特徴とする請求項１乃至３記載の電界効果トランジスタ。
【請求項５】
前記半導体基板はシリコン基板であり、前記第１の絶縁膜は結晶性の金属酸化物であり、前記第２の絶縁膜はシリコン酸化物、シリコン窒化物、金属酸化物、および金属酸窒化物のうちのいずれかであり、前記第３の絶縁膜は結晶性の金属酸化物であることを特徴とする請求項１乃至４のいずれかに記載の電界効果トランジスタ。
【請求項６】
シリコン半導体基板上に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記シリコン半導体基板のチャネル領域上に第１開口部を形成する工程と、
前記第１開口部および前記第１の絶縁膜の一部分を覆うダミーゲートを形成し、このダミーゲートをマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成した後、前記ダミーゲートを除去することにより、前記層間絶縁膜に、前記第１の絶縁膜の一部分と前記チャネル領域が露出する第２開口部を形成する工程と、
前記第２開口部の少なくとも底部に結晶性の金属酸化物を堆積し、前記チャネル領域上では前記シリコン半導体基板と直接接合した第２の絶縁膜を形成する工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。
【請求項７】
前記第２の絶縁膜は分子線エピタキシー法を用いて形成することを特徴とする請求項６記載の電界効果トランジスタの製造方法。
【請求項８】
シリコン半導体基板上に、前記シリコン半導体基板と直接接合した結晶性の金属酸化物からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にゲート電極材料膜を堆積し、前記ゲート電極材料膜および第１の絶縁膜をパターニングし、ゲート電極およびゲート絶縁膜を形成する工程と、
前記ゲート電極をマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、
前記ゲート絶縁膜と前記ソース・ドレイン領域との間に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第２の絶縁膜を形成する工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。
【請求項９】
前記第２の絶縁膜は、前記ソース・ドレイン領域形成のための不純物のイオン注入後に行われる前記不純物を活性化させるための熱処理時に酸素または窒素を導入することにより形成されることを特徴とする請求項８記載の電界効果トランジスタの製造方法。
【請求項１０】
前記第２の絶縁膜は、前記ソース・ドレイン領域を形成後に層間絶縁膜をＣＶＤ法により形成する際に酸素または窒素を拡散させることにより形成されることを特徴とする請求項８記載の電界効果トランジスタの製造方法。
【請求項１１】
前記第１の絶縁膜は分子線エピタキシー法を用いて形成することを特徴とする請求項８乃至１０のいずれかに記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高速化・高集積化はスケーリング則によるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴの微細化によって進められてきた。これはＳｉＯ２からなるゲート絶縁膜の膜厚、ゲート長等のＭＯＳＦＥＴの各部分を長さ方向と横方向の寸法を同時に縮小することで微細化時に素子の特性を正常に保ち、性能を上げることを可能にしてきた。
【０００３】
しかしながら、従来から用いられているＳｉＯ２からなるゲート絶縁膜では、２ｎｍ以下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制ができず消費電力の増加等の問題を回避できない。このため、ＳｉＯ２よりも誘電率が高い材料をゲート絶縁膜に用いて、ＳｉＯ２換算膜厚（以下、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）とも云う）を抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要となる。
【０００４】
次世代の微細ＬＳＩ用のゲート絶縁膜材料として、ＳｉＯ２換算膜厚として１ｎｍ程度が実現できる、ＺｒやＨｆを含むアモルファス酸化物であるＺｒシリケート、Ｈｆシリケートなどが広く研究されている。さらに、２０１０年以降に登場が予想される次々世代極微細ＬＳＩでは、ゲート絶縁膜の厚さとしてＳｉＯ２換算膜厚として１ｎｍよりも更に一層薄いものが要求される。この次々世代用高誘電体ゲート絶縁膜として、近年、Ｌａ２Ｏ３（非特許文献１参照）やＰｒ２Ｏ３（非特許文献２参照）などの希土類酸化物が研究され、これらの酸化物をゲート絶縁膜として用いることにより、ＳｉＯ２換算膜厚が薄くかつ低いリーク電流密度が実現されている。これらの希土類酸化物単結晶をＳｉに直接接合させることができればさらなるＳｉＯ２換算膜厚の低減が可能となり、極微細ＬＳＩにおけるゲート絶縁膜の有力な候補となり得る。
【０００５】
しかし、酸化物とＳｉとの間にはアモルファス界面層が形成されやすく、直接接合の実現は困難であることが知られている。このようなアモルファス界面層はシリコン酸化膜ＳｉＯｘやシリケートなどの低誘電率層であるため、基板／ゲート間の容量を低下させ、ＳｉＯ２換算膜厚が十分に薄いゲートを形成することが困難であるという大きな問題点がある。
【０００６】
Ｓｉに直接接合したゲート絶縁膜を実現した例としては、ＳｒＴｉＯ３ゲート絶縁膜に関する報告がある（非特許文献３及び非特許文献４参照）。しかし、Ｓｉに直接接合したＳｒＴｉＯ３ゲート絶縁膜を用いてもＳｉＯ２換算膜厚を十分に低減できていない。
【０００７】
しかし、本発明者らは、希土類酸化物であるＣｅＯ２をＳｉに直接接合させることに成功し、ＥＯＴ＝０．３８ｎｍという極薄ゲート絶縁膜を形成できることを報告している（非特許文献５参照）。
【０００８】
従来のＭＯＳＦＥＴの構成を図１０に示す。この従来のＭＯＳＦＥＴは、Ｓｉ基板２の表面領域にチャネル領域４が形成され、このチャネル領域４の両側に不純物が導入されたソース領域６ａおよびドレイン領域６ｂが形成されている。そして、チャネル領域４上には、ＳｉＯ２からなるゲート絶縁膜９を介してポリシリコンからなるゲート電極１４が形成されている。ゲート絶縁膜９およびゲート電極１４の側部には、例えばＣＶＤ法によって形成されたシリコン窒化膜からなる絶縁膜１６が設けられた構成となっている。図１０に示した構成のＭＯＳＦＥＴにおいては、ゲート電極１４に覆われる領域は全体に渡ってＳｉＯ２からなるゲート絶縁膜９によって一様に被膜されている。
【０００９】
図１０に示す構造を持つＦＥＴにおいて、ＳｉＯ２換算膜厚を薄すくするためにゲート絶縁膜として高誘電体を用いた場合、ゲート電極１４端の近傍に高誘電体ゲート絶縁膜９と側壁に形成されたシリコン窒化膜１６という誘電率の大きく異なる絶縁膜が存在することになるため、ゲート絶縁膜９の端部において電界強度が増大する。そして、電界強度が耐圧を越えた場合には、ゲート絶縁膜９の端で絶縁破壊が起こるという深刻な問題がある。特に高い誘電率（ε≧２０）を持つゲート絶縁膜が必要とされる次々世代極微細トランジスタでは、この問題が顕著に現れる。
【００１０】
また、高い誘電率を持つＳｒＴｉＯ３やＣｅＯ２などの結晶性の金属酸化物をゲート絶縁膜として用いた場合には、これらの金属酸化物のバンドギャップエネルギー（Ｅｇ）が３〜４ｅＶと比較的小さく、電子や正孔に対する障壁高さは高々１ｅＶ程度しかない。このため、電界強度が高くなるとリーク電流の増加を抑制することは困難となる。
【００１１】
上記のように、ゲート絶縁膜端で電界強度が大きくなると、この部分でのリーク電流の増加は深刻である。さらに、ゲート絶縁膜として高誘電体を用いた場合、ゲート絶縁膜とソース・ドレイン領域との重なり部分の容量が増大し、素子の寄生容量が増大する。寄生容量の増大は素子の遅延時間を長くし、動作速度を低下させるという問題を引き起こす。
【００１２】
上記のような問題点を回避するために、ソース・ドレイン領域の少なくとも一方とゲート電極の重なる領域で、少なくともゲート電極端部側のゲート絶縁膜の誘電率が、チャネル領域上のゲート絶縁膜の誘電率より低くした電界効果トランジスタとその製造方法が提案されている（特許文献１参照）。例えば、チャネル上のゲート絶縁膜は誘電率の高いＴｉＯ２やＴａ２Ｏ３などで形成され、ソース・ドレイン領域の少なくとも一方とゲート電極の重なる領域上のゲート絶縁膜は誘電率の低いＳｉＯ２で形成されている。この電界効果トランジスタによれば、確かにゲート絶縁膜端での電界の集中は避けられるが、ゲート絶縁膜として全く異なる２種類の材料をチャネル上とソース・ドレイン領域上で作り分ける必要があり、ゲート絶縁膜の形成工程が煩雑化・複雑化するためにプロセスの歩留まりが低下しコスト上昇等の問題を引き起こすことが予想される。
【００１３】
また、チャネル上のゲート絶縁膜とソース・ドレイン領域上の絶縁膜との間では異なる材料が接する面が存在し、この接触面がリークパスとなってゲートリーク電流の増大を引き起こす懸念がある。ゲートリーク電流の増加は素子の信頼性の著しい低下の原因となる。
【００１４】
【非特許文献１】
Ｙ．　Ｈ．　Ｗｕ，　Ｍ．　Ｙ．　Ｙａｎｇ，　Ａ．　Ｃｈｉｎ，　Ｗ．　Ｊ．　Ｃｈｅｎ　ａｎｄ　Ｃ．　Ｍ．　Ｋｗｅｉ，　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔ．　２１，　３４１　（２０００）
【非特許文献２】
Ｈ．　Ｊ．　Ｏｓｔｅｎ，　Ｊ．　Ｐ．　Ｌｉｕ，　Ｐ．　Ｇｇａｗｏｒｚｅｗｓｋｉ，　Ｅ．　Ｂｕｇｉｅｌ　ａｎｄ　Ｐ．　Ｚａｕｍｓｅｉｌ，　ＩＥＤＭ　２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，　Ｓａｎ　Ｆｒａｎｓｉｓｃｏ，　ｐ．６５３　（２０００）
【非特許文献３】
Ｒ．　Ａ．　Ｍｃｋｅｅ，　Ｆ．　Ｊ．　Ｗａｌｋｅｒ　ａｎｄ　Ｍ．　Ｆ．　Ｃｈｉｓｈｏｌｍ，　Ｐｈｙｓ．　Ｒｅｖ．　Ｌｅｔｔ．　８１，　３０１４　（１９９８）
【非特許文献４】
Ｒ．　Ａ．　Ｍｃｋｅｅ，　Ｆ．　Ｊ．　Ｗａｌｋｅｒ　ａｎｄ　Ｍ．　Ｆ．　Ｃｈｉｓｈｏｌｍ，　Ｓｃｉｅｎｃｅ　２９３，　４６８　（２００１）
【非特許文献５】
Ｙ．　Ｎｉｓｈｉｋａｗａ，　Ｎ．　Ｆｕｋｕｓｈｉｍａ　ａｎｄ　Ｎ．　Ｙａｓｕｄａ，　Ｅｘｔ．　Ａｂｓｔ．　Ｉｎｔｅｒ．　Ｃｏｎｆ．　ｏｎ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ，　Ｔｏｋｙｏ，　ｐ．１７４　（２００１）
【特許文献１】
特開２００１−１０２５７３
【００１５】
【発明が解決しようとする課題】
上記のように、ＬＳＩの高集積化を目指し、性能を維持・向上させながら微細化を進めるには、高誘電体のゲート絶縁膜の導入が必須となる。しかし、高誘電体ゲート絶縁膜を用いた場合には、ゲート絶縁膜端で電界強度が増大し、絶縁破壊の発生やリーク電流の増大などの問題があった。高誘電体ゲート絶縁膜端での電界集中を抑制するための誘電率の異なる２種類の材料をゲート絶縁膜として用いる方法が提案されているが、ゲート絶縁膜形成工程が複雑で信頼性に欠けるという問題があった。
【００１６】
本発明は、上記事情を考慮してなされたものであって、ゲート絶縁膜端での電界集中を緩和するとともにリーク電流の増大を抑制することのできる電界効果トランジスタ及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の第１の態様による電界効果トランジスタは、半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を少なくとも覆うように形成された第１の絶縁膜と、この第１の絶縁膜の側部に前記第１の絶縁膜に接するとともにソース・ドレイン領域上において半導体基板に接して形成され、前記第１の絶縁膜よりも誘電率の低い第２の絶縁膜と、この第２の絶縁膜上に積層され誘電率が前記第１の絶縁膜よりも低く前記第２の絶縁膜よりも高い第３の絶縁膜と、前記第１および第３の絶縁膜上に形成されたゲート電極とを備えたことを特徴とする。
【００１８】
なお、前記第１の絶縁膜は前記ソース・ドレイン領域に延在していても良い。
【００１９】
なお、前記第２および第３の絶縁膜ならびに前記ゲート電極の側部に形成された第４の絶縁膜を備えていても良い。
【００２０】
なお、前記第１の絶縁膜は前記チャネル領域の前記半導体基板と直接接合し、前記第２の絶縁膜はアモルファス性であり、前記第３の絶縁膜は前記第１の絶縁膜と実質的に同一の組成を有していることが好ましい。
【００２１】
なお、前記半導体基板はシリコン基板であり、前記第１の絶縁膜は結晶性の金属酸化物であり、前記第２の絶縁膜はシリコン酸化物、シリコン窒化物、金属酸化物、および金属酸窒化物のうちのいずれかであり、前記第３の絶縁膜は結晶性の金属酸化物であることが好ましい。
【００２２】
また、本発明の第２の態様による電界効果トランジスタの製造方法は、シリコン半導体基板上に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記シリコン半導体基板のチャネル領域上に第１開口部を形成する工程と、前記第１開口部および前記第１の絶縁膜の一部分を覆うダミーゲートを形成し、このダミーゲートをマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、全面に層間絶縁膜を形成した後、前記ダミーゲートを除去することにより、前記層間絶縁膜に、前記第１の絶縁膜の一部分と前記チャネル領域が露出する第２開口部を形成する工程と、前記第２開口部の少なくとも底部に結晶性の金属酸化物を堆積し、前記チャネル領域上では前記シリコン半導体基板と直接接合した第２の絶縁膜を形成する工程と、を備えたことを特徴とする。
【００２３】
なお、前記第２の絶縁膜は分子線エピタキシー法を用いて形成しても良い。
【００２４】
また、本発明の第３の態様による電界効果トランジスタの製造方法は、シリコン半導体基板上に、前記シリコン半導体基板と直接接合した結晶性の金属酸化物からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にゲート電極材料膜を堆積し、前記ゲート電極材料膜および第１の絶縁膜をパターニングし、ゲート電極およびゲート絶縁膜を形成する工程と、前記ゲート電極をマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、前記ゲート絶縁膜と前記ソース・ドレイン領域との間に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第２の絶縁膜を形成する工程と、を備えたことを特徴とする。
【００２５】
なお、前記第２の絶縁膜は、前記ソース・ドレイン領域形成のための不純物のイオン注入後に行われる前記不純物を活性化させるための熱処理時に酸素または窒素を導入することにより形成しても良い。
【００２６】
なお、前記第２の絶縁膜は、前記ソース・ドレイン領域を形成後に層間絶縁膜をＣＶＤ法により形成する際に酸素または窒素を拡散させることにより形成しても良い。
【００２７】
なお、前記第１の絶縁膜は分子線エピタキシー法を用いて形成しても良い。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２９】
（第１実施形態）
本発明の第１の実施形態によるＭＩＳＦＥＴの断面構成を図１に示す。この実施形態によるＭＩＳＦＥＴは、シリコンからなる半導体基板２の表面にチャネル領域４が形成され、このチャネル領域４の両側の半導体基板２に、チャネル領域４と導電型が異なるソース領域６ａおよびドレイン領域６ｂが形成された構成となっている。また、チャネル領域４上にはシリコン基板２に直接接合する結晶性の金属酸化物からなるゲート絶縁膜８が形成され、このゲート絶縁膜８の側部にはこのゲート絶縁膜８に接するとともにソース・ドレイン領域上においてシリコン基板２に接して形成されたシリコン酸化物、シリコン酸窒化物、金属酸化物、または、金属酸窒化物からなるアモルファス性の絶縁膜１０が設けられている。さらに、絶縁膜１０上には、チャネル領域上に形成した結晶性の金属酸化物からなるゲート絶縁膜８と実質的に同一の組成を有する結晶性の金属酸化物からなる絶縁膜１２が形成された構成となっている。絶縁膜８および絶縁膜１２上には、ポリシリコンからなるゲート電極１４が形成され、このゲート電極１４の側部には、例えばシリコン窒化膜からなる絶縁膜１６が形成された構成となっている。そして、本実施形態においては、ゲート絶縁膜１２の誘電率はゲート絶縁膜８の誘電率よりも低く、ゲート絶縁膜１０の誘電率よりも高くなるように構成されている。
【００３０】
次に、図１に示した構造を持つＭＩＳＦＥＴのゲート絶縁膜の特性について詳細に述べる。本発明者らは、分子線エピタキシー法（以下、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法とも云う）を用いて希土類酸化物であるＣｅＯ２からなる層を、面方位が（１１１）のシリコン基板に直接接合させることに成功し、極薄ゲート絶縁膜を実現できることを従来技術の項で既に述べた（Ｙ．　Ｎｉｓｈｉｋａｗａ，　Ｎ．　Ｆｕｋｕｓｈｉｍａ　ａｎｄ　Ｎ．　Ｙａｓｕｄａ，　Ｅｘｔ．　Ａｂｓｔ．　Ｉｎｔｅｒ．　Ｃｏｎｆ．　ｏｎ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄＭａｔｅｒｉａｌｓ，　Ｔｏｋｙｏ，　ｐ．１７４　（２００１））。
【００３１】
今回、さらに詳細な検討を行い、結晶性を制御することによりＣｅＯ２の誘電率を大きく変化させることができることを初めて見出した。図２に、ＣｅＯ２層とシリコン基板の界面の断面を示す。図２（ａ）は界面層無しに単結晶のＣｅＯ２層がシリコン基板に直接接合した場合を示す。この場合は、シリコン基板とＣｅＯ２層の格子像は界面においてきれいに連続しており、直接接合していることが透過型電子顕微鏡（以下、ＴＥＭ（Ｔｒａｎｓｐａｒｅｎｔ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）とも云う）からわかった。また、このときのＣｅＯ２層の誘電率εは容量−電圧（Ｃ−Ｖ）特性評価から、５２と高い値であることがわかった。一方、図２（ｂ）に示したように、単結晶のＣｅＯ２層とシリコン基板との間にアモルファス性のＣｅシリケート界面層が存在する場合、Ｃ−Ｖ特性評価から、ＣｅＯ２の誘電率は２６、Ｃｅシリケートの誘電率は９であることが求められた。Ｃｅシリケートのようなアモルファス性の材料上では、ＣｅＯ２層の誘電率は２６程度であり、バルクの場合と同等の値をとることが確認された。一方、図２（ａ）に示したようにＳｉ基板に直接接合した場合には、ＣｅＯ２層の誘電率はバルクの場合に比べて２倍高い値をとることが見出された。
【００３２】
このように、シリコン基板に直接接合した場合とアモルファス性の界面層上に形成した場合で、ＣｅＯ２層の誘電率が大きく変化する要因についてさらに検討を行った。この検討に微小角入射Ｘ線回折法を用いた。微小角入射Ｘ線回折法では、Ｘ線を全反射臨界角（Ｓｉでは０．２３度）以下の低角で入射させて、試料の非常に浅い部分を試料表面に沿って平行に走るＸ線の回折成分を測定する方法である。試料への入射Ｘ線に対して、測定される回折Ｘ線の方向は直行する。試料表面に垂直な格子面からのブラッグ回折を観察することになるため、回折したＸ線は試料表面から回折角度：２θの位置で検出される。この方法により、薄膜においても試料表面に垂直方向の格子定数の測定が可能となる。
【００３３】
図２（ａ）、図２（ｂ）に示した界面層の有無が異なる２種類の試料の（２２０）面方位におけるＣｅＯ２層のＸ線回折スペクトルを図３に示す。図３の横軸は回折角度２θを示し、縦軸はＸ線回折スペクトルの強度を示す。Ｘ線入射角（ω）はω＝０．０１度として測定を行った。図３からわかるように、直接接合の場合（図２（ａ）参照）にはＸ線回折スペクトルにおけるＣｅＯ２層の半値幅は０．３度と小さいが、界面にＣｅシリケートがある場合（図２（ｂ）参照）には半値幅は０．５度に広がっている。シリコン基板に直接接合しているＣｅＯ２層は界面層がある場合に比べて、半値幅が小さく格子定数の揺らぎが小さい、つまり、結晶性が高いことがわかった。また、シリコン基板の半値幅は０．４度であり、直接接合したＣｅＯ２層ではシリコン基板よりさらに半値幅が狭いこともわかった。このように、シリコン基板に直接接合したＣｅＯ２層の格子定数の揺らぎはシリコン基板に比べても小さく、結晶性が非常に高いために誘電率の向上が起こっていることが明らかとなった。一方、アモルファス性の界面層上に形成したＣｅＯ２層では、アモルファス性の界面層における格子の乱れの影響を受けるために格子定数の揺らぎが大きくなり結晶性が低下し、誘電率の向上は起こらないことがわかった。
【００３４】
以上述べたように、ＣｅＯ２層はシリコン基板に直接接合した場合には高い誘電率（ε＝５２）を示すが、シリコン基板との間にアモルファス性の界面層が存在する場合には誘電率がバルクと同等の値（ε＝２６）になる。Ｘ線回折評価より、このような誘電率の変化が結晶性の違いに起因していることがわかった。つまり、層構造を変化させて結晶性を制御することにより、誘電率を２倍程度変化させることができることが明らかとなった。
【００３５】
この性質を利用して、図１に示す本実施形態によるＭＩＳＦＥＴは構成されている。つまり、チャネル領域４上ではシリコン基板に直接接合した結晶性の金属酸化物からなるゲート絶縁膜８が形成されているために、ゲート絶縁膜８の誘電率は高くなりゲート容量を大きくすることができ、高い電流駆動力を得ることができる。一方、ソース・ドレイン領域６ａ、６ｂ上では、シリコン基板に接して形成されたアモルファス性の絶縁膜１０と結晶性の金属酸化物からなる絶縁膜１２との積層構造を有するゲート絶縁膜１０、１２を形成することにより、この領域でのゲート絶縁膜１０、１２の誘電率をチャネル領域４上のゲート絶縁膜８の半分以下に低減することが可能となり、ゲート絶縁膜端での電界集中の緩和が可能になる。
【００３６】
（比較例）
比較例として、チャネル領域上だけではなくソース・ドレイン領域上においても、シリコン基板に直接接合するようにした結晶性の金属酸化物をゲート絶縁膜として用いたＭＩＳＦＥＴの断面図を図４に示す。この比較例のＭＩＳＦＥＴは、シリコン基板２の表面にチャネル領域４が形成され、このチャネル領域４の両側のシリコン基板２にソース・ドレイン領域６ａ、６ｂが形成され、チャネル領域４上及びソース・ドレイン領域６ａ、６ｂ上にシリコン基板２に直接接合するようにした結晶性の金属酸化物からなるゲート絶縁膜８が形成され、このゲート絶縁膜８上にポリシリコンからなるゲート電極１４が形成され、ゲート電極１４の側部に例えばシリコン窒化からなる絶縁膜１６が形成された構成となっている。この比較例において、ゲート絶縁膜８としてＣｅＯ２を用いた場合、誘電率は一様に５２と高い値となる。絶縁膜１６の誘電率（ε＝６）とゲート絶縁膜８との誘電率（ε＝５２）は大きく異なるため、ゲート絶縁膜８の端部に電界集中が起こることになる。
【００３７】
本実施形態と図４に示す比較例におけるゲート絶縁膜の特性を調べるために、ゲート電圧に対するリーク電流を評価した。図５に等価電界強度Ｅｏｘ，ｅｑとリーク電流密度の関係を示す。等価電界強度は、高誘電体膜を酸化膜に換算して求めた電界強度である。シリコン基板に直接接合したＣｅＯ２層をゲート絶縁膜８として用いた、図４に示す比較例によるＭＩＳＦＥＴでは、Ｅｏｘ，ｅｑが４ＭＶ／ｃｍに達するとゲート絶縁膜端で絶縁破壊が起きリーク電流密度が急激に増大して素子が破壊された。一方、ＣｅＯ２層をゲート絶縁膜８、１２として用いた、図１に示す本実施形態によるＭＩＳＦＥＴでは、Ｅｏｘ，ｅｑ＞１０ＭＶ／ｃｍまで絶縁破壊が起きないことが確認された。これは、ソース・ドレイン領域６ａ、６ｂ上でゲート絶縁膜１０、１２の誘電率を下げることによりゲート絶縁膜端での電界集中を緩和することができたためである。
【００３８】
さらに、図１に示す本実施形態によるＭＩＳＦＥＴ構造では、図４に示す比較例のＭＩＳＦＥＴ構造より、ゲートリーク電流密度を２桁以上低減できることが確認された（図５参照）。これは次に述べるような理由による。ＣｅＯ２やＳｒＴｉＯ３などの結晶性酸化物のバンドギャップエネルギーＥｇは一般的に３〜４ｅＶ程度であり、ＳｉＯ２（Ｅｇ＝８．９ｅＶ）と比較するとかなり小さい値である。このため、電子や正孔に対する障壁高さは高々１ｅＶ程度しかなく、電界強度が高くなるとリーク電流の増加を抑制することは困難となる。一方、アモルファス性の酸化物または窒化物では一般的にバンドギャップエネルギーＥｇが大きく、Ｃｅシリケート層などではバンドギャップエネルギーＥｇが６ｅＶ程度となる。バンドギャップエネルギーＥｇが大きくなれば電子や正孔に対する障壁高さは相対的に大きくなるため、リーク電流の低減が可能となる。特に、電界強度が高くなるゲート絶縁膜端にバンドギャップエネルギーＥｇの大きなシリケートなどのアモルファス層が存在することはリーク電流の低減に非常に有効であり、図５に示すようにリーク電流密度の低減が実現できる。
【００３９】
さらに、図４に示す比較例のＭＩＳＦＥＴでは、ゲート絶縁膜８全体の誘電率が高いため、ゲート電極１４とソース・ドレイン領域６ａ、６ｂとの重なり部分の容量が増大し、素子の寄生容量が増大してしまうという問題点がある。寄生容量の増大は素子の遅延時間を長くし、動作速度を低下させるという問題を引き起こしていた。しかし、図１に示す本実施形態によるＭＩＳＦＥＴでは、ゲート電極１４とソース・ドレイン領域６ａ、６ｂとの重なり部分の容量を半分以下に低減できるため、素子の寄生容量が増大を抑制することが出来る。そのため、動作速度の低下を抑制できるという効果がある。
【００４０】
以上説明したように、本実施形態によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００４１】
なお、本実施形態においては、シリコン基板２に直接接合した結晶性の金属酸化物からなるゲート絶縁膜８はチャネル領域４上にのみ形成されていたが、図６に示すように、チャネル領域４ばかりでなくソース・ドレイン領域６ａ、６ｂに延在するように構成しても、第１実施形態の場合と同様にゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００４２】
（第２実施形態）
次に、本発明の第２実施形態を図７および図８を参照して説明する。この第２実施形態は、電界トランジスタの製造方法であって、その製造工程を図７および図８に示す。
【００４３】
まず、図７（ａ）に示すように、（１１１）面方位を持つシリコン基板２１上に素子分離領域２３を形成後、例えば、厚さ０．５ｎｍのＳｉＯ２膜２５を全面に被膜する。ＳｉＯ２膜２５を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネルとして用いる領域２７に急峻な不純物プロファイルを形成する。続いて、ＳｉＯ２膜２５には、フォトリソグラフィー技術を用いて、チャネル領域２７上に開口部を設ける（図７（ｂ）参照）。
【００４４】
次に、ＣＶＤ法によりポリシリコン膜を堆積した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）等を用いて上記ポリシリコン膜をパターニングしてダミーゲート２９を形成する（図７（ｃ）参照）。
【００４５】
次いで、ＳｉＯ２膜２５を介してイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域３１ａ、３１ｂを形成する（図７（ｄ）参照）。さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ２膜３３を堆積する（図７（ｅ）参照）。
【００４６】
次に、ポリシリコンからなるダミーゲート２９を除去することにより、底部にチャネル領域２７が露出した開口部３４を形成する（図８（ａ）参照）。続いて、開口部３４の底に露出しているチャネル領域２７のＳｉ表面を希フッ酸を用いてウェット処理を行い、表面を水素で終端化する。その後、この基板をＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）装置に導入する。基板温度を例えば６００℃とし、金属Ｃｅを蒸発源として用いてシリコン基板上にＣｅを０．６モノレイヤ蒸着した後、オゾンＯ３または酸素ガスを供給して、ゲート絶縁膜となるＣｅＯ２膜３５を５ｎｍの厚さに成膜する（図８（ｂ）参照）。このような成膜方法を用いることにより、チャネル領域２７上では、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板に直接接合した面方位が（１１１）の単結晶ＣｅＯ２からなる絶縁膜３５をエピタキシャル成長させることができる。しかし、チャネル領域２７以外の領域、例えばＳｉＯ２膜２５上では、シリコン基板との界面に形成されたシリコン酸化膜などのアモルファス層からなる絶縁膜２５とＣｅＯ２からなる絶縁膜３５との積層構造が形成される。
【００４７】
次に、Ｐｔなどの金属または金属シリサイドからなるゲート電極材料膜３７を前面に形成した後（図８（ｃ）参照）、ＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）法などを用いて、ＳｉＯ２膜３３上に形成されたゲート電極材料膜３７と絶縁膜３５を除去する（図８（ｄ）参照）。これにより、開口部３４内にゲート絶縁膜３５ａを介してゲート電極３７ａが形成される。そして、このゲート絶縁膜３５ａは、チャネル領域２７上では、シリコン基板に直接接合した単結晶ＣｅＯ２からなり、ソース・ドレイン領域６ａ、６ｂ上では、ＳｉＯ２からなる絶縁膜２５とＣｅＯ２からなる絶縁膜３５との積層構造からなる絶縁膜となり、図１に示す第１実施形態で説明したゲート絶縁膜８，１０，１２と同じ構成となる。
【００４８】
この後、ソース・ドレイン領域上にコンタクトホールを開孔し、Ａｌ等の金属を蒸着しＲＩＥ等のエッチング加工を行うことにより配線を行い、ＭＩＳＦＥＴが完成する。
【００４９】
図７および図８に詳述したように、本実施形態によれば、誘電率を変化させるために２種類の材料をチャネル上とソース・ドレイン領域上で作り分ける必要はない。このため、ゲート絶縁膜の形成工程は簡略化することができ、プロセス歩留の向上とコストダウンが可能である。また、チャネル上のゲート絶縁膜とソース・ドレイン領域上の絶縁膜とで同じ材料を用いているので、リークパスが生じゲートリーク電流の増大を引き起こす懸念はない。従来、提案されていた２種類に材料を用いる方法（特開２００１−１０２５７３号公報参照）に比べ、本実施形態による製造方法が優れていることは明らかである。
【００５０】
次に、図７、図８に示す第２実施形態によって製造されるＭＩＳＦＥＴの特性について述べる。この第２実施形態の製造方法を用いることにより、チャネル領域２７上では、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板に直接接合した単結晶ＣｅＯ２からなるゲート絶縁膜３５ａをエピタキシャル成長させることが可能となる。ここで、チャネル上に作製した物理的膜厚５ｎｍのＣｅＯ２からなるエピタキシャル単結晶のゲート絶縁膜３５ａのＳｉＯ２換算膜厚は０．３８ｎｍであり、誘電率が５２と高い値であることを確認した。このように、チャネル領域２７上では高いゲート容量が実現されているため、高い電流駆動力が得られることが確認された。一方、ソース・ドレイン領域６ａ、６ｂ上では、アモルファス性のＳｉＯ２膜２５上にＣｅＯ２からなる絶縁膜３５ａが形成されており、この部分におけるＣｅＯ２の誘電率は２６であった。等価電界強度とリーク電流密度の関係を調べたところ、Ｅｏｘ，ｅｑ＞１０ＭＶ／ｃｍまで絶縁破壊が起きないことが確認された。これは、ソース・ドレイン領域６ａ、６ｂ上ではゲート絶縁膜の誘電率を下げることによりゲート絶縁膜端での電界集中を緩和することができたためである。さらに、ゲートリーク電流密度は１０−３Ａ／ｃｍ２以下に抑制されていた。これは、電界強度が高くなるゲート絶縁膜端に存在するバンドギャップエネルギーＥｇの大きなＳｉＯ２層２５がリーク電流の低減に非常に有効に働いためと考えられる。また、ソース・ドレイン領域６ａ、６ｂ上での寄生容量が低減でき、動作速度低下の抑制効果も確認された。
【００５１】
以上説明したように、本実施形態によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００５２】
（第３実施形態）
次に、本発明の第３実施形態を、図９を参照して説明する。この第３実施形態は、電界トランジスタの製造方法であって、その製造工程を図９に示す。
【００５３】
まず、図９（ａ）に示すように、（００１）面方位を持つシリコン基板４１上に素子分離領域４３を形成後、例えば、厚さ５０ｎｍのＳｉＯ２膜４５を全面に被膜する。続いて、ＳｉＯ２膜４５を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネルとして用いる領域４７に急峻な不純物プロファイルを形成する（図９（ａ）参照）。
【００５４】
次に、ＳｉＯ２膜４５をフッ化アンモニア溶液でエッチング除去した後、シリコン基板４１の表面に希フッ酸処理を行い、基板４１の表面を水素で終端化する。次に、この基板４１をＭＢＥ装置に導入する。基板温度を例えば７００℃とし、金属デイスプロシウムＤｙを蒸発源として用いてシリコン基板４１上にデイスプロシウムＤｙを０．６モノレイヤ蒸着した後、オゾンＯ３または酸素ガスを供給して、ゲート絶縁膜となるＤｙ２Ｏ３からなる絶縁膜４９を５ｎｍの厚さ成膜する（図９（ｂ））。このような成膜方法を用いることにより、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板４１に直接接合し（００１）方向に配向した多結晶のＤｙ２Ｏ３からなる絶縁膜４９をエピタキシャル成長させることができる。
【００５５】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜５１を全面に堆積する（図９（ｃ）参照）。続いて、図９（ｄ）に示すように、ポリシリコン膜５１および絶縁膜４９を、例えばＲＩＥ法などの異方性エッチング法を用いてパターニングし、チャネル領域４７上にゲート絶縁膜４９ａとゲート電極５１ａを形成する。その後、ゲート電極５１ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域５３ａ、５３ｂを形成する（図９（ｄ）参照）。
【００５６】
さらに、ＣＶＤ法によりＳｉＯ２膜５５を全面に堆積（図９（ｅ）参照）する。このとき、ＣＶＤ法における酸素分圧を制御することにより、ゲート絶縁膜４９ａの端から酸素の拡散が起こり、図９（ｅ）に示すようにソース・ドレイン領域５３ａ、５３ｂ上のＳｉ基板４１とゲート絶縁膜４９ａの間にのみ自己整合的にＳｉＯ２層５７を形成することができる。つまり、Ｄｙ２Ｏ３などの希土類酸化物は酸素を透過させやすい性質を持つため、ゲート絶縁膜４９ａの端から拡散した酸素はシリコン基板４１の表面に到達してシリコンを酸化し、Ｄｙ２Ｏ３とシリコン基板４１との界面に選択的にＳｉＯ２層５７が形成される。そして、ＣＶＤ法による酸素分圧を制御することにより、ゲート絶縁膜４９ａの端からの酸素の拡散距離を変化させることができ、ＳｉＯ２層５７をソース・ドレイン領域５３ａ、５３ｂ上にのみ形成することが可能である。ここでは、ＣＶＤ法により、酸素を拡散させているが、窒素を拡散させてもよい。窒素を拡散させた場合は、絶縁膜５７はシリコン窒化層となる。また、図９（ｄ）に示した工程で、イオン打ち込みと熱工程を用いて、酸素または窒素を導入しても同様の効果が得られる。
【００５７】
次に、図９（ｆ）に示すように、ソース・ドレイン領域５３ａ、５３ｂ上にコンタクトホールを開孔し、その後、ゲート電極５１ａ、ゲート絶縁膜４９ａ、ＳｉＯ２層５７の側部に例えばＳｉＯ２からなる絶縁膜５９を形成する。続いて、Ａｌ等の金属を蒸着して金属膜を全面に形成した後、この金属膜をＲＩＥ等の異方性エッチングを行うことによりソース・ドレイン電極６１ａ、６１ｂおよびゲート電極６１ｃが形成され、ＭＩＳＦＥＴが完成する（図９（ｆ）参照）。
【００５８】
以上説明したように、本実施形態の製造方法によれば、ゲート絶縁膜４９ａの誘電率を変化させるために２種類の材料をチャネル領域４７上とソース・ドレイン領域５３ａ、５３ｂ上で作り分ける必要はない。
【００５９】
また、本実施形態においては、ソース・ドレイン領域５３ａ、５３ｂ上のゲート絶縁膜の誘電率を変化させることは、ゲート絶縁膜を成膜した後の酸素拡散やイオン打ち込み等の後工程で可能であり、自己整合的に低誘電率領域を形成できることから、大幅なプロセス歩留の向上とコストダウンが可能である。
【００６０】
また、本実施形態においては、チャネル領域４７上のゲート絶縁膜とソース・ドレイン領域５３ａ、５３ｂ上の絶縁膜とで同じ材料を用いているので、リークパスが生じゲートリーク電流の増大を引き起こす懸念はない。
【００６１】
次に、本実施形態の製造方法によって製造されたＭＩＳＦＥＴの特性について述べる。本実施形態の製造方法を用いることにより、チャネル領域４７上では、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板に直接接合する（００１）に配向した多結晶Ｄｙ２Ｏ３からなるゲート絶縁膜をエピタキシャル成長させることが可能となる。ここで、チャネル領域４７上に作製した物理的膜厚３ｎｍのＤｙ２Ｏ３からなるエピタキシャルゲート絶縁膜のＳｉＯ２換算膜厚は０．５ｎｍであり、誘電率が２４と高い値であることを確認した。このように、チャネル領域上では高いゲート容量が実現されているため、高い電流駆動力が得られることが確認された。一方、ソース・ドレイン領域５３ａ、５３ｂ上では、アモルファス性のＳｉＯ２絶縁層５７上にＤｙ２Ｏ３からなる絶縁膜４９ａ形成されており、この部分におけるＤｙ２Ｏ３膜の誘電率は１２であった。このように、直接接合を形成した後に、アモルファス性の絶縁層５７を形成しても誘電率を変化させられることが確認された。等価電界強度とリーク電流密度の関係を調べたところ、Ｅｏｘ，ｅｑ＞８ＭＶ／ｃｍまで絶縁破壊が起きないことが確認された。これは、ソース・ドレイン領域５３ａ、５３ｂ上ではゲート絶縁膜の誘電率を下げることによりゲート絶縁膜端での電界集中を緩和することができたためである。さらに、ゲートリーク電流密度は１０−３Ａ／ｃｍ２以下に抑制されていた。これは、電界強度が高くなるゲート絶縁膜端に存在する、バンドギャップエネルギーＥｇの大きなＳｉＯ２層５７が、リーク電流の低減に非常に有効に働いたためと考えられる。また、ソース・ドレイン領域５３ａ、５３ｂ上での寄生容量が低減でき、動作速度低下の抑制効果も確認された。
【００６２】
以上説明したように、本実施形態によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００６３】
以上、詳述したように、本発明のＭＩＳＦＥＴによれば、次々世代に極微細ＬＳＩで必要とされる高誘電体（ε≧２０）ゲート絶縁膜を用いた場合においても、ゲート絶縁膜端における電界強度の集中を緩和して耐圧を高めるとともに、リーク電流や寄生容量の抑制が可能となる。
【００６４】
なお、第２実施形態においては面方位が（１１１）のＳｉ基板上に、第３実施形態においては面方位が（００１）のシリコン基板上にＭＩＳＦＥＴを形成したが、ＭＩＳＦＥＴが形成されるシリコン基板は面方位が（１１０）であっても良いし、上記面方位から多少角度がずれていても良い。
【００６５】
なお、第１乃至第３実施形態においては、結晶性の酸化物としてＣｅＯ２、または、Ｄｙ２Ｏ３を用いた場合について主に述べたが、結晶性の酸化物としては希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物であれば同様の効果が得られる。ＣｅＯ２やＤｙ２Ｏ３ともに、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３を用いた場合には、結晶性の制御が比較的容易にできるため、特に高い効果が得られることを確認した。
【００６６】
また、結晶性の金属酸化物はＳｒＴｉＯ３、ＳｒＺｒＯ３、Ｓｒ（ＴｉＺｒ）Ｏ３、ＳｒＣｅＯ３などのペロブスカイト構造を持つ酸化物でも良い。なお、ＳｒＴｉＯ３からなる金属酸化物は、バルクのときの誘電率は２００〜４００であり、結晶性が良い場合は４００〜８００であることを確認した。このＳｒＴｉＯ３からなる金属酸化物をＳｉ基板に直接接合させる場合には、面方位が（００１）のシリコン基板が良い。そして、シリコン基板に直接接合したＳｒＴｉＯ３からなる金属酸化物を形成する場合には、基板をＭＢＥ装置に導入して基板温度を例えば４００〜５００℃にし、金属Ｓｒを蒸発源として用いてシリコン基板上にＳｒを０．６モノレイヤ蒸着した後、Ｔｉと酸素を供給することにより形成する。
【００６７】
さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ２Ｏ３やスピネル構造を持つＭｇＡｌ２Ｏ４でも同等の効果が得られる。
【００６８】
また、第１実施形態では、ＣｅＯ２は単結晶の場合について述べたが、第３実施形態で述べたように、必ずしも結晶性の金属酸化物は単結晶である必要は無く、結晶方位が配向した多結晶の場合でも結晶性の制御は可能であり、同等の効果が得られる。
【００６９】
また、第１乃至第３実施形態では、結晶性の酸化物の成膜方法として、ＭＢＥ法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法など他の成膜方法を用いてもよい。
【００７０】
また、第１乃至第３実施形態では、Ｓｉ基板に接して形成されたアモルファス性の絶縁膜の例としてＣｅシリケート、またはＳｉＯ２を用いた場合について述べたが、ＳｉＯＮ（Ｓｉ酸窒化物）、またはＡｌ２Ｏ３、ＴｉＯ２などの金属酸化物、あるいはＨｆＯＮ、ＺｒＯＮ、ＣｅＯＮなど金属酸窒化物のなかから選ばれたアモルファス性の材料であれば良い。アモルファス性の金属酸化物や金属酸窒化物に含まれる金属元素は１種類に限定されることなく２種類以上の金属元素を含むものでも良く、Ｓｉと金属を含む酸化物であるシリケート（ＺｒＳｉＯ４、ＨｆＳｉＯ４）やＡｌをさらに含むＨｆＡｌＳｉＯ、または、ＨｆＺｒＯＮ、ＨｆＡｌＯＮなどの金属酸窒化物でもよい。
【００７１】
また、結晶性の金属酸化物からなるゲート絶縁膜は、図６に示す第１実施形態の変形例の場合のように、チャネル領域上からソース・ドレイン領域上に一部延在していても同等の効果が得られる。
【００７２】
【発明の効果】
以上述べたように本発明によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＭＩＳＦＥＴの構成を示す断面図。
【図２】ＣｅＯ２／Ｓｉ界面の断面を示す模式図。
【図３】図２に示した界面層の有無が異なる２種類の試料のＣｅＯ２層のＸ線回折スペクトルを示す図。
【図４】第１実施形態の比較例によるＭＩＳＦＥＴの構成を示す断面図。
【図５】第１実施形態および比較例のＭＩＳＦＥＴにおける等価電界強度とリーク電流密度の関係を示す特性図。
【図６】第１実施形態の変形例によるＭＩＳＦＥＴの構成を示す断面図。
【図７】本発明の第２実施形態による電界トランジスタの製造方法の製造工程断面図。
【図８】本発明の第２実施形態による電界トランジスタの製造方法の製造工程を示す断面図。
【図９】本発明の第３実施形態による電界トランジスタの製造方法の製造工程を示す断面図。
【図１０】従来のＭＯＳＦＥＴの構成を示す断面図。
【符号の説明】
２　Ｓｉ基板
４　チャネル領域
６ａ　ソース領域
６ｂ　ドレイン領域
８　Ｓｉ基板と直接接合されたＣｅＯ２からなるゲート絶縁膜
１０　ＳｉＯ２膜
１２　ＣｅＯ２からなる絶縁膜
１４　ゲート電極
１６　絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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