(57)【要約】【課題】トレンチ内に二層以上の半導体層を埋め込む半導体デバイスを製造するとき、トレンチの中央に位置する半導体層を除く各半導体層における底面方向での厚さや不純物濃度が、側面方向での厚さや不純物濃度よりも薄くなるのを抑制する。【解決手段】ｎ＋型基板４に、上部と下部とでトレンチ幅が異なる形状のトレンチ２１を形成する。このとき、開口幅が小さな部分の開口幅２２を、ｎ−型ドリフト領域１とｐ型ベース領域２のトレンチ側面２１ａ側に位置する部分における厚さの合計の二倍よりも小さくなるように設定する。その後、トレンチ２１の内壁上にｎ−型ドリフト領域１及びｐ型ベース領域２を、トレンチ２１の凹みを残した形状にて、順に形成する。そして、ｎ＋型ソース領域３をｐ型ベース領域２の上に形成することで、トレンチ２１の内部を完全に埋め込む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板（４、５１、６１）の表層に形成されたトレンチ（２１）の内壁上に、二層以上の半導体層（１、２、３、６２、６３）が順に形成された構造を備える半導体装置の製造方法において、
前記半導体基板（４、５１、６１）に、開口幅が大きな部分（２３）と、前記開口幅が大きな部分（２３）よりも前記トレンチ（２１）の底面側に位置する開口幅が小さな部分（２２）とを有する形状の前記トレンチ（２１）を形成する工程と、
前記トレンチ（２１）の内壁上に前記二層以上の半導体層（１、２、３、６２、６３）を順に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ（２１）を形成する工程では、前記開口幅が小さな部分（２２）の開口幅を、前記トレンチ（２１）内に最後に形成された前記半導体層（３）を除く一の前記半導体層（２）及び該半導体層（２）から最も近い前記トレンチ（２１）の側面までの間に位置する他の前記半導体層（１）の前記トレンチ（２１）側面側に位置する部分における厚さ（２ａ、１ａ）の合計の二倍よりも小さくなるように設定して、前記トレンチ（２１）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ（２１）を形成する工程では、前記開口幅が小さな部分（２２）の開口幅を、前記トレンチ（２１）の内壁上に形成する１層目の前記半導体層（１、２、６２）の前記トレンチ（２１）側面側に位置する部分の厚さの二倍よりも小さくなるように設定して、前記トレンチ（２１）を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記トレンチ（２１）を形成する工程では、前記トレンチ（２１）の形状が、前記開口幅が大きな部分（２３）及び前記開口幅が小さな部分（２２）のトレンチ（２１）の幅が深さ方向に対してそれぞれ一定で、前記開口幅が大きな部分（２３）と前記開口幅が小さな部分（２２）により、前記トレンチ（２１）の側面に段が生じている形状である前記トレンチ（２１）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記トレンチ（２１）を形成する工程は、
前記半導体基板（４、５１、６１）の表面上に開口部を有する第１のマスク（８）を形成する工程と、
前記半導体基板（４、５１、６１）の表面上に、前記第１のマスク（８）の開口部よりも開口幅が小さく、前記第１のマスク（８）の開口部に対応する領域内に形成された開口部を有し、前記第１のマスクと異なる材料にて構成された第２のマスク（１１）を形成する工程と、
前記第２のマスク（１１）を用いて前記半導体基板（４、５１、６１）をエッチングすることで、第１のトレンチ（２２）を形成する工程と、
前記第１のトレンチ（２２）を形成した後、前記第２のマスク（１１）を除去する工程と、
前記第２のマスク（１１）を除去した後、前記第１のマスク（８）を用いて前記半導体基板（４、５１、６１）をエッチングすることで、前記開口幅が大きな部分（２３）及び前記開口幅が小さな部分（２２）を有する形状の第２のトレンチ（２１）を形成する工程とを有することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第２のマスクを形成する工程では、
前記第１のマスク（８）の開口部内の前記半導体基板（４、５１、６１）の表面上にマスク材（１１）を形成した後、前記マスク材（１１）をエッチバックにより、前記第１のマスク（８）の開口部の側壁に前記マスク材（１１）を残すことで前記第２のマスク（１１）を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記トレンチ（２１）を形成する工程では、前記トレンチ（２１）の側面の面積が前記トレンチ（２１）の開口面積よりも大きくなるように、前記トレンチ（２１）を形成することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記二層以上の半導体層（１、２、３、６２、６３）を順に形成する工程では、エピタキシャル成長法を用い、成膜装置のガスを切り替えることで前記二層以上の半導体層（１、２、３、６２、６３）を連続して成膜することを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
半導体基板（４、５１、６１）の表層に形成されたトレンチ（２１）の内壁上に、二層以上の半導体層（１、２、３、６２、６３）が順に形成された構造を有する半導体装置において、
前記半導体層（１、２、３、６２、６３）が、開口幅が大きな部分（２３）と、前記開口幅が大きな部分（２３）よりも前記トレンチ（２１）の底面側に位置し、かつ、前記開口幅が大きな部分（２３）よりも開口幅が小さな部分（２２）とを有する形状の前記トレンチ（２１）の内壁上に形成されていることを特徴とする半導体装置。
【請求項１０】
前記半導体層（１、２、３、６２、６３）のうち、前記トレンチ（２１）の内壁に隣接している１層目の半導体層（１、２、６２）は、底部に基板表面からの深さが異なる底面を有し、前記底部の中央側の前記底面が、底部の外周側の前記底面よりも深い位置にあることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記二層以上の半導体層（１、２、３、６２、６３）のうち、一の前記半導体層（１、２、６２）は、前記トレンチ（２１）の底面上に位置する部分の方が、前記トレンチ（２１）の側面上に位置する部分よりも、層が厚いことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記トレンチ（２１）の前記開口幅が小さな部分（２２）の開口幅は、前記トレンチ（２１）内に最後に形成された前記半導体層（３）を除く一の前記半導体層（２）及び該半導体層（２）から最も近い前記トレンチ（２１）の側面までの間に位置する他の前記半導体層（１）の前記トレンチ（２１）側面側の部分における厚さ（２ａ、１ａ）の合計の二倍よりも小さいことを特徴とする請求項９ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記トレンチ（２１）の前記開口幅が小さな部分（２２）の開口幅は、前記トレンチ（２１）の内壁上に形成された１層目の前記半導体層（１）の前記トレンチ（２１）側面側の部分における厚さ（１ａ）の二倍よりも小さいことを特徴とする請求項９ないし１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記トレンチ（２１）の側面の面積が前記トレンチ（２１）の開口面積よりも大きいことを特徴とする請求項９ないし１３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１６に従来における半導体装置の斜視断面図を示す。従来、図１６に示すように、ゲート電極７に電圧を印加したとき、トレンチ５の深さ方向をチャネル幅方向とするチャネル領域を形成し、電流を主に半導体基板表面と平行な方向（図中のＹ方向）に流す構造の半導体装置がある（例えば、特許文献１参照）。この半導体装置では、トレンチ５を深くすることでチャネル幅を広げ、チャネル抵抗を低減することができ、これにより、半導体装置のオン抵抗を低減できる。
【０００３】
また、この半導体装置は、例えば、次のようにして製造することができる。ドレイン領域となるｎ＋型基板４の表層にトレンチ７１を形成する。このトレンチ７１の内壁上に、この内壁を覆い、かつ、トレンチ７１の凹みを残すように、ｎ−型ドリフト領域１、ｐ型ベース領域２を順に形成する。さらにｐ型ベース領域２の上にｎ＋型ソース領域３を形成することで、トレンチ５の内部を完全に埋め込む。そして、基板表面と平行を成す図１６中のＹ方向において、ｎ＋型ソース領域３からｐ型ベース領域２を貫通するように、トレンチ５を形成する。その後、トレンチ５の内壁上に、ゲート酸化膜６を介して、ゲート電極７を形成することで、図１６に示す半導体装置を製造することができる。
【０００４】
【特許文献１】
特開２００１−２７４３９８号公報
【０００５】
【発明が解決しようとする課題】
上記した方法で図１６に示す半導体装置を製造する場合、トレンチ７１の側面７１ａ上において、トレンチ７１の側面方向（基板表面に対して平行な方向）にｎ−型ドリフト領域１、ｐ型ベース領域２、及びソース領域３が順次形成されると同時に、トレンチ７１の底面７１ｂ上においても、トレンチの底面方向（基板表面に対して垂直な方向）にｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３が形成される。
【０００６】
しかし、例えば、トレンチ側面７１ａの結晶面が、トレンチ底面７１ｂよりも結晶成長が早い面であるとき、トレンチ底面７１ｂ上に形成されたｎ−型ドリフト領域１、ｐ型ベース領域２の厚さ１ｂ、２ｂは、トレンチ側面７１ａ上に形成されたｎ−型ドリフト領域１、ｐ型ベース領域２の厚さ１ａ、２ａよりも薄くなってしまう。
【０００７】
また、ｐ型ベース領域２、ｎ＋型ソース領域３の成膜のときや、不純物の活性化等のための熱処理をしたときでは、ｎ＋型基板４、ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３の各不純物が拡散するが、内部応力の差により、基板表面に対して平行な方向と、基板表面に対して垂直な方向とでは、拡散の大きさが異なる場合がある。
【０００８】
この場合、例えば、ｎ＋型ソース領域３の図中下方向への拡散が横方向への拡散よりも大きくなると、トレンチ底面７１ｂ上のｐ型ベース領域２の厚さ２ｂが、トレンチ側面７１ａ上のｐ型ベース領域２よりも薄くなってしまう。同様に、ｎ＋型基板４及びｎ−型ドリフト領域１の図中上方向への拡散が横方向への拡散よりも大きくなると、トレンチ底面７１ｂ上のｐ型ベース領域２の厚さ２ｂが、トレンチ側面７１ａ上のｐ型ベース領域２の厚さ２ａよりも薄くなってしまう。
【０００９】
また、反対にｐ型ベース領域２から、ｎ＋型ソース領域３及びｎ−型ドリフト領域１等への不純物の拡散において、図中横方向よりも上下方向への拡散が大きいと、ｐ型ベース領域２はトレンチ底面７１ｂ上の部分における不純物濃度が、トレンチ側面７１ａ上の部分よりも低くなってしまう。
【００１０】
このように、トレンチ側面７１ａとトレンチ底面７１ｂの結晶面の違いや、内部応力の差を原因とした基板もしくはｎ＋型ソース領域３からの不純物拡散の違いにより、側面方向に対して底面方向で形成されるｐ型ベース領域２及びｎ−型ドリフト領域１の厚さが薄くなったり、濃度が低くなった場合、デバイスの耐圧が低下する、リーク電流が増大するといった不具合が発生するため問題となる。
【００１１】
この問題の対策方法としては次の２つの方法が考えられる。
【００１２】
１つは、トレンチ底面７１ｂ側の部分が厚くなるように、また、高濃度となるようにｐ型ベース領域２を形成する方法である。しかし、この方法では、ｐ型ベース領域２のトレンチ側面７１ａ側の部分も同様に厚くなり、また高濃度となってしまう。このため、本来の電流方向である側面チャネルの抵抗が増大し、オン抵抗増加の要因となることから好ましくない。
【００１３】
他の方法は、トレンチ７１の内壁上にｎ−型ドリフト領域１、ｐ型ベース領域２を形成し、トレンチ７１内をｐ型ベース領域２により完全に埋め込んだ後、ｐ型ベース領域２の表層に再度トレンチを形成し、そのトレンチ内にｎ＋型ソース領域３を埋め込む方法である。この方法によれば、側面方向と底面方向のｐ型ベース領域２の厚さ２ａ、２ｂを独立に制御でき、トレンチ底面７１ｂ上のｐ型ベース領域２をトレンチ側面７１ａ上のｐ型ベース領域２よりも厚く形成することで上記不具合を回避することができる。しかし、この方法では、製造工程が複雑になり、プロセスコストが増大するため、好ましくない。
【００１４】
なお、上記した問題は、トレンチ内に二層以上の半導体層が埋め込まれた構造の半導体装置において、トレンチの中央に位置し、トレンチ内に最後に埋め込まれる半導体層を除く各半導体層に対して言えるものである。
【００１５】
本発明は上記点に鑑みて、トレンチ内に二層以上の半導体層を埋め込む半導体デバイスを製造するとき、トレンチの中央に位置する半導体層を除く各半導体層における底面方向での厚さや不純物濃度が、側面方向での厚さや不純物濃度よりも薄くなるのを抑制できる半導体装置の製造方法及びその製造方法により製造される半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（４、５１、６１）に、開口幅が大きな部分（２３）と、開口幅が大きな部分（２３）よりもトレンチ（２１）の底面側に位置する開口幅が小さな部分（２２）とを有する形状のトレンチ（２１）を形成する工程と、トレンチ（２１）の内壁上に二層以上の半導体層（１、２、３、６２、６３）を順に形成する工程とを有することを特徴としている。
【００１７】
本発明によれば、各半導体層をトレンチの内壁上に順に形成するとき、各半導体層のトレンチの側部方向の厚さと、トレンチの底面方向の厚さとを独立して制御することができる。このため、各半導体層のトレンチ底面側の厚さが、トレンチ側面面側の厚さよりも薄くならないように、トレンチ内に各半導体層を形成することができる。
【００１８】
請求項２に記載の発明では、トレンチ（２１）を形成する工程では、開口幅が小さな部分（２２）の開口幅を、トレンチ（２１）内に最後に形成された半導体層（３）を除く一の半導体層（２）及びこの半導体層（２）から最も近いトレンチ（２１）の側面までの間に位置する他の半導体層（１）のトレンチ（２１）側面側に位置する部分における厚さ（２ａ、１ａ）の合計の二倍よりも小さくなるように設定して、トレンチ（２１）を形成することを特徴としている。
【００１９】
例えば、トレンチの内が第１の半導体層、第２の半導体層、第３の半導体層で完全に埋め込まれた構造となるように、第１の半導体層、第２の半導体層、第３の半導体層を順にトレンチの内壁上に形成する場合、開口幅が小さな部分の開口幅を、第１、第２の半導体層の側面側での厚さの合計の二倍よりも小さな幅であるトレンチを形成する。
【００２０】
これにより、トレンチ内に第１、第２、第３の半導体層を順に埋め込むんだとき、開口幅が小さな部分は第１、第２の半導体層で完全に埋められる。すなわち、開口幅が小さな部分には第３の半導体層が形成されない。このため、従来の製造方法と同様にトレンチの内壁上に順に半導体層を形成しても、従来の製造方法と比較して、第２の半導体層のトレンチ底面側における領域の厚さが、トレンチ側面側における領域の厚さよりも薄くなるのをより抑制することができる。
【００２１】
本発明によれば、このようにトレンチの内壁上に形成された１層目の半導体層と、トレンチ内に最後に形成された半導体層との間に配置される、一の半導体層において、トレンチの底面側の領域の厚さが、トレンチ側面側の領域の厚さよりも薄くなるのをより抑制することができる。
【００２２】
また、開口幅が小さな部分の開口幅を、請求項３に示すように、トレンチ（２１）の内壁上に形成する１層目の半導体層（１、２、６２）のトレンチ（２１）側面側に位置する部分の厚さの二倍よりも小さくなるように設定することができる。
【００２３】
請求項３に記載の発明は、請求項２に示す発明よりも、開口幅が小さな部分の開口幅を小さくしたものである。本発明によれば、トレンチの内壁に１層目の半導体層を形成したとき、開口幅が小さな部分は１層目の半導体層で完全に埋められる。すなわち、開口幅が小さな部分には、２層目以降の半導体層が形成されない。このため、従来の製造方法と同様にトレンチの内壁上に順に半導体層を形成しても、従来の製造方法と比較して、特に１層目の半導体層のトレンチ底面側における領域の厚さが、トレンチ側面側における領域の厚さよりも薄くなるのをより抑制することができる。
【００２４】
請求項４に示すように、トレンチ（２１）を形成する工程では、トレンチ（２１）の形状が、開口幅が大きな部分（２３）及び開口幅が小さな部分（２２）のトレンチ（２１）の幅が深さ方向に対してそれぞれ一定で、開口幅が大きな部分（２３）と開口幅が小さな部分（２２）により、トレンチ（２１）の側面に段が生じている形状であるトレンチ（２１）を形成することができる。
【００２５】
請求項５に記載の発明では、トレンチ（２１）を形成する工程は、半導体基板（４、５１、６１）の表面上に開口部を有する第１のマスク（８）を形成する工程と、半導体基板（４、５１、６１）の表面上に、第１のマスク（８）の開口部よりも開口幅が小さく、第１のマスク（８）の開口部に対応する領域内に形成された開口部を有し、第１のマスクと異なる材料にて構成された第２のマスク（１１）を形成する工程と、第２のマスク（１１）を用いて半導体基板（４、５１、６１）をエッチングすることで、第１のトレンチ（２２）を形成する工程と、第１のトレンチ（２２）を形成した後、第２のマスク（１１）を除去する工程と、第２のマスク（１１）を除去した後、第１のマスク（８）を用いて半導体基板（４、５１、６１）をエッチングすることで、開口幅が大きな部分（２３）及び開口幅が小さな部分（２２）を有する形状の第２のトレンチ（２１）を形成する工程とを有することを特徴としている。
【００２６】
第１、第２のマスクの形成方法としては、例えば、第１のマスクをシリコン酸化膜にて形成した後、第１のマスクの上に第２のマスクをフォトレジストにて形成することができる。また、第１のマスクをシリコン酸化膜にて形成した後、第１のマスクの上に、ポリシリコン等のマスク材を成膜し、そのマスク材をフォトリソグラフィにより開口することで、第２のマスクを形成することができる。その他の方法としては、請求項６のように第１、第２のマスクを形成することもできる。
【００２７】
請求項６に記載の発明では、第２のマスクを形成する工程にて、第１のマスク（８）の開口部内の半導体基板（４、５１、６１）の表面上にマスク材（１１）を形成した後、マスク材（１１）をエッチバックにより、第１のマスク（８）の開口部の側壁にマスク材（１１）を残すことで第２のマスク（１１）を形成することを特徴としている。
【００２８】
このように、第１のマスクの開口部を構成する開口端面での段差を利用して第２のマスクを形成することで、第１のマスクの上にマスク材を成膜し、そのマスク材をフォトリソグラフィにより、開口する方法と比較して、製造工程を簡略化することができる。
【００２９】
また、本発明によれば、第１のマスクに対して合わせずれが発生することなく、第２のマスクを形成することができる。
【００３０】
請求項７に記載の発明では、トレンチ（２１）を形成する工程にて、トレンチ（２１）の側面の面積がトレンチ（２１）の開口面積よりも大きくなるように、トレンチ（２１）を形成することを特徴としている。
【００３１】
このように、トレンチの開口面積に対してトレンチ側面の面積を大きくすることで、トレンチ内に形成される各半導体層のトレンチの側面方向での電流経路に対する面積をトレンチの底面方向での電流経路に対する面積よりも大きくすることができる。
【００３２】
これにより、上記した請求項１〜６に記載の方法により製造される半導体装置のように、半導体基板の表面と平行な方向に主に電流を流す構造の半導体装置において、オン抵抗を低減することができる。
【００３３】
具体的には、トレンチのアスペクト比（トレンチの開口幅に対するトレンチの深さの比）が以下に示すものとなるように、トレンチを形成する。なお、ここでいうトレンチの開口幅とは基板表面でのトレンチの開口幅のことを言い、トレンチ深さとは基板表面から開口幅が大きな部分の底部までの距離を言う。
【００３４】
トレンチの開口形状が円の場合、直径をＲ、深さをｄとすると、トレンチの側面の面積をトレンチの底面の面積よりも大きくするためには、次の式を満たせば良い。
【００３５】
π×Ｒ×ｄ＞π×（Ｒ／２）×（Ｒ／２）
ｄ／Ｒ＞０．２５
また、トレンチの開口形状が正方形の場合、一辺の長さをａ、深さをｄとすると、
４×ａ×ｄ＞ａ×ａ
ｄ／ａ＞０．２５
となる。したがって、トレンチの開口形状が円又は正方形の場合では、アスペクト比を０．２５より大きくすることで、トレンチの側面の面積をトレンチの開口面積よりも大きくすることができる。
【００３６】
また、トレンチの開口形状を細長い長方形と取る場合においては、下記の式から、アスペクト比を０．５以上とすることでトレンチの側面の面積をトレンチの開口面積よりも大きくすることができる。
【００３７】
開口形状が長方形の場合、長辺の長さをａ、短辺の長さをｂ、深さをｄとすると、
２×（ａ＋ｂ）×ｄ＞ａ×ｂ
２×（１＋ｂ／ａ）×ｄ＞ｂ
ａがｂより十分に長い場合ｂ／ａ＝０と近似されるので、
ｄ／ｂ＞０．５
となる。
【００３８】
請求項８に記載の発明では、二層以上の半導体層（１、２、３、６２、６３）を順に形成する工程にて、エピタキシャル成長法を用い、成膜装置のガスを切り替えることで二層以上の半導体層（１、２、３、６２、６３）を連続して成膜することを特徴としている。
【００３９】
このように成膜装置のガスを切り替えて複数の半導体領域を一度に形成することで、プロセスコストの低減が可能となる。
【００４０】
請求項９に記載の発明では、半導体層（１、２、３、６２、６３）が、開口幅が大きな部分（２３）と、開口幅が大きな部分（２３）よりもトレンチ（２１）の底面側に位置し、かつ、開口幅が大きな部分（２３）よりも開口幅が小さな部分（２２）とを有する形状のトレンチ（２１）の内壁上に形成されていることを特徴としている。
【００４１】
本発明の半導体装置は、請求項１に記載の半導体装置の製造方法により、製造されるものである。なお、本発明は、トレンチの開口幅が小さな部分（２２）に２層目以降の半導体層が形成されている場合と、形成されていない場合の両方を含むものである。
【００４２】
請求項１０に記載の発明では、半導体層（１、２、３、６２、６３）のうち、トレンチ（２１）の内壁に隣接している１層目の半導体層（１、２、６２）は、底部に基板表面からの深さが異なる底面を有し、底部の中央側の底面が、底部の外周側の底面よりも深い位置にあることを特徴としている。
【００４３】
請求項１１に記載の発明では、二層以上の半導体層（１、２、３、６２、６３）のうち、一の半導体層（１、２、６２）は、トレンチ（２１）の底面上に位置する部分の方が、トレンチ（２１）の側面上に位置する部分よりも、層が厚いことを特徴としている。
【００４４】
半導体層をこのような形状とすることで、トレンチ内に形成される半導体層のトレンチ底面上の部分がリーク電流や耐圧といったデバイス特性に与える影響を低減することができる。
【００４５】
請求項１２に記載の発明では、トレンチ（２１）の開口幅が小さな部分（２２）の開口幅は、トレンチ（２１）内に最後に形成された半導体層（３）を除く一の半導体層（２）及び半導体層（２）から最も近いトレンチ（２１）の側面までの間に位置する他の半導体層（１）のトレンチ（２１）側面側の部分における厚さ（２ａ、１ａ）の合計の二倍よりも小さいことを特徴としている。
【００４６】
本発明の半導体装置は、請求項２に記載の半導体装置の製造方法により、製造されるものである。
【００４７】
請求項１３に記載の発明では、トレンチ（２１）の開口幅が小さな部分（２２）の開口幅は、トレンチ（２１）の内壁上に形成された１層目の半導体層（１）のトレンチ（２１）側面側の部分における厚さ（１ａ）の二倍よりも小さいことを特徴としている。
【００４８】
本発明の半導体装置は、請求項３に記載の半導体装置の製造方法により、製造されるものである。
【００４９】
請求項１４に記載の発明では、トレンチ（２１）の側面の面積がトレンチ（２１）の開口面積よりも大きいことを特徴としている。
【００５０】
本発明の半導体装置は、請求項７に記載の半導体装置の製造方法により、製造されるものである。
【００５１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００５２】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示す。図１は半導体装置の主要部の断面のうち、左側半分を示しており、右側半分は図１と左右対称の形状である。なお、図１中の構成部のうち、図１６と同じ構成部については、同一の符号を付している。
【００５３】
本実施形態は、図１６中のトレンチ７１、ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３の形状が異なるものである。以下では、これらの異なる部分について、主に説明する。
【００５４】
図１に示すように、ｎ＋型基板４には、トレンチ２１が形成されている。これは、図１６中のトレンチ７１に相当するものである。このトレンチ２１は、開口形状が長方形であり、図１に示すように断面形状はトレンチ底面側の部分２２のトレンチ幅（幅１０２ｂの２倍）が、基板表面での開口幅（幅１０１ｂの２倍）よりも狭い形状である。すなわち、トレンチ２１は、開口幅が大きな部分２３と、この部分２３よりも底面側に位置し、かつ、この部分２３よりも開口幅が小さな部分２２とを有する形状となっている。
【００５５】
開口幅が大きな部分２３と開口幅が小さな部分２２は、それぞれ開口幅が深さ方向に一定である。すなわち、開口幅が大きな部分２３及び開口幅が小さな部分２２でのトレンチの側面２１ａは、基板表面に対して垂直となっている。また、開口幅が大きな部分２３の開口幅（幅１０１ｂの２倍）は、図１６に示す半導体装置と同じ大きさである。
【００５６】
一方、開口幅が小さな部分２２の開口幅（幅１０２ｂの２倍）は、ｎ−型ドリフト領域１のトレンチ２１の側面２１ａ上に位置する部分の厚さ１ａと、ｐ型ベース領域２のトレンチ２１の側面２１ａ上に位置する部分の厚さ２ａとの合計の２倍よりも小さな幅となっている。言い換えると、開口幅が大きな部分２３の開口幅（幅１０１ｂの２倍）と、開口幅が小さな部分２２のトレンチ幅（幅１０２ｂの２倍）との差が、トレンチ２１の中央部に位置するｎ＋型ソース領域３の厚さ（厚さ３ａの２倍）よりも大きくなっている。
【００５７】
具体的には、開口幅が大きな部分２３と開口幅が小さな部分２２の幅は、それぞれ例えば１５μｍ、１１μｍとなっている。つまり、図中の幅１０１ｂは７．５μｍであり、幅１０２ｂは５．５μｍである。また、開口幅が大きな部分２３の深さ方向の長さ１０１ａは例えば３０μｍとなっており、開口幅が小さな部分２２の深さ方向の長さ１０２ａは例えば５μｍとなっている。
【００５８】
したがって、本実施形態では、トレンチ２１の開口幅が大きな部分２３のアスペクト比は、（深さ）／（開口幅）＝３０／１５＝２となっている。また、トレンチ２１の開口幅が大きな部分２３における側面２１ａ全体の面積は、奥行き方向の長さをａとすれば、２×（ａ＋１５）×３０＝６０ａ＋９００（μｍ２）となっている。トレンチ２１の基板表面での開口部の面積は、ａ×１５＝１５ａ（μｍ２）となっている。このように開口幅が大きな部分２３における側面２１ａ全体の面積は、トレンチ２１の基板表面での開口部の面積（開口面積）よりも大きくなっている。
【００５９】
ｎ−型ドリフト領域１及びｐ型ベース領域２は、このような形状のトレンチ２１の内壁上に、トレンチ２１の凹みに沿った形状となっている。ｎ−型ドリフト領域１はトレンチ２１の内壁上に形成されているため、ｎ−型ドリフト領域１の外周側の形状は、トレンチ２１の形状と同一である。
【００６０】
ｎ−型ドリフト領域１は、トレンチ２１が開口幅が大きな部分２３と開口幅が小さな部分２２とによって生じている段を有しているため、底部の外周側１ｄは基板表面からの深さが浅く、底部の内周側１ｃは基板表面からの深さが深くなっている。このようにｎ−型ドリフト領域１の底部には、基板表面からの深さが異なる底面が存在している。
【００６１】
また、ｎ−型ドリフト領域１は、開口幅が大きな部分２３と開口幅が小さな部分２２とによって生じている段の上側において、表面が円弧を描いた形状となっている。ｐ型ベース領域２も同様に、その段の上側に形成されている部分は、底面及び表面が円弧を描いた形状となっている。ｎ＋型ソース領域３においても、ｐ型ベース領域２の表面上に形成されているため、円弧形状のｐ型ベース領域２の表面上では、底面が円弧形状となっている。
【００６２】
ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３において、トレンチ２１の側面２１ａ上における厚さ１ａ、２ａ、３ａは、図１６に示す半導体装置と同じであり、それぞれ、例えば、４μｍ、２μｍ、１．５μｍとなっている。
【００６３】
そして、ｎ−型ドリフト領域１のトレンチ２１の内壁上での厚さは、どの位置であっても一定であるが、ｐ型ベース領域２はトレンチ２１の底面２１ｂ側での厚さ（底面２１ｂ上に位置する部分の厚さ）２ｂが、トレンチ２１の側面２１ａ側での厚さ（側面２１ａ上における厚さ）２ａよりも厚くなっている。
【００６４】
そして、ｐ型ベース領域２の底面は、ゲート電極７の底面よりも基板表面からの深さが深いところに位置している。このため、本実施形態の半導体装置は、ｎ＋型基板４の表面と平行な方向に主に電流が流れる。
【００６５】
次に、このような構造の半導体装置の製造方法を説明する。図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）に半導体装置の製造工程を示す。なお、図２（ａ）〜図４（ｂ）は１つのトレンチが形成される領域の断面図を示しており、これらの図の左側半分が図１に相当する。また、図４（ｃ）〜図５（ｃ）は１つのトレンチの左側半分が形成されている領域の斜視断面図を示しており、これらの図は図１に相当する。
【００６６】
〔図２（ａ）に示す工程〕
ｎ＋型のＳｉ基板４の表面上に、厚め（２ｕｍ程度）のＳｉＯ２膜８を成膜し、その上にさらにＳｉ３Ｎ４膜９を成膜する。
【００６７】
〔図２（ｂ）に示す工程〕
Ｓｉ３Ｎ４膜９に対しフォトリソグラフィ及びエッチングを行い、Ｓｉ３Ｎ４膜９をパターニングする。このＳｉ３Ｎ４膜９は、後に説明するが、トレンチ２１内にｎ−型ドリフト領域１等の半導体層を埋め込んだ後、ｎ＋型基板４の表面を研磨するとき、当初の基板表面を判断するためのものである。なお、本実施形態では、図２（ｂ）に示すように、トレンチの形成予定領域の両側に、Ｓｉ３Ｎ４膜９を形成したが、チップの外周部にのみＳｉ３Ｎ４膜９を形成することもできる。チップの外周部にのみＳｉ３Ｎ４膜９を形成した場合の方が、トランジスタセルを高密度に形成できる。
【００６８】
〔図２（ｃ）に示す工程〕
ＳｉＯ２膜８に対しフォトリソグラフィ及びエッチングを行い、ＳｉＯ２膜８のうち、トレンチ２１の形成予定領域に対向する領域を開口する。このＳｉＯ２膜８は、後に説明するが、開口幅が大きな部分２３を形成する際のマスクとして用いるものである。したがって、このパターニングのときでは、ＳｉＯ２膜８の開口部の開口幅を、形成予定のトレンチ２１の開口幅が大きな部分２３における幅とする。なお、この開口されたＳｉＯ２膜８が特許請求の範囲に記載の第１のマスクに相当する。
【００６９】
〔図２（ｄ）に示す工程〕
この工程では、熱酸化を行い、ｎ＋型基板４の表面のうち、ＳｉＯ２膜８に覆われていない部分に薄い（０．１ｕｍ程度）熱酸化膜１０を形成し、その上にｐｏｌｙＳｉ膜１１を成膜する。
【００７０】
〔図３（ａ）に示す工程〕
ｐｏｌｙＳｉ膜１１をエッチバックし、厚めのＳｉＯ２膜８の側壁にｐｏｌｙＳｉ膜１１を残す（図中の破線にて示す状態）。その後、熱酸化膜１０のうち、ｐｏｌｙＳｉ膜１１が上面に形成されていない部分をＨＦのライトエッチングにより除去することで、熱酸化膜１０を開口する。このとき、この熱酸化膜１０及びｐｏｌｙＳｉ膜１１の開口部の開口幅を、形成予定のトレンチ２１の開口幅が小さな部分２２における幅とする。
【００７１】
このように熱酸化膜１０を開口するので、熱酸化膜１０の開口部は、ｐｏｌｙＳｉ膜１１の横方向における幅の分だけ、ＳｉＯ２膜８の開口部よりも開口幅が小さくなっている。また、熱酸化膜１０の開口部は、ｎ＋型基板４の表面上方から基板表面を見たとき、ＳｉＯ２膜８の開口部内に位置している。すなわち、熱酸化膜１０は、ＳｉＯ２膜８の開口部に対応する領域内に開口部を有している。
【００７２】
この開口された熱酸化膜１０及びエッチバックにより残されたｐｏｌｙＳｉ膜１１は、後に説明する開口幅が小さな１段目のトレンチ２２を形成する際に用いるためのマスクであり、トレンチ２１の形成予定領域であって、開口幅が小さな部分２２に対向する領域が開口された状態となっている。この熱酸化膜１０及びｐｏｌｙＳｉ膜１１が特許請求の範囲に記載の第２のマスクに相当する。
【００７３】
なお、熱酸化膜１０を開口するとき、Ｓｉ３Ｎ４膜９が上面に形成されていない厚めのＳｉＯ２膜８も多少エッチングされるが、エッチング時間を調整することで、ＳｉＯ２膜８の膜厚が１ｕｍ以上残っているようにする。
【００７４】
〔図３（ｂ）に示す工程〕
熱酸化膜１０及びｐｏｌｙＳｉ膜１１をマスクとしたＲＩＥ等のドライエッチングを行い、ｎ＋型基板４に側面が基板表面に対して垂直である１段目のトレンチ２２を形成する。このトレンチ２２は、開口幅が小さな部分２２と同じ大きさである。
【００７５】
このとき、厚めのＳｉＯ２膜８の側壁に形成されたｐｏｌｙＳｉ膜１１は同時にエッチングされる。
【００７６】
〔図３（ｃ）に示す工程〕
ＨＦのライトエッチングにより、熱酸化膜１０を除去する。このとき、ＳｉＯ２膜８のうち、Ｓｉ３Ｎ４膜９が上面に形成されていない部分も多少エッチングされるが、エッチング時間を調整することで、ＳｉＯ２膜８が残るようにする。これにより、ＳｉＯ２膜８の開口部内において、ｎ＋型基板４の表面が露出する。
【００７７】
〔図３（ｄ）に示す工程〕
ＳｉＯ２膜８をマスクとして用い、ＲＩＥ等のドライエッチングによりＳｉのエッチングを行い、ｎ＋型基板４の表層に側面が基板表面に対して垂直である２段目のトレンチ２３を形成する。このとき、図３（ｂ）に示す工程にて、先にエッチングされた領域（トレンチ２２）も同じ深さだけエッチングされる。これにより、基板表面側の開口幅が大きな部分２３と基板表面よりも下側の開口幅が小さな部分２２とを有し、それぞれの部分におけるトレンチの幅が深さ方向に対して一定である形状のトレンチ２１を形成することができる。
【００７８】
具体的には、この工程にて、開口幅が大きな部分２３の開口幅が１５μｍ、深さが３０μｍであり、開口幅が小さな部分２２のトレンチ幅が１１μｍ、深さが５μｍであるトレンチ２１を形成する。
【００７９】
〔図４（ａ）に示す工程〕
ＳｉＯ２膜８のうち、Ｓｉ３Ｎ４膜９が上面に形成されていない厚い部分を除去する。続いて、トレンチ２１の内壁上に、ドリフト層となるｎ−型Ｓｉ１、ベース領域となるｐ型Ｓｉ２、ソースとなるｎ＋型Ｓｉ３を順次エピタキシャル成長により形成し、トレンチ２１をこれらの半導体層にて埋め込む。このとき、成膜装置のガスを切り替えることで、連続してこれらの半導体層を形成する。
【００８０】
このようにして、トレンチ２１の内壁上に、トレンチ２１の側面２１ａ上での厚さが４μｍであるｎ−型ドリフト領域１、同様の厚さが２μｍであるｐ型ベース領域２、及び同様の厚さが３μｍであるｎ＋型ソース領域３を形成する。
【００８１】
なお、ＳｉＯ２膜８を除去したのは、トレンチ２１の近傍にＳｉＯ２膜があることで、トレンチ上部に形成したｎ−型Ｓｉ１等の結晶性が悪くなることを避けるためである。
【００８２】
〔図４（ｂ）、（ｃ）に示す工程〕
次に、Ｓｉ３Ｎ４膜９で基板表面を確認しながらｎ＋型基板４の表面の研磨を行う。これにより、ｎ＋型基板４の表面上のｎ−型ドリフト領域１、ｐ型ベース領域２、ｎ＋型ソース領域３、ＳｉＯ２膜８、Ｓｉ３Ｎ４膜９を除去する。なお、図中には示していないが、スタート時点（図２（ａ）に示す工程の前段階）で基板表面にアライメント用のパターンをエッチングにより形成しておけば、研磨後においてもアライメントが可能である。
【００８３】
なお、図４（ｃ）は、図４（ｂ）に示す断面図のうち、トレンチ２１の中心より左側半分を示している。
【００８４】
〔図４（ｄ）に示す工程〕
図中には示していない素子領域外にＬＯＣＯＳ法により酸化膜を形成した後、埋め込んだ領域にゲート電極を形成するためのゲートトレンチ５を形成する。
【００８５】
〔図５（ａ）に示す工程〕
熱酸化もしくはＣＶＤによってゲートトレンチ５の表面にゲート酸化膜６を形成する。ゲートトレンチ５の内壁上にゲート酸化膜６を介して、ｐｏｌｙＳｉを形成することで、トレンチ５内に埋め込みゲート電極７を形成する。さらに、表面に成膜されたｐｏｌｙＳｉをパターニングすることで、ｐｏｌｙＳｉゲート配線１２を形成する。
【００８６】
〔図５（ｂ）に示す工程〕
ｎ＋型基板４の表面上に層間絶縁膜１３を形成し、層間絶縁膜１３にコンタクトホール１４を形成する。そして、図示していないが、そのコンタクトホール１４を通して、ｐ型ベース領域２の表層にｐ＋型の不純物を、ｎ＋型ソース領域３の表層にｎ＋型の不純物をイオン注入する。
【００８７】
なお、コンタクトホール１４を形成するときでは、同時に、図示している領域とは別の領域にて、層間絶縁膜１３のゲート配線１２上に位置する領域にゲート端子用のコンタクトホールを形成する。
【００８８】
〔図５（ｃ）に示す工程〕
コンタクトホール１４の内部を含む層間絶縁膜１３上にＡｌを成膜してパターニングすることで、ソース電極１５を形成する。また、図示しないが、その後、表面保護膜を形成する工程、裏面研磨を行い、裏面電極を形成する工程を経ることで、図１に示す構造のパワーＭＯＳＦＥＴを製造することができる。
【００８９】
以下に本実施形態の主な特徴を説明する。
【００９０】
図３（ｂ）〜（ｄ）に示す工程にて、開口幅が小さなトレンチ２２を形成し、さらにそのトレンチ２２を掘り下げるように、そのトレンチ２２よりも開口幅が大きなトレンチ２３を形成することで、側面２１ａに段を有するトレンチ２１を形成している。そして、図４（ａ）に示す工程にて、このような形状のトレンチ２１の内部に、ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３を埋め込んでいる。
【００９１】
本実施形態では、このとき、トレンチ２１の内部に埋め込むｎ−型ドリフト領域１及びｐ型ベース領域２の膜厚をそれぞれ、４μｍ、２μｍと設定したのに対して、１段目のトレンチ２２の幅を１１μｍと設定している。これは、ドリフト層となるｎ−型Ｓｉ膜１、ベースとなるｐ型Ｓｉ膜２を成長させた段階で、トレンチ２１の開口幅が小さな部分２２の内部が、ｎ−型Ｓｉ膜１とｐ型Ｓｉ膜２とにより、完全に埋め込まれるようにするためである。
【００９２】
このため、図４（ａ）に示す工程にて、ｎ−型Ｓｉ膜１が形成された開口幅が小さな部分２２に、ｐ型Ｓｉ膜２を成長させるとき、トレンチ２１の両側面２１ａ側から成長させたｐ型Ｓｉ膜２同士が、開口幅が小さな部分２２の内部にて一体となる。トレンチ２１の開口幅が小さな部分２２の内部には、ｎ＋型ソース領域３は形成されない。
【００９３】
これにより、トレンチ２１の底面側において、ｐ型ベース領域２をトレンチ２１の側面方向に比べて、トレンチ２１の底面方向が厚くなるように形成することができる。また、ｐ型ベース領域２をトレンチ２１の側面方向に比べて、トレンチ２１の底面方向が厚くなるように形成することから、トレンチ２１の側面方向に比べて、トレンチ２１の底面方向における不純物濃度が低くなるのを防ぐことができる。
【００９４】
このように、本実施形態によれば、ｎ＋型基板４に形成したトレンチ２１のトレンチ側面２１ａとトレンチ底面２１ｂの結晶面の違いや、内部応力の差を原因とした基板もしくはｎ＋型ソース領域３からの不純物拡散の違いにより、側面方向に対して底面方向で形成されるｐ型ベース領域２の厚さ２ｂが薄くなったり、濃度が低くなったりするのを抑制して、トレンチ２１内に半導体層が埋め込まれた構造の半導体装置を製造することができる。
【００９５】
なお、本実施形態では、１段目のトレンチ２２の幅を１１μｍと設定したが、１段目のトレンチ２２の幅は、ｎ−型Ｓｉ膜１、ｐ型Ｓｉ膜２のトレンチ２１の側面２１ａ上における予定膜厚に対して、ｎ−型Ｓｉ膜１、ｐ型Ｓｉ膜２の膜厚の合計の２倍よりも小さな幅であれば、他の大きさとすることもできる。
【００９６】
また、本実施形態では、図３（ｄ）に示す工程にて、開口幅が大きな部分２３の開口幅（Ｒ）が１５μｍ、深さ（ｄ）が３０μｍ、すなわち、アスペクト比（ｄ／Ｒ）が２となるように、トレンチ２１を形成している。この場合、トレンチ２１の開口幅が大きな部分２３における側面全体の面積は奥行き方向の長さをａとすれば、６０ａ＋９００（μｍ２）であり、トレンチ２１の基板表面での開口面積は１５ａ（μｍ２）である。
【００９７】
このように、開口幅が大きな部分２３における側面２１ａ全体の面積は、トレンチ２１の基板表面での開口面積よりも大きくなっていることから、トレンチ２１内に形成されたｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３のトレンチ側面２１ａ方向での電流経路に対する面積を、トレンチ底面２１ｂ方向での電流経路に対する面積よりも大きくすることができる。これにより、本実施形態のように、ｎ＋型基板４の表面と平行な方向に主に電流を流す構造の半導体装置において、オン抵抗を低減することができる。
【００９８】
なお、本実施形態では、開口幅が大きな部分２３のアスペクト比（ｄ／ｂ）が２となるように、トレンチ２１を形成していたが、アスペクト比は２に限らず、０．５より大きければ、他の大きさとすることもできる。この理由は以下の式のとおりである。
【００９９】
２×（１＋ｂ／ａ）×ｄ＞ｂ
ａがｂより十分に長い場合ｂ／ａ＝０と近似されるので、
ｄ／ｂ＞０．５
また、本実施形態では、トレンチ２１の開口形状が長方形の場合を説明したが、トレンチ２１の開口形状は長方形に限らず、円、正方形等の他の形状とすることもできる。開口形状が円や正方形の場合では、アスペクト比を０．２５より大きくすることが好ましい。この理由は以下の式のとおりである。
【０１００】
トレンチの開口形状が円の場合、直径をＲ、深さをｄとすると、
π×Ｒ×ｄ＞π×（Ｒ／２）×（Ｒ／２）
ｄ／Ｒ＞０．２５
また、トレンチ２１の開口形状が正方形の場合、一辺の長さをａ、深さをｄとすると、
４×ａ×ｄ＞ａ×ａ
ｄ／ａ＞０．２５
となる。これにより、トレンチの側面の面積をトレンチの底面の面積よりも大きくすることができる。
【０１０１】
また、本実施形態では、図４（ａ）に示す工程にて、成膜装置のガスを切り替えることで、トレンチ２１の内壁上に、ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３を連続して一度に形成している。これにより、これらの半導体層を連続して形成しない場合と比較してプロセスコストの低減が可能となる。
【０１０２】
なお、本実施形態では、図３（ａ）に示す工程にて、エッチバックを行い、ｐｏｌｙＳｉ膜１１を残し、このｐｏｌｙＳｉ膜１１を用いて、熱酸化膜１０を開口することで、１段目のトレンチ２２を形成する際に用いるマスクを形成したが、フォトリソグラフィ工程を用いて形成することも可能である。図６にこの場合の製造工程を示す。
【０１０３】
この場合、図２（ａ）〜（ｃ）に示す工程にて、ＳｉＯ２膜８を開口した後、ＳｉＯ２膜８及びＳｉ３Ｎ４膜９上を含むｎ＋型基板４の表面上にフォトレジスト３１を成膜する。そして、フォトレジスト３１のうち、トレンチ２１の形成予定領域であって、開口幅が小さな部分２２に対向する領域を開口する。
【０１０４】
このように、フォトレジスト３１をＳｉＯ２膜８の上に形成し、フォトレジスト３１に、ＳｉＯ２膜８の開口部よりも開口幅が小さく、基板の上から基板表面を見たとき、ＳｉＯ２膜８の開口部内に位置するように、開口部を形成する。すなわち、フォトレジスト３１のうち、ＳｉＯ２膜８の開口部に対応する領域内に、ＳｉＯ２膜８の開口部よりも開口幅が小さい開口部を形成する。
【０１０５】
そして、図３（ｂ）に示す工程と同様に、この開口されたフォトレジスト３１をマスクとして、エッチングを行うことで、ｎ＋型基板４に開口幅が小さな１段目のトレンチ２２を形成する。次に、フォトレジスト３１を除去し、その後は、同様に図３（ｄ）〜図５（ｃ）に示す工程を行う。
【０１０６】
このようにして、１段目のトレンチ２２を形成する際に用いるマスクを形成することもできる。
【０１０７】
また、図３（ａ）に示す工程でのｐｏｌｙＳｉ膜１１のエッチバックに代えて、図２（ｄ）に示す工程にて形成したｐｏｌｙＳｉ膜１１をフォトリソグラフィ工程により開口することで、１段目のトレンチ２２を形成する際に用いるマスクを形成することも可能である。
【０１０８】
ただし、１段目のトレンチ２２を形成する際に用いるマスクとして、フォトレジスト３１を形成する場合や、ｐｏｌｙＳｉ膜１１をフォトリソグラフィ工程にてパターニングする場合では、ＳｉＯ２膜８の開口部と合わせずれが発生する可能性がある。
【０１０９】
これに対して、本実施形態のように、ＳｉＯ２膜８の開口部を構成する開口端面での段差を利用したエッチバックにより熱酸化膜１０を開口することで、ＳｉＯ２膜８に対して合わせずれが発生することなく、１段目のトレンチ２２を形成する際に用いるマスクを形成することができる。
【０１１０】
また、ｐｏｌｙＳｉ膜１１をフォトリソグラフィ工程にてパターニングする場合と比較して、製造工程を簡略化することができる。
【０１１１】
なお、本実施形態では、図３（ｂ）、（ｄ）に示す工程にて、ＲＩＥ等によりＳｉのエッチングを行っていたが、ＴＭＡＨ等の溶液を使ったウェットエッチングで形成することも可能である。これにより、ＲＩＥ等のドライエッチングと比較して、基板へのダメージを低減することができ、不要なリーク電流や耐圧不良の数を低減することができる。
【０１１２】
（第２実施形態）
第１実施形態においては、ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３の３種類の埋め込み層において、ｐ型ベース領域２のトレンチ底面２１ｂ側の厚み２ｂを増す構造、及び、製造工程について説明したが、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の厚み１ｂを増すことも可能である。
【０１１３】
図７に本実施形態における半導体装置の斜視断面図を示す。なお、本実施形態の半導体装置は、図１に示す半導体装置に対して、トレンチ２１の開口幅が小さな部分２２の開口幅を変更したものであるため、図１と同じ構成部については、同一の符号を付すことで説明を省略する。
【０１１４】
図７に示すように、トレンチ２１の開口幅が小さな部分２２の開口幅（１０２ｂの２倍）は、図１に示す半導体装置よりも小さくなっている。具体的には、開口幅が小さな部分２２の開口幅は、ｎ−型ドリフト領域１のトレンチ側面２１ａ側における厚さ１ａの二倍よりも小さい幅となっている。例えば、この開口幅は７μｍ（幅１０２ｂは３．５μｍ）となっている。その他のトレンチ２１の大きさは図１の半導体装置と同じである。
【０１１５】
そして、ｎ−型ドリフト領域１は、トレンチ２１の開口幅が小さな部分２２を完全に埋め込むように形成されている。
【０１１６】
トレンチ側面２１ａ側におけるｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３の厚さ１ａ、２ａ、３ａは、図１の半導体装置と同じである。しかし、本実施形態では、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の厚さ１ｂは、トレンチ側面２１ａ側の厚さ１ａよりも厚くなっており、ｐ型ベース領域２のトレンチ底面２１ｂ側の厚さ２ｂは、トレンチ側面２１ａ側の厚さ２ａとほぼ同じである。
【０１１７】
次に、この構造の半導体装置の製造方法を説明する。図８に本実施形態における半導体装置の製造工程を説明するための図を示す。
【０１１８】
第１実施形態の製造工程に対して、１段目の開口幅の小さなトレンチ２２を形成するとき、その開口幅を上記した幅に変更することで本実施形態の半導体装置を製造できる。
【０１１９】
具体的には、図２（ａ）〜図３（ｄ）に示す工程にて、開口幅が小さな部分２２の開口幅を７μｍに設定して、トレンチ２１を形成する。この７μｍは、ｎ−型ドリフト領域１の厚さの２倍よりも小さくなるように設定されたものである。
【０１２０】
次に、図８に示すように、ｎ−型ドリフト領域１、ｐ型ベース領域２、及び３を順に、トレンチ２１の内壁上に形成する。本実施形態では、ｎ−型ドリフト領域１を形成する段階で、開口幅が小さな部分２２はｎ−型ドリフト領域１により完全に埋め込まれる。そのため、ｎ−型ドリフト領域１の上にｐ型ベース領域２を形成しても、開口幅が小さな部分２２には、ｐ型ベース領域２が形成されない。これにより、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の厚さ１ｂを、トレンチ側面２１ａ側の厚さ１ａよりも厚くなるように形成することができる。
【０１２１】
その後は、図４（ｄ）、図５（ａ）〜（ｃ）の工程を経ることで、図７に示す半導体装置を製造することができる。
【０１２２】
このように本実施形態によれば、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の領域が、トレンチ側面２１ａ側の領域よりも不純物濃度が高濃度化したり膜厚が薄くなったりするのを抑制して、半導体装置を製造することができる。これにより、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の領域の不純物濃度が高濃度化したり膜厚が薄くなったりするのが原因で耐圧が低下することを防ぐことができる。
【０１２３】
（第３実施形態）
また、第１実施形態と第２実施形態を組み合わせることも可能である。
【０１２４】
図９に本実施形態における半導体装置の斜視断面図を示す。図１と同じ構成部については、同一の符号を付すことで説明を省略する。
【０１２５】
図９に示す半導体装置は、図１に示す半導体装置に対して、トレンチ２１に段が２つ設けられていることが異なっている。言い換えると、ｎ−型ドリフト領域１は、外側表面に２つの段を有していることが図１と異なっている。
【０１２６】
図９に示す半導体装置のトレンチ２１は、図１中のトレンチ２１の下側に、開口幅が小さな部分２２よりもさらに開口幅が小さな部分４１を有している。この開口幅が最も小さな部分４１の深さ方向の長さ１０４ａは、例えば４μｍである。また、開口幅が最も小さな部分４１の開口幅（１０４ｂの２倍）は、ｎ−型ドリフト領域１のトレンチ側面２１ａ側における厚さ１ａの二倍よりも小さい幅となっている。この開口幅は例えば、７μｍ（幅１０２ｂは３．５μｍ）である。その他のトレンチ２１の大きさは図１の半導体装置と同じである。
【０１２７】
そして、ｎ−型ドリフト領域１は、開口幅が最も小さな部分４１を完全に埋め込むように形成されている。
【０１２８】
トレンチ側面２１ａ側におけるｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３の厚さ１ａ、２ａ、３ａは、図１の半導体装置と同じである。また、図１の半導体装置と同様に、ｐ型ベース領域２のトレンチ底面２１ｂ側の厚さ２ｂは、トレンチ側面２１ａ側の厚さ２ａよりも厚くなっている。ただし、本実施形態では、ｐ型ベース領域２の底面は、全て円弧形状となっており、平坦ではない。
【０１２９】
また、第１実施形態と異なり、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の厚さ１ｂは、トレンチ側面２１ａ側の厚さ１ａよりも厚くなっている。
【０１３０】
次に本実施形態の半導体装置の製造方法を説明する。図１０に本実施形態における半導体装置の製造工程を説明するための図を示す。本実施形態の製造工程は、第１実施形態の製造工程に対して、トレンチ２１の開口幅が最も小さな部分４１を形成する工程を追加したものである。
【０１３１】
図２（ａ）〜図３（ａ）に示す工程までは、第１実施形態と同じである。図３（ａ）に示す工程の後、図１０（ａ）〜（ｄ）に示す工程を行う。
【０１３２】
〔図１０（ａ）に示す工程〕
ＳｉＯ２膜８、Ｓｉ３Ｎ４膜９、ｐｏｌｙＳｉ膜１１上を含むｎ＋型基板４の上にフォトレジスト４２を塗布し、パターニングすることで、３番目のマスクを形成する。このとき、フォトレジスト４２のうち、トレンチ２１の形成予定領域であって、開口幅が最も小さな部分４１に対向する領域を開口する。
【０１３３】
このように、フォトレジスト４２を熱酸化膜１０の開口部よりも開口幅が小さく、基板の上から基板表面を見たとき、熱酸化膜１０の開口部内に位置するように、開口部を形成する。すなわち、フォトレジスト４２のうち、熱酸化膜１０の開口部に対応する領域内に、熱酸化膜１０の開口部よりも開口幅が小さい開口部を形成する。
【０１３４】
なお、フォトレジスト４２の開口幅は、形成予定のトレンチ２１の開口幅が最も小さな部分４１の幅とする。すなわち、形成予定のｎ−型ドリフト領域１の厚さの２倍よりも小さくなるように設定する。
【０１３５】
このフォトレジスト４２をマスクとして、Ｓｉのエッチングを行い、ｎ＋型基板４に１段目のトレンチ４１を形成する。これにより、開口幅が７μｍ（幅１０４ｂが３．５μｍ）で、深さが４μｍである１段目のトレンチ４１を形成する。
【０１３６】
〔図１０（ｂ）に示す工程〕
フォトレジスト４２を除去する。その後、第１実施形態の図３（ｂ）に示す工程と同様に、Ｓｉエッチングを行い、２段目のトレンチ２２（第１実施形態の１段目のトレンチに相当する）を形成する。
【０１３７】
〔図１０（ｃ）に示す工程〕
図３（ｃ）に示す工程と同様に、熱酸化膜１０をライトエッチングし、さらにＳｉエッチングを行い３段目のトレンチ２３（第１実施形態の２段目のトレンチに相当する）を形成する。これにより、開口幅が大きな部分２３と、開口幅が小さな部分２２と、開口幅が最も小さな部分４１とを有することで、段が２つ生じている形状のトレンチ２１を形成する。
【０１３８】
〔図１０（ｄ）に示す工程〕
図４（ａ）に示す工程と同様に、ｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３をトレンチ２１の内壁上に形成して、トレンチ２１の内部を埋め込み、さらに、表面研磨を行う。
【０１３９】
このとき、本実施形態では、１段目のトレンチ４１の開口幅（１０４ｂの２倍）が７μｍであり、ｎ−型ドリフト領域１の膜厚（４μｍ）の２倍（８μｍ）より小さいことから、ｎ−型ドリフト領域１のトレンチ底面２１ｂ側の膜厚１ｂをトレンチ側面２１ａ側の膜厚１ａよりも厚くなるように、ｎ−型ドリフト領域１を形成できる。また、２段目のトレンチ２２の開口幅（１０２ｂの２倍）が１１μｍであり、ｎ−型ドリフト領域１の膜厚（４μｍ）とｐ型ベース領域２の膜厚（２μｍ）の合計の２倍（１２μｍ）より小さいことから、ｐ型ベース領域２のトレンチ底面２１ｂ側の膜厚２ｂをトレンチ側面２１ａ側の膜厚２ａよりも厚くなるように、ｐ型ベース領域２を形成できる。
【０１４０】
このように、本実施形態によれば、ｎ−型ドリフト領域１とｐ型ベース領域２のどちらに対してもトレンチ側面２１ａ方向の膜厚１ａ、２ａよりもトレンチ底面２１ｂ方向の膜厚１ｂ、２ｂを大きくすることができる。
【０１４１】
その後は第１実施形態と同様に、図４（ｄ）〜図５（ｃ）に示す工程を行うことにより、第１実施形態若しくは第２実施形態よりも底面からのリーク電流や耐圧低下が抑えられたパワーＭＯＳＦＥＴが得られる。
【０１４２】
（第４実施形態）
上記した各実施形態では、埋め込み領域がｎ−型ドリフト領域１、ｐ型ベース領域２、及びｎ＋型ソース領域３の３種類の半導体層で構成されている場合を説明したが、埋め込み領域が２種類の半導体層で構成される場合に本発明を適用できる。
【０１４３】
図１１に本実施形態における半導体層の斜視断面図を示す。なお、図１の半導体装置と同じ構成部については、同一の符号を付している。
【０１４４】
図１１に示す半導体装置は、ドレイン端子が基板表面にあるラテラル型のＭＯＳＦＥＴである。具体的には、ｎ−型基板５１に段を有するトレンチ２１が形成されており、ｐ型ベース領域２とｎ＋型ソース領域３の２種類の半導体層がトレンチ２１に埋め込まれている。また、ｎ−型基板５１の表層に、ｐ型ベース領域２と離れてｎ＋型のドレイン領域５２が形成されている。
【０１４５】
この半導体装置は、図７に示す半導体装置におけるｎ＋型基板４、ｎ−型ドリフト領域１、及びｐ型ベース領域２を、それぞれｎ−型基板５１、ｐ型ベース領域２、及びｎ＋型ソース領域３に置き換え、図７中のｎ＋型ソース領域３を無くし、トレンチ２１の深さを変更した構造のものである。
【０１４６】
したがって、本実施形態の半導体装置は、図７に示す半導体装置と同様に製造することができる。
【０１４７】
本実施形態においても、第２実施形態と同様に、トレンチ２１を開口幅が大きな部分２３と開口幅が小さな部分２２とにより段を有する形状としているので、トレンチ２１の内壁上の１層目のｐ型ベース領域２のトレンチ底部２１ｂ側を、トレンチ側面２１ａ側の領域よりも厚くすることが可能である。これにより、トレンチ底面２１ｂ側でのリーク電流や耐圧低下が抑えられたラテラル型パワーＭＯＳＦＥＴが得られる。
【０１４８】
（第５実施形態）
図１２に示すように、埋め込み成長を利用して作製するバイポーラトランジスタ等の他のデバイスにも本発明を適用することが可能である。図１２に本実施形態におけるバイポーラトランジスタの斜視断面図を示す。なお、図１と同一の構成部には同一の符号を付している。
【０１４９】
図１２に示すバイポーラトランジスタは、図１１に示すＭＯＳＦＥＴにおけるｎ−型基板５１、ｐ型ベース領域２、ｎ＋型ソース領域３、及びｎ＋型ドレイン領域５２をそれぞれ、ｎ型基板６１、ｐ型ベース領域６２、ｎ＋型エミッタ領域６３、及びｎ＋型コレクタ領域６４に置き換えたものである。
【０１５０】
この場合においても、ｐ型ベース領域６２のトレンチ底面２１ｂ側の領域が薄くなってしまうことを防止することができる。
【０１５１】
（他の実施形態）
トレンチ２１にテーパや丸みをつけることも可能である。図１３、１４、及び１５に本実施形態における第１、第２、及び第３の例としてのトレンチ形状を示す。
【０１５２】
図１３に示すように、第１、第２実施形態等に示すトレンチ２１のうち、開口幅が大きな部分２３と開口幅が小さな部分２２との間に、テーパ部３２を有する形状とすることもできる。また、図１４に示すように、図１３に示す形状のトレンチ２１に対して、開口幅が大きな部分２３及び開口幅が小さな部分２２の底部コーナー部２３ａ、２２ａを丸めた形状とすることもできる。
【０１５３】
このような形状のトレンチを作製するには、例えば図３（ｃ）、（ｄ）に示す工程にて、等方性のエッチングを加えればよい。
【０１５４】
このように、トレンチ２１にテーパ部や丸みを形成することにより、トレンチ２１に半導体層を埋め込むとき、半導体層の埋め込み性を向上させることができる。
【０１５５】
また、上記した各実施形態では、トレンチ２１の形状は、開口幅が小さな部分２２の側面が基板表面に対して垂直な形状であったが、図１５に示すように、開口幅が大きな部分２３と開口幅が小さな部分２２との間に段がなく、開口幅が小さな部分２２全体がテーパ形状となるように、トレンチ２１を形成することもできる。この場合、開口幅が小さな部分２２のうち、開口幅が小さな部分２２の底面から開口幅が大きな部分２３までの間において、トレンチ幅（１０５ｂの２倍）及び深さ方向の長さ１０５ａが、例えば、図１中の開口幅が小さな部分２２の幅（１０２ｂの２倍）及び深さ方向の長さ１０２ａと同じとなるように、トレンチ２１を形成する。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図２】第１実施形態の第１の例におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図３】図２に続くパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図４】図３に続くパワーＭＯＳＦＥＴの製造工程を説明するための断面図及び斜視断面図である。
【図５】図４に続くパワーＭＯＳＦＥＴの製造工程を説明するための斜視断面図である。
【図６】第１実施形態の他の例におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図７】本発明の第２実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図８】本発明の第２実施形態におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図９】本発明の第３実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図１０】本発明の第３実施形態におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図１１】第４実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図１２】第５実施形態におけるバイポーラトランジスタの斜視断面図である。
【図１３】他の実施形態の第１の例におけるトレンチの断面図である。
【図１４】他の実施形態の第２の例におけるトレンチの断面図である。
【図１５】他の実施形態の第３の例におけるトレンチの断面図である。
【図１６】従来におけるパワーＭＯＳＦＥＴの斜視断面図である。
【符号の説明】
１…ｎ−型ドリフト領域、２…ｐ型ベース領域、３…ｎ＋型ソース領域、
４…ｎ＋型基板、５…トレンチ、６…ゲート酸化膜、７…ゲート電極、
８…ＳｉＯ２膜、９…Ｓｉ３Ｎ４膜、１０…熱酸化膜、
１１…ｐｏｌｙＳｉ膜、１２…ゲート配線、１３…層間絶縁膜、
１４…コンタクトホール、１５…ソース電極、２１、７１…トレンチ、
２２…トレンチの開口幅が小さな部分、
２３…トレンチの開口幅が大きな部分、
３２、３３…テーパ部、
４１…トレンチの開口幅が最も小さな部分、５１…ｎ−型基板、
５２…ｎ＋型ドレイン領域、
６１…ｎ型基板、６２…ｐ型ベース領域、
６３…ｎ＋型エミッタ領域、６４…ｎ＋型コレクタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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