(57)【要約】【課題】半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、ＱファクターのＱ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもＬＳＩ集積回路を形成するのに好適な半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置１１は、所定の高抵抗率（１ｋΩｃｍ以上）を持つ第１導電型第１層１３及び第１導電型第１層１３の上に形成された所定の低抵抗率を持つ第２導電型第２層１５を有する半導体基板１７と、第２導電型第２層１５の上に形成された素子１９と、素子１９を取り囲むように第２導電型第２層１５を縦方向に分断し、第１導電型第１層１３に達する深さ、例えば、７ミクロン（μｍ）を有するように形成されたトレンチ型絶縁領域２１と、を備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高抵抗率である第１導電型の第１層及び該第１層の上に形成された第２導電型の第２層を有する半導体基板と、
前記第２層に形成された素子と、
前記素子を取り囲むように前記第２層を縦方向に分断し、前記第１層に達する深さを有するように形成されたトレンチ型絶縁領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記トレンチ型絶縁領域によって取り囲まれるように前記第１層に形成された埋め込みウェル領域と、
前記第２層に形成され、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域と、
を備えたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２層の埋め込み型ウェル領域及びトレンチ型絶縁領域で取り囲まれる部分に前記素子としてディジタル回路素子を形成したことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置であって、
前記第１層の抵抗率は、１ＫΩｃｍ以上であることを特徴とする半導体装置。
【請求項５】
高抵抗率である第１導電型の第１層及び該第１層の上に形成された第２層を有する半導体基板を準備する工程と、
前記第２層の所定の部分を取り囲むように縦方向に分断し、前記第１層に達する深さを有するようにトレンチ型絶縁領域を形成する工程と、
前記第２層の所定の部分に素子を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
高抵抗率である第１導電型の第１層に埋め込みウェル領域を形成する工程と、
前記第１層上に第２導電型の第２層を形成し、前記第１層及び前記第２層を有する半導体基板を作成する工程と、
前記埋め込みウェル領域の上に位置する前記第２層の所定の部分を取り囲むように縦方向に分断し、前記第１層に達する深さを有するようにトレンチを形成する工程と、
前記トレンチ内に絶縁体を埋め込み、トレンチ型絶縁領域を形成する工程と、
前記第２層に、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域を形成する工程と、
前記トレンチ型ウェル領域に取り囲まれた前記所定の部分に素子を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法であって、
前記第１層の抵抗率は、１ＫΩｃｍ以上であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、低クロストークノイズ基板構造を持つものである。
【０００２】
【従来の技術】
近年、微細化と高速化との流れの中で、システムＬＳＩに代表されるディジタル部とアナログ部とを同一シリコン基板上に形成する技術が、盛んに開発されている。
第１従来例としては、非特許文献１の「低消費電力、高速ＬＳＩ技術」におけるアナデジ混載分離技術があり、基板の縦方向すなわち厚み方向に所定の深さに到達するディープトレンチ構造（ＤＴ）を形成することにより、基板の横方向すなわち長手方向へノイズが伝搬するのを抑制する。また、浅いウェルを深いウェルタブに入れて二重ウェル構造を形成することにより、浅いウェルで発生するノイズを深いウェルタブ内に閉じ込めてノイズの伝搬を抑制している。そして、基板内部の埋め込み酸化層にトレンチ酸化膜を形成した絶縁体上シリコン（ＳＯＩ）構造を採用し、完全に下方向へのノイズを抑制している。
【０００３】
第２従来例としては、非特許文献２の「抵抗率が１キロオームセンチメートルのシリコン基板上の高性能ディジタルアナログ混在装置」がある。
【０００４】
【非特許文献１】
平成１０年１月３１日  株式会社リアライズ発行  「低消費電力、高速ＬＳＩ技術」第４７９頁乃至第４８３頁
【０００５】
【非特許文献２】
「抵抗率が１キロオームセンチメートルのシリコン基板上の高性能ディジタルアナログ混成装置」０−７８０３−６４３８−４／００／＄１０．００ｃ２０００  ＩＥＥＥ
第３２．６．１頁乃至第３２．６．４頁
【０００６】
【発明が解決しようとする課題】
しかしながら、第１従来例では、ディープトレンチ構造（ＤＴ）の下側すなわち所定の深さより深い基板領域を介して横方向に容易に伝搬し、再度上側に伝搬しクロストークが発生してしまう欠点がある。また、二重ウェル構造を形成した場合でも、１ＧＨｚ以上の高周波では容量結合によるインピーダンスが低下するため、ノイズは容易に横方向にも縦方向にも伝播し易く、ノイズ防止技術としては完全ではない。そして、ＳＯＩ構造の基板は、通常のシリコン基板と比べてコストが約一桁高いという欠点がある。また、ＳＯＩ基板固有のフローティングボディによる設計側からの困難性がある。特に、高精度アナログ回路の形成にＳＯＩ基板を使用すると、ボディコンタクト等の別の技術も必要である。
【０００７】
第２従来例では、シリコン基板上にパッシブ素子としてインダクタ素子を配置したとき、シリコン基板の横方向へのインピーダンスが低いため、低周波信号の場合、インダクタ素子からその低周波信号がシリコン基板内部にリークし、ＱファクターのＱ値が低下して信号損失が大きいという欠点がある。また、ＧａＡｓ基板等は半絶縁基板のため、ＱファクターのＱ値を高くできるが、シリコン基板の場合、結晶性が良くないため、ＬＳＩ集積回路を形成することは難しい。
【０００８】
本発明は、このような従来の技術が有する解決すべき課題に着目してなされたものであって、半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、ＱファクターのＱ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもＬＳＩ集積回路を形成するのに好適な半導体装置及びその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の手段を採用する。
（１）高抵抗率である第１導電型の第１層及び該第１層の上に形成された第２導電型の第２層を有する半導体基板と、前記第２層に形成された素子と、前記素子を取り囲むように前記第２層を縦方向に分断し、前記第１層に達する深さを有するように形成されたトレンチ型絶縁領域と、を備えたことを特徴とする半導体装置。
【００１０】
（２）（１）に記載の半導体装置であって、前記トレンチ型絶縁領域によって取り囲まれるように前記第１層に形成された埋め込みウェル領域と、前記第２層に形成され、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域と、を備えたことを特徴とする半導体装置。
（３）（２）に記載の半導体装置であって、前記第２層の埋め込み型ウェル領域及びトレンチ型絶縁領域で取り囲まれる部分に前記素子としてディジタル回路素子を形成したことを特徴とする半導体装置。
【００１１】
（４）（１）〜（３）のいずれか一つに記載の半導体装置であって、前記第１層の抵抗率は、１ＫΩｃｍ以上であることを特徴とする半導体装置。
（５）高抵抗率である第１導電型の第１層及び該第１層の上に形成された第２層を有する半導体基板を準備する工程と、前記第２層の所定の部分を取り囲むように縦方向に分断し、前記第１層に達する深さを有するようにトレンチ型絶縁領域を形成する工程と、前記第２層の所定の部分に素子を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【００１２】
（６）高抵抗率である第１導電型の第１層に埋め込みウェル領域を形成する工程と、前記第１層上に第２導電型の第２層を形成し、前記第１層及び前記第２層を有する半導体基板を作成する工程と、前記埋め込みウェル領域の上に位置する前記第２層の所定の部分を取り囲むように縦方向に分断し、前記第１層に達する深さを有するようにトレンチを形成する工程と、前記トレンチ内に絶縁体を埋め込み、トレンチ型絶縁領域を形成する工程と、前記第２層に、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域を形成する工程と、前記トレンチ型ウェル領域に取り囲まれた前記所定の部分に素子を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【００１３】
（７）（５）又は（６）に記載の半導体装置の製造方法であって、前記第１層の抵抗率は、１ＫΩｃｍ以上であることを特徴とする半導体装置の製造方法。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（実施の形態の半導体装置の構成）
本発明の実施の形態に係る半導体装置の構成を図１を参照しながら説明する。
図１の半導体装置１１は、所定の高抵抗率（１ｋΩｃｍ以上）を持つ高抵抗基板である第１導電型第１層１３及び第１導電型第１層１３の上に形成された所定の低抵抗率（１０Ωｃｍ）の低抵抗基板である第２導電型第２層１５を有する半導体基板１７と、第２導電型第２層１５の所定の部分（ディジタル回路領域）に形成された半導体素子１９−１及び所定の他の部分（アナログ回路領域）に形成された半導体素子１９−２と、半導体素子１９−１を取り囲むように第２導電型第２層１５を縦方向に分断し、第１導電型第１層１３に達する深さ、例えば、７ミクロン（μｍ）を有するように形成されたトレンチ型絶縁領域２１と、を備えている。半導体素子１９−１は、Ｎ型ウェル（ＮＷ）及びＰ型ウェル（ＰＷ）から成るＣＭＯＳ等のディジタル回路素子でクロックノイズを発生し易い。半導体素子１９−２は、アナログ回路素子であるため、これら素子で、ディジタルアナログ混在回路を構成している。なお、半導体素子１９−２は、ポリ抵抗配線、ＭＩＭＣａｐ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ  Ｃａｐａｃｉｔｏｒ）のコンデンサ、コイル等のパッシブ素子でも良い。
【００１５】
また、半導体装置１１は、トレンチ型絶縁領域２１によって半導体素子１９−１を取り囲むように第１導電型第１層１３に形成された埋め込みウェル領域２３と、第２導電型第２層１５に形成され、埋め込みウェル領域２３に達する深さを有するトレンチ型ウェル領域２５と、を更に備えている。
埋め込みウェル領域（ＢＮ＋層）２３及びトレンチ型ウェル領域２５は、外部のグラウンド線（図示せず）に接続され、ノイズは外部へ排出される。
（実施の形態の半導体装置の製造方法）
次に、図１に示した半導体装置の製造方法を図２から図５を参照しながら説明する。
【００１６】
本発明の実施形態に係る半導体装置の製造方法の第１工程では、ＦＺ（フローティングゾーン）引き上げ法等を用いて、Ｎ型シリコンの抵抗率１ｋΩｃｍ以上の高抵抗基板を第１導電型第１層１３として準備する。
図２を参照して、第２工程では、第１導電型第１層１３の所定の部分（ディジタル回路領域）に埋め込みウェル領域２３を形成する。具体的には、Ｎ型半導体のＮ＋用マスクで高抵抗基板の第１導電型第１層１３上にホトレジストパターン（図示せず）を形成する。その後、砒素（Ａｓ）イオンインプラネーション処理（Ｎ型半導体の不純物として周期表Ｖ族（アンチモンＳｂ，砒素Ａｓ、リンＰ）の元素のイオン、たとえば、Ａｓ＋を加速エネルギー７０ｋｅｖ及びドーズ量２Ｅ１４／ｃｍ２で注入する）及び熱拡散処理（１０００℃、２時間、窒素Ｎ２）で、埋め込みウェル領域２３として埋め込みＮ＋層（ＢＮ＋）を所定の部分（ディジタル回路領域）に形成する。
【００１７】
図３に示すように、第３工程では、ホトレジストパターンを除去し、その面の上に、厚さが２ミクロン（μｍ）で抵抗率が１０ΩｃｍのＰ型エピタキシャル層を第２導電型第２層１５として形成する。
図４を参照して、第４工程では、所定の部分を取り囲むように縦方向に分断し、第２導電型第２層１５から第１導電型第１層１３に達する深さを有するようにトレンチ絶縁領域を形成する。
【００１８】
詳しく述べると、ディープトレンチ（ＤＴ）マスクを形成し、深さ７ミクロンで幅１〜２ミクロン（μｍ）のドライエッチング処理を施し、ディープトレンチの穴を形成する。ディープトレンチの内壁（内面）を酸化して０．１ミクロン（μｍ）（１０００Å）の酸化膜を形成し、更に０．６ミクロン（μｍ）のポリシリコンをディポジションして蓋をする。エッチングバック処理で、処理面を平坦化し、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）を用い、０．２ミクロン（μｍ）の選択酸化マスク処理を施し、トレンチ型絶縁領域２１を形成する。
【００１９】
図５に示されているように、第５工程では、第２導電型第２層に、埋め込みウェル領域２３に達する深さを有するトレンチ型ウェル領域２５を形成する。
詳しく述べると、ディープＮウェルマスク処理を施し、ホトレジストパターンを形成する（図示せず）。そして、リン（Ｐ）イオンインプランテーション処理（Ｐ＋イオン注入を加速エネルギー３２０ｋｅｖ及びドーズ量６Ｅ１２／ｃｍ２で行う）を施した後、１２００℃で３時間の熱拡散処理を施す。Ｐ型エピキタシタル層１５の中に深さ２ミクロン（μｍ）、幅２ミクロン（μｍ）のトレンチ型ウェル領域２５としてのディープＮウェルが形成される。
【００２０】
その後、第６工程（図１の半導体素子１９−２の領域）では、通常のウェル形成プロセス、ゲート形成プロセス、アナログ素子形成、メタル配線形成の処理が施される。なお、半導体素子１９−２はパッシブ素子でも良い。
（実施の形態の効果）
以上説明したように、本実施形態では、半導体基板に形成された素子、たとえば、ディジタル素子を発生源とするノイズの横方向のアナログ素子やパッシブ素子等への伝搬に係るクロストークの発生を抑制できる。ＳＯＩ基板技術を使用しないので、低コストであり、ボディコンタクト技術が不要である。また、ＱファクターのＱ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもＬＳＩ集積回路を形成できるという効果が得られる。
【００２１】
詳しく述べると、高抵抗シリコン基板（第１導電型第１層１３）上の低抵抗の薄いＰ型エピタキシャル層（第２導電型第２層１５）に形成されたＣＭＯＳ等のディジタル素子を第２導電型第２層１５の深さのトレンチ型絶縁領域２１で囲むように形成し、更にトレンチ型絶縁領域２１の中で第１導電型第１層１３に形成された埋め込みウェル領域２３に達する深さを有するトレンチ型ウェル領域２５を形成することで、半導体装置基板の縦方向（下方向）には第１導電型第１層１３の高抵抗シリコン基板及び埋め込みウェル領域２３が、横方向には、トレンチ型絶縁領域２１及びトレンチ型ウェル領域２５が、半導体素子１９−１のディジタル素子で発生したノイズを半導体素子１９−２のアナログ素子に伝播するのを抑制できる効果が得られる。
【００２２】
特に、ノイズを受ける側が、半導体素子１９−２のアナログ素子の代わりに、パッシブ素子、ＭＩＭＣａｐのコンデンサを用いた場合に効果が顕著である。これは、ＭＩＭＣａｐのコンデンサは基板に対して面積が大きくノイズを拾い易いからである。
ところで、埋め込みウェル領域（ＢＮ＋層）２３は、第１導電型第１層１３の所定の高抵抗率に比べて拡散抵抗率が非常に小さいため、電気的にグラウンド（０ｖ）に固定し、ノイズが到来しても突き抜けるのを防止するシールド層として作用する。本実施形態では、第１層と同じＮ型半導体の不純物を用いた埋め込みウェル領域（ＢＮ＋層）２３の代わりに、第２層のＰ型半導体の不純物（ホウ素Ｂ、アルミニウムＡｌ、ガリウムＧａ、インジウムＩｎ等）のイオンを埋め込んだＢＰ＋層を構成しても同様の効果が得られることは言うまでもない。
【００２３】
なお、本実施形態では、第１導電型第１層１３の所定の高抵抗率が１ｋΩｃｍ以上で、第２導電型第２層１５は、１０Ωｃｍのものを述べたが、これに限定されず、様々な変形例が考えられる。例えば、第１導電型第１層１３の所定の高抵抗率が２ｋΩｃｍ以上で、第２導電型第２層１５は、２０Ωｃｍであっても良く、あるいはまた第１導電型第１層１３の所定の高抵抗率が３ｋΩｃｍ以上で、第２導電型第２層１５は、３０Ωｃｍであっても良い。
【００２４】
【発明の効果】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、ＱファクターのＱ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもＬＳＩ集積回路を形成できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の縦断面図である。
【図２】図１の半導体装置の製造方法の第２工程における半導体装置の縦断面図である。
【図３】図１の半導体装置の製造方法の第３工程における半導体装置の縦断面図である。
【図４】図１の半導体装置の製造方法の第４工程における半導体装置の縦断面図である。
【図５】図１の半導体装置の製造方法の第５工程における半導体装置の縦断面図である。
【符号の説明】
１１  半導体装置
１３  第１導電型第１層（高抵抗基板）
１５  第２導電型第２層（低抵抗基板）
１７  半導体基板
１９−１  半導体素子（ディジタル回路素子）
１９−２  半導体素子（アナログ回路素子）
２１  トレンチ型絶縁領域
２３  埋め込みウェル領域（ＢＮ＋層）
２５  トレンチ型ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004253633.tif 000007