(57)【要約】      （修正有）【課題】入／出力データの帯域幅を制御する機能を備えた半導体メモリ装置を提供することにある。【解決手段】本発明に係る入／出力帯域幅を調節することができるメモリ装置は、複数の入／出力ポートと一対一に連結された複数のデータ入／出力バッファ、前記複数のデータ入／出力バッファと複数のセンスアンプアレイを連結する複数のスイッチを含むスイッチアレイ、及び外部制御信号を受信して前記それぞれのデータ入／出力バッファの活性化の可否、及び前記複数のスイッチのオン／オフ動作を制御するスイッチ制御部を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の入／出力ポートと一対一に連結された複数のデータ入／出力バッファと、これら複数のデータ入／出力バッファを複数のセンスアンプアレイに連結する複数のスイッチを含むスイッチアレイと、外部制御信号を受信して前記複数のデータ入／出力バッファの活性化の可否と前記複数のスイッチのオン／オフを制御するスイッチ制御部とを備えたことを特徴とするメモリ装置。
【請求項２】
複数のデータビットを入／出力する１つの入／出力ポートが連結されたデータ入／出力バッファと、このデータ入／出力バッファと所定のデータビット単位でデータを処理するセンスアンプアレイとの間で前記データを伝達する複数のスイッチを含むスイッチアレイと、外部制御信号を受信して前記複数のスイッチのオン／オフを制御するスイッチ制御部とを備えたことを特徴とするメモリ装置。
【請求項３】
複数のデータビットをそれぞれ入／出力することができる複数の入／出力ポートと一対一に連結された複数のデータ入／出力バッファと、これらデータ入／出力バッファと所定のデータビット単位でデータを処理するセンスアンプアレイとを連結する複数のスイッチを含むスイッチアレイと、外部制御信号を受信して前記複数のデータ入／出力バッファの活性化の可否と前記複数のスイッチのオン／オフを制御するスイッチ制御部とを備えたことを特徴とするメモリ装置。
【請求項４】
下位バイト領域に属するデータ入／出力バッファと同下位バイト領域に属するセンスアンプアレイとを連結する複数の第１のスイッチ、下位バイト領域に属するデータ入／出力バッファと上位バイト領域に属するセンスアンプアレイとを連結する複数の第２のスイッチ、上位バイト領域に属するデータ入／出力バッファと同上位バイト領域に属するセンスアンプアレイとを連結する複数の第３のスイッチを含むスイッチアレイ、及び外部制御信号を受信して前記各データ入／出力バッファの活性化の可否と前記第１〜第３のスイッチのオン／オフを制御するスイッチ制御部とを備えたことを特徴とするメモリ装置。
【請求項５】
前記スイッチ制御部は、前記外部制御信号に含まれた下位バイト信号が活性化されると前記第１のスイッチをオン状態にして入／出力ポートと連結された前記データ入／出力バッファの前記下位バイト領域を活性化し、前記外部制御信号に含まれた前記バイト信号が活性化されると前記第３のスイッチをオン状態にして入／出力ポートと連結された前記データ入／出力バッファの前記上位バイト領域を活性化することを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記データ入／出力バッファの下位バイト領域は入／出力ポートと連結され、前記データ入／出力バッファの上位バイト領域は前記入／出力ポートと連結されていない状態にて、前記データ入／出力バッファの前記上位バイト領域と連結された端子ピンを介して提供される信号を、前記外部制御信号の１つとして用いることを特徴とする請求項４に記載のメモリ装置。
【請求項７】
前記スイッチ制御部が、前記端子ピンを介して入力された制御信号が「０」であれば前記第１のスイッチを活性化し、前記端子ピンを介して入力された制御信号が「１」であれば前記第２のスイッチを活性化することを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記スイッチ制御部が、前記外部制御信号に含まれたバイト信号が活性化された場合は、前記データ入／出力バッファの上位バイト領域を非活性化した後、前記端子ピンを介して入力された信号が「１」であれば第２のスイッチを活性化し、前記端子ピンを介して入力された信号が「０」であれば第１のスイッチを活性化し、
前記バイト信号が非活性化された場合は、前記外部制御信号に含まれた下位バイト信号が活性化されると前記第１のスイッチをオン状態にし、前記データ入／出力バッファの下位バイト領域を活性化し、前記外部制御信号に含まれた上位バイト信号が活性化されると前記第３のスイッチをオン状態にし、前記データ入／出力バッファの上位バイト領域を活性化することを特徴とする請求項４に記載のメモリ装置。
【請求項９】
前記メモリ装置は強誘電体メモリ装置であり、ビットラインがメインビットラインとサブビットラインに二重化された構造であることを特徴とする請求項１〜請求項８のうち何れか１項に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に多様な種類のデータ入／出力帯域幅を有するシステムとの互換が可能な半導体メモリ装置に関する。
【背景技術】
【０００２】
本発明と関連した先行技術としては、下記の米国特許に開示された発明がある。これらの発明による従来のメモリ装置は、入／出力データの帯域幅（bandwidth）が固定されていた。一方、、メモリ装置を用いるシステムは一般的に製造会社又は使用目的に従い多様な大域幅を有している。したがって、従来のメモリ装置を多様な帯域幅を有するシステムに用いるためには、そのシステムに対応した別のインタフェース装置を必要とする問題があった。
【特許文献１】米国特許第6,078,516号
【特許文献２】第6,556,504号
【特許文献３】第6,259,628号
【特許文献４】第6,097,666号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の問題に対処するため、本発明の目的は、入／出力データの帯域幅を制御する機能を備えたメモリ装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、上記の目的を達成するため、複数の入／出力ポートと一対一に連結された複数のデータ入／出力バッファと、これら複数のデータ入／出力バッファを複数のセンスアンプアレイに連結する複数のスイッチを含むスイッチアレイと、外部制御信号を受信して前記の各データ入／出力バッファの活性化の可否と前記複数のスイッチのオン／オフを制御するスイッチ制御部とを備えたことを特徴とする入／出力帯域幅を調節することができるメモリ装置を提供するものである。
【発明の効果】
【０００５】
本発明は、多様なシステムの要求に適するようメモリ装置のデータ入／出力帯域幅を効率的に変更することにより、システムに応じて別のインタフェース装置を用いる必要がない。
【発明を実施するための最良の形態】
【０００６】
以下では、図面を参考して本発明の実施形態を詳細に説明する。
【０００７】
図１は、本発明の一実施形態における入／出力帯域幅を制御することができるメモリ装置の構成を示すブロック図である。本発明に係るメモリ装置は、セルアレイブロック１００、同セルアレイブロック１００に含まれたメインビットラインを陽の電圧にプルアップさせるメインビットラインプルアップ制御部１１、前記メインビットラインをデータバス部２０に連結させるカラム選択制御部１２、データバス部２０に連結されたセンスアンプアレイ３０、同センスアンプアレイ３０を制御するスイッチアレイ４００、同スイッチアレイ４００を制御するカラムディコーダ２００、センスアンプアレイ３０とデータを交換するデータ入／出力バッファ５００、及びスイッチアレイ４００とデータ入／出力バッファ５００を制御するスイッチ制御部３００を備えている。上記の各構成要素を下記のとおり説明する。
【０００８】
図２は、図１に示したセルアレイブロック１００の詳細なブロック図である。このセルアレイブロック１００には、一つ又は複数のメインビットライン負荷制御部１３と複数のサブセルブロック１１０が含まれている。
【０００９】
図３は、図１に示したメインビットラインプルアップ制御部１１の構成を示す図である。メインビットラインプルアップ制御部１１はそのゲートに制御信号ＭＢＰＵＣが入力され、ソースが電源ＶＰＰ（ＶＣＣ）に連結され、ドレインがメインビットラインＭＢＬに連結されたＰＭＯＳトランジスタで構成されている。
【００１０】
メインビットラインプルアップ制御部１１は、プリチャージ動作においてメインビットラインＭＢＬを電圧ＶＰＰ（ＶＣＣ）にプルアップする。
【００１１】
図４は、図１に示されているメインビットライン負荷制御部１３の構成を示す図である。メインビットライン負荷制御部１３はゲートに制御信号ＭＢＬＣが入力され、ソースが電源ＶＰＰ（ＶＣＣ）に連結され、ドレインがメインビットラインＭＢＬに連結されたＰＭＯＳトランジスタで構成されている。
【００１２】
メインビットライン負荷制御部１３は、電源ＶＰＰ（ＶＣＣ）とメインビットラインＭＢＬとの間に連結された抵抗性素子であり、データ感知動作の際メインビットライン負荷制御部１３を通じて流れる電流の大きさに応じてメインビットラインの電位を決定する。
【００１３】
メインビットライン負荷制御部１３は、１つのメインビットライン毎に１つ又は２つ以上連結される。２つ以上のメインビットライン負荷制御部１３が連結される場合は、所定の個数のサブセルブロック１１０毎に１つずつ一定の間隔に配置される。
【００１４】
図５は、本発明に係るカラム選択制御部１２の構成を示す図である。カラム選択制御部１２はメインビットラインＭＢＬとデータバスを連結するスイッチであり、制御信号ＣＳＮ及びＣＳＰによりオン／オフが制御される。
【００１５】
図６は、本発明に係るサブセルブロック１１０の構成を示す図である。
【００１６】
サブセルブロック１１０は、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位セルが共通に連結されたサブビットラインＳＢＬ、ゲートにサブビットラインＳＢＬの第１端が連結され、ドレインがメインビットラインＭＢＬに連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットラインＳＢＬの第２端に連結され、ソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結され、ドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットラインＭＢＬに連結され、ソースがサブビットラインＳＢＬの第２端に連結されるＮＭＯＳトランジスタＮ５で構成されている。
【００１７】
所定の単位セルにアクセスする場合、該当単位セルが連結されたサブビットラインＳＢＬだけがメインビットラインＭＢＬと連結される。このとき、サブビットラインＳＢＬとメインビットラインＭＢＬはＮＭＯＳトランジスタＮ５により連結される。したがって、全体のビットラインに該当する大きな負荷を駆動する必要がなく、１つのサブビットラインに該当する程度の小さな量の負荷だけを駆動してもメモリリード又はライト動作を行うことができる。
【００１８】
サブビットラインＳＢＬは、制御信号ＳＢＰＤが活性化されると電位がグラウンドレベルに調整される。ＳＢＰＵは、サブビットラインＳＢＬに供給する電源電圧を調整する信号である。ＳＢＳＷ１はサブビットラインとメインビットラインＭＢＬの間の信号の流れを調整し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬとの間の信号の流れを調整する。
【００１９】
サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調節する。メインビットラインＭＢＬは、メインビットライン負荷制御部１３を経由して電源ＶＰＰ（ＶＣＣ）と連結される（図４を参照）。制御信号ＭＢＳＷが「ハイ」になると電源ＶＰＰ（ＶＣＣ）からメインビットライン負荷制御部１３、メインビットラインＭＢＬ、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２を経てグラウンドに電流が流れることになる。このとき流れる電流の大きさは、ＮＭＯＳトランジスタＮ１のゲートに提供されるサブビットラインＳＢＬの電圧により決定される。もし、セルのデータが「１」であれば電流の量が大きくなってメインビットラインＭＢＬの電圧は小さくなり、セルのデータが「０」であれば電流の量が小さくなってメインビットラインＭＢＬの電圧は高くなる。このとき、メインビットラインＭＢＬの電圧とレファレンス電圧を比較することによりセルデータを感知することができるようになる。セルデータを感知する動作は、センスアンプアレイ３０で行われる。
【００２０】
図７ａは、図６に示されているサブセルブロックのライトタイミング図である。
【００２１】
ｔ１区間でアドレスが遷移すると、ＡＴＤ（Address Transition Detection）信号によりチップがライト動作を開始する。
【００２２】
ｔ２、ｔ３区間は、ワードラインＷＬとプレートラインＰＬを活性化してセルの信号を感知する区間である。セルのデータが「ハイ」であれば、サブビットラインＳＢＬの電圧が上昇してＮＭＯＳトランジスタＮ１に流れる電流が大きくなり、レファレンスレベルよりメインビットラインＭＢＬの電圧が低くなる。逆に、セルのデータが「ロー」であれば、サブビットラインＳＢＬの電圧が下降してＮＭＯＳトランジスタＮ１に流れる電流が小さくなり、レファレンスレベルよりメインビットラインＭＢＬの電圧が高くなる。
【００２３】
ｔ４区間は、制御信号ＳＢＳＷ２を「ハイ」にしてセルフブースティングを用意する区間である。セルフブースティングに対しては下記で説明する。ｔ５区間は、「ハイ」レベルをライトする区間である。ＳＢＳＷ２が「ハイ」の状態でＳＢＰＵを「ハイ」にするとＳＢＳＷ２、ワードラインＷＬ、サブビットラインＳＢＬが「ハイ」に駆動される。これらの信号の電圧は、セルフブースティングによりＶＰＰ以上に上昇する。この区間ではワードラインＷＬが「ハイ」、ビットラインＳＢＬが「ハイ」及びプレイとラインＰＬが「ロー」であるので、セルに自動的に「１」が書き込まれる。
【００２４】
ｔ６区間は、「ロー」レベルをライトする区間である。制御信号ＳＢＰＤ、ＳＢＳＷ２を非活性化してＳＢＳＷ１を活性化すると、メインビットラインＭＢＬから提供された「０」がサブビットラインＳＢＬに提供される。このとき、プレートラインＰＬの電圧は「ハイ」であるので、セルには「０」が書き込まれる。もし、ビットラインから提供された信号が「１」であればプレートラインＰＬの電圧も「ハイ」であり、サブビットラインＳＢＬの電圧も「ハイ」であるので、セルのデータは変化せずｔ５区間で書き込まれた「１」が維持される。
【００２５】
参考に、マルチビットセルを実現する場合は初期のセル貯蔵ノードの状態を安定させてセンシングマージンを向上させるため、ワードラインＷＬをｔ２区間で活性化させてプレートラインＰＬをｔ３で活性化させることにより、ワードラインをプレートラインより先に活性化させる。さらに、ｔ２区間でＳＢＰＤを引続き「ハイ」状態にしてセルのデータを「０」に初期化する。初期化を終了した後、ＳＢＰＤを「ロー」に非活性化してプレートラインＰＬを「ハイ」にする。逆にｔ６区間で「０」を書き込んだ後は、ワードラインＷＬをｔ７区間で非活性化させてプレートラインＰＬをｔ８で非活性化させることにより、プレートラインＰＬより一定時間先にワードラインＷＬを非活性化させる。
【００２６】
図７ｂは、図６に示されているサブセルブロックのリード動作を示すタイミング図である。
【００２７】
ｔ２〜ｔ６区間の動作は、図１０について説明した通りである。ただ、リード動作においてはセンスアンプ（図示省略）で感知したデータを外部に出力するとの点が異なるだけである。
【００２８】
ｔ５及びｔ６区間ではリストア動作を行う。リストア動作は、センスアンプ（図示省略）で感知したデータを臨時貯蔵してから再びセルに書き込む動作であり、センスアンプに貯蔵されていたデータはビットラインを介してセルに提供されるのでライト動作と類似する。ｔ５区間では、ライト動作と同様にセルに「１」が自動的に書き込まれる。ｔ６区間でビットラインに「０」が提供されると「０」が書き込まれ、ビットラインに「１」が提供されるとｔ５で書き込まれた「１」が維持される。
【００２９】
図８ａ〜図８ｄは、図１に示されている入／出力パッド及び入／出力バッファの構成を示すブロック図である。
【００３０】
図８ａでＤＱ＿０〜ＤＱ＿１５はデータパッド６１０、６２０である。データパッド６１０、６２０はデータ入／出力バッファ５００と連結される。データ入／出力バッファ５００は、下位バイト領域５１０と上位バイト領域５２０ に区分される。ＤＱ＿０〜ＤＱ＿７は下位バイト領域５１０に連結され、ＤＱ＿８〜ＤＱ＿１５は上位バイト領域５２０に連結される。上位バイトに属するビットのうちＤＱ＿１５は、Ａ＿ＬＳＢ信号に用いられてスイッチ制御部３００に提供される。Ａ＿ＬＳＢ信号は追加アドレス信号に該当する。例えば、システムバスが１バイト単位でデータを処理し、メモリ装置は２バイトでデータを処理する場合を仮定する。メモリ装置を効率的に利用するためには、１つのメモリアドレスに２バイトのデータを貯蔵しなければならない。しかし、システムが１バイト単位でデータを処理するので、メモリ装置は２つのバイトを区別して処理できなければならない。このとき、制御信号Ａ＿ＬＳＢを利用すればメモリ装置に入／出力されるデータを１バイト単位で処理することができる。
【００３１】
図８ｂは、基本的に図８ａと同様の構成を有する。ただ、Ａ＿ＬＳＢ信号が上位バイトに属する任意のビット（ＤＱ＿８〜ＤＱ＿１４）から提供されるとの点で異なる。
【００３２】
図８ｃに示されている実施の形態は、図８ａ及び図８ｂに示されている実施の形態とは別に複数の上位バイト領域を有する。それぞれの上位バイト領域ではＡ＿ＬＳＢに対応するＡ0＿ＬＳＢ〜Ａn＿ＬＳＢが存在する。これらは、それぞれの上位バイト領域に存在する最上位ビットから出力される。Ａ0＿ＬＳＢ〜Ａn＿ＬＳＢは、図８ａのＡ＿ＬＳＢと同様に追加アドレス信号として用いられる。
【００３３】
図８ｄは、基本的に図８ｃと同様の構成を有する。ただ、Ａ0＿ＬＳＢ〜Ａn＿ＬＳＢが各上位バイト領域に属する任意のビットから提供されるとの点で異なる。
【００３４】
図９ａ及び図９ｂは、図１に示されているスイッチアレイ４００、データ入／出力バッファ５００及びセンスアンプアレイ３０の連結の構成を示す図である。
【００３５】
データ入／出力バッファ５００はＩ／Ｏバスと連結される。Ｉ／Ｏバスは、下位バイトバスＬＢ＿ＢＵＳと上位バイトバスＵＢ＿ＢＵＳに区分される。下位バイトバスＬＢ＿ＢＵＳはｍ個のビット、上位バイトバスＵＢ＿ＢＵＳはｎ個のビットで構成される。下位バイトバスＬＢ＿ＢＵＳは、データ入／出力バッファ５００の下位バイト領域５１０と連結され、上位バイトバスＵＢ＿ＢＵＳはデータ入／出力バッファの上位バイト領域５２０と連結される。センスアンプアレイ３０に含まれたそれぞれのセンスアンプは、下位バイト領域３１と上位バイト領域３２に区分される。
【００３６】
スイッチアレイ４００は、下位バイトバスＬＢ＿ＢＵＳとセンスアンプアレイ３０の下位バイト領域３１を連結する第１のスイッチ４１０、下位バイトバスＬＢ＿ＢＵＳとセンスアンプアレイ３０の上位バイト領域３２を連結する第２のスイッチ４２０、及び上位バイトバスＵＢ＿ＢＵＳとセンスアンプアレイ３０の上位バイト領域３２を連結する第３のスイッチ４３０を含む。第２のスイッチ４２０は、ｎ個のセンスアンプビットのうちｍ個のビットを下位バイトバスＬＢ＿ＢＵＳに伝達するスイッチである。
【００３７】
図９ｂは、図９ａに示されているスイッチアレイ４００及びデータ入／出力バッファ５００に制御信号を追加して示した図である。制御信号ＬＢ＿ＥＮ及びＢｙｔｅ＿ＥＮをＯＲ演算した結果を利用してデータ入／出力バッファ５００の下位バイト領域５１０を制御する。第１のスイッチ４１０のオン／オフは、制御信号ＬＢ＿ＳＷ＿ＥＮにより制御される。第２のスイッチ４２０のオン／オフは、制御信号Ｂｙｔｅ＿ＳＷ＿ＥＮにより制御される。第３のスイッチ４３０のオン／オフは、制御信号ＵＢ＿ＳＷ＿ＥＮにより制御される。
【００３８】
図１０は、図９に示されているスイッチアレイ４００の詳細な構成を示す図である。本実施の形態において第１のスイッチ４１０、第２のスイッチ４２０及び第３のスイッチ４３０は全て同様の構成を有する。各スイッチは、全て所定の個数のトランスミッションゲートが並列に配列された構成である。第１のスイッチ４１０に含まれたトランスミッションゲートはＬＢ＿ＳＷ＿ＥＮにより制御され、第２のスイッチ４２０に含まれたトランスミッションゲートはＢｙｔｅ＿ＳＷ＿ＥＮにより制御され、第３のスイッチ４３０に含まれたトランスミッションゲートはＵＢ＿ＳＷ＿ＥＮにより制御される。
【００３９】
図１１は、図１に示されているセンスアンプアレイ３０及びカラムディコーダ２００の構成を示す図である。前述のように、センスアンプアレイ３０に含まれたそれぞれのセンスアンプは、下位バイト領域３１と上位バイト領域３２に区分される。センスアンプアレイは、カラムディコーダ２００の出力信号Ｙ＜０＞〜Ｙ＜ｎ＞により制御される。
【００４０】
図１２ａ及び図１２ｂは、図１に示されているスイッチ制御部３００の詳細な回路を示す図である。スイッチ制御部３００は制御信号Ａ＿ＬＳＢ、／Ｂｙｔｅ、／ＬＢ、／ＵＢ及びカラムディコーダの出力が入力され、制御信号ＬＢ＿ＳＷ＿ＥＮ、ＵＢ＿ＳＷ＿ＥＮ、Ｂｙｔｅ＿ＳＷ＿ＥＮ、ＬＢ＿ＥＮ及びＵＢ＿ＥＮを提供する回路を示す。
【００４１】
先ず、図１２ａに対し説明する。図１２ａの回路は、データ入／出力バッファ５００に提供する制御信号ＬＢ＿ＥＮ及びＵＢ＿ＥＮと、中間過程で用いられる制御信号Ｂｙｔｅ＿ＥＮ、Ｂｙｔｅ＿ＢＵＦ、Ａ＿ＬＳＢ＿０及びＡ＿ＬＳＢ＿１を生成して出力する。
【００４２】
／Ｂｙｔｅ信号は、下位バイト領域の活性化の可否を決定する信号である。／Ｂｙｔｅ信号をバッファリングしてＢｙｔｅ＿ＢＵＦ信号を出力し、Ｂｙｔｅ＿ＢＵＦをインバーティングしてＢｙｔｅ＿ＥＮ信号を出力する。
【００４３】
／ＬＢ信号は、下位バイトの活性化の可否を決定する信号である。／ＬＢをバッファリングした信号とＢｙｔｅ＿ＢＵＦ信号をＡＮＤ演算した後インバーティングするとＬＢ＿ＥＮ信号が発生する。すなわち、／Ｂｙｔｅ信号が「ロー」のときＢｙｔｅ＿ＢＵＦ信号は「ロー」であるので、／ＬＢ信号に係わりなくＬＢ＿ＥＮ信号が「ハイ」となる。逆に、／Ｂｙｔｅ信号が「ハイ」のときＢｙｔｅ＿ＢＵＦ信号は「ハイ」であるので、／ＬＢ信号に応じてＬＢ＿ＥＮ信号のレベルが調整される。
【００４４】
／ＵＢ信号は、上位バイトの活性化の可否を調整する信号である。／ＵＢをバッファリングした信号をインバーティングした信号とＢｙｔｅ＿ＢＵＦ信号をＡＮＤ演算すればＵＢ＿ＥＮが発生する。すなわち、／Ｂｙｔｅ信号が「ロー」のときＢｙｔｅ＿ＢＵＦ信号は「ロー」であるので、／ＬＢ信号に係わらずＵＢ＿ＥＮ信号が「ロー」となる。逆に、／Ｂｙｔｅ信号が「ハイ」のときＢｙｔｅ＿ＢＵＦ信号は「ハイ」であるので、／ＵＢ信号に応じてＵＢ＿ＥＮ信号のレベルが調整される。
【００４５】
Ａ＿ＬＳＢ信号は、上位バイトのデータを下位バイトのデータに切り換えるための信号である。Ａ＿ＬＳＢ信号とＢｙｔｅ＿ＥＮ信号をＡＮＤ演算すればＡ＿ＬＳＢ＿１が発生し、Ａ＿ＬＳＢ信号とＢｙｔｅ＿ＥＮ信号をＡＮＤ演算してこれをインバーティングすればＡ＿ＬＳＢ＿０が発生する。すなわち、／Ｂｙｔｅ信号が「ロー」のときＢｙｔｅ＿ＥＮ信号は「ハイ」であるので、Ａ＿ＬＳＢ信号に応じてＡ＿ＬＳＢ＿１又はＡ＿ＬＳＢ＿０のうち１つの信号は「ハイ」状態となり、他の信号は「ロー」状態となる。逆に、／Ｂｙｔｅ信号が「ハイ」のときＢｙｔｅ＿ＥＮ信号は「ロー」であるので、Ａ＿ＬＳＢ信号に係わらずＡ＿ＬＳＢ＿０信号は常に「ハイ」、Ａ＿ＬＳＢ＿１は常に「ロー」となる。
【００４６】
図１２ｂは、図１２ａで生成された信号Ａ＿ＬＳＢ＿０、Ａ＿ＬＳＢ＿１、ＵＢ＿ＥＮ、Ｂｙｔｅ＿ＥＮ及びカラムディコーダ２００の出力Ｙ＜ｎ＞を利用して制御信号ＬＢ＿ＳＷ＿ＥＮ、ＵＢ＿ＳＷ＿ＥＮ及びＢｙｔｅ＿ＳＷ＿ＥＮを出力する。
【００４７】
第１のスイッチ（図９ｂの４１０）のオン／オフを制御する制御信号ＬＢ＿ＳＷ＿ＥＮは、Ａ＿ＬＳＢ＿０とカラムディコーダ２００の出力Ｙ＜ｎ＞をＡＮＤ演算して得る。第２のスイッチ（図９ｂの４２０）のオン／オフを制御する制御信号Ｂｙｔｅ＿ＳＷ＿ＥＮは、Ａ＿ＬＳＢ＿１、Ｂｙｔｅ＿ＥＮ及びカラムディコーダ２００の出力Ｙ＜ｎ＞をＡＮＤ演算して得る。第３のスイッチ（図９ｂの４３０）のオン／オフを制御する制御信号ＵＢ＿ＳＷ＿ＥＮは、Ｂｙｔｅ＿ＥＮをインバーティングした信号、ＵＢ＿ＥＮ及びカラムディコーダ２００の出力Ｙ＜ｎ＞をＡＮＤ演算して得る。各信号の機能に対しては下記で詳しく説明する。
【００４８】
図１３ａ〜図１３ｄは、本発明に係るスイッチアレイ４００、センスアンプアレイ３０及びデータ入／出力バッファ５００の動作を示すタイミング図である。
【００４９】
図１３ａは、第１のスイッチ４１０のみ活性化されてセンスアンプアレイ３０の下位バイト領域３１にあるデータが、データ入／出力バッファ５００の下位バイト領域５１０に提供される状態を示すタイミング図である。この場合は、／Ｂｙｔｅ信号が「ハイ」に非活性化されて／ＬＢは「ロー」に活性化され、／ＵＢは「ハイ」に非活性化された場合である。このとき、Ｂｙｔｅ＿ＥＮは「ロー」、Ｂｙｔｅ＿ＢＵＦは「ハイ」、ＬＢ＿ＥＮは「ハイ」、ＵＢ＿ＥＮは「ロー」、Ａ＿ＬＳＢ＿０は「ハイ」、Ａ＿ＬＳＢ＿１は「ロー」となる（図１２ａを参照）。
【００５０】
Ａ＿ＬＳＢ＿０が「ハイ」であるのでＬＢ＿ＳＷ＿ＥＮは「ハイ」となり、ＵＢ＿ＥＮが「ロー」であるのでＵＢ＿ＳＷ＿ＥＮが「ロー」となる（図１２ｂを参照）。したがって、データ入／出力バッファ５００の上位バイト領域５２０が非活性化される（図９ｂを参照）。ＬＢ＿ＥＮが「ハイ」になると、ＬＢ＿ＥＮとＢｙｔｅ＿ＥＮをＯＲ演算したときその結果が「ハイ」となるので、データ入／出力バッファ５００の下位バイト領域５１０が活性化される（図９ｂを参照）。このとき、センスアンプアレイ３０の下位バイト領域３１にあるデータはデータ入／出力バッファ５００の下位バイト領域５１０に出力される。
【００５１】
図１３ｂは、第３のスイッチ４３０のみ活性化されてセンスアンプアレイの上位バイト領域３２にあるデータが、データ入／出力バッファ５００の上位バイト領域５２０に提供される場合に対するタイミング図である。この場合は、／Ｂｙｔｅ信号が「ハイ」に非活性化されて／ＬＢは「ハイ」に非活性化され、／ＵＢは「ロー」に活性化された場合である。このとき、Ｂｙｔｅ＿ＥＮは「ロー」、Ｂｙｔｅ＿ＢＵＦは「ハイ」、ＬＢ＿ＥＮは「ロー」、ＵＢ＿ＥＮは「ハイ」、Ａ＿ＬＳＢ＿０は「ハイ」、Ａ＿ＬＳＢ＿１は「ロー」となる（図１２ａを参照）。
【００５２】
Ａ＿ＬＳＢ＿０が「ハイ」であるのでＬＢ＿ＳＷ＿ＥＮは「ハイ」となり、ＵＢ＿ＥＮが「ハイ」であるのでＵＢ＿ＳＷ＿ＥＮが「ハイ」となる（図１２ｂを参照）。したがって、データ入／出力バッファ５００の上位バイト領域５２０が活性化される（図９ｂを参照）。ＬＢ＿ＥＮが「ロー」になると、ＬＢ＿ＥＮとＢｙｔｅ＿ＥＮをＯＲ演算したときその結果が「ロー」となるので、データ入／出力バッファ５００の下位バイト領域５１０が非活性化される（図９ｂを参照）。このとき、センスアンプアレイ３０の上位バイト領域３２にあるデータはデータ入／出力バッファ５００の上位バイト領域５２０に出力される。
【００５３】
図１３ｃは、第１のスイッチ４１０及び第３のスイッチ４３０が活性化されてセンスアンプアレイ３０の下位バイト領域３１にあるデータがデータ入／出力バッファ５００の下位バイト領域５１０に出力され、センスアンプアレイ３０の上位バイト領域３２にあるデータはデータ入／出力バッファ５００の上位バイト領域５２０に出力される。詳しい動作は、前述と類似するので省略する。
【００５４】
図１３ｄは、第１のスイッチ４１０と第２のスイッチ４２０が交互に活性化される場合を示す図である。この場合は、／Ｂｙｔｅ信号が「ロー」に活性化されて／ＬＢ及び／ＵＢは「ハイ」に非活性化された場合である。このとき、Ｂｙｔｅ＿ＥＮは「ハイ」、Ｂｙｔｅ＿ＢＵＦは「ロー」、ＬＢ＿ＥＮは「ハイ」、ＵＢ＿ＥＮは「ロー」となり、Ａ＿ＬＳＢ＿０はＡ＿ＬＳＢをインバーティングした信号となり、Ａ＿ＬＳＢ＿１はＡ＿ＬＳＢと同じ値になる（図１２ａを参照）。
【００５５】
カラムディコーダ２００の出力Ｙ＜ｎ＞が活性化されると、Ｂｙｔｅ＿ＥＮが「ハイ」であるのでＵＢ＿ＳＷ＿ＥＮは「ロー」、ＬＢ＿ＳＷ＿ＥＮはＡ＿ＬＳＢ＿０と同じであり、Ｂｙｔｅ＿ＳＷ＿ＥＮはＡ＿ＬＳＢ＿１と同じである。したがって、Ａ＿ＬＳＢが「ハイ」であればＬＢ＿ＳＷ＿ＥＮは「ロー」、Ｂｙｔｅ＿ＳＷ＿ＥＮは「ハイ」となり、Ａ＿ＬＳＢが「ロー」であればＬＢ＿ＳＷ＿ＥＮは「ハイ」、Ｂｙｔｅ＿ＳＷ＿ＥＮは「ロー」となる（図１２ｂを参照）。したがって、データ入／出力バッファ５００の上位バイト領域５２０は非活性化され、下位バイト領域５１０は活性化される（図９ｂを参照）。
【００５６】
メモリ装置の内部ではデータが２バイト単位で処理され、システムバスでは１バイト単位でデータが処理される場合を例に挙げて説明する。システムでは１バイト単位で住所が指定され、メモリ装置では２バイト単位で住所が指定される。したがって、システムで用いるアドレスのビット数がメモリで用いるアドレスより１つ多くなければならない。本発明では、足りないアドレスビットを取り替えるため上位バイト領域に属するデータビットＡ＿ＬＳＢをアドレスビットに用いる（図８ａ〜図８ｄを参照）。
【００５７】
データをメモリに貯蔵する過程は次の通りである。システムバスは１バイト単位でアドレスが指定され、データ入／出力バッファ５００の下位バイト領域５１０に提供する。このとき、Ａ＿ＬＳＢが「ハイ」になるとＡ＿ＬＳＢ＿１が「ハイ」となり、ＬＢ＿ＳＷ＿ＥＮが「ロー」、Ｂｙｔｅ＿ＳＷ＿ＥＮが「ハイ」となる。したがって、データ入／出力バッファ５００の下位バイト領域５１０は、第１のスイッチ４１０を経由してセンスアンプアレイ３０の下位バイト領域３１と連結される（図９ｂ、図１２ａ、図１２ｂを参照）。Ａ＿ＬＳＢが「ロー」となればＡ＿ＬＳＢ＿０が「ハイ」となり、ＬＢ＿ＳＷ＿ＥＮが「ハイ」、Ｂｙｔｅ＿ＳＷ＿ＥＮが「ロー」となる。したがって、データ入／出力バッファ５００の下位バイト領域５１０は、第２のスイッチ４２０を経由してセンスアンプアレイ３０の上位バイト領域３２と連結される。
【００５８】
データをセンスアンプアレイ３０からデータ入／出力バッファ５００に読み出す過程も前述と同様の方式で進められる。
【図面の簡単な説明】
【００５９】
【図１】本発明の１つの実施の形態に係るメモリ装置の構成を示すブロック図である。
【図２】図１に示されているメインビットラインプルアップ制御部１１、セルアレイブロック１００及びカラム選択制御部１２の構成を示す図である。
【図３】図２に示されているメインビットラインプルアップ制御部１１の構成を示す図である。
【図４】図２に示されているメインビットライン負荷制御部１３の構成を示す図である。
【図５】図２に示されているカラム選択制御部１２の構成を示す図である。
【図６】図２に示されているサブセルブロック１１０の詳細な構成を示す図である。
【図７ａ】図６に示されているサブセルブロック１１０に対しリード及びライト動作を行う場合のタイミング図である。
【図７ｂ】図６に示されているサブセルブロック１１０に対しリード及びライト動作を行う場合のタイミング図である。
【図８ａ】図１に示されているデータ入／出力バッファ５００及びデータパッド６００の構成を示す図である。
【図８ｂ】図１に示されているデータ入／出力バッファ５００及びデータパッド６００の構成を示す図である。
【図８ｃ】図１に示されているデータ入／出力バッファ５００及びデータパッド６００の構成を示す図である。
【図８ｄ】図１に示されているデータ入／出力バッファ５００及びデータパッド６００の構成を示す図である。
【図９ａ】図１に示されているスイッチアレイ４００、データ入／出力バッファ５００及びセンスアンプアレイ３０の連結の構成を示す図である。
【図９ｂ】図１に示されているスイッチアレイ４００、データ入／出力バッファ５００及びセンスアンプアレイ３０の連結の構成を示す図である。
【図１０】図９に示されているスイッチアレイ４００の構成を示す図である。
【図１１】図１に示されているセンスアンプアレイ３０及びカラムディコーダ２００の構成を示す図である。
【図１２ａ】図１に示されているスイッチ制御部３００の詳細な構成を示す図である。
【図１２ｂ】図１に示されているスイッチ制御部３００の詳細な構成を示す図である。
【図１３ａ】図１に示されているスイッチアレイ４００、センスアンプアレイ３０及びデータ入／出力バッファ５００の動作を示すタイミング図である。
【図１３ｂ】図１に示されているスイッチアレイ４００、センスアンプアレイ３０及びデータ入／出力バッファ５００の動作を示すタイミング図である。
【図１３ｃ】図１に示されているスイッチアレイ４００、センスアンプアレイ３０及びデータ入／出力バッファ５００の動作を示すタイミング図である。
【図１３ｄ】図１に示されているスイッチアレイ４００、センスアンプアレイ３０及びデータ入／出力バッファ５００の動作を示すタイミング図である。
【符号の説明】
【００６０】
１１   メインビットラインプルアップ制御部
１２   カラム選択制御部
１３   メインビットライン負荷制御部
２１   データバス部
３０   センスアンプアレイ
３１、５１０   下位バイト領域
３２、５２０   上位バイト領域
１００   セルアレイブロック
１１０   サブセルブロック
２００   カラムディコーダ
３００   スイッチ制御部
４００   スイッチアレイ
４１０   第１のスイッチ
４２０   第２のスイッチ
４３０   第３のスイッチ
５００   データ入／出力バッファ
６００、６１０、６２０   データパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１３ｄ】
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