(57)【要約】【課題】静電気によるチャージアップダメージを検出することのできるチャージアップダメージ評価用半導体装置とその評価方法を提供する。【解決手段】シリコン基板９と、このシリコン基板９上に形成された第一の絶縁膜１０と、この第一の絶縁膜１０上に形成されシリコン基板９に接続された第一の導電層６と、この第一の導電層６上に形成された第二の絶縁膜１１と、この第二の絶縁膜１１上に形成されアンテナとなる第二の導電層８と、この第二の導電層８上に形成された第三の絶縁膜１２とを備えている。【選択図】  図１
2004253610.tif 000002
【特許請求の範囲】
【請求項１】
基板と、この基板上に形成された第一の絶縁膜と、この第一の絶縁膜上に形成され前記基板に接続された第一の導電層と、この第一の導電層上に形成された第二の絶縁膜と、この第二の絶縁膜上に形成されアンテナとなる第二の導電層と、この第二の導電層上に形成された第三の絶縁膜とを備えたチャージアップダメージ評価用半導体装置。
【請求項２】
前記第三の絶縁膜は帯電し易い材料である請求項１記載のチャージアップダメージ評価用半導体装置。
【請求項３】
前記第三の絶縁膜は凹凸を有する請求項１または請求項２記載のチャージアップダメージ評価用半導体装置。
【請求項４】
少なくとも第二の導電層の上部の第三の絶縁膜に幾何学模様を形成している請求項１、請求項２または請求項３記載のチャージアップダメージ評価用半導体装置。
【請求項５】
第三の絶縁膜の上面が多数の平行なスリットのあるスリット形状である請求項１、請求項２、請求項３または請求項４記載のチャージアップダメージ評価用半導体装置。
【請求項６】
第三の絶縁膜の上部に多数のスリットを放射形状に形成した請求項１、請求項２、請求項３または請求項４記載のチャージアップダメージ評価用半導体装置。
【請求項７】
第三の絶縁膜の上部にスリットを渦巻状に形成した請求項１、請求項２、請求項３または請求項４記載のチャージアップダメージ評価用半導体装置。
【請求項８】
第二の導電層に接続されたアンテナ部の面積と第一の導電層と第二の導電層で形成されたキャパシタ部分の面積の比が大きい請求項１または請求項２記載のチャージアップダメージダメージ評価用半導体装置。
【請求項９】
第二の絶縁膜の膜厚に対する第一の絶縁膜の膜厚の比が大きい請求項１、請求項２または請求項８記載のチャージアップダメージ評価用半導体装置。
【請求項１０】
半導体製造工程において静電気によりチャージアップされた請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８または請求項９記載のチャージアップダメージ評価用半導体装置を光学式欠陥検査装置にて検査し、静電気起因で発生した欠陥の検出数から欠陥発生率を算出することを特徴とするチャージアップダメージ評価方法。
【請求項１１】
請求項５記載のチャージアップダメージ評価用半導体装置を光学式欠陥検査装置にて検査し、静電気起因で発生した欠陥の検出数から欠陥発生率を算出するチャージアップダメージ評価方法であって、半導体製造工程における洗浄工程で洗浄液からチャージアップダメージ評価用半導体製造装置を引き上げる際に、第三の絶縁膜上部の前記スリットに対して平行な方向に引き上げる場合と、前記スリットに対して垂直な方向に引き上げる場合とに分離して行い、引き上げた各チャージアップダメージ評価用半導体製造装置を前記光学式欠陥検査装置により検査することを特徴とするチャージアップダメージ評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造工程における、チャージアップダメージ評価用半導体装置とその評価方法に関する。
【０００２】
【従来の技術】
素子の微細化、高集積化に伴い、ＭＯＳトランジスタ等のゲート酸化膜の薄膜化、配線の微細化が進んできている。そのため、半導体製造プロセスにおけるチャージアップによる酸化膜へのダメージ防止がますます重要になってきている。これまでもイオン注入などのイオンビーム照射プロセスやプラズマによるドライエッチング工程における薄い酸化膜のチャージアップダメージが問題視されていたため、図１１で示すようなアンテナ付きＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタによってチャージアップダメージ評価を行っていた（例えば特許文献１参照）。
【０００３】
図１１において、１０１はシリコン基板、１０２はキャパシタ領域となる薄膜ゲート酸化膜、１０３は素子分離酸化膜、１０４はアンテナ電極となるポリシリコン膜を示している。アンテナ付きＭＯＳキャパシタの構造は、シリコン基板１０１上に素子分離酸化膜１０３を形成し、その後薄膜ゲート酸化膜１０２を堆積し、そして全面にポリシリコン膜１０４を堆積している。アンテナ付きＭＯＳキャパシタには一般的に１〜１０６倍までのアンテナ比：Ａ（Ａ＝アンテナ電極面積／キャパシタ面積）をもったキャパシタを対数比で複数個備えてある。
【０００４】
このアンテナ付きＭＯＳキャパシタでのチャージアップダメージの評価方法は、このアンテナ付きＭＯＳキャパシタにイオン注入等の処理を施し、その後ＭＯＳキャパシタの絶縁膜に電圧を印加することで電気的ストレスを与え、絶縁膜が絶縁破壊されるのに至る時の電圧を測定し、ある閾値電圧（例えば、８ＭＶ／ｃｍ）以下のチップを不良個所と見なしてキャパシタの故障（ゲート酸化膜の破壊）率を算出することによって行う。このアンテナ付きＭＯＳキャパシタが破壊されないようにプロセス条件を設定する。
【０００５】
【特許文献１】
特開平８−２０３９７１号公報（第２−３頁）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のチャージアップダメージ評価用アンテナ付きＭＯＳキャパシタでは、イオン注入、プラズマエッチング、電子線等による電荷の直接帯電でのゲート酸化膜１０２へのダメージに対しては感度が高いが、摩擦等で発生するような静電気に対しては感度が低いという問題を有していた。イオン注入などでは、アンテナ電極に大きな電界が印加される。印加された電界分布が不均一である時、印加された電界によって電流がゲート酸化膜１０２を通過する。この時大量の電荷がゲート酸化膜１０２を通過するためゲート酸化膜１０２の破壊が生じる。
【０００７】
一方、絶縁物間の摩擦などで発生する静電気によってアンテナ電極に印加される電界は大きいが電荷量は極微量であるため、ゲート酸化膜１０２を破壊するほどの電荷の流れ（電流）は生じない。このため、従来技術によるアンテナ付きＭＯＳキャパシタでは静電気によるチャージアップダメージに対して感度が低い。本発明は上記従来の問題点を解決するもので、静電気によるチャージアップダメージを検出することのできるチャージアップダメージ評価用半導体装置とその評価方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載チャージアップダメージ評価用半導体装置は、基板と、この基板上に形成された第一の絶縁膜と、この第一の絶縁膜上に形成され前記基板に接続された第一の導電層と、この第一の導電層上に形成された第二の絶縁膜と、この第二の絶縁膜上に形成されアンテナとなる第二の導電層と、この第二の導電層上に形成された第三の絶縁膜とを備えたものである。
【０００９】
請求項１記載チャージアップダメージ評価用半導体装置によれば、最上導電層が絶縁膜で覆われかつ少なくとも二層以上の導電層を有するものであって、基板へと接続されている第一の導電層と、アンテナとなる大面積パターンに接続された第二の導電層と、シリコン基板と第一の導電層間に第一の絶縁膜を有し、第一の導電層と第二の導電層間に第二の絶縁膜を有するので、静電気によるチャージアップに対して高感度である。すなわち、製造工程での処理により発生した静電気により、アンテナとなる第二の導電層下部に電荷による静電エネルギーが蓄えられ、静電気による高電界の印加により第一の導電層と第二の導電層間の絶縁膜を劣化させることにより、蓄積された静電エネルギーが放出され、第一の導電層と第二の導電層間の絶縁膜の物理的破壊が発生するため、静電気起因のチャージアップダメージを感度良く定量的に検出することができる。
【００１０】
請求項２記載のチャージアップダメージ評価用半導体装置は、請求項１において、前記第三の絶縁膜が帯電し易い材料である。
【００１１】
請求項２記載チャージアップダメージ評価用半導体装置によれば、請求項１と同様な効果のほか、高い感度を期待できる。
【００１２】
請求項３記載のチャージアップダメージ評価用半導体装置は、請求項１または請求項２において、前記第三の絶縁膜が凹凸を有するものである。
【００１３】
請求項２記載チャージアップダメージ評価用半導体装置によれば、請求項１と同様な効果のほか、チャージアップしやすくなる。
【００１４】
請求項４記載のチャージアップダメージ評価用半導体装置は、請求項１、請求項２または請求項３において、少なくとも第二の導電層の上部の第三の絶縁膜に幾何学模様を形成しているものである。
【００１５】
請求項４記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２または請求項３と同様な効果がある。
【００１６】
請求項５記載のチャージアップダメージ評価用半導体装置は、請求項１、請求項２、請求項３または請求項４において、第三の絶縁膜の上面が多数の平行なスリットのあるスリット形状である。
【００１７】
請求項５記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２、請求項３または請求項４と同様な効果がある。
【００１８】
請求項６記載のチャージアップダメージ評価用半導体装置は、請求項１、請求項２、請求項３または請求項４において、第三の絶縁膜の上部に多数のスリットを放射形状に形成したものである。
【００１９】
請求項６記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２、請求項３または請求項４と同様な効果がある。
【００２０】
請求項７記載チャージアップダメージ評価用半導体装置は、請求項１、請求項２、請求項３または請求項４において、第三の絶縁膜の上部にスリットを渦巻状に形成したものである。
【００２１】
請求項７記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２、請求項３または請求項４と同様な効果がある。
【００２２】
請求項８記載のチャージアップダメージ評価用半導体装置は、請求項１または請求項２において、第二の導電層に接続されたアンテナ部の面積と第一の導電層と第二の導電層で形成されたキャパシタ部分の面積の比が大きいものである。
【００２３】
請求項８記載チャージアップダメージ評価用半導体装置によれば、請求項１または請求項２と同様な効果のほか、静電気によるチャージアップに対して高感度である。
【００２４】
請求項９記載のチャージアップダメージ評価用半導体装置は、請求項１、請求項２または請求項８において、第二の絶縁膜の膜厚に対する第一の絶縁膜の膜厚の比が大きいものである。
【００２５】
請求項９記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２または請求項８と同様な効果のほか、静電気による印加電圧が大きくなる。
【００２６】
請求項１０記載のチャージアップダメージ評価方法は、半導体製造工程において静電気によりチャージアップされた請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８または請求項９記載のチャージアップダメージ評価用半導体装置を光学式欠陥検査装置にて検査し、静電気起因で発生した欠陥の検出数から欠陥発生率を算出することを特徴とするものである。
【００２７】
請求項１０記載チャージアップダメージ評価方法によれば、静電気に対して高感度化された評価用半導体装置の物理的破壊個所を検出し、欠陥発生率を算出することによって、静電気起因のチャージアップダメージを感度良く定量的に評価することができる。
【００２８】
請求項１１記載のチャージアップダメージ評価方法は、請求項５記載のチャージアップダメージ評価用半導体装置を光学式欠陥検査装置にて検査し、静電気起因で発生した欠陥の検出数から欠陥発生率を算出するチャージアップダメージ評価方法であって、半導体製造工程における洗浄工程で洗浄液からチャージアップダメージ評価用半導体製造装置を引き上げる際に、第三の絶縁膜上部の前記スリットに対して平行な方向に引き上げる場合と、前記スリットに対して垂直な方向に引き上げる場合とに分離して行い、引き上げた各チャージアップダメージ評価用半導体製造装置を前記光学式欠陥検査装置により検査することを特徴とするものである。
【００２９】
請求項１１記載チャージアップダメージ評価方法によれば、半導体装置の引き上げ方向に依存したチャージアップダメージを、引き上げ方向に対して平行な方向と垂直な方向に分離して測定するでき、チャージアップダメージをそれぞれ定量的に評価できる。
【００３０】
【発明の実施の形態】
以下、本発明に係るチャージアップダメージ評価用半導体装置とその評価方法としての各実施形態について、図面を参照しながら説明する。
【００３１】
（第一の実施形態）
本発明の第一の実施形態に係るチャージアップダメージ評価用半導体装置について図１から図５を参照しながら説明する。
【００３２】
図１（Ａ）は本実施の形態におけるチャージアップダメージ評価用半導体装置（以後テストデバイスとする）の表面構造を示し、図１（Ｂ）は図１（Ａ）のＸ−Ｙ線断面図を示す。５はシリコン（Ｓｉ）基板９と下部電極６と電気的に接続するためのコンタクト、８は電荷を蓄積するアンテナとなる大面積パターンを形成する上部電極、７は下部電極６と上部電極８とが交差する部分、１０はシリコン基板９上に堆積された層間絶縁膜、１１は層間絶縁膜１０上に堆積された層間絶縁膜、１２は層間絶縁膜１１上に堆積された層間絶縁膜をそれぞれ示している。絶縁膜１２は帯電しやすい材料例えば、プラズマＴＥＯＳ膜やプラズマ酸化膜を用いる。
【００３３】
このテストデバイスにおいて静電気によるチャージアップを検出する個所（以下検出部と称する）は、電荷を蓄積するアンテナとなる上部電極８（以下アンテナ部と称する）とシリコン基板に接続された下部電極６とが交差するキャパシタ部分（検出部）７の層間絶縁膜１１である。この検出部７とアンテナ部８の面積比を大きくする必要がある。例えば、検出部７の面積を１０μｍ２、検出部とアンテナ部の面積比が１００００００となるように構成する。また絶縁膜厚を従来技術のアンテナ付きＭＯＳキャパシタで用いられる絶縁膜厚に比べ厚くする。例えば、本実施の形態では、層間絶縁膜１１の膜厚を４００ｎｍ、層間絶縁膜１０の膜厚を４００ｎｍ、層間絶縁膜に比誘電率が４．２であるプラズマＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を用いた。このような構造をとることによって、単位面積当たり３．０×１０−３Ｃ／ｍ２の微小な静電気による帯電量でも検出対象となる絶縁膜が破壊され、高感度に静電気を検出することができる。
【００３４】
以下に上記構造とすることによって、静電気による帯電を感度良く検出することができる理由を述べる。
【００３５】
このテストデバイス表面が静電気によって帯電した場合、表面電位が上昇する。この電位の上昇によって、アンテナ部８で形成されているキャパシタに静電エネルギーが蓄積される。表面電位がある一定値以上になると、検出部７の層間絶縁膜１１に絶縁耐圧以上の電界が印加される。その絶縁耐圧以上の印加電界によって、検出部７の電極間にリーク電流が発生する。リーク電流によって一旦電荷の流れが形成されると、アンテナとなる上部電極８と層間絶縁膜１１との間に蓄積されていた電荷が、一気にシリコン基板９に流れる。この蓄積電荷の急激な放出によって検出部７の層間絶縁膜１１は電荷の流れによるジュール熱の発生により物理的に破壊される。
【００３６】
テストデバイスの最表面が帯電した際の、図１Ｂにおける等価回路を図２に示す。真空の誘電率をε０  、層間絶縁膜１０、１１の比誘電率をｋとすると、図３において、上部電極８と下部電極６とが交差する部分７の層間絶縁膜１１の静電容量をＣＡ（比誘電率：ｋ、絶縁膜厚：ｄ２、電極面積：ＳＡ、蓄積電荷量：ＱＸ）、その部分７の上部電極８上の層間絶縁膜１２の最表面に蓄積される電荷量をＱＡとし、上部電極８とＳｉ基板９との間の層間絶縁膜１０と層間絶縁膜１１とで形成される絶縁膜の静電容量をＣＢ（比誘電率：ｋ、絶縁膜厚：ｄ１＋ｄ２、電極面積：ＳＢ、蓄積電荷量：ＱＹ）、その上部電極８上の層間絶縁膜１２の最表面に蓄積される電荷量をＱＢ、上部電極８と下部電極６との間に印加される電圧をＶとすると、上部電極８と層間絶縁膜１１との間に蓄積される電荷による静電エネルギーＥ、静電容量ＣＡ、ＣＢ、印加電圧Ｖは以下のように表される。
【００３７】
【数１】
2004253610.tif 000003
【００３８】
発生した静電気に対して、テストデバイス表面のより少ない帯電量で破壊を発生させることが、より高感度にチャージアップを検出できることにつながる。
【００３９】
アンテナ部８と検出部７の層間絶縁膜１１が破壊されるためには、絶縁耐圧以上の電界が発生することと、破壊される絶縁膜に印加される電界によりリーク電流が発生する前に、アンテナ部８と層間絶縁膜１１との間に蓄積されていた電荷による静電エネルギー（Ｅ）が、検出部７の層間絶縁膜１１を破壊するのに十分である程蓄積されていることである。以後、アンテナ部８の面積を検出部７の面積で割った値（ＳＢ／ＳＡ）をアンテナ比（ＡＲ）とする。
【００４０】
発生する静電気に対してより高感度に破壊を発生させるためには、少ない帯電量を集めやすくするためのアンテナ部８の面積（ＳＢ）を大きくし、その蓄積電荷による静電エネルギー（Ｅ）を増大させ、蓄積電荷が即座にリークして失われないために対象絶縁膜１１の膜厚（ｄ２）を大きくし、また対象絶縁膜１１に印加される電圧を大きくするために、下部電極６とＳｉ基板９を接続し、層間絶縁膜１０の膜厚（ｄ１）を大きくする必要がある。
【００４１】
そこで、層間絶縁膜１０上に堆積されたＣＡとＣＢの値に依存する層間絶縁膜１１の膜厚（ｄ２：ｎｍ）に対する、静電気によって検出部７を破壊するのに十分なテストデバイス表面に帯電した電荷密度（Ｃ／ｍ２）の相関関係の計算結果を図３に示す。図３の横軸は層間絶縁膜１１の膜厚（ｄ２）を、縦軸は静電気によってテストデバイス表面に帯電した電荷密度（Ｃ／ｍ２）を示している。図３から、大きなアンテナ比でかつ層間絶縁膜１１の膜厚が大きいほど、より低い電荷密度で、検出部の層間絶縁膜１１を破壊するのに十分な静電エネルギーに達していることがわかる。
【００４２】
またシリコン基板９上に堆積された層間絶縁膜１０の膜厚（ｄ１：ｎｍ）に対する、静電気によって検出部７を破壊するのに十分なテストデバイス表面に帯電した電荷密度（Ｃ／ｍ２）の相関関係の計算結果を図４に示す。但し、層間絶縁膜１１の膜厚（ｄ２）は４００ｎｍに固定している。図４の横軸はＳｉ基板９上に堆積された層間絶縁膜１０の膜厚を、縦軸は静電気によってテストデバイス表面に帯電した電荷密度（Ｃ／ｍ２）を示している。図４から、大きなアンテナ比でかつ層間絶縁膜１０の膜厚が大きい、したがって第二の絶縁膜１１の膜厚に対する第一の絶縁膜１０の膜厚の比が大きいほど、より低い電荷密度で、検出部７の層間絶縁膜１１を破壊するのに十分な静電エネルギーに達していることがわかる。
【００４３】
また、ＣＡの値に影響する検出部７の面積に対する、静電気によってテストデバイス表面に帯電した電荷密度（Ｃ／ｍ２）の相関関係の計算結果を図５に示す。図５の横軸は検出部７の面積（図中の横軸の数値、例えば、１．００Ｅ−０８は１×１０−８を意味する。図６、図７の横軸の数値も同様である。）を、縦軸は静電気によってテストデバイス表面に帯電した電荷密度（Ｃ／ｍ２）を示している。図５から、大きなアンテナ比でかつ検出部の面積が大きいほど、より低い電荷密度で、検出部の層間絶縁膜１１を破壊するのに十分な静電エネルギーに達していることがわかる。
【００４４】
以上の結果から静電気の帯電に対してより高感度にテストデバイスが破壊されるためには、アンテナ比を１０００００以上とし、層間絶縁膜１０、１１の膜厚を４００ｎｍ以上に大きくしかつ検出部である上部電極８と下部電極６とが交差する部分７の面積を１０μｍ２以上にすることで可能となる。これらの条件を満たすことで、テストデバイスは、従来のチャージアップダメージ評価用アンテナ付きＭＯＳキャパシタよりも、静電気による帯電に対して感度が高くなり、チャージアップを検出しやすい。
【００４５】
次に本発明の第一の実施形態に係るチャージアップダメージ評価方法について説明する。
【００４６】
チャージアップダメージ評価を行いたい半導体製造装置で、上記の静電気による帯電に対して高感度であるテストデバイスの処理を行う。その評価対象の半導体製造装置での処理を行うことによって静電気が発生し、テストデバイス表面にある値以上の電荷が帯電すると、このテストデバイスのチャージアップ検出部に破壊が発生する。
【００４７】
その破壊が発生したテストデバイスを、光学式欠陥検査装置内に入れ、チップ内において各アンテナ比ごとに区切って検査領域を設定する。例えば、アンテナ比が１、１０、１００の３種類であれば、テスト１ではアンテナ比が１の領域のみ、テスト２ではアンテナ比１０の領域のみ、テスト３ではアンテナ比１００の領域のみを検査するように検査領域を設定する。また、チャージアップ検出部の破壊のみを検出し、パーティクル等の異物を検出しないように感度調整をする。これらの設定により、各アンテナ比ごとにチャージアップ検出部の破壊による欠陥数のみを検出することができる。これらの設定後、欠陥検査を実施することで検出された欠陥数から各アンテナ比ごとにテストデバイスの欠陥発生率を算出することができる。
以下に、静電気によるチャージアップダメージを第一の実施形態の構造で評価した例を示す。
【００４８】
式（１）から、蓄積される電荷による静電エネルギーは、蓄積される電荷量の増加につれて増加することがわかる。このことから、アンテナとなる上部電極８の面積を大きくし、蓄積される電荷量を増加させることにより、感度よくチャージアップダメージを発生させることが可能となる。ここで、シリコン基板９上に堆積された層間絶縁膜１０および層間絶縁膜１０上に堆積された層間絶縁膜１１の膜種をプラズマＴＥＯＳ膜（比誘電率：４．２）、膜厚を４００ｎｍ、検出部である上部電極８と下部電極６とが交差する部分７の面積を一定値（＝１０μｍ２）とし、アンテナ比が１、１０、１００、１０００、１００００、１０００００、１００００００となるように、図１（Ａ）を１チップ内に計７種類配置したようなテストデバイスで実験を行った。テストデバイスをチャージアップ評価用半導体製造装置で処理した。静電気のチャージアップにより発生した欠陥を光学式欠陥検査装置で検出し、その検出数から欠陥発生率を算出した。その結果を図６に示す。図６において、横軸がテストデバイスのアンテナ比、縦軸が欠陥発生率（％）を示している。図６からアンテナ比増加にともない、欠陥発生率も増加していることがわかる。また、アンテナ比１００００の時の式（１）、（２）、（３）、（４）に基づく計算より求めた、アンテナ部の上部電極８と層間絶縁膜１１との間に蓄積される電荷による静電エネルギーと欠陥発生率との相関関係を図７に示す。図７において、横軸がアンテナとなる上部電極８と層間絶縁膜１１との間に蓄積される電荷による静電エネルギー（Ｊ）、縦軸が欠陥発生率（％）を示している。図７より、静電エネルギーが１．０μＪ以上において急激に欠陥発生率が上昇した。
上述のように、本実施形態によれば、アンテナ比を大きくし、チャージアップの検出感度を上げたテストデバイスを用いて、光学式欠陥検査装置でチャージアップによる破壊を検出することで、静電気によるチャージアップダメージを定量的に評価することができる。
【００４９】
（第二の実施形態）
本発明の第二の実施形態に係るチャージアップ評価用半導体装置について図８から図１０を参照しながら説明する。図８は本発明の第二のチャージアップ評価用半導体装置の構造図を示す。図８（Ａ）は第二の実施の形態におけるテストデバイスの表面構造を示し、図８（Ｂ）は図８（Ａ）のＸ−Ｙ線断面図を示す。
【００５０】
５はシリコン基板９と下部電極６と電気的に接続するためのコンタクト、８は電荷を蓄積するアンテナとなる上部電極、７は下部電極６と上部電極８とが交差する部分、１０はシリコン基板９上に堆積された層間絶縁膜、１１は層間絶縁膜１０上に堆積された層間絶縁膜、１３は層間絶縁膜１１上に堆積された例えば多数の平行スリットを有するスリット状に加工した最上部絶縁膜（例えば、ピッチ：１μｍ）をそれぞれ示している。
本構造を用いることによって、方向性のあるチャージアップダメージの検出をすることができる。
（第三の実施形態）
以下、第二の実施形態のチャージアップ評価用半導体装置を用いて、チャージアップを測定した例を示す。評価方法は第一の実施の形態と同様である。
図９は洗浄液として例えば超純水による多槽式浸漬洗浄装置における、本発明のチャージアップ評価用半導体装置Ｐの引き上げ方法を示す。図９（Ａ）は引き上げ方向とスリット１４の方向を平行にした場合で、図９（Ｂ）は引き上げ方向とスリット１４の方向を垂直にした場合を示す。ここで図１０は、それぞれの方向についての引き上げ速度（ｍｍ／ｓ）と本発明のチャージアップ評価用半導体装置の破壊率との関係を示す図である。図１０において、横軸は半導体装置の引き上げ速度（ｍｍ／ｓ）を表し、縦軸は欠陥発生率（％）を表している。ここで、石英槽１５には超純水１６（比抵抗値：１８．０ＭΩ・ｃｍ）を満たしてある。この超純水１６に、本発明のチャージアップ評価用半導体装置を２分間浸漬し、リフターで引き上げた。
【００５１】
図１０から、図９（Ａ）の場合と図９（Ｂ）の場合のどちらにおいても、引き上げ速度が増加すると、欠陥発生率も増加している。これは、引き上げ速度が増加するにつれて、単位時間当たりに基板と石英槽１５内の超純水１６との間に働く摩擦力Ｆ’による仕事量が増加するためと考えられる。また、図９（Ａ）の引き上げ方向とスリット１４の方向が平行の時の方が、超純水１６と基板（Ｐ）との接触面積も大きくなる。また超純水１６が重力加速を受けてスリット１４間を流れやすくなっているため、結果的に、図９（Ｂ）の場合よりも図（Ａ）の場合の方が、超純水との間に働く摩擦力Ｆ’による仕事量が大きくなる。
【００５２】
したがって、その摩擦により静電気が発生し、スリット状に加工した最上部絶縁膜１３に蓄積される電荷量も、引き上げ速度の増加につれて増加することになり、第三の絶縁膜１３にかかる電圧Ｖも比例して増加し、半導体装置の破壊率が上昇することになる。
【００５３】
上述のように、本実施形態によれば、本発明の半導体装置の最上部絶縁膜１３の表面を、引き上げ方向と平行にスリット状に加工し、超純水１６と基板（Ｐ）との接触面積及び超純水１６の落下速度を促進させることで、絶縁体である超純水１６とスリット上に加工した最上部絶縁膜１３間での摩擦で生じる静電気にチャージアップダメージを定量的に評価することができる。
【００５４】
本実施形態では、半導体装置の引き上げ方向に依存したチャージアップダメージを、引き上げ方向に対して平行な方向と垂直な方向に分離して測定できる特徴を有している。
【００５５】
なお、最上部絶縁膜１３のスリットの形状を渦巻状に加工することにより、回転式枚葉洗浄装置での吐出された超純水と最上部絶縁膜１３との接触面積が大きくなり、静電気が発生しやすくなり、感度が上がる。
【００５６】
また、本発明は、第三の絶縁膜１３は凹凸を有するものでもよく、少なくとも第二の導電層８の上部の第三の絶縁膜１３に幾何学模様を形成してもよい。さらに、第三の絶縁膜１３の上部に多数のスリットを放射形状に形成してもよい。
【００５７】
【発明の効果】
請求項１記載チャージアップダメージ評価用半導体装置によれば、製造工程での処理により発生した静電気により、アンテナとなる第二の導電層下部に電荷による静電エネルギーが蓄えられ、静電気による高電界の印加により第一の導電層と第二の導電層間の絶縁膜を劣化させることにより、蓄積された静電エネルギーが放出され、第一の導電層と第二の導電層間の絶縁膜の物理的破壊が発生するため、静電気起因のチャージアップダメージを感度良く定量的に検出することができる。
【００５８】
請求項２記載チャージアップダメージ評価用半導体装置によれば、請求項１と同様な効果のほか、高い感度を期待できる。
【００５９】
請求項３記載チャージアップダメージ評価用半導体装置によれば、請求項１と同様な効果のほか、チャージアップしやすくなる。
【００６０】
請求項４記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２または請求項３と同様な効果がある。
【００６１】
請求項５記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２、請求項３または請求項４と同様な効果がある。
【００６２】
請求項６および請求項７記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２、請求項３または請求項４と同様な効果がある。
【００６３】
請求項８記載チャージアップダメージ評価用半導体装置によれば、請求項１または請求項２と同様な効果のほか、静電気によるチャージアップに対して高感度である。
【００６４】
請求項９記載チャージアップダメージ評価用半導体装置によれば、請求項１、請求項２または請求項８と同様な効果のほか、静電気による印加電圧が大きくなる。
【００６５】
請求項１０記載チャージアップダメージ評価方法によれば、静電気に対して高感度化された評価用半導体装置の物理的破壊個所を検出し、欠陥発生率を算出することによって、静電気起因のチャージアップダメージを感度良く定量的に評価することができる。
【００６６】
請求項１１記載チャージアップダメージ評価方法によれば、半導体装置の引き上げ方向に依存したチャージアップダメージを、引き上げ方向に対して平行な方向と垂直な方向に分離して測定するでき、チャージアップダメージをそれぞれ定量的に評価できる。
【図面の簡単な説明】
【図１】（Ａ）は本発明のチャージアップダメージ評価用半導体装置の表面構造を示す表面図、（Ｂ）は（Ａ）のＸ−Ｙ線の断面を示す図である。
【図２】半導体製造装置によって本発明のチャージアップダメージ評価用半導体装置の最表面が帯電した時の図１（Ｂ）における等価回路を示す説明図である。
【図３】異なるアンテナ比において、層間絶縁膜１０上に堆積された層間絶縁膜１１の膜厚（ｎｍ）に対する、静電気によってテストデバイス表面に帯電した電荷密度の相関関係を示す図である。
【図４】異なるアンテナ比において、層間絶縁膜１０の膜厚（ｎｍ）に対する、静電気によってテストデバイス表面に帯電した電荷密度の相関関係図を示す図である。
【図５】異なるアンテナ比において、上部電極８とＳｉ基板と接続された下部電極６が交差する部分７の面積に対する、静電気によってテストデバイス表面に帯電した電荷密度の相関関係図を示す図である。
【図６】本発明のチャージアップ評価用半導体装置の光学式欠陥検査装置による欠陥の検出数から算出した欠陥発生率の結果を示す、アンテナ比に対する相関関係を示す図である。
【図７】アンテナとなる上部電極８と層間絶縁膜１１との間に蓄積される電荷による静電エネルギー（Ｊ）と欠陥発生率との相関関係を示す図である。
【図８】（Ａ）は本発明の第二のチャージアップダメージ評価用半導体装置の表面構造を示す表面図、（Ｂ）は（Ａ）のＸ−Ｙ線の断面構造を示す図である。
【図９】（Ａ）は本発明の第三の実施の形態におけるチャージアップ評価用半導体装置の槽からの引き上げ方法において、引き上げ方向とスリットの方向が平行な場合の説明図、（Ｂ）は引き上げ方向とスリットの方向が垂直である場合の説明図である。
【図１０】半導体装置のチャージアップダメージによる欠陥発生率と半導体装置の洗浄装置からの引き上げ速度の関係を示す関係図である。
【図１１】従来のチャージアップダメージ評価用アンテナ付きＭＯＳキャパシタの断面構造を示す図である。
【符号の説明】
５        コンタクト
６        下部電極
７        下部電極と上部電極とが交差する部分
８        アンテナとなる上部電極
９        シリコン基板
１０    第一の層間絶縁膜
１１    第二の層間絶縁膜
１２    第三の絶縁膜
１３    スリット状に加工した第三の絶縁膜
１４    スリット
１５    石英槽
１６    超純水
１０１              シリコン基板
１０２              キャパシタ領域となる薄膜ゲート酸化膜
１０３              素子分離酸化膜
１０４              アンテナ電極となるポリシリコン膜
【図１】
2004253610.tif 000004
【図２】
2004253610.tif 000005
【図３】
2004253610.tif 000006
【図４】
2004253610.tif 000007
【図５】
2004253610.tif 000008
【図６】
2004253610.tif 000009
【図７】
2004253610.tif 000010
【図８】
2004253610.tif 000011
【図９】
2004253610.tif 000012
【図１０】
2004253610.tif 000013
【図１１】
2004253610.tif 000014