(57)【要約】【課題】  高集積低電力高速度の強誘電体記憶素子は配線と直交する方向に配列された導電膜パターンを具備する。 【解決手段】  導電膜パターンは、下部の多数の強誘電体記憶セルに共通でに連結される。導電膜パターンはその上部の配線に選択的に電気的に連結される。したがって、速度低下なしに、配線に連結される強誘電体記憶セルの個数を増加させることができるので、強誘電体記憶セルアレイの効率を極大化することができ、結果的に、チップの大きさを減らすことができる。【選択図】  図５Ａ
2004274048.tif 000002
【特許請求の範囲】
【請求項１】
各々下部電極、強誘電体膜及び上部電極で構成され、行及び列方向に半導体基板上に配置された強誘電体キャパシタ積層構造と、
前記強誘電体キャパシタ積層構造の上部に配置され、それらに電気的に連結され、列方向に伸長し、行方向に配置された金属配線とを含み、
前記各金属配線は行方向に配列された少なくとも４個以上の強誘電体キャパシタ積層構造に共通に電気的に接続されることを特徴とする強誘電体記憶素子。
【請求項２】
前記強誘電体キャパシタ積層構造及び前記金属配線の間に、これらを電気的に連結させる導電膜パターンをさらに含み、
前記各導電膜パターンは列方向に隣接した二つの強誘電体キャパシタ積層構造と重畳するように、列方向に伸長すると同時に、行方向に少なくとも４個の強誘電体キャパシタ積層構造に重畳するように行方向に伸長して、少なくとも８個の強誘電体キャパシタ積層構造に電気的に共通に連結され、行及び列方向に配置され、
前記各導電膜パターンの上部には、それらと直交するように、少なくとも二つの金属配線が配置していることを特徴とする請求項１に記載の強誘電体記憶素子。
【請求項３】
行方向に少なくとも４個、列方向に二つ配列された少なくとも４＊２個の強誘電体キャパシタ積層構造の上部電極は互いに連結されて、一つの共通上部電極を構成し、
前記各共通上部電極の上部にそれらと直交するように、少なくとも二つの金属配線が配置していることを特徴とする請求項１に記載の強誘電体記憶素子。
【請求項４】
前記各導電膜パターンは行方向に４個及び列方向に二つずつ配列された４＊２個の強誘電体積層構造の４＊２個の上部電極を覆い、これらに共通に電気的に連結され、二つの金属配線が各導電膜パターンと直交し、
奇数列の金属配線は奇数行の導電膜パターンに電気的に連結され、偶数列の金属配線は偶数番目の行の導電膜パターンに電気的に連結されることを特徴とする請求項２に記載の強誘電体記憶素子。
【請求項５】
前記各導電膜パターンは行方向に２ｋ＋１個、列方向に二つずつ配置された２ｋ＋１＊２個の強誘電体積層構造の２ｋ＋１＊２個の上部電極を覆い、これらに共通に電気的に連結され、各導電膜パターンは２ｋ個の金属配線と直交し（ここで、ｋは自然数であり）、
２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の行の導電膜パターンに電気的に連結されることを特徴とする請求項２に記載の強誘電体記憶素子。
【請求項６】
前記各導電膜パターンは前記上部電極に直接接触することを特徴とする請求項４または請求項５に記載の強誘電体記憶素子。
【請求項７】
前記各導電膜パターンは前記上部電極各々に対応するビアコンタクトを通じて電気的に連結されることを特徴とする請求項４または請求項５に記載の強誘電体記憶素子。
【請求項８】
行方向に４個、列方向に二つ配置された４＊２個の強誘電体積層構造の上部電極が互いに連結されて一つの共通上部電極を構成し、二つの金属配線が各共通上部電極と直交し、
奇数列の金属配線は奇数行の共通上部電極に電気的に連結され、偶数列の金属配線は偶数行の共通上部電極に電気的に連結されることを特徴とする請求項３に記載の強誘電体記憶素子。
【請求項９】
行方向に２ｋ＋１個、列方向に二つ配置された２ｋ＋１＊２個の強誘電体積層構造の上部電極が互いに連結されて一つの共通上部電極を構成し、２ｋ個の金属配線が各共通上部電極と直交し（ここでｋは自然数であり）、
２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の行の共通上部電極に電気的に連結されることを特徴とする請求項３に記載の強誘電体記憶素子。
【請求項１０】
前記強誘電体キャパシタ積層構造及び前記金属配線の間に、これらを電気的に連結させる導電膜パターンをさらに含み、
前記各導電膜パターンは行方向に少なくとも４個の強誘電体キャパシタ積層構造に重畳するように、行方向に伸長して行及び列方向に配置され、前記各導電膜パターンは少なくとも４個の強誘電体キャパシタ積層構造に電気的に共通に連結され、
前記各導電膜パターンの上部には、それらと直交するように、少なくとも４個の金属配線が配置していることを特徴とする請求項１に記載の強誘電体記憶素子。
【請求項１１】
行方向に配列された少なくとも４個の強誘電体キャパシタ積層構造の上部電極は互いに連結されて一つの共通上部電極を構成し、
前記各共通上部電極の上部に、それらと直交するように、少なくとも４個の金属配線が配置していることを特徴とする請求項１に記載の強誘電体記憶素子。
【請求項１２】
前記各導電膜パターンは行方向に配列された２ｋ＋１個の強誘電体キャパシタ積層構造を覆い、これらに共通に電気的に連結され、２ｋ＋１個の金属配線が各導電膜パターンと直交し、
２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の導電膜パターンに電気的に連結されることを特徴とする請求項１０に記載の強誘電体記憶素子。
【請求項１３】
前記各導電膜パターンは前記上部電極に直接接触することを特徴とする請求項１２に記載の強誘電体記憶素子。
【請求項１４】
前記各導電膜パターンは前記上部電極各々に対応するビアコンタクトを通じて電気的に連結されることを特徴とする請求項１２に記載の強誘電体記憶素子。
【請求項１５】
行方向に配列された２ｋ＋１個の強誘電体積層構造の２ｋ＋１個の上部電極が互いに連結されて一つの共通上部電極を構成し、２ｋ＋１個の金属配線が各共通上部電極と直交し、ここでｋは自然数であり、
２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の共通上部電極に電気的に連結されることを特徴とする請求項１１に記載の強誘電体記憶素子。
【請求項１６】
半導体基板上に列方向に伸長し、行方向に配置されたワードラインと、
前記ワードラインの上部に位置し、前記ワードラインと直交するように、列方向に配置されたビットラインと、
前記ビットラインの上部に位置し、一対のワードラインの間に位置し、行方向及び列方向に配置された多数の強誘電体キャパシタ積層構造と、
前記強誘電体キャパシタ積層構造の上部に位置し、列方向に伸長し、行方向に配置された金属配線とを含み、
前記金属配線は２ｋ（ｋは自然数）個の金属配線と直交するように、行方向及び列方向に配置された２ｋ＋１＊２個の強誘電体キャパシタ積層構造単位に電気的に連結されることを特徴とする強誘電体記憶素子。
【請求項１７】
前記強誘電体キャパシタ積層構造単位及び前記金属配線は、これらの間に配置され、２ｋ個の金属配線に直交するように行方向に伸長し、前記行方向及び列方向に配置された２ｋ＋１＊２個の強誘電体キャパシタ積層構造単位に電気的に接続する行及び列方向に配置された導電膜パターンによって電気的に連結されることを特徴とする請求項１６に記載の強誘電体記憶素子。
【請求項１８】
２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、１≦ｉ≦２ｋ）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、１≦ｉ≦２ｋ）番目の行の導電膜パターンに電気的に連結されることを特徴とする請求項１７に記載の強誘電体記憶素子。
【請求項１９】
前記行方向及び列方向に配置された２ｋ＋１＊２個の強誘電体キャパシタ積層構造単位は一つの共通上部電極を共有し、２ｋ個の金属配線が前記各共通上部電極と直交し、
前記金属配線が前記共通上部電極に電気的に接続することを特徴とする請求項１６に記載の強誘電体記憶素子。
【請求項２０】
２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の行の共通上部電極に電気的に連結されることを特徴とする請求項１９に記載の強誘電体記憶素子。
【請求項２１】
前記各導電膜パターンは上部電極に直接接触することを特徴とする請求項１８に記載の強誘電体記憶素子。
【請求項２２】
前記各導電膜パターンは上部電極各々に対応するビアコンタクトを通じて電気的に連結されることを特徴とする請求項１８に記載の強誘電体記憶素子。
【請求項２３】
半導体基板上に列方向に伸長し、行方向に配置されたワードラインと、
前記ワードラインの上部に位置し、前記ワードラインと直交するように、列方向に配置されたビットラインと、
前記ビットラインの上部に位置し、一対のワードラインの間に位置し、行方向及び列方向に配置された多数の強誘電体キャパシタ積層構造と、
前記強誘電体キャパシタ積層構造の上部に位置し、列方向に伸長し、行方向に配置された金属配線とを含み、
前記金属配線は２ｋ＋１（ｋは自然数）個の金属配線と直交するように、行方向に配置された２ｋ＋１個の強誘電体キャパシタ積層構造単位に電気的に連結されることを特徴とする強誘電体記憶素子。
【請求項２４】
前記強誘電体キャパシタ積層構造単位及び前記金属配線は、これらの間に配置され、２ｋ＋１個の金属配線に直交するように行方向に伸長し、前記行方向及び列方向に配置された２ｋ＋１個の強誘電体キャパシタ積層構造単位に電気的に接続する行及び列方向に配置された導電膜パターンによって電気的に連結されることを特徴とする請求項２３に記載の強誘電体記憶素子。
【請求項２５】
前記行方向及び列方向に配置された２ｋ＋１個の強誘電体キャパシタ積層構造単位は一つの共通上部電極を共有し、
前記金属配線が前記共通上部電極に電気的に接続することを特徴とする請求項２３に記載の強誘電体記憶素子。
【請求項２６】
２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の導電膜パターンに電気的に接続することを特徴とする請求項２４に記載の強誘電体記憶素子。
【請求項２７】
前記各導電膜パターンは上部電極に直接接触することを特徴とする請求項２６に記載の強誘電体記憶素子。
【請求項２８】
前記各導電膜パターンは上部電極各々に対応するビアコンタクトを通じて電気的に連結されることを特徴とする請求項２６に記載の強誘電体記憶素子。
【請求項２９】
２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各 ｋに対して１から２ｋ＋１まで順次に増加）番目の行の共通上部電極に電気的に接続することを特徴とする請求項２６に記載の強誘電体記憶素子。
【請求項３０】
半導体基板上に下部絶縁膜を形成する段階と、
前記下部絶縁膜上に行方向及び列方向に配列された多数の強誘電体キャパシタ積層構造を形成する段階と、
行方向に隣接した少なくとも４個の強誘電体キャパシタ積層構造に共通的に電気的に連結され、行方向及び列方向に配置される多数の導電膜パターンを形成する段階と、
前記多数の導電膜パターンが形成された結果の半導体基板の全面に上部絶縁膜を形成する段階と、
前記上部絶縁膜を貫通するビアホールを通じて前記導電膜パターンに電気的に連結され、列方向に伸長し、行方向に配列され、少なくとも二つ以上が前記各導電膜パターンを横切る多数の金属配線を前記上部絶縁膜上に形成する段階とを含むこと特徴とする強誘電体記憶素子の形成方法。
【請求項３１】
前記多数の導電膜パターンを形成する段階は、
前記強誘電体キャパシタ積層構造を被服するように、前記下部絶縁膜上に支持絶縁膜を形成する段階と、
前記強誘電体キャパシタ積層構造の上部が露出するように、前記支持絶縁膜を平坦化エッチングする段階と、
前記平坦化された支持絶縁膜及び前記露出した強誘電体キャパシタ積層構造の上部に導電膜を形成する段階と、
前記導電膜をパターニングする段階とを含んでなされることを特徴とする請求項３０に記載の強誘電体記憶素子の形成方法。
【請求項３２】
前記多数の導電膜パターンを形成する段階は、
前記強誘電体キャパシタ積層構造を被服するように、前記下部絶縁膜上に絶縁膜を形成する段階と、
前記絶縁膜をパターニングして、前記強誘電体キャパシタ積層構造の上部各々を露出させる多数のコンタクトホールを形成する段階と、
前記コンタクトホールの内部及び前記絶縁膜上に導電膜を形成する段階と、
前記導電膜をパターニングする段階とを含んでなされることを特徴とする請求項３０に記載の強誘電体記憶素子の形成方法。
【請求項３３】
前記各導電膜パターンは行方向に４個ずつ、列方向に二つずつ配列された４＊２個の強誘電体キャパシタ積層構造の上部に共通に電気的に接続し、
２個の金属配線が各導電膜パターンを横切り、
奇数列の金属配線は奇数行の導電膜パターンに電気的に連結され、偶数列の金属配線は偶数番目の行の導電膜パターンに電気的に連結されることを特徴とする請求項３０に記載の強誘電体記憶素子の形成方法。
【請求項３４】
前記各導電膜パターンは行方向に４個配列された４個の強誘電体キャパシタ積層構造の上部に共通に電気的に接続し、
４個の金属配線が各導電膜パターンを横切り、
４＊（Ｋ−１）＋ｉ（ここでｋは自然数、ｉは各ｋに対して１から４まで増加）番目の列の金属配線は４＊（ｋ−１）＋ｉ番目の行の導電膜パターンに電気的に連結されることを特徴とする請求項３０に記載の強誘電体記憶素子の形成方法。
【請求項３５】
前記上部絶縁膜を形成する段階は、
前記第１上部層間絶縁膜及び第２上部層間絶縁膜を順次に積層して形成し、
前記第１上部層間絶縁膜を形成した後、前記第２層間絶縁膜を形成する前に、前記金属配線に平行な複数個のメインワードラインを形成する段階とをさらに含むことを特徴とする請求項３０に記載の強誘電体記憶素子の製造方法。
【請求項３６】
前記強誘電体キャパシタ積層構造を形成した後、前記強誘電体キャパシタ積層構造を囲む水素遮断膜を形成する段階をさらに含むことを特徴とする請求項３０に記載の強誘電体記憶素子の製造方法。
【請求項３７】
半導体基板上に下部絶縁膜を形成する段階と、
前記下部絶縁膜上に支持絶縁膜を形成する段階と、
前記支持絶縁膜をパターニングして、行及び列方向に配列される多数のトレンチを形成する段階と、
前記多数のトレンチの内部に下部電極を形成する段階と、
前記下部電極及び前記支持絶縁膜上に強誘電体膜及び上部電極膜を順次に形成する段階と、
少なくとも前記上部電極膜をパターニングして行方向に隣接した少なくとも４個の下部電極を覆い、行方向及び列方向に配置される多数の上部電極を形成する段階と、
前記多数の上部電極が形成された結果の半導体基板の全面に上部絶縁膜を形成する段階と、
前記上部絶縁膜を貫通するビアホールを通じて前記上部電極に電気的に連結され、列方向に伸長し、行方向に配列され、少なくとも二つ以上が前記各上部電極を横切る多数の金属配線を前記上部絶縁膜上に形成する段階とを含むことを特徴とする強誘電体記憶素子の形成方法。
【請求項３８】
前記各上部電極は行方向に４個ずつ、列方向に二つずつ配列された４＊２個の下部電極を覆い、
２個の金属配線が各上部電極を横切り、
奇数列の金属配線は奇数行の上部電極に電気的に連結され、偶数列の金属配線は偶数番目の行の上部電極に電気的に連結されることを特徴とする請求項３７に記載の強誘電体記憶素子形成方法。
【請求項３９】
前記各上部電極は行方向に４個配列された４個の下部電極を覆い、
４個の金属配線が各上部電極を横切り、
４＊（ｋ−１）＋ｉ（ここで、ｋは自然数、ｉは各ｋに対して１から４まで増加）番目の列の金属配線は４＊（ｋ−１）＋ｉ番目の行の上部電極に電気的に連結されることを特徴とする請求項３７に記載の強誘電体記憶素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体記憶素子及びその製造方法に関するものであり、さらに詳細には、記憶セルの配列効率を極大化することができる強誘電体記憶素子及びその製造方法に関するものである。
【背景技術】
【０００２】
よく知られたように、強誘電体（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍａｔｅｒｉａｌ）は任意の温度領域で外部電場（Ａｐｐｌｉｅｄ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）がなくても、自発的な分極（Ｓｐｏｎｔａｎｅｏｕｓ  Ｐｏｌａｒｉｚａｔｉｏｎ）特性を有する。また、強誘電体は一定の方向に分極された状態で逆方向の電場が印加されれば、その分極方向が逆方向に反転する特性を持っている。言い換えれば、強誘電体は外部電場の大きさと方向に応じて一定の履歴現象（Ｈｙｓｔｅｒｅｓｉｓ）を示すようになる。このような強誘電体の履歴現象を利用して情報を書き込んで読み出す記憶素子（ＭＥＭＯＲＹ  ＤＥＶＩＣＥ）を強誘電体記憶素子という。このような強誘電体記憶素子は強誘電体の自発分極特性によって電源が切れても、貯蔵された情報が続いて残っている不揮発性特性を有する。
【０００３】
強誘電体メモリ素子は、不揮発性特性と、優れた耐久性（Ｅｎｄｕｒａｎｃｅ）と、数十ナノ秒（ｎｓｅｃ）程度の速い動作速度と、５Ｖ程度の低い動作電圧と、１ｍＡ程度の待機電流など記憶素子が求める理想的な特性を具備している。したがって、強誘電体記憶素子は今後の次世代記憶素子として脚光を浴びている。このように優れた特性を記憶素子として十分に活用するために、素子の高集積化をなさなければならない。
【０００４】
強誘電体記憶素子のセル構造は、一つのトランジスタと一つのキャパシタからなる構造（以下‘１ＴＣ’と称する）または二つのトランジスタと二つのキャパシタからなる構造（以下‘２ＴＣ’と称する）が提案されて来た。強誘電体記憶素子が紹介された初期には米国特許４，８７３，６６４のような２ＴＣ構造が紹介されたが、集積化趨勢に従って米国特許５，９７８，２５１のような１ＴＣ構造が主流をなしている。また、記憶セルのデータを感知するビットライン構造に従って、ＤＲＡＭのように、米国特許６，１３７，７１１１のような共有型（ｓｈａｒｅｄ  ｏｒ  ｏｐｅｎ）と米国特許６，１５１，２４３のような折りたたみ（ｆｏｌｄｅｄ）に分類される。強誘電体記憶素子での一般的なデータ読み出しはキャパシタの一方電極（トランジスタに連結（接続）された電極の反対側電極）に配線（いわゆるプレートライン）を通じて所定の電圧パルス信号を印加することによってなされる。
【０００５】
この時に、高集積的強誘電体記憶素子を製作するためには、一つのプレートライン（ｐｌａｔｅ  ｌｉｎｅ）により多いキャパシタが連結される方が良い。しかし、よく知られたように、強誘電体はＤＲＡＭに使われる誘電膜に比べて数百倍乃至数千倍以上の誘電率を有する。したがって、ある一プレートラインに連結して同時に動作させることができるキャパシタの数が限られる。すなわち、プレートラインに強誘電体キャパシタが多数連結される場合に、プレートラインに印加された電圧パルス信号がＲＣ遅延を示して、信号遅延が発生し、これによって、素子の動作速度低下と強誘電体キャパシタに印加される電圧の降下を誘発する。
【０００６】
一つのプレートラインに連結される強誘電体キャパシタの数が少なくて、プレートラインを選択するための回路がそのだけ必要になる。これは記憶素子のチップの大きさを増加させるので、高集積化において、一つの障害要素として作用する。
【０００７】
図１及び図２は１ＴＣ構造の記憶セルからなる典型的な記憶セル配列）において共有型ビットライン構造を適用した強誘電体記憶素子の平面図及びこれに対する等価回路図である。
【０００８】
先ず、図１を参照すると、素子分離領域１０３により電気的に絶縁された多数の活性領域１０５が行方向及び列方向に二次元的に配置されている。各々の活性領域と直交するように、ワードライン１０７が列方向に伸長して走る。各活性領域に一対のワードラインが配置している。これによって、各活性領域は三つの部分に分けられ、一対のワードラインの間の領域がドレイン領域であり、その両方の領域がソース領域である。ワードライン１０７と直交するように、活性領域の間をビットライン１１１ａ、１１１ｂが過ぎる（配置している）。各ビットラインはドレインコンタクトパッド１０９ｂを通じてドレイン領域と電気的に接続する。強誘電体キャパシタ１１３がソースコンタクトパッド１０９ａを通じて対応するソース領域に電気的に接続する。プレートライン１１５ａ〜ｄがワードライン１０７と平行に、すなわちビットライン１１１と直交するように走り、その各々はその下部に列方向に位置した各キャパシタに電気的に接続する。
【０００９】
このような通常の共有型ビットライン構造の強誘電体記憶素子において、各プレートラインには、その下部に列方向に配列された多数の強誘電体キャパシタが電気的に接続し、隣接した列に配置された強誘電体キャパシタには電気的に絶縁されている。例えば、プレートライン１１５ａには同一の列方向に配置された強誘電体キャパシタ１１３ｃ１１、１１３ｃ１２が電気的に接続する。同様に、プレートライン１１５ｂには同一の列方向に配置された強誘電体キャパシタ１１３ｃ２１、１１３ｃ２２が電気的に接続する。そして、各ビットラインは行方向に配置された強誘電体キャパシタの動作に関与し、隣接した行に配置された強誘電体キャパシタは隣接したビットラインが関与する。例えば、ビットライン１１１ａは同一の行方向に配置された強誘電体キャパシタ１１３ｃ１１、１１３ｃ２１、１１３ｃ３１、１１３ｃ４１の動作に関与する。
【００１０】
すなわち、図２の等価回路を参照すると、ワードラインＷＬｉ（ｉ番目のワードライン）にゲートが連結されたＮＭＯＳトランジスタＮ０がビットラインＢＬｉ（ｉ番目のビットライン）とキャパシタＣＦ０との間に連結されて構成された記憶セルＭＣ０がマトリックス（ｍａｔｒｉｘ）形態に配列されている。同一のビットラインに連結された記憶セルは互いに異なるプレートラインＰＬｉ（ｉ番目のプレートライン）及びＰＬｉ＋１に各々連結される。
【００１１】
図３及び図４は１ＴＣ構造の記憶セルからなる典型的な記憶セル配列において、折りたたみ型ビットライン構造を適用した強誘電体記憶素子の平面図及びこれに対する等価回路図である。
【００１２】
図３を参照すると、折りたたみ型ビットライン構造の強誘電体記憶素子の場合に、活性領域１０５の一部が重畳するように配列されている。すなわち、各偶数行の活性領域は隣接した奇数行の活性領域に一部重畳するように配置され、各偶数行の活性領域の互いに異なる列に属する活性領域に重畳する。各活性領域には一対のワードライン１０７が列方向に伸長して走る。これによって、各活性領域は三つの部分に分けられ、一番のワードラインの間の領域がドレイン領域であり、その両方の領域がソース領域である。ワードラインと直交するように、活性領域の間の素子分離領域１０３上をビットライン１１１が配置している。各ビットラインはドレインコンタクトパッド１０９ｂを通じてドレイン領域と電気的に接続する。強誘電体キャパシタ１１３がソースコンタクトパッド１０９ａを通じて対応するソース領域に電気的に接続する。プレートライン１１５がワードライン１０７と平行に、すなわちビットライン１１１と直交するように走り、その各々はその下部に列方向に一した各キャパシタに電気的に接続する。ここで、共有型ビットライン強誘電体記憶素子と異なり、折りたたみ型ビットラインの強誘電体記憶素子の場合に、活性領域が一部重畳するように配置される。したがって、ある一プレートラインの下に列方向に配置された強誘電体キャパシタは交互に互いに異なる列に属するワードラインによって動作する。
【００１３】
すなわち、図４を参照すると、隣接した二つのビットラインＢＬｉ、ＢＬｉ＋１あたり一つの記憶セルが動作し、ワードラインＷＬｉ及びＷＬｉ＋１に各々連結された記憶セルのキャパシタが一つのプレートラインＰＬｉに共通に連結されている。
【００１４】
このような折りたたみ型強誘電体記憶素子は、図１及び図２の共有型に比べて集積図面で有利である。すなわち、同一の信号遅延下で、共有型に比べて一つのプレートラインに２倍のキャパシタを連結することができる。しかし、この場合にも、一つのプレートラインには特定列一つに属するキャパシタだけが連結される。したがって、全体記憶セルアレイにわたって多数個のプレートライン選択回路が必要であるので、チップの大きさを減らすのに限界がある。
【特許文献１】米国特許第４，８７３，６６４号明細書
【特許文献２】米国特許第５，９７８，２５１号明細書
【特許文献３】米国特許第６，１３７，７１１号明細書
【特許文献４】米国特許第６，１５１，２４３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述の問題点を解決するために案出されたものであって、本発明の課題は、信号遅延が発生しなくても、一つのプレートラインにできるだけ多数の強誘電体キャパシタを連結することができる強誘電体記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述の課題を達成するための本発明の強誘電体記憶素子は、各々下部電極、強誘電体膜及び上部電極で構成され、行及び列方向に二次元的に半導体基板上に配置された強誘電体キャパシタ積層構造を含む。前記強誘電体キャパシタ積層構造の上部にはそれらに電気的に連結され、列方向に伸長し、行方向に配列された金属配線が位置する。この時に、前記各金属配線は行方向に配列された少なくとも４個以上の強誘電体キャパシタ積層構造に共通に電気的に接続される。
【００１７】
前記強誘電体記憶素子の一態様によると、前記強誘電体キャパシタ積層構造及び前記金属配線の間に、これらを電気的に連結させる導電膜パターンをさらに含む。この時に、前記各導電膜パターンは列方向に隣接した二つの強誘電体キャパシタ積層構造と重畳するように、列方向に伸長すると同時に、行方向に少なくとも４個の強誘電体キャパシタ積層構造に重畳するように、行方向に伸長して行及び列方向に配置される。また、前記各導電膜パターンは少なくとも８個の強誘電体キャパシタ積層構造に電気的に共通に連結される。この時に、前記各導電膜パターンの上部には、それらと直交するように、少なくとも二つの金属配線が配置している。
【００１８】
前記各導電膜パターンは行方向に２ｋ＋１個、列方向に二つずつ配置された２ｋ＋１＊２個（“＊”は“×”と同じ意味で用いる）の強誘電体積層構造の２ｋ＋１＊２個の上部電極を覆い、これらに共通に電気的に連結され、各導電膜パターンは２ｋ個の金属配線と直交し、ここで、ｋは自然数であり、２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の列の金属配線は同一列の同一行、すなわち、２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の行の導電膜パターンに電気的に連結される。
【００１９】
具体的に一実施の形態において、前記各導電膜パターンは行方向４個及び列方向二つずつ配列された４＊２個の強誘電体積層構造の４＊２個の上部電極を覆い、これらに共通に電気的に連結され、二つの金属配線が各導電膜パターンと直交する。この時に、奇数列の金属配線は奇数行の導電膜パターンに電気的に連結され、偶数列の金属配線は偶数番目の行の導電膜パターンに電気的に連結される。
【００２０】
前記各導電膜パターンは前記上部電極に直接接触して、電気的に連結されるか、または前記上部電極各々に対応するビアコンタクトを通じて電気的に連結されることができる。
【００２１】
前記強誘電体記憶素子の他の状態によると、前記金属配線が前記強誘電体キャパシタ積層構造に直接的に電気的に連結される。すなわち、行方向に少なくとも４個、列方向に二つ配列された少なくとも４＊２個の強誘電体キャパシタ積層構造の上部電極は互いに連結されて一つの共通上部電極を構成し、ここに金属配線が電気的に連結される。この時に、前記各共通上部電極の上部にそれらと直交するように、少なくとも二つの金属配線が配置している。
【００２２】
行方向に２ｋ＋１個、列方向に二つ配置された２ｋ＋１＊２個の強誘電体積層構造の上部電極が互いに連結されて一つの共通上部電極を構成し、２ｋ個の金属配線が各共通上部電極と直交し、ここで、ｋは自然数である。
【００２３】
２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の行の共通上部電極に電気的に連結される。
【００２４】
具体的に一実施の形態において、行方向に４個、列方向に二つ配置された４＊２個の強誘電体積層構造の上部電極が互いに連結されて、一つの共通上部電極を構成し、二つの金属配線が各共通上部電極と直交し、奇数列の金属配線は奇数行の共通上部電極に電気的に連結され、偶数列の金属配線は偶数行の共通上部電極に電気的に連結される。
【００２５】
上述の課題を達成するための本発明の強誘電体記憶素子は、半導体基板上に列方向に伸長し、行方向に配置されたワードラインと、前記ワードラインの上部に位置し、前記ワードラインと直交するように、列方向に配置されたビットラインと、前記ビットラインの上部に位置し、一対のワードラインの間に位置し、行方向及び列方向に配置された多数の強誘電体キャパシタ積層構造と、前記強誘電体キャパシタ積層構造の上部に位置し、列方向に伸長し、行方向に配置された金属配線とを含む。この時に、前記金属配線は２ｋ（ｋは自然数）個の金属配線と直交するように、行方向及び列方向に配置された２ｋ＋１＊２個の強誘電体キャパシタ積層構造単位に電気的に連結される。
【００２６】
前記強誘電体キャパシタ積層構造単位及び前記金属配線は、これらの間に配置され、２ｋ個の金属配線に直交するように、行方向に伸長し、前記行方向及び列方向に配置された２ｋ＋１＊２個の強誘電体キャパシタ積層構造単位に電気的に接続する行及び列方向に配置された導電膜パターンによって電気的に連結されることができる。
【００２７】
この時に、２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、１≦ｉ≦２ｋ）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、１≦ｉ≦２ｋ）番目の行の導電膜パターンに電気的に連結される。
【００２８】
前記強誘電体キャパシタ積層構造単位及び前記金属配線は、また共通上部電極によってなされることができる。すなわち、前記行方向及び列方向に配置された２ｋ＋１＊２個の強誘電体キャパシタ積層構造単位は一つの共通上部電極を共有し、２ｋ個の金属配線が前記各共通上部電極と直交し、それと電気的に連結される。
【００２９】
この時に、２ｋ（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の列の金属配線は２ｋ＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋまで順次に増加）番目の行の共通上部電極に電気的に連結される。
【００３０】
上述の課題を達成するための強誘電体記憶素子は、半導体基板上に列方向に伸長し、行方向に配置されたワードライン、前記ワードラインの上部に位置し、前記ワードラインと直交するように、列方向に配置されたビットライン、前記ビットラインの上部に位置し、一対のワードラインの間に位置し、行方向及び列方向に配置された多数の強誘電体キャパシタ積層構造、前記強誘電体キャパシタ積層構造の上部に位置し、列方向に伸長し、行方向に配置された金属配線を含む。この時に、前記金属配線は２ｋ＋１（ｋは自然数）個の金属配線と直交するように、行方向に配置された２ｋ＋１個の強誘電体キャパシタ積層構造単位に電気的に連結される。
【００３１】
前記強誘電体キャパシタ積層構造単位及び前記金属配線は、これらの間に配置され、２ｋ＋１個の金属配線に直交するように行方向に伸長し、前記行方向及び列方向に配置された２ｋ＋１個の強誘電体キャパシタ積層構造単位に電気的に接続する行及び列方向に配置された導電膜パターンによって電気的に連結されることができる。
【００３２】
この時に、２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の導電膜パターンに電気的に接続する。
【００３３】
または前記強誘電体キャパシタ積層構造単位及び前記金属配線は共通上部電極によって電気的に連結されることができる。すなわち、前記行方向及び列方向に配置された２ｋ＋１個の強誘電体キャパシタ積層構造単位は一つの共通上部電極を共有し、前記金属配線が前記共通上部電極に電気的に接続する。
【００３４】
この時、２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の共通上部電極に電気的に接続する。
【００３５】
上述の課題を達成するための本発明の強誘電体記憶素子の製造方法は、半導体基板上に下部絶縁膜を形成する段階と、前記下部絶縁膜上に行方向及び列方向に配列された多数の強誘電体キャパシタ積層構造を形成する段階と、行方向に隣接した少なくとも４個の強誘電体キャパシタ積層構造に共通的に電気的に連結され、行方向及び列方向に配置される多数の導電膜パターンを形成する段階と、前記多数の導電膜パターンが形成された結果の半導体基板の全面に上部絶縁膜を形成する段階と、前記上部絶縁膜を貫通するビアホールを通じて前記導電膜パターンに電気的に連結され、列方向に伸長し、行方向に配列され、少なくとも二つ以上が前記各導電膜パターンを横切る多数の金属配線を前記上部絶縁膜上に形成する段階とを含む。
【００３６】
上述の課題を達成するための本発明の強誘電体記憶素子の製造方法は、半導体基板上に下部絶縁膜を形成する段階と、前記下部絶縁膜上に支持絶縁膜を形成する段階と、前記支持絶縁膜をパターニングして行及び列方向に配列される多数のトレンチを形成する段階と、前記多数のトレンチの内部に下部電極を形成する段階と、前記下部電極及び前記支持絶縁膜上に強誘電体膜及び上部電極膜を順次に形成する段階と、少なくとも前記上部電極膜をパターニングして行方向に隣接した少なくとも４個の下部電極を覆い、行方向及び列方向に配置される多数の上部電極を形成する段階と、前記多数の上部電極が形成された結果の半導体基板の全面に上部絶縁膜を形成する段階と、前記上部絶縁膜を貫通するビアホールを通じて前記上部電極に電気的に連結され、列方向に伸長し、行方向に配列され、少なくとも二つ以上が前記各上部電極を横切る多数の金属配線を前記上部絶縁膜上に形成する段階とを含む。
【発明の効果】
【００３７】
本発明によると、信号遅延の増加なしに、一つのプレートラインに連結される強誘電体キャパシタの個数を増加させることができる。これによって、チップの大きさを減らすことができる。
【発明を実施するための最良の形態】
【００３８】
以下、添付の図面を参照して本発明の実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達するようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
【００３９】
図５Ａは本発明の第１実施の形態による折りたたみ型（ｆｏｌｄｅｄ）ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を概略的に示す平面図であり、図５Ｂ及び図５Ｃは各々図５ＡのＡ−Ａ’ライン及びＢ−Ｂ'ラインに沿って切断した断面図である。Ａ−Ａラインはビットラインに平行な方向、すなわちワードライン及びプレートラインに直交する方向であり、Ｂ−Ｂ’ラインはビットラインに直交する方向である。
【００４０】
図５Ａ乃至図５Ｃを参照すると、半導体基板１０１の所定の領域に素子分離領域１０３が配置される。前記素子分離領域１０３は二次元的に配列された複数個の活性領域１０５を限定する。偶数番目の列(または奇数番目の列）に配置された活性領域は互いに対して完全に重畳し、偶数行及び奇数行は互いに対して一部重畳する（図６Ａ参照）。前記各活性領域１０５は行方向（ｘ方向）への長さが列方向（ｙ方向）への長さよりさらに長い。列方向に伸長して前記活性領域１０５及び素子分離領域１０３を横切る絶縁されたゲート、すなわちワードライン１０７ｃ１〜１０７ｃ１６が行方向（ｘ方向）に配列されている。前記活性領域１０５各々は一対のゲート電極と交差する。これによって、前記各活性領域１０５は３個の部分に分けられる。前記一対のゲート電極の間の活性領域に共通ドレイン領域が形成され、前記共通ドレイン領域の両側の活性領域にソース領域が形成される。したがって、前記ワードライン１０７ｃ１〜ｃ１６及び前記活性領域が交差する地点にセルトランジスタが形成される。前記ソース領域及びドレイン領域上にキャパシタコンタクトパッド１０９ｓ及びビットラインコンタクトパッド１０９ｄが配置される。
【００４１】
前記セルトランジスタ及びコンタクトパッド１０９ｓ、１０９ｄを有する半導体基板の全面は下部絶縁膜１１６によって覆われる。例えば、前記下部絶縁膜１１６は第１下部層間絶縁膜１１１及び第２下部層間絶縁膜１１５が順次に積層された二重層であり得る。前記下部絶縁膜１１６内に、すなわち前記第１下部層間絶縁膜１１５上に前記ワードライン１０７ｃ１〜１０７ｃ１６と直交する複数個のビットライン１１３ｒ１〜ｒ８が配置される。前記ビットライン１１３ｒ１〜ｒ６各々は前記第１下部層間絶縁膜１１１を貫通するビットラインコンタクトホールを通じて前記ビットラインコンタクトパッド１０９ｄに電気的に接続されて、結果的に前記ドレイン領域と電気的に接続する。前記下部絶縁膜１１６を貫通して前記キャパシタコンタクトパッド１０９ｓに電気的に接続するように、キャパシタコンタクトプラグ１１７が前記下部絶縁膜１１６内に位置する。
【００４２】
前記コンタクトプラグ１１７を有する半導体基板の全面に行方向（ｘ軸）及び列方向（ｙ軸）に沿って二次元的に配列された複数個の強誘電体キャパシタ１２５が配置される。図５Ａには行方向及び列方向に沿って各々８個ずつ配置された６４個の強誘電体キャパシタが示している。図５Ｂを参照すると、行方向に８個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、１２５ｒ１ｃ３、１２５ｒ１ｃ４、１２５ｒ１ｃ５、１２５ｒ１ｃ６、１２５ｒ１ｃ７、１２５ｒｌｃ８が配置される。各活性領域１０５の二つのソース領域各々に行方向に配列された二つの強誘電体キャパシタが電気的に接続する。また、図５Ｃを参照すると、列方向に８個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、１２５ｒ１ｃ３、１２５ｒ１ｃ４、１２５ｒ１ｃ５、１２５ｒ１ｃ６、１２５ｒ１ｃ７、１２５ｒｌｃ８が配置される。
【００４３】
前記強誘電体キャパシタ１２５各々は順次に積層された下部電極１１９、強誘電体膜パターン１２１及び上部電極１２３を含む。前記下部電極１１９は各々前記コンタクトプラグ１１７上に位置して、それと電気的に接続する。結果的に、前記強誘電体キャパシタ１２５は前記コンタクトプラグ１１７を通じて前記ソース領域と電気的に接続される。前記強誘電体キャパシタ１２５の間の空いた空間は支持絶縁膜パターン１２９で満たされる。
【００４４】
これに加えて、前記支持絶縁膜パターン１２９及び前記強誘電体キャパシタ１２５側壁の間に水素遮断膜パターン（ｈｙｄｒｏｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ  ｐａｔｔｅｒｎ、１２６）が介在されることが望ましい。前記水素遮断膜パターン１２６はチタン酸化膜ＴｉＯ２、アルミニウム酸化膜Ａｌ２Ｏ３、シリコン窒化膜Ｓｉ３Ｎ４、またはこれらの組み合わせ膜（ｃｏｍｂｉｎａｔｉｏｎ  ｌａｙｅｒ）であることが望ましい。したがって、前記強誘電体キャパシタ１２５の内部に水素原子が浸透することを防止することができる。前記強誘電体キャパシタ１２５内に水素原子が注入されれば、強誘電体膜パターン１２１の信頼性が低下する。例えば、ＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ３）膜のような強誘電体膜内に水素原子が注入されれば、前記ＰＺＴ膜内の酸素原子と前記水素原子が反応してＰＺＴ膜内に酸素空孔（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）が生成される。このような酸素空孔は強誘電体の分極特性（ｐｏｌａｒｉｚａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を低下させる。その結果、強誘電体記憶素子の誤動作（ｍａｌｆｕｎｃｔｉｏｎ）を誘発させる。また、前記水素原子が強誘電体膜パターン及び上／下部電極（ｕｐｐｅｒ／ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅｓ）の間の界面に捕獲されれば、これらの間のエネルギー障壁（ｅｎｅｒｇｙ  ｂａｒｒｉｅｒ）が低くなる。したがって、強誘電体キャパシタの漏洩電流特性が低下する。結論的に、前記水素遮断膜パターン１２６は前記強誘電体キャパシタ１２５の特性及び信頼性を向上させる。
【００４５】
前記強誘電体キャパシタ１２５及び前記支持絶縁膜パターン１２９上に行方向及び列方向に配列された複数個の局所導電膜パターン１３１が配置される。図５Ａを参照すると、８＊８個の強誘電体キャパシタ配列上に８個の局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ１ｃ２、１３１ｒ２ｃ１、１３１ｒ２ｃ２、１３１ｒ３ｃ１、１３１ｒ３ｃ２、１３１ｒ４ｃ１、１３１ｒ４ｃ２が位置する。前記局所導電膜パターン１３１各々は行方向に４個、列方向に二つずつ配列された強誘電体キャパシタ８個の上部に重畳するように位置し、これらに共通的に電気的に接続する。例えば、局所導電膜パターン１３１ｒ１ｃ１は下から一番目の行で行方向に配列された４個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、１２５ｒ１ｃ３、１２５ｒ１ｃ４及び下でから二番目の行で行方向に配列された４個の強誘電体キャパシタ１２５ｒ２ｃ１、１２５ｒ２ｃ２、１２５ｒ２ｃ３、１２５ｒ２ｃ４に電気的に接続する。ここで、一番目の行の強誘電体キャパシタ４個のうちで二つ１２５ｒ１ｃ１、１２５ｒ１ｃ２は同一の活性領域に属し、他の二つ１２５ｒ１ｃ３、１２５ｒｌｃ４はまた他の同一の活性領域に属する。また、二番目の行の強誘電体キャパシタ４個のうちで二つ１２５ｒ２ｃ２、１２５ｒ２ｃ３は同一の活性領域に属し、強誘電体キャパシタ１２５ｒ２ｃ１及び強誘電体キャパシタ１２５ｒ２ｃ４はそれの左右に隣接した活性領域に各々属する。
【００４６】
前記各局所導電膜パターン１２５は金属膜、導電性金属酸化膜、導電性金属窒化膜、またはこれらの複合膜で形成される。例えば、前記局所導電膜パターン１２５各々はチタンアルミニウム窒化膜ＴｉＡＩＮ、チタン膜Ｔｉ、チタン窒化膜ＴｉＮ、イリジウム膜Ｉｒ、イリジウム酸化膜ＩｒＯ２、白金膜Ｐｔ、ルテニウム膜Ｒｕ、ルテニウム酸化膜ＲｕＯ２、アルミニウム膜Ａｌ、またはこれらの複合膜であり得る。
【００４７】
図５Ｂ及び図５Ｃに示したように、前記各局所導電膜パターン１２５は、それが電気的に接続される強誘電体キャパシタの上部電極に直接的に接触する。
【００４８】
前記局所導電膜パターン１２５を有する半導体基板の全面が上部絶縁膜１３８によって覆われる。ここで、前記上部絶縁膜１３８は順次に積層された第１上部層間絶縁膜１３３及び第２上部層間絶縁膜１３７の二重層であり得る。
【００４９】
これに加えて、前記第１及び第２上部層間絶縁膜１３３、１３７の間に複数個のメインワードライン（ｍａｉｎ  ｗｏｒｄ  ｌｉｎｅｓ、１３５）が介在されることができる。前記メインワードライン１３５は前記列方向（ｙ軸）に沿って延長されて、前記ワードライン１０７に平行する。前記メインワードライン１３５の各々は例えば、デコーダを通じて４個のワードライン１０７を制御する。
【００５０】
前記メインワードライン１３５の間の前記上部絶縁膜１３８上に金属配線であるプレートライン１４１ｃ１〜ｃ４が配置される。前記プレートライン１４１ｃ１〜ｃ４はビットライン１１３ｒ１〜ｒ８に垂直に、そしてワードライン１０７ｃ１〜ｃ１６に平行に走る。一対のプレートラインが前記各局所導電膜パターンに直交するように走る。
【００５１】
この時に、一対のうち一番目のプレートライン（奇数番目のプレートライン、１４１ｃ１）は奇数番目の行の局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ３ｃ１に電気的に接続する。プレートライン１４１ｃ１は前記上部絶縁膜１３８を貫通するビアホール１３９ｒ１ｃ１、１３９ｒ３ｃ１により局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ３ｃ１に電気的に接続する。同様に、プレートライン１４１ｃ３は前記上部絶縁膜１３８を貫通するビアホール１３９ｒ１ｃ２、１３９ｒ３ｃ２により局所導電膜パターン１３１ｒ１ｃ２、１３１ｒ３ｃ２に電気的に接続する。そして、一対のうち二番目のプレートライン（偶数番目のプレートライン、１４１ｃ２）は偶数番目の行の局所導電膜パターン１３１ｒ２ｃ１、１３１ｒ４ｃ１に電気的に接続する。プレートライン１４１ｃ２は前記上部絶縁膜１３８を貫通するビアホール１３９ｒ２ｃ２、１３９ｒ４ｃ２により局所導電膜パターン１３１ｒ２ｃ１、１３１ｒ４ｃ１に電気的に接続する。同様に、プレートライン１４１ｃ４は前記上部絶縁膜１３８を貫通するビアホール１３９ｒ２ｃ２、１３９ｒ４ｃ２によって局所導電膜パターン１３１ｒ２ｃ２、１３１ｒ４ｃ２に電気的に接続する。
【００５２】
以上の説明の本発明の一実施の形態による強誘電体記憶素子によると、各局所導電膜パターンは行方向に４個ずつ、列方向に二つずつ配列された８個の強誘電体キャパシタの上部電極に直接接触して電気的に連結される。また、特定列に配列された局所導電膜パターンが二プレートラインに直交し、交互に互いに異なるプレートラインに電気的に接続する。また、ある一局所導電膜パターンは行方向に配列された互いに異なる活性領域に属する強誘電体キャパシタに共通に電気的に接続する。
【００５３】
したがって、図５Ａを参照すると、ある一ワードライン（例えば、ワードライン１０７ｃ１を活性化させ、ある一プレートライン（奇数番目のプレートライン、例えば、プレートライン１４１ｃ１）を活性化させれば、奇数番目の局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ３ｃ１に連結されたキャパシタ１６個のうち４個のキャパシタ、すなわち、一番目の列の一番目１２５ｒ１ｃ１、二番目１２５ｒ２ｃ１、５番目１２５ｒ５ｃ１、６番目のキャパシタ１２５ｒ６ｃ１が選択される。通常の場合に、一つのプレートラインが一つの列に配列された強誘電体キャパシタに連結されるので、一番目の列の１６個のキャパシタが全部選択される。
【００５４】
結局、信号遅延を減少させると同時に、一つのプレートラインに連結される強誘電体キャパシタの個数を増加させることができて、結果的に、全体記憶セルアレイでプレートラインの個数が減少する。これによって、プレートライン選択回路が減少するようになり、結果的に、チップの面積を減少させることができる。  
【００５５】
以下、図５Ａ〜５Ｃに概略的に示した強誘電体記憶素子を製造する方法に対して図６Ａ乃至図９Ａ及び図６Ｂ乃至図９Ｂを参照して詳細に説明する。
【００５６】
図６Ａ乃至図９Ａは平面図であり、図６Ｂ乃至図９Ｂは図５ＡでＡ−Ａ'ラインに沿って切断した断面図である。先ず、図６Ａ及び図６Ｂを参照すると、先ず、半導体基板１０１の所定の領域に素子分離領域１０３を形成して複数個の活性領域１０５を限定する。前記活性領域１０５の奇数番目の行は隣接する偶数番目の行と互いに交差するように形成される。前記活性領域１０５を有する半導体基板の全面にゲート絶縁膜、ゲート導電膜及びキャッピング絶縁膜を順次に形成する。前記キャッピング絶縁膜、ゲート導電膜及びゲート絶縁膜を連続してパターニングし、前記活性領域１０５及び素子分離領域１０３の上部を横切る複数個の平行なゲートパターンを形成する。前記ゲートパターンの各々は順次に積層されたゲート絶縁膜パターン、ゲート電極１０７及びキャッピング絶縁膜パターンで構成される。ここで、前記活性領域の各々は前記一対のゲート電極１０７と交差する。前記ゲート電極１０７はワードラインに該当する。
【００５７】
望ましくは、前記ワードラインは列方向に伸長して行方向に配列される。
【００５８】
前記ゲートパターン及び前記素子分離領域１０３をイオン注入マスクとして使って前記活性領域１０５に不純物イオンを注入する。その結果、前記各活性領域に３個の不純物領域が形成される。これら３個の不純物領域のうちの中間の不純物領域は共通ドレイン領域に該当し、残りの不純物領域はソース領域に該当する。これによって、前記各活性領域に一対のセルトランジスタが形成される。結果的に、前記セルトランジスタは前記半導体基板１０１に行方向及び列方向に沿って二次元的に配列される。続いて、前記ゲートパターンの側壁に通常の方法を使ってスペーサを形成する。
【００５９】
次に、前記ソース領域及びドレイン領域に各々電気的に接続するキャパシタパッド１０９ｓ及びビットラインパッド１０９ｄを形成する。通常に、前記パッド１０９ｓ、１０９ｄは基板の全面に絶縁膜を形成し、これをパターニングしてコンタクトホールを形成した後に、ここに導電物質を満たして形成する。前記パッド１０９ｓ、１０９ｄを有する半導体基板の全面に第１下部層間絶縁膜１１１を形成する。前記第１下部層間絶縁膜１１１をパターニングして前記ビットラインパッド１０９ｄを露出させるビットラインコンタクトホールを形成する。前記ビットラインコンタクトホール及び前記第１下部層間絶縁膜１１１に導電物質を蒸着し、これをパターニングして前記ワードライン１０７：１０７ｃ１、１０７ｃ２、１０７ｃ３、．．．１０７ｃ１４、１０７ｃ１６と直交するビットライン１１３：１１３ｒ１、１１３ｒ２、．．．１１３ｒ７、１１３ｒ８を形成する。
【００６０】
前記ビットライン１１３を有する半導体基板の全面に第２下部層間絶縁膜１１５を形成する。前記第１及び第２下部層間絶縁膜１１１、１１５は下部絶縁膜１１６を構成する。次に、前記第１及び第２下部層間絶縁膜１１１、１１５をパターニングして前記キャパシタパッド１０９ｓを露出させるコンタクトホールを形成した後に、導電物質を満たしてコンタクトプラグ１１７を形成する。
【００６１】
次の図７Ａ及び図７Ｂを参照すると、前記コンタクトプラグ１１７及び前記下部絶縁膜１１６上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成する。前記上部電極膜、強誘電体膜及び下部電極膜を連続してパターニングし、行方向及び列方向に沿って二次元的に配列された複数個の強誘電体キャパシタ１２５を形成する。図面には、行方向に８個、列方向に８個ずつ６４個のキャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、．．．、１２５ｒ１ｃ７、１２５ｒ１ｃ８、１２５ｒ２ｃ１、１２５ｒ２ｃ２、．．．、１２５ｒ２ｃ７、１２５ｒ２ｃ８、．．．１２５ｒ８ｃ１、１２５ｒ８ｃ２、．．．１２５ｒ８ｃ７、１２５ｒ８ｃ８が配列されている。前記強誘電体キャパシタ１２５の各々は順次に積層された下部電極１１９、強誘電体膜パターン１２１及び上部電極１２３を含む。前記下部電極１１９は各々前記コンタクトプラグ１１７と接触する。結果的に、前記強誘電体キャパシタ１２５は各々前記ソース領域と電気的に接続される。次に、前記強誘電体キャパシタ１２４が形成された結果物の全面に支持絶縁膜１２９を形成する。前記絶縁膜１２９を形成する前に水素遮断膜１２６をコンフォーマルに形成することもできる。前記水素遮断膜１２６はチタン酸化膜ＴｉＯ２、アルミニウム酸化膜Ａｌ２Ｏ３、シリコン窒化膜Ｓｉ３Ｎ４、またはこれらの組み合わせ膜で形成することが望ましい。
【００６２】
次に、前記支持絶縁膜１２９及び前記水素遮断膜１２６を平坦化させて前記上部電極１２３を露出させる。前記平坦化工程は化学機械的研磨技術またはエッチバック技術を使って実施されることができる。これによって、前記強誘電体キャパシタ１２５の間に水素遮断膜パターン１２６及び支持絶縁膜パターン１２９が残存する。前記水素遮断膜パターン１２６は前記強誘電体キャパシタ１２５の側壁、すなわち前記強誘電体膜パターン１２１の側壁を覆う。したがって、前記強誘電体膜パターン１２１の内部に水素原子が注入されることを防止することができる。前記強誘電体膜パターン１２１内に水素原子が注入されれば、分極特性及び漏洩電流特性のような強誘電体キャパシタ１２５の特性が低下する。結果的に、前記水素遮断膜パターン１２６は強誘電体キャパシタ１２５の特性を向上させる。
【００６３】
次に、図８Ａ及び図８Ｂを参照すると、前記強誘電体キャパシタの上部電極及び支持絶縁膜１２９上に導電物質を蒸着した後に、これをパターニングして各々前記多数の上部電極に共通に電気的に接続する局所導電膜パターン１３１を形成する。図面には行方向に二つ列方向に４個ずつ配列された８個の局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ１ｃ２、１３１ｒ２ｃ１、１３１ｒ２ｃ２、１３１ｒ３ｃ１、１３１ｒ３ｃ２、１３１ｒ４ｃ１、１３１ｒ４ｃ２が示している。前記局所導電膜パターン各々は行方向に４個ずつ、列方向に二つずつ配列された４＊２個の上部電極に直接接触して、それらに電気的に接続する。このような局所導電膜パターンは行方向及び列方向に配列される。
【００６４】
前記局所導電膜パターンは、金属膜、導電性金属酸化膜、導電性金属窒化膜、またはこれらの複合膜で形成することができる。例えば、前記局所導電膜パターンはチタンアルミニウム窒化膜ＴｉＡＩＮ、チタン膜Ｔｉ、チタン窒化膜ＴｉＮ、イリジウム膜Ｉｒ、イリジウム酸化膜ＩｒＯ２、白金膜Ｐｔ、ルテニウム膜Ｒｕ、ルテニウム酸化膜ＲｕＯ２、アルミニウム膜Ａｌ、またはこれらの複合膜で形成することができる。
【００６５】
次に、図９Ａ及び図９Ｂを参照すると、前記局所導電膜パターン１３１を有する半導体基板の全面に上部絶縁膜１３８を形成する。前記上部絶縁膜１３８は第１及び第２上部層間絶縁膜１３３、１３７を順次に積層させて形成する。前記第２上部層間絶縁膜１３７を形成する前に、前記第１上部層間絶縁膜１３７上に複数個の平行なメインワードライン１３５を形成することもできる。例えば、前記メインワードラインはスパッタリング方法、原子層蒸着法などによるアルミニウムで形成されることができる。前記メインワードライン１３５は列方向と平行する。通常に、一つのメインワードライン１３５はデコーダを通じて４個のワードライン１０７を制御する。
【００６６】
前記上部絶縁膜１３８をパターニングして前記局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ１ｃ２、１３１ｒ２ｃ１、１３１ｒ２ｃ２、１３１ｒ３ｃ１、１３１ｒ３ｃ２、１３１ｒ４ｃ１、１３１ｒ４ｃ２各々を露出させるビアホール１３９；１３９ｒ１ｃ１、１３９ｒ１ｃ２、１３９ｒ２ｃ１、１３９ｒ２ｃ２、１３９ｒ３ｃ１、１３９ｒ３ｃ２、１３９ｒ４ｃ１、１３９ｒ４ｃ２を形成する。この時に、奇数行の導電膜パターン１３９ｒ１ｃ１、１３９ｒ１ｃ２、１３９ｒ３ｃ１、１３９ｒ３ｃ２を露出させるビアホール１３９ｒ１ｃ１、１３９ｒ１ｃ２、１３９ｒ３ｃ１、１３９ｒ３ｃ２は各局所導電膜パターンの左側部分を露出させる。すなわち、各局所導電膜パターンが覆う４＊２個のキャパシタのうち左側２＊２個のキャパシタ上に形成される。これと反対に、偶数行の導電膜パターン１３９ｒ２ｃ１、１３９ｒ２ｃ２、１３９ｒ４ｃ１、１３９ｒ４ｃ２を露出させるビアホール１３９ｒ２ｃ１、１３９ｒ２ｃ２、１３９ｒ４ｃ１、１３９ｒ４ｃ２は各導電膜パターンの右側部分を露出させる。すなわち、各局所導電膜パターンが覆う４＊２個のキャパシタのうち右側２＊２個のキャパシタ上に形成される。
【００６７】
次に、前記ビアホール及び前記上部絶縁膜１３８上に導電物質を蒸着し、これをパターニングして前記ビットライン１１３に直交する（前記メインワードラインに平行する）プレートライン１４１、１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４を図５Ａ及び図５Ｂに示したように形成する。すなわち、プレートライン１４１各々は列方向に伸長して行方向に配列される。これによって、前記プレートラインはビアホールを通じて下部の局所導電膜パターンに電気的に接続し、一対のプレートラインが局所導電膜パターンの上部に配置している。この時に、奇数列のプレートラインは奇数行の局所導電膜パターンに電気的に接続し、偶数列のプレートラインは偶数行の局所導電膜パターンに電気的に接続する。すなわち、一番目のプレートライン１４１ｒ１は一番目の列の局所導電膜パターンのうち奇数行の局所導電膜パターン１３９ｒ１ｃ１、１３９ｒ３ｃ１に電気的に接続し、二番目のプレートライン１４１ｒ２は一番目の列の局所導電膜パターンのうち偶数行の局所導電膜パターン１３９ｒ２ｃ１、１３９ｒ２ｃ４に電気的に接続する。
【００６８】
以上の強誘電体記憶素子によると、隣接した活性領域に属する多数のキャパシタが局所導電膜パターンに電気的に接続され、また、局所導電パターンの上部を一対のプレートラインが配置している。この時に、列方向に配列された局所導電膜パターンが交互に一対のプレートラインに電気的に接続するので、信号遅延増加なしに、一プレートラインに多数の強誘電体キャパシタを連結させることができる。したがって、全体記憶セルアレイでプレートラインの個数が減少し、これによって、プレートライン選択回路が減少するようになり、結果的に、チップの面積を減少させることができる。
【００６９】
図１０Ａは図５Ａ〜図５Ｃ及び図６Ａ乃至図９Ａ及び図６Ｂ乃至図９Ｂを参照して説明した本発明の第１実施の形態の第１変形例を示す断面図として、図５ＡのＡ−Ａ'に沿って切断した断面図である。本第１変形例では、局所導電膜パターンが直接強誘電体キャパシタの上部電極と接触するものではなく、絶縁膜１３２を掘って形成されたコンタクトホールを通じて各々電気的に接続される。すなわち、第１実施の形態と同一の方法で、図７Ａ及び図７Ｂに示したように、強誘電体キャパシタを形成した後、前記絶縁膜１３２を形成する。次に、前記絶縁膜１３２をパターニングして、各々の強誘電体キャパシタ上部電極を露出させるコンタクトホールを形成する。次に、前記コンタクトホール及び前記絶縁膜１３２上に導電物質を蒸着して、先の説明の方法と同一に、これをパターニングして局所導電膜パターンを形成する。以後の工程は先の説明の第１実施の形態と同一であるので、説明の重複を避けるために省略する。
【００７０】
図１１Ａは図５Ａ〜図５Ｃ及び図６Ａ乃至図９Ａ及び図６Ｂ乃至図９Ｂを参照して説明した本発明の第１実施の形態の第２変形例を示す平面図であり、図１１Ｂは図１１ＡのＡ−Ａ’に沿って切断した断面図である。
【００７１】
本第２変形例において、局所導電膜パターンが形成されず、強誘電体キャパシタの上部電極がこれに代える。すなわち、強誘電体キャパシタの上部電極が第１実施の形態の局所導電膜パターンと同一な形状で同一の位置に形成され、プレートラインが上部電極に直接電気的に連結される。すなわち、行方向及び列方向に配列された４＊２個の強誘電体キャパシタが一つの上部電極を共有する（共通上部電極）。
【００７２】
先の第１実施の形態での説明の方法と同一に図６Ａ及び図６Ｂに示したように、活性領域１０５、ワードライン１０７、ビットライン１１３、コンタクトパッド１０９ａ、１０９ｂ、下部絶縁膜１１５、及びコンタクトプラグ１１７を形成する。次に、図１１Ａ及び図１１Ｂを参照すると、各コンタクトプラグ１１７に接続する下部電極１１９を形成する。すなわち、コンタクトプラグ１１７を形成した後、支持絶縁膜１２９を形成する。前記支持絶縁膜１２９をパターニングして前記コンタクトプラグ１１７を露出させるトレンチを形成した後、ここに電極物質を満たして下部電極１１９を形成する。前記下部電極１１９が形成された半導体基板の全面に強誘電体膜１２１及び上部電極膜を形成する。続いて、前記上部電極膜をパターニングして第１実施の形態の局所導電膜パターンに対応する共通上部電極１２３ｒ１ｃ１、１２３ｒ１ｃ２、１２３ｒ２ｃ１、１２３ｒ２ｃ２、１２３ｒ３ｃ１、１２３ｒ３ｃ２、１２３ｒ４ｃ１、１２３ｒ４ｃ２を形成する。前記共通上部電極１２３は行方向及び列方向に配列された４＊２個の下部電極を覆うように形成される。この時に、実施の形態に従って前記強誘電体膜１２１も同時にパターニングされることができる。前記共通上部電極１２３を形成した後、第１実施の形態と同一に、上部絶縁膜１３８を形成する。前記上部絶縁膜１３８は第１及び第２上部層間絶縁膜１３３、１３７を順次に積層させて形成する。前記第２上部層間絶縁膜１３７を形成する前に、前記第１上部層間絶縁膜１３３上に複数個の平行なメインワードライン１３５を形成することもできる。前記上部絶縁膜１３８をパターニングして前記共通上部電極１２３ｒ１ｃ１、１２３ｒ１ｃ２、１２３ｒ２ｃ１、１２３ｒ２ｃ２、１２３ｒ３ｃ１、１２３ｒ３ｃ２、１２３ｒ４ｃ１、１２３ｒ４ｃ２各々を露出させるビアホール１３９；１３９ｒ１ｃ１、１３９ｒ１ｃ２、１３９ｒ２ｃ１、１３９ｒ２ｃ２、１３９ｒ３ｃ１、１３９ｒ３ｃ２、１３９ｒ４ｃ１、１３９ｒ４ｃ２を形成する。この時に、奇数行の共通上部電極１２３ｒ１ｃ１、１２３ｒ１ｃ２、１２３ｒ３ｃ１、１２３ｒ３ｃ２を露出させるビアホール１３９ｒ１ｃ１、１３９ｒ１ｃ２、１３９ｒ３ｃ１、１３９ｒ３ｃ２は各局所導電膜パターンの左側部分を露出させる。これと反対に、偶数行の導電膜パターン１２３ｒ２ｃ１、１２３ｒ２ｃ２、１２３ｒ４ｃ１、１２３ｒ４ｃ２を露出させるビアホール１３９ｒ２ｃ１、１３９ｒ２ｃ２、１３９ｒ４ｃ１、１３９ｒ４ｃ２は各導電膜パターンの右側部分を露出させる。後続工程で、先の第１実施の形態での説明の方法と同一にプレートライン１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４を形成する。
【００７３】
図１２Ａは本発明の第２実施の形態による折りたたみ型ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を概略的に示す平面図であり、図１２Ｂは図１２ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【００７４】
本第２実施の形態は先の説明の第１実施の形態と異なり、局所導電膜パターンが行方向及び列方向に配列された８＊２個の強誘電体キャパシタに共通的に電気的に接続する。すなわち、第１実施の形態での行方向に隣接した二つの局所導電膜パターンが一つに合わせられたものである。これによって、各局所導電膜パターンの上部には４個のプレートラインが配置している。また、一番目の列のプレートライン１４１ｃ１は第１行、第５行、第９行、第１３行、．．．、第（４＊（ｋ−１）＋１）行の局所導電膜パターンに電気的に接続する。ここでｋは自然数である。二番目の列のプレートライン１４１ｃ２は第２行、第６行、第１０行、第１４行、．．．、第（４＊（ｋ−１）＋２）行の局所導電膜パターンに接続する。同様に、三番目の列のプレートライン１４１ｃ３は第３行、第７行、第１１行、第１３行、．．．、第（４＊（ｋ−１）＋３）行の局所導電膜パターンに接続し、４番目の列のプレートライン１４１ｃ４は第４行、第８行、第１２行、第１６行、．．．、第（４＊（ｋ−１）＋４）行の局所導電膜パターンに接続する。５番目のプレートラインは一番目のプレートラインと同一の方式で、６番目のプレートラインは二番目のプレートラインと同一の方式で、七番目のプレートラインは三番目のプレートラインと同一の方式で、八番目のプレートラインは四番目のプレートラインと同一の方式で局所導電膜パターンに連結される。このような規則で、プレートラインが局所導電膜パターンに電気的に接続する。
【００７５】
具体的に、図１２Ａ及び図１２Ｂを参照すると、局所導電膜パターン１３１ｒ１は行方向に８個、列方向に二つずつ配列された１６個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、．．．、１２５ｒ１ｃ７、１２５ｒ１ｃ８、１２５ｒ２ｃ１、１２５ｒ２ｃ２、．．．、１２５ｒ２ｃ７、１２５ｒ２ｃ８を覆い、それらに共通的に電気的に連結される。また、前記局所導電膜パターン１３１ｒ１上部に４個のプレートライン１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４が横切って配置しているが、前記局所導電膜パターン１３１ｒ１はビアホール１３９ｒ１ｃ１を通じてプレートライン１４１ｃ１に電気的に連結される。前記ビアホール１３９ｒ１ｃ１は強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、１２５ｒ２ｃ１、１２５ｒ２ｃ２の上部に形成される。同様に、局所導電膜パターン１３１ｒ２の上部にも前記４個のプレートライン１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４が横切って配置しているが、前記局所導電膜パターン１３１ｒ２はビアホール１３９ｒ２ｃ１を通じてプレートライン１４１ｃ２に電気的に連結される。
【００７６】
本第２実施の形態の場合に、一つのプレートラインに連結された強誘電体キャパシタの個数は第１実施の形態と同一であるが、セル動作時、プレートラインに連結された活性化された強誘電体キャパシタの個数は半分に減る。
【００７７】
本第２実施の形態においても、第１実施の形態の変形例が適用されることができることは当業者に自明に理解されるであろう。
【００７８】
以上の説明の第１実施の形態及び第２実施の形態を基づいて、局所導電膜パターンを行方向にさらに拡張することができるであろう。すなわち、局所導電膜パターンが行方向に２ｎ個ずつ、列方向に２個ずつ配列された２ｎ＊２（ここで、ｎは自然数）個の強誘電体キャパシタに電気的に共通に連結されるように形成されることができる。
【００７９】
以下、共有型ビットライン構造の強誘電体記憶素子に対して説明する。
【００８０】
図１３Ａは本発明の第３実施の形態による共有型ビットライン構造の強誘電体記憶素子のセルアレイの一部を示する平面図であり、図１３Ｂは図１３ＡのＡ−Ａ’に沿って切断した断面図である。
【００８１】
図１３Ａ及び図１３Ｂを参照すると、半導体基板１０１の所定領域に素子分離領域１０３が配置される。前記素子分離領域１０３は二次元的に配列された複数個の活性領域１０５を限定する。前記活性領域１０５は行方向（ｘ方向）への長さが列方向（ｙ方向）への長さよりさらに長く、行及び列方向に一定に配列される。列方向に伸長して前記活性領域１０５及び素子分離領域１０３を横切る列方向に伸長した絶縁されたゲート電極、すなわちワードライン１０７が行方向（ｘ方向）に配列されている。図面では、８個のワードライン１０７ｃ１、１０７ｃ２、１０７ｃ３、．．．、１０７ｃ６、１０７ｃ７、１０７ｃ８が示している。前記活性領域１０５各々は、一対のゲート電極と交差する。これによって、前記各活性領域１０５は３個の部分に分けられる。前記一対のゲート電極の間の活性領域に共通ドレイン領域が形成され、前記共通ドレイン領域の両側の活性領域にソース領域が形成される。したがって、前記ゲート電極１０７及び前記活性領域が交差する地点にセルトランジスタが形成される。
【００８２】
前記セルトランジスタを有する半導体基板の全面は下部絶縁膜１１６によって覆われる。例えば、前記下部絶縁膜１１６は第１下部層間絶縁膜１１１及び第２下部層間絶縁膜１１５が順次に積層された二重層であリ得る。前記下部絶縁膜１１６内に、すなわち前記第１下部層間絶縁膜１１５上に前記ワードライン１０７と直交する複数個のビットライン１１３が配置される。図面には８個のビットライン１１３ｒ１、１１３ｒ２、．．．、１１３ｒ７、１１３ｒ８が示している。前記ビットライン１１３各々は前記第１下部層間絶縁膜１１１を貫通するビットラインコンタクトホールを通じてドレイン領域と電気的に接続するようになる。前記下部絶縁膜１１６を貫通して前記ソース領域に電気的に接続するキャパシタコンタクトプラグ１１７が前記下部絶縁膜１１６内に位置する。
【００８３】
前記コンタクトプラグ１１７を有する半導体基板の全面に行方向（ｘ軸）及び列方向（ｙ軸）に沿って二次元的に配列された複数個の強誘電体キャパシタ１２５が配置される。図１３Ａには行方向及び列方向に沿って各々８個ずつ配置された６４個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、．．．、１２５ｒ１ｃ７、１２５ｒ１ｃ８、１２５ｒ２ｃ１、１２５ｒ２ｃ２、．．．、１２５ｒ２ｃ７、１２５ｒ２ｃ８、．．．、．．．、１２５ｒ８ｃ１、１２５ｒ８ｃ２、．．．、１２５ｒ８ｃ７、１２５ｒ８ｃ８が示している。図１３Ｂを参照すると、下で一番目の行に８個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、１２５ｒ１ｃ３、１２５ｒ１ｃ４、１２５ｒ１ｃ６、１２５ｒ１ｃ７、１２５ｒ１ｃ８が配置される。各活性領域１０５の二つのソース領域各々に行方向に配列された二つの強誘電体キャパシタが電気的に接続する。
【００８４】
前記強誘電体キャパシタ１２５各々は順次に積層された下部電極１１９、強誘電体膜パターン１２１及び上部電極１２３を含む。前記下部電極１１９は各々前記コンタクトプラグ１１７上に位置して、それと電気的に接続する。結果的に、前記下部電極１１９は前記コンタクトプラグ１１７を通じて前記ソース領域と電気的に接続される。前記強誘電体キャパシタ１２５の間の空いた空間は支持絶縁膜パターン１２９で満たされる。
【００８５】
これに加えて、前記支持絶縁膜パターン１２９及び前記強誘電体キャパシタ１２５の側壁の間に水素遮断膜パターン１２６が介在されることが望ましい。
【００８６】
前記強誘電体キャパシタ１２５及び前記支持絶縁膜パターン１２９上に行方向及び列方向に配列された複数個の局所導電膜パターン１３１が配置される。図１３Ａを参照すると、８＊８個の強誘電体キャパシタ配列上に行方向に二つ、列方向に８個配列された１６個の局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ１ｃ２、１３１ｒ２ｃ１、１３１ｒ２ｃ２、１３１ｒ３ｃ１、１３１ｒ３ｃ２、１３１ｒ４ｃ１、１３１ｒ４ｃ２、１３１ｒ５ｃ１、１３１ｒ５ｃ２、１３１ｒ６ｃ１、１３１ｒ６ｃ２、１３１ｒ７ｃ１、１３１ｒ７ｃ２、１３１ｒ８ｃ１、１３１ｒ８ｃ２が位置する。前記局所導電膜パターン１３１各々は行方向に４個ずつ配列された強誘電体キャパシタ４個の上部に重畳するように位置し、これらに共通的に電気的に接続する。例えば、局所導電膜パターン１３１ｒ１ｃ１は下から一番目の行で行方向に配列された４個の強誘電体キャパシタ１２５ｒ１ｃ１、１２５ｒ１ｃ２、１２５ｒ１ｃ３、１２５ｒ１ｃ４に電気的に接続する。ここで、一番目の行の強誘電体キャパシタ４個のうちで二つ１２５ｒ１ｃ１、１２５ｒ１ｃ２は同一の活性領域に属し、他の二つ１２５ｒ１ｃ３、１２５ｒ１ｃ４はまた他の同一の活性領域に属する。
【００８７】
前記各局所導電膜パターン１２５は金属膜、導電性金属酸化膜、導電性金属窒化膜、またはこれらの複合膜で形成される。例えば、前記局所導電膜パターン１２５各々はチタンアルミニウム窒化膜ＴｉＡＩＮ、チタン膜Ｔｉ、チタン窒化膜ＴｉＮ、イリジウム膜Ｉｒ、イリジウム酸化膜ＩｒＯ２、白金膜Ｐｔ、ルテニウム膜Ｒｕ、ルテニウム酸化膜ＲｕＯ２、アルミニウム膜Ａｌ、またはこれらの複合膜であり得る。
【００８８】
図１３Ｂに示したように、前記各局所導電膜パターン１２５は、それが電気的に接続される強誘電体キャパシタの上部電極に直接的に接触する。
【００８９】
前記局所導電膜パターン１２５を有する半導体基板の全面が上部絶縁膜１３８によって覆われる。ここで、前記上部絶縁膜１３８は順次に積層された第１上部層間絶縁膜１３３及び第２上部層間絶縁膜１３７の二重層であり得る。
【００９０】
これに加えて、前記第１及び第２上部層間絶縁膜１３３、１３７の間に複数個のメインワードライン１３５が介在されることができる。前記メインワードライン１３５は前記列方向（ｙ軸）に沿って延長されて、前記ワードライン１０７に平行する。前記メインワードライン１３５の各々は一つのワードライン１０７を制御する。
【００９１】
前記メインワードライン１３５の間の前記上部絶縁膜１３８上に金属配線であるプレートライン１４１が配置される。前記プレートライン１４１；１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４、１４１ｃ５、１４１ｃ６、１４１ｃ７、１４１ｃ８はビットライン１１３に垂直に、そしてワードライン１０７に平行に走る。図面には、４個のプレートラインが前記各局所導電膜パターン１３１に直交するように走る。
【００９２】
ここで、２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は同一列、すなわち、２ｋ＋１＊（ｎ−１）＋ｉ番目の列の２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の導電膜パターンに電気的に接続する。例えば、1列のプレートライン１４１ｒ１は１列の１行及び５行の局所導電膜パターン１２５ｒ１ｃ１、１２５ｒ５ｃ１に接続し、同様に、５列のプレートライン１４１ｒ５は５列の１行及び５行の導電膜パターン１２５ｒ１ｃ５、１２５ｒ５ｃ５に電気的に接続する。
【００９３】
本第３実施の形態によると、通常の共有型ビットライン構造に比べて素子動作時、プレートラインに連結された活性化されたキャパシタ個数を１／４に減らすことができる。結局、通常の共有型ビットライン構造と同一の信号遅延を有するように設計する場合に、一つのプレートラインに４倍の強誘電体キャパシタを連結することができる。
【００９４】
このような強誘電体記憶素子を製造する方法を図１３Ａ、１３Ｂ及び図１４を参照して簡略に説明する。第１実施の形態での説明の方法と同一の部分に対しては重複的な説明を省略し、簡略に言及する。
【００９５】
図１４は本第３実施の形態による製造方法で、ワードライン及びビットラインが形成された結果の半導体基板に対する平面図である。図１３Ａ、１３Ｂ及び１４を参照すると、先ず、半導体基板１０１の所定領域に素子分離領域１０３を形成して複数個の活性領域１０５を限定する。前記活性領域１０５は行方向及び列方向に一定に配置される。前記活性領域１０５を有する半導体基板の全面にゲート絶縁膜、ゲート導電膜及びキャッピング絶縁膜を順次に形成する。前記キャッピング絶縁膜、ゲート導電膜及びゲート絶縁膜を連続してパターニングして、前記活性領域１０５及び素子分離領域１０３の上部を横切る複数個の平行なゲートパターンを形成する。前記ゲートパターンの各々は順次に積層されたゲート絶縁膜パターン、ゲート電極１０７及びキャッピング絶縁膜パターンで構成される。ここで、前記活性領域の各々は前記一対のゲート電極と交差する。前記ゲート電極１０７はワードラインに該当する。望ましくは、前記ワードラインは列方向に伸長して行方向に配列１０７ｃ１、１０７ｃ２、．．．１０７ｃ７、１０７ｃ８になる。
【００９６】
前記ゲートパターン及び前記素子分離領域１０３をイオン注入マスクとして使って、前記活性領域１０５に不純物イオンを注入する。その結果、前記各活性領域に３個の不純物領域が形成される。これら３個の不純物領域のうち中間の不純物領域は共通ドレイン領域に該当し、残りの不純物領域はソース領域に該当する。これによって、前記各活性領域に一対のセルトランジスタが形成される。結果的に、前記セルトランジスタは前記半導体基板１０１に行方向及び列方向に沿って二次元的に配列される。続いて、前記ゲートパターンの側壁に通常の方法を使ってスペーサを形成する。
【００９７】
次に、半導体基板の全面に第１下部層間絶縁膜１１１を形成する。前記第１下部層間絶縁膜１１１をパターニングして、前記ドレイン領域を露出させるビットラインコンタクトホールを形成する。前記ビットラインコンタクトホール及び前記第１下部層間絶縁膜１１１に導電物質を蒸着し、これをパターニングして前記ワードライン１０７と直交するビットライン１１３；１１３ｒ１、１１３ｒ２、．．．、１１３ｒ７、１１３ｒ８を形成する。
【００９８】
次に、前記ビットライン１１３を有する半導体基板の全面に第２下部層間絶縁膜１１５を形成する。前記第１乃至第２下部層間絶縁膜１１１、１１５は下部絶縁膜１１６を構成する。続いて、前記下部絶縁膜１１６をパターニングして前記ソース領域を露出させるコンタクトホールを形成した後、導電物質を満たしてコンタクトプラグ１１７を形成する。
【００９９】
次に、前記コンタクトプラグ１１７及び前記下部絶縁膜１１６上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成する。前記上部電極膜、強誘電体膜及び下部電極膜を連続してパターニングして行方向及び列方向に沿って二次元的に配列された複数個の強誘電体キャパシタ１２５を形成する。前記強誘電体キャパシタ１２５の各々は順次に積層された下部電極１１９、強誘電体膜パターン１２１及び上部電極１２３を含む。前記下部電極１１９は各々前記コンタクトプラグ１１７と接触する。続いて、前記強誘電体キャパシタ１２４が形成された結果物の全面に支持絶縁膜１２９を形成する。前記絶縁膜１２９を形成する前に水素遮断膜１２６をコンフォーマルに形成することもできる。
【０１００】
次に、前記支持絶縁膜１２９及び前記水素遮断膜１２６を平坦化させて前記上部電極１２３を露出させる。これによって、前記強誘電体キャパシタ１２５の間に水素遮断膜パターン１２６及び支持絶縁膜パターン１２９が残存する。
【０１０１】
次に、前記強誘電体キャパシタの上部電極及び支持絶縁膜１２９上に導電物質を蒸着した後、これをパターニングして各々前記多数の上部電極に共通に電気的に接続する局所導電膜パターン１３１；１３１ｒ１ｃ１、１３１ｒ１ｃ２、１３１ｒ２ｃ１、１３１ｒ２ｃ２、１３１ｒ３ｃ１、１３１ｒ３ｃ２、１３１ｒ４ｃ１、１３１ｒ４ｃ２、１３１ｒ５ｃ１、１３１ｒ５ｃ２、１３１ｒ６ｃ１、１３１ｒ６ｃ２、１３１ｒ７ｃ１、１３１ｒ７ｃ２、１３１ｒ８ｃ１、１３１ｒ８ｃ２を形成する。前記局所導電膜パターン各々は行方向に４個ずつ配列された４個のキャパシタ上部電極に直接接触して、それらに電気的に接続する。このような局所導電膜パターンは行方向及び列方向に配列される。
【０１０２】
前記局所導電膜パターンを有する半導体基板の全面に上部絶縁膜１３８を形成する。前記上部絶縁膜１３８は第１及び第２上部層間絶縁膜１３３、１３７を順次に積層させて形成する。前記第２上部層間絶縁膜１３７を形成する前に、前記第１上部層間絶縁膜１３７上に複数個の平行なメインワードライン１３５を形成することもできる。
【０１０３】
前記上部絶縁膜１３８をパターニングして、前記局所導電膜パターン１３１ｒ１ｃ１、１３１ｒ１ｃ２、１３１ｒ２ｃ１、１３１ｒ２ｃ２、１３１ｒ３ｃ１、１３１ｒ３ｃ２、１３１ｒ４ｃ１、１３１ｒ４ｃ２、１３１ｒ５ｃ１、１３１ｒ５ｃ２、１３１ｒ６ｃ１、１３１ｒ６ｃ２、１３１ｒ７ｃ１、１３１ｒ７ｃ２、１３１ｒ８ｃ１、１３１ｒ８ｃ２各々を露出させるビアホール１３９；１３９ｒ１ｃ１、１３９ｒ２ｃ２、１３９ｒ３ｃ３、１３９ｒ４ｃ４、１３９ｒ５ｃ５、１３９ｒ６ｃ６、１３９ｒ７ｃ７、１３９ｒ８ｃ８を形成する。
【０１０４】
次に、前記ビアホール及び前記上部絶縁膜１３８上に導電物質を蒸着し、これをパターニングして前記ビットライン１１３に直交する（前記メインワードラインに平行する）プレートライン１４１；１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４、１４１ｃ５、１４１ｃ６、１４１ｃ７、１４１ｃ８を図１３Ａに示したように形成する。すなわち、プレートライン各々は列方向に伸長して行方向に配列される。これによって、前記プレートラインはビアホールを通じて下部の局所導電膜パターンに電気的に接続し、４個のプレートラインが局所導電膜パターンの上部を配置している。この時に、２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ番目の列の２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の導電膜パターンに電気的に接続する。例えば、１列のプレートライン１４１ｒ１は１列の１行の局所導電膜パターン１２５ｒ１ｃ１及び５行の局所導電膜パターン１２５ｒ５ｃ１に接続し、同様に、５列のプレートライン１４１ｒ５は５列の１行及び５行の導電膜パターン１２５ｒ１ｃ５、１２５ｒ５ｃ５に電気的に接続する。
【０１０５】
図１５は上述の第３実施の形態の第１変形例として、第１実施の形態の第1変形例に対応する。図１５を参照すると、局所導電膜パターンが上部電極と直接接触するものではなく、絶縁膜１３２を掘って各々の上部電極を露出させるコンタクトホールを通じて上部電極と電気的に接続する。すなわち、先の図１３Ａ、図１３Ｂ、及び図１４を参照して説明した方法と同一に強誘電体キャパシタを形成した後、絶縁膜１３２を形成する。続いて、前記絶縁膜１３２をパターニングして各々の強誘電体キャパシタの上部電極を露出させるコンタクトホールを形成する。続いて、前記コンタクトホール及び前記絶縁膜１３２上に導電物質を蒸着し、先の説明の方法と同一にこれをパターニングして局所導電膜パターンを形成する。
【０１０６】
図１６Ａは上述の第３実施の形態の第２変形例として、第１実施の形態の第２変形例に対応する。図１６Ｂは図１６ＡのＡ−Ａ’に沿って切断した断面図である。図１６Ａ及び図１６Ｂを参照すると、上述の第１実施の形態の第２変形例のように、行方向に隣接した４個の強誘電体キャパシタが共通的に一つの上部電極（共通上部電極、１２３）を共有し、プレートラインが共通上部電極１２３に電気的に接続する。
【０１０７】
図１３Ａ、図１３Ｂ及び図１４を参照して説明した方法と同一に、活性領域１０５、ワードライン１０７、ビットライン１１３、コンタクトパッド１０９ａ、１０９ｂ、下部絶縁膜１１５及びコンタクトプラグ１１７を形成する。次に、図１６Ａ及び図１６Ｂを参照すると、各コンタクトプラグ１１７に接続する下部電極１１９を形成する。すなわち、コンタクトプラグ１１７を形成した後、絶縁膜１２９を形成する。前記支持絶縁膜１２９をパターニングして前記コンタクトプラグ１１７を露出させるトレンチを形成した後、ここに電極物質を満たして下部電極１１９を形成する。前記下部電極１１９が形成された半導体基板の全面に強誘電体膜１２１及び上部電極膜を形成する。続いて、前記上部電極膜をパターニングして第３実施の形態の局所導電膜パターンに対応する共通上部電極１２３ｒ１ｃ１、１２３ｒ１ｃ２、１２３ｒ２ｃ１、１２３ｒ２ｃ２、１２３ｒ３ｃ１、１２３ｒ３ｃ２、１２３ｒ４ｃ１、１２３ｒ４ｃ２、１２３ｒ５ｃ１、１２３ｒ５ｃ２、１２３ｒ６ｃ１、１２３ｒ６ｃ２、１２３ｒ７ｃ１、１２３ｒ７ｃ２、１２３ｒ８ｃ１、１２３ｒ８ｃ２を形成する。前記共通上部電極１２３は行方向に配列された４個の下部電極を覆うように形成される。この時に、実施の形態に従って前記強誘電体膜１２１も同時にパターニングされることができる。前記共通上部電極１２３を形成した後、上部絶縁膜１３８を形成する。前記上部絶縁膜１３８は第１及び第２上部層間絶縁膜１３３、１３７を順次に積層させて形成する。前記第２上部層間絶縁膜１３７を形成する前に、前記第１上部層間絶縁膜１３７上に複数個の平行なメインワードライン１３５を形成することもできる。前記上部絶縁膜１３８をパターニングして前記共通上部電極１２３ｒ１ｃ１、１２３ｒ１ｃ２、１２３ｒ２ｃ１、１２３ｒ２ｃ２、１２３ｒ３ｃ１、１２３ｒ３ｃ２、１２３ｒ４ｃ１、１２３ｒ４ｃ２を露出させるビアホールを形成する。後続工程で前記共通上部電極に電気的に接続するプレートライン１４１ｃ１、１４１ｃ２、１４１ｃ３、１４１ｃ４、１４１ｃ５、１４１ｃ６、１４１ｃ７、１４１ｃ８を形成する。
【０１０８】
図１７Ａは本発明の第４実施の形態による共有型ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を概略的に示す平面図であり、図１７Ｂは図１５ＡのＡ−Ａ'ラインに沿って切断した断面図である。
【０１０９】
本第４実施形態は、先の説明の第３実施の形態と異なり、局所導電膜パターンが行方向に８個配列された８個の強誘電体キャパシタに共通的に電気的に接続する。すなわち、第３実施の形態での行方向に隣接した二つの局所導電膜パターンが一つに合されたものである。これによって、各局所導電膜パターンの上部には８個のプレートラインが配置している。この時に、８＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは１から８まで順次に増加）番目の列の金属配線は同一列の同一行すなわち、８＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各 １から８まで順次に増加）番目の行の導電膜パターンに電気的に接続する。
【０１１０】
本第４実施の形態の場合に、一つのプレートラインに連結された強誘電体キャパシタの個数は第３実施の形態と同一であるが、セル動作時、プレートラインに連結された活性化された強誘電体キャパシタの個数は半分に減る。
【０１１１】
本第４実施の形態においても、第１実施の形態の変形例が適用されることができることは当業者に自明に理解されるであろう。
【０１１２】
以上の説明の第３実施の形態及び第４実施の形態に基づいて、局所導電膜パターンを行方向にさらに拡張することができるであろう。すなわち、局所導電膜パターンが行方向に２ｎ＋１個の強誘電体キャパシタに電気的に共通に連結されるように形成されることができる。この時に、２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の列の金属配線は２ｋ＋１＊（ｎ−１）＋ｉ番目の列の２ｋ＋１＊（ｎ−１）＋ｉ（ここで、ｎは自然数、ｉは各ｋに対して１から２ｋ＋１まで順次に増加）番目の行の導電膜パターンに電気的に接続するであろう。
【０１１３】
以上の詳細な説明は本発明を例示して説明することである。また、上述の内容は本発明の望ましい実施の形態を示して説明することに過ぎず、上述のように、本発明は様々な他の組み合わせ、変更及び環境で使うことができ、本明細書に開示された発明の概念の範囲、上述の開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。上述の実施の形態は本発明を実施することにおいて、最善の状態を説明するためのことであり、本発明のような他の発明を利用するのに当業界で知られた他の状態への実施、そして発明の具体的な適用分野及び用途で求められる様々な変更も可能である。したがって、以上の発明の詳細な説明は開示された実施の状態で本発明を制限しようとする意図ではない。また添付の請求範囲は他の実施状態も含むことで解釈されなければならない。
【図面の簡単な説明】
【０１１４】
【図１】通常の共有型ビットライン構造を適用した強誘電体記憶素子を概略的に示す平面図である。
【図２】図１に対する等価回路図である
【図３】通常の折りたたみ型ビットライン構造を適用した強誘電体記憶素子を概略的に示す平面図である。
【図４】図３に対する等価回路図である。
【図５Ａ】本発明の第１実施の形態による折りたたみ型ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を概略的に示す平面図である。
【図５Ｂ】図５ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【図５Ｃ】図５ＡのＢ−Ｂ’ラインに沿って切断した断面図である。
【図６Ａ】図５Ａに示した強誘電体記憶素子を製造する方法を説明するための半導体基板の平面図である。
【図６Ｂ】図６Ａ乃至図９Ａに対応する断面図として、図５ＡのＡ−Ａ'ラインに沿って切断した断面図である。
【図７Ａ】図５Ａに示した強誘電体記憶素子を製造する方法を説明するための半導体基板の平面図である。
【図７Ｂ】図６Ａ乃至図９Ａに対応する断面図として、図５ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【図８Ａ】図５Ａに示した強誘電体記憶素子を製造する方法を説明するための半導体基板の平面図である。
【図８Ｂ】図６Ａ乃至図９Ａに対応する断面図として、図５ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【図９Ａ】図５Ａに示した強誘電体記憶素子を製造する方法を説明するための半導体基板の平面図である。
【図９Ｂ】図６Ａ乃至図９Ａに対応する断面図として、図５ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【図１０】図５Ａに示した強誘電体記憶素子に対する第１変形例を示す断面図として図５ＡのＡ−Ａ’に沿って切断した断面図である。
【図１１Ａ】図５Ａに示した強誘電体記憶素子に対する第２変形例を示す平面図である。
【図１１Ｂ】図１１ＡのＡ−Ａ’に沿って切断した断面図である。
【図１２Ａ】本発明の第２実施の形態による折りたたみ型ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を概略的に示す平面図である。
【図１２Ｂ】図１２ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【図１３Ａ】本発明の第３実施の形態による共有型ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を示す平面図である。
【図１３Ｂ】図１３ＡのＡ−Ａ’に沿って切断した断面図である。
【図１４】本発明の第３実施の形態による製造方法で、ワードライン及びビットラインが形成された結果の半導体基板に対する平面図である。
【図１５】図１３Ａ及び図１３Ｂに示した強誘電体記憶素子に対する第１変形例を示す断面図として、図１３のＡ−Ａ’ラインに沿って切断した断面図である。
【図１６Ａ】図１３Ａ及び図１３Ｂに示した強誘電体記憶素子に対する第２変形例を示す平面図である。
【図１６Ｂ】図１６ＡのＡ−Ａ’に沿って切断した断面図である。
【図１７Ａ】本発明の第４実施の形態による共有型ビットライン構造の強誘電体記憶素子のセルアレイ領域の一部を概略的に示す平面図である。
【図１７Ｂ】図１５ＡのＡ−Ａ’ラインに沿って切断した断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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