(57)【要約】【課題】トリミング回路に設けられた複数の半導体整流素子のトリミングを短時間で行う。【解決手段】直列に接続された複数の抵抗（１〜４）と、抵抗（１〜４）の各々に並列に接続された半導体整流素子（５〜８）と、抵抗（１〜４）及び半導体整流素子（５〜８）に直列に接続されて複数のトリミング回路（１１〜１４）を形成する複数のスイッチ素子（１５〜１８）とをトリミング回路に設ける。複数のトリミング回路（１１〜１４）の全てに同時に電圧を印加し且つ選択されたスイッチ素子（１５〜１８）をオンすることにより選択された前記半導体整流素子（５〜８）を短絡破壊できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直列に接続された複数の抵抗と、該複数の抵抗の各々に並列に接続された半導体整流素子と、前記抵抗及び半導体整流素子に直列に接続されて複数のトリミング回路を形成する複数のスイッチ素子とを備え、前記複数のトリミング回路の全てに同時に電圧を印加し且つ選択された複数の前記スイッチ素子をオンすることにより選択された複数の前記半導体整流素子を同時に短絡破壊できることを特徴とするトリミング回路。
【請求項２】
前記トリミング回路の各々に直列に接続される直流電源及びスイッチを備え、該スイッチをオンすると、前記直流電源から前記トリミング回路の各々に直列に過電流が流れる請求項１に記載のトリミング回路。
【請求項３】
前記スイッチ素子、前記直流電源及び前記スイッチを前記複数の抵抗及び半導体整流素子から分離できる請求項２に記載のトリミング回路。
【請求項４】
前記スイッチ素子は、制御端子を備え、該制御端子に電圧を印加し又は電流が流れるときに、前記スイッチ素子がオンとなる請求項１〜３の何れか１項に記載のトリミング回路。
【請求項５】
直列に接続された複数の抵抗と、該抵抗の各々に並列に接続された半導体整流素子とから成る抵抗アレイの前記抵抗及び半導体整流素子に複数のスイッチ素子を個別に直列に接続して複数のトリミング回路を形成する過程と、
前記複数のトリミング回路の全てに同時に電圧を印加し且つ選択された複数の前記スイッチ素子をオンする過程と、
選択された複数の前記半導体整流素子を短絡破壊する過程とを含むことを特徴とするトリミング法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体整流素子を含むトリミング回路の選択された半導体整流素子を短時間で短絡破壊できるトリミング回路及びトリミング法に関連する。
【０００２】
【従来の技術】
下記特許文献１に記載されるように、集積回路内に予め形成したツェナーダイオードに必要な過電流を流し、ツェナーダイオードを短絡状態して、製造工程で生じた基準電圧のばらつき等を補正する方法（ツェナーザップトリミング）は公知である。図３は、この種のツェナーザップトリミング用の従来回路を示す。図３に示す従来の回路では、直列に接続された複数の抵抗（１〜４）  の各々にツェナーダイオード（５〜８）を並列に接続してトリミング前の抵抗回路網を構成する。各抵抗（１〜４）とツェナーダイオード（５〜８）との接続点（ノード）には、パッド（電圧印加用端子）（ａ〜ｅ）が接続される。パッド（ｂ）と（ｃ）との間にツェナーダイオード（６）の降伏電圧より大きい逆方向電圧（過電圧）を選択的に印加すると、ツェナーダイオード（６）が破壊されて短絡され、ツェナーダイオード（６）に接続された抵抗（２）も短絡されて、図４に示すように、トリミング後に抵抗回路網の直列抵抗が減少する。使用の際に、抵抗回路網の一方の端子Ａは例えば基準電圧設定回路に接続され、他方の端子Ｂは接地される。
【０００３】
【特許文献１】特開平７−８６５２１号公報（図６、第２頁）
【０００４】
【発明が解決しようとする課題】
ところで、図３のツェナーザップトリミング用回路のツェナーダイオード（５）と（７）とをトリミングする場合に、２端子（ａ，ｂ）間に過電圧を印加すると共に、２端子（ｃ，ｄ）間に個別に過電圧を印加してツェナーダイオード（５，７）を２段階でトリミングしなければならない。このように、トリミングすべき複数のツェナーダイオード（５〜８）の数に対応する回数だけ反復してトリミングを行うため、トリミング回数が増加し、トリミング工程及び集積回路の検査工程に多くの時間を要し、生産性が低下する問題があった。
そこで、本発明は、複数の半導体整流素子のトリミングを短時間で行えるトリミング回路及びトリミング法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によるトリミング回路は、直列に接続された複数の抵抗（１〜４）と、複数の抵抗（１〜４）の各々に並列に接続された半導体整流素子（５〜８）と、抵抗（１〜４）及び半導体整流素子（５〜８）に直列に接続されて複数のトリミング回路（１１〜１４）を形成する複数のスイッチ素子（１５〜１８）とを備えている。複数のトリミング回路（１１〜１４）の全てに同時に電圧を印加し且つ選択された複数のスイッチ素子（１５〜１８）をオンすることにより選択された複数の半導体整流素子（５〜８）を同時に短絡破壊できるので、トリミングに要する時間を短縮することができる。
また、本発明によるトリミング法は、直列に接続された複数の抵抗（１〜４）と、抵抗（１〜４）の各々に並列に接続された半導体整流素子（５〜８）とから成る抵抗アレイ（１０）の抵抗（１〜４）及び半導体整流素子（５〜８）に複数のスイッチ素子（１５〜１８）を個別に直列に接続して複数のトリミング回路（１１〜１４）を形成する過程と、複数のトリミング回路（１１〜１４）の全てに同時に電圧を印加し且つ選択された複数のスイッチ素子（１５〜１８）をオンする過程と、選択された複数の半導体整流素子（５〜８）を短絡破壊する過程とを含む。
【０００６】
【発明の実施の形態】
本発明の一実施の形態に係るトリミング回路及びトリミング法を図１及び図２について説明する。図１及び図２では、図３及び図４に示す箇所と同一の部分には同一の符号を付し、説明を省略する。
図１に示すように、本発明によるトリミング回路は、抵抗アレイ（１０）を構成する抵抗（１〜４）及び半導体整流素子を構成するツェナーダイオード（５〜８）に複数のスイッチ素子を構成するＭＯＳＦＥＴ（１５〜１８）を直列に接続して複数のトリミング回路（１１〜１４）を形成する。各ＭＯＳＦＥＴ（１５〜１８）のドレイン（一方の主端子）は、スイッチ（２６）を介してツェナーダイオード（５〜８）の降伏電圧よりも高い電圧を発生できる直流電源（２５）に接続される。ＭＯＳＦＥＴ（１５〜１８）のソース（他方の主端子）は、各抵抗（１〜４）の一端及び各ツェナーダイオード（５〜８）のカソードに接続される。各抵抗（１〜４）の他端及び各ツェナーダイオード（５〜８）のアノードは接地される。ＭＯＳＦＥＴ（１５〜１８）の制御端子となるゲートは夫々端子（２１〜２４）に接続される。
【０００７】
ツェナーザップトリミング用回路の選択されたツェナーダイオード（５，７）のトリミングを行う際に、直列に接続された複数の抵抗（１〜４）と、抵抗（１〜４）の各々に並列に接続された半導体整流素子（５〜８）とから成る抵抗アレイ（１０）の抵抗（１〜４）及び半導体整流素子（５〜８）に複数のＭＯＳＦＥＴ（１５〜１８）を個別に直列に接続して複数のトリミング回路（１１〜１４）を形成する。次に、スイッチ（２６）をオンして、複数のトリミング回路（１１〜１４）の全てに同時に直流電源（２５）からの電圧を印加し、選択されたＭＯＳＦＥＴ（１５，１７）のゲートにスレッショルド電圧以上のゲート電圧を印加して、選択されたＭＯＳＦＥＴ（１５，１７）をオンする。これにより、ツェナーダイオード（５，７）には、降伏電圧より大きい逆方向電圧（過電圧）が印加され、直流電源（２５）、スイッチ（２６）、選択されたＭＯＳＦＥＴ（１５，１７）のソース・ドレイン及びツェナーダイオード（５，７）を通り過電流が流れ、複数のツェナーダイオード（５，７）は、同時に短絡破壊し、抵抗回路網の全直列抵抗が所望の値に設定される。このように、ツェナーザップトリミング用回路による本実施の形態では、選択された複数のＭＯＳＦＥＴ（５，７）を同時にオンすることにより選択された複数のツェナーダイオード（５，７）を同時に短絡破壊（トリミング）できるので、トリミングに要する時間を短縮し、トリミング工程及び集積回路の検査工程を短縮して、生産性を向上することができる。
【０００８】
図２は、各抵抗（１〜４）とツェナーダイオード（５〜８）との接続点とグランドとの間にＭＯＳＦＥＴ（１５〜１８）を接続した本発明による第２の実施の形態を示す。この実施の形態では、ＭＯＳＦＥＴ（１５〜１８）、直流電源（２５）及びスイッチ（２６）を含むトリミング駆動回路（３０）を複数の抵抗（１〜４）及び半導体整流素子（５〜８）から分離し、複数のトリミング回路（１１〜１４）を簡素化することができると共に、トリミング駆動回路（３０）を反復して使用できる利点がある。
【０００９】
本発明の前記実施の形態は、種々の変更が可能である。例えば、複数のスイッチ素子を構成するＭＯＳＦＥＴ（１５〜１８）及びツェナーダイオード（５〜８）の数は複数であれば、制限されない。また、Ｎチャンネル形のＭＯＳＦＥＴの代わりに、Ｐチャンネル形ＭＯＳＦＥＴ、バイポーラ形トランジスタ、サイリスタ等種々のスイッチ素子として使用し、過電圧を印加し又は過電流を流すことにより半導体整流素子の短絡破壊を行うことができる。また、ツェナーダイオード（５〜８）の代わりに、エミッタに逆電圧を印加して、なだれ（アバランシェ）降伏電流を流すことによりエミッタ電極のアロイスパイクを誘発してエミッタベース接合を短絡させるトランジスタ（ＡＩＭ）も半導体整流素子として使用することができる。
【００１０】
【発明の効果】
前記の通り、本発明では、複数の半導体整流素子のトリミングを同時に効率的に行うことができ、生産性を向上することができる。
【図面の簡単な説明】
【図１】本発明によるトリミング回路を示す回路図
【図２】本発明による他の実施の形態を示す回路図
【図３】トリミング前の従来のトリミング回路を示す回路図
【図４】トリミング後の従来のトリミング回路を示す回路図
【符号の説明】
（１〜４）・・抵抗、  （５〜８）・・ツェナーダイオード（半導体整流素子）、  （１０）・・抵抗アレイ、  （１１〜１４）・・トリミング回路、  （１５〜１８）・・ＭＯＳＦＥＴ（スイッチ素子）、  （２１〜２４）・・制御端子、  （２５）・・直流電源、  （２６）・・スイッチ、
【図１】
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【図２】
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【図３】
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【図４】
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