(57)【要約】【課題】エンハンスメント動作において、ゲート電圧を大きく振り込むことができるヘテロ接合電界効果トランジスタを提供する。【解決手段】ＧａＡｓ基板上に、少なくともＩｎＧａＡｓから形成される第１の半導体領域（チャネル層）と、第１の半導体領域と異なる材料にて形成され、第１の半導体領域より伝導帯のポテンシャルエネルギーが高い材料で形成された第２の半導体領域（スペーサ層）と、ドナー不純物が添加された第３の半導体領域（キャリア供給層）と、ＡｌＧａＡｓにより形成された第４の半導体領域（第１のバリア層）と、ＧａＡｓで形成された第５の半導体領域（第２のバリア層）と、Ｐ型ＧａＩｎＰにより形成された第６の半導体領域より構成された半導体層を備えている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＧａＡｓからなる半導体基板上に、少なくともＩｎＧａＡｓから形成された第１の半導体領域（チャネル層）と、前記第１の半導体領域と異なる材料にて形成され、かつ第１の半導体領域より伝導帯のポテンシャルエネルギーが高い材料で形成された第２の半導体領域（スペーサ層）と、さらにドナー不純物が添加された第３の半導体領域（キャリア供給層）と、ＡｌＧａＡｓにより形成された第４の半導体領域（第１のバリア層）と、ＧａＡｓにより形成された第５の半導体領域（第２のバリア層）と、Ｐ型ＧａＩｎＰまたはＰ型ＡｌＧａＩｎＰで形成された第６の半導体領域（ゲートコンタクト層）より構成された半導体層を備え、
前記半導体領域のヘテロ接合により形成される２次元電子ガスを能動層とし、該２次元電子ガスへ前記第２、第３、第４、第５及び第６の半導体領域を介してソース電極・ドレイン電極よりキャリアを供給し、前記２次元電子ガスの走行をゲート電極に印加される電界によって制御することを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
前記第６の半導体領域が、Ｐ型ＧａＩｎＰまたはＰ型ＡｌＧａＩｎＰ上にＰ型ＧａＡｓが積層形成されていることを特徴とする請求項１に記載のヘテロ接合電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合を利用した電界効果トランジスタに関し、特に携帯電話等において単一正電源にて使用する際有利であるとされているエンハンスメントタイプの電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
従来のヘテロ接合型電界効果トランジスタでは、エンハンスメント動作をさせるためにショットキゲートの代わりに高濃度Ｐ型ＧａＡｓを用いる方法がある（非特許文献１参照）。図２に示す構造の特徴として、高濃度のＰ型ＧａＡｓ層９と、ｉ−ＧａＡｓ（ＧａＡｓバリア層１４）／ｉ−ＡｌＧａＡｓ（ＡｌＧａＡｓバリア層６）／ｎ−ＡｌＧａＡｓ（ＡｌＧａＡｓキャリア供給層５）層の接合を用いているため、ビルトインポテンシャル（φｂｉ）を高くできる。上記非特許文献１では、１．１２ｅＶとなっている。通常は０．６〜０．７ｅＶである。そのためショットキ特性においてＶｆが大きくなるため、ゲートバイアスを従来以上に正に振り込むことが可能である。
【０００３】
以下、従来のヘテロ接合電界効果トランジスタの作製プロセスについて説明する。
（１）工程：ＷＳｉゲート形成
ＤＣスパッタと反応性イオンエッチング（ＲＩＥ）によりＷＳｉゲート電極１０を形成する。
（２）工程：Ｐ型ＧａＡｓ層除去
ＷＳｉゲート電極１０をマスクとしてＰ型ＧａＡｓ層９をエッチングする。
（３）工程：オーミック電極形成
ＷＳｉゲート電極１０にセルフアラインでイオン注入を行い、引き続き７５０℃３０分ホットプレートでアニールし、イオン注入領域１３を作る。その後、Ａｕ／Ｇｅ／Ｎｉ系オーミック電極を形成し、シンタを行い、オーミック接触のソース電極８およびドレイン電極１２を得る。
（４）工程：アイソレーション
ボロン注入により、アイソレーションを行う。
（５）工程：Ｔｉ／Ａｕゲート形成
Ｔｉ／Ａｕゲート電極１１をＷＳｉゲート電極１０上に追加形成を行い、ゲート抵抗を低減する。
【０００４】
【非特許文献１】
Ｋ．Ｎｉｓｈｉｉ、他４名、「Ｈｉｇｈ  Ｃｕｒｒｅｎｔ／Ｇｍ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ＰＪ−ＨＦＥＴ  ｏｆ  Ｃｏｍｐｌｅｔｅｌｙ  Ｅｎｈａｎｃｅｍｅｎｔ−Ｍｏｄｅ  Ｏｐｅｒａｔｉｏｎ」、Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  １９９８  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ、Ｈｉｒｏｓｈｉｍａ、１９９８、ｐｐ．３９６−３９７
【０００５】
【発明が解決しようとする課題】
しかしながら従来のヘテロ接合電界効果トランジスタでは、上記プロセス工程の中で（２）工程のＰ型ＧａＡｓ層９のエッチング工程の中で、通常Ｐ型ＧａＡｓ層９は５００オングストローム程度であるが、その下のｉ−ＧａＡｓ層（ＧａＡｓバリア層１４）の厚さは５０オングストロームしかない。通常このようなエッチングの場合Ｐ型ＧａＡｓ層９エッチング後、Ｐ型層が確実に除去されている必要があるため、オーバーエッチングにより、その下の層もエッチングする。この場合Ｐ型層の下のＧａＡｓ層もすべてエッチングしてしまい、更にその下のｉ−ＡｌＧａＡｓ（ＡｌＧａＡｓバリア層６）が露出してしまうとこの層は酸化しやすいため、その後のオーミック形成の際うまく接触がとれない可能性がある。そのため上記オーバーエッチングは確実にｉ−ＧａＡｓ層内で止まっている必要がある。しかし５０オングストローム以内でのエッチングコントロールは大変困難であり、ウエハ面内で制御するのは更に困難であった。
【０００６】
また、ゲートコンタクト層をＰ型ＧａＡｓ層で形成した場合、ＧａＡｓのバンドギャップが１．４ｅＶ程度であるので、ゲート電圧を正に振り込む場合、必ずしも十分なゲート耐圧ではなかった。
【０００７】
本発明の目的は、ゲート電極をマスクとしてゲートコンタクト層をエッチングする際、ＡｌＧａＡｓ層からなるバリア層を表面に露出させないことにより、良好なオーミック接触を形成することができるエンハンスメント型ヘテロ接合電界効果トランジスタを提供することである。また、キャリア供給層からみた障壁の高さが大きく、ゲート電圧を正に振り込むことが可能なエンハンスメント型ヘテロ接合電界効果トランジスタを供給することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本願請求項１に係る発明は、ＧａＡｓからなる半導体基板上に、少なくともＩｎＧａＡｓから形成された第１の半導体領域（チャネル層）と、前記第１の半導体領域と異なる材料にて形成され、かつ第１の半導体領域より伝導帯のポテンシャルエネルギーが高い材料で形成された第２の半導体領域（スペーサ層）と、さらにドナー不純物が添加された第３の半導体領域（キャリア供給層）と、ＡｌＧａＡｓにより形成された第４の半導体領域（第１のバリア層）と、ＧａＡｓにより形成された第５の半導体領域（第２のバリア層）と、Ｐ型ＧａＩｎＰまたはＰ型ＡｌＧａＩｎＰで形成された第６の半導体領域（ゲートコンタクト層）より構成された半導体層を備え、前記半導体領域のヘテロ接合により形成される２次元電子ガスを能動層とし、該２次元電子ガスへ前記第２、第３、第４、第５及び第６の半導体領域を介してソース電極・ドレイン電極よりキャリアを供給し、前記２次元電子ガスの走行をゲート電極に印加される電界によって制御するよう構成した。
【０００９】
また請求項２に係る発明は、請求項１において、前記第６の半導体領域が、Ｐ型ＧａＩｎＰまたはＰ型ＡｌＧａＩｎＰ上にＰ型ＧａＡｓが積層形成されるよう構成した。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。図１は本発明によるヘテロ接合電界効果トランジスタの構造断面図の一例を示す。図１において、半絶縁性のＧａＡｓ基板１上に、ＡｌＧａＡｓバッファ層２、ＩｎＧａＡｓチャネル層３、ＡｌＧａＡｓスペーサ層４、ＡｌＧａＡｓキャリア供給層５、第１のバリア層となるＡｌＧａＡｓバリア層６、第２のバリア層となるＧａＡｓバリア層１４、Ｐ型ＧａＩｎＰ層７、Ｐ型ＧａＡｓゲートコンタクト層１５、ＷＳｉゲート電極１０、Ｔｉ／Ａｕゲート電極１１が形成されている。ここで、符号１〜７及び１４及び１５の半導体層はＭＢＥ法あるいはＭＯＣＶＤ法で順次形成された後、Ｐ型ＧａＡｓゲートコンタクト層１５上にＷＳｉゲート電極１０を形成し、ＷＳｉゲート電極１０をエッチングマスクとしてＰ型ＧａＡｓゲートコンタクト層１５及びＰ型ＧａＩｎＰ層７をエッチングし、その後引き続きイオン注入、アニールを行い、オーミック接触するためのＮ型層であるイオン注入領域１３を形成する。その後、オーム性電極であるソース電極８、ドレイン電極１２がそれぞれ形成され、ヘテロ接合電界効果トランジスタを完成する。なお、Ｐ型ＧａＩｎＰ層７の代わりに、Ｐ型ＡｌＧａＩｎＰ層とすることもできる。また、Ｐ型ＧａＡｓゲートコンタクト層１５を省き、Ｐ型ＧａＩｎＰ層７あるいはＰ型ＡｌＧａＩｎＰ層をゲートコンタクト層とすることもできる。
【００１１】
［第１の実施例］
以下、具体的に第１の実施例について説明する。第１の実施例では、ＧａＡｓバリア層１４と格子整合するＧａ組成が０．５であるＰ型Ｇａ０．５Ｉｎ０．５Ｐ層７上にＰ型ＧａＡｓゲートコンタクト層１５を積層している。Ｐ型ＧａＩｎＰ層７とＧａＡｓバリア層１４を格子整合する組成とするのは格子不整合の場合は、結晶成長時に結晶欠陥が生じやすいため結晶成長時に気を遣わなければならない又臨界膜厚以下となる膜厚になるようなデバイス設計をしなければいけないといった制約が発生するためである。
【００１２】
まず、第１の実施例の製造工程を説明する。半絶縁性のＧａＡｓ基板１上にＭＢＥ法またはＭＯＣＶＤ法により、ノンドープで厚さ５００ｎｍのＡｌ０．３Ｇａ０．７ＡｓからなるＡｌＧａＡｓバッファ層２、ノンドープで厚さ１５ｎｍのＩｎ０．２Ｇａ０．８ＡｓからなるＩｎＧａＡｓチャネル層３、ノンドープで厚さ２ｎｍのＡｌ０．３Ｇａ０．７ＡｓからなるＡｌＧａＡｓスペーサ層４、２×１０１８ａｔｏｍ／ｃｍ３のＳｉドープの厚さ１５ｎｍのＡｌ０．３Ｇａ０．７ＡｓからなるＡｌＧａＡｓキャリア供給層５、ノンドープで厚さ５ｎｍのＡ０．３ｌＧ０．７ａＡｓからなるＡｌＧａＡｓバリア層６、ノンドープで厚さ５ｎｍのＧａＡｓバリア層１４、１×１０１８ａｔｏｍ／ｃｍ３のＺｎドープの厚さ５０ｎｍのＰ型Ｇａ０．５Ｉｎ０．５ＰからなるＰ型ＧａＩｎＰ層７、５×１０１８ａｔｏｍ／ｃｍ３の炭素ドープの厚さ５ｎｍのＰ型ＧａＡｓゲートコンタクト層１５を順次積層した半導体基板を用意する。
【００１３】
まず、Ｐ型ＧａＡｓゲートコンタクト層１５上にＷＳｉをスパッタにより形成する。その後、フォトレジストを塗布してゲート電極形成予定領域をパターニングし、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇによりゲートパターニングを行い、ＷＳｉゲート電極１０を形成する。ＷＳｉゲート電極１０をエッチングマスクとして、Ｐ型ＧａＡｓゲートコンタクト層１５を６．７％リン酸水溶液：Ｈ２Ｏ２＝２０：１からなるエッチャントを用いて選択ウエットエッチングする。ＧａＡｓとＧａＩｎＰの選択エッチング比は６０００以上あるため、殆どＧａＩｎＰはエッチングされない。引き続き、ＨＣｌ：Ｈ２Ｏ（２：１）からなるエッチャントにてＰ型ＧａＩｎＰ層を選択ウエットエッチングする。ＧａＩｎＰとＧａＡｓのエッチング選択比は３０００以上にも及ぶため、殆どＰ型ＧａＩｎＰ層のみエッチングすることが可能である。
【００１４】
引き続きＷＳｉゲート電極１０をマスクとしてＳｉのイオン注入、ＲＴＡ（急速ランプアニール法）を行い、Ｎ型のイオン注入領域１３を形成する。注入条件は加速電圧３０ＫｅＶ、ドーズ量は５×１０１３ｃｍ−２で、ＲＴＡ条件は７５０℃、３０秒間である。ＲＴＡ前に加熱によるヒ素抜けを防止するため、表面にＳｉＯ２膜を形成する。ＳｉＯ２膜除去後に、フォトレジストを塗布してソース電極およびドレイン電極形成予定領域をパターニングする。Ｎｉ／Ｇｅ／Ａｕ／Ｎｉ／Ａｕからなるオーミック金属を蒸着し、リフトオフによりソース電極８およびドレイン電極１２をそれぞれ形成し、４００℃、４５秒での熱処理によりオーミック接触が得られる。
【００１５】
その後、フォトレジストを塗布してＷＳｉゲート電極１０上にパターニングし、Ｔｉ／Ａｕからなる金属薄膜を順次蒸着し、リフトオフによりＴｉ／Ａｕゲート電極１１を形成し、ヘテロ接合電界効果トランジスタが完成する。
【００１６】
上記のヘテロ接合電界効果トランジスタによる発明の効果について説明する。（１）従来よりエンハンスメント動作が有利である。
エンハンスメント動作範囲は、ゲート電圧がＶｔｈ（閾値電圧）からＶｔｏ（通常ゲート電流が１ｍＡ／ｍｍで定義されたショットキＶｆ値）間での範囲であるが、本デバイスはＶｔｏを大きくとることが可能である。そのため従来例より大きくゲートバイアスを振り込むことが可能であり、これはパワーデバイス応用において非常に有利である。この点について図３のバンド図を用いて説明する。従来ではゲートコンタクト層はＰ型ＧａＡｓ層９であるため、Ｐ型ＧａＡｓ層９とＡｌＧａＡｓキャリア供給層５の伝導帯のポテンシャル差（φｂｉ（ＧａＡｓ））は、ほぼＧａＡｓのバンドギャップ分となり、約１．４２ｅＶとなる（図３ａ）。これに比べ本実施例では、Ｐ型ＧａＩｎＰ層７とＡｌＧａＡｓキャリア供給層５の伝導帯のポテンシャル差（φｂｉ（ＧａＩｎＰ））は、ほぼＧａＩｎＰのバンドギャップ分となり、約１．９１ｅＶとなる（図３ｂ）。そのため従来例と比較してゲートバイアスを０．５Ｖ程度更に正に振り込むことが可能である。
（２）ＧａＩｎＰ層による選択エッチングが有利である。
Ｐ型ＧａＩｎＰ層（ゲートコンタクト層７）とＧａＡｓ層（第２のバリア層１４）のエッチングの選択比が高いため、ＷＳｉゲート電極１０をエッチングマスクとしてＰ型ＧａＩｎＰ層をエッチングする際のエッチング量の面内制御性に優れている。上述したようにＨＣｌ：Ｈ２Ｏ（２：１）からなるエッチャントによるＧａＡｓ：Ｇａ０．５Ｉｎ０．５Ｐのエッチングの選択比は１：３０００以上あるため、従来のエッチングレートからの換算またはエッチング量をモニタしながらのエッチングと比較して、加工制御が容易になり、素子特性のバラツキが抑えられ、信頼性も改善される。
以上のように本発明は、従来例と比べて、電気的にも信頼性上においても有利な特性となることがわかる。但し本発明にて、最上層のＰ型ＧａＡｓ層１５を形成しない場合においても、Ｐ型ＧａＩｎＰ層７のゲート電極形成予定領域以外をエッチングし、ソース／ドレイン電極部にイオン注入し、ＲＴＡ後、オーミック電極形成、その後、Ｐ型ＧａＩｎＰ層７上にＴｉ／Ａｕゲート電極形成するといった手順で作製したものについても、同様の効果が期待できる。
【００１７】
［第２の実施例］
次に第２の実施例について説明する。この第２の実施例では第１の実施例のＰ型ＧａＩｎＰ層７の代わりにＰ型ＡｌＧａＩｎＰ層としたものである。ゲート電極の形成層をＰ型ＧａＩｎＰ層７上に形成したＰ型ＧａＡｓゲートコンタクト層１５から、Ｐ型ＡｌＧａＩｎＰ層上に形成したＰ型ＧａＡｓ層とすることにより、ゲートに振り込める電圧値が高くなるため、エンハンスメント動作に有利となるという特徴を持つ。
具体的には、（Ａｌ０．３Ｇａ０．７）０．５Ｉｎ０．５Ｐは、バンドギャップが２．２２ｅＶであり、第１の実施例のＧａ０．５Ｉｎ０．５Ｐと比較して、０．３１ｅＶ大きい。そのため第１の実施例と比較して０．３１Ｖ程度ゲートに振り込める電圧値が高くなることが期待できる。
【００１８】
上記のヘテロ接合電界効果トランジスタによる発明の効果について説明する。
（１）ＧａＩｎＰと比較してバンドギャップの広いＡｌＧａＩｎＰを採用しているため、エンハンスメント動作において、更にゲートを正に振り込めるため、投入電力の向上が期待でき、特にパワーデバイスへの応用で有利となる。
なお本実施例においても第１の実施例同様、最上層にＰ型ＧａＡｓ層を形成しない場合であっても同様の効果が期待できる。
【００１９】
【発明の効果】
以上説明したように本発明のヘテロ接合電界効果トランジスタは、ゲートコンタクト層を従来のＰ型ＧａＡｓよりＰ型ＧａＩｎＰ等とすることにより、キャリア供給層からみた障壁の高さを従来より大きくできるため、ゲート耐圧が大きくなり、その結果従来よりゲート電圧を正に振り込むことが可能である。バンドギャップがＧａＡｓの場合、１．４ｅＶ程度であるのに対し、ＧａＩｎＰでは１．９ｅＶあるため、従来より０．５Ｖ大きく振り込めることになる。
【００２０】
また、ゲート電極をマスクとしてＧａＩｎＰ層等を選択的に除去でき、ＡｌＧａＡｓ層が露出することがないので、良好なオーミック接触を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明のヘテロ接合電界効果トレンジスタの第１の実施例を示す断面構造図である。
【図２】従来のヘテロ接合電界効果トランジスタの断面構造図である。
【図３】本発明と従来例のヘテロ接合電界効果トランジスタのバンド図である。
【符号の説明】
１：ＧａＡｓ基板、２：ＡｌＧａＡｓバッファ層、３：ＩｎＧａＡｓチャネル層、４：ＡｌＧａＡｓスペーサ層、５：ＡｌＧａＡｓキャリア供給層、６：ＡｌＧａＡｓバリア層、７：ＧａＩｎＰ層、８：ソース電極、９：Ｐ型ＧａＡｓ層、１０：ＷＳｉゲート電極、１１：Ｔｉ／Ａｕゲート電極、１２：ドレイン電極、１３：イオン注入領域、１４：ＧａＡｓバリア層、１５：Ｐ型ＧａＡｓゲートコンタクト層
【図１】
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【図２】
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【図３】
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