(57)【要約】【課題】電極端子の配置間隔が基準となるピッチに対して部分的に狭ピッチとなっている半導体素子を搭載する実装基板を安価に製造可能とする。【解決手段】半導体素子１０の電極端子１２とフリップチップ接続によって接合されるパッド１６が基板に設けられた半導体素子の実装基板１４において、前記半導体素子１０の電極端子のうち当該半導体素子１０の基準ピッチにより配置されている電極端子１２を接合するパッド１６については、前記基準ピッチと同一の間隔に配置され、前記基準ピッチよりも狭い配置間隔で配置されている電極端子１２ａ、１２ｂを接合するパッド１６ａ、１６ｂについては、当該電極端子１２ａ、１２ｂの中心位置に対してパッド１６ａ、１６ｂの中心位置を偏位させることにより、当該電極端子１２ａ、１２ｂの配置間隔よりも広い間隔に配置されていることを特徴とする。【選択図】          図１
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【特許請求の範囲】
【請求項１】
半導体素子の電極端子とフリップチップ接続によって接合されるパッドが基板に設けられた半導体素子の実装基板において、
前記半導体素子の電極端子のうち当該半導体素子の基準ピッチにより配置されている電極端子を接合するパッドについては、前記基準ピッチと同一の間隔に配置され、
前記基準ピッチよりも狭い配置間隔で配置されている電極端子を接合するパッドについては、当該電極端子の中心位置に対してパッドの中心位置を偏位させることにより、当該電極端子の配置間隔よりも広い間隔に配置されていることを特徴とする半導体素子の実装基板。
【請求項２】
電極端子の中心位置とパッドの中心位置との偏位量が、前記電極端子の縦横の長さの１／２以下の範囲内に設定されていることを特徴とする請求項１記載の半導体素子の実装基板。
【請求項３】
請求項１または２記載の実装基板のパッドが形成されている面に、電極端子が形成されている面を対向させて半導体素子が搭載され、
前記半導体素子に形成されている電極端子と前記実装基板に形成されているパッドとが、バンプを介して電気的に接続されていることを特徴とする半導体素子の実装構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の実装基板に関し、より詳細にはフリップチップ接続によって半導体素子を搭載する実装基板および半導体素子の実装構造に関する。
【０００２】
【従来の技術】
半導体装置の高密度実装化にともない、半導体素子をフリップチップ接続によって実装した半導体装置が多く利用されるようになってきた。半導体素子をフリップチップ接続によって実装する際に問題となるのが、半導体素子においては電極端子がきわめて狭ピッチに配置されていることから、これらの半導体素子を搭載する実装基板では、半導体素子の電極端子の配置に合わせて高精度に接続用のパッドを形成しなければならないということである。
【０００３】
図３は、半導体素子１０の電極端子形成面における電極端子１２の平面配置を説明的に示すものであり、図４は、実装基板１４に半導体素子１０をフリップチップ接続によって搭載した状態を示している。図のように、実装基板１４には半導体素子１０に形成されている電極端子１２と同一の配置にパッド１６が形成され、バンプ１８を介して電極端子１２とパッド１６とが電気的に接続されている。
このように、実装基板１４には半導体素子１０の電極端子１２と同一の配置にパッド１６を形成するのであるが、実装基板１４の製造工程における製作精度、たとえば配線パターンを形成する際における露光精度等は、半導体素子を製造する際の製造精度よりは劣るから、半導体素子の電極端子の配置間隔がきわめて狭くなると、実装基板に精度よくパッド１６を形成することが困難になるという問題が生じる。
【０００４】
ところで、実際の半導体素子においては、電極端子１２の配置間隔がすべて同一間隔になっているとは限らず、図５に示すように、電極端子１２の配置間隔が部分的に狭くなっている場合がある。同図で１２ａ、１２ｂが他の電極端子にくらべて狭間隔（Ｌ）となっている電極端子である。
図４に示す実装構造においては、１２ａ、１２ｂが狭間隔に配置されている電極端子である。従来の実装基板１４では、半導体素子１０の電極端子１２の配置と実装基板１４のパッド１６の配置を完全に一致させる配置としているから、狭間隔に配置されている電極端子１２ａ、１２ｂを接続するパッド１６ａ、１６ｂについても、電極端子とパッドの中心位置を一致させて配置している。
【０００５】
【発明が解決しようとする課題】
上述したように、実装基板１４に接続用のパッド１６を形成する際には、従来は、半導体素子１０の電極端子１２とパッド１６の中心位置を完全に一致させるようにして配置している。したがって、実装基板１４を製造する際の製造プロセスは、半導体素子１０の電極端子１２の配置間隔に基づいて所要の精度でパッド１６を形成することができる製造プロセスが選択される。たとえば、電極端子１２の配置間隔が１００μｍである場合は、その精度でパッド１６が形成できる製造プロセスが選択され、電極端子１２の配置間隔が７０μｍであればその精度でパッド１６が形成できる製造プロセスが選択される。
【０００６】
ところで、実装基板の製造プロセスでは、たとえば１００μｍの精度であればサブトラクティブ法によって形成できる製品が、７０μｍ程度の精度が必要になる場合にはセミアディティブ法あるいはビルドアップ法によらなければならないといったように、製造精度によって異なる製造プロセスを採用しなければならない。この場合、製造プロセスが異なるばかりでなく、製造プロセスによって実装基板の製造コストが大きく異なるという問題が生じる。
【０００７】
従来、図５に示すように半導体素子１０で部分的に基準ピッチとは異なるピッチに電極端子１２が配置されている場合、実装基板１４では、電極端子１２の最小間隔を基準として、この最小間隔のピッチでパッド１６が形成できる製造プロセスが選択されている。このため、部分的に狭ピッチに電極端子が配置されているために、より上位の、高精度の製造が可能なプロセスが採用されている。この結果、実装基板の製造コストがかかるという問題があった。
【０００８】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、電極端子の配置間隔が基準となるピッチに対して部分的に狭ピッチとなっている半導体素子を搭載する場合に、より高精度の製造プロセスを採用することなく、低コストで実装基板を製造することを可能とし、実装基板の製造コストの削減を図ることができる半導体素子の実装基板およびこれを用いた半導体素子の実装構造を提供するにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、半導体素子の電極端子とフリップチップ接続によって接合されるパッドが基板に設けられた半導体素子の実装基板において、前記半導体素子の電極端子のうち当該半導体素子の基準ピッチにより配置されている電極端子を接合するパッドについては、前記基準ピッチと同一の間隔に配置され、前記基準ピッチよりも狭い配置間隔で配置されている電極端子を接合するパッドについては、当該電極端子の中心位置に対してパッドの中心位置を偏位させることにより、当該電極端子の配置間隔よりも広い間隔に配置されていることを特徴とする。
また、前記電極端子の中心位置とパッドの中心位置との偏位量が、前記電極端子の縦横の長さの１／２以下の範囲内に設定されていることを特徴とする。
【００１０】
また、半導体装置において、前記実装基板のパッドが形成されている面に、電極端子が形成されている面を対向させて半導体素子が搭載され、前記半導体素子に形成されている電極端子と前記実装基板に形成されているパッドとが、バンプを介して電気的に接続されていることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面とともに詳細に説明する。
図１は、本発明に係る半導体素子の実装基板の構成と実装基板に半導体素子を搭載した半導体装置の構成を示す説明図である。本実施形態の実装基板において特徴とする点は、半導体素子１０の電極端子１２と実装基板１４に形成するパッド１６とを完全には同一配置とはせず、半導体素子１０側において基準となるピッチにくらべて部分的に狭ピッチに配置されている電極端子１２については、電極端子１２の中心位置に対してパッド１６の中心位置を偏位させ、実装基板１４に形成するパッド１６の配置間隔を半導体素子１０に形成されている電極端子１２の配置間隔よりも広く配置する設計とすることにある。
【００１２】
図１に示す半導体素子１０は、基準となる電極端子１２のピッチがＬ０であるのに対して、電極端子１２ａ、１２ｂのピッチがＬ０よりも狭いＬに形成され、実装基板１４では、電極端子１２ａ、１２ｂに対応して形成するパッド１６ａ、１６ｂを、中心間距離が電極端子１２ａ、１２ｂの離間間隔よりも広くなるように、電極端子１２ａ、１２ｂの中心位置からそれぞれ偏位させて配置していることを示す。本実施形態ではパッド１６ａ、１６ｂの間隔と、パッド１６ａ、１６ｂと各々隣り合ったパッド１６との間隔とが一致する間隔Ｌ１となるように、パッド１６ａ、１６ｂの電極端子１２ａ、１２ｂの中心位置からの偏位量を設定している。
【００１３】
パッド１６ａ、１６ｂを半導体素子１０の電極端子１２の位置に対してどの程度偏位させるかは、設計上適宜選択可能であるが、たとえば、図１に示す配置例で、電極端子１２の基準ピッチが１００μｍ、電極端子１２ａ、１２ｂの間隔が７０μｍである場合、パッド１６ａ、１６ｂの配置位置をパッド１６ａ、１６ｂの間隔が９０μｍとなるように電極端子１２に対して偏位させると、隣接するパッド１６との間隔Ｌ１がすべて９０μｍの間隔となる。
すなわち、２つのパッド１６ａ、１６ｂを電極端子１２ａ、１２ｂの中心位置から偏位させた配置とすることにより、実装基板１４にパッド１６を形成する製造プロセスとしては、９０μｍの配線パターンが形成できる精度が保証できる製造プロセスを採用すればよいことになる。
【００１４】
このように半導体素子１０に形成されている電極端子１２の配置間隔が、基準となるピッチに対して、部分的に狭ピッチとなっている場合に、実装基板に形成するパッド１６の配置位置を電極端子１２の配置間隔よりも広げる設計とすることにより、実装基板に形成するパッドの製造精度を相当程度緩和することが可能になる。このように、実装基板を製造する際における精度を緩和することより、複雑な製造工程を使用する製造プロセスによらずに実装基板を製造することが可能となり、これによって実装基板の製造コストを効果的に引き下げることが可能になる。
【００１５】
図１に示す半導体装置は、実装基板１４のパッド１６が形成されている面に電極端子１２を対向させて半導体素子１０を搭載し、バンプ１８を介して電極端子１２とパッド１６とを電気的に接続したものである。互いに中心位置が偏位して配置されている電極端子１２とパッド１６についても、バンプ１８が中間に介在することによって確実に電気的に接続される。なお、電極端子１２とパッド１６とを接続するバンプ１８は、はんだ、金めっき、金スタッドバンプ等、適宜導電材を用いることができる。フリップチップ接続によって半導体素子を搭載する一般的な半導体装置と同様に、実装基板１４に半導体素子１０を接合した後、半導体素子１０と実装基板１４との中間に樹脂を充填し接続部を外部から封止して半導体装置とする。
【００１６】
半導体素子１０に形成されている電極端子の配置に対して、実装基板に形成するパッドを実際にどのように配置するかは、電極端子の配置間隔等を考慮して適宜設計することができる。
図２は、半導体素子１０に形成されている電極端子１２と、実装基板に形成されるパッド１６の相互の平面配置を示す。本発明に係る半導体素子と実装基板においては、半導体素子１０の電極端子１２の中心位置に対し、実装基板に形成されるパッド１６の中心位置を偏位させ、これによって実装基板の製作精度を緩和することをねらいとしている。ここで、実装基板に形成するパッド１６の配置を設計する際においては、電極端子１２の大きさに基づいて電極端子１２とパッド１６の中心位置の偏位量を設定する方法によればよい。
【００１７】
図２では、半導体素子の電極端子１２の平面形状を矩形状とし、電極端子１２の縦の長さをＬｓ、横の長さをＷｓとしている。電極端子１２に接合する実装基板側のパッド１６は、その中心位置をＰｓとし円形状に形成するものとする。パッド１６の直径は、電極端子１２の縦の長さＬｓと横の長さＷｓのうち、どちらか短寸のものよりも長くなるように設定する。
また、パッド１６の中心位置Ｐｓについては、電極端子１２の中心位置を（Ｘｏ、Ｙｏ）とした場合、Ｐｓ（Ｘｏ±Ｗｓ／２、Ｙｏ±Ｌｓ／２）となるように設計すればよい。すなわち、パッド１６の中止位置Ｐｓを電極端子１２の中心位置から偏位させる際には、その偏位量が電極端子１２の縦横の長さの１／２の範囲内となるように設計する。パッド１６の中心位置Ｐｓの偏位量を電極端子１２の縦横の長さの１／２の範囲内として設計するのは、電極端子１２とパッド１６とを確実に電気的に接続するためには、この程度の偏位量の範囲内にある必要があるからである。
【００１８】
このように、半導体素子の電極端子１２の中心位置に対して実装基板のパッド１６の配置を設計することにより、実装基板にパッド１６あるいは配線パターンを形成する精度を緩和することができ、より容易な安価な製造プロセスを選択して実装基板を製造することが可能となる。とくに、電極端子１２の基準となる配置間隔が比較的広く設定されているのに対して、部分的にのみ電極端子１２の配置間隔が狭く形成されている半導体素子を搭載する実装基板を製造する際には、上述した方法によって実装基板に形成するパッド間隔を容易に調節することができ、複雑な製造プロセスを採用することなく実装基板を製造できることから、実装基板の製造コストを引き下げることができる点で有効である。
【００１９】
【発明の効果】
本発明に係る半導体素子の実装基板および実装構造によれば、上述したように、実装基板を製造する際における精度を緩和することができ、実装基板を生産する製造プロセスとして、より安価な製造プロセスを採用することが可能となり、これによって実装基板の製造コスト、半導体装置の製造コストを効果的に引き下げることが可能になる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の実装基板に半導体素子を搭載した状態を示す説明図である。
【図２】半導体素子の電極端子と実装基板のパッドの平面配置を示す説明図である。
【図３】半導体素子の電極端子形成面における電極端子の配置を示す説明図である。
【図４】従来の実装基板に半導体素子を搭載した状態を示す説明図である。
【図５】半導体素子の電極端子の配置を拡大して示す説明図である。
【符号の説明】
１０  半導体素子
１２  電極端子
１２ａ、１２ｂ  電極端子
１４  実装基板
１６  パッド
１６ａ、１６ｂ  パッド
１８  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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