(57)【要約】【課題】従来のメモリセルと、その構造及びレイアウトを大幅に変えることなく、低いソース抵抗を実現し、さらなるメモリセルの微細化、高性能化を実現することができる不揮発性半導体記憶装置を提供することを目的とする。【解決手段】半導体基板内に形成された第１導電型ウェル１８上に、ゲート絶縁膜と、浮遊ゲートと、絶縁膜と、制御ゲートとがこの順に積層され、前記第１導電型ウェル１８内に形成された一対の第２導電型拡散層からなるソース／ドレイン領域２７を有するメモリセルが複数個マトリクス状に配設されて構成された不揮発性半導体記憶装置であって、前記ソース領域２７が、第１導電型ウェル１８と、例えば、シリサイド増３４によって、電気的に接続されている不揮発性半導体記憶装置。【選択図】  図６
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【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１導電型ウェル上に、ゲート絶縁膜と、浮遊ゲートと、絶縁膜と、制御ゲートとがこの順に積層され、前記第１導電型ウェル内に形成された第２導電型拡散層からなる一対のソース／ドレイン領域を有するメモリセルにより構成された不揮発性半導体記憶装置であって、
前記ソース領域が、第１導電型ウェルと電気的に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
ソース領域が、シリサイド層によって第１導電型ウェルと電気的に接続されてなる請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
シリサイド層が、コバルトシリサイドからなる請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
第１導電型ウェルが形成された半導体基板表面に複数のトレンチが形成され、ソース領域がトレンチ間の半導体基板表面に配置され、前記トレンチの底部及び下側面に第１導電型ウェルよりも不純物濃度が高い第１導電型高濃度拡散層が形成され、シリサイド層が、前記トレンチ内からトレンチ間の半導体基板表面にわたって配置されることによりソース領域と第１導電型ウェルとが電気的に接続されてなる請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルがマトリクス状に複数個配置されており、第１導電型ウェル上に、制御ゲートが互いに平行に複数個配置され、メモリセルが形成される活性領域が制御ゲートに直交する方向に複数個配置され、前記活性領域が延設される方向に配置するメモリセルは、隣接する２つのメモリセルとの間でドレイン領域を共有しており、かつ各メモリセルのソース領域がそれぞれ第１導電型ウェルと電気的に接続されてなる請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
（ａ）半導体基板に第１導電型ウェル及びトレンチ素子分離膜を形成し、
（ｂ）得られた半導体基板上にゲート絶縁膜、浮遊ゲート、絶縁膜、制御ゲートをこの順に形成し、
（ｃ）該制御ゲートをマスクとして用いて、第２導電型不純物をイオン注入してソース／ドレイン領域を形成し、
（ｄ）該ドレイン領域と前記制御ゲートの一部とを被覆するレジストパターンを形成し、該レジストパターンをマスクとして、ソース領域に隣接するトレンチ素子分離膜を完全に除去し、
（ｅ）前記レジストパターンと同じレジストパターンをマスクとして用いて、第１導電型不純物をイオン注入して、前記トレンチ素子分離膜が除去されたトレンチの底部及び／又は側面に第１導電型高濃度領域を形成し、
（ｆ）該第１導電型高濃度領域と前記ソース領域とを接続するシリサイド層を形成して前記ソース領域と第１導電型ウェルとを電気的に接続することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
工程（ｆ）のシリサイド層の形成を、得られた半導体基板上全面に高融点金属膜を形成し、熱処理して、少なくとも前記トレンチ内から前記ソース領域上にわたってシリサイド層を形成し、未反応の高融点金属膜を除去することにより行う請求項６に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びその製造方法に関する。詳しくは浮遊ゲートを有し、浮遊ゲートに電荷を蓄積、放出することでデータの書き込み、消去を行う不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体装置として、図１５の等価回路図に示すようなＮＯＲ型のフラッシュメモリがある。このフラッシュメモリは、メモリセルＭＣのドレインに接続されたビット線ＢＬと、メモリセルＭＣの制御ゲートを選択するためのワード線ＷＬが直交して配線されており、その中にメモリセルＭＣがマトリクス状に配列されている。メモリセルＭＣのソースは共通のソース線ＣＳＬにつながっており、同一ブロック内の全てのソースは共有されている。
【０００３】
このようなフラッシュメモリは、図１６の平面図に示すように、ストライプ状に配列された活性領域１０（図１６ではＸ方向）上に、活性領域１０に直交するように制御ゲート１１（図１６ではＹ方向）が配列しており、活性領域１０上の制御ゲート１１下にはビット毎に独立して浮遊ゲート（図示せず）が配置されている。また、メモリセルＭＣのドレインはドレインコンタクト１２を介してビット線ＢＬに接続され、ワード線ＷＬはビット線ＢＬと直交して、制御ゲート１１と平行に配線されている。一方、メモリセルＭＣのソース側の制御ゲート１１間のスペースには、制御ゲート１１に対して自己整合的に形成された拡散配線５１があり、メモリセルＭＣ数個〜数十個間隔で上層のメタルにソースコンタクト５０を介して接続されている。メモリセルアレイの外側にはメモリセル領域のＰウェル（図示せず）に電位を与えるためのＰ＋拡散層１３と、Ｐウェルを取り囲むように形成されたＮウェル（図示せず）に電位を与えるためのＮ＋拡散層１４があり、コンタクトプラグを介してメタル配線に接続されている。
【０００４】
このフラッシュメモリのメモリセルアレイＭＣＡは、図１７の断面図に示したように、シリコン基板１７内に形成されたＰウェル１８内に形成されており、このＰウェル１８は、ディープＮウェル１９ｂで囲まれている。メモリセルＭＣは、複数個で１ブロックを構成し、ブロック毎に電気的に分離されている。
【０００５】
メモリセルＭＣは、図１８に示したように、Ｐウェル１８上に形成されたゲート絶縁膜２４上に、浮遊ゲート２５、ＯＮＯ膜２６、制御ゲート１１が積層され、制御ゲート１１に対して自己整合的に形成されたＮ＋拡散層によりソース２７、ドレイン２８が形成されている。また、積層された浮遊ゲート２５、制御ゲート１１の側面に自己整合的に絶縁膜によるサイドウォール２９が形成されている。ソース２７、ドレイン２８、制御ゲート１１上は、自己整合的にシリサイド層３０が形成されている。メモリセルＭＣのドレイン２８は隣接するセルで共有するように配置され、コンタクトプラグでビット線ＢＬに接続されている。ビット線ＢＬは、制御ゲート１１に直交するように配線されている。
【０００６】
また、メモリセルＭＣは、図１９に示したように、シリコン基板１７表面に形成されたトレンチによる素子分離領域３２によってそれぞれ素子分離されている。浮遊ゲート２５は、活性領域１０上のゲート絶縁膜２４に、一部が素子分離領域３２にかかるように配置している。浮遊ゲート２５は、ＯＮＯ膜２６で囲まれており、その上に制御ゲート１１が配置している。
【０００７】
さらに、図２０に示したように、ソース側の制御ゲート１１間のスペースでは、素子分離領域３２の酸化膜が除去されており、制御ゲート１１と平行にＮ＋拡散層からなる共通ソース線ＣＳＬが配線されている。共通ソース線ＣＳＬは、数個〜数十個のメモリセル毎に配置されたコンタクトプラグ５２を介してメタル配線５３へ接続されており、同一ブロック内の全てのメモリセルのソースを共有している。
【０００８】
このようなフラッシュメモリでは、例えば、ドレインを５Ｖ、制御ゲートを１０Ｖ、ソース、ＰウェルをＶとすることで、ドレイン近傍に発生するホットエレクトロンを浮遊ゲートに注入することによってデータの書き込みが行われる。
また、例えば、制御ゲートを−１０Ｖ、ドレインを開放、ソース、Ｐウェルを１０Ｖとすることで、浮遊ゲートからソース及びチャネル領域にＦＮトンネル電流を流すことにより、データの消去が行われる。
【０００９】
さらに、ゲートに５Ｖ、ドレインに１Ｖ、ソース、Ｐウェルに０Ｖの電圧を与えることにより、データの読み出しが行われる。書き込み状態のセルは、浮遊ゲートに蓄積した電荷により、閾値が高くなり、電流が流れず、消去状態のセルは電流が流れるので、データの有無を判断できる。
【００１０】
【発明が解決しようとする課題】
通常、フラッシュメモリでは、読み出し時の高速ランダムアクセスタイムを維持するために、共通ソース線を低い抵抗に維持する必要がある。
一方、ショートチャネル効果の抑制のためには、ソースの不純物濃度、熱処理による不純物の拡散を抑制し、実効チャネル長を確保する必要がある。そのため、従来のフラッシュメモリでは、微細化が進むにつれて、ソース抵抗の低抵抗化を維持することが困難であった。
そこで、共通ソース線を低濃度の拡散層で形成し、この拡散層上にシリサイド層を自己整合的に形成することで、ソース抵抗の上昇を抑える手法が提案されている（例えば、特許文献１）。
しかし、微細化が進み、共通ソース線の幅が狭くなるにつれて、ソース抵抗の増大が無視できなくなってきており、さらなるソース抵抗の低減が必要とされているのが現状である。
【００１１】
【特許文献１】
特開平１０−７４９１５号公報
【００１２】
【課題を解決するための手段】
本発明によれば、半導体基板内に形成された第１導電型ウェル上に、ゲート絶縁膜と、浮遊ゲートと、絶縁膜と、制御ゲートとがこの順に積層され、前記第１導電型ウェル内に形成された第２導電型拡散層からなる一対のソース／ドレイン領域を有するメモリセルが複数個マトリクス状に配設されて構成された不揮発性半導体記憶装置であって、前記ソース領域が、第２導電型ウェルと電気的に接続されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００１３】
また、本発明によれば、半導体基板に第１導電型ウェル及びトレンチ素子分離膜を形成し、
得られた半導体基板上にゲート絶縁膜、浮遊ゲート、絶縁膜、制御ゲートをこの順に形成し、
該制御ゲートをマスクとして用いて、第２導電型不純物をイオン注入してソース／ドレイン領域を形成し、
該ドレイン領域と前記制御ゲートの一部とを被覆するレジストパターンを形成し、該レジストパターンをマスクとして、ソース領域に隣接するトレンチ素子分離膜を完全に除去し、
前記レジストパターンと同じレジストパターンをマスクとして用いて、第１導電型不純物をイオン注入して、前記トレンチ素子分離膜が除去されたトレンチの底部及び／又は側面に第１導電型高濃度領域を形成し、
該第１導電型高濃度領域と前記ソース領域とを接続するシリサイド層を形成して前記ソース領域と第１導電型ウェルとを電気的に接続する不揮発性半導体記憶装置の製造方法が提供される。
【００１４】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置は、主として、第１導電型ウェルが形成された半導体基板の上に、ゲート絶縁膜と、浮遊ゲートと、絶縁膜と、制御ゲートとがこの順に積層され、第１導電型ウェル内に形成された第２導電型拡散層からなる一対のソース／ドレイン領域を有してなるメモリセルが少なくとも１個、好ましくは複数個マトリクス状に配置して構成される。
【００１５】
半導体基板は、通常半導体装置を形成するために用いられるものを用いることができ、シリコン基板が好ましい。半導体基板には、第１導電型のウェルが少なくとも１つ形成されている。第１導電型ウェルは、ボロン等により、不純物濃度が１×１０１７／ｃｍ３程度で形成されている。
【００１６】
また、第１導電型ウェルは、所定の電圧を印加することができるように、コンタクトを介して配線に接続されている。コンタクトには、第１導電型でウェルよりも不純物濃度の高い高濃度領域が形成されていることが適当であり、さらに、その表面にシリサイド層又はバリアメタル層等が形成されていることが好ましい。高濃度領域の不純物濃度は、例えば、１×１０２０／ｃｍ３程度が挙げられる。シリサイド層は、チタン、タングステン、コバルト等の高融点金属からなるものが好ましく、なかでもコバルトがより好ましい。バリアメタル層としては、窒化チタン、窒化タングステン等が挙げられる。なお、第１導電型ウェルは、半導体基板表面に１つ又は複数形成されていてもよく、１以上の第１及び／又は第２導電型のウェルの中に形成されていてもよいし、１以上の第１及び／又は第２導電型のウェルをその中に配置していてもよい。
【００１７】
半導体基板上には、素子分離領域が形成されており、それによって活性領域が規定されている。素子分離領域は、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。なお、素子分離領域を構成するトレンチの幅、深さ等は特に限定されず、得ようとする半導体記憶装置の特性に応じて適宜調整することができる。活性領域は、帯状に配置していることが好ましく、複数の活性領域が存在する場合には、各活性領域は互いに平行に、ストライプ状に配置していることが好ましい。半導体基板上には、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。
【００１８】
なお、半導体基板に、第１導電型ウェルと素子分離領域とを形成する場合、これらは当該分野で公知の方法により形成することができ、いずれを先に形成してもよい。
ゲート絶縁膜は、酸化シリコン、窒化シリコン又はこれらの積層膜によって形成することができる。膜厚は、特に限定されるものではなく、例えば、５〜１５０ｎｍ程度が挙げられる。
【００１９】
浮遊ゲートは、導電性材料により形成されるものであれば特に限定されるものではなく、例えば、アモルファス、単結晶又は多結晶のＮ型の半導体（例えば、シリコン）により形成することができる。浮遊ゲートは、後述する制御ゲートの下に配置しており、後述する絶縁膜によって完全に取り囲まれていることが好ましい。
【００２０】
絶縁膜は、層間絶縁膜、容量絶縁膜等の種々の機能を発揮し得る絶縁膜を包含するものであり、その材料、膜厚等は、通常半導体装置において使用されるものであれば特に限定されるものではない。例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜又は反強誘電体膜等の単層膜又は積層膜等が挙げられる。
【００２１】
制御ゲートは、浮遊ゲートと同様の材料により形成することができる。なかでも、ポリシリコン膜から構成されることが好ましい。制御ゲートは、活性領域が延設されている方向に直交するように形成されていることが好ましく、制御ゲートが複数個存在する場合には、互いに平行に、ストライプ状に配置していることが好ましい。制御ゲートの表面は、シリサイド化されていてもよい。
【００２２】
ゲート絶縁膜、浮遊ゲート、絶縁膜、制御ゲートは、当該分野で公知の方法を利用して形成することができる。なお、浮遊ゲート、絶縁膜及び制御ゲートの側壁には、絶縁膜によるサイドウォールが形成されていてもよい。この場合の絶縁膜は、上述したものの中から選択して用いることができる。なかでも、シリコン酸化膜、シリコン窒化膜が適当である。
【００２３】
ソース／ドレイン領域は、第２導電型不純物拡散層によって形成されており、活性領域、つまり半導体基板表面であって、浮遊ゲート及び制御ゲートが配置していない領域に、素子分離領域に隣接して、浮遊ゲート及び制御ゲート、任意にサイドウォールに対して自己整合的に形成されている。その不純物濃度は特に限定されるものではないが、リン又は砒素等により、１〜１０×１０２０／ｃｍ３程度が挙げられる。なお、ソース領域の不純物濃度とドレイン領域の不純物濃度とは、必ずしも同じでなくてもよく、ソース領域の不純物濃度がドレイン領域の不純物濃度よりも低いことが好ましい。これにより、さらなる微細化に対応することが可能となる。また、ソース／ドレイン領域は、その表面にシリサイド層が形成されていてもよい。
【００２４】
ドレイン領域は、活性領域が延設される方向に隣接する２つのメモリセルとの間で共有されている。ソース領域は、それぞれ、活性領域が延設される方向に隣接する２つのメモリセルとの間で共有しながら、第１導電型ウェルに電気的に接続されている。ソース領域と第１導電型ウェルとの電気的な接続は、ＰＮ接合の順方向又は逆方向のいずれの場合をも考慮して、導電性材料を介して接続されていることが適当である。導電性材料としては、制御ゲートを構成する導電性材料と同様のものを用いることができ、抵抗値が低いものが好ましい。なかでも、シリサイド層が適当であり、コバルトシリサイドがより好ましい。また、ソース領域と第１導電型ウェルとの接続抵抗を考慮して、第１導電型ウェルに第１導電型の高濃度領域を形成し、その高濃度領域とソース領域とが導電性材料によって接続されていることが好ましい。高濃度領域は、ソース領域に隣接するトレンチ内に形成することが好ましく、トレンチの底部のみ、底部と側面又は側面のみに配置することができる。高濃度領域は、トレンチ間の半導体基板表面に配置するソース領域と接触していてもよいし、接触していないくてもよい。具体的には、導電性材料による層が、浮遊ゲート及び制御ゲートの間であって、これらと電気的に分離した状態で、トレンチの底部及び／又は側面から、トレンチ間の半導体表面にわたって配置して、ソース領域と高濃度領域とが接続されていることが適当である。導電性材料による層は、上面から見た場合に、制御ゲートと平行に配置していることが好ましい。導電性材料による層の膜厚は、特に限定されるものではなく、例えば、５〜５０ｎｍ程度が挙げられる。また、その幅は、制御ゲート間の幅によって適宜調整することができ、ソース抵抗を考慮して、例えば、８０〜３００ｎｍ程度が挙げられる。
【００２５】
ソース／ドレイン領域の形成は、当該分野で公知の方法により、例えば、制御ゲート、任意にサイドウォールをマスクとして用いて、イオン注入により形成することができる。
また、第１導電型の高濃度領域は以下のように形成することができる。まず、制御ゲートの一部と、ドレイン領域又はドレイン領域が形成される領域とを被覆するレジストパターンを形成し、このレジストパターンをマスクとして用いて、ソース領域又はソース領域が形成される領域に隣接するトレンチ素子分離膜を完全に除去する。次いで、レジストパターンを残存させたまま、このレジストパターンをマスクとして用いて、第１導電型の不純物をイオン注入する。この場合のイオン注入は、半導体基板表面に対して１０〜４０°程度傾斜した方向から、１回のみ又は注入エネルギーや傾斜角度を変えて２回以上行ってもよいし、半導体基板表面に対して垂直した方向から、１回のみ又は注入エネルギーや傾斜角度を変えて２回以上行ってもよいし、これらを組み合わせて複数回行ってもよい。
【００２６】
なお、ソース／ドレイン領域の形成と、第１導電型の高濃度領域の形成とは、いずれを先に形成してもよい。
また、ソース領域を第１導電型ウェルに電気的に接続する方法としては、例えば、先に得られた第１導電型高濃度領域とソース領域とを含む半導体基板上全面に、高融点金属膜を形成する。この場合の高融点金属膜の膜厚は、例えば、５〜５０ｎｍ程度が挙げられる。その後、熱処理を行って、高融点金属とシリコンとを反応させ、シリサイド層を形成する。さらに未反応の高融点金属膜を除去することにより、少なくともソース領域から第１導電型の高濃度領域上にわたるシリサイド層を形成することによって行うことができる。なお、高融点金属膜の形成、熱処理条件、未反応の高融点金属膜の除去は、いずれも当該分野で公知の方法によって行うことができる。
【００２７】
本発明の不揮発性半導体記憶装置は、例えば、携帯電話、パーソナルコンピュータ、電子手帳等の電子情報処理機器等において、特に、各種データの高速読み出しに適用することができる。
以下に本発明の不揮発性半導体記憶装置及びその製造方法の実施の形態を、図面に基づいて詳細に説明する。
【００２８】
本発明の不揮発性半導体記憶装置として、フラッシュメモリセルアレイのレイアウトを、図１の等価回路図に示す。このメモリセルアレイでは、メモリセルＭＣのドレインに接続されたビット線ＢＬと、メモリセルの制御ゲートを選択するためのワード線ＷＬが直交して配線されており、その中にメモリセルＭＣがマトリクス状に配列され、メモリセルのソースは個々にＰウェルに接続されている。
【００２９】
このメモリセルアレイを、図２の平面図に示す。メモリセルアレイは、ストライプ状に配列された活性領域１０上に（図２ではＸ方向）、制御ゲート１１（図２ではＹ方向）が直交して配列されている。また、活性領域１０上の制御ゲート１１下にはビット毎に、独立して絶縁膜であるＯＮＯ膜（図示せず）を介して浮遊ゲート（図示せず）が配置されている。ドレインには、ドレインコンタクト１２を介して、ビット線（図示せず）が接続され、ワード線（図示せず）はビット線と直交して、制御ゲート１１と平行に配線されている。メモリセルアレイの外側にはＰウェル（図示せず）に電位を与えるためのＰ＋拡散層１３と、Ｐウェルを取り囲むように形成されたＮウェル（図示せず）に電位を与えるためのＮ＋拡散層１４とが配置されており、それぞれ、コンタクトプラグ１５、１６を介してメタル配線（図示せず）に接続されている。
【００３０】
また、このメモリセルアレイは、図３の断面図に示すように、シリコン基板１７内にトリプルウェルが形成され、Ｐウェル１８上にメモリセルアレイＭＣＡが形成されている。このＰウェル１８は、Ｎウェル１９で囲まれており、複数のメモリセルＭＣからなるブロック毎に電気的に分離されている。メモリセルアレイＭＣＡの周りにはＰウェル１８に電位を与えるためのＰ＋拡散層１３と、コンタクトプラグ２０とが形成され、メタル配線２１に接続されている。また、Ｐウェル１８の周りには、Ｎウェル１９に電位を与えるためのＮ＋拡散層１４と、コンタクトプラグ２２とが形成され、メタル配線２３に接続されている。
【００３１】
メモリセルＭＣは、図４に示すように、Ｐウェル１８上に、ゲート絶縁膜２４を介して、浮遊ゲート２５、ＯＮＯ膜２６、制御ゲート１１が積層され、制御ゲート１１に対して自己整合的にＮ＋拡散層によりソース２７、ドレイン２８が形成されている。また、積層された浮遊ゲート２５、制御ゲート１１の側面に自己整合的に絶縁層（例えば、酸化膜）のサイドウォール２９が形成されており、ソース２７、ドレイン２８、制御ゲート１１の上には自己整合的に、シリサイド層３０が形成されている。メモリセルＭＣのドレイン２８は２つの隣接するセルを共有するように配置されたコンタクトプラグ３１を介して、ビット線ＢＬに接続されている。
【００３２】
また、このメモリセルアレイＭＣＡは、Ｐウェル内に形成されたトレンチに、酸化膜が埋め込まれて素子分離領域３２が形成されており、浮遊ゲート２５は、活性領域１０上のゲート絶縁膜２４上に形成されている。浮遊ゲート２５はＯＮＯ膜２６で囲まれており、その上に制御ゲート１１が配置されている。
【００３３】
さらに、図６に示すように、ソース２７側の制御ゲート１１間のスペースでは、活性領域１０にはソース２７としてＮ＋拡散層が形成され、素子分離領域３２では酸化膜が除去され、トレンチ３３の溝部にＰ＋拡散層３４が形成されている。また、制御ゲート１１間のスペース上には自己整合的に形成されたシリサイド層３０が形成されており、Ｎ＋拡散層２７とＰ＋拡散層３４とが接続されている。メモリセルアレイＭＣＡの外周にはＰ＋拡散層１３があり、コンタクトプラグ２０を介してメタル配線２１が接続されている。
このようなフラッシュメモリセルアレイは、以下の方法により形成することができる。
【００３４】
まず、図７に示すように、Ｐ型のシリコン基板１７に活性領域１０と素子分離領域３２とを形成する。素子分離領域３２は、例えば、シャロートレンチを酸化膜で埋め込むことにより形成する。素子分離領域３２の酸化膜は、３００ｎｍ程度の膜厚である。
【００３５】
素子分離領域３２を形成した後、フォトレジストパターンをマスクとして用いて、リンをシリコン基板１７に注入して、Ｎウェル１９ａ、ディープＮウェル１９ｂを形成し、ボロンを注入して、Ｐウェル１８を形成する。これらのウェルの形成条件として、ディープＮウェル１９ｂの形成には、リンを、注入エネルギー３ＭｅＶ、ドーズ５×１０１２／ｃｍ２、Ｎウェル１９ａの形成には、リンを、注入エネルギー３３０ｋｅＶ、ドーズ２×１０１２／ｃｍ２及びリンを、注入エネルギー８００ｋｅＶ、ドーズ５×１０１２／ｃｍ２の２段注入が挙げられる。Ｐウェル１８の形成には、ボロンを、注入エネルギー１５０ｋｅＶ、ドーズ５×１０１２／ｃｍ２及びボロンを、注入エネルギー３５０ｋｅＶ、ドーズ４×１０１２／ｃｍ２の２段注入が挙げられる。なお、メモリセルアレイＭＣＡは、Ｎウェル１９ａ及びディープＮウェル１９ｂに取り囲まれたＰウェル１８上に形成される。
【００３６】
次に、図８に示すように、活性領域１０上に１０ｎｍ程度の膜厚のゲート絶縁膜２４を形成し、その上にリン等がドープされたポリシリコン膜（例えば膜厚：１５０ｎｍ）を、活性領域１０を覆うとともに、その一部が素子分離領域３２にかかるようにパターンニングして、浮遊ゲート２５を形成する。
続いて、図９に示すように、膜厚６ｎｍの酸化膜、膜厚５ｎｍの窒化膜、膜厚７ｎｍの酸化膜からなるＯＮＯ膜２６を形成し、その上に、膜厚３００ｎｍのポリシリコン膜を形成する。その後、ポリシリコン、ＯＮＯ膜２６、浮遊ゲート２５を連続的にパターニングすることで、活性領域１０に対して直交する方向に配置する制御ゲート１１を形成する。このとき、浮遊ゲート２５は、制御ゲート１１下に配置することにより、メモリセル毎に分離される。つまり、Ｘ方向に形成されたストライプ形状の浮遊ゲート２５が、Ｙ方向のストライプ形状の制御ゲートパターン形成時に、メモリセル毎に分離される。次いで、砒素を、例えば、注入エネルギー１５ｋｅＶ、ドーズ１×１０１５〜２×１０１５／ｃｍ２の条件でイオン注入することにより、ドレイン２８、ソース２７（Ｎ＋拡散層）を形成する。
【００３７】
その後、図１０に示すように、ドレイン２８側の制御ゲート１１の一部とドレイン２８とを覆うようにフォトレジストパターン３５を形成し、フォトレジストパターンと制御ゲート１１とをマスクとしてソース２７側の素子分離領域３２の酸化膜を除去する。
【００３８】
続いて、フォトレジストパターン３５と制御ゲート１１とをマスクとして、ボロン等をイオン注入して、酸化膜を除去した後の素子分離領域３２のトレンチ３３の底部及び下側部にＰ＋拡散層３４を形成する。この際のイオン注入は、例えば、図１１に示すように、ボロンを、例えば１０〜３０ｋｅＶ程度の注入エネルギー、０．５×１０１４〜１×１０１４／ｃｍ２程度のドーズで、制御ゲートに対する平行方向で、例えば±１０〜４０°程度の角度で、２回注入する。これにより、ソース２７をＮ＋拡散層のままに保持するとともに、ソース側の素子分離領域３２のトレンチ３３の底部及び下側部にＰ＋拡散層３４を形成することができる。あるいは、別の方法として、図１２に示すように、ボロンを、例えば、３０〜８０ｋｅＶ程度の注入エネルギー、１×１０１４〜２×１０１４／ｃｍ２程度のドーズで、基板表面に対して０°の角度で、１回注入してもよい。これにより、ボロンはソース２７のＮ＋拡散層よりも深い位置に注入され、その後の熱処理により拡散させることで、トレンチ３３の底部及び下側部にＰ＋拡散層３４を形成することができる。
【００３９】
次に、活性化のための熱処理を施した後、図１３に示すように、例えば、ＣＶＤ酸化膜を堆積し、エッチバックして、制御ゲート１１及び浮遊ゲート２５の側壁にサイドウォール２９を形成する。その後、基板上全面にコバルト膜を、例えば、１０ｎｍ堆積し、５００〜５５０℃で１分間アニールし、シリコンとコバルトとが接している領域で、コバルトとシリコンとを反応させ、コバルトのシリサイド層３０を形成する。続いて、硫酸と過酸化水素水との混合液で、未反応のコバルトを除去する。これにより、ソース２７／ドレイン２８上と、制御ゲート１１上と、ソース２７の素子分離領域の酸化膜を除去した領域とにのみコバルトのシリサイド層３０が形成され、ソース２７を、シリサイド層３０とＰ＋拡散層３４とを介してＰウェル１８と接続することができる。
【００４０】
続いて、図１４に示すように、層間絶縁膜３６としてＣＶＤ酸化膜を、例えば１５００ｎｍ程度堆積し、ＣＭＰ（ケミカル・メカニカル研磨）によりその表面を平坦化し、コンタクトプラグ２０を形成し、メタル配線２１を形成する。
このようなフラッシュメモリは、以下の動作により、書き込み、消去及び読み出しすることができる。
【００４１】
データの書き込みは、例えば、ドレインに５Ｖ、制御ゲートに１０Ｖ、ソース、Ｐウェルに０Ｖの電圧を与えることにより、ドレイン近傍で発生するホットエレクトロンを、浮遊ゲートに注入することによって、行うことができる。
データの消去は、例えば、ゲートに−１０Ｖ、ドレインを開放、ソース、Ｐウェルに１０Ｖの電圧を与えることにより、チャネル領域にＦＮトンネル電流を流すことによって、行うことができる。
【００４２】
データの読み出しは、例えば、ゲートに５Ｖ、ドレインに１Ｖ、ソース、Ｐウェルに０Ｖの電圧を与えることにより、書き込み状態のセルは浮遊ゲートに蓄積した電荷により閾値が高くなり、電流が流れず、消去状態のセルは電流が流れることでデータの有無を判断できる。
このように、書き込み、消去、読み出しの方法は従来方法と何ら変更することなく行うことができる。よって、大幅な回路変更をすることなく、従来と同等の書き込み、消去速度を確保でき、高速ランダムアクセスの利点を損なうことはない。
【００４３】
このフラッシュメモリのソース拡散層の抵抗は、同一セル数のブロックで比較した場合、１／１０以下にまで低減することが確認できた。また、従来技術で述べたソース拡散層の濃度をドレインの拡散層の濃度より低く設定すれば、ソース拡散層の横方向への拡散によるチャネル長の縮小が抑制できるため、さらに微細化に対応することが可能となる。
【００４４】
【発明の効果】
本発明によれば、従来のメモリセルと、その構造及びレイアウトを大幅に変えることなく、低いソース抵抗を実現することができる不揮発性半導体記憶装置を得ることができる。つまり、ソース領域と、第１導電型ウェルとを電気的に接続することにより、第１導電型ウェルをソース配線とすることができ、ソース領域側の制御ゲート間のスペースを縮小しても、第１導電型ウェルの抵抗には影響を与えることがなく、低抵抗を保持することが可能となる。しかも、ソース領域の不純物濃度を低減しても低抵抗を保持することができ、さらなる微細化に対応することが可能となる。したがって高速ランダムアクセスが容易に達成でき、メモリセルの微細化に適した不揮発性半導体記憶装置を提供することができる。
【００４５】
また、ソース領域を第１導電型ウェルと電気的に接続することにより、従来方法で共通ソース線を形成するために、メモリセル数〜数十個おきに拡散配線と接続されていたメタル配線とのコンタクト領域が不要となり、メモリセルアレイの面積をさらに低減することが可能となる。
さらに、本発明によれば、ソース領域と第１導電型ウェルとの電気的な接続のために、最小限の製造プロセスの変更を行うのみで、煩雑な製造工程を増大させることなく、容易かつ簡便に微細化及び高性能化に対応する不揮発性半導体記憶装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。
【図２】本発明の不揮発性半導体記憶装置のメモリセルアレイの平面図である。
【図３】図２のＡ−Ａ’線断面図である。
【図４】図２のＡ−Ａ’線の部分的な断面図である。
【図５】図２のＢ−Ｂ’線の部分的な断面図である。
【図６】図２のＣ−Ｃ’線の部分的な断面図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図１０】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図１１】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図１２】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図１３】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図１４】本発明の不揮発性半導体記憶装置の製造方法を説明するための工程断面図である。
【図１５】従来の不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。
【図１６】従来の不揮発性半導体記憶装置のメモリセルアレイの平面図である。
【図１７】図１６のＡ−Ａ’線断面図である。
【図１８】図１６のＡ−Ａ’線の部分的な断面図である。
【図１９】図１６のＢ−Ｂ’線の部分的な断面図である。
【図２０】図１６のＣ−Ｃ’線の部分的な断面図である。
【符号の説明】
ＭＣ  メモリセル
ＢＬ  ビット線
ＷＬ  ワード線ＷＬ
ＭＣＡ  メモリセルアレイ
１０  活性領域
１１  制御ゲート
１２  ドレインコンタクト
１３  Ｐ＋拡散層
１４  Ｎ＋拡散層
１５、１６、２０、２２、３１  コンタクトプラグ
１７  シリコン基板（半導体基板）
１８  Ｐウェル（第１導電型ウェル）
１９、１９ａ  Ｎウェル
１９ｂ  ディープＮウェル
２１、２３  メタル配線
２４  ゲート絶縁膜
２５  浮遊ゲート
２６  ＯＮＯ膜（絶縁膜）
２７  ソース（第２導電型拡散層）
２８  ドレイン（第２導電型拡散層）
２９  サイドウォール
３０  シリサイド層
３２  素子分離領域
３３  トレンチ
３４  Ｐ＋拡散層（第１導電型高濃度領域）
３５  フォトレジストパターン
３６  層間絶縁膜
５２  コンタクトプラグ
５３  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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