(57)【要約】【課題】ＷＴによるカテゴリ判定結果をモールド状態においても識別することができる半導体集積回路を提供する。【解決手段】モードレジスタセット回路２は、カテゴリ判定回路１ａからの入力と、アドレス制御信号Ａｄｄおよびモードレジスタセット活性化信号ＭＲＳの入力とに応じて、モードレジスタイネーブル信号を出力する。モードレジスタイネーブル信号がＨレベルのとき、デフォルト状態であるＣＬ（ＣＡＳレイテンシ）またはＢＬ（バーストレングス）の値が変更される。ＣＬまたはＢＬの値がデフォルト値から変更されているかどうかは、半導体集積回路の通常動作に用いられる出力端子から出力される。【選択図】　　　　図１
2004079841.tif 000002
【特許請求の範囲】
【請求項１】
ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、前記半導体集積回路のカテゴリを判定するカテゴリ判定回路と、
前記カテゴリ判定回路が所定のカテゴリと判定したとき前記半導体集積回路の所定値を変更することにより、モールドされた前記半導体集積回路のカテゴリを識別するカテゴリ識別回路とを備え、
前記所定値の変更結果は前記半導体集積回路の通常動作に用いられる出力端子に出力される、半導体集積回路。
【請求項２】
ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、前記半導体集積回路のカテゴリを判定するカテゴリ判定回路と、
前記カテゴリ判定回路の所定ノードを流れる電流の値をモニタすることにより、モールドされた前記半導体集積回路のカテゴリを識別する電流検出端子とを備える、半導体集積回路。
【請求項３】
前記カテゴリ判定回路は、
第１の電源電位のラインに一方端が接続されたヒューズ素子と、
前記ヒューズ素子の他方端と第２の電源電位のラインとの間に接続された抵抗素子と、
前記ヒューズ素子の他方端と第１の出力ノードとの間に接続され、第１の制御信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第１のトランスファゲート回路とを含む、請求項１または２に記載の半導体集積回路。
【請求項４】
前記カテゴリ判定回路は、
所定の電位が与えられる入力端子と、
前記半導体集積回路の出力ピンに接続する前記電流検出端子と、
前記入力端子に一方端が接続された複数のヒューズ素子と、
前記複数のヒューズ素子のそれぞれの他方端と第２の電源電位のラインとの間に接続され、ゲート端子が前記第２の電源電位のラインに接続された複数のトランジスタと、
前記出力端子と第２の電源電位のラインとの間に接続され、ゲート端子が前記第２の電源電位のラインに接続されたトランジスタとを含む、請求項２に記載の半導体集積回路。
【請求項５】
前記カテゴリ識別回路は、
第２の制御信号の活性化を受けて入力信号を反転するインバータ素子と、
前記インバータ素子の出力信号を入力とし、第１の制御信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第２のトランスファゲート回路と、
前記第１または第２のトランスファゲート回路の出力信号を保持するラッチ回路とを含む、請求項１または２に記載の半導体集積回路。
【請求項６】
テストモードと通常モードとを動作モードとして有する半導体集積回路であって、
ウェハテストによる前記半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、前記半導体集積回路のカテゴリを判定するカテゴリ判定回路と、
前記テストモードにおいて、前記カテゴリ判定回路のカテゴリ判定結果に応じて出力を調整することにより、モールドされた前記半導体集積回路のカテゴリを識別するカテゴリ識別回路とを備える、半導体集積回路。
【請求項７】
テストモードと通常モードとを動作モードとして有する半導体集積回路であって、
ウェハテストによる前記半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、前記半導体集積回路のカテゴリを判定するカテゴリ判定回路と、
前記テストモードにおいて、前記カテゴリ判定回路の所定ノードを流れる電流の値をモニタすることにより、モールドされた前記半導体集積回路のカテゴリを識別する電流検出端子とを備える、半導体集積回路。
【請求項８】
前記カテゴリ判定回路は、
第１の電源電位のラインに一方端が接続されたヒューズ素子と、
前記ヒューズ素子の他方端と第２の電源電位のラインとの間に接続された抵抗素子と、
前記ヒューズ素子の他方端に一方の電極が接続し、ゲート端子から入力されるテストモード信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第１の導電型をもつ第１のトランジスタと、
前記第１の導電型をもつ第１のトランジスタのもう一方の電極を入力とし、入力信号を反転するインバータ素子と、
前記インバータ素子の出力端子と第２の電源電位のラインとの間に接続され、ゲート端子から入力される前記テストモード信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第２の導電型をもつ第２のトランジスタとを含む、請求項６または７に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、より特定的には、ウェハテストが実施される半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の品質テストは、一般に、ウェハテスト（Ｗａｆｅｒ　Ｔｅｓｔ：以下、ＷＴ）とファイナルテスト（Ｆｉｎａｌ　Ｔｅｓｔ：以下、ＦＴ）の２段階に分けて行なわれる。
【０００３】
まず、ウェハ状態の半導体集積回路に対してＷＴが行なわれる。
ＷＴでは、品質の高い順に、カテゴリ１（通常のＷＴでパスする），カテゴリ２（通常のＷＴではパスしないが、あるテスト条件を緩くすればパスする），…、のようにいくつかのカテゴリに分類される。ここでは、カテゴリ１に分類された半導体集積回路を「通常品」、カテゴリ２以下に分類された半導体集積回路を「ランク落ち品」と呼ぶ。
【０００４】
ＷＴの後、モールド（樹脂封止）された半導体集積回路に対してＦＴが行なわれる。しかし、モールドされた半導体集積回路は、これまで、ＷＴによるカテゴリ判定結果を識別することができなかった。
【０００５】
そのため、従来のＦＴでは、最初にすべての半導体集積回路が「通常品」のレベルでテストされ、「通常品」のレベルに満たなかった半導体集積回路は、次に「ランク落ち品」のレベルでテストされていた。
【０００６】
【発明が解決しようとする課題】
ＦＴにおいてＷＴによるカテゴリ判定結果を識別することができれば、カテゴリ１の半導体集積回路に対しては「通常品」のレベルでＦＴを行ない、それと並行して、カテゴリ２以下の半導体集積回路に対しては「ランク落ち品」のレベルでＦＴを行なうことにより、半導体集積回路の生産性を向上させることができると考えられる。
【０００７】
しかしながら、従来の半導体集積回路は、ＦＴにおいてＷＴによるカテゴリ判定結果を識別することができず、前述のようにＦＴを複数回に分けて行なう必要があったため、半導体集積回路の生産性が低下するという問題があった。
【０００８】
それゆえに、この発明の目的は、ＷＴによるカテゴリ判定結果をモールド状態においても識別することができる半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
この発明による半導体集積回路は、ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、半導体集積回路のカテゴリを判定するカテゴリ判定回路と、カテゴリ判定回路が所定のカテゴリと判定したとき半導体集積回路の所定値を変更することにより、モールドされた半導体集積回路のカテゴリを識別するカテゴリ識別回路とを備え、所定値の変更結果は半導体集積回路の通常動作に用いられる出力端子に出力される。
【００１０】
この発明の別の局面によれば、ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、半導体集積回路のカテゴリを判定するカテゴリ判定回路と、カテゴリ判定回路の所定ノードを流れる電流の値をモニタすることにより、モールドされた半導体集積回路のカテゴリを識別する電流検出端子とを備える。
【００１１】
好ましくは、カテゴリ判定回路は、第１の電源電位のラインに一方端が接続されたヒューズ素子と、ヒューズ素子の他方端と第２の電源電位のラインとの間に接続された抵抗素子と、ヒューズ素子の他方端と第１の出力ノードとの間に接続され、第１の制御信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第１のトランスファゲート回路とを含む。
【００１２】
より好ましくは、カテゴリ判定回路は、所定の電位が与えられる入力端子と、半導体集積回路の出力ピンに接続する電流検出端子と、入力端子に一方端が接続された複数のヒューズ素子と、複数のヒューズ素子のそれぞれの他方端と第２の電源電位のラインとの間に接続され、ゲート端子が第２の電源電位のラインに接続された複数のトランジスタと、出力端子と第２の電源電位のラインとの間に接続され、ゲート端子が第２の電源電位のラインに接続されたトランジスタとを含む。
【００１３】
より好ましくは、カテゴリ識別回路は、第２の制御信号の活性化を受けて入力信号を反転するインバータ素子と、インバータ素子の出力信号を入力とし、第１の制御信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第２のトランスファゲート回路と、第１または第２のトランスファゲート回路の出力信号を保持するラッチ回路とを含む。
【００１４】
この発明の他の局面によれば、テストモードと通常モードとを動作モードとして有する半導体集積回路であって、ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、半導体集積回路のカテゴリを判定するカテゴリ判定回路と、テストモードにおいて、カテゴリ判定回路のカテゴリ判定結果に応じて出力を調整することにより、モールドされた半導体集積回路のカテゴリを識別するカテゴリ識別回路とを備える。
【００１５】
この発明の別の局面によれば、テストモードと通常モードとを動作モードとして有する半導体集積回路であって、ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、半導体集積回路のカテゴリを判定するカテゴリ判定回路と、テストモードにおいて、カテゴリ判定回路の所定ノードを流れる電流の値をモニタすることにより、モールドされた半導体集積回路のカテゴリを識別する電流検出端子とを備える。
【００１６】
好ましくは、カテゴリ判定回路は、第１の電源電位のラインに一方端が接続されたヒューズ素子と、ヒューズ素子の他方端と第２の電源電位のラインとの間に接続された抵抗素子と、ヒューズ素子の他方端に一方の電極が接続し、ゲート端子から入力されるテストモード信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第１の導電型をもつ第１のトランジスタと、第１の導電型をもつ第１のトランジスタのもう一方の電極を入力とし、入力信号を反転するインバータ素子と、インバータ素子の出力端子と第２の電源電位のラインとの間に接続され、ゲート端子から入力されるテストモード信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第２の導電型をもつ第２のトランジスタとを含む。
【００１７】
したがって、この発明によれば、ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、ウェハテストによる半導体集積回路のカテゴリをモールド状態においても識別することができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１による半導体集積回路の特徴部分を示した概略ブロック図である。
【００２０】
図１に示した実施の形態１による半導体集積回路の特徴部分は、モードレジスタセット回路２にこの発明によるカテゴリ判定回路１ａを付加した構成となっている。モードレジスタセット回路２は、カテゴリ判定回路１ａからの入力と、アドレス制御信号Ａｄｄおよびモードレジスタセット活性化信号ＭＲＳの入力とに応じて、モードレジスタイネーブル信号を出力する。
【００２１】
図２は、図１に示した実施の形態１による半導体集積回路の特徴部分の具体的な回路構成を示した回路図である。
【００２２】
図２に示した実施の形態１による半導体集積回路の特徴部分は、カテゴリ判定回路１ａとモードレジスタセット回路２とを備える。
【００２３】
カテゴリ判定回路１ａは、電源ノードとノードＮ１との間に接続されたヒューズ１０ａと、ノードＮ１と接地ノードとの間に接続された抵抗１１ａと、ノードＮ１とノードＮ３との間に接続されたトランスファゲート１２ａと、トランスファゲート１２ａの一方への入力を反転するインバータ１３ａとを含む。
【００２４】
トランスファゲート１２ａは、パワーオンリセット信号／ＰＯＲがＬレベルのとき導通し、ノードＮ１とノードＮ３とを電気的に接続する。パワーオンリセット信号／ＰＯＲがＨレベルのとき、トランスファゲート１２ａは非導通となり、ノードＮ１とノードＮ３とを電気的に遮断する。
【００２５】
モードレジスタセット回路２は、アドレス制御信号Ａｄｄの入力端子とノードＮ２との間に接続されたインバータ２０と、ノードＮ２とノードＮ３との間に接続されたトランスファゲート２１と、トランスファゲート２１の一方への入力を反転するインバータ２２と、ノードＮ３とノードＮ４との間に接続されたラッチ回路２３とを含む。
【００２６】
トランスファゲート２１は、パワーオンリセット信号／ＰＯＲがＨレベルのとき導通し、ノードＮ２とノードＮ３とを電気的に接続する。パワーオンリセット信号／ＰＯＲがＬレベルのとき、トランスファゲート２１は非導通となり、ノードＮ２とノードＮ３とを電気的に遮断する。
【００２７】
ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合、実施の形態１の半導体集積回路は、カテゴリ判定回路１ａのヒューズ１０ａをブローする。
【００２８】
図３は、実施の形態１の半導体集積回路において、カテゴリ判定回路１ａのヒューズ１０ａがブローされている場合のタイミング図である。
【００２９】
時刻ｔ１において外部電源が投入され、（ａ）に示すように、外部電源電位ｅｘＶＣＣがＨレベルとなる。パワーオンリセット信号／ＰＯＲは、（ｂ）に示すように、外部電源投入後も時刻ｔ３まではＬレベルである。ノードＮ１は、ヒューズ１０ａがブローされていることから、（ｃ）に示すように、外部電源投入後もＬレベルのままである。
【００３０】
外部電源投入後もパワーオンリセット信号／ＰＯＲは時刻ｔ３までＬレベルであることから、トランスファゲート１２ａにより、ノードＮ１とノードＮ３とが電気的に接続する。よってノードＮ３はＬレベルとなり、（ｄ）に示すように、時刻ｔ２において、ノードＮ４はラッチ回路２２を介してＨレベルとなる。ノードＮ４がＨレベルとなることにより、モードレジスタイネーブル信号がＨレベルとなる。
【００３１】
このように、ヒューズ１０ａがブローされている場合は、外部電源投入によりモードレジスタイネーブル信号がＨレベルとなる。モードレジスタイネーブル信号がＨレベルとなることによって、デフォルト状態であるＣＬ（ＣＡＳレイテンシ）またはＢＬ（バーストレングス）の値を変更することができる。
【００３２】
一方、（ｅ）に示すように、時刻ｔ５においてモードレジスタセット活性化信号ＭＲＳをＨレベルとすることによって、インバータ２０が活性化する。また、（ｂ）に示すように、時刻ｔ３からｔ４にかけてパワーオンリセット信号／ＰＯＲがＨレベルになることから、トランスファゲート２１により、ノードＮ２とノードＮ３とが電気的に接続する。
【００３３】
したがって、アドレス制御信号Ａｄｄは（ｆ）に示すようにここではＬレベルであることから、ノードＮ２およびＮ３はＨレベルとなる。ノードＮ３がＨレベルであることから、（ｄ）に示すように、時刻ｔ６において、ノードＮ４はラッチ回路２２を介してＬレベルとなる。ノードＮ４がＬレベルとなることにより、モードレジスタイネーブル信号がＬレベルとなる。
【００３４】
このように、アドレス制御信号ＡｄｄをたとえばＬレベルとした上で、モードレジスタセット活性化信号ＭＲＳをＨレベルにすることにより、モードレジスタイネーブル信号がＬレベルとなる。モードレジスタイネーブル信号がＬレベルとなることによって、ＣＬおよびＢＬの値をデフォルト値に戻すことができる。
【００３５】
図４は、実施の形態１の半導体集積回路において、カテゴリ判定回路１ａのヒューズ１０ａがブローされていない場合のタイミング図である。
【００３６】
時刻ｔ１において外部電源が投入され、（ａ）に示すように、外部電源電位ｅｘＶＣＣがＨレベルとなる。パワーオンリセット信号／ＰＯＲは、（ｂ）に示すように、外部電源投入後も時刻ｔ３まではＬレベルである。ノードＮ１は、ヒューズ１０ａがブローされていないので、（ｃ）に示すように、外部電源投入後、時刻ｔ１からｔ２にかけてＨレベルとなる。
【００３７】
外部電源投入後もパワーオンリセット信号／ＰＯＲは時刻ｔ３までＬレベルであることから、トランスファゲート１２ａにより、ノードＮ１とノードＮ３とが電気的に接続する。よってノードＮ３はＨレベルとなり、（ｄ）に示すように、ノードＮ４はラッチ回路２２を介して外部電源投入後もＬレベルのままである。ノードＮ４がＬレベルのままなので、モードレジスタイネーブル信号もＬレベルのままである。
【００３８】
このように、ヒューズ１０ａがブローされていない場合は、外部電源投入後もモードレジスタイネーブル信号はＬレベルのままである。モードレジスタイネーブル信号がＬレベルのままなので、ＣＬおよびＢＬの値はデフォルト値のままである。
【００３９】
一方、アドレス制御信号ＡｄｄをたとえばＬレベルとした上で、モードレジスタセット活性化信号ＭＲＳを時刻ｔ５においてＨレベルにすると、ヒューズ１０ａがブローされている場合と同じく、モードレジスタイネーブル信号はＬレベルとなる。モードレジスタイネーブル信号がＬレベルのままなので、ＣＬおよびＢＬの値はデフォルト値のままである。
【００４０】
したがって、ＣＬまたはＢＬの値がデフォルト値から変更されているかどうかを調べることによって、ヒューズ１０ａがブローされているかどうかを知ることができる。ただし、ＣＬおよびＢＬの値がモードレジスタセット活性化信号ＭＲＳによってデフォルト値に戻されていないものとする。ヒューズ１０ａがブローされるのは、前述したように、ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合である。
【００４１】
ＣＬまたはＢＬの値がデフォルト値から変更されているかどうかは、外部から入力されるクロック信号に同期してメモリセルのデータを読み出す出力端子の信号波形から、ＣＬおよびＢＬの値を読み取ることによって知ることができる。
【００４２】
上記のようにＣＬまたはＢＬの値がデフォルト値から変更されているかどうかを調べることによって、ＷＴによって半導体集積回路がたとえばカテゴリ２に分類されたのかどうかを識別することができる。このように、ＣＬまたはＢＬの値がデフォルト値から変更されているかどうかは、モールドされた半導体集積回路においても識別可能である。
【００４３】
以上のように、実施の形態１によれば、ＣＬまたはＢＬの値がデフォルト値から変更されているかどうかを調べることによって、モールドされた半導体集積回路のＷＴによるカテゴリ判定結果を識別することができる。
【００４４】
［実施の形態２］
図５は、この発明の実施の形態２による半導体集積回路の特徴部分を示した概略ブロック図である。
【００４５】
図５に示した実施の形態２による半導体集積回路の特徴部分は、出力バッファ３にこの発明によるカテゴリ判定回路１ｂを付加した構成となっている。実施の形態２の半導体集積回路は、ＷＴのカテゴリ判定結果を識別する際、通常モードからテストモードに入る。出力バッファ３は、カテゴリ判定回路１ｂからの入力と、リードデータバス対ＲＤおよび／ＲＤからの入力とに応じて、出力ピンＤＱに信号を出力する。
【００４６】
図６は、カテゴリ判定回路１ｂの具体的な回路構成を示した回路図である。
カテゴリ判定回路１ｂは、電源ノードとノードＮ５との間に接続されたヒューズ１０ｂと、ノードＮ５と接地ノードとの間に接続された抵抗１１ｂと、インバータ１４ｂの入力ノードとノードＮ５との間に接続され、ゲート端子からテストモード信号を受けるＮチャネルＭＯＳトランジスタ１２ｂと、インバータ１４ｂの出力ノードと接地ノードとの間に接続され、ゲート端子からテストモード信号を受けるＰチャネルＭＯＳトランジスタ１３ｂと、出力ノードがカテゴリ判定回路１ｂの出力ノードＮ６に接続されるインバータ１４ｂとを含む。なお、カテゴリ判定回路１ｂの出力ノードＮ６は、図５に示すように、出力バッファ３に接続される。
【００４７】
ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合、実施の形態２の半導体集積回路は、カテゴリ判定回路１ｂのヒューズ１０ｂをブローする。
【００４８】
図７は、ヒューズ１０ｂがブローされている場合とブローされていない場合とで、テストモード信号に応じてノードＮ６のレベルがそれぞれどうなるかを表で示した図である。
【００４９】
ヒューズ１０ｂがブローされている場合、ノードＮ５はＬレベルとなる。
ここで、カテゴリ判定回路１ｂが通常モードの時、テストモード信号はＬレベルで、ＮチャネルＭＯＳトランジスタ１２ｂは非導通となり、ＰチャネルＭＯＳトランジスタ１３ｂは導通する。このため、カテゴリ判定回路１ｂの出力ノードＮ６は、接地ノードと接続してＬレベルとなる。
【００５０】
カテゴリ判定回路１ｂがテストモードの時は、テストモード信号がＨレベルとなり、ＮチャネルＭＯＳトランジスタ１２ｂは導通し、ＰチャネルＭＯＳトランジスタ１３ｂは非導通となる。このため、カテゴリ判定回路１ｂの出力ノードＮ６は、インバータ１４ｂを介してＨレベルとなる。
【００５１】
一方、ヒューズ１０ｂがブローされていない場合、ノードＮ５はＨレベルとなる。
【００５２】
ここで、カテゴリ判定回路１ｂが通常モードの時、テストモード信号はＬレベルで、ＮチャネルＭＯＳトランジスタ１２ｂは非導通となり、ＰチャネルＭＯＳトランジスタ１３ｂは導通する。このため、カテゴリ判定回路１ｂの出力ノードＮ６は、接地ノードと接続してＬレベルとなる。
【００５３】
カテゴリ判定回路１ｂがテストモードの時は、テストモード信号がＨレベルとなり、ＮチャネルＭＯＳトランジスタ１２ｂは導通し、ＰチャネルＭＯＳトランジスタ１３ｂは非導通となる。このため、カテゴリ判定回路１ｂの出力ノードＮ６は、インバータ１４ｂを介してＬレベルとなる。
【００５４】
すなわち、図７に示すように、ノードＮ６は、カテゴリ判定回路１ｂが通常モードの時、ヒューズ１０ｂがブローされている／されていないにかかわらずＬレベルとなる。一方、カテゴリ判定回路１ｂがテストモードの時、ノードＮ６は、ヒューズ１０ｂがブローされているとＨレベル、ブローされていないとＬレベルである。
【００５５】
カテゴリ判定回路１ｂの出力ノードＮ６からの入力を受けた出力バッファ３は、ノードＮ６がＨレベルのとき、対応する信号を出力ピンＤＱに出力する。一方、ノードＮ６がＬレベルのとき、出力バッファ３は出力ピンＤＱからの出力を出なくする。
【００５６】
したがって、テストモード時に出力バッファ３の出力ピンＤＱから出力が出ているかどうかを調べることによって、ヒューズ１０ｂがブローされているかどうかを知ることができる。ヒューズ１０ｂがブローされるのは、前述したように、ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合である。
【００５７】
すなわち、テストモード時に出力バッファ３の出力ピンＤＱから出力が出ているかどうかを調べることによって、ＷＴによって半導体集積回路がたとえばカテゴリ２に分類されたのかどうかを識別することができる。テストモード時に出力バッファ３の出力ピンＤＱから出力が出ているかどうかは、モールドされた半導体集積回路においても識別可能である。
【００５８】
以上のように、実施の形態２によれば、テストモード時に出力バッファ３の出力ピンＤＱから出力が出ているかどうかを調べることによって、モールドされた半導体集積回路のＷＴによるカテゴリ判定結果を識別することができる。
【００５９】
［実施の形態３］
図８は、この発明の実施の形態３による半導体集積回路の特徴部分を示した概略ブロック図である。
【００６０】
図８に示した実施の形態３による半導体集積回路の特徴部分は、ＡＣＴコマンドデコーダ４にこの発明によるカテゴリ判定回路１ｂを付加した構成となっている。実施の形態３の半導体集積回路は、ＷＴのカテゴリ判定結果を識別する際、通常モードからテストモードに入る。ＡＣＴコマンドデコーダ４は、カテゴリ判定回路１ｂからの入力と、ＣＬＫ，／ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，Ａｄｄの各制御信号の入力とに応じて、ＡＣＴコマンド信号を出力する。
【００６１】
カテゴリ判定回路１ｂの具体的な回路構成は、実施の形態２の図６において説明したのでここでは繰り返さない。
【００６２】
ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合、実施の形態３の半導体集積回路は、カテゴリ判定回路１ｂのヒューズ１０ｂをブローする。
【００６３】
ヒューズ１０ｂがブローされている場合とブローされていない場合とで、テストモード信号に応じてノードＮ６のレベルがそれぞれどうなるかは、実施の形態２の図７において説明した通りである。
【００６４】
すなわち、図７に示すように、ノードＮ６は、カテゴリ判定回路１ｂが通常モードの時、ヒューズ１０ｂがブローされている／されていないにかかわらずＬレベルとなる。一方、カテゴリ判定回路１ｂがテストモードの時、ノードＮ６は、ヒューズ１０ｂがブローされているとＨレベル、ブローされていないとＬレベルである。
【００６５】
カテゴリ判定回路１ｂの出力ノードＮ６からの入力を受けたＡＣＴコマンドデコーダ４は、ノードＮ６がＨレベルのとき、対応するＡＣＴコマンド信号を出力する。一方、ノードＮ６がＬレベルのとき、ＡＣＴコマンドデコーダ４はＡＣＴコマンド信号を出なくする。
【００６６】
したがって、テストモード時にＡＣＴコマンドデコーダ４からＡＣＴコマンド信号が出ているかどうかを調べることによって、ヒューズ１０ｂがブローされているかどうかを知ることができる。ヒューズ１０ｂがブローされるのは、前述したように、ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合である。
【００６７】
すなわち、テストモード時にＡＣＴコマンドデコーダ４からＡＣＴコマンド信号が出ているかどうかを調べることによって、ＷＴによって半導体集積回路がたとえばカテゴリ２に分類されたのかどうかを識別することができる。テストモード時にＡＣＴコマンドデコーダ４からＡＣＴコマンド信号が出ているかどうかは、モールドされた半導体集積回路においても識別可能である。
【００６８】
以上のように、実施の形態３によれば、テストモード時にＡＣＴコマンドデコーダ４からＡＣＴコマンド信号が出ているかどうかを調べることによって、モールドされた半導体集積回路のＷＴによるカテゴリ判定結果を識別することができる。
【００６９】
［実施の形態４］
図９は、この発明の実施の形態４による半導体集積回路の特徴部分を示した概略ブロック図である。
【００７０】
図９に示した実施の形態４による半導体集積回路の特徴部分は、入力バッファ５にこの発明によるカテゴリ判定回路１ｂを付加した構成となっている。実施の形態４の半導体集積回路は、ＷＴのカテゴリ識別結果を判別する際、通常モードからテストモードに入る。入力バッファ５は、カテゴリ判定回路１ｂからの入力と、外部行アドレスストローブ信号ｅｘＲＡＳの入力とに応じて、内部行アドレスストローブ信号ｉｎｔＲＡＳを出力する。
【００７１】
カテゴリ判定回路１ｂの具体的な回路構成は、実施の形態２の図６において説明したのでここでは繰り返さない。
【００７２】
ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合、実施の形態４の半導体集積回路は、カテゴリ判定回路１ｂのヒューズ１０ｂをブローする。
【００７３】
ヒューズ１０ｂがブローされている場合とブローされていない場合とで、テストモード信号に応じてノードＮ６のレベルがそれぞれどうなるかは、実施の形態２の図７において説明した通りである。
【００７４】
すなわち、図７に示すように、ノードＮ６は、カテゴリ判定回路１ｂが通常モードの時、ヒューズ１０ｂがブローされている／されていないにかかわらずＬレベルとなる。一方、カテゴリ判定回路１ｂがテストモードの時、ノードＮ６は、ヒューズ１０ｂがブローされているとＨレベル、ブローされていないとＬレベルである。
【００７５】
カテゴリ判定回路１ｂの出力ノードＮ６からの入力を受けた入力バッファ５は、ノードＮ６がＨレベルのとき、対応する内部行アドレスストローブ信号ｉｎｔＲＡＳを出力する。一方、ノードＮ６がＬレベルのとき、入力バッファ５は内部行アドレスストローブ信号ｉｎｔＲＡＳを出なくする。
【００７６】
したがって、テストモード時に入力バッファ５の内部行アドレスストローブ信号ｉｎｔＲＡＳが出ているかどうかを調べることによって、ヒューズ１０ｂがブローされているかどうかを知ることができる。ヒューズ１０ｂがブローされるのは、前述したように、ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合である。
【００７７】
すなわち、テストモード時に入力バッファ５の内部行アドレスストローブ信号ｉｎｔＲＡＳが出ているかどうかを調べることによって、ＷＴによって半導体集積回路がたとえばカテゴリ２に分類されたのかどうかを識別することができる。テストモード時に入力バッファ５の内部行アドレスストローブ信号ｉｎｔＲＡＳが出ているかどうかは、モールドされた半導体集積回路においても識別可能である。
【００７８】
以上のように、実施の形態４によれば、テストモード時に入力バッファ５の内部行アドレスストローブ信号ｉｎｔＲＡＳが出ているかどうかを調べることによって、モールドされた半導体集積回路のＷＴによるカテゴリ判定結果を識別することができる。
【００７９】
［実施の形態５］
実施の形態１において、カテゴリ判定回路１ａのヒューズ１０ａがブローされている場合、カテゴリ判定回路１ａの出力端子（ノードＮ３に対応）はＬレベルとなる。一方、カテゴリ判定回路１ａのヒューズ１０ａがブローされていない場合、カテゴリ判定回路１ａの出力端子はＨレベルとなる。
【００８０】
ゆえに、カテゴリ判定回路１ａのヒューズ１０ａがブローされている場合、カテゴリ判定回路１ａの出力端子に電流はほとんど流れず、カテゴリ判定回路１ａのヒューズ１０ａがブローされていない場合、カテゴリ判定回路１ａの出力端子に電流が流れるものと推定される。
【００８１】
また、実施の形態２〜４において、テストモード時にカテゴリ判定回路１ｂのヒューズ１０ｂがブローされている場合、カテゴリ判定回路１ｂの出力端子（ノードＮ６に対応）はＨレベルとなる。一方、テストモード時にカテゴリ判定回路１ｂのヒューズ１０ｂがブローされていない場合、カテゴリ判定回路１ａの出力端子はＬレベルとなる。
【００８２】
ゆえに、テストモード時にカテゴリ判定回路１ｂのヒューズ１０ｂがブローされている場合、カテゴリ判定回路１ｂの出力端子に電流が流れ、テストモード時にカテゴリ判定回路１ｂのヒューズ１０ｂがブローされていない場合、カテゴリ判定回路１ｂの出力端子に電流がほとんど流れないものと推定される。
【００８３】
したがって、実施の形態１において、カテゴリ判定回路１ａの出力端子に流れる電流の値をモニタすることによって、ヒューズ１０ａがブローされているかどうかを知ることができる。また、実施の形態２〜４において、テストモード時にカテゴリ判定回路１ｂの出力端子に流れる電流の値をモニタすることによって、ヒューズ１０ｂがブローされているかどうかを知ることができる。ヒューズ１０ａ，１０ｂがブローされるのは、実施の形態１〜４において述べたように、ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合である。
【００８４】
すなわち、カテゴリ判定回路１ａまたはテストモード時のカテゴリ判定回路１ｂの出力端子に流れる電流の値をモニタすることによって、ＷＴによって半導体集積回路がたとえばカテゴリ２に分類されたのかどうかを識別することができる。カテゴリ判定回路１ａ，１ｂの出力端子に電流が流れているかどうかは、モールドされた半導体集積回路においても識別可能である。
【００８５】
以上のように、実施の形態５によれば、カテゴリ判定回路１ａまたはテストモード時のカテゴリ判定回路１ｂの出力端子に流れる電流の値をモニタすることによって、モールドされた半導体集積回路のＷＴによるカテゴリ判定結果を識別することができる。
【００８６】
［実施の形態６］
図１０は、この発明の実施の形態６による半導体集積回路の特徴部分を示した回路図である。
【００８７】
図１０に示した実施の形態６による半導体集積回路の特徴部分は、複数のヒューズ６０−１〜６０−ｎと、半導体集積回路のＩＦ（ＩｎｔｅｒＦａｃｅ）テストに用いられる複数のトランジスタ６１−１〜６１−ｎ，６２とを含む。
【００８８】
ヒューズ６０−ｋおよびトランジスタ６１−ｋ（ｋ＝１〜ｎ）は、ノードＮ７と接地ノードとの間に直列接続される。トランジスタ６２は、ノードＮ７と接地ノードとの間に接続される。トランジスタ６１−１〜６１−ｎとトランジスタ６２とは、ノードＮ７に対して互いに並列接続の関係にあり、ゲート端子が接地ノードに接続されることにより、高抵抗素子として機能している。ノードＮ７のラインの一方は出力ピンＤＱに接続され、ノードＮ７のラインの他方から電圧を印加する。
【００８９】
ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合、実施の形態６の半導体集積回路は、ヒューズ６０−１〜６０−ｎのうち少なくとも１つをブローする。なお、ヒューズ６０−１〜６０−ｎをいくつブローするかは、半導体集積回路がどのカテゴリに分類されたかなどによって決めることができる。ヒューズ６０−１〜６０−ｎのうち少なくとも１つをブローすることによって、ノードＮ７のラインの他方から電圧を印加した際、ノードＮ７のラインの一方から出力ピンＤＱに流れる電流値が変化する。
【００９０】
したがって、ノードＮ７のラインの一方から出力ピンＤＱに流れる電流値をモニタすることによって、ヒューズ６０−１〜６０−ｎがブローされているかどうかを知ることができる。ヒューズ６０−１〜６０−ｎがブローされるのは、前述したように、ＷＴによって半導体集積回路がたとえばカテゴリ２（ランク落ち品）と分類された場合である。
【００９１】
すなわち、ノードＮ７のラインの一方から出力ピンＤＱに流れる電流値をモニタすることによって、ＷＴによって半導体集積回路がたとえばカテゴリ２に分類されたのかどうかを識別することができる。ノードＮ７の一方の端子から出力ピンＤＱに電流が流れているかどうかは、モールドされた半導体集積回路においても識別可能である。
【００９２】
以上のように、実施の形態６によれば、ノードＮ７の一方の端子から出力ピンＤＱに流れる電流値をモニタすることによって、モールドされた半導体集積回路のＷＴによるカテゴリ判定結果を識別することができる。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９４】
【発明の効果】
以上のように、この発明によれば、ウェハテストによる半導体集積回路のカテゴリ分類結果に応じてヒューズ素子をブローすることにより、ウェハテストによる半導体集積回路のカテゴリをモールド状態においても識別することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路の特徴部分を示した概略ブロック図である。
【図２】図１に示した実施の形態１による半導体集積回路の特徴部分の具体的な回路構成を示した回路図である。
【図３】実施の形態１の半導体集積回路において、カテゴリ判定回路１ａのヒューズ１０ａがブローされている場合のタイミング図である。
【図４】実施の形態１の半導体集積回路において、カテゴリ判定回路１ａのヒューズ１０ａがブローされていない場合のタイミング図である。
【図５】この発明の実施の形態２による半導体集積回路の特徴部分を示した概略ブロック図である。
【図６】カテゴリ判定回路１ｂの具体的な回路構成を示した回路図である。
【図７】ヒューズ１０ｂがブローされている場合とブローされていない場合とで、テストモード信号に応じてノードＮ６のレベルがそれぞれどうなるかを表で示した図である。
【図８】この発明の実施の形態３による半導体集積回路の特徴部分を示した概略ブロック図である。
【図９】この発明の実施の形態４による半導体集積回路の特徴部分を示した概略ブロック図である。
【図１０】この発明の実施の形態６による半導体集積回路の特徴部分を示した回路図である。
【符号の説明】
１ａ，１ｂ　カテゴリ判定回路、２　モードレジスタセット回路、３　出力バッファ、４　ＡＣＴコマンドデコーダ、５　入力バッファ、１０ａ，１０ｂ，６０−１〜６０−ｎ　ヒューズ、１１ａ，１１ｂ　抵抗、１２ａ，２１　トランスファゲート、１２ｂ　ＮチャネルＭＯＳトランジスタ、１３ｂ　ＰチャネルＭＯＳトランジスタ、１３ａ，１４ｂ，２０，２２　インバータ、２３　ラッチ回路、６１−１〜６１−ｎ，６２　ＩＦテスト用トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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