(57)【要約】【課題】ＰＬＬのロックが外れないように周波数を変化させることができるクロック発生装置を提供すること。【解決手段】周波数遷移時間自動設定モードを設定し（Ｓ１１）、タイマをセットする（Ｓ１２）。インクリメント／ディクリメント量設定レジスタ（以下、Ｉ／Ｄとする）の値を１に設定し（Ｓ１３）、Ｐ／Ｓピンに周波数低下の指示信号を設定する（Ｓ１４）。続いて、ＣＰＵは、クロック周波数増加の指示信号を設定する（Ｓ１５）。次に、ＰＬＬに誤動作の有無を判断し（Ｓ１６）、異常が発生していない場合（Ｓ１６；Ｎ）、タイムアウトとなり（Ｓ１７）、処理を終了する。一方、異常が発生している場合（Ｓ１６；Ｙ）、現在設定されているＩ／Ｄの値をデフォルト値として設定する（Ｓ１８）。そして、Ｉ／Ｄに値に１を加え（Ｓ１９）、タイマを再設定し（Ｓ２０）、Ｓ１４の処理を繰り返す。【選択図】  図５
2004252682.tif 000002
【特許請求の範囲】
【請求項１】
電子機器装置を制御する際の基準信号の周波数となる動作クロックを発生するクロック発生装置において、
所定の入力信号に逓倍処理を施し逓倍信号を生成する逓倍手段と、
前記逓倍手段により生成された前記逓倍信号に分周処理を施し分周信号を生成する分周手段と、
前記逓倍処理の基準となる逓倍指数値を格納する逓倍レジスタと、
前記分周処理の基準となる分周指数値を格納する分周レジスタと、
前記逓倍指数値と前記分周指数値とを対応付けて番地ごとに格納した設定値記憶手段と、
前記設定値記憶手段から前記逓倍指数値および前記分周指数値を読み出す番地を設定する番地設定手段と、を備え、
前記逓倍レジスタおよび前記分周レジスタは、前記番地設定手段により設定された番地に該当する前記逓倍指数値および前記分周指数値を、前記設定値記憶手段から読み出して格納することを特徴とするクロック発生装置。
【請求項２】
前記動作クロックを、前記電子機器装置に搭載された位相ロックループ回路で受信する場合、
前記番地設定手段は、前記位相ロックループ回路に設定されているロック範囲およびロック時間に基づいて前記番地を設定することを特徴とする請求項１記載のクロック発生装置。
【請求項３】
前記番地設定手段は、前記位相ロックループ回路が動作する範囲の周波数において、前記番地を設定することを特徴とする請求項２記載のクロック発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部回路の動作を制御するための基準信号の周波数である動作周波数を調節して消費電力量を抑制する省エネルギー機能を備えた、電子複写装置、プリンタ装置、ファクシミリ装置などの電子機器に搭載されるクロック発生装置に関する。
【０００２】
【従来の技術】
近年、各種演算処理装置の処理能力が高まり、これに伴い、演算回路の動作を制御するための基準信号の周波数である動作周波数（以下、クロック周波数とする）も高速化してきている。
ところが、クロック周波数が高速になるほど、演算回路における消費電力量が増加してしまい発熱などの不具合を発生するおそれがあった。
また、省エネルギーの観点からもこのような装置の消費電力量の増加は望ましいものではない。
【０００３】
従来、このような装置の消費電力量を抑制するための技術が、下記の特許文献をはじめ種々開示されている。
【特許文献１】
特許第３１７９０５４号
特許文献１には、通信速度データに基づいて処理装置のクロック周波数を切り替えることにより、通常動作時の消費電力量を抑制し、かつ、高速処理を実現することができる技術が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示されているように、クロック周波数を切り替えて、詳しくは、クロック周波数を低くして消費電力量を抑えようとすると、各装置に搭載されているＡＳＩＣ（特定用途向け集積回路）やＣＰＵ（中央演算処理装置）などクロック周波数に基づいて動作する装置の内部に形成されているＰＬＬ（位相ロックループ）のロックが、クロック周波数の急激な変化に対応できずに外れてしまうおそれがあった。
そこで、本発明は、ＰＬＬのロックが外れないように周波数を変化させることができるクロック発生装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１記載の発明では、電子機器装置を制御する際の基準信号の周波数となる動作クロックを発生するクロック発生装置において、所定の入力信号に逓倍処理を施し逓倍信号を生成する逓倍手段と、前記逓倍手段により生成された前記逓倍信号に分周処理を施し分周信号を生成する分周手段と、前記逓倍処理の基準となる逓倍指数値を格納する逓倍レジスタと、前記分周処理の基準となる分周指数値を格納する分周レジスタと、前記逓倍指数値と前記分周指数値とを対応付けて番地ごとに格納した設定値記憶手段と、前記設定値記憶手段から前記逓倍指数値および前記分周指数値を読み出す番地を設定する番地設定手段と、を備え、前記逓倍レジスタおよび前記分周レジスタは、前記番地設定手段により設定された番地に該当する前記逓倍指数値および前記分周指数値を、前記設定値記憶手段から読み出して格納することにより前記目的を達成する。
【０００６】
請求項２記載の発明では、請求項１記載の発明において、前記動作クロックを、前記電子機器装置に搭載された位相ロックループ回路で受信する場合、前記番地設定手段は、前記位相ロックループ回路に設定されているロック範囲およびロック時間に基づいて前記番地を設定することにより前記目的を達成する。
請求項３記載の発明では、請求項２記載の発明において、前記番地設定手段は、前記位相ロックループ回路が動作する範囲において、前記番地を設定することにより前記目的を達成する。
【０００７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図１から図５を参照して詳細に説明する。
図１は、本実施の形態に係る画像形成装置における制御装置の概略構成を示した図である。
図１に示すように、画像形成装置の制御装置は、ＣＰＵ（中央演算処理装置）１、ＡＳＩＣ（特定用途向け集積回路）２、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）３、ＨＤＤ（ハード・ディスク・ドライブ）６、エンジン７、フラッシュメモリ８、ＩＥＥＥ（電気電子学会規格）１２８４Ｉ／Ｆ（インター・フェース）９、ＰＨＹ（物理層）＆ＭＡＣ（媒体アクセス制御）１０、操作パネルＩ／Ｆ１１からなりこれらがバスライン１２を介して接続されている。
また、画像形成装置の制御装置には、クロックジェネレータ４、リセット回路５が設けられている。
【０００８】
次に、これらの画像形成装置の制御装置を構成する各装置について説明する。
ＣＰＵ１は、周辺機器を制御してデータを受け取り、そのデータを演算・加工し、メモリに記憶したり結果を周辺機器に出力したりするまでの一連の動作を行う演算処理装置である。
ＡＳＩＣ２は、画像形成処理用の論理回路が形成された集積回路である。
ＳＤＲＡＭ３は、ＣＰＵ１の速度に対応するためのキャッシュメモリとして使用される。
ＨＤＤ６は、薄い円盤に蒸着させた磁性体を磁気ヘッドにより磁化することでデータの記録を行う記録装置である。
エンジン７は、当該画像形成装置における出力処理を制御するプリンタエンジンである。
【０００９】
フラッシュメモリ８は、電気的に内容の書き換えが可能な読み込み専用のメモリであり、各種プログラムが格納されている。
ＩＥＥＥ１２８４Ｉ／Ｆ９は、ＩＥＥＥが制定したパラレル・インターフェースである。
ＰＨＹ＆ＭＡＣ１０は、ホストコンピュータとの通信用のネットワークインターフェースである。
操作パネルＩ／Ｆ１１は、番号入力キーおよびファンクションキー等で構成され、利用者がこれらのキーを使ってデータ入力を行うようになっている。
クロックジェネレータ４は、コンピュータの動作を制御するための基準信号の動作周波数、つまりクロックを発生させる発振器である。なお、詳細については、後述する。
リセット回路５は、クロックジェネレータ４のリセット信号を発生させるための回路である。
【００１０】
ここでは、ＡＳＩＣ２からクロックジェネレータ４に対してＰＯＷＥＲ＿ＳＡＶＥ＿ＯＮ／ＯＦＦ信号が出力され、この信号のＨＩＧＨ／ＬＯＷの状態に基づいて、クロックジェネレータ４の出力する周波数の変更動作を行うようにしている。
また、画像形成装置の制御装置では、エンジン７、ＩＥＥＥ１２８４Ｉ／Ｆ９、ＰＨＹ＆ＭＡＣ１０、操作パネルＩ／Ｆ１１から省エネ復帰信号がＡＳＩＣ２に出力される。そして、これらの省エネ復帰信号がＡＳＩＣ２において、論理和演算処理されＰＯＷＥＲ＿ＳＡＶＥ＿ＯＮ／ＯＦＦ信号としてクロックジェネレータ４に渡されるようになっている。
【００１１】
図２は、クロックジェネレータ４の内部ブロックの概略構成を示した図である。
図２に示すように、クロックジェネレータ４は、Ｍ逓倍４１、Ｎ分周４２、逓倍値レジスタ４３、分周値レジスタ４４、ＲＯＭ（リード・オンリ・メモリ）逓倍・分周値データ４５、アドレスカウンタ４６、プリスケーラ４７、１カウントあたりのインクリメント／ディクリメント量設定レジスタ４８、１カウントあたりのインクリメント／ディクリメント量記憶メモリ４９、タイマ５０から構成されている。
【００１２】
ここで、クロックジェネレータ４の動作について説明する。
１４．３１８１８ＭＨｚの周波数のクロック５１がクロックジェネレータ４に入力されると、Ｍ逓倍４１において、逓倍値レジスタ４３に設定されている値に基づいてクロック５１を逓倍する。
その後、Ｎ分周４２において、分周値レジスタ４４に設定している値に基づいてクロックを分周する。その結果をＣＰＵＣＬＫ５２、ＡＳＩＣＣＬＫ５３、ＭＥＭＣＬＫ５４として出力する。
逓倍値レジスタ４３と分周値レジスタ４４のデータは、ＲＯＭ逓倍・分周値データ４５より供給される。また、ＲＯＭ逓倍・分周値データ４５のアドレスは、アドレスカウンタ４６から供給されるようになっている。
さらに、アドレスカウンタ４６のＵＰ＿ＣＯＵＮＴ／ＤＯＷＮ＿ＣＯＵＮＴの指示は、ＰＯＷＥＲ＿ＳＡＶＥピン５５から入力され、ＨＩＧＨ信号でＵＰカウント、ＬＯＷ信号でダウンカウントされるようになっている。
【００１３】
クロックジェネレータ４では、ＡＳＩＣ２からＰＯＷＥＲ＿ＳＡＶＥピン５５を介してクロック周波数低下が指示されると、アドレスカウンタ４６がダウンカウントを開始する。そして、６３クロック後に約５０ＭＨｚまでにクロック周波数を低下させるようになっている。
ここでのクロック周波数の変化時間は、１／１４．３１８１８ＭＨｚ×１０２４×６３＝４．５ｍｓｅｃとなる。
これはアドレスカウントを１ずつ実行した場合の例である。そのため、変更時間の変更は、Ｉ２Ｃ＿Ｉ／Ｆ５６経由で、１カウントあたりのインクリメント・ディクリメント量設定レジスタ４８の値の書き換えを行うことにより実現できる。例えば、１カウントあたりのインクリメント・ディクリメント量設定レジスタ４８を２に設定すると、約２．３ｍｓｅｃで変更が可能となる。
このようにレジスタ値を書き換えることで周波数遷移時間を調整することができる。
一方、ＡＳＩＣ２からＰＯＷＥＲ＿ＳＡＶＥを解除されると、アドレスカウンタ４６がアップカウントを開始する。そして、アドレスカウンタ４６が６３になるまでカウントアップを継続する。
【００１４】
図３は、ＲＯＭ逓倍・分周値データ４５のデータとそのときの出力周波数を示した表である。
また、図４は、ＲＯＭ逓倍・分周値データ４５に示されているアドレスと出力周波数の関係を示したグラフである。
図３および図４に示すように、アドレスがカウントアップすると周波数が上がり、カウントダウンすると周波数が下がる。本実施例では、５０〜１２５ＭＨｚの周波数範囲においてを変化している。
【００１５】
本実施例では、Ｉ２Ｃ＿Ｉ／Ｆ５６を用いて、１カウントあたりのインクリメント量設定レジスタ４８とＰＯＷＥＲ＿ＯＮ時の１カウントあたりのインクリメント／ディクリメント量記憶メモリ４９の内容の書き換えを行う。
また、本実施例では、アドレスカウンタ４６のクロックは１４．３１８１８ＭＨｚをプリスケーラ４７で１０２４分周して作成する。そして、アドレスカウンタ４６の電源投入直後のアドレスは６３にリセットされる。
このクロックジェネレータ４では、タイマ５０を用いて、タイマセットをすることができるようになっている。
【００１６】
図５は、本実施の形態に係る画像形成装置のクロックジェネレータ４の設定処理の手順について示したフローチャートである。
まず、ＣＰＵ１は、フラッシュメモリ８に格納されているプログラムを起動させ周波数遷移時間自動設定モードを設定する（ステップ１１）。
次に、ＣＰＵ１は、クロックジェネレータ４に設けられているタイマ５０をセットする（ステップ１２）。
このタイマ５０は、ＣＰＵ１およびＡＳＩＣ２などのクロック受信モジュールが正常動作されているかどうかを判断するためのものである。詳しくは、ＰＬＬ（位相ロックループ）ロック外れなどの異常動作時に、タイマカウントアップ時間を１０ｍｓｅｃに設定した場合、リセット回路にリセット信号を出力して、再起動するためのものである。
【００１７】
次に、ＣＰＵ１は、１カウントあたりのインクリメント／ディクリメント量設定レジスタ４８の値を１に設定する（ステップ１３）。
ＣＰＵ１は、ＰＯＷＥＲ＿ＳＡＶＥピン５５にクロック周波数低下の指示信号である「１」を設定する（ステップ１４）。そして、クロックジェネレータ４の出力であるＣＰＵＣＬＫ５２、ＡＳＩＣＣＬＫ５３、ＭＥＭＣＬＫ５４の値を検出して記憶する。
続いて、ＣＰＵ１は、ＰＯＷＥＲ＿ＳＡＶＥピン５５にクロック周波数増加の指示信号である「０」を設定する（ステップ１５）。そして、クロックジェネレータ４の出力であるＣＰＵＣＬＫ５２、ＡＳＩＣＣＬＫ５３、ＭＥＭＣＬＫ５４の値を検出して記憶する。
【００１８】
次に、ＣＰＵ１は、ＣＰＵ１やＡＳＩＣ２のＰＬＬに誤動作などの異常が発生しているか否かを判断する（ステップ１６）。
ＣＰＵ１やＡＳＩＣ２のＰＬＬに誤動作などの異常が発生していない場合（ステップ１６；Ｎ）、クロックジェネレータ４はタイマ５０により設定された時間が経過した後、タイムアウトとなり（ステップ１７）、処理を終了する。
一方、ＣＰＵ１やＡＳＩＣ２のＰＬＬに誤動作などの異常が発生している場合（ステップ１６；Ｙ）、現在設定されている１カウントあたりのインクリメント／ディクリメント量設定レジスタ４８の値をＰＯＷＥＲ＿ＯＮ時の設定メモリに書き込み、デフォルト値を設定する（ステップ１８）。
【００１９】
そして、１カウントあたりのインクリメント／ディクリメント量設定レジスタ４８に値に１を加える（ステップ１９）。
その後、タイマ５０を再設定し（ステップ２０）、ステップ１４の処理を繰り返す。
このように、１カウントあたりのインクリメント／ディクリメント量設定レジスタ４８の値を設定することにより、ＰＯＷＥＲ＿ＯＮ時におけるデフォルト値を一番大きい値（早い周波数遷移モード）に設定することができる。
【００２０】
本実施の形態によれば、クロックジェネレータ４のＰＯＷＥＲ＿ＳＡＶＥピン５５の設定のみで周波数の切り替えが可能となる。
また、受信デバイスのＰＬＬの能力に応じて周波数変化の傾きを調整することができる。
さらに、装置を使用する度に周波数変化の最大傾を設定することにより、使用環境温度や電源電圧に適したクロック周波数の最大傾きを設定することができる。
【００２１】
【発明の効果】
請求項１記載の発明によれば、逓倍指数値と分周指数値とを対応付けて番地ごとに格納した設定値記憶手段から、設定された番地に該当する逓倍指数値および分周指数値を読み出してレジスタに設定することにより、設定番地の変更のみで、各レジスタの値を変更することができる。
請求項２記載の発明によれば、位相ロックループ回路に設定されているロック範囲およびロック時間に基づいて番地を設定することにより、位相ロックループ回路の能力に応じた動作クロックに調整することができる。
請求項３記載の発明によれば、位相ロックループ回路が動作する範囲の周波数において番地を設定することにより、位相ロックループ回路が誤動作しない範囲の適切な動作クロックを設定することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る画像形成装置における制御装置の概略構成を示した図である。
【図２】クロックジェネレータの内部ブロックの概略構成を示した図である。
【図３】ＲＯＭ逓倍・分周値データのデータとそのときの出力周波数を示した表である。
【図４】ＲＯＭ逓倍・分周値データに示されているアドレスと出力周波数の関係を示したグラフである。
【図５】本実施の形態に係る画像形成装置のクロックジェネレータの設定処理の手順について示したフローチャートである。
【符号の説明】
１  ＣＰＵ
２  ＡＳＩＣ
３  ＳＤＲＡＭ
４  クロックジェネレータ
５  リセット回路
６  ＨＤＤ
７  エンジン
８  フラッシュメモリ
９  ＩＥＥＥ１２８４Ｉ／Ｆ
１０  ＰＨＹ＆ＭＡＣ
１１  操作パネルＩ／Ｆ
１２  バスライン
【図１】
2004252682.tif 000003
【図２】
2004252682.tif 000004
【図３】
2004252682.tif 000005
【図４】
2004252682.tif 000006
【図５】
2004252682.tif 000007