(57)【要約】【課題】  画素マトリクス部と周辺駆動回路部とにおいて、必要とする特性を備えた薄膜トランジスタが選択的に配置されたアクティブマトリクス型表示装置を作製する。【解決手段】  同一基板上に、ソース領域、ドレイン領域、チャネル領域、低濃度不純物領域を有する画素マトリクス部の第１のＮチャネル型薄膜トランジスタと、ソース領域、ドレイン領域、チャネル領域、低濃度不純物領域を有する周辺駆動回路部の第２のＮチャネル型薄膜トランジスタと、ソース領域、ドレイン領域、チャネル領域を有する周辺駆動回路部のＰチャネル型薄膜トランジスタとを配置したアクティブマトリクス型表示装置の作製方法【選択図】  図４
2004165678.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に、ソース領域、ドレイン領域、チャネル領域、低濃度不純物領域を有する画素マトリクス部の第１のＮチャネル型薄膜トランジスタと、ソース領域、ドレイン領域、チャネル領域、低濃度不純物領域を有する周辺駆動回路部の第２のＮチャネル型薄膜トランジスタと、ソース領域、ドレイン領域、チャネル領域を有する周辺駆動回路部のＰチャネル型薄膜トランジスタとを配置したアクティブマトリクス型表示装置の作製方法において、
前記基板上に、画素マトリクス部の第１の活性層、周辺駆動回路部の第２の活性層および周辺駆動回路部の第３の活性層を形成し、
前記第１乃至第３の活性層上にレジストマスクを形成し、前記第３の活性層上のレジストマスクは前記第３の活性層を覆うように形成され、
前記第１乃至前記第３の活性層上に形成された前記レジストマスクを用いて、前記第１および前記第２の活性層にのみＮ型を付与する不純物を第１の濃度でドーピングし、
前記レジストマスクを除去した後、前記第１乃至前記第３の活性層上にゲイト絶縁膜を介してそれぞれ前記レジストマスクより幅の狭い前記第１乃至前記第３のゲイト電極を形成し、
前記第３の活性層を覆うように前記第３のゲイト電極上にレジストマスクを形成した状態で、前記第１及び前記第２のゲイト電極を用いて前記第１及び前記第２の活性層にＮ型を付与する不純物を第１の濃度よりも低い第２の濃度でドーピングし、
前記第２の濃度でドーピングした後に、前記第３のゲイト電極上の前記レジストマスクを除去し、
前記第１及び前記第２のゲイト電極上に前記第１及び前記第２の活性層を覆うようにレジストマスクを形成した状態で、前記第３のゲイト電極を用いて前記第３の活性層にＰ型を付与する不純物をドーピングすることを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項２】
同一基板上に、ソース領域、ドレイン領域、チャネル領域、低濃度不純物領域を有する画素マトリクス部の第１のＮチャネル型薄膜トランジスタと、ソース領域、ドレイン領域、チャネル領域、低濃度不純物領域を有する周辺駆動回路部の第２のＮチャネル型薄膜トランジスタと、ソース領域、ドレイン領域、チャネル領域を有する周辺駆動回路部のＰチャネル型薄膜トランジスタとを配置したアクティブマトリクス型表示装置の作製方法において、
前記基板上に、画素マトリクス部の第１の活性層、周辺駆動回路部の第２の活性層および周辺駆動回路部の第３の活性層を形成し、
前記第１乃至第３の活性層上にレジストマスクを形成し、前記第３の活性層上のレジストマスクは前記第３の活性層を覆うように形成され、
前記第１乃至前記第３の活性層上に形成された前記レジストマスクを用いて、前記第１および前記第２の活性層にのみＮ型を付与する不純物を第１の濃度でドーピングし、
前記レジストマスクを除去した後、前記第１乃至前記第３の活性層上にゲイト絶縁膜を介してそれぞれ前記レジストマスクより幅の狭い前記第１乃至前記第３のゲイト電極を形成し、前記第２のゲイト電極は前記第２の活性層のソース領域側に寄った位置に配置され、
前記第３の活性層を覆うように前記第３のゲイト電極上にレジストマスクを形成した状態で、前記第１及び前記第２のゲイト電極を用いて前記第１及び前記第２の活性層にＮ型を付与する不純物を第１の濃度よりも低い第２の濃度でドーピングし、
前記第２の濃度でドーピングした後に、前記第３のゲイト電極上の前記レジストマスクを除去し、
前記第１及び前記第２のゲイト電極上に前記第１及び前記第２の活性層を覆うようにレジストマスクを形成した状態で、前記第３のゲイト電極を用いて前記第３の活性層にＰ型を付与する不純物をドーピングし、
前記第２のＮチャネル型薄膜トランジスタの低濃度不純物領域は、キャリアの移動経路に沿った方向における長さが、前記ソース領域側の低濃度不純物領域よりも前記ドレイン領域側の低濃度不純物領域が長いことを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項３】
請求項１または請求項２において、前記Ｎ型を付与する不純物を第１の濃度でドーピングし、前記第１乃至前記第３の活性層上のレジストマスクを除去した状態で、レーザー光を照射することを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記第３の活性層にＰ型を付与する不純物をドーピングした後に、レーザー光を照射することを特徴とするアクティブマトリクス型表示装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、アクティブマトリクス型の液晶表示装置の構成に関する。特に周辺駆動回路を一体化したアクティブマトリクス型の液晶表示装置の構成に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置が知られている。これは、マトリクス状に配置された数百×数百個の画素電極のそれぞれに薄膜トランジスタを個別に配置した構造を有している。各画素に配置された薄膜トランジスタは、各画素電極に出し入れする電荷を制御する機能を有している。
【０００３】
また最近では、周辺駆動回路一体型と称される構成が知られている。これは、画素マトリクス部と周辺駆動回路部とを同一ガラス基板上に集積化したものである。この周辺駆動回路一体型の構成は、作製コストを低減でき、また全体の構成を小型化できるという有意性がある。
【０００４】
一般に画素マトリクス回路には、ＰまたはＮチャネル型の薄膜トランジスタの一方がスイッチング素子として配置される。また、周辺駆動回路にはＰチャネル型とＮチャネル型とで構成される回路が配置される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したような周辺駆動回路一体型の液晶表示装置においては、画素マトリクス回路と周辺駆動回路とに配置される薄膜トランジスタとが同一基板上に同時に平行して作製される。
【０００６】
一般に、画素マトリクス回路と周辺駆動回路とでは、要求されるトランジスタ特性が異なる。
【０００７】
例えば、画素マトリクス回路に配置される薄膜トランジスタは、それ程の高速動作は要求されないが、画素電極における電荷保持機能が必要とされるため、厳しい低ＯＦＦ電流特性が要求される。
【０００８】
他方、周辺駆動回路に配置される薄膜トランジスタは、高速動作や大電流を流すことができる特性が優先的に要求される。特にバッファー回路を構成する薄膜トランジスタには、高速動作を行わすことができ、かつ大電流を流すことができる特性が要求される。
【０００９】
また、周辺駆動回路に配置される薄膜トランジスタは、高速動作が要求される関係上、特性の劣化が少ないことも必要である。即ち、高速動作をさせればそれだけ劣化の影響が顕在化するので、その影響が極力少ないものが要求される。
【００１０】
また、一般にＮチャネル型の薄膜トランジスタは、Ｐチャネル型の薄膜トランジスタに比較して、移動度が２〜３倍高い。このことは、ＣＭＯＳ構造を採用する場合にその動作のバランス上問題となる。このことは、ＣＭＯＳ構造が利用される周辺駆動回路において特に問題となる。
【００１１】
そこで、Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとの移動度の違いを是正する工夫が必要とされる。
【００１２】
本明細書で開示する発明は、上述した各種要求事項を満足した周辺駆動回路一体型のアクティブマトリクス型液晶表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本明細書で開示する発明の一つは、図９（Ａ）にその具体的な構成例を示すように、
同一基板上に画素マトリクス部と周辺駆動回路部（図９に示す例においては、Ｎチャネルドライバー部とＰチャネルドライバー部とで構成される）とを配置した構成を有し、
前記画素マトリクス部には、
高濃度不純物領域のソース領域１０８およびドレイン領域１１０と、
チャネル領域１２９（図８参照）とソースおよびドレイン領域との間にソース／ドレイン領域よりも低濃度の不純物領域１２７と１３０をソース側とドレイン側の寸法が同じになるように有するＮチャネル型の薄膜トランジスタが配置され、
前記周辺駆動回路部には、
高濃度不純物領域のソース領域１１１およびドレイン領域１１３と、
チャネル領域１３２とソースおよびドレイン領域との間にソース／ドレイン領域よりも低濃度の不純物領域１３１と１３３をソース側よりもドレイン側（１３３の領域）の寸法が大きくなるように有するＮチャネル型の薄膜トランジスタと、
前記低濃度の不純物領域を有さないＰチャネル型の薄膜トランジスタと、
が配置され、
ていることを特徴とする。
【００１４】
本明細書で開示する他の発明の一つは、図１〜図４にその作製工程の一例を示すように、
同一基板１０１上に画素マトリクス部と周辺駆動回路部とを配置した構成を有し、
前記画素マトリクス部と周辺駆動回路部とに配置されるＮチャネル型の薄膜トランジスタのソース及びドレイン領域１０８、１１０、１１１、１１３となるべき領域に非自己整合プロセスによりＮ型を付与する不純物をドーピングする工程（図１（Ｂ））と、
前記周辺駆動回路部に配置されるＰチャネル型の薄膜トランジスタのソース及びドレインとなるべき領域１３４、１３６に自己整合プロセスによりＰ型を付与する不純物をドーピングする工程（図４（Ａ））と、
を有することを特徴とする。
【００１５】
他の発明の構成は、図１〜図４にその作製工程の一例を示すように、
同一基板１０１上に画素マトリクス部と周辺駆動回路部とを配置した構成を有し、
前記画素マトリクス部と周辺駆動回路部とに配置されるＮチャネル型の薄膜トランジスタのソース及びドレイン領域となるべき領域１０８、１１０、１１１、１１３に非自己整合プロセスによりＮ型を付与する不純物をドーピングする工程（図１（Ｂ））と、
前記Ｎチャネル型の薄膜トランジスタのソース及びドレイン領域となるべき領域に隣接した領域１２７、１３０、１３１、１３３に自己整合プロセスによりＮ型を付与する不純物を前記ソース及びドレイン領域となるべき領域よりも低濃度にドーピングする工程（図３（Ｂ））と、
前記周辺駆動回路部に配置されるＰチャネル型の薄膜トランジスタのソース及びドレインとなるべき領域１３４、１３６に自己整合プロセスによりＰ型を付与する不純物をドーピングする工程（図４（Ａ））と、
を有することを特徴とする。
【００１６】
上記構成をさらに変形したものとして、図８（Ｂ）に示す工程のように、
自己整合プロセスにおいてＮ型を付与する不純物がドーピングされる領域は、ソース領域側に形成される第１の領域１２７、１３１と、ドレイン領域側に形成される第２の領域１３０、１３３とでなり、
周辺駆動回路部では前記第１の領域１３１の寸法は、Ｎ型を付与する不純物をドーピングする非自己整合プロセスにおける位置合わせ精度より大きく、
前記第２の領域１３３の寸法は、前記第１の領域１３１の寸法より大きいものとすることにより、特にＮチャネル型ドライバー部において、ドライブ能力を低下させずに高い信頼性を与えたものとすることができる。
【００１７】
なお上記の寸法は、キャリアの移動経路に沿った方向におけるものとして定義される。
【００１８】
図４に示す構成においては、周辺駆動回路を構成する要素として、Ｎチャネル型ドライバー部とＰチャネル型ドライバー部とが示されている。周辺駆動回路の概念には、画素マトリクス部を直接駆動する回路（一般にドライバー回路と称される）以外にシフトレジスタ回路、さらには各種情報処理回路や記憶回路が含まれる場合がある。
【００１９】
本明細書でいう周辺駆動回路とは、主にドライバー回路のことをいう。従って、上記の周辺駆動回路を構成する要素の全てが本明細書で開示する発明の構成を具備する必要はない。
【発明の効果】
【００２０】
本明細書で開示する発明を利用することで、同一基板上に異なる特性を有する薄膜トランジスタを集積化した得ることができる。そして、全体としてのバランスがとれた周辺駆動回路一体型のアクティビマトリクス型液晶表示装置を提供することができる。
【００２１】
具体的には、画素マトリクス部においては、低ＯＦＦ電流を特性を有した薄膜トランジスタを形成できる。
【００２２】
また、Ｎチャネル型ドライバー部においては、高信頼性を有し、かつ高いドライブ能力を有した薄膜トランジスタを形成できる。
【００２３】
また、Ｐチャネル型ドライバー部においては、Ｎチャネル型ドライバー部に見合うような高いドライブ能力を有した薄膜トランジスタを形成することができる。
【００２４】
本明細書に開示する発明は、アクティブマトリクス型を有した他のフラットパネルディスプレイに利用することもできる。例えば、ＥＬ素子を利用したアクティブマトリクス表示装置に利用することができる。
【発明を実施するための最良の形態】
【００２５】
図４に示すように画素マトリクス部、Ｎチャネル型ドライバー、Ｐチャネル型ドライバーのそれぞれにおいて、薄膜トランジスタの構造を異なるものとする。
【００２６】
即ち、画素マトリクス部においては、図１（Ｂ）に示す非自己整合プロセスにおいて形成したソース領域１０８と１１０、さらに図３（Ｂ）に示す自己整合プロセスによって形成された低濃度不純物領域１２７と１３０を備えたＮチャネル型の薄膜トランジスタを配置する。
【００２７】
この画素マトリクス部における低濃度不純物領域は、ＯＦＦ電流を低減するために１μｍ〜５μｍ程度の比較的大きな寸法とする。また、ドレインに加わる信号電圧が反転した場合における動作の対称性を確保するためにソース側とドレイン側の低濃度不純物領域の寸法はできる限り同じになるように努める。
【００２８】
なお、本明細書中においては、この寸法は、キャリアの移動方向におけるものとして定義される。
【００２９】
上記のような構成とすることで、画素マトリクス部に配置する薄膜トランジスタを低ＯＦＦ電流特性を有したものとする。
【００３０】
また、Ｎチャネル型ドライバー部においては、図８（Ｂ）に示すゲイト電極１２２を利用した自己整合プロセスを利用することで、低濃度不純物領域１３１と１３３を形成したＮチャネル型の薄膜トランジスタを配置する。
【００３１】
特にソース領域側に形成される第１の領域１３１の寸法は、Ｎ型を付与する不純物をドーピングする非自己整合プロセスにおける位置合わせ精度より大きくする。また、第１の領域１３１の寸法は、ドレイン領域側に形成される第２の領域１３３よりその寸法を小さくする。
【００３２】
こうような構成とすることで、Ｎチャネル型ドライバー部に配置する薄膜トランジスタをドライブ能力がそれほど低下せず、かつ高信頼性を有したものとすることができる。
【００３３】
また、Ｐチャネル型ドライバー部においては、図９（Ｂ）に示されるように、陽極酸化膜３３を利用したオフセットゲイト領域１４３及び１４４を配置するだけの構成とし、高いドライブ能力を得られるようにする。
【００３４】
こうような構成とすることで、Ｐチャネル型ドライバー部に配置される薄膜トランジスタとＮチャネル型ドライバー部に配置される薄膜トランジスタとのドライブ能力の違いを是正した構成とすることができる。即ち、その移動度の違いを是正した構成とすることができる。
【実施例１】
【００３５】
図１〜図６に本実施例の作製工程を示す。本実施例では、ガラス基板上に画素マトリクス部に配置されるＮチャネル型の薄膜トランジスタと、該画素マトリクス部を駆動するための駆動回路（バッファー回路）を構成するＰ及びＮチャネル型の薄膜トランジスタとを同時に作製する工程を示す。
【００３６】
図において、Ｎチャネル型ドライバー部というのは、周辺駆動回路を構成するＮチャネル型の薄膜トランジスタ部のことである。また、Ｐチャネル型ドライバー部というのは、周辺駆動回路を構成するＰチャネル型の薄膜トランジスタ部のことである。
【００３７】
本実施例では、薄膜トランジスタの形式としてゲイト電極が活性層の上方に存在するトップゲイト型のものを示す。
【００３８】
本実施例では、図１（Ａ）に示すようにガラス基板１０１を利用する。ガラス基板の代わりに石英基板を利用してもよい。
【００３９】
まず、ガラス基板１０１上に図示しない下地膜を成膜する。ここでは、下地膜としてスパッタ法によって、２５０ｎｍ厚の酸化珪素膜を成膜する。
【００４０】
次にプラズマＣＶＤ法により図示しない非晶質珪素膜を５０ｎｍの厚さに成膜する。プラズマＣＶＤ法の代わりに減圧熱ＣＶＤ法を利用してもよい。本実施例においては、真性または実質的に真性（人為的に導電型を付与しないという意味）な非晶質珪素膜を成膜する。
【００４１】
図示しない非晶質珪素膜を成膜したら、パターニングを施すことにより、図１（Ａ）の１０２、１０３、１０４で示すパターンを形成する。このパターンは、それぞれ薄膜トランジスタの活性層となる。この状態ではこれら各活性層は非晶質珪素膜で構成されたものとなっている。
【００４２】
ここで、１０２が画素マトリクス部に配置される薄膜トランジスタの活性層である。また１０３がＮチャネル型ドライバー部に配置される薄膜トランジスタの活性層である。また１０４がＰチャネル型ドライバー部に配置される薄膜トランジスタの活性層である。このようにして図１（Ａ）に示す状態を得る。
【００４３】
図では作図の関係上からそれぞれ１つの薄膜トランジスタの作製工程が示されている。しかし、実際には必要とする数が同時に形成される。また、図示する以外の形式の薄膜トランジスタが同時に形成される場合もある。
【００４４】
図１（Ａ）に示す状態を得たら、次に図１（Ｂ）に示すようにレジストマスク１０５、１０６、１０７を配置する。そしてＰ（リン）のドーピングを行う。このドーピング工程は、Ｎチャネル型の薄膜トランジスタのソース及びドレイン領域を形成するための条件で行う。
【００４５】
図１（Ｂ）に示すような工程で行われるドーピングの方法としては、プラズマドーピング法とイオン注入法を挙げることができる。
【００４６】
プラズマドーピング法は、ＰＨ3やＢ2Ｈ6といったドーパント元素を含んだガスを高周波放電等でプラズマ化し、このプラズマ中からイオン化した不純物イオンを電界によって引き出し、さらにこの不純物イオンを電界によって加速して被ドーピング領域にドーピングするものである。
【００４７】
このプラズマドーピング法は、大面積への対応が容易であるという特徴を有している。
【００４８】
他方、イオン注入法は、ＰやＢといった不純物のイオンを磁界を利用した質量分離によって選択的に得、それを電気的に加速して被ドーピング領域にドーピングするものである。この場合、ＰやＢといった不純物のイオンは、プラズマドーピング法と同様にＰＨ3やＢ2Ｈ6といったドーパント元素を含んだガスを高周波放電等でプラズマ化し、そこから得る形式が多い。
【００４９】
イオン注入法は、質量分離を行っているので、目的とする元素のみをドーピングできる有意性がある。しかし、大面積への対応に難点がある。
【００５０】
本実施例では、ドーピングの方法として、大面積への対応が容易なプラズマドーピング法を用いる。
【００５１】
図において、ヘビードーピングと記載されているのは、後に再度行われるＰ元素のドーピングに比較して、高いドーズ量でもってドーピングを行うことを便宜的に示すものである。この工程においてＰ（リン）がドーピングされる領域を便宜上Ｎ＋で表記する。
【００５２】
図１（Ｂ）に示すように、この工程においては、１０４の活性層パターンにはレジストマスク１０７が存在する関係上Ｐはドーピングされない。また、１０９と１１２の領域もレジストマスクに遮蔽されてＰはドーピングされない。従って、活性層１０４、領域１０９と１１２はＩ型（真性）領域として残存する。
【００５３】
また、１０８、１１０、１１１、１１３の各領域はＰが直接ドーピングされてＮ＋型となる。（厳密にはこの後の活性化工程後にＮ＋型となる）
【００５４】
このドーピング工程は、非自己整合プロセスで行われる。この非自己整合プロセスにおいては、フォトリソグラフィー工程によってマスク（レジストマスク）を配置し、このマスクを遮蔽物として選択的に所望の領域に不純物のドーピングが行われる。
【００５５】
このようにして、図１（Ｂ）に示す工程を行う。次にレジストマスク１０５、１０６、１０７を除去する。
【００５６】
この状態においては、１０２、１０３、１０４の各活性層パターンは非晶質状態である。
【００５７】
次に図１（Ｃ）に示すように、レーザー光の照射を行う。このレーザー光の照射は、
・各活性層パターンの結晶化
・ドーピングされたＰ（リン）の活性化
・Ｐのドーピングによって生じた損傷のアニール
といった作用を有している。
【００５８】
このレーザー光の照射によって、画素マトリクス部においては、１０８、１１０で示されるＮ＋型領域の結晶化と活性化、さらに１０９で示されるＩ型領域の結晶化が同時に行われる。
【００５９】
また、Ｎチャネル型ドライバー部においては、１１１、１１３で示されるＮ＋型領域の結晶化と活性化、さらに１１２で示されるＩ型領域の結晶化とが同時に行われる。
【００６０】
また、Ｐチャネル型ドライバー部においては、活性層パターン１０４全体の結晶化が行われる。Ｐチャネル型ドライバー部においては、活性層パターン１０４に不純物がドーピングされていないので、結晶化だけが行われる。
【００６１】
図１（Ｃ）に示す工程において重要なのは、画素マトリクス部とＮチャネル型ドライバー部とにおいて、Ｎ＋型領域とＩ型領域との接合部（境界部）およびその近傍にレーザー光が照射されることである。これは、接合付近における欠陥密度を減少させることに大きな効果がある。
【００６２】
また上記ようなレーザー光の照射を行うと、結晶化と同時に注入されたＰ元素を十分活性化させることができ、ソース及びドレイン領域として機能させるのに十分な特性を得ることができる。
【００６３】
次に図２（Ａ）に示すように、ゲイト電極を構成するためのアルミニウム膜１１５を４００ｎｍの厚さにスパッタ法によって成膜する。
【００６４】
アルミニウム膜１１５を成膜したら、陽極酸化法により陽極酸化膜１１６を形成する。ここでは、陽極酸化膜１１６の膜厚を１０ｎｍとする。この陽極酸化膜は、後に形成されるレジストマスクの密着性を高めるために機能する。
【００６５】
このようにして図２（Ａ）に示す状態を得る。次に図２（Ｂ）に示すようにレジストマスク１１７、１１８、１１９を配置する。このレジストマスクは、アルミニウム膜１１５をパターニングし、ゲイト電極を形成するために利用される。
【００６６】
次にレジストマスク１１７、１１８、１１９を利用してパターニングを行う。こうして、図２（Ｃ）に示す状態を得る。
【００６７】
次にレジストマスク１１７、１１８、１１９を除去することにより、図３（Ａ）に示す状態を得る。
【００６８】
図３（Ａ）に示す状態において、１２０が画素マトリクス部の薄膜トランジスタのゲイト電極である。１２１が該ゲイト電極の上部に残存した陽極酸化膜である。
【００６９】
図示されていないが、ゲイト電極１２０からは、ソース線と共に格子状に配置されるゲイト線が延在して形成されている。
【００７０】
１２２がＮチャネル型ドライバー部の薄膜トランジスタのゲイト電極である。１２３が該ゲイト電極の上部に残存した陽極酸化膜である。
【００７１】
１２４がＰチャネル型ドライバー部の薄膜トランジスタのゲイト電極である。１２５が該ゲイト電極の上部に残存した陽極酸化膜である。
【００７２】
図３（Ａ）に示す状態を得たら、再度の陽極酸化を行う。この陽極酸化によって、図３（Ｂ）の３１、３２、３３で示される陽極酸化膜を１００ｎｍの厚さに形成する。この陽極酸化膜は、図３（Ａ）に示す工程における１２１、１２３、１２５で示される陽極酸化膜と一体化される。
【００７３】
次に図３（Ｂ）に示すようにレジストマスク１２６を配置する。
【００７４】
そして、再びＰ（リン）のドーピングを行う。ここでは、図１（Ｂ）に示す工程における場合より低ドーズ量でもってＰのドーピングを行う。図ではこの工程におけるドーピングを便宜上ライトドーピングと記載してある。
【００７５】
この工程において、１２７と１３０、さらに１３１と１３３の領域にＰ（リン）がライトドーピングされる。これらの領域は、１０８や１１０、さらに１１１や１１３の領域に比較してより低濃度にＰを含有したものとなる。この１２７と１３０、１３１と１３３の領域は、より低濃度にＰ元素がドーピングがなされたことを示す意味でＮ−型と表記する。
【００７６】
なお、１０８と１１０、さらに１１１と１１３の領域は、Ｎ＋型の領域にさらに重ねてＰがライトドーピングされることになるので、Ｎ＋型として残存する。
【００７７】
上記のドーピング工程は、ゲイト電極１２０と１２２のパターンを利用するもので、自己整合プロセスと称される。自己整合プロセスの特徴は、そのプロセス専用のマスクを設けることなく、既に形成されている電極パターン等を利用して選択的なドーピングが行えることである。
【００７８】
ここでは、ゲイト電極とその表面に形成された陽極酸化膜（これらを合わせてゲイト電極部と称する）をマスクとして選択的にＰのドーピングが行われる。
【００７９】
こうして、画素マトリクス部において、Ｎ−型を有する１２７及び１３０の領域（低濃度不純物領域）が自己整合的に形成される。また、Ｎチャネル型ドライバー部において、Ｎ−型を有する１３１及び１３３の領域（低濃度不純物領域）が自己整合的に形成される。
【００８０】
なお、ドレイン領域側の低濃度不純物領域１３０と１３３が一般にＬＤＤ（ライトドープドレイン領域）と称される領域となる。
【００８１】
こうして、画素マトリクス部においては、１０８がソース領域、１１０がドレイン領域となる。またＮチャネル型ドライバー部においては、１１１がソース領域、１１３がドレイン領域となる。
【００８２】
また、１２９と１３２で示される領域は、Ｐがドーピングされず、Ｉ型の領域として残存する。
【００８３】
このようにして図３（Ｂ）に示す状態を得る。次にレジストマスク１２６を除去する。そして図４（Ａ）に示すように再度レジストマスク４１と４２を配置する。
【００８４】
そしてこの状態において、Ｂ（ボロン）のドーピングを行う。ここでもプラズマドーピング法を利用して、ドーピングを行う。
【００８５】
この工程においては、１３４と１３６の領域にＢのドーピングが選択的に行われる。このドーピングは、ゲイト電極１２４とその周囲に形成された陽極酸化膜３３（両者を合わせてゲイト電極部と称する）をマスクとして、自己整合的に行われる。
【００８６】
このＢのドーピングは、１３４と１３６の領域をＰチャネル型の薄膜トランジスタのソース及びドレイン領域とする条件でもって行う。図面では、Ｐ（リン）のドーピング条件と対応させるため、便宜上ヘビードーピングと表記する。
【００８７】
この工程において、１３４と１３６の領域に自己整合的にＢがドーピングされ、Ｐ＋型の領域が形成される。また、１３５の領域は、ゲイト電極部がマスクとなるので、ＢがドーピングされずにＩ型として残存する。
【００８８】
こうして図４（Ａ）に示す状態を得る。次にレジストマスク４１と４２を除去し、図４（Ｂ）に示す状態を得る。
【００８９】
図４（Ｂ）に示す状態を得たら、レーザー光の照射を行い、注入された不純物の活性化とドーピング時のイオンの衝撃によって生じた結晶構造の損傷のアニールとを行う。
【００９０】
本実施例に示す構成においては、ゲイト電極の周囲に陽極酸化膜が形成されている。従って、ゲイト電極部をマスクとしたドーピングを行うと、ゲイト電極側面の陽極酸化膜の下部に対応する活性層の領域に、陽極酸化膜の厚さに対応して、オフセット領域（オフセットゲイト領域とも称される）が形成される。
【００９１】
オフセット領域は、真性または実質的に真性な導電型を有し、チャネル領域としても、またソース／ドレイン領域としても機能しない。オフセット領域は、チャネル領域とソース領域との間、及びチャネル領域とドレイン領域との間に配置された高抵抗領域として機能する。
【００９２】
オフセット領域も低濃度不純物領域と同様に、ソース／チャネル間、あるいはチャネル／ドレイン間に形成される高電界を緩和させる機能を有している。オフセット領域を設けることで、低濃度不純物領域を配置する場合と同様に、ＯＦＦ電流値の低減、ホットキャリア効果の低減といった効果を得ることができる。
【００９３】
図４（Ｂ）にはこの陽極酸化膜３１、３２、３３の厚さの分で形成されるオフセット領域が示されている。
【００９４】
即ち、１３７と１３９が陽極酸化膜３１の厚さの分で形成されるオフセット領域である。また、１４０と１４２が陽極酸化膜３２の厚さの分で形成されるオフセット領域である。また、１４３と１４５で示される領域が陽極酸化膜３３の厚さに分で形成されるオフセット領域である。
【００９５】
本実施例においては、３１、３２、３３で示される陽極酸化膜の厚さを１００ｎｍとしているので、上記オフセット領域の寸法も概略１００ｎｍとなる。
【００９６】
図４（Ｂ）に示す状態を得たら、図５（Ａ）に示すように第１の層間絶縁膜１４６を成膜する。ここでは、第１の層間絶縁膜１４６として、窒化珪素膜をプラズマＣＶＤ法により３００ｎｍの厚さに成膜する。
【００９７】
そしてコンタクトホールの形成を行い、コンタクト電極を構成するための図示しない金属膜を成膜する。ここでは、この金属膜として、チタン膜とアルミニウム膜とチタン膜との３層膜をスパッタ法により成膜する。そしてこの金属膜（積層膜）をパターニングすることにより、１４７、１４８、１４９、１５０、１５１、１５２で示される電極を形成する。
【００９８】
ここで、１４７はソース電極、１４８はドレイン電極、１４９はソース電極、１５０はドレイン電極、１５１はソース電極、１５２はドレイン電極である。
【００９９】
こうして図５（Ａ）に示す状態を得る。次に図５（Ｂ）に示すように第２の層間絶縁膜１５３として再び窒化珪素膜を２００ｎｍの厚さにプラズマＣＶＤ法でもって成膜する。
【０１００】
そして、第３の層間絶縁膜１５４をポリイミドでもって形成する。ここでは、スピンコート法でもって第３の層間絶縁膜１５４を形成する。樹脂膜を利用した場合には、図示されるようにその表面を平坦にすることができる。
【０１０１】
こうして図５（Ｂ）に示す状態を得る。次にコンタクトホールの形成を行い、図６に示すように画素電極１５５を形成する。ここでは、まずＩＴＯ膜を１００ｎｍの厚さにスパッタ法でもって成膜し、これをパターニングすることにより、１５５で示される画素電極を形成する。
【０１０２】
最後に３５０℃の水素雰囲気中において、１時間の加熱処理を行い、半導体層中の欠陥を減少させる。
【０１０３】
こうして、液晶パネルを構成する一方の基板を完成させる。この基板はＴＦＴ基板と称される。この後、液晶を配向させるためのラビング膜（図示せず）や封止材を形成し、別に作製した対向基板と張り合わせる。そして、ＴＦＴ基板と対向基板との間に液晶を充填させることにより、液晶パネルを完成させる。
【０１０４】
本実施例に示す構成においては、画素マトリクス部、Ｎチャネル型ドライバー部、Ｐチャネル型ドライバー部のそれぞれにおいて、異なる構造の薄膜トランジスタを配置している。
【０１０５】
画素マトリクス部には、低濃度不純物領域を配置した低ＯＦＦ電流特性を有する薄膜トランジスタを配置している。
【０１０６】
Ｎチャネル型ドライバー部においては、低濃度不純物領域を配置することにより、高い信頼性を得た薄膜トランジスタを配置している。この低濃度不純物領域を配置した構造は、高信頼性を得られると同時に比較的ドライブ能力を低下させなくても済むという有意性がある。
【０１０７】
ドレイン側に配置された低濃度不純物領域は、チャネル領域とドレイン領域との間の電界を緩和させるという機能を有している。その機能によって、ＯＦＦ動作時におけるドレイン−チャネル間のキャリアの移動を抑制し、ＯＦＦ電流を低減させることができる。他方で上記機能によって、ホットキャリア効果による劣化を抑制することができる。
【０１０８】
また、Ｐチャネル型ドライバー部においては、陽極酸化膜によるオフセット領域のみの配置とし、ドライブ能力を低下させない構造となっている。
【０１０９】
一般にＰチャネル型の薄膜トランジスタは、Ｎチャネル型の薄膜トランジスタに比較して、ドライブ能力が低い。従って、Ｎチャネル型ドライバー部との特性のバランスをとるために上記のような構成とすることは好ましいことといえる。
【０１１０】
なお、周辺駆動回路においては、ＯＦＦ電流値はそれ程問題とならない。またＰチャネル型の薄膜トランジスタは、ホットキャリア効果による劣化も問題とならない。従って、Ｎチャネル型の薄膜トランジスタのような低濃度不純物領域を配置する必要はない。
【０１１１】
以上示したように本実施例に示す構成を採用することにより、
・低ＯＦＦ電流特性を有した画素マトリクス部
・高速動作に適し、高信頼性を有したＮチャネル型ドライバー部
・高速動作に適し、かつＮチャネル型ドライバー部との特性のバランスを考慮したＰチャネル型ドライバー部
といった構成を同一ガラス基板上に集積化させることができる。
【実施例２】
【０１１２】
本実施例は、実施例１に示す構成を変形したものである。実施例１に示す構成においては、Ｎチャネル型ドライバー部に同じ寸法を有する低濃度不純物領域１３１と１３３を配置している。（図３（Ｂ）参照）
【０１１３】
この低濃度不純物領域は、高周波特性とドライブ能力を極力低下させずに信頼性を向上させるために配置されている。しかし、主にその機能（劣化防止機能）を発揮するのは、ドレイン領域１１３側の低濃度不純物領域１３３である。従って、極端にいうならば、低濃度不純物領域１３１は必要ではない。
【０１１４】
劣化防止という機能が期待できないのであれば、低濃度不純物領域１３１は、高周波特性とドライブ能力を阻害するだけの存在と考えることもできる。
【０１１５】
本実施例は、Ｎチャネル型ドライバー部において、ドレイン側の低濃度不純物領域の長さ（ソース／チャネル／ドレインを結ぶ方向における長さ）をソース側のそれに比べて長くすることを特徴とする。
【０１１６】
そして、ソース側の低濃度不純物領域は、ゲイト電極を形成する際のマスク合わせ精度の誤差を吸収する程度の長さとする。こうすることで、その存在による高周波特性やドライブ能力への影響を小さなものとすることができると同時に、非自己整合プロセスにおけるマスク合わせ誤差による影響（薄膜トランジスタの特性に与える影響）を低減することができる。
【０１１７】
図７〜図９に本実施例の作製工程を示す。各部の符号は図１〜図６に示すものと同じである。また各部の作製工程の詳細は特に断らない限り実施例１に示すものと同じである。
【０１１８】
まず、図７（Ａ）に示すようにガラス基板１０１上に非晶質珪素膜でなる活性層パターン１０２、１０３、１０４を形成する。次に図７（Ｂ）に示すようにレジストマスク１０５、１０６、１０７を配置する。そしてこれらマスクを利用してＰ（リン）のドーピングを行う。
【０１１９】
こうして、１０８、１１０、１１１、１１３で示されるＮ＋型の領域が形成される。これらの領域は後にソースまたはドレイン領域となる。
【０１２０】
次にレジストマスクを除去し、図７（Ｃ）に示す状態を得る。そしてこの状態において、レーザーアニールを行うことにより、１０２、１０３、１０４で示される各活性層パターンを結晶化させる。また、図７（Ｂ）の工程でドーピングされたＰの活性化を行う。また、図７（Ｂ）のドーピング工程で生じた損傷のアニールも同時に行われる。
【０１２１】
次に図８（Ａ）に示すようにゲイト電極１２０、１２２、１２４を形成する。各ゲイト電極の形成方法は基本的に図２に示すものと同じである。
【０１２２】
ここで実施例１の場合と異なるのは、ゲイト電極１２２の配置位置である。本実施例においては、ゲイト電極１２２の配置位置を相対的にソース領域１１１側に寄った位置とする。こうすることで、後の工程において、ドレイン側の低濃度不純物領域１３３の寸法をソース側の低濃度不純物領域１３１の寸法に比較して長くすることができる。
【０１２３】
次に図８（Ｂ）に示すような状態において、Ｐのドーピングを図７（Ｂ）に示す工程における場合より低ドーズ量で行う。この結果、低濃度不純物領域１２７と１３０、さらに１３１と１３３が同時に形成される。
【０１２４】
本実施例においては、低濃度不純物領域１３１より低濃度不純物領域１３３の長さ（ソース／ドレインを結ぶ線上の長さ）を長いものとしている。
【０１２５】
また本実施例においては、領域１３１の長さをゲイト電極１２２の形成時のマスク合わせ精度よりも大きな寸法に設定する。このようにすることで、マスク合わせ時の位置ズレの影響を抑制することができる。
【０１２６】
次に図９（Ａ）に示すようにレジストマスク４１と４２を配置してＢ（ボロン）のドーピングを行う。この工程においては、Ｐチャネル型ドライバー部への不純物ドーピングが行われる。この工程で、Ｐチャネル型ドライバー部における薄膜トランジスタのソース領域１３４とドレイン領域１３６とが自己整合的に形成される。また１３５で示される領域は、Ｉ型の領域として残存する。
【０１２７】
そして、レジストマスク４１と４２を除去することにより、図９（Ｂ）に示す状態を得る。後は、実施例１に示したのと同様な工程を経ることにより、画素マトリクス部、Ｎチャネル型ドライバー部、Ｐチャネル型ドライバー部が同一ガラス基板上に集積化された構成を完成させる。
【０１２８】
本実施例に示す構成では、Ｎチャネル型ドライバー側に配置される薄膜トランジスタにおいて、本来必要とされるドレイン領域側に十分な寸法を有した低濃度不純物領域（ＬＤＤ）を配置することができる。従って、Ｎチャネル型ドライバー部に高い信頼性を与えることができる。また、高信頼性に特に寄与しないソース領域側の低濃度不純物領域の寸法を小さくすることで、Ｎチャネル型ドライバー部のドライブ能力低下を防ぐことができる。
【実施例３】
【０１２９】
本実施例は、実際例１に示す構成において、マスクの数を１枚減らした構成に関する。
【０１３０】
図１０及び図１１に本実施例の作製工程を示す。本実施例において特徴とするのは、図１０（Ｂ）に示す工程において、レジストマスクを用いずに全面にＰのドーピングを行うことである。この工程は、図３（Ｂ）に対応する。
【０１３１】
この工程においては、Ｐチャネル型の薄膜トランジスタのソース及びドレインとなるべき領域１１、１３にＮ型を付与する不純物であるＰ（リン）がライトドーピングされる。なお１２はドーピングがされない領域である。
【０１３２】
そして図１１（Ａ）に示す工程において、Ｐチャネル型ドライバー部だけにＢのドーピングを行う。この工程で先にライトドーピングされたＰ（リン）の効果は、ヘビードーピングされるＢによって相殺され、さらに過剰にドーピングされたＢの作用により、導電型はＰ型に反転する。１３４、１３６で示される領域がＰ＋型領域が得られる。
【０１３３】
この後、実施例１に示す工程と同様な工程を経ることにより、全体の構成を完成させる。
【０１３４】
本実施例に示す構成を採用することにより、実施例１に示すものと実質的に同様な構成をマスク数を１枚減らした作製工程において得ることができる。
【実施例４】
【０１３５】
本実施例は、Ｐチャネルドライバー部に配置されるＰチャネル型の薄膜トランジスタの移動度を最大限高めた構成に関する。具体的には、実施例１に示した構成において、Ｐチャネル型の薄膜トランジスタにオフセット領域を配置しない構成とし、ソース／ドレイン間の抵抗を最大限低くした構成に関する。
【０１３６】
図１２および図１３に本実施例の作製工程を示す。特に説明しない箇所や符号の同じものは実施例１の場合と同じである。
【０１３７】
まず実施例１と同様な工程に従って、図１２（Ａ）に示す状態を得る。この状態は、図２（Ａ）に示す状態と全く同じである。
【０１３８】
図１２（Ａ）に示す状態を得たら、ゲイト電極を形成するためのレジストマスク１１７、１１８、１１９を形成する。
【０１３９】
こうして図１２（Ｂ）に示す状態を得る。次に図１２（Ｃ）に示すように、レジストマスク１２０１を配置する。こうすることで、画素マトリクス部とＮチャネル型ドライバー部とがマスクされる。そして、Ｐチャネルドライバー部だけが露呈する。
【０１４０】
図１２（Ｃ）に示す状態において、Ｂ（ボロン）のドーピングを行う。この工程において、ソース領域１３４およびドレイン領域１３６が自己整合的に形成される。また、自己整合的にチャネル領域１３５が画定される。
【０１４１】
この工程において、ゲイト電極１２４の側面に陽極酸化膜が形成されていないので、オフセットゲイト領域は形成されない。
【０１４２】
次に図１３（Ａ）に示すようにレジストマスク１２０１を除去する。そして再度の陽極酸化により、３１、３２、３３で示される陽極酸化膜を形成する。
【０１４３】
次に図１３（Ｂ）に示すようにＰのドーピングを行う。この工程において、１２７、１３０、１３１、１３３で示される低濃度不純物領域が形成される。後の工程は、実施例１と同様である。
【０１４４】
本実施例の構成においては、Ｐチャネル型ドライバーに形成される薄膜トランジスタをオフセット領域のないものとすることが特徴である。
【０１４５】
このようにすることにより、Ｐチャネル型ドライバーのドライブ能力を最大にすることができ、Ｎチャネル型ドライバー部とのバランスを改善することができる。
【図面の簡単な説明】
【０１４６】
【図１】発明を利用した薄膜トランジスタの作製工程を示す図。
【図２】発明を利用した薄膜トランジスタの作製工程を示す図。
【図３】発明を利用した薄膜トランジスタの作製工程を示す図。
【図４】発明を利用した薄膜トランジスタの作製工程を示す図。
【図５】発明を利用した薄膜トランジスタの作製工程を示す図。
【図６】発明を利用した薄膜トランジスタの作製工程を示す図。
【図７】発明を利用した薄膜トランジスタの作製工程を示す図。
【図８】発明を利用した薄膜トランジスタの作製工程を示す図。
【図９】発明を利用した薄膜トランジスタの作製工程を示す図。
【図１０】発明を利用した薄膜トランジスタの作製工程を示す図。
【図１１】発明を利用した薄膜トランジスタの作製工程を示す図。
【図１２】発明を利用した薄膜トランジスタの作製工程を示す図。
【図１３】発明を利用した薄膜トランジスタの作製工程を示す図。
【符号の説明】
【０１４７】
１０１                  ガラス基板
１０２、１０３、１０４  活性層パターン
１０５、１０６、１０７  レジストマスク
１０８                  Ｎ＋型領域（ソース領域）
１０９                  Ｉ型領域
１１０                  Ｎ＋型領域（ドレイン領域）
１１１                  Ｎ＋型領域（ソース領域）
１１２                  Ｉ型領域
１１３                  Ｎ＋型領域（ドレイン領域）
１１４                  酸化珪素膜（ゲイト絶縁膜）
１１５                  アルミニウム膜
１１６                  陽極酸化膜（酸化アルミニウム膜）
１１７、１１８、１１９  レジストマスク
１２０、１２２、１２４  ゲイト電極
１２１、１２３、１２５  残存した陽極酸化膜
１２６                  レジストマスク
１２７                  Ｎ−型領域（低濃度不純物領域）
１２９                  Ｉ型領域
１３０                  Ｎ−型領域（低濃度不純物領域）
１３１                  Ｎ−型領域（低濃度不純物領域）
１３２                  Ｉ型領域
１３３                  Ｎ−型領域（低濃度不純物領域）
３１、３２、３３        陽極酸化膜（酸化アルミニウム膜）
１３４                  Ｐ+型領域（ソース領域）
１３５                  Ｉ型領域
１３６                  Ｐ+型領域（ドレイン領域）
４１、４２            レジストマスク
１３７                  オフセット領域（Ｉ型領域）
１３８                  チャネル領域（Ｉ型領域）
１３９                  オフセット領域（Ｉ型領域）
１４０                  オフセット領域（Ｉ型領域）
１４１                  チャネル領域（Ｉ型領域）
１４２                  オフセット領域（Ｉ型領域）
１４３                  オフセット領域（Ｉ型領域）
１４４                  チャネル領域（Ｉ型領域）
１４５                  オフセット領域（Ｉ型領域）
１４６                  層間絶縁膜（窒化珪素膜）
１４７                  ソース電極
１４８                  ドレイン電極
１４９                  ソース電極
１５０                  ドレイン電極
１５１                  ソース電極
１５２                  ドレイン電極
１５３                  層間絶縁膜（酸化珪素膜）
１５４                  層間絶縁膜（樹脂膜）
１５５                  画素電極（ＩＴＯ電極）
【図１】
2004165678.tif 000003
【図２】
2004165678.tif 000004
【図３】
2004165678.tif 000005
【図４】
2004165678.tif 000006
【図５】
2004165678.tif 000007
【図６】
2004165678.tif 000008
【図７】
2004165678.tif 000009
【図８】
2004165678.tif 000010
【図９】
2004165678.tif 000011
【図１０】
2004165678.tif 000012
【図１１】
2004165678.tif 000013
【図１２】
2004165678.tif 000014
【図１３】
2004165678.tif 000015