(57)【要約】      （修正有）【課題】ディザパターンの抑制された良好な画像表示を行うことが可能な表示パネルの駆動装置を提供する。【解決手段】表示パネルの表示ライン各々を［Ｍ・（ｋ−１）＋１］（Ｍは自然数、ｋ：ｎ／Ｍ以下の自然数）、［Ｍ・（ｋ−１）＋２］、［Ｍ・（ｋ−１）＋３］、・・・、［Ｍ・（ｋ−１）＋Ｍ］番目の表示ラインからなるＭ個の表示ライン群に分ける。これら表示ライン群各々に夫々異なるオフセット値を割り当てて表示ライン群各々に対応した画素データに加算することにより多階調化画素データを得る。そして、映像信号の１フィールドを構成するサブフィールド各々の内の少なくともＭ個のサブフィールド各々において互いに異なる表示ライン群を対象としてこの表示ライン群に属する画素セル各々を上記多階調化画素データに基づいて点灯モード又は消灯モードの一方に設定する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、ｎ（ｎは自然数）個の表示ライン各々に画素を担う画素セルが配列されている表示パネルを前記映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動装置であって、
前記表示パネルの第［Ｍ・（ｋ−１）＋１］番目の表示ライン（Ｍは自然数、ｋはｎ／Ｍ以下の自然数）からなる表示ライン群、第［Ｍ・（ｋ−１）＋２］番目の表示ラインからなる表示ライン群、第［Ｍ・（ｋ−１）＋３］番目の表示ラインからなる表示ライン群、・・・、第［Ｍ・（ｋ−１）＋Ｍ］番目の表示ラインからなる表示ライン群の各々に対応した前記画素データに夫々異なるオフセット値を加算することにより多階調化画素データを得る多階調化手段と、
前記サブフィールド各々の内の少なくともＭ個のサブフィールド各々において互いに異なる前記表示ライン群を対象として前記表示ライン群に属する前記画素セルの各々を前記多階調化画素データに基づいて点灯モード又は消灯モードの一方に設定するアドレス手段と、を備えたことを特徴とする表示パネルの駆動装置。
【請求項２】
前記アドレス手段は、前記Ｍ個のサブフィールド各々内において設定対象とすべき前記表示ライン群を前記映像信号におけるフィールド毎に変更することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記多階調化手段は、互いに隣接するｉ行ｊ列の前記画素セル群内の各画素位置に対応させてディザ係数を発生しこれを前記画素データに加算するディザ加算手段を更に含むことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記ディザ加算手段は、前記画素セル群内の各画素位置に対応させた前記ディザ係数を前記映像信号におけるフィールド毎に変更することを特徴とする請求項３記載の表示パネルの駆動装置。
【請求項５】
前記サブフィールド各々において前記点灯モードにある前記画素セルのみをこのサブフィールドに割り当てられている発光期間に亘り継続して発光させるサスティン手段を更に含み、
前記サブフィールド各々における前記発光期間の比は非線形であることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項６】
１フィールドの表示期間内において短い前記発光期間が割り当てられている前記サブフィールドほど先頭に配置されていることを特徴とする請求項１又は５記載の表示パネルの駆動装置。
【請求項７】
１フィールドの先頭の前記サブフィールドにおいて全ての前記画素セルを前記点灯モードに設定するリセット手段を備え、
前記アドレス手段は前記サブフィールド各々の内のいずれか１の前記サブフィールドにおいて前記画素セルを前記多階調化画素データに応じて選択的に前記消灯モードに推移せしめることを特徴とする請求項１、５又は６記載の表示パネルの駆動装置。
【請求項８】
１フィールドの表示期間内において長い前記発光期間が割り当てられている前記サブフィールドほど先頭に配置されていることを特徴とする請求項１又は５記載の表示パネルの駆動装置。
【請求項９】
１フィールドの先頭の前記サブフィールドにおいて全ての前記画素セルを前記消灯モードに設定するリセット手段を備え、
前記アドレス手段は前記サブフィールド各々の内のいずれか１の前記サブフィールドにおいて前記画素セルを前記多階調化画素データに応じて選択的に前記点灯モードに推移せしめることを特徴とする請求項１、５又は８記載の表示パネルの駆動装置。
【請求項１０】
複数の表示ライン各々に画素を担う画素セルが配列されている表示パネルを映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動装置であって、
互いに隣接するｍ個（ｍ：２以上の自然数）の前記表示ラインからなる表示ライン群毎にこの表示ライン群に属するｍ個の前記表示ライン各々に対応した前記画素データの各々に、夫々異なるオフセット値を加算して多階調化画素データを得る多階調化手段と、
前記表示ライン群各々に互いに異なる輝度の重み付けをもたせて前記多階調化画素データに応じて前記画素セルを発光させる発光駆動手段と、を有することを特徴とする表示パネルの駆動装置。
【請求項１１】
前記発光駆動手段は、前記表示ライン群毎に順次この表示ライン群に属する前記画素セルを前記多階調化画素データに基づいて点灯モード及び消灯モードのいずれか一方に設定するアドレス手段と、
各表示ライン群に対する前記設定が終了する度に前記点灯モードにある前記画素セルのみを所定期間に亘り発光させるサスティン手段と、を含むことを特徴とする請求項１０記載の表示パネルの駆動装置。
【請求項１２】
前記アドレス手段は、前記表示ライン群各々に対する前記設定の実行順序を前記映像信号におけるフィールド毎に変更することを特徴とする請求項１１記載の表示パネルの駆動装置。
【請求項１３】
前記多階調化手段は、互いに隣接するｉ行ｊ列の前記画素セル群内の各画素位置に対応させてディザ係数を発生しこれを前記画素データに加算するディザ加算手段を更に含むことを特徴とする請求項１０記載の表示パネルの駆動装置。
【請求項１４】
前記ディザ加算手段は、前記画素セル群内の各画素位置に対応させた前記ディザ係数を前記映像信号におけるフィールド毎に変更することを特徴とする請求項１３記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、入力映像信号に多階調化処理を施す多階調化処理回路を備えた表示装置に関する。
【０００２】
【従来の技術】
最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。更に、かかるＰＤＰにて入力映像信号に対応した画像を表示させる為の駆動方法としてサブフィールド法が知られている。サブフィールド法では、１フィールドの表示期間を複数のサブフィールドに分割し、入力映像信号によって表される輝度レベルに応じて放電セルの各々を各サブフィールド毎に選択的に放電発光させる。これにより、１フィールド期間内での総発光期間に対応した中間輝度が視覚されるのである。
【０００３】
図１は、かかるサブフィールド法に基づく発光駆動シーケンスの一例を示す図である（例えば、特許文献１の図１４参照）。
図１に示す発光駆動シーケンスでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。これらＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１のみで、ＰＤＰの全放電セルを点灯モードに初期化せしめる（Ｒｃ）。又、サブフィールドＳＦ１〜ＳＦ１４各々では、入力映像信号に応じて放電セルを消灯モードに設定し（Ｗｃ）、点灯モードに設定されている放電セルのみをこのサブフィールドに割り当てられている期間に亘り放電発光させる（Ｉｃ）。
【０００４】
図２は、かかる発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である（例えば、特許文献１の図２７参照）。
図２に示す発光パターンによれば、先頭のサブフィールドＳＦ１において点灯モードに初期化された放電セルは、黒丸印にて示す如く、ＳＦ１〜ＳＦ１４の内のいずれか１のサブフィールドで消灯モードに設定され、それ以降、点灯モードに復帰することはない。よって、消灯モードに設定されるまでの間、白丸印にて示されるように、放電セルは各サブフィールドにおいて連続して放電発光する。この際、図２に示す１５通りの発光パターンの各々は１フィールド期間内での総発光期間が夫々異なるので、１５通りの中間輝度が表現されることになる。すなわち、（Ｎ＋１）階調（Ｎはサブフィールドの数）分の中間輝度表示が可能となるのである。
【０００５】
ところが、かかる駆動方法では、１フィールドを分割するサブフィールドの数に限度がある為、階調数が不足するという問題が生じる。そこで、この階調数不足を補うべく、入力映像信号に対して誤差拡散及びディザ処理の如き多階調化処理を施すようにしている。
先ず、誤差拡散処理では、入力映像信号を各画素毎の例えば８ビットの画素データに変換し、その上位６ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記画素データにおける誤差データの各々を重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算する。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、上記ディザ加算画素データの上位４ビット分を抽出し、これを多階調化画素データＰＤｓとして、図２に示す如き１５通りの発光パターン各々に割り当てるのである。
【０００６】
しかしながら、ディザ処理等により画素データに対して規則的にディザ係数の加算を行うと、入力映像信号とは何ら関係のない疑似模様、いわゆるディザパターンが視覚される場合があり、画質を損ねてしまうという問題があった。
【０００７】
【特許文献１】
特開２０００−２２７７７８号公報（図１４、図２７）
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、ディザパターンの抑制された良好な画像表示を行うことが可能な表示パネルの駆動装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載による表示パネルの駆動装置は、映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、ｎ（ｎは自然数）個の表示ライン各々に画素を担う画素セルが配列されている表示パネルを前記映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動装置であって、前記表示パネルの第［Ｍ・（ｋ−１）＋１］番目の表示ライン（Ｍは自然数、ｋはｎ／Ｍ以下の自然数）からなる表示ライン群、第［Ｍ・（ｋ−１）＋２］番目の表示ラインからなる表示ライン群、第［Ｍ・（ｋ−１）＋３］番目の表示ラインからなる表示ライン群、・・・、第［Ｍ・（ｋ−１）＋Ｍ］番目の表示ラインからなる表示ライン群の各々に対応した前記画素データに夫々異なるオフセット値を加算することにより多階調化画素データを得る多階調化手段と、前記サブフィールド各々の内の少なくともＭ個のサブフィールド各々において互いに異なる前記表示ライン群を対象として前記表示ライン群に属する前記画素セルの各々を前記多階調化画素データに基づいて点灯モード又は消灯モードの一方に設定するアドレス手段とを備える。
【００１０】
又、請求項１０記載による表示パネルの駆動装置は、複数の表示ライン各々に画素を担う画素セルが配列されている表示パネルを映像信号に基づく画素データに応じて階調駆動する表示パネルの駆動装置であって、互いに隣接するｍ個（ｍ：２以上の自然数）の前記表示ラインからなる表示ライン群毎にこの表示ライン群に属するｍ個の前記表示ライン各々に対応した前記画素データの各々に、夫々異なるオフセット値を加算して多階調化画素データを得る多階調化手段と、前記表示ライン群各々に互いに異なる輝度の重み付けをもたせて前記多階調化画素データに応じて前記画素セルを発光させる発光駆動手段と、を有する。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図３は、本発明による表示装置としてのプラズマディスプレイ装置の概略構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板（図示せぬ）と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板（図示せぬ）とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ１〜Ｄｍが形成されている。尚、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎは、一対の行電極Ｘ及びＹにてＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部（放電空間を含む）に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）がマトリクス状に形成されているのである。
【００１２】
画素データ変換回路１は、入力映像信号を各画素毎の例えば６ビットの画素データＰＤに変換してこれを多階調化処理回路２に供給する。多階調化処理回路２は、ラインオフセットデータ生成回路２１、加算器２２、及び下位ビット切り捨て回路２３から構成される。
ラインオフセットデータ生成回路２１は、ＰＤＰ１００の第（４Ｎ−３）番目の表示ライン［Ｎ：（１／４）・ｎ以下の自然数］に対応した画素データＰＤが画素データ変換回路１から出力された場合には「１０」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２２に供給する。又、ラインオフセットデータ生成回路２１は、第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤが画素データ変換回路１から出力された場合には「８」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２２に供給する。又、ラインオフセットデータ生成回路２１は、第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤが画素データ変換回路１から出力された場合には「６」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２２に供給する。又、ラインオフセットデータ生成回路２１は、第（４Ｎ）番目の表示ラインに対応した画素データＰＤが画素データ変換回路１から出力された場合には「４」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２２に供給する。
【００１３】
加算器２２は、画素データ変換回路１から供給された画素データＰＤに上記ラインオフセットデータＬＤを加算したオフセット加算画素データを下位ビット切り捨て回路２３に供給する。下位ビット切り捨て回路２３は、オフセット加算画素データの下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして駆動データ変換回路３に供給する。
【００１４】
駆動データ変換回路３は、多階調化画素データＭＤを図４に示す如きデータ変換テーブルに従って５ビットの画素駆動データＧＤに変換してこれをメモリ４に供給する。
メモリ４は、５ビットの画素駆動データＧＤを順次取り込んで記憶する。そして、１画像フレーム（ｎ行×ｍ列）分の画素駆動データＧＤ１、１〜ＧＤｎ、ｍの書き込みが終了する度に、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々を各ビット桁（第１〜第５ビット）毎に分離し、夫々、後述するサブフィールドＳＦ１〜ＳＦ４に対応させて１表示ライン分ずつ読み出す。メモリ４は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。
【００１５】
すなわち、先ず、サブフィールドＳＦ１１において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第１ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。次に、サブフィールドＳＦ１２〜ＳＦ２１において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第２ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。次に、サブフィールドＳＦ２２〜ＳＦ３１において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第３ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。次に、サブフィールドＳＦ３２〜ＳＦ４１において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第４ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。そして、サブフィールドＳＦ４２〜ＳＦ４４において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第５ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。
【００１６】
駆動制御回路６は、サブフィールド法に基づく図５に示されるが如き発光駆動シーケンスに従って上記ＰＤＰ１００を階調駆動させるべき各種タイミング信号を、上記列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々に供給する。
図５に示す発光駆動シーケンスにおいては、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ４に分割し、各サブフィールド毎に下記の如き各種駆動行程を実施する。尚、サブフィールドＳＦ１〜ＳＦ４は、夫々、図５に示す如く４つのサブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４からなる。
【００１７】
先ず、先頭のサブフィールドＳＦ１１では、ＰＤＰ１００の全ての放電セルを点灯モード（所定量の壁電荷が形成された状態）に初期化するリセット行程Ｒ、上記画素駆動データに応じて全表示ラインに対して選択的に各放電セルを消灯モード（壁電荷が消去された状態）に推移せしめるアドレス行程Ｗ０及び点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
【００１８】
サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１各々では、画素駆動データに応じて第（４Ｎ）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２及びＳＦ４２各々では、画素駆動データに応じて第（４Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
【００１９】
サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３各々では、画素駆動データに応じて第（４Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。サブフィールドＳＦ１４、ＳＦ２４及びＳＦ３４及びＳＦ４４各々では、画素駆動データに応じて第（４Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。
【００２０】
図６は、かかる発光駆動シーケンスに従って駆動制御回路６から供給された各種タイミング信号に応じて、列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８各々がＰＤＰ１００に印加する各種駆動パルスと、その印加タイミングを示す図である。尚、サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。又、サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２、及びＳＦ４２の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。又、サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。更に、サブフィールドＳＦ１４、ＳＦ２４、ＳＦ３４、及びＳＦ４４の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。そこで、図６においては、サブフィールドＳＦ１１からＳＦ２１のアドレス行程Ｗ４までのみを抜粋して示している。
【００２１】
先ず、サブフィールドＳＦ１１のリセット行程Ｒでは、行電極Ｘ駆動回路８が立ち下がり変化の緩やかな負極性のリセットパルスＲＰｘを発生してＰＤＰ１００の行電極Ｘ１〜Ｘｎに印加する。かかるリセットパルスＲＰｘと同時に、行電極Ｙ駆動回路７は、立ち上がり変換の緩やかな正極性のリセットパルスＲＰＹを発生してＰＤＰ１００の行電極Ｙ１〜Ｙｎに印加する。これらリセットパルスＲＰｘ及びＲＰＹの同時印加に応じて、ＰＤＰ１００の全放電セル内にはリセット放電が生起され、各放電セル内に壁電荷が形成される。これにより、全ての放電セルは後述するサスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が可能な状態である点灯モードに初期化される。
【００２２】
次に、サブフィールドＳＦ１１のアドレス行程Ｗ０では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。つまり、ＰＤＰ１００の第１〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ１〜ＤＰｎ各々が順次図６に示す如く列電極Ｄ１〜Ｄｍ各々に印加されるのである。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、後述するサスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００２３】
すなわち、アドレス行程Ｗ０によれば、ＰＤＰ１００の全ての放電セルを、画素データに基づいて選択的に消去アドレス放電させる。これにより、各放電セルは点灯モード又は消灯モードのいずれか一方の状態に設定される。
次に、サブフィールドＳＦ１１のサスティン行程Ｉでは、行電極Ｘ駆動回路８及び行電極Ｙ駆動回路７各々が、図６に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、サブフィールドＳＦ１１のアドレス行程Ｗ０において消去アドレス放電が生起されず、点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにて所定期間「２」に亘り発光するのである。
【００２４】
次に、サブフィールドＳＦ１２のアドレス行程Ｗ１では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−３）番目の表示ライン［Ｎ：１〜（１／４）・ｎ］に属する行電極Ｙ、つまり行電極Ｙ１、Ｙ５、Ｙ９、・・・、Ｙ（ｎ−３）に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ１２ではＰＤＰ１００の第（４Ｎ−３）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４から読み出されるので、列電極駆動回路５は、この第（４Ｎ−３）番目の表示ラインに対応した画素データパルス群ＤＰ１、ＤＰ５、ＤＰ９、・・・、ＤＰ（ｎ−３）各々を図６に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、サスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００２５】
すなわち、アドレス行程Ｗ１では、ＰＤＰ１００の第（４Ｎ−３）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ１２のサスティン行程Ｉでは、行電極Ｘ駆動回路８及び行電極Ｙ駆動回路７各々が、図６に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち上記点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、アドレス行程Ｗ０及びＷ１のいずれにおいても消去アドレス放電が生起されずに点灯モードの状態を維持した放電セルのみが、このサスティン行程Ｉにおいて所定期間「２」に亘り発光するのである。
【００２６】
次に、サブフィールドＳＦ１３のアドレス行程Ｗ２では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−２）番目の表示ライン［Ｎ：（１／４）・ｎ以下の自然数］に属する行電極Ｙ、つまり行電極Ｙ２、Ｙ６、Ｙ１０、・・・、Ｙ（ｎ−２）に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ１３ではＰＤＰ１００の第（４Ｎ−２）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４から読み出されるので、列電極駆動回路５は、この第（４Ｎ−２）番目の表示ラインに対応した画素データパルス群ＤＰ２、ＤＰ６、ＤＰ１０、・・・、ＤＰ（ｎ−２）各々を図６に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００２７】
すなわち、アドレス行程Ｗ２では、ＰＤＰ１００の第（４Ｎ−２）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ１３のサスティン行程Ｉでは、行電極Ｘ駆動回路８及び行電極Ｙ駆動回路７各々が、図６に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち上記点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、上記アドレス行程Ｗ０、Ｗ１及びＷ２のいずれにおいても消去アドレス放電が生起されず、点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにおいて所定期間「２」に亘り発光するのである。
【００２８】
次に、サブフィールドＳＦ１４のアドレス行程Ｗ３では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−１）番目の表示ライン［Ｎ：（１／４）・ｎ以下の自然数］に属する行電極Ｙ、つまり行電極Ｙ３、Ｙ７、Ｙ１１、・・・、Ｙ（ｎ−１）に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ１４ではＰＤＰ１００の第（４Ｎ−１）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４から読み出されるので、列電極駆動回路５は、この第（４Ｎ−１）番目の表示ラインに対応した画素データパルス群ＤＰ３、ＤＰ７、ＤＰ１１、・・・、ＤＰ（ｎ−１）各々を図６に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００２９】
すなわち、アドレス行程Ｗ３では、ＰＤＰ１００の第（４Ｎ−１）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ１４のサスティン行程Ｉでは、行電極Ｘ駆動回路８及び行電極Ｙ駆動回路７各々が、図６に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、上記アドレス行程Ｗ０、Ｗ１、Ｗ２及びＷ３のいずれにおいても消去アドレス放電が生起されずに点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにおいて所定期間「２」に亘り発光するのである。
【００３０】
次に、サブフィールドＳＦ２１のアドレス行程Ｗ４では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ）番目の表示ライン［Ｎ：１〜（１／４）・ｎ］に属する行電極Ｙ、つまり行電極Ｙ４、Ｙ８、Ｙ１２、・・・、Ｙｎに順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ２１ではＰＤＰ１００の第（４Ｎ）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４から読み出されるので、列電極駆動回路５は、この第（４Ｎ）番目の表示ラインに対応した画素データパルス群ＤＰ４、ＤＰ８、ＤＰ１２、・・・、ＤＰｎ各々を図６に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００３１】
すなわち、アドレス行程Ｗ４では、ＰＤＰ１００の第（４Ｎ）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ２１のサスティン行程Ｉ（図示せず）では、行電極Ｘ駆動回路８及び行電極Ｙ駆動回路７各々が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、上記アドレス行程Ｗ０、Ｗ１、Ｗ２、Ｗ３及びＷ４のいずれにおいても消去アドレス放電が生起されずに点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにおいて所定期間「２」に亘り発光するのである。
【００３２】
以上の如き駆動によれば、サブフィールド群ＳＦ１〜ＳＦ４の内で、放電セルを消灯モードから点灯モード状態に推移させることが可能な機会は、先頭のサブフィールドＳＦ１１のリセット行程Ｒだけである。つまり、各サブフィールドの内の１のサブフィールドで消去アドレス放電が生起されて、一度、放電電セルが消灯モードに設定されると、それ以降のサブフィールドではこの放電セルを点灯モードに復帰させることは出来ない。従って、図４に示す如き５通りの画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールドの各々において放電セルが点灯モードに設定される。そして、消去アドレス放電（黒丸にて示す）が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光（白丸に示す）が為される。この際、かかるサスティン放電発光による１フィールド期間内での総発光期間に対応した中間輝度が視覚されることになる。
【００３３】
ここで、図５及び図６に示す駆動では、ＰＤＰ１００の画面上下方向において互いに隣接する４つの表示ライン各々に属する放電セル、つまり、
第（４Ｎ−３）番目の表示ラインに属する放電セル、
第（４Ｎ−２）番目の表示ラインに属する放電セル、
第（４Ｎ−１）番目の表示ラインに属する放電セル、
第（４Ｎ）番目の表示ラインの各々に属する放電セル、
の各々毎に、画素駆動データＧＤに応じた駆動による１フィールド期間内での総発光期間が互いに異なる。
【００３４】
例えば、図４に示される［００１００］なる画素駆動データＧＤによれば、第（４Ｎ−３）番目の表示ライン、つまり第１、第５、第９、・・・、第（ｎ−３）表示ライン各々に属する放電セルは、白丸に示すように、サブフィールドＳＦ１１〜ＳＦ１４及びＳＦ２１各々のサスティン行程Ｉにてサスティン放電発光する。一方、第（４Ｎ−２）番目の表示ライン、つまり第２、第６、第１０、・・・、第（ｎ−２）表示ライン各々に属する放電セルでは、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１及びＳＦ２２各々のサスティン行程Ｉにてサスティン放電発光する。又、第（４Ｎ−１）番目の表示ライン、つまり第３、第７、第１１、・・・、第（ｎ−１）表示ライン各々に属する放電セルでは、サブフィールドＳＦ１１〜ＳＦ１４、及びＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉにてサスティン放電発光する。更に、第（４Ｎ）番目の表示ライン、つまり第４、第８、第１２、・・・、第ｎ表示ライン各々に属する放電セルでは、サブフィールドＳＦ１１〜ＳＦ１４、及びＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉにてサスティン放電発光する。
【００３５】
この際、各サスティン行程Ｉ内での発光期間が「２」であると、［００１００］なる画素駆動データＧＤに応じて生起されるサスティン放電発光による１フィールド期間内での総発光期間は、図４に示す如く、
第（４Ｎ−３）番目の表示ラインに属する放電セル：「１０」
第（４Ｎ−２）番目の表示ラインに属する放電セル：「１２」
第（４Ｎ−１）番目の表示ラインに属する放電セル：「１４」
第（４Ｎ）番目の表示ラインに属する放電セル    ：「１６」
となる。
【００３６】
同様に、図４に示す如き［０１０００］なる画素駆動データＧＤによって生起されるサスティン放電発光の１フィールド期間内での総発光期間は、
第（４Ｎ−３）番目の表示ラインに属する放電セル：「２」
第（４Ｎ−２）番目の表示ラインに属する放電セル：「４」
第（４Ｎ−１）番目の表示ラインに属する放電セル：「６」
第（４Ｎ）番目の表示ラインに属する放電セル    ：「８」
となる。
【００３７】
すなわち、互いに隣接する４つの表示ライン各々に対して、１フィールド期間内での総発光期間を夫々異ならせた駆動を実施するようにしたのである。
尚、かかる駆動によっても、互いに画面上下方向に隣接する４つの放電セル各々の平均輝度レベルが等しくなるように、画素データＰＤにラインオフセットデータＬＤを加算するようにしている。
【００３８】
つまり、先ず、
第（４Ｎ−３）番目の表示ラインに対応した画素データＰＤには「１０」
第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤには「８」
第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤには「６」
第（４Ｎ）番目の表示ラインに対応した画素データＰＤには「４」
なるラインオフセットデータＬＤを加算する。そして、この加算結果の上位３ビット分を多階調化画素データＭＤとし、これを図４に示す如き変換テーブルに従って画素駆動データＧＤに変換しているのである。
【００３９】
例えば、ＰＤＰ１００の画面上下方向において互いに隣接している放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）各々に対応した画素データＰＤ（１，１）、ＰＤ（２，１）、ＰＤ（３，１）、ＰＤ（４，１）が共に「９」（１０進数表現）を表す６ビットデータ［００１００１］であるとする。これらＰＤ（１，１）、ＰＤ（２，１）、ＰＤ（３，１）、ＰＤ（４，１）各々に対して図７に示す如く、「１０」、「８」、「４」、「２」なるラインオフセットデータＬＤを夫々加算すると、
「１９」を表す６ビットデータ［０１００１１］、
「１７」を表す６ビットデータ［０１０００１］、
「１５」を表す６ビットデータ［００１１１１］、
「１３」を表す６ビットデータ［００１１０１］、
なる加算結果が夫々得られる。
【００４０】
ここで、上記加算結果各々の下位３ビット分を切り捨てて残りの上位３ビット分を抽出すると、
「２」を表す［０１０］なる３ビットの多階調化画素データＭＤ（１，１）、
「２」を表す［０１０］なる３ビットの多階調化画素データＭＤ（２，１）、
「１」を表す［００１］なる３ビットの多階調化画素データＭＤ（３，１）、
「１」を表す［００１］なる３ビットの多階調化画素データＭＤ（４，１）、
が夫々得られる。
【００４１】
従って、上記の如き［０１０］なる多階調化画素データＭＤ（１，１）によれば、第（４Ｎ−３）番目の表示ラインに属する放電セルＧ（１，１）は、図４の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４及びＳＦ２１各々のサスティン行程Ｉにてサスティン放電発光する。その結果「１０」なる発光輝度が視覚される。又、［０１０］なる多階調化画素データＭＤ（２，１）によれば、第（４Ｎ−２）番目の表示ラインに属する放電セルＧ（２，１）は、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１及びＳＦ２２各々のサスティン行程Ｉにてサスティン放電発光する。その結果「１２」なる発光輝度が視覚される。一方、［００１］なる多階調化画素データＭＤ（３，１）によれば、第（４Ｎ−１）番目の表示ラインに属する放電セルＧ（３，１）は、図４の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１３各々のサスティン行程Ｉにてサスティン放電発光する。その結果「６」なる発光輝度が視覚される。又、［００１］なる多階調化画素データＭＤ（４，１）によれば、第（４Ｎ）番目の表示ラインに属する放電セルＧ（４，１）は、図４の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４各々のサスティン行程Ｉにてサスティン放電発光する。その結果「８」なる発光輝度が視覚される。
【００４２】
従って、輝度レベル「９」を表す画素データＰＤが供給されると、ＰＤＰ１００の画面上下方向において互いに隣接している４つの放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）各々では、
Ｇ（１，１）：輝度レベル「１０」
Ｇ（２，１）：輝度レベル「１２」
Ｇ（３，１）：輝度レベル「６」
Ｇ（４，１）：輝度レベル「８」
を表現する発光が為されるのである。
【００４３】
これら４つの放電セルＧを１単位として眺めた場合、各輝度レベルの平均値である輝度レベル「９」が視覚される。つまり、入力映像信号（画素データＰＤ）によって示される輝度が表現されるのである。
以上の如く、図３に示すプラズマディスプレイ装置においては、ＰＤＰ１００の第（４Ｎ−３）番目の表示ライン、第（４Ｎ−２）番目の表示ライン、第（４Ｎ−１）番目の表示ライン及び第（４Ｎ）番目の表示ライン各々毎に、図８に示すように、互いに異なる４つの輝度レベルを表現すべき発光駆動を実施している。ここで、画面上下方向において互いに隣接する４つの放電セルＧを１単位として眺めた場合、この１単位内で各放電セルＧ毎に表現される輝度レベルの平均値に応じた図９及び図１０に示す如き１７通りの中間輝度レベルが表現されるのである。この際、画面上下方向において互いに隣接する４つの放電セルＧ各々で表現される輝度レベルを互いに異ならせているので、これら４つの放電セルＧ各々に対応した画素データにディザ係数を担うラインオフセットデータＬＤを加算しても、ディザパターンの発生が抑制される。
【００４４】
尚、上記実施例では、第（４Ｎ−３）番目の表示ライン、第（４Ｎ−２）番目の表示ライン、第（４Ｎ−１）番目の表示ライン、第（４Ｎ）番目の表示ラインの各々に対応した画素データＰＤに、「１０」、「８」、「６」、「４」なるラインオフセットデータＬＤを夫々割り当てて加算しているが、その割り当てを図１１に示す如くフィールド毎に変更しても良い。
【００４５】
すなわち、最初の第１フィールドでは、
第（４Ｎ−３）番目の表示ラインに対応した画素データＰＤには「１０」
第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤには「８」
第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤには「６」
第（４Ｎ）番目の表示ラインに対応した画素データＰＤには「４」
なるラインオフセットデータＬＤを加算する。
【００４６】
第２フィールドでは、
第（４Ｎ−３）番目の表示ラインに対応した画素データＰＤには「８」
第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤには「６」
第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤには「４」
第（４Ｎ）番目の表示ラインに対応した画素データＰＤには「１０」
なるラインオフセットデータＬＤを加算する。
【００４７】
第３フィールドでは、
第（４Ｎ−３）番目の表示ラインに対応した画素データＰＤには「６」
第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤには「４」
第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤには「１０」
第（４Ｎ）番目の表示ラインに対応した画素データＰＤには「８」
なるラインオフセットデータＬＤを加算する。
【００４８】
そして、第４フィールドでは、
第（４Ｎ−３）番目の表示ラインに対応した画素データＰＤには「４」
第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤには「１０」
第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤには「８」
第（４Ｎ）番目の表示ラインに対応した画素データＰＤには「６」
なるラインオフセットデータＬＤを加算する。
【００４９】
更に、かかるラインオフセットデータＬＤの割り当て変更に対応させて、図１１に示す如く、第１〜第４フィールド各々で採用すべき発光駆動シーケンスを変更する。つまり、第１フィールドでは、図５に示す如き発光駆動シーケンスに従った駆動をそのまま実行するが、第２〜第４フィールドでは、図５に示すサブフィールドＳＦ１２〜ＳＦ１４、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４におけるアドレス行程の実行順序を変更するのである。
【００５０】
例えば、第２フィールドにおいて、サブフィールドＳＦ１１では図５に示す発光駆動シーケンスと同様に全表示ライン対するアドレス行程Ｗ０を実行し、サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１では第（４Ｎ−１）番目の表示ラインに対するアドレス行程Ｗ３を、サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２及びＳＦ４２では第（４Ｎ）番目の表示ラインに対するアドレス行程Ｗ４を、サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３では第（４Ｎ−３）番目の表示ラインに対するアドレス行程Ｗ１を、サブフィールドＳＦ１４、ＳＦ２４、ＳＦ３４及びＳＦ４４では第（４Ｎ−２）番目の表示ラインに対するアドレス行程Ｗ２を、それぞれ実行する。
【００５１】
又、第３フィールドおいて、サブフィールドＳＦ１１では図５に示す発光駆動シーケンスと同様に全表示ライン対するアドレス行程Ｗ０を実行し、サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１では第（４Ｎ−２）番目の表示ラインに対するアドレス行程Ｗ２を、サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２及びＳＦ４２では第（４Ｎ−１）番目の表示ラインに対するアドレス行程Ｗ３を、サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３では第（４Ｎ）番目の表示ラインに対するアドレス行程Ｗ４を、サブフィールドＳＦ１４、ＳＦ２４、ＳＦ３４及びＳＦ４４では第（４Ｎ−３）番目の表示ラインに対するアドレス行程Ｗ１を、それぞれ実行する。
【００５２】
又、第４フィールドおいて、サブフィールドＳＦ１１では図５に示す発光駆動シーケンスと同様に全表示ライン対するアドレス行程Ｗ０を実行し、サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１では第（４Ｎ−３）番目の表示ラインに対するアドレス行程Ｗ１を、サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２及びＳＦ４２では第（４Ｎ−２）番目の表示ラインに対するアドレス行程Ｗ２を、サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３では第（４Ｎ−１）番目の表示ラインに対するアドレス行程Ｗ３を、サブフィールドＳＦ１４、ＳＦ２４、ＳＦ３４及びＳＦ４４では第（４Ｎ）番目の表示ラインに対するアドレス行程Ｗ４を、それぞれ実行する。
【００５３】
かかる駆動によれば、第（４Ｎ−３）番目の表示ライン、第（４Ｎ−２）番目の表示ライン、第（４Ｎ−１）番目の表示ライン、及び第（４Ｎ）表  示ライン各々毎の４段階の輝度レベルが夫々、図１２に示す如く各フィールド毎に変化することになる。よって、ディザパターンの発生を大幅に抑制することが可能になる。図１３は、本発明の他の実施例によるプラズマディスプレイ装置の概略構成を示す図である。
【００５４】
図１３において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板（図示せぬ）と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板（図示せぬ）とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ１〜Ｄｍが形成されている。尚、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎは、一対の行電極Ｘ及びＹにてＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部（放電空間を含む）に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）がマトリクス状に形成されているのである。
【００５５】
画素データ変換回路１０は、入力映像信号を各画素毎の例えば６ビットの画素データＰＤに変換してこれを第１データ変換回路１１に供給する。第１データ変換回路１１は、かかる画素データＰＤを図１４に示す如き変換特性に従って５ビットの第１変換画素データＰＤ１に変換し、これを多階調化処理回路２０に供給する。尚、図１４においては、画素データＰＤ及び第１変換画素データＰＤ１各々の値を１０進数にて表している。
【００５６】
多階調化処理回路２０は、加算器２００、ラインオフセットデータ生成回路２１０、ディザマトリクス回路２２０、及び下位ビット切り捨て回路２３０から構成される。
ラインオフセットデータ生成回路２１０は、ＰＤＰ１００の第（４Ｎ−３）番目の表示ライン［Ｎ：（１／４）・ｎ以下の自然数］に対応した第１変換画素データＰＤ１が第１データ変換回路１１から出力された場合には「３」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２００に供給する。又、ラインオフセットデータ生成回路２１０は、第（４Ｎ−２）番目の表示ラインに対応した第１変換画素データＰＤ１が第１データ変換回路１１から出力された場合には「２」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２００に供給する。又、ラインオフセットデータ生成回路２１０は、第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤが第１データ変換回路１１から出力された場合には「１」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２００に供給する。又、ラインオフセットデータ生成回路２１０は、第（４Ｎ）番目の表示ラインに対応した第１変換画素データＰＤ１が第１データ変換回路１１から出力された場合には「０」（１０進数表現）を表すラインオフセットデータＬＤを生成してこれを加算器２００に供給する。
【００５７】
ディザマトリクス回路２２０は、互いに画面の上下左右方向に隣接する４つの画素からなる画素群毎に、その画素群内の各画素に対応させて図１５に示す如き「０」又は「２」（１０進数表現）なるディザ係数を発生し、これを加算器２００に供給する。尚、ディザマトリクス回路２２０は、各画素群内の画素各々に対するディザ係数の割り当てを図１５に示す如くフィールド毎に変更する。
【００５８】
加算器２００は、上記第１データ変換回路１１から供給された５ビットの第１変換画素データＰＤ１に上記ディザ係数を加算してディザ加算画素データを求める。更に、加算器２００は、かかるディザ加算画素データに上記ラインオフセットデータＬＤを加算したものを下位ビット切り捨て回路２３０に供給する。
下位ビット切り捨て回路２３０は、ラインオフセットデータＬＤが加算されたディザ加算画素データの下位２ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして駆動データ変換回路３０に供給する。
【００５９】
駆動データ変換回路３０は、上記多階調化画素データＭＤを図１６に示す如きデータ変換テーブルに従って５ビットの画素駆動データＧＤに変換してこれをメモリ４０に供給する。
メモリ４０は、５ビットの画素駆動データＧＤを順次取り込んで記憶する。そして、１画像フレーム（ｎ行×ｍ列）分の画素駆動データＧＤ１、１〜ＧＤｎ、ｍの書き込みが終了する度に、メモリ４０は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々を各ビット桁（第１〜第５ビット）毎に分離し、夫々、後述するサブフィールドＳＦ１〜ＳＦ４に対応させて１表示ライン分ずつ読み出す。メモリ４０は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５０に供給する。すなわち、先ず、サブフィールドＳＦ１１において、メモリ４０は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第１ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５０に供給する。次に、サブフィールドＳＦ１２〜ＳＦ２１において、メモリ４０は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第２ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５０に供給する。次に、サブフィールドＳＦ２２〜ＳＦ３１において、メモリ４０は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第３ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５０に供給する。次に、サブフィールドＳＦ３２〜ＳＦ４１において、メモリ４０は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第４ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５０に供給する。そして、サブフィールドＳＦ４２〜ＳＦ４４において、メモリ４０は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第５ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５０に供給する。
【００６０】
駆動制御回路６０は、サブフィールド法に基づく図１７に示されるが如き発光駆動シーケンスに従って上記ＰＤＰ１００を階調駆動させるべき各種タイミング信号を、上記列電極駆動回路５０、行電極Ｙ駆動回路７０及び行電極Ｘ駆動回路８０の各々に供給する。
図１７に示す発光駆動シーケンスにおいては、１フィールドの表示期間をサブフィールドＳＦ１〜サブフィールドＳＦ４に分割し、各サブフィールド毎に下記の如き各種駆動行程を実施する。尚、サブフィールドＳＦ１〜ＳＦ４の各々は、夫々、図１７に示す如く４つのサブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４からなる。
【００６１】
先ず、先頭のサブフィールドＳＦ１１では、ＰＤＰ１００の全ての放電セルを点灯モード（所定量の壁電荷が形成された状態）に初期化するリセット行程Ｒ、上記画素駆動データに応じて全表示ラインに対して選択的に各放電セルを消灯モード（壁電荷が消去された状態）に推移せしめるアドレス行程Ｗ０及び点灯モードにある放電セルのみを期間「６」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
【００６２】
サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１各々では、画素駆動データに応じて第（４Ｎ）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２及びＳＦ４２各々では、画素駆動データに応じて第（４Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
【００６３】
サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３各々では、画素駆動データに応じて第（４Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。サブフィールドＳＦ１４、ＳＦ２４及びＳＦ３４及びＳＦ４４各々では、画素駆動データに応じて第（４Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。
【００６４】
図１８は、かかる発光駆動シーケンスに従って、列電極駆動回路５０、行電極Ｙ駆動回路７０及び行電極Ｘ駆動回路８０各々がＰＤＰ１００に印加する各種駆動パルスと、その印加タイミングを示す図である。尚、サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。又、サブフィールドＳＦ１２、ＳＦ２２、ＳＦ３２、及びＳＦ４２の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。又、サブフィールドＳＦ１３、ＳＦ２３、ＳＦ３３及びＳＦ４３の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。更に、サブフィールドＳＦ１４、ＳＦ２４、ＳＦ３４、及びＳＦ４４の各々においてＰＤＰ１００に印加される各種駆動パルス及びその印加タイミングは互いに同一である。そこで、図１８においては、サブフィールドＳＦ１１からＳＦ２１のアドレス行程Ｗ４までのみを抜粋して示している。
【００６５】
先ず、サブフィールドＳＦ１１のリセット行程Ｒでは、行電極Ｘ駆動回路８０が立ち下がり変化の緩やかな負極性のリセットパルスＲＰｘを発生してＰＤＰ１００の行電極Ｘ１〜Ｘｎに印加する。かかるリセットパルスＲＰｘと同時に、行電極Ｙ駆動回路７０は、立ち上がり変換の緩やかな正極性のリセットパルスＲＰＹを発生してＰＤＰ１００の行電極Ｙ１〜Ｙｎに印加する。これらリセットパルスＲＰｘ及びＲＰＹの同時印加に応じて、ＰＤＰ１００の全放電セル内にはリセット放電が生起され、各放電セル内に壁電荷が形成される。これにより、全ての放電セルは後述するサスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が可能な状態である点灯モードに初期化される。
【００６６】
次に、サブフィールドＳＦ１１のアドレス行程Ｗ０では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。つまり、ＰＤＰ１００の第１〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ１〜ＤＰｎ各々が順次図１８に示す如く列電極Ｄ１〜Ｄｍ各々に印加されるのである。尚、列電極駆動回路５０は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、後述するサスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００６７】
すなわち、アドレス行程Ｗ０によれば、ＰＤＰ１００の全ての放電セルを、画素データに基づいて選択的に消去アドレス放電させる。これにより、各放電セルは点灯モード又は消灯モードのいずれか一方の状態に設定される。
次に、サブフィールドＳＦ１１のサスティン行程Ｉでは、行電極Ｘ駆動回路８０及び行電極Ｙ駆動回路７０各々が、図１８に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。これにより、サブフィールドＳＦ１１のアドレス行程Ｗ０において消去アドレス放電が生起されず、点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにて所定期間「６」に亘り発光するのである。
【００６８】
次に、サブフィールドＳＦ１２のアドレス行程Ｗ１では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−３）番目の表示ライン［Ｎ：１〜（１／４）・ｎ］に属する行電極Ｙ、つまり行電極Ｙ１、Ｙ５、Ｙ９、・・・、Ｙ（ｎ−３）に順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ１２ではＰＤＰ１００の第（４Ｎ−３）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４０から読み出されるので、列電極駆動回路５０は、この第（４Ｎ−３）番目の表示ラインに対応した画素データパルス群ＤＰ１、ＤＰ５、ＤＰ９、・・・、ＤＰ（ｎ−３）各々を図６に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５０は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、サスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００６９】
すなわち、アドレス行程Ｗ１では、ＰＤＰ１００の第（４Ｎ−３）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ１２のサスティン行程Ｉでは、行電極Ｘ駆動回路８０及び行電極Ｙ駆動回路７０各々が、図１８に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち上記点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。これにより、アドレス行程Ｗ０及びＷ１のいずれにおいても消去アドレス放電が生起されずに点灯モードの状態を維持した放電セルのみが、このサスティン行程Ｉにおいて所定期間「４」に亘り発光するのである。
【００７０】
次に、サブフィールドＳＦ１３のアドレス行程Ｗ２では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−２）番目の表示ライン［Ｎ：１〜（１／４）・ｎ］に属する行電極Ｙ、つまり行電極Ｙ２、Ｙ６、Ｙ１０、・・・、Ｙ（ｎ−２）に順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ１３ではＰＤＰ１００の第（４Ｎ−２）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４０から読み出されるので、列電極駆動回路５０は、この第（４Ｎ−２）番目の表示ラインに対応した画素データパルス群ＤＰ２、ＤＰ６、ＤＰ１０、・・・、ＤＰ（ｎ−２）各々を図１８に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５０は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００７１】
すなわち、アドレス行程Ｗ２では、ＰＤＰ１００の第（４Ｎ−２）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ１３のサスティン行程Ｉでは、行電極Ｘ駆動回路８０及び行電極Ｙ駆動回路７０各々が、図１８に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち上記点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。これにより、上記アドレス行程Ｗ０、Ｗ１及びＷ２のいずれにおいても消去アドレス放電が生起されず、点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにおいて所定期間「４」に亘り発光するのである。
【００７２】
次に、サブフィールドＳＦ１４のアドレス行程Ｗ３では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−１）番目の表示ライン［Ｎ：１〜（１／４）・ｎ］に属する行電極Ｙ、つまり行電極Ｙ３、Ｙ７、Ｙ１１、・・・、Ｙ（ｎ−１）に順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ１４ではＰＤＰ１００の第（４Ｎ−１）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４０から読み出されるので、列電極駆動回路５０は、この第（４Ｎ−１）番目の表示ラインに対応した画素データパルス群ＤＰ３、ＤＰ７、ＤＰ１１、・・・、ＤＰ（ｎ−１）各々を図１８に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５０は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００７３】
すなわち、アドレス行程Ｗ３では、ＰＤＰ１００の第（４Ｎ−１）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ１４のサスティン行程Ｉでは、行電極Ｘ駆動回路８０及び行電極Ｙ駆動回路７０各々が、図１８に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、上記アドレス行程Ｗ０、Ｗ１、Ｗ２及びＷ３のいずれにおいても消去アドレス放電が生起されずに点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにおいて所定期間「４」に亘り発光するのである。
【００７４】
次に、サブフィールドＳＦ２１のアドレス行程Ｗ４では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ）番目の表示ライン［Ｎ：１〜（１／４）・ｎ］に属する行電極Ｙ、つまり行電極Ｙ４、Ｙ８、Ｙ１２、・・・、Ｙｎに順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。この際、サブフィールドＳＦ２１ではＰＤＰ１００の第（４Ｎ）番目の表示ラインに対応した画素駆動データビットＤＢがメモリ４０から読み出されるので、列電極駆動回路５０は、この第（４Ｎ）番目の表示ラインに対応した画素データパルス群ＤＰ４、ＤＰ８、ＤＰ１２、・・・、ＤＰｎ各々を図１８に示す如く順次列電極Ｄ１〜Ｄｍ各々に印加する。尚、列電極駆動回路５０は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００７５】
すなわち、アドレス行程Ｗ４では、ＰＤＰ１００の第（４Ｎ）番目の表示ラインに属する放電セルのみを対象にして、画素データに基づいて選択的に消去アドレス放電を生起せしめ、各放電セルを点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
次に、サブフィールドＳＦ２１のサスティン行程Ｉ（図示せず）では、行電極Ｘ駆動回路８０及び行電極Ｙ駆動回路７０各々が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。つまり、上記アドレス行程Ｗ０、Ｗ１、Ｗ２、Ｗ３及びＷ４のいずれにおいても消去アドレス放電が生起されずに点灯モードの状態を維持した放電セルのみがこのサスティン行程Ｉにおいて所定期間「４」に亘り発光するのである。
【００７６】
以上の如き駆動によれば、サブフィールドＳＦ１〜ＳＦ４の内で、放電セルを消灯モードから点灯モード状態に推移させることが可能な機会は、先頭のサブフィールドＳＦ１のリセット行程Ｒだけである。つまり、サブフィールドＳＦ１〜ＳＦ４各々の内の１のサブフィールドで消去アドレス放電が生起され、一度、放電セルが消灯モードに設定されると、それ以降のサブフィールドではこの放電セルを点灯モードに復帰させることは出来ない。従って、図１６に示す如き５通りの画素駆動データＧＤに応じた駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールドの各々において放電セルが点灯モードに設定される。そして、消去アドレス放電（黒丸にて示す）が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光（白丸に示す）が為される。この際、かかるサスティン放電発光による１フィールド期間内での総発光期間に対応した中間輝度が視覚される。
【００７７】
ここで、図１７及び図１８に示す駆動では、ＰＤＰ１００による画面上下方向において互いに隣接する４つの表示ライン各々に属する放電セル、つまり、
第（４Ｎ−３）番目の表示ラインに属する放電セル、
第（４Ｎ−２）番目の表示ラインに属する放電セル、
第（４Ｎ−１）番目の表示ラインに属する放電セル、
第（４Ｎ）番目の表示ラインの各々に属する放電セル、
の各々毎に、画素駆動データＧＤに基づく駆動による１フィールド期間内での総発光期間が互いに異なる。
【００７８】
例えば、図１６に示される［００１００］なる画素駆動データＧＤによれば、第（４Ｎ−３）番目の表示ライン、つまり第１、第５、第９、・・・、第（ｎ−３）表示ライン各々に属する放電セルは、白丸に示すように、サブフィールドＳＦ１１〜ＳＦ１４及びＳＦ２１各々のサスティン行程Ｉにてサスティン放電発光する。一方、第（４Ｎ−２）番目の表示ライン、つまり第２、第６、第１０、・・・、第（ｎ−２）表示ライン各々に属する放電セルでは、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１及びＳＦ２２各々のサスティン行程Ｉにてサスティン放電発光する。又、第（４Ｎ−１）番目の表示ライン、つまり第３、第７、第１１、・・・、第（ｎ−１）表示ライン各々に属する放電セルでは、サブフィールドＳＦ１１〜ＳＦ１４、及びＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉにてサスティン放電発光する。更に、第（４Ｎ）番目の表示ライン、つまり第４、第８、第１２、・・・、第ｎ表示ライン各々に属する放電セルでは、サブフィールドＳＦ１１〜ＳＦ１４、及びＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉにてサスティン放電発光する。
【００７９】
よって、サブフィールドＳＦ１１のサスティン行程Ｉ内での発光期間が「６」、その他のサブフィールド各々のサスティン行程Ｉ内での発光期間が「４」であると、［００１００］なる画素駆動データＧＤに応じて生起されるサスティン放電発光による１フィールド期間内での総発光期間は、図１６に示す如く、
第（４Ｎ−３）番目の表示ラインに属する放電セル：「２２」
第（４Ｎ−２）番目の表示ラインに属する放電セル：「２６」
第（４Ｎ−１）番目の表示ラインに属する放電セル：「３０」
第（４Ｎ）番目の表示ラインに属する放電セル    ：「３４」
となる。
【００８０】
同様に、図１６に示す如き［０１０００］なる画素駆動データＧＤによって生起されるサスティン放電発光による１フィールド期間内での総発光期間は、
第（４Ｎ−３）番目の表示ラインに属する放電セル：「６」
第（４Ｎ−２）番目の表示ラインに属する放電セル：「１０」
第（４Ｎ−１）番目の表示ラインに属する放電セル：「１４」
第（４Ｎ）番目の表示ラインに属する放電セル    ：「１８」
となる。
【００８１】
すなわち、互いに隣接する４つの表示ライン各々に対して、１フィールド期間内での総発光期間を夫々異ならせた駆動を実施するようにしたのである。
尚、かかる駆動によっても、互いに画面上下方向に隣接する４つの放電セル各々の平均輝度レベルが等しくなるように、画素データＰＤにディザ係数を加算して得たディザ加算画素データに、更に、ラインオフセットデータＬＤを加算するようにしている。
【００８２】
例えば、ＰＤＰ１００の画面上下方向において互いに隣接する放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、並びにこれら４つの放電セル各々の右側に隣接する放電セルＧ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々に対応した画素データＰＤの各々が、図１９に示す如く共に「３２」（１０進数表現）を表す６ビットデータであるとする。先ず、この「３２」を表す画素データＰＤの各々は、図１４に示す如き変換特性を有する第１データ変換回路１１によって「８」を表す５ビットの第１変換画素データＰＤ１に変換される。次に、放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、Ｇ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々に対応した上記第１変換画素データＰＤ１の各々に、図１９に示す如く、「０」又は「２」なるディザ係数、及び「３」、「２」、「１」、「０」なるラインオフセットデータＬＤを夫々加算すると、
「１１」を表す［０１０１１］なるディザ加算画素データ、
「１２」を表す［０１１００］なるディザ加算画素データ、
「９」を表す［０１００１］なるディザ加算画素データ、
「１０」を表す［０１０１０］なるディザ加算画素データ、
「１３」を表す［０１１０１］なるディザ加算画素データ、
「１０」を表す［０１０１０］なるディザ加算画素データ、
「１１」を表す［０１０１１］なるディザ加算画素データ、
「８」を表す［０１０００］なるディザ加算画素データ、
が夫々得られる。
【００８３】
ここで、上記ディザ加算画素データ各々の下位２ビット分を切り捨てて上位３ビット分を抽出すると、図１９に示す如く、放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、Ｇ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々に対応した、
「２」を表す［０１０］なる多階調化画素データＭＤ（１，１）、
「３」を表す［０１１］なる多階調化画素データＭＤ（２，１）、
「２」を表す［０１０］なる多階調化画素データＭＤ（３，１）、
「２」を表す［０１０］なる多階調化画素データＭＤ（４，１）、
「３」を表す［０１１］なる多階調化画素データＭＤ（１，２）、
「２」を表す［０１０］なる多階調化画素データＭＤ（２，２）、
「２」を表す［０１０］なる多階調化画素データＭＤ（３，２）、
「２」を表す［０１０］なる多階調化画素データＭＤ（４，２）、
が夫々得られる。
【００８４】
従って、［０１０］なる多階調化画素データＭＤ（１，１）によれば、第（４Ｎ−３）番目の表示ラインに属する放電セルＧ（１，１）は、図１６の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４及びＳＦ２１各々のサスティン行程Ｉにてサスティン放電発光する。その結果「２２」なる発光輝度が視覚される。又、［０１１］なる多階調化画素データＭＤ（２、１）によれば、第（４Ｎ−２）番目の表示ラインに属する放電セルＧ（２，１）は、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２４、ＳＦ３１及びＳＦ３２各々のサスティン行程Ｉにてサスティン放電発光する。その結果「４２」なる発光輝度が視覚される。又、［０１０］なる多階調化画素データＭＤ（３，１）によれば、第（４Ｎ−１）番目の表示ラインに属する放電セルＧ（３，１）は、図１６の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉにてサスティン放電発光する。その結果「３０」なる発光輝度が視覚される。又、［０１０］なる多階調化画素データＭＤ（４，１）によれば、第（４Ｎ）番目の表示ラインに属する放電セルＧ（４，１）は、図４の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉにてサスティン放電発光する。その結果「３４」なる発光輝度が視覚される。
【００８５】
又、［０１１］なる多階調化画素データＭＤ（１，２）によれば、第（４Ｎ−３）番目の表示ラインに属する放電セルＧ（１，２）は、図１６の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２４及びＳＦ３１各々のサスティン行程Ｉにてサスティン放電発光する。その結果「３８」なる発光輝度が視覚される。又、［０１０］なる多階調化画素データＭＤ（２、２）によれば、第（４Ｎ−２）番目の表示ラインに属する放電セルＧ（２，２）は、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２２各々のサスティン行程Ｉにてサスティン放電発光する。その結果「２６」なる発光輝度が視覚される。又、［０１０］なる多階調化画素データＭＤ（３，２）によれば、第（４Ｎ−１）番目の表示ラインに属する放電セルＧ（３，２）は、図１６の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉにてサスティン放電発光する。その結果「３０」なる発光輝度が視覚される。又、［０１０］なる多階調化画素データＭＤ（４，２）によれば、第（４Ｎ）番目の表示ラインに属する放電セルＧ（４，２）は、図４の白丸にて示す如く、サブフィールドＳＦ１１〜ＳＦ１４、ＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉにてサスティン放電発光する。その結果「３４」なる発光輝度が視覚される。
【００８６】
従って、輝度レベル「３２」を表す画素データＰＤが供給されると、ＰＤＰ１００の画面内において互いに隣接する放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、Ｇ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々では、
Ｇ（１，１）：輝度レベル「２２」
Ｇ（２，１）：輝度レベル「４２」
Ｇ（３，１）：輝度レベル「３０」
Ｇ（４，１）：輝度レベル「３４」
Ｇ（１，２）：輝度レベル「３８」
Ｇ（２，２）：輝度レベル「２６」
Ｇ（３，２）：輝度レベル「３０」
Ｇ（４，２）：輝度レベル「３４」
を表現する発光が為されるのである。
【００８７】
これら８つの放電セルＧを１単位として眺めた場合、各輝度レベルの平均値である輝度レベル「３２」が視覚される。つまり、入力映像信号（画素データＰＤ）によって示される輝度が表現されるのである。
以上の如く、図１３に示すプラズマディスプレイ装置においては、ＰＤＰ１００の第（４Ｎ−３）番目の表示ライン、第（４Ｎ−２）番目の表示ライン、第（４Ｎ−１）番目の表示ライン、及び第（４Ｎ）番目の表示ライン毎に、図２０に示すように、互いに異なる４つの輝度レベルを表現すべき発光駆動を実施している。ここで、画面上下方向において互いに隣接する４つの放電セルＧを１単位として眺めた場合、この１単位内で各放電セルＧ毎に表現される輝度レベルの平均値に応じた、図２１及び図２２に示す如き１７通り（輝度レベル０は図示せず）の中間輝度レベルが表現されるのである。この際、画面上下方向において互いに隣接する４つの放電セルＧ各々に対応した画素データにラインオフセットデータＬＤを加算すると共に、２行×２列分の画素データ毎に図１５に示す如きディザ係数を加算するようにしたので、より良好にディザパターンを抑制することができる。
【００８８】
尚、図１３に示すプラズマディスプレイ装置の駆動では、予め全放電セル内に壁電荷を形成させておき、これを画素データに応じて選択的に消去する、いわゆる選択消去アドレス法を採用しているが、画素データに応じて選択的に各放電セル内に壁電荷を形成させる選択書込アドレス法も適用可能である。
図２３は、かかる選択書込アドレス法に基づき図１３に示すプラズマディスプレイ装置を駆動する際に採用される発光駆動シーケンスの一例を示す図である。
【００８９】
図２３に示す発光駆動シーケンスにおいては、１フィールドの表示期間をサブフィールド群ＳＦ４〜サブフィールド群ＳＦ１なる４つのサブフィールド群に分割し、各サブフィールド毎に下記の如き各種駆動行程を実施する。尚、サブフィールド群ＳＦ４〜ＳＦ１の各々は、夫々、図２３に示す如く４つのサブフィールドＳＦ４１〜ＳＦ４４、ＳＦ３１〜ＳＦ３４、ＳＦ２１〜ＳＦ２４、ＳＦ１１〜ＳＦ１４からなる。
【００９０】
サブフィールドＳＦ４１、ＳＦ３１、ＳＦ２１及びＳＦ１１各々では、第（４Ｎ−３）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に点灯モードに推移せしめるアドレス行程Ｗ１と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。又、サブフィールドＳＦ４２、ＳＦ３２、ＳＦ２２及びＳＦ１２各々では、第（４Ｎ−２）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に点灯モードに推移せしめるアドレス行程Ｗ２と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。又、サブフィールドＳＦ４３、ＳＦ３３、ＳＦ２３及びＳＦ１３各々では、第（４Ｎ−１）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に点灯モードに推移せしめるアドレス行程Ｗ３と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。又、サブフィールドＳＦ４４、ＳＦ３４、及びＳＦ２４各々では、第（４Ｎ）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に点灯モードに推移せしめるアドレス行程Ｗ４と、点灯モードにある放電セルのみを期間「４」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。そして、最後尾のサブフィールドＳＦ１４では、第（４Ｎ）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に点灯モードに推移させるアドレス行程Ｗ４、点灯モードにある放電セルのみを期間「６」に亘り継続して放電発光させるサスティン行程Ｉ、及び全放電セルを消灯モードに推移させる消去行程Ｅを実行する。尚、先頭のサブフィールドＳＦ４１のみで、上記アドレス行程Ｗ１に先立ち、全放電セルＧを消灯モードに初期化するリセット行程Ｒを実行する。
【００９１】
この際、図２３に示す如き先頭のサブフィールドＳＦ４１のリセット行程Ｒでは、ＰＤＰ１００の全放電セル内においてリセット放電が生起され、各放電セル内に残存していた壁電荷が消滅する。これにより、全ての放電セルはサスティン行程Ｉにおいて発光（サスティン放電に伴う発光）が為されない状態である消灯モードに初期化される。
【００９２】
又、図２３に示すサブフィールドＳＦ４１、ＳＦ３１、ＳＦ２１及びＳＦ１１各々のアドレス行程Ｗ１では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−３）番目の表示ラインに属する行電極Ｙ、つまり行電極Ｙ１、Ｙ５、Ｙ９、・・・、Ｙ（ｎ−３）に順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ書込アドレス放電が生起される。かかる書込アドレス放電により、放電セル内に壁電荷が形成され、この放電セルは、サスティン行程Ｉにおいて発光（サスティン放電に伴う発光）可能な状態である点灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような書込アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００９３】
すなわち、アドレス行程Ｗ１では、ＰＤＰ１００の第（４Ｎ−３）番目の表示ラインに属する放電セルのみを対象にして、画素データに応じて選択的に書込アドレス放電を生起せしめることにより、第（４Ｎ−３）番目の表示ラインに属する放電セル各々を点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
【００９４】
又、図２３に示すサブフィールドＳＦ４２、ＳＦ３２、ＳＦ２２及びＳＦ１２各々のアドレス行程Ｗ２では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−２）番目の表示ラインに属する行電極Ｙ、つまり行電極Ｙ２、Ｙ６、Ｙ１０、・・・、Ｙ（ｎ−２）に順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ書込アドレス放電が生起される。かかる書込アドレス放電により、放電セル内に壁電荷が形成され、この放電セルは、サスティン行程Ｉにおいて発光（サスティン放電に伴う発光）可能な状態である点灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような書込アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００９５】
すなわち、アドレス行程Ｗ２では、ＰＤＰ１００の第（４Ｎ−２）番目の表示ラインに属する放電セルのみを対象にして、画素データに応じて選択的に書込アドレス放電を生起せしめることにより、第（４Ｎ−２）番目の表示ラインに属する放電セル各々を点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
【００９６】
又、図２３に示すサブフィールドＳＦ４３、ＳＦ３３、ＳＦ２３及びＳＦ１３各々のアドレス行程Ｗ３では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ−１）番目の表示ラインに属する行電極Ｙ、つまり行電極Ｙ３、Ｙ７、Ｙ１１、・・・、Ｙ（ｎ−１）に順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ書込アドレス放電が生起される。かかる書込アドレス放電により、放電セル内に壁電荷が形成され、この放電セルは、サスティン行程Ｉにおいて発光（サスティン放電に伴う発光）可能な状態である点灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような書込アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００９７】
すなわち、アドレス行程Ｗ３では、ＰＤＰ１００の第（４Ｎ−１）番目の表示ラインに属する放電セルのみを対象にして、画素データに応じて選択的に書込アドレス放電を生起せしめることにより、第（４Ｎ−１）番目の表示ラインに属する放電セル各々を点灯モード又は消灯モードのいずれか一方の状態に設定するのである。
【００９８】
又、図２３に示すサブフィールドＳＦ４４、ＳＦ３４、ＳＦ２４及びＳＦ１４各々のアドレス行程Ｗ４では、行電極Ｙ駆動回路７０が負極性の走査パルスＳＰをＰＤＰ１００の第（４Ｎ）番目の表示ラインに属する行電極Ｙ、つまり行電極Ｙ４、Ｙ８、Ｙ１２、・・・、Ｙｎに順次印加して行く。この間、列電極駆動回路５０は、メモリ４０から読み出された画素駆動データビットＤＢ１〜ＤＢ（ｍ）に対応した１表示ライン分のｍ個の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ１〜Ｄｍ各々に印加する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ書込アドレス放電が生起される。かかる書込アドレス放電により、放電セル内に壁電荷が形成され、この放電セルは、サスティン行程Ｉにおいて発光（サスティン放電に伴う発光）可能な状態である点灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような書込アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００９９】
すなわち、アドレス行程Ｗ４では、ＰＤＰ１００の第（４Ｎ）番目の表示ラインに属する放電セルのみを対象にして、画素データに応じて選択的に書込アドレス放電を生起せしめることにより、第（４Ｎ）番目の表示ラインに属する放電セル各々を点灯モード又は消灯モードのいずれか一方の状態に設定するのである。そして、上記アドレス行程Ｗ１〜Ｗ４各々の直後に実施されるサスティン行程Ｉでは、行電極Ｘ駆動回路８０及び行電極Ｙ駆動回路７０各々が、ＰＤＰ１００の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを所定回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を期間「４」（ＳＦ４４のサスティン行程Ｉでは期間「６」）に亘り継続する。
【０１００】
尚、図２３に示す如き発光駆動シーケンスを採用した場合、上記駆動データ変換回路３０は、上記多階調化画素データＭＤを図２４に示す如きデータ変換テーブルに従って４ビットの画素駆動データＧＤに変換する。
かかる画素駆動データＧＤによれば、図２４に示すように、サブフィールドＳＦ４１〜ＳＦ４４、ＳＦ３１〜ＳＦ３４、ＳＦ２１〜ＳＦ２４、ＳＦ１１〜ＳＦ１４各々の内の１のサブフィールドのアドレス行程Ｗのみで書込アドレス放電（二重丸にて示す）が生起される。この際、１フィールド内において放電セルを点灯モードから消灯モードに推移させることが可能な機会は、１フィールドの先頭のリセット行程Ｒと最後尾の消去行程Ｅだけである。従って、図２４中の二重丸にて示す如きサブフィールドＳＦにて書込アドレス放電が生起されてから、最後尾のＳＦ１４で消去行程Ｅが実行されるまでの間に存在する各サブフィールドのサスティン行程Ｉにて連続してサスティン放電発光（白丸に示す）が為される。この際、前述した如き選択消去アドレス法に基づく駆動と同様に、サスティン放電発光による１フィールド期間内での総発光期間に対応した中間輝度が視覚される。
【０１０１】
ここで、上述した如き選択書込アドレス法を適用した駆動においても、ＰＤＰ１００の画面上下方向において互いに隣接する４つの表示ライン各々に属する放電セル、つまり、
第（４Ｎ−３）番目の表示ラインに属する放電セル、
第（４Ｎ−２）番目の表示ラインに属する放電セル、
第（４Ｎ−１）番目の表示ラインに属する放電セル、
第（４Ｎ）番目の表示ラインの各々に属する放電セル、
各々毎に、画素駆動データＧＤに基づく駆動による１フィールド期間内での総発光期間が互いに異なる。
【０１０２】
例えば、図２４に示される［０１００］なる画素駆動データＧＤによれば、第（４Ｎ−３）番目の表示ラインに属する放電セルは、白丸に示すように、サブフィールドＳＦ３１〜ＳＦ３４、ＳＦ２１〜ＳＦ２４、ＳＦ１１〜ＳＦ１４各々のサスティン行程Ｉにてサスティン放電発光する。一方、第（４Ｎ−２）番目の表示ラインに属する放電セルでは、サブフィールドＳＦ３２〜ＳＦ３４、ＳＦ２１〜ＳＦ２４、ＳＦ１１〜ＳＦ１４各々のサスティン行程Ｉにてサスティン放電発光する。又、第（４Ｎ−１）番目の表示ラインに属する放電セルでは、サブフィールドＳＦ３３及びＳＦ３４、ＳＦ２１〜ＳＦ２４、ＳＦ１１〜ＳＦ１４各々のサスティン行程Ｉにてサスティン放電発光する。そして、第（４Ｎ）番目の表示ラインに属する放電セルでは、サブフィールドＳＦ３４、ＳＦ２１〜ＳＦ２４、ＳＦ１１〜ＳＦ１４各々のサスティン行程Ｉにてサスティン放電発光する。
【０１０３】
よって、図２３の如くサブフィールドＳＦ１４のサスティン行程Ｉ内での発光期間が「６」、その他のサブフィールド各々のサスティン行程Ｉ内での発光期間が「４」であると、［０１００］なる画素駆動データＧＤに応じて生起されるサスティン放電発光による１フィールド期間内での総発光期間は、
第（４Ｎ−３）番目の表示ラインに属する放電セル：「５０」
第（４Ｎ−２）番目の表示ラインに属する放電セル：「４６」
第（４Ｎ−１）番目の表示ラインに属する放電セル：「４２」
第（４Ｎ）番目の表示ラインに属する放電セル    ：「３８」
となる。
【０１０４】
この際、かかる駆動によっても、互いに画面上下方向に隣接する４つの放電セル各々の平均輝度レベルが等しくなるように、ディザ加算画素データにラインオフセットデータＬＤを加算する。
例えば、ＰＤＰ１００の画面上下方向において互いに隣接する放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、並びにこれら４つの放電セル各々の右側に隣接する放電セルＧ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々に対応した画素データＰＤの各々が、図２５に示す如く共に「３２」（１０進数表現）を表す６ビットデータであるとする。先ず、この「３２」を表す画素データＰＤの各々は、図１４に示す如き変換特性を有する第１データ変換回路１１によって「８」を表す５ビットの第１変換画素データＰＤ１に変換される。次に、放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、Ｇ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々に対応した上記第１変換画素データＰＤ１の各々に、図１９に示す如く、「０」又は「２」なるディザ係数、及び「０」、「１」、「２」、「３」なるラインオフセットデータＬＤを夫々加算すると、
「８」を表す［０１０００］なるディザ加算画素データ、
「１１」を表す［０１０１１］なるディザ加算画素データ、
「１０」を表す［０１０１０］なるディザ加算画素データ、
「１３」を表す［０１１０１］なるディザ加算画素データ、
「１０」を表す［０１０１０］なるディザ加算画素データ、
「９」を表す［０１００１］なるディザ加算画素データ、
「１２」を表す［０１１００］なるディザ加算画素データ、
「１１」を表す［０１０１１］なるディザ加算画素データ、
が夫々得られる。
【０１０５】
ここで、上記ディザ加算画素データ各々の下位２ビット分を切り捨てて上位３ビット分を抽出すると、図２５に示す如く、放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、Ｇ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々に対応した、
「２」を表す［０１０］なる多階調化画素データＭＤ（１，１）、
「２」を表す［０１０］なる多階調化画素データＭＤ（２，１）、
「２」を表す［０１０］なる多階調化画素データＭＤ（３，１）、
「３」を表す［０１１］なる多階調化画素データＭＤ（４，１）、
「２」を表す［０１０］なる多階調化画素データＭＤ（１，２）、
「２」を表す［０１０］なる多階調化画素データＭＤ（２，２）、
「３」を表す［０１１］なる多階調化画素データＭＤ（３，２）、
「２」を表す［０１０］なる多階調化画素データＭＤ（４，２）、
が夫々得られる。
【０１０６】
従って、［０１０］なる多階調化画素データＭＤ（１，１）によれば、第（４Ｎ−３）番目の表示ラインに属する放電セルＧ（１，１）では、図２４に示す如く「３４」なる輝度を担う発光が生起される。又、［０１０］なる多階調化画素データＭＤ（２，１）によれば、第（４Ｎ−２）番目の表示ラインに属する放電セルＧ（２，１）では、図２４に示す如く「３０」なる輝度を担う発光が生起される。又、［０１０］なる多階調化画素データＭＤ（３，１）によれば、第（４Ｎ−１）番目の表示ラインに属する放電セルＧ（３，１）は、図２４に示す如く「２６」なる輝度を担う発光が生起される。又、［０１１］なる多階調化画素データＭＤ（４，１）によれば、第（４Ｎ）番目の表示ラインに属する放電セルＧ（４，１）は、図２４に示す如く「３８」なる輝度を担う発光が生起される。又、［０１０］なる多階調化画素データＭＤ（１，２）によれば、第（４Ｎ−３）番目の表示ラインに属する放電セルＧ（１，２）では、図２４に示す如く「３４」なる輝度を担う発光が生起される。又、［０１０］なる多階調化画素データＭＤ（２、２）によれば、第（４Ｎ−２）番目の表示ラインに属する放電セルＧ（２，２）では、図２４に示す如く「３０」なる輝度を担う発光が生起される。又、［０１１］なる多階調化画素データＭＤ（３，２）によれば、第（４Ｎ−１）番目の表示ラインに属する放電セルＧ（３，２）は、図２４に示す如く「４２」なる輝度を担う発光が生起される。又、［０１０］なる多階調化画素データＭＤ（４，２）によれば、第（４Ｎ）番目の表示ラインに属する放電セルＧ（４，２）は、図２４に示す如く「２２」なる輝度を担う発光が生起される。
【０１０７】
従って、輝度レベル「３２」を表す画素データＰＤが供給されると、ＰＤＰ１００の画面内において互いに隣接する放電セルＧ（１，１）、Ｇ（２，１）、Ｇ（３，１）、Ｇ（４，１）、Ｇ（１，２）、Ｇ（２，２）、Ｇ（３，２）、Ｇ（４，２）各々では、
Ｇ（１，１）：輝度レベル「３４」
Ｇ（２，１）：輝度レベル「３０」
Ｇ（３，１）：輝度レベル「２６」
Ｇ（４，１）：輝度レベル「３８」
Ｇ（１，２）：輝度レベル「３４」
Ｇ（２，２）：輝度レベル「３０」
Ｇ（３，２）：輝度レベル「４２」
Ｇ（４，２）：輝度レベル「２２」
を表現する発光が為されるのである。
【０１０８】
これら８つの放電セルＧを１単位として眺めた場合、各輝度レベルの平均値である輝度レベル「３２」が視覚される。つまり、入力映像信号（画素データＰＤ）によって示される輝度が表現されるのである。
以上の如く、選択書込アドレス法を採用した場合においても、図２１及び図２２に示す如き１７通り（輝度レベル０は図示せず）の中間輝度レベルを表現することが可能となる。この際、画面上下方向において互いに隣接する４つの放電セルＧ各々に対応した画素データにラインオフセットデータＬＤを加算すると共に、２行×２列分の画素データ毎に図１５に示す如きディザ係数を加算するようにしたので、より良好にディザパターンを抑制することができる。
【０１０９】
又、図１３に示すプラズマディスプレイ装置においてＰＤＰ１００を駆動するにあたり、図２６に示す如き発光駆動シーケンスを採用しても良い。
図２６に示す発光駆動シーケンスにおいては、１フィールドの表示期間をサブフィールド群ＳＦ１〜サブフィールド群ＳＦ４に分割し、各サブフィールド毎に下記の如き各種駆動行程を実施する。尚、サブフィールド群ＳＦ１はサブフィールドＳＦ１１〜ＳＦ１４、サブフィールド群ＳＦ２はサブフィールドＳＦ２１〜ＳＦ２４、サブフィールド群ＳＦ３はサブフィールドＳＦ３１〜ＳＦ３４、サブフィールド群ＳＦ４はサブフィールドＳＦ４１〜ＳＦ４４からなる。この際、サブフィールド群ＳＦ１では前述した如き選択書込アドレス法に基づく駆動を行い、サブフィールド群ＳＦ２〜ＳＦ４では、選択消去アドレス法に基づく駆動を行う。
【０１１０】
先ず、先頭のサブフィールドＳＦ１１では、ＰＤＰ１００の全ての放電セルを消灯モード（壁電荷が消去された状態）に初期化するリセット行程Ｒ、第（４Ｎ）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に書込アドレス放電せしめてこれを点灯モードに推移させるアドレス行程ＷＡ４と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。サブフィールドＳＦ１２では、第（４Ｎ−１）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に書込アドレス放電せしめてこれを点灯モードに推移させるアドレス行程ＷＡ３と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。サブフィールドＳＦ１３では、第（４Ｎ−２）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に書込アドレス放電せしめてこれを点灯モードに推移させるアドレス行程ＷＡ２と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。サブフィールドＳＦ１４では、第（４Ｎ−３）番目の表示ラインに属する放電セルを画素駆動データに応じて選択的に書込アドレス放電せしめてこれを点灯モードに推移させるアドレス行程ＷＡ１と、点灯モードにある放電セルのみを期間「６」に亘り継続して放電発光せしめるサスティン行程Ｉと、を実行する。
【０１１１】
又、サブフィールドＳＦ２１、ＳＦ３１及びＳＦ４１各々では、画素駆動データに応じて第（４Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消去アドレス放電せしめてこれを消灯モードに推移させるアドレス行程ＷＢ１と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。サブフィールドＳＦ２２、ＳＦ３２及びＳＦ４２各々では、画素駆動データに応じて第（４Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消去アドレス放電せしめてこれを消灯モードに推移させるアドレス行程ＷＢ２と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。サブフィールドＳＦ２３、ＳＦ３３及びＳＦ４３各々では、画素駆動データに応じて第（４Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消去アドレス放電せしめてこれを消灯モードに推移させるアドレス行程ＷＢ３と、点灯モードにある放電セルのみを期間「２」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。サブフィールドＳＦ２４、ＳＦ３４及びＳＦ４４各々では、、画素駆動データに応じて第（４Ｎ）番目の表示ラインに属する放電セル各々を選択的に消去アドレス放電せしめてこれを消灯モードに推移させるアドレス行程ＷＢ４と、点灯モードにある放電セルのみを期間「１０」に亘り継続して放電発光せしめるサスティン行程Ｉとを実行する。
【０１１２】
図２６に示す如き発光駆動シーケンスを採用した場合、上記駆動データ変換回路３０は、上記多階調化画素データＭＤを図２７に示す如きデータ変換テーブルに従って４ビットの画素駆動データＧＤに変換する。かかる画素駆動データＧＤに応じて、１フィールド表示期間内において図２７に示す如き発光駆動が為される。
【０１１３】
図２７に示す駆動では、１フィールド内の１のサブフィールドにて書込アドレス放電が生起され（二重丸にて示す）、それ以降、消去アドレス放電が生起される（黒丸にて示す）までの間に存在するサブフィールドＳＦのサスティン行程Ｉにおいてサスティン放電発光（白丸に示す）が為される。この際、最低輝度を表す［００００００］なる画素駆動データＧＤによれば、放電セルを点灯モード状態に設定させる書込アドレス放電が１フィールド表示期間を通して一切為されない。よって、１フィールド表示期間を通して放電セルのサスティン放電発光が一切為されないので輝度「０」が表現される。又、［００００］よりも高輝度を表す［１１００］、［１０１０］、［１００１］、又は［１０００］なる画素駆動データＧＤによれば、
第（４Ｎ−３）番目の表示ラインに属する放電セルはサブフィールドＳＦ１４、
第（４Ｎ−２）番目の表示ラインに属する放電セルはサブフィールドＳＦ１３、
第（４Ｎ−１）番目の表示ラインに属する放電セルはサブフィールドＳＦ１２、
第（４Ｎ）番目の表示ラインに属する放電セルはサブフィールドＳＦ１１、
の各アドレス行程ＷＡのみで書込アドレス放電（二重丸にて示す）が生起され、点灯モードに設定される。そして、サブフィールドＳＦ２１以降の１のサブフィールドのアドレス行程ＷＢにおいて消去アドレス放電（黒丸にて示す）が生起されるまでの間に存在するサスティン行程Ｉにおいてサスティン放電発光（白丸に示す）が為される。
【０１１４】
よって、［１１００］なる画素駆動データＧＤによれば、
第（４Ｎ−３）番目の表示ラインに属する放電セルは輝度レベル「６」、
第（４Ｎ−２）番目の表示ラインに属する放電セルは輝度レベル「１０」、
第（４Ｎ−１）番目の表示ラインに属する放電セルは輝度レベル「１４」、
第（４Ｎ）番目の表示ラインに属する放電セルは輝度レベル「１８」、
を表す発光が為される。
【０１１５】
又、［１０１０］なる画素駆動データＧＤによれば、
第（４Ｎ−３）番目の表示ラインに属する放電セルは輝度レベル「２２」、
第（４Ｎ−２）番目の表示ラインに属する放電セルは輝度レベル「２６」、
第（４Ｎ−１）番目の表示ラインに属する放電セルは輝度レベル「３０」、
第（４Ｎ）番目の表示ラインに属する放電セルは輝度レベル「３４」、
を表す発光が為される。
【０１１６】
又、［１００１］なる画素駆動データＧＤによれば、
第（４Ｎ−３）番目の表示ラインに属する放電セルは輝度レベル「３８」、
第（４Ｎ−２）番目の表示ラインに属する放電セルは輝度レベル「４２」、
第（４Ｎ−１）番目の表示ラインに属する放電セルは輝度レベル「４６」、
第（４Ｎ）番目の表示ラインに属する放電セルは輝度レベル「５０」、
を表す発光が為される。
【０１１７】
そして、［１０００］なる画素駆動データＧＤによれば、
第（４Ｎ−３）番目の表示ラインに属する放電セルは輝度レベル「５４」、
第（４Ｎ−２）番目の表示ラインに属する放電セルは輝度レベル「５６」、
第（４Ｎ−１）番目の表示ラインに属する放電セルは輝度レベル「５８」、
第（４Ｎ）番目の表示ラインに属する放電セルは輝度レベル「６０」、
を表す発光が為される。
【０１１８】
以上の如く、図２６及び図２７に示す如き駆動によっても、ＰＤＰ１００の第（４Ｎ−３）番目の表示ライン、第（４Ｎ−２）番目の表示ライン、第（４Ｎ−１）番目の表示ライン、及び第（４Ｎ）番目の表示ライン毎に、互いに異なる４つの輝度レベルを表現すべき発光駆動が為される。そして、画面上下方向において互いに隣接する４つの放電セルＧを１単位として眺めた場合には、この１単位内で各放電セルＧ毎に表現される輝度レベルの平均値に応じた図２１及び図２２に示す如き１７通りの中間輝度レベルが表現される。この際、画面上下方向において互いに隣接する４つの放電セルＧ各々に対応した画素データにラインオフセットデータＬＤを加算すると共に、２行×２列分の画素データ毎に図１５に示す如きディザ係数を加算するようにしたので、より良好にディザパターンを抑制することができる。
【０１１９】
又、上記実施例では、ＰＤＰ１００の画面上下方向にて互いに隣接する４つの表示ライン各々において表現すべき輝度レベルを互いに異ならせるべき駆動を実施しているが、８つの表示ライン各々において表現すべき輝度レベルを互いに異ならせる駆動を実施するようにしても良い。
図２８は、このような駆動を実施するプラズマディスプレイ装置の構成を示す図である。
【０１２０】
図２８において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板（図示せぬ）と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板（図示せぬ）とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ１〜Ｄｍが形成されている。尚、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎは、一対の行電極Ｘ及びＹにてＰＤＰ１０の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部（放電空間を含む）に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）がマトリクス状に形成されているのである。
【０１２１】
画素データ変換回路１２は、入力映像信号を各画素毎の例えば８ビットの画素データＰＤに変換してこれを第１データ変換回路１３に供給する。第１データ変換回路１３は、８ビットの画素データＰＤを図２９に示す如き変換特性に従って９ビットの第１変換画素データＰＤ１に変換し、これを多階調化処理回路２５に供給する。
【０１２２】
多階調化処理回路２５は、誤差拡散処理回路２０１、加算器２０２、下位ビット切り捨て回路２０３、ラインオフセットデータ生成回路２１１、及びディザマトリクス回路２２０から構成される。
誤差拡散処理回路２０１は、第１変換画素データＰＤ１の上位７ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記第１変換画素データＰＤ１の各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に９ビットよりも少ない７ビット分の表示データにて、上記９ビット分の第１変換画素データＰＤ１と同等の輝度階調表現が可能になる。誤差拡散処理回路２０１は、上述した如き誤差拡散処理によって得られた７ビットの誤差拡散処理画素データを加算器２０２に供給する。
【０１２３】
ラインオフセットデータ生成回路２１１は、図３０に示す如く、ＰＤＰ１００の第（８Ｎ−７）番目の表示ライン［Ｎ：（１／８）・ｎ以下の自然数］に対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「０」を表すラインオフセットデータＬＤを生成してこれを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ−６）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「４」を表すラインオフセットデータＬＤを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ−５）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「８」を表すラインオフセットデータＬＤを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ−４）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「１２」を表すラインオフセットデータＬＤを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ−３）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「１６」を表すラインオフセットデータＬＤを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ−２）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「２０」を表すラインオフセットデータＬＤを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ−１）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「２４」を表すラインオフセットデータＬＤを加算器２０２に供給する。又、ラインオフセットデータ生成回路２１１は、第（８Ｎ）番目の表示ラインに対応した誤差拡散処理画素データが誤差拡散処理回路２０１から出力された場合には「２８」を表すラインオフセットデータＬＤを加算器２０２に供給する。
【０１２４】
ディザマトリクス回路２２０は、互いに画面の上下左右方向に隣接する４つの画素からなる画素群毎に、その画素群内の各画素に対応させて図１５に示す如き「０」又は「２」（１０進数表現）なるディザ係数を発生し、これを加算器２００に供給する。尚、ディザマトリクス回路２２０は、各画素群内の画素各々に対するディザ係数の割り当てを図１５に示す如くフィールド毎に変更する。
【０１２５】
加算器２０２は、上記誤差拡散処理回路２０１から供給された第１変換画素データＰＤ１に上記ディザ係数を加算してディザ加算画素データを求める。更に、加算器２０２は、かかるディザ加算画素データに上記ラインオフセットデータＬＤを加算したものを下位ビット切り捨て回路２０３に供給する。
下位ビット切り捨て回路２０３は、ラインオフセットデータＬＤが加算されたディザ加算画素データの下位３ビット分を切り捨て、残りの上位４ビット分を多階調化画素データＭＤとして駆動データ変換回路３１に供給する。
【０１２６】
駆動データ変換回路３１は、４ビットの多階調化画素データＭＤを１３ビットの画素駆動データＧＤに変換してこれをメモリ４１に供給する。
尚、この１３ビットの画素駆動データＧＤは、１３ビットの内の１つのビットのみが論理レベル１となり、他のビットは全て論理レベル０となる。この際、上記多階調化画素データＭＤによって表される輝度レベルに応じたビット桁が論理レベル１となる。
【０１２７】
メモリ４１は、１３ビットの画素駆動データＧＤを順次取り込んで記憶する。そして、１画像フレーム（ｎ行×ｍ列）分の画素駆動データＧＤ１、１〜ＧＤｎ、ｍの書き込みが終了する度に、メモリ４１は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々を各ビット桁（第１〜第１３ビット）毎に分離し、夫々、図３１に示す如きサブフィールドＳＦ０、ＳＦ１、サブフィールド群ＳＦ２〜ＳＦ１１に対応させて１表示ライン分ずつ読み出す。メモリ４１は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５１に供給する。すなわち、先ず、サブフィールドＳＦ０において、メモリ４１は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第１ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５１に供給する。次に、サブフィールドＳＦ１において、メモリ４１は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第２ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５１に供給する。次に、サブフィールド群ＳＦ２において、メモリ４１は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第３ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５１に供給する。以下、同様にしてメモリ４１は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第４ビット〜第１２ビットの各々をサブフィールド群ＳＦ３〜ＳＦ１１に夫々対応させて１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５１に供給するのである。
【０１２８】
駆動制御回路６１は、図３１に示されるが如き発光駆動シーケンスに従って上記ＰＤＰ１００を階調駆動させるべき各種タイミング信号を、列電極駆動回路５１、行電極Ｙ駆動回路７１及び行電極Ｘ駆動回路８１の各々に供給する。
図３１に示す発光駆動シーケンスにおいては、１フィールドの表示期間をサブフィールドＳＦ０、ＳＦ１及びサブフィールド群ＳＦ２〜ＳＦ１１に分割し、各サブフィールド毎に下記の如き各種駆動行程を実施する。
【０１２９】
先ず、図３１に示すサブフィールドＳＦ０では、ＰＤＰ１００の全ての放電セルを点灯モードに初期化するリセット行程Ｒ、上記画素駆動データに応じて選択的に各放電セルを消灯モードに推移せしめるアドレス行程Ｗ０及び点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉを実行する。
【０１３０】
サブフィールドＳＦ１では、画素駆動データに応じて選択的に各放電セルを消灯モードに推移せしめるアドレス行程Ｗ０と、点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉを実行する。
サブフィールドＳＦ２１では、アドレス行程Ｗ８〜Ｗ５各々、及び点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉとを順次実行する。アドレス行程Ｗ８では、ＰＤＰ１００の第（８Ｎ）番目の表示ライン［Ｎ：（１／８）・ｎ以下の自然数］に属する放電セル各々を選択的に消灯モードに推移せしめる。又、アドレス行程Ｗ７では、第（８Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめる。又、アドレス行程Ｗ６では、第（８Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめる。又、アドレス行程Ｗ５では、第（８Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめる。
【０１３１】
サブフィールドＳＦ２２では、アドレス行程Ｗ４〜Ｗ１各々、及び点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉを順次実行する。アドレス行程Ｗ４では、ＰＤＰ１００の第（８Ｎ−４）番目の表示ライン［Ｎ：１〜（１／８）・ｎ］に属する放電セル各々を選択的に消灯モードに推移せしめる。又、アドレス行程Ｗ３では、第（８Ｎ−５）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめる。又、アドレス行程Ｗ２では、第（８Ｎ−６）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめる。又、アドレス行程Ｗ１では、第（８Ｎ−７）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめる。
【０１３２】
サブフィールドＳＦ３１では、第（８Ｎ）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ８と、第（８Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ７と、点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉとを順次実行する。
【０１３３】
サブフィールドＳＦ３２では、第（８Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ６と、第（８Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ５と、点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉとを順次実行する。
【０１３４】
サブフィールドＳＦ３３では、第（８Ｎ−４）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４及び第（８Ｎ−５）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３と、点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉを順次実行する。
【０１３５】
サブフィールドＳＦ３４では、第（８Ｎ−６）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２及び第（８Ｎ−７）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１と、点灯モードにある放電セルのみを期間「３」に亘り継続して放電発光せしめるサスティン行程Ｉを順次実行する。
【０１３６】
サブフィールドＳＦ４１、ＳＦ５１、ＳＦ６１、ＳＦ７１、ＳＦ８１、ＳＦ９１、ＳＦ１０１、ＳＦ１１１各々では、第（８Ｎ）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ８と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４２、ＳＦ５２、ＳＦ６２、ＳＦ７２、ＳＦ８２、ＳＦ９２、ＳＦ１０２、ＳＦ１１２各々では、第（８Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ７と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４３、ＳＦ５３、ＳＦ６３、ＳＦ７３、ＳＦ８３、ＳＦ９３、ＳＦ１０３、ＳＦ１１３各々では、第（８Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ６と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４４、ＳＦ５４、ＳＦ６４、ＳＦ７４、ＳＦ８４、ＳＦ９４、ＳＦ１０４、ＳＦ１１４各々では、第（８Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ５と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４５、ＳＦ５５、ＳＦ６５、ＳＦ７５、ＳＦ８５、ＳＦ９５、ＳＦ１０５、ＳＦ１１５各々では、第（８Ｎ−４）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４６、ＳＦ５６、ＳＦ６６、ＳＦ７６、ＳＦ８６、ＳＦ９６、ＳＦ１０６、ＳＦ１１６各々では、第（８Ｎ−５）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４７、ＳＦ５７、ＳＦ６７、ＳＦ７７、ＳＦ８７、ＳＦ９７、ＳＦ１０７、ＳＦ１１７各々では、第（８Ｎ−６）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２と、サスティン行程Ｉとを実行する。サブフィールドＳＦ４８、ＳＦ５８、ＳＦ６８、ＳＦ７８、ＳＦ８８、ＳＦ９８、ＳＦ１０８、ＳＦ１１８各々では、第（８Ｎ−７）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１と、サスティン行程Ｉとを実行する。
【０１３７】
尚、サブフィールド群ＳＦ４１〜ＳＦ４７の各サスティン行程Ｉでは期間「３」、サブフィールド群ＳＦ４８〜ＳＦ５７の各サスティン行程Ｉでは期間「４」に亘り点灯モードにある放電セルのみを継続して放電発光せしめる。又、サブフィールド群ＳＦ５８〜ＳＦ６７の各サスティン行程Ｉでは期間「５」、サブフィールド群ＳＦ６８〜ＳＦ７７の各サスティン行程Ｉでは期間「７」に亘り点灯モードにある放電セルのみを継続して放電発光せしめる。又、サブフィールド群ＳＦ７８〜ＳＦ８７の各サスティン行程Ｉでは期間「１０」、サブフィールド群ＳＦ８８〜ＳＦ９７の各サスティン行程Ｉでは期間「１２」に亘り点灯モードにある放電セルのみを継続して放電発光せしめる。又、サブフィールド群ＳＦ９８〜ＳＦ１０７の各サスティン行程Ｉでは期間「１５」、サブフィールド群ＳＦ１０８〜ＳＦ１１７内の各サスティン行程Ｉでは期間「１９」に亘り点灯モードにある放電セルのみを継続して放電発光せしめる。
【０１３８】
そして、最後尾のサブフィールドＳＦ１１８では、点灯モードにある放電セルのみを期間「１７８」に亘り継続して放電発光せしめるサスティン行程Ｉのみを実行する。
すなわち、サブフィールドＳＦ０、ＳＦ１及びサブフィールド群ＳＦ１〜ＳＦ１１各々に割り当てられている発光期間の比は、
［３：３：６：１２：２５：３３：４２：５９：８２：９９：１２４：３１１］
の如く非線形特性となっている。
【０１３９】
かかる駆動により、例えばサブフィールドＳＦ４１のアドレス行程Ｗ８のみで放電セルが消灯モードに設定されると、第（８Ｎ）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ）番目の表示ラインに属する放電セル各々は、輝度レベル「２４」を担う発光を行うことになる。又、サブフィールドＳＦ４２のアドレス行程Ｗ７のみで放電セルが消灯モードに設定されると、第（８Ｎ−１）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４及びＳＦ４１各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−１）番目の表示ラインに属する放電セル各々は、輝度レベル「２７」を担う発光を行うことになる。
【０１４０】
又、サブフィールドＳＦ４３のアドレス行程Ｗ６のみで放電セルが消灯モードに設定されると、第（８Ｎ−２）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４２各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−２）番目の表示ラインに属する放電セル各々は、輝度レベル「３０」を担う発光を行うことになる。
【０１４１】
又、サブフィールドＳＦ４４のアドレス行程Ｗ５のみで放電セルが消灯モードに設定されると、第（８Ｎ−３）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４３各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−３）番目の表示ラインに属する放電セル各々は、輝度レベル「３３」を担う発光を行うことになる。
【０１４２】
又、サブフィールドＳＦ４５のアドレス行程Ｗ４のみで放電セルが消灯モードに設定されると、第（８Ｎ−４）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−４）番目の表示ラインに属する放電セル各々は、輝度レベル「３６」を担う発光を行うことになる。
【０１４３】
又、サブフィールドＳＦ４６のアドレス行程Ｗ３のみで放電セルが消灯モードに設定されると、第（８Ｎ−５）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４５各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−５）番目の表示ラインに属する放電セル各々は、輝度レベル「３９」を担う発光を行うことになる。
【０１４４】
又、サブフィールドＳＦ４７のアドレス行程Ｗ２のみで放電セルが消灯モードに設定されると、第（８Ｎ−６）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４６各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−６）番目の表示ラインに属する放電セル各々は、輝度レベル「４２」を担う発光を行うことになる。
【０１４５】
又、サブフィールドＳＦ４８のアドレス行程Ｗ１のみで放電セルが消灯モードに設定されると、第（８Ｎ−７）番目の表示ラインに属する放電セル各々はサブフィールドＳＦ０、ＳＦ１、ＳＦ２１、ＳＦ２２、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４７各々のサスティン行程Ｉにてサスティン放電発光する。これにより、第（８Ｎ−７）番目の表示ラインに属する放電セル各々は、輝度レベル「４５」を担う発光を行うことになる。
【０１４６】
このように、図３１に示す発光駆動シーケンスによれば、互いに隣接する８つの表示ライン各々において、表現すべき輝度レベルを互いに異ならせた駆動が為されるのである。
要するに、先ず、ＰＤＰ１００の
第［Ｍ・（ｋ−１）＋１］番目の表示ラインからなる表示ライン群、
第［Ｍ・（ｋ−１）＋２］番目の表示ラインからなる表示ライン群、
第［Ｍ・（ｋ−１）＋３］番目の表示ラインからなる表示ライン群、
・
・
・
第［Ｍ・（ｋ−１）＋Ｍ］番目の表示ラインからなる表示ライン群、
（Ｍは自然数、ｋはｎ／Ｍ以下の自然数）
なる表示ライン群の各々に対応した画素データに夫々異なるラインオフセット値を加算して多階調化画素データを得る。そして、１フィールドを構成する複数のサブフィールド各々の内のＭ個のサブフィールド各々にＭ個の上記表示ライン群を夫々対応させ、各表示ライン群に対する発光駆動を順次実行することにより、互いに隣接するＭ個の表示ラインの各々において表現すべき輝度レベルを互いに異ならせれば良いのである。
【０１４７】
尚、図３１は選択消去アドレス法に基づく発光駆動シーケンスを示すものであるが、図３１に代わり図３２に示す発光駆動シーケンスを採用して選択書込アドレス法に適用させるようにしても良い。尚、図３２において、ＳＦ１２のアドレス行程Ｗ０とサスティン行程Ｉを各々ＳＦ１１１〜ＳＦ１１８のように分割するようにしても良い。
【図面の簡単な説明】
【図１】サブフィールド法に基づく発光駆動シーケンスの一例を示す図である。
【図２】図１に示される発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である。
【図３】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図４】図３に示される駆動データ変換回路３におけるデータ変換テーブルと、１フィールド期間内での発光駆動パターンを示す図である。
【図５】選択消去アドレス法を採用してＰＤＰ１００を駆動する際の発光駆動シーケンスの一例を示す図である。
【図６】図５に示す発光駆動シーケンスに従ってサブフィールドＳＦ０及びＳＦ１１〜ＳＦ１４各々でＰＤＰ１００に印加される各種駆動パルスとその印加タイミングを示す図である。
【図７】互いに隣接する４つの放電セル各々に対応した画素データＰＤが全て輝度レベル「９」を表す場合に、図３に示されるプラズマディスプレイ装置を選択消去アドレス法を採用して駆動する際の動作を示す図である。
【図８】画面上下方向において互いに隣接している４つの放電セル各々で表現される４階調分の輝度レベルを模式的に表す図である。
【図９】画面上下方向において互いに隣接している４つの放電セル各々による発光輝度パターンと、各発光輝度パターン毎に表現される輝度レベルとを模式的に表す図である。
【図１０】画面上下方向において互いに隣接している４つの放電セル各々による発光輝度パターンと、各発光輝度パターン毎に表現される輝度レベルとを模式的に表す図である。
【図１１】１フィールド毎にラインオフセットデータＬＤ及び発光駆動シーケンスを変更してＰＤＰ１００を駆動する際のラインオフセットデータＬＤ及び発光駆動シーケンスの一例を示す図である。
【図１２】図１１に示す駆動を実施した際に、画面上下方向において互いに隣接している４つの放電セル各々で表現される４階調分の輝度レベルを模式的に各フィールド毎に表す図である。
【図１３】本発明による他の実施例による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図１４】図１３に示す第１データ変換回路１１におけるデータ変換特性を示す図である。
【図１５】図１３に示すディザマトリクス回路２２０が発生するディザ係数の一例を示す図である。
【図１６】図１３に示される駆動データ変換回路３０におけるデータ変換テーブルと、１フィールド期間内での発光駆動パターンを示す図である。
【図１７】選択消去アドレス法を採用してＰＤＰ１００を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１８】図１７に示す発光駆動シーケンスに従ってサブフィールドＳＦ０及びＳＦ１１〜ＳＦ１４各々でＰＤＰ１００に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１９】互いに隣接する８つの放電セルの各々に対応した画素データＰＤが全て輝度レベル「３２」を表す場合に、図１３に示されるプラズマディスプレイ装置を選択消去アドレス法を採用して駆動する際の動作を示す図である。
【図２０】図１３に示されるプラズマディスプレイ装置において、画面上下方向に互いに隣接している４つの放電セル各々で表現される４階調分の輝度レベルを模式的に表す図である。
【図２１】図１３に示されるプラズマディスプレイ装置における４つの放電セル各々による発光輝度パターンと、各発光輝度パターン毎に表現される輝度レベルとを模式的に表す図である。
【図２２】図１３に示されるプラズマディスプレイ装置における４つの放電セル各々による発光輝度パターンと、各発光輝度パターン毎に表現される輝度レベルとを模式的に表す図である。
【図２３】選択書込アドレス法を採用してＰＤＰ１００を駆動する際の発光駆動シーケンスの一例を示す図である。
【図２４】選択書込アドレス法を採用した場合に図１３に示される駆動データ変換回路３０において用いられるデータ変換テーブルと、１フィールド期間内での発光駆動パターンを示す図である。
【図２５】互いに隣接する８つの放電セルの各々に対応した画素データＰＤが全て輝度レベル「３２」を表す場合に、図１３に示されるプラズマディスプレイ装置を選択書込アドレス法を採用して駆動する際の動作を示す図である。
【図２６】選択書込アドレス法及び選択消去アドレス法を組み合わせてＰＤＰ１００を駆動する際の発光駆動シーケンスの一例を示す図である。
【図２７】図２６に示す発光駆動シーケンスに従ってＰＤＰ１００を駆動する際に駆動データ変換回路３０において用いられるデータ変換テーブルと、１フィールド期間内での発光駆動パターンを示す図である。
【図２８】本発明による他の実施例による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図２９】図２８に示される第１データ変換回路１３におけるデータ変換特性を示す図である。
【図３０】画面上下方向において互いに隣接している８つの放電ライン各々に対応したオフセットデータＬＤの一例を示す図である。
【図３１】図２８に示されるＰＤＰ１００を選択消去アドレス法に基づいて駆動する際の発光駆動シーケンスの一例を示す図である。
【図３２】図２８に示されるＰＤＰ１００を選択書込アドレス法に基づいて駆動する際の発光駆動シーケンスの一例を示す図である。
【主要部分の符号の説明】
２        多階調化処理回路
３        駆動データ変換回路
６        駆動制御回路
２１      ラインオフセットデータ生成回路
１００    ＰＤＰ
２２０    ディザマトリクス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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