(57)【要約】【課題】パッケージ性能が低下したり、チップの製造工程を増加させることなく、フィラーからの応力によるＩＣチップの特性変動を抑制できる樹脂封止型半導体装置を提供する。【解決手段】ＩＣチップが封止用樹脂により封止されてなる樹脂封止型半導体装置において、ＩＣチップに形成されているその素子特性の変動が回路特性に影響を与えるバイポーラトランジスタのエミッタ、コレクタの接続を従来と逆に接続した構造とする。すなわち、そのバイポーラトランジスタを素子領域にてＮ＋型埋め込み層３の上に形成されたエミッタ領域４と、エミッタ領域４の表層内部に形成されたベース領域６と、ベース領域６の表層内部に形成されたコレクタ領域７とを有する構造とする。さらに、素子領域がトレンチ１０に形成された絶縁膜１１により他の素子領域と電気的に分離された構造とする。【選択図】        図１
2004253465.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを有するＩＣチップ（Ｊ３）が封止用樹脂（Ｊ８）により封止されてなる樹脂封止型半導体装置において、
前記バイポーラトランジスタは、半導体層（１）と、前記半導体層（１）の上に形成された第１の絶縁膜（２）と、前記第１の絶縁膜（２）の上に形成されたＮ型導電型層（３）とを有して構成される半導体基板（５）と、
前記Ｎ型導電型層（３）の上に形成された導電型がＮ型であるエミッタ領域（４）と、前記エミッタ領域（４）の表層内に形成された導電型がＰ型であるベース領域（６）と、
前記ベース領域（６）の表層内に形成された導電型がＮ型であるコレクタ領域（７）と、
前記エミッタ領域（４）、前記ベース領域（６）、及び前記コレクタ領域（７）が形成された素子領域を他の領域と電気的に分離するように、前記半導体基板（５）の表面から前記第１の絶縁膜（２）に到達する深さのトレンチ（１０）の内部に形成された第２の絶縁膜（１１）とを有し、
前記ベース領域（６）と前記エミッタ領域（４）とにより構成されるＰＮ接合面（６ａ、６ｂ、６ｃ）のうち、前記ベース領域（６）の底面における前記ＰＮ接合面（６ａ）にのみベース電流が流れる構造であることを特徴とする樹脂封止型半導体装置。
【請求項２】
前記バイポーラトランジスタは、前記半導体基板（５）の上に形成され、前記ベース領域（６）に電気的に接続されたベース電極及び前記コレクタ領域（７）に電気的に接続されたコレクタ電極と、
前記コレクタ電極及び前記ベース電極の上に形成された層間絶縁膜（２１）と、
前記層間絶縁膜（２１）の上に形成された配線層とを有しており、
前記層間絶縁膜（２１）の上に、前記配線層と基板表面からの高さが同じ位置であって、前記ベース領域（６）の底面での前記ベース領域（６）と前記エミッタ領域（４）とにより構成されるＰＮ接合面（６ａ）を完全に覆うように配置され、かつ、前記配線層と電気的に独立したダミー配線層（２２）を有することを特徴とする請求項１に記載された樹脂封止型半導体装置。
【請求項３】
半導体基板（Ｊ１４）に形成された第１導電型のコレクタ領域（Ｊ１３）と、前記コレクタ領域（Ｊ１３）の表層内に形成された第２導電型のベース領域（Ｊ１６）と、前記ベース領域（Ｊ１６）の表層内に形成された第２導電型のエミッタ領域（Ｊ１７）と、前記半導体基板（Ｊ１４）の表面上に形成された前記ベース領域（Ｊ１６）に電気的に接続されたベース電極及び前記エミッタ領域（Ｊ１７）に電気的に接続されたエミッタ電極と、前記ベース電極及び前記エミッタ電極の上に形成された層間絶縁膜（２１）と、前記層間絶縁膜（２１）の上に形成された配線層とを有する構造のバイポーラトランジスタを備えるＩＣチップ（Ｊ３）が封止用樹脂（Ｊ８）により封止されてなる樹脂封止型半導体装置において、
前記層間絶縁膜（２１）の上に、前記配線層と基板表面からの高さが同じ位置であって、ベース電流が流れる前記ベース領域（Ｊ１６）と前記エミッタ領域（Ｊ１７）とにより構成されるＰＮ接合面（Ｊ１７ｂ）を完全に覆うように配置され、かつ、前記配線層と電気的に独立したダミー配線層（２２）を有することを特徴とする樹脂封止型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、樹脂封止型半導体装置に関するものである。
【０００２】
【従来の技術】
図７に樹脂封止型半導体装置Ｊ１の断面図を示す。樹脂封止型半導体装置Ｊ１はリードフレームＪ２の一面上にＩＣチップＪ３が搭載されており、前記リードフレームＪ２と前記ＩＣチップＪ３とがワイヤＪ６により接続され、前記リードフレームＪ２と前記ＩＣチップＪ３と前記ワイヤＪ６とが、フィラー入りの封止用樹脂Ｊ８によって封止されている。
【０００３】
具体的には、リードフレームＪ２は中央にＩＣチップＪ３を固定するためのアイランド部Ｊ２ａを備え、このアイランド部Ｊ２ａの周辺にリード部Ｊ２ｂとを備えている。このアイランド部Ｊ２ａの一面上にＩＣチップＪ３の裏面側が導電性接着剤Ｊ４を介して固定されている。また、リード部Ｊ２ｂとＩＣチップＪ３の表面上に形成されたボンディングパッドＪ５とがワイヤＪ６にて電気的に接続されている。
【０００４】
そして、これらのリードフレームＪ２、ＩＣチップＪ３及びワイヤＪ６がフィラーを含有する封止用樹脂Ｊ８によって封止されている。ただし、リード部Ｊ２ｂのうちＩＣチップＪ３と離れた側の端部は露出している。
【０００５】
なお、封止用樹脂Ｊ８にフィラーが含まれているのは、例えばシリコン等のフィラーを含ませることで、封止用樹脂Ｊ８の熱膨張係数をＩＣチップＪ３と同程度にし、温度変化時にＩＣチップＪ３等と封止用樹脂Ｊ８との間の熱膨張差により、ワイヤの断線等の不具合の発生を防止するためである。
【０００６】
このように構成された樹脂封止型半導体装置において、従来では、ＩＣチップＪ３をフィラー入りの封止用樹脂Ｊ８により封止し、樹脂封止型半導体装置Ｊ１を製造すると、以下に説明するように、封止を行う前と比較して、ＩＣチップＪ３中の半導体素子の素子特性が変動するという問題があった。特に、ＩＣチップＪ３がバンドギャップ型基準電圧源等の精度が必要な回路を有する場合では、このように樹脂封止後に半導体素子の素子特性が変動してしまうと、回路特性に誤差が生じるため、高精度が要求される環境下では、このようなバンドギャップ型基準電圧源等の回路を使用できない。
【０００７】
ここで、図８にバンドギャップ型基準電圧源の回路図を示し、図９にこの回路を構成するトランジスタの断面図を示す。バンドギャップ型基準電圧電源は、図８に示すように、例えば直列に接続された抵抗Ｒ１及びトランジスタＴｒ１と、直列に接続された抵抗Ｒ２、トランジスタＴｒ２、及び抵抗Ｒ３と、トランジスタＴｒ３とが並列に接続されている。また、トランジスタＴｒ１のベースとトランジスタＴｒ２のベースとが接続されており、トランジスタＴｒ１のコレクタ−ベース間がショートされた構成となっている。
【０００８】
また、図９にＮＰＮ型バイポーラトランジスタの断面図（図（ｂ））を、回路記号（図（ａ））と共に示す。トランジスタＴｒ１としては、例えば、図９に示すようなＮＰＮ型バイポーラトランジスタが用いられる。
【０００９】
トランジスタＴｒ１は、図９（ｂ）に示すように、Ｐ−型シリコン基板Ｊ１１と、Ｐ−型シリコン基板Ｊ１１の上に形成されたＮ＋型埋め込み層Ｊ１２と、Ｎ＋型埋め込み層Ｊ１２の上に形成されたＮ−型層Ｊ１３を備えた半導体基板Ｊ１４に形成されている。
【００１０】
半導体基板Ｊ１４の素子領域は、半導体基板Ｊ１４に形成されたＰ＋領域Ｊ１５とＮ−型層Ｊ１３とのＰＮ接合により分離されている。そして、Ｎ−型層Ｊ１３はコレクタ領域として機能する領域であり、このＮ−型層Ｊ１３の表層内部にベース領域としてのＰ型領域Ｊ１６が形成されており、Ｐ型領域Ｊ１６の表層内部にエミッタ領域としてのＮ＋型領域Ｊ１７が形成されている。また、Ｎ−型層Ｊ１３の表層には、コンタクト用のＮ＋型領域Ｊ１８が形成されている。
【００１１】
このように構成されたバンドギャップ基準電圧源回路を有するＩＣチップＪ３を封止用樹脂Ｊ８により封止すると、図１０に示すように、封止用樹脂Ｊ８からＩＣチップＪ３の表面に対して応力が加えられる。これは、封止用樹脂Ｊ８中のフィラーＪ８ａがＩＣチップＪ３に接触しているため、このフィラーＪ８ａからＩＣチップＪ３の表面に応力が加えられると考えられる。
【００１２】
このため、図９に示すように、ＩＣチップＪ３中に形成されているトランジスタＴｒ１において、チップ表面近傍のＰ型領域Ｊ１６とＮ＋型領域Ｊ１７とのＰＮ接合面Ｊ１７ｂに応力が加えられることにより、トランジスタＴｒ１のＶＢＥが低下する。このことから、出力電圧が低下したり、サンプルごとに変動量が異なり出力電圧のばらつきが大きくなってしまうと考えられる。なお、図８に示す回路において、フィラーＪ８ａからの応力により素子特性の変動が問題となるのは、上述したトランジスタＴｒ１の他はトランジスタＴｒ２である。
【００１３】
従来、この対策方法として、フィラーＪ８ａからＩＣチップＪ３に加えられる応力を低減するために、フィラーＪ８ａの形状を球状にしたり、大きさを変更したり、フィラーＪ８ａの含有量を変更したり等、フィラーＪ８ａの最適化を行う方法がある。
【００１４】
また、ＩＣチップＪ３と封止樹脂Ｊ８との間に応力緩和材として絶縁膜を挿入する方法もある。図１１にこのときのＩＣチップＪ３の断面図を示す。なお、図９に示すＩＣチップＪ３の断面図と同一の構造部には同一の符号を付すことで説明を省略する。図１１に示すように、このＩＣチップＪ３は、半導体基板Ｊ４の表面上に、コレクタ電極Ｊ２１、ベース電極Ｊ２２、エミッタ電極Ｊ２３が形成されており、これらの上に層間絶縁膜Ｊ２４を介して保護膜Ｊ２５が形成されている。そして、保護膜Ｊ２５の上に樹脂等の応力緩和材が配置されており、これにより、フィラーＪ８ａからＩＣチップＪ３の表面が受ける局所応力を緩和することができる（例えば、特許文献１参照）。
【００１５】
【特許文献１】
特開平１１−２３３７３８号公報
【００１６】
【発明が解決しようとする課題】
しかし、前者の方法では、応力緩和の観点により、封止用樹脂Ｊ８に含まれるフィラーＪ８ａの条件を最適化すると、例えばフィラーＪ８ａの含有量が多くなりすぎるため、本来、封止用樹脂に求められている強度や防水性などのパッケージ性能が低下するという問題が発生してしまう。また、後者の方法では、チップの製造において、製造工程数が増加するという問題がある。
【００１７】
本発明は上記点に鑑みて、パッケージ性能が低下したり、チップの製造工程を増加させることなく、フィラーからの応力によるチップの特性変動を抑制できる樹脂封止型半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成する方法としては、以下に説明するように、図９に示すバイポーラトランジスタに対してエミッタとコレクタを逆に接続する方法が考えられる。  図１２にバイポーラトランジスタの断面構造を示す。図１２に示すバイポーラトランジスタは、図９中のエミッタ領域Ｊ１７とコレクタ領域Ｊ１３とを入れ替えた構造であり、すなわち、エミッタ領域としてのＮ−型領域Ｊ３１の表層内部にＰ型領域Ｊ１６が形成され、Ｐ型領域Ｊ１６の表層内部にコレクタ領域としてのＮ＋型領域Ｊ３２が形成された構造となっている。そして、Ｐ型領域Ｊ１６とＮ＋型埋め込み層Ｊ１２との基板表面に垂直な方向での距離が、Ｐ型領域Ｊ１６とエミッタのＮ＋型コンタクト領域Ｊ３３との基板表面に平行な方向での距離よりも短くなるように、Ｐ型領域Ｊ１６及びＮ＋型コンタクト領域Ｊ３３が配置されている。
【００１９】
この場合、ベースとしてのＰ型領域Ｊ１６と、エミッタとしてのＮ−型領域Ｊ３１とのＰＮ接合面Ｊ１６ａ、Ｊ１６ｂ、Ｊ１６ｃのうち、Ｐ型領域Ｊ１６の底面におけるＰＮ接合面Ｊ１６ａにおいて、ベース電流を流すことができると思われる。また、フィラーから基板に対して加えられ応力は、基板表面から基板の内部に離れるにつれ、小さくなっていると考えられる。
【００２０】
これらのことから、このように利用するベース、エミッタ間のＰＮ接合面Ｊ１６ａを、基板の表面から離れた基板の内部に配置させることで、利用するベース、エミッタ間のＰＮ接合面Ｊ１６ａに加えられる応力を、従来の応力緩和を行っていない構造の樹脂封止型半導体装置と比較して、低減することができると考えられる。
【００２１】
しかし、この場合、ＰＮ接合分離のために配置されたＰ＋領域Ｊ１５と、Ｎ−型領域Ｊ３１及びＰ型領域Ｊ１６との間にて、寄生トランジスタが形成される。このため、コレクタ電流が基板に流れることから、このときの電流増幅率（以下では、逆方向電流増幅率：Ｒｈｆｅと呼ぶ）が低下してしまい、トランジスタとして機能しなくなるという問題が発生する。そこで、本発明者は以下の発明を創出した。
【００２２】
すなわち、請求項１に記載の発明では、バイポーラトランジスタは、半導体層（１）と、半導体層（１）の上に形成された第１の絶縁膜（２）と、第１の絶縁膜（２）の上に形成されたＮ型導電型層（３）とを有して構成される半導体基板（５）と、Ｎ型導電型層（３）の上に形成された導電型がＮ型であるエミッタ領域（４）と、エミッタ領域（４）の表層内に形成された導電型がＰ型であるベース領域（６）と、ベース領域（６）の表層内に形成された導電型がＮ型であるコレクタ領域（７）と、エミッタ領域（４）、ベース領域（６）、及びコレクタ領域（７）が形成された素子領域を他の領域と電気的に分離するように、半導体基板（５）の表面から第１の絶縁膜（２）に到達する深さのトレンチ（１０）の内部に形成された第２の絶縁膜（１１）とを有し、ベース領域（６）とエミッタ領域（４）とにより構成されるＰＮ接合面（６ａ、６ｂ、６ｃ）のうち、ベース領域（６）の底面におけるＰＮ接合面（６ａ）にのみベース電流が流れる構造であることを特徴としている。
【００２３】
このように、本発明では、エミッタとコレクタとを従来と逆に接続する構造に加え、半導体層上の第１の絶縁膜と、第１の絶縁膜に到達する深さのトレンチ内の第２絶縁膜により、エミッタ領域、ベース領域、及びコレクタ領域が形成されている素子領域を他の領域と電気的に分離する構造としている。
【００２４】
これにより、従来のＰＮ接合分離の構造にて、単にエミッタとコレクタとを逆に接続する場合に問題となる寄生トランジスタの発生を防止しながら、利用するベース、エミッタ間のＰＮ接合面（６ａ）を、基板の表面から離れた基板の内部に配置させることができる。このため、この利用するベース、エミッタ間のＰＮ接合面（６ａ）に加えられる応力を、従来の応力緩和を行っていない構造の樹脂封止型半導体装置と比較して、低減することができる。
【００２５】
なお、ベース領域の底面におけるＰＮ接合面（６ａ）にのみベース電流が流れる構造とするために、例えば、ベース領域とＮ型導電層との基板表面と垂直な方向での距離が、ベース領域とエミッタ領域との基板表面と平行な方向での距離よりも短くなるようにベース領域及びエミッタ領域を配置することができる。
【００２６】
また、本発明の樹脂封止型半導体装置中のバイポーラトランジスタは、従来のバイポーラトランジスタに対するエミッタ電極、コレクタ電極のそれぞれへの印加電圧の大きさを入れ替えるものである。したがって、本発明の樹脂封止型半導体装置を従来の製造方法と同様に製造することができる。
【００２７】
このことから、本発明によれば、パッケージ性能が低下したり、チップの製造工程を増加させることなく、フィラーからの応力によるチップの特性変動を抑制できる樹脂封止型半導体装置を提供することができる。
【００２８】
請求項２に記載の発明では、層間絶縁膜（２１）の上に、配線層と基板表面からの高さが同じ位置であって、ベース領域（６）の底面でのベース領域（６）とエミッタ領域（４）とにより構成されるＰＮ接合面（６ａ）を完全に覆うように配置され、かつ、配線層と電気的に独立したダミー配線層（２２）を有すること特徴としている。
【００２９】
上述したように、ベース電流が流れるベース領域とエミッタ領域とにより構成されるＰＮ接合面に応力が加えられることで、バイポーラトランジスタの特性変動が起きる。そこで、本発明では、保護したいベース領域の底面でのベース領域とエミッタ領域とにより構成されるＰＮ接合面を完全に覆うようにダミー配線を配置している。
【００３０】
このように保護したい領域上にダミー配線を配置することで、層間絶縁膜中にダミー配線が配置されていない場合と比較して、封止樹脂から半導体基板に対して加えられる応力を緩和することができる。
【００３１】
なお、ダミー配線は、層間絶縁膜上に配線層を製造するとき、層間絶縁膜上に形成された金属膜をパターニングすることで、配線層とダミー配線とを同時に形成する。これにより、配線層と基板表面から同じ高さの位置にダミー配線を形成することできる。
【００３２】
このことから、本発明によれば、パッケージ性能が低下したり、チップの製造工程を増加させることなく、フィラーからの応力によるチップの特性変動をより抑制できる樹脂封止型半導体装置を提供することができる。
【００３３】
請求項３に記載の発明では、層間絶縁膜（２１）の上に、配線層と基板表面からの高さが同じ位置であって、ベース電流が流れるベース領域（Ｊ１６）とエミッタ領域（Ｊ１７）とにより構成されるＰＮ接合面（Ｊ１７ｂ）を完全に覆うように配置され、配線層と電気的に独立したダミー配線層（２２）を有することを特徴としている。
【００３４】
従来のバイポーラトランジスタを備えるＩＣチップが封止用樹脂に封止されてなる樹脂封止型半導体装置においては、上述したように、基板表面近傍に位置するベース領域とエミッタ領域とにより構成されるＰＮ接合面に応力が加えられることで、バイポーラトランジスタの特性変動が起きる。そこで、本発明では、保護したい基板表面近傍のベース領域とエミッタ領域とにより構成されるＰＮ接合面を完全に覆うようにダミー配線を配置している。
【００３５】
このように保護したい領域上にダミー配線を配置することで、層間絶縁膜中にダミー配線が配置されていない場合と比較して、封止樹脂から半導体基板に対して加えられる応力を緩和することができる。
【００３６】
なお、ダミー配線は、層間絶縁膜上に配線層を製造するとき、層間絶縁膜上に形成された金属膜をパターニングすることで、配線層とダミー配線とを同時に形成する。これにより、配線層と基板表面から同じ高さの位置にダミー配線を形成することできる。
【００３７】
このことから、本発明によれば、パッケージ性能が低下したり、チップの製造工程を増加させることなく、フィラーからの応力によるチップの特性変動を抑制できる樹脂封止型半導体装置を提供することができる。
【００３８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３９】
【発明の実施の形態】
（第１実施形態）
本実施形態では、図７に示す従来の技術の欄にて説明した樹脂封止型半導体装置と同様に、図８に示すようにバンドギャップ基準電圧源回路を構成する半導体素子が形成されたＩＣチップが封止用樹脂に封止された樹脂封止型半導体装置を例として説明する。
【００４０】
なお、本実施形態は、その素子特性の変動がバンドギャップ基準電圧源回路の回路特性の変動の原因となるバイポーラトランジスタＴｒ１（又はバイポーラトランジスタＴｒ２）の構造を図９に示す従来構造と異なる構造としたものであり、その他の構造については、従来と同様であるため、以下では、主にバイポーラトランジスタＴｒ１の構造について説明する。
【００４１】
図１に第１実施形態における樹脂封止型半導体装置のうち、ＩＣチップに形成されているバイポーラトランジスタＴｒ１の断面図（図（ｂ））を回路記号（図（ａ））と共に示す。バイポーラトランジスタＴｒ１は、図１（ｂ）に示すように、半導体層としてのＰ−型シリコン基板１と、シリコン基板１の上に順に形成されている第１の絶縁膜としてのシリコン酸化膜２と、Ｎ型導電型層としてのＮ＋型埋め込み層３とを有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板５を有している。
【００４２】
そして、この基板５の素子領域には、Ｎ＋型埋め込み層３の上にエミッタ領域としてのＮ−型層４が形成されており、Ｎ−型層４の表層内部にベース領域としてのＰ型領域６が形成されており、このＰ型領域６の表層内部にコレクタ領域としてのＮ＋型領域７が形成されている。なお、Ｎ＋型埋め込み層３はエミッタの抵抗を低減するための領域である。
【００４３】
また、エミッタであるＮ−型層４の表層にはコンタクト用のＮ＋型領域８が形成されており、ベースであるＰ型領域６の表層のうち、Ｎ＋型領域７と離れた位置にコンタクト用のＰ＋型領域９が形成されている。
【００４４】
Ｐ型領域６及びＮ＋型領域８は、Ｐ型領域６とＮ＋型層３との基板表面と垂直な方向（図の上下方向）での距離が、Ｐ型領域６とＮ＋型領域８との基板表面と平行な方向（図の左右方向）での距離よりも短くなるように配置されている。
【００４５】
基板５の素子領域の周りには、基板５の表面からシリコン酸化膜２に到達する深さのトレンチ１０が形成されており、トレンチ１０の内部に第２の絶縁膜としてのシリコン酸化膜１１が形成されている。このトレンチ１０の内部に形成されたシリコン酸化膜１１と、シリコン基板１の上のシリコン酸化膜２とにより、素子領域が他の隣接する素子領域やシリコン基板１と電気的に分離されている。
【００４６】
また、図示しないが、基板５の表面上には、コンタクト用のＮ＋型領域８を介してエミッタ領域であるＮ−型層４と電気的に接続されたエミッタ電極が形成されている。同様に、基板５の上には、Ｐ＋型領域９を介してベース領域であるＰ型領域６と電気的に接続されたベース電極や、コレクタ領域であるＮ＋型領域７と電気的に接続されたコレクタ電極が形成されている。
【００４７】
エミッタ電極、ベース電極、及びコレクタ電極の上には層間絶縁膜が形成されており、層間絶縁膜の上にこれらの電極等と電気的に接続された配線層が形成されている。さらに、その上には、層間絶縁膜を介して、保護膜が形成されている。
【００４８】
このような構造のバイポーラトランジスタＴｒ１では、エミッタ電極、ベース電極、及びコレクタ電極のそれぞれに所望の大きさの電圧を印加すると、ベースであるＰ型領域６とエミッタであるＮ−型層４とにより構成されるＰＮ接合面６ａ、６ｂ、６ｃのうち、Ｐ型領域６の底面部分でのＰＮ接合面６ａにおいて、ベース電流が流れ、コレクタであるＮ＋型領域７からＮ＋型埋め込み層３、さらにＮ＋型層３を通って、エミッタであるＮ＋型領域８に向かって、コレクタ電流が流れる。
【００４９】
そして、樹脂封止型半導体装置は、図７に示すように、このような構造のバイポーラトランジスタＴｒ１を備えるＩＣチップＪ３がリードフレームＪ２に搭載され、リードフレームＪ２とＩＣチップＪ３の表面上に形成されたボンディングパッドＪ５とがワイヤＪ６にて電気的に接続されている。さらに、これらのリードフレームＪ２、ＩＣチップＪ３及びワイヤＪ６がフィラーを含有する封止用樹脂Ｊ８によって封止された構造となっている。
【００５０】
次に、このような構造の樹脂封止型半導体装置の製造方法を図１、７を参照して説明する。
【００５１】
まず、シリコン基板１及びシリコン酸化膜２を有するＳＯＩ基板５を用意する。基板５の表面上にいわゆるトレンチマスクとしてのシリコン酸化膜を形成し、フォトリソグラフィ及びドライエッチングにより、シリコン酸化膜のうち、基板５のトレンチ１０の形成予定領域に対向する領域を選択除去する。このシリコン酸化膜をマスクとしたドライエッチングにより、Ｎ＋型層３及びＮ−型層４の形成予定である基板５の主表面側のシリコン層に、トレンチ分離用のトレンチ１０を形成する。そして、トレンチ１０の内部にシリコン酸化膜１１を埋め込む。その後、トレンチマスクを除去する。このようにして、シリコン酸化膜１１により素子領域を他の素子領域と電気的に分離する。
【００５２】
次に、基板５の素子領域にて、イオン注入及び熱拡散処理により、Ｎ＋型埋め込み層３及びエミッタ領域としてのＮ−型層４を形成する。続いて、イオン注入及び熱拡散処理により、Ｎ−型層４の表層内部にベース領域としてのＰ型領域６を形成する。
【００５３】
そして、イオン注入及び熱拡散処理により、Ｎ−型層４の表層内部にコンタクト用のＮ＋型領域８を形成する。同様に、イオン注入及び熱拡散処理により、Ｐ型領域６の表層内部に、お互いに離間して、コレクタ領域としてのＮ＋型領域７と、Ｐ型領域６のコンタクト用のＰ＋型領域９とを形成する。
【００５４】
また、基板５の表面上に、エミッタ電極、ベース電極、及びコレクタ電極を形成し、その上に、層間絶縁膜、保護膜等を形成する。このようにしてＩＣチップＪ３を形成する。その後、ＩＣチップＪ３をリードフレームＪ２に搭載し、リードフレームＪ２とＩＣチップＪ３の表面上に形成されたボンディングパッドＪ５とをワイヤＪ６にて電気的に接続する。さらに、これらのリードフレームＪ２、ＩＣチップＪ３及びワイヤＪ６をフィラーを含有する封止用樹脂Ｊ８によって封止することで、図７に示す樹脂封止型半導体装置を製造することができる。
【００５５】
次に、本実施形態の樹脂封止型半導体装置の特徴を説明する。
【００５６】
本実施形態のバイポーラトランジスタＴｒ１では、素子領域がトレンチ１０内のシリコン酸化膜１１とシリコン酸化膜２により、他の素子領域から電気的に分離され、さらにシリコン基板１からも電気的に分離されている。
【００５７】
そして、エミッタであるＮ−型層４の表層内部にベースであるＰ型領域６が配置され、Ｐ型領域６の表層内部にコレクタであるＮ＋型領域７が配置された構造となっており、これは、Ｎ−型層４及びＮ＋型領域７へのエミッタ、コレクタ電極の接続に着目すると、図９に示す従来のバイポーラトランジスタに対してエミッタとコレクタとが逆に接続された構造である。
【００５８】
さらに、Ｐ型領域６とＮ＋型領域８との間の左右方向の距離よりも、Ｐ型領域６とＮ＋型層３との間の上下方向の距離の方が短くなるように、Ｐ型領域６及びＮ＋型領域８が配置されている。
【００５９】
このため、本実施形態のバイポーラトランジスタＴｒ１では、ベースとしてのＰ型領域６と、エミッタとしてのＮ−型層４とにより構成されたＰＮ接合面６ａ、６ｂ、６ｃのうち、Ｐ型領域６の底面におけるＰＮ接合面６ａにてベース電流を流すことができる。ＩＣチップが封止用樹脂により封止されているとき、フィラーからＩＣチップに加えられる応力は、基板５の表面から基板５の内部に離れるにつれ、小さくなっていると考えられる。
【００６０】
したがって、このようにベース電流が流れるベース、エミッタ間のＰＮ接合面６ａを、基板５の表面から離れた基板５の内部に配置させることで、ベース電流が流れるベース、エミッタ間のＰＮ接合面６ａに加えられる応力を、従来の応力緩和を行っていない構造の樹脂封止型半導体装置と比較して、低減することができる。このため、封止用樹脂からの局所的な応力からの素子特性の影響が少ない素子で、バンドギャップ基準電圧源回路を構成することができる。
【００６１】
参考として、図２にエミッタ領域の面積がある大きさのときの電流増幅率（ｈｆｅ、Ｒｈｆｅ）を示し、図３にエミッタ領域の面積と電流増幅率の関係を示す。なお、ｈｆｅは従来のように、図１のバイポーラトランジスタに対して、Ｎ−型層４にコレクタ電極を接続し、Ｎ＋型領域７にエミッタ電極を接続したときの電流増幅率を示している。また、Ｒｈｆｅは従来とは反対であって、本実施形態のように、Ｎ−型層４にエミッタ電極を接続し、Ｎ＋型領域７にコレクタ電極を接続したときの電流増幅率を示している。また、図９に示す従来のバイポーラトランジスタにおける電流増幅率（ｈｆｅ、Ｒｈｆｅ）も図２に示している。
【００６２】
図２に示すように、本実施形態のバイポーラトランジスタＴｒ１の電流増幅率（Ｒｈｆｅ）は、エミッタ領域が同じ面積のときのｈｆｅと、Ｒｈｆｅとを比較したとき、エミッタ領域の面積がある大きさではｈｆｅよりも小さい。また、図３に示すように、Ｒｈｆｅは、エミッタ領域の面積が増加するにつれ、Ｒｈｆｅも増加し、エミッタ領域がある面積を越えると、ｈｆｅよりも大きくなる傾向が見られる。
【００６３】
したがって、エミッタ領域が同じ面積のときのｈｆｅと、Ｒｈｆｅとを比較したとき、Ｒｈｆｅとｈｆｅとが同じとなるときよりも、エミッタ領域の面積が小さい場合、本実施形態のバイポーラトランジスタＴｒ１のＲｈｆｅは、同じエミッタ領域の面積時のｈｆｅよりも小さいが、この場合、エミッタ領域の面積を大きくすることで、Ｒｈｆｅの大きさを所望のｈｆｅと同等にすることができる。
【００６４】
ここで、従来のバイポーラトランジスタは、図９に示すように、Ｎ−型層Ｊ１３の表層内部にＰ型領域Ｊ１６が配置され、Ｐ型領域Ｊ１６の表層内部にＮ＋型領域Ｊ１７が配置されており、Ｎ−型層Ｊ１３にコレクタ電極が接続され、Ｎ＋型領域Ｊ１７にエミッタ電極が接続されていた。このときの電流増幅率（ｈｆｅ）は、図２に示すように１６５であった。これに対して、図９の構造に対して、コレクタ電極とエミッタ電極とを逆に接続した場合、すなわち、図１２に示すように、Ｎ−型領域Ｊ３１にエミッタ電極を接続し、Ｎ＋型領域Ｊ３２にコレクタ電極を接続したときの電流増幅率（Ｒｈｆｅ）は０．５でありコレクタ電流が増幅しないことがわかる。
【００６５】
従来のようにＰＮ接合分離により素子領域が他の素子領域と電気的に分離された構造においても、図１２に示すように、エミッタとコレクタとを逆に接続し、Ｐ型領域Ｊ１６とＮ＋型埋め込み層Ｊ１２との基板表面に垂直な方向での距離が、Ｐ型領域Ｊ１６とエミッタのＮ＋型コンタクト領域Ｊ３３との基板表面に平行な方向での距離よりも短くなるように、Ｐ型領域Ｊ１６及びＮ＋型コンタクト領域Ｊ３３を配置する。
【００６６】
これにより、本実施形態と同様に、ベースとしてのＰ型領域Ｊ１６と、エミッタとしてのＮ−型領域Ｊ３１とのＰＮ接合面Ｊ１６ａ、Ｊ１６ｂ、Ｊ１６ｃのうち、Ｐ型領域Ｊ１６の底面におけるＰＮ接合面Ｊ１６ａにおいて、ベース電流を流すことができると考えられる。
【００６７】
しかし、この場合、上述したように、電流増幅率（Ｒｈｆｅ）は小さく、ほとんどトランジスタとして機能しない。これは、図１２に示すように、ＰＮ接合分離のために配置されたＰ＋領域Ｊ１５と、Ｎ−型領域Ｊ３１及びＰ型領域Ｊ１６との間にて、寄生トランジスタが形成されるため、コレクタ電流が基板に流れてしまうからである。
【００６８】
これに対して、本実施形態のバイポーラトランジスタＴｒ１では、トレンチ１０内のシリコン酸化膜１１と、シリコン基板１の上のシリコン酸化膜２により、Ｎ＋型層３及びＮ−型層４を囲むことで、Ｎ＋型層３及びＮ−型層４を他の領域から電気的に分離した構造としている。これにより、図１２に示すような寄生トランジスタの発生を防ぐことができるため、図２、３に示すような電流増幅率（Ｒｈｆｅ）が得られる。
【００６９】
（第２実施形態）
図４に第２実施形態におけるバイポーラトランジスタの断面図を示す。なお、本実施形態は第１実施形態のバイポーラトランジスタＴｒ１の断面構造を一部変更したものであるため、図１のバイポーラトランジスタＴｒ１と同じ構造部については、同一の符号を付すことで説明を省略する。
【００７０】
図４に示すように、Ｎ＋型埋め込み層３とエミッタ領域のコンタクト用Ｎ＋型領域８とを接続するように、ＤｅｅｐＮ型層１２を設けることもできる。これにより、エミッタ領域のＮ＋型層３とＮ＋型領域８との間の抵抗を低減することができる。
【００７１】
なお、このバイポーラトランジスタＴｒ１は第１実施形態にて説明した製造方法において、例えば、Ｎ＋型領域８を形成する前に、イオン注入及び熱拡散処理により、ＤｅｅｐＮ型層１２を形成することで形成される。
【００７２】
（第３実施形態）
図５に第３実施形態におけるバイポーラトランジスタＴｒ１の断面図を示す。なお、本実施形態は、従来の技術の欄にて説明した樹脂封止型半導体装置のうち、図１１に示す構造のバイポーラトランジスタＴｒ１の一部を変更したものである。したがって、図１１と同一の構造部については同一の符号を付すことで一部説明を省略する。
【００７３】
図５に示すように、このバイポーラトランジスタＴｒ１は、従来と同様に、コレクタ領域であるＮ−型層Ｊ１３と、Ｎ−型層Ｊ１３の表層内部に形成されたベース領域であるＰ型領域Ｊ１６と、Ｐ型領域Ｊ１６の表層内部に形成されたエミッタ領域であるＮ＋型領域Ｊ１７とを備える半導体基板Ｊ１４を有している。
【００７４】
そして、半導体基板Ｊ１４の表面上に、コレクタ領域と電気的に接続されたコレクタ電極Ｊ２１、ベース領域に電気的に接続されたベース電極Ｊ２２、及びエミッタ領域に電気的に接続されたエミッタ電極Ｊ２３が形成されている。
【００７５】
さらに、コレクタ電極Ｊ２１、ベース電極Ｊ２２、及びエミッタ電極Ｊ２３の上には第１の層間絶縁膜２１が形成されており、第１の層間絶縁膜２１の上の一部の領域にＡｌ等により構成されたダミー配線層２２が形成されている。また、図５に示す断面とは異なる領域における第１の層間絶縁膜２１の上に、図示していないが、コレクタ電極Ｊ２１、ベース電極Ｊ２２、若しくはエミッタ電極Ｊ２３と電気的に接続されたＡｌ等の配線層が形成されている。
【００７６】
ダミー配線層２２はこのように配線層と基板表面からの高さが同じ位置であって、例えば、Ｐ型領域Ｊ１６と同じ面積を有して、Ｐ型領域Ｊ１６の真上に配置されている。また、ダミー配線層２２は配線層と接続しておらず、配線層と電気的に独立した状態となっている。
【００７７】
そして、第１の層間絶縁膜２１、ダミー配線層２２、及び配線層の上には、第２の層間絶縁膜２３が形成されており、第２の層間絶縁膜２３の上に保護膜Ｊ２５が形成されている。
【００７８】
次にこのバイポーラトランジスタの製造方法を説明する。
【００７９】
まず、従来と同様に、半導体基板Ｊ１４にＮ−型層Ｊ１３、Ｐ型領域Ｊ１６、Ｎ＋型領域Ｊ１７等を形成し、半導体基板Ｊ１４の表面上にコレクタ電極Ｊ２１、ベース電極Ｊ２２、及びエミッタ電極Ｊ２３を形成する。
【００８０】
次に、コレクタ電極Ｊ２１、ベース電極Ｊ２２、及びエミッタ電極Ｊ２３の上に第１の層間絶縁膜２１を形成する。第１の層間絶縁膜２１の上に、Ａｌ等の導電性膜を成膜する。そして、この導電性膜をパターニングすることで、第１の層間絶縁膜２１の上に配線層を形成する。このとき、同時に、第１の層間絶縁膜２１の上に、Ｐ型領域Ｊ１６の真上に位置する領域にＰ型領域Ｊ１６を完全に覆うように、かつ、配線層と電気的に独立するようにダミー配線層２２を形成する。
【００８１】
その後、ダミー配線層２２、配線層、及び第１の層間絶縁膜２１の上に第２の層間絶縁膜２３、保護膜Ｊ２５を順に形成することで、図５に示すバイポーラトランジスタを製造することができる。
【００８２】
本実施形態では、第１の層間絶縁膜２１の上にて、半導体基板Ｊ１４の表面近傍のベース電流が流れるＰ型領域Ｊ１６とＮ＋型領域Ｊ１７とのＰＮ接合面Ｊ１７ｂ、すなわち、Ｐ型領域Ｊ１６とＮ＋型領域Ｊ１７とのＰＮ接合面Ｊ１７ａ、Ｊ１７ｂ、Ｊ１７ｃのうち、ベース電極Ｊ２２とコレクタ電極Ｊ２３とに最も近いＮ＋型領域Ｊ１７の側面にて構成されたＰＮ接合面Ｊ１７ｂを完全に覆うようにダミー配線層２２を配置している。
【００８３】
これにより、層間絶縁膜中にて、ベース電流が流れるＰＮ接合面を覆うようにダミー配線が配置されていない場合と比較して、封止用樹脂Ｊ８から半導体基板Ｊ１４に対して加えられる応力を緩和することができる。
【００８４】
また、本実施形態では、第１の層間絶縁膜２１の上に配線層を製造する際に、第１の層間絶縁膜２１の上に形成された金属膜をパターニングすることで、配線層を形成すると同時にダミー配線２３も形成している。これにより、ダミー配線層２２を形成することを別途行う必要がないので、バイポーラトランジスタの製造において余分な製造工程を増加することがない。
【００８５】
したがって、図１１に示すように、保護膜Ｊ２５の上に応力を緩和するための絶縁膜を設ける場合と比較して、ＩＣチップの製造工程を増加させることなく、ＩＣチップを製造することができる。
【００８６】
以上のことから、本実施形態によれば、パッケージ性能が低下したり、チップの製造工程を増加させることなく、フィラーからの応力によるチップの特性変動を抑制できる樹脂封止型半導体装置を提供することができる。
【００８７】
なお、ダミー配線層２２の配置については、フィラーによる応力から保護したい領域上に配置されていればよいことから、少なくとも、半導体基板Ｊ１４の表面近傍のベース電流が流れるＰ型領域Ｊ１６とＮ＋型領域Ｊ１７とのＰＮ接合面Ｊ１７ｂを完全に覆うようにダミー配線層２２を配置すれば良い。
【００８８】
また、本実施形態では、コレクタ電極Ｊ２３もベース電流が流れるＰＮ接合面Ｊ１７ｂを覆うように配置することもできる。これにより、さらに、ＰＮ接合面Ｊ１７ｂに対して加えられる応力を緩和することができる。
【００８９】
（第４実施形態）
第３実施形態では、従来構造のバイポーラトランジスタを有するＩＣチップを樹脂封止した樹脂封止型半導体装置において、バイポーラトランジスタにダミー配線層を配置した場合を例として説明したが、図１に示す構造のバイポーラトランジスタに対して、ダミー配線層を配置した構造とすることもできる。
【００９０】
図６に本実施形態におけるバイポーラトランジスタＴｒ１の断面図を示す。なお、図１と同一の構造部には同一の符号を付すことで説明を一部省略する。
【００９１】
本実施形態のバイポーラトランジスタＴｒ１は、図６に示すように、図１と同様に構成された基板５の表面上に、エミッタ領域４に電気的に接続されたエミッタ電極３１、ベース領域６に電気的に接続されたベース電極３２、及びコレクタ領域７と電気的に接続されたコレクタ電極３３が形成されている。
【００９２】
さらに、エミッタ電極３１、ベース電極３２、及びコレクタ電極３３の上には第１の層間絶縁膜２１が形成されており、第１の層間絶縁膜２１の上の一部の領域にＡｌ等により構成されたダミー配線層２２が形成されている。また、図６に示す断面とは異なる領域における第１の層間絶縁膜２１の上に、図示していないが、エミッタ電極３１、ベース電極３２、若しくはコレクタ電極３３と電気的に接続されたＡｌ等により構成された配線層が形成されている。
【００９３】
ダミー配線層２２はこのように配線層と基板表面からの高さが同じ位置であって、例えば、Ｐ型領域６の底面と同じ面積を有し、Ｐ型領域６を完全に覆うようにＰ型領域６の真上に配置されている。また、ダミー配線層２２は配線層と接続しておらず、配線層と電気的に独立した状態となっている。
【００９４】
そして、第１の層間絶縁膜２１、ダミー配線層２２、及び配線層の上には、第２の層間絶縁膜２３が形成されており、第２の層間絶縁膜２３の上に保護膜３４が形成されている。
【００９５】
次にこのバイポーラトランジスタの製造方法を説明する。
【００９６】
まず、第１実施形態と同様に、基板５にＮ−型層４、Ｐ型領域６、Ｎ＋型領域７等を形成し、基板５の表面上にエミッタ電極３１、ベース電極３２、及びコレクタ電極３３を形成する。
【００９７】
次に、エミッタ電極３１、ベース電極３２、及びコレクタ電極３３の上に第１の層間絶縁膜２１を形成する。第１の層間絶縁膜２１の上に、Ａｌ等の導電性膜を成膜する。そして、この導電性膜をパターニングすることで、第１の層間絶縁膜２１の上に配線層を形成する。このとき、同時に、第１の層間絶縁膜２１の上に、ベースであるＰ型領域６の真上に位置する領域にて、Ｐ型領域６を完全に覆うように、かつ、配線層と電気的に独立するようにダミー配線層２２を形成する。
【００９８】
その後、ダミー配線層２２、配線層、及び第１の層間絶縁膜２１の上に第２の層間絶縁膜２３、保護膜３４を順に形成することで、図６に示すバイポーラトランジスタを製造することができる。
【００９９】
本実施形態では、第１の層間絶縁膜２１の上にて、ベース電流が流れるＰ型領域６とＮ−型層４とのＰＮ接合面６ａ、すなわち、Ｐ型領域６とＮ−型層４とのＰＮ接合面６ａ、６ｂ、６ｃのうち、Ｐ型領域６の底面でのＰＮ接合面６ａを完全に覆うようにダミー配線層２２を配置している。
【０１００】
これにより、層間絶縁膜中にて、ベース電流が流れるＰＮ接合面６ａを覆うようにダミー配線層が配置されていない場合と比較して、封止用樹脂Ｊ８から基板５に対して加えられる応力を緩和することができる。
【０１０１】
また、本実施形態では、第１の層間絶縁膜２１の上に配線層を製造する際に、第１の層間絶縁膜２１の上に形成された金属膜をパターニングすることで、配線層を形成すると同時にダミー配線２３も形成している。これにより、ダミー配線層２２を形成することを別途行う必要がないので、バイポーラトランジスタの製造において余分な製造工程を増加することがない。
【０１０２】
したがって、図１１に示すように、保護膜Ｊ２５の上に応力を緩和するための絶縁膜Ｊ２６を設ける場合と比較して、ＩＣチップの製造工程を増加させることなく、ＩＣチップを製造することができる。
【０１０３】
以上のことから、本実施形態によれば、パッケージ性能が低下したり、チップの製造工程を増加させることなく、第１実施形態の効果に加え、さらに、フィラーからの応力によるチップの特性変動を抑制できる樹脂封止型半導体装置を提供することができる。
【０１０４】
なお、ダミー配線層２２はフィラーによる応力から保護したい領域上に配置されていればよいことから、少なくとも、基板５のＰ型領域６の底面にて構成されているＰ型領域６とＮ−型層４とのＰＮ接合面６ａを完全に覆うようにダミー配線層２２を配置すれば良い。したがって、Ｐ型領域６の底面にて構成されているＰ型領域６とＮ−型層４とのＰＮ接合面６ａよりも大きな面積を有し、かつ、このＰＮ接合面６ａを完全に覆うように、ダミー配線層２２を配置することもできる。
【０１０５】
（他の実施形態）
第３実施形態及び第４実施形態では、第１の層間絶縁膜２１と第２の層間絶縁膜２３との間に、一層の配線層が形成されている場合において、ダミー配線層２２を配置したときを例として説明したが、ダミー配線層２２は、基板５の上に多層配線が形成されている場合においても形成することができる。
【０１０６】
この場合、ダミー配線層２２は何層目に形成されていても良く、例えば第２の層間絶縁膜２３上にも配線層が形成されているとき、同様に、ダミー配線層２２をこの第２の層間絶縁膜２３の上に形成することもできる。また、複数のダミー配線層２２を基板表面からの高さが異なる位置に、それぞれ配置することもできる。
【０１０７】
上記した各実施形態では、その素子特性の変動が回路特性の変動の原因となる半導体素子として、バンドギャップ基準電圧源回路のトランジスタＴｒ１、Ｔｒ２を例として説明したが、これに限らず、例えば、オペアンプ回路等を有するＩＣチップでは、差動対を構成するトランジスタを、上記した各実施形態の構造とすることもできる。
【図面の簡単な説明】
【図１】第１実施形態における樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタの断面図である。
【図２】図１に示すバイポーラトランジスタ及び従来のバイポーラトランジスタの電流増幅率（ｈｆｅ、Ｒｈｆｅ）を示す図表である。
【図３】図１に示すバイポーラトランジスタの電流増幅率（ｈｆｅ、Ｒｈｆｅ）とトランジスタサイズとの関係を示す図である。
【図４】第２実施形態における樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタの断面図である。
【図５】第３実施形態における樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタの断面図である。
【図６】第４実施形態における樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタの断面図である。
【図７】樹脂封止型半導体装置の断面図である。
【図８】バンドギャップ基準電圧源の回路図である。
【図９】従来の第１の例としての樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタの断面図である。
【図１０】樹脂封止型半導体装置において、封止用樹脂からＩＣチップに応力が加えられるときの概念を示す断面図である。
【図１１】従来の第２の例としての樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタの断面図である。
【図１２】従来の第１の例としての樹脂封止型半導体装置中のＩＣチップに形成されているバイポーラトランジスタにおいて、エミッタとコレクタとを逆に接続したときの断面図である。
【符号の説明】
１…シリコン基板、２…シリコン酸化膜、３…Ｎ＋型層（埋め込み層）、
４…Ｎ−型層（エミッタ領域）、５…ＳＯＩ基板、
６…Ｐ型領域（ベース領域）、７…Ｎ＋型領域（コレクタ領域）、
８…Ｎ＋型領域（エミッタ用コンタクト領域）、
９…Ｐ＋型領域（ベース用コンタクト領域）、１０…トレンチ、
１１…シリコン酸化膜、１２…ＤｅｅｐＮ＋型領域、
２１…第１の層間絶縁膜、２２…ダミー配線層、２３…第２の層間絶縁膜、
３１…エミッタ電極、３２…ベース電極、
３３…コレクタ電極、３４…保護膜、
Ｊ１…樹脂封止型半導体装置、Ｊ２…リードフレーム、
Ｊ２ａ…アイランド部、Ｊ２ｂ…リード部、Ｊ３…ＩＣチップ、
Ｊ５…ボンディングパッド、Ｊ６…ワイヤ、Ｊ８…封止用樹脂、
Ｊ８ａ…フィラー、Ｊ１１…Ｐ−型基板、
Ｊ１２…Ｎ＋型層（埋め込み層）、Ｊ１３…Ｎ−型層（コレクタ領域）、
Ｊ１４…半導体基板、Ｊ１５…Ｐ＋領域（アイソレーション領域）、
Ｊ１６…Ｐ型領域（ベース領域）、Ｊ１７…Ｎ＋型領域（エミッタ領域）、
Ｊ１８…Ｎ＋型領域（コレクタ用コンタクト領域）、
Ｊ２１…コレクタ電極、Ｊ２２…ベース領域、Ｊ２３…エミッタ電極、
Ｊ２４…層間絶縁膜、Ｊ２５…保護膜、Ｊ２６…絶縁膜（応力緩和膜）、
Ｊ３１…Ｎ−型層（エミッタ領域）、
Ｊ３２…Ｎ＋型領域（コレクタ領域）、
Ｊ３３…Ｎ＋型領域（エミッタ用コンタクト領域）。
【図１】
2004253465.tif 000003
【図２】
2004253465.tif 000004
【図３】
2004253465.tif 000005
【図４】
2004253465.tif 000006
【図５】
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【図６】
2004253465.tif 000008
【図７】
2004253465.tif 000009
【図８】
2004253465.tif 000010
【図９】
2004253465.tif 000011
【図１０】
2004253465.tif 000012
【図１１】
2004253465.tif 000013
【図１２】
2004253465.tif 000014