(57)【要約】【課題】ショットキー障壁トンネルトランジスタ及びその製造方法を提供する。【解決手段】機械的な支持のための基板層１１０上に形成されつつ上面に溝を有する埋込み絶縁酸化膜１２０を設け、超薄膜ＳＯＩ層１３０が溝上を横切る。絶縁膜１４０ａが溝上の薄膜ＳＯＩ層１３０の部分を覆い、その絶縁膜１４０ａ上には溝より広くゲート１５０ａが形成されている。ゲート１５０ａの両側にはシリサイドよりなるソース／ドレイン１６０が位置し、溝には導電膜１５０ｂが埋め込まれている。薄膜ＳＯＩ層１３０の膜厚を最小化させて漏れ電流が最小化し、かつ、ゲート１５０ａの下の薄膜ＳＯＩ層１３０内に形成されるチャンネルがゲート１５０ａ及び導電膜１５０ｂにより完全に覆われた構造であるため、動作特性が改善される。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
機械的な支持のための基板層上に形成され、上面に溝を有する埋込み絶縁酸化膜と、
前記溝上を横切る超薄膜ＳＯＩ層と、
前記溝上の薄膜ＳＯＩ層の部分を覆う絶縁膜と、
該絶縁膜上に前記溝より広く形成されたゲートと、
該ゲートの両側に位置し、シリサイドよりなるソース／ドレインと、
前記溝に埋め込む導電膜と
を備えたことを特徴とするショットキー障壁トンネルトランジスタ。
【請求項２】
前記薄膜ＳＯＩ層の膜厚が約５０ｎｍ以下であることを特徴とする請求項１に記載のショットキー障壁トンネルトランジスタ。
【請求項３】
前記導電膜及びゲートは、ドープトポリシリコンよりなることを特徴とする請求項１に記載のショットキー障壁トンネルトランジスタ。
【請求項４】
前記導電膜はドープトポリシリコンよりなり、前記ゲートはシリサイドよりなることを特徴とする請求項１に記載のショットキー障壁トンネルトランジスタ。
【請求項５】
前記ゲートの側壁に絶縁膜スペーサを設けたことを特徴とする請求項１に記載のショットキー障壁トンネルトランジスタ。
【請求項６】
前記ゲート上にハードマスク膜を設けたことを特徴とする請求項１に記載のショットキー障壁トンネルトランジスタ。
【請求項７】
前記ソース／ドレインの底面は、前記埋込み絶縁酸化膜に当接していることを特徴とする請求項１に記載のショットキー障壁トンネルトランジスタ。
【請求項８】
機械的な支持のための基板層と、埋込み絶縁酸化膜及び超薄膜ＳＯＩ層を含む基板を与える段階と、
該薄膜ＳＯＩ層をパターニングして２つの広いソース／ドレイン予定領域及びそれらの間の狭いチャンネル領域を残す段階と、
該チャンネル領域下の埋込み絶縁酸化膜を一部除去して溝を形成する段階と、
残っている薄膜ＳＯＩ層を熱酸化させて前記チャンネル領域を覆う絶縁膜を形成する段階と、
該絶縁膜上にゲート用導電物質を蒸着しつつ前記溝にも埋め込む段階と、
該導電物質及び絶縁膜をパターニングして前記溝より広く前記チャンネル領域を横切るゲート及びゲート酸化膜を形成する段階と、
前記ソース／ドレイン予定領域にシリサイドよりなるソース／ドレインを形成する段階と
を備えたことを特徴とするショットキー障壁トンネルトランジスタの製造方法。
【請求項９】
前記薄膜ＳＯＩ層は、前記ゲートにより制御される電界がチャンネルを完全に調節し得るほどの膜厚に形成することを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【請求項１０】
前記溝を形成する段階は、
前記残っている薄膜ＳＯＩ層上にフォトレジストを形成する段階と、
該フォトレジストを露光及び現像して前記チャンネル領域より広くオープニングを形成する段階と、
該オープニングにより晒された部位の埋込み絶縁酸化膜を前記薄膜ＳＯＩ層に対して選択比を有するように所定厚さだけ除去する段階と、
前記フォトレジストを全て除去する段階と
を備えたことを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【請求項１１】
前記ゲート用導電物質としては、ドープトポリシリコンを使うことを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【請求項１２】
前記ゲート及びゲート酸化膜を形成する段階は、
前記導電物質上に前記溝より広く前記チャンネル領域を横切るハードマスク膜を形成する段階と、
該ハードマスク膜を使って前記導電物質及び絶縁膜をパターニングする段階と
を備えたことを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【請求項１３】
前記ゲート及びゲート酸化膜を形成する段階後に、該ゲートの側壁に絶縁膜スペーサを形成する段階を設けることを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【請求項１４】
前記ソース／ドレインを形成する段階は、
前記ゲートが形成された結果物上に高融点金属を蒸着する段階と、
前記基板を熱処理して前記高融点金属と前記ソース／ドレイン予定領域のシリコンとを反応させ、自己整列シリサイドを形成する段階と
を備えたことを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【請求項１５】
前記ソース／ドレインの底面が前記埋込み絶縁酸化膜に当接するように形成することを特徴とする請求項８に記載のショットキー障壁トンネルトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜ＳＯＩ層を用いたショットキー障壁トンネルトランジスタ及びその製造方法に関し、より詳細には、金属と半導体との間に形成されるショットキー障壁を用いたショットキー障壁トンネルトランジスタ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｔｕｎｎｅｌ　Ｔｒａｎｓｉｓｔｏｒ：以下、ＳＢＴＴという
）及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の製造技術は、１００ｎｍ以下の短チャンネルトランジスタの製造にまで至っており、既存に単に電気的物理法則のみを従っていた素子の特性が量子力学的な現象をも伴う。１００ｎｍ以下のチャンネル長を有するトランジスタでは、短チャンネル効果による漏れ電流が極めて大になり、これに対する適切な制御が重要である。
【０００３】
短チャンネル効果を抑えるには、ソース／ドレインの接合深さがチャンネル長の１／３ないし１／４にならなければならない。現在のイオン注入法を使い続けつつ低い加速電圧にて浅い接合を試みてはいるものの、接合深さを３０ｎｍ以下に極めて浅く、かつ一様に制御することはほとんど不可能である。一方、接合深さが浅くなるほどソース／ドレインの寄生抵抗成分が増え、１Ｅ１９ｃｍ−３のドーピング濃度及び１０ｎｍの深さを仮定する場合、面抵抗値が５００Ω／ｓｑ．を上回ってしまい、信号遅延が引き起こされる。
【０００４】
短チャンネル効果を抑えるには、浅い接合を具現することに加えて、ゲート酸化膜の誘電率を高める必要がある。これにより、高誘電率の希土類酸化膜を以ってシリコン酸化膜に代えようとする研究がなされつつある。しかし、希土類酸化膜の熱的安定性の側面から、シリコン酸化膜に対して高温処理が施せないということが暫定的に知られている。従って、希土類酸化膜を使うには現在の半導体工程の熱処理温度を著しく下げる必要があるが、その場合、イオン注入に後続するドーピング活性化及び結晶損傷の回復のための熱処理に制限が伴われる。
【０００５】
ＳＢＴＴは、現在、ＭＯＳ形電界効果トランジスタ（以下、ＭＯＳＦＥＴという）の縮小化に当たって解決すべき最も重要な問題であるソース／ドレインとチャンネルとの間の浅い接合問題と共に、ゲート酸化膜問題の解決可能性を持っている。ＳＢＴＴは、ＭＯＳＦＥＴのソース／ドレインを金属またはシリサイドに代えたものであって、面抵抗値が既存の１／１０ないし１／５０ほどに下がるので素子の動作速度を高めることができ、かつ、チャンネル長を３５ｎｍ以下に短くできる。のみならず、イオン注入を必要としないので後続熱処理が不要になることから、高誘電率のゲート酸化膜を使う素子の工程と両立でき、従来に比べてはるかに低い熱工程を伴うことから、ゲート電極を金属として使う工程とも両立できる。
【０００６】
従来、ＳＢＴＴの製造及び動作特性に関する研究は、主としてバルクシリコン基板上でなされていた。しかし、バルクシリコンを使う場合、シリサイドよりなるソース／ドレインを構成する時、シリコン原子がシリサイドの内部に大いに広がるに伴い、結晶状のバルクシリコンの内部には多くの空孔ができてしまう。これらの空孔は主として空間電荷領域にたくさん密集され、界面不純物として作用して漏れ電流を誘発する。
【０００７】
これを防止するための望ましい一案は、ＳＯＩ基板を使ってＳＢＴＴを製造することである。しかし、ＳＯＩ基板を使って製作されるＳＢＴＴでは、埋込み絶縁酸化膜と薄膜ＳＯＩ層との境界面が新しい漏れ電流の発生経路となる。
【０００８】
【発明が解決しようとする課題】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、短チャンネル効果を抑えて漏れ電流を防止し得るショットキー障壁トンネルトランジスタ及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明に係るＳＢＴＴは、機械的な支持のための基板層上に形成され、上面に溝を有する埋込み絶縁酸化膜を含み、超薄膜ＳＯＩ層が前記溝上を横切る。絶縁膜が前記溝上の薄膜ＳＯＩ層部分を覆い、該絶縁膜上には前記溝より広くゲートが形成されている。前記ゲートの両側にはシリサイドよりなるソース／ドレインが位置し、前記溝には導電膜が埋め込まれている。
【００１０】
また、本発明において、前記薄膜ＳＯＩ層の膜厚が約５０ｎｍ以下であることが望ましい。
【００１１】
また、前記導電膜及びゲートはドープトポリシリコンよりなっても良く、場合によっては、前記導電膜はドープトポリシリコンよりなり、前記ゲートはシリサイドよりなっても良い。
【００１２】
また、前記ゲートの側壁には絶縁膜スペーサがさらに備えられても良く、前記ゲート上にハードマスク膜をさらに含んでも良い。
【００１３】
また、前記ソース／ドレインの底面は前記埋込み絶縁酸化膜に当接していることが望ましい。
【００１４】
このように、本発明に係るＳＢＴＴは、薄膜ＳＯＩ層にソース／ドレインをシリサイドから形成することにより金属及びシリコン半導体の間に形成されるショットキー障壁を用いる。漏れ電流が最小化可能に薄膜ＳＯＩ層の膜厚を最小化させ、かつ、ゲート下の薄膜ＳＯＩ層内に形成されるチャンネルがゲート及び導電膜により完全に覆われた構造であるため、動作特性が改善される。
【００１５】
本発明に係るＳＢＴＴの製造方法においては、機械的な支持のための基板層、埋込み絶縁酸化膜及び超薄膜ＳＯＩ層を含む基板を用意した後、前記薄膜ＳＯＩ層をパターニングして２つの広いソース／ドレイン予定領域及びそれらの間の狭いチャンネル領域を残す。前記チャンネル領域下の埋込み絶縁酸化膜を一部除去して溝を形成した後、残っている薄膜ＳＯＩ層を熱酸化させて前記チャンネル領域を覆う絶縁膜を形成する。前記絶縁膜上にゲート用導電物質を蒸着しつつ前記溝にも埋め込んでから、前記導電物質及び絶縁膜をパターニングして前記溝より広く前記チャンネル領域を横切るゲート及びゲート酸化膜を形成する。前記ソース／ドレイン予定領域にシリサイドよりなるソース／ドレインを形成する。
【００１６】
また、本発明において、前記薄膜ＳＯＩ層は、前記ゲートにより制御される電界がチャンネルを完全に調節し得るほどの厚さに形成することが望ましい。
【００１７】
また、前記溝を形成する段階は、前記残っている薄膜ＳＯＩ層上にフォトレジストを形成する段階と、前記フォトレジストを露光及び現像して前記チャンネル領域より広くオープニングを形成する段階と、前記オープニングにより晒された部位の埋込み絶縁酸化膜を前記薄膜ＳＯＩ層に対して選択比を有するように所定厚さだけ除去する段階と、前記フォトレジストを全て除去する段階とを含むことができる。
【００１８】
また、前記ゲート及びゲート酸化膜を形成する段階は、前記導電物質上に前記溝より広く前記チャンネル領域を横切るハードマスク膜を形成する段階と、前記ハードマスク膜を使って前記導電物質及び絶縁膜をパターニングする段階とを含むことができる。
【００１９】
また、前記ソース／ドレインを形成する段階は、前記ゲートが形成された結果物上に高融点金属を蒸着する段階と、前記基板を熱処理して前記高融点金属と前記ソース／ドレイン予定領域のシリコンとを反応させ、自己整列シリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ、いわゆるサリサイド）を形成する段階とを含むことができる。
【００２０】
また、本発明においては、ＳＯＩ基板の埋込み絶縁酸化膜を通じた漏れ電流を防止するために、チャンネル領域の下部に存在する埋込み絶縁酸化膜を選択的に除去してゲート用導電物質を埋め込むラップ構造に形成する。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。
本発明の目的及び利点は以下の説明によって一層明らかになる。しかし、本発明の実施形態は各種の形態に変形でき、本発明の技術的範囲が後述する実施形態に限定されるものではない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。ここで、同じ符号は同じ要素を意味する。さらに、図中の様々な要素及び領域は概略的に示されている。従って、本発明は、添付した図面に示された相対的な大きさや間隔により制限されるものではない。
【００２２】
図１は、本発明の一実施形態によるＳＢＴＴの断面図である。
ソース／ドレイン１６０は、シリコン及び金属の結合物であるシリサイドから形成される。例えば、コバルト（Ｃｏ）シリサイド、タングステン（Ｗ）シリサイド、ニッケル（Ｎｉ）シリサイド、パラジウム（Ｐｄ）シリサイド、白金（Ｐｔ）シリサイドまたはチタン（Ｔｉ）シリサイドから形成される。チャンネルが形成される薄膜ＳＯＩ層１３０は、下部の埋込み絶縁酸化膜１２０を所定厚さだけ除去して形成した溝に導電膜１５０ｂを埋め込んだラップ構造となっている。導電膜１５０ｂは、ゲート１５０ａと同様に、ドープトポリシリコンよりなることができ、従来の埋込み絶縁酸化膜１２０と薄膜ＳＯＩ層１３０との境界面にて生じる漏れ電流を効率良く遮断する。
【００２３】
チャンネルが形成される薄膜ＳＯＩ層１３０は、絶縁膜により覆われた構造であるが、断面上見える薄膜ＳＯＩ層１３０上の絶縁膜１４０ａはゲート酸化膜の役割を果たし、薄膜ＳＯＩ層１３０下の絶縁膜１４０ｂはゲート１５０ａ及び導電膜１５０ｂを絶縁させる役割を果たす。
【００２４】
また、薄膜ＳＯＩ層１３０の膜厚を５０ｎｍ以下に薄くして素子を製作すれば、ゲート１５０ａが制御するチャンネルが薄くなり、反転層の形成を極めて容易に調節し得、これにより、ＳＢＴＴのソースとドレーンとの間の漏れ電流が減る。のみならず、ソース／ドレイン１６０の底面は、埋込み絶縁酸化膜１２０に当接していることが漏れ電流の側面からより望ましい。
【００２５】
全体的な構造は機械的な支持のための基板層１１０上に形成されている。ゲート１５０ａ側壁には絶縁膜スペーサ１５５が形成されており、これは、ゲート１５０ａとソース／ドレイン１６０との間の短絡を防止する。絶縁膜スペーサ１５５は窒化物または酸化物よりなる。ゲート１５０ａ上にはハードマスク膜（図示せず）をさらに含んでゲート１５０ａを保護しても良い。
【００２６】
この実施形態において、導電膜１５０ｂ及びゲート１５０ａはドープトポリシリコンよりなると説明されているが、場合によっては、ゲート抵抗をさらに下げるためにゲートをシリサイドから形成しても良い。
【００２７】
このように、この実施形態によるＳＢＴＴは、薄膜ＳＯＩ層１３０にソース／ドレイン１６０をシリサイドから形成することにより金属とシリコン半導体との間に形成されるショットキー障壁を用いる。漏れ電流が最小化可能に薄膜ＳＯＩ層１３０の膜厚を最小化させ、ゲート１５０ａ及び導電膜１５０ｂがチャンネルを完全に覆う構造であるため、動作特性が改善される。
【００２８】
本発明に係るＳＢＴＴは、イオン注入によるドーピング方法を用いないので、これに伴う幾つかの工程を省略し得、これはコスト下げにつながる。また、動作原理が量子力学的な物理法則を従うので、今後、量子素子への応用が極めて容易である。
【００２９】
超薄膜ＳＯＩ層基板上にソース／ドレインをシリサイドから形成し、かつ、チャンネル領域をゲート及び導電膜が完全に覆う構造に形成して漏れ電流を制御し得る。これまでのＳＢＴＴの特性を確保する上で最も問題となる技術的な難しさがこの漏れ電流であり、本発明にて提案する素子による効果的な漏れ電流の制御は、以降のＳＢＴＴの実用性においてその可能性を高めると期待される。
【００３０】
図２Ａ、図３Ａ、図４Ａ及び図５Ａは、本発明の実施形態によるＳＢＴＴを製造する方法を説明するための上面図である。そして、図２Ｂ、図３Ｂ、図４Ｂ及び図５Ｂは各々、図２Ａ、図３Ａ、図４Ａ及び図５Ａのｂ−ｂ’線断面図である。図６及び図７は、図５Ａ段階に後続する残りの段階を示す断面図である。
【００３１】
以下、これらの図面を参照して本発明の実施形態によるＳＢＴＴの製造方法を説明する。
【００３２】
図２Ａ及び図２Ｂを参照すれば、機械的な支持のための基板層１１０、埋込み絶縁酸化膜１２０及び超薄膜ＳＯＩ層１３０を含む基板を用意する。薄膜ＳＯＩ層１３０は、ゲートにより制御される電界がチャンネルを完全に調節し得るほどの厚さに形成することが望ましい。例えば、５０ｎｍ以下に形成する。次に、薄膜ＳＯＩ層１３０をパターニングして２つの広いソース／ドレイン予定領域及びそれらの間の狭いチャンネル領域を残す。すなわち、素子が形成されるアクティブ領域を乾式酸化により形成する。
【００３３】
次に、図３Ａ及び図３Ｂを参照すれば、チャンネル領域下の埋込み絶縁酸化膜１２０を一部除去して溝１３５を形成する。このために、まず、図２Ａのような形状に残っている薄膜ＳＯＩ層１３０上にフォトレジスト１３２を塗布する。フォトレジスト１３２を露光及び現像してチャンネル領域よりやや広くオープニングを形成する。しかし、フォトレジスト１３２はチャンネル領域の一部でのみ除去されており、ソース／ドレイン予定領域はフォトレジスト１３２により完全に覆われているということが分かる。そして、フォトレジスト１３２が除去されてなるオープニングは、後続するゲート形成面積より狭く限定する。
【００３４】
オープニングにより晒された部位の埋込み絶縁酸化膜１２０を薄膜ＳＯＩ層１３０に対して選択比を有するように所定厚さだけ除去して溝１３５を形成する。例えば、ＢＯＥ（Ｂｕｆｆｅｒｅｄ　Ｏｘｉｄｅ　Ｅｔｃｈａｎｔ）またはＨＦ水溶液を使うウェットエッチングによれば、酸化物である埋込み絶縁酸化膜１２０がシリコンである薄膜ＳＯＩ層１３０に対して選択比を有するように除去される。ウェットエッチング時に、以降にシリサイドが形成されるソース／ドレイン予定領域の下部の埋込み絶縁酸化膜１２０が除去されることを防止するために、フォトレジスト１３２により限定される領域をソース／ドレイン予定領域により完全に覆う。このことは、ソース／ドレイン予定領域の下部の埋込み絶縁酸化膜１２０が除去される場合、シリサイドが形成されないからである。
【００３５】
次に、図４Ａ及び図４Ｂを参照すれば、フォトレジスト１３２を全て除去した後、残っている薄膜ＳＯＩ層１３０を熱酸化させてチャンネル領域を覆う絶縁膜１４０ａ，１４０ｂを形成する。薄膜ＳＯＩ層１３０は溝１３５上に横切って置かれているので、熱酸化を行えば、露出された表面が全て絶縁膜により覆われる。図４Ａ及び図４Ｂにおいては、その平面図及び断面図において絶縁膜１４０ａ，１４０ｂのみが可視となっている。
【００３６】
図５Ａ及び図５Ｂを参照すれば、絶縁膜１４０ａ上にゲート用導電物質を蒸着しつつ溝１３５にも埋め込んでから、導電物質及び絶縁膜１４０ａをパターニングして溝１３５より広くチャンネル領域を横切るゲート１５０ａ及びゲート酸化膜を形成する。例えば、導電物質上にチャンネル領域を横切るハードマスク膜（図示せず）を形成した後、これを使って導電物質及び絶縁膜１４０ａをパターニングすれば良い。
【００３７】
ゲート用導電物質としては、ドープトポリシリコンを使うことが望ましい。この物質は段差塗布性が良いので溝１３５の埋め込み特性に優れ、その結果、溝１３５内に導電膜１５０ｂが円滑に埋め込まれる。薄膜ＳＯＩ層１３０下の絶縁膜１４０ｂは、ゲート１５０ａ及び導電膜１５０ｂを絶縁させる役割を果たす。従来のソース／ドレイン間の漏れ電流がチャンネル下の薄膜ＳＯＩ層と埋込み絶縁酸化膜との間の境界面に伝わっていたのに対し、本発明においては、ゲート１５０ａ及び導電膜１５０ｂがチャンネルを完全に覆うラップ構造であるため、漏れ電流の経路が完全に遮断される。
【００３８】
次に、図６を参照すれば、ゲート１５０ａ側壁に絶縁膜スペーサ１５５を形成する。図５Ｂの結果物上に絶縁物質を蒸着した後にこれを異方性エッチングすれば、ゲート１５０ａ側壁にのみ絶縁物質が残るということを用いる。絶縁膜スペーサ１５５は、ゲート１５０ａとソース／ドレインとの間の短絡を防止する。
【００３９】
次に、図７を参照すれば、ソース／ドレイン予定領域にシリサイドよりなるソース／ドレイン１６０を形成する。例えば、ゲート１５０ａが形成された結果物上に高融点金属を蒸着した後、これを熱処理して前記高融点金属とソース／ドレイン予定領域のシリコンとを反応させて自己整列シリサイドを形成する。例えば、Ｃｏ，Ｗ，Ｎｉ，Ｐｄ，ＰｔまたはＴｉなどの金属を積層した後に急速熱処理（ＲＴＡ）などの熱処理を行う。この時、高融点金属の蒸着厚さと反応温度及び時間などをよく調節し、ソース／ドレイン１６０の底面が埋込み絶縁酸化膜１２０に当接するまでシリサイド反応を十分に行うことが望ましい。未反応金属は後続する洗浄工程により除去される。例えば、チャンバ内においてアルゴン（Ａｒ）スパッタリングを行うか、それともＨＦ水溶液にしばらくの間浸して洗浄を行う。ゲート１５０ａが溝１３５より広く形成されるので、ソース／ドレイン１６０と導電膜１５０ａとの間に短絡が起こる恐れがなく、ゲート１５０ａ側壁に絶縁膜スペーサ１５５も存在するので、ゲート１５０ａとソース／ドレイン１６０との間に短絡が起こる恐れもない。
【００４０】
ゲート１５０ａ上にハードマスク膜を形成した場合であれば、ゲート１５０ａではシリサイド反応が起こらないものの、ハードマスク膜を形成しなかった場合であれば、ゲート１５０ａのシリコンと高融点金属とが反応してゲート１５０ａもシリサイドとなる。シリサイドはポリシリコンに比べて抵抗が低いので、素子の駆動速度が改善される。
【００４１】
【発明の効果】
以上説明したように本発明によれば、短チャンネル効果を抑え、かつ、漏れ電流を防止し得るＳＢＴＴが製造可能である。また、本発明によれば、既存のシリコン素子工程をそのまま活用でき、自発的なシリサイド反応工程を用いるので、素子製作が容易である。さらに、工程が単純であり、実用性が極めて高い。特に、ナノメートルサイズの素子を比較的に容易に製作し得る。
【００４２】
以上、本発明を望ましい実施形態を通じて詳細に説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の技術的な思想内であれば、当業者による各種の変形が可能であるということは言うまでもない。
【図面の簡単な説明】
【図１】本発明の一実施形態によるショットキー障壁トンネルトランジスタの断面図である。
【図２Ａ】本発明の実施形態によるショットキー障壁トンネルトランジスタの製造方法を説明するための上面図（その１）である。
【図２Ｂ】図２Ａのｂ−ｂ’線断面図である。
【図３Ａ】本発明の実施形態によるショットキー障壁トンネルトランジスタの製造方法を説明するための上面図（その２）である。
【図３Ｂ】図３Ａのｂ−ｂ’線断面図である。
【図４Ａ】本発明の実施形態によるショットキー障壁トンネルトランジスタの製造方法を説明するための上面図（その３）である。
【図４Ｂ】図４Ａのｂ−ｂ’線断面図である。
【図５Ａ】本発明の実施形態によるショットキー障壁トンネルトランジスタの製造方法を説明するための上面図（その４）である。
【図５Ｂ】図５Ａのｂ−ｂ’線断面図である。
【図６】図５Ａ段階に後続する残りの段階を示す断面図（その１）である。
【図７】図５Ａ段階に後続する残りの段階を示す断面図（その２）である。
【符号の説明】
１１０　基板層
１２０　酸化膜
１３０　薄膜ＳＯＩ層
１３２　フォトレジスト
１３５　溝
１４０ａ　薄膜ＳＯＩ層上の絶縁膜
１４０ｂ　薄膜ＳＯＩ層下の絶縁膜
１５０ａ　ゲート
１５０ｂ　導電膜
１５５　絶縁膜スペーサ
１６０　ソース／ドレイン
【図１】
2004079986.tif 000003
【図２Ａ】
2004079986.tif 000004
【図２Ｂ】
2004079986.tif 000005
【図３Ａ】
2004079986.tif 000006
【図３Ｂ】
2004079986.tif 000007
【図４Ａ】
2004079986.tif 000008
【図４Ｂ】
2004079986.tif 000009
【図５Ａ】
2004079986.tif 000010
【図５Ｂ】
2004079986.tif 000011
【図６】
2004079986.tif 000012
【図７】
2004079986.tif 000013