(57)【要約】【課題】不揮発性半導体記憶装置に不良メモリセルが存在したとしても、チップ一括消去動作を効率良く実行できるようにする。【解決手段】複数のメモリセルで構成された複数のブロック１０−ｉを有するメモリセルアレイ９と、１ブロックあたりでの消去動作の実行許容時間を設定する設定手段３と、メモリセルに記憶した記憶データをブロック毎に一括消去可能な消去手段２とを備えることで、メモリセルアレイ９の全メモリセルの記憶データをブロック毎に順次消去する際、設定した実行許容時間内にブロックを構成するメモリセルの記憶データの消去が完了しないときには当該ブロックでの消去動作を強制的に終了して、次のブロックでの消去動作を開始できるようにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルでそれぞれ構成された複数のブロックを有するメモリセルアレイと、
上記メモリセルに記憶した記憶データを上記ブロック毎に一括消去可能な消去手段と、
１つの上記ブロックあたりでの消去動作の実行許容時間を設定する設定手段とを備え、
上記メモリセルアレイのすべてのメモリセルの記憶データを上記消去手段により上記ブロック毎に順次消去する際、上記ブロックを構成するメモリセルの記憶データの消去が上記実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了することを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記消去手段によりすべての上記ブロックでの消去動作が終了した後、上記すべてのメモリセルの記憶データが消去できたか否かを示す信号を出力する出力手段をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
上記出力手段は、上記ブロック毎に上記実行許容時間内に消去動作が完了したか否かを示す信号をさらに出力することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
上記出力手段は、上記実行許容時間内に消去動作が完了しなかったブロックが識別可能な情報を示す信号をさらに出力することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
上記すべてのブロックにてメモリセルの記憶データが消去できたか否かを示す良否情報を記憶する記憶手段をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
上記記憶した良否情報に基づいて、外部からの要求に応じた情報を出力する出力手段をさらに備えることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
上記出力手段は、上記外部からの要求に応じて上記良否情報の論理和演算を行い、得られた演算結果を出力することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
上記出力手段は、上記外部からの要求に応じて何れか１つのブロックに係る上記良否情報を選択的に出力することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項９】
上記出力手段は、上記良否情報を選択的に出力する際、当該良否情報を上記ブロックが識別可能な情報に変換する変換手段を備えることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
上記ブロックが識別可能な情報は、上記複数のブロックに互いに異なるように割り当てたブロックアドレスであることを特徴とする請求項４又は９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリのような電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置に用いて好適なものである。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、電気的にデータの書き込み及び消去ができ、メモリセルに記憶されたデータの消去を一連の動作により全メモリセルについて自動的に行う、チップ一括消去機能を一般的に有している。また、不揮発性半導体記憶装置のメモリセルアレイは複数のブロックで構成され、さらに各ブロックは複数のメモリセルで構成される。
【０００３】
上述したチップ一括消去における消去動作は、一括消去可能な最小ブロック単位で実行され、あるブロックでのデータ消去が完了した時点で、次のブロックでのデータ消去を自動的に開始する。チップ一括消去は、このデータ消去動作をすべてのブロックに対して実行することにより、すべてのメモリセルに記憶されたデータを自動的に消去する。
【０００４】
【特許文献１】
特開２００１−１９５８９２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置は、チップ一括消去動作中に、あるブロック内にデータが消去できない不良メモリセルが存在した場合（以下、このブロックを「不良ブロック」と称す。）には、不良ブロックでのデータ消去動作を繰り返し行う。つまり、不揮発性半導体記憶装置は、不良ブロックでのデータ消去動作を完了させることができず、また不良ブロック以降のブロックでのデータ消去動作を実行することができなくなる。
【０００６】
したがって、不揮発性半導体記憶装置の機能試験では、試験対象の不揮発性半導体記憶装置が不良ブロックを有する場合に、チップ一括消去動作を強制終了できるようにする必要があった。不揮発性半導体記憶装置の機能試験においては、試験装置（テスタ）側でチップ一括消去動作を許容する制限時間を設定し、試験装置はチップ一括消去動作が制限時間内に完了するか否かを判定する。上記判定の結果、チップ一括消去動作が完了していない場合には、試験装置は、不揮発性半導体記憶装置に不良ブロックが存在すると判断し、試験対象の不揮発性半導体記憶装置での動作を強制終了させる。
【０００７】
ここで、試験装置側で設定する制限時間は、一括消去可能な最小ブロックでのデータ消去に許容される制限時間（最小ブロック１つあたり）と、不揮発性半導体記憶装置が有する上記最小ブロック数との積である。そのため、不揮発性半導体記憶装置が、ブロック数が多い大容量のものである場合には、試験装置側で設定する制限時間は非常に長くなってしまう。したがって、不揮発性半導体記憶装置が１つでも不良ブロックを有すると、試験装置は設定された制限時間が経過するまではチップ一括消去動作を強制終了することができず、機能試験に膨大な時間を要してしまっていた。
【０００８】
また、不揮発性半導体記憶装置を搭載するシステムにおいては、チップ一括消去動作が終了しなかった場合に、不揮発性半導体記憶装置のいずれのブロックが不良ブロックであるかについての情報が得られなかった。そのため、システムにおいて、不揮発性半導体記憶装置の不良ブロックを回避して使用することができずに、搭載された不揮発性半導体記憶装置を交換しなければならなかった。
【０００９】
また、不揮発性半導体記憶装置が不良ブロックを有する場合にチップ一括消去動作を終了できるようにする他の方法として、上記特許文献１には、不良ブロックではデータが消去されているか否かを確認しないことでデータ消去動作が繰り返されることを防止し、チップ一括消去を実行し終了させる方法が開示されている。
【００１０】
本発明は、このような問題に鑑みてなされたものであり、不揮発性半導体記憶装置に不良メモリセルが存在したとしても、チップ一括消去動作を効率良く実行できるようにすることを目的とする。また、本発明は、不揮発性半導体記憶装置にて不良メモリセルが存在する不良ブロックに関する情報を外部に供給できるようにすることを第２の目的とする。
【００１１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルで構成された複数のブロックを有するメモリセルアレイと消去手段と設定手段とを備え、消去手段によりメモリセルアレイのすべてのメモリセルの記憶データをブロック毎に順次一括消去する際、設定した１ブロックあたりでの消去動作の実行許容時間内にブロックを構成するメモリセルの記憶データの消去が完了しないときには当該ブロックでの消去動作を終了する。
上記のように構成した本発明によれば、１ブロック単位の実行許容時間で不良メモリセルが存在するブロックでの消去動作を強制的に終了して、次のブロックでの消去動作を開始することができるようになる。
【００１２】
また、すべてのブロックでの消去動作が終了した後、すべてのメモリセルの記憶データが消去できたか否かを示す信号等を出力する出力手段を備えるようにした場合には、不揮発性半導体記憶装置が不良ブロックを有するか否か、何れのブロックが不良ブロックであるか等の情報を得ることができるようになる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による不揮発性半導体記憶装置の一構成例を示すブロック図である。第１の実施形態による不揮発性半導体記憶装置は、例えばフラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  ｏｎｌｙ  Ｍｅｍｏｒｙ）等のブロック単位での書き込み及び消去が可能な半導体記憶装置である。
【００１４】
図１において、１はアドレスバッファであり、外部からアドレス信号ＡＤＤが入力され、入力された信号をブロック／ロウデコーダ５及びカラムデコーダ６に出力する。また、アドレスバッファ１は、アドレス信号ＡＤＤにより消去動作等のコマンドが入力された場合には、当該コマンドに対応する信号を制御回路／シーケンサ２に出力する。
【００１５】
制御回路／シーケンサ２は、外部からの制御信号ＣＴＬやアドレスバッファ１からのコマンドに対応する信号が入力され、入力された信号等に基づいて各機能部を制御する。例えば、制御回路／シーケンサ２は、メモリセルアレイに対してデータ消去動作をブロック毎に一括して実行させるための消去パルスを印加させたり、データを消去できたか否かの確認動作（ベリファイ動作）を行ったりする。
【００１６】
タイマー３は、チップ一括消去におけるデータ消去動作を許容する制限時間が制御回路／シーケンサ２により設定される。ここで、設定される制限時間は、一括消去可能なブロック単位のデータ消去動作の実行を許容する時間、つまり１つのブロックあたりでの消去動作の実行許容時間である。また、タイマー３は、チップ一括消去動作にてデータ消去動作開始からの経過時間をブロック毎に計測し、経過時間が設定された実行許容時間を超えた場合には、制御回路／シーケンサ２にその旨を通知する。
【００１７】
なお、タイマー３に実行許容時間ではなく、一括消去可能なブロック単位で許容する消去パルスの印加回数を設定し、タイマー３はチップ一括消去動作において消去パルスの印加回数をブロック毎に計数するようにしても良い。ここで、消去パルスは、消去動作の開始を指示するための信号であり、ブロックでの消去動作が完了しないときに、所定の時間間隔で印加される。さらには、実行許容時間及び消去パルスの印加回数の双方をタイマー３に設定するようにしても良い。
【００１８】
４は高電圧発生回路であり、制御回路／シーケンサ２からの信号に応じて高電圧を発生し、発生した電圧をブロック／ロウデコーダ５に供給する。
ブロック／ロウデコーダ５は、アドレスバッファ１からのロウアドレス信号をデコードし、図示しない所定のワード線を活性化する。ブロック／ロウデコーダ５は、制御回路／シーケンサ２からの信号に基づいて動作（オン／オフ等）が制御される。カラムデコーダ６は、アドレスバッファからのカラムアドレス信号をデコードし、デコードした結果をカラムゲート７に出力する。
【００１９】
カラムゲート７は、カラムデコーダ６からの信号に基づいてデータバッファ／マルチプレクサ（ＭＵＸ）８とメモリセルアレイ９との間での信号伝達を制御する。データバッファ／ＭＵＸ８は、信号Ｉ／Ｏ０〜Ｉ／Ｏ１５により外部から供給される信号をカラムゲート７に伝達する。また、データバッファ／ＭＵＸ８は、制御回路／シーケンサ２からの信号に応じて、メモリセルアレイ９からの読み出しデータ、あるいはレジスタ情報処理回路１３からの不良ブロックに係る情報を信号Ｉ／Ｏ０〜Ｉ／Ｏ１５により外部に出力する。
【００２０】
メモリセルアレイ９は、Ｎ個（Ｎは自然数）のブロック１０−ｉ（ｉは添え字であり、ｉ＝０、１、２、…、（Ｎ−１））とセンスアンプ１１とを有する。各ブロック１０−ｉは、電気的にデータの書き込み及び消去（書き換え）が可能な複数の不揮発性のメモリセルでそれぞれ構成され、本実施形態ではチップ一括消去動作時のデータ消去は各ブロック１０−ｉを単位として実行される。センスアンプ１１は、メモリセルアレイ９からカラムゲート７に出力する読み出しデータを増幅する。
【００２１】
１２は不良ブロック記憶レジスタであり、不良ブロックであるか否か（ブロック内に不良メモリセルが存在するか否か）を示す情報をメモリセルアレイ９の各ブロック１０−ｉ毎にそれぞれ記憶する。すなわち、不良ブロック記憶レジスタ１２は、チップ一括消去動作において実行許容時間内にデータ消去動作が正常に完了したか否かを示す情報を各ブロック１０−ｉ毎に記憶する。
【００２２】
レジスタ情報処理回路１３は、不良ブロック記憶レジスタ１２に記憶された情報に基づいて不良ブロックに係る情報をデータバッファ／ＭＵＸ８に出力する。
ここで、不良ブロック記憶レジスタ１２及びレジスタ情報処理回路１３による不良ブロックに係る情報の出力動作は、制御回路／シーケンサ２からの信号に基づいて制御される。
【００２３】
図２は、上記図１に示した不良ブロック記憶レジスタ１２及びレジスタ情報処理回路１３の詳細な構成例を示す図である。なお、この図２において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００２４】
図２に示すように、不良ブロック記憶レジスタ１２は、少なくとも１ビットの記憶領域をそれぞれ有するＮ個のレジスタＲｉ（ｉ＝０、１、…、（Ｎ−１））を有し、ブロック＜０＞用レジスタＲ０、ブロック＜１＞用レジスタＲ１、…、ブロック＜Ｎ−１＞用レジスタＲ（Ｎ−１）は、メモリセルアレイ９の各ブロック１０−ｉにそれぞれ対応している。各レジスタＲｉは、ブロック１０−ｉに不良メモリセルが存在するときにはレジスタ値“１”が記憶され、そうでないときにはレジスタ値“０”である。
【００２５】
レジスタ情報処理回路１３は、Ｎ個のスイッチＳＷｉ（ｉ＝０、１、…、（Ｎ−１））、否定論理和演算（ＮＯＲ）回路２１及びインバータ回路２２で構成される。スイッチＳＷｉは、レジスタＲｉにそれぞれ対応しており、レジスタＲｉからの出力が入力され、入力された信号をＮＯＲ回路２１あるいはインバータ回路２２に出力する。スイッチＳＷｉは、制御回路／シーケンサ２からの制御信号により制御される。
【００２６】
ＮＯＲ回路２１は、スイッチＳＷｉの出力が入力され、演算結果をデータバッファ／ＭＵＸ８に出力する。インバータ回路２２は、スイッチＳＷｉの出力が選択的に入力され、入力された信号を反転してデータバッファ／ＭＵＸ８に出力する。ＮＯＲ回路２１及びインバータ回路２２から出力された信号は、データバッファ／ＭＵＸ８から入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５を介して外部に出力される。
【００２７】
次に、動作について説明する。
まず、不揮発性半導体記憶装置でのチップ一括消去動作について説明する。
図３は、チップ一括消去動作を示すフローチャートである。なお、図３においては、チップ一括消去におけるデータ消去動作の許容時間ではなく、消去パルスの印加回数によりブロック１０−ｉに不良メモリセルが存在するか否かを判断する例を一例として示している。
【００２８】
まず、外部から入力されるアドレス信号ＡＤＤ等によりチップ一括消去動作の実行が指示されると、ステップＳ１にてブロック番号を示すカウンタ値がゼロにされる。次に、ステップＳ２にてカウンタ値が示すブロック１０−ｉに対して、プリプログラムと呼ばれる前書き込み、及びその動作を確認するためのベリファイが実行される。このプリプログラムは、いわゆるオーバーイレースを防止するために行われる。
【００２９】
ステップＳ３にて制御回路／シーケンサ２は、消去ベリファイによりブロック１０−Ｉが有する全メモリセルのデータが消去できたか否かを確認する。
上記確認の結果、データが消去されていないメモリセルが存在する場合には、ステップＳ４にて消去パルスの印加回数を示すカウンタ値が最大（タイマー３に予め設定されたデータ消去動作の許容回数、例えば１０００回）であるか否かを判断する。
【００３０】
上記判断の結果、消去パルスの印加回数を示すカウンタ値が最大でない場合には、ステップＳ５にて消去パルスの印加回数を示すカウンタ値を１つ増加させ、ステップＳ６にて消去対象のブロック１０−ｉに対して消去パルスを再び印加する。消去パルスを印加し所定時間（例えば、１ｍｓ）が経過した後、ステップＳ３以降の動作を実行する。
【００３１】
一方、ステップＳ４での判断の結果、消去パルスの印加回数を示すカウンタ値が最大である場合には、ステップＳ７にて不良ブロック番号として消去対象のブロック１０−ｉのブロック番号を記録し、ステップＳ８に進む。
また、ステップＳ３での消去ベリファイによる確認の結果、全メモリセルのデータが消去できている場合も同様に、ステップＳ８に進む。
【００３２】
ステップＳ８では、ブロック番号を示すカウンタ値が最大であるか否かが確認され、カウンタ値が最大でない場合には、ステップＳ９にてブロック番号を示すカウンタ値を１つ増加させ、上述したステップＳ２に戻る。
【００３３】
一方、ステップＳ８での確認の結果、ブロック番号を示すカウンタ値が最大である場合には、ステップＳ１０にて上記ステップＳ７において記録された不良ブロック番号を読み出して、ステップＳ１１にて、不良ブロックが存在するか否かを判断する。判断の結果、不良ブロックが存在しない場合には、チップ一括消去パス（成功）として処理を終了し、不良ブロックが存在する場合には、チップ一括消去フェイル（失敗）として処理を終了する。
【００３４】
次に、上記図３に示したチップ一括消去動作の終了後における不良ブロックに係る情報の出力動作について説明する。
チップ一括消去動作が終了した後、制御回路／シーケンサ２から所定の値を示す制御信号が出力されると、不良ブロック記憶レジスタ１２の各レジスタＲｉは記憶している情報を出力する。このとき、レジスタ情報処理回路１３のすべてのスイッチＳＷｉは、レジスタＲｉの出力をＮＯＲ回路２１に供給するように制御信号により制御される。
【００３５】
したがって、すべてのレジスタＲｉの出力がＮＯＲ回路２１に同時に入力され、少なくとも１つのレジスタＲｉのレジスタ値が“１”である場合には、ＮＯＲ回路２１の出力は“Ｌ”（ロウレベル）になる。ＮＯＲ回路２１の出力は、データバッファ／ＭＵＸ８により、例えば入出力端子Ｉ／Ｏ５を介して外部に出力される。
【００３６】
これにより、入出力端子Ｉ／Ｏ５を介して出力される信号が“Ｈ”（ハイレベル）の場合には、メモリセルアレイ９の各ブロックが正常であることが外部に示され、“Ｌ”の場合には、メモリセルアレイ９に少なくとも１つの不良ブロックが存在することが外部に示される。
【００３７】
さらに、不良ブロック特定モードに動作モードを遷移させることにより、メモリセルアレイ９内に存在する不良ブロックを特定可能な情報が外部に出力される。ここで、不良ブロック特定モードには、アドレス信号ＡＤＤや制御信号ＣＴＬ等によるコマンドの入力、あるいは不揮発性半導体記憶装置が具備する所定の外部端子に所定の電圧（例えば、ハイレベルの電圧ＶＨＨ）を印加することにより遷移する。不揮発性半導体記憶装置がシステムに組み込まれた場合には、コマンド入力によってのみ不良ブロック特定モードへの動作モードの遷移が可能になる。
【００３８】
以下に、不良ブロック特定モードでの処理動作について説明する。
図４は、不良ブロック特定モードでの処理の流れを示す図である。
制御回路／シーケンサ２から所定の値を示す制御信号が出力されているとき、外部からのアドレス信号ＡＤＤによりブロックアドレス［０］が入力されると、入力されたブロックアドレス［０］が信号ＢＬＡＤＤを介して不良ブロック記憶レジスタ１２に供給される（ステップＳ２１）。
【００３９】
供給されたブロックアドレス［０］に対応するブロック＜０＞用レジスタＲ０は、記憶している情報を出力する。また、このとき、レジスタ情報処理回路１３のスイッチＳＷ０は、レジスタＲ０の出力をインバータ回路２２に供給するように制御信号により制御される。なお、他のスイッチＳＷ１〜ＳＷ（Ｎ−１）は開いている。
【００４０】
これにより、レジスタＲ０の出力がインバータ回路２２にて反転され、データバッファ／ＭＵＸ８により、例えば入出力端子Ｉ／Ｏ５を介して外部に出力される。したがって、入出力端子Ｉ／Ｏ５を介して出力される信号が“Ｈ”の場合には、メモリセルアレイ９のブロック１０−０が正常であることが外部に示され、“Ｌ”の場合には、ブロック１０−０が不良ブロックであることが外部に示される（ステップＳ２２）。
【００４１】
次に、アドレス信号ＡＤＤにより入力されたブロックアドレス［１］が不良ブロック記憶レジスタ１２に供給され（ステップＳ２３）、ブロック＜１＞用レジスタＲ１に記憶されている情報が出力される。このとき、レジスタ情報処理回路１３では、スイッチＳＷ１がレジスタＲ１の出力をインバータ回路２２に供給し、他のスイッチＳＷ０、ＳＷ２〜ＳＷ（Ｎ−１）が開くように制御信号により制御される。これにより、ブロック＜０＞についての場合と同様にして、データバッファ／ＭＵＸ８から入出力端子Ｉ／Ｏ５を介してブロック１０−１が不良ブロックであるか否かを示す信号が外部に出力される（ステップＳ２４）。
【００４２】
以下同様にして、ブロックアドレスがアドレス信号ＡＤＤにより順次入力され、入力されたブロックアドレスに対応するレジスタＲｉに記憶されている情報に応じて、ブロックアドレスで示されるブロック１０−ｉが不良ブロックであるか否かを示す信号が入出力端子Ｉ／Ｏ５を介して外部に出力される（ステップＳ２５、Ｓ２６）。
【００４３】
図５は、上述した不良ブロック特定モードでの不良ブロック情報の出力動作を示すタイミングチャートである。
時刻Ｔ１０において、アドレス信号ＡＤＤによりブロックアドレス［０］が外部から入力されると、出力イネーブル信号／ＯＥ（記号／は負論理であることを示す。）が“Ｌ”に活性化されている期間中、入出力端子Ｉ／Ｏ５を介して不良ブロック情報ＳＧ１０が出力される。この不良ブロック情報ＳＧ１０が、“Ｌ”の場合には、ブロック１０−０に不良メモリセルが存在し（不良ブロック）、“Ｈ”の場合には、ブロック１０−０に不良メモリセルが存在しない。
【００４４】
同様に、時刻Ｔ１１、…、Ｔ１３において、アドレス信号ＡＤＤによりブロックアドレス［１］、…、ブロックアドレス［Ｎ−１］が外部から順次入力され、出力イネーブル信号／ＯＥが“Ｌ”に活性化されている期間中、入出力端子Ｉ／Ｏ５を介してブロックアドレスにより指定されたブロックの不良ブロック情報ＳＧ１１、…、ＳＧ１（Ｎ−１）が出力される。
【００４５】
以上、詳しく説明したように第１の実施形態によれば、１ブロックあたりでの消去動作の実行許容時間（あるいは消去パルスの印加許容回数）を予めタイマー３に設定しておく。メモリセルアレイ９が有するメモリセルに記憶したデータをチップ一括消去動作により一括消去するとき、実行許容時間を経過してもデータが消去されていないメモリセルがブロック１０−ｉに存在する、すなわち実行許容時間内にブロック１０−ｉが有する全メモリセルのデータ消去が完了しない場合には、当該ブロック１０−ｉでの消去動作を強制的に終了して、次のブロックでの消去動作を開始する（次のブロックがない場合には処理を終了する。）。また、実行許容時間はデータ消去を許容する時間であり、一般に不良メモリセルが存在しない正常なブロックでの消去動作は、実行許容時間よりも非常に短い時間で完了する。
【００４６】
これにより、不良メモリセルがメモリセルアレイ９内に存在したとしても、不良メモリセルが存在するブロックでの消去動作を１ブロック単位の実行許容時間で終了させることができ、不揮発性半導体記憶装置でのチップ一括消去動作を効率良く行うことができる。したがって、チップ一括消去動作に要する時間の増加を抑制することができ、例えば不揮発性半導体記憶装置の機能試験にて、不良メモリセルが存在することによる機能試験に要する時間の増加を抑制し、機能試験の高効率化を図ることができる。
【００４７】
また、チップ一括消去動作が終了した後、不良ブロック記憶レジスタ１２にブロック１０−ｉ毎に記憶した不良ブロックであるか否かを示す情報をレジスタ情報処理回路１３にて適宜処理を施し、データバッファ／ＭＵＸ８を介して外部に出力する。このとき、不揮発性半導体記憶装置に不良ブロックが存在するか否かを示す信号（情報）、さらに不良ブロックが存在する場合には、不良ブロックを特定可能な信号（情報）が外部に示すことができる。
【００４８】
したがって、例えば不揮発性半導体記憶装置における機能試験において、不良ブロックが存在するか否かを示す信号を監視することにより、当該不揮発性半導体記憶装置における機能試験の合否判定を行うことができる。また、例えば不揮発性半導体記憶装置を搭載したシステムでは、不良ブロックが存在したとしても、出力される不良ブロックが特定可能な信号（情報）に基づいて、不良ブロックを回避して正常なブロックのみを使用しデータの書き込み及び消去を行わせるように制御することができ、従来のように交換する必要がなくなる。
【００４９】
なお、上記図４に示した不良ブロック特定モードでの処理では、外部からのアドレス信号ＡＤＤにより入力するブロックアドレスは、１つずつ増加するようにしているが、本発明はこれに限らず、任意の順及び任意のブロックアドレス値を入力することができる。
【００５０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
第２の実施形態による不揮発性半導体記憶装置は、不良ブロック特定モードにて不良ブロックを特定可能な情報を出力する際、不良ブロックのブロックアドレス値を外部に出力する。
【００５１】
なお、第２の実施形態による不揮発性半導体記憶装置は、上述した第１の実施形態による不揮発性半導体記憶装置とレジスタ情報処理回路のみが異なるだけで、上記図１に示した第１の実施形態による不揮発性半導体記憶装置と全体の構成は同様であるので、全体構成についての説明は省略する。
【００５２】
図６は、第２の実施形態による不揮発性半導体記憶装置の不良ブロック記憶レジスタ１２及びレジスタ情報処理回路１３’の詳細な構成例を示す図である。なお、この図６において、図１及び図２に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００５３】
図６に示すように、第２の実施形態におけるレジスタ情報処理装置１３’は、Ｎ個のスイッチＳＷｉ（ｉ＝０、１、…、（Ｎ−１））、否定論理和演算（ＮＯＲ）回路２１及びエンコーダ６１で構成される。スイッチＳＷｉ及びＮＯＲ回路２１は、上述した第１の実施形態と同様のものである。
エンコーダ６１は、スイッチＳＷｉの出力が供給され、供給された信号が“Ｈ”のときには当該信号に応じたブロックアドレス（２進数表現）をデータバッファ／ＭＵＸ８に出力する。
【００５４】
第２の実施形態による不揮発性半導体記憶装置の動作は、上述した第１の実施形態と不良ブロック特定モードでの処理動作のみが異なり、他の動作は同じであるので、以下では、不良ブロック特定モードでの処理動作についてのみ説明する。
【００５５】
図７は、第２の実施形態における不良ブロック特定モードでの処理動作の流れを示す図である。
不良ブロック特定モードに動作モードが遷移すると、制御回路／シーケンサ２は、不良ブロック記憶レジスタ１２内にてレジスタ値が“１”であるレジスタＲｉを検索する（ステップＳ３１）。上記検索は、出力イネーブル信号／ＯＥのトグル動作に応じてブロックアドレスを１つずつ順次増加させ、ブロックアドレスに対応するレジスタＲｉの値を確認することで行われる。また、制御回路／シーケンサ２は、ブロックアドレスに応じてレジスタ情報処理回路１３’内のスイッチＳＷｉを制御してレジスタＲｉの出力がエンコーダ６１に供給されるように制御する。
【００５６】
上記検索によりレジスタ値が“１”であるレジスタＲｉ（不良ブロックに対応するレジスタ）が見つかると（ステップＳ３２）、当該レジスタＲｉの出力がスイッチＳＷｉを介して供給されているエンコーダ６１は、当該レジスタＲｉが対応しているブロックのアドレス（２進数表現）をデータバッファ／ＭＵＸ８に出力する。
【００５７】
さらに、データバッファ／ＭＵＸ８は、エンコーダ６１からのブロックアドレスを、例えば複数の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ（ｋ−１）を介して外部に出力する（ステップＳ３３）。このとき、データバッファ／ＭＵＸ８は、エンコーダ６１から信号に基づいて、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ（ｋ−１）を介して出力する信号が不良ブロックアドレスであるか否かを示す信号を、入出力端子Ｉ／Ｏ１５を介して外部に出力する。
【００５８】
以降、制御回路／シーケンサ２が、ブロックアドレスを順次増加させながら、レジスタ値が“１”であるレジスタＲｉの検索を行う。そして、制御回路／シーケンサ２は、最終のブロックであるブロック＜Ｎ−１＞に対応するブロックアドレスでのレジスタＲ（Ｎ−１）まで検索し（ステップＳ３４）、処理を終了する。
【００５９】
図８は、第２の実施形態における不良ブロック特定モードでの不良ブロック情報の出力動作を示すタイミングチャートである。
時刻Ｔ２０において、不良ブロック特定モードでの処理動作が開始されると、出力イネーブル信号／ＯＥが“Ｌ”に活性化されている期間中、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ（ｋ−１）を介して不良ブロックデータＤ０が出力されるとともに、入出力端子Ｉ／Ｏ１５を介して不良ブロック情報ＳＧ２０が出力される。ここで、不良ブロック情報ＳＧ２０が“Ｌ”の場合には、不良ブロックデータＤ０は有効データであり不良ブロックアドレスを示す。一方、不良ブロック情報ＳＧ２０が“Ｈ”の場合には、不良ブロックデータＤ０は無効データである。
【００６０】
出力イネーブル信号／ＯＥが“Ｈ”に不活性化された後、時刻Ｔ２１において、出力イネーブル信号／ＯＥが“Ｈ”から“Ｌ”に変化すると、内部で管理しているブロックアドレスが１つインクリメントされる。出力イネーブル信号／ＯＥが“Ｌ”に活性化されている期間中、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ（ｋ−１）を介して不良ブロックデータＤ１が出力され、入出力端子Ｉ／Ｏ１５を介して不良ブロック情報ＳＧ２１が出力される。
【００６１】
同様に、出力イネーブル信号／ＯＥが“Ｈ”に不活性化された後、時刻Ｔ２２、Ｔ２３、…において、出力イネーブル信号／ＯＥが“Ｈ”から“Ｌ”に変化すると、ブロックアドレスが１つずつインクリメントされる。出力イネーブル信号／ＯＥが“Ｌ”に活性化されている期間中、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ（ｋ−１）及び入出力端子Ｉ／Ｏ１５を介して、不良ブロックデータＤ２、Ｄ３及び不良ブロック情報ＳＧ２２、ＳＧ２３が出力される。
【００６２】
以上、説明したように第２の実施形態によれば、上述した第１の実施形態による得られる効果と同様の効果を得ることができる。また、不良ブロック特定モードにて不良ブロックを特定可能な信号（情報）を出力する際、出力イネーブル信号／ＯＥのトグル動作によりブロックアドレスを自動的に１つずつ順次増加させながら、ブロックアドレスに対応するブロックについての不良ブロック情報を出力する。
【００６３】
これにより、上述した第１の実施形態に比べて、少ない外部からの制御操作ですべてのブロック１０−ｉについての不良ブロック情報を外部に出力することができる。さらに、不良ブロックを特定可能な信号をエンコーダ６１により２進数表示のブロックアドレスに変換して出力することで、外部では不良ブロックを容易に認識することができる。
【００６４】
なお、上述した第１及び第２の実施形態においては、入出力端子Ｉ／Ｏ５や入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ（ｋ−１）を介して、不良ブロックが存在するか否かを示す情報、不良ブロックを特定可能な情報を出力するようにしているが、これはほんの一例であり、外部に情報を出力するために用いる入出力端子は任意である。
【００６５】
また、上述した第１及び第２の実施形態において、レジスタ情報処理回路１３、１３’にて不良ブロック記憶レジスタ１２からの情報に論理演算を施す論理回路にはＮＯＲ回路２１、インバータ回路２２等を用いているが、本発明はこれに限定されず、外部に出力する信号の論理を定めておけば正論理であっても負論理であっても良い。例えば、上述した第１及び第２の実施形態に示した例と、レジスタ情報処理回路１３、１３’から出力する信号の論理を逆にする場合には、ＮＯＲ回路２１に代えて、論理和（ＯＲ）回路を用いれば良いし、インバータ回路２２に代えてバッファ回路や従属接続した偶数段のインバータ回路を用いれば良い。
【００６６】
また、上述した第１及び第２の実施形態において、レジスタ情報処理回路１３（１３’）が有するスイッチＳＷｉは、制御回路／シーケンサ２からの制御信号に応じて、入力される信号をＮＯＲ回路２１あるいはインバータ２２（エンコーダ６１）に出力するようにしているが、ＮＯＲ回路２１に対しては入力される信号を常に供給し、インバータ２２（エンコーダ６１）に出力するか否かのみを制御信号に応じて制御するようにしても良い。この場合には、ＮＯＲ回路２１より出力される信号とインバータ２２（エンコーダ６１）より出力される信号とを異なる入出力端子を介して出力すれば良く、スイッチＳＷｉを１つの２端子でそれぞれ構成することができ回路構成の簡素化を図ることができる。
【００６７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６８】
（付記１）電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルでそれぞれ構成された複数のブロックを有するメモリセルアレイと、
上記メモリセルに記憶した記憶データを上記ブロック毎に一括消去可能な消去手段と、
１つの上記ブロックあたりでの消去動作の実行許容時間を設定する設定手段とを備え、
上記メモリセルアレイのすべてのメモリセルの記憶データを上記消去手段により上記ブロック毎に順次消去する際、上記ブロックを構成するメモリセルの記憶データの消去が上記実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了することを特徴とする不揮発性半導体記憶装置。
（付記２）上記消去手段によりすべての上記ブロックでの消去動作が終了した後、上記すべてのメモリセルの記憶データが消去できたか否かを示す信号を出力する出力手段をさらに備えることを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記３）上記出力手段は、上記ブロック毎に上記実行許容時間内に消去動作が完了したか否かを示す信号をさらに出力することを特徴とする付記２に記載の不揮発性半導体記憶装置。
（付記４）上記出力手段は、上記実行許容時間内に消去動作が完了しなかったブロックが識別可能な情報を示す信号をさらに出力することを特徴とする付記２に記載の不揮発性半導体記憶装置。
（付記５）上記ブロックが識別可能な情報は、上記複数のブロックに互いに異なるように割り当てたブロックアドレスであることを特徴とする付記４に記載の不揮発性半導体記憶装置。
（付記６）上記すべてのブロックにてメモリセルの記憶データが消去できたか否かを示す良否情報を記憶する記憶手段をさらに備えることを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記７）上記記憶手段は、上記良否情報を上記ブロック毎に記憶することを特徴とする付記６に記載の不揮発性半導体記憶装置。
（付記８）上記記憶した良否情報に基づいて、外部からの要求に応じた情報を出力する出力手段をさらに備えることを特徴とする付記６に記載の不揮発性半導体記憶装置。
（付記９）上記出力手段は、上記外部からの要求に応じて上記良否情報の論理和演算を行い、得られた演算結果を出力することを特徴とする付記８に記載の不揮発性半導体記憶装置。
（付記１０）上記出力手段は、上記外部からの要求に応じて何れか１つのブロックに係る上記良否情報を選択的に出力することを特徴とする付記８に記載の不揮発性半導体記憶装置。
（付記１１）上記出力手段は、上記良否情報を選択的に出力する際、当該良否情報を上記ブロックが識別可能な情報に変換する変換手段を備えることを特徴とする付記１０に記載の不揮発性半導体記憶装置。
（付記１２）上記ブロックが識別可能な情報は、上記複数のブロックに互いに異なるように割り当てたブロックアドレスであることを特徴とする付記１１に記載の不揮発性半導体記憶装置。
（付記１３）上記出力手段は、何れか１つのブロックに係る上記良否情報を選択的に出力し、上記すべてのブロックについて順次出力することを特徴とする付記１１に記載の不揮発性半導体記憶装置。
（付記１４）上記実行許容時間は、上記ブロックに対して記憶データの消去を指示する消去パルスの印加回数を用いて定めたことを特徴とする付記１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
（付記１５）電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置のデータ消去方法であって、
複数のメモリセルでそれぞれ構成されたブロック毎に、上記メモリセルに記憶された記憶データを順次一括消去する際、１つの上記ブロックあたりでの消去動作の実行許容時間を設定し、上記ブロックを構成するメモリセルの記憶データの消去が、設定した上記実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了して、次のブロックの消去を開始することを特徴とするデータ消去方法。
（付記１６）上記すべてのブロックでの消去動作が終了した後、すべての上記メモリセルの記憶データが消去できたか否かを示す信号を出力することを特徴とする付記１５に記載のデータ消去方法。
（付記１７）上記メモリセルの記憶データが消去できていないときには、上記ブロック毎に上記実行許容時間内に消去動作が完了したか否かを示す信号をさらに出力することを特徴とする付記１６に記載のデータ消去方法。
（付記１８）上記メモリセルの記憶データが消去できていないときには、上記実行許容時間内に消去動作が完了しなかったブロックが識別可能な情報を示す信号をさらに出力することを特徴とする付記１６に記載のデータ消去方法。
【００６９】
【発明の効果】
以上、説明したように本発明によれば、複数のメモリセルでそれぞれ構成された複数のブロックを有するメモリセルアレイを有する不揮発性半導体記憶装置にてメモリセルに記憶された記憶データをブロック毎に順次一括消去する際、１つのブロックあたりでの消去動作の実行許容時間を設定し、ブロックを構成するメモリセルの記憶データの消去が実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了する。これにより、不揮発性半導体記憶装置に不良メモリセルが存在したとしても、不良メモリセルが存在するブロックでの消去動作を１ブロックあたりの実行許容時間で強制的に終了して、次のブロックでの消去動作を開始することができ、チップ一括消去動作に要する時間の増加を抑制し、チップ一括消去動作を効率良く行うことができる。
【図面の簡単な説明】
【図１】第１の実施形態による不揮発性半導体記憶装置の一構成例を示すブロック図である。
【図２】第１の実施形態におけるレジスタ情報処理回路の構成例を示す図である。
【図３】第１の実施形態による不揮発性半導体記憶装置でのチップ一括消去動作を示すフローチャートである。
【図４】第１の実施形態における不良ブロック特定モードでの処理の流れを示す図である。
【図５】第１の実施形態における不良ブロック情報の出力動作を示すタイミングチャートである。
【図６】第２の実施形態による不揮発性半導体記憶装置のレジスタ情報処理回路の構成例を示す図である。
【図７】第２の実施形態における不良ブロック特定モードでの処理の流れを示す図である。
【図８】第２の実施形態における不良ブロック情報の出力動作を示すタイミングチャートである。
【符号の説明】
１  アドレスバッファ
２  制御回路／シーケンサ
３  タイマー
４  高電圧発生回路
５  ブロック／ロウデコーダ
６  カラムデコーダ
７  カラムゲート
８  データバッファ／マルチプレクサ
９  メモリセルアレイ
１０  ブロック
１１  センスアンプ
１２  不良ブロック記憶レジスタ
１３  レジスタ情報処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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