(57)【要約】【課題】本発明は小型化と安定した高周波特性を実現する半導体モジュールおよびその製造方法を提供することを目的とする。【解決手段】基材２およびこの基材２の上に形成する配線パターン５，７，８とからなる１ＧＨｚ以上の周波数の信号を処理する回路基板において、回路基板面または配線パターン５，８と少なくとも８０μｍのギャップを形成するように半導体素子１をフリップチップ実装する半導体モジュールであり、半導体素子１の電子回路部１０と配線パターン５，８とのギャップを大きくすることにより、結合容量１１を小さく抑制できるため、安定した動作が実現できる。【選択図】  図１
2004253428.tif 000002
【特許請求の範囲】
【請求項１】
基材およびこの基材上に形成する配線パターンとからなる１ＧＨｚ以上の周波数の信号を処理する回路基板において、前記回路基板面または配線パターン面と少なくとも８０μｍのギャップを形成するように半導体素子をフリップチップ実装する半導体モジュール。
【請求項２】
ギャップに配線パターンおよびビアを形成する絶縁層を設けた請求項１に記載の半導体モジュール。
【請求項３】
絶縁層上の配線パターンを半導体素子の接続用パッドを除いた部分の下面に形成しないようにした請求項２に記載の半導体モジュール。
【請求項４】
配線パターンおよびビアを形成する絶縁層の表面を平坦化した請求項２に記載の半導体モジュール。
【請求項５】
基材上に配線パターンおよびビアを形成して回路基板を作製する工程と、転写基板上に半導体素子の接続パッドに合わせて配線パターンを形成する工程と、樹脂プリプレグの絶縁層にビアホールを穿孔し、このビアホールに導電ペーストを充填する工程と、前記回路基板上にビアホールに導電ペーストを充填した樹脂プリプレグの絶縁層を積層し、この絶縁層に転写基板上に形成した配線パターンを転写する工程と、加圧および加熱して前記絶縁層を硬化させ、配線パターンの表面と絶縁層の表面とが同じ高さに平坦化する工程と、前記硬化した絶縁層表面の配線パターン上に半導体素子をフリップチップ実装する工程とからなる半導体モジュールの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は各種電子機器に使用される回路基板上に半導体素子をフリップチップ実装する半導体モジュールおよびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体モジュールの製造方法として、図４（ａ），（ｂ）に示すものがある。
【０００３】
図４（ａ），（ｂ）は従来の半導体モジュールを示す断面図である。図４（ａ）に示すように、回路基板は基材２に配線パターン５，７，８を形成したものであり、５および８は一方の面に形成された配線パターン、７はもう一方の面に形成された配線パターンである。特に配線パターン５は半導体素子１の接続用パッド９と接続できるように対応させて形成されたものである。基材２の両面の配線パターン５，７，８はビア６によって電気的に接続されている。半導体素子１は接続用パッド９の上に形成した金バンプ３を回路基板の表面の配線パターン５に位置合わせされ、かつ圧接された状態で熱硬化性接着剤４によって固定される。
【０００４】
なお、この出願の発明に関連する先行技術文献情報としては、例えば特許文献１が知られている。
【０００５】
【特許文献１】
特開昭６０−２６２４３０号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では半導体素子１を実装した構造において、半導体素子１の電子回路部１０と回路基板の表面の配線パターン５，８との結合容量１１により半導体素子１の電気特性が変化する場合があることが判明した。
【０００７】
この現象について図を用いて説明する。
【０００８】
図４（ｂ）に示すように半導体素子１の表面には、能動素子や配線層等の電子回路部１０が形成されており、この能動素子や配線層等の電子回路部１０と回路基板の表面の配線パターン５，８とは、金バンプ３の高さである極めて薄い間隔で平行平板を形成しており、両者間には結合容量１１が生じる。
【０００９】
その結果、半導体素子１に結合容量１１が影響して電気特性が変化する。また最近の１ＧＨｚ以上の高周波信号を扱う半導体素子１においては、電子回路部１０の配線層中にインダクタンスを形成したものがあり、さらに結合容量１１の影響を受け易くなっている。その結果半導体素子１をフリップチップ実装した高周波信号を処理する半導体モジュールの作製において、所定通りの電気的な設計性能が得られないという問題があった。
【００１０】
例えば、半導体素子１をフリップチップ実装したＶＣＯ（電圧制御型発信器）モジュールについて説明する。
【００１１】
図５はＶＣＯモジュールの制御電圧対発振周波数の特性図である。ＶＣＯモジュールは制御電圧が２．０Ｖの時に２４５０ＭＨｚの発振周波数が得られるようになっており、図４（ｂ）に示す配線パターン５，８が半導体素子１の接続用パッド９の下面以外にない場合と、接地された配線パターン８が半導体素子１の下面に設けた場合の２通りについて、発振特性の測定を行った。その結果を（表１）に示す。
【００１２】
【表１】
2004253428.tif 000003
【００１３】
図４（ｂ）における配線パターン５，８が半導体素子１の接続用パッド９の下面以外にない場合は設計通りの発振周波数が得られるが、接地された配線パターン８が半導体素子１の下面に設けた場合は約２１ＭＨｚの発振周波数のずれが生じる。
【００１４】
また、同様に半導体素子１の下面に接地された配線パターン８を設けた他のＶＣＯモジュールのサンプルでは、発振周波数が不安定なものや全く発振しないものもあった。
【００１５】
本発明は小型化と安定した高周波特性を実現する半導体モジュールおよびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、以下の構成を有するものである。
【００１７】
本発明の請求項１に記載の発明は、基材およびこの基材上に形成する配線パターンとからなる１ＧＨｚ以上の周波数の信号を処理する回路基板において、前記回路基板面または配線パターン面と少なくとも８０μｍのギャップを形成するように半導体素子をフリップチップ実装する半導体モジュールであり、半導体素子の電子回路部と配線パターンとのギャップを大きくすることにより、結合容量を小さく抑制できるため、安定した動作が実現できる。
【００１８】
請求項２に記載の発明は、ギャップに配線パターンおよびビアを形成する絶縁層を所定部分に設けた請求項１に記載の半導体モジュールであり、半導体素子の電子回路部と配線パターンとのギャップを大きくすることにより、結合容量を小さく抑制できるため、安定した動作が実現できると共に所定部分にのみ絶縁層を形成するため、実装領域を大きくすることなく半導体素子が実装できる。
【００１９】
請求項３に記載の発明は、絶縁層上の配線パターンを半導体素子の接続用パッドを除いた部分の下面に形成しないようにした請求項２に記載の半導体モジュールであり、絶縁層上の配線パターンが半導体素子の接続用パッドを除いた電子回路部に相当する位置にないため、配線パターンと電子回路部の間に発生する結合容量は極めて小さく、半導体素子の高周波特性、または動作に影響を与えることはない。
【００２０】
請求項４に記載の発明は、配線パターンおよびビアを形成する絶縁層の表面を平坦化した請求項２に記載の半導体モジュールであり、半導体素子に設けたバンプと配線パターンとのずれが防止でき、接続において高い信頼性が得られる。
【００２１】
請求項５に記載の発明は、基材上に配線パターンおよびビアを形成して回路基板を作製する工程と、転写基板上に半導体素子の接続パッドに合わせて配線パターンを形成する工程と、樹脂プリプレグの絶縁層にビアホールを穿孔し、このビアホールに導電ペーストを充填する工程と、前記回路基板上にビアホールに導電ペーストを充填した樹脂プリプレグの絶縁層を積層し、この絶縁層上に転写基板上に形成した配線パターンを転写する工程と、加圧および加熱して前記絶縁層を硬化させ、配線パターンの表面と絶縁層の表面とが同じ高さに平坦化する工程と、前記硬化した絶縁層表面の配線パターン上に半導体素子をフリップチップ実装する工程とからなる半導体モジュールの製造方法であり、半導体素子に設けたバンプと配線パターンとのずれが防止でき、安定したフリップチップ実装が実現できる。
【００２２】
【発明の実施の形態】
本発明の実施の形態について図を用いて説明する。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１における半導体モジュールを示す断面図である。
【００２４】
図１に示すように１は半導体素子、２は基材、３は電気接続のための金バンプ、４は接続の信頼性を高めるための熱硬化性接着剤、５，７，８は基材２の両面に形成された配線パターン、６は両面の配線パターン５と７を接続するビア、９は半導体素子１の接続用パッド、１０は半導体素子１の能動素子等の電子回路部、１２は基材２の配線パターン５と他の配線パターンとを接続するビア、１３は半導体素子１に設けた金バンプ３と接続する配線パターン、１４は層厚を８０μｍとした絶縁層である。
【００２５】
基材２とこの基材２の両面に設けた配線パターン５，７，８とビア６とからなる回路基板と、この回路基板上の所定部分に設けたビア１２と配線パターン１３とからなる絶縁層１４が積層され、接続用パッド９と配線および能動素子とからなる電子回路部１０で構成される半導体素子１と、この半導体素子１の接続用パッド９に金バンプ３が形成され、半導体素子１が金バンプ３を介して絶縁層１４の配線パターン１３に電気的に接続されるようにフリップチップ実装される。ここで絶縁層１４の表面と配線パターン１３の表面との高さを同じとするように平坦化している。これは金バンプ３と配線パターン１３との接続において、ずれが起こり難く、かつ位置ずれの拡大を防止する構造としている。
【００２６】
そして、半導体素子１と絶縁層１４とのギャップに電気的な接続の信頼性を高めるため、熱硬化性接着剤４が充填された構造となっている。
【００２７】
以下、さらに詳細な構造について説明をする。
【００２８】
半導体素子１は接続用パッド９と配線や能動素子等から構成された電子回路部１０からなり、接続用パッド９と絶縁層１４のパターン１３とを電気接続するために接続用パッド９に金バンプ３が形成され、金バンプ３は配線パターン１３に圧接により接続され、さらに半導体素子１と絶縁層１４のギャップに熱硬化性接着剤４によって固定される。ここで絶縁層１４の表面の配線パターン１３は半導体素子１の接続用パッド９に設けた金バンプ３が接する位置に形成されているが、半導体素子１の電子回路部１０の下面に相当する位置には配線パターンを形成しない。この結果絶縁層１４の配線パターン１３が半導体素子１の電子回路部１０に相当する位置にないため、配線パターン１３と電子回路部１０の間に発生する結合容量は極めて小さく、半導体素子１の高周波特性、または動作に影響を与えることはない。
【００２９】
実施の形態１においては絶縁層１４の層厚を８０μｍとしたが、それ以上であれば限定するものではない。また配線パターンについては銅、銀、銀白金等を使用したが導体抵抗が低く、かつ接続における高い信頼性が確保されれば限定するものではない。
【００３０】
次に、絶縁層１４の層厚について図を用いて説明する。
【００３１】
図２は本発明の半導体モジュールのＶＣＯモジュールの特性図である。条件としてＶＣＯモジュールの制御電圧を一定としている。ここでは絶縁層１４の層厚の変化に対する発振周波数について説明する。
【００３２】
ＶＣＯモジュールは制御電圧が２．０Ｖで発振周波数が２４５０ＭＨｚとなるように作製されている。しかし絶縁層１４の層厚が８０μｍより薄くなると配線パターン８と半導体素子１の電子回路部１０との結合容量が大きくなり、発振周波数が低下する。この結果絶縁層１４の層厚は８０μｍ以上あれば結合容量の影響がなく所定の発振周波数が得られると共に安定した動作が実現できる。
【００３３】
（実施の形態２）
以下、実施の形態２について図を用いて説明する。
【００３４】
図３（ａ）〜（ｇ）は本発明の半導体モジュールの製造工程を示す断面図である。
【００３５】
図３（ａ）に示すようにエポキシプリプレグの基材２の両面に銅箔を貼り付けてプレスし、加熱して硬化させる。そしてフォトリソグラフィ技術を用いて所定の配線パターン５，７，８を形成し、さらに配線パターン５と配線パターン７とを接続するビア６を形成する。
【００３６】
そして、図３（ｂ）に示すようにポリイミドフィルム製の転写基板１５の上に接着層１６を形成し、さらにこの接着層１６の上に銅箔を形成し、フォトリソグラフィ技術を用いて所定の配線パターン１３を形成する。
【００３７】
次に、図３（ｃ）に示すようにレーザー加工機を用いてエポキシプリプレグの絶縁層１４の所定位置にビアホール１７を穿孔する。ここでエポキシプリプレグとしての絶縁層１４にはレーザー加工によるエッジだれや加熱および硬化時の樹脂流れを防止するために無機フィラーを含有させた。そして絶縁層１４のビアホール１７に導電ペーストを充填してビア１２を形成する。
【００３８】
次に、図３（ｄ）に示すように回路基板上の所定位置にエポキシプリプレグの絶縁層１４を積層し、さらに転写基板１５に形成した配線パターン１３が絶縁層１４の所定位置となるように積層する。
【００３９】
そして、図３（ｅ）に示すように回路基板、絶縁層１４および配線パターン１３の積層体を加圧し、加熱して硬化させる。これにより回路基板上の配線パターン７がビア６を介して配線パターン５、この配線パターン５が絶縁層１４のビア１２を介して配線パターン１３と接続され、かつ絶縁層１４の表面が平坦化される。
【００４０】
次に、図３（ｆ）に示すように転写基板１５および接着層１６を除去する。この接着層１６を完全に除去する場合は研磨を用いても良い。
【００４１】
次に、図３（ｇ）に示すように半導体素子１の接続用パッド９に金バンプ３を設けて半導体素子１の電子回路部１０が絶縁層１４に対向し、金バンプ３が絶縁層１４の配線パターン１３と接続するように位置合わせしてフリップチップ実装する。そして半導体素子１と絶縁層１４のギャップに熱硬化性接着剤４を充填して固定する。
【００４２】
以上の半導体モジュールの製造方法により、絶縁層１４の表面の配線パターン１３と金バンプ３を形成した半導体素子１とを位置合わせしてマウントする工程において、配線パターン１３と金バンプ３の間に少しの位置ずれが生じた場合、配線パターン１３が絶縁層１４の表面より盛り上がった形状では金バンプ３に横滑りが発生し易く、位置ずれの不良となるのに対し、配線パターン１３と絶縁層１４が平坦化された状態ではずれが拡大することなくマウントして加熱および圧着することができ、実装における接続不良の低減が図れる。
【００４３】
【発明の効果】
以上のように本発明は、基材およびこの基材上に形成する配線パターンとからなる１ＧＨｚ以上の周波数の信号を処理する回路基板において、前記回路基板面または配線パターン面と少なくとも８０μｍのギャップを形成するように半導体素子をフリップチップ実装する半導体モジュールであり、半導体素子の電子回路部と配線パターンとのギャップを大きくすることにより、結合容量を小さく抑制できるため、安定した動作が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体モジュールを示す断面図
【図２】本発明の半導体モジュールのＶＣＯモジュールの特性図
【図３】（ａ）〜（ｇ）本発明の半導体モジュールの製造工程を示す断面図
【図４】（ａ），（ｂ）従来の半導体モジュールを示す断面図
【図５】ＶＣＯモジュールの制御電圧対発振周波数の特性図
【符号の説明】
１  半導体素子
２  基材
３  金バンプ
４  熱硬化性接着剤
５  配線パターン
６  ビア
７  配線パターン
８  配線パターン
９  接続用パッド
１０  電子回路部
１１  結合容量
１２  ビア
１３  配線パターン
１４  絶縁層
１５  転写基板
１６  接着層
１７  ビアホール
【図１】
2004253428.tif 000004
【図２】
2004253428.tif 000005
【図３】
2004253428.tif 000006
【図４】
2004253428.tif 000007
【図５】
2004253428.tif 000008