(57)【要約】【課題】選択／参照ビット線の電位差マージンを確保し、安定動作を図る。【解決手段】ダミーセル（参照電位発生回路）ＤＣは、常誘電体キャパシタＤＣＣ１及び強誘電体キャパシタＤＣＣ２を有する。常誘電体キャパシタＤＣＣ１の一端及び強誘電体キャパシタＤＣＣ２の一端は、共に、ノードＮ１に接続される。常誘電体キャパシタＤＣＣ１の他端には、ダミープレート電位ＤＰＬ１が与えられ、強誘電体キャパシタＤＣＣ２の他端には、ダミープレート電位ＤＰＬ２が与えられる。メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。【選択図】　　図１
2004139632.tif 000002
【特許請求の範囲】
【請求項１】
第１強誘電体キャパシタを有するメモリセルと、参照電位を用いて、前記メモリセルのデータ値を判定するセンスアンプと、常誘電体キャパシタ及び第２強誘電体キャパシタを用いて前記参照電位を発生する参照電位発生回路とを具備することを特徴とする強誘電体メモリ。
【請求項２】
前記常誘電体キャパシタの一端及び前記第２強誘電体キャパシタの一端は、共通ノードに接続され、前記常誘電体キャパシタの他端には、第１駆動信号が与えられ、前記第２強誘電体キャパシタの他端には、第２駆動信号が与えられることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
請求項２記載の強誘電体メモリにおいて、さらに、ビット線と、前記ビット線と前記共通ノードとの間に接続される選択トランジスタとを具備することを特徴とする強誘電体メモリ。
【請求項４】
請求項２記載の強誘電体メモリにおいて、さらに、前記第１及び第２駆動信号の値を微調整するためのトリミング回路を具備することを特徴とする強誘電体メモリ。
【請求項５】
前記参照電位発生回路は、メモリセルアレイ内に配置されることを特徴とする請求項２記載の強誘電体メモリ。
【請求項６】
前記参照電位発生回路は、メモリセルアレイの周辺部に配置されることを特徴とする請求項２記載の強誘電体メモリ。
【請求項７】
請求項６記載の強誘電体メモリにおいて、さらに、前記共通ノードの電位に基づいて電流駆動力を有する第１電位を発生するボルテージフォロア回路を具備することを特徴とする強誘電体メモリ。
【請求項８】
請求項７記載の強誘電体メモリにおいて、さらに、前記参照電位の値を微調整する第２電位を発生するトリミング回路と、前記第１及び第２電位を加算する加算器とを具備することを特徴とする強誘電体メモリ。
【請求項９】
第１強誘電体キャパシタを有するメモリセルと、参照電位を用いて、前記メモリセルのデータ値を判定するセンスアンプと、第２強誘電体キャパシタを用いて前記参照電位を発生する参照電位発生回路と、前記参照電位の値を微調整するトリミング回路とを具備することを特徴とする強誘電体メモリ。
【請求項１０】
第１強誘電体キャパシタを有するメモリセルからデータを読み出す場合に、第１及び第２ビット線をプリチャージし、前記第１ビット線の電位を前記データの値に応じて変化させ、常誘電体キャパシタ及び第２強誘電体キャパシタを用いて参照電位を生成し、前記第２ビット線の電位を前記参照電位に設定し、前記第１及び第２ビット線の電位差に基づいて前記データの値を判定することを特徴とする読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリの参照電位発生回路に関し、特に、高集積化に適する１トランジスタ１キャパシタ（１Ｔ１Ｃ）タイプメモリセルから構成される強誘電体メモリに使用される。
【０００２】
【従来の技術】
強誘電体メモリ（　Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：　ＦｅＲＡＭ　）は、不揮発にデータを記憶すると共に、読み出し／書き込み速度がＤＲＡＭ及びＳＲＡＭと同程度に高速である、という特徴を有し、現在、最も注目されているメモリのうちの一つとなっている。
【０００３】
ＤＲＡＭに関しては、現在、１２８メガビット〜５１２メガビットのメモリ容量を有する製品が商品化されているが、強誘電体メモリに関しては、歴史が浅く、３２メガビットのメモリ容量を有する製品の開発が学会で報告されているに過ぎない。
【０００４】
強誘電体メモリに関しても、今後、メモリ容量の大容量化が進行すると考えられるが、ここで問題となるのは、セル面積の縮小という課題である。
【０００５】
従来の強誘電体メモリにおいては、安定動作を実現するために、２トランジスタ２キャパシタ（２Ｔ２Ｃ）タイプメモリセルを採用している。２Ｔ２Ｃタイプメモリセルとは、１ビットデータを、２つのトランジスタと２つのキャパシタを用いて記憶するタイプのメモリセルのことである。
【０００６】
２Ｔ２Ｃタイプメモリセルは、２つの１Ｔ１Ｃタイプメモリセルを用いて１ビットデータを記憶するメモリセルである、と言うこともできる。この場合、一方の１Ｔ１Ｃタイプメモリセルに記憶されるデータと他方の１Ｔ１Ｃタイプメモリセルに記憶されるデータとは、互いに逆の値を持つように設定される。そして、データ読み出しは、両者のデータを比較することにより行うため、安定的な読み出し動作が可能となる。
【０００７】
しかし、２Ｔ２Ｃタイプメモリセルは、１ビットデータを記憶するために必要とする素子数が多いため、必然的に、１ビット当たりに要するチップ上の面積が大きくなり、メモリ容量の大容量化には向いていない。
【０００８】
そこで、現在では、主として、１Ｔ１Ｃタイプメモリセルを用いた強誘電体メモリの開発が行われている。１Ｔ１Ｃタイプメモリセルとは、１ビットデータを、１つのトランジスタと１つのキャパシタを用いて記憶するタイプのメモリセルのことであり、データ読み出しは、メモリセルの読み出し電位と参照電位との比較により行うため、メモリ容量の大容量化を実現するには適している（例えば、非特許文献１，２参照）。
【０００９】
図５は、１Ｔ１Ｃタイプメモリセルから構成される従来の強誘電体メモリのセルアレイ部の例を示している。
【００１０】
セルアレイ部ＣＡには、メモリセルＭＣ及びダミーセルＤＣが配置される。
【００１１】
メモリセルＭＣは、選択トランジスタＳＴ及び強誘電体キャパシタＣＣから構成される。選択トランジスタＳＴと強誘電体キャパシタＣＣは、直列接続される。選択トランジスタＳＴの一端は、ビット線ＢＬ１に接続され、強誘電体キャパシタＣＣの一端には、プレート電位ＶＰＬが供給される。選択トランジスタＳＴのゲートは、ワード線ＷＬに接続される。
【００１２】
読み出し動作時において、ワード線ＷＬが選択される場合、ワード線ＷＬには、昇圧電位ＶＰＰ、例えば、約４Ｖが与えられる。このときのプレート電位ＶＰＬとしては、例えば、約２．５Ｖに設定される。
【００１３】
ダミーセルＤＣは、選択トランジスタＤＴ１，ＤＴ２，リセットトランジスタＲＳＴ及び常誘電体キャパシタＤＣＣから構成される。選択トランジスタＤＴ１は、ビット線ＢＬ１と常誘電体キャパシタＤＣＣの一端との間に接続され、選択トランジスタＤＴ２は、ビット線ＢＬ２と常誘電体キャパシタＤＣＣの一端との間に接続される。
【００１４】
選択トランジスタＤＴ１のゲートは、ダミーワード線ｂＤＷＬに接続され、選択トランジスタＤＴ２のゲートは、ダミーワード線ＤＷＬに接続される。リセットトランジスタＲＳＴの一端は、常誘電体キャパシタＤＣＣの一端に接続され、その他端には、接地電位Ｖｓｓが供給される。リセットトランジスタＲＳＴのオン／オフは、制御信号ＢＤＲＳＴにより制御される。常誘電体キャパシタＤＣＣの他端には、ダミープレート電位ＤＰＬが供給される。
【００１５】
ここで、例えば、ビット線ＢＬ１にメモリセルＭＣのデータを読み出す場合、ビット線ＢＬ２には、ダミーセルＤＣにより生成した参照電位が与えられる。つまり、常誘電体キャパシタＤＣＣの一端の電位は、ダミープレート電位（常誘電体キャパシタＤＣＣの他端の電位、例えば、約１．５Ｖ）ＤＰＬとのカップリングによって、所定値まで上昇する。また、ダミーワード線ＤＷＬが“Ｈ”になり、ダミーワード線ｂＤＷＬが“Ｌ”になる。
【００１６】
センスアンプＳＡは、ビット線ＢＬ１，ＢＬ２の間に接続される。センスアンプＳＡは、２つのＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２からなるＰチャネルセンスアンプと、２つのＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２からなるＮチャネルセンスアンプとを有する。Ｐチャネルセンスアンプは、制御信号ＢＳＥＰにより制御され、Ｎチャネルセンスアンプは、制御信号ＳＥＮにより制御される。
【００１７】
センスアンプＳＡの動作電位ＶＡＡは、通常、強誘電体キャパシタＣＣのプレート電位ＶＰＬと同電位（例えば、約２．５Ｖ）に設定される。ＣＢは、ビット線ＢＬ１，ＢＬ２に生じる配線容量である。
【００１８】
【非特許文献１】
ＩＳＳＣ９４／ＳＥＳＳＩＯＮ　１６／ＴＥＣＨＮＯＬＯＧＹ　ＤＩＲＥＣＴＩＯＮＳ：　ＭＥＭＯＲＹ，　ＰＡＣＫＡＧＩＮＧ／ＰＡＰＥＲ　ＦＡ　１６．２：　Ａ　２５６ｋｂ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｍｅｍｏｒｙ　ａｔ　３Ｖ　ａｎｄ　１００ｎｓ：　Ｓｕｍｉ　ｅｔ　ａｌ．
【００１９】
【非特許文献２】
ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，　ＶＯＬ．３２，　Ｎｏ．５，　ＭＡＹ　１９９７：　２−Ｖ／１００−ｎｓ　１Ｔ／１Ｃ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｍｅｍｏｒｙ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｗｉｔｈ　Ｂｉｔｌｉｎｅ−Ｄｒｉｖｅｎ　Ｒｅａｄ　Ｓｃｈｅｍｅ　ａｎｄ　Ｎｏｎｒｅｌａｘａｔｉｏｎ　Ｒｅｆｅｒｅｎｃｅ　Ｃｅｌｌ：　Ｈｉｒａｎｏ　ｅｔ　ａｌ．
【００２０】
【発明が解決しようとする課題】
図６は、横軸に、ビット数（メモリセルの数）、縦軸に、ビット線の電位を示したセル分布図を示している。
【００２１】
ＶＢＬは、メモリセルから“０”が読み出されるときのビット線の電位（信号量）の分布であり、ＶＢＨは、メモリセルから“１”が読み出されるときのビット線の電位（信号量）の分布であり、ＶＲｅｆは、ダミーセルから参照電位が読み出されるときのビット線の電位（信号量）の分布である。
【００２２】
ＶＢＬ，ＶＢＨ，ＶＲｅｆについて、このような分布が生じる理由は、セルキャパシタ（強誘電体キャパシタ又は常誘電体キャパシタ）の寸法や厚さなどに関して、製造ばらつきが発生するためである。
【００２３】
読み出し時のセンス動作で、“１”と“０”を正しく判定するためには、例えば、ＶＲｅｆ分布の平均値（ＶＲｅｆ分布の最大値と最小値の中間値）を、ＶＢＬ分布の最大値（矢印６１の先端）とＶＢＨ分布の最小値（矢印６３の先端）との中間値（矢印６２の先端）に設定するのが理想である（ΔＨ＝ΔＬ）。
【００２４】
しかし、特に、強誘電体キャパシタに関しては、信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境（例えば、温度）の変化などに起因して、その特性が大きく変化する。例えば、図６の破線に示すように、ＶＢＬ分布が、これらの要素に起因して、理想の位置からＶＢＨ側にシフトする場合がある。
【００２５】
この場合、ＶＢＬ分布の最大値とＶＲｅｆ分布の平均値との間のマージンが不十分になり、“０”−読み出しに関して、誤動作が発生する確率が高くなる。
【００２６】
また、このような“０”−読み出しに関する誤動作を防ぐため、ＶＲｅｆ分布についてもＶＢＨ側にシフトさせ、十分なマージンを確保すると、今度は、ＶＢＨ分布の最小値とＶＲｅｆ分布の平均値との間のマージンが不十分になる。その結果、“１”−読み出しに関して、誤動作が発生する確率が高くなる。
【００２７】
本発明の目的は、強誘電体キャパシタの信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境の変化などに影響されずに、常に、読み出しデータに応じたビット線の電位と参照電位との間に十分なマージンを確保できる１Ｔ１Ｃタイプ強誘電体メモリを提案することにある。
【００２８】
【課題を解決するための手段】
本発明の例に関わる強誘電体メモリは、第１強誘電体キャパシタを有するメモリセルと、参照電位を用いて、メモリセルのデータ値を判定するセンスアンプと、常誘電体キャパシタ及び第２強誘電体キャパシタを用いて参照電位を発生する参照電位発生回路とを備える。
【００２９】
例えば、常誘電体キャパシタの一端及び第２強誘電体キャパシタの一端は、共通ノードに接続され、常誘電体キャパシタの他端には、第１駆動信号が与えられ、第２強誘電体キャパシタの他端には、第２駆動信号が与えられる。
【００３０】
本発明の例に関わる強誘電体メモリは、さらに、ビット線と、そのビット線と共通ノードとの間に接続される選択トランジスタとを備える。
【００３１】
本発明の例に関わる強誘電体メモリは、さらに、第１及び第２駆動信号の値を微調整するためのトリミング回路を備える。
【００３２】
参照電位発生回路は、メモリセルアレイ内に配置されていてもよく、また、メモリセルアレイの周辺部に配置されていてもよい。
【００３３】
本発明の例に関わる強誘電体メモリは、さらに、共通ノードの電位に基づいて電流駆動力を有する第１電位を発生するボルテージフォロア回路を備える。
【００３４】
本発明の例に関わる強誘電体メモリは、さらに、参照電位の値を微調整する第２電位を発生するトリミング回路と、第１及び第２電位を加算する加算器とを備える。
【００３５】
本発明の例に関わる強誘電体メモリは、第１強誘電体キャパシタを有するメモリセルと、参照電位を用いて、メモリセルのデータ値を判定するセンスアンプと、第２強誘電体キャパシタを用いて参照電位を発生する参照電位発生回路と、参照電位の値を微調整するトリミング回路とを備える。
【００３６】
本発明の例に関わる読み出し方法は、第１強誘電体キャパシタを有するメモリセルからデータを読み出す場合に、第１及び第２ビット線をプリチャージし、第１ビット線の電位をデータの値に応じて変化させ、常誘電体キャパシタ及び第２強誘電体キャパシタを用いて参照電位を生成し、第２ビット線の電位を参照電位に設定し、第１及び第２ビット線の電位差に基づいてデータの値を判定する、という一連の工程を備える。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる強誘電体メモリについて詳細に説明する。
【００３８】
１．　概要
本発明の例に関わる強誘電体メモリは、読み出し動作時に、読み出しデータの値を判定する基準となる参照電位を発生する参照電位発生回路に関する。即ち、本発明の例は、参照電位を必要とする強誘電体メモリ、例えば、１つのメモリセルが、１つのトランジスタと１つのキャパシタから構成される１Ｔ１Ｃタイプ強誘電体メモリに適用される。
【００３９】
読み出し動作時に、常に、安定した読み出し動作を実現するためには、参照電位発生回路の設計が非常に重要となってくる。本発明の例では、参照電位を、２つの成分、▲１▼　常誘電体キャパシタによる成分と、▲２▼　強誘電体キャパシタによる成分との和で発生させる。
【００４０】
これにより、強誘電体キャパシタの信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境の変化などに影響されずに、常に、読み出しデータに応じたビット線の電位と参照電位との間に十分なマージンを確保できる。その結果、誤読み出しが発生する確率が大幅に減り、安定動作を実現できる。
【００４１】
２．　実施例１
（１）　　回路例
図１は、本発明の実施例１に関わる１Ｔ１Ｃタイプ強誘電体メモリのセルアレイ部を示している。
【００４２】
セルアレイ部ＣＡには、メモリセルＭＣ及びダミーセルＤＣが配置される。
【００４３】
メモリセルＭＣは、選択トランジスタＳＴ及び強誘電体キャパシタＣＣから構成される。選択トランジスタＳＴと強誘電体キャパシタＣＣは、直列接続される。選択トランジスタＳＴの一端は、ビット線ＢＬ１に接続され、強誘電体キャパシタＣＣの一端には、プレート電位ＶＰＬが供給される。選択トランジスタＳＴのゲートは、ワード線ＷＬに接続される。
【００４４】
読み出し動作時において、ワード線ＷＬが選択される場合、ワード線ＷＬには、昇圧電位ＶＰＰ、例えば、約４Ｖが与えられる。このときのプレート電位ＶＰＬとしては、例えば、約２．５Ｖに設定される。
【００４５】
ダミーセル（参照電位発生回路）ＤＣは、選択トランジスタＤＴ１，ＤＴ２，リセットトランジスタＲＳＴ、常誘電体キャパシタＤＣＣ１及び強誘電体キャパシタＤＣＣ２から構成される。選択トランジスタＤＴ１は、ビット線ＢＬ１とノードＮ１（常誘電体キャパシタＤＣＣ１の一端及び強誘電体キャパシタＤＣＣ２の一端）との間に接続され、選択トランジスタＤＴ２は、ビット線ＢＬ２とノードＮ１との間に接続される。
【００４６】
選択トランジスタＤＴ１のゲートは、ダミーワード線ｂＤＷＬに接続され、選択トランジスタＤＴ２のゲートは、ダミーワード線ＤＷＬに接続される。リセットトランジスタＲＳＴの一端は、ノードＮ１に接続され、その他端には、接地電位Ｖｓｓが供給される。リセットトランジスタＲＳＴのオン／オフは、制御信号ＢＤＲＳＴにより制御される。
【００４７】
常誘電体キャパシタＤＣＣ１の他端には、ダミープレート電位（駆動信号）ＤＰＬ１が供給され、強誘電体キャパシタＤＣＣ２の他端には、ダミープレート電位（駆動信号）ＤＰＬ２が供給される。
【００４８】
ここで、例えば、ビット線（選択ビット線）ＢＬ１にメモリセルＭＣのデータを読み出す場合、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣにより生成した参照電位が与えられる。つまり、ノードＮ１の電位は、ダミープレート電位ＤＰＬ１、即ち、常誘電体キャパシタＤＣＣ１の他端の電位とのカップリングと、ダミープレート電位ＤＰＬ２、即ち、強誘電体キャパシタＤＣＣ２の他端の電位とのカップリングとにより、所定値まで上昇する。また、ダミーワード線ＤＷＬが“Ｈ”となり、ダミーワード線ｂＤＷＬが“Ｌ”となる。
【００４９】
なお、ダミープレート電位ＤＰＬ１，ＤＰＬ２としては、互いに異なっていても、又は、同じであってもよい。
【００５０】
また、ダミープレート電位ＤＰＬ１，ＤＰＬ２の値は、参照電位の値を決定する。従って、ダミープレート電位ＤＰＬ１，ＤＰＬ２の値を、Ｄ／Ａコンバータ１０などのトリミング回路を用いて微調整できるようにすれば、参照電位の値の微調整も、可能である。
【００５１】
センスアンプＳＡは、ビット線ＢＬ１，ＢＬ２の間に接続される。センスアンプＳＡは、２つのＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２からなるＰチャネルセンスアンプと、２つのＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２からなるＮチャネルセンスアンプとを有する。Ｐチャネルセンスアンプは、制御信号ＢＳＥＰにより制御され、Ｎチャネルセンスアンプは、制御信号ＳＥＮにより制御される。
【００５２】
センスアンプＳＡの動作電位ＶＡＡは、通常、強誘電体キャパシタＣＣのプレート電位ＶＰＬと同電位（例えば、約２．５Ｖ）に設定される。
【００５３】
（２）　　効果
図２は、横軸に、ビット数（メモリセルの数）、縦軸に、ビット線の電位を示したセル分布図を示している。
【００５４】
ＶＢＬは、メモリセルから“０”が読み出されるときのビット線の電位（信号量）の分布であり、ＶＢＨは、メモリセルから“１”が読み出されるときのビット線の電位（信号量）の分布であり、ＶＲｅｆは、ダミーセルから参照電位が読み出されるときのビット線の電位（信号量）の分布である。
【００５５】
参照電位ＶＲｅｆは、常誘電体キャパシタによる成分と、強誘電体キャパシタによる成分との和で生成されるため、ＶＲｅｆ分布も、常誘電体キャパシタ成分による分布（例えば、図６のＶＲｅｆ）と強誘電体キャパシタ成分による分布（例えば、図６のＶＢＬ）とを合成した分布となる。
【００５６】
この場合、例えば、図２の破線に示すように、ＶＢＬ分布が、強誘電体キャパシタの信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境（例えば、温度）の変化などに起因して、変動すると、同時に、ＶＲｅｆ分布も、ＶＢＬ分布の変動と同じように変動する。このため、ＶＲｅｆ分布の平均値（ＶＲｅｆ分布の最大値と最小値の中間値）と、ＶＢＬ分布の最大値（矢印６１の先端）との差ΔＬは、ＶＢＬ分布の変動によらず、ほぼ一定となる。
【００５７】
従って、ＶＲｅｆ分布の平均値とＶＢＬ分布の最大値との間には、ＶＢＬ分布の変動に基づくマージンを設ける必要がない。このことは、ＶＲｅｆ分布の平均値とＶＢＬ分布の最大値との間のマージンΔＬを狭めることができ、さらに、その分だけ、ＶＲｅｆ分布の平均値とＶＢＨ分布の最小値との間のマージンΔＨを広げることができることを意味している。
【００５８】
つまり、本発明の例によれば、ＶＢＬ分布の変動が生じても、“０”−読み出しに関して誤動作はなく、かつ、マージンΔＨは、十分に広く設定されているため、“１”−読み出しに関しても、誤動作をなくすことができる。
【００５９】
このように、参照電位ＶＲｅｆを、常誘電体キャパシタによる成分と、強誘電体キャパシタによる成分との和により生成することで、常に、読み出しデータに応じたビット線の電位と参照電位との間に十分なマージンを確保でき、結果として、“０”−読み出し及び“１”−読み出しの双方に関して、誤動作の発生確率を低くすることができる。
【００６０】
（３）　　まとめ
以上、実施例１では、参照電位ＶＲｅｆは、強誘電体キャパシタ成分を含んでいるため、強誘電体キャパシタの信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境の変化などに起因して、ＶＢＬ分布が変動すると、ＶＲｅｆ分布も、同じように変動する。
【００６１】
従って、“０”−読み出しに関するマージンΔＬを狭めることができ、その分、“１”−読み出しに関するマージンを広げることができる。これにより、“０”−読み出し及び“１”−読み出しの双方に関して、誤動作の発生確率を低くでき、安定動作を実現できる。
【００６２】
３．　実施例２
（１）　　回路例
図３は、本発明の実施例２に関わる１Ｔ１Ｃタイプ強誘電体メモリのセルアレイ部を示している。
【００６３】
本回路例の特徴は、２本のビット線ごとに設けられるダミーセルＤＣ内に、参照電位を発生させるためのキャパシタが存在せず、その代わりに、メモリセルアレイ内の複数又は全てのダミーセルＤＣに、共通に、参照電位ＤＰＬ３を供給するための参照電位発生回路を設けた点にある。
【００６４】
セルアレイ部ＣＡには、メモリセルＭＣ及びダミーセルＤＣが配置される。
【００６５】
メモリセルＭＣは、選択トランジスタＳＴ及び強誘電体キャパシタＣＣから構成される。選択トランジスタＳＴと強誘電体キャパシタＣＣは、直列接続される。選択トランジスタＳＴの一端は、ビット線ＢＬ１に接続され、強誘電体キャパシタＣＣの一端には、プレート電位ＶＰＬが供給される。選択トランジスタＳＴのゲートは、ワード線ＷＬに接続される。
【００６６】
ダミーセルＤＣは、選択トランジスタＤＴ１，ＤＴ２及びリセットトランジスタＲＳＴから構成される。選択トランジスタＤＴ１は、ビット線ＢＬ１とノードＮ１との間に接続され、選択トランジスタＤＴ２は、ビット線ＢＬ２とノードＮ１との間に接続される。
【００６７】
選択トランジスタＤＴ１のゲートは、ダミーワード線ｂＤＷＬに接続され、選択トランジスタＤＴ２のゲートは、ダミーワード線ＤＷＬに接続される。リセットトランジスタＲＳＴの一端は、ノードＮ１に接続され、その他端には、接地電位Ｖｓｓが供給される。リセットトランジスタＲＳＴのオン／オフは、制御信号ＢＤＲＳＴにより制御される。
【００６８】
ノードＮ１には、参照電位ＤＰＬ３が供給される。参照電位ＤＰＬ３は、メモリセルアレイの周辺部に設けられる参照電位発生回路により生成される。参照電位発生回路は、メモリチップ内に、１個だけ設けてもよいし、また、複数個設けてもよい。
【００６９】
センスアンプＳＡは、ビット線ＢＬ１，ＢＬ２の間に接続される。センスアンプＳＡは、２つのＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２からなるＰチャネルセンスアンプと、２つのＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２からなるＮチャネルセンスアンプとを有する。Ｐチャネルセンスアンプは、制御信号ＢＳＥＰにより制御され、Ｎチャネルセンスアンプは、制御信号ＳＥＮにより制御される。
【００７０】
センスアンプＳＡの動作電位ＶＡＡは、通常、強誘電体キャパシタＣＣのプレート電位ＶＰＬと同電位（例えば、約２．５Ｖ）に設定される。
【００７１】
（２）　　参照電位発生回路
図４は、図３における参照電位ＤＰＬ３を発生する参照電位発生回路の回路例を示している。
【００７２】
参照電位発生回路は、上述のように、メモリセルアレイの周辺部に、少なくとも１個設けられる。
【００７３】
常誘電体キャパシタＤＣＣ１の一端と強誘電体キャパシタＤＣＣ２の一端とは、互いに電気的に接続される。常誘電体キャパシタＤＣＣ１の他端には、ダミープレート電位（駆動信号）ＤＰＬ１が供給され、強誘電体キャパシタＤＣＣ２の他端には、ダミープレート電位（駆動信号）ＤＰＬ２が供給される。
【００７４】
常誘電体キャパシタＤＣＣ１及び強誘電体キャパシタＤＣＣ２の一端の電位ＤＰＬ１２は、ダミープレート電位ＤＰＬ１によるカップリング成分（常誘電体キャパシタ成分）とダミープレート電位ＤＰＬ２によるカップリング成分（強誘電体キャパシタ成分）との和となる。
【００７５】
ＤＰＬ１２は、ボルテージフォロア回路１１に入力される。ボルテージフォロア回路１１は、差動増幅器Ａｍｐと、ＰチャネルＭＯＳトランジスタＰ１とから構成され、ＤＰＬ１２に基づき、ＤＰＬ１２と同電位のＤＰＬ１２Ｓを生成する機能を有する。
【００７６】
即ち、ボルテージフォロア回路１１内の差動増幅器Ａｍｐは、ＤＰＬ１２ＳがＤＰＬ１２に等しくなるように、ＰチャネルＭＯＳトランジスタＰ１のゲート電位を制御する。
【００７７】
このように、ボルテージフォロア回路１１によりＤＰＬ１２Ｓを生成するようにした理由は、ＤＰＬ１２が、カップリング現象により発生させた電位であり、電流による負荷の駆動力（電流駆動力）、具体的には、ビット線を所定電位にするためにビット線に生じる寄生容量を全て満たすだけの電荷量を有していないためである。
【００７８】
そこで、本例では、ボルテージフォロア回路１１を用いて、ＤＰＬ１２と同電位であり、電流駆動力を有するＤＰＬ１２Ｓを生成する。
【００７９】
Ｄ／Ａコンバータ１２は、ダミープレート電位ＤＰＬ３の値を微調整（トリミング）するためのトリミング回路であり、微調整のための電位ＤＰＬＴを発生する。加算器１３は、ＤＰＬ１２ＳとＤＰＬＴとを加算し、ＤＰＬ３を、参照電位として、メモリセルアレイ内の複数又は全てのダミーセルＤＣに供給する。
【００８０】
ここで、例えば、図３のビット線ＢＬ１にメモリセルＭＣのデータを読み出す場合には、まず、ビット線ＢＬ１，ＢＬ２がプリチャージ及びイコライズされ、ビット線ＢＬ１，ＢＬ２の電位が所定値に設定される。この後、ビット線ＢＬ２が、図４の参照電位発生回路により発生した参照電位ＤＰＬ３に設定され、ビット線ＢＬ１の電位については、メモリセルＭＣに記憶されたデータの値に応じて変化する。
【００８１】
そして、センスアンプＳＡにより、ビット線ＢＬ１，ＢＬ２の間に生じた電位差を広げ、メモリセルＭＣのデータ値を判定する。
【００８２】
なお、参照電位ＤＰＬ３は、常誘電体キャパシタ成分、強誘電体キャパシタ成分及びトリミング成分からなる。ここで、常誘電体キャパシタ成分とトリミング成分は、まとめることができる。例えば、図４の常誘電体キャパシタＤＣＣ１を省略し、Ｄ／Ａコンバータ１２により、常誘電体キャパシタ成分及びトリミング成分を発生させるようにしてもよい。
【００８３】
ダミープレート電位ＤＰＬ１，ＤＰＬ２としては、互いに異なっていても、又は、同じであってもよい。
【００８４】
（３）　　まとめ
このように、実施例２においても、参照電位ＤＰＬ３は、強誘電体キャパシタ成分を含んでいる。従って、実施例１と同様に、強誘電体キャパシタの信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境の変化などに影響されることなく、“０”−読み出し及び“１”−読み出しの双方に関して、誤動作の発生確率を低くでき、安定動作を実現できる。
【００８５】
【発明の効果】
以上、説明したように、本発明の例に関わる強誘電体メモリによれば、強誘電体キャパシタの信頼性の経時変化、寸法や厚さなどの製造ばらつきや、動作環境の変化などに影響されずに、常に、読み出しデータに応じたビット線の電位と参照電位との間に十分なマージンを確保できる１Ｔ１Ｃタイプ強誘電体メモリを提供できる。
【図面の簡単な説明】
【図１】本発明の実施例１に関わる強誘電体メモリの主要部を示す回路図。
【図２】選択ビット線の電位分布と参照ビット線の電位分布を示す図。
【図３】本発明の実施例２に関わる強誘電体メモリの主要部を示す回路図。
【図４】図３の参照電位を発生する参照電位発生回路の例を示す回路図。
【図５】従来の強誘電体メモリの主要部を示す回路図。
【図６】選択ビット線の電位分布と参照ビット線の電位分布を示す図。
【符号の説明】
１０，１２　　　　　　　　　　：Ｄ／Ａコンバータ、
１１　　　　　　　　　　　　　：ボルテージフォロア回路、
１３　　　　　　　　　　　　　：加算器、
ＳＴ，ＤＴ１，ＤＴ２　　　　　：選択トランジスタ、
ＲＳＴ　　　　　　　　　　　　：リセットトランジスタ、
ＤＣＣ，ＤＣＣ１　　　　　　　：常誘電体キャパシタ、
ＣＣ，ＤＣＣ２　　　　　　　　：強誘電体キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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