(57)【要約】【課題】斜めゲートを有するＧａＮ系ＭＩＳＦＥＴにおいて絶縁膜２４のメサへの密着性を向上させることにより素子の信頼性を高くする。【解決手段】ＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなるチャネル層１６の上下にソース層１８及びドレイン層１４が配置されている積層構造を有し、前記積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、前記傾斜面又は前記垂直面におけるチャネル層１６の側面を含む箇所にゲート絶縁膜１４を介してゲート電極が設けられている電界効果トランジスタにおいて、ゲート絶縁膜１４を構成する材料としてＧａＮ系ＩＩＩ−Ｖ族化合物半導体を酸化したものを用いる。【選択図】図１
2004165520.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、前記積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられている電界効果トランジスタにおいて、前記ゲート絶縁膜を構成する材料がＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする電界効果トランジスタ。
【請求項２】
前記ゲート絶縁膜を構成するＧａＮ系ＩＩＩ−Ｖ族化合物半導体が前記絶縁膜と密着するＧａＮ系ＩＩＩ−Ｖ族化合物半導体層に生ずるピエゾ効果を打ち消す作用があることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜はＧａＮ系ＩＩＩ−Ｖ族化合物半導体を酸化したものからなることを特徴とする請求項１または請求項２記載の電界効果トランジスタ。
【請求項４】
前記傾斜面又は前記垂直面が、前記積層構造をメサ形状に加工した側面であり、前記メサ形状の複数の側面のそれぞれの前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられている、請求項１、請求項２または請求項３記載の電界効果トランジスタ。
【請求項５】
前記チャネル層を構成するＧａＮ系ＩＩＩ−Ｖ族化合物半導体が、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、又はＡｌＩｎＧａＮＰである、請求項３記載の電界効果トランジスタ。
【請求項６】
前記酸化するＧａＮ系ＩＩＩ−Ｖ族化合物半導体がＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＩｎＧａＮＡｓ、ＡｌＩｎＧａＮＰ、ＡｌＩｎＧａＮＡｓＰ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓである請求項３記載の電界効果トランジスタ。
【請求項７】
前記ソース層及び前記ドレイン層が、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなり、前記ソース層及び前記ドレイン層にそれぞれ接続して設けられているソース電極及びドレイン電極が、前記ソース層及び前記ドレイン層側から金属シリサイド層、Ａｕ層の順序で積層された積層構造を有する、請求項１、請求項２または請求項３記載の電界効果トランジスタ。
【請求項８】
前記金属シリサイド層が、Ｔａ、Ｗ、Ａｌ、又はＮｉのシリサイド合金からなる、請求項７記載の電界効果トランジスタ。
【請求項９】
基板上に、連続的な結晶成長を行って、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置された積層構造を形成する第１の工程と、
前記積層構造を選択的にエッチング除去して、前記積層構造の側面に所定の角度をもつ傾斜面又は垂直面を表出させると共に、前記ソース層及び前記ドレイン層の表面を表出させる第２の工程と、
前記ソース層及び前記ドレイン層並びに前記傾斜面又は前記垂直面の全面に、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体層を形成した後に前記ＧａＮ系ＩＩＩ−Ｖ族化合物半導体層を酸化することにより、ゲート絶縁膜を形成した後、さらに前記ゲート絶縁膜の全面に層間絶縁膜を形成する第３の工程と、
前記層間絶縁膜を選択的にエッチング除去して、前記傾斜面又は前記垂直面における前記チャネル層の箇所に前記ゲート絶縁膜が露出するコンタクトホールを開口した後、前記コンタクトホール内に所定の導電性材料を充填して、ゲート電極を形成する第４の工程
を有することを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
前記第４の工程において前記ゲート電極を形成する際に、前記コンタクトホールが開口された前記層間絶縁膜の全面に所定の導電性材料を堆積した後、前記導電性材料を研磨して、前記コンタクトホール内に前記導電性材料を分離して充填する、請求項９記載の電界効果トランジスタの製造方法。
【請求項１１】
前記第３の工程の後に、前記層間絶縁膜及び前記ゲート絶縁膜を選択的に順にエッチング除去して前記ソース層及び前記ドレイン層が露出するコンタクトホールを開口し、前記コンタクトホールが開口された前記層間絶縁膜の全面に所定の導電性材料を堆積し、前記導電性材料を研磨して前記コンタクトホール内に前記導電性材料を分離して充填して、前記導電性材料からなるソース電極及びドレイン電極をそれぞれ前記ソース層及び前記ドレイン層に接続して形成する工程を有する、請求項１０記載の電界効果トランジスタの製造方法。
【請求項１２】
前記基板は、Ｓｉ、ＧａＡｓ、ＧａＰ、ＺｎＯ、ＳｉＣ、ＡｌＮ、サファイア基板を用いることを特徴とする請求項９、請求項１０または請求項１１記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）及びその製造方法に係り、特に、チャネル層にＧａＮ系ＩＩＩ−Ｖ族化合物半導体を用いたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】
ＧａＮやＡｌＧａＮ等のＧａＮ系ＩＩＩ−Ｖ族化合物半導体をチャネル層に用いたＭＩＳＦＥＴは、ＳｉやＧａＡｓ等を用いたＭＩＳＦＥＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
ここで、ＭＩＳＦＥＴのオン抵抗は、チャネル長が短いほど低い。そのため、オン抵抗を小さくするために、図１のような斜めゲートを有するＭＩＳＦＥＴが考えられている。
【０００４】
斜めゲートを有するＭＩＳＦＥＴの構成は、図１に示されるように、例えば半絶縁性のサファイア基板１０上に、ＧａＮバッファ層（図示せず）、アンドープＧａＮ層１２、ｎ型ＧａＮドレイン層１４、例えば厚さ３０ｎｍのｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮソース層１８が順に積層されている。即ち、ｐ型ＧａＮチャネル層１６の上下にｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４が配置された積層構造を有している。
【０００５】
また、これらｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４からなる積層構造は、両側面がそれぞれ積層方向に所定の角度をもった傾斜面となるメサ形状に加工されている。即ち、ｐ型ＧａＮチャネル層１６の両側面がそれぞれこのメサ形状の傾斜面の一部をなしている。
また、このメサ形状の全面にＳｉＯ２ゲート絶縁膜２４が形成されており、このＳｉＯ２ゲート絶縁膜２４によって、ｐ型ＧａＮチャネル層１６の傾斜した両側面が被覆されている。また、このＳｉＯ２ゲート絶縁膜２４上には、前述した積層構造の傾斜面以外の箇所と後述するゲート電極、ソース電極、及びドレイン電極の箇所を除いた部分に、耐圧・耐熱性樹脂としてのポリイミドからなる層間絶縁膜２６が形成されている。
【０００６】
そして、層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４に開口されたコンタクトホールを介して、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれオーミック接続するソース電極３２Ｓ及び２つのドレイン電極３２Ｄａ、３２Ｄｂが形成されており、また層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４に開口されたコンタクトホールを介して、ｐ型ＧａＮチャネル層１６の傾斜した両側面上のＳｉＯ２ゲート絶縁膜２４にそれぞれ接触する２つのゲート電極４０Ｇａ、４０Ｇｂが形成されている。
【０００７】
そして、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂは、ＳｉＯ２ゲート絶縁膜２４との密着性が良好でｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４とのコンタクト抵抗の小さい電極材料であるＴａＳｉ及びＡｕ（金）が下から順に積層されたＴａＳｉ／Ａｕ積層構造となっている。また、ゲート電極４０Ｇａ、４０Ｇｂは、Ｎｉ（ニッケル）及びＡｕが順に積層されたＮｉ／Ａｕ積層構造となっている。
【０００８】
こうして、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄａがオーミック接続し、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれたｐ型ＧａＮチャネル層１６の傾斜した一方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇａが設けられ、エンハンスメント型の第１のＭＩＳＦＥＴ４２ａを構成している。
【０００９】
同様に、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄｂがオーミック接続し、ｐ型ＧａＮチャネル層１６の傾斜した他方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇｂが設けられ、エンハンスメント型の第２のＭＩＳＦＥＴ４２ｂを構成している。そして、これら第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂは、メサ形状の相対する両側に隣接して配置されている。
【００１０】
このＦＥＴ構造において、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４により上下を挟まれた厚さ３０ｎｍのｐ型ＧａＮチャネル層１６の傾斜した両側面の近傍が、図で示したチャネル長Ｌを有するチャネル領域となる。このチャネル長Ｌは、チャネル層１６の厚さと積層構造に形成した傾斜面の立ち上がり角度との関数である。例えばこの傾斜面の立ち上がり角度をθ、チャネル層１６の厚さをｄとすると、ｄ・（ｓｉｎθ）−１となる。
【００１１】
それ故、このＦＥＴ構造におけるチャネル長は、積層構造の傾斜面の立ち上がり角度θが同じであるとすれば、ｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となるため、ｎｍオーダーへの飛躍的な短チャネル長化を容易かつ高精度に達成することができる。従って、オン抵抗の充分に小さいスイッチング動作が可能なＭＩＳＦＥＴを実現することができる（特願２００１−３６１３８３を参照）。
【００１２】
【発明が解決しようとする課題】
しかしながら。図１のような従来の斜めゲートを有するＧａＮ系ＭＩＳＦＥＴにおいては、ゲート絶縁膜２４の材料として、ＳｉＯ２、ＳｉＮｘ等の誘電体を用いているためメサ斜面への密着性が悪く、素子の信頼性が低くなるという問題があった。
【００１３】
すなわち、ＦＥＴの製造過程中にゲート絶縁膜２４の密着性の悪い部分が発生したり、ＦＥＴの動作中に熱などの影響により密着性の悪くなった部分からゲート絶縁膜２４が剥離するという問題があった。ＧａＮ系ＩＩＩ−Ｖ族化合物半導体をチャネル層に用いたＭＩＳＦＥＴは高温動作や大電流動作が求められるため、これらのゲート絶縁膜２４の不良が発生すると電流リーク、ゲート電極の破壊などが発生するという問題が生ずる。特に、ＭＩＳＦＥＴを数百Ｖ以上の電圧が加わる高電圧回路の素子として使用した場合はその影響はより大きなものとなる。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明の第一は請求項１記載のように、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、前記積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられている電界効果トランジスタにおいて、前記ゲート絶縁膜を構成する材料がＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする。
【００１５】
本発明の第一では、ゲート絶縁膜を構成する材料が半導体からなるため、ゲート絶縁膜の密着性が向上し、電界効果トランジスタの信頼性が向上する。
【００１６】
本発明の第二は請求項２記載のように、前記ゲート絶縁膜を構成するＧａＮ系ＩＩＩ−Ｖ族化合物半導体がこれと密着するＧａＮ系ＩＩＩ−Ｖ族化合物半導体の層に生ずるピエゾ効果を打ち消す作用があることを特徴とする。
【００１７】
本発明の第二では、ゲート絶縁膜を構成する材料が絶縁膜と密着するＧａＮ系ＩＩＩ−Ｖ族化合物半導体に生ずるピエゾ効果を打ち消す作用があるため、ゲート絶縁膜を構成する材料が前記絶縁膜と密着するＧａＮ系ＩＩＩ−Ｖ族化合物半導体の界面に二次元電子ガスが発生しない。そのため、ゲートにバイアスを加えない状態ではソース−ゲート間に電流が流れない、いわゆるノーマリオフのＭＩＳＦＥＴを実現することができる。
【００１８】
本発明の第三は請求項３記載のように、前記ゲート絶縁膜は半導体層を酸化したものからなることを特徴とする。
【００１９】
本発明の第三によれば、ゲート絶縁膜に半導体層を酸化したものからなるため、絶縁膜の密着性を一層強くすることができる。そのため、素子の信頼性を一層高くすることができる。また、絶縁膜と密着するＧａＮ系ＩＩＩ−Ｖ族化合物半導体に生ずるピエゾ効果を打ち消す作用もあるため、ゲートにバイアスを加えない状態ではソース−ゲート間に電流が流れない、いわゆるノーマリオフのＭＩＳＦＥＴを実現することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。
本発明の実施の形態に係る斜めゲートを有するＧａＮ系ＭＩＳＦＥＴは図１に示したように、ゲート絶縁膜２４の材料にＡｌＩｎＧａＮを酸化したＡｌＩｎＧａＮＯｘを用いている点以外は、従来の技術に記載した斜めゲートを有するＧａＮ系ＭＩＳＦＥＴと同じである。
【００２１】
本発明の実施の形態に係るＭＩＳＦＥＴの製造方法の一例について、図２〜図１２を用いて説明する。
先ず、半絶縁性のＳｉ基板１０上に、例えば超真空成長装置を用いたガスソースＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；分子線エピタキシャル成長）法により、一連の結晶成長を行った。
なお、使用する基板には、Ｓｉ基板に代えてＧａＡｓ、ＧａＰ、ＺｎＯ、ＳｉＣ、ＡｌＮ、サファイア基板を用いることも可能である。
【００２２】
即ち、成長温度６４０℃において、原料ガスとして４×１０−５ＰａのＧａ（ガリウム）とラジカル化した４×１０−４ＰａのＮを用い、ＧａＮバッファ層（図示せず）を厚さ５０ｎｍに成長させた。連続して、成長温度８５０℃において、１．３３×１０−３ＰａのＧａと６．６５×１０−３ＰａのＮを用い、アンドープＧａＮ層１２を厚さ１０００ｎｍに成長させた。
【００２３】
また連続して、成長温度８５０℃において、６．６５×１０−４ＰａのＧａと６．６５×１０−３ＰａのＮを用い、６．６５×１０−６ＰａのＳｉをドーパントとして加え、キャリア濃度１×１０１９ｃｍ３程度のｎ型ＧａＮドレイン層１４を厚さ２００ｎｍに成長させた。更に連続して、成長温度８５０℃において、６．６５×１０−７ＰａのＧａと６．６５×１０−３ＰａのＮを用い、６．６５×１０−６ＰａのＭｇをドーパントとして加えて、キャリア濃度５×１０１８ｃｍ３程度のｐ型ＧａＮチャネル層１６を厚さ３０ｎｍに成長させた。
【００２４】
更に連続して、成長温度８５０℃において、６．６５×１０−４ＰａのＧａと６．６５×１０−３ＰａのＮを用い、６．６５×１０−４ＰａのＳｉをドーパントとして加え、キャリア濃度１×１０１９ｃｍ３程度のｎ型ＧａＮソース層１８を厚さ２００ｎｍに成長させた。こうして、ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造を形成した（図２参照）。
【００２５】
なお、このとき、Ｇａ源には、例えばＴＥＧ（Ｇａ（Ｃ２Ｈ５  ）３  ；トリエチルガリウム）やＴＭＧ（Ｇａ（ＣＨ３）３；トリメチルガリウム）等の有機金属ガスを用いた。また、Ｎ源には、例えば（（ＣＨ３）２・Ｎ２Ｈ４；ジメチルヒドラジン）、プラズマ化したＮ２、ＮＨ３（アンモニア）等を用いた。また、Ｓｉ源には、ＳｉＨ４（モノシラン）等を用いた。また、Ｍｇ源には、例えばジシクロペンタジエニエルＭｇ等の有機系Ｍｇを用いた。
【００２６】
また、ガスソースＭＢＥ法の代わりに、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ；有機金属化学気相成長）法を用いて一連の結晶成長を行ってもよい。
次いで、ｎ型ＧａＮソース層１８上に、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ；化学的気相成長）法により、ＳｉＯ２膜２０を厚さ２００ｎｍに形成した。なお、このＳｉＯ２膜２０の代わりに、ＳｉＮｘ膜やＡｌＮ膜を形成してもよい。続いて、ＳｉＯ２膜２０上にレジスト膜を塗布した後、リソグラフィ技術を用いてパターニングし、所定の形状のレジストパターン２２を形成した（図３参照）。
【００２７】
次いで、このレジストパターン２２をマスクとして、例えばＢＨＦを用いたウエットエッチング法又はＣＦ４を用いたドライエッチング法により、ＳｉＯ２膜２０を選択的にエッチング除去して、所定の形状にパターニングした。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン２２を除去した。
【００２８】
続いて、メタン系ガスを用いたＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ；電子サイクロトロン共鳴）プラズマエッチング法又はＲＩＢＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  ＢｅａｍＥｔｃｈｉｎｇ；反応性イオンビームエッチング）法により、パターニングされたＳｉＯ２膜２０をマスクとして、ｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４の一部を順に選択的にエッチング除去し、メサ形状を形成した。このメサ形状の相対する両側面は、ｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４の一部が露出した傾斜面となった。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面が、メサ形状の傾斜面の一部をなした（図４参照）。
【００２９】
このとき、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した両側面が、作製予定のＭＩＳＦＥＴのチャネル領域となり、このチャネル領域の傾斜面に沿った長さがチャネル長Ｌとなった。このチャネル長Ｌは、ｐ型ＧａＮチャネル層１６の厚さとメサ加工の条件によって規定され、主要にはｐ型ＧａＮチャネル層１６の厚さによって規定され、ここでは４０ｎｍとなった。
【００３０】
次いで、ＳｉＯ２膜２０を除去した後、メサ形状の全面に、ＭＢＥ法を用い、Ｎ源としてアンモニア（４×１０−４Ｐａ）、Ｇａ源として金属Ｇａ（４×１０−５Ｐａ）Ａｌ源としてＡｌ（１×１０−５Ｐａ）、Ｉｎ源としてＩｎ（７×１０−６  Ｐａ）を加え、成長温度８５０℃で厚み２０ｎｍのＡｌＩｎＧａＮ層を成長する（図５の符号２４に相当する）。なお、Ａｌ、Ｉｎの組成は任意でよい。
【００３１】
次に、成長したＡｌＩｎＧａＮ層の酸化を行う。酸化には、抵抗加熱の電気炉を用い、酸素雰囲気中でＡｌＩｎＧａＮ層を直接酸化し、ＡｌＩｎＧａＮＯｘ層を形成しゲート絶縁膜２４を形成する。なお、酸素は常圧で供給し、電気炉の温度は９５０℃で、酸化時間は５〜１０分程度である。
【００３２】
なお、本実施の形態では、酸化する半導体材料としてＡｌＩｎＧａＮを用いていたが、これに限られるものではなく、ＡｌＧａＮ、ＡｌＩｎＧａＮＡｓ、ＡｌＩｎＧａＮＰ、ＡｌＩｎＧａＮＡｓＰ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓなどすべてのＧａＮ系ＩＩＩ−Ｖ族化合物半導体を用いることができる。
【００３３】
ＡｌＩｎＧａＮＯｘからなるゲート絶縁膜２４の全面に、耐圧・耐熱性樹脂としてのポリイミドから構成される層間絶縁膜２６を厚さ３０００ｎｍに形成した。
【００３４】
次いで、この層間絶縁膜２６上にＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ；電子線）レジスト膜を塗布した後、ＥＢリソグラフィ技術を用いてパターニングし、ソース及びドレイン形成予定領域を開口するレジストパターン２８を形成した（図６参照）。
次いで、このレジストパターン２８をマスクとして、ドライエッチング装置用いたＲＩＢＥ法により、層間絶縁膜２６及びゲート絶縁膜２４を選択的に順にエッチング除去して、ｎ型ＧａＮソース層１８が露出するコンタクトホール３０Ｓを開口すると同時に、ｎ型ＧａＮドレイン層１４が露出する２つのコンタクトホール３０Ｄａ、３０Ｄｂを開口した。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン２８を除去した（図８参照）。
【００３５】
次いで、コンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂが開口された層間絶縁膜２６全面に、例えばＡｒプラズマを用いたスパッタ蒸着法により、
ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４とのコンタクト抵抗の小さい電極材料であるＴａＳｉ及びＡｕを下から順に積層して、ＴａＳｉ／Ａｕ層３２を形成すると共に、このＴａＳｉ／Ａｕ層３２によってコンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂ内を充填した。なお、このＴａＳｉ／Ａｕ層３２の代わりに、例えばＷＳｉ／Ａｕ層やＴａＳｉ層やＡｌＳｉ／Ａｕ層やＮｉＳｉ／Ａｕ層等の金属シリサイド合金を含む層を形成してもよい（図８参照）。
【００３６】
次いで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；化学的機械研磨）法により、ＴａＳｉ／Ａｕ層３２及び層間絶縁膜２６を研磨し、コンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂ内のみにＴａＳｉ／Ａｕ層３２を分離して残存させると共に、このＴａＳｉ／Ａｕ層３２及び層間絶縁膜２６からなる表面を面一の平坦面とした（図９参照）。
【００３７】
こうして、ｎ型ＧａＮソース層１８にオーミック接続するコンタクトホール３０Ｓ内のＴａＳｉ／Ａｕ層３２からなるソース電極３２Ｓを形成した。同時に、ｎ型ＧａＮドレイン層１４にオーミック接続するコンタクトホール３０Ｄａ、３０Ｄｂ内のＴａＳｉ／Ａｕ層３２からなる２つのドレイン電極３２Ｄａ、３２Ｄｂを形成した（図９参照）。
【００３８】
次いで、層間絶縁膜２６並びにソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂの全面に、例えばプラズマＣＶＤ法により、ＳｉＯ２膜３４を厚さ２００ｎｍに形成した。続いて、このＳｉＯ２膜３４上にＥＢレジスト膜を塗布した後、ＥＢリソグラフィ技術を用いてパターニングし、ゲート形成予定領域を開口するレジストパターン３６を形成した（図１０参照）。
【００３９】
次いで、このレジストパターン３６をマスクとして、ドライエッチング装置を用いたＲＩＢＥ法により、ＳｉＯ２膜３４及び層間絶縁膜２６を選択的に順にエッチング除去して、ｐ型ＧａＮチャネル層１６の傾斜した両側面を被覆するゲート絶縁膜２４が露出する２つのコンタクトホール３８Ｇａ、３８Ｇｂを開口した。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン３６を除去した。（図１２参照）。
【００４０】
次いで、コンタクトホール３８Ｇａ、３８Ｇｂが開口されたＳｉＯ２膜３４の全面に、例えばＡｒプラズマを用いたスパッタ蒸着法により、Ｎｉ及びＡｕを下から順に積層して、Ｎｉ／Ａｕ層４０を形成すると共に、このＮｉ／Ａｕ層４０によってコンタクトホール３８Ｇａ、３８Ｇｂ内を充填する（図１２参照）。
次いで、例えばＣＭＰ法により、Ｎｉ／Ａｕ層４０及びＳｉＯ２膜３４をソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ等の表面が露出するまで研磨して、コンタクトホール３８Ｇａ、３８Ｇｂ内のみにＮｉ／Ａｕ層４０を分離して残存させると共に、このＮｉ／Ａｕ層４０、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ、並びに層間絶縁膜２６からなる表面を面一の平坦面とした。そして、ゲート絶縁膜２４に接触するコンタクトホール３８Ｇａ、３８Ｇｂ内のＮｉ／Ａｕ層４０からなる２つのゲート電極４０Ｇａ、４０Ｇｂを形成した。
【００４１】
こうして、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂがオーミック接続し、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した両方の側面上にゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂが設けられたエンハンスメント型の第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを隣接して形成した（図１参照）。
【００４２】
次いで、図示は省略するが、多層配線技術を用いて、これらの各電極及び層間絶縁膜２６の上に例えばポリイミドからなる層間絶縁膜を形成し、この層間絶縁膜に開口したコンタクトホールを介して、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ並びにゲート電極４０Ｇａ、４０Ｇｂに適宜接続する配線層を形成した。こうして配線層によって互いに接続される第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂ等から構成される所定の集積回路を形成した。
【００４３】
以上のような一連の工程を経て、図１に示されるようなＧａＮ系ＭＩＳＦＥＴを作製した。
このように本実施例に係る製造方法よれば、ソース電極３２Ｓ、ドレイン電極３２Ｄａ、３２Ｄｂ、及びゲート電極４０Ｇａ、４０Ｇｂの形成の際にＣＭＰ法を用いているため、各電極が接触しているｎ型ＧａＮソース層１８、ｎ型ＧａＮドレイン層１４、及びゲート絶縁膜２４の高さは互いに異なるものの、これらの電極及び層間絶縁膜２６からなる表面を面一の平坦面とすることが可能になる。従って、第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂの形成後の多層配線工程を容易にすることができる。
【００４４】
因みに、本発明者らが図１に示されるようなＧａＮ系ＭＩＳＦＥＴを試作し、その特性を測定したところ、ゲート・ソース間電圧ＶＧＳ＝−２Ｖのときのオン抵抗は、１０ｍΩｃｍ２となった。また、ゲート耐圧は４００Ｖを超える値が得られた。
【００４５】
【発明の効果】
以上詳細に説明したように、本発明によれば、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体からなるチャネル層の上下をソース層及びドレイン層によって挟まれた積層構造に設けられた傾斜面又は垂直面におけるチャネル層側面上にゲート絶縁膜を介してゲート電極が設けられているＭＩＳＦＥＴにおいて、ゲート絶縁膜が積層構造を有するメサとの密着性の良い材料を用いているため、オン抵抗が充分に小さく信頼性の高いＭＩＳＦＥＴを実現することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態及び従来の技術に係るＧａＮ系ＭＩＳＦＥＴを示す概略断面図である。
【図２】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１）である。
【図３】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その２）である。
【図４】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その３）である。
【図５】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その４）である。
【図６】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その５）である。
【図７】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その６）である。
【図８】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その７）である。
【図９】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その８）である。
【図１０】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その９）である。
【図１１】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１０）である。
【図１２】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１１）である。
【符号の説明】
１０      基板
１２      アンドープＧａＮ層
１４      ｎ型ＧａＮドレイン層
１６      ｐ型ＧａＮチャネル層
１８      ｎ型ＧａＮソース層
２０      ＳｉＯ２膜
２２      レジストパターン
２４      ゲート絶縁膜
２６      層間絶縁膜
２８      レジストパターン
３０Ｓ、３０Ｄａ、３０Ｄｂ      コンタクトホール
３２      ＴａＳｉ／Ａｕ層
３２Ｓ      ソース電極
３２Ｄａ、３２Ｄｂ      ドレイン電極
３４      ＳｉＯ２膜
３６      レジストパターン
３８Ｇａ、３８Ｇｂ      コンタクトホール
４０      Ｎｉ／Ａｕ層
４０Ｇａ、４０Ｇｂ      ゲート電極
４２ａ      第１のＭＩＳＦＥＴ
４２ｂ      第２のＭＩＳＦＥＴ
Ｌ      チャネル長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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