(57)【要約】【課題】簡素で信頼性の高い試験回路を実現し、ダイサイズの増大を抑制することができる半導体記憶装置を提供すること。【解決手段】メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。メモリセル１は電流比較回路２に接続され、該電流比較回路２には試験用基準メモリセル３が接続されている。試験用基準メモリセル３は、基準選択トランジスタＴ１ｒと、該基準選択トランジスタＴ１ｒに直列接続された基準セルトランジスタＴ２ｒとを有する。試験時において基準セルトランジスタＴ２ｒのゲート電圧が設定され、試験用基準メモリセル３に流れる基準電流が調節される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ワード線に接続された選択トランジスタと、該選択トランジスタに直列接続されたセルトランジスタと、該セルトランジスタのゲートに接続されたキャパシタとを有する不揮発性のメモリセルを備える半導体記憶装置において、
基準選択トランジスタと、該基準選択トランジスタに直列接続された基準セルトランジスタとを有する試験用基準メモリセルと、
前記試験用基準メモリセルの基準セルトランジスタのゲートに接続され、試験時において該基準セルトランジスタのゲート電圧を設定する手段と、
前記メモリセルに流れる読み出し電流と、試験用基準メモリセルに流れる基準電流とを比較する電流比較回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記電流比較回路は、前記メモリセルの読み出し電流と基準電流とを比較し、その電流差を増幅して出力するセンスアンプであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
通常の読み出し動作に使用する基準電流を発生させるための基準電流発生回路と
試験用基準電流を発生させるための試験用基準電流発生回路と
前記基準電流発生回路と試験用基準電流発生回路とに試験信号を入力し、基準電流発生回路を非活性化させるとともに、試験用基準電流発生回路を活性化させるテスト回路と
を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記テスト回路の試験信号が前記電流比較回路に入力されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記試験用基準電流発生回路において、前記試験用基準電流が流れる電流経路には、前記メモリセルの読み出し電流の経路と同じ回路構成である等価特性擬似回路が設けられることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記等価特性擬似回路は、コラム選択回路の等価回路を含むことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記等価特性擬似回路は、センスアンプの等価回路を含むことを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
ワード線に接続された選択トランジスタと、該選択トランジスタに直列接続されたセルトランジスタと、該セルトランジスタのゲートに接続されたキャパシタとを有する不揮発性のメモリセルを備える半導体記憶装置の試験方法であって、
前記半導体記憶装置には、基準選択トランジスタと、該基準選択トランジスタに直列接続された基準セルトランジスタとを有する試験用基準メモリセルが設けられ、
前記基準セルトランジスタのゲートに接続された設定手段からの入力信号によりゲート電圧を設定することで該試験用基準メモリセルに流れる基準電流を調節し、その基準電流と前記メモリセルに流れる読み出し電流とを比較することを特徴とする半導体記憶装置の試験方法。
【請求項９】
通常の読み出し動作における基準電流を発生させるための基準電流発生回路と、試験用基準電流を発生させるための試験用基準電流発生回路とにテスト回路から試験信号を入力し、基準電流発生回路を非活性化するとともに試験用基準電流発生回路を活性化することを特徴とする請求項８に記載の半導体記憶装置の試験方法。
【請求項１０】
前記試験用基準メモリセルの基準電流が流れる電流経路に、前記メモリセルに流れる読み出し電流の経路と同じ回路構成である等価特性擬似回路を設けることにより、前記試験用基準メモリセルの基準電流を調節するようにしたことを特徴とする請求項９に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性のメモリセルを備えた半導体記憶装置及びその試験方法に関するものである。
【０００２】
携帯型情報端末等の電子機器では、各種情報を蓄えておくための記憶装置が搭載されており、その記憶装置としては、電気的にデータの書き込み及び消去が可能な不揮発性メモリが用いられている。製品出荷時に実施される不揮発性メモリの試験においては、データの書き込み／消去の特性が正常であるか否かが判断され、その特性が異常であるものについては不良品として取り除く必要がある。そのため、不揮発性メモリには、書き込み状態を検出するための試験回路が設けられているが、その回路の構成を簡素化してダイサイズの増大を防止する技術が要求されている。
【０００３】
【従来の技術】
一般に、不揮発性メモリであるフラッシュメモリのセルは、コントロールゲートとフローティングゲートとの２層のポリシリコンゲートを備えている（例えば、特許文献１参照）。フローティングゲートは、その周囲が絶縁体（ＳｉＯ2）で完全に覆われており、書き込みにより注入される電子を保持するためのゲートである。
【０００４】
不揮発性メモリの試験において、書き込み／消去の特性が正常であるか否かを評価するために、メモリセルにおけるセルトランジスタのしきい値電圧を測定する必要がある。
【０００５】
２層ポリシリコン構造のメモリセルにおいては、フローティングゲートを電極として外部に引き出すことは困難であり、フローティングゲートの電位を直接観測することができない。そのため、２層ポリシリコン構造のメモリセルでは、ワード線（コントロールゲート）の電位を変えることにより、フローティングゲートに所望の電位変化を与える。そして、その電位変化によりメモリセルに流れる電流と測定用基準セルに流れる基準電流とを比較して、間接的にトランジスタのしきい値電圧を測定するといった方法が行われていた。
【０００６】
【特許文献１】
特開平６−２９４９４号公報
【０００７】
【発明が解決しようとする課題】
ところで、フローティングゲートとワード線（コントロールゲート）とは、その間にある酸化膜の容量で結合している構造であるため、ワード線に大きな電位変化を与えないと、フローティングゲートにおける所望の電位変化を得ることができない。そのため、ワード線に高電圧を印加するための回路が必要となる。また、その高電圧を印加するための回路やその周辺部の信頼性を考慮すると回路構成が複雑になるため、半導体記憶装置のダイサイズが増大するといた問題が生じてしまう。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は、簡素で信頼性の高い試験回路を実現し、ダイサイズの増大を抑制することができる半導体記憶装置及びその試験方法を提供することにある。
【０００９】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、半導体記憶装置のメモリセル１は、不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲート（フローティングゲート）に接続されたキャパシタＣ１とを備える。このメモリセル１は配線ＢＬを介して電流比較回路２に接続される。電流比較回路２には、試験用配線ＴＲＢＬを介して試験用基準メモリセル３が接続されている。試験用基準メモリセル３は、基準選択トランジスタＴ１ｒと、該基準選択トランジスタＴ１ｒに直列接続された基準セルトランジスタＴ２ｒとを有する。
【００１０】
各メモリセル１，３は単層ポリシリコン構造であるため、そのフローティングゲートは、通常のＭＯＳトランジスタのゲートと同じプロセスで形成される。従って、２層ポリシリコン構造のメモリセルと異なり、フローティングゲートを電極として外部に引き出すことが可能である。従って、試験用基準メモリセル３における基準セルトランジスタＴ２ｒのゲートには、ゲート電圧を設定する設定手段４を接続することができる。その設定手段４からの入力信号により所望のゲート電圧が印加され、試験用基準メモリセル３に流れる基準電流が調節される。そして、電流比較回路２において基準電流とメモリセル１に流れる読み出し電流とが比較されることにより、メモリセル１におけるデータ書き込み／消去の特性が評価される。
【００１１】
具体的に、電流比較回路２は、メモリセル１の読み出し電流と基準電流とを比較し、その電流差を増幅して出力するセンスアンプである。
半導体記憶装置は、基準電流発生回路と試験用基準電流発生回路とテスト回路とを備える。基準電流発生回路により、通常の読み出し動作に使用する基準電流が発生される。また、試験用基準電流発生回路により、試験用基準電流が発生される。そして、基準電流発生回路と試験用基準電流発生回路にはテスト回路から試験信号が入力され、基準電流発生回路が非活性化されるとともに、試験用基準電流発生回路が活性化される。また、電流比較回路（センスアンプ）にテスト回路の試験信号が入力される。この場合、試験時において、センスアンプには試験用基準電流発生回路の基準電流と読み出し電流とが流れ、それら電流が比較される。
【００１２】
また、試験用基準電流発生回路において、試験用基準電流が流れる電流経路には、メモリセルに流れる読み出し電流の経路と同じ回路構成である等価特性擬似回路が設けられる。
【００１３】
この等価特性擬似回路としては、コラム選択回路の等価回路やセンスアンプの等価回路が含まれる。この回路を設けることにより、試験用基準メモリセルの基準電流が調節される。
【００１４】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図２は、本実施形態のマクロメモリ１１を示すブロック回路図である。このマクロメモリ１１は、図示しないロジック部とともに１チップの半導体装置（ＬＳＩ）に搭載されている。
【００１５】
マクロメモリ１１には、リード／ライト動作制御部１２、Ｘデコーダ１３、Ｙデコーダ１４、Ｙ選択ゲート回路１５、グランド供給回路１６、テスト回路１７、メモリセル１、読み出しアンプ（センスアンプ）２、基準セル２０、基準電流発生回路２１、試験用基準電流発生回路２２が設けられている。
【００１６】
リード／ライト動作制御部１２には、ロジック部からアドレス／データ／コマンド等の入力信号が入力される。リード／ライト動作制御部１２は、その入力信号に基づいて、マクロメモリ１１におけるデータの読み出し及び書き込み動作を制御する。
【００１７】
ここで、例えば、入力信号として読み出しコマンドとアドレスとが入力される場合、リード／ライト動作制御部１２は、入力信号に含まれる上位ビットのアドレス信号をＸデコーダ１３に入力し、下位ビットのアドレス信号をＹデコーダ１４に入力する。そして、Ｘデコーダ１３とＹデコーダ１４とによって、読み出し対象となるメモリセル１が複数のメモリセルの中から選択される。
【００１８】
具体的に、Ｘデコーダ１３は、上位ビットのアドレス信号をデコードして所定のワード線を選択する。Ｙデコーダ１４は、下位ビットのアドレス信号をデコードし、デコード信号をＹ選択ゲート回路１５に入力する。Ｙ選択ゲート回路１５は、Ｙデコーダ１４のデコード信号に基づいて、読み出し対象となるメモリセル１のビット線ＢＬを選択し、そのビット線ＢＬをデータバスＲＤＢに接続する。これにより、読み出し対象のメモリセル１が、ビット線ＢＬとデータバスＲＤＢとを介して読み出しアンプ２に接続され、読み出しアンプ２からメモリセル１の記憶データに応じた信号が出力される。
【００１９】
グランド供給回路１６は、メモリセル１のセルトランジスタにソース電位を供給するための回路であって、読み出し時にはグランド電位（０Ｖ）を供給する。また、グランド供給回路１６は、書き込み時にはデータ値に応じてグランド電位（０Ｖ）や高電位（６Ｖ）をメモリセル１に供給する。
【００２０】
テスト回路１７には、図示しない試験装置からテストエントリ信号ＲＴＥが入力される。テスト回路１７は、そのエントリ信号ＲＴＥの入力を検出したときに所定のテストモードを選択する。ここで、データの書き込み／消去特性を試験するためのテストモードが選択されると、そのテスト回路１７はＨレベルの試験信号ＴＭＲＷを出力する。この試験信号ＴＭＲＷは、リード／ライト動作制御部１２、読み出しアンプ２、基準電流発生回路２１、及び試験用基準電流発生回路２２に入力される。
【００２１】
試験信号ＴＭＲＷがＬレベルである時（通常の読み出し動作時）には、基準電流発生回路２１が活性化され、試験用基準電流発生回路２２が非活性化される。基準電流発生回路２１には基準セル２０が接続されており、基準セル２０に流れる電流に応じた信号が基準電流発生回路２１から出力される。読み出しアンプ２では、基準電流発生回路２１の出力信号に応じた基準電流が流れ、その基準電流とメモリセル１の読み出し電流とが比較される。そして、それら電流差を増幅した出力信号が読み出しデータとして読み出しアンプ２から出力される。
【００２２】
一方、試験信号ＴＭＲＷがＨレベルである時（試験時）には、基準電流発生回路２１が非活性化されるとともに、試験用基準電流発生回路２２が活性化される。この場合、読み出しアンプ２では、試験用基準電流発生回路２２の出力信号に基づいて試験用基準電流が流れ、その試験用基準電流とメモリセル１の読み出し電流とが比較される。そして、それら電流差を増幅した出力信号ＲＡＮＡＯＵＴが読み出しデータとして読み出しアンプ２から出力される。
【００２３】
出力信号ＲＡＮＡＯＵＴは、マクロメモリ１１の外部に設けられたロジック部の信号とマルチプレックスされ、最終的には製品（ＬＳＩ）のパッケージピン（外部端子）から出力される。
【００２４】
以下、マクロメモリ１１の各回路構成について詳述する。
図３には、メモリセル１を示している。メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、選択トランジスタＴ１と、セルトランジスタＴ２と、キャパシタＣ１とを備える。選択トランジスタＴ１及びセルトランジスタＴ２はＮＭＯＳトランジスタである。
【００２５】
選択トランジスタＴ１とセルトランジスタＴ２とは直列に接続されている。選択トランジスタＴ１は、ドレインがビット線ＢＬに接続され、ゲートがワード線ＳＷＬに接続されている。また、選択トランジスタＴ１のソースはセルトランジスタＴ２のドレインに接続され、セルトランジスタＴ２のソースには、グランド供給回路１６からの信号ＡＲＶＳＳ（読み出し時は０Ｖ、書き込み時は６Ｖ又は０Ｖ）が供給される。
【００２６】
セルトランジスタＴ２のゲートは、ポリシリコンからなるフローティングゲートである。このフローティングゲートの一部を電極としてキャパシタＣ１が形成されている。キャパシタＣ１は、Ｐ型基板上に形成されたＮウエル層、Ｐウエル層、Ｎ型拡散層を含むトリプルウエル構造を有する。
【００２７】
キャパシタＣ１のＮ型拡散層は、コントロールゲートとして機能し、コントロールワード線ＣＷＬに接続されている。このコントロールワード線ＣＷＬとセルトランジスタＴ２のソース（グランド供給回路１６の出力信号ＡＲＶＳＳ）との間に所定の高電圧を印加すると、セルトランジスタＴ２のソースとフローティングゲートとの間でトンネル電流が流れる。これにより、フローティングゲートに電荷が注入されて、フローティングゲートが所定の電位レベルに保持される。
【００２８】
マクロメモリ１１において、１本のビット線ＢＬに対して複数のメモリセル１が設けられており、選択トランジスタＴ１をオンさせることにより、複数のメモリセル１のうちで読み出し対象となる所定のメモリセル１がビット線ＢＬに接続される。これにより、メモリセル１には、セルトランジスタＴ２のゲート電圧（フローティングゲートの電圧）に応じた読み出し電流が流れる。
【００２９】
なお、読み出し時において、コントロールゲート（キャパシタＣ１のＮ型拡散層）にはコントロールワード線ＣＷＬを介して０Ｖの電圧が供給される。またこのとき、キャパシタＣ１のＮウエル層には電源電圧（＝３Ｖ）の信号ＶＮＷが供給され、Ｐウエル層には０Ｖの信号ＶＰＷが供給される。
【００３０】
図４には、グランド供給回路１６を示している。
グランド供給回路１６において、２つのＰＭＯＳトランジスタＴｐ１，Ｔｐ２とＮＭＯＳトランジスタＴｎ１とが直列に接続されている。ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部の電位が出力信号ＡＲＶＳＳとしてメモリセル１におけるセルトランジスタＴ２のソースに供給される。
【００３１】
トランジスタＴｐ１，Ｔｎ１のゲートは互いに接続され、各ゲートにはラッチ部１６ａの出力信号が入力される。また、トランジスタＴｐ２のゲートには制御信号ＡＲＶＲＥＦが入力される。ラッチ部１６ａは、デコード信号ＹＴｉにより制御されるＮＭＯＳトランジスタＴｎ２を介して書き込みデータＷＤＢｊをラッチする。
【００３２】
データの書き込み時には、ラッチ部１６ａでラッチしたデータに応じて、トランジスタＴｐ１，Ｔｎ１のいずれか一方がオンする。また、トランジスタＴｐ２は制御信号ＡＲＶＲＥＦによりオンされる。これにより、データ書き込み時には、書き込みデータに応じて高電位側電源ＶＳ（＝６Ｖ）または低電位側電源ＡＲＧＮＤ（＝０Ｖ）がグランド供給回路１６の出力信号ＡＲＶＳＳとしてメモリセル１に供給される。
【００３３】
また、データの読み出し時には、ＰＭＯＳトランジスタＴｐ１，Ｔｐ２がオフ、ＮＭＯＳトランジスタＴｎ１がオンすることにより、低電位側電源ＡＲＧＮＤ（＝０Ｖ）がグランド供給回路１６の出力信号ＡＲＶＳＳとしてメモリセル１に供給される。
【００３４】
図５にはＹ選択ゲート回路１５を示す。
Ｙ選択ゲート回路１５は、デコード信号ＹＤ０，ＹＤ１に基づいて、読み出し対象となるメモリセル１のビット線ＢＬを選択し、そのビット線ＢＬをデータバスＲＤＢに接続する。なお便宜上、図５では、各ビット線ＢＬ（ＢＬ０〜ＢＬ７）、デコード信号ＹＤ０（ＹＤ００〜ＹＤ０７）の信号線は１本の共通線で示している。このＹ選択ゲート回路１５は１バイト分の回路であり、マクロメモリ１１には複数バイト分（例えば、８バイト分である８個）のＹ選択ゲート回路１５が備えられている。
【００３５】
Ｙ選択ゲート回路１５には、８本のビット線ＢＬ（ＢＬ０〜ＢＬ７）のいずれかを選択するために８個のＮＭＯＳトランジスタＴ００〜Ｔ０７が設けられている。各トランジスタＴ００〜Ｔ０７のソースには、それぞれ対応するビット線ＢＬ０〜ＢＬ７が接続されている。それらトランジスタＴ００〜Ｔ０７は、そのドレインが互いに接続され、さらに、ＮＭＯＳトランジスタＴ１０を介してデータバスＲＤＢに接続される。
【００３６】
各トランジスタＴ００〜Ｔ０７のゲートには、それぞれ対応するデコード信号ＹＤ００〜ＹＤ０７が入力される。また、ＮＭＯＳトランジスタＴ１０のゲートには、デコード信号ＹＤ１が入力される。デコード信号ＹＤ００〜ＹＤ０７に基づいて、８個のＮＭＯＳトランジスタＴ００〜Ｔ０７のいずれか１つがオンし、デコード信号ＹＤ１に基づいてトランジスタＴ１０がオンすることで、読み出し対象となるメモリセル１のビット線ＢＬがデータバスＲＤＢに接続される。
【００３７】
このように、Ｙ選択ゲート回路１５において、読み出し対象のメモリセル１のビット線ＢＬがデータバスＲＤＢに接続されると、そのメモリセル１の読み出し電流が、ビット線ＢＬ及びデータバスＲＤＢを通して読み出しアンプ２に流れるようになる。
【００３８】
なお、ＮＭＯＳトランジスタＴ１０のゲート部分には「○」が記されているが、それはしきい値電圧が低いトランジスタであることを表す。
図６には読み出しアンプ２を示す。
【００３９】
読み出しアンプ２において、メモリセル１の読み出し電流Ｉｍは、ＮＭＯＳトランジスタＴｎ２０を介して流れる。このＮＭＯＳトランジスタＴｎ２０は、ソースがデータバスＲＤＢに接続され、ドレインがセンスノードＮ１に接続されている。
【００４０】
ＮＭＯＳトランジスタＴｎ２０のゲートは、ＰＭＯＳトランジスタＴｐ２０を介して電源Ｖｃｃに接続されるとともに、直列接続された３つのＮＭＯＳトランジスタＴｎ２１を介してグランドに接続される。さらに、ＮＭＯＳトランジスタＴｎ２０のゲートは、ＮＭＯＳトランジスタＴｎ２２を介してグランドに接続される。
【００４１】
各ＮＭＯＳトランジスタＴ２１のゲートはデータバスＲＤＢ（ＮＭＯＳトランジスタＴｎ２０のソース）に接続されている。ＰＭＯＳトランジスタＴｐ２０及びＮＭＯＳトランジスタＴｎ２２のゲートには信号ｅｎｂが入力されている。また、センスノードＮ１はＰＭＯＳトランジスタＴｐ２１を介して電源Ｖｃｃに接続されており、該トランジスタＴｐ２１のゲートには信号ｅｎが入力されている。各信号ｅｎ，ｅｎｂは、信号ＲＤｍｅｍと信号ＴＡＣに基づいて生成され、データの読み出し時には、信号ｅｎはＨレベルになり、信号ｅｎｂはＬレベルになる。
【００４２】
メモリセル１の読み出し電流Ｉｍが多くなり、ＮＭＯＳトランジスタＴｎ２０のソース電位（データバスＲＤＢを介して接続されるビット線ＢＬの電位）が高くなると、ホットキャリアを発生してメモリセル１のフローティングゲートの電圧が変化するおそれがある。それを回避するために、ＮＭＯＳトランジスタＴｎ２０のソース電位が上昇する場合には、ＮＭＯＳトランジスタＴｎ２１をオンして、ＮＭＯＳトランジスタＴｎ２０のゲート電位を下げるよう構成している。これにより、ＮＭＯＳトランジスタＴｎ２０のソース電位が必要以上（例えば、１Ｖ以上）に高くなることが防止されている。
【００４３】
また、センスノードＮ１には基準電流生成部２ａが接続されており、通常の読み出し動作時に、該基準電流生成部２ａからの基準電流ＩｒがセンスノードＮ１に流れ込む。
【００４４】
基準電流生成部２ａには、２つのＰＭＯＳトランジスタからなる直列回路が、電源ＶｃｃとセンスノードＮ１との間に複数並列に設けられている。そして、直列回路を構成する各トランジスタのうちでセンスノードＮ１側のトランジスタのゲートには基準電流発生回路２１の出力信号ＳＡＲＥＦが入力され、電源Ｖｃｃ側のトランジスタのゲートには、設定信号ＲＥＦ（ＲＥＦ０〜ＲＥＦ３）がインバータ回路を介して入力される。
【００４５】
読み出しアンプ２では、設定信号ＲＥＦにより、オンするトランジスタの数を変更することができ、その変更により、センスノードＮ１に流入する基準電流Ｉｒが調節される。
【００４６】
ここで、メモリセル１におけるフローティングゲートの電圧が高い場合（メモリセル１のデータが１である場合）には、メモリセル１の読み出し電流Ｉｍ、即ち、センスノードＮ１からデータバスＲＤＢに流れる電流が大きくなる。一方、メモリセル１におけるフローティングゲートの電圧が低い場合（メモリセル１のデータが０である場合）には、メモリセル１の読み出し電流Ｉｍが小さくなる。
【００４７】
基準電流生成部２ａからセンスノードＮ１に流れ込む基準電流Ｉｒは、メモリセル１のデータが１である場合とデータが０である場合とにおける読み出し電流Ｉｍの中間値となるよう設定される。
【００４８】
メモリセル１のデータが１である場合、メモリセル１の読み出し電流Ｉｍは基準電流Ｉｒよりも大きくなるため、センスノードＮ１の電位は低下し、一方、メモリセル１のデータが０である場合には、メモリセル１の読み出し電流Ｉｍは基準電流Ｉｒよりも小さくなるため、センスノードＮ１の電位は上昇する。
【００４９】
センスノードＮ１は、ＰＭＯＳトランジスタＴｐ２３のゲートに接続されており、そのＰＭＯＳトランジスタＴｐ２３は、センスノードＮ１の電位レベルに応じてオン・オフされる。ＰＭＯＳトランジスタＴｐ２３は、ソースが電源Ｖｃｃに接続され、ドレインがＮＭＯＳトランジスタＴｎ２３のドレインに接続されている。また、ＮＭＯＳトランジスタＴｎ２３のソースはグランドに接続され、ＮＭＯＳトランジスタＴｎ２３のゲートには信号ＳＡＢ０が入力される。読み出し時には、信号ＳＡＢ０がＨレベルとなっており、ＮＭＯＳトランジスタＴｎ２３には比較的に小さな定電流が流れる。
【００５０】
センスノードＮ１の電位が低下してＰＭＯＳトランジスタＴｐ２３がオンすると、トランジスタＴｐ２３のドレイン電位が高くなり、逆に、センスノードＮ１のノード電位が上昇してＰＭＯＳトランジスタＴｐ２３がオフすると、トランジスタＴｐ２３のドレイン電位が低くなる。そして、トランジスタＴｐ２３のドレイン電位が、インバータ回路２４を介して出力信号ＲＤＡＴＡＢとして読み出しアンプ２から出力される。なお、この出力信号ＲＤＡＴＡＢは、メモリセル１のデータの反転信号となる。
【００５１】
また、本実施形態の読み出しアンプ２において、センスノードＮ１には試験用基準電流生成部２ｂが接続されている。上述した通常の読み出し時には基準電流生成部２ａからセンスノードＮ１に基準電流Ｉｒが流れ込むのに対して、試験時には、試験用基準電流生成部２ｂからセンスノードＮ１に試験用基準電流Ｉｔが流れ込む。
【００５２】
試験用基準電流生成部２ｂは、電源ＶｃｃとセンスノードＮ１との間に直列に接続された２つのＰＭＯＳトランジスタＴｐ２４，Ｔｐ２５からなる。センスノードＮ１側のトランジスタＴｐ２５のゲートには試験用基準電流発生回路２２の出力信号ＳＡＲＥＦＴが入力され、電源Ｖｃｃ側のトランジスタＴｐ２４のゲートには、試験信号ＴＭＲＷＢが入力される。
【００５３】
試験信号ＴＭＲＷＢは、テスト回路１７の試験信号ＴＭＲＷの論理レベルを反転した信号であり、試験時には、試験信号ＴＭＲＷはＨレベル、試験信号ＴＭＲＷＢはＬレベルとなっている。このＬレベルの試験信号ＴＭＲＷＢによりトランジスタＴｐ２４がオンする。そして、出力信号ＳＡＲＥＦＴに応じた試験用基準電流ＩｔがトランジスタＴｐ２５により駆動される。
【００５４】
また、出力信号ＲＤＡＴＡＢを出力するインバータ回路２４の出力端子には、試験用出力部２ｃが接続されている。試験時には、出力信号ＲＤＡＴＡＢに基づいて該試験用出力部２ｃから試験用の出力信号ＲＡＮＡＯＵＴが出力される。
【００５５】
試験用出力部２ｃは、ナンド回路２５とインバータ回路２６とＰＭＯＳトランジスタＴｐ２７，Ｔｐ２８とＮＭＯＳトランジスタＴｎ２７，Ｔｎ２８とにより構成されている。ナンド回路２５の一方の入力端子には、読み出し時にＨレベルとなる信号ＲＤｍｅｍが入力され、他方の入力端子には、試験信号ＴＭＲＷが入力される。電源Ｖｃｃとグランドとの間に各トランジスタＴｐ２７，Ｔｐ２８，Ｔｎ２７，Ｔｎ２８が直列に接続されており、ナンド回路２５の出力信号はＰＭＯＳトランジスタＴｐ２８のゲートに入力されるとともにインバータ回路２６を介してＮＭＯＳトランジスタＴｎ２７のゲートに入力される。
【００５６】
また、インバータ回路２４の出力信号ＲＤＡＴＡＢは、ＰＭＯＳトランジスタＴｐ２７のゲートに入力されるとともに、ＮＭＯＳトランジスタＴｎ２８のゲートに入力されている。
【００５７】
試験時には、Ｈレベルの信号ＲＤｍｅｍ,ＴＭＲＷによりナンド回路２５の出力信号はＬレベルになり、ＰＭＯＳトランジスタＴｐ２８とＮＭＯＳトランジスタＴｎ２７がオンする。このとき、出力信号ＲＤＡＴＡＢがＬレベルであれば、ＰＭＯＳトランジスタＴｐ２７がオン、ＮＭＯＳトランジスタＴｎ２８がオフすることで、試験用出力部２ｃからＨレベルの試験用出力信号ＲＡＮＡＯＵＴが出力される。また、出力信号ＲＤＡＴＡＢがＨレベルであれば、ＰＭＯＳトランジスタＴｐ２７がオフ、ＮＭＯＳトランジスタＴｎ２８がオンすることで、試験用出力部２ｃからＬレベルの試験用出力信号ＲＡＮＡＯＵＴが出力される。
【００５８】
また、通常の読み出し時には、Ｌレベルの試験信号ＴＭＲＷにより、ナンド回路２５の出力信号はＨレベルになるため、ＰＭＯＳトランジスタＴｐ２８とＮＭＯＳトランジスタＴｎ２７がオフする。これにより、試験用出力部２ｃによる試験用出力信号ＲＡＮＡＯＵＴの出力が禁止される。
【００５９】
図７には試験用基準電流発生回路２２を示す。
試験用基準電流発生回路２２は、読み出しアンプ２のセンスノードＮ１からメモリセル１に至る経路（読み出し電流Ｉｍの経路）と同じ回路構成である等価特性擬似回路を含んでいる。
【００６０】
具体的には、図６の読み出しアンプ２と等価な回路構成である第１回路部３１と、図５のＹ選択ゲート回路１５と等価な回路構成である第２回路部３２と、図３のメモリセル１と等価な回路構成である第３回路部３３と、図４のグランド供給回路１６と等価な回路構成である第４回路部３４とが設けられている。
【００６１】
相違点としては、第３回路部３３において、セルトランジスタＴ２ｒのフローティングゲートに相当するゲート電極に入力信号ＲＡＮＡＩＮがトランスファーゲート３５を介して入力されることである。この入力信号ＲＡＮＡＩＮは、図示しない試験装置から半導体装置の外部端子を介して入力される信号である。
【００６２】
本実施形態において、試験用基準電流発生回路２２の第３回路部３３が、図１における試験用基準メモリセル３に相当する。また、第３回路部３３では、セルトランジスタＴ２ｒのゲートに接続するキャパシタを省略している。
【００６３】
図７に示すように、トランスファーゲート３５を構成するＮＭＯＳトランジスタのゲートには試験信号ＴＭＲＷが入力され、ＰＭＯＳトランジスタのゲートには、試験信号ＴＭＲＷＢが入力されている。また、第３回路部３３に入力信号ＲＡＮＡＩＮを伝達する配線Ｌ１とグランドとの間にはＮＭＯＳトランジスタＴｎ３０が設けられており、そのトランジスタＴｎ３０のゲートには試験信号ＴＭＲＷＢが入力される。
【００６４】
試験時には、試験信号ＴＭＢＷがＨレベル、試験信号ＴＭＲＷＢがＬレベルとなるため、トランスファーゲート３５がオンし、トランジスタＴｎ３０はオフする。このとき、入力信号ＲＡＮＡＩＮがトランスファーゲート３５及び配線Ｌ１を介してセルトランジスタＴ２ｒのゲートに供給され、入力信号ＲＡＮＡＩＮの電圧に応じた電流が試験用基準電流発生回路２２の電流経路に流れる。一方、通常動作時には、試験信号ＴＭＢＷがＬレベル、試験信号ＴＭＲＷＢがＨレベルとなるため、トランスファーゲート３５がオフし、トランジスタＴｎ３０がオンする。このとき、セルトランジスタＴ２ｒのゲートが０Ｖになり、セルトランジスタＴ２ｒがオフすることで試験用基準電流発生回路２２の電流経路が遮断される。
【００６５】
また、第１回路部３１の電流経路を形成するＮＭＯＳトランジスタＴｎ２０のドレインは、直列接続された２つのＰＭＯＳトランジスタＴｐ３１，Ｔｐ３２を介して電源Ｖｃｃに接続されている。ＰＭＯＳトランジスタＴｐ３１のゲートはグランドに接続され、ＰＭＯＳトランジスタＴｐ３２のゲートは、そのトランジスタＴｐ３２のドレインに接続されている。さらに、このトランジスタＴｐ３２と第１回路部３１との接続部（ノード）Ｎ２は、ＰＭＯＳトランジスタＴｐ３３を介して電源Ｖｃｃに接続され、そのトランジスタＴｐ３３のゲートには、試験信号ＴＭＲＷが入力されている。
【００６６】
試験信号ＴＭＲＷがＨレベルである時（試験時）にはトランジスタＴｐ３３がオフし、ノードＮ２の電位は、電流経路に流れる電流量に応じて変化する。そして、このノードＮ２の電位が試験用基準電流発生回路２２の出力信号ＳＡＲＥＦＴとして出力される。また、試験信号ＴＭＲＷがＬレベルである時（通常動作時）には、トランジスタＴｐ３３がオンするとともに、第３回路部３３におけるセルトランジスタＴ２ｒがオフして電流経路が遮断されるため、出力信号ＳＡＲＥＦＴはＨレベル（電源Ｖｃｃレベル）になる。
【００６７】
このように試験用基準電流発生回路２２を構成すれば、第３回路部３３におけるセルトランジスタＴ２ｒのゲート（メモリセル１のフローティングゲートに相当するゲート）の電圧が入力信号ＲＡＮＡＩＮにより設定され、その入力信号ＲＡＮＡＩＮの電圧値に応じた基準電流を発生することができる。
【００６８】
具体的に、この試験用基準電流発生回路２２と、前述した読み出しアンプ２とによりカレントミラー回路が構成されており、試験用基準電流発生回路２２に流れる電流値と等しい基準電流Ｉｔが読み出しアンプ２の試験用基準電流生成部２ｂで発生される。
【００６９】
試験用基準電流発生回路２２は、メモリセル１の読み出し電流Ｉｍの電流経路と等価な回路構成であるため、メモリセル１におけるフローティングゲートの電圧と入力信号ＲＡＮＡＩＮの電圧とを等しくする場合、基準電流Ｉｔはメモリセル１の読み出し電流Ｉｍと等しくなる。従って、試験用基準電流発生回路２２の入力信号ＲＡＮＡＩＮの電圧値により、メモリセル１におけるフローティングゲートの電圧を観測することが可能となる。
【００７０】
半導体の製造プロセスにおいて、メモリセル１における適切なゲート酸化膜が形成できなかった場合、データの書き込み／消去の特性が異常となる。具体的には、データ書き込みによるフローティングゲートの電位は、ゲート酸化膜が薄いメモリセル１では正常値よりも高くなり、ゲート酸化膜が厚いメモリセル１では正常値よりも低くなる。
【００７１】
本実施形態のマクロメモリ１１では、試験用基準電流発生回路２２の入力信号ＲＡＮＡＩＮの電圧値を変更することにより、メモリセル１の書き込み／消去の特性が評価される。
【００７２】
ここで、メモリセル１の書き込み特性を評価する場合、先ず、全てのメモリセル１について、そのフローティングゲートを所定電位（例えば、３Ｖ）にするために、データ書き込み動作を行う。そして、その所定電位（３Ｖ）に対して、入力信号ＲＡＮＡＩＮを若干低い電圧（例えば、２．９Ｖ）にしたり、入力信号ＲＡＮＡＩＮを若干高い電圧（例えば、３．１Ｖ）にしたりして、データの読み出し試験を行う。
【００７３】
このデータの読み出し試験では、アドレスを変更することで読み出し対象となるメモリセル１を順次選択し、全メモリセル１に対して読み出し動作を行う。このとき、読み出しアンプ２から正しい出力信号ＲＡＮＡＯＵＴが出力されなかった場合に、メモリセル１の特性異常が判断される。
【００７４】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）試験用基準電流発生回路２２において、基準セルトランジスタＴ２ｒのゲート電圧を直接入力して試験用基準電流Ｉｔを調節することができる。そして、読み出しアンプ２において、試験用基準電流Ｉｔとメモリセル１の読み出し電流Ｉｍを比較することで、メモリセル１の書き込み／消去特性を試験することができる。このように、基準セルトランジスタＴ２ｒのゲート電圧を直接入力する構成とすることにより、従来のように高電圧を印加するための回路が不要となる。その結果、マクロメモリ１１における回路の簡素化と信頼性の向上を図ることができる。また、特性試験のための回路を簡素化できることから、マクロメモリ１１のダイサイズの増大を抑制することができる。
【００７５】
（２）読み出しアンプ２を用いて、試験用基準電流Ｉｔと、メモリセル１の読み出し電流Ｉｍとを比較する構成としたので、試験用基準電流Ｉｔと読み出し電流Ｉｍとを比較する電流比較回路を別に設ける場合と比べて回路面積を抑制することができる。
【００７６】
（３）試験用基準電流発生回路２２には、メモリセル１の読み出し電流Ｉｍの経路と同じ回路構成である等価特性擬似回路が設けられているので、試験用基準電流Ｉｔを正確に調節することができる。
【００７７】
（４）通常の読み出し動作時には、試験用基準電流発生回路２２において、トランスファーゲート３５をオフ、トランジスタＴｎ３０をオンさせることにより、基準セルトランジスタのゲート電位が０Ｖとなる。これにより、基準セルトランジスタＴ２ｒがオフすることで電流経路が遮断され、試験用基準電流発生回路２２の出力信号ＳＡＲＥＦＴがＨレベルとされる。このようにすれば、通常の読み出し動作時に、読み出しアンプ２における試験用基準電流生成部２ｂに試験用基準電流Ｉｔが誤って流れることがない。
【００７８】
上記実施形態は、次に示すように変更することもできる。
・上記実施形態において、基準セルトランジスタＴ２ｒのゲート電圧を設定する入力信号ＲＡＮＡＩＮは、図示しない試験装置から入力される構成であったが、これに限定されるものではない。例えば、半導体装置内の電圧生成部で生成した信号を、基準セルトランジスタＴ２ｒのゲート電圧を設定する入力信号ＲＡＮＡＩＮとして用いてもよい。
【００７９】
・上記実施形態では、マクロメモリ１１とロジック部とを１チップに搭載した半導体装置（ＬＳＩ）に具体化したが、ロジック部を省略しマクロメモリ１１の機能のみを備える半導体記憶装置に具体化してもよい。
【００８０】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）ワード線に接続された選択トランジスタと、該選択トランジスタに直列接続されたセルトランジスタと、該セルトランジスタのゲートに接続されたキャパシタとを有する不揮発性のメモリセルを備える半導体記憶装置において、
基準選択トランジスタと、該基準選択トランジスタに直列接続された基準セルトランジスタとを有する試験用基準メモリセルと、
前記試験用基準メモリセルの基準セルトランジスタのゲートに接続され、試験時において該基準セルトランジスタのゲート電圧を設定する手段と、
前記メモリセルに流れる読み出し電流と、試験用基準メモリセルに流れる基準電流とを比較する電流比較回路と
を備えることを特徴とする半導体記憶装置。
（付記２）前記電流比較回路は、前記メモリセルの読み出し電流と基準電流とを比較し、その電流差を増幅して出力するセンスアンプであることを特徴とする付記１に記載の半導体記憶装置。
（付記３）通常の読み出し動作に使用する基準電流を発生させるための基準電流発生回路と
試験用基準電流を発生させるための試験用基準電流発生回路と
前記基準電流発生回路と試験用基準電流発生回路とに試験信号を入力し、基準電流発生回路を非活性化させるとともに、試験用基準電流発生回路を活性化させるテスト回路と
を備えることを特徴とする付記１に記載の半導体記憶装置。
（付記４）前記テスト回路の試験信号が前記電流比較回路に入力されることを特徴とする付記３に記載の半導体記憶装置。
（付記５）前記試験用基準電流発生回路において、前記試験用基準電流が流れる電流経路には、前記メモリセルの読み出し電流の経路と同じ回路構成である等価特性擬似回路が設けられることを特徴とする付記３に記載の半導体記憶装置。
（付記６）前記等価特性擬似回路は、コラム選択回路の等価回路を含むことを特徴とする付記５に記載の半導体記憶装置。
（付記７）前記等価特性擬似回路は、センスアンプの等価回路を含むことを特徴とする付記５に記載の半導体記憶装置。
（付記８）前記電流比較回路としてのセンスアンプには、前記基準電流が流れ込むとともに前記メモリセルの読み出し電流が流れ出すセンスノードと、該センスノードにゲートが接続されたトランジスタとが設けられ、
前記基準電流と読み出し電流との差に応じて変化するセンスノードの電位に基づいて前記トランジスタを動作させることにより、前記センスアンプの出力を確定するようにしたことを特徴とする付記１に半導体記憶装置。
（付記９）ワード線に接続された選択トランジスタと、該選択トランジスタに直列接続されたセルトランジスタと、該セルトランジスタのゲートに接続されたキャパシタとを有する不揮発性のメモリセルを備える半導体記憶装置の試験方法であって、
前記半導体記憶装置には、基準選択トランジスタと、該基準選択トランジスタに直列接続された基準セルトランジスタとを有する試験用基準メモリセルが設けられ、
前記基準セルトランジスタのゲートに接続された設定手段からの入力信号によりゲート電圧を設定することで該試験用基準メモリセルに流れる基準電流を調節し、その基準電流と前記メモリセルに流れる読み出し電流とを比較することを特徴とする半導体記憶装置の試験方法。
（付記１０）通常の読み出し動作における基準電流を発生させるための基準電流発生回路と、試験用基準電流を発生させるための試験用基準電流発生回路とにテスト回路から試験信号を入力し、基準電流発生回路を非活性化するとともに試験用基準電流発生回路を活性化することを特徴とする付記９に記載の半導体記憶装置の試験方法。
（付記１１）前記試験用基準メモリセルの基準電流が流れる電流経路に、前記メモリセルに流れる読み出し電流の経路と同じ回路構成である等価特性擬似回路を設けることにより、前記試験用基準メモリセルの基準電流を調節するようにしたことを特徴とする付記１０に記載の半導体記憶装置の試験方法。
（付記１２）前記試験用基準電流発生回路において試験用基準メモリセルに流れる基準電流に応じて生成された信号を、センスセンスアンプに設けられたトランジスタのゲートに入力し、該トランジスタによりその基準電流と等しい電流を流し、
前記センスアンプにおいて前記トランジスタによる基準電流と前記メモリセルの読み出し電流とを比較することを特徴とする付記１０に記載の半導体記憶装置の試験方法。
（付記１３）前記センスアンプには、前記トランジスタによる基準電流が流れ込むとともに前記メモリセルの読み出し電流が流れ出すセンスノードと、該センスノードにゲートが接続されたトランジスタとが設けられ、
前記基準電流と読み出し電流との差により変化するセンスノードの電位に基づいて前記トランジスタを動作させることにより、前記センスアンプの出力を確定するようにしたことを特徴とする付記１２に記載の半導体記憶装置の試験方法。
【００８１】
【発明の効果】
以上詳述したように、本発明によれば、簡素で信頼性の高い試験回路を実現し、ダイサイズの増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施形態のマクロメモリを示すブロック回路図である。
【図３】メモリセルを示す回路図である。
【図４】グランド供給回路を示す回路図である。
【図５】Ｙ選択ゲート回路を示す回路図である。
【図６】読み出しアンプを示す回路図である。
【図７】試験用基準電流発生回路を示す回路図である。
【符号の説明】
１  メモリセル
２  電流比較回路としての読み出しアンプ
３  試験用基準メモリセル
４  設定手段
１１  半導体記憶装置としてのマクロメモリ
１５  コラム選択回路としてのＹ選択ゲート回路
１７  テスト回路
２１  基準電流発生回路
２２  試験用基準電流発生回路
３１  等価回路としての第１回路部
３２  等価回路としての第２回路部
Ｃ１  キャパシタ
Ｉｍ  読み出し電流
Ｉｒ  基準電流
Ｉｔ  試験用基準電流
ＲＡＮＡＩＮ  入力信号
ＳＷＬ  ワード線
Ｔ１  選択トランジスタ
Ｔ１ｒ  基準選択トランジスタ
Ｔ２  セルトランジスタ
Ｔ２ｒ  基準セルトランジスタ
ＴＭＲＷ  試験信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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