(57)【要約】【課題】ソフトウエアによる制御なしに、バスマスタによる透過モードを使用する記憶装置の利用を特定のバスマスタに制限し、ＣＰＵ能力を用いることなく、記憶装置内のデータの流出を防ぐことができるデータ処理システムを提供する。【解決手段】バスマスタ２２−ｉは、ＳＤＲＡＭ１７に透過モードを使用するアクセスを行う場合、マスタＩＤをＣＰＵ１６の透過制御部３１に送信する。透過制御部３１は、アクセス制御レジスタ群３２内の対応するレジスタの格納値が“１”となっている場合、アクセス可能アドレス範囲レジスタ群３３の対応するレジスタに設定されたアドレス範囲でＳＤＲＡＭ１７へのアクセスを可能とし、アクセス制御レジスタ群３２内の対応するレジスタの格納値が  “０”となっている場合には、ＳＤＲＡＭ１７へのアクセスを禁止する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１、第２のバスと、前記第１のバスに接続された記憶装置と、前記第１、第２のバスに接続されたデータ処理装置と、前記第２のバスに接続され、前記記憶装置へのアクセスを前記データ処理装置を介して行う複数のバスマスタを有し、
前記データ処理装置は、前記複数のバスマスタの前記記憶装置へのアクセスを演算部を介さずに行うための制御部を有するデータ処理システムであって、
前記データ処理装置は、前記複数のバスマスタのうち、前記制御部を介しての前記記憶装置へのアクセスを許可するバスマスタを選別するための手段を有することを特徴とするデータ処理装置。
【請求項２】
前記複数のバスマスタは、前記記憶装置へのアクセス要求時に、予め与えられている識別子を前記データ処理装置に送信する識別子送信部を有し、
前記データ処理装置は、前記識別子を受信して、前記識別子を送信したバスマスタが前記制御部を介しての前記記憶装置へのアクセスを許可されたバスマスタであるか否かを判別することを特徴とする請求項１記載のデータ処理システム。
【請求項３】
記憶装置が接続される第１のバスと、複数のバスマスタが接続される第２のバスに接続して使用され、前記複数のバスマスタからの前記記憶装置へのアクセス要求を受けて、前記複数のバスマスタの前記記憶装置へのアクセスを演算部を介さずに行うための制御部を有するデータ処理装置であって、
前記制御部は、前記制御部を介しての前記記憶装置へのアクセスを許可するバスマスタを選別するための手段を有することを特徴とするデータ処理装置。
【請求項４】
前記制御部は、前記制御部を介しての前記記憶装置へのアクセスを許可するバスマスタの前記記憶装置へのアクセス可能なアドレス範囲を設定可能とされていることを特徴とする請求項３記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理システム、及び、データ処理システムを構成するデータ処理装置に関する。
【０００２】
【従来の技術】
図３は従来のデータ処理システムの一例を示す回路図である（例えば、特許文献１参照）。図３中、１はＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、２はＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ［ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ］）、３はＣＰＵ１及びＳＤＲＡＭ２が接続されたＳＤＲＡＭバスである。
【０００３】
４はＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）、５はＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、６はＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、７−１、７−２、７−ＮはＣＰＵ１に代わってバスマスタとなり得るリソースであるバスマスタ（ＣＰＵ１から見れば、外部バスマスタ）であり、バスマスタ７−３〜７−（Ｎ−１）は図示を省略している。８はＲＯＭ４、ＲＡＭ５、Ｉ／Ｏデバイス６及びバスマスタ７−１〜７−Ｎが接続された汎用バスである。
【０００４】
ＣＰＵ１において、９は演算部等を含むＣＰＵコア、１０はデータ・バッファ部、１１はＳＤＲＡＭインタフェース、１２は外部バス・インタフェース、１３はデータ・バッファ部１０、ＳＤＲＡＭインタフェース１１及び外部バス・インタフェース１２が接続された内部バスである。
【０００５】
外部バス・インタフェース１２において、１４は汎用バス・インタフェース、１５はバスマスタ７−ｉ（但し、ｉ＝１、２、…、Ｎ。以下、同様である。）から透過モードを使用するＳＤＲＡＭ２へのアクセス要求があった場合、ＣＰＵコア９を介さずに、外部バス・インタフェース１２、内部バス１３及びＳＤＲＡＭインタフェース１１を介したＳＤＲＡＭ２へのアクセスを可能とする透過制御部である。
【０００６】
図３に示すデータ処理システムは、バスマスタ７−１〜７−ＮにＳＤＲＡＭインタフェースを搭載することを不必要とし、バスマスタ７−１〜７−Ｎの回路の簡略化を図ると共に、バスマスタ７−ｉがＳＤＲＡＭ２をアクセス中であっても、ＣＰＵコア９はデータ処理を行うことができるようにし、データ処理の高速化を図るとするものである。
【０００７】
【特許文献１】特開２００１−２８２７０４号公報
【０００８】
【発明が解決しようとする課題】
図３に示す従来のデータ処理装置においては、汎用バス８に接続された全てのバスマスタ７−１〜７−Ｎは、外部バス・インタフェース１２、内部バス１３及びＳＤＲＡＭインタフェース１１を介してのＳＤＲＡＭ２へのアクセスが可能とされているが、ＳＤＲＡＭ２に記憶されたデータの流出を防ぐために、ＳＤＲＡＭ２の利用を特定のバスマスタのみに制限したいという要求がある。
【０００９】
本発明は、かかる点に鑑み、ソフトウエアによる制御なしに、バスマスタによる透過モードを使用する記憶装置の利用を特定のバスマスタのみに制限することができるようにし、ＣＰＵのデータ処理能力を使用することなく、記憶装置内のデータの流出を防ぐためのセキュリティ機能を実現することができるようにしたデータ処理システム及びデータ処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のデータ処理システムは、第１、第２のバスと、第１のバスに接続された記憶装置と、第１、第２のバスに接続されたデータ処理装置と、第２のバスに接続され、前記記憶装置へのアクセスを前記データ処理装置を介して行う複数のバスマスタを有し、前記データ処理装置は、前記複数のバスマスタの前記記憶装置へのアクセスを演算部を介さずに行うための制御部を有するデータ処理システムであって、前記データ処理装置は、前記複数のバスマスタのうち、前記制御部を介しての前記記憶装置へのアクセスを許可するバスマスタを選別するための手段を有するというものである。
【００１１】
本発明のデータ処理装置は、記憶装置が接続される第１のバスと、複数のバスマスタが接続される第２のバスに接続して使用され、前記複数のバスマスタからの前記記憶装置へのアクセス要求を受けて、前記複数のバスマスタの前記記憶装置へのアクセスを演算部を介さずに行うための制御部を有するデータ処理装置であって、前記制御部は、前記制御部を介しての前記記憶装置へのアクセスを許可するバスマスタを選別するための手段を有するというものである。
【００１２】
【発明の実施の形態】
図１は本発明のデータ処理システムの一実施形態を示す回路図である。図１中、１６は本発明のデータ処理装置の一実施形態であるＣＰＵ、１７はＳＤＲＡＭ、１８はＣＰＵ１６及びＳＤＲＡＭ１７が接続されたＳＤＲＡＭバスである。
【００１３】
１９はＲＯＭ、２０はＲＡＭ、２１はＩ／Ｏデバイス、２２−１、２２−２、２２−ＮはＣＰＵ１６に代わってバスマスタとなり得るリソースであるバスマスタ（ＣＰＵ１６から見れば、外部バスマスタ）であり、バスマスタ２２−３〜２２−（Ｎ−１）は図示を省略している。２３はＲＯＭ１９、ＲＡＭ２０、Ｉ／Ｏデバイス２１及び外部バスマスタ２２−１〜２２−Ｎが接続された汎用バスである。
【００１４】
また、バスマスタ２２−１、２２−２、２２−Ｎにおいて、２４−１、２４−２、２４−Ｎはそれぞれバスマスタ２２−１、２２−２、２２−ＮがＳＤＲＡＭ１７に対して透過モードを使用するアクセスを行う場合に、予め与えられている識別子であるマスタＩＤ（ｉｄｅｎｔｉｆｉｅｒ）をＣＰＵ１６に送信するＩＤ送信部である。
【００１５】
ＣＰＵ１６において、２５は演算部等を含むＣＰＵコア、２６はデータ・バッファ部、２７はＳＤＲＡＭインタフェース、２８は外部バス・インタフェース、２９はデータ・バッファ部２６、ＳＤＲＡＭインタフェース２７及び外部バス・インタフェース２８が接続された内部バスである。
【００１６】
外部バス・インタフェース２８において、３０は汎用バス・インタフェース、３１はバスマスタ２２−ｉから透過モードを使用するＳＤＲＡＭ１７へのアクセス要求があった場合に、ＣＰＵコア２５を介さずに、外部バス・インタフェース２８、内部バス２９及びＳＤＲＡＭインタフェース２７を介したＳＤＲＡＭ１７へのアクセスを可能とする透過制御部である。
【００１７】
透過制御部３１において、３２はバスマスタ２２−１〜２２−Ｎのうち、透過制御部３１を介してのＳＤＲＡＭ１７へのアクセスを許可するバスマスタを設定するためのアクセス制御レジスタ群、３３は透過制御部３１を介してのＳＤＲＡＭ１７へのアクセスを許可するバスマスタがアクセス可能なアドレス範囲を設定するアクセス可能アドレス範囲レジスタ群である。
【００１８】
図２はアクセス制御レジスタ群３２及びアクセス可能アドレス範囲レジスタ群３３の構成図である。図２中、アクセス制御レジスタ群３２において、３４−ｉはバスマスタ２２−ｉに対応して設けられているアクセス制御レジスタであり、任意の論理値を格納可能とされたものである。但し、バスマスタ２２−３〜２２−（Ｎ−１）に対応して設けられているアクセス制御レジスタ３４−３〜３４−（Ｎ−１）は図示を省略している。
【００１９】
ここで、アクセス制御レジスタ３４−ｉに“１”が書き込まれる場合には、バスマスタ２２−ｉからの透過モードを使用するＳＤＲＡＭ１７へのアクセスが許可され、アクセス制御レジスタ３４−ｉに“０”が書き込まれる場合には、バスマスタ２２−ｉからの透過モードを使用するＳＤＲＡＭ１７へのアクセスが禁止される。
【００２０】
また、アクセス可能アドレス範囲レジスタ群３３において、３５−ｉはバスマスタ２２−ｉに対応して設けられているアクセス可能アドレス範囲レジスタであり、３６−ｉはアクセス可能なアドレス領域の先端アドレスを格納可能とされた先端アドレス格納部、３７−ｉはアクセス可能なアドレス領域の後端アドレスを格納可能とされた後端アドレス格納部である。但し、バスマスタ２２−３〜２２−（Ｎ−１）に対応して設けられているアクセス可能アドレス範囲レジスタ３５−３〜３５−（Ｎ−１）は図示を省略している。
【００２１】
本発明のデータ処理システムの一実施形態においては、バスマスタ２２−ｉは、ＳＤＲＡＭ１７に対して透過モードを使用するアクセスを行う場合には、ＩＤ送信部２４−ｉから、予め与えられているマスタＩＤをＣＰＵ１６の透過制御部３１に送信する。
【００２２】
透過制御部３１は、アクセス制御レジスタ３４−ｉの格納値が“１”となっている場合には、アクセス可能アドレス範囲レジスタ３５−ｉに設定されているアドレス範囲でのみ、ＳＤＲＡＭ１７へのアクセスを可能とし、アクセス制御レジスタ３４−ｉの格納値が“０”となっている場合には、ＳＤＲＡＭ１７へのアクセスを禁止する。
【００２３】
ここで、バスマスタ２２−ｉによるＳＤＲＡＭ１７への透過モードを使用するアクセスが可能とされた場合には、バスマスタ２２−ｉとＳＤＲＡＭ１７との間のデータ送受は、汎用バス２３、外部バス・インタフェース２８、内部バス２９、ＳＤＲＡＭインタフェース２７及びＳＤＲＡＭバス１８を介して行われることになる。
【００２４】
以上のように、本発明のデータ処理装置の一実施形態であるＣＰＵ１６を含む本発明のデータ処理システムの一実施形態によれば、ソフトウエアによる制御なしに、バスマスタ２２−１〜２２−Ｎのうち、透過モードを使用するＳＤＲＡＭ１７の利用を特定のバスマスタのみに制限することができるので、ＣＰＵ１６のデータ処理能力を使用することなく、ＳＤＲＡＭ１７内のデータの流出を防ぐためのセキュリティ機能を実現することができる。
【００２５】
なお、本発明のデータ処理システムの一実施形態においては、アクセス可能アドレス範囲レジスタ群３３を設けるようにした場合について説明したが、アクセス可能アドレス範囲レジスタ群３３を設けないようにしても良い。
【００２６】
【発明の効果】
以上のように、本発明によれば、ソフトウエアによる制御なしに、バスマスタによる透過モードを使用する記憶装置の利用を特定のバスマスタのみに制限することができ、データ処理装置のデータ処理能力を使用することなく、記憶装置内のデータの流出を防ぐためのセキュリティ機能を実現することができる。
【図面の簡単な説明】
【図１】本発明のデータ処理システムの一実施形態を示す回路図である。
【図２】本発明のデータ処理システムの一実施形態が備えるアクセス制御レジスタ群及びアクセス可能アドレス範囲レジスタ群の構成図である。
【図３】従来のデータ処理システムの一例を示す回路図である。
【符号の説明】
３４−ｉ…アクセス制御レジスタ
３５−ｉ…アクセス可能アドレス範囲レジスタ
【図１】
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【図２】
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【図３】
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