(57)【要約】【課題】誤ってテストモードにエントリしたときで、内部回路への外部印加電圧が低いときでも、通常動作が可能な半導体記憶装置を提供する。【解決手段】誤動作によりＨレベルとなったテストモード信号ＴＥに応じて、内部電源印加モードに移行する。周辺電源配線ＣＰＬ上のノードＡには、参照電圧発生回路１１からの参照電圧Ｖｒｅｆの供給が途絶えるとともに、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンして外部ピンＰＩＮへの印加電圧が供給される。このとき、ノードＡの電位は、必ず２・Ｖｔｈｐ（Ｖｔｈｐ：ＰチャネルＭＯＳトランジスタの閾値電圧）以上となる。この最低電位を周辺回路２１が動作可能な電圧レベルとなるように、ＰチャネルＭＯＳトランジスタの個数を設定すれば、外部印加電圧が低い場合であっても、周辺回路２１は通常動作が可能となる。【選択図】        図１
2004280970.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードとテストモードとを有する半導体記憶装置であって、
データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、
前記内部回路に対して内部電源電圧を伝達するための内部電源配線と、
前記内部電源電圧を生成する内部電源発生回路と、
外部からの印加電圧の供給を受ける外部電源配線と、
前記外部印加電圧を前記外部電源配線に入力する外部端子と、
前記外部端子と前記内部電源配線との間に結合された前記外部電源配線上に配され、活性化されたテストモード信号に応じてオンして、前記外部端子と前記内部電源配線とを電気的に結合して、前記内部電源配線に前記外部印加電圧を伝達するスイッチ回路とを備え、
前記スイッチ回路は、前記活性化されたテストモード信号に応じてオンすると、前記外部印加電圧を前記内部回路が駆動可能な電圧レベルに制限して、前記内部電源配線に伝達する、半導体記憶装置。
【請求項２】
前記スイッチ回路は、前記外部端子と前記内部電源配線との間の前記外部電源配線上に直列に接続されるＰチャネル電界効果型トランジスタを複数個含み、
前記複数個のＰチャネル電界効果型トランジスタは、活性化された前記テストモード信号に応じてオンすると、前記外部印加電圧を、前記複数個のＰチャネル電界効果型トランジスタの閾値電圧の和に相当する電位を最低値とする電位レベルに駆動する、請求項１に記載の半導体記憶装置。
【請求項３】
前記スイッチ回路は、
前記外部端子と前記内部電源配線との間の前記外部電源配線上に直列に結合されるＮチャネル電界効果型トランジスタおよびトランスファゲートと、
前記Ｎチャネル電界効果型トランジスタと前記トランスファゲートとの接続ノードと接地電位との間に順方向接続されるダイオードとを含み、
前記Ｎチャネル電界効果型トランジスタは、活性化されたテストモード信号に応じてオンすると、前記外部端子と前記接続ノードとを電気的に結合して、前記接続ノードに前記外部印加電圧を伝達し、
前記ダイオードは、前記外部印加電圧を受けてオンすると、前記接続ノードを立上り電圧レベルに固定して保持し、
前記トランスファゲートは、活性化されたテストモード信号に応じてオンすると、前記固定された接続ノードの電位を前記内部電源配線に伝達する、請求項１に記載の半導体記憶装置。
【請求項４】
前記スイッチ回路は、
前記外部端子と前記内部電源配線との間の前記外部電源配線上に直列に結合されるＮチャネル電界効果型トランジスタおよびトランスファゲートと、
前記Ｎチャネル電界効果型トランジスタと前記トランスファゲートとの接続ノードと接地電位との間に接続され、ゲートが接地されるＰチャネル電界効果型トランジスタとを含み、
前記Ｎチャネル電界効果型トランジスタは、活性化されたテストモード信号に応じてオンすると、前記外部端子と前記接続ノードとを電気的に結合して、前記接続ノードに前記外部印加電圧を伝達し、
前記Ｐチャネル電界効果型トランジスタは、接地電位を受けてオンすると、前記接続ノードを閾値電圧レベルに固定して保持し、
前記トランスファゲートは、活性化されたテストモード信号に応じてオンすると、前記固定された接続ノードの電位を前記内部電源配線に伝達する、請求項１に記載の半導体記憶装置。
【請求項５】
通常動作モードとテストモードとを有する半導体記憶装置であって、
データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、
前記内部回路に対して内部電源電圧を伝達する内部電源配線と、
前記内部電源電圧を生成する内部電源発生回路と、
前記内部電源発生回路のモード設定を保持するモードレジスタ設定回路とを備え、
前記モードレジスタ設定回路は、
外部からのモード設定をする制御信号を受ける第１の外部端子を含み、
供給される電源電圧によって、前記第１の外部端子から入力される前記制御信号に応じてモード設定信号を生成して前記内部電源発生回路に出力し、
前記内部電源発生回路は、
前記内部電源電圧の目標レベルに対応する参照電圧との比較に基づいて、前記内部電源電圧を生成する内部電源電圧発生部と、
外部からの印加電圧を受ける第２の外部端子と、
前記モード設定信号を制御信号として、前記第２の外部端子および前記内部電源電圧発生部のいずれか一方と前記内部電源配線とを選択的に結合するスイッチ回路とを含み、
前記モード設定信号が通常動作モードに設定されたことに応答して、前記スイッチ回路が前記内部電源電圧発生部と前記内部電源配線とを電気的に結合すると、前記内部電源電圧発生部が生成した前記内部電源電圧を前記内部電源配線に出力し、
前記モード設定信号がテストモードに設定されたことに応答して、前記スイッチ回路が前記第２の外部端子と前記内部電源配線とを電気的に結合すると、前記第２の外部端子に入力される前記印加電圧を前記内部電源配線に出力する、半導体記憶装置。
【請求項６】
前記モードレジスタ設定回路は、前記モードレジスタ設定回路専用に設けられた電源または外部電源から供給される電源電圧によって動作する、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、外部からの印加電圧を内部電源電圧として動作するテストモードを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に搭載され、メモリアレイや周辺回路などの内部回路に供給する電源電圧を生成するための内部電源発生回路は、通常動作時では、参照電圧に基づいて生成した電源電圧を、内部電源配線を介して内部回路に供給する。なお、このような半導体記憶装置を含む半導体集積回路において、内部回路の電源電圧とは異なる電源電圧で動作する外部回路を有する場合、２種類の系統の電源が必要とされる。このため、最近では、内部回路に供給する電源電圧をレベル変換して外部回路の電源電圧として供給するという信号レベル変換機能付半導体集積回路が数々提案されている（例えば、特許文献１〜３参照）。
【０００３】
図６は、従来の半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す回路図である。
【０００４】
図６を参照して、半導体記憶装置は、メモリアレイおよび周辺回路２０と、メモリアレイおよび周辺回路２０に電源電圧を供給する内部電源発生回路１０とを有する。
【０００５】
内部電源発生回路１０とメモリアレイおよび周辺回路２０との間には、内部電源配線ＩＰＬが配設される。内部電源配線ＩＰＬは、通常動作において、内部電源発生回路１０で生成された電源電圧をメモリアレイおよび周辺回路２０へと伝達する。したがって、図６において、内部電源配線ＩＰＬ上のノードＡの電位は、電源電圧レベルに駆動される。
【０００６】
一方、半導体記憶装置に内包される、メモリアレイおよび周辺回路２０以外の内部回路３０には、外部ピンＰＩＮを介して外部から印加される電圧が供給される。外部ピンＰＩＮと内部回路３０との間には外部電源配線ＥＰＬが配設され、外部からの印加電圧は、外部電源配線ＥＰＬを伝達して内部回路３０に入力される。
【０００７】
外部電源配線ＥＰＬは、さらに、内部電源配線ＩＰＬ上のノードＡに結合される。ノードＡと外部ピンＰＩＮとを結ぶ外部電源配線ＥＰＬ上には、トランスファゲートＴ２が配設される。トランスファゲートＴ２は、ゲートにテストモード信号ＴＥおよびインバータＩ３を介して反転されたテストモード信号ＴＥを受けると、その論理レベルに応じて、外部ピンＰＩＮとノードＡとを電気的に結合／分離する。
【０００８】
ここで、テストモード信号ＴＥは、Ｈ（論理ハイ）レベルとＬ（論理ロー）レベルとの２値の電位状態を遷移する信号である。半導体記憶装置は、Ｈレベルのテストモード信号ＴＥに応じてテストモードにエントリする。一方、通常動作時には、テストモード信号ＴＥはＬレベルを示す。
【０００９】
トランスファゲートＴ２は、Ｈレベルのテストモード信号ＴＥおよびその反転信号をゲートに受けると、外部ピンＰＩＮとノードＡとを電気的に結合する。これによって、外部ピンＰＩＮに入力された外部からの印加電圧は、ノードＡを介してメモリアレイおよび周辺回路２０へと供給される。
【００１０】
一方、トランスファゲートＴ２は、Ｌレベルのテストモード信号ＴＥおよびその反転信号をゲートに受けると、外部ピンＰＩＮとノードＡとを電気的に分離する。このため、メモリアレイおよび周辺回路２０には、外部からの印加電圧は供給されない。
【００１１】
以上の構成の半導体記憶装置において、通常動作時には、メモリアレイおよび周辺回路２０は、内部電源発生回路１０から電源電圧が供給され、所定の動作を行なう。したがって、ノードＡは、電源電圧レベルとなっている。このとき、トランスファゲートＴ２は、Ｌレベルのテストモード信号ＴＥに応じてオフされていることから、外部からの印加電圧は、メモリアレイおよび周辺回路２０には供給されない。
【００１２】
一方、内部回路３０に対しては、外部ピンＰＩＮから外部電源配線ＥＰＬを介して、外部からの印加電圧が供給される。内部回路３０は、印加電圧を電源電圧として通常動作を行なう。
【００１３】
テストモード時において、内部電源発生回路１０は、Ｈレベルのテストモード信号ＴＥを受けると、電源電圧の内部電源配線ＩＰＬへの供給を停止する。これによって、ノードＡには電源電圧が駆動されない。
【００１４】
一方、Ｈレベルのテストモード信号ＴＥに応じてトランスファゲートＴ２がオンされることから、メモリアレイおよび周辺回路２０には、外部電源配線ＥＰＬを介して外部からの印加電圧が供給される。
【００１５】
すなわち、テストモードエントリ時には、半導体記憶装置のメモリアレイおよび周辺回路２０の電源電圧は、外部からの印加電圧によって、任意に設定することができる。
【００１６】
なお、テストモードエントリ時においても、内部回路３０に対しては動作に必要な一定の電源電圧が供給されるように、内部回路３０の電源電圧は特定の電位に固定され、外部からの印加電圧に依存しない構成となっている。
【００１７】
【特許文献１】
特開平９−２０００２４号公報（第４頁−第６頁、第１図）
【００１８】
【特許文献２】
特開平８−２１３５５５号公報（第５頁−第７頁、第１図）
【００１９】
【特許文献３】
特開昭６０−８５４９９号公報（第８頁−第１０頁、第２図）
【００２０】
【発明が解決しようとする課題】
上記の従来の半導体記憶装置は、テストモードにおいては、外部からの印加電圧を電源電圧としてメモリアレイおよび周辺回路２０が駆動するという内部電源印加モードに移行する。これによって、メモリアレイおよび周辺回路２０の電源電圧を外部から制御して、半導体記憶装置のテストを行なうことができる。
【００２１】
しかしながら、電源投入時などに見られるように、外部からの印加電圧の電位レベルが低いときにおいて、誤動作によりテストモード信号ＴＥがＨレベルとなって、半導体記憶装置がテストモードにエントリした場合、外部ピンＰＩＮから供給される印加電圧によっては、メモリアレイおよび周辺回路２０が通常動作をできなくなるという問題があった。
【００２２】
例えば、電源投入時に誤動作を起こし、半導体記憶装置がテストモードにエントリしたとする。このとき、メモリアレイおよび周辺回路２０には、外部ピンＰＩＮより電源電圧が供給されることとなるが、外部ピンＰＩＮに負電圧が与えられているとすると、メモリアレイおよび周辺回路２０の電源電圧は負電圧となるため、回路は全く動作しなくなってしまう。
【００２３】
それゆえ、この発明はかかる問題点を解決するためになされたものであり、この発明の目的は、電源投入時などの外部印加電圧が低電位のときに、誤ってテストモードにエントリした場合においても、メモリアレイおよび周辺回路などの内部回路は通常動作することが可能な半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、通常動作モードとテストモードとを有する半導体記憶装置であって、データ読出動作、データ書込動作およびデータ保持動作を実行する内部回路と、内部回路に対して内部電源電圧を伝達する内部電源配線と、内部電源電圧を生成する内部電源発生回路と、外部からの印加電圧の供給を受ける外部電源配線と、外部印加電圧を外部電源配線に入力する外部端子と、外部端子と内部電源配線との間を結ぶ外部電源配線上に配され、活性化されたテストモード信号に応じてオンして、外部端子と内部電源配線とを電気的に結合して、内部電源配線に外部印加電圧を伝達するスイッチ回路とを備える。スイッチ回路は、テストモード信号に応じてオンすると、外部印加電圧を内部回路が駆動可能な電圧レベルに制限して、内部電源配線に伝達する。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す回路図である。なお、本実施の形態では、周辺回路への電源電圧の供給に関する部分を抽出して説明する。
【００２７】
図１を参照して、半導体記憶装置は、周辺回路２１と、周辺電源発生回路１２と、参照電圧発生回路１１とを含む。
【００２８】
参照電圧発生回路１１は、周辺電源電圧生成時の参照電圧Ｖｒｅｆを生成する。参照電圧発生回路１１と周辺電源発生回路１２との間には、周辺電源配線ＣＰＬが配設されており、参照電圧発生回路１１からの参照電圧Ｖｒｅｆを周辺電源発生回路１２へと駆動する。したがって、周辺電源配線ＣＰＬ上のノードＡは、参照電圧Ｖｒｅｆレベルとなる。
【００２９】
なお、参照電圧発生回路１１には、図１に示すように、テストモード信号ＴＥが入力される。周辺電源配線ＣＰＬへの参照電圧Ｖｒｅｆの出力は、テストモード信号ＴＥによって制御される。後述するように、通常動作時には、非活性化されたテストモード信号ＴＥを受けて、周辺電源配線ＣＰＬに参照電圧Ｖｒｅｆを出力する。一方、テストモード時には、活性化されたテストモード信号ＴＥに応じて、周辺電源配線ＣＰＬへの参照電圧Ｖｒｅｆの出力を停止する。
【００３０】
周辺回路およびメモリアレイ以外の内部回路３０は、外部からの印加電圧の供給を受けて動作を行なう。外部からの印加電圧は、外部ピンＰＩＮと内部回路３０とを結ぶ外部電源配線ＥＰＬを介して、内部回路３０に供給される。
【００３１】
外部電源配線ＥＰＬは、さらに、周辺電源配線ＣＰＬ上のノードＡに結合される。したがって、外部印加電圧は、ノードＡを経由して周辺電源発生回路１２に供給されることとなる。
【００３２】
外部ピンＰＩＮとノードＡとを結ぶ外部電源配線ＥＰＬ上には、図１に示すように、スイッチ回路として、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が直列に接続されて配される。ＰチャネルＭＯＳトランジスタＰ１は、ゲートが接地電位に結合され、ソースがノードＡに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ２のソースに接続される。ＰチャネルＭＯＳトランジスタＰ２は、ゲートがインバータＩ１の出力ノードに接続され、ソースがＰチャネルＭＯＳトランジスタＰ１のドレインに接続され、ドレインが外部ピンＰＩＮに接続される。
【００３３】
ＰチャネルＭＯＳトランジスタＰ２は、ゲートにインバータＩ１を介して、テストモード信号ＴＥの反転信号を受ける。テストモード信号ＴＥは、図示しないテストモード信号発生回路の出力信号であり、ＨレベルとＬレベルとの２値の論理からなる。テストモードエントリ時にはＨレベルを示し、通常動作時にはＬレベルを示す。
【００３４】
したがって、Ｈレベルのテストモード信号ＴＥの反転信号に応じて、ＰチャネルＭＯＳトランジスタＰ２がオン状態に駆動されると、外部ピンＰＩＮとＰチャネルＭＯＳトランジスタＰ１のドレインとは電気的に結合される。
【００３５】
一方、Ｌレベルのテストモード信号ＴＥの反転信号に応じて、ＰチャネルＭＯＳトランジスタＰ２がオフ状態に駆動されると、外部ピンＰＩＮとＰチャネルＭＯＳトランジスタＰ１のドレインとは電気的に分離される。
【００３６】
ＰチャネルＭＯＳトランジスタＰ１は、ゲートに受けた接地電位によって常時オン状態に駆動される。したがって、ＰチャネルＭＯＳトランジスタＰ２のソースとノードＡとは常に電気的に結合されている。
【００３７】
以上をまとめると、テストモードエントリ時には、Ｈレベルのテストモード信号ＴＥに応じて、外部ピンＰＩＮとノードＡとが電気的に結合され、外部印加電圧が外部電源配線ＥＰＬを介して周辺電源発生回路１２に供給される。したがって、周辺回路２１には、外部印加電圧を電源電圧として動作することとなる。なお、以下において、テストモードにおいて、内部電源発生回路で生成されるべき内部電源電圧を、外部印加電圧により任意に設定可能とするモードを内部電源印加モードとも称する。
【００３８】
一方、通常動作時には、Ｌレベルのテストモード信号ＴＥに応じて、外部ピンＰＩＮとノードＡとは電気的に分離される。したがって、周辺電源発生回路１２への参照電圧の供給は参照電圧発生回路１１によって行なわれ、参照電圧Ｖｒｅｆに基づく周辺電源電圧ＶＤＣが周辺回路２１に供給されることとなる。
【００３９】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【００４０】
このとき、テストモード信号ＴＥはＨレベルとなり、半導体記憶装置は、内部電源印加モードに移行する。周辺電源配線ＣＰＬ上のノードＡには、参照電圧発生回路１１からの参照電圧Ｖｒｅｆの供給が途絶えるとともに、外部ピンＰＩＮに印加された外部印加電圧が駆動される。
【００４１】
ここで、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２の閾値電圧をともにＶｔｈｐとすると、これらのトランジスタがオンされたときにノードＡに駆動される電位は、必ず２・Ｖｔｈｐ以上の電位レベルとなる。
【００４２】
このように、ノードＡの電位は、直列接続されたＰチャネルＭＯＳトランジスタの個数ｎ（ｎは自然数）に比例する電位ｎ・Ｖｔｈｐを最低値とすることとなる。したがって、この最低電位ｎ・Ｖｔｈｐを周辺回路２１が動作可能な電源電圧レベルとなるように、ＰチャネルＭＯＳトランジスタの個数ｎを設定すれば、外部ピンＰＩＮからノードＡに供給される外部印加電圧が低い場合であっても、周辺回路２１は通常動作を行なうことができる。
【００４３】
なお、本実施の形態では、内部電源発生回路として、周辺電源発生回路を例に説明したが、アレイ電源発生回路、ワード線電圧（ＶＰＰ）発生回路、ビット線電圧（ＶＢＬ）発生回路およびセルプレート電圧（ＶＣＰ）発生回路などに適用した場合においても、同様の効果を得ることができる。
【００４４】
以上のように、この発明の実施の形態１に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであって、供給される外部印加電圧レベルが低いときにおいても、周辺回路およびメモリアレイには、動作可能な電源電圧が供給されることから、通常動作が保証される。
【００４５】
［実施の形態２］
図２は、この発明の実施の形態２に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【００４６】
図２を参照して、半導体記憶装置は、メモリアレイ２２と、基板電圧発生回路１５とを含む。
【００４７】
基板電圧発生回路１５は、外部電源電圧を受けて動作し、負電圧の基板電圧ＶＢＢをアレイ電源配線ＡＰＬに生成する。基板電圧発生回路１５はたとえば、チャージポンプ回路によって構成される。したがって、アレイ電源配線ＡＰＬ上のノードＡは、通常動作時は基板電圧ＶＢＢレベルに駆動される。
【００４８】
なお、基板電圧発生回路１５には、図２に示すように、テストモード信号ＴＥが入力される。アレイ電源配線ＡＰＬへの基板電圧ＶＢＢの出力は、テストモード信号ＴＥによって制御される。後述のように、テストモード信号ＴＥがＨレベルとなってテストモードにエントリしたときには、基板電圧発生回路１５は、基板電圧ＶＢＢの出力を停止する。
【００４９】
周辺回路およびメモリアレイ以外の内部回路３０に対しては、実施の形態１と同様に、図示しない外部からの印加電圧が供給される。外部印加電圧は、外部ピンＰＩＮと内部回路３０とを結ぶ外部電源配線ＥＰＬを介して、内部回路３０に供給される。
【００５０】
外部電源配線ＥＰＬは、さらに、アレイ電源配線ＡＰＬ上のノードＡに結合される。したがって、外部印加電圧は、ノードＡを経由してメモリアレイ２２に供給されることとなる。
【００５１】
外部ピンＰＩＮとノードＡとを結ぶ外部電源配線ＥＰＬ上には、図２に示すように、スイッチ回路として、ＮチャネルＭＯＳトランジスタＮ１と、トランスファゲートＴ１とが直列に結合されて配される。
【００５２】
ＮチャネルＭＯＳトランジスタＮ１は、ゲートに、図示しないテストモード信号発生回路からのテストモード信号ＴＥが入力される。ＮチャネルＭＯＳトランジスタＮ１は、ソースが外部ピンＰＩＮに接続され、ドレインがトランスファゲートＴ１に接続される。
【００５３】
ここで、テストモード信号ＴＥは、上述のように、ＨレベルとＬレベルとの２値信号であり、テストモードエントリ時にはＨレベルを示し、通常動作時にはＬレベルを示す。したがって、ＮチャネルＭＯＳトランジスタＮ１は、テストモード信号ＴＥの論理レベルに応じてオンまたはオフ状態に駆動される。
【００５４】
ＮチャネルＭＯＳトランジスタＮ１は、Ｈレベルのテストモード信号ＴＥに応じてオンされると、外部ピンＰＩＮとトランスファゲートＴ１とを電気的に結合する。したがって、外部ピンＰＩＮに入力される外部印加電圧をトランスファゲートＴ１へと駆動する。これによって、図２に示すように、ＮチャネルＭＯＳトランジスタＮ１のドレインとトランスファゲートＴ１との間のノードＣの電位は、外部印加電圧レベルとなる。
【００５５】
一方、ＮチャネルＭＯＳトランジスタＮ１は、Ｌレベルのテストモード信号ＴＥに応じてオフされると、外部ピンＰＩＮとトランスファゲートＴ１とを電気的に分離する。したがって、外部ピンＰＩＮに入力される外部印加電圧は、ノードＣには駆動されない。
【００５６】
トランスファゲートＴ１は、ＮチャネルＭＯＳトランジスタＮ１のドレインとノードＡとの間に結合され、ゲートにテストモード信号ＴＥおよびインバータＩ２を介して反転されたテストモード信号ＴＥを受けると、その論理レベルに応じて、ＮチャネルＭＯＳトランジスタＮ１とノードＡとを電気的に結合／分離する。
【００５７】
テストモード信号ＴＥがＨレベルのとき（テストモードエントリ時）には、トランスファゲートＴ１はオンされて、ＮチャネルＭＯＳトランジスタＮ１とノードＡとを電気的に結合する。
【００５８】
一方、テストモード信号ＴＥがＬレベルのとき（通常動作時）には、トランスファゲートＴ１はオフされて、ＮチャネルＭＯＳトランジスタＮ１とノードＡとを電気的に分離する。
【００５９】
外部ピンＰＩＮとノードＡとを結ぶ外部電源配線ＥＰＬ上であって、ＭチャネルＭＯＳトランジスタＮ１とトランスファゲートＴ１との間のノードＣには、図２に示すように、ダイオードＤ１が並列に結合されて配される。
【００６０】
ダイオードＤ１は、アノードがノードＣに接続され、カソードが接地電位に接続される。ダイオードＤ１は、順電圧が立上り電圧（以下、ＶＦとも称する）を超えたときに、順方向に（アノードからカソードへ）電流が流れ、アノード−カソード間の電圧がほぼＶＦに固定されるという特性を有する。したがって、ノードＣの電位が立上り電圧ＶＦを超えて、ダイオードＤ１がオンされたときには、ノードＣの電位は立上り電圧ＶＦに固定される。なお、この立上り電圧ＶＦは、ダイオードの材質によって異なっており、たとえば、シリコンでは通常約０．６Ｖを示す。
【００６１】
以上のことから、本実施の形態の半導体記憶装置において、テストモードエントリ時にＨレベルのテストモード信号ＴＥが入力されると、ＮチャネルＭＯＳトランジスタＮ１およびトランスファゲートＴ１がともにオンされて、外部ピンＰＩＮとアレイ電源配線ＡＰＬ上のノードＡとを電気的に結合する。
【００６２】
このとき、外部ピンＰＩＮに印加される外部電源電圧は、外部電源配線ＥＰＬ上のノードＣに駆動される。外部電源電圧が立上り電圧ＶＦを超えたときには、ダイオードＤ１がオンされることから、ノードＣの電位はダイオードＤ１の立上り電圧ＶＦに固定される。したがって、ノードＡに駆動される電位は、ノードＣの電位であるダイオードＤ１の立上り電圧ＶＦレベルとなる。
【００６３】
一方、外部電源電圧が立上り電圧ＶＦ以下のときには、ダイオードＤ１は、オフのままであり、ノードＣは、外部電源電圧レベルとなる。したがって、ノードＡに駆動される電位は、ノードＣの電位である外部電源電圧レベルとなり、その値は、立上り電圧ＶＦ以下である。
【００６４】
このように、Ｈレベルのテストモード信号ＴＥが入力されてテストモードにエントリしたときには、アレイ電源配線ＡＰＬ上のノードＡには、外部ピンＰＩＮを介して外部印加電圧が供給されるが、ノードＡの電位は、ノードＣに結合されたダイオードＤ１によって常に立上り電圧ＶＦ以下に抑えられる。
【００６５】
一方、通常動作時は、Ｌレベルのテストモード信号ＴＥに応じて、ＮチャネルＭＯＳトランジスタＮ１およびトランスファゲートＴ１が、ともにオフ状態となることから、外部ピンＰＩＮとアレイ電源配線ＡＰＬ上のノードＡとは電気的に分離され、ノードＡに外部電源電圧は供給されない。このとき、ノードＡの電位は、基板電圧発生回路１５がアレイ電源配線ＡＰＬに生成された基板電圧ＶＢＢとなる。
【００６６】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【００６７】
このとき、テストモード信号ＴＥはＨレベルとなり、半導体記憶装置は、内部電源印加モードに移行する。したがって、アレイ電源配線ＡＰＬ上のノードＡには、基板電圧発生回路１５からの基板電圧ＶＢＢの供給が途絶えるとともに、外部ピンＰＩＮに印加された外部印加電圧が駆動される。
【００６８】
ここで、ノードＡに駆動される電位は、外部印加電圧の電位とは無関係に、常にダイオードＤ１の立上り電圧ＶＦ以下となることから、メモリアレイ２２には、立上り電圧ＶＦ以下の電圧が基板電圧ＶＢＢとして供給される。このため、メモリアレイ２２は、外部印加電圧が高電位であっても、正常に動作を行なうことができる。
【００６９】
以上のように、この発明の実施の形態２に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであっても、供給される外部印加電圧レベルとは無関係に、メモリアレイには、動作可能な基板電圧が供給されることから、通常動作が保証される。
【００７０】
［実施の形態３］
図３は、この発明の実施の形態３に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【００７１】
図３を参照して、本実施の形態の半導体記憶装置においても、実施の形態２と同様に、基板電圧発生回路１５がアレイ電源配線ＡＰＬに生成する基板電圧ＶＢＢがメモリアレイ２２に供給される。
【００７２】
さらに、アレイ電源配線ＡＰＬ上のノードＡと外部ピンＰＩＮとの間には、外部電源配線ＥＰＬが配設される。外部電源配線ＥＰＬ上には、スイッチ回路として、それぞれテストモード信号ＴＥに応じて駆動される、ＮチャネルＭＯＳトランジスタＮ１とトランスファゲートＴ１とが直列に結合されて配される。
【００７３】
以上の構成は、図２の実施の形態２の半導体記憶装置と共通する。よって、詳細な説明は繰り返さない。
【００７４】
さらに、本実施の形態では、外部電源配線ＥＰＬ上のノードＣと接地電位との間に、ＰチャネルＭＯＳトランジスタＰ３が結合される。この点において、ノードＣにダイオードＤ１が結合される実施の形態２とは異なる。
【００７５】
ＰチャネルＭＯＳトランジスタＰ３は、ゲートおよびドレインが接地電位に接続され、ソースがノードＣに接続される。ＰチャネルＭＯＳトランジスタＰ３は、ゲートに接地電位が常に入力されることから、常時オン状態に駆動されることとなる。ＰチャネルＭＯＳトランジスタは、接地電位を受けてオンされると、ゲート−ソース間電圧は電流値によらずほぼ閾値電圧（以下、Ｖｔｈとも称する）に固定されるという特性を有する。なお、この特性は、実施の形態２におけるダイオードの特性と明らかに同一である。したがって、ノードＣの電位は、常にＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈに固定される。
【００７６】
以上のことから、本実施の形態の半導体記憶装置において、テストモードエントリ時にＨレベルのテストモード信号ＴＥが入力されると、ＮチャネルＭＯＳトランジスタＮ１およびトランスファゲートＴ１がともにオンされて、外部ピンＰＩＮとアレイ電源配線ＡＰＬ上のノードＡとを電気的に結合する。
【００７７】
このとき、外部ピンＰＩＮに印加される外部印加電圧は、外部電源配線ＥＰＬ上のノードＣに駆動される。ＰチャネルＭＯＳトランジスタＰ３は常にオン状態にあることから、ノードＣの電位は、外部電源電圧レベルにかかわらず、閾値電圧Ｖｔｈに固定される。したがって、ノードＡに駆動される電位は、ノードＣの電位であるＰチャネルＭＯＳトランジスタＰ３の閾値電圧Ｖｔｈレベルとなる。
【００７８】
このように、Ｈレベルのテストモード信号ＴＥが入力されてテストモードにエントリし、内部電源印加モードとなったときには、アレイ電源配線ＡＰＬ上のノードＡには、外部ピンＰＩＮを介して外部印加電圧が供給されるが、ノードＡの電位は、ノードＣに結合されたＰチャネルＭＯＳトランジスタＰ３によって常に閾値電圧Ｖｔｈに抑えられる。
【００７９】
一方、通常動作時は、Ｌレベルのテストモード信号ＴＥに応じて、ＮチャネルＭＯＳトランジスタＮ１およびトランスファゲートＴ１が、ともにオフ状態となることから、外部ピンＰＩＮとアレイ電源配線ＡＰＬ上のノードＡとは電気的に分離され、ノードＡに外部印加電圧は供給されない。このとき、ノードＡの電位は、基板電圧発生回路１５がアレイ電源配線ＡＰＬに生成された基板電圧ＶＢＢとなる。
【００８０】
以上の構成からなる半導体記憶装置において、電源投入時の誤動作によってテストモードにエントリしたものとする。
【００８１】
このとき、Ｈレベルのテストモード信号ＴＥに応じて、半導体記憶装置は、内部電源印加モードに入る。したがって、アレイ電源配線ＡＰＬ上のノードＡには、基板電圧発生回路１５からの基板電圧ＶＢＢの供給が途絶えるとともに、外部ピンＰＩＮに印加された外部印加電圧が駆動される。
【００８２】
ここで、ノードＡに駆動される電位は、外部印加電圧の電位とは無関係に、常にＰチャネルＭＯＳトランジスタＰ３の閾値電圧Ｖｔｈとなることから、メモリアレイ２２には、閾値電圧Ｖｔｈが基板電圧ＶＢＢとして供給される。このため、メモリアレイ２２は、外部印加電圧が高電位であっても、正常に動作を行なうことができる。
【００８３】
以上のように、この発明の実施の形態３に従えば、誤動作によってテストモードにエントリし、内部電源印加モードとなったときであっても、供給される外部印加電圧レベルとは無関係に、メモリアレイには、動作可能な基板電圧が供給されることから、通常動作が保証される。
【００８４】
［実施の形態４］
以上の実施の形態１〜３においては、電源投入時の誤動作によってテストモードにエントリしたことによって、内部電源発生回路（周辺電源発生回路、アレイ電源発生回路、基板電圧発生回路などを含む）に外部印加電圧が供給される内部電源印加用テストモードに移行したときにおいても、内部電源配線に生成される電位を、内部回路が動作可能な電位に制限することによって、通常動作を保証するものであった。
【００８５】
以降の実施の形態では、誤動作によって、内部電源印加用テストモードに入った場合に、内部電源発生回路のモードをリセットすることにより、内部回路の誤動作を防ぐ方法について説明する。
【００８６】
図４は、この発明の実施の形態４に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【００８７】
図４を参照して、半導体記憶装置は、内部回路としてのメモリアレイおよび周辺回路２０と、内部電源発生回路１０と、モードレジスタ設定回路５０とを備える。
【００８８】
モードレジスタ設定回路５０は、外部ピンＰＩＮＡと、モードレジスタ設定回路５０のみに電源電圧を供給するモードレジスタ設定回路専用電源４１とを含む。
【００８９】
モードレジスタ設定回路５０は、内部電源発生回路１０を内部電源印加用テストモードにセット／リセットに設定するための回路である。モードレジスタ設定回路５０は、外部ピンＰＩＮＡから入力される制御信号に応じて、内部電源印加用テストモード信号ＴＥを生成して、内部電源発生回路１０へと出力する。なお、内部電源印加用テストモード信号が活性状態のときに、半導体記憶装置は、内部電源印加用テストモードにエントリする。
【００９０】
内部電源発生回路１０は、図示しない参照電圧発生回路から入力される参照電圧との比較に基づいて、内部電源電圧を生成する内部電源電圧発生部１３と内部電源配線ＩＰＬとを電気的に結合／分離するためのスイッチ回路１４とを有する。
【００９１】
スイッチ回路１４は、モードレジスタ設定回路５０からの内部電源印加用テストモード信号を制御信号としてスイッチング動作を行なう。スイッチ回路１４は、内部電源印加用テストモード信号ＴＥが非活性状態のときには、内部電源電圧発生部１３と内部電源配線ＩＰＬとを電気的に結合する。一方、内部電源印加用テストモード信号ＴＥが活性状態のときには、内部電源電圧発生部１３と内部電源配線ＩＰＬとを電気的に結合する。
【００９２】
したがって、内部電源印加用テストモード信号ＴＥが活性化され、半導体記憶装置が該テストモードにエントリすると、内部電源電圧発生部１３と内部電源配線ＩＰＬとが電気的に分離され、図示しない外部ピンからノードＡに入力される外部印加電圧が内部電源配線ＩＰＬに出力される。
【００９３】
これにより、内部電源印加用テストモードにおいて、メモリアレイおよび周辺回路２０には、外部からの印加電圧が、直接内部電源電圧として供給される。したがって、メモリアレイおよび周辺回路２０の内部電源電圧を外部から制御することが可能となる。
【００９４】
ここで、電源投入時など外部印加電圧が低いときに、図４の半導体記憶装置が誤動作で内部電源印加用テストモードに入ったものとする。
【００９５】
半導体記憶装置のメモリアレイおよび周辺回路２０には、該テストモード時には、外部印加電圧が内部電源電圧として供給されることから、外部印加電圧が低電位であると正常動作を行なうことができない。
【００９６】
一方、モードレジスタ設定回路５０は、専用の電源４１によって半導体記憶装置とは独立に駆動しており、かつ外部ピンＰＩＮＡには、外部からの制御信号が直接入力される構成となっている。
【００９７】
従って、この場合は、半導体記憶装置外部から外部ピンＰＩＮＡを介してモードレジスタ設定回路５０に入力する制御信号によって、内部電源印加用テストモード信号ＴＥを非活性化させれば、該テストモードをリセットすることができる。
【００９８】
すなわち、内部電源発生回路１０において、非活性化された内部電源印加用テストモード信号ＴＥを受けると、スイッチ回路１４は、内部電源電圧発生部１３と内部電源配線ＩＰＬとを電気的に結合する。
【００９９】
この結果、内部電源発生回路１０は、外部ピンの印加電圧ではなく、内部電源電圧発生部１３で参照電圧に基づいて生成した一定電圧を内部電源電圧として内部電源配線ＩＰＬに出力する。したがって、メモリアレイおよび周辺回路２０は、該テストモードがリセットされて、正常動作を行なうことができる。
【０１００】
以上のように、この発明の実施の形態４に従えば、専用の電源で駆動し、かつ外部からの制御信号によって、半導体記憶装置とは独立してテストモードをセット／リセットするモードレジスタ設定回路を設けることにより、半導体記憶装置の誤動作によって内部電源印加用テストモードにエントリした場合においても、通常動作に容易に復帰することができる。
【０１０１】
［実施の形態５］
図５は、この発明の実施の形態５に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【０１０２】
図５を参照して、半導体記憶装置は、メモリアレイおよび周辺回路２０と、内部電源発生回路１０と、モードレジスタ設定回路５０とを備える。
【０１０３】
モードレジスタ設定回路５０は、実施の形態４のモードレジスタ設定回路５０と同様の構成からなり、制御信号の入力端子である外部ピンＰＩＮＡを有する。さらに、本実施の形態のモードレジスタ設定回路５０は、外部電源４２から電源電圧が供給される。この点において、モードレジスタ設定回路専用電源４１から電源電圧を供給される実施の形態４と異なる。なお、内部回路２０および内部電源発生回路１０については、共通することから、説明を繰り返さない。
【０１０４】
モードレジスタ設定回路５０は、外部電源４２によって半導体記憶装置とは独立に駆動しており、かつ外部ピンＰＩＮＡには、外部からの制御信号が直接入力される。モードレジスタ設定回路５０は、外部ピンＰＩＮＡから入力される制御信号に応じて、内部電源印加用テストモード信号ＴＥを生成して、内部電源発生回路１０へと出力する。
【０１０５】
内部電源発生回路１０は、内部電源印加用テストモード信号が活性化されたことに応答して、内部電源電圧発生部１３と内部電源配線ＩＰＬとを分離し、外部ピンから入力される外部印加電圧を内部電源配線ＩＰＬに出力する。
【０１０６】
これにより、内部電源印加用テストモードにおいて、メモリアレイおよび周辺回路２０には、外部から印加された外部電源電圧が、直接内部電源電圧として供給される。したがって、メモリアレイおよび周辺回路２０の内部電源電圧を外部から制御することが可能となる。
【０１０７】
ここで、電源投入時など外部電源電圧が低いときに、図５の半導体記憶装置が誤動作で内部電源印加用テストモードに入ったものとする。
【０１０８】
半導体記憶装置のメモリアレイおよび周辺回路２０には、該テストモード時には、外部からの印加電圧が内部電源電圧として供給されることから、外部印加電圧が低電位であると正常動作を行なうことができない。
【０１０９】
一方、モードレジスタ設定回路５０は、外部電源４２によって半導体記憶装置とは独立に駆動しており、かつ外部ピンＰＩＮＡには、外部からの制御信号が直接入力される構成となっている。
【０１１０】
従って、この場合は、半導体記憶装置外部から外部ピンＰＩＮＡを介してモードレジスタ設定回路５０に入力する制御信号によって、内部電源印加用テストモード信号ＴＥを非活性化させれば、該テストモードをリセットすることができる。
【０１１１】
すなわち、内部電源発生回路１０において、スイッチ回路１３が非活性化された内部電源印加用テストモード信号ＴＥに応答して内部電源電圧発生部１３と内部電源配線ＩＰＬとを電気的に結合すると、内部電源配線ＩＰＬには外部ピンの印加電圧ではなく、参照電圧に基づいて生成した一定電圧が内部電源電圧として内部電源配線ＩＰＬに出力される。したがって、メモリアレイおよび周辺回路２０は、該テストモードがリセットされて、正常動作を行なうことができる。
【０１１２】
以上のように、この発明の実施の形態５に従えば、外部電源で駆動し、かつ外部からの制御信号によって、半導体記憶装置とは独立してテストモードをセット／リセットするモードレジスタ設定回路を設けることにより、半導体記憶装置の誤動作によって内部電源印加用テストモードにエントリした場合においても、通常動作に容易に復帰することができる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１４】
【発明の効果】
以上のように、この発明のある局面に従えば、誤動作によってテストモードにエントリし、内部電源印加モードに入ったときであって、供給される外部印加電圧レベルが低いときにおいても、メモリアレイおよび周辺回路などの内部回路には、動作可能な電源電圧が供給されることから、通常動作が保証される。
【０１１５】
さらに、この発明の別の局面に従えば、誤動作によって内部電源印加用テストモードにエントリしたときにおいても、半導体記憶装置とは独立した電源および制御信号によってモード設定が可能なモードレジスタ設定回路を備えることにより、内部電源印加用テストモードをリセットして、通常動作に復帰することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す回路図である。
【図２】この発明の実施の形態２に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【図３】この発明の実施の形態３に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して示す図である。
【図４】この発明の実施の形態４に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【図５】この発明の実施の形態５に従う半導体記憶装置における内部電源電圧の供給に関する部分を抽出して概略的に示す図である。
【図６】従来の半導体記憶装置における電源電圧の供給に関する部分を抽出して示す回路図である。
【符号の説明】
１０  内部電源発生回路、１１  参照電圧発生回路、１２  周辺電源発生回路、１３  内部電源電圧発生部、１４  スイッチ回路、２０  メモリアレイおよび周辺回路、２１  周辺回路、２２  メモリアレイ、３０  内部回路、４１  モードレジスタ設定回路専用電源、４２  外部電源、５０  モードレジスタ設定回路、ＴＥ  テストモード信号、Ｐ１〜Ｐ３  ＰチャネルＭＯＳトランジスタ、Ｎ１ＮチャネルＭＯＳトランジスタ、Ｔ１，Ｔ２  トランスファゲート、Ｄ１  ダイオード、Ｉ１〜Ｉ３  インバータ、ＩＰＬ  内部電源配線、ＥＰＬ  外部電源配線、ＡＰＬ  アレイ電源配線、ＣＰＬ  周辺電源配線、ＰＩＮ，ＰＩＮＡ  外部ピン。
【図１】
2004280970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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