(57)【要約】【課題】メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板上に形成するのに適しており、また、シェアードコンタクトプラグ部分の側壁絶縁膜が除去された構造で電気的特性の劣化の少ない半導体装置およびその製造方法を提供する。【解決手段】シェアードコンタクトプラグ１８ａの形成箇所のうち側壁絶縁膜が除去された部分に追加の不純物注入を行い活性層１６を形成する。また、高耐圧回路部ＡＲ１で絶縁膜を積層して幅広の側壁絶縁膜１０ｄを形成する。これにより、メモリセル部ＡＲ２用のＭＯＳトランジスタにおいて側壁絶縁膜１０ａの形成幅を小さく、そして、高耐圧回路部用のＭＯＳトランジスタにおいて側壁絶縁膜１０ｄの形成幅を大きくできる。すると、高耐圧回路部ＡＲ１において、ソース／ドレイン活性層をゲート電極からより遠い位置に形成することができる。【選択図】        図７
2004165317.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に導電膜を形成する工程と、
（ｂ）前記導電膜をフォトリソグラフィ技術およびエッチング技術によりパターニングする工程と、
（ｃ）前記半導体基板の表面のうち、パターニングされた前記導電膜の近傍に不純物注入を行って、第１の活性層を形成する工程と、
（ｄ）前記半導体基板の表面に層間絶縁膜を形成する工程と、
（ｅ）前記第１の活性層および前記導電膜の両方が露出するコンタクトホールを、フォトリソグラフィ技術およびエッチング技術により前記層間絶縁膜内に形成する工程と、
（ｆ）前記コンタクトホール内に露出した前記半導体基板の表面に不純物注入を行って、第２の活性層を形成する工程と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
（ｇ）前記工程（ｂ）の後、前記工程（ｃ）の前に、前記導電膜の側方に側壁絶縁膜を形成する工程
をさらに備え、
前記工程（ｃ）においては、前記側壁絶縁膜および前記導電膜をマスクとしつつ不純物注入を行って前記第１の活性層を形成し、
前記工程（ｅ）においてさらに、前記コンタクトホール内に露出する前記側壁絶縁膜を除去する
半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１のゲート電極、前記半導体基板上のうち前記第１のゲート電極の側方に形成された第１の側壁絶縁膜、および、前記半導体基板内に形成された第１のソース／ドレイン活性層を含む第１のトランジスタと、
前記半導体基板上に形成された第２のゲート電極、前記半導体基板上のうち前記第２のゲート電極の側方に形成された第２の側壁絶縁膜、および、前記半導体基板内に形成された第２のソース／ドレイン活性層を含む第２のトランジスタとを備え、
前記第２の側壁絶縁膜を構成する絶縁膜の層数は、前記第１の側壁絶縁膜を構成する絶縁膜の層数よりも多く、それにより、前記第２のトランジスタのチャネル方向における前記第２の側壁絶縁膜の幅は、前記第１のトランジスタのチャネル方向における前記第１の側壁絶縁膜の幅よりも大きい
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１の側壁絶縁膜はシリコン窒化膜を含み、
前記第２の側壁絶縁膜はシリコン窒化膜およびシリコン酸化膜を含む
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタや配線等を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、半導体基板内に不純物注入を行うことや、半導体基板の表面上に絶縁膜や導電膜を形成することによって、ＭＯＳトランジスタや配線等を含む半導体装置が製造されていた。
【０００３】
なお、この出願の発明に関連する先行技術文献情報としては以下のものがある。
【０００４】
【特許文献１】
特開２０００−３５３８０３号公報
【特許文献２】
特開２００２−２３１８２１号公報
【非特許文献１】
Ｋ．Ｉｍａｉ  ｅｔ  ａｌ．，「ＣＭＯＳ  ｄｅｖｉｃｅ  ｏｐｔｉｍｉｚａｔｉｏｎ  ｆｏｒ  ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ  ａｐｐｌｉｃａｔｉｏｎｓ」，（米国），ＩＥＤＭ，２０００，ｐ．４５５−４５８
【非特許文献２】
Ｈ．Ｗａｔａｎａｂｅ  ｅｔ  ａｌ．，「Ｎｏｖｅｌ  ０．４４μｍ２  Ｔｉ−Ｓａｌｉｃｉｄｅ  ＳＴＩ  Ｃｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｈｉｇｈ−Ｄｅｎｓｉｔｙ  ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ａｎｄ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｅｍｂｅｄｄｅｄ  Ａｐｐｌｉｃａｔｉｏｎ」，（米国），ＩＥＤＭ，１９９８，ｐ．９７５−９７６
【０００５】
【発明が解決しようとする課題】
ＭＯＳトランジスタのソース／ドレイン領域となる活性層は、エクステンション領域とそれよりも不純物濃度の高い領域とから構成されることが一般的である。このうち高不純物濃度領域は、エクステンション領域の形成後にゲート電極側方に側壁絶縁膜を設けて、ゲート電極および側壁絶縁膜をマスクとして不純物注入を行うことで形成される。よって、高不純物濃度領域が形成される位置は、トランジスタのチャネル方向における側壁絶縁膜の形成幅により規定されていた。
【０００６】
一般に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリセルに使用されるＭＯＳトランジスタでは、ゲート電極近くにまで高不純物濃度領域が広く分布するよう形成される。ソース／ドレイン領域における抵抗値を低くするためである。そのため、側壁絶縁膜の形成幅は小さな値に設計される。
【０００７】
一方、高耐圧回路部に使用されるＭＯＳトランジスタでは、メモリセル用ＭＯＳトランジスタの場合に比べて高不純物濃度領域がゲート電極から遠ざかって形成される。高耐圧回路部では、いわゆるＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）生成と呼ばれる現象（ゲートに高電圧が印加されると、ドレイン領域において安定して存在していた原子が正孔と電子とに分解してドレイン−基板間にリーク電流が流れてしまう現象）を防ぐために、高不純物濃度領域がゲート電極から遠ざかっているのが望ましいからである。そのため、側壁絶縁膜の形成幅は大きな値に設計される。
【０００８】
ところで、一つの半導体基板上にメモリセル用のＭＯＳトランジスタと高耐圧回路部用のＭＯＳトランジスタとをともに形成する場合がある。この場合、工程数を増やさずに同じ工程で両種のＭＯＳトランジスタを形成することが一般的であり、側壁絶縁膜の形成幅は一通りに規定される。つまり、側壁絶縁膜の形成幅はいずれかのＭＯＳトランジスタに合わせた値に設定される。一般には、高耐圧回路部でのドレイン耐圧確保を優先して、高耐圧回路部用のＭＯＳトランジスタに適した側壁絶縁膜の形成幅が採用されていた。
【０００９】
しかし、上述のように本来は、メモリセル用のＭＯＳトランジスタでは側壁絶縁膜の形成幅を小さく、そして、高耐圧回路部用のＭＯＳトランジスタでは側壁絶縁膜の形成幅を大きくすることが望ましい。
【００１０】
また、半導体基板内に不純物注入を行って形成したソース／ドレイン領域等の活性層と、その近傍の半導体基板上に形成された配線とを、シェアード（ｓｈａｒｅｄ）コンタクトプラグで短絡させることがある。その際、特許文献１の図２３に示されているように、配線側方に設けられた側壁絶縁膜が除去される場合があった。
【００１１】
この側壁絶縁膜の除去時には以下のような問題がある。すなわち、側壁絶縁膜下では不純物の注入量が少ないので不純物濃度の薄い活性層となっており、その部分の活性層とシェアードコンタクトプラグとの間のコンタクト抵抗の値が高くなりやすい。また、側壁絶縁膜除去時のエッチングにより、側壁絶縁膜下の部分の半導体基板がダメージを受けやすいので、活性層と半導体基板との間のＰＮ接合が明確に形成されずに接合リーク電流が増大することがある。
【００１２】
そこで、この発明の課題は、メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板上に形成するのに適しており、また、シェアードコンタクトプラグ部分の側壁絶縁膜が除去された構造で電気的特性の劣化の少ない半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、（ａ）半導体基板上に導電膜を形成する工程と、（ｂ）前記導電膜をフォトリソグラフィ技術およびエッチング技術によりパターニングする工程と、（ｃ）前記半導体基板の表面のうち、パターニングされた前記導電膜の近傍に不純物注入を行って、第１の活性層を形成する工程と、（ｄ）前記半導体基板の表面に層間絶縁膜を形成する工程と、（ｅ）前記第１の活性層および前記導電膜の両方が露出するコンタクトホールを、フォトリソグラフィ技術およびエッチング技術により前記層間絶縁膜内に形成する工程と、（ｆ）前記コンタクトホール内に露出した前記半導体基板の表面に不純物注入を行って、第２の活性層を形成する工程とを備える半導体装置の製造方法である。
【００１４】
請求項３に記載の発明は、半導体基板と、前記半導体基板上に形成された第１のゲート電極、前記半導体基板上のうち前記第１のゲート電極の側方に形成された第１の側壁絶縁膜、および、前記半導体基板内に形成された第１のソース／ドレイン活性層を含む第１のトランジスタと、前記半導体基板上に形成された第２のゲート電極、前記半導体基板上のうち前記第２のゲート電極の側方に形成された第２の側壁絶縁膜、および、前記半導体基板内に形成された第２のソース／ドレイン活性層を含む第２のトランジスタとを備え、前記第２の側壁絶縁膜を構成する絶縁膜の層数は、前記第１の側壁絶縁膜を構成する絶縁膜の層数よりも多く、それにより、前記第２のトランジスタのチャネル方向における前記第２の側壁絶縁膜の幅は、前記第１のトランジスタのチャネル方向における前記第１の側壁絶縁膜の幅よりも大きい半導体装置である。
【００１５】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、シェアードコンタクトプラグ形成箇所のうち側壁絶縁膜が除去された部分に追加の不純物注入を行う半導体装置の製造方法である。また、本実施の形態に係る半導体装置の製造方法においては、高耐圧回路部で絶縁膜を積層して幅広の側壁絶縁膜を形成する。これにより、メモリセル用のＭＯＳトランジスタにおいて側壁絶縁膜の形成幅を小さく、そして、高耐圧回路部用のＭＯＳトランジスタにおいて側壁絶縁膜の形成幅を大きくする。
【００１６】
図１〜図７は、本実施の形態に係る半導体装置の製造方法を示す図である。以下、これらの図を用いて本実施の形態を説明する。
【００１７】
まず、図１を参照して説明すると、高耐圧回路部ＡＲ１、メモリセル部ＡＲ２、およびメモリセル周辺回路部ＡＲ３、に区分された、シリコン基板等の半導体基板１を準備する。なお、半導体基板１の全体には、ボロン等のＰ型不純物イオンが注入されている。
【００１８】
次に、各素子を絶縁分離するための素子分離領域２，２ａを半導体基板１の表面の各所定領域に形成する。素子分離領域２，２ａはシリコン酸化膜等の絶縁膜で形成する。その後、高耐圧回路部ＡＲ１、メモリセル部ＡＲ２、およびメモリセル周辺回路部ＡＲ３、の各部において、Ｎチャネル型ＭＯＳトランジスタを形成すべき領域にはボロン等のＰ型不純物を注入し、Ｐチャネル型ＭＯＳトランジスタを形成すべき領域にはリンやヒ素等のＮ型不純物イオンを注入する。これにより、Ｎ型ウェル３ａ，３ｂおよびＰ型ウェル３ｃが各領域に形成される。
【００１９】
なお、不純物イオンの注入に際しては、フォトリソグラフィ技術によりフォトレジストを所望の形状にパターニングして、パターニングされたフォトレジストをマスクとしつつ所望の箇所へイオン注入を行えばよい。以下に記述する、その他の不純物イオン注入に際しても同様である。
【００２０】
また、図１〜図７では、図示を簡略化するために、高耐圧回路部ＡＲ１およびメモリセル部ＡＲ２においてはＮ型ウェル部分だけを示し、メモリセル周辺回路部ＡＲ３においてはＰ型ウェル部分だけを示している。しかし、もちろん、高耐圧回路部ＡＲ１およびメモリセル部ＡＲ２においてはＰ型ウェルも形成され、メモリセル周辺回路部ＡＲ３においてはＮ型ウェルも形成されている。そして、Ｐ型ウェル上にはＮチャネルＭＯＳトランジスタが、Ｎ型ウェル上にはＰチャネルＭＯＳトランジスタが形成可能である。
【００２１】
次に、素子分離領域２，２ａの形成箇所以外の半導体基板１の表面に熱酸化処理を施して、ゲート絶縁膜５ａ〜５ｃを形成する。その後、半導体基板１の全面にポリシリコン膜等の導電膜を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成し、フォトリソグラフィ技術およびエッチング技術により所望の形状にパターニングする。これにより、ゲート電極６ａ，６ｂ，６ｄおよび配線６ｃが形成される。なお、配線６ｃは、素子分離領域２ａ上にその一部が乗り上げた形状となっているが、もちろん、このような形状にする必要があるわけではない。
【００２２】
また、上記のポリシリコン膜のパターニング前において、ポリシリコン膜のうち、Ｐ型ウェル上のゲート電極および配線となる部分にはＰ型不純物イオンを、Ｎ型ウェル上のゲート電極および配線となる部分にはＮ型不純物イオンを、それぞれ注入しておけばよい。そうすれば、ゲート電極６ａ，６ｂおよび配線６ｃはＮ＋ドープトポリシリコンゲートとなり、ゲート電極６ｄはＰ＋ドープトポリシリコンゲートとなる。
【００２３】
次に、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３において、素子分離領域２，２ａ並びにゲート電極６ｂ，６ｄおよび配線６ｃをマスクとしつつ、エクステンション領域４ａ〜４ｄを形成する。より詳細には、両領域において、ＰチャネルＭＯＳトランジスタの形成領域にＰ型不純物イオンを注入して、Ｐ−エクステンション領域４ａ，４ｂを形成する。一方、ＮチャネルＭＯＳトランジスタの形成領域にＮ型不純物イオンを注入して、Ｎ−エクステンション領域４ｃ，４ｄを形成する。なお、この工程では、高耐圧回路部ＡＲ１の全面にフォトレジストが形成され、高耐圧回路部ＡＲ１への不純物イオンの注入は防止される。
【００２４】
そして、半導体基板１、ゲート電極６ａ，６ｂ，６ｄおよび配線６ｃを覆うように、半導体基板１の表面全面に亘ってシリコン酸化膜７を例えばＣＶＤ法により形成する。
【００２５】
次に、図２を参照して説明すると、半導体基板１、ゲート電極６ａ，６ｂ，６ｄおよび配線６ｃを覆うように、半導体基板１の表面全面に亘ってシリコン酸化膜７上にさらにシリコン窒化膜８を例えばＣＶＤ法により形成する。
【００２６】
なお、シリコン窒化膜８の下にシリコン酸化膜７を形成する理由は、シリコン窒化膜８が半導体基板１に与えるストレスを緩和するためである。よって、シリコン酸化膜７は必須ではないものの、デバイス特性の劣化を防止するためには形成されることが望ましい。
【００２７】
そして、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３において選択的に、シリコン窒化膜８およびシリコン酸化膜７に対してエッチバックを行う。これにより、両領域において、シリコン窒化膜８ａおよびシリコン酸化膜７ａを含む側壁絶縁膜１０ａ、シリコン窒化膜８ｂおよびシリコン酸化膜７ｂを含む側壁絶縁膜１０ｂ、並びに、シリコン窒化膜８ｃおよびシリコン酸化膜７ｃを含む側壁絶縁膜１０ｃを形成する。なお、この工程では、高耐圧回路部ＡＲ１の全面にフォトレジストが形成され、高耐圧回路部ＡＲ１において側壁絶縁膜の形成は防止される。
【００２８】
そして、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３において選択的に、ゲート電極６ｂ，６ｄおよび配線６ｃ並びに側壁絶縁膜１０ａ〜１０ｃをマスクとしつつ不純物注入を行う。これにより、半導体基板１内にソース／ドレイン活性層９ａ〜９ｄを形成して、メモリセル用トランジスタＴＲ１およびメモリセル周辺回路用トランジスタＴＲ２を形成する。
【００２９】
より詳細には、両領域において、側壁絶縁膜１０ａ，１０ｂの形成後にＰチャネルＭＯＳトランジスタの形成領域にＰ型不純物イオンを注入して、Ｐ＋ソース／ドレイン活性層９ａ，９ｂを形成する。一方、側壁絶縁膜１０ｃの形成後にＮチャネルＭＯＳトランジスタの形成領域にＮ型不純物イオンを注入して、Ｎ＋ソース／ドレイン活性層９ｃ，９ｄを形成する。なお、この工程においても、高耐圧回路部ＡＲ１の全面にフォトレジストが形成され、高耐圧回路部ＡＲ１においてソース／ドレイン活性層の形成は防止される。
【００３０】
そして、半導体基板１の全面にＴｉやＣｏの金属膜を、例えばスパッタ法により形成して、さらにその上にＴｉＮ膜を例えばスパッタ法により形成する。
【００３１】
そして、窒素雰囲気中でアニール処理を行い、金属膜およびＴｉＮ膜をシリコン材料と反応させて、ゲート電極６ｂ，６ｄおよび配線６ｃ並びにソース／ドレイン活性層９ａ〜９ｄ上に、シリサイド層１１ａ〜１１ｄ，１２ａ〜１２ｃをそれぞれ形成する。その後、未反応の金属膜およびＴｉＮ膜は選択的に除去する。なお、この工程においても、高耐圧回路部ＡＲ１の全面にフォトレジストが形成され、高耐圧回路部ＡＲ１においてシリサイド層の形成は防止される。
【００３２】
金属膜上にＴｉＮ膜を設けた理由は、ＴｉやＣｏの金属膜が過剰にシリサイド化するのを抑制するためである。ＴｉＮ膜が設けられなければ、ＴｉやＣｏの金属膜のシリサイド化反応が過剰となってシリサイド層１１ａ〜１１ｄ，１２ａ〜１２ｃが厚く形成されやすい。
【００３３】
次に、図３を参照して説明すると、高耐圧回路部ＡＲ１におけるシリコン窒化膜８、並びに、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全面を覆うように、半導体基板１の表面全面に亘ってシリコン窒化膜１３およびシリコン酸化膜１４をそれぞれ例えばＣＶＤ法により積層して形成する。
【００３４】
なお、シリコン酸化膜１４の下にシリコン窒化膜１３を形成する理由は、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３において、後に層間絶縁膜を形成してコンタクトホールを開口したときのエッチングストッパとしてシリコン窒化膜を用いるためである。よって、シリコン窒化膜１３は必須ではないものの、製造工程上の利点を有するので形成されることが望ましい。
【００３５】
そして、高耐圧回路部ＡＲ１において選択的に、シリコン酸化膜７、シリコン窒化膜８、シリコン窒化膜１３およびシリコン酸化膜１４の積層構造をエッチバックする。これにより、図４に示すように、ゲート電極６ａの側方に、シリコン酸化膜７ｄ、シリコン窒化膜８ｄ，１３ａおよびシリコン酸化膜１４ａを含む側壁絶縁膜１０ｄを形成する。なお、この工程では、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全面にフォトレジストが形成され、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３においてシリコン窒化膜１３およびシリコン酸化膜１４へのエッチバックは防止される。
【００３６】
そして、高耐圧回路部ＡＲ１において選択的に、ゲート電極６ａおよび側壁絶縁膜１０ｄをマスクとしつつ二段階の不純物注入を行う。すなわち、エクステンション領域の形成とソース／ドレイン活性層の形成とを行う。これにより、半導体基板１内に高耐圧回路部用トランジスタＴＲ３を形成する。
【００３７】
より詳細には、高耐圧回路部ＡＲ１において、ＰチャネルＭＯＳトランジスタの形成領域にＰ型不純物イオンを注入してＰ−エクステンション領域４ｅ，４ｆを形成する。その後、濃度を高めてＰ型不純物イオンを注入して、Ｐ−エクステンション領域４ｅ，４ｆの形成領域内に収まるようＰ＋ソース／ドレイン活性層９ｅ，９ｆを形成する。高耐圧回路部ＡＲ１におけるＮチャネルＭＯＳトランジスタについては図示していないが、ＰチャネルＭＯＳトランジスタの場合と同様、ゲート電極および側壁絶縁膜をマスクとしつつ二段階のＮ型不純物イオンの注入を行えばよい。
【００３８】
なお、この工程においても、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全面にフォトレジストが形成され、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３においてエクステンション領域およびソース／ドレイン活性層の形成は防止される。
【００３９】
また、高耐圧回路部ＡＲ１におけるＭＯＳトランジスタにおいては、ゲート電極およびソース／ドレイン活性層にシリサイド層の形成を行っていないが、この理由は、シリサイド層形成に起因するリーク電流の発生を防止するためである。
【００４０】
次に、図５を参照して説明すると、半導体基板１の表面に例えばシリコン酸化膜からなる層間絶縁膜１５をＣＶＤ法により形成する。なお、層間絶縁膜１５の表面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うなどして平坦化する。
【００４１】
さて、本実施の形態においては、メモリセル部ＡＲ２のうちＰ＋ソース／ドレイン活性層９ｂと配線６ｃとをシェアードコンタクトプラグにより短絡させる。そのために、Ｐ＋ソース／ドレイン活性層９ｂおよび配線６ｃの両方が露出するコンタクトホール１５ａを、フォトリソグラフィ技術およびエッチング技術により層間絶縁膜１５内に形成する。
【００４２】
なお、コンタクトホール１５ａの開口時には、その下層のシリコン酸化膜１４も同時に除去される。また、エッチャントやエッチング時の温度条件を適宜選択することで、層間絶縁膜１５を構成するシリコン酸化膜に対してエッチング選択性を有するシリコン窒化膜１３をエッチングストッパとして機能させることが可能である。
【００４３】
続いて、シリコン窒化膜１３、および、コンタクトホール１５ａ内に露出する側壁絶縁膜１０ｂについてもエッチングにより除去する。この場合は、側壁絶縁膜１０ｂを構成するシリコン窒化膜８ｂおよびシリコン酸化膜７ｂのいずれをも除去し得るように、両者間でエッチング選択性を有しないようにエッチャントやエッチング時の温度条件を適宜選択すればよい。この場合、シリサイド層１１ｂ，１２ｂおよびＰ＋ソース／ドレイン活性層９ｂをエッチングストッパとして機能させればよい。
【００４４】
次に、コンタクトホール１５ａ内に露出した半導体基板１の表面のうち配線６ｃに隣接する部分にＰ型の不純物イオンの注入を行って、Ｐ＋ソース／ドレイン活性層９ｂに重ねて新たなＰ＋活性層１６を形成する。なお、Ｐ＋活性層１６はＰ＋ソース／ドレイン活性層９ｂに必ずしも重なって形成されなくてもよく、Ｐ＋ソース／ドレイン活性層９ｂに少なくとも接しておればよい。
【００４５】
そして、図６に示すように、ソース／ドレイン活性層９ａ，９ｃ〜９ｆのそれぞれに接続するコンタクトホール１５ｂ〜１５ｆを、フォトリソグラフィ技術およびエッチング技術により層間絶縁膜１５内に形成する。なお、コンタクトホール１５ｄ〜１５ｆの開口時にも、コンタクトホール１５ａの場合と同様に、エッチャントやエッチング時の温度条件を適宜選択することで、層間絶縁膜１５を構成するシリコン酸化膜に対してエッチング選択性を有するシリコン窒化膜１３をエッチングストッパとして機能させることが可能である。
【００４６】
次に、図７を参照して説明すると、層間絶縁膜１５の表面、並びに、コンタクトホール１５ａ〜１５ｆ内の底面および側面に、Ｔｉ等の金属膜をスパッタ法やＣＶＤ法により形成して、さらにその上にＴｉＮ膜をスパッタ法やＣＶＤ法により形成する。
【００４７】
そして、アンモニア雰囲気中でアニール処理を行い、金属膜およびＴｉＮ膜をシリコン材料と反応させて、高耐圧回路部ＡＲ１のＰ＋ソース／ドレイン活性層９ｅ，９ｆのうちコンタクトホール１５ｂ，１５ｃに露出した部分上にシリサイド層１１ｅ，１１ｆを形成する。なお、図示していないが、このとき高耐圧回路部ＡＲ１のＮチャネルＭＯＳトランジスタにおいても同様に、Ｎ＋ソース／ドレイン活性層のうちコンタクトホールに露出した部分上にシリサイド層が形成される。
【００４８】
またこのとき、コンタクトホール１５ａ内に露出したＰ＋活性層１６の表面のうち未シリサイド化部分、および、配線６ｃの側面の未シリサイド化部分にも、同様にシリサイド層が形成される。これにより、既に形成されていたシリサイド層１１ｂと新たにＰ＋活性層１６の表面に形成されたシリサイド層とがつながって、配線６ｃの隣接部分にまでシリサイド層１１ｂの領域が拡大し、既に形成されていたシリサイド層１２ｂと新たに配線６ｃの側面部分に形成されたシリサイド層とがつながって、半導体基板１の表面部分にまでシリサイド層１２ｂの領域が拡大する。
【００４９】
なお、既に底面にシリサイド層が形成されているその他のコンタクトホール１５ｄ〜１５ｆにおいては、ほとんどシリサイド化反応は生じない。
【００５０】
Ｔｉの金属膜をアンモニア雰囲気中でアニールするとＴｉＮ膜に変化するので、コンタクトホール１５ａ〜１５ｆの側面および層間絶縁膜１５の表面には、ＴｉＮ膜が形成される。ここで、層間絶縁膜１５の表面にＣＭＰ処理を施せば、コンタクトホール１５ａ〜１５ｆの側面にのみＴｉＮ膜１７ａ〜１７ｆが残る。
【００５１】
なお、Ｔｉの代わりにＣｏを金属膜として採用してもよいが、その場合はＡｒ雰囲気中でアニール処理を行うのがよい。この場合、シリサイド層１１ｅ，１１ｆ等、半導体基板１の表面や配線６ｃの側面はシリサイド化できるものの、コンタクトホール１５ａ〜１５ｆの側面および層間絶縁膜１５の表面のＣｏは未反応状態のままとなる。よって、未反応のＣｏは所定の薬液（Ｃｏシリサイドを残置可能）で除去し、あらためてＴｉＮ膜をスパッタ法やＣＶＤ法により形成する。そして、層間絶縁膜１５の表面にＣＭＰ処理を施せば、コンタクトホール１５ａ〜１５ｆの側面にのみＴｉＮ膜１７ａ〜１７ｆが残る。
【００５２】
そして、Ｗ等の金属膜をスパッタ法やＣＶＤ法により形成し、コンタクトホール１５ａ〜１５ｆ内に充分に埋め込む。そして、層間絶縁膜１５の表面にＣＭＰ処理を施して平坦化し、コンタクトホール１５ａ〜１５ｆ内にコンタクトプラグ１８ａ〜１８ｆを形成する。
【００５３】
そして、平坦化された層間絶縁膜１５の表面にＴｉＮ膜とＷ等の金属膜とを積層する。そしてこの積層膜をフォトリソグラフィ技術およびエッチング技術によりパターニングして、ＴｉＮ膜１９ａ〜１９ｆおよび金属膜２０ａ〜２０ｆの各積層構造からなる配線を形成する。
【００５４】
本実施の形態に係る半導体装置の製造方法によれば、Ｐ＋ソース／ドレイン活性層９ｂおよび配線６ｃの両方が露出するコンタクトホール１５ａを形成し、コンタクトホール１５ａ内に露出した半導体基板１の表面のうち配線６ｃに隣接する部分に、Ｐ＋ソース／ドレイン活性層９ｂに少なくとも接するＰ＋活性層１６を形成する。Ｐ＋活性層１６を形成するので、コンタクトホール１５ａ内にＷ等の金属膜を埋め込んで、Ｐ＋ソース／ドレイン活性層９ｂおよび配線６ｃの両方に導通するシェアードコンタクトプラグ１８ａを形成したときに、シェアードコンタクトプラグ１８ａとＰ＋ソース／ドレイン活性層９ｂとの間のコンタクト抵抗がより低減できる。
【００５５】
また、本実施の形態においては、コンタクトホール１５ａの形成時に、側壁絶縁膜１０ｂを除去する。側壁絶縁膜１０ｂの除去時には、側壁絶縁膜１０ｂ下の部分の半導体基板１がダメージを受けやすいが、本実施の形態ではＰ＋活性層１６を形成するので、Ｐ＋ソース／ドレイン活性層９ｂをＰ＋活性層１６と一体となった新たな活性層として規定することができる。これにより、活性層と半導体基板１との間のＰＮ接合が明確に形成できるようになり、半導体基板１のダメージが電気的特性に与える影響を低減できる。その結果、接合リーク電流の増大を抑制でき、シェアードコンタクトプラグ部分の側壁絶縁膜が除去された構造であっても、電気的特性の劣化の少ない半導体装置が得られる。
【００５６】
さらに、本実施の形態に係る半導体装置の製造方法によれば、高耐圧回路部ＡＲ１のＭＯＳトランジスタＴＲ３と、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３のＭＯＳトランジスタＴＲ１，ＴＲ２とを製造することができる。また、側壁絶縁膜１０ａ〜１０ｃはシリコン窒化膜８をエッチバックして形成され、側壁絶縁膜１０ｄはシリコン窒化膜８およびシリコン酸化膜１４の積層構造をエッチバックして形成される。
【００５７】
よって、シリコン酸化膜１４がさらに積層された側壁絶縁膜１０ｄの方が側壁絶縁膜１０ａ〜１０ｃよりも幅広となり、ＭＯＳトランジスタＴＲ３とＭＯＳトランジスタＴＲ１，ＴＲ２との間で側壁絶縁膜の形成幅を変えることができる。すなわち、側壁絶縁膜１０ｄを含むＭＯＳトランジスタＴＲ３を高耐圧回路部用に採用し、側壁絶縁膜１０ａ，１０ｃを含むＭＯＳトランジスタＴＲ１，ＴＲ２をメモリセル用に採用することができ、メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板に形成するのに適した半導体装置の製造方法が実現できる。
【００５８】
つまり、本実施の形態に係る半導体装置によれば、側壁絶縁膜１０ｄの幅が側壁絶縁膜１０ａ〜１０ｃの幅よりも大きいので、ＭＯＳトランジスタＴＲ１，ＴＲ２におけるのと比べてトランジスタＴＲ３において、ソース／ドレイン活性層をゲート電極からより遠い位置に形成することができる。よって、メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板に形成するのに適した半導体装置が得られる。
【００５９】
さらに、本実施の形態に係る半導体装置の製造方法によれば、側壁絶縁膜の材料としてシリコン窒化膜８およびシリコン酸化膜１４を採用している。金属原子等の移動を防止可能なシリコン窒化膜が側壁絶縁膜１０ａ〜１０ｄのいずれにも含まれるので、各ソース／ドレイン活性層に接続されるコンタクトプラグ１８ａ〜１８ｆから各トランジスタのゲート電極に金属原子等が侵入するのを防ぐことができる。
【００６０】
また、側壁絶縁膜１０ａ〜１０ｄを構成するシリコン窒化膜８ａ〜８ｄがシリコン酸化膜たる層間絶縁膜１５に対するエッチング選択性を有するので、各コンタクトホールを層間絶縁膜１５に形成する際にアラインメントずれが起こっても、側壁絶縁膜１０ａ〜１０ｄが除去されにくい。
【００６１】
一方、側壁絶縁膜１０ｄにおいては、シリコン酸化膜１４ａをシリコン窒化膜８ｄに積層することで幅広となるようにしている。よって、側壁絶縁膜１０ｄの積層部分が層間絶縁膜１５と同材料となり、層間絶縁膜１５内に各コンタクトプラグを形成する際に、側壁絶縁膜１０ｄのシリコン酸化膜１４ａの部分も同時に除去可能となる。すると、高耐圧回路部ＡＲ１においてＭＯＳトランジスタを複数近接して配置する場合に、微細化が進んでゲート電極間の距離が短くなったとしても、ゲート電極間にコンタクトプラグを形成しやすい。
【００６２】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の変形例であり、高耐圧回路部ＡＲ１においても、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３における側壁絶縁膜１０ａ〜１０ｃと同様の構造の側壁絶縁膜を形成し、その側壁絶縁膜上にさらに絶縁膜を積層してこれをエッチバックすることで、高耐圧回路部ＡＲ１用の側壁絶縁膜を形成するものである。
【００６３】
まず、実施の形態１の場合と同様にして、図１に示した構造を用意する。次に、半導体基板１、ゲート電極６ａ，６ｂ，６ｄおよび配線６ｃを覆うように、半導体基板１の表面全面に亘ってシリコン酸化膜７上にさらにシリコン窒化膜８を例えばＣＶＤ法により形成する。
【００６４】
そして、図８を参照して説明すると、高耐圧回路部ＡＲ１、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全ての領域において、シリコン窒化膜８およびシリコン酸化膜７に対してエッチバックを行う。これにより、全領域において、シリコン窒化膜８ａおよびシリコン酸化膜７ａを含む側壁絶縁膜１０ａ、シリコン窒化膜８ｂおよびシリコン酸化膜７ｂを含む側壁絶縁膜１０ｂ、シリコン窒化膜８ｃおよびシリコン酸化膜７ｃを含む側壁絶縁膜１０ｃ、並びに、シリコン窒化膜８ｅおよびシリコン酸化膜７ｅを含む側壁絶縁膜１０ｅを形成する。
【００６５】
そして、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３において選択的に、ゲート電極６ｂ，６ｄおよび配線６ｃ並びに側壁絶縁膜１０ａ〜１０ｃをマスクとしつつ不純物注入を行う。これにより、半導体基板１内にソース／ドレイン活性層９ａ〜９ｄを形成して、メモリセル用トランジスタＴＲ１およびメモリセル周辺回路用トランジスタＴＲ２を形成する。
【００６６】
より詳細には、両領域において、側壁絶縁膜１０ａ，１０ｂの形成後にＰチャネルＭＯＳトランジスタの形成領域にＰ型不純物イオンを注入して、Ｐ＋ソース／ドレイン活性層９ａ，９ｂを形成する。一方、側壁絶縁膜１０ｃの形成後にＮチャネルＭＯＳトランジスタの形成領域にＮ型不純物イオンを注入して、Ｎ＋ソース／ドレイン活性層９ｃ，９ｄを形成する。なお、この工程においては、高耐圧回路部ＡＲ１の全面にフォトレジストが形成され、高耐圧回路部ＡＲ１においてソース／ドレイン活性層の形成は防止される。
【００６７】
そして、半導体基板１の全面にＴｉやＣｏの金属膜を、例えばスパッタ法により形成して、さらにその上にＴｉＮ膜を例えばスパッタ法により形成する。
【００６８】
そして、窒素雰囲気中でアニール処理を行い、金属膜およびＴｉＮ膜をシリコン材料と反応させて、ゲート電極６ｂ，６ｄおよび配線６ｃ並びにソース／ドレイン活性層９ａ〜９ｄ上に、シリサイド層１１ａ〜１１ｄ，１２ａ〜１２ｃをそれぞれ形成する。その後、未反応の金属膜およびＴｉＮ膜は選択的に除去する。なお、この工程においても、高耐圧回路部ＡＲ１の全面にフォトレジストが形成され、高耐圧回路部ＡＲ１においてシリサイド層の形成は防止される。
【００６９】
次に、高耐圧回路部ＡＲ１におけるシリコン窒化膜７、並びに、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全面を覆うように、半導体基板１の表面全面に亘ってシリコン窒化膜１３およびシリコン酸化膜１４をそれぞれ例えばＣＶＤ法により積層して形成する。
【００７０】
そして、高耐圧回路部ＡＲ１において選択的に、シリコン窒化膜１３およびシリコン酸化膜１４の積層構造をエッチバックする。これにより、図９に示すように、ゲート電極６ａの側方に、シリコン酸化膜７ｅ、シリコン窒化膜８ｅ，１３ｂおよびシリコン酸化膜１４ｂを含む側壁絶縁膜１０ｆを形成する。なお、この工程では、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全面にフォトレジストが形成され、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３においてシリコン窒化膜１３およびシリコン酸化膜１４へのエッチバックは防止される。
【００７１】
そして、高耐圧回路部ＡＲ１において選択的に、ゲート電極６ａおよび側壁絶縁膜１０ｆをマスクとしつつ二段階の不純物注入を行う。すなわち、エクステンション領域の形成とソース／ドレイン活性層の形成とを行う。これにより、半導体基板１内に高耐圧回路部用トランジスタＴＲ３を形成する。
【００７２】
より詳細には、高耐圧回路部ＡＲ１において、ＰチャネルＭＯＳトランジスタの形成領域にＰ型不純物イオンを注入してＰ−エクステンション領域４ｅ，４ｆを形成する。その後、濃度を高めてＰ型不純物イオンを注入して、Ｐ−エクステンション領域４ｅ，４ｆの形成領域内に収まるようＰ＋ソース／ドレイン活性層９ｅ，９ｆを形成する。高耐圧回路部ＡＲ１におけるＮチャネルＭＯＳトランジスタについては図示していないが、ＰチャネルＭＯＳトランジスタの場合と同様、ゲート電極および側壁絶縁膜をマスクとしつつ二段階のＮ型不純物イオンの注入を行えばよい。
【００７３】
なお、この工程においても、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３の全面にフォトレジストが形成され、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３においてエクステンション領域およびソース／ドレイン活性層の形成は防止される。
【００７４】
次に、図１０を参照して説明すると、半導体基板１の表面に例えばシリコン酸化膜からなる層間絶縁膜１５をＣＶＤ法により形成する。なお、層間絶縁膜１５の表面は、ＣＭＰ処理を行うなどして平坦化する。
【００７５】
この後。実施の形態１の場合と同様にして、コンタクトホール１５ａを、フォトリソグラフィ技術およびエッチング技術により層間絶縁膜１５内に形成する。そして、側壁絶縁膜１０ｂをエッチングにより除去する。また、Ｐ＋ソース／ドレイン活性層９ｂに重ねて新たなＰ＋活性層１６も形成する。
【００７６】
そして、図１１に示すように、コンタクトホール１５ｂ〜１５ｆを、フォトリソグラフィ技術およびエッチング技術により層間絶縁膜１５内に形成する。さらに、図１２に示すように、実施の形態１の場合と同様にして、シリサイド層１１ｅ，１１ｆ、ＴｉＮ膜１７ａ〜１７ｆ、コンタクトプラグ１８ａ〜１８ｆ、ＴｉＮ膜１９ａ〜１９ｆおよび金属膜２０ａ〜２０ｆを形成する。
【００７７】
本実施の形態においても、シリコン窒化膜１３ｂおよびシリコン酸化膜１４ｂの積層構造がさらに積層された側壁絶縁膜１０ｆの方が側壁絶縁膜１０ａ〜１０ｃよりも幅広となり、ＭＯＳトランジスタＴＲ３とＭＯＳトランジスタＴＲ１，ＴＲ２との間で側壁絶縁膜の形成幅を変えることができる。すなわち、側壁絶縁膜１０ｆを含むＭＯＳトランジスタＴＲ３を高耐圧回路部用に採用し、側壁絶縁膜１０ａ，１０ｃを含むＭＯＳトランジスタＴＲ１，ＴＲ２をメモリセル用に採用することができ、メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板に形成するのに適した半導体装置の製造方法が実現できる。
【００７８】
なお、その他の効果も実施の形態１におけるのと同様である。
【００７９】
＜その他＞
上記の実施の形態においては、ゲート電極６ａ，６ｂ，６ｄおよび配線６ｃの材料としてポリシリコン膜を例示し、かつ、メモリセル部ＡＲ２およびメモリセル周辺回路部ＡＲ３領域では、ゲート電極６ｂ，６ｄおよび配線６ｃにシリサイド層を設けていた。
【００８０】
しかし、もちろん本発明は、このようなゲート電極および配線の構造に限るものではなく、例えば図１３に示すようにシリサイド層を有しない構造であっても、また、図１４に示すようにポリシリコン膜ではなくＴｉ、Ｃｏ、Ｗ等の金属膜により形成されたゲート電極６ｂ１および配線６ｃ１を有する構造であってもよい。
【００８１】
その他にも、図１４の金属膜のゲート電極６ｂ１および配線６ｃ１にさらにシリサイド層が形成された構造や、各ソース／ドレイン活性層のシリサイド層を省略した構造であってもよい（いずれも図示せず）。
【００８２】
なお、図１３および図１４では図示を簡略化するために、メモリセル部ＡＲ２しか示していないが、他の領域においてもゲート電極および配線の構造は同様である。
【００８３】
【発明の効果】
請求項１に記載の発明によれば、第１の活性層および導電膜の両方が露出するコンタクトホールを形成し、コンタクトホール内に露出した半導体基板の表面に、第２の活性層を形成する。第２の活性層を形成するので、コンタクトホール内に導電物を埋め込んで、第１の活性層および導電膜の両方に導通するシェアードコンタクトプラグを形成したときに、シェアードコンタクトプラグと第１の活性層との間のコンタクト抵抗がより低減できる。
【００８４】
請求項３に記載の発明によれば、第２の側壁絶縁膜の幅が第１の側壁絶縁膜の幅よりも大きいので、第１のトランジスタおけるのと比べて第２のトランジスタにおいて、ソース／ドレイン活性層をゲート電極からより遠い位置に形成することができる。よって、第２のトランジスタを高耐圧回路部用とし、第１のトランジスタをメモリセル用として、メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板に形成するのに適した半導体装置が得られる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の製造方法を示す図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す図である。
【図８】実施の形態２に係る半導体装置の製造方法を示す図である。
【図９】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１０】実施の形態２に係る半導体装の製造方法を示す図である。
【図１１】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１２】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１３】実施の形態１または２に係る半導体装置の変形例を示す図である。
【図１４】実施の形態１または２に係る半導体装置の変形例を示す図である。
【符号の説明】
１  半導体基板、２，２ａ  素子分離領域、３ａ〜３ｃ  ウェル、４ａ〜４ｆエクステンション領域、５ａ〜５ｃ  ゲート絶縁膜、６ａ，６ｂ，６ｄ  ゲート電極、６ｃ  配線、７，１４  シリコン酸化膜、８，１３  シリコン窒化膜、９ａ〜９ｆ  ソース／ドレイン活性層、１１ａ〜１１ｆ，１２ａ〜１２ｃ  シリサイド層、１５  層間絶縁膜。
【図１】
2004165317.tif 000003
【図２】
2004165317.tif 000004
【図３】
2004165317.tif 000005
【図４】
2004165317.tif 000006
【図５】
2004165317.tif 000007
【図６】
2004165317.tif 000008
【図７】
2004165317.tif 000009
【図８】
2004165317.tif 000010
【図９】
2004165317.tif 000011
【図１０】
2004165317.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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