(57)【要約】【課題】被測定対象の容量成分を分離した測定が可能なＣＢＣＭ用回路を得る。【解決手段】ＰＭＯＳトランジスタＭＰ２，ＮＭＯＳトランジスタＭＮ２のドレイン間の端子Ｐ２にノードＮ１が電気的に接続され、ノードＮ１はノードＮ２との間に測定容量形成部としてカップリング容量Ｃcが形成される。ノードＮ２は端子Ｐ２及びＮＭＯＳトランジスタＭＮ３を介してパッド５８に接続され、ＰＭＯＳトランジスタＭＰ１，ＮＭＯＳトランジスタＭＮ１のドレイン間の端子Ｐ３にノードＮ３が接続される。ノードＮ３にはダミー容量として基準容量Ｃrefが設けられる。電流計６１及び電流計６２によって電源からノードＮ３及びノードＮ１にそれぞれ供給される電流Ｉｒ及び電流Ｉｔがそれぞれ測定され、電流計６３によってノードＮ２から誘起され接地レベルに流れる電流Ｉｍが測定される。【選択図】図１
2004245826.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第３の端子と、
前記第１の端子に供給する第１の電流を検出する第１の電流検出部とを備え、
前記第２の端子から誘起される第２の電流を検出する第２の電流検出部と、
前記第３の端子に供給する第３の電流を検出する第３の電流検出部とを備え、
前記第１の端子に第１の容量が付随し、前記第１の容量は測定対象となる第１及び第２の容量成分と測定対象外となる対象外容量成分とを含み、前記第３の端子にダミー容量が付随し、前記ダミー容量は前記対象外容量成分と同一容量値を示し、
前記第１の端子に前記第１の容量成分を付随させるために、前記第１の端子と前記第２の端子との間に設けられた測定容量形成部をさらに備え、前記測定容量形成部は前記第１〜第３の端子及び前記第１〜第３の電流検出部とともに容量値測定部を構成する、
容量値測定用回路。
【請求項２】
請求項１記載の容量値測定用回路であって、
前記第１〜第３の電流検出部は少なくとも一つのトランジスタを含み、
前記少なくとも一つのトランジスタは、論理回路を構成する標準的なトランジスタよりもリーク電流が生じにくいトランジスタ特性を有するトランジスタを含む、
容量値測定用回路。
【請求項３】
請求項１記載の容量値測定用回路であって、
前記第１〜第３の電流検出部は第１の導電型の少なくとも一つのトランジスタを含み、
前記少なくとも一つのトランジスタは第２の導電型のウェル領域内形成され、
前記ウェル領域は第１の導電型のボトム領域の上層部に選択的に形成される、
容量値測定用回路。
【請求項４】
請求項１記載の容量値測定用回路であって、
前記第１〜第３の電流検出部は互いの導電型式が異なる第１及び第２のトランジスタを含み、
前記第１及び第２のトランジスタは、埋込絶縁層及びその上部に形成される半導体層を有するＳＯＩ基板の前記半導体層に形成され、前記埋込絶縁層に到達する素子分離領域によって互いに絶縁分離される、
容量値測定用回路。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の容量値測定用回路であって、
前記容量値測定部は第１及び第２の回路を含み、
前記第１及び第２の回路はそれぞれ前記第１〜第３の端子及び前記第１〜第３の電流検出部を有し、
前記第１及び第２の回路はそれぞれ前記測定容量形成部として互いに異なる第１及び第２の測定容量形成部を有し、
前記第１の容量成分は第１及び第２の部分容量成分を含み、
前記第１の測定容量形成部は実質的に前記第１及び第２の部分容量成分を含み、前記第２の測定容量形成部は実質的に前記第２の部分容量成分のみを含むことを特徴とする、
容量値測定用回路。
【請求項６】
請求項５記載の容量値測定用回路であって、
前記第１及び第２の測定容量形成部はそれぞれ第１及び第２の測定用トランジスタを有し、
前記第１及び第２の測定用トランジスタはそれぞれ、ゲート電極、一対の電極領域を有し、前記ゲート電極は前記第２の端子に電気的に接続され、前記一対の電極領域の一方はコンタクトホールを介して、前記第１の端子に電気的に接続される配線層に電気的に接続され、
前記第１の部分容量成分は前記コンタクトホールと前記ゲート電極との間に形成される結合容量を含み、前記第２の部分容量成分は前記ゲート電極と前記配線層との間に形成される結合容量を含み、
前記第１の測定用トランジスタにおける前記コンタクトホールの前記ゲート電極からの距離は、前記第１の部分容量成分が有効になる長さに設定され、前記第２の測定用トランジスタにおける前記コンタクトホールの前記ゲート電極からの距離は、前記第１の部分容量成分が無効化する長さに設定される、
容量値測定用回路。
【請求項７】
請求項５記載の容量値測定用回路であって、
前記第１及び第２の測定容量形成部は第１及び第２の測定用トランジスタをそれぞれ有し、
前記第１及び第２の測定用トランジスタはそれぞれ、ゲート電極、第１及び第２の電極領域を有し、第１及び第２の電極領域は第１及び第２のコンタクトホールを介して第１及び第２の配線層に電気的に接続され、前記第１及び第２の配線層が第１及び第２の端子に電気的に接続され、
前記第１の部分容量成分は前記第１及び第２のコンタクトホール間に形成される結合容量を含み、前記第２の部分容量成分は前記第１，第２の電極領域間に形成される結合容量を含み、
前記第１の測定用トランジスタにおける前記第１及び第２のコンタクトホールは、前記第１の部分容量成分が有効になるように形成され、前記第２の測定用トランジスタにおける前記第１及び第２のコンタクトホールの少なくとも一つは、前記第１の部分容量成分が零になるように形成される、
容量値測定用回路。
【請求項８】
第１端子と、
所定数の第２の端子と、
前記第１の端子に供給する第１の電流を検出する第１の電流検出部と、
共通信号線から得られる第２の電流を検出する第２の電流検出部とを備え、
前記第１の端子に第１の容量が付随し、前記第１の容量は第１及び第２の容量成分を含み、前記第１の容量成分は所定数の第１の容量成分を含み、
前記第１の容量成分を付随させるために、前記第１の端子と前記所定数の第２の端子との間に測定容量形成部とをさらに備え、前記測定容量形成部は、前記第１端子と前記所定数の第２の端子との間に前記所定数の第１の容量成分が設けられ、
前記所定数より少ないビット数の外部信号に基づき前記所定数の第２の端子のうちいずれかを選択端子として選択し、該選択端子から誘起される前記第２の電流を前記共通信号線に伝達する選択部をさらに備える、
容量値測定用回路。
【請求項９】
請求項８記載の容量値測定用回路であって、
前記選択部は、
前記外部信号のうちの１ビットがシリアル入力される複数のラッチ部と、
前記複数のラッチ部のラッチデータに基づき、前記複数の第２の端子を選択する端子選択部とを含む、
容量値測定用回路。
【請求項１０】
第１及び第２の端子と、
前記第１の端子に供給する供給電流を検出する電流検出部と、
前記第２の端子を固定電位に接続する第１の状態及び前記第１，第２の端子間を短絡する第２の状態のうち、いずれかの状態に設定する端子状態切り換え部と、
前記第１，第２の端子間に、第１及び第２の容量成分を含む測定容量を有する測定容量形成部とを備え、前記測定容量形成部は、前記第１及び第２の端子、前記電流検出部、及び前記端子状態切り換え部と共に容量値測定部を構成し、
容量値測定用回路。
【請求項１１】
請求項１０記載の容量値測定用回路であって、
前記容量値測定部は第１及び第２の回路を含み、
前記第１及び第２の回路は、それぞれ、前記第１及び第２の端子、前記電流検出部、及び前記端子状態切り換え部を有し、
前記第１及び第２の回路は前記測定容量形成部として互いに異なる第１及び第２の測定容量形成部を有している、
容量値測定用回路。
【請求項１２】
請求項１１記載の容量値測定用回路であって、
前記測定容量は測定対象外となる対象外容量成分を含み、
前記第１及び第２の測定容量形成部は、前記第１及び第２の回路の前記第１及び第２の状態で得られる４つの前記供給電流の値に基づき、前記対象外容量成分を除去して前記第１及び第２の容量成分を測定可能に形成されることを特徴とする、
容量値測定用回路。
【請求項１３】
請求項１２記載の容量値測定用回路であって、
前記測定容量は測定対象となる第３の容量成分を含み、
前記第１及び第２の測定容量形成部は、前記第１及び第２の回路の前記第１及び第２の状態で得られる４つの前記供給電流の値に基づき、前記対象外容量成分を除去して前記第１〜第３の容量成分のうち少なくとも一つが測定可能に形成されることを特徴とする、
容量値測定用回路。
【請求項１４】
請求項１３記載の容量値測定用回路であって、
前記第１の測定容量形成部は、
第１の半導体基板と、
前記第１及び第２の端子に電気的に接続される第１及び第２の電極とを含み、
前記第１の半導体基板の表面内の所定領域に選択的に形成される第１及び第２の活性領域とを備え、前記第１及び第２の活性領域は前記第１及び第２の電極に電気的に接続され、
前記第１，第２の活性領域間を絶縁分離する分離領域を含み、
前記第２の測定容量形成部は、
前記第１の半導体基板と等価な第２の半導体基板と、
前記第２の半導体基板の表面内の少なくとも前記所定領域に対応する領域に形成される絶縁領域とを含み、
前記第１及び第２の容量成分の一方は前記第１及び第２の電極間に形成される結合容量を含み、
前記第３の容量成分は、前記第１，第２の活性領域とその間の前記分離領域によって形成される結合容量を含む、
容量値測定用回路。
【請求項１５】
請求項１４記載の容量値測定用回路であって、
前記第１の測定容量形成部は、
前記第１の半導体基板の前記所定領域外の表面内に前記第１及び第２の活性領域と等価なダミー活性領域を設けたことを特徴する、
容量値測定用回路。
【請求項１６】
請求項１４あるいは請求項１５記載の容量値測定用回路であって、
前記第１及び第２の半導体基板は、埋込絶縁層及びその上部に形成される半導体層を有するＳＯＩ基板を含み、前記第１の測定容量形成部の前記第１及び第２の活性領域は前記半導体層の表面内に形成され、前記第２の測定容量形成部の前記絶縁領域は前記半導体層の表面内に形成される、
容量値測定用回路。
【請求項１７】
請求項１６記載の容量値測定用回路であって、
前記分離領域は、前記半導体層の表面から前記埋込絶縁層に到達する分離領域を含み、前記第１及び第２の活性領域間は前記埋込絶縁層及び前記分離領域により完全分離される、
容量値測定用回路。
【請求項１８】
請求項１７記載の容量値測定用回路であって、
前記第１及び第２の活性領域は前記半導体層の表面から前記埋込絶縁層に到達する活性領域を含む、
容量値測定用回路。
【請求項１９】
請求項１４記載ないし請求項１８のうち、いずれか１項に記載の容量値測定用回路であって、
前記第１及び第２の電極はそれぞれ複数の歯部分を有する櫛形構造を有し、前記第１及び第２の電極の前記複数の歯部分は交互に所定間隔隔てて交叉するように配置され、
前記第１及び第２の活性領域は前記分離領域を介して交互に形成される複数の第１及び第２の活性領域を含み、前記複数の第１及び第２の活性領域は前記第１及び第２の電極それぞれの複数の歯部分とそれぞれコンタクトホールを介して電気的に接続される、
容量値測定用回路。
【請求項２０】
請求項１３記載の容量値測定用回路であって、
前記第１及び第２の測定容量形成部はそれぞれ、
半導体基板と、
前記第１及び第２の端子に電気的に接続される第１及び第２の配線層と、
前記半導体基板の表面内の所定領域に選択的に形成される第１及び第２の活性領域とを含み、前記第１の活性領域は前記第１の配線層により電気的影響を受け、前記第２の活性領域はコンタクトホールを介して前記第２の配線層に電気的に接続され、
前記第１，第２の活性領域間を絶縁分離する分離領域をさらに含み、
前記第３の容量成分は、前記第１，第２の活性領域とその間の前記分離領域によって形成される結合容量を含み、
前記第１及び第２の測定容量形成部間で異なる面積の前記第１の活性領域を用いたことを特徴とする。
容量値測定用回路。
【請求項２１】
請求項２０記載の容量値測定用回路であって、
前記第１及び第２の測定容量形成部それぞれの前記第１の活性領域はコンタクトホールを介して前記第１の配線層に電気的に接続される、
容量値測定用回路。
【請求項２２】
請求項２０記載の容量値測定用回路であって、
前記第１及び第２の測定容量形成部はそれぞれ
前記第１の活性領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記ゲート電極と前記第１配線層とを電気的に接続するコンタクトホールとを含む、
容量値測定用回路。  
【請求項２３】
第１及び第２の端子と、
第１及び第２のパッドと、
前記第１の端子に供給する第１の電流を検出する第１の電流検出部と、
前記第２の端子に供給する第２の電流を検出する第２の電流検出部と、
前記第１の端子に電気的に接続されるリング負荷部とを備え、
前記リング負荷部は、第１，第２の順に直列に接続される第１及び第２のインバータを含み、
前記第１のインバータは、
前記第１のパッドに一方電極及び制御電極が共通に電気的に接続された第１の導電型の第１のトランジスタと、
前記第２のパッドに一方電極及び制御電極が共通に電気的に接続された第２の導電型の第２のトランジスタとを含み、前記第１及び第２のトランジスタの制御電極は互いに電気的に分離され、前記第１及び第２のトランジスタの他方電極が共通に前記第１の端子と電気的に接続される、
容量値測定用回路。
【請求項２４】
請求項８あるいは請求項１０記載の容量値測定用回路を用いた配線特性の解析方法であって、
(a) 絶縁層を介して複数の層に形成される多層配線構造の配線層間の絶縁層の膜厚及びその誘電率を含む配線特性を設定するステップと、
(b) 前記ステップ(a) で設定した前記配線特性に基づき所定の容量を非実測で求めるステップとを備え、前記所定の容量は前記第１及び第２の容量成分のうちの少なくとも一つを含み、
(c) 前記多層配線構造を前記測定容量形成部に含む前記容量値測定用回路を用いて前記所定の容量を実測で求めるステップと、
(d) 前記ステップ(b) ，(c)で得た前記所定の容量値とが一致するように、前記配線特性を適宜変更しながらステップ(b) を繰り返し実行させ、最終的に一致した前記配線特性を推定値として解析するステップと、 
をさらに備える配線特性の解析方法。
【請求項２５】
請求項８記載の容量値測定用回路を用いた配線特性の解析方法であって、
(a) 絶縁層を介して形成される複数の配線層からなる多層配線構造における前記複数の配線層間の絶縁層の膜厚及びその誘電率並びに前記複数の配線層のうち所定の配線層の膜厚を含む配線特性を設定するステップと、
(b) 前記ステップ(a)で設定した前記配線特性に基づき、前記所定の配線層に付随する所定の容量及び前記所定の配線層の配線抵抗である所定の抵抗を非実測で求めるステップとを備え、前記所定の容量は前記第１の容量成分を含み、
(c) 前記多層配線構造を前記測定容量形成部に含む前記容量値測定用回路を用いて前記所定の容量を実測で求めるステップと、
(d) 前記測定容量形成部とは独立して設けられ、前記所定の配線層と測定抵抗条件が同じ構造の配線抵抗パターンを含む測定抵抗形成部を用いて前記所定の抵抗を実測で求めるステップと、
(e) 前記ステップ(b)，(c) 間で得た前記所定の容量の容量値が一致する第１の条件と、前記ステップ(b) ，(d) で得た前記所定の抵抗の抵抗値が一致する第２の条件とを満足するように、前記配線特性を適宜変更しながらステップ(b)を繰り返し実行させ、最終的に一致した前記配線特性を推定値として解析するステップと、 
をさらに備える配線特性の解析方法。
【請求項２６】
請求項２５記載の配線特性の解析方法であって、
前記多層配線構造は、前記所定の配線層と同じ層に形成され、配線として寄与しないダミーパターンを含み、
前記配線抵抗パターンは抵抗測定対象の抵抗部分と抵抗測定に関与しないメッシュ状配線部とを含み、前記メッシュ状配線部は前記ダミーパターンと同程度の面積占有率を有する、
配線特性の解析方法。
【請求項２７】
請求項２５あるいは請求項２６記載の配線特性の解析方法であって、
前記ステップ(e) は、前記第１及び第２の条件を同時に満たす前記配線特性を一括して抽出する処理を含む、
配線特性の解析方法。
【請求項２８】
請求項２５ないし請求項２７のうち、いずれか１項に記載の配線特定の解析方法であって、
前記測定抵抗条件は、配線幅、配線長さ、配線間隔及び配線膜厚を含む、
配線特性の解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＣＢＣＭ（Charge Based Capacitance Measurement）方法を用いたＣＢＣＭ用回路及びそれを用いた容量値測定方法に関する。
【背景技術】
【０００２】
ＣＢＣＭ用回路はＬＣＲメータなどのＡＣ測定器では十分な精度が得られないｓｕｂ−ｆＦレベル（１０-15Ｆ以下）の容量値測定用回路であり、非特許文献１に開示されている。また、配線の一部容量を単独で測定可能にした改良型ＣＢＣＭ用回路は特許文献１に開示されている。
【０００３】
【非特許文献１】James C.Chen,外３名、"An On-Chip Attofarad Interconnect Charge-Based Capacitance Measurement(CBCM) Technique",IEDM Technial Digest 1996,pp.69-72
【特許文献１】米国特許第６，３００，７６５明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＣＢＣＭ用回路及び改良型ＣＢＣＭ用回路は、配線の全体容量や一部容量等、測定対象の容量は固定されており、被測定対象の容量成分を分離した測定が困難であるという問題点があった。
【０００５】
この発明は上記問題点を解決するためになされたもので、被測定対象の成分を分離した測定が可能なＣＢＣＭ用回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明にかかる請求項１記載の容量値測定用回路は、第１〜第３の端子と、前記第１の端子に供給する第１の電流を検出する第１の電流検出部とを備え、前記第２の端子から誘起される第２の電流を検出する第２の電流検出部と、前記第３の端子に供給する第３の電流を検出する第３の電流検出部とを備え、前記第１の端子に第１の容量が付随し、前記第１の容量は測定対象となる第１及び第２の容量成分と測定対象外となる対象外容量成分とを含み、前記第３の端子にダミー容量が付随し、前記ダミー容量は前記対象外容量成分と同一容量値を示し、前記第１の端子に前記第１の容量成分を付随させるために、前記第１の端子と前記第２の端子との間に設けられた測定容量形成部をさらに備え、前記測定容量形成部は前記第１〜第３の端子及び前記第１〜第３の電流検出部とともに容量値測定部を構成している。
【０００７】
この発明に係る請求項８記載の容量値測定用回路は、第１端子と、所定数の第２の端子と、前記第１の端子に供給する第１の電流を検出する第１の電流検出部と、共通信号線から得られる第２の電流を検出する第２の電流検出部とを備え、前記第１の端子に第１の容量が付随し、前記第１の容量は第１及び第２の容量成分を含み、前記第１の容量成分は所定数の第１の容量成分を含み、前記第１の容量成分を付随させるために、前記第１の端子と前記所定数の第２の端子との間に測定容量形成部とをさらに備え、前記測定容量形成部は、前記第１端子と前記所定数の第２の端子との間に前記所定数の第１の容量成分が設けられ、前記所定数より少ないビット数の外部信号に基づき前記所定数の第２の端子のうちいずれかを選択端子として選択し、該選択端子から誘起される前記第２の電流を前記共通信号線に伝達する選択部をさらに備えている。
【０００８】
この発明に係る請求項１０記載の容量値測定用回路は、第１及び第２の端子と、前記第１の端子に供給する供給電流を検出する電流検出部と、前記第２の端子を固定電位に接続する第１の状態及び前記第１，第２の端子間を短絡する第２の状態のうち、いずれかの状態に設定する端子状態切り換え部と、前記第１，第２の端子間に、第１及び第２の容量成分を含む測定容量を有する測定容量形成部とを備え、前記測定容量形成部は、前記第１及び第２の端子、前記電流検出部、及び前記端子状態切り換え部と共に容量値測定部を構成している。
【０００９】
この発明に係る請求項２３記載の容量値測定用回路は、第１及び第２の端子と、第１及び第２のパッドと、前記第１の端子に供給する第１の電流を検出する第１の電流検出部と、前記第２の端子に供給する第２の電流を検出する第２の電流検出部と、前記第１の端子に電気的に接続されるリング負荷部とを備え、前記リング負荷部は、第１，第２の順に直列に接続される第１及び第２のインバータを含み、前記第１のインバータは、前記第１のパッドに一方電極及び制御電極が共通に電気的に接続された第１の導電型の第１のトランジスタと、前記第２のパッドに一方電極及び制御電極が共通に電気的に接続された第２の導電型の第２のトランジスタとを含み、前記第１及び第２のトランジスタの制御電極は互いに電気的に分離され、前記第１及び第２のトランジスタの他方電極が共通に前記第１の端子と電気的に接続されている。
【発明の効果】
【００１０】
この発明における請求項１記載の容量値測定用回路は、第１〜第３の電流検出部で検出した第１〜第３の電流の値に基づくことにより、第１の容量から第１及び第２の容量成分並びに対象外容量成分を成分分離して、第１及び第２の容量成分を個別に測定することができる。
【００１１】
この発明における請求項８記載の容量値測定用回路は、第１及び第２の電流検出部で検出された第１及び第２の電流の値に基づき、第１の容量から所定数の第１の容量成分のいずれかと第２の容量成分とを成分分離して測定している。この際、所定数の第２の端子から得られる電流を共通信号線から得られる一つの第２の電流として検出できるため、第２の電流検出用の外部パッドを一つ用いるだけで済ますことができる。
【００１２】
この発明における請求項１０記載の容量値測定用回路は、第１及び第２の状態それぞれでの供給電流の値に基づき、第１及び第２の容量成分を測定可能なため、一つの供給電流を検出するだけで、測定容量の第１及び第２の容量成分を個別測定することができる。
【００１３】
この発明における請求項２３記載の容量値測定用回路のリング負荷部において第１のインバータを構成する第１及び第２のトランジスタの制御電極は互いに電気的に分離され、第１及び第２のトランジスタの制御電極は一方電極と共に第１及び第２のパッドにそれぞれ電気的に接続されるため、第１及び第２のパッドに第１及び第２のトランジスタが確実にオフする固定電位をそれぞれ与えて第１の端子に付随する容量を測定することにより、容量測定時に第１及び第２のトランジスタを流れるリーク電流を実質的に“０”に設定することができる。
【００１４】
その結果、第１の端子に付随するリング負荷部の容量を精度良く検出することができるため、高精度に測定されたリング負荷部の容量に基づくことにより、リングオシレータを利用した回路シミュレータのＡＣ検証精度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＣＢＣＭ用回路の構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１が直列に接続され、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２が直列に接続される。そして、ＰＭＯＳトランジスタＭＰ１のソースがパッド５２に、ＰＭＯＳトランジスタＭＰ２のソースがパッド５４に接続され、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソースが共通にパッド５５に接続される。また、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲートにはパッド５３が、バックゲートとなるウェル領域にはパッド５１がそれぞれ接続され、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートにはパッド５６が接続される。ＰＭＯＳトランジスタＭＰ１，ＮＭＯＳトランジスタＭＮ１のドレイン間の端子Ｐ３にノードＮ３が接続される。
【００１６】
さらに、ＰＭＯＳトランジスタＭＰ２，ＮＭＯＳトランジスタＭＮ２のドレイン間の端子Ｐ１にノードＮ１が電気的に接続され、ノードＮ１はノードＮ２との間の測定容量形成部にカップリング容量（結合容量）Ｃcが形成される。ノードＮ２は端子Ｐ２及びＮＭＯＳトランジスタＭＮ３を介してパッド５８に接続される共に端子Ｐ２及びＮＭＯＳトランジスタＭＮ４を介してパッド５５に接続される。ＮＭＯＳトランジスタＭＮ３及びＭＮ４のゲートにはパッド５７及び５６がそれぞれ接続される。
【００１７】
なお、本明細書中において、「ノード」は通常の電気的接点のみならず、電気的接点に電気的に接続される配線層、容量の電極、トランジスタのゲート電極等の導電層を示す名称としても用いている。
【００１８】
また、パッド５１，５２，５３，５４，５５，５６，及び５７には、電位ＮＷ，基準電位Ｖref，ＰＭＯＳゲート電位ＧＰ，テスト電位Ｖtst，電位ＧＮＤ，ＮＭＯＳゲート電位ＧＮ，及びイネーブル電圧ＥＮがそれぞれ付与される。また、パッド５２，５４には電源が供給され、電流計６１及び電流計６２によって電源からノードＮ３及びノードＮ１にそれぞれ供給される電流Ｉｒ及び電流Ｉｔがそれぞれ測定される。パッド５８は接地レベルに接続され、ノードＮ２から誘起され接地レベルに流れる電流Ｉｍが電流計６３よって測定される。
【００１９】
電位ＮＷはＰＭＯＳトランジスタＭＰ１，ＭＰ２のウェル領域の電位設定用の電位であり、電位ＧＮＤはＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４の活性領域（図示せず）にソース電位として与えられる。
【００２０】
ＰＭＯＳトランジスタＭＰ１及びＭＰ２並びにＮＭＯＳトランジスタＭＮ１及びＭＮ２はそれぞれゲート長、ゲート幅、ゲート絶縁膜厚とも同じ対のトランジスタである。また、ＮＭＯＳトランジスタＭＮ３及びＭＮ４はそれぞれゲート長、ゲート幅、ゲート絶縁膜厚とも同じ対のトランジスタである。
【００２１】
そして、ノードＮ２のテスト容量Ｃtstとして、基準容量Ｃref（被測定用配線であるノードＮ１の配線容量）に、ノードＮ１，Ｎ２間のカップリング容量Ｃc（第１の容量成分）、及びノードＮ１におけるカップリング容量Ｃcを除く配線容量Ｃv（第２の容量成分）が付加され、テスト容量Ｃtst＝Ｃref＋Ｃv＋Ｃcとなる。そして、ノードＮ３にはダミー容量として基準容量Ｃref（第３の容量成分）と同じ容量値が設けられる。基準容量Ｃrefは測定対象外の容量である。
【００２２】
図２は図１で示した実施の形態１のＣＢＣＭ用回路動作を示すタイミング図である。以下、同図を参照して、実施の形態１のＣＢＣＭ用回路による容量値測定動作を説明する。
【００２３】
基準電位Ｖref、テスト電位Ｖtst、電位ＮＷは電源電位Ｖｄｄに固定され、電位ＧＮＤは接地電位Ｖｓｓに固定される。同図に示すように、ＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮの入力電圧波形は、どの時間においても、ＮＭＯＳトランジスタＭＮ１，ＭＮ２及びＰＭＯＳトランジスタＭＰ１，ＭＰ２のうち、どちらか一方のみがオンするように与えられる。したがって、ＰＭＯＳトランジスタＭＰ１からＮＭＯＳトランジスタＭＮ１へ、あるいは、ＰＭＯＳトランジスタＭＰ２からＮＭＯＳトランジスタＭＮ２へ流れる貫通電流は生じない。
【００２４】
図２に示すように、時間ｔ０以前のディスチャージ期間は、ＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮは“Ｈ”、イネーブル電圧ＥＮが“Ｌ”レベルであるため、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ３がオフ状態であり、ＮＭＯＳトランジスタＭＮ１，ＭＮ２及びＭＮ４はオン状態である。したがって、ノードＮ１〜Ｎ３は全て“Ｌ”にディスチャージされる。
【００２５】
時間ｔ０〜ｔ１のオフ期間は、ＮＭＯＳゲート電位ＧＮが“Ｌ”に変化するため、ＰＭＯＳトランジスタＭＰ１及びＭＰ２並びにＮＭＯＳトランジスタＭＮ１〜ＭＮ４がオフ状態となる。
【００２６】
時間ｔ１〜ｔ２のイネーブル期間は、イネーブル電圧ＥＮが“Ｈ”になり、電流計６３による電流Ｉｍのモニタが可能となる。
【００２７】
時間ｔ２〜ｔ３の測定期間は、ＰＭＯＳゲート電位ＧＰが“Ｌ”に変化し、ＰＭＯＳトランジスタＭＰ１及びＭＰ２がオン状態となり電流Ｉｒ及び電流Ｉｔが流れ、ノードＮ３及びＮ１は“Ｈ”になる。したがって、ノードＮ１に付随する全容量（Ｃtst）に電荷が蓄積される。ノードＮ３に付随する全容量（Ｃref）に電荷が蓄積される。なお、本明細書中において、用語「付随」は、寄生容量と寄生容量以外でノードに接続される容量とを含む意味で用いられている。
【００２８】
この際、電流Ｉｒ及び電流Ｉｔがそれぞれ電流計６１及び６２により測定されると共に、ノードＮ２からパッド５８を経由した接地レベルまでの電流経路で励起される電流Ｉｍが電流計６３によって測定される。
【００２９】
時間ｔ３〜ｔ４のディスエーブル期間は、ＰＭＯＳゲート電位ＧＰが“Ｈ”になる。
【００３０】
時間ｔ４〜ｔ５のオフ期間で、イネーブル電圧ＥＮが“Ｌ”になり、全てのＰＭＯＳトランジスタＭＰ１及びＭＰ２並びにＮＭＯＳトランジスタＭＮ１〜ＭＮ４がオフ状態となる。
【００３１】
その後、時間ｔ５でＮＭＯＳゲート電位ＧＮが“Ｈ”となり、ディスチャージ期間が開始する。この時間ｔ５〜時間ｔ０までの期間がディスチャージ期間となる。
【００３２】
以上が動作の１周期Ｔ（ｔ０〜ｔ５〜ｔ０までの時間）で、以降、この動作を繰り返す。電流計で観測するのは、電流Ｉｒ，電流Ｉｔ及び電流Ｉｍの時間平均値である。今、ゲート入力波形（ＧＰ，ＧＮ，ＥＮ）の周波数をｆ（＝１／Ｔ）とすると、次の(1)式が成り立つため、カップリング容量Ｃcは(2)式で決定する。
【００３３】
【数１】
2004245826.tif 000003
【００３４】
【数２】
2004245826.tif 000004
【００３５】
また、電流Ｉｔと電流Ｉｒとの差は次の(3)式で与えられる。
【００３６】
【数３】
2004245826.tif 000005
【００３７】
したがって、(2)式及び(3)式より、配線容量Ｃvが次の(4)式で与えられる。
【００３８】
【数４】
2004245826.tif 000006
【００３９】
したがって、ノードＮ２に付随するカップリング容量Ｃc及び配線容量Ｃvそれぞれを、不要な基準容量Ｃrefを取り除いて正確に求めることができる。
【００４０】
図３は測定配線あるいはダミー配線となるノードＮ１〜ノードＮ３の具体例を示す平面図である。図４は図３のＡ−Ａ′断面を示す断面図である。
【００４１】
これらの図に示すように、容量の一方電極として機能するノードＮ１の両側面に所定間隔隔てて、上記容量の他方電極として機能するノードＮ２が設けられ、図４に示すように、ノードＮ１，Ｎ２間でカップリング容量Ｃcが２箇所形成され、ノードＮ１の下方の基板（あるいは下層配線）との間に配線容量Ｃvが形成される。なお、ノードＮ１がノードＮ２とカップリング容量Ｃcを形成するまでの距離Ｌ１３相当分の長さでノードＮ３を形成している。
【００４２】
図３及び図４の構成で、カップリング容量Ｃc及び配線容量Ｃvを測定する。この例では、ノードＮ１，Ｎ２間に形成されるカップリング容量それぞれをＣcと設定している。
【００４３】
(2)式と同様にしてカップリング容量Ｃcは次の(5)式で与えられる。
【００４４】
【数５】
2004245826.tif 000007
【００４５】
また、電流Ｉｔと電流Ｉｒとの差は次の(6)式で与えられる。
【００４６】
【数６】
2004245826.tif 000008
【００４７】
したがって、(5)式及び(6)式より、配線容量Ｃvが次の(7)式で与えられる。
【００４８】
【数７】
2004245826.tif 000009
【００４９】
図１で示した回路構成では、ＮＭＯＳトランジスタＭＮ１，ＭＮ２及びＭＮ４のゲートにＮＭＯＳゲート電位ＧＮを共通に与えるため、ＮＭＯＳトランジスタＭＮ３を採用することによるパッド数の増加はない。
【００５０】
しかも、上述した(1)〜(4)式（(5)〜(7)式）によって、被測定容量であるテスト容量Ｃtstをカップリング容量Ｃc及び配線容量Ｃvに分離して測定することができる。したがって、従来のように、容量成分別に被測定容量用のレイアウトパターンを用意する必要がなくなるため、回路のレイアウト面積を削減することができる。
【００５１】
（他の態様）
ＰＭＯＳトランジスタＭＰ１及びＭＰ２並びにＮＭＯＳトランジスタＭＮ１〜ＭＮ４のサブスレショルド電流の低減を図るべく、一般的な論理回路（コアロジック）で用いられるトランジスタよりゲート長の長いトランジスタを使用することが望ましい。例えば、Ｉ／Ｏ（入出力用）トランジスタ（３．３Ｖ，２．５Ｖ，１．８Ｖ等の比較的高い電源電圧で動作）と同等のゲート長で構成すれば良い。これにより、サブスレショルド電流リークによる測定電流の誤差を低減することができる効果を奏する。なお、コアロジックのトランジスタを説明している文献として例えば、"International Technology Roadmap for Semiconductors（ITRS） 2001 Edition, Process Integration, Device, And Structures And Emerging Research Devices"等がある。
【００５２】
ゲート絶縁膜の膜厚をコアトランジスタより厚く形成したり、コアトランジスタの動作電源よりも高く設定したりしても同様な効果を奏する。例えば、ゲート絶縁膜の膜厚をＩ／Ｏトランジスタ程度で構成することが考えられる。
【００５３】
このように、ＣＢＣＭ用回路で用いるＭＯＳトランジスタとして、論理回路を構成する標準的なトランジスタよりもリーク電流が生じにくいトランジスタを用いることが望ましい。
【００５４】
＜実施の形態２＞
図５はこの発明の実施の形態２であるＣＢＣＭ用回路の構成をウェル領域との関係で模式的に示した説明図である。同図に示すように、ＰＭＯＳトランジスタＭＰ１及びＭＰ２はＮウェル領域３２Ｎに形成され、ＮＭＯＳトランジスタＭＮ３及びＭＮ４はＰウェル領域３２Ｐ内に形成される。Ｐウェル領域３２Ｐはパッド５９によってＰウェル用接地電位ＰＷで電位固定される。他の構成は図１で示した実施の形態１と同様であるため説明を省略する。
【００５５】
図６は図５のＣＢＣＭ用回路で用いるＮＭＯＳトランジスタＭＮ３及びＭＮ４の断面構造を示す断面図である。図７は図６のウェル構造を簡易的に示す説明図である。
【００５６】
これらの図に示すように、Ｐ型基板３０の上層部にボトムＮウェル領域３１が設けられ、ボトムＮウェル領域３１の上層部にＰウェル領域３２Ｐ及びＮウェル領域３２Ｎ（図６では図示省略している。）が設けられる。したがって、ボトムＮウェル領域３１，Ｎウェル領域３２Ｎ及びＰウェル領域３２Ｐによるトリプルウェル構造を呈している。
【００５７】
Ｐウェル領域３２Ｐの表面内には、Ｐ+拡散領域３４及びＮ+拡散領域３５，３６が選択的に形成され、ボトムＮウェル領域３１の表面内にＮ+拡散領域３３が形成される。Ｎ+拡散領域３５，３５間のＰウェル領域３２Ｐの上方にはゲート電極３７が設けられることによりＮＭＯＳトランジスタＭＮ３を構成し、Ｎ+拡散領域３６，３６間のＰウェル領域３２Ｐの上方にはゲート電極３８が設けられることによりＮＭＯＳトランジスタＭＮ４を構成する。
【００５８】
Ｐ+拡散領域３４上にはコンタクトホール６６介してパッド５９が電気的に接続され、Ｎ+拡散領域３５（ソース側）上にはコンタクトホール６６を介してパッド５５が電気的に接続され、ゲート電極３７上にはコンタクトホール６６を介してパッド５６が電気的に接続され、Ｎ+拡散領域３５（ドレイン側）上にはコンタクトホール６６を介して配線層として機能するノードＮ２が電気的に接続され、Ｎ+拡散領域３６（ドレイン側）上にコンタクトホール６６を介してノードＮ２が電気的に接続され、ゲート電極３８上にはコンタクトホール６６を介してパッド５７が接続され、Ｎ+拡散領域３６（ソース側）上にはコンタクトホール６６を介してパッド５８が電気的に接続される。また、Ｎ+拡散領域３３はコンタクトホール６６を介してパッド５１に電気的に接続される。なお、当然のことながら、ゲート電極３７，３８とＰウェル領域３２Ｐとの間、コンタクトホール６６，６６間，パッド間等は、絶縁層６７により絶縁分離されている。なお、以降に示す図では、絶縁層６７に相当する層の図示を省略している。
【００５９】
このように、トリプルウェル構造のＰウェル領域３２Ｐ内にＮＭＯＳトランジスタＭＮ３及びＭＮ４を形成することにより、ＮＭＯＳトランジスタＭＮ３及びＭＮ４に発生する接合リーク電流を効果的に抑制することができる。
【００６０】
さらに、パッド５９に電流計を接続し、接合リーク電流をモニタし、電流Ｉｍを補正することにより、さらに高精度な容量値の測定を可能にすることができる。
【００６１】
なお、図５及び図６の例では、Ｐ型基板３０を示したが、Ｎ型基板でも同様の効果を奏する。
【００６２】
＜実施の形態３＞
図８はこの発明の実施の形態３であるＣＢＣＭ用回路で用いられるトランジスタ構造を示す断面図である。同図に示すように、ＮＭＯＳトランジスタＭＮ３及びＭＮ４がＰ型基板４１，埋込酸化膜４２及びＳＯＩ（Silicon-On-Insulator）層４３よりなるＳＯＩ基板のＳＯＩ層４３内に形成されている。
【００６３】
ＳＯＩ層４３にＮ+拡散領域４４及びＮ+拡散領域４５が選択的に形成され、Ｎ+拡散領域４４，４４間のＳＯＩ層４３の上方にゲート電極３７が形成され、Ｎ+拡散領域４５，４５間のＳＯＩ層４３の上方にゲート電極３８が形成される。Ｎ+拡散領域４４，４４及びゲート電極３７によってＮＭＯＳトランジスタＭＮ４が構成され、Ｎ+拡散領域４５，４５及びゲート電極３８によってＮＭＯＳトランジスタＭＮ３が構成される。
【００６４】
Ｎ+拡散領域４４（ソース側）上にはコンタクトホール６６を介してパッド５５が電気的に接続され、ゲート電極３７上にはコンタクトホール６６を介してパッド５６が電気的に接続され、Ｎ+拡散領域４４（ドレイン側）上にはコンタクトホール６６を介してノードＮ２が電気的に接続され、Ｎ+拡散領域４５（ドレイン側）上にコンタクトホール６６を介してノードＮ２が電気的に接続され、ゲート電極３８上にはコンタクトホール６６を介してパッド５７が電気的に接続され、Ｎ+拡散領域４５（ソース側）上にはコンタクトホール６６を介してパッド５８が電気的に接続される。
【００６５】
なお、図８では図示しないが、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と他のトランジスタとを完全分離すべく、ＮＭＯＳトランジスタＭＮ３及びＭＮ４の周辺にはＳＯＩ層４３の表面から埋込酸化膜４２に到達するＳＴＩ（Shallow Trench Isolation）領域４９が形成される。
【００６６】
このように、ＮＭＯＳトランジスタＭＮ３及びＭＮ４をＳＯＩ基板上に他の素子から完全分離して形成することにより、埋込酸化膜４２の存在によって、ＮＭＯＳトランジスタＭＮ３及びＭＮ４により発生する接合リークは無くなるため、高精度な容量値測定が実現できる効果を奏する。
【００６７】
同様にして、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２をＳＯＩ基板のＳＯＩ層に形成されたＳＴＩ領域によって他の素子と完全分離すれば、これらのＭＯＳトランジスタより発生する接合リークは無くなるため、高精度な容量値測定が実現できる効果を奏する。
【００６８】
特に、互いに導電型式が異なるＰＭＯＳトランジスタとＮＭＯＳトランジスタとをＳＯＩ層に形成されたＳＴＩ領域によって完全分離することにより、接合リーク抑制効果は大きい。
【００６９】
＜実施の形態４＞
図９は実施の形態４のＣＢＣＭ用回路の第１の回路の構成を示す回路図である。同図に示すように、ノードＮ１，Ｎ２間にコンタクトーゲート間容量測定用の測定容量形成部９１Ａが形成される。他の構成は図１で示した実施の形態１の構成と同様であるため説明は省略する。
【００７０】
図１０は実施の形態４の測定容量形成部９１Ａの内部構成を示す平面図である。図１１は図１０のＸ１−Ｘ１′断面構造を示す断面図である。
【００７１】
これらの図に示すように、測定容量形成部９１Ａにおいて、Ｐウェル領域２１の表面内に選択的にＮ+拡散領域２２，２３及びＰ+拡散領域２４を形成し、Ｎ+拡散領域２２，２３間のＰウェル領域２１の上方にゲート電極として機能するノードＮ２が設けられる。これらＮ+拡散領域２２，２３及びノードＮ２により測定用ＮＭＯＳトランジスタＱ１が形成される。また、配線として機能するノードＮ１はノードＮ２より高い位置に形成される配線層として設けられる。
【００７２】
ノードＮ１はコンタクトホール６６を介してＮ+拡散領域２２に電気的に接続され、実際のＭＯＳトランジスタはコンタクトホール６６がゲート電極に可能な限り隣接して形成されるため、ノードＮ２，コンタクトホール６６間距離は最小寸法である距離ｄ１に設定される。
【００７３】
ここで、実際に測定したいのは、ノードＮ１用のコンタクトホール６６とノードＮ２との間に形成されるカップリング容量Ｃcである。しかしながら、ノードＮ１はゲート電極であるノードＮ２に近接して形成されるため、ノードＮ１とノードＮ２との間にもカップリング容量Ｃcxが形成されてしまう。なお、ノードＮ１とＰウェル領域２１との間には配線容量Ｃvも形成される。
【００７４】
図１２は実施の形態４のＣＢＣＭ用回路の第２の回路における測定容量形成部９１Ｂの構造を示す平面図である。図１３は図１２のＸ２−Ｘ２′断面構造を示す断面図である。なお、回路構成自体は、測定容量形成部９１Ａが測定容量形成部９１Ｂに置き換わった点を除き、第１の回路と同様である。
【００７５】
測定容量形成部９１Ｂにおいて、Ｎ+拡散領域２２，２３及びノードＮ２によって規定される測定用ＮＭＯＳトランジスタＱ２は、通常のＭＯＳトランジスタと異なり、ノードＮ２，コンタクトホール６６間距離が、ノードＮ１のコンタクトホール６６とノードＮ２との間のカップリング容量Ｃcyが無視できる程度の長い距離ｄ２（距離ｄ１の１０倍程度）に設定される。なお、他の構成は図１０及び図１１で示した構造と同様である。
【００７６】
以下、実施の形態４のＣＢＣＭ用回路における第１及び第２の回路を用いたカップリング容量Ｃc、配線容量Ｃvの測定方法を説明する。
【００７７】
第１及び第２の回路でそれぞれ電流Ｉｍ[Ａ]及び電流Ｉｍ[Ｂ]を測定し、以下の(8)式及び(9)式を導出する。なお、(9)式において、カップリング容量Ｃcyは無視できる値とする。
【００７８】
【数８】
2004245826.tif 000010
【００７９】
【数９】
2004245826.tif 000011
【００８０】
その結果、カップリング容量Ｃcx及びカップリング容量Ｃcが以下の(10)式及び(11)式によって導かれる。
【００８１】
【数１０】
2004245826.tif 000012
【００８２】
【数１１】
2004245826.tif 000013
【００８３】
そして、第１及び第２の回路でそれぞれ電流Ｉｔ[Ａ]及び電流Ｉｔ[Ｂ]を測定し、以下の(12)式及び(13)式を導出する。なお、(13)式において、カップリング容量Ｃcyは無視できる値とする。その結果、(10)式〜(13)式によって配線容量Ｃvを導出することができる。
【００８４】
【数１２】
2004245826.tif 000014
【００８５】
【数１３】
2004245826.tif 000015
【００８６】
このように、実施の形態４は、測定容量形成部９１Ａ及び９１Ｂで異なるレイアウト構造を有する第１及び第２の回路をＣＢＣＭ用回路として採用することにより、成分分離したコンタクトーゲート間容量の測定が可能となる。
【００８７】
＜実施の形態５＞
図１４は実施の形態５のＣＢＣＭ用回路の第１の回路の回路構成を示す回路図である。同図に示すように、ノードＮ１，Ｎ２間にコンタクトーコンタクト間容量測定用の測定容量形成部９２Ａが形成される。また、ＮＭＯＳトランジスタＭＮ４は測定容量形成部９２Ａ内に形成されるため、図示していない。他の構成は図１で示した実施の形態１の回路構成と同様である。
【００８８】
図１５は実施の形態５の測定容量形成部９２Ａの構造を示す平面図である。図１６は図１５のＹ１−Ｙ１′断面構造を示す断面図である。
【００８９】
これらの図に示すように、Ｐウェル領域２１の表面内に選択的にＮ+拡散領域２５，２６及び２７を形成し、Ｎ+拡散領域２５，２６間のＰウェル領域２１の上方にゲート電極３９を設ける。したがって、Ｎ+拡散領域２５，２６及びゲート電極３９によって測定用ＮＭＯＳトランジスタＱ３が形成される。
【００９０】
配線層として機能するノードＮ１及びＮ２はゲート電極３９より高く、互いに同程度の高さに形成され、コンタクトホール６６ａ及び６６ｂ（第１及び第２のコンタクトホール）を介してそれぞれＮ+拡散領域２５及び２６に電気的に接続される。
【００９１】
また、Ｎ+拡散領域２６，２７間のＰウェル領域２１の上方にはゲート電極３８が形成され、Ｎ+拡散領域２６，２７及びゲート電極３８によってＮＭＯＳトランジスタＭＮ４が構成される。ゲート電極３８にはＮＭＯＳゲート電位ＧＮが印加され、Ｎ+拡散領域２７及びゲート電極３９に電位ＧＮＤが与えられる。
【００９２】
ここで、実際に測定したいのは、ノードＮ１及びＮ２それぞれのコンタクトホール６６ａ，６６ｂ間に形成されるカップリング容量Ｃccである。この際、Ｎ+拡散領域２５，２６間のＰウェル領域２１には接合容量Ｃddが形成される。
【００９３】
図１７は実施の形態５のＣＢＣＭ用回路の第２の回路における測定容量形成部９２の構造を示す平面図である。図１８は図１７のＹ２−Ｙ２′断面構造を示す断面図である。なお、回路構成自体は、測定容量形成部９２Ａが測定容量形成部９２Ｂに置き換わった点を除き、第１の回路と同様である。
【００９４】
図１７に示すように、測定用ＮＭＯＳトランジスタＱ３と等価な測定用ＮＭＯＳトランジスタＱ４において、ノードＮ１側のコンタクトホール６６ａの形成位置と、ノードＮ２側のコンタクトホール６６ｂの形成位置とを、互いに１本のコンタクトホール６６ａ，６６ｂも対向しないように配置することにより、コンタクトーコンタクト間容量がゼロにしている。なお、他の構成は測定容量形成部９２Ａと同様であるため、説明を省略する。
【００９５】
以下、実施の形態５のＣＢＣＭ用回路における第１及び第２の回路を用いたカップリング容量Ｃccの測定方法を説明する。
【００９６】
第１及び第２の回路でそれぞれ電流Ｉｍ[Ａ]及び電流Ｉｍ[Ｂ]を測定し、以下の(14)式及び(15)式を導出する。なお、容量ＣxxはノードＮ２に付随するその他の容量（図１５〜図１７では図示せず）を示している。
【００９７】
【数１４】
2004245826.tif 000016
【００９８】
【数１５】
2004245826.tif 000017
【００９９】
その結果、カップリング容量Ｃccが以下の(16)式によって導かれる。
【０１００】
【数１６】
2004245826.tif 000018
【０１０１】
そして、第１及び第２の回路でそれぞれ電流Ｉｔ[Ａ]及び電流Ｉｔ[Ｂ]を測定し、以下の(17)式及び(18)式を導出する。容量ＣyyはノードＮ２に付随するその他の容量（図１５〜図１７では図示せず）を示している。
【０１０２】
【数１７】
2004245826.tif 000019
【０１０３】
【数１８】
2004245826.tif 000020
【０１０４】
その結果、(16)式〜(18)式によってカップリング容量Ｃccを以下の(19)式のように導出することができる。
【０１０５】
【数１９】
2004245826.tif 000021
【０１０６】
このように、実施の形態５は、測定容量形成部９２Ａ及び９２Ｂで異なるレイアウト構造を有する第１及び第２の回路をＣＢＣＭ用回路として採用することにより、成分分離したコンタクトーコンタクト間容量の測定が可能となる。
【０１０７】
（他の態様）
図１９は実施の形態５の測定容量形成部９２Ｂの他の態様を示す平面図である。図１８は図１９のＹ３−Ｙ３′断面構造に相当する。
【０１０８】
図１９に示すように、ノードＮ１側にのみコンタクトホール６６ａを形成し、ノードＮ２側にはコンタクトホール６６ｂを全く形成しないことにより、コンタクトーコンタクト間容量がゼロとなる。なお、他の構成は、図１８，図１７で示した構造と同様であるため、説明を省略する。
【０１０９】
図１９で示した構造を第２の回路の構造として、上述した(14)式〜(19)式を適用したカップリング容量Ｃccの測定方法を適用して同様な効果を得ることができる。
【０１１０】
＜実施の形態６＞
図２０はこの発明の実施の形態６であるＣＢＣＭ用回路の構成を示す回路図である。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２が直列に接続される。そして、ＰＭＯＳトランジスタＭＰ２のソースに電源電圧Ｖddが付与され、ＮＭＯＳトランジスタＭＮ２のソースが接地される。また、ＰＭＯＳトランジスタＭＰ２のゲートにはパッド５３が、ＮＭＯＳトランジスタＭＮ２のゲートにはパッド５６が接続される。
【０１１１】
さらに、ＰＭＯＳトランジスタＭＰ２，ＮＭＯＳトランジスタＭＮ２のドレイン間の端子Ｐ１はノードＮ１（配線層として機能）に接続される。ノードＮ１及びノードＮ２１〜Ｎ２５（配線層として機能）は測定容量形成部２内に予め設定された配置でそれぞれ設けられる。そして、ノードＮ１とノードＮ２１〜Ｎ２５それぞれとの間にカップリング容量Ｃc1〜Ｃc5が形成される。ノードＮ２１〜Ｎ２５は端子Ｐ２１〜Ｐ２５に接続される。したがって、端子Ｐ１〜端子Ｐ２１〜Ｐ２５間に測定容量形成部２が形成されることになる。
【０１１２】
端子Ｐ２１〜Ｐ２５はそれぞれＮＭＯＳトランジスタＭＮ３１〜ＭＮ３５を介して端子Ｐ３１〜Ｐ３５に接続される共に、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４５を介して端子Ｐ４１〜４５に接続される。
【０１１３】
ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３５のゲートにはイネーブル電圧ＥＮ１〜ＥＮ５が付与され、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４５のゲートにはパッド５６が接続される。
【０１１４】
端子Ｐ３１〜Ｐ３５は共通の出力線ＯＬ１に接続され、出力線ＯＬ１はパッド７０に接続される。パッド７０〜接地レベル間に電流計７１が介挿され、パッド７０から接地レベルにかけて流れる電流Ｉｍを測定することができる。端子Ｐ４１〜４５は共通に出力線ＯＬ２に接続され、出力線ＯＬ２は接地される。
【０１１５】
また、デコーダ１は３ビットの選択信号ＳＴ及び１ビットのイネーブル電圧ＥＮを受け、イネーブル電圧ＥＮを選択信号ＳＴに基づき選択されたイネーブル電圧ＥＮ１〜ＥＮ５のうちのいずれかとして出力する。すなわち、デコーダ１は、選択信号ＳＴに基づき、入力されるイネーブル電圧ＥＮをイネーブル電圧ＥＮ１〜ＥＮ５のいずれかとして出力することにより端子Ｐ２１〜Ｐ２５のいずれかを選択し、選択した端子より誘起される電流を出力線ＯＬ１に伝達する選択部として機能する。
【０１１６】
図２１は測定容量形成部２の一例を示す断面図である。同図に示すように、上部配線層としてノードＮ２１及びノードＮ２２を形成し、中間配線層としてノードＮ１及びノードＮ２３を形成し、下部配線層としてノードＮ２５及びノードＮ２４を形成している。なお、これらのノードＮ１，ノードＮ２１〜Ｎ２５は互いに絶縁層６７によって絶縁分離されている。
【０１１７】
したがって、ノードＮ１の真上にノードＮ２１、真下にノードＮ２５、横方向にノードＮ２３、斜め上方向にノードＮ２２、斜め下方向にノードＮ２４が配置されることになる。
【０１１８】
図２２は実施の形態６のＣＢＣＭ用回路の動作を示すタイミング図である。同図に示すように、ＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮがＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のオン期間が重複することなく交互にオンするように与えられ、ＰＭＯＳトランジスタＭＰ２がオン状態になる（ＰＭＯＳゲート電位ＧＰが“Ｌ”に立ち下がる）前に、イネーブル電圧ＥＮ１〜ＥＮ５のうちの選択イネーブル電圧ＥＮｉ（ｉ＝１〜５のいずれか）が“Ｈ”に立ち上げられる。
【０１１９】
したがって、ＰＭＯＳゲート電位ＧＰが“Ｌ”の期間に、電流計６２によって電流Ｉｔが検出され、電流計７１によってＮＭＯＳトランジスタＭＮ３ｉ及びパッド７０を介して得られる電流Ｉｍを検出することができる。
【０１２０】
なお、非選択のイネーブル電圧ＥＮｊ（ｊ＝１〜５（ｉを除く））は“Ｌ”に固定されており、ＮＭＯＳトランジスタＭＮ４ｊは常時オフ状態となる。
【０１２１】
その結果、実施の形態６のＣＢＣＭ用回路を用いて得られる電流Ｉｍ及び電流Ｉｔに基づき、ノードＮ１とノードＮ２ｉとの間のカップリング容量Ｃcｉ等を算出することができる。
【０１２２】
図２３は実施の形態６のＣＢＣＭ用回路を用いた配線特性の解析方法を示すフローチャートである。
【０１２３】
同図を参照して、ステップＳ１でノードＮ１，ノードＮ２１〜Ｎ２５の配線形状（異なる配線間における配線間距離を含む）、ノードＮ１，ノードＮ２１間等の上下の配線層間の絶縁層６７の膜厚及び絶縁層６７の（比）誘電率を含む配線特性を設定する。なお、図２１では、絶縁層６７を一括りにして示しているが、通常は配線層間で異なる絶縁層が設けられる多層構造となっており、絶縁層６７の形成高さによって誘電率も異なる。
【０１２４】
ステップＳ２で、ステップＳ１で設定した配線特性の内容で所定のシミュレーションを実行することにより、ノードＮ１とノードＮ２１〜Ｎ２５との間のカップリング容量Ｃc１〜Ｃc５を非実測で求める。
【０１２５】
一方、ステップＳ３では、図２１で示した多層配線構造を測定容量形成部２とした実施の形態６のＣＢＣＭ用回路を用いて、前述したようにカップリング容量Ｃc１〜Ｃc５を実測で求める。
【０１２６】
そして、ステップＳ４において、ステップＳ２で得たカップリング容量Ｃc１〜Ｃc５のシミュレーション値と、ステップＳ３で得たカップリング容量Ｃc１〜Ｃc５の実測値とを比較する。
【０１２７】
ステップＳ４の比較結果が、一致していれば、ステップＳ１の設定値が正しいと判断し処理を終了し、不一致であればステップＳ５に移行する。
【０１２８】
ステップＳ５において、上下の配線層間の絶縁層６７の膜厚及び誘電率等の配線特性を変更し、ステップＳ１で再設定する。
【０１２９】
以降、ステップＳ４で一致が検出されるまで、ステップＳ１，Ｓ２、Ｓ４，Ｓ５を繰り返す。なお、ステップＳ３は一回の実測で良い。
【０１３０】
したがって、ステップＳ４で一致が検出されると、絶縁層６７の膜厚及び誘電率の推定値を正確に得ることができる。その結果、精度の高い配線特性の解析を行うことができる。
【０１３１】
このように、実施の形態６のＣＢＣＭ用回路では、出力線ＯＬ１によりＮＭＯＳトランジスタＭＮ３１〜ＭＮ３５のソースを共通に接続することにより、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３５を介して流れる電流Ｉｍの測定用のパッドはパッド７０一つで済ますことができため、パッド数を削減することができる。
【０１３２】
また、デコーダ１は、３ビット選択信号ＳＴ及び１ビットのイネーブル電圧ＥＮに基づき、５ビットのイネーブル電圧ＥＮ１〜ＥＮ５を出力するため、５ビットのイネーブル電圧ＥＮ１〜ＥＮ５を直接入力する場合に比べて、１ビット分入力分を削減することができ、入力ビット用のパッド数を１つ削減することができる。
【０１３３】
また、実際に入力するイネーブル電圧ＥＮは１種類で済ますことができるため、イネーブル電圧ＥＮ１〜ＩＮ５を直接入力する場合に比べて、イネーブル電圧用の信号数を４つ削減することができる。
【０１３４】
なお、ステップＳ２で、シミュレーションを実行する代わりに応答曲面関数（"Response Surface Function"）を用いても良い。応答曲面関数とは、絶縁膜の膜厚、誘電率、配線間の距離等の配線特性を実験計画表にしたがって変化させたときの配線容量値を専用のシミュレーションで予め計算しておき、上記配線特性を引数としてシミュレーション結果を出力する関数を意味する。
【０１３５】
＜実施の形態７＞
図２４はこの発明の実施の形態７であるデコーダの他の構成を示す回路図である。同図に示すように、デコーダ５は、４列直列に接続されたＤ−ＦＦ（Ｄ型フリップフロップ）７２〜７５及びＡＮＤゲート８１〜８５から構成される。
【０１３６】
Ｄ−ＦＦ７２〜７５はクロック入力部ＣＬＫに共通にクロック信号Ｃｌｋを受け、Ｄ−ＦＦ７２は１ビットの選択信号Ｓｅｌを入力部Ｄに受ける。選択信号ＳｅｌはＡＮＤゲート８１の一方入力となり、Ｄ−ＦＦ７２〜７５の出力部Ｏより得られる信号がＡＮＤゲート８２〜８５の一方入力となる。そして、ＡＮＤゲート８１〜８５の共通の他方入力としてイネーブル電圧ＥＮが与えられる。
【０１３７】
これらＡＮＤゲート８１〜８５の出力信号がイネーブル電圧ＥＮ１〜ＥＮ５となる。
【０１３８】
このような構成において、選択信号Ｓｅｌ及びクロック信号Ｃｌｋによって、Ｄ−ＦＦ７２〜７５のいずれかに“Ｈ”をラッチさせた後に選択信号Ｓｅｌを“Ｌ”にするか、Ｄ−ＦＦ７２〜７５に全て“Ｌ”をラッチさせた後に選択信号Ｓｅｌを“Ｈ”するかの信号処理を行う。
【０１３９】
すると、イネーブル電圧ＥＮが、イネーブル電圧ＥＮ１〜ＥＮ５のいずれかとして出力されることにより、図２０で示したデコーダ１と等価な機能を発揮することができる。
【０１４０】
実施の形態７のデコーダ５は、入力信号のビット数が３ビットで済ますことができるため、実施の形態６のデコーダ１よりも入力用パッド数を１つ削減することができる。
【０１４１】
＜実施の形態８＞
図２５はこの発明の実施の形態８の回路構成を模式的に示す説明図である。同図に示すように、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２が直列に接続される。そして、ＰＭＯＳトランジスタＭＰ２のソースに電源電圧Ｖddが付与され、ＮＭＯＳトランジスタＭＮ２のソースが接地される。また、ＰＭＯＳトランジスタＭＰ２のゲートにはＰＭＯＳゲート電位ＧＰ、ＮＭＯＳトランジスタＭＮ２のゲートにはＮＭＯＳゲート電位ＧＮが与えられる。
【０１４２】
ＰＭＯＳトランジスタＭＰ２，ＮＭＯＳトランジスタＭＮ２間の端子Ｐ１は測定容量形成部３の測定対象ノードＮＡ（容量の一方電極として機能）に接続される。測定容量形成部３の測定対象ノードＮＢ（容量の他方電極として機能）は端子Ｐ２及びトランスファゲート４６を介して測定対象ノードＮＡに接続されるとともに、端子Ｐ２及びトランスファゲート４７を介して接地レベルに接続される。このように、端子Ｐ１，Ｐ２間に測定容量形成部３が設けられる。
【０１４３】
また、端子Ｐ１への供給電流を測定すべくＰＭＯＳトランジスタＭＰ２と電源Ｖddとの間に電流計６２を設けている。
【０１４４】
トランスファゲート４６のＮＭＯＳゲート及びトランスファゲート４７のＰＭＯＳゲートには選択信号ＳＥＬが付与され、トランスファゲート４６のＰＭＯＳゲート及びトランスファゲート４７のＮＭＯＳゲートには選択信号ＳＥＬがインバータ４８を介して送ることにより得られる信号が付与される。これらトランスファゲート４６，４７及びインバータ４８は、選択信号ＳＥＬ信号に基づき端子Ｐ２（ノードＮ２）の状態を切り換える端子状態切り換え部として機能する。
【０１４５】
測定容量形成部３は測定対象ノードＮＡ，ＮＢに加え、ダミーノードＤＬ及びダミーノードＤＲ（ダミーの電極として機能）をさらに有し、ダミーノードＤＬ及びＤＲはそれぞれ接地される。
【０１４６】
測定容量形成部３（図２５では平面構造を示している。）内の測定対象ノードＮＡ，測定対象ノードＮＢは共に櫛形構造を呈しており、双方のｎ本の櫛の歯部分が交互に所定間隔を隔てて対向するように配置される。そして、測定対象ノードＮＡ，ＮＢの櫛の柄の部分に測定対象ノードＮＡ及びＮＢと同様な櫛形構造のダミーノードＤＬ，ＤＲが設けられ、ダミーノードＤＬは右端の櫛の歯は、測定対象ノードＮＡの左端の櫛の歯から上記所定間隔隔てて配置され、ダミーノードＤＲの左端の櫛の歯は測定対象ノードＮＢの右端の櫛の歯から上記所定間隔隔てて配置される。
【０１４７】
図２６及び図２７はそれぞれ図２５のＢ１−Ｂ１′断面の断面構造を示す断面図である。図２６は選択信号ＳＥＬが“０”（“Ｌ”）で測定対象ノードＮＢがオン状態のトランスファゲート４７を介して接地される場合を示しており、図２７は選択信号ＳＥＬが“１”（“Ｈ”）で測定対象ノードＮＡ，ＮＢ間が短絡される場合を示している。
【０１４８】
図２６に示すように、選択信号ＳＥＬ＝“０”の場合（第１の状態）、測定対象ノードＮＡ及びＮＢそれぞれ櫛の歯間に（２ｎ−１）個（図２６の例ではｎ＝５）のカップリング容量Ｃcが形成され、ダミーノードＤＬの右端の櫛の歯と測定対象ノードＮＡの左端の櫛の歯と間に１個のカップリング容量Ｃcが形成されることにより、総計、２ｎ個のカップリング容量Ｃcが形成される。
【０１４９】
そして、測定対象ノードＮＡと下層の下層配線層１６との間にｎ個の配線容量Ｃvが形成される。また、後述する微小容量αも形成される。したがって、総容量Ｃtotalとして次の(20)式を得ることができる。
【０１５０】
【数２０】
2004245826.tif 000022
【０１５１】
図２７に示すように、選択信号ＳＥＬ＝“１”の場合（第２の状態）、測定対象ノードＮＡ，測定対象ノードＮＢが短絡されるため、ダミーノードＤＬの右端の櫛の歯と測定対象ノードＮＡの左端の櫛の歯間に１個のカップリング容量Ｃcが形成され、ダミーノードＤＲの左端の櫛の歯と測定対象ノードＮＢの右端の櫛の歯間に１個のカップリング容量Ｃcが形成されるだけであり、総計２個のカップリング容量Ｃcが形成される。
【０１５２】
そして、測定対象ノードＮＡ及びＮＢと下層の下層配線層１６との間に２ｎ個の配線容量Ｃvが形成される。また、微小容量βも形成される。したがって、総容量Ｃtotalとして次の(21)式を得ることができる。なお、微小容量α，βはトランスファゲート４６，４７及びインバータ４８を構成する各トランジスタのゲート、ゲート間の結線、及び櫛の歯以外の部分に寄生する容量等を意味する。
【０１５３】
【数２１】
2004245826.tif 000023
【０１５４】
その結果、電流計６２によってＰＭＯＳトランジスタＭＰ２のドレインから供給される端子Ｐ１への供給電流を測定し、上述した(20)，(21)式を解法することにより、カップリング容量Ｃc及び配線容量Ｃvを個別に求めることができる。
【０１５５】
この際、ダミーノードＤＬ，ダミーノードＤＲを設けることにより、選択信号ＳＥＬ＝“１”の場合でも、カップリング容量Ｃcが形成されるようにすることにより、カップリング容量Ｃcと配線容量Ｃvとの分離精度の向上を図ることができる。さらに、ダミーノードＤＬ，ＤＲの形成によって、測定対象ノードＮＡ，ＮＢの歯の部分と他の部分とのパターン密度差がなくなるため、測定対象ノードＮＡ及びＮＢの櫛の歯部分を精度良く形成することができる。
【０１５６】
図２８は実施の形態８のＣＢＣＭ用回路を用いた配線特性の解析方法を示すフローチャートである。
【０１５７】
同図を参照して、ステップＳ１１で測定対象ノードＮＡ，ＮＢの配線形状（ＮＡ，ＮＢ間で隣接する櫛の歯部の間の距離を含む）、測定対象ノードＮＡ（ＮＢ）、下層配線層１６との間の絶縁層の膜厚及び絶縁層の誘電率を含む配線特性を設定する。
【０１５８】
ステップＳ１２において、ステップＳ１１で設定した配線特性の内容で所定のシミュレーションを実行してカップリング容量Ｃc及び配線容量Ｃvを非実測で求める。
【０１５９】
一方、ステップＳ１３では、測定容量形成部３を有する実施の形態８のＣＢＣＭ用回路を用いて、前述したようにカップリング容量Ｃc及び配線容量Ｃvを実測で求める。
【０１６０】
そして、ステップＳ１４において、ステップＳ１２で得たカップリング容量Ｃc及び配線容量Ｃvのシミュレーション値と、ステップＳ１３で得たカップリング容量Ｃc及び配線容量Ｃvの実測値とを比較する。
【０１６１】
ステップＳ１４の比較結果が、一致していれば、ステップＳ１１の設定値が正しいと判断し処理を終了し、不一致であればステップＳ１５に移行する。
【０１６２】
ステップＳ１５において、上述した絶縁層の膜厚及び誘電率を含む配線特性を変更し、ステップＳ１１で再設定する。
【０１６３】
以降、ステップＳ１４で一致が検出されるまで、ステップＳ１１，Ｓ１２、Ｓ１４，Ｓ１５を繰り返す。なお、ステップＳ１３は一回の実測で良い。
【０１６４】
したがって、ステップＳ１４で一致が検出されると、絶縁層の膜厚及び誘電率を含む配線特性の推定値を正確に得ることができる。その結果、精度の良い配線特性の解析が行える。
【０１６５】
なお、実施の形態６と同様、ステップＳ１２で、シミュレーションを実行する代わりに応答曲面関数を用いても良い。
【０１６６】
＜実施の形態９＞
図２９はこの発明の実施の形態９のＣＢＣＭ用回路におけるＣＢＣＭ用補助回路の回路構成を模式的に示す説明図である。実施の形態９のＣＢＣＭ用回路は図２９で示すＣＢＣＭ用補助回路と図２５〜図２７で示した実施の形態８のＣＢＣＭ用回路とから構成される。
【０１６７】
同図に示すように、実施の形態９のＣＢＣＭ用補助回路は、実施の形態８のＣＢＣＭ用回路と比べた場合、測定容量形成部３が補助測定容量形成部４に置き換わった点が異なる。
【０１６８】
補助測定容量形成部４（図２９では平面構造を示している。）内の容量の一方電極，他方電極として機能する測定対象ノードＮＡ，測定対象ノードＮＢは共に櫛形構造を呈しており、双方のｎ本の櫛の歯部分が交互に所定間隔を隔てて対向するように配置される。ただし、補助測定容量形成部４の測定対象ノードＮＡ，ＮＢの櫛の歯の長さ（カップリング容量に関与しないフリンジ部５０（櫛の歯の付け根近傍領域）を除く）は、実施の形態８の測定容量形成部３の櫛の歯の長さＬのｍ倍の（ｍ×Ｌ）に設定されている。他の構成は、図２５で示した実施の形態８と同様である。
【０１６９】
図３０及び図３１はそれぞれ図２９のＢ２−Ｂ２断面の断面構造を示す断面図である。図３０は選択信号ＳＥＬが“０”の場合、図３１は選択信号ＳＥＬが“１”の場合を示している。
【０１７０】
図３０に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態８と同様、総計、２ｎ（図３０ではｎ＝５）個のカップリング容量Ｃcmが形成される。ただし、カップリング容量Ｃcm＝ｍ×Ｃcとなる。
【０１７１】
そして、測定対象ノードＮＡと下層の下層配線層１６との間にｎ個の配線容量Ｃvmが形成される。ただし、配線容量Ｃvｍ＝ｍ×Ｃvとなる。また、微小容量αも形成される。したがって、参照容量Ｃrefとして次の(22)式を得ることができる。
【０１７２】
【数２２】
2004245826.tif 000024
【０１７３】
図３１に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態８と同様にして、総計２個のカップリング容量Ｃcmが形成される。
【０１７４】
そして、測定対象ノードＮＡ及びＮＢと下層の下層配線層１６との間に、実施の形態８と同様にして２ｎ個の配線容量Ｃvｍが形成される。また、微小容量βも形成される。したがって、参照容量Ｃrefとして次の(23)式を得ることができる。
【０１７５】
【数２３】
2004245826.tif 000025
【０１７６】
したがって、実施の形態８のＣＢＣＭ用回路及び実施の形態９の補助ＣＢＣＭ用回路それぞれの選択信号ＳＥＬ＝“０”，“１”の総計４つのケースにおいて、ＰＭＯＳトランジスタＭＰ２のドレインから供給電流の電流値を電流計６２で測定し、上述した(20)〜(23)式を解法することにより、微小容量α，βを除去した、実施の形態８より正確なカップリング容量Ｃc及び配線容量Ｃvを個別に求めることができる。
【０１７７】
＜実施の形態１０＞
図３２はこの発明の実施の形態１０のＣＢＣＭ用回路のＴＥＳＴ回路（第１の回路）の回路構成を模式的に示す説明図である。
【０１７８】
同図に示すように、実施の形態１０のＴＥＳＴ回路は、実施の形態８のＣＢＣＭ用回路と比べた場合、測定容量形成部３が測定容量形成部６に置き換わった点が異なる。
【０１７９】
測定容量形成部６（図３２では平面構造を示している。）内において、容量の一方電極，他方電極として機能する測定対象ノードＮＡ，測定対象ノードＮＢは共に櫛形構造を呈している。そして、双方の５本の櫛の歯部分が交互に所定間隔を隔てて対向するように配置される。また、測定対象ノードＮＡ及びＮＢそれぞれの櫛の柄の部分に測定対象ノードＮＡ及びＮＢと同様な櫛形構造のダミーノードＤＬ及びＤＲ（ダミー電極として機能）が設けられ、ダミーノードＤＬは右端の櫛の歯は、測定対象ノードＮＡの左端の櫛の歯から上記所定間隔隔てて配置され、ダミーノードＤＲの左端の櫛の歯は測定対象ノードＮＢの右端の櫛の歯から上記所定間隔隔てて配置される。なお、他の構成は図２５で示した実施の形態８の測定容量形成部３と同様である。
【０１８０】
図３３及び図３４はそれぞれ図３２のＣ−Ｃ断面の断面構造を示す断面図である。図３３は選択信号ＳＥＬが“０”の場合（第１の状態）、図３４は選択信号ＳＥＬが“１”の場合（第２の状態）を示している。
【０１８１】
これらの図に示すように、測定対象ノードＮＡ及びＮＢの下層配線層としてシリコン基板１０が設けられ、測定対象ノードＮＡ及びＮＢの下方に位置するシリコン基板１０の表面内に活性領域として拡散領域１３を形成し、それ以外のシリコン基板１０の表面内にはＳＴＩ領域１２が形成され、拡散領域１３，１３間がＳＴＩ領域１２によって絶縁分離される。なお、各拡散領域１３の形成幅、拡散領域１３，１３間のＳＴＩ領域１２の距離は同一に設定される。さらに、各拡散領域１３の形成面積と周囲長は同一に設定される。また、拡散領域１３としては例えば、ｎ型の拡散領域等が考えられる。
【０１８２】
また、測定対象ノードＮＡ及びＮＢの櫛の歯部分とその直下にある拡散領域１３間にコンタクトホール（コンタクトプラグ）６６が形成され、ダミーノードＤＬ及びＤＲとその直下にあるＳＴＩ領域１２間にコンタクトホール６６が形成される。なお、図３２に示すように、コンタクトホール６６は、測定対象ノードＮＡ，ＮＢ及びダミーノードＤＬ，ＤＲの各櫛の歯部分にそれぞれ２本ずつ形成される。
【０１８３】
また、ダミーノードＤＬ，ＤＲも測定対象ノードＮＡ，ＮＢと同様な櫛形構造にすることにより、測定対象ノードＮＡ，ＮＢの歯の部分と他の部分とのパターン密度差をなくし、測定対象ノードＮＡ及びＮＢの櫛の歯部分を精度良く形成することができるため、加工精度の向上を図ることができる。
【０１８４】
図３５はこの発明の実施の形態１０のＲＥＦ回路（第２の回路）の回路構成を模式的に示す説明図である。このＲＥＦ回路は図３２〜図３４で示したＴＥＳＴ回路に追加される形で設けられる。すなわち、実施の形態１０のＣＢＣＭ用回路はＴＥＳＴ回路及びＲＥＦ回路から構成される。
【０１８５】
同図に示すように、このＲＥＦ回路は、図３２〜図３４で示したＴＥＳＴ回路と比べた場合、測定容量形成部６が測定容量形成部７に置き換わった点が異なる。
【０１８６】
図３６及び図３７はそれぞれ図３５のＤ−Ｄ断面の断面構造を示す断面図である。図３６は選択信号ＳＥＬが“０”の場合、図３７は選択信号ＳＥＬが“１”の場合を示している。
【０１８７】
これらの図に示すように、測定対象ノードＮＡ及びＮＢの下層配線層としてシリコン基板１０が設けられ、シリコン基板１０の表面内は拡散領域１３が形成されることなく全表面内にＳＴＩ領域１４が形成される。測定容量形成部７の他の構造は測定容量形成部６と同様である。
【０１８８】
以下、実施の形態１０のＣＢＣＭ用回路（ＴＥＳＴ回路及びＲＥＦ回路）を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。
【０１８９】
図３３に示すように、選択信号ＳＥＬ＝“０”の場合、測定対象ノードＮＡ及びＮＢにおける隣接する櫛の歯間及びこれらコンタクトホール６６，６６間に９個のカップリング容量Ｃcが形成され、ダミーノードＤＬの右端の櫛の歯と測定対象ノードＮＡの左端の櫛の歯と間及びこれらコンタクトホール６６，６６間に１個のカップリング容量Ｃcが形成されることにより、総計、１０個のカップリング容量Ｃcが形成される。
【０１９０】
そして、測定対象ノードＮＡの下方の拡散領域１３（第１の活性領域）に５個の接合容量Ｃｊが形成され、接合容量Ｃｊとは拡散領域１３とシリコン基板１０との間に形成されるＰＮ接合の容量を意味する。１０個の拡散領域１３，１３間のＳＴＩ領域１２に総計、９個のカップリング容量Ｃstiが形成される。したがって、測定対象ノードＮＡから書き込まれた電荷により測定される第１テスト容量ＣＴ１は、次の(24)式で得ることができる。なお、微小容量αはトランスファゲート４６，４７及びインバータ４８を構成する各トランジスタのゲート、ゲート間の結線、及び測定対象ノードＮＡの引き回し（櫛の歯以外の部分）等により生じる寄生容量である。
【０１９１】
【数２４】
2004245826.tif 000026
【０１９２】
図３４に示すように、選択信号ＳＥＬ＝“１”の場合、測定対象ノードＮＡ，測定対象ノードＮＢが短絡されるため、ダミーノードＤＬの右端の櫛の歯と測定対象ノードＮＡの左端の櫛の歯間及びこれらコンタクトホール６６，６６間に１個のカップリング容量Ｃcが形成され、ダミーノードＤＲの左端の櫛の歯と測定対象ノードＮＢの右端の櫛の歯間及びこれらコンタクトホール６６，６６間に１個のカップリング容量Ｃcが形成されるだけであり、総計２個のカップリング容量Ｃcが形成される。
【０１９３】
そして、測定対象ノードＮＡの下方の拡散領域１３（第１の活性領域）に５個、測定対象ノードＮＢの下方の拡散領域１３（第２の活性領域）に５個の総計１０個の接合容量Ｃｊが形成される。なお、測定対象ノードＮＡ，ＮＢ間が短絡され、全ての拡散領域１３が同電位に設定されるため拡散領域１３，１３間のカップリング容量Ｃstiは生じない。
【０１９４】
したがって、測定対象ノードＮＡから書き込まれた電荷により測定される第２テスト容量ＣＴ２は、次の(25)式で得ることができる。なお、微小容量βは微小容量αと同様な性質の寄生容量であるが、測定対象ノードＮＡ，ＮＢとが短絡されるため、微小容量αとは異なる値をとる。
【０１９５】
【数２５】
2004245826.tif 000027
【０１９６】
次に、ＲＥＦ回路を用いた測定を行う。
【０１９７】
図３６に示すように、選択信号ＳＥＬ＝“０”の場合、ＴＥＳＴ回路の場合と同様、総計、１０個のカップリング容量Ｃcが形成される。
【０１９８】
しかし、ＲＥＦ回路には拡散領域１３が形成されないため接合容量Ｃｊ及びカップリング容量Ｃstiは形成されない。したがって、測定対象ノードＮＡから書き込まれた電荷により測定される第１参照容量ＣＲ１は、次の(26)式で得ることができる。
【０１９９】
【数２６】
2004245826.tif 000028
【０２００】
図３７に示すように、選択信号ＳＥＬ＝“１”の場合、測定対象ノードＮＡ，測定対象ノードＮＢ間が短絡されるため、ＴＥＳＴ回路の場合と同様、総計２個のカップリング容量Ｃcが形成される。加えて、ＲＥＦ回路には拡散領域１３が形成されないため接合容量Ｃｊ及びカップリング容量Ｃstiは形成されない。
【０２０１】
したがって、測定対象ノードＮＡから書き込まれた電荷により測定される第２参照容量ＣＲ２は、次の(27)式で得ることができる。
【０２０２】
【数２７】
2004245826.tif 000029
【０２０３】
したがって、実施の形態１０のＣＢＣＭ用回路は、ＴＥＳＴ回路及びＲＥＦ回路それぞれにおいて、選択信号ＳＥＬ＝“０”，“１”の状態で、電流計６２によって端子Ｐ１への供給電流を計４回測定することにより、上述した(21)〜(27)式を得ることができる。すなわち、ＴＥＳＴ回路及びＲＥＦ回路並びに選択信号ＳＥＬの状態で得られる４つの供給電流を測定することにより、上述した(21)〜(27)式を得ることができる。
【０２０４】
そして、(21)式から(26)式を引くと、以下の(28)式を得ることができる。
【０２０５】
【数２８】
2004245826.tif 000030
【０２０６】
また、(25)式から(27)式を引くと、以下の(29)式を得ることができる。
【０２０７】
【数２９】
2004245826.tif 000031
【０２０８】
(28)式及び(29)式からカップリング容量Ｃstiを以下の(30)式で求める。
【０２０９】
【数３０】
2004245826.tif 000032
【０２１０】
このように、従来のＣＢＣＭ用回路では測定が困難であった、拡散領域１３，１３間のカップリング容量Ｃstiを精度よく得ることができる。
【０２１１】
なお、本実施の形態では、測定対象ノードＮＡ及びＮＢの櫛の歯数を５本に、櫛の歯１個当たりのコンタクトホール６６の形成数を２本に、拡散領域１３の数を１０個にした例を示したが、これらの数は説明の便宜上、仮に設けた数であり、これらの数に特別に意味はない。
【０２１２】
また、上述した実施の形態１０及び以降で述べる実施の形態１１〜実施の形態１６は、いずれも２つの回路（ＴＥＳＴ回路及びＲＥＦ回路）によってＣＢＣＭ用回路が構成される。また、実施の形態１０及び以降で述べる実施の形態１１〜実施の形態１４において、測定対象ノードＮＡ，ＮＢはカップリング容量Ｃcの一方電極，他方電極として機能し、ダミーノードＤＬ，ＤＲは当該容量の一方，他方のダミー電極として機能するものとする。
【０２１３】
＜実施の形態１１＞
図３８及び図３９はこの発明の実施の形態１１であるＣＢＣＭ用回路のＴＥＳＴ回路の断面構造を示す断面図である。なお、平面構造は図３２で示した構造と同様である。したがって、図３８及び図３９はそれぞれ図３２のＣ−Ｃ断面を示しており、図３８は選択信号ＳＥＬが“０”の場合、図３９は選択信号ＳＥＬが“１”の場合を示している。
【０２１４】
これらの図に示すように、測定対象ノードＮＡ，ＮＢの形成領域外であるダミーノードＤＬ及びダミーノードＤＲの下方に位置するシリコン基板１０の表面内にも拡散領域１３（ダミー活性領域）を形成した。これに伴い、ダミーノードＤＬ及びＤＲ，拡散領域１３間にコンタクトホール６６が形成されることになる。なお、ダミーノードＤＬ，ＤＲ下の拡散領域１３を含む全ての拡散領域１３の形成幅、拡散領域１３，１３間のＳＴＩ領域１２の距離は同一に設定される。さらに、各拡散領域１３の形成面積と周囲長は同一に設定される。
【０２１５】
そして、測定対象ノードＮＡ及びＮＢの下方の拡散領域１３を含み、全ての拡散領域１３はＳＴＩ領域１２によって分離される。他の構成は図３３及び図３４で示した実施の形態１０のＴＥＳＴ回路と同様である。
【０２１６】
このように、ダミーノードＤＬ，ＤＲの下方のシリコン基板１０の表面にも拡散領域１３を形成することにより、拡散領域１３のパターン粗密差をなくすことにより、測定対象ノードＮＡ及びＮＢ下に形成される拡散領域１３の加工精度の向上を図ることができる。
【０２１７】
図４０及び図４１はこの発明の実施の形態１１であるＣＢＣＭ用回路のＲＥＦ回路の断面構造を示す断面図である。なお、平面構造は図３５で示した構造と同様である。したがって、図４０及び図４１はそれぞれ図３５のＤ−Ｄ断面を示しており、図４０は選択信号ＳＥＬが“０”の場合、図４１は選択信号ＳＥＬが“１”の場合を示している。
【０２１８】
これらの図に示すように、測定対象ノードＮＡ及びＮＢの下層配線層としてシリコン基板１０が設けられ、シリコン基板１０の表面内は拡散領域１３が形成されることなく全表面内にＳＴＩ領域１２が形成される。測定容量形成部７の他の構造は測定容量形成部６と同様である。
【０２１９】
以下、実施の形態１１のＣＢＣＭ用回路を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。
【０２２０】
図３８に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１０のＴＥＳＴ回路と同様、総計、１０個のカップリング容量Ｃcが形成される。
【０２２１】
そして、測定対象ノードＮＡの下方の拡散領域１３に５個の接合容量Ｃｊが形成され、測定対象ノードＮＡ，ＮＢの下方に位置する１０個の拡散領域１３，１３間のＳＴＩ領域１２及び測定対象ノードＮＡの下方の左端の拡散領域１３とダミーノードＤＬの下方の右端の拡散領域１３との間に総計、１０個のカップリング容量Ｃstiが形成される。したがって、第１テスト容量ＣＴ１は、次の(31)式で得ることができる。
【０２２２】
【数３１】
2004245826.tif 000033
【０２２３】
図３９に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１０のＴＥＳＴ回路と同様、総計２個のカップリング容量Ｃcが形成され、測定対象ノードＮＡ及びＮＢの下方の拡散領域１３に１０個の接合容量Ｃｊが形成される。したがって、第２テスト容量ＣＴ２は、次の(32)式で得ることができる。
【０２２４】
【数３２】
2004245826.tif 000034
【０２２５】
次に、ＲＥＦ回路を用いた測定を行う。
【０２２６】
図４０に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１０のＲＥＦ回路と同様、総計、１０個のカップリング容量Ｃcのみが形成される。したがって、第１参照容量ＣＲ１は、次の(33)式で得ることができる。
【０２２７】
【数３３】
2004245826.tif 000035
【０２２８】
図４１に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１０のＲＥＦ回路と同様、総計２個のカップリング容量Ｃcのみが形成される。したがって、第２参照容量ＣＲ２は、次の(34)式で得ることができる。
【０２２９】
【数３４】
2004245826.tif 000036
【０２３０】
そして、実施の形態１０と同様にして、(31)〜(34)式を解法することにより、拡散領域１３，１３間のカップリング容量Ｃstiを精度よく得ることができる。
【０２３１】
＜実施の形態１２＞
図４２及び図４３はこの発明の実施の形態１２であるＣＢＣＭ用回路のＴＥＳＴ回路の断面構造を示す断面図である。なお、平面構造は図３２で示した構造と同様である。したがって、図４２及び図４３はそれぞれ図３２のＣ−Ｃ断面を示しており、図４２は選択信号ＳＥＬが“０”の場合、図４３は選択信号ＳＥＬが“１”の場合を示している。
【０２３２】
これらの図に示すように、実施の形態１１のＴＥＳＴ回路に比べ、シリコン基板１０ではなくＳＯＩ基板１１を用いた点が異なっている。ＳＯＩ基板１１はシリコン基板１７、埋込絶縁層１８及びＳＯＩ層１９の積層構造により形成される。したがって、ＳＯＩ層１９の表面内に、実施の形態１１のＴＥＳＴ回路と同様に、拡散領域１３及びＳＴＩ領域１２が形成される。他の構造は図３８及び図３９で示した実施の形態１１のＴＥＳＴ回路と同様である。
【０２３３】
図４４及び図４５はこの発明の実施の形態１２であるＣＢＣＭ用回路のＲＥＦ回路の断面構造を示す断面図である。なお、平面構造は図３５で示した構造と同様である。したがって、図４４及び図４５はそれぞれ図３５のＤ−Ｄ断面を示しており、図４４は選択信号ＳＥＬが“０”の場合、図４５は選択信号ＳＥＬが“１”の場合を示している。
【０２３４】
これらの図に示すように、シリコン基板１０がＳＯＩ基板１１に置き換わった点を除いて、実施の形態１１のＲＥＦ回路と同様の構造を呈している。
【０２３５】
以下、実施の形態１２のＣＢＣＭ用回路を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。
【０２３６】
図４２に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１１のＴＥＳＴ回路と同様、１０個のカップリング容量Ｃc、５個の接合容量Ｃｊ、１０個のカップリング容量Ｃstiが形成される。したがって、第１テスト容量ＣＴ１は、次の(35)式で得ることができる。なお、実施の形態１２の接合容量Ｃｊは拡散領域１３とＳＯＩ層１９との界面で形成されるＰＮ接合の容量を意味する。
【０２３７】
【数３５】
2004245826.tif 000037
【０２３８】
図４３に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１１のＴＥＳＴ回路と同様、２個のカップリング容量Ｃc、１０個の接合容量Ｃｊが形成される。したがって、第２テスト容量ＣＴ２は、次の(36)式で得ることができる。
【０２３９】
【数３６】
2004245826.tif 000038
【０２４０】
次に、ＲＥＦ回路を用いた測定を行う。
【０２４１】
図４４に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１０のＲＥＦ回路と同様、１０個のカップリング容量Ｃcのみが形成される。したがって、第１参照容量ＣＲ１は、次の(37)式で得ることができる。
【０２４２】
【数３７】
2004245826.tif 000039
【０２４３】
図４５に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１０のＲＥＦ回路と同様、２個のカップリング容量Ｃcのみが形成される。したがって、第２参照容量ＣＲ２は、次の(38)式で得ることができる。
【０２４４】
【数３８】
2004245826.tif 000040
【０２４５】
そして、実施の形態１０と同様にして、(35)〜(38)式を解法することにより、拡散領域１３，１３間のカップリング容量Ｃstiを精度よく得ることができる。
【０２４６】
＜実施の形態１３＞
図４６及び図４７はこの発明の実施の形態１３であるＣＢＣＭ用回路のＴＥＳＴ回路の断面構造を示す断面図である。なお、平面構造は図３２で示した構造と同様である。したがって、図４６及び図４７はそれぞれ図３２のＣ−Ｃ断面を示しており、図４６は選択信号ＳＥＬが“０”の場合、図４７は選択信号ＳＥＬが“１”の場合を示している。
【０２４７】
これらの図に示すように、実施の形態１２のＴＥＳＴ回路に比べ、各ＳＴＩ領域１２が埋込絶縁層１８に到達するように形成されている点が異なっている。すなわち、ＳＴＩ領域１２及び埋込絶縁層１８によって、各拡散領域１３は完全分離される。
【０２４８】
他の構造は図４２及び図４３で示した実施の形態１２のＴＥＳＴ回路と同様である。
【０２４９】
図４８及び図４９はこの発明の実施の形態１３であるＣＢＣＭ用回路のＲＥＦ回路の断面構造を示す断面図である。なお、平面構造は図３５で示した構造と同様である。したがって、図４８及び図４９はそれぞれ図３５のＤ−Ｄ断面を示しており、図４８は選択信号ＳＥＬが“０”の場合、図４９は選択信号ＳＥＬが“１”の場合を示している。
【０２５０】
これらの図に示すように、ＳＯＩ層１９全てにＳＴＩ領域１４が形成されている点を除いて、実施の形態１２のＲＥＦ回路と同様の構造を呈している。
【０２５１】
以下、実施の形態１３のＣＢＣＭ用回路を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。
【０２５２】
図４６に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１１のＴＥＳＴ回路と同様、１０個のカップリング容量Ｃc、５個の接合容量Ｃｊ、１０個のカップリング容量Ｃstiが形成される。したがって、第１テスト容量ＣＴ１は、次の(39)式で得ることができる。
【０２５３】
【数３９】
2004245826.tif 000041
【０２５４】
図４７に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１１のＴＥＳＴ回路と同様、２個のカップリング容量Ｃc、１０個の接合容量Ｃｊが形成される。したがって、第２テスト容量ＣＴ２は、次の(40)式で得ることができる。
【０２５５】
【数４０】
2004245826.tif 000042
【０２５６】
次に、ＲＥＦ回路を用いた測定を行う。
【０２５７】
図４８に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１０のＲＥＦ回路と同様、１０個のカップリング容量Ｃcのみが形成される。したがって、第１参照容量ＣＲ１は、次の(41)式で得ることができる。
【０２５８】
【数４１】
2004245826.tif 000043
【０２５９】
図４９に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１０のＲＥＦ回路と同様、２個のカップリング容量Ｃcのみが形成される。したがって、第２参照容量ＣＲ２は、次の(42)式で得ることができる。
【０２６０】
【数４２】
2004245826.tif 000044
【０２６１】
そして、実施の形態１０と同様にして、(39)〜(42)式を解法することにより、拡散領域１３，１３間のカップリング容量Ｃstiを精度よく得ることができる。
【０２６２】
＜実施の形態１４＞
図５０及び図５１はこの発明の実施の形態１４であるＣＢＣＭ用回路のＴＥＳＴ回路の断面構造を示す断面図である。なお、平面構造は図３２で示した構造と同様である。したがって、図５０及び図５１はそれぞれ図３２のＣ−Ｃ断面を示しており、図５０は選択信号ＳＥＬが“０”の場合、図５１は選択信号ＳＥＬが“１”の場合を示している。
【０２６３】
これらの図に示すように、実施の形態１３のＴＥＳＴ回路に比べ、各拡散領域１３が埋込絶縁層１８に到達するように形成されている点が異なっている。したがって、拡散領域１３にはＰＮ接合は形成されない。他の構造は図４６及び図４７で示した実施の形態１３のＴＥＳＴ回路と同様である。
【０２６４】
図５２及び図５３はこの発明の実施の形態１４であるＣＢＣＭ用回路のＲＥＦ回路の断面構造を示す断面図である。なお、平面構造は図３５で示した構造と同様である。したがって、図５２及び図５３はそれぞれ図３５のＤ−Ｄ断面を示しており、図５２は選択信号ＳＥＬが“０”の場合、図５３は選択信号ＳＥＬが“１”の場合を示している。
【０２６５】
これらの図に示すように、実施の形態１４のＲＥＦ回路は、実施の形態１３のＲＥＦ回路と同様の構造を呈している。
【０２６６】
以下、実施の形態１４のＣＢＣＭ用回路を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。
【０２６７】
図５０に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１１のＴＥＳＴ回路と同様、１０個のカップリング容量Ｃc、１０個のカップリング容量Ｃstiが形成される。しかし、拡散領域１３はいずれの界面ともＰＮ接合は形成されないため接合容量Ｃｊは形成されない。したがって、第１テスト容量ＣＴ１は、次の(43)式で得ることができる。
【０２６８】
【数４３】
2004245826.tif 000045
【０２６９】
図５１に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１１のＴＥＳＴ回路と同様、２個のカップリング容量Ｃcが形成される。しかし、前述した理由により接合容量Ｃｊは形成されない。したがって、第２テスト容量ＣＴ２は、次の(44)式で得ることができる。
【０２７０】
【数４４】
2004245826.tif 000046
【０２７１】
次に、ＲＥＦ回路を用いた測定を行う。
【０２７２】
図５２に示すように、選択信号ＳＥＬ＝“０”の場合、実施の形態１０のＲＥＦ回路と同様、１０個のカップリング容量Ｃcのみが形成される。したがって、第１参照容量ＣＲ１は、次の(45)式で得ることができる。
【０２７３】
【数４５】
2004245826.tif 000047
【０２７４】
図５３に示すように、選択信号ＳＥＬ＝“１”の場合、実施の形態１０のＲＥＦ回路と同様、２個のカップリング容量Ｃcのみが形成される。したがって、第２参照容量ＣＲ２は、次の(46)式で得ることができる。
【０２７５】
【数４６】
2004245826.tif 000048
【０２７６】
そして、実施の形態１０と同様にして、(43)〜(46)式を解法することにより、拡散領域１３，１３間のカップリング容量Ｃstiを精度よく得ることができる。
【０２７７】
なお、(44)式と(46)式とは全く同じ内容となるため、実施の形態１４のＲＥＦ回路においては、測定対象ノードＮＢを接地レベルに固定しても何ら支障はない。この場合、図３５で示したトランスファゲート４６，４７及びインバータ４８が不要になる分、回路構成の簡略化を図ることができる。
【０２７８】
＜実施の形態１５＞
図５４はこの発明の実施の形態１５のＣＢＣＭ用回路のＴＥＳＴ回路の回路構成を模式的に示す説明図である。図５５は図５４のＥ−Ｅ断面の断面構造を示す断面図である。
【０２７９】
同図に示すように、実施の形態８のＣＢＣＭ用回路と比べた場合、測定容量形成部３が測定容量形成部８Ｔに置き換わった点が異なる。
【０２８０】
測定容量形成部８Ｔ（図５４では平面構造を示している。）は、シリコン基板１０に形成され、中心部に矩形状の拡散領域１５Ａが形成され、拡散領域１５Ａの周辺を囲んでＳＴＩ領域１２Ａが形成され、ＳＴＩ領域１２Ａの周辺を囲んで拡散領域１５Ｂが形成され、拡散領域１５Ｂの周辺に囲んでＳＴＩ領域１２Ｂが形成される。
【０２８１】
配線層として機能する測定対象ノードＮＡは拡散領域１５Ａにかけて横方向に伸びた矩形状を呈しており、拡散領域１５Ａとコンタクトホール６６を介して電気的に接続される。配線層として機能する測定対象ノードＮＢは拡散領域１５Ｂの３辺の上方に伸びて形成され、複数のコンタクトホール６６を介して拡散領域１５Ｂと電気的に接続される。
【０２８２】
ここで、拡散領域１５Ａの周辺長はＬＡ、拡散領域１５Ａの面積はＳＡ、拡散領域１５Ｂの面積が面積ＳＢであるとする。
【０２８３】
図５５に示すように、測定対象ノードＮＡ，ＮＢ間に２つのカップリング容量Ｃcが形成され、拡散領域１５Ａには接合容量Ｃｊａが形成され、拡散領域１５Ｂには接合容量Ｃｊｂが形成される。また、ＳＴＩ領域１２Ａを挟んだ拡散領域１５Ａ，１５Ｂ間にカップリング容量Ｃstiが形成される。
【０２８４】
図５６はこの発明の実施の形態１５のＣＢＣＭ用回路のＲＥＦ回路の回路構成を模式的に示す説明図である。図５５は図５６のＦ−Ｆ断面の断面構造にも相当する。
【０２８５】
測定容量形成部８Ｒ（図５６では平面構造を示している。）は、測定容量形成部８Ｔと同様に、シリコン基板１０に形成され、中心部に矩形状の拡散領域１５Ｃが形成され、拡散領域１５Ｃの周辺を囲んでＳＴＩ領域１２Ｃが形成され、ＳＴＩ領域１２Ｃの周辺を囲んで拡散領域１５Ｄが形成され、拡散領域１５Ｄの周辺に囲んでＳＴＩ領域１２Ｄが形成される。
【０２８６】
測定対象ノードＮＡは拡散領域１５Ｃにかけて横方向に伸びた矩形状を呈しており、拡散領域１５Ｃとコンタクトホール６６を介して電気的に接続される。測定対象ノードＮＢは拡散領域１５Ｄの３辺の上方に伸びて形成され、複数のコンタクトホール６６を介して拡散領域１５Ｂと電気的に接続される。
【０２８７】
ここで、拡散領域１５Ｃの周辺長はＬＣ、拡散領域１５Ｃの面積はＳＣ、拡散領域１５Ｄの面積が面積ＳＤであるとする。
【０２８８】
したがって、測定容量形成部８Ｒは、測定容量形成部８Ｔと比較して場合、拡散領域１５Ｃの面積ＳＣは拡散領域１５Ａの面積ＳＡより小さく形成され、拡散領域１５Ｄの面積ＳＤは拡散領域１５Ｂの面積ＳＢより広く形成される点が異なっている。
【０２８９】
以下、実施の形態１５のＣＢＣＭ用回路を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。ここで、接合容量Ｃｊａ，接合容量Ｃｊｂは単位面積当たりの容量を意味し、カップリング容量Ｃstiは単位長当たりの容量を意味している。
【０２９０】
選択信号ＳＥＬ＝“０”の場合、測定対象ノードＮＡ，ＮＢ間にカップリング容量Ｃcが形成され、拡散領域１５Ａに接合容量Ｃｊａが形成され、拡散領域１５Ａ，１５Ｂ間にカップリング容量Ｃstiが形成される。また、回路を形成する配線等の微小容量αも形成される。したがって、第１テスト容量ＣＴ１は、次の(47)式で得ることができる。
【０２９１】
【数４７】
2004245826.tif 000049
【０２９２】
選択信号ＳＥＬ＝“１”の場合、測定対象ノードＮＡ，ＮＢ間が短絡されるためカップリング容量Ｃcは形成されず、拡散領域１５Ａ及び１５Ｂにそれぞれ接合容量Ｃｊａ及び接合容量Ｃｊｂが形成されるだけである。また、回路を形成する配線等の微小容量βも形成される。したがって、第２テスト容量ＣＴ２は、次の(48)式で得ることができる。
【０２９３】
【数４８】
2004245826.tif 000050
【０２９４】
次に、ＲＥＦ回路を用いた測定を行う。
【０２９５】
選択信号ＳＥＬ＝“０”の場合、ＴＥＳＴ回路の場合と同様に、カップリング容量Ｃc、カップリング容量Ｃsti及び接合容量Ｃｊａが形成される。また、回路を形成する配線等の微小容量αも形成される。したがって、第１参照容量ＣＲ１は、次の(49)式で得ることができる。
【０２９６】
【数４９】
2004245826.tif 000051
【０２９７】
選択信号ＳＥＬ＝“１”の場合、ＴＥＳＴ回路と同様、接合容量Ｃｊａ及び接合容量Ｃｊｂが形成される。また、回路を形成する配線等の微小容量βも形成される。したがって、第２参照容量ＣＲ２は、次の(50)式で得ることができる。
【０２９８】
【数５０】
2004245826.tif 000052
【０２９９】
そして、実施の形態１０と同様にして、(47)〜(50)式を解法することにより、拡散領域１５Ａ，１５Ｂ間のカップリング容量Ｃstiを精度よく得ることができる。
【０３００】
このように、実施の形態１５では、測定対象ノードＮＡ，ＮＢの下方に形成される拡散領域の面積を変更することにより、カップリング容量Ｃsti及び接合容量Ｃｊａ，Ｃｊｂを求めることができる。
【０３０１】
また、ＳＴＩ領域１２Ａ〜１２Ｄの形成幅を適宜変化させたときの、カップリング容量Ｃstiや接合容量Ｃｊａ，Ｃｊｂを測定することができる。
【０３０２】
＜実施の形態１６＞
図５７はこの発明の実施の形態１６のＣＢＣＭ用回路のＴＥＳＴ回路の回路構成を模式的に示す説明図である。図５８は図５７のＧ−Ｇ断面の断面構造を示す断面図である。
【０３０３】
同図に示すように、図５４及び図５５で示す実施の形態１５のＴＥＳＴ回路と比べた場合、測定容量形成部８Ｔが測定容量形成部９Ｔに置き換わった点が異なる。
【０３０４】
測定容量形成部９Ｔ（図５７では平面構造を示している。）は、拡散領域１５Ａ上に選択的にゲート絶縁膜２９を介してゲート電極２８を形成している。また、ゲート電極２８直下の拡散領域１５Ａの表面がチャネル領域となるようにする。
【０３０５】
そして、測定対象ノードＮＡはゲート電極２８とコンタクトホール６６を介して電気的に接続される。したがって、ゲート電極２８直下の拡散領域１５Ａには接合容量Ｃｊａではなく、ゲート容量Ｃgaが形成される。他の構成は実施の形態１５の測定容量形成部８Ｔと同様であるため、説明を省略する。
【０３０６】
図５９はこの発明の実施の形態１６のＣＢＣＭ用回路のＲＥＦ回路の回路構成を模式的に示す説明図である。図５８は図５９のＨ−Ｈ断面の断面構造にも相当する。
【０３０７】
測定容量形成部９Ｒ（図５９では平面構造を示している。）は、拡散領域１５Ｃ上に選択的にゲート絶縁膜２９を介してゲート電極２８を形成している。そして、測定対象ノードＮＡはゲート電極２８とコンタクトホール６６を介して電気的に接続される。したがって、ゲート電極２８直下の拡散領域１５Ｃには接合容量Ｃｊａではなく、ゲート容量Ｃgaが形成される。他の構成は実施の形態１５の測定容量形成部８Ｒと同様であるため、説明を省略する。
【０３０８】
以下、実施の形態１６のＣＢＣＭ用回路を用いた容量値の測定方法を説明する。まず、ＴＥＳＴ回路を用いた測定を行う。ここで、ゲート容量Ｃgaは単位面積当たりの容量を意味している。他の容量は実施の形態１５と同様である。
【０３０９】
選択信号ＳＥＬ＝“０”の場合、測定対象ノードＮＡ，ＮＢ間にカップリング容量Ｃcが形成され、拡散領域１５Ａにゲート容量Ｃgaが形成され、拡散領域１５Ａ，１５Ｂ間にカップリング容量Ｃstiが形成される。また、回路を形成する配線等の微小容量αも形成される。したがって、第１テスト容量ＣＴ１は、次の(51)式で得ることができる。
【０３１０】
【数５１】
2004245826.tif 000053
【０３１１】
選択信号ＳＥＬ＝“１”の場合、測定対象ノードＮＡ，ＮＢ間が短絡されるためカップリング容量Ｃcは形成されず、拡散領域１５Ａ及び１５Ｂにそれぞれゲート容量Ｃga及び接合容量Ｃｊｂが形成されるだけである。また、回路を形成する配線等の微小容量βも形成される。したがって、第２テスト容量ＣＴ２は、次の(52)式で得ることができる。
【０３１２】
【数５２】
2004245826.tif 000054
【０３１３】
次に、ＲＥＦ回路を用いた測定を行う。
【０３１４】
選択信号ＳＥＬ＝“０”の場合、ＴＥＳＴ回路の場合と同様に、カップリング容量Ｃc、カップリング容量Ｃsti及びゲート容量Ｃgaが形成される。また、微小容量αも形成される。したがって、第１参照容量ＣＲ１は、次の(53)式で得ることができる。
【０３１５】
【数５３】
2004245826.tif 000055
【０３１６】
選択信号ＳＥＬ＝“１”の場合、ＴＥＳＴ回路と同様、ゲート容量Ｃga及び接合容量Ｃｊｂが形成される。また、微小容量βも形成される。したがって、第２参照容量ＣＲ２は、次の(54)式で得ることができる。
【０３１７】
【数５４】
2004245826.tif 000056
【０３１８】
そして、実施の形態１０と同様にして、(51)〜(54)式を解法することにより、拡散領域１５Ａ，１５Ｂ間のカップリング容量Ｃstiを精度よく得ることができる。
【０３１９】
このように、実施の形態１６では、測定対象ノードＮＡ，ＮＢの下方に形成される拡散領域の面積を変更することにより、カップリング容量Ｃstiを求めることができる。
【０３２０】
なお、実施の形態１５及び実施の形態１６で用いた拡散領域１５Ａ及び１５Ｃの周辺長ＬＡ，ＬＣ及び拡散領域１５Ａ〜１５Ｄの面積ＳＡ〜ＳＤは設計者の意図によって任意に設定して良い。
【０３２１】
＜実施の形態１７＞
（前提技術）
銅配線の仕上がり形状は、配線のピッチや周囲の配線面積占有率に依存することが知られている。それは、ＯＰＣ (Optical Proximity Corrrection:光学近接補正）やＣＭＰ (Chemical Mechanical Polishing)が、配線面積占有率に依存するためである。配線のピッチや配線面積占有率が異なると、配線仕上がり値の平均値が変わり、同時に、仕上がり値のばらつきも変わる。
【０３２２】
したがって、配線形成用のマスク上では同じ配線幅でも、仕上がりの配線幅の平均値に配線スペース依存性が見られる。さらに、上記マスク上では同じ配線スペースでも、仕上がりの配線スペース（隣接する配線間の間隔）の平均値に配線幅依存性が見られる。配線抵抗は配線幅に比例する。また、配線寄生容量に対して支配的である同層間配線容量（例えば、第１メタル配線と隣接する第１メタル配線との間の容量）は、配線スペースに反比例する。したがって、ＴＥＧ (Test Element Group)を測定して求められる配線抵抗や配線容量は、配線ピッチや配線面積占有率に依存する。
【０３２３】
ＬＰＥ(Layout Parameter Extraction) ツールにて、レイアウトからトランジスタ等の能動素子と配線抵抗，配線容量等の受動素子とからなる回路シミュレーション用の回路情報（パラメータ）を抽出する場合には、レイアウトに描かれた配線ピッチ（配線自体を含めた配線間隔）や配線面積占有率に応じて配線抵抗や配線容量を計算するための情報を上記ＬＰＥ（ツール）に与えておく必要がある。ＬＰＥに与える情報として必要なのは、各配線ピッチや配線面積占有率における仕上がりの配線スペースを含む配線構造である。
【０３２４】
これらの配線構造を抽出する従来手法として、各配線ピッチや配線面積占有率を振り分けて配線構造を作成し、その断面をＳＥＭ(Scanning Electron Microscope)写真にとり、各配線構造のdimension（寸法）を抽出することが行われている。しかしながら、配線をウエハ上面から観察すると、配線幅が場所によって異なっているため、平均的な配線幅を数が限られた断面SEM写真からは、精度よく抽出できない問題がある。例えば、第１メタル層では、配線端が周期的にうねっている、ラインエッジラフネス(line edge roughness)と呼ばれる現象が見られ、配線の場所によって、配線幅が異なる。配線幅の平均値を精度よく抽出するには、多数の断面ＳＥＭ写真が必要になり、非常に困難である。また、ウエハ上面から観察して配線幅をＳＥＭで捉えることはできるが、配線端はＳＥＭの測定条件により変化するため、ＬＰＥで要求される精度の配線容量を与えるための配線幅を抽出することは、ＳＥＭでは非常に困難であるという問題点があった。
【０３２５】
このように、各配線ピッチや配線面積占有率に依存した配線構造を抽出し、配線抵抗と配線容量の両者を再現する、精度良い手法が従来は無かった。以下で述べる実施の形態１７の配線特性の解析方法は、上記問題点を鑑みてなされたもので、配線容量と配線抵抗の配線ピッチや配線面積占有率依存性を考慮して、配線構造を精度良く抽出する手法を提供するものである。
【０３２６】
（配線特性の解析方法）
図２３で示した実施の形態６の配線特性の解析方法は、多層配線を絶縁分離する絶縁層の膜厚及び誘電率の推定値を正確に得る方法であった。実施の形態１７は配線容量に加え、配線抵抗をさらに測定することにより、より正確な配線形状を推定可能にした配線特性の解析方法である。
【０３２７】
図６０は実施の形態１７におけるＣＢＣＭ法の測定対象となる測定抵抗形成部を示す説明図である。同図に示すように、パッド１０１，１０２間に配線抵抗パターン１０３が設けられ、配線抵抗パターン１０３は中心部に抵抗部分１０３Ｒを有し、それ以外の領域はメッシュ状配線部１０３Ｍによって構成される。
【０３２８】
配線抵抗パターン１０３は図２１で示したノードＮ１で示された配線（所定の配線）に対応する配線抵抗パターンである。この配線抵抗パターン１０３の配線抵抗の測定は、既存のKelvin法（四端子法）で測定される。
【０３２９】
図６１は抵抗部分１０３Ｒの詳細を示す説明図である。同図に示すように、抵抗部分１０３Ｒは測定用配線パターン１０７及びダミーパターン１０８，１０９より構成される。
【０３３０】
測定用配線パターン１０７は、メッシュ状配線部１０３Ｍの配線幅に比べ十分狭い配線幅を有し、曲がりくねりながら蛇行形状を呈することにより所望の配線長さを実現している。そして、測定用配線パターン１０７は、隣接する左右のメッシュ状配線部１０３Ｍと電気的に接続される。メッシュ状配線部１０３Ｍは配線幅を測定用配線パターン１０７の配線幅よりも十分大きく形成することにより、メッシュ状配線部１０３Ｍの抵抗値は測定用配線パターン１０７と比べて十分無視できる値となり、抵抗測定対象として関与しないため、測定用配線パターン１０７の測定精度を向上させることができる。
【０３３１】
一方、ダミーパターン１０８，１０９は測定用配線パターン１０７及び配線抵抗パターン１０３とは電気的に分離されフローティング状態となるように形成され、ダミーパターン１０８は測定用配線パターン１０７の周辺に配置され、ダミーパターン１０９は測定用配線パターン１０７の隙間に形成される。
【０３３２】
この際、測定用配線パターン１０７は、測定抵抗条件である配線長さＷ１，配線幅ＷＬ、配線スペースＷＳ及び配線膜厚ＷＨは、測定容量形成部２で用いたノードＮ１の配線と同じになるように設定される。したがって、抵抗測定においては測定容量形成部２のノードＮ１と等価な構造が測定用配線パターン１０７として実現できるため、測定容量形成部２のノードＮ１の配線に適合した抵抗測定が可能となる。
【０３３３】
図６２は測定容量形成部２におけるＣＭＰプロセスに伴う斑点状のダミーパターンを示す説明図である。このＣＭＰダミーパターン１０４は測定容量形成部２の配線パターンの周辺に形成されるダミーのパターンを意味する。
【０３３４】
図６３はメッシュ状配線部１０３Ｍにおけるメッシュ状配線パターン１０５を示す説明図である。メッシュ状配線パターン１０５の配線の面積率は測定容量形成部２のＣＭＰダミーパターンの面積率と同程度になるように設定される。例えば、図６２で示したＣＭＰダミーパターン１０４の各斑点１０４ｐの形状が２×２（μｍ）の正方形状で、３．５μｍピッチで配線の面積率が３２％となる場合、メッシュ状配線パターン１０５を、例えば、横６μｍ及び縦４μｍで１μｍ幅の形状で構成すると配線の面積率は３１％とすることにより、同様な面積率を実現することができ、より精度の高い配線抵抗の測定が可能となる。
【０３３５】
さらに、図示しないが、実施の形態６の図２０で示した測定容量形成部２のノードＮ２１〜Ｎ２５配線に対応する第１〜第５の補助抵抗パターンを形成する。これら第１〜第５の補助抵抗パターンの配線抵抗パターン１０３に対応する位置関係は、ノードＮ１に対するノードＮ２１〜Ｎ２５の位置関係に等しい。そして、第１〜第５の補助抵抗パターンはそれぞれノードＮ２１〜Ｎ２５の配線と等価な形状で形成される。
【０３３６】
このように、配線抵抗パターン１０３、第１〜第５の補助抵抗パターンにより形成される測定抵抗形成部は、配線に関する諸条件を測定容量形成部２と同条件で形成することにより、２つの形成部間における配線及び絶縁膜の膜厚を厳密に一致させることができる。また、測定抵抗形成部の抵抗部分１０３Ｒ以外に寄生する抵抗を低減でき、抵抗測定精度を向上させることができる。なお、第１〜第５の補助抵抗パターンを設けない場合は、抵抗測定精度は幾分低下するが、測定抵抗形成部がノードＮ１の配線と測定抵抗条件が同じ構造の配線抵抗パターン１０３を少なくとも含めば本来の機能を発揮することはできる。
【０３３７】
図６４は実施の形態１７による配線特性の解析方法を示すフローチャートである。なお、図２１で示した測定容量形成部２は図２０で示した実施の形態６のＣＢＣＭ回路を用いて容量測定される。
【０３３８】
同図を参照して、ステップＳ２１でノードＮ１，ノードＮ２１〜Ｎ２５の配線形状（異なる配線間における配線間距離を含む）、ノードＮ１，ノードＮ２１間等の上下の配線層間の絶縁層６７の膜厚、絶縁層６７の（比）誘電率及び配線膜厚を含む配線特性を設定する。なお、図２１では、絶縁層６７を一括りにして示しているが、通常は配線層間で異なる絶縁層が設けられる多層構造となっており、絶縁層６７の形成高さによって実効的な誘電率も異なる。
【０３３９】
ステップＳ２２で、ステップＳ２１で設定した配線特性の内容で所定のシミュレーションを実行することにより、ノードＮ１とノードＮ２１〜Ｎ２５との間のカップリング容量Ｃc１〜Ｃc５及びノードＮ１の配線抵抗を非実測で求める。
【０３４０】
一方、ステップＳ２３では、図２１で示した多層配線構造を測定容量形成部２とした実施の形態６のＣＢＣＭ用回路を用いて、実施の形態６で説明したようにカップリング容量Ｃc１〜Ｃc５を実測で求める。
【０３４１】
他方、ステップＳ２４では、図６０で示した配線抵抗パターン１０３の抵抗値を既存のKelvin法（四端子法）を用いて実測する。
【０３４２】
そして、ステップＳ２５において、ステップＳ２２で得たカップリング容量Ｃc１〜Ｃc５のシミュレーション値と、ステップＳ２３で得たカップリング容量Ｃc１〜Ｃc５の実測値とを比較（第１の比較）するとともに、ステップＳ２２で得た配線抵抗のシミュレーション値と、ステップＳ２４で得た配線抵抗の実測値とを比較する（第２の比較）。
【０３４３】
ステップＳ２５の第１及び第２の比較結果が共に一致していれば、ステップＳ２１の設定値が正しいと判断し処理を終了し、不一致であればステップＳ２６に移行する。
【０３４４】
ステップＳ２６において、上下の配線層間の絶縁層６７の膜厚及び誘電率、配線膜厚等の配線特性を変更し、ステップＳ２１で再設定する。
【０３４５】
以降、ステップＳ２５で一致が検出されるまで、ステップＳ２１，Ｓ２２、Ｓ２５，Ｓ２６を繰り返す。なお、ステップＳ２３，Ｓ２４は一回の実測で良い。
【０３４６】
したがって、ステップＳ２５で一致が検出されると、絶縁層６７の膜厚及び誘電率に加え、ノードＮ１の配線の配線膜厚の推定値を正確に得ることができる。その結果、精度の高い配線特性の解析を行うことができる。
【０３４７】
このように、実施の形態１７の配線特性の解析方法では、配線膜厚を含む配線特性の精度の高い解析を行うことができる。
【０３４８】
図６５は図６４のステップＳ２６の変更処理の一例を示すフローチャートである。以下、同図を参照してその所定手順を説明する。
【０３４９】
ステップＳ３１において、実験計画表の一種であるBox-Behnken design (BBD)とCentral Composite Factorial (CCF) design と原点（すべての因子が水準0）を組み合わせた実験計画表を作成する。 
水準は{-1,0,1}の3水準でも、{-2,-1,0,1,2}の5水準でも、{-3,-2,-1,0,1,2,3}の7水準でも構わない。水準数は限定されない。水準0は設計値であり、通常、設計仕様書（Design Manual）に記載されている値である。各水準は、設計値からのずれを表す。符号は設計値からのずれが、正方向か負方向か、すなわち各水準が設計値より大きいか小さいかを示している。例えば、5水準{-2,-1,0,1,2}において、１水準の変動率を5%とすると、-2は-10%、-1は-5%、0は0%、+1は+5%、+2は+10%に相当する。
【０３５０】
図６６は、配線構造の断面を模式的に示した説明図である。図６６に示すように、下部電極１１７上に絶縁膜１１６〜１１１が順に形成され、絶縁膜１１１上に上部電極１２０が形成される。配線層１１８は絶縁膜１１３内に上部の配線幅が下部より広くなるテーパー状に形成される。配線層１１８の上部が絶縁膜１１２に接している。
【０３５１】
バリアメタル層１１９は配線層１１８の側面及び底面を覆うように絶縁膜１１３及び１１４内に形成される。バリアメタル層１１９の上面が絶縁膜１１２に接し、底面が絶縁膜１１５に接している。
【０３５２】
このような構成において、因子Ｖ１〜Ｖ１０は、以下のように決定される。絶縁膜厚Ｖ１：絶縁膜１１１の膜厚、絶縁膜厚Ｖ２：絶縁膜１１２の膜厚、絶縁膜厚Ｖ３：絶縁膜１１３の膜厚、絶縁膜厚Ｖ４：絶縁膜１１４の膜厚、絶縁膜厚Ｖ５：絶縁膜１１５の膜厚、絶縁膜厚Ｖ６：絶縁膜１１６の膜厚、配線幅Ｖ７：配線層１１８の配線幅、配線スペースＶ８：配線層１１８，１１８の上部間のスペース、バリアメタル膜厚Ｖ９：バリアメタル層１１９の膜厚、テーパー角Ｖ１０：配線層１１８の底面から上面にかけて延びる側面の角度となる。
【０３５３】
このように、配線構造を表現する因子には、配線幅、配線スペース、配線膜厚をはじめ、配線のテーパー角、バリアメタルの膜厚や、各絶縁膜厚や誘電率（比誘電率）がある。  ここでは、一例として、比誘電率は固定値を用い、それ以外は、上述したように、それぞれの因子をＶ１〜Ｖ１０と表現する。
【０３５４】
次に、ステップＳ３２の寄生容量及び寄生抵抗を求める処理に移行する。ステップＳ３２において、図６６に示した１０の因子Ｖ１〜Ｖ１０を実験計画表に従って変動させる。以下、その詳細を説明する。
【０３５５】
図６７は、３水準、１０因子のBox-Behnken design による実験計画表を示す説明図である。図６７示した実験計画表がステップＳ３２で用いられる。
【０３５６】
１水準の変動率を10%とすると、例えば、図６７の実験計画表で示した配線構造１では、因子Ｖ１とＶ２が設計値からのずれが-10%の厚さであり、因子V3,V4,V6,V8,V9,V10が設計値のままであり、因子V5とV7が設計値からのずれ-10%の厚さである。各配線構造を実験計画表に従って作成し、それに対応する寄生容量と寄生抵抗を、例えば、電磁界シミュレーションで計算する。
【０３５７】
つぎに、ステップＳ３３において、各配線構造因子を引数として、寄生容量と寄生抵抗を与える応答曲面関数 (Response Surface Function；ＲＳＦ) を求める。例えば、応答曲面関数を２次多項式で表現すると、つぎの(55)式で与えられる。
【０３５８】
【数５５】
2004245826.tif 000057
【０３５９】
ただし、ａ0,..,ai, ...., aij, ..は、応答曲面関数の係数、xi，xjは設計値で規格化した因子である。したがって、xiの変動範囲は、-1から+1である。また、例えば、配線容量の応答曲面関数を求める際に、因子を規格化するにあたって、図６６に示す 層間絶縁膜の膜厚 V1,V2,V5,V6に関する因子と配線スペースに関する因子V8は、規格化した値の逆数を用いる。すなわち、設計値をそれぞれ、D1,D2,D5,D6,D8とすると、ｘ1＝Ｄ１／Ｖ１, ｘ2＝Ｄ２／Ｖ２, ｘ5＝Ｄ５／Ｖ５, ｘ6＝Ｄ６／Ｖ６, ｘ8＝Ｄ８／Ｖ８となる。
【０３６０】
これは、配線容量が電極間の距離に反比例するためである。一方、配線が形成される絶縁膜に関する因子V3,V4は普通に規格する。すなわち、設計値をそれぞれ、D3,D4とすると、ｘ3＝Ｖ３／Ｄ３, ｘ4＝Ｖ４／Ｄ４である。これは、同層間の配線容量が配線膜厚(=V3+V4)に比例するからである。
【０３６１】
その他の因子の規格化は任意である。この規格化の仕方で因子を決めた方が、すべての因子を通常の規格化して決めた場合に比べて、ＲＳＦの精度が良いことが経験的に知られている。また、配線抵抗の応答曲面関数を求める際には、これとは別の規格化を用いてもよい。
【０３６２】
ＲＳＦの係数aは、各配線構造に対して、配線容量、あるいは、配線抵抗のシミュレーション値を再現するように抽出する。抽出アルゴリズムは、一般に使われているものであり、ここでは、例えば、非線形最小二乗法(Modified Levenberg-Marquardt法）を使用している。
【０３６３】
つぎに、ステップＳ３４において、配線抵抗と配線容量の応答曲面関数ＲＳＦの左辺に、それぞれの配線構造に対応して、ＣＢＣＭ法による配線容量の実測値Ｄ１６と四端子法による配線抵抗の実測値Ｄ１７を与えて、両者を同時に満たす配線構造因子V1〜V10を探索する。ステップＳ３４において非破壊とあるのは、配線構造の断面SEM写真から配線の各膜厚や配線幅や配線スペースやバリアメタルの膜厚や配線のテーパー角を抽出するのとは異なり、ウエハを割らずに配線抵抗と配線容量から配線構造を抽出するという意味である。
【０３６４】
探索エンジンとしては、公知の最適化アルゴリズムを使えばよく、例えば、Simulated Annealing（シミュレーティッド  アニーリング）やGenetic Algorithm（遺伝的アルゴリズム）を使用している。
【０３６５】
そして、ステップＳ３５において、配線抵抗値と配線容量値を同時に満たす配線構造因子V1〜V10を一括して抽出する。
【０３６６】
以上の例では、ある一つの配線層の一種類パターン（配線幅と配線スペースの組み合わせ）の構造探索を示したが、一つの配線層に複数の種類のパターンがあり、かつ、それが複数の配線層に対して存在する場合に、複数種のパターンに対し配線構造探索を一括して行ってもよい。
【０３６７】
（配線抵抗と配線容量を一括して抽出するメリット）
図６８は隣接する配線モデルを示す説明図である。同図に示すように、２本の金属配線１２１，１２２が配線スペースＷＳ間隔をおいて形成されている。金属配線１２２の配線抵抗Ｒは、配線幅をＷＬ、配線スペースをＷＳ、配線膜厚をＷＨ、配線の長さ（奥行き方向）をＷ１、抵抗率をρとすると、次の(56)式で与えられる。
【０３６８】
【数５６】
2004245826.tif 000058
【０３６９】
(56)式から、配線構造因子のうち、配線抵抗Ｒは、配線幅ＷＬと配線膜厚ＷＨに比例して、感度が高いことがわかる。
【０３７０】
一方、配線寄生容量のうち支配的な同層間配線容量Ｃは、誘電率をεとすると、次の(57)式で与えられる。
【０３７１】
【数５７】
2004245826.tif 000059
【０３７２】
(57)式から、配線容量Ｃは配線膜厚ＷＨに比例し、配線スペースＷＳに反比例して、感度が高いことがわかる。
【０３７３】
配線容量Ｃは、配線構造因子ＷＬ、ＷＨ、ＷＳのうち、配線幅ＷＬに対してだけ感度がなく、配線幅ＷＬの抽出精度が悪くなる。これは、配線容量だけから抽出した配線構造を用いて配線抵抗を計算すると、実測の配線抵抗を再現する精度が低くなることを意味している。
【０３７４】
一方、配線抵抗は、配線スペースＷＳに対してだけ感度がなく、配線スペースＷＳの抽出精度が悪くなる。これは、配線抵抗だけから抽出した配線構造を用いて配線容量を計算すると、実測の配線容量を再現する精度が低くなることを意味している。
【０３７５】
したがって、配線構造因子ＷＬ、ＷＨ、ＷＳの全てを精度よく抽出するには、配線抵抗と配線容量を同時に満たすように一括して配線構造因子を抽出した方がよい。
【０３７６】
以上の実施の形態１７において、シリコン基板の代わりにSOI(Silicon On Insulator)基板、SON (Silicon On Nothing) 基板、GaN基板、GaAs基板、InP基板等の化合物半導体基板を用いても、実測の配線容量と配線抵抗を精度よく再現する配線構造を抽出する手法を適用することができる。
【０３７７】
＜実施の形態１８＞
（前提）
半導体素子の微細化に伴い、回路シミュレータの一つであるＳＰＩＣＥ(Simulation Program with Intergrated Circuit Emphasis)で用いるＳＰＩＣＥパラメータのＡＣ検証精度が種々の阻害要因により劣化することがある。阻害要因としては、トランジスタ以外の寄生容量の増加（第１の阻害要因）と、トランジスタ形状（活性領域、ゲート、コンタクト形状等）の理想値からのずれ（マスクの重ね合わせずれ含む）による誤差要因の増大（第２の阻害要因）とが挙げられる。
【０３７８】
標準セルに占める配線容量（多層配線間容量、コンタクト-多層配線間容量、コンタクト-ゲート間容量）の割合は非常に大きくなってきている。
【０３７９】
例えば90nmのテクノロジ世代では、セルの駆動能力にも依存するが、20〜50％の割合を占めている。
【０３８０】
またトランジスタ形状に関しては、正確には断面ＳＥＭによる観察が必要であるが、ウエハーを破壊する必要があること、並びに解析に時間がかかることが難点である。
【０３８１】
ＳＰＩＣＥパラメータのＡＣ検証では、一般的にリングオシレータを用いてその発振周波数等を検証することにより行われる。リングオシレータの負荷としては、（A）駆動セルドレイン接合容量、（B） 駆動セルドレインと負荷セルゲートを結ぶ配線容量（多層配線間容量、コンタクト-多層配線間容量、コンタクト-ゲート間容量）、（C） 負荷セルゲート容量の３種類の寄生容量が存在するが、（B）の寄生容量は上記第１の阻害要因に、（A）、（C）の寄生容量は上記第２の阻害要因に各々対応する。（A）、（B）、（C）の３種類を寄生容量を分離して測定しなくても、（A）、（B）、（C）のトータルの容量でモデル（SPICE/LPE（Layout Parameter Extraction））と実測がどの程度のずれ量であるかの情報が把握できれば、その情報に基づくことにより高精度にＳＰＩＣＥパラメータのＡＣ検証を行うことが可能である。
【０３８２】
（実施の形態１８のＣＢＣＭ用回路）
図６９はこの発明の実施の形態１８であるＣＢＣＭ用回路を示す回路図である。同図に示すように、実施の形態１８のＣＢＣＭ用回路はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とのドレイン間の端子Ｐ１にリングオシレータを構成するリング負荷部１５０が接続される。
【０３８３】
リング負荷部１５０はＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５とからなる第１のインバータと、ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６とからなる第２のインバータから構成される。
【０３８４】
ＰＭＯＳトランジスタＭＰ５のソース及びゲートはパッド１５１に電気的に接続され、ＮＭＯＳトランジスタＭＮ５のソース及びゲートはパッド５５に接続される。ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のドレイン間の端子Ｐ１１はＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６の共通ゲート端子である端子Ｐ１２に接続され、ＰＭＯＳトランジスタＭＰ６のソースはパッド１５１に接続され、ＮＭＯＳトランジスタＭＮ６のソースはパッド５５に接続される。パッド１５１には電位ＮＷ（電源電位Ｖｄｄに固定）が付与される。また、パッド１５１の代わりにパッド５１を用いることもできる。
【０３８５】
なお、ＰＭＯＳトランジスタＭＰ１及びＭＰ２、ＮＭＯＳトランジスタＭＮ１及びＭＮ２は、パッド５１〜５６、電流計６１，６２等は図１で示した実施の形態１のＣＢＣＭ用回路と同様であるため、説明を省略する。また、端子Ｐ３には実施の形態１と同様にダミー容量（図６９では図示せず）が付随している。
【０３８６】
また、リング負荷部１５０は上述した３つの寄生容量（A）,（B）,（C）を測定するために形成されるものであるため、実際のリングオシレータにより奇数段のインバータを設ける、最終段のインバータの出力を初段のインバータの入力に帰還される等の回路構成にはしていない。
【０３８７】
このような構成において、初段のインバータ（第１のインバータ）を構成するＰＭＯＳトランジスタＭＰ５のゲートはパッド１５１に電源電位Ｖｄｄに固定され、ＮＭＯＳトランジスタＭＮ５のゲートはパッド５５によって接地電位に固定される。
【０３８８】
したがって、ＮＭＯＳトランジスタＭＮ５に流れる電流ＩＮ５はリーク電流以外流れず、実質的に“０”とみなすことができる。
【０３８９】
一方、従来はＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲートを共通に接続することになり、フローティング状態でリング負荷部の駆動部を形成するのが一般的であったため、ＣＢＣＭ法による容量測定期間中において、電位ＮＷが電源電位Ｖｄｄに立ち上がる際、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲート・ソース間容量により過渡的にゲート電位が電位ＮＷに追随した結果、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲート端子が中間電位になり、ＮＭＯＳトランジスタＭＮ５に“０”でない電流ＩＮ５が流れてしまう問題点があった。
【０３９０】
しかしながら、実施の形態１８では、上述したように、ＮＭＯＳトランジスタＭＮ５に流れる電流ＩＮ５は実質的に“０”であるため上記問題点が解消できている。
【０３９１】
したがって、リング負荷部１５０におけるＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のドレイン接合容量（駆動側ドレイン接合容量）と、端子Ｐ１１，Ｐ１２間の配線容量（駆動側ドレインと負荷側のゲートを結ぶ配線容量）と、ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６のゲート容量（負荷側のゲート容量）との総和であるリング負荷部１５０に付随する寄生容量をＣＢＣＭ法により精度良く検出することができ、その結果、高精度なＳＰＩＣＥパラメータのＡＣ検証が可能となる。
【０３９２】
図７０は図６９で示したＣＢＣＭ用回路を実現するためのレイアウト構成を示す説明図である。同図に示すように、リング負荷部１５０において、ＰＭＯＳトランジスタＭＰ５及びＭＰ６はＮウェル領域１３０内に、ＮＭＯＳトランジスタＭＮ５及びＭＮ６はＰウェル領域１２９内に形成される。
【０３９３】
ＰＭＯＳトランジスタＭＰ５はＮウェル領域１３０内に形成されたＰ型活性領域１３１及びゲート電極領域１３３により形成される。そして、ＰＭＯＳトランジスタＭＰ５のソース及びゲート電極領域１３３はコンタクトホール１４６及び１４７を介して第１層配線領域１３５に共通に電気的に接続され、ドレインはコンタクトホール１４６を介して第１層配線領域１３６に電気的に接続される。第１層配線領域１３６はコンタクトホール１４８を介して第２層配線領域１３９に電気的に接続される。
【０３９４】
ＰＭＯＳトランジスタＭＰ６はＮウェル領域１３０内に形成されたＰ型活性領域１３１及びゲート電極領域１３４により形成される。そして、ＰＭＯＳトランジスタＭＰ６のソースはコンタクトホール１４６を介して第１層配線領域１３５に電気的に接続され、ゲート電極領域１３４はコンタクトホール１４７を介して第１層配線領域１３６に電気的に接続され、ドレインはコンタクトホール１４６を介して第１層配線領域１３７に電気的に接続される。
【０３９５】
ＮＭＯＳトランジスタＭＮ５はＰウェル領域１２９内に形成されたＮ型活性領域１３２及びゲート電極領域１３３により形成される。そして、ＮＭＯＳトランジスタＭＮ５のソース及びゲート電極領域１３３はコンタクトホール１４６及び１４７を介して第１層配線領域１３８に共通に電気的に接続され、ドレインはコンタクトホール１４６を介して第１層配線領域１３６に電気的に接続される。
【０３９６】
ＮＭＯＳトランジスタＭＮ６はＰウェル領域１２９内に形成されたＮ型活性領域１３２及びゲート電極領域１３４により形成される。そして、ＮＭＯＳトランジスタＭＮ６のソースはコンタクトホール１４６を介して第１層配線領域１３８に電気的に接続され、ゲート電極領域１３４はＰＭＯＳトランジスタＭＰ６と共有し、ドレインはコンタクトホール１４６を介して第１層配線領域１３７に電気的に接続される。
【０３９７】
一方、ＰＭＯＳトランジスタＭＰ２はＮウェル領域１３０内に形成され、Ｐ型活性領域１３１及びゲート電極領域１３３により構成され、ソースはコンタクトホール１４６を介して第１層配線領域１４０に電気的に接続され、ドレインはコンタクトホール１４６を介して第１層配線領域１４２に電気的に接続される。
【０３９８】
ＮＭＯＳトランジスタＭＮ２はＰウェル領域１２９内に形成され、Ｎ型活性領域１３２及びゲート電極領域１３３により構成され、ソースはコンタクトホール１４６を介して第１層配線領域１４１に電気的に接続され、ドレインはコンタクトホール１４６を介して第１層配線領域１４２に電気的に接続される。そして、第１層配線領域１４２はコンタクトホール１４８を介して第２層配線領域１３９に電気的に接続される。
【０３９９】
なお、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のレイアウト構造は基本的にＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２と同様であり、第１層配線領域１４０ｂ〜１４２ｂ及び第２層配線領域１３９ｂは第１層配線領域に１４０〜１４２及び第２層配線領域１３９に対応する配線である。また、図７０では、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲートを共通接続する構成、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートを共通接続する構成は省略されている。
【０４００】
また、図７０では図示を省略したが、ＰＭＯＳトランジスタＭＰ５及びＭＰ６並びにＮＭＯＳトランジスタＭＮ５及びＭＮ６と等価のレイアウト構成を、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１の第２層配線領域１３９ｂ側に、第２層配線領域１３９ｂに電気的接続させることなくダミーパターンとして形成することにより、端子Ｐ１側と同内容のダミー寄生容量を端子Ｐ３側にも付随させることができる。
【０４０１】
このようなレイアウト構成を採ることにより、図６９で示したＣＢＣＭ用回路を実現することができる。このレイアウト構造は、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲートを共有させた従来のレイアウト構造に対し、ゲート構造を分離させることにより実現している。すなわち、上記従来のレイアウト構造から、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５のゲート構造及びそれに関連するコンタクトホールの形成位置を変えることにより、実現することができる。
【０４０２】
さらに、リングオシレータの第１及び第２のインバータ間を結ぶ配線（図６９の配線部分Ｌ１２，図７０の第１層配線領域１３６に相当）が長い場合には、端子Ｐ１１，端子Ｐ１２間に配線抵抗用のＴＥＧを挿入可能な配線形状キャラクタライズ（抽出）機能を、ＣＢＣＭ用回路として同一チップ上に搭載することで、ＬＰＥの精度を理論上“０”にすることができる効果を奏する。
【０４０３】
＜その他＞
上述した実施の形態１０等において、シリコン基板１０に代えて、ＳｉＣ基板、ＳＯＮ（Silicon On Nothing）基板、ＧａＮ基板、ＧａＡｓ基板、ＩｎＰ基板等の半導体基板を用いても、同様にしてカップリング容量Ｃsti等を測定することができる。
【０４０４】
また、ＣＢＣＭ用回路を構成するトランジスタとしてＭＯＳトランジスタを示したがスイッチング機能を有する素子であれば任意に代用可能であり、材質等は問わない。例えば、カーボンナノチューブに形成されたトランジスタを用いても構わない。さらに、素子分離領域としてＳＴＩ領域を用いたが、ＬＯＣＯＳ等の他の素子分離法による素子分離領域を形成してもよい。本発明は、素子分離構造の種別に関係なく、素子分離領域を挟んで寄生する容量を測定することができる。
【０４０５】
また、上述した実施の形態では、ＳＴＩ領域で分離される活性領域として拡散領域と示したが、拡散領域はＮ型不純物拡散領域（界面でのＰＮ接合の形成の有無は問わない）、Ｐ型不純物拡散領域（界面でのＰＮ接合の形成の有無は問わない）のいずれを用いても良い。また、活性領域として不純物拡散領域を形成しなくてもよい。さらに、不純物拡散領域上に金属シリサイド（ＮｉＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2、ＰｔＳｉ2、ＭｏＳｉ2、ＺｒＳｉ2等）を形成してもしなくても、この発明の効果を奏するのは言うまでもない。
【図面の簡単な説明】
【０４０６】
【図１】この発明の実施の形態１であるＣＢＣＭ用回路の構成を示す回路図である。
【図２】実施の形態１のＣＢＣＭ用回路動作を示すタイミング図である。
【図３】測定配線あるいはダミー配線の具体例を示す平面図である。
【図４】図３のＡ−Ａ′断面を示す断面図である。
【図５】実施の形態２のＣＢＣＭ用回路の構成をウェル領域との関係で模式的に示した説明図である。
【図６】図５のＣＢＣＭ用回路で用いるＮＭＯＳトランジスタの断面構造を示す断面図である。
【図７】図６のウェル構造を簡易的に示す説明図である。
【図８】実施の形態３のＣＢＣＭ用回路で用いられるトランジスタ構造を示す断面図である。
【図９】実施の形態４のＣＢＣＭ用回路の第１の回路における測定容量形成部の構成を示す回路図である。
【図１０】実施の形態４の第１の回路の測定容量形成部の内部構成を示す平面図である。
【図１１】図１０のＸ１−Ｘ１′断面構造を示す断面図である。
【図１２】実施の形態４のＣＢＣＭ用回路の第２の回路における測定容量形成部の構造を示す平面図である。
【図１３】図１２のＸ２−Ｘ２′断面構造を示す断面図である。
【図１４】実施の形態５のＣＢＣＭ用回路の第１の回路の回路構成を示す回路図である。
【図１５】実施の形態５の第１の回路の測定容量形成部の構造を示す平面図である。
【図１６】図１５のＹ１−Ｙ１′断面構造を示す断面図である。
【図１７】実施の形態５の第２の回路の測定容量形成部の第２の構造を示す平面図である。
【図１８】図１７のＹ２−Ｙ２′断面構造を示す断面図である。
【図１９】実施の形態５の第１の回路の測定容量形成部の他の態様を示す平面図である。
【図２０】この発明の実施の形態６であるＣＢＣＭ用回路の構成を示す回路図である。
【図２１】実施の形態６における測定容量形成部の一例を示す断面図である。
【図２２】実施の形態６のＣＢＣＭ用回路の動作を示すタイミング図である。
【図２３】実施の形態６のＣＢＣＭ用回路を用いた配線特性の解析方法を示すフローチャートである。
【図２４】実施の形態７のデコーダの他の構成を示す回路図である。
【図２５】実施の形態８の回路構成を模式的に示す説明図である。
【図２６】実施の形態８の測定容量形成部の第１の状態を示す断面図である。
【図２７】実施の形態８の測定容量形成部の第２の状態を示す断面図である。
【図２８】実施の形態８のＣＢＣＭ用回路を用いた配線特性の解析方法を示すフローチャートである。
【図２９】この発明の実施の形態９のＣＢＣＭ用補助回路の回路構成を模式的に示す説明図である。
【図３０】実施の形態９の測定容量形成部の第１の状態を示す断面図である。
【図３１】実施の形態９の測定容量形成部の第２の状態を示す断面図である。
【図３２】この発明の実施の形態１０のＣＢＣＭ用回路のＴＥＳＴ回路の回路構成を模式的に示す説明図である。
【図３３】実施の形態１０のＴＥＳＴ回路の測定容量形成部の第１の状態を示す断面図である。
【図３４】実施の形態１０のＴＥＳＴ回路の測定容量形成部の第２の状態を示す断面図である。
【図３５】実施の形態１０のＲＥＦ回路の回路構成を模式的に示す説明図である。
【図３６】実施の形態１０のＲＥＦ回路の測定容量形成部の第１の状態を示す断面図である。
【図３７】実施の形態１０のＲＥＦ回路の測定容量形成部の第２の状態を示す断面図である。
【図３８】実施の形態１１のＴＥＳＴ回路の測定容量形成部の第１の状態を示す断面図である。
【図３９】実施の形態１１のＴＥＳＴ回路の測定容量形成部の第２の状態を示す断面図である。
【図４０】実施の形態１１のＲＥＦ回路の測定容量形成部の第１の状態を示す断面図である。
【図４１】実施の形態１１のＲＥＦ回路の測定容量形成部の第２の状態を示す断面図である。
【図４２】実施の形態１２のＴＥＳＴ回路の測定容量形成部の第１の状態を示す断面図である。
【図４３】実施の形態１２のＴＥＳＴ回路の測定容量形成部の第２の状態を示す断面図である。
【図４４】実施の形態１２のＲＥＦ回路の測定容量形成部の第１の状態を示す断面図である。
【図４５】実施の形態１２のＲＥＦ回路の測定容量形成部の第２の状態を示す断面図である。
【図４６】実施の形態１３のＴＥＳＴ回路の測定容量形成部の第１の状態を示す断面図である。
【図４７】実施の形態１３のＴＥＳＴ回路の測定容量形成部の第２の状態を示す断面図である。
【図４８】実施の形態１３のＲＥＦ回路の測定容量形成部の第１の状態を示す断面図である。
【図４９】実施の形態１３のＲＥＦ回路の測定容量形成部の第２の状態を示す断面図である。
【図５０】実施の形態１４のＴＥＳＴ回路の測定容量形成部の第１の状態を示す断面図である。
【図５１】実施の形態１４のＴＥＳＴ回路の測定容量形成部の第２の状態を示す断面図である。
【図５２】実施の形態１４のＲＥＦ回路の測定容量形成部の第１の状態を示す断面図である。
【図５３】実施の形態１４のＲＥＦ回路の測定容量形成部の第２の状態を示す断面図である。
【図５４】の実施の形態１５のＣＢＣＭ用回路のＴＥＳＴ回路の回路構成を模式的に示す説明図である。
【図５５】図５４のＥ−Ｅ断面の断面構造を示す断面図である。
【図５６】実施の形態１５のＣＢＣＭ用回路のＲＥＦ回路の回路構成を模式的に示す説明図である。
【図５７】実施の形態１６のＣＢＣＭ用回路のＴＥＳＴ回路の回路構成を模式的に示す説明図である。
【図５８】図５７のＧ−Ｇ断面の断面構造を示す断面図である。
【図５９】実施の形態１６のＣＢＣＭ用回路のＲＥＦ回路の回路構成を模式的に示す説明図である。
【図６０】実施の形態１７におけるＣＢＣＭ法の測定対象となる測定抵抗形成部を示す説明図である。
【図６１】図６０の抵抗部分の詳細を示す説明図である。
【図６２】測定容量形成部におけるＣＭＰダミーパターンを示す説明図である。
【図６３】メッシュ状配線パターンを示す説明図である。
【図６４】実施の形態１７による配線特性の解析方法を示すフローチャートである。
【図６５】図６４の変更処理ステップの一例を示すフローチャートである。
【図６６】配線構造の断面を模式的に示した説明図である。
【図６７】実験計画表を示す説明図である。
【図６８】隣接する配線モデルを示す説明図である。
【図６９】この発明の実施の形態１８であるＣＢＣＭ用回路を示す回路図である。
【図７０】図６９で示したＣＢＣＭ用回路を実現するためのレイアウト構成を示す説明図である。
【符号の説明】
【０４０７】
１，５  デコーダ、２〜７，８Ｔ，８Ｒ，９Ｔ，９Ｒ，９１Ａ，９１Ｂ，９２Ａ，９２Ｂ  （補助）測定容量形成部、１０  シリコン基板、１１  ＳＯＩ基板、１２，１２Ａ〜１２Ｄ  ＳＴＩ領域、１３  拡散領域、１５Ａ〜１５Ｄ  拡散領域、６１〜６３，７０  電流計、１０３  配線抵抗パターン、１０３Ｍ  メッシュ状配線部、１０３Ｒ  抵抗部分、１５０  リング負荷部、ＭＮ１〜ＭＮ６，ＭＮ３１〜ＭＮ３５，ＭＮ４１〜ＭＮ４５  ＮＭＯＳトランジスタ、ＭＰ１，ＭＰ２，ＭＰ５，ＭＰ６  ＰＭＯＳトランジスタ、Ｎ１〜Ｎ３，ＮＡ，ＮＢ  （測定対象）ノード、Ｐ１〜Ｐ３，Ｐ１１，Ｐ１２，Ｐ２１〜Ｐ２５  端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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