(57)【要約】【課題】複数の異なるサイズの半導体チップのパッケージングを行うことが可能なリードフレーム等を提供する。【解決手段】このリードフレーム１は、枠状のランド部２と、半導体チップを搭載するためのダイパッド部１１と、ダイパッド部１１がランド部２の中央付近に位置するように支持する第１〜第４の支持部７〜１０と、ランド部２の中心側を上底とし、辺側を下底とする台形状の第１〜第４の領域内に形成された第１〜第４群のリード材であって、一端がランド部２に固着され、他端が第１〜第４の領域の上底又は斜辺に沿うとともに、少なくとも他端側においてそれぞれ平行となっている第１〜第４群のリード材３〜６とを具備する。【選択図】  図１
2004253706.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップのパッケージングに用いるためのリードフレームであって、
枠状のランド部と、
半導体チップを搭載するためのダイパッド部と、
前記ランド部の四隅に形成され、前記ダイパッド部が前記ランド部の枠内に位置するように前記ダイパッド部を支持する第１〜第４の支持部と、
第１〜第４群のリード材であって、一方の端部が前記ランド部に固着され、他方の端部がそれぞれの群において互いに平行となっている前記第１〜第４群のリード材と、
を具備するリードフレーム。
【請求項２】
前記第１〜第４群のリード材が、前記ランド部の中心側を上底とし、辺側を下底とする台形状の第１〜第４の領域内に形成され、前記第１〜第４群のリード材の他方の端部が前記第１〜第４の領域の上底又は斜辺に沿うように形成されている、請求項１記載のリードフレーム。
【請求項３】
請求項１又は２記載のリードフレームを用いた半導体装置の製造方法であって、
パッケージング対象である半導体チップのサイズに応じて前記第１〜第４群のリード材をカットするステップ（ａ）と、
前記半導体チップを前記ダイパッド部に搭載するステップ（ｂ）と、
前記第１〜第４群のリード材と前記半導体チップとを接続する複数のワイヤをボンディングするステップ（ｃ）と、
前記第１〜第４群のリード材を外部回路に接続するために用いられる端子を前記ランド部に取り付けるステップ（ｄ）と、
前記リードフレーム及び前記半導体チップを封入するステップ（ｅ）と、
を具備する半導体装置の製造方法。
【請求項４】
半導体チップのパッケージングに用いるためのパッケージング部材であって、
半導体チップを搭載するための基板と、
前記基板の一方の面上に形成された第１〜第４群の端子と、
前記基板内に形成され、前記第１〜第４群の端子にそれぞれ接続された第１〜第４群の配線パターンと、
前記基板の他方の面上に形成された第５〜第８群の配線パターンであって、一方の端部が前記第１〜第４群の配線パターンにそれぞれ接続され、他方の端部がそれぞれの群において互いに平行となっている前記第５〜第８群の配線パターンと、
を具備するパッケージング部材。
【請求項５】
前記第５〜第８群の配線パターンが、前記基板の中心側を上底とし、辺側を下底とする台形状の第１〜第４の領域内に形成され、前記第５〜第８群のリード材の他方の端部が前記第１〜第４の領域の上底又は斜辺に沿うように形成されている、請求項４記載のパッケージング部材。
【請求項６】
請求項４又は５記載のパッケージング部材を用いた半導体装置の製造方法であって、
パッケージング対象である半導体チップのサイズに応じて前記第５〜第８群の配線パターンをカットするステップ（ａ）と、
前記半導体チップを前記基板上に搭載するステップ（ｂ）と、
前記第５〜第８群の配線パターンと前記半導体チップとを接続する複数のワイヤをボンディングするステップ（ｃ）と、
前記パッケージング部材の他方の面及び前記半導体チップを封入するステップ（ｄ）と、
を具備する半導体装置の製造方法。
【請求項７】
請求項３又は６記載の半導体装置の製造方法によって製造された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体チップのパッケージング部材について、図１８を参照しながら説明する。図１８に示すように、従来の半導体チップのパッケージング部材１０１は、半導体チップを搭載するための基板１０２を具備する。
基板１０２には、基板１０２の中心側を上底、基板１０２の辺側を下底とする台形状の第１〜第４の領域が設けられており、基板１０２の一方の面であって第１〜第４の領域内には、第１〜第４群のリード材１０３〜１０６が形成されている。第１〜第４群のリード材１０３〜１０６は、基板１０２の中心側から放射状に形成されている。
【０００３】
基板１０２の中央部には、半導体チップ１１１が配置されており、第１〜第４群のリード材１０３〜１０６と半導体チップ１１１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ１０７〜１１０によって接続されている。
【０００４】
このような従来の半導体チップのパッケージング部材は、パッケージング対象である半導体チップのサイズに合わせて設計及び製造されており、複数の異なるサイズの半導体チップのパッケージングに用いることができなかった。
【０００５】
ところで、半導体チップを搭載するためのリードフレーム等が知られている（例えば、特許文献１参照）。
【０００６】
しかしながら、特許文献１に掲載されたリードフレームは、リフロークラック耐性を向上させ、半導体チップを良好に搭載することができるものであり、複数の異なるサイズの半導体チップを搭載することができるものではない。
【０００７】
【特許文献１】
特開２０００−４９２７２号公報（第１頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数の異なるサイズの半導体チップのパッケージングに用いることができるリードフレームを提供することを第１の目的とする。また、本発明は、複数の異なるサイズの半導体チップのパッケージングに用いることができるパッケージング部材を提供することを第２の目的とする。さらに、本発明は、そのようなリードフレーム又はパッケージング部材を用いた半導体装置の製造方法を提供することを第３の目的とする。また、本発明は、そのような半導体装置の製造方法によって製造された半導体装置を提供することを第４の目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るリードフレームは、半導体チップのパッケージングに用いるためのリードフレームであって、枠状のランド部と、半導体チップを搭載するためのダイパッド部と、ランド部の四隅に形成され、ダイパッド部がランド部の枠内に位置するようにダイパッド部を支持する第１〜第４の支持部と、第１〜第４群のリード材であって、一方の端部がランド部に固着され、他方の端部がそれぞれの群において互いに平行となっている第１〜第４群のリード材とを具備する。
【００１０】
ここで、第１〜第４群のリード材が、ランド部の中心側を上底とし、辺側を下底とする台形状の第１〜第４の領域内に形成され、第１〜第４群のリード材の他方の端部が第１〜第４の領域の上底又は斜辺に沿うように形成されていることとしても良い。
【００１１】
また、本発明の第１の観点に係る半導体装置の製造方法は、上記リードフレームを用いた半導体装置の製造方法であって、パッケージング対象である半導体チップのサイズに応じて第１〜第４群のリード材をカットするステップ（ａ）と、半導体チップをダイパッド部に搭載するステップ（ｂ）と、第１〜第４群のリード材と半導体チップとを接続する複数のワイヤをボンディングするステップ（ｃ）と、第１〜第４群のリード材を外部回路に接続するために用いられる端子をランド部に取り付けるステップ（ｄ）と、リードフレーム及び半導体チップを封入するステップ（ｅ）とを具備する。
【００１２】
また、本発明に係る半導体チップのパッケージング部材は、半導体チップのパッケージングに用いるためのパッケージング部材であって、半導体チップを搭載するための基板と、基板の一方の面上に形成された第１〜第４群の端子と、基板内に形成され、第１〜第４群の端子にそれぞれ接続された第１〜第４群の配線パターンと、基板の他方の面上に形成された第５〜第８群の配線パターンであって、一方の端部が第１〜第４群の配線パターンにそれぞれ接続され、他方の端部がそれぞれの群において互いに平行となっている第５〜第８群の配線パターンとを具備する。
【００１３】
ここで、第５〜第８群の配線パターンが、基板の中心側を上底とし、辺側を下底とする台形状の第１〜第４の領域内に形成され、第５〜第８群のリード材の他方の端部が第１〜第４の領域の上底又は斜辺に沿うように形成されていることとしても良い。
【００１４】
また、本発明の第２の観点に係る半導体装置の製造方法は、上記パッケージング部材を用いた半導体装置の製造方法であって、パッケージング対象である半導体チップのサイズに応じて第５〜第８群の配線パターンをカットするステップ（ａ）と、半導体チップを基板上に搭載するステップ（ｂ）と、第５〜第８群の配線パターンと半導体チップとを接続する複数のワイヤをボンディングするステップ（ｃ）と、パッケージング部材の他方の面及び半導体チップを封入するステップ（ｄ）とを具備する。
【００１５】
また、本発明に係る半導体装置は、第１又は第２の観点に係る半導体装置の製造方法によって製造されたことを特徴とする。
【００１６】
本発明によれば、複数の異なるサイズの半導体チップのパッケージングを行うことが可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るリードフレームを示す図である。図１に示すように、リードフレーム１は、矩形の枠状であるランド部２を有している。ランド部２の内側には、ランド部２の中心側を上底、ランド部２の辺側を下底とする台形状の第１〜第４の領域が設けられており、これら第１〜第４の領域内には、第１〜第４群のリード材３〜６が形成されている。第１〜第４群のリード材３〜６は、一端がランド部２に固着され、他端が第１〜第４の領域の上底又は斜辺に沿って形成されている。また、第１〜第４群のリード材３〜６は、他端側において、それぞれ平行となっている。
【００１８】
ランド部２の四隅の内側には、支持部７〜１０が形成されており、これらの支持部７〜１０に四隅を支持されるように、半導体チップを搭載するためのダイパッド部１１が形成されている。図２は、リードフレーム１の図１中のＩＩ−ＩＩ’線における断面を示す図である。図２においては、ダイパッド部１１を支持する支持部７〜１０の内の支持部７、９が示されている。
図３は、リードフレーム１の図１中のＩＩＩ−ＩＩＩ’線における断面を示す図である。図３においては、第２群のリード材４の内の１本のリード材１２、及び、第４群のリード材６の内の１本のリード材１３が示されている。
【００１９】
図４は、リードフレーム１によりパッケージングが可能な複数のサイズの半導体チップの内の最小のサイズの半導体チップ２１をリードフレーム１に搭載した様子を示す図である。図４に示すように、リードフレーム１のダイパッド部１１上には、半導体チップ２１が配置されている。
第１〜第４群のリード材３〜６の内の他端が第１〜第４の領域の上底に沿って形成されているリード材と半導体チップ２１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ２２〜２５によって接続されている。
【００２０】
図５は、リードフレーム１及び半導体チップ２１の図４中のＶ−Ｖ’線における断面を示す図である。図５においては、第２群のワイヤ２３の内のリード材１２と半導体チップ２１とを接続するワイヤ２６、及び、第４群のワイヤ２５の内のリード材１３と半導体チップ２１とを接続するワイヤ２７が示されている。
この後、外部回路と半導体チップ２１との間で送受信される信号を伝達するための端子をランド部２に取り付け、さらにリードフレーム１及び半導体チップ２１を樹脂等に封入することにより、半導体装置を製造することができる。
【００２１】
図６は、リードフレーム１によりパッケージングが可能な複数のサイズの半導体チップの内の最大のサイズの半導体チップ３１をリードフレーム１に搭載した様子を示す図である。図６に示すように、リードフレーム１のダイパッド部１１上には、半導体チップ３１が配置されている。
図６において、第１〜第４群のリード材３〜６の内の各群の両端のリード材以外のリード材は、半導体チップ３１に重ならないようにカットされており、第１〜第４群のリード材３〜６と半導体チップ３１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ３２〜３５によって接続されている。
【００２２】
図７は、リードフレーム１及び半導体チップ３１の図６中のＶＩＩ−ＶＩＩ’線における断面を示す図である。図７においては、第２群のワイヤ３３の内のリード材１２と半導体チップ３１とを接続するワイヤ３６、及び、第４群のワイヤ３５の内のリード材１３と半導体チップ３１とを接続するワイヤ３７が示されている。
この後、外部回路と接続するための端子をランド部２に取り付け、さらにリードフレーム１及び半導体チップ３１を樹脂等に封入することにより、半導体装置を製造することができる。
【００２３】
図８は、半導体チップ２１より大きく半導体チップ３１より小さい半導体チップ４１をリードフレーム１に搭載した様子を示す図である。図８に示すように、リードフレーム１のダイパッド部７上には、半導体チップ４１が配置されている。
図８において、第１〜第４群のリード材３〜６の内の各群の中央付近のリード材は、半導体チップ４１に重ならないようにカットされており、これらのリード材と半導体チップ４１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ４２〜４５によって接続されている。
【００２４】
図９は、リードフレーム１及び半導体チップ４１の図８中のＩＸ−ＩＸ’線における断面を示す図である。図９においては、第２群のワイヤ４３の内のリード材１２と半導体チップ４１とを接続するワイヤ４６、及び、第４群のワイヤ４５の内のリード材１３と半導体チップ４１とを接続するワイヤ４７が示されている。この後、外部回路と接続するための端子をランド部２に取り付け、さらにリードフレーム１及び半導体チップ４１を樹脂等に封入することにより、半導体装置を製造することができる。
【００２５】
このように、リードフレーム１によれば、種々のサイズの半導体チップのパッケージングを行うことが可能である。
【００２６】
次に、本発明の第２の実施形態について説明する。図１０は、本発明の第２の実施形態に係る半導体チップのパッケージング部材を示す図である。図１０に示すように、パッケージング部材５１は、半導体チップを搭載するための基板５２を具備する。
基板５２には、基板５２の中心側を上底、基板５２の辺側を下底とする台形状の第１〜第４の領域が設けられており、基板５２の一方の面であって第１〜第４の領域内には、第１〜第４群の上層配線パターン５３〜５６が形成されている。第１〜第４群の上層配線パターン５３〜５６は、基板５２の中心側の端部が第１〜第４の領域の上底又は斜辺に沿うように形成されている。また、第１〜第４群の上層配線パターン５３〜５６は、基板５２の中心側において、それぞれ平行となっている。
【００２７】
第１〜第４の領域の外側には、基板５２の中心側を上底、基板５２の辺側を下底とする台形状の第５〜第８の領域が設けられており、基板５２の内部であって第５〜第８の領域内には、第１〜第４群の中層配線パターン５７〜６０が形成されている。また、基板５２の他方の面には、第５〜第８の領域の下底に沿うように、第１〜第４群の端子６１〜６４が形成されている。第１〜第４群の中層配線パターン５７〜６０は、一端がスルーホールを介して第１〜第４群の上層配線パターン５３〜５６に接続されており、他端がスルーホールを介して第１〜第４群の端子６１〜６４に接続されている。
図１１は、基板５１の図１０中のＸＩ−ＸＩ’線における断面を示す図である。図１１においては、第２群の上層配線パターン５４の内の１本の上層配線パターン６５、第４群の上層配線パターン５６の内の１本の上層配線パターン６６、第２群の中層配線パターン５８の内の１本の中層配線パターン６７、第４群の中層配線パターン６０の内の１本の中層配線パターン６８、第２群の端子６２の内の１個の端子６９、及び、第４群の端子６４の内の１個の端子６４の内の１個の端子７０が示されている。
【００２８】
図１２は、パッケージング部材５１によりパッケージングが可能な複数のサイズの半導体チップの内の最小のサイズの半導体チップ７１をパッケージング部材５１に搭載した様子を示す図である。図１２に示すように、基板５２の中央部には、半導体チップ７１が配置されている。
第１〜第４群の上層配線パターン５３〜５６の内の一端が第１〜第４の領域の上底に沿って形成されている上層配線パターンと半導体チップ７１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ７２〜７５によって接続されている。
【００２９】
図１３は、パッケージング部材５１及び半導体チップ７１の図１２中のＸＩＩＩ−ＸＩＩＩ’線における断面を示す図である。図１３においては、第２群のワイヤ７２の内の上層配線パターン６５と半導体チップ７１とを接続するワイヤ７６、及び、第４群のワイヤ７５の内の上層配線パターン６６と半導体チップ７１とを接続するワイヤ７７が示されている。
この後、パッケージング部材５１の上面及び半導体チップ７１を樹脂等で覆うことにより、半導体装置を製造することができる。
【００３０】
図１４は、パッケージング部材５１によりパッケージングが可能な複数のサイズの半導体チップの内の最大のサイズの半導体チップ３１をパッケージング部材５１に搭載した様子を示す図である。図１４に示すように、基板５２の中央部には、半導体チップ８１が配置されている。
図１４において、第１〜第４群の上層配線パターン５３〜５６の内の各群の両端の上層配線パターン以外の上層配線パターンは、半導体チップ８１に重ならないようにカットされており、第１〜第４群の上層配線パターン５３〜５６と半導体チップ８１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ８２〜８５によって接続されている。
【００３１】
図１５は、パッケージング部材５１及び半導体チップ８１の図１４中のＸＶ−ＸＶ’線における断面を示す図である。図１５においては、第２群のワイヤ８３の内の上層配線パターン６５と半導体チップ８１とを接続するワイヤ８６、及び、第４群のワイヤ８５の内の上層配線パターン６６と半導体チップ８１とを接続するワイヤ８７が示されている。
この後、パッケージング部材５１の上面及び半導体チップ８１を樹脂等で覆うことにより、半導体装置を製造することができる。
【００３２】
図１６は、半導体チップ７１より大きく半導体チップ８１より小さい半導体チップ９１をパッケージング部材５１に搭載した様子を示す図である。図１６に示すように、基板５２の中央部には、半導体チップ９１が配置されている。
図１６において、第１〜第４群の上層配線パターン５３〜５６の内の各群の中央付近の上層配線パターンは、半導体チップ９１に重ならないようにカットされており、これらの上層配線パターンと半導体チップ９１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ９２〜９５によって接続されている。
【００３３】
図１７は、パッケージング部材５１及び半導体チップ９１の図１６中のＸＶＩＩＩ−ＸＶＩＩＩ’線における断面を示す図である。図１７においては、第２群のワイヤ９３の内の上層配線パターン６５と半導体チップ９１とを接続するワイヤ９６、及び、第４群のワイヤ９５の内の上層配線パターン６６と半導体チップ９１とを接続するワイヤ９７が示されている。
この後、パッケージング部材５１の上面及び半導体チップ９１を樹脂等で覆うことにより、半導体装置を製造することができる。
【００３４】
このように、パッケージング部材５１によれば、種々のサイズの半導体チップのパッケージングを行うことが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るリードフレームを示す図。
【図２】図１のＩＩ−ＩＩ’線における断面図。
【図３】図１のＩＩＩ−ＩＩＩ’線における断面図。
【図４】リードフレーム１に半導体チップを格納した様子を示す図。
【図５】図４のＶ−Ｖ’線における断面図。
【図６】リードフレーム１に半導体チップを格納した様子を示す図。
【図７】図６のＶＩＩ−ＶＩＩ’線における断面図。
【図８】リードフレーム１に半導体チップを格納した様子を示す図。
【図９】図８のＩＸ−ＩＸ’線における断面図。
【図１０】本発明の第２実施形態に係るパッケージング部材を示す図。
【図１１】図１０のＸＩ−ＸＩ’線における断面図。
【図１２】パッケージング部材５１に半導体チップを格納した図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ’線における断面図。
【図１４】パッケージング部材５１に半導体チップを格納した図。
【図１５】図１４のＸＶ−ＸＶ’線における断面図。
【図１６】パッケージング部材５１に半導体チップを格納した図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ’線における断面図。
【図１８】従来の半導体チップのパッケージング部材を示す図。
【符号の説明】
１  リードフレーム、２  ランド部、３〜６、１２、１３、１０３〜１０６  リード材、７〜１０  支持部、１１  ダイパッド部、２１、３１、４１、７１、８１、９１、１１１  半導体チップ、２２〜２７、３２〜３７、４２〜４７、７２〜７７、８２〜８７、９２〜９７、１０７〜１１０  ワイヤ、５１、１０１  半導体チップのパッケージング部材、５２、１０２  基板、５３〜５６、６５、６６  上層配線パターン、５７〜６０、６７、６８  中層配線パターン、６１〜６４、６９、７０  端子
【図１】
2004253706.tif 000003
【図２】
2004253706.tif 000004
【図３】
2004253706.tif 000005
【図４】
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【図５】
2004253706.tif 000007
【図６】
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【図７】
2004253706.tif 000009
【図８】
2004253706.tif 000010
【図９】
2004253706.tif 000011
【図１０】
2004253706.tif 000012
【図１１】
2004253706.tif 000013
【図１２】
2004253706.tif 000014
【図１３】
2004253706.tif 000015
【図１４】
2004253706.tif 000016
【図１５】
2004253706.tif 000017
【図１６】
2004253706.tif 000018
【図１７】
2004253706.tif 000019
【図１８】
2004253706.tif 000020
【手続補正書】
【提出日】平成16年2月9日(2004.2.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
図８は、半導体チップ２１より大きく半導体チップ３１より小さい半導体チップ４１をリードフレーム１に搭載した様子を示す図である。図８に示すように、リードフレーム１のダイパッド部１１上には、半導体チップ４１が配置されている。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
第１〜第４の領域の外側には、基板５２の中心側を上底、基板５２の辺側を下底とする台形状の第５〜第８の領域が設けられており、基板５２の内部であって第５〜第８の領域内には、第１〜第４群の中層配線パターン５７〜６０が形成されている。また、基板５２の他方の面には、第５〜第８の領域の下底に沿うように、第１〜第４群の端子６１〜６４が形成されている。第１〜第４群の中層配線パターン５７〜６０は、一端がスルーホールを介して第１〜第４群の上層配線パターン５３〜５６に接続されており、他端がスルーホールを介して第１〜第４群の端子６１〜６４に接続されている。
図１１は、基板５２の図１０中のＸI−ＸI’線における断面を示す図である。図１１においては、第２群の上層配線パターン５４の内の１本の上層配線パターン６５、第４群の上層配線パターン５６の内の１本の上層配線パターン６６、第２群の中層配線パターン５８の内の１本の中層配線パターン６７、第４群の中層配線パターン６０の内の１本の中層配線パターン６８、第２群の端子６２の内の１個の端子６９、及び、第４群の端子６４の内の１個の端子７０が示されている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図１３は、パッケージング部材５１及び半導体チップ７１の図１２中のＸIII−ＸIII’線における断面を示す図である。図１３においては、第２群のワイヤ７３の内の上層配線パターン６５と半導体チップ７１とを接続するワイヤ７６、及び、第４群のワイヤ７５の内の上層配線パターン６６と半導体チップ７１とを接続するワイヤ７７が示されている。
この後、パッケージング部材５１の上面及び半導体チップ７１を樹脂等で覆うことにより、半導体装置を製造することができる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図１４は、パッケージング部材５１によりパッケージングが可能な複数のサイズの半導体チップの内の最大のサイズの半導体チップ８１をパッケージング部材５１に搭載した様子を示す図である。図１４に示すように、基板５２の中央部には、半導体チップ８１が配置されている。
図１４において、第１〜第４群の上層配線パターン５３〜５６の内の各群の両端の上層配線パターン以外の上層配線パターンは、半導体チップ８１に重ならないようにカットされており、第１〜第４群の上層配線パターン５３〜５６と半導体チップ８１の四辺に形成された第１〜第４群のボンディングパッドとは、第１〜第４群のワイヤ８２〜８５によって接続されている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図１７は、パッケージング部材５１及び半導体チップ９１の図１６中のＸＶII−ＸＶII’線における断面を示す図である。図１７においては、第２群のワイヤ９３の内の上層配線パターン６５と半導体チップ９１とを接続するワイヤ９６、及び、第４群のワイヤ９５の内の上層配線パターン６６と半導体チップ９１とを接続するワイヤ９７が示されている。
この後、パッケージング部材５１の上面及び半導体チップ９１を樹脂等で覆う
ことにより、半導体装置を製造することができる。


【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2004253706.tif 000021
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2004253706.tif 000022