(57)【要約】【課題】ソフトウェアの負荷を小さく抑えたまま、複数のイベント発生時刻を高い精度で通知することのできるタイマ回路を提供する。【解決手段】複数のイベントについて各イベント発生時刻が定義され各イベント発生時刻に達するごとにそのイベント発生時刻に達したイベントを実行する情報処理装置１に内蔵され、各イベント発生時刻を通知するタイマ回路１０において、クロック生成回路５０で生成されたクロックを、メインカウンタ１２がタイムアップ信号を発生させた時刻を起点としてサブカウンタ１３でカウントし、メインカウンタ１２への時間長の設定にあたり、カウンタ制御回路１４で、設定を指示された時間長からサブカウンタ１３の計数値で表わされる時間を差し引いてメインカウンタ１２に設定する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のイベントについて各イベント発生時刻が定義され各イベント発生時刻に達するごとに該イベント発生時刻に達したイベントを実行する情報処理装置に内蔵され、各イベント発生時刻を通知するタイマ回路において、
タイムアップ信号を発生させるまでの時間長が設定され、所定のクロック生成回路で生成されたクロックを計数して設定した時間長分だけ計数した時点でタイムアップ信号を生成する第１のカウンタと、
前記第１のカウンタへのタイムアップ信号発生までの時間長の設定指示を受けて、設定を指示された時間長から、前記第１のカウンタによる直前のタイムアップ信号発生時刻から該第１のカウンタへの新たな時間長設定時刻までの時間を差し引いて該第１のカウンタに設定するカウンタ制御回路とを備えたことを特徴とするタイマ回路。
【請求項２】
前記クロック生成回路で生成されたクロックを、前記第１のカウンタがタイムアップ信号を発生させた時刻を起点としてカウントする第２のカウンタを備え、
前記カウンタ制御回路は、前記第１のカウンタへの時間長の設定にあたり、設定を指示された時間長から前記第２のカウンタの計数値で表わされる時間を差し引いて前記第１のカウンタに設定するものであることを特徴とする請求項１記載のタイマ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のイベントについて各イベント発生時刻が定義され各イベント発生時刻に達するごとにそのイベント発生時刻に達したイベントを実行する情報処理装置に内蔵され、各イベント発生時刻を通知するタイマ回路に関する。
【０００２】
【従来の技術】
ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）等、多くの基本ソフトウェアは、その上位で動作するソフトウェアのために、時間測定を行なうタイマ機能、及び事実上複数のタスクを同時に実行することができるマルチタスク機能を提供している。つまり、複数のタスクが同時にタイマ機能を使用することが想定されるため、基本ソフトウェアも複数の時間計測を同時に行なう機能を有することが必要とされる。しかし、通常は、時間測定を行なうハードウェアタイマの数には限りがあるため、基本ソフトウェアはハードウェアタイマからの信号に独自の処理を加えることで、その数を大幅に上回る数の仮想タイマを実現している。基本ソフトウェアは、この仮想タイマを各タスクに割り当てることによって、複数の時間計測の同時進行を可能としている。尚、仮想タイマの実現にあたり、基本ソフトウェアは具体的に以下のような処理を行なう。
【０００３】
メモリ上に複数の仮想カウンタを用意し、さらにハードウェアタイマには一定時間毎に割込を発生させるように設定しておく。ソフトウェアは、割込が発生する毎に仮想カウンタをカウントアップ、もしくはカウントダウンし、特定の仮想カウンタが規定値に達すると、関連付けされたイベントを発生させる。このような処理では、仮想カウンタの数だけ、時間計測の同時進行が可能となる（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
ｈｔｔｐ：／／ｗｗｗ．ｍｉｓｐｏ．ｃｏ．ｊｐ／ｄｏｃｕｍｅｎｔ／ｎｏ４ｇｕｉｄ．ｐｄｆ
（ｈｔｔｐ：／／ｗｗｗ．ｍｉｓｐｏ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｉｎｄｅｘ．ｓｈｔｍｌ中の、「ＮＯＲＴｉ  Ｖｅｒｓｉｏｎ４  カーネル編」ユーザーガイド  ５９ページ４．１３  時間管理機能「システム時刻とシステムクロック」）
【０００５】
【発明が解決しようとする課題】
上述した技術において、複数のイベントについて各イベント発生時刻に達したイベントを実行するにあたり、各イベント発生時刻を高い精度で通知しようとすると、ハードウェアタイマの割込発生間隔を短くする必要がある。しかし、ハードウェアタイマの割込間隔を短くすると、割込が頻繁に発生することになり、それを処理するソフトウェアに大きな負荷がかかり、結果としてシステム全体のパフォーマンスが低下するという問題が発生する。
【０００６】
本発明は、上記事情に鑑み、ソフトウェアの負荷を小さく抑えたまま、複数のイベント発生時刻を高い精度で通知することのできるタイマ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成する本発明のタイマ回路は、複数のイベントについて各イベント発生時刻が定義され各イベント発生時刻に達するごとにそのイベント発生時刻に達したイベントを実行する情報処理装置に内蔵され、各イベント発生時刻を通知するタイマ回路において、
タイムアップ信号を発生させるまでの時間長が設定され、所定のクロック生成回路で生成されたクロックを計数して設定した時間長分だけ計数した時点でタイムアップ信号を生成する第１のカウンタと、
上記第１のカウンタへのタイムアップ信号発生までの時間長の設定指示を受けて、設定を指示された時間長から、上記第１のカウンタによる直前のタイムアップ信号発生時刻からその第１のカウンタへの新たな時間長設定時刻までの時間を差し引いてその第１のカウンタに設定するカウンタ制御回路とを備えたことを特徴とする。
【０００８】
１つのハードウェアタイマを利用して、複数の仮想タイマを実現するにあたり、以下の方式が考えられる。この方式では、イベントとそのイベントを発生させる時刻の対応表をメモリ上に確保しておき、現在の時刻からもっとも近いイベント発生時刻までの時間をハードウェアタイマにセットする。その後ハードウェアタイマからのカウント終了の信号が通知されると、その時刻に関連付けされたイベントを発生させ、再度その時点からもっとも近いイベント発生時刻までの時間をハードウェアタイマにセットする。上記を繰り返すことで、イベントを次から次へと発生させることが可能となり、従って事実上複数の時間計測の同時進行が可能となる。尚、イベント発生時刻が変更された場合は、それに合わせてハードウェアタイマの設定も同時に変更する必要がある。このようにすると、ハードウェアタイマが計測できる時間単位をそのまま仮想タイマにも適用できるが、イベント発生直後のハードウェアタイマ再設定処理を実行する際、実際の時刻とソフトウェアが認識する時刻にずれが生じる可能性がある。例えば、イベントＡ発生時刻から１００μＳｅｃ後にイベントＢが用意されている状況を考える。イベントＡが発生すると、ソフトウェアは即座にハードウェアタイマに１００μＳｅｃの設定をすることになるが、設定完了までに３μＳｅｃの時間がかかってしまったとすると、イベントＢはイベントＡが発生してから１０３μＳｅｃ後に発生することになってしまう。適度に補正することは可能と思われるが、正確に補正することは困難である。本発明のタイマ回路は、このような方式に改良が施されたものである。
【０００９】
本発明のタイマ回路は、ハードウェアタイマである第１のカウンタにタイムアップ信号を発生させるまでの時間長の設定にあたり、設定を指示された時間長から、直前のタイムアップ信号発生時刻から第１のカウンタへの新たな時間長設定時刻までの時間を差し引いて設定するものであるため、イベント発生時における第１のカウンタへの再設定に要する時間が計測され、その計測結果に基づいて第１のカウンタに設定されるカウント値が正確に補正されることとなる。従って、上記方式における実時刻とソフトウェア認識時刻とのずれが解消されるとともに、ソフトウェアの負荷を小さく抑えたまま、複数のイベント発生時刻を高い精度で通知することができる。
【００１０】
ここで、上記クロック生成回路で生成されたクロックを、上記第１のカウンタがタイムアップ信号を発生させた時刻を起点としてカウントする第２のカウンタを備え、
上記カウンタ制御回路は、上記第１のカウンタへの時間長の設定にあたり、設定を指示された時間長から上記第２のカウンタの計数値で表わされる時間を差し引いて上記第１のカウンタに設定するものであることが好ましい。
【００１１】
このように、第２のカウンタの計数値で表わされる時間を差し引いて第１のカウンタに設定すると、第１のカウンタへの時間長の設定を簡単な回路構成で実現することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１３】
図１は、本発明の一実施形態のタイマ回路が内蔵された情報装置の構成を示す図である。
【００１４】
図１に示す情報処理装置１は、複数のイベントについて各イベント発生時刻が定義され各イベント発生時刻に達するごとにそのイベント発生時刻に達したイベントを実行する装置である。この情報処理装置１には、本実施形態のタイマ回路１０と、ＣＰＵ２０と、ＣＰＵバス３０と、割込制御回路４０と、クロック生成回路５０とが内蔵されている。
【００１５】
タイマ回路１０は、ＣＰＵバス３０を介してＣＰＵ２０に接続されるとともに、割込制御回路４０およびクロック生成回路５０に接続されている。このタイマ回路１０は、各イベント発生時刻を通知するものであり、その構成については後述する。
【００１６】
ＣＰＵ２０は、ＣＰＵバス３０を経由してタイマ回路１０とのやり取りを行なう。また、割込制御回路４０からの割込要求を受けて、その割込要求に対応するイベントを実行する。
【００１７】
割込制御回路４０は、タイマ回路１０からの、あらかじめ定義されたイベント発生時刻に達したイベントに対応する割込信号を受け取って、ＣＰＵ２０に向けて割込要求を行なう。
【００１８】
クロック生成回路５０は、クロックを生成する。本実施形態では、クロック生成回路５０で生成されるクロックの周波数は１０ＭＨｚとする。つまり、タイマ回路１０には、１００ｎＳｅｃ毎に１クロック入力されることとなる。
【００１９】
タイマ回路１０には、レジスタ１１と、メインカウンタ１２と、サブカウンタ１３と、カウンタ制御回路１４と、割込信号発生回路１５とが備えられている。ここで、メインカウンタ１２が、本発明にいう第１のカウンタの一例に相当する。また、サブカウンタ１３が、本発明にいう第２のカウンタの一例に相当する。
【００２０】
レジスタ１１には、ＣＰＵバス３０を経由して、ＣＰＵ２０上で動作するソフトウェアからの各種の設定データが格納される。これらの設定データにより、ＣＰＵ２０の、タイマ回路１０への制御が行なわれる。
【００２１】
メインカウンタ１２には、レジスタ１１に格納された設定データの１つである、タイムアップ信号を発生させるまでの時間長が、カウンタ制御回路１４により設定される。このメインカウンタ１２は、クロック生成回路５０で生成されたクロックを計数して、設定された時間長分だけ計数した時点でタイムアップ信号を生成する。生成されたタイムアップ信号は、カウンタ制御回路１４に入力される。さらに詳細には、このメインカウンタ１２は、カウンタ制御回路１４によって設定される時間長である値を初期値とし、クロック生成回路５０からクロックが入力される毎に上記初期値を１カウントづつ減算するダウンカウンタであり、カウント値（初期値）が‘０’になると計数を停止し、その旨をカウンタ制御回路１４に通知する。
【００２２】
サブカウンタ１３は、クロック生成回路５０で生成されたクロックを、メインカウンタ１２がタイムアップ信号を発生させた時刻を起点としてカウントする。詳細には、このサブカウンタ１３は、カウンタ制御回路１４によって設定される値を初期値とし、クロック生成回路１０からクロックが入力される毎に１カウントづつ加算するアップカウンタである。
【００２３】
カウンタ制御回路１４は、レジスタ１１に格納された設定データを読み出すことにより、ＣＰＵ２０からの、メインカウンタ１２へのタイムアップ信号発生までの時間長の設定指示を受けて、設定を指示された時間長から、メインカウンタ１２による直前のタイムアップ信号発生時刻からメインカウンタ１２への新たな時間長設定時刻までの時間を差し引いてメインカウンタ１２に設定する。即ち、カウンタ制御回路１４は、メインカウンタ１２への時間長の設定にあたり、設定を指示された時間長からサブカウンタ１３の計数値で表わされる時間を差し引いてメインカウンタ１２に設定する。カウンタ制御回路１４は、メインカウンタ１２からの、カウント値が‘０’になった旨の通知を受けた時点で、割込信号発生回路１５に割込信号を発生する旨の指示を行なう。また、このカウンタ制御回路１４は、レジスタ１１に設定される値によって、メインカウンタ１２やサブカウンタ１３のカウント動作を開始させたり停止させたりすることができ、さらにメインカウンタ１２やサブカウンタ１３のカウント値を変更することもできる。
【００２４】
割込信号発生回路１５は、カウンタ制御回路１４からの指示を受けて割込信号を発生する。発生した割込信号は、割込制御回路４０に出力される。
【００２５】
図２は、図１に示すＣＰＵ上で動作するソフトウェアがイベントを管理するためのイベント管理テーブルを示す図である。
【００２６】
図２のイベント管理テーブル２には、６つのイベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆと、それらイベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの発生時刻２００μＳｅｃ，１００μＳｅｃ，８００μＳｅｃ，１０００μＳｅｃ，１２００μＳｅｃ，１５００μＳｅｃが示されている。
【００２７】
イベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは、ＣＰＵ２０上で動作するソフトウェアによりイベント登録された登録時刻を起点として、それぞれ、２００μＳｅｃ後，１００μＳｅｃ後，８００μＳｅｃ後，１０００μＳｅｃ後，１２００μＳｅｃ後，１５００μＳｅｃ後に発生する。
【００２８】
図３は、図１に示すメインカウンタとサブカウンタの動作を模式的に示す図である。
【００２９】
尚、実線がメインカウンタとサブカウンタの動作中を意味し、点線がメインカウンタとサブカウンタの停止中を意味する。
【００３０】
図３に示す時刻Ｐは、図２に示す６つのイベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが同時に登録された時点の登録時刻であり、この時刻Ｐに、ＣＰＵ２０上で動作するソフトウェアによりイベント登録が行なわれたものとする。その際のソフトウェア内のイベント管理テーブルは前述した図２のようになっている。この図２に示すように、イベントはＡ〜Ｆまであり、さらに各イベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆを発生させる時刻も登録されている。例えば、イベントＡは登録時刻（時刻Ｐ）から２００μＳｅｃ後に、イベントＢは１００μＳｅｃ後に発生させるように登録されている。ソフトウェアは、先ず、登録されたイベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの中から、最初に発生させるぺきイベントを捜し出す。ここでは、イベントＢがそれに該当する。そこで、ソフトウェアはレジスタ１１を介してタイマ回路１０に、１００μＳｅｃ後にイベントを発生させるように指示を出す。本実施形態においては、１００μＳｅｃは１０００クロックに相当するため、メインカウンタ１２には「１０００」が設定され、カウント動作が開始される。１００μＳｅｃ後（時刻Ｑ）にメインカウンタ１２のカウント値が「０」になると、イベントＢが発生した旨がカウンタ制御回路１４→割込信号発生回路１５→割込制御回路４０→ＣＰＵ２０の経路で、そのＣＰＵ２０上で動作するソフトウェアに通知される。尚、この際同時に、カウンタ制御回路１４はサブカウンタ１３のカウント値を「０」とし、カウント動作を開始させる。ＣＰＵ２０上で動作するソフトウェアはイベントＢに関する処理を終了させると、イベントＢを無効とし、さらに他のイベントの発生時刻を調整する。時刻Ｐから１００μＳｅｃ経過したことになるため、ソフトウェアは全てのイベントの発生時刻から１００μＳｅｃを減算する（既に経過済みであることを意味する）。このようにして、図２に示すイベント管理テーブル２が、図４に示すイベント管理テーブル４に書き換えられる。
【００３１】
図４は、図２に示すイベント管理テーブルの書き換えが行なわれたイベント管理テーブルを示す図である。
【００３２】
図４のイベント管理テーブル３には、前述したイベント管理テーブル２に示すイベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの発生時刻２００μＳｅｃ，１００μＳｅｃ，８００μＳｅｃ，１０００μＳｅｃ，１２００μＳｅｃ，１５００μＳｅｃから１００μＳｅｃ分が減算された、イベントＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの発生時刻１００μＳｅｃ，無効（０μＳｅｃ），７００μＳｅｃ，９００μＳｅｃ，１１００μＳｅｃ，１１００μＳｅｃが示されている。
【００３３】
ソフトウェアは、イベントＢに関する処理を終了すると、残ったイベントＡ，Ｃ，Ｄ，Ｅ，Ｆの中から次に発生させるべきイベントを選び出す。ここでは、図４に示すようにイベントＡとなる。イベントＡは時刻Ｑから１００μＳｅｃ後に発生させるべきイベントなので、ソフトウェアはＣＰＵバス３０を介して、タイマ回路１０を構成するレジスタ１１に、１００μＳｅｃ後にイベントＡを発生させるように指示を出す。しかし、この時点では既に時刻Ｑから一定時間が経過し、時刻Ｒになっている。ここでは、例として時刻Ｑから時刻Ｒまでの時間を「３μＳｅｃ」であったとする。ＣＰＵ２０からの指示を受けたカウンタ制御回路１４は、メインカウンタ１２に対して、ＣＰＵ２０から指定された値「１０００（１００μＳｅｃに相当）」から、サブカウンタ１３のカウント値「３０（３μＳｅｃに相当）」を減算し、結果としてメインカウンタ１２にカウント値「９７０」をセットし、カウント動作を開始させる。尚、この際サブカウンタ１３は「０」にリセットされ、カウント動作も停止する。これにより、イベントＡはイベントＢが発生した時刻Ｑからちょうど１００μＳｅｃ後の時刻Ｓに発生することになる。つまり、イベント登録時（時刻Ｐ）から起算すると、１００μＳｅｃ後にイベントＢ、２００μＳｅｃ後にイベントＡが正確に発生することになる。上記の処理を繰り返すことで、残りのイベントＣ〜Ｆも、時刻Ｐを起点として、正確な時刻に発生させることができる。
【００３４】
次に、時間計測処理を実行中に、イベントが追加される時の状況について、図５、図６、および図７を参照して説明する。
【００３５】
図５は、イベントが追加される以前のイベント管理テーブルを示す図である。
【００３６】
図５のイベント管理テーブル４には、イベントＧ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌと、それらイベントＧ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌの発生時刻としての、無効，７００μＳｅｃ，８００μＳｅｃ，無効，１２００μＳｅｃ，１５００μＳｅｃが示されている。
【００３７】
図６は、イベントが追加される時の状況におけるメインカウンタとサブカウンタの動作を模式的に示す図である。
【００３８】
図６に示す時刻Ｗは、図５に示すイベントＧの処理が完了し、次のイベント処理に移行する時点とする。この時、ソフトウェアのイベント管理テーブル４は図５のようになっている。つまり、次に発生させるべきイベントはイベントＨであり、ソフトウェアはタイマ回路１０に対して７００μＳｅｃ後にイベントを発生させるように指示を出す。尚、メインカウンタ１２ヘの設定完了時刻を時刻Ｘとすると、前述したようにメインカウンタ１２に設定されるカウント値は、サブカウンタ１３のカウント値によって「時刻Ｘ一時刻Ｗ」の分だけ補正されることになる。その後、時刻Ｗから２００μＳｅｃ後の時刻Ｙにおいて、ソフトウェア上において新規のイベントＪが追加されたとする。このイベントＪは時刻Ｙから３００μＳｅｃ後に発生させるべきイベントである。ソフトウェアはタイマ回路１０に停止する旨の指示を行ない、その時のメインカウンタ１２のカウント値から、前回のイベント発生時刻である時刻Ｗから２００μＳｅｃが経過したことを知る。尚、カウンタ制御回路１４は、停止指示を受けるとメインカウンタ１２を停止させると同時にサブカウンタ１３のカウント値を初期値「０」としてカウント動作を開始させる。ここで、ソフトウェアは、図５に示すイベント管理テーブル４の発生時刻の書き換えを行なう。ここでは、新たに発生時刻３００μＳｅｃのイベントＪが追加され、さらに前回の設定時から２００μＳｅｃ経過しているので、図７に示す内容のイベント管理テーブル５に書き換えられる。
【００３９】
図７は、図５に示すイベント管理テーブルの発生時刻の書き換えが行なわれたイベント管理テーブルを示す図である。
【００４０】
図７のイベント管理テーブル５には、図５のイベント管理テーブル４における各イベントＨ，Ｉ，Ｋ，Ｌに対応する各発生時刻７００μＳｅｃ，８００μＳｅｃ，１２００μＳｅｃ，１５００μＳｅｃから２００μＳｅｃ分が減算された、各イベントＨ，Ｉ，Ｋ，Ｌに対応する各発生時刻５００μＳｅｃ，６００μＳｅｃ，１０００μＳｅｃ，１３００μＳｅｃが示されている。また、イベントＪには、新たに発生時刻３００μＳｅｃが追加されている。
【００４１】
この時点において、次に発生させるべきイベントはイベントＪということになるので、ソフトウェアはタイマ回路１０に対して３００μＳｅｃ後にイベントを発生させるように指示を出す。尚、前述したと同様に、メインカウンタ１２への設定完了時刻を時刻Ｚとすると、メインカウンタ１２に設定されるカウント値は、サブカウンタ１３のカウント値によって「時刻Ｚ一時刻Ｙ」の分だけ補正されることになる。その後の動作は、イベントを同時に複数登録した場合と同様である。つまり時刻Ｙを起点として、正確な時刻にイベントＨ〜Ｌが呼び出されることとなる。このように、本実施形態では、ハードウェアタイマであるメインカウンタ１２とサブカウンタ１３が計測可能な時間単位において、登録されたイベントを正確な時刻に発生させることが可能となり、結果としてソフトウェア上に正確な仮想タイマを多数用意することができるという優れた効果を得ることができる。
【００４２】
尚、本実施形態では、メインカウンタとサブカウンタを備え、メインカウンタにタイムアップ信号を発生させるまでの時間長の設定にあたり、設定を指示された時間長から、直前のタイムアップ信号発生時刻からメインカウンタへの新たな時間長設定時刻までの時間をサブカウンタで計数しその値を差し引いて設定する例で説明したが、これに限られるものではなく、本発明は、第１のカウンタにタイムアップ信号を発生させるまでの時間長の設定にあたり、設定を指示された時間長から、直前のタイムアップ信号発生時刻から第１のカウンタへの新たな時間長設定時刻までの時間を差し引いて設定するものであればよい。
【００４３】
【発明の効果】
以上説明したように、本発明のタイマ回路によれば、ソフトウェアの負荷を小さく抑えたまま、複数のイベント発生時刻を高い精度で通知することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のタイマ回路が内蔵された情報装置の構成を示す図である。
【図２】図１に示すＣＰＵ上で動作するソフトウェアがイベントを管理するためのイベント管理テーブルを示す図である。
【図３】図１に示すメインカウンタとサブカウンタの動作を模式的に示す図である。
【図４】図２に示すイベント管理テーブルの発生時刻の書き換えが行なわれたイベント管理テーブルを示す図である。
【図５】イベントが追加される以前のイベント管理テーブルを示す図である。
【図６】イベントが追加される時の状況におけるメインカウンタとサブカウンタの動作を模式的に示す図である。
【図７】図５に示すイベント管理テーブルの発生時刻の書き換えが行なわれたイベント管理テーブルを示す図である。
【符号の説明】
１  情報処理装置
２，３，４，５  イベント管理テーブル
１０  タイマ回路
１１  レジスタ
１２  メインカウンタ
１３  サブカウンタ
１４  カウンタ制御回路
１５  割込信号発生回路
２０  ＣＰＵ
３０  ＣＰＵバス
４０  割込制御回路
５０  クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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