(57)【要約】【課題】一般的な半導体集積回路検査装置によるモニタが不可能な高速信号を出力し、しかも、装置内の高速動作回路の検査を一般的な半導体集積回路検査装置で行うことが可能な半導体集積回路装置を提供すること。【解決手段】低速信号入力端子  ２  からの低速信号を入力とするパラレルシリアル変換回路  １１  と、パラレルシリアル変換回路  １１  の出力が入力される検査用クロック・データ再生回路  ２１  と、検査用クロック・データ再生回路  ２１  のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路  ２２  と、検査用シリアルパラレル変換回路  ２２  のパラレル出力データを自動的に並び替えてパラレルシリアル変換回路  １１  に入力された低速信号のデータ列を再生するワード同期回路  ２３  とを構成要素とし、ワード同期回路  ２３  の出力を低速信号出力端子  ３  か出力する半導体集積回路装置を構成する。【選択図】    図１
2004354168.tif 000002
【特許請求の範囲】
【請求項１】
低速信号を入力とするパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力された低速信号のデータ列を再生するワード同期回路とを構成要素とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号出力端子と、上記パラレルシリアル変換回路に低速信号を入力する低速信号入力端子と、低周波クロック入力端子とを備え、上記発振回路から上記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路もしくは上記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と上記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力することを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成し上記パラレルシリアル変換回路の入力低速信号として出力する検査用パターン生成回路と、上記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記検査用パターン生成回路と前記検査用パターン照合回路との制御を行うための制御信号入力端子とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力され上記パラレルシリアル変換回路の入力低速信号を出力する信号処理回路と、上記ワード同期回路の出力が入力される検査用信号処理回路とを備え、上記発振回路から上記パラレルシリアル変換回路もしくは前記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは前記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と前記検査用信号処理回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力を入力とし上記パラレルシリアル変換回路の入力低速信号を出力する信号処理回路と、上記ワード同期回路の出力が入力される検査用信号処理回路と、前記検査用信号処理回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記検査用パターン生成回路と前記検査用パターン照合回路との制御を行うための制御信号入力端子とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路、前記検査用信号処理回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項６】
高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される高速信号処理回路と、前記高速信号処理回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロッグ信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項７】
高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される高速信号処理回路と、前記高速信号処理回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項８】
低速信号を入力とするＮ（Ｎは２以上の整数）個のパラレルシリアル変換回路と、前記Ｎ個のパラレルシリアル変換回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えてＮ個のパラレルシリアル変換回路に入力された低速信号のデータ列を再生するワード同期回路とを構成要素とする半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、上記Ｎ個のパラレルシリアル変換回路に低速信号を入力する低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子とを備え、上記発振回路から上記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路もしくは上記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と上記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力することを特徴とする半導体集積回路装置。
【請求項１０】
請求項８に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成し上記パラレルシリアル変換回路の入力低速信号として出力する検査用パターン生成回路と、上記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、上記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項１１】
Ｎ（Ｎは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＮ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力されるＮ個の高速信号処理回路と、前記Ｎ個の高速信号処理回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項１２】
高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＮ（Ｎは２以上の整数）個のパラレルシリアル変換回路と、前記Ｎ個のパラレルシリアル変換回路の出力が入力される高速信号処理回路と、前記高速信号処理回路の出力が入力されＮ個の出力を持つ検査用高速信号処理回路と、前記検査用高速信号処理回路のＮ個の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項１３】
Ｎ（Ｎは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＮ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力されるＮ個の高速信号処理回路と、前記Ｎ個の高速信号処理回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項１４】
低速信号を入力とするＮ（Ｎは２以上の整数）個の信号処理回路と、前記信号処理回路の出力が入力されるＮ個のパラレルシリアル変換回路と、前記Ｎ個のパラレルシリアル変換回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力された低速信号のデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路とを構成要素とし、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行う半導体集積回路装置。
【請求項１５】
請求項１４に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、上記Ｎ個の信号処理回路に低速信号を入力する低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子とを備え、上記発振回路から上記パラレルシリアル変換回路もしくは上記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは上記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と上記検査用信号処理回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力することを特徴とする半導体集積回路装置。
【請求項１６】
請求項１４に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成し上記パラレルシリアル変換回路の入力低速信号として出力する検査用パターン生成回路とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路、上記検査用信号処理回路、前記検査用パターン照合回路のいずれかに供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項１７】
請求項２〜７、９〜１３、１５、１６のいずれかに記載の半導体集積回路装置において、上記検査用クロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記検査用クロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とする半導体集積回路装置。
【請求項１８】
請求項２、４、６、７、９、１１、１２、１３、１５または１７に記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記発振回路に内蔵することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１〜１８のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用クロック・データ再生回路、検査用シリアルパラレル変換回路、ワード同期回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び信号選択回路の消費電力を削減する手段を内蔵することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光通信用モジュール等に使用される半導体集積回路装置に関する。
【０００２】
【従来の技術】
【非特許文献１】「”ＸＦＰ  （１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２」
【非特許文献２】「”Ｓｅｒｉａｌ  ＯＣ−１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００」。
【０００３】
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュール及び通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００４】
図１４は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（上記非特許文献１参照）。図において、入力電気信号  ３０１  は電気−光変換手段（ＥＯ変換手段）３０２  によって出力光信号  ３０３  に変換されて外部に出力され、外部からの入力光信号  ３０４  は光電変換手段（ＯＥ変換手段）３０５  によって電気信号  ３０６  に変換され、信号再生回路  ３０７  を経由して出力電気信号  ３０８  として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００５】
図１５は、図１４の光通信モジュールにパラレルシリアル変換回路  ３０９  及びシリアルパラレル変換回路  ３１０  を適用した光通信モジュールである（上記非特許文献２参照）。この場合に、シリアルパラレル変換回路  ３１０  は図１４における信号再生回路  ３０７  に相当する。入力光信号  ３０４  を電気信号  ３０６  に変換した後にシリアルパラレル変換回路  ３１０  によって並列電気信号とし、それを出力電気信号  ３０８  として外部に出力し、また並列電気信号である入力電気信号  ３０１  をパラレルシリアル変換回路  ３０９  によってシリアル電気信号  ３１１  に変換し、そのシリアル電気信号  ３１１  を電気−光変換手段  ３０２  によって出力光信号  ３０３  に変換する。このようにして、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、パラレルシリアル変換回路を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００６】
【発明が解決しようとする課題】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００７】
従来技術による場合、以上に説明した様に、パラレルシリアル変換回路等の高速動作回路を内蔵した半導体集積回路装置の検査（正常動作の確認）を一般的な半導体集積回路検査装置で行うことができないために、半導体集積回路装置の検査コストが高くなるという問題がある。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、本発明の主な目的は、一般的な半導体集積回路検査装置によるモニタが不可能な高速信号を出力し、しかも、装置内の高速動作回路の検査を一般的な半導体集積回路検査装置で行うことが可能な半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、請求項１に記載したように、低速信号を入力とするパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力された低速信号のデータ列を再生するワード同期回路とを構成要素とする半導体集積回路装置を構成する。
【００１０】
また、本発明においては、請求項２に記載したように、
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号出力端子と、上記パラレルシリアル変換回路に低速信号を入力する低速信号入力端子と、低周波クロック入力端子とを備え、上記発振回路から上記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路もしくは上記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と上記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力することを特徴とする半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項３に記載したように、
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成し上記パラレルシリアル変換回路の入力低速信号として出力する検査用パターン生成回路と、上記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記検査用パターン生成回路と前記検査用パターン照合回路との制御を行うための制御信号入力端子とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項４に記載したように、
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力され上記パラレルシリアル変換回路の入力低速信号を出力する信号処理回路と、上記ワード同期回路の出力が入力される検査用信号処理回路とを備え、上記発振回路から上記パラレルシリアル変換回路もしくは前記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは前記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と前記検査用信号処理回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項５に記載したように、
請求項１に記載の半導体集積回路装置において、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力を入力とし上記パラレルシリアル変換回路の入力低速信号を出力する信号処理回路と、上記ワード同期回路の出力が入力される検査用信号処理回路と、前記検査用信号処理回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記検査用パターン生成回路と前記検査用パターン照合回路との制御を行うための制御信号入力端子とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路、前記検査用信号処理回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項６に記載したように、
高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される高速信号処理回路と、前記高速信号処理回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロッグ信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項７に記載したように、
高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される高速信号処理回路と、前記高速信号処理回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項８に記載したように、
低速信号を入力とするＮ（Ｎは２以上の整数）個のパラレルシリアル変換回路と、前記Ｎ個のパラレルシリアル変換回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えてＮ個のパラレルシリアル変換回路に入力された低速信号のデータ列を再生するワード同期回路とを構成要素とする半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項９に記載したように、
請求項８に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、上記Ｎ個のパラレルシリアル変換回路に低速信号を入力する低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子とを備え、上記発振回路から上記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路もしくは上記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と上記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力することを特徴とする半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項１０に記載したように、
請求項８に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成し上記パラレルシリアル変換回路の入力低速信号として出力する検査用パターン生成回路と、上記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、上記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１１に記載したように、
Ｎ（Ｎは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＮ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力されるＮ個の高速信号処理回路と、前記Ｎ個の高速信号処理回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１２に記載したように、
高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＮ（Ｎは２以上の整数）個のパラレルシリアル変換回路と、前記Ｎ個のパラレルシリアル変換回路の出力が入力される高速信号処理回路と、前記高速信号処理回路の出力が入力されＮ個の出力を持つ検査用高速信号処理回路と、前記検査用高速信号処理回路のＮ個の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１３に記載したように、
Ｎ（Ｎは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＮ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力されるＮ個の高速信号処理回路と、前記Ｎ個の高速信号処理回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路の出力と前記ワード同期回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１４に記載したように、
低速信号を入力とするＮ（Ｎは２以上の整数）個の信号処理回路と、前記信号処理回路の出力が入力されるＮ個のパラレルシリアル変換回路と、前記Ｎ個のパラレルシリアル変換回路の出力が入力される信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力された低速信号のデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路とを構成要素とし、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行う半導体集積回路装置を構成する。
【００２３】
また、本発明においては、請求項１５に記載したように、
請求項１４に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、上記Ｎ個の信号処理回路に低速信号を入力する低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子とを備え、上記発振回路から上記パラレルシリアル変換回路もしくは上記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路もしくは上記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、上記パラレルシリアル変換回路の出力と上記検査用信号処理回路の出力とを、それぞれ、前記高速信号出力端子と前記低速信号出力端子とから出力することを特徴とする半導体集積回路装置を構成する。
【００２４】
また、本発明においては、請求項１６に記載したように、
請求項１４に記載の半導体集積回路装置において、Ｎ個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成し上記パラレルシリアル変換回路の入力低速信号として出力する検査用パターン生成回路とを備え、上記検査用クロック・データ再生回路から上記検査用シリアルパラレル変換回路、上記ワード同期回路、上記検査用信号処理回路、前記検査用パターン照合回路のいずれかに供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、上記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００２５】
また、本発明においては、請求項１７に記載したように、
請求項２〜７、９〜１３、１５、１６のいずれかに記載の半導体集積回路装置において、上記検査用クロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記検査用クロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とする半導体集積回路装置を構成する。
【００２６】
また、本発明においては、請求項１８に記載したように、
請求項２、４、６、７、９、１１、１２、１３、１５または１７に記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記発振回路に内蔵することを特徴とする半導体集積回路装置を構成する。
【００２７】
また、本発明においては、請求項１９に記載したように、
請求項１〜１８のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用クロック・データ再生回路、検査用シリアルパラレル変換回路、ワード同期回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び信号選択回路の消費電力を削減する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２８】
【発明の実施の形態】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００２９】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、パラレルシリアル変換回路  １１  と、検査用クロック・データ再生回路  ２１  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２３  を有する。
【００３０】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路検査装置により入力可能な速度の信号、具体的には数Ｍｂｉｔ／ｓ〜数十Ｍｂｉｔ／ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速な信号を意味する。
【００３１】
パラレルシリアル変換回路  １１  は低速信号入力端子  ２  から入力されるパラレルデータをシリアルデータに変換して検査用クロック・データ再生回路  ２１  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【００３２】
検査用クロック・データ再生回路  ２１  は、パラレルシリアル変換回路  １１  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用シリアルパラレル変換回路  ２２  に対して出力する。また抽出したクロックも検査用シリアルパラレル変換回路  ２２  もしくはワード同期回路  ２３  に対して出力する。
【００３３】
検査用シリアルパラレル変換回路  ２２  は、検査用クロック・データ再生回路  ２１  から入力されるシリアルデータをパラレルデータに変換してワード同期回路  ２３  に対して出力する。
【００３４】
発振回路  １２  は、パラレルシリアル変換回路  １１  に対して高周波クロック信号を供給する。
【００３５】
ワード同期回路  ２３  は、検査用シリアルパラレル変換回路  ２２  の出力が入力され、検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  から入力されたデータ列を再生して、低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００３６】
低周波クロック入力端子  ４  は、ワード同期回路  ２３  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １２  が出力する高周波クロック信号との間のタイミング条件（局波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路  １１  に内蔵させる構成と、発振回路  １２  に内蔵させる構成の２通りの構成等がある。
【００３７】
発振回路  １２  を、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロッグとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００３８】
発振回路  １２  が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路  １１  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【００３９】
また、周波数比の調整手段を発振回路  １２  に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路  １１  に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４０】
さらに、低周波クロック入力端子  ４  から入力される低周波クロック信号と検査用クロック・データ再生回路  ２１  が出力し、検査用シリアルパラレル変換回路  ２２  に供給される高周波クロック信号（もしくは、検査用クロック・データ再生回路  ２１  が出力する上記の高周波クロック信号にもとづいて検査用クロック・データ再生回路  ２１  内または検査用シリアルパラレル変換回路  ２２  内で生成され、ワード同期回路  ２３  に入力される、上記の高周波クロック信号に同期したクロック信号）との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力の間のタイミング条件を調整もしくは補償する手段を内蔵する必要もある。構成としては、上記の調整もしくは補償する手段を検査用シリアルパラレル変換回路  ２２  に内蔵させる構成と、ワード同期回路  ２３  に内蔵させる構成と、検査用クロック・データ再生回路  ２１  に内蔵させる構成の３通りの構成等がある。
【００４１】
検査用クロックーデータ再生回路  ２１  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力との間のタイミング条件を補償することができる。
【００４２】
クロック・データ再生回路  ２１  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２２  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２２  ではなく、ワード同期回路  ２３  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００４３】
また、周波数比の調整手段をクロック・データ再生回路  ２１  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２２  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【００４４】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路  １１  の出力をクロック・データ再生回路  ２１  により再生して検査用シリアルパラレル変換回路  ２２  に出力し、検査用シリアルパラレル変換回路  ２２  によりクロック・データ再生回路  ２１  のデータ出力を低速並列信号に変換するとともに、ワード同期回路  ２３  により検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２よりパラレルシリアル変換回路  １１  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１  の検査を可能としている。
【００４５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１  の検査が可能となる。
【００４６】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子  １  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、パラレルシリアル変換回路  １３  と、検査用クロック・データ再生回路  ２１  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２４  と、検査用パターン生成回路  ２５  と、検査用パターン照合回路  ２６  と、制御信号入力端子  ５  を有する。検査用パターン生成回路  ２５  は、制御信号入力端子  ５  による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路  １３  に対して出力する。
【００４７】
パラレルシリアル変換回路  １３  は、検査用パターン生成回路  ２５  から入力されるパラレルデータをシリアルデータに変換して検査用クロック・データ再生回路  ２１  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。また、パラレルシリアル変換回路  １３  は、検査時以外は、検査用パターン生成回路  ２５  以外の半尊体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子  ５  により行う。
【００４８】
ワード同期回路  ２４  は、検査用シリアルパラレル変換回路  ２２  の出力が入力され、検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路  １３  に入力されたデータ列を再生して、検査用パターン照合回路  ２６  に対して出力する。
【００４９】
検査用パターン照合回路  ２６  は、ワード同期回路  ２４  の出力が入力され、入力されたデータ列が検査用パターン生成回路  ２５  の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００５０】
制御信号入力端子  ５  は、パターン生成回路  ２５  の設定等、パラレルシリアル変換回路  １３  の入力切替等の他、パターン照合回路  ２６  の設定等を行うために使用する。
【００５１】
低周波クロック入力端子  ４  は、パターン照合回路  ２６  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １２  が出力する高周波クロック信号との間のタイミング条件（局波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路  １３  に内蔵させる構成と、発振回路  １２  に内蔵させる構成の２通りの構成等がある。
【００５２】
さらに、低周波クロック入力端子  ４  から入力される低周波クロック信号と検査用クロック・データ再生回路  ２１  が出力し、検査用シリアルパラレル変換回路  ２２  に供給される高周波クロック信号（もしくは、検査用クロック・データ再生回路  ２１  が出力する上記の高周波クロック信号にもとづいて検査用クロック・データ再生回路  ２１  内、検査用シリアルパラレル変換回路  ２２  内またはワード同期回路  ２４  内で生成され、ワード同期回路  ２４  または検査用パターン照合回路  ２６  に入力される、上記の高周波クロック信号に同期したクロック信号）との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力の間のタイミング条件を調整もしくは補償する手段を内蔵する必要もある。構成としては、上記の調整もしくは補償する手段を検査用シリアルパラレル変換回路  ２２  に内蔵させる構成と、ワード同期回路  ２４  に内蔵させる構成と、検査用パターン照合回路  ２６  に内蔵させる構成と、クロック・データ再生回路  ２１  に内蔵させる構成の４通りの構成等がある。
【００５３】
検査用クロック・データ再生回路  ２１  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力との間のタイミング条件を補償することができる。
【００５４】
クロック・データ再生回路  ２１  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２２  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２２  ではなく、ワード同期回路  ２４  もしくは検査用パターン照合回路  ２６  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００５５】
また、周波数比の調整手段をクロック・データ再生回路  ２１  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２２  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【００５６】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路  ２５  よりパラレルシリアル変換回路  １３  にデータ列を入力し、検査用パターン照合回路  ２６  によりワード同期回路  ２４  の出力が検査用パターン生成回路  ２５  の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １３  の検査を可能としている。
【００５７】
また、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子  ４  より入力する低周波クロック信号の周波数は、パラレルシリアル変換回路  １１に入力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、パラレルシリアル変換回路  １３  に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００５８】
例えば、パラレルシリアル変換回路  １３  がＫ（Ｋは２以上の整数）並列のパラレルデータ入力をもち、各データのデータレートが１００Ｍｂｉｔ／ｓ  だとした場合、発振回路  １２  は１００×ＫＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路  １２  より出力するような構成とする。パターン生成回路  ２５  をこの１００ＭＨｚクロックで動作させることにより、パラレルシリアル変換回路  １３  への１００Ｍｂｉｔ／ｓ  データの入力が可能となる。ワード同期回路  ２４  も１００Ｍｂｉｔ／ｓ  クロックで動作させることにより正常動作が可能である。パターン照合回路  ２６  は、照合を行う回路本体を１００Ｍｂｉｔ／ｓクロックで動作させ、照合結果を出力する回路のみを低周波クロック入力端子  ４からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００５９】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集・積回路装置は、高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、パラレルシリアル変換回路  １４  と、検査用クロック・データ再生回路  ２７  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２３  と、高速信号処理回路  １５  と、検査用高速信号処理回路  ２８  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路  １４  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２７  から検査用シリアルパラレル変換回路  ２２  もしくはワード同期回路  ２３  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロッグ信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【００６０】
パラレルシリアル変換回路  １４  は、低速信号入力端子  ２  から入力されるパラレルデータをシリアルデータに変換して高速信号処理回路  １５  に対して出力する。
【００６１】
高速信号処理回路  １５  は、パラレルシリアル変換回路  １４  の出力が入力され、検査用高速信号処理回路  ２８  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【００６２】
検査用高速信号処理回路  ２８  は、高速信号処理回路  １５  の出力が入力され、必要に応じて高速信号処理回路  １５  とは逆の処理を行って、検査用クロック・データ再生回路  ２７  に対して出力する。
【００６３】
検査用クロック・データ再生回路  ２７  は、検査用高速信号処理回路  ２８  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用シリアルパラレル変換回路  ２２  に対して出力する。また抽出したクロックも検査用シリアルパラレル変換回路  ２２  に対して出力する。
【００６４】
本実施の形態の半導体集積回路装置は、高速信号処理回路  １５  の出力を検査用高速信号処理回路  ２８  により逆処理を行い、検査用高速信号処理回路  ２８  の出力をクロック・データ再生回路  ２７  により再生して検査用シリアルパラレル変換回路  ２２  に出力し、検査用シリアルパラレル変換回路  ２２  によりクロックーデータ再生回路  ２７  のデータ出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２７  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  よりパラレルシリアル変換回路  １４  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １５  の検査を可能としている。
【００６５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １５  の検査が可能となる。
【００６６】
また、検査用高速信号処理回路  ２８  を削除して高速信号処理回路  １５  の出力を検査用クロック・データ再生回路  ２７  に直結し、高速信号処理回路  １５  の出力のワード同期が可能となる信号を低速信号入力端子  ２  から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １５  の検査が可能となる。
【００６７】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、パラレルシリアル変換回路  １４  と、検査用クロック・データ再生回路  ２９  と、検査用シリアルパラレル変換回路  ２０１  と、発振回路  １２  と、ワード同期回路  ２３  と、高速信号処理回路  １６  と、検査用高速信号処理回路  ２０２  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路  １４  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２９  から検査用シリアルパラレル変換回路  ２０１  もしくはワード同期回路  ２３  に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【００６８】
高速信号処理回路  １６  は、パラレルシリアル変換回路  １４  の出力が入力され、検査用クロック・データ再生回路  ２９  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【００６９】
検査用クロック・データ再生回路  ２９  は、高速信号処理回路  １６  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用高速信号処理回路  ２０２  に対して出力する。また抽出したクロックを検査用高速信号処理回路  ２０２  と検査用シリアルパラレル変換回路  ２０１  に対して出力する。
【００７０】
検査用高速信号処理回路  ２０２  は、検査用クロック・データ再生回路  ２９  の出力が入力され、必要に応じて高速信号処理回路  １６  とは逆の処理を行って、検査用シリアルパラレル変換回路  ２０１  に対して出力する。
【００７１】
検査用シリアルパラレル変換回路  ２０１  は、検査用高速信号処理回路  ２０２  から入力されるシリアルデータをパラレルデータに変換してワード同期回路  ２３  に対して出力する。
【００７２】
本実施の形態の半導体集積回路装置は、高速信号処理回路  １６  の出力を検査用クロック・データ再生回路  ２９  により再生して検査用高速信号処理回路  ２０２  に出力し、検査用高速信号処理回路  ２０２  により検査用クロック・データ再生回路  ２９  のデータ出力に対して高速信号処理回路  １６  とは逆の処理を行って検査用シリアルパラレル変換回路  ２０１  に対して出力し、検査用シリアルパラレル変換回路  ２０１  により検査用高速信号処理回路  ２０２  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２０２  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  よりパラレルシリアル変換回路  １４  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １６  の検査を可能としている。
【００７３】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １６  の検査が可能となる。
【００７４】
また、検査用高速信号処理回路  ２０２  を削除して検査用クロック・データ再生回路  ２９  のデータ出力を検査用シリアルパラレル変換回路  ２０１  に直結し、高速信号処理回路  １６  の出力のワード同期が可能となる信号を低速信号入力端子  ２  から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １６  の検査が可能となる。
【００７５】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、パラレルシリアル変換回路  １７  と、検査用クロック・データ再生回路  ２１  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２０３  と、信号処理回路  １８  と、検査用信号処理回路  ２０４  を有する。
【００７６】
信号処理回路  １８  は低速信号入力端子  ２  からの信号が入力され、パラレルシリアル変換回路  １７  に対して出力する。
【００７７】
パラレルシリアル変換回路  １７  は信号処理回路  １８  から入力されるパラレルデータをシリアルデータに変換して検査用クロック・データ再生回路  ２１  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【００７８】
ワード同期回路  ２０３  は、検査用シリアルパラレル変換回路  ２２  の出力が入力され、検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路  １７  に入力されたデータ列を再生して、検査用信号処理回路  ２０４  に対して出力する。
【００７９】
検査用信号処理回路  ２０４  は、ワード同期回路  ２０３  の出力が入力され、必要に応じて信号処理回路  １８  とは逆の処理を行って低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００８０】
低周波クロック入力端子  ４  は、検査用信号処理回路  ２０４  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １２  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路  １７  に内蔵させる構成と、信号処理回路  １８  に内蔵させる構成と、発振回路  １２  に内蔵させる構成の３通りの構成等がある。
【００８１】
発振回路  １２  を、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００８２】
発振回路  １２  が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路  １７  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、パラレルシリアル変換回路  １７  ではなく、信号処理回路  １８  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００８３】
また、周波数比の調整手段を発振回路  １２  に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路  １７  に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００８４】
さらに、低周波クロック入力端子  ４  から入力される低周波クロック信号と検査用クロック・データ再生回路  ２１  が出力し、検査用シリアルパラレル変換回路  ２２  に供給される高周波クロック信号（もしくは、検査用クロック・データ再生回路  ２１  が出力する上記の高周波クロック信号にもとづいて検査用クロック・データ再生回路  ２１  内、検査用シリアルパラレル変換回路  ２２  内またはワード同期回路  ２０３  内で生成され、ワード同期回路  ２０３  または検査用信号処理回路  ２０４  に入力される、上記の高周波クロック信号に同期したクロック信号）との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力の間のタイミング条件を調整もしくは補償する手段を内蔵する必要もある。構成としては、上記の調整もしくは補償する手段を検査用シリアルパラレル変換回路  ２２  に内蔵させる構成と、に内蔵させる構成と、検査用信号処理回路  ２０４  に内蔵させる構成と、検査用クロック・データ再生回路  ２１  に内蔵させる構成の４通りの構成等がある。
【００８５】
検査用クロック・データ再生回路  ２１  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力との間のタイミング条件を補償することができる。
【００８６】
検査用クロック・データ再生回路  ２１  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２２  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２２  ではなく、ワード同期回路  ２０３  もしくは検査用信号処理回路  ２０４  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００８７】
また、周波数比の調整手段をクロック・データ再生回路  ２１  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２２  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【００８８】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路  １７  の出力をクロック・データ再生回路  ２１  により再生して検査用シリアルパラレル変換回路  ２２  に出力し、検査用シリアルパラレル変換回路  ２２  によりクロック・データ再生回路  ２１  のデータ出力を低速並列信号に変換するとともに、ワード同期回路  ２０３  により検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路  １７  に入力されたデータ列を再生し、検査用信号処理回路  ２０４  により信号処理回路  １８  とは逆の処理を行って低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １７  と信号処理回路  １８  の検査を可能としている。
【００８９】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １７  と信号処理回路  １８  の検査が可能となる。
【００９０】
また、検査用信号処理回路  ２０４  を削除してワード同期回路  ２０３  の出力を直接低速信号出力端子  ３  から出力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １７  と信号処理回路  １８  の検査が可能となる。
【００９１】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子  １  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、パラレルシリアル変換回路  １７  と、検査用クロック・データ再生回路  ２１  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２０３  と、検査用パターン生成回路  ２０５  と、検査用パターン照合回路  ２０６  と、信号処理回路  １９  と、検査用信号処理回路  ２０７  と、制御信号入力端子  ５  を有する。
【００９２】
検査用パターン生成回路  ２０６  は、制御信号入力端子  ５  による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路  １９  に対して出力する。
【００９３】
信号処理回路  １９  は、検査用パターン生成回路  ２０６  からの信号が入力され、パラレルシリアル変換回路  １７  に対して出力する。また、信号処理回路  １９  は、検査時以外は、検査用のパターン生成回路  ２０６  以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子  ５  により行う。
【００９４】
検査用信号処理回路  ２０７  は、ワード同期回路  ２０３  の出力が入力され、必要に応じて信号処理回路  １９  とは逆の処理を行って、検査用パターン照合回路  ２０６  に対して出力する。
【００９５】
検査用パターン照合回路  ２０６  は、検査用信号処理回路  ２０７  の出力が入力され、入力されたデータ列が検査用パターン生成回路  ２０６  の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００９６】
制御信号入力端子  ５  は、パターン生成回路  ２０６  の設定等、信号処理回路  １９  の入力切替等の他、パターン照合回路  ２０６  の設定等を行うために使用する。
【００９７】
低周波クロック入力端子  ４  は、検査用信号処理回路  ２０４  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １２  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路  １７  に内蔵させる構成と、信号処理回路  １９  に内蔵させる構成と、発振回路  １２  に内蔵させる構成の３通りの構成等がある。
【００９８】
さらに、低周波クロック入力端子  ４  から入力される低周波クロック信号と検査用クロック・データ再生回路  ２１  が出力し、検査用シリアルパラレル変換回路  ２２  に供給される高周波クロック信号（もしくは、検査用クロック・データ再生回路  ２１  が出力する上記の高周波クロック信号にもとづいて検査用クロック・データ再生回路  ２１  内、検査用シリアルパラレル変換回路  ２２  内、ワード同期回路  ２０３  内または検査用信号処理回路  ２０７  内で生成され、ワード同期回路  ２０３、検査用信号処理回路  ２０７  または検査用パターン照合回路  ２０６  に入力される、上記の高周波クロック信号に同期したクロック信号）との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力の間のタイミング条件を調整もしくは補償する手段を内蔵する必要もある。構成としては、上記の調整もしくは補償する手段を検査用シリアルパラレル変換回路  ２２  に内蔵させる構成と、ワード同期回路  ２０３  に内蔵させる構成と、検査用信号処理回路  ２０７  に内蔵させる構成と、検査用パターン照合回路  ２０６  に内蔵させる構成と、検査用クロック・データ再生回路  ２１  に内蔵させる構成の５通りの構成等がある。
【００９９】
検査用クロック・データ再生回路  ２１  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と検査用クロック・データ再生回路  ２１  のクロック出力との間のタイミング条件を補償することができる。
【０１００】
検査用クロック・データ再生回路  ２１  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２２  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路  ２１  のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２２  ではなく、ワード同期回路  ２０３  、検査用信号処理回路  ２０７  、もしくは検査用パターン照合回路  ２０６  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１０１】
また、周波数比の調整手段を検査用クロック・データ再生回路  ２１  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２２  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【０１０２】
本実施の形態の半導体集積回路装置は、実施の形態５の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路  ２０５  より信号処理回路  １９にデータ列を入力し、検査用パターン照合回路  ２０６  により検査用信号処理回路  ２０７  の出力が検査用パターン生成回路  ２０５  の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １７  と信号処理回路  １９  の検査を可能としている。
【０１０３】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子  ４  より入力する低周波クロック信号の周波数をパラレルシリアル変換回路  １７  に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。
【０１０４】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １０１  と、検査用クロック・データ再生回路  ２０８  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２３  と信号選択回路  ２０９  と、制御信号入力端子  ５  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路  １０１  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２０８  から検査用シリアルパラレル変換回路  ２２  もしくはワード同期回路  ２３  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【０１０５】
パラレルシリアル変換回路  １０１  は低速信号入力端子  ２  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  ２０９  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【０１０６】
信号選択回路  ２０９  は、ｎ個のパラレルシリアル変換回路  １０１  の出力が入力され、制御信号入力端子  ５  からの入力による設定により、そのうちの１つを選択して検査用クロック・データ再生回路  ２０８  に対して出力する。
【０１０７】
検査用クロック・データ再生回路  ２０８  は、信号選択回路  ２０９  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用シリアルパラレル変換回路  ２２  に対して出力する。また抽出したクロックも検査用シリアルパラレル変換回路  ２２  に対して出力する。
【０１０８】
本実施の形態の半導体集積回路装置は、信号選択回路  ２０９  によりｎ個のパラレルシリアル変換回路  １０１  の出力のうちの１つを選択して検査用クロック・データ再生回路  ２０８  に対して出力し、信号選択回路  ２０９  の出力を検査用クロック・データ再生回路  ２０８  により再生して検査用シリアルパラレル変換回路  ２２  に出力し、検査用シリアルパラレル変換回路  ２２  により検査用クロック・データ再生回路  ２０８  のデータ出力を低速並列信号に変換するとともに、ワード同期回路  ２３  により検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  よりパラレルシリアル変換回路  １０１  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０１  の検査を可能としている。
【０１０９】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０１  の検査が可能となる。
【０１１０】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号出力端子  １  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １０２  と、検査用クロック・データ再生回路  ２０８  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２３  と、検査用パターン生成回路  ２１０  と、検査用パターン照合回路  ２６  と、制御信号入力端子  ５  と、信号選択回路  ２０９  を有し、実施の形態２と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、検査用クロック・データ再生回路  ２０８  から検査用シリアルパラレル変換回路  ２２  、ワード同期回路  ２３  もしくは検査用パターン照合回路  ２６  に供給される高周波クロック信号と前記低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【０１１１】
検査用パターン生成回路  ２１０  は、制御信号入力端子  ５  による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路  １０２  に対して出力する。
【０１１２】
パラレルシリアル変換回路  １０２  は、検査用パターン生成回路  ２１０  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  ２０９  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。また、パラレルシリアル変換回路  １０２  は、検査時以外は、検査用パターン生成回路  ２１０  以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子  ５  により行う。
【０１１３】
制御信号入力端子  ５  は、パターン生成回路  ２１０  の設定等、パラレルシリアル変換回路  １０２  の入力切替等の他、パターン照合回路  ２６  の設定等、信号選択回路の設定等を行うために使用する。
【０１１４】
本実施の形態の半導体集積回路装置は、実施の形態７の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路  ２１０  よりパラレルシリアル変換回路  １０２  にデータ列を入力して、検査用パターン照合回路  ２６  によりワード同期回路  ２３  の出力が検査用パターン生成回路  ２１０  の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０２
の検査を可能としている。
【０１１５】
また、本実施の形態半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子  ４  より入力する低周波クロック信号の周波数をパラレルシリアル変換回路  １０２  に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。
【０１１６】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １４  と、検査用クロック・データ再生回路  ２７  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２３  と、ｎ個の高速信号処理回路  １０３  と、検査用高速信号処理回路  ２１１  と信号選択回路  ２１２  と、制御信号入力端子  ５  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路  １４  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２７  から検査用シリアルパラレル変換回路  ２２  もしくはワード同期回路  ２３  に供給される高周波クロック信号と前記低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【０１１７】
高速信号処理回路  １０３  は、パラレルシリアル変換回路  １４  の出力が入力され、信号選択回路  ２１２  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【０１１８】
信号選択回路  ２１２  は、ｎ個の高速信号処理回路  １０３  の出力が入力され、制御信号入力端子  ５  からの入力による設定により、そのうちの１つを選択して検査用高速信号処理回路  ２１１  に対して出力する。
【０１１９】
検査用高速信号処理回路  ２１１  は、信号選択回路  ２１２  の出力が入力され、必要に応じて高速信号処理回路  １０３  とは逆の処理を行って、検査用クロック・データ再生回路  ２７  に対して出力する。
【０１２０】
本実施の形態の半導体集積回路装置は、信号選択回路  ２１２  によりｎ個の高速信号処理回路  １０３  の出力のうちの１つを選択して検査用高速信号処理回路  ２１１  に対して出力し、検査用高速信号処理回路  ２１１  により信号選択回路  ２１２  の出力に対して高速信号処理回路  １０３  とは逆の処理を行って検査用クロックーデータ再生回路  ２７  に対して出力し、検査用高速信号処理回路  ２１１  の出力を検査用クロック・データ再生回路  ２７  により再生して検査用シリアルパラレル変換回路  ２２  に出力し、検査用シリアルパラレル変換回路  ２２  により検査用クロック・データ再生回路  ２７  のデータ出力を低速並列信号に変換するとともに、ワード同期回路  ２３  により検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  よりパラレルシリアル変換回路  １４  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査を可能としている。
【０１２１】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査が可能となる。
【０１２２】
また、検査用高速信号処理回路  ２１１  を削除して信号選択回路  ２１２  の出力を検査用クロック・データ再生回路  ２７  に直結し、高速信号処理回路  １０３  の出力のワード同期が可能となる信号を低速信号入力端子  ２  から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査が可能となる。
【０１２３】
さらに、高速信号処理回路  １０３  の一部もしくはすべてが異なる処理を行う場合には、検査用高速信号処理回路  ２１１  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査が可能となる。なお、検査用高速信号処理回路  ２１１  内に異なる処理を行う複数の回路を内蔵するかわりに、検査用高速信号処理回路  ２１１  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５、低速信号入力端子  ２、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路  ２１１  の処理を切り替えることも可能である。
【０１２４】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １０４  と、検査用クロック・データ再生回路  ２０８  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２２  と、高速信号処理回路  １０５  と、検査用高速信号処理回路  ２１３  と信号選択回路  ２１４  と、制御信号入力端子  ５  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路  １０４  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２０８  から検査用シリアルパラレル変換回路  ２２  もしくはワード同期回路  ２３  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【０１２５】
パラレルシリアル変換回路  １０４  は、低速信号入力端子  ２  から入力されるパラレルデータをシリアルデータに変換して高速信号処理回路  １０５  に対して出力する。
【０１２６】
高速信号処理回路  １０５  は、ｎ個のパラレルシリアル変換回路  １０４  の出力が入力され、検査用高速信号処理回路  ２１３  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【０１２７】
検査用高速信号処理回路  ２１３  は、高速信号処理回路  １０５  の出力が入力され、必要に応じて高速信号処理回路  １０５  とは逆の処理を行って、信号選択回路  ２１４  に対して出力する。
【０１２８】
信号選択回路  ２１４  は、検査用高速信号処理回路  ２１３  のｎ個の出力が入力され、制御信号入力端子  ５  からの入力による設定により、そのうちの１つを選択して検査用クロック・データ再生回路  ２０８  に対して出力する。
【０１２９】
本実施の形態の半導体集積回路装置は、検査用高速信号処理回路  ２１３  により高速信号処理回路  １０５  の出力に対して高速信号処理回路  １０５  とは逆の処理を行って信号選択回路  ２１４  に対して出力し、信号選択回路  ２１４  により検査用高速信号処理回路  ２１３  のｎ個の出力のうちの１つを選択して検査用クロック・データ再生回路  ２０８  に対して出力し、信号選択回路  ２１４  の出力を検査用クロック・データ再生回路  ２０８  により再生して検査用シリアルパラレル変換回路  ２２  に出力し、検査用シリアルパラレル変換回路  ２２  により検査用クロック・データ再生回路  ２０８  のデータ出力を低速並列信号に変換するとともに、ワード同期回路  ２３  により検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  よりパラレルシリアル変換回路  １０４  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０４  と高速信号処理回路  １０５  の検査を可能としている。
【０１３０】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０４  と高速信号処理回路  １０５  の検査が可能となる。
【０１３１】
また、高速信号処理回路  １０５  の仕様によっては、検査用高速信号処理回路  ２１３  を削除して、高速信号処理回路  １０５  の出力を信号選択回路  ２１４  に直結した場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０４
と高速信号処理回路  １０５  の検査が可能となる場合がある。
【０１３２】
（実施の形態１１）
図１１は、実施の形態１１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低局波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １４  と、検査用クロック・データ再生回路  ２１５  と、検査用シリアルパラレル変換回路  ２０１  と、発振回路  １２  と、ワード同期回路  ２３  と、ｎ個の高速信号処理回路  １０３  と、検査用高速信号処理回路  ２０２  と信号選択回路  ２１６  と、制御信号入力端子  ５  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路  １４  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２１５  から検査用シリアルパラレル変換回路  ２０１  もしくはワード同期回路  ２３  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵される。
【０１３３】
信号選択回路  ２１６  は、ｎ個の高速信号処理回路  １０３  の出力が入力され、制御信号入力端子  ５  からの入力による設定により、そのうちの１つを選択して検査用クロック・データ再生回路  ２１５  に対して出力する。
【０１３４】
検査用クロック・データ再生回路  ２１５  は、信号選択回路  ２１６  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用高速信号処理回路  ２０２  に対して出力する。また抽出したクロックを検査用高速信号処理回路  ２０２  と検査用シリアルパラレル変換回路  ２０１  に対して出力する。
【０１３５】
本実施の形態の半導体集積回路装置は、信号選択回路  ２１６  によりｎ個の高速信号処理回路  １０３  の出力のうちの１つを選択して検査用クロック・データ再生回路  ２１５  に対して出力し、信号選択回路  ２１６  の出力を検査用クロック・データ再生回路  ２１５  により再生して検査用高速信号処理回路  ２０２  に対して出力し、検査用高速信号処理回路  ２０２  によりクロック・データ再生回路  ２１５  のデータ出力に対して高速信号処理回路  １０３  とは逆の処理を行って検査用シリアルパラレル変換回路  ２０１  に出力し、検査用シリアルパラレル変換回路  ２０１  により検査用高速信号処理回路  ２０２  の出力を低速並列信号に変換するとともに、ワード同期回路  ２３  により検査用シリアルパラレル変換回路  ２０１  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２  よりパラレルシリアル変換回路  １４  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査を可能としている。
【０１３６】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査が可能となる。
【０１３７】
また、検査用高速信号処理回路  ２０２  を削除して検査用クロック・データ再生回路  ２１５  のデータ出力を検査用シリアルパラレル変換回路  ２０１  に直結し、高速信号処理回路  １０３  の出力のワード同期が可能となる信号を低速信号入力端子  ２  から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査が可能となる。
【０１３８】
さらに、高速信号処理回路  １０３  の一部もしくはすべてが異なる処理を行う場合には、検査用高速信号処理回路  ２０２  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １４  と高速信号処理回路  １０３  の検査が可能となる。なお、検査用高速信号処理回路  ２０２  内に異なる処理を行う複数の回路を内蔵するかわりに、検査用高速信号処理回路  ２０２  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５、低速信号入力端子  ２、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路  ２０２  の処理を切り替えることも可能である。
【０１３９】
（実施の形態１２）
図１２は、実施の形態１２である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号出力端子  １  と、低速信号入力端子  ２  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １０６  と、検査用クロック・データ再生回路  ２０８  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２０３  と信号選択回路  ２０９  と、制御信号入力端子  ５  と、信号処理回路  １８  と、検査用信号処理回路  ２０４  を有し、実施の形態５と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、発振回路  １２  からパラレルシリアル変換回路１０６  もしくは信号処理回路  １８  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵され、検査用クロック・データ再生回路  ２０８  から検査用シリアルパラレル変換回路  ２２、ワード同期回路  ２０３  もしくは検査用信号処理回路  ２０４  に供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【０１４０】
パラレルシリアル変換回路  １０６  は信号処理回路  １８  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  ２０９  に対して出力するとともに高速信号出力端子  １  より半導体集積回路装置の外部へ出力する。
【０１４１】
本実施の形態の半導体集積回路装置は、信号選択回路  ２０９  によりｎ個のパラレルシリアル変換回路  １０６  の出力のうちの１つを選択して検査用クロック・データ再生回路  ２０８  に対して出力し、信号選択回路  ２０９  の出力を検査用クロック・データ再生回路  ２０８  により再生して検査用シリアルパラレル変換回路  ２２  に対して出力し、検査用シリアルパラレル変換回路  ２２  により検査用クロック・データ再生回路  ２０８  の出力を低速並列信号に変換するとともに、ワード同期回路  ２０３  により検査用シリアルパラレル変換回路  ２２  のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路  １０６  に入力されたデータ列を再生し、検査用信号処理回路  ２０４  により信号処理回路  １８  とは逆の処理を行って低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０６  と信号処理回路  １８  の検査を可能としている。
【０１４２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０６  と信号処理回路  １８  の検査が可能となる。
【０１４３】
また、検査用信号処理回路  ２０４  を削除してワード同期回路  ２０３  の出力を直接低速信号出力端子  ３  から出力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０６  と信号処理回路  １８  の検査が可能となる。
【０１４４】
さらに、高速信号処理回路  １８  の一部もしくはすべてが異なる処理を行う場合には、検査用高速信号処理回路  ２０４  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置による信号処理回路  １８  とパラレルシリアル変換回路  １０６  の検査が可能となる。なお、検査用高速信号処理回路  ２０４  内に異なる処理を行う複数の回路を内蔵するかわりに、検査用高速信号処理回路  ２０４  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５、低速信号入力端子  ２、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路  ２０４  の処理を切り替えることも可能である。
【０１４５】
（実施の形態１３）
図１３は、実施の形態１３である半導体集積回路装置を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号出力端子  １  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、ｎ個のパラレルシリアル変換回路  １０６  と、検査用クロック・データ再生回路  ２０８  と、検査用シリアルパラレル変換回路  ２２  と、発振回路  １２  と、ワード同期回路  ２０３  と、検査用パターン生成回路  ２１７  と、検査用パターン照合回路  ２０６  と、制御信号入力端子  ５  と、信号選択回路  ２０９  と、信号処理回路  １９  と、検査用信号処理回路  ２０７  を有し、実施の形態６と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。すなわち、検査用クロック・データ再生回路  ２０８  から検査用シリアルパラレル変換回路  ２２、ワード同期回路  ２０３、検査用信号処理回路  ２０７、検査用パターン照合回路  ２０６  のいずれかに供給される高周波クロック信号と低周波クロック入力端子  ４  から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段が内蔵される。
【０１４６】
検査用パターン生成回路  ２１７  は、制御信号入力端子  ５  による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路  １９  に対して出力する。
【０１４７】
本実施の形態の半導体集積回路装置は、実施の形態１２の半導体集積回路装置の低速信号入力端子  ２  の代わりに検査用パターン生成回路  ２１７  より信号処理回路  １９  にデータ列を入力し、検査用パターン照合回路  ２０６  により検査用信号処理回路  ２０７  の出力が検査用パターン生成回路  ２１７  の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０６  と信号処理回路  １９  の検査を可能としている。
【０１４８】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子  ４  より入力する低周波クロック信号の周波数をパラレルシリアル変換回路  １０６  に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。
【０１４９】
さらに、高速信号処理回路  １９  の一部もしくはすべてが異なる処理を行う場合には、検査用高速信号処理回路  ２０７  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置による高速信号処理回路  １９  とパラレルシリアル変換回路  １０６  の検査が可能となる。なお、検査用高速信号処理回路  ２０７  内に異なる処理を行う複数の回路を内蔵するかわりに、検査用高速信号処理回路  ２０７  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路  ２０７  の処理を切り替えることも可能である。
【０１５０】
なお、上記の実施の形態において、上記検査用クロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記検査用クロック・データ再生回路もしくは上記発振回路に内蔵することができる。
【０１５１】
また、上記の実施の形態において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記発振回路に内蔵することができる。
【０１５２】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用クロック・データ再生回路、検査用シリアルパラレル変換回路、ワード同期回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び信号選択回路の消費電力を削減する手段を内蔵することができる。
【０１５３】
【発明の効果】
本発明の実施により、一般的な半導体集積回路検査装置によるモニタが不可能な高速信号を出力し、しかも、装置内の高速動作回路の検査を一般的な半導体集積回路検査装置で行うことが可能な半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態２の半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態３の半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態４の半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態５の半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態６の半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態７の半導体集積回路装置の構成を示す図ある。
【図８】本発明の実施の形態８の半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態９の半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態１０の半導体集積回路装置の構成を示す図である。
【図１１】本発明の実施の形態１１の半導体集積回路装置の構成を示す図である。
【図１２】本発明の実施の形態１２の半導体集積回路装置の構成を示す図である。
【図１３】本発明の実施の形態１３の半導体集積回路装置の構成を示す図である。
【図１４】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１５】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
１  …高速信号出力端子、２  …低速信号入力端子、３  …低速信号出力端子、４  …低周波クロック入力端子、５  …制御信号入力端子、１１  …パラレルシリアル変換回路、１２  …発振回路、１３、１４  …パラレルシリアル変換回路、１５、１６  …高速信号処理回路、１７  …パラレルシリアル変換回路、１８、１９  …信号処理回路、２１  …検査用クロック・データ再生回路、２２  …検査用シリアルパラレル変換回路、２３、２４  …ワード同期回路、２５  …検査用パターン生成回路、２６  …検査用パターン照合回路、２７  …検査用クロック・データ再生回路、２８  …検査用高速信号処理回路、２９  …検査用クロック・データ再生回路、２０１  …検査用シリアルパラレル変換回路、２０２  …検査用高速信号処理回路、２０３  …ワード同期回路、２０４  …検査用信号処理回路、２０５  …検査用パターン生成回路、２０６  …検査用パターン照合回路、２０７  …検査用信号処理回路、２０８  …検査用クロック・データ再生回路、２０９  …信号選択回路、２１０  …検査用パターン生成回路、２１１  …検査用高速信号処理回路、２１２  …信号選択回路、２１３  …検査用高速信号処理回路、２１４  …信号選択回路、２１５  …検査用クロック・データ再生回路、２１６  …信号選択回路、２１７  …検査用パターン生成回路、３０１  …入力電気信号、３０２  …電気−光変換手段、３０３  …出力光信号、３０４  …入力光信号、３０５  …光電変換手段、３０６  …電気信号、３０７  …信号再生回路、３０８  …出力電気信号、３０９  …パラレルシリアル変換回路、３１０  …シリアルパラレル変換回路、３１１  …シリアル電気信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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