(57)【要約】【課題】ＳＴＩを用いた半導体装置の製造において、素子分離領域形成のＣＭＰ工程において、ディッシングやエロージョンが発生することなく良好な平坦性を保持する。【解決手段】半導体基板上にシャロートレンチアイソレーション法によって分離される領域を有する半導体装置であって、半導体デバイスが形成されるデバイス領域と、デバイスダミー領域１３ｂと、前記半導体デバイス領域および前記デバイスダミー領域を分離する酸化膜４とを有し、前記デバイスダミー領域に、当該デバイスダミー領域がシリサイド化されることを防止するキャップ層１５を形成した。【選択図】          図２１
2004165527.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子領域と素子分離領域からなる半導体装置において、
前記素子領域は、素子が形成されるデバイス領域と、前記素子領域と前記素子分離領域との面積比を調整するために設置されたデバイスダミー領域とを有し、
前記デバイスダミー領域上に、当該デバイスダミー領域がシリサイド化されることを防止するキャップ層が形成されていることを特徴とする半導体装置。
【請求項２】
前記キャップ層は、絶縁膜を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記デバイスダミー領域は、Ｐウェル領域とＮウェル領域のウェル境界を含み、前記キャップ層は前記ウェル境界の上に形成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記絶縁膜は前記半導体基板表面に形成されることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記絶縁膜上に誘電体膜をさらに形成したことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記誘電体膜を覆うように別の絶縁膜をさらに形成したことを特徴とする請求項５記載の半導体装置。
【請求項７】
半導体基板上に素子領域と素子分離領域を有し、前記素子領域は、素子が形成されるデバイス領域と、前記素子領域と前記素子分離領域との面積比を調整するためのデバイスダミー領域とよりなる半導体装置の製造方法であって、
前記デバイス領域に素子を形成する工程と、
前記デバイスダミー領域にキャップ層を形成する工程と、
前記デバイス領域をシリサイド化する工程とを含み、
前記キャップ層は絶縁層を含み、かつ前記デバイスダミー領域がシリサイド化されることを防止することを特徴とする半導体装置の製造方法。
【請求項８】
前記デバイスダミー領域にキャップ層を形成する工程を、前記デバイス領域に素子を形成する工程と共に行い、前記素子はゲート絶縁膜を有し、前記絶縁膜と前記ゲート絶縁膜とを同時に成膜することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記素子は前記ゲート絶縁膜上にゲート電極膜を有すると共に、前記キャップ層は前記絶縁膜上に誘電体膜を有し、
前記ゲート電極膜と誘電体膜を同時に成膜することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記素子はゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極膜と、前記ゲート電極膜を覆うサイドウォール膜とを有し、前記サイドウォール膜と前記絶縁膜を同時に成膜することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、さらには半導体基板上にシャロートレンチアイソレーション法によって分離される領域を有する半導体装置に係る。
【０００２】
【従来の技術】
近年の半導体装置の高集積化にともない、素子分離領域の微細化も進んでおり，従来のＬＯＣＯＳ法から現在はＳＴＩ（シャロートレンチアイソレーション）による分離法が用いられる場合が多くなっている。前記ＳＴＩによる素子分離では、素子分離のための酸化膜の形成と、当該酸化膜のＣＭＰ（化学機械研磨）工程が必須であり、ＣＭＰ法はＳＴＩに関する重要な技術のひとつである。前記したＣＭＰ工程を含むＳＴＩによる素子分離を用いた半導体装置の製造工程に関して、図１（Ａ）〜（Ｃ）、図２（Ｄ）〜（Ｅ）において、手順を追って説明する。
【０００３】
図１（Ａ）を参照するに、まず、半導体基板１０１の表面に９００℃塩酸酸化により膜厚１０ｎｍのシリコン酸化膜１０２を形成したのち、ＣＶＤ法によりシリコン窒化膜１０３を１１０ｎｍ堆積させる。その後前記シリコン窒化膜１０３上にレジスト（図示せず）を塗布したのち、素子分離のためのマスクを用いて露光、現像を行い、形成されたレジストのパターン（図示せず）をマスクにして前記シリコン酸化膜１０２および前記シリコン窒化膜１０３を異方性エッチングして図１（Ａ）に示すようなパターンを形成する。
【０００４】
次に、図１（Ｂ）において、前記レジストをアッシングにより除去したのち、前記シリコン窒化膜１０３をマスクにして前記半導体基板１０１を３００ｎｍ異方性エッチングして、前記シリコン窒化膜のパターンを前記半導体基板１０１に転写する。その後、ＣＶＤ法によりシリコン酸化膜１０４を５００ｎｍ堆積させる。
【０００５】
次に、図１（Ｃ）において、ＣＭＰ（化学機械研磨）法により、前記シリコン酸化膜１０４を研磨する。その後、前記シリコン窒化膜１０３を煮沸りん酸溶液によって、前記シリコン酸化膜１０２をフッ酸系水溶液によって除去する。その後、レジスト（図示せず）を塗布してウェル形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてｎ型不純物を１×１０１３個／ｃｍ３注入してＰウェル１０５を形成する。同様に、レジスト（図示せず）を塗布してウェル形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてｐ型不純物を１×１０１３個／ｃｍ３注入してＮウェル１０６を形成する。
【０００６】
次に、図２（Ｄ）において、１０００℃の分圧酸化により、露出している前記半導体基板１０１の表面にゲート酸化膜１０７を２．５ｎｍ形成後、ポリシリコン膜を１８０ｎｍ堆積させる。次に、レジスト（図示せず）を塗布したのち、ゲート電極形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてポリシリコン膜を異方性エッチングしてゲート電極１０８を形成する。続いて、Ｐ型、Ｎ型ＬＤＤ領域（図示せず）を形成するために、それぞれマスクを用いてｐ型不純物５×１０１４個／ｃｍ３、ｎ型不純物１×１０１４個／ｃｍ３イオン注入する。
【０００７】
次に、図２（Ｅ）において、ＣＶＤ法により、シリコン酸化膜を１００ｎｍ堆積後、当該シリコン酸化膜を異方性エッチングすることによってサイドウォール１０９を形成する。さらに、Ｐ型、Ｎ型ソース・ドレイン領域（図示せず）を、それぞれマスクを用いてｐ型不純物１×１０１５個／ｃｍ３、ｎ型不純物１×１０１５個／ｃｍ３イオン注入することにより形成する。次にスパッタ法により、コバルト膜を１０ｎｍ堆積させた後、８５０℃でアニールを施して前記ゲート電極１０８上と、デバイス領域１１７上にＣｏＳｉ２層１０を自己整合（サリサイド）形成する。その後、未反応のコバルト膜を選択的に除去する。
【０００８】
以上が配線のためのコンタクトを形成する前までの工程であるが、図１（Ｃ）で示したＣＭＰ工程において、以下の問題が生じている。
【０００９】
図１（Ｃ）を参照するに、例えば、幅の広い前記半導体基板１０１の溝Ａ１およびＡ２に埋め込まれたシリコン酸化膜と、当該溝Ａ１およびＡ２と比べて幅の狭い溝Ｂ１およびＢ２に埋め込まれたシリコン酸化膜では、ＣＭＰによって研磨される形状が異なる。これはＣＭＰによる研磨固有の特性である。具体的には、前記溝Ａ１およびＡ２に埋め込まれた酸化膜の研磨後の形状は、当該溝Ｂ１およびＢ２に埋め込まれた酸化膜の研磨後の形状と比べて、中央部分の研磨が周辺部分よりも進行してしまう問題が生じる。このような特性はディッシングと呼ばれ、図１（Ｃ）中に符号１１１でディッシングを示す。また、例えば前記溝Ａ１およびＡ２で示す幅の広い溝に囲まれた微少なデバイス領域、例えば前記Ｎウェル１０６において表面に露出している部分では、前記シリコン窒化膜１０３で前記ＣＭＰの研磨は停止できず、前記半導体基板１０１まで削ってしまう、いわゆるエロージョンという問題が生じる。図中符号１１２でエロージョンの状態を示す。ディッシングやエロージョンによって生じた半導体基板上の段差は、フォトリソグラフィの焦点深度に影響を与えるためにレジストのパターニング形状が変動するという問題が生じる。例えば図２（Ｄ）に示したゲート電極形成工程において、ゲート電極の幅のバラつきという問題を発生させる。また、ディッシングやエロージョンは、一般的に半導体基板上にデバイスを形成するデバイス領域に対し、前記したように半導体基板に溝を形成して絶縁膜を形成する素子分離領域が占める割合が大きくなると発生しやすくなることが知られている。
【００１０】
前記したディッシングやエロージョンに対する対策としては、以下の方法が提案されている。例えば、幅の広い素子分離領域に、デバイス領域の構造に類似させたダミー領域を形成する方法がある。具体的には、前記した図１（Ｃ）のＣＭＰ工程において、例えば前記溝部Ａ１およびＡ２の部分で前記半導体基板１０１が露出する部分を増加させる構造とする。その結果、素子分離領域に対して、素子分離領域以外のデバイス領域およびダミー領域が占める割合を増加させて、前記したようなＣＭＰの研磨による問題が生じないようにしている。
【００１１】
【特許文献１】
特開２０００−７７５１４
【００１２】
【特許文献２】
特開２００１−１４４１７１
【００１３】
【発明が解決しようとする課題】
しかし、前記した方法でダミー領域を形成する場合、実際にはダミー領域が形成可能な面積に制限が生じてしまう場合がある。その場合は前記したような素子分離領域に対するデバイス領域およびダミー領域の割合が不十分となり、前記したようなディッシングやエロージョンが生じてしまう場合がある。このように、ダミー領域形成面積に制限が生じる理由について以下に説明する。
【００１４】
まず、図２（Ｅ）に示した半導体装置の構造の平面図を図３に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１５】
この半導体装置にダミー領域を形成する場合、図４に示したようにダミー領域１１３を複数個形成する方法がある。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。ダミー領域はデバイス領域やゲート電極およびゲート配線と重ねて形成することはできないため、それらに重なるダミー領域１１３ａは除外されることは当然である。
【００１６】
しかし、ダミー領域とデバイスやゲート電極などの構造物が接触する以外の理由で、ダミー領域が形成できない領域が存在する。例えば、デバイス領域にＣｏＳｉ２層などのメタルシリサイドを形成する工程においては、前記ダミー領域１１３の表面がメタルシリサイド化されてデバイス領域と同様にＣｏＳｉ２層が形成される。このように、ダミー領域の表面にＣｏＳｉ２層が形成された場合に、当該ダミー領域がウェルやソースドレインなど、ｐｎ型不純物拡散層の境界上と重なる場合はウェル境界で電流が流れて短絡してしまう問題が生じる。例えば、図４において１１３ｂで示すダミー領域が、前記Ｐウェル１０５と前記Ｎウェル１０６の境界層に形成されている。このダミー領域表面がシリサイド化されることによって生じる問題を、以下図５（Ａ）、（Ｂ）によって説明する。
【００１７】
図５（Ａ）、（Ｂ）は、ＰウェルとＮウェルのウェル境界に形成されたダミー領域１１３ｂの例を示す。図５（Ａ）は平面図で図５（Ｂ）はその断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。このようにダミー領域１１３ｂ表面がシリサイド化された場合、ＣｏＳｉ２層１１０を介して前記Ｐウェル１０５と前記Ｎウェル１０６の間に電流が流れて短絡してしまい、これは回路上問題となる。そのため、このままではウェル境界上にダミー領域１１３ｂを配置することは不可能である。そこで、前記のように問題となる前記ダミー領域１１３ｂを削除した場合を、図６に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図６に示すように、ウェル境界にあるダミー領域１１３ｂを削除すると、デバイス領域周辺のダミー領域密度を減少させてしまうことになり、ダミー領域を挿入する効果が薄れて前記したようなディッシングやエロージョンが発生してしまうという問題があった。そこで、例えば特開２００１−１１８８５８において、ウェルの境界を素子分離のための酸化膜が存在する位置に該当するように、すなわちダミー領域がウェル境界に重ならないように配置する方法が提案されている。このようなダミー領域形成の例を図７（Ａ）、（Ｂ）に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図７（Ａ）は平面図であり、図７（Ｂ）はその断面図である。図７（Ａ）、（Ｂ）を参照するに、ウェル境界とダミー領域１１３ｂが接触しないように、間隔Ｙをとるように構成されている。このように構成すれば、ダミー領域１１３ｂの上面がシリサイド化されてもＰウェルとＮウェルで導通することがない。
【００１８】
しかしながら、この方法については以下の問題がある。実際にダミー領域の配置を設計する場合は、半導体基板上に形成するダミー領域の数が莫大であるため、コンピュータのプログラムなどを用いて自動的にダミー領域の挿入位置を判断して行う場合が大半である。この手法をそのまま、図７（Ａ）、（Ｂ）で示すようなダミー領域の配置の設計に適用することは困難である。すなわち、ウェル境界とダミー領域の配置、および全体のダミー領域配置に関して判断できるプログラムを新規に設計する必要が生じ、プログラムの作成や検証のための新たな時間、労力、費用を費やす必要がある。
【００１９】
さらに、最近では図８に示すダミー領域形成の方法が、提案されている。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図６を参照するに、配線と基板間の容量を懸念し、ダミー領域が挿入されてもできるだけ容量を均一に保てるようにダミー領域を斜めにずらして配置されている。この場合、ウェルやソースドレイン境界に接触しないようにダミー領域を自動で挿入できるようにすることは、さらに複雑なプログラム設計を要し、さらなる時間、労力、費用を費やすことになる。
【００２０】
そこで、本発明においては上記の課題を解決した、新規で有用な半導体装置および半導体装置の製造方法を提供することを統括的課題としている。
【００２１】
本発明の具体的課題は、ＳＴＩを用いた半導体装置において、素子分離領域形成のＣＭＰ工程において、ディッシングやエロージョンが発生することなく良好な平坦性を保持した信頼性の高い半導体装置を提供することである。
【００２２】
本発明の別の課題は、前記ＣＭＰ工程において、ディッシングやエロージョン発生防止のために形成するダミー領域を、ＰウェルとＮウェルの境界であるウェル境界層に形成することを可能とし、当該ダミー領域設置の制限を緩和してダミー領域設置面積を増加させることである。
【００２３】
【課題を解決するための手段】
本発明によれば、上記の課題を、半導体基板上に形成された素子領域と素子分離領域からなる半導体装置において、前記素子領域は素子が形成されるデバイス領域と、前記素子領域と前記素子分離領域との面積比を調整するために設置されたデバイスダミー領域とを有し、前記デバイスダミー領域に、当該デバイスダミー領域がシリサイド化されることを防止するキャップ層を形成したことを特徴とする半導体装置により、解決する。
【００２４】
本発明の当該半導体装置によれば、前記キャップ層が形成される前記デバイスダミー領域を形成することにより、素子分離の酸化膜のＣＭＰ工程において、ディッシングやエロージョンの発生を防止して良好な平坦性が得られる。前記デバイスダミー領域にはＣＭＰ後にキャップ層が設けられるため、例えばＰウェルとＮウェルのウェル境界にデバイスダミー領域を形成する際に、当該デバイスダミー領域表面がシリサイド化されることを防止する。その結果、ＰウェルとＮウェルが電気的に短絡して電流が流れることを防止する。そのため、前記ウェル境界にデバイスダミー領域を形成することが可能となる。すなわち、半導体基板上において、デバイスダミー領域を形成することが可能な面が増加する。その結果、前記ディッシングやエロージョンの抑制効果が高まり、平坦性が良好となる。さらに、前記ウェル境界にデバイスダミー領域配置が可能なために、デバイスダミー領域配置の設計の際の制限が減少し、従来の延長線上の方法で容易に前記したダミー領域を配置することが可能となる。
【００２５】
また、本発明においては、上記の課題を、半導体基板上に素子領域と素子分離領域を形成し、シリサイド工程を含む半導体装置の製造方法であって、前記素子領域は素子が形成されるデバイス領域と、前記素子領域と前記素子分離領域との面積比を調整するために設置されたデバイスダミー領域とを有し、前記デバイスダミー領域にキャップ層を設けて、前記シリサイド工程において当該デバイスダミー領域がシリサイド化されることを防止することを特徴とする半導体装置の製造方法により、解決する。
【００２６】
本発明の当該半導体装置の製造方法によれば、前記キャップ層が形成される前記デバイスダミー領域を形成することにより、素子分離の酸化膜のＣＭＰ工程において、ディッシングやエロージョンの発生を防止して良好なＣＰＭ研磨後の平坦性が得られる。前記デバイスダミー領域にはＣＭＰ後にキャップ層が設けられるため、例えばＰウェルとＮウェルのウェル境界にデバイスダミー領域を形成する際に、当該デバイスダミー領域表面がシリサイド化されることを防止する。その結果、ＰウェルとＮウェルが電気的に短絡して電流が流れることを防止する。そのため、前記ウェル境界にデバイスダミー領域を形成することが可能となる。すなわち、半導体基板上において、デバイスダミー領域を形成することが可能な面が増加する。その結果、前記ディッシングやエロージョンの抑制効果が高まり、平坦性が良好となる。さらに、前記ウェル境界にデバイスダミー領域配置が可能なために、デバイスダミー領域配置の設計の際の制限が減少して容易に前記したダミー領域を配置することが可能となる。
【００２７】
【発明の実施の形態】
本発明においては、ＳＴＩの素子分離の酸化膜のＣＭＰ工程においてディッシングとエロージョン発生防止のために、ダミー領域を形成する。さらに、当該ＣＭＰ工程後に当該ダミー領域上にキャップ層を形成し、当該ＣＭＰ工程の後工程において当該ダミー領域表面がシリサイド化されることを防止する。そのため、半導体基板上のｐｎ型不純物拡散層境界にダミー領域を形成することが可能となり、ダミー領域形成面積を増加させて前記したディッシングやエロージョンを効果的に防止することができる。
【００２８】
次に、ダミー領域上に前記キャップ層を形成する具体的な形成方法について、以下に図面に基づき、説明する。
［第１実施例］
図９は半導体基板１上に形成されたデバイス領域および本発明によるダミー領域を示す平面図である。
【００２９】
図９を参照するに、前記半導体基板１上にはｎ型不純物をイオン注入されて形成されたＰウェル５、およびｐ型不純物をイオン注入されて形成されたＮウェル６が形成されている。また酸化膜４によって分離された、活性領域であるデバイス領域１７、ダミー領域１３ｂが形成されている。前記デバイス領域１７上をまたぐようにして前記デバイス領域１７上と前記酸化膜４上の一部にはポリシリコンからなるゲート電極８が形成されている。
【００３０】
前記ダミー領域１３ｂ上には、後述するゲート酸化膜が形成され、当該ゲート酸化膜上にポリシリコンカバー１４が形成され、さらに前記ポリシリコンカバー側壁にはサイドウォール９が形成されている。
【００３１】
図１０は、図９で示したデバイス領域およびダミー領域のｘ−ｘ線の断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３２】
図１０を参照するに、前記半導体基板１上には、前記酸化膜４で分離されるデバイス領域１７が形成されており、前記デバイス領域１７上の前記ゲート電極８で覆われた面にはゲート酸化膜７が形成されている。前記ゲート電極側壁にはサイドウォール９が形成されている。
【００３３】
また、前記デバイス領域１７の周囲には前記ダミー領域１３ｂが形成されており、前記ダミー領域１３ｂ上は、前記ゲート酸化膜７、ポリシリコンカバー１４で覆われている。さらに前記ポリシリコンカバー１４側壁には前記サイドウォール９が形成されている。
【００３４】
また、前記ゲート電極８および前記ポリシリコンカバー１４上には、シリサイド工程において形成されたＣｏＳｉ２層１０が形成されている。
【００３５】
ここで、前記ダミー領域１３ｂを拡大したものを図１１に示す。
【００３６】
図１１を参照するに、前記ダミー領域１３ｂが配置されている部分はデバイスとなりうる素子やゲート配線も存在しないため、前記ポリシリコンカバー１４を形成しても問題は無い。前記ポリシリコンカバー１４形成後は、デバイスを形成する場合と同様に後述する方法で、サイドウォール９およびＣｏＳｉ２層１０を形成する。前記ポリシリコンカバー１４は前記ゲート電極８と同時に形成することができるので、従来の工程から新たにマスク層を追加もしくは工程数を追加することなく従来と同じ工程で形成することが可能である。
【００３７】
本実施例によれば、前記デバイス領域１７や前記ゲート電極８をメタルシリサイド化しても前記ダミー領域１３ｂとポリシリコンカバー１４の間はゲート酸化膜７で絶縁されている。そのため、ＮウェルとＰウェルのウェル境界上に前記ダミー領域１３ｂが配置されてもウェル間が短絡することがない。従ってウェル境界にダミー領域を配置することが可能となり、ダミー領域設置面積が増大する。その結果、ＳＴＩの素子分離酸化膜のＣＭＰ工程において、ディッシングやエロージョンを効果的に防止することができる。また、ダミー領域設置の際に、ウェル境界に設置できないという制限がなくなり、ダミー領域設置の設計の負担が軽減する。
【００３８】
次に、本実施例のダミー領域１３ｂを含む半導体装置の製造工程を図１２（Ａ）〜（Ｃ）、図１３（Ｄ）〜（Ｆ）に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３９】
図１２（Ａ）を参照するに、まず、半導体基板１の表面に９００℃塩酸酸化により膜厚１０ｎｍのシリコン酸化膜２を形成したのち、ＣＶＤ法によりシリコン窒化膜３を１１０ｎｍ堆積させる。その後前記窒化膜３上にレジスト（図示せず）を塗布したのち、素子分離のためのマスクを用いて露光、現像を行い、形成されたレジストのパターン（図示せず）をマスクにして前記シリコン酸化膜２および前記シリコン窒化膜３を異方性エッチングして図１２（Ａ）に示すようなパターンを形成する。
【００４０】
次に、図１２（Ｂ）において、前記レジストをアッシングにより除去したのち、前記シリコン窒化膜３をマスクにして前記半導体基板１を３００ｎｍ異方性エッチングして、前記シリコン窒化膜のパターンを前記半導体基板１に転写する。その後、ＣＶＤ法によりシリコン酸化膜４を５００ｎｍ堆積させる。このようにして、デバイス領域が形成されるデバイス領域Ｄｅ、本発明によるダミー領域が形成されるダミー領域Ｄｕが当該シリコン酸化膜４によって分離される。前記ダミー領域Ｄｕには、本発明によるダミー領域１３ｂが形成される。
【００４１】
次に、図１２（Ｃ）において、ＣＭＰ（化学機械研磨）法により、前記シリコン酸化膜４を研磨する。この場合、本発明によるダミー領域１３ｂが形成されているため、ＣＭＰによるディッシングやエロージョンといった問題の発生を防止して良好な平坦性を得ることが可能となる。その後、前記シリコン窒化膜３を煮沸りん酸溶液によって、前記シリコン酸化膜２をフッ酸系水溶液によって除去する。その後、レジスト（図示せず）を塗布してウェル形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてｎ型不純物を１×１０１３個／ｃｍ３注入してＰウェル領域５を形成する。同様に、レジスト（図示せず）を塗布してウェル形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてｐ型不純物を１×１０１３個／ｃｍ３注入してＮウェル領域６を形成する。
【００４２】
次に、図１３（Ｄ）において、１０００℃の分圧酸化により、露出している前記半導体基板１の表面にゲート酸化膜７を２．５ｎｍ形成後、ポリシリコン膜を１８０ｎｍ堆積させる。次に、レジスト（図示せず）を塗布したのち、ゲート電極およびポリシリコンカバー形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてポリシリコン膜を異方性エッチングしてゲート電極８およびポリシリコンカバー１４を形成する。続いて、Ｐ型、Ｎ型ＬＤＤ領域（図示せず）を形成するために、それぞれマスクを用いてｐ型不純物１×１０１４個／ｃｍ３、ｎ型不純物５×１０１４個／ｃｍ３イオン注入する。
【００４３】
次に、図１３（Ｅ）において、ＣＶＤ法により、サイドウォール形成のためのシリコン酸化膜９’を１００ｎｍ堆積する。
【００４４】
次に、図１３（Ｆ）において前記シリコン酸化膜９’を異方性エッチングすることによってサイドウォール９を形成する。さらに、Ｐ型、Ｎ型ソース・ドレイン領域（図示せず）を、それぞれマスクを用いてｐ型不純物１×１０１５個／ｃｍ３、ｎ型不純物１×１０１５個／ｃｍ３イオン注入することにより形成する。次にスパッタ法により、コバルト膜を１０ｎｍ堆積させた後、８５０℃でアニールを施して前記ゲート電極８上と、デバイス部１７上にＣｏＳｉ２層１０を自己整合（サリサイド）形成する。この場合、前記ダミー領域１３ｂ上は、本発明によるキャップ層である前記ゲート酸化膜７および前記ポリシリコンカバー１４により覆われている。そのため、前記ダミー領域１３ｂ上がメタルシリサイド化されることがなく、ｐｎ型不純物拡散層の境界上で電流が流れて短絡してしまう問題が発生することがない。そのため、このように、ダミー領域１３ｂをウェル境界に形成することが可能となっている。
【００４５】
その後、未反応のコバルト膜を選択的に除去して、先に示した図１０の図の状態となる。
［第２実施例］
図１４は半導体基板１上に形成されたデバイス領域および本発明によるダミー領域を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４６】
図１４を参照するに、本実施例の場合は、前記ポリシリコンカバー１４の大きさが先に示した第１実施例の場合より小さい。この詳細については後述する。
【００４７】
図１５は、図１４で示したデバイス領域およびダミー領域のｘ−ｘ線の断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４８】
前記デバイス領域１７の周囲には前記ダミー領域１３ｂが形成されており、前記ダミー領域１３ｂ上は、前記ゲート酸化膜７、ポリシリコンカバー１４で覆われている。さらに前記ポリシリコンカバー１４側壁には前記サイドウォール９が形成されており、本実施例においては前記ポリシリコンカバー１４が小さいため、前記サイドウォール９の一部が前記ダミー領域１３ｂ上の一部を覆っている。
【００４９】
ここで、前記ダミー領域１３ｂを拡大したものを図１６に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５０】
図１６を参照するに、ポリシリコンカバー１４の幅Ｗ３が前記ダミー領域１３ｂの幅Ｗ２より小さくなっている。これは、例えばゲート電極の抜き幅制限により、ポリシリコンのダミー領域１４の間隔にも制限が必要な場合に本図のような構造となる。この場合は前記ポリシリコンカバー１４からはみ出す部分の前記ダミー領域１３ｂを、前記サイドウォール９で覆うことにより、前記ダミー領域１３ｂのシリサイド化を防止することができる。前記サイドウォール９の幅Ｗ１が前記ダミー領域１３ｂより大きい場合は本実施例の適用が可能である。また、本実施例においても、前記した第１実施例の場合と同様に、前記ポリシリコンカバー１４はゲート電極と同時に形成することができるので、従来の工程から新たにマスク層を追加もしくは工程数を追加することなく従来と同じ工程で形成することが可能である。
【００５１】
本実施例によれば、前記デバイス領域１７や前記ゲート電極８をメタルシリサイド化しても前記ダミー領域１３ｂとポリシリコンカバー１４の間はゲート酸化膜７で絶縁されており、さらにサイドウォール９で覆われている。そのため、ＮウェルとＰウェルのウェル境界上に前記ダミー領域１３ｂが配置されてもウェル間が短絡することがない。従ってウェル境界にダミー領域を配置することが可能となり、ダミー領域設置面積が増大する。その結果、ＳＴＩの素子分離酸化膜のＣＭＰ工程において、ディッシングやエロージョンを効果的に防止することができる。また、ダミー領域設置の際に、ウェル境界に設置できないという制限がなくなり、ダミー領域設置の設計の負担が軽減する。
【００５２】
次に、本実施例のダミー領域１３ｂを含む半導体装置の製造工程を図１７（Ａ）〜（Ｃ）、図１８（Ｄ）〜（Ｆ）に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５３】
図１７（Ａ）〜（Ｃ）の工程は、第１実施例において前記した図１２（Ａ）〜（Ｃ）の工程と同一である。
【００５４】
次に、図１８（Ｄ）において、１０００℃の分圧酸化により、露出している前記半導体基板１の表面にゲート酸化膜７を２．５ｎｍ形成後、ポリシリコン膜を１８０ｎｍ堆積させる。次に、レジスト（図示せず）を塗布したのち、ゲート電極およびポリシリコンカバー形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてポリシリコン膜を異方性エッチングしてゲート電極８およびポリシリコンカバー１４を形成する。続いて、Ｐ型、Ｎ型ＬＤＤ領域（図示せず）を形成するために、それぞれマスクを用いてｐ型不純物１×１０１４個／ｃｍ３、ｎ型不純物５×１０１４個／ｃｍ３イオン注入する。
【００５５】
次に、図１８（Ｅ）において、ＣＶＤ法により、サイドウォール形成のためのシリコン酸化膜９’を１００ｎｍ堆積する。
【００５６】
次に、図１８（Ｆ）において前記シリコン酸化膜９’を異方性エッチングすることによってサイドウォール９を形成する。さらに、Ｐ型、Ｎ型ソース・ドレイン領域（図示せず）を、それぞれマスクを用いてｐ型不純物１×１０１５個／ｃｍ３、ｎ型不純物１×１０１５個／ｃｍ３イオン注入することにより形成する。次にスパッタ法により、コバルト膜を１０ｎｍ堆積させた後、８５０℃でアニールを施して前記ゲート電極８上と、デバイス部１７上にＣｏＳｉ２層１０を自己整合（サリサイド）形成する。この場合、前記ダミー領域１３ｂ上の一部は、本発明によるキャップ層である前記ゲート酸化膜７、前記ポリシリコンカバー１４により覆われている。さらに本実施例の場合は、前記ゲート酸化膜７と前記ポリシリコンカバー１４の幅が前記ダミー領域１３ｂの幅より小さいため、さらに前記サイドウォール９によって前記ダミー領域１３ｂ上の表面をカバーして、前記ダミー領域１３ｂの表面上が全て覆われる。そのため、前記ダミー領域１３ｂ上がメタルシリサイド化されることがなく、ｐｎ型不純物拡散層の境界上で電流が流れて短絡してしまう問題が発生することがない。そのため、このように、ダミー領域１３ｂをウェル境界に形成することが可能となっている。
【００５７】
その後、未反応のコバルト膜を選択的に除去して先に示した図１５の状態となる。
［第３実施例］
図１９は半導体基板１上に形成されたデバイス領域および本発明によるダミー領域を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５８】
図１９を参照するに、本実施例の場合は、前記ダミー領域１３ｂ上にシリコン酸化膜からなる保護層１５が形成されている。
【００５９】
図２０は、図１４で示したデバイス領域およびダミー領域のｘ−ｘ線の断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６０】
前記デバイス領域１７の周囲には前記ダミー領域１３ｂが形成されており、前記ダミー領域１３ｂ上は、シリコン酸化膜からなる保護層１５が形成されている。
【００６１】
ここで、前記ダミー領域１３ｂを拡大したものを図２１に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６２】
図２１を参照するに、前記ダミー領域１３ｂ上に当該ダミー領域１３ｂを完全に覆うように絶縁膜、例えばシリコン酸化膜などからなる保護層１５を形成する。前記保護層１５は、例えば前記サイドウォール９を形成する工程において、同時に形成することが可能である。通常、サイドウォールを形成する工程においては、前記ゲート電極８形成後に酸化膜を堆積し、マスク無しで異方性エッチングを行うことで形成する。本実施例においては、前記保護層１５を形成するために、前記したサイドウォール形成のための酸化膜堆積後にレジストを塗布して露光・現像して前記保護層１５を形成するためのマスクを形成する工程を設ける必要がある。その後、異方性エッチングを行うことでデバイス領域１７のゲート電極のサイドウォール９と、前記保護層１５を同時に形成することができる。サイドウォールの形成は通常マスク無しで行うため、本実施例の場合は、マスク工程を追加する必要がある。しかし、サイドウォールの酸化膜の堆積と同時に前記保護層１５の酸化膜の堆積を行うため、酸化膜の堆積工程を追加する必要はない。また、例えばポリシリコン電極をメタルシリサイド化しないで抵抗素子として使用する場合は、サイドウォール形成のための絶縁膜の堆積後にマスク工程を追加して、ポリシリコン電極上に酸化膜を形成している。その場合はポリシリコン上のマスク形成の工程において、本実施例において形成する保護層１５のためのマスク形成を行うことが可能となり、前記保護層１５を形成しても新たに工程を追加する必要はない。
【００６３】
本実施例によれば、前記デバイス領域１７や前記ゲート電極８をメタルシリサイド化しても前記ダミー領域１３ｂ上は酸化膜からなる前記保護層１５で覆われている。そのため、ＮウェルとＰウェルのウェル境界上に前記ダミー領域１３ｂが配置されてもウェル間が短絡することがない。従ってウェル境界にダミー領域を配置することが可能となり、ダミー領域設置面積が増大する。その結果、ＳＴＩの素子分離酸化膜のＣＭＰ工程において、ディッシングやエロージョンを効果的に防止することができる。また、ダミー領域設置の際に、ウェル境界に設置できないという制限がなくなり、ダミー領域設置の設計の負担が軽減する。
【００６４】
次に、本実施例のダミー領域１３ｂを含む半導体装置の製造工程を図２２（Ａ）〜（Ｃ）、図２３（Ｄ）〜（Ｆ）および図２４（Ｇ）に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６５】
図２２（Ａ）〜（Ｃ）の工程は、第１実施例において前記した図１２（Ａ）〜（Ｃ）の工程と同一である。
【００６６】
次に、図２３（Ｄ）において、１０００℃の分圧酸化により、露出している前記半導体基板１の表面にゲート酸化膜７を２．５ｎｍ形成後、ポリシリコン膜を１８０ｎｍ堆積させる。次に、レジスト（図示せず）を塗布したのち、ゲート電極形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてポリシリコン膜を異方性エッチングしてゲート電極８を形成する。続いて、Ｐ型、Ｎ型ＬＤＤ領域（図示せず）を形成するために、それぞれマスクを用いてｐ型不純物１×１０１４個／ｃｍ３、ｎ型不純物５×１０１４個／ｃｍ３イオン注入する。
【００６７】
次に、図２３（Ｅ）において、ＣＶＤ法により、サイドウォールおよび保護層形成のためのシリコン酸化膜９’を１００ｎｍ堆積する。
【００６８】
次に、図２３（Ｆ）において、保護層をパターニングするためのレジストを塗布したのち、露光・現像を行って保護層形成のためのレジストパターン１８を形成する。
【００６９】
次に、図２４（Ｇ）において、前記シリコン酸化膜９’を異方性エッチングすることによってサイドウォール９および保護層１５を同時に形成する。さらに、Ｐ型、Ｎ型ソース・ドレイン領域（図示せず）を、それぞれマスクを用いてｐ型不純物１×１０１５個／ｃｍ３、ｎ型不純物１×１０１５個／ｃｍ３イオン注入することにより形成する。次にスパッタ法により、コバルト膜を１０ｎｍ堆積させた後、８５０℃でアニールを施して前記ゲート電極８上と、デバイス部１７上にＣｏＳｉ２層１０を自己整合（サリサイド）形成する。この場合、前記ダミー領域１３ｂ上は、本発明によるキャップ層である前記保護層１５により覆われている。そのため、前記ダミー領域１３ｂ上がメタルシリサイド化されることがなく、ｐｎ型不純物拡散層の境界上で電流が流れて短絡してしまう問題が発生することがない。そのため、このように、ダミー領域１３ｂをウェル境界に形成することが可能となっている。
【００７０】
その後、未反応のコバルト膜を選択的に除去して、図２０に示した状態となる。
［第４実施例］
図２５は半導体基板１上に形成されたデバイス領域および本発明によるダミー領域を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７１】
図２５を参照するに、本実施例の場合は、前記ダミー領域１３ｂ上にシリコン酸化膜からなる保護層１６が形成されている。
【００７２】
図２６は、図１４で示したデバイス領域およびダミー領域のｘ−ｘ線の断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７３】
前記デバイス領域１７の周囲には前記ダミー領域１３ｂが形成されており、前記ダミー領域１３ｂ上は、シリコン酸化膜からなる保護層１６が形成されている。
【００７４】
ここで、前記ダミー領域１３ｂを拡大したものを図２７に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７５】
図２７を参照するに、前記ダミー領域１３ｂ上に当該ダミー領域１３ｂを完全に覆うように絶縁膜、例えばシリコン酸化膜からなる保護層１６を形成する。前記保護層１６は、例えば前記サイドウォール９を形成した後、形成する。本実施例においては、前記保護層１６を形成するために、酸化膜を堆積する工程と、その後レジストを塗布して露光・現像して前記保護層１６を形成するためのマスクを形成する工程を設ける必要がある。その後、異方性エッチングを行うことで前記保護層１６を形成することができる。この場合は、酸化膜の堆積工程と、マスク工程を追加する必要がある。しかし、例えばデバイス形成工程を考えた場合、デバイス領域の拡散層をメタルシリサイド化しないで抵抗素子として使用する場合は、当該デバイス領域の拡散層上に絶縁膜層を形成する。この場合は、本実施例における前記保護層１６と同時に形成することが可能なため、工程数を増加する必要はない。本実施例によれば、前記デバイス領域１７や前記ゲート電極８をメタルシリサイド化しても前記ダミー領域１３ｂ上はシリコン酸化膜からなる前記保護層１６で覆われている。そのため、ＮウェルとＰウェルのウェル境界上に前記ダミー領域１３ｂが配置されてもウェル間が短絡することがない。従ってウェル境界にダミー領域を配置することが可能となり、ダミー領域設置面積が増大する。その結果、ＳＴＩの素子分離酸化膜のＣＭＰ工程において、ディッシングやエロージョンを効果的に防止することができる。また、ダミー領域設置の際に、ウェル境界に設置できないという制限がなくなり、ダミー領域設置の設計の負担が軽減する。
【００７６】
次に、本実施例のダミー領域１３ｂを含む半導体装置の製造工程を図２８（Ａ）〜（Ｃ）、図２９（Ｄ）〜（Ｆ）および図３０（Ｇ）〜（Ｉ）に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７７】
図２８（Ａ）〜（Ｃ）および図２９（Ｄ）〜（Ｅ）の工程は、それぞれ前記した第３実施例の図２２（Ａ）〜（Ｃ）および図２３（Ｄ）〜（Ｅ）の工程と同一である。
【００７８】
次に、図２９（Ｆ）において、前記シリコン酸化膜９’を異方性エッチングすることによってサイドウォール９を形成する。さらに、Ｐ型、Ｎ型ソース・ドレイン領域（図示せず）を、それぞれマスクを用いてｐ型不純物１×１０１５個／ｃｍ３、ｎ型不純物１×１０１５個／ｃｍ３イオン注入することにより形成する。
【００７９】
次に、図３０（Ｇ）において、ＣＶＤ法により、保護層形成のためのシリコン酸化膜１６’を５０ｎｍ堆積する。
【００８０】
次に、図３０（Ｈ）において、酸化膜の保護層をパターニングするためのレジストを塗布したのち、露光・現像を行って保護層形成のためのレジストパターン１９を形成する。
【００８１】
次に、図３０（Ｉ）において、前記シリコン酸化膜１６’を異方性エッチングすることによって保護層１６を形成する。次にスパッタ法により、コバルト膜を１０ｎｍ堆積させた後、８５０℃でアニールを施して前記ゲート電極８上と、デバイス部１７上にＣｏＳｉ２層１０を自己整合（サリサイド）形成する。この場合、前記ダミー領域１３ｂ上は、本発明によるキャップ層である前記保護層１６により覆われている。そのため、前記ダミー領域１３ｂ上がメタルシリサイド化されることがなく、ｐｎ型不純物拡散層の境界上で電流が流れて短絡してしまう問題が発生することがない。そのため、このように、ダミー領域１３ｂをウェル境界に形成することが可能となっている。
【００８２】
その後、未反応のコバルト膜を選択的に除去して、図２６に示した状態となる。
［第５実施例］
図３１は半導体基板１上に形成されたデバイス領域および本発明によるダミー領域を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８３】
図３１を参照するに、本実施例の場合、前記ダミー領域１３ｂ上には、ゲート酸化膜が形成され、当該ゲート酸化膜上にポリシリコンカバー１４が形成され、さらに前記ポリシリコンカバー１４を覆うようにシリコン酸化膜からなる保護層２１が形成されている。
【００８４】
図３２は、図１４で示したデバイス領域およびダミー領域のｘ−ｘ線の断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８５】
前記デバイス領域１７の周囲には前記ダミー領域１３ｂが形成されており、前記ダミー領域１３ｂ上には前記ゲート酸化膜７が形成され、当該ゲート酸化膜７の上にポリシリコンカバー１４が形成されている。さらに前記ポリシリコンカバー１４および前記ダミー領域１３ｂ上を覆うように、シリコン酸化膜からなる保護層２１が形成されている。本実施例においては前記ポリシリコンカバー１４が小さいため、前記保護層２１の一部が前記ダミー領域１３ｂ上の一部を覆っている。
【００８６】
ここで、前記ダミー領域１３ｂを拡大したものを図３３に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８７】
本実施例は、第２実施例において図１６中に示したポリシリコンカバー１４の幅Ｗ３が、さらに小さくなった場合の本発明の適用例である。これは、近年のポリシリコン加工におけるゲート電極の幅制御においては、半導体装置内に占めるゲート電極パターンの割合が大きく左右することからポリシリコンカバーを挿入する必要があり、かつゲート電極の抜き幅制限から第２実施例の場合よりポリシリコンカバーをさらに小さくしなければならないという理由による。本実施例においては、ポリシリコンカバー１４の幅Ｗ３’が、第２実施例の場合の前記Ｗ３より小さいため、通常の方法でサイドウォールを形成した場合は、サイドウォールで前記ダミー領域１３ｂの表面を全て覆うことは不可能である。そのため、例えばサイドウォールの形成工程において、サイドウォール形成のための酸化膜堆積後に、レジストを塗布して露光・現像して前記ダミー領域１３ｂの表面を全て覆う保護層２１を形成するためのマスクを形成する工程を設ける必要がある。その後、異方性エッチングを行うことでデバイス部分のゲート電極のサイドウォールと、前記ダミー領域１３ｂの表面を全て覆う前記保護層２１を同時に形成することができる。サイドウォールの形成は通常マスク無しで行うため、本実施例の場合は、マスク工程を追加する必要がある。しかし、サイドウォールの酸化膜の堆積と同時に前記保護層２１の堆積を行うため、酸化膜の堆積工程を追加する必要はない。また、例えばポリシリコン電極をメタルシリサイド化しないで抵抗素子として使用する場合は、サイドウォール形成のための絶縁膜の堆積後にマスク工程を追加して、ポリシリコン電極上に酸化膜を形成している。その場合はポリシリコン上のマスク形成の工程において、本実施例において形成する保護層２１のためのマスク形成を行うことが可能となり、前記保護層２１を形成しても新たに工程を追加する必要はない。また、本実施例における保護層２１を形成する際に、第４実施例で前記した前記保護層１６を形成する工程を適用してもよい。
【００８８】
本実施例によれば、前記デバイス領域１７や前記ゲート電極８をメタルシリサイド化しても前記ダミー領域１３ｂ上は酸化膜からなる前記保護層２１で覆われている。そのため、ＮウェルとＰウェルのウェル境界上に前記ダミー領域１３ｂが配置されてもウェル間が短絡することがない。従ってウェル境界にダミー領域を配置することが可能となり、ダミー領域設置面積が増大する。その結果、ＳＴＩの素子分離酸化膜のＣＭＰ工程において、ディッシングやエロージョンを効果的に防止することができる。また、ダミー領域設置の際に、ウェル境界に設置できないという制限がなくなり、ダミー領域設置の設計の負担が軽減する。
【００８９】
次に、本実施例のダミー領域１３ｂを含む半導体装置の製造工程を図３４（Ａ）〜（Ｃ）、図３５（Ｄ）〜（Ｆ）および図３６（Ｇ）に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９０】
図３４（Ａ）〜（Ｃ）の工程は、それぞれ前記した第１実施例の図１２（Ａ）〜（Ｃ）の工程と同一である。
【００９１】
次に、図３５（Ｄ）において、１０００℃の分圧酸化により、露出している前記半導体基板１の表面にゲート酸化膜７を２．５ｎｍ形成後、ポリシリコン膜を１８０ｎｍ堆積させる。次に、レジスト（図示せず）を塗布したのち、ゲート電極およびポリシリコンカバー形成のためのマスクを用いて露光、現像を行う。その結果パターニングされた当該レジスト（図示せず）をマスクにしてポリシリコン膜を異方性エッチングしてゲート電極８およびポリシリコンカバー１４を形成する。続いて、Ｐ型、Ｎ型ＬＤＤ領域（図示せず）を形成するために、それぞれマスクを用いてｐ型不純物１×１０１４個／ｃｍ３、ｎ型不純物５×１０１４個／ｃｍ３イオン注入する。
【００９２】
次に、図３５（Ｅ）において、ＣＶＤ法により、サイドウォールおよび保護層形成のためのシリコン酸化膜９’を１００ｎｍ堆積する。
【００９３】
次に、図３５（Ｆ）において、酸化膜の保護層をパターニングするためのレジストを塗布したのち、露光・現像を行って保護層形成のためのレジストパターン２０を形成する。
【００９４】
次に、図３６（Ｇ）において、前記シリコン酸化膜９’を異方性エッチングすることによってサイドウォール９および保護層２１を同時に形成する。さらに、Ｐ型、Ｎ型ソース・ドレイン領域（図示せず）を、それぞれマスクを用いてｐ型不純物１×１０１５個／ｃｍ３、ｎ型不純物１×１０１５個／ｃｍ３イオン注入することにより形成する。次にスパッタ法により、コバルト膜を１０ｎｍ堆積させた後、８５０℃でアニールを施して前記ゲート電極８上と、デバイス部１７上にＣｏＳｉ２層１０を自己整合（サリサイド）形成する。この場合、前記ダミー領域１３ｂ上は、本発明によるキャップ層である前記ゲート酸化膜７、前記ポリシリコンカバー１４により覆われている。さらに本実施例の場合は、前記ゲート酸化膜７と前記ポリシリコンカバー１４の幅が前記ダミー領域１３ｂの幅より小さいため、さらに前記保護層２１によって前記ダミー領域１３ｂ上の表面をカバーして、前記ダミー領域１３ｂの表面上が全て覆われる。そのため、前記ダミー領域１３ｂ上がメタルシリサイド化されることがなく、ｐｎ型不純物拡散層の境界上で電流が流れて短絡してしまう問題が発生することがない。そのため、このように、ダミー領域１３ｂをウェル境界に形成することが可能となっている。
【００９５】
その後、未反応のコバルト膜を選択的に除去して、図３２に示した状態となる。
【００９６】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００９７】
例えば、前記した第１〜５実施例に関して、キャップ層の形成方法は上記の特定の方法に限定されるものではない。例えば、第５実施例に記述した前記保護層２１に関しては、当該保護層２１の成膜工程を別途設けてもよく、また第４実施例に記述したような保護層形成のための堆積工程、マスク工程を設けることも可能である。また、キャップ層に用いた絶縁膜の例として、第１〜５実施例中ではシリコン酸化膜（ＳｉＯ２）を用いたが、その他の絶縁膜、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣＯＮ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯ（Ｈ）膜などを用いることが可能である。また、絶縁膜の形成方法として、ＣＶＤ法（化学気相堆積法）を用いた場合を記述しているが、これに限定されるものではなく、例えばＰＶＤ法、スピンコートによる塗布法などを用いても、前記した実施例中に記述した場合と同様の効果を得ることが可能となる。
【００９８】
（付記１）  半導体基板上に形成された素子領域と素子分離領域からなる半導体装置において、
前記素子領域は、素子が形成されるデバイス領域と、前記素子領域と前記素子分離領域との面積比を調整するために設置されたデバイスダミー領域とを有し、
前記デバイスダミー領域上に、当該デバイスダミー領域がシリサイド化されることを防止するキャップ層が形成されていることを特徴とする半導体装置。
【００９９】
（付記２）  前記キャップ層は、絶縁膜を含むことを特徴とする付記１記載の半導体装置。
【０１００】
（付記３）  前記デバイスダミー領域は、Ｐウェル領域とＮウェル領域のウェル境界を含み、前記キャップ層は前記ウェル境界の上に形成されることを特徴とする付記１または２記載の半導体装置。
【０１０１】
（付記４）  前記キャップ層は、前記Ｐウェル領域と前記Ｎウェル領域が電気的に短絡することを防止することを特徴とする付記３項記載の半導体装置。
【０１０２】
（付記５）  前記キャップ層は、前記素子を形成する工程において形成される膜によって構成されることを特徴とする付記１〜４のうち、いずれか１項記載の半導体装置。
【０１０３】
（付記６）  前記絶縁膜は前記半導体基板表面に形成されることを特徴とする付記２〜５のうち、いずれか１項記載の半導体装置。
【０１０４】
（付記７）  前記絶縁膜上に誘電体膜をさらに形成したことを特徴とする付記６記載の半導体装置。
【０１０５】
（付記８）  前記誘電体膜はポリシリコンからなることを特徴とする付記７記載の半導体装置。
【０１０６】
（付記９）  前記誘電体膜を覆うように別の絶縁膜をさらに形成したことを特徴とする付記７または８記載の半導体装置。
【０１０７】
（付記１０）  前記半導体基板はシリコン基板であることを特徴とする付記１〜９のうち、いずれか１項記載の半導体装置。
【０１０８】
（付記１１）  前記絶縁膜はシリコン酸化膜であることを特徴とする付記２〜１０のうち、いずれか１項記載の半導体装置。
【０１０９】
（付記１２）  前記別の絶縁膜はシリコン酸化膜であることを特徴とする付記９〜１１のうち、いずれか１項記載の半導体装置。
【０１１０】
（付記１３）  半導体基板上に素子領域と素子分離領域を有し、前記素子領域は、素子が形成されるデバイス領域と、前記素子領域と前記素子分離領域との面積比を調整するためのデバイスダミー領域とよりなる半導体装置の製造方法であって、
前記デバイス領域に素子を形成する工程と、
前記デバイスダミー領域にキャップ層を形成する工程と、
前記デバイス領域をシリサイド化する工程とを含み、
前記キャップ層は絶縁層を含み、かつ前記デバイスダミー領域がシリサイド化されることを防止することを特徴とする半導体装置の製造方法。
【０１１１】
（付記１４）  前記デバイスダミー領域は、Ｐウェル領域とＮウェル領域のウェル境界を含み、前記キャップ層は前記ウェル境界の上に形成されることを特徴とする付記１３記載の半導体装置の製造方法。
【０１１２】
（付記１５）  前記キャップ層は、前記Ｐウェル領域と前記Ｎウェル領域が電気的に短絡することを防止することを特徴とする付記１４項記載の半導体装置の製造方法。
【０１１３】
（付記１６）  前記デバイスダミー領域にキャップ層を形成する工程を、前記デバイス領域に素子を形成する工程と共に行い、前記素子はゲート絶縁膜を有し、前記絶縁膜と前記ゲート絶縁膜とを同時に成膜することを特徴とする付記１３〜１５のうち、いずれか１項記載の半導体装置の製造方法。
【０１１４】
（付記１７）  前記素子は前記ゲート絶縁膜上にゲート電極膜を有すると共に、前記キャップ層は前記絶縁膜上に誘電体膜を有し、
前記ゲート電極膜と誘電体膜を同時に成膜することを特徴とする付記１６記載の半導体装置の製造方法。
【０１１５】
（付記１８）  前記素子は前記ゲート電極膜を覆うサイドウォール膜を有すると共に、前記キャップ層は前記誘電体膜を覆う別の絶縁膜を有し、
前記サイドウォール膜と前記別の絶縁膜を同時に成膜することを特徴とする付記１７記載の半導体装置の製造方法。
【０１１６】
（付記１９）  前記素子はゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極膜と、前記ゲート電極膜を覆うサイドウォール膜とを有し、前記サイドウォール膜と前記絶縁膜を同時に成膜することを特徴とする付記１３〜１５のうち、いずれか１項記載の半導体装置の製造方法。
【０１１７】
【発明の効果】
本発明によれば、ＳＴＩを用いた半導体装置の製造において、素子分離領域形成のＣＭＰ工程において、ディッシングやエロージョンが発生することなく良好な平坦性を保持することが可能となった。本発明においては、前記ＣＭＰ工程において、ディッシングやエロージョン発生防止のために形成するダミーにキャップ層を設けることにより、例えばＰウェルとＮウェルのウェル境界にデバイスダミー領域を形成する際に、当該デバイスダミー領域表面がシリサイド化されることを防止する。その結果、ＰウェルとＮウェルが電気的に短絡して電流が流れることを防止して当該ウェル境界層にデバイスダミー領域を形成することが可能となる。すなわち、半導体基板上において、デバイスダミー領域を形成することが可能な面が増加する。その結果、前記ディッシングやエロージョンの抑制効果が高まり、平坦性が良好となる。さらに、前記ウェル境界にデバイスダミー領域配置が可能なために、デバイスダミー領域配置の設計の際の制限が減少し、従来の延長線上の方法で容易に前記したダミー領域を配置することが可能となった。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、従来のＳＴＩ素子分離を用いた半導体装置の製造工程を説明する図（その１）である。
【図２】（Ｄ）、（Ｅ）は従来のＳＴＩ素子分離を用いた半導体装置の製造工程を説明する図（その２）である。
【図３】ゲート電極形成後の半導体装置の平面図である。
【図４】ダミー領域を形成した半導体装置の平面図（その１）である。
【図５】ダミー領域上がメタルシリサイド化された場合の例を示す図（その１）である。
【図６】ダミー領域を形成した半導体装置の平面図（その２）である。
【図７】ダミー領域上がメタルシリサイド化された場合の例を示す図（その２）である。
【図８】ダミー領域を形成した半導体装置の平面図（その３）である。
【図９】本発明の第１実施例よるダミー領域を形成した半導体装置の平面図である。
【図１０】本発明の第１実施例よるダミー領域を形成した半導体装置の断面図である。
【図１１】本発明の第１実施例によるダミー領域の断面図である。
【図１２】（Ａ）〜（Ｃ）は本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。
【図１３】（Ｄ）〜（Ｆ）は本発明の第２実施例による半導体装置の製造工程を示す図（その２）である。
【図１４】本発明の第２実施例よるダミー領域を形成した半導体装置の平面図である。
【図１５】本発明の第２実施例よるダミー領域を形成した半導体装置の断面図である。
【図１６】本発明の第２実施例によるダミー領域の断面図である。
【図１７】（Ａ）〜（Ｃ）は本発明の第２実施例による半導体装置の製造工程を示す図（その１）である。
【図１８】（Ｄ）〜（Ｆ）は本発明の第２実施例による半導体装置の製造工程を示す図（その２）である。
【図１９】本発明の第３実施例よるダミー領域を形成した半導体装置の平面図である。
【図２０】本発明の第３実施例よるダミー領域を形成した半導体装置の断面図である。
【図２１】本発明の第３実施例によるダミー領域の断面図である。
【図２２】（Ａ）〜（Ｃ）は本発明の第３実施例による半導体装置の製造工程を示す図（その１）である。
【図２３】（Ｄ）〜（Ｆ）は本発明の第３実施例による半導体装置の製造工程を示す図（その２）である。
【図２４】（Ｇ）は本発明の第３実施例による半導体装置の製造工程を示す図（その３）である。
【図２５】本発明の第４実施例よるダミー領域を形成した半導体装置の平面図である。
【図２６】本発明の第４実施例よるダミー領域を形成した半導体装置の断面図である。
【図２７】本発明の第４実施例によるダミー領域の断面図である。
【図２８】（Ａ）〜（Ｃ）は本発明の第４実施例による半導体装置の製造工程を示す図（その１）である。
【図２９】（Ｄ）〜（Ｆ）は本発明の第４実施例による半導体装置の製造工程を示す図（その２）である。
【図３０】（Ｇ）〜（Ｉ）は本発明の第４実施例による半導体装置の製造工程を示す図（その３）である。
【図３１】本発明の第４実施例よるダミー領域を形成した半導体装置の平面図である。
【図３２】本発明の第５実施例よるダミー領域を形成した半導体装置の断面図である。
【図３３】本発明の第５実施例によるダミー領域の断面図である。
【図３４】（Ａ）〜（Ｃ）は本発明の第５実施例による半導体装置の製造工程を示す図（その１）である。
【図３５】（Ｄ）〜（Ｆ）は本発明の第５実施例による半導体装置の製造工程を示す図（その２）である。
【図３６】（Ｇ）は本発明の第５実施例による半導体装置の製造工程を示す図（その３）である。
【符号の説明】
１  半導体基板
２，４，９’，１６’  シリコン酸化膜
３  シリコン窒化膜
５  Ｐウェル
６  Ｎウェル
７  ゲート酸化膜
８  ゲート電極
９  サイドウォール
１０  ＣｏＳｉ２層
１３ｂ  ダミー領域
１４  ポリシリコンカバー
１５，１６，２１  保護層
１７  デバイス領域
１８，１９，２０  レジストパターン
Ａ１，Ａ２，Ｂ１，Ｂ２  溝
Ａ  ウェル境界
Ｗ１，Ｗ２，Ｗ３，Ｗ３’  幅
Ｄｅ  デバイス領域
Ｄｕ  ダミー領域
１０１  半導体基板
１０２，１０４  シリコン酸化膜
１０３  シリコン窒化膜
１０５  Ｐウェル
１０６  Ｎウェル
１０７  ゲート酸化膜
１０８  ゲート電極
１０９  サイドウォール
１１０  ＣｏＳｉ２層
１１１  ディッシング
１１２  エロージョン
１１３，１１３ａ，１１３ｂ  ダミー領域
１１７  デバイス領域
【図１】
2004165527.tif 000003
【図２】
2004165527.tif 000004
【図３】
2004165527.tif 000005
【図４】
2004165527.tif 000006
【図５】
2004165527.tif 000007
【図６】
2004165527.tif 000008
【図７】
2004165527.tif 000009
【図８】
2004165527.tif 000010
【図９】
2004165527.tif 000011
【図１０】
2004165527.tif 000012
【図１１】
2004165527.tif 000013
【図１２】
2004165527.tif 000014
【図１３】
2004165527.tif 000015
【図１４】
2004165527.tif 000016
【図１５】
2004165527.tif 000017
【図１６】
2004165527.tif 000018
【図１７】
2004165527.tif 000019
【図１８】
2004165527.tif 000020
【図１９】
2004165527.tif 000021
【図２０】
2004165527.tif 000022
【図２１】
2004165527.tif 000023
【図２２】
2004165527.tif 000024
【図２３】
2004165527.tif 000025
【図２４】
2004165527.tif 000026
【図２５】
2004165527.tif 000027
【図２６】
2004165527.tif 000028
【図２７】
2004165527.tif 000029
【図２８】
2004165527.tif 000030
【図２９】
2004165527.tif 000031
【図３０】
2004165527.tif 000032
【図３１】
2004165527.tif 000033
【図３２】
2004165527.tif 000034
【図３３】
2004165527.tif 000035
【図３４】
2004165527.tif 000036
【図３５】
2004165527.tif 000037
【図３６】
2004165527.tif 000038