(57)【要約】【課題】出力ドライバの破損や画像の乱れを防ぐＰＤＰ用ドライバを得る。【解決手段】低電圧を用いて出力状態を制御する制御信号を発生する低電圧ブロック２と、プッシュプル形式の出力ドライバを複数有し、低電圧ブロック２により発生された制御信号に応じて高電圧を用いてそれら複数の出力ドライバを制御する高電圧ブロック３と、低電圧ブロック２への電源投入時あるいは電源遮断時に高電圧ブロック３に設けられた出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路１１とを備えた。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
低電圧を用いて出力状態を制御する制御信号を発生する低電圧ブロックと、
プッシュプル形式の出力ドライバを複数有し、上記低電圧ブロックにより発生された制御信号に応じて高電圧を用いてそれら複数の出力ドライバを制御する高電圧ブロックと、
上記低電圧ブロックへの電源投入時あるいは電源遮断時に上記高電圧ブロックに設けられた出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路とを備えたＰＤＰ用ドライバ。
【請求項２】
強制リセット回路は、
電源投入あるいは電源遮断の検出用の基準電圧にヒステリシスを設けたことを特徴とする請求項１記載のＰＤＰ用ドライバ。
【請求項３】
高電圧ブロックへの電源投入時あるいは電源遮断時に出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路を備えたことを特徴とする請求項１記載のＰＤＰ用ドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＤＰ（プラズマ・ディスプレイ・パネル）用ドライバに関するものである。
【０００２】
【従来の技術】
図４は従来のＰＤＰ用ドライバを示す構成図であり、図において、１はＰＤＰ用ドライバ、２は低電圧ブロック、３は高電圧ブロック、４は低電圧電源端子、５は高電圧電源端子、６ａはＰｃｈＭＯＳＦＥＴ、６ｂはＮｃｈＭＯＳＦＥＴ、７はドライバ出力端子、８はドライバ出力等価抵抗負荷、９はドライバ出力等価容量負荷、１０は接地である。
【０００３】
次に動作について説明する。
図４において、ＰＤＰ用ドライバ１は、プラズマ・ディスプレイ・パネルを表示動作させる回路である。図４では、そのプラズマ・ディスプレイ・パネルとして、ドライバ出力等価抵抗負荷８およびドライバ出力等価容量負荷９で示している。
低電圧ブロック２は、ドライバ出力端子７からのドライバ出力を制御するロジックからなり、電源投入および電源遮断の順序が予め規定された低電圧電源端子４からの低電圧を用いて出力状態を制御する制御信号を発生する。
高電圧ブロック３は、ＰｃｈＭＯＳＦＥＴ６ａ、およびＮｃｈＭＯＳＦＥＴ６ｂからなるプッシュプル形式の出力ドライバを複数有し、低電圧ブロック２により発生された制御信号に応じて、それらＰｃｈＭＯＳＦＥＴ６ａ、およびＮｃｈＭＯＳＦＥＴ６ｂの動作を制御して、高電圧電源端子５から供給される高電圧のドライバ出力をドライバ出力端子７から出力させる。
【０００４】
【発明が解決しようとする課題】
従来のＰＤＰ用ドライバは以上のように構成されているので、低電圧電源端子４への電源投入の順序を誤ったり、低電圧電源端子４に接続されるデカップリングコンデンサ（図示せず）の容量の違いで、電源投入あるいは電源遮断の順序が違った場合に、制御系の出力状態を規定するまでにドライバ側の電源が立上り、その場合、ドライバ出力端子７からのドライバ出力の出力状態が不定になる。この不定時期に、ドライバ出力の出力状態がＨＩＧＨ出力状態になったりすると、高電圧電源端子５と、ドライバ出力等価抵抗負荷８およびドライバ出力等価容量負荷９とが、ＰｃｈＭＯＳＦＥＴ６ａを通じて直結し、負荷の状態によっては、過電流や発振等による過電圧で、出力ドライバが破損してしまうことがあった。
また、ドライバ出力が不定のため、電源投入時あるいは電源遮断時に、その時の負荷の状態により、画像が乱れて表示されてしまうことがあった。
このように、従来の技術では、電源投入時あるいは電源遮断時にドライバ出力が不定のため、出力ドライバの破損や画像の乱れが生じてしまう課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、出力ドライバの破損や画像の乱れを防ぐＰＤＰ用ドライバを得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るＰＤＰ用ドライバは、低電圧ブロックへの電源投入時あるいは電源遮断時に出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路を備えたものである。
【０００７】
この発明に係るＰＤＰ用ドライバは、強制リセット回路において、電源投入あるいは電源遮断の検出用の基準電圧にヒステリシスを設けるようにしたものである。
【０００８】
この発明に係るＰＤＰ用ドライバは、高電圧ブロックへの電源投入時あるいは電源遮断時に出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路を備えたものである。
【０００９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＰＤＰ用ドライバを示す構成図であり、図において、１はＰＤＰ用ドライバ、２は低電圧ブロック、３は高電圧ブロック、４は低電圧電源端子、５は高電圧電源端子、６ａはＰｃｈＭＯＳＦＥＴ、６ｂはＮｃｈＭＯＳＦＥＴ、７はドライバ出力端子、８はドライバ出力等価抵抗負荷、９はドライバ出力等価容量負荷、１０は接地、１１は強制リセット回路である。
図２は強制リセット回路の詳細を示す構成図であり、図において、２１は電源電圧端子、２２は接地、２３はヒステリシスコンパレータ、２４は基準電位、２５は分圧抵抗である。
図３は強制リセット回路の動作を示すタイミングチャートである。
【００１０】
次に動作について説明する。
図１において、ＰＤＰ用ドライバ１は、プラズマ・ディスプレイ・パネルを表示動作させる回路である。図１では、そのプラズマ・ディスプレイ・パネルとして、ドライバ出力等価抵抗負荷８およびドライバ出力等価容量負荷９で示している。
低電圧ブロック２は、ドライバ出力端子７からのドライバ出力を制御するロジックからなり、電源投入および電源遮断の順序が予め規定された低電圧電源端子４からの低電圧を用いて出力状態を制御する制御信号を発生する。
高電圧ブロック３は、ＰｃｈＭＯＳＦＥＴ６ａ、およびＮｃｈＭＯＳＦＥＴ６ｂからなるプッシュプル形式の出力ドライバを複数有し、低電圧ブロック２により発生された制御信号に応じて、それらＰｃｈＭＯＳＦＥＴ６ａ、およびＮｃｈＭＯＳＦＥＴ６ｂの動作を制御して、高電圧電源端子５から供給される高電圧のドライバ出力をドライバ出力端子７から出力させる。なお、この実施の形態１では、出力ドライバとして、ＰｃｈＭＯＳＦＥＴ６ａおよびＮｃｈＭＯＳＦＥＴ６ｂからなる構成を示したが、ＰＮＰおよびＮＰＮのバイポーラトランジスタを用いても良く、さらに、ＰｃｈとＮｃｈとは、配置が逆であっても良い。
【００１１】
この実施の形態１では、低電圧ブロック２に、低電圧電源端子４からの低電圧ブロック２への電源投入時あるいは電源遮断時に高電圧ブロック３に設けられた出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路１１を備えている。
図２はその強制リセット回路１１の詳細を示したものであり、低電圧電源端子４からの低電圧を分圧抵抗２５により分圧した電位と、基準電位２４とをヒステリシスコンパレータ２３により比較する。分圧電位が基準電位２４を越えるとリセット信号を出力する。
図３は強制リセット回路の動作をタイミングチャートで示したものであり、低電圧電源端子４からの電圧が、接地レベルから規定電圧までに達する間のＶＴ＋電位で、まずリセット信号を出力し、電圧降下時には、ＶＴ−電位で、リセット信号を出力する。
そのリセット信号によって、図１では、出力ドライバにおけるＬＯＷサイド側のＮｃｈＭＯＳＦＥＴ６ｂをオンさせ、ドライバ出力端子７の出力状態をＬＯＷ状態にする。すると、ＨＩＧＨサイド側のＰｃｈＭＯＳＦＥＴ６ａは、オフとなり、高電圧電源端子５と、ドライバ出力等価抵抗負荷８およびドライバ出力等価容量負荷９との間が、ハイ・インピーダンスになる。また、ドライバ出力端子７の出力状態がＬＯＷ状態になることにより、ドライバ出力等価容量負荷９に蓄えられた電荷は引き抜かれ、負荷（ＰＤＰの場合に画素に当たる）の電荷が無くなる。
【００１２】
以上のように、この実施の形態１によれば、電源投入時に制御系で出力ドライバの出力状態が規定されるまで、出力ドライバの出力はＬＯＷ状態に保持され、高電圧ブロック３に接続される高電圧電源端子５と、ドライバ出力等価抵抗負荷８およびドライバ出力等価容量負荷９とは、出力ドライバのＨＩＧＨサイド側のＰｃｈＭＯＳＦＥＴ６ａが遮断されていることから直結せず、意図しない表示や負荷の状態による出力ドライバ自身の破損を防ぐことができる。
また、電源遮断時においても出力ドライバの出力がＬＯＷ状態で切れることになり、負荷に残る電荷を抜いた形で表示終了するので、次の電源の立上り時に表示の負荷の均一性を保つことができる。
さらに、高電圧ブロック３側の出力ドライバのスイッチングによる貫通電流等によるノイズで電源が揺れて一定の電圧を下回った場合でも、出力ドライバの出力を強制的にＬＯＷ状態にして、出力ドライバ自身の破損、および表示の乱れを防ぐことができる。
さらに、強制リセット回路１１において、図２および図３に示したように、電源投入あるいは電源遮断の検出用の基準電圧にヒステリシスを設けたので、電源投入時あるいは電源遮断時に、検出用の基準電圧付近で電圧変動が生じても、強制リセットとその復帰を繰り返す発振現象を避けることができる。
【００１３】
なお、上記実施の形態１では、低電圧ブロック２に強制リセット回路１１を設けた例について示した。
しかしながら、上記実施の形態１に加えて、高電圧ブロック３に高電圧電源端子５からの高電圧ブロック３への電源投入時あるいは電源遮断時に高電圧ブロック３に設けられた出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路を設けても良く、この場合、低電圧ブロック２または高電圧ブロック３のどちらからの電源投入時あるいは電源遮断時に対しても、出力ドライバの出力を強制的にＬＯＷ状態にすることができ、電源投入および電源遮断の順序を規定する必要の無い、すなわちシーケンスフリーにすることができる。
【００１４】
【発明の効果】
以上のように、この発明によれば、低電圧ブロックへの電源投入時あるいは電源遮断時に出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路を備えるように構成したので、電源投入時に制御系で出力ドライバの出力状態が規定されるまで、出力ドライバの出力はＬＯＷ状態に保持され、高電圧ブロックに接続される高電圧電源と負荷は出力ドライバのＨＩＧＨサイド側が遮断されていることから直結せず、意図しない表示や負荷の状態による出力ドライバ自身の破損を防ぐことができる。
また、電源遮断時においても出力ドライバの出力がＬＯＷ状態で切れることになり、負荷に残る電荷を抜いた形で表示終了するので、次の電源の立上り時に表示の負荷の均一性を保つことができる。
さらに、高電圧ブロック側の出力ドライバのスイッチングによる貫通電流等によるノイズで電源が揺れて一定の電圧を下回った場合でも、出力ドライバの出力を強制的にＬＯＷ状態にして、出力ドライバ自身の破損、および表示の乱れを防ぐことができる効果がある。
【００１５】
この発明によれば、強制リセット回路において、電源投入あるいは電源遮断の検出用の基準電圧にヒステリシスを設けるように構成したので、電源投入時あるいは電源遮断時に、検出用の基準電圧付近で電圧変動が生じても、強制リセットとその復帰を繰り返す発振現象を避けることができる効果がある。
【００１６】
この発明によれば、高電圧ブロックへの電源投入時あるいは電源遮断時に出力ドライバの出力を強制的にＬＯＷ状態にする強制リセット回路を備えるように構成したので、低電圧ブロックまたは高電圧ブロックのどちらからの電源投入時あるいは電源遮断時に対しても、出力ドライバの出力を強制的にＬＯＷ状態にすることができ、電源投入および電源遮断の順序を規定する必要の無い、すなわちシーケンスフリーにすることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＰＤＰ用ドライバを示す構成図である。
【図２】強制リセット回路の詳細を示す構成図である。
【図３】強制リセット回路の動作を示すタイミングチャートである。
【図４】従来のＰＤＰ用ドライバを示す構成図である。
【符号の説明】
１　ＰＤＰ用ドライバ、２　低電圧ブロック、３　高電圧ブロック、４　低電圧電源端子、５　高電圧電源端子、６ａ　ＰｃｈＭＯＳＦＥＴ、６ｂ　ＮｃｈＭＯＳＦＥＴ、７　ドライバ出力端子、８　ドライバ出力等価抵抗負荷、９　ドライバ出力等価容量負荷、１０，２２　接地、１１　強制リセット回路、２１　電源電圧端子、２３　ヒステリシスコンパレータ、２４　基準電位、２５　分圧抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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