(57)【要約】【課題】半導体装置の製造歩留まりの向上を図る。【解決手段】半導体部上に配線層が形成されて成る半導体装置を製造する際に、半導体部や配線層に対して不良の有無を検査し、検査において半導体部や配線層に不良が発見された場合には、その後に不良の箇所を回避して再配線を行うことが可能であるかを判断して、再配線を行うことが可能であれば配線層のレイアウトを再作成してから、不良の箇所よりも上層の配線層を形成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体部上に配線層が形成されて成る半導体装置を製造する装置であって、
上記配線層のレイアウトを自動的に作成するレイアウト作成手段と、
上記半導体部又は上記配線層に対して検査を行う検査手段と、
上記検査手段により発見された不良の箇所を記憶する記憶手段と、
上記半導体部を形成する手段と、
上記配線層を形成する手段とを備え、
上記検査手段により不良の箇所が発見された場合には、上記記憶手段に記憶された該不良の箇所を読み出して、該不良の箇所を回避して再配線が可能かどうかの判断が行われ、再配線が可能であると判断された場合には上記レイアウト作成手段により上記配線層のレイアウトが再度作成され、その後上記配線層を形成する手段により上記配線層の形成が行われる
ことを特徴とする半導体製造装置。
【請求項２】
上記配線層を形成する手段において、直接描画により配線層のパターン形成が行われることを特徴とする請求項１に記載の半導体製造装置。
【請求項３】
上記配線層を形成する手段において、電子ビームを用いて直接描画が行われることを特徴とする請求項２に記載の半導体製造装置。
【請求項４】
少なくとも上記レイアウト作成手段を含む一部の手段が、他の手段とは分離して配置され、該他の手段との間で有線又は無線による情報の通信が可能な構成とされていることを特徴とする請求項１に記載の半導体製造装置。
【請求項５】
半導体部上に配線層が形成されて成る半導体装置を製造する方法であって、
上記半導体部を形成する工程と、
上記半導体部に対して不良の有無を検査する工程と、
上記配線層を形成する工程と、
上記配線層に対して不良の有無を検査する工程とを有し、
上記検査において、上記半導体部や上記配線層に不良が発見された場合には、その後に不良の箇所を回避して再配線を行うことが可能であるかを判断する工程を行い、再配線を行うことが可能であれば配線層のレイアウトを再作成する工程を行ってから、不良の箇所よりも上層の配線層を形成する工程を行う
ことを特徴とする半導体製造方法。
【請求項６】
上記検査において、上記半導体部や上記配線層に不良が発見された場合に、該不良の箇所を記憶する工程と、記憶した該不良の箇所を読み出して、上記再配線が可能であるかを判断する工程とを行うことを特徴とする請求項５に記載の半導体製造方法。
【請求項７】
上記配線層を形成する工程を、直接描画により行うことを特徴とする請求項５に記載の半導体製造方法。
【請求項８】
電子ビームを使用して直接描画を行うことを特徴とする請求項７に記載の半導体製造方法。
【請求項９】
半導体部上に配線層が形成されて成る半導体装置であって、
上記半導体部における不良の箇所を回避して、上記配線層が形成されていることを特徴とする半導体装置。
【請求項１０】
半導体部上に複数層の配線層が形成されている半導体装置であって、
下層の上記配線層における不良の箇所を回避して、上層の上記配線層が形成されていることを特徴とする半導体装置。
【請求項１１】
半導体部上に配線層が形成されて成る半導体装置の配線層のレイアウトを自動的に作成する手順と、
上記半導体部の製造工程を制御する手順と、
製造された上記半導体部を検査する手順と、
上記配線層の製造工程を制御する手順と、
製造された上記配線層を検査する手順と、
検査により上記半導体部又は上記配線層に不良が発見された場合に、再配線が可能であるかを判断する手順と、
再配線が可能であると判断した場合に、上記配線層のレイアウトを再度作成する手順とをコンピュータに実行させる
ことを特徴とする半導体製造のためのプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造のための半導体製造装置及び半導体製造方法、半導体装置、並びに半導体製造のためのプログラムに係わる。
【０００２】
【従来の技術】
半導体装置の部品のパターンを形成するパターニングにおいては、半導体装置の微細化に伴って、パターニングに用いられる光源が短波長化してきている。
【０００３】
このパターニングにおいては、従来からマスクを用いた露光による描画方式が採用されていた。
そして、近年、露光用の光源として、光（可視光から紫外光）による露光の代わりに、電子ビームにより露光を行う、電子ビーム露光（電子線露光）も行われるようになっている（例えば特許文献１参照）。
この電子ビーム露光（電子線露光）では、電子線に感応するレジスト膜を使用して、このレジスト膜に電子線を照射してパターンの露光を行い、その後レジスト膜を現像してパターンを形成する。
【０００４】
さらに、これに対して、電子ビームを用いて直接パターンを堆積形成する直接描画方式も採用されるようになってきている。
この直接描画方式によれば、露光用マスクを用いなくてもレジストのパターンを形成することができると共に、より微細なパターンを形成することが可能になる。
【０００５】
この電子ビームを用いた直接描画方式によって、半導体装置のパターンを形成する場合、従来は半導体装置（ＬＳＩ等）の設計用のＣＡＤ（ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ  ｄｅｓｉｇｎ  ）によって作成されたレイアウトデータを、ウエハ上に繰り返して描画していた。
【０００６】
また、現在、半導体装置例えばＬＳＩの設計においては、基本となる電気回路（セルパターン）を単位として、１つ又は複数のセルパターンを自動的に配置配線するスタンダードセル方式が広く行われている。
【０００７】
【特許文献１】
特開２００２−２０２５８５号公報
【０００８】
【発明が解決しようとする課題】
ところで、半導体装置の製造においては、製造工程途中において発生する異物や、パターニングの不良等を発見するための外観検査が一般的に行われている。
【０００９】
このように外観検査を行うことにより、製造工程の途中で異物が発生したり、パターニングの不良があったりした場合に、これら異物や不良を発見することができる。
【００１０】
しかしながら、前述した設計ＣＡＤにおいて作成されたレイアウトデータは、製造工程に先立って作成されている既定のものであるため、製造工程の途中で発生した欠陥を外観検査で発見できたとしても、レイアウトデータを変更することができなかった。
このため、欠陥に起因する直接的な歩留まりの低下を防いで、製造歩留まりを向上することができなかった。
【００１１】
上述した問題の解決のために、本発明においては、半導体装置の製造歩留まりの向上を図ることができる半導体製造装置、半導体製造方法、半導体装置、並びに半導体製造のためのプログラムを提供するものである。
【００１２】
【課題を解決するための手段】
本発明の半導体製造装置は、半導体部上に配線層が形成されて成る半導体装置に対して、配線層のレイアウトを自動的に作成するレイアウト作成手段と、半導体部又は配線層に対して検査を行う検査手段と、この検査手段により発見された不良の箇所を記憶する記憶手段と、半導体部を形成する手段と、配線層を形成する手段とを備え、検査手段により不良の箇所が発見された場合には、記憶手段に記憶された不良の箇所を読み出して、この不良の箇所を回避して再配線が可能かどうかの判断が行われ、再配線が可能であると判断された場合にはレイアウト作成手段により配線層のレイアウトが再度作成され、その後配線層を形成する手段により配線層の形成が行われるものである。
【００１３】
上述の本発明の半導体製造装置の構成によれば、検査手段により不良の箇所が発見された場合には、記憶手段に記憶された不良の箇所を読み出して、この不良の箇所を回避して再配線が可能かどうかの判断が行われ、再配線が可能であると判断された場合にはレイアウト作成手段により配線層のレイアウトが再度作成され、その後配線層を形成する手段により配線層の形成が行われるため、レイアウト作成手段により配線層のレイアウトを再度作成する際に、不良の箇所を回避したレイアウトを作成し、不良の箇所よりも上層の配線層を不良の箇所を回避して形成することが可能になる。
これにより、不良の箇所があっても、所定の動作を問題なく行うことができる半導体装置を製造することが可能になる。
【００１４】
本発明の半導体製造方法は、半導体部上に配線層が形成されて成る半導体装置を製造する際に、半導体部を形成する工程と、半導体部に対して不良の有無を検査する工程と、配線層を形成する工程と、配線層に対して不良の有無を検査する工程とを有し、検査において半導体部や配線層に不良が発見された場合には、その後に不良の箇所を回避して再配線を行うことが可能であるかを判断する工程を行い、再配線を行うことが可能であれば配線層のレイアウトを再作成する工程を行ってから、不良の箇所よりも上層の配線層を形成する工程を行うものである。
【００１５】
上述の本発明の半導体製造方法によれば、検査において半導体部や配線層に不良が発見された場合には、その後に不良の箇所を回避して再配線を行うことが可能であるかを判断する工程を行い、再配線を行うことが可能であれば配線層のレイアウトを再作成する工程を行ってから、不良の箇所よりも上層の配線層を形成する工程を行うことにより、配線層のレイアウトを再作成する工程で不良の箇所を回避したレイアウトを作成し、不良の箇所よりも上層の配線層を不良の箇所を回避して形成することが可能になる。
これにより、不良の箇所が発生していても、所定の動作を問題なく行うことができる半導体装置を製造することができる。
【００１６】
本発明の半導体装置は、半導体部上に配線層が形成されて成り、半導体部における不良の箇所を回避して配線層が形成されているものである。
【００１７】
本発明の半導体装置は、半導体部上に複数層の配線層が形成されて成り、下層の配線層における不良の箇所を回避して、上層の配線層が形成されているものである。
【００１８】
上述の各本発明の半導体装置の構成によれば、半導体部における不良の箇所を回避して配線層が形成されていることにより、或いは下層の配線層における不良の箇所を回避して上層の配線層が形成されていることにより、不良の箇所があっても、所定の動作を問題なく行うことができる半導体装置を構成することが可能になる。
【００１９】
本発明の半導体製造のためのプログラムは、半導体部上に配線層が形成されて成る半導体装置の配線層のレイアウトを自動的に作成する手順と、半導体部の製造工程を制御する手順と、製造された半導体部を検査する手順と、配線層の製造工程を制御する手順と、製造された配線層を検査する手順と、検査により半導体部又は配線層に不良が発見された場合に再配線が可能であるかを判断する手順と、再配線が可能であると判断した場合に配線層のレイアウトを再度作成する手順とをコンピュータに実行させる半導体製造のためのプログラムである。
【００２０】
上述の本発明の半導体製造のためのプログラムによれば、検査により半導体部又は配線層に不良が発見された場合に再配線が可能であるかを判断する手順と、再配線が可能であると判断した場合に配線層のレイアウトを再度作成する手順とを実行させるので、不良の箇所を回避して配線層のレイアウトを再度作成して、不良の箇所よりも上層の配線層を不良の箇所を回避して形成することが可能である。
【００２１】
【発明の実施の形態】
本発明の半導体製造装置は、半導体部上に配線層が形成されて成る半導体装置を製造する装置であって、配線層のレイアウトを自動的に作成するレイアウト作成手段と、半導体部又は配線層に対して検査を行う検査手段と、この検査手段により発見された不良の箇所を記憶する記憶手段と、半導体部を形成する手段と、配線層を形成する手段とを備え、検査手段により不良の箇所が発見された場合には、記憶手段に記憶された不良の箇所を読み出して、この不良の箇所を回避して再配線が可能かどうかの判断が行われ、再配線が可能であると判断された場合にはレイアウト作成手段により配線層のレイアウトが再度作成され、その後配線層を形成する手段により配線層の形成が行われる構成を有する。
【００２２】
また、上記半導体製造装置において、配線層を形成する手段で直接描画により配線層のパターン形成が行われる構成とするを可とする。
【００２３】
また、上記半導体製造装置において、さらに配線層を形成する手段で電子ビームを用いて直接描画が行われる構成とするを可とする。
【００２４】
また、上記半導体製造装置において、少なくともレイアウト作成手段を含む一部の手段が、他の手段とは分離して配置され、この他の手段との間で有線又は無線による情報の通信が可能な構成とされている構成とするを可とする。
【００２５】
本発明の半導体製造方法は、半導体部上に配線層が形成されて成る半導体装置を製造する方法であって、半導体部を形成する工程と、半導体部に対して不良の有無を検査する工程と、配線層を形成する工程と、配線層に対して不良の有無を検査する工程とを有し、検査において半導体部や配線層に不良が発見された場合には、その後に不良の箇所を回避して再配線を行うことが可能であるかを判断する工程を行い、再配線を行うことが可能であれば配線層のレイアウトを再作成する工程を行ってから、不良の箇所よりも上層の配線層を形成する工程を行うものである。
【００２６】
また、上記半導体製造方法において、検査において半導体部や配線層に不良が発見された場合に、不良の箇所を記憶する工程と、記憶した不良の箇所を読み出して、再配線が可能であるかを判断する工程とを行うを可とする。
【００２７】
また、上記半導体製造方法において、配線層を形成する工程を直接描画により行うを可とする。
【００２８】
また、上記半導体製造方法において、さらに電子ビームを使用して直接描画を行うを可とする。
【００２９】
本発明の一実施の形態として、半導体装置の製造工程を説明する。
本実施の形態は、半導体装置として、例えばＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）を有し、半導体部上に配線層（例えば金属配線）が形成された構成の、ＬＳＩ等の半導体装置を製造するものである。
本実施の形態における、半導体装置の製造工程の概略のフローチャートを図１及び図２に示す。
回路設計工程（Ｓ１１〜Ｓ１２）と、半導体部の製造工程（Ｓ２１〜Ｓ２６）と、配線製造工程（Ｓ３１〜Ｓ３８）とに大別される。
このうち、半導体部は、半導体基板や基板上の半導体エピタキシャル層等の半導体層内の半導体領域、並びに基板（半導体基板又は絶縁基板）より上に形成する半導体膜（多結晶シリコン膜等）により形成する各部品（回路素子）、即ち例えばトランジスタ、ダイオード、抵抗、キャパシタ等を含むものである。
【００３０】
最初に回路設計工程を開始する。
まず、ステップＳ１１において、所要の回路仕様に基づき、スタンダードセル方式による自動配置配線を実行する。
具体的には、ＬＳＩ等半導体装置の設計ＣＡＤにおいて、配線を自動的に配置するソフトウエア（プログラム）等を用いて行う。
【００３１】
次に、ステップＳ１２において、ステップＳ１１の自動配置配線の結果により、配線のレイアウトデータを作成する。
【００３２】
続いて、半導体部製造工程を開始する。
この半導体部製造工程では、通常の製造方法を用いて半導体装置の半導体部を作製する。
【００３３】
まず、ステップＳ２１において、レイアウトデータを用いてパターニング工程を行う。具体的には、例えばレイアウトデータを用いてフォトリソグラフィ及びエッチングにより、半導体層や半導体膜、絶縁膜等のパターニングを行う。
次に、ステップＳ２２において、導体膜や絶縁膜を成膜する工程等を行う。
【００３４】
さらに、ステップＳ２３において、外観検査工程を行う。このとき、作製した半導体装置中に存在する、異物やパターニング不良等の欠陥について、外観検査により、その発生位置を特定する。
続いて、ステップＳ２４において、ステップＳ２３の外観検査工程で外観不良が有った場合には、ステップＳ２５の不良位置記憶工程に移る。外観不良が無かった場合には、ステップＳ２６に進む。
【００３５】
ステップＳ２５の不良位置記憶工程においては、ステップＳ２３の外観検査工程で発見された外観不良の発生位置を、記憶部（コンピュータ内のメモリ等）又は記憶媒体（ハードディスク等）に記憶する。
【００３６】
ステップＳ２６においては、半導体部が完成しているかを判断し、完成していない場合にはステップＳ２１のパターニング工程に戻り、次の部品の成膜及びパターニングを行う。
そして、これらステップＳ２１〜ステップＳ２６を、通常の製造工程に沿って繰り返し、金属配線を形成する前の各層を作製する。
【００３７】
続いて、図２に示す配線製造工程を開始する。
まず、ステップＳ３１において、ステップＳ２３の外観検査の結果を基にして、ステップＳ２４と同様に外観不良の有無によりフローが分岐する。外観不良があった場合には、ステップＳ３２の不良位置読出し工程に移る。外観不良がなかった場合には、ステップＳ３５の配線のパターニング工程に移る。
【００３８】
ステップＳ３２の不良位置読出し工程では、記憶部や記憶媒体に記憶しておいた、外観検査工程（ステップＳ２３）で発見した外観不良の位置を読み出し、ステップＳ３３に進む。
次に、ステップＳ３３では、欠陥等の不良位置を迂回して再配線することが可能であるかを、自動配置配線ツール等を用いて判断する。
このステップＳ３３で再配線が可能であると判断した場合には、ステップＳ３４に進んで、当該工程以降の配線レイアウトデータを再作成し、ステップＳ３５の配線パターニング工程に移る。次の工程以降は、このステップＳ３４で再作成したレイアウトデータを用いて配線製造工程を行う。
一方、ステップＳ３３で再配線が不可能であると判断した場合には、レイアウトデータを変更せずに、ステップＳ３５の配線のパターニング工程に移る。
【００３９】
次に、ステップＳ３５において、配線層例えば金属配線のパターニング工程を行う。
続いて、ステップＳ３６において、層間絶縁層等の成膜工程を行う。
【００４０】
なお、ステップＳ３５において、直接描画を行って、配線層を所定の配線パターンに形成することが可能である。また、電子ビーム（電子線）やレーザ（例えば固体レーザ）を用いて直接描画を行うことが可能である。
このように直接描画を行うことにより、露光マスクを使用しなくてもレジスト膜をパターニングすることができ、より微細なレジスト膜のパターンを形成することができるため、このレジスト膜のパターンを利用して、より微細な配線パターンを形成することができる。
【００４１】
次に、ステップＳ３７において、外観検査を行う。
次に、ステップＳ３８において、配線が完成したか判断し、配線が完成していなければステップＳ３１に戻る。
そして、ステップＳ３１〜ステップＳ３８までを繰り返して、第１層から順に各層の金属配線を形成する。
このようにして半導体装置（ＬＳＩ等）を製造することができる。
【００４２】
また、配線層を複数層形成する場合には、ステップＳ３１〜ステップＳ３８の繰り返しにおいて、下層の配線層のパターンに不良が発生したことをステップＳ３７の外観検査工程で発見した場合に、次の繰り返しでステップＳ３１からステップＳ３２に進み、さらにステップＳ３３でパターン不良が発生した配線より上層の配線層のレイアウトを再作成することも可能である。
例えば２層目の配線層でパターン不良が発生した場合に、続いた３層目の配線層或いは４層目の配線層以降から、配線のパターンの修正を行うことが可能である。
【００４３】
以上の各工程は、それぞれコンピュータプログラムの制御により実行することが可能である。
【００４４】
そして、ステップＳ２３の外観検査工程を、自動化可能でありプログラム制御が可能な検査装置を用いて行うことにより、ステップＳ２５において自動的に不良位置を記憶して、これら一連の工程（回路設計工程、半導体部製造工程、配線製造工程）を全てコンピュータプログラム制御で行うことができる。
例えば、ＫＬＡ社の外観検査装置を用いることにより、異なるチップ同士を光学的にパターン比較して、異物等によるパターン不良を自動的に検出して、不良位置を記憶することが可能になる。
【００４５】
なお、外観検査工程や外観不良の有無の判断等を、コンピュータプログラムによる制御ではなく、人間の制御により行う場合には、ステップＳ２５の不良位置記憶及びステップＳ３２の不良位置読み出しにおいて、ステップの態様が変わることがある。具体的には、例えばステップＳ２５の不良位置記憶において、人間が入力手段により入力して記憶部や記憶媒体に記憶させたり、人間の頭の中に記憶させたり、紙に記録したりすることが考えられる。
【００４６】
また、配線レイアウトの作成を行う手段（例えば設計ＣＡＤ）を含む一部の手段が、製造装置を構成する他の手段（半導体部を形成する装置、配線層を形成する装置等）に対して分離して配置され、この他の手段との間で有線又は無線により情報の通信が可能である構成とすることも可能である。
また、不良箇所を記憶させる記憶部、不良箇所が再配線可能であるかの判断を行う手段を、分離されたこの配線レイアウトの作成を行う手段の側に配置してもよい。
このように一部の手段を分離させた場合の形態としては、例えば別の部屋に配置したり、複数の製造装置で共用して集中制御を行うように構成したり、配線レイアウト等を実行するプログラムをネットワーク上のサーバに置いてサーバと他の手段との間で情報をやり取りする構成としたり、その他様々な形態が考えられる。
【００４７】
ところで、外観検査工程において発見される欠陥などの不良としては、半導体装置の所望の動作上問題にはならない程度のものも存在しうる。
従って、図１及び図２には記載していないが、外観検査工程において発見された不良について、半導体装置の所望の動作上悪影響がある不良であるか、例えば動作上致命的な欠陥であるかを判断する工程を行って、悪影響があると判断した場合には不良の位置を回避して再配線する一方で、悪影響がないと判断した場合には不良がない場合と同様の流れで製造を行うことが考えられる。
【００４８】
この動作上悪影響がある不良であるかを判断する工程を行う時期は、１つに限定されない。図１及び図２にフローチャートを示す製造工程においては、例えば次のように行うことが考えられる。
（１）ステップＳ２３及びステップＳ３７の外観検査工程で不良が発見され次第（例えば順次又は一括して）判断する。悪影響がないと判断した場合には、ステップＳ２４及びステップＳ３１では外観不良なしとする。
（２）ステップＳ２４及びステップＳ３１で外観不良の有無を判断する際に不良の程度の判断も行って、悪影響がないと判断した場合には外観不良なしとする。
（３）ステップＳ２５の不良位置記憶の際に判断して、発見された不良のうち、悪影響がないと判断した不良については位置を記憶させない。
（４）ステップＳ３２の不良位置読み出し又はステップＳ３３の再配線可能かどうかを判断する際に不良の程度も判断する。ただし、記憶していた不良が全部悪影響のないものであると判断された場合には、再配線の必要がなくなるため、図２とは異なり、そのままステップＳ３５のパターニング工程に進むことになる。
【００４９】
上述の本実施の形態によれば、外観検査工程Ｓ２３，Ｓ３７で半導体部や配線層に不良が発見された場合には、発見された不良の箇所を回避して再配線が可能であるか判断し、再配線が可能であれば、配線レイアウトを再度作成することにより、不良の箇所よりも上層の配線層を不良の箇所を回避して形成することができる。
これにより、半導体装置を形成する半導体チップに異物や欠陥等の不良が発生している場合でも、従来不良チップとして廃棄されていたこのような半導体チップを救済して製品とすることが可能になる。
従って、半導体装置の製造歩留まりを向上することができる。
そして、この製造歩留まりの向上により、製造コストの低減を図ることができる。
【００５０】
上述の実施の形態では、半導体部や配線層の不良の検査として、外観検査工程を行っているが、本発明においては、不良の検査の方法は外観検査に限定されるものではない。
非破壊検査であり、不良を発見することができると共に、検査に要する時間やコストが少ない方法であれば、その他の検査方法を用いることが可能である。
【００５１】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００５２】
【発明の効果】
上述の本発明によれば、半導体装置を形成する半導体チップに異物や欠陥等の不良が発生している場合でも、従来不良チップとして廃棄されていたこのような半導体チップを救済して製品とすることが可能になる。
従って、半導体装置の製造歩留まりを向上することができ、これにより半導体装置の製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の製造工程を示すフローチャートである。
【図２】本発明の一実施の形態の半導体装置の製造工程を示すフローチャートである。
【図１】
2004253485.tif 000003
【図２】
2004253485.tif 000004