(57)【要約】【課題】簡単な構成で高精度、高速の電圧比較動作を可能にしたチョッパ型電圧比較回路やローカルＤＡＣを含む半導体集積回路装置を提供する。【解決手段】第１電圧と回路の接地電位とにより動作する第１インバータ回路の入力端子と出力端子との間に、上記第１電圧と回路の接地電位によりオン／オフ制御される第１と第２スイッチＭＯＳＦＥＴを直列形態に設け、この直列回路の相互接続点と上記第１電圧との間に上記第１と第２スイッチＭＯＳＦＥＴがオフ状態に制御されるときにオン状態にされる第３スイッチＭＯＳＦＥＴを設け、上記第１と第２スイッチＭＯＳＦＥＴをオン状態とした状態で、上記第１インバータ回路の入力にキャパシタを介して入力信号を取り込ませてチョッパ型増幅回路を構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１電圧と回路の接地電位とにより動作する第１インバータ回路と、
上記第１インバータ回路の入力端子と出力端子との間に直列形態に設けられ、上記第１電圧と回路の接地電位によりオン／オフ制御される第１と第２スイッチＭＯＳＦＥＴと、
上記第１インバータ回路の入力端子に一端が接続されて他端から入力信号が供給されるキャパシタと、
上記第１と第２スイッチＭＯＳＦＥＴの接続点と上記第１電圧と同じ極性にされた第２電圧との間に設けられ、上記第１と第２スイッチＭＯＳＦＥＴがオフ状態に制御されるときにオン状態にされる第３スイッチＭＯＳＦＥＴとを含み、
上記第１と第２スイッチＭＯＳＦＥＴがオフ状態にされるときの上記インバータ回路の入力端子には、上記キャパシタにより上記第１電圧及び第２電圧と同じ極性の所定の電位にされた入力信号が保持されてなるチョッパ型増幅回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記半導体集積回路装置は、電気的な消去と書込とが可能にされた不揮発性記憶回路を含み、
上記第３スイッチＭＯＳＦＥＴは、上記不揮発性記憶回路に用いられる高耐圧用ＭＯＳＦＥＴを用いて構成され、
上記第１と第２スイッチＭＯＳＦＥＴは、上記不揮発性記憶回路に用いられる低しきい値電圧にされたＭＯＳＦＥＴで構成されてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記キャパシタの他端に入力信号を供給する第１アナログスイッチと、上記キャパシタの他端に参照電圧を供給する第２アナログスイッチとを更に備え、
上記チョッパ型増幅回路は、上記第１と第２スイッチＭＯＳＦＥＴがオン状態のときに上記第１アナログスイッチを通して供給された入力信号を上記キャパシタに取り込み、上記第１と第２スイッチＭＯＳＦＥＴがオフ状態のときに上記第２アナログスイッチを介して参照電圧が印加されて、上記入力信号と上記参照電圧との電圧比較動作を行うことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１インバータ回路の出力信号は、縦列接続された第２インバータ回路及び第３インバータ回路により増幅され、
上記第１のインバータと上記第２のインバータの間、及び上記第２のインバータと上記第３のインバータの間には配線容量及びＭＯＳＦＥＴの入力端子容量により容量が形成されることを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記第３インバータ回路の入力端子と出力端子と並列に低しきい値電圧のＭＯＳのスイッチが設けられたものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第２アナログスイッチを通して入力される参照電圧は、上記電圧比較結果に対応して順次に切り換えられ、上記電圧比較結果と上記切り換えられた参照電圧との関係から上記入力信号に対応したデジタル変換信号を得ることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記参照電圧は、接地電位を基準にした定電圧を分圧した複数からなり、
回路の接地電位側の参照電圧を選択する第２アナログスイッチは、ＮチャネルＭＯＳＦＥＴからなり、
上記定電圧側の参照電圧を選択する第２アナログスイッチは、ＰチャネルＭＯＳＦＥＴからなり、
上記回路の接地電位と上記定電圧との間の中間電位の参照電圧を選択する第２アナログスイッチは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが並列接続されたＣＭＯＳスイッチからなり、
上記Ｎチャネルの基板ゲートには、上記ＮチャネルＭＯＳＦＥＴがオン状態のときにその基板に正のバイアス電圧を供給し、オフ状態のときに回路の接地電位を供給する第１バイアス切り換え回路又は上記ＰチャネルＭＯＳＦＥＴの基板ゲートには、上記ＰチャネルＭＯＳＦＥＴがオン状態のときにはその基板に正のバイアス電圧を供給し、オフ状態のときに上記第１電圧を供給する第２バイアス切り換え回路のいずれか一方が設けられるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記第１バイアス切り換え回路は、ＮチャネルＭＯＳＦＥＴがオン状態のとには、上記参照電圧を上記基板ゲートに伝えるＮチャネル型の第４スイッチＭＯＳＦＥＴと、上記Ｎチャネルがオフ状態のときに上記接地電位を上記基板ゲートに伝えるＮチャネル型の第５ＭＯＳＦＥＴからなり、
上記第２バイアス切り換え回路は、ＰチャネルＭＯＳＦＥＴがオン状態のとには、上記参照電圧を上記基板ゲートに伝えるＰチャネル型の第６スイッチＭＯＳＦＥＴと、上記Ｐチャネルがオフ状態のときに上記第１電圧を上記基板ゲートに伝えるＰチャネル型の第７ＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特にチョッパ型電圧比較回路を用いたＡ／Ｄ変換回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
チョッパ型電圧比較器は、まず入力部の容量に入力信号（または基準電圧）を電荷として蓄え、次に入力部に基準電圧（または他の入力信号）を印加して入力信号と基準電圧（または他の入力信号）との差を増幅することにより電圧比較を行う。このとき電荷蓄積時に増幅器の入力端子と出力端子を短絡してリセットを行えば、製造ばらつき等に起因した増幅器のオフセット電圧の影響を取り除くことが出来るため、Ａ／Ｄ変換器内で使用する電圧比較器として良く用いられる。チョッパ型電圧比較器は、所要の分解能を得るよう必要な利得を得るため、非特許文献１のように容量と増幅器のペアを多段に接続することが、高速動作に有効であることが知られている。
【０００３】
チョッパ型電圧比較器に用いる増幅器には、非特許文献１の第３１３頁に示されている差動増幅器の他に、回路の簡単化・小面積化のためデジタル回路で用いられるインバータ回路を増幅器として使用することも多い。非特許文献２では、インバータ回路を用いたチョッパ型電圧比較器のオフセット誤差検討について述べられている。
【０００４】
キャパシタ・アレイ型のデジタル／アナログ変換回路において、演算増幅回路の出力端子に発生するアンダーシュート又はオーバーシュートにより反転入力端子と出力端子の間に設けられたリセット用の電界効果トランジスタがオン状態となり、ソース・ドレイン間に発生する漏れ電流が流れることによりオフセットが生じることを見出し、それを防止するために上記反転入力端子と出力端子の間に２個の電界効果トランジスタを直列接続し、その接続点と一定電圧との間に電界効果トランジスタを設けたものが、特許文献１に記載されている。
【非特許文献１】
Ｄａｖｉｄ  Ａ．  Ｊｏｈｎｓ，  Ｋｅｎ  Ｍａｒｔｉｎ，  ”Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ，”  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，  Ｉｎｃ．，Ｃｈａｐｔｅｒ  ７
【非特許文献２】
塚田敏郎、今泉栄亀、松浦達治「ＣＭＯＳチョッパ形電圧比較器のオフセット誤差検討」電子情報通信学会論文誌  Ｃ−ＩＩ  Ｖｏｌ．Ｊ７７−Ｃ−ＩＩ  Ｎｏ．１１  ｐｐ５１６−５２４  １９９４  年１１月
【特許文献１】
特開平１１−２９８３２９号公報
【０００５】
【発明が解決しようとする課題】
フラッシュメモリのように内部で高電圧を扱う回路を使用する場合、ＭＯＳトランジスタ等の素子耐圧を高く保つ必要がある。素子耐圧を高くするためには一般に素子寸法を大きく、ＭＯＳトランジスタのしきい値電圧を高くする必要があり、ＭＯＳトランジスタの性能は低下する。つまり、素子耐圧を優先したＭＯＳトランジスタは、しきい値電圧Ｖｔｈが高く電流駆動能力（トランスコンダクタンスｇｍ）が低い。このような素子を用いた電圧比較器は、しきい値電圧Ｖｔｈで制限される動作可能な下限電源電圧が高く、動作する場合でも動作速度は低く抑えられることになる。
【０００６】
ＬＳＩ動作電源電圧の主流は、製造プロセスの微細化により低下する傾向にある。下限電源電圧を低くすることの問題は、しきい値電圧Ｖｔｈを引き下げたＭＯＳＦＥＴ（低ＶｔｈＭＯＳ）が使用可能であれば解決出来る可能性がある。しかし、図１２の特性図に示すように、低ＶｔｈのＭＯＳＦＥＴは、ゲートとソース間電圧Ｖｇｓ＝０であっても比較的大きなリーク電流が発生する。図１３（Ａ）は、その測定回路図である。
【０００７】
したがって、図１４に示したような、逐次比較方式のＡ／Ｄ変換器のチョッパ型電圧比較器においては、図１４（Ａ）のように増幅回路Ａ１，Ａ２，Ａ３の入力と出力とを短絡して入力信号Ｖｉｎを供給し、それぞれの増幅回路Ａ１〜Ａ３の入力に設けられたキャパシタＣｉｎ，Ｃ１，Ｃ２に入力信号Ｖｉｎ、及びＡ２，Ａ３のロジックスレショルド電圧のばらつきに対応した電荷を保持させておいて、複数の基準電圧Ｖｒｅｆ  に対し入力信号Ｖｉｎの大小を比較するため、図１４（Ｂ）に示したように低ＶｔｈのＭＯＳＦＥＴを使用して回路を構成すると、ゲートに０Ｖが印加されてオフ状態となっているＭＯＳＦＥＴに流れるリーク電流ｌｅａｋによりキャパシタＣｉｎ，Ｃ１，Ｃ２の電荷が抜けてしまい、その後の比較動作に誤差が生じてしまう。
【０００８】
フラッシュメモリとＡ／Ｄ変換器を搭載した１チップマイクロコンピュータのような半導体集積回路装置において、上記不揮発性メモリセルやその書込系及び消去系の回路に使用する高耐圧の高しきい値電圧のＭＯＳＦＥＴと、制御回路等の回路素子に使用する低しきい値電圧のＭＯＳＦＥＴの他に、図１２の特性図に示すように、ゲートとソース間電圧Ｖｇｓ＝０であっても実質的なリーク電流が発生しないような標準Ｖｔｈ（しきい値電圧）のＭＯＳＦＥＴを用いるようにすると、それだけのために半導体集積回路装置の製造プロセスが複雑となってコスト高を招いてしまう。
【０００９】
この発明の目的は、簡単な構成で高精度の電圧比較動作を可能にしたチョッパ型電圧比較回路及びローカルＤＡＣを備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で高速動作を実現したチョッパ型電圧比較回路及びローカルＤＡＣを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電圧と回路の接地電位とにより動作する第１インバータ回路の入力端子と出力端子との間に、上記第１電圧と回路の接地電位によりオン／オフ制御される第１と第２スイッチＭＯＳＦＥＴを直列形態に設け、この直列回路の相互接続点と上記第１電圧との間に上記第１と第２スイッチＭＯＳＦＥＴがオフ状態に制御されるときにオン状態にされる第３スイッチＭＯＳＦＥＴを設け、上記第１と第２スイッチＭＯＳＦＥＴをオン状態とした状態で、上記第１インバータ回路の入力にキャパシタを介して入力信号を取り込ませてチョッパ型増幅回路を構成する。
【００１１】
【発明の実施の形態】
図１には、この発明に係るチョッパ型電圧比較回路の一実施例の回路図が示されている。入力信号Ｖｉｎと基準電圧Ｖｒｅｆ  は、スイッチＳ１とＳ２を介して入力容量としてのキャパシタＣｉｎの一方の電極に選択的に供給される。上記キャパシタＣｉｎの他方の電極は、増幅回路を構成するＣＭＯＳインバータ回路Ａ１の入力端子に接続される。このインバータ回路Ａ１の出力端子は、結合容量としてのキャパシタＣ１の一方の電極に接続される。キャパシタＣ１の他方の電極は、増幅回路を構成するＣＭＯＳインバータ回路Ａ２の入力端子に接続される。このインバータ回路Ａ２の出力端子は、結合容量としてのキャパシタＣ２の一方の電極に接続される。キャパシタＣ２の他方の電極は、同様なＣＭＯＳインバータ回路Ａ３の入力端子に接続される。
【００１２】
この実施例では、上記増幅回路を構成するインバータ回路Ａ１の入力端子と出力端子とを短絡するリセットスイッチとして、前記のように低しきい値電圧のＭＯＳＦＥＴを用いたときにソース，ドレイン間に生じるオフ状態でのリーク電流（いわゆるスレショルドリーク電流）ｌｅａｋによって上記入力容量Ｃｉｎに保持された電荷の一部が失われてしまうのを防ぐために、直列形態に接続されたＮチャネル型のＭＯＳＦＥＴＱ１とＱ２が用いられる。これらのＭＯＳＦＥＴＱ１とＱ２の相互接続点と電源電圧Ｖｃｃとの間には、Ｐチャネル型のＭＯＳＦＥＴＱ５が設けられる。特に制限されないが、上記ＰチャネルＭＯＳＦＥＴＱ５は、高しきい値電圧（高耐圧）のＭＯＳＦＥＴが用いられる。
【００１３】
上記ＭＯＳＦＥＴＱ１、Ｑ２及びＱ３、Ｑ４のゲートには、スイッチ制御信号φ１が供給され、ＭＯＳＦＥＴＱ５のゲートにはスイッチ制御信号φ２が供給される。これらのスイッチ制御信号φ１とφ２は、電源電圧Ｖｃｃのようなハイレベルと回路の接地電位０Ｖのようなロウレベルとされる。
【００１４】
図２に示したように、上記スイッチ制御信号φ１とφ２をハイレベルとして、上記ＮチャネルＭＯＳＦＥＴＱ１、Ｑ２及びＱ３，Ｑ４をオン状態とし、ＰチャネルＭＯＳＦＥＴＱ５をオフ状態として、スイッチＳ１をオン状態として入力信号Ｖｉｎを供給する。これにより、上記インバータ回路Ａ１の入力と出力とが短絡されることにより形成されるロジックスレショルド電圧ＶＬＴを基準とする上記入力信号Ｖｉｎに対応した信号電荷が入力容量Ｃｉｎに取り込まれる。
【００１５】
スイッチＳ１をオフ状態とし、スイッチ制御信号φ１をロウレベルにして、上記ＭＯＳＦＥＴＱ１、Ｑ２及びＱ３とＱ４をオフ状態とし、スイッチＳ２をオン状態として基準電圧Ｖｒｅｆ  を供給すると、インバータ回路Ａ１により上記基準電圧Ｖｒｅｆ  と入力信号Ｖｉｎとの差電圧Ｖｒｅｆ  −Ｖｉｎが上記ロジックスレショルド電圧ＶＴＬにより大小（正負）比較される。このインバータ回路の出力信号をインバータ回路Ａ２、Ａ３により増幅することにより、ハイレベル／ロウレベルの電圧比較出力を得ることができる。
【００１６】
この実施例では、図２のようにリセットが完了し比較動作に移る際、リセットスイッチＭＯＳＦＥＴＱ１，Ｑ２がオフ状態となる前にスイッチＭＯＳＦＥＴＱ１とＱ２の相互接続点の電位を固定するＭＯＳＦＥＴＱ５がオン状態となると、初段インバータ回路Ａ１のロジックスレショルド電圧を保持しているはずの入力容量Ｃｉｎに電荷が流れ込み、その後の比較動作に誤差を生じる。この問題を避けるため、まず制御信号φ１によりリセットスイッチＭＯＳＦＥＴＱ１とＱ２  をオフ状態とし、その後制御信号φ２によりリセットスイッチＭＯＳＦＥＴＱ１とＱ２間の電位を固定するスイッチＭＯＳＦＥＴＱ５をオン状態にする。
【００１７】
図１の実施例において、低しきい値電圧ＶｔｈのＭＯＳＦＥＴを用いた初段インバータ回路（増幅回路）Ａ１のリセットスイッチを２つのＭＯＳＦＥＴＱ１とＱ２を直列に接続し、リセットスイッチがオフの時にはＭＯＳＦＥＴＱ１とＱ２の相互接続点であるスイッチの中間ノードをＰチャネルＭＯＳＦＥＴＱ５を介して電源Ｖｃｃに接続する。前記図１２のように単一のスイッチＭＯＳＦＥＴを用いた構成では、初段インバータ回路Ａ１の出力が０Ｖとなるような条件では、リーク電流ｌｅａｋが入力部容量ＣｉｎからリセットスイッチＭＯＳＦＥＴを経由してインバータ回路Ａ１の出力に漏出し電圧比較誤差となる。
【００１８】
図１の実施例の構成では、初段インバータ回路Ａ１の出力が０Ｖになる場合でも、リーク電流ｌｅａｋはＭＯＳＦＥＴＱ３を介して電源Ｖｃｃから供給され、入力部容量Ｃｉｎからのリーク電流ｌｅａｋは発生しないため電圧比較動作の精度劣化を生じない。ただし、インバータ回路Ａ１の入力端子が０Ｖ付近になると上記ＭＯＳＦＥＴＱ１で発生したリーク電流ｌｅａｋが入力部容量Ｃｉｎに流れ込み判定誤差の原因となる。したがって、リセットスイッチに使用した低しきい値電圧ＭＯＳＦＥＴＱ１のリーク電流が十分に小さく押さえられる入力信号の条件を常に満たす必要がある。
【００１９】
つまり、図１２の特性図で説明すると、ゲート，ソース間に−Ｖｃのような負のバイアス電圧を供給すれば、標準ＶｔｈのＭＯＳＦＥＴと同等の実質的に問題にならない程度のリーク電流に低減させることができる。低ｔｈのＭＯＳＦＥＴをそのＩｄ  −Ｖｇｓにおける動作点ｃで動作させるためには、図１３（Ｂ）に示したように、ＭＯＳＦＥＴの基板Ｂに対してソースＳに電圧Ｖｃのような正の電圧を供給すればよい。
【００２０】
図１において、上記のように低ＶｔｈのＭＯＳＦＥＴＱ１のリーク電流ｌｅａｋが十分小さく押さえられる条件がゲート，ソース間電圧Ｖｇｓ＜‐Ｖａ＜０Ｖで表されるとすると、インバータ回路Ａ１の入力電圧が常にＶａよりも高く保たれれば良い。インバータ回路Ａ１の論理しきい値（ロジックスレショルド）電圧をＶＴＬと置くと、ＶＴＬ＋Ｖｒｅｆ  −Ｖｉｎ＞Ｖａ＞０が常に成り立つようにＶＴＬの値とＶｒｅｆ  の制御を調整すれば、入力部容量Ｃｉｎの電荷抜けによる精度劣化を防ぐことが出来る。
【００２１】
上記スイッチＳ１をオン状態にして入力容量Ｃｉｎにロジックスレショルド電圧をＶＴＬを基準にして入力信号Ｖｉｎを供給すると、入力容量ＣｉｎにはＶｉｎ−ＶＴＬの電圧が保持される。そして、スイッチＳ１からスイッチＳ２に切り換えて基準電圧Ｖｒｅｆ  を供給するとき、上記Ｖｉｎ−Ｖｒｅｆ  ＞ＶＴＬのような基準電圧を供給すると、インバータ回路Ａ１の入力端子の電位Ｖａが、Ｖａ＜０Ｖとなって上記ＭＯＳＦＥＴＱ１に大きなリーク電流を流してしまう。
【００２２】
具体的には、３Ｖの電源電圧Ｖｃｃで動作するインバータ回路のロジックスレショルド電圧を１．５Ｖとし、３Ｖの入力信号Ｖｉｎを供給すると、入力容量には１．５Ｖの電圧が保持される。そして、入力のスイッチを切り換えて、１．５Ｖあるいはそれ以下の基準電圧Ｖｒｅｆ  を供給すると、インバータ回路Ａ１の入力端子の電位は０Ｖあるいはそれ以下になってしまい、上記ＭＯＳＦＥＴＱ２と同様なリーク電流が発生してしまうのである。
【００２３】
しかしながら、Ａ／Ｄ変換回路に用いられる場合、電源電圧Ｖｃｃから定電圧を形成し、それを分圧して基準電圧Ｖｒｅｆ  を形成するため、電圧比較順序として最初に選択される基準電圧（デジタル変換信号の最上位ビット）は、一般的には上記定電圧の中点電圧に対応したものが選ばれる。したがって、上記インバータ回路Ａ１のロジックスレショルド電圧ＶＴＬをＶｃｃ／２に設定すると、必然的に中点電圧Ｖｒｅｆ  ＜ＶＴＬになり、入力信号Ｖｉｎの正の最大値がＶｃｃを超えないように制限する等の回路構成とすることにより上記条件を満たすことはそれほど難しいことではなく、かつＡ／Ｄ変換動作に格別な制限を及ぼすものではない。
【００２４】
図３には、この発明に係るチョッパ型電圧比較回路の他の一実施例の回路図が示されている。この実施例では、段間容量Ｃ１とＣ２及びインバータ回路Ａ２の入出力を短絡するリセットスイッチＭＯＳＦＥＴＱ３が省略される。他の構成は、前記図１の実施例と同様である。
【００２５】
すなわち、入力信号Ｖｉｎと基準電圧Ｖｒｅｆ  は、スイッチＳ１とＳ２を介して入力容量Ｃｉｎの一方の電極に選択的に供給され、上記入力容量Ｃｉｎの他方の電極は、増幅回路を構成する初段ＣＭＯＳインバータ回路Ａ１の入力端子に接続される。このインバータ回路Ａ１の出力端子は、増幅回路を構成するＣＭＯＳインバータ回路Ａ２の入力端子に接続される。このインバータ回路Ａ２の出力端子は、同様なＣＭＯＳインバータ回路Ａ３の入力端子に接続される。そして、上記インバータ回路Ａ１の入力端子と出力端子との間には、前記図１の実施例と同様なリセットスイッチＭＯＳＦＥＴＱ１、Ｑ２及びスイッチＭＯＳＦＥＴＱ５が設けられ、インバータ回路Ａ３の入力端子と出力端子との間には、リセットスイッチＭＯＳＦＥＴＱ４が設けられる。
【００２６】
上記のように段間容量を取り除くことにより、前記のようなリーク電流による精度劣化は考慮する必要がなくなるが、隣り合うインバータ回路Ａ１とＡ２及びＡ２とＡ３のロジックスレショルド電圧を正確に合わせることが必要となる。ロジックスレショルド電圧を合わせるためには、図４に示すようにインバータ回路を構成するＭＯＳを比較的大きな素子サイズとし、かつコモンセントロイド等のレイアウト手法を用いることが有効である。また、ロジックスレショルド電圧の誤差の影響を低減するためには、初段インバータ回路Ａ１の電圧利得を大きく取ることが有効である。
【００２７】
図４において、Ｐ型ウェルＰ−ＷＥＬＬにチャネル幅が比較的に大きくされたＮチャネルＭＯＳＦＥＴとしてＭ１が４個、Ｍ２が２個、Ｍ５が２個形成され、Ｎ型ウェルＮ−ＷＥＬＬにチャネル幅を大きくしたＰチャネルＭＯＳＦＥＴとしてＭ２が４個、Ｍ４が２個、Ｍ６が２個形成される。上記ＮチャネルＭＯＳＦＥＴＭ１〜Ｍ５は、それぞれが同じサイズとされて合計８がチャネル長方向に直線的に並べられる。上記ＰチャネルＭＯＳＦＥＴＭ２〜Ｍ６は、それぞれが同じサイズとされて合計８がチャネル長方向に直線的に並べられる。上記ＰチャネルＭＯＳＦＥＴは、ロジックスレショルド電圧を動作電圧のほぼ１／２となるようにコンダクタンス特性がＮチャネルＭＯＳＦＥＴと同じになるよう、ＮチャネルＭＯＳＦＥＴに比べて大きく形成される。
【００２８】
上記１つのＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとは、一対とされてゲート電極Ｇが直線的に並ぶように配置される。つまり、ＭＯＳＦＥＴのチャネル幅方向に直線的に配置される。特に制限されないが、他回路との影響を防止するために、ＭＯＳＦＥＴのチャネル長方向の端部には、ダミーＭＯＳＦＥＴ（ダミーＮＭＯＳ、ダミーＰＭＯＳ）が設けられる。初段インバータ回路Ａ１と次段インバータ回路Ａ２とのロジックスレショルド電圧を精度よく合わせるために、初段インバータ回路Ａ１の一部を構成する上記端部のＭＯＳＦＥＴには上記のようにダミーＮＭＯＳとダミーＰＭＯＳが設けられる。
【００２９】
これに対して、インバータ回路Ａ３を構成する端部のＭＯＳＦＥＴには、初段インバータ回路のようにダミーＭＯＳＦＥＴが設けられない。この理由は、インバータ回路Ａ３は、その入力に供給される入力信号がインバータ回路Ａ１，Ａ２で増幅されたものが供給され、比較的大きな信号振幅となるのでインバータ回路Ａ３とＡ２のロジックスレショルド電圧の相違がそれほど電圧比較動作の精度に影響を及ぼさないからである。
【００３０】
図４において等価回路として示すように、初段インバータ回路は、４個のＮチャネルＭＯＳＦＥＴＭ１と４個のＰチャネルＭＯＳＦＥＴＭ２により構成されて電圧利得を大きく設定される。つまり、第２段目のインバータ回路は、２個のＮチャネルＭＯＳＦＥＴＭ３、Ｍ４と２個のＰチャネルＭＯＳＦＥＴＭ４により構成され、第３段目のインバータ回路は、２個のＮチャネルＭＯＳＦＥＴＭ５と２個のＰチャネルＭＯＳＦＥＴＭ６により構成されので、素子サイズ的には上記初段インバータ回路は、２倍の大きさとされる。
【００３１】
図４において、配線レイアウトは省略されているが、同図に示すように初段インバータ回路では、４個のＭＯＳＦＥＴＭ１及びＭ２のゲートＧ、ドレインＤ及びソースＳがそれぞれ相互に接続され、ゲートＧは入力端子ＩＮとされ、ドレインＤは出力端子とされて次段インバータ回路のゲートＧに接続される。ＮチャネルＭＯＳＦＥＴＭ１のソースＳには回路の接地電位が与えられ、ＰチャネルＭＯＳＦＥＴＭ２のソースＳは電源電圧が与えられる。第２段目及び第３段目のインバータ回路においても、２個のＭＯＳＦＥＴＭ３及びＭ４、Ｍ５及びＭ６のゲートＧ、ドレインＤ及びソースＳがそれぞれ相互に接続される。ＮチャネルＭＯＳＦＥＴＭ３，Ｍ５のソースＳには回路の接地電位が与えられ、ＰチャネルＭＯＳＦＥＴＭ４，Ｍ６のソースＳは電源電圧が与えられる。上記第２段目インバータ回路の出力端子は第３段目のインバータ回路の入力端子に接続され、第３段目のインバータ回路が出力端子ＯＵＴとされる。
【００３２】
段間容量Ｃ１，Ｃ２を取り除く際、２段目インバータ回路Ａ２のリセットスイッチＭＯＳＦＥＴＱ３も合わせて取り除く必要がある。２段目インバータ回路Ａ２  リセットスイッチＭＯＳＦＥＴＱ３が残ったままだと、リセット時に入力部容量Ｃｉｎに保持されるべき初段インバータ回路Ａ１のロジックスレショルド電圧がわずかにロジックスレショルド電圧の異なる場合にその２段目インバータ回路Ａ２の影響を受ける。比較時には初段インバータ回路Ａ１のロジックスレショルド電圧は２段目インバータ回路Ａ２の閥値電圧の影響を受けないため、この差が比較誤差の要因となる。そこで、上記のように２段目インバータ回路Ａ２  リセットスイッチＭＯＳＦＥＴＱ３を省略し、２段目インバータ回路Ａ２のロジックスレショルド電圧が異なるものであってもその影響を排除することができる。
【００３３】
３段目（以降）のインバータ回路Ａ３のリセットスイッチＭＯＳＦＥＴＱ４の有無は、直接には上記インバータ回路Ａ２のロジックスレショルド電圧のように比較器の誤差要因とはならない。しかし、一般にインバータ回路の電源／グランド配線には有限の抵抗（寄生抵抗）が存在し、消費電流に応じた電圧降下（ＩＲドロップ）を生じる。
【００３４】
リセット時には、初段インバータ回路Ａ１および２段目インバータ回路Ａ２には貫通電流が流れており、また比較時にも、高い精度での比較動作が要求される入力電圧Ｖｉｎと比較電圧Ｖｒｅｆ  が近いときには貫通電流が流れる。上記比較されるＶｉｎとＶｒｅｆ  の差が十分小さいときには、初段インバータ回路Ａ１、２段目インバータ回路Ａ２に加え３段目インバータ回路Ａ３にも貫通電流が流れるように、リセット時においても３段目インバータ回路Ａ３に貫通電流が流れていた方が、リセット時と比較時の動作条件がより正確に一致するため、比較結果の精度も正確となる。
【００３５】
初段インバータ回路Ａ１と２段目インバータ回路Ａ２のロジックスレショルド電圧が僅かにずれていても３段目インバータ回路Ａ３に所要の貫通電流が流れるよう、３段目インバータ回路Ａ３にはリセットスイッチＭＯＳＦＥＴＱ４を設けて上記のように貫通電流を流すようにした方が上記高精度での比較動作を行う上で有益なものとなる。
【００３６】
図５には、図１の実施例の段間容量の一実施例の素子断面図が示されている。段間容量Ｃ１，Ｃ２は、上部電極と下部電極とその間に設けられた絶縁膜を誘電体とするような容量素子が用いられる。しかしながら、下部電極側には必ず寄生容量Ｃｓ  がウェルまたは基板との間に接続される。この寄生容量（ボトム容量）の影響を考慮したインバータ回路の負荷回路を図６に示す。初段インバータ回路Ａ１の負荷容量は、次段インバータ回路Ａ２の入力容量Ｃｇ  と段間容量Ｃ１の直列容量に、ボトム容量Ｃｓ  を並列に加えたものとなる。
【００３７】
上記インバータ回路Ａ１の出力からインバータ回路Ａ２の入力に伝えられる信号経路の利得はＣ１／（Ｃ１＋Ｃｇ）で表されるから、この利得があまり小さくならないようＣ１はＣｇに対し十分大きく取るのが一般的である。このようにした場合、Ｃ１とＣｇの直列回路の合成容量値はＣｇにほぼしいので、結局インバータ回路Ａ１の負荷容量は近似的にＣｇ＋Ｃｓと表される。したがって、これらの条件下では段間容量Ｃ１，Ｃ２を取除くと必ずインバータ回路Ａ１，Ａ２の負荷容量が低減され、高速動作が可能となる。例えば、Ｃ１はＣｇの５倍、ＣｓはＣ１の２０％程度の場合、ＣｇとＣｓの値がほぼ等しくなるため、段間容量を取り除くことにより約２倍の高速化が可能となる。
【００３８】
高耐圧で高しきい値電圧のＭＯＳＦＥＴを用いてＣＭＯＳスイッチを構成するとオン抵抗が著しく増大する。そのオン抵抗の増加は、入力信号の整定時間および参照電圧を形成するＤＡＣの整定時間の劣化となり絶対精度の劣化となる。つまり、高耐圧（高Ｖｔｈ）ＭＯＳを用いて低電圧動作させる場合、チョッパ型電圧比較回路のリセットスイッチＭＯＳＦＥＴだけでなく、入力信号と参照電圧とを切り替えるスイッチＳ１，Ｓ２も問題となる。特に、プロセスばらつきに加え低温動作によりしきい値電圧Ｖｔｈが上昇した時、１／２Ｖｃｃ付近の中間的な信号に対するスイッチのオン抵抗は非常に高くなる。
【００３９】
ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを並列接続して構成された公知のＣＭＯＳスイッチでは、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのバックゲートは通常グランド／電源Ｖｃｃにそれぞれ接続される。ここで、入力信号が１／２Ｖｃｃ程度の時、ＮチャネルＭＯＳＦＥＴとＰＭＯＳＦＥＴは、基板バイアス効果により実効的なしきい値電圧Ｖｔｈが上昇する。もともとの真正しきい値電圧Ｖｔｈ０が高くなっている条件（プロセスばらつき、低温）では、電源電圧Ｖｃｃの低下に伴いオン抵抗が極端に増大してしまう。オン抵抗増大を避ける手段の一つとして、スイッチに低ＶｔｈＭＯＳを使用することが考えられるが、Ｖｔｈが低くなる条件（プロセスばらつき、高温）において生じるリーク電流が変換精度を劣化させる。しかも、スイッチＳ１，Ｓ２としては前記リセットＭＯＳＦＥＴＱ１，Ｑ２及びＱ５のような回路構成が採れない。
【００４０】
図７には、この発明に用いられるＣＭＯＳスイッチの一実施例の回路図が示されている。この実施例では、高耐圧で高しきい値電圧のＰチャネルＭＯＳＦＥＴＱ６とＮチャネルＭＯＳＦＥＴＱ７とを並列接続してＣＭＯＳスイッチを構成する。そして、上記ＮチャネルＭＯＳＦＥＴＱ７の基板（チャネル）には、オン状態での抵抗値を小さくするためにＮチャネルＭＯＳＦＥＴＱ８を通して入力信号ＩＮの電圧を伝えるようにするものである。
【００４１】
この実施例のＣＭＯＳスイッチでは、オン状態の時のＮチャネルＭＯＳＦＥＴＱ７の基板（Ｐ−ＷＥＬＬ）に入力信号ＩＮに対応した正の電位を供給し、基板バイアス効果により実効的なしきい値電圧Ｖｔｈを下げて、そのオン抵抗の減少を行うものである。また、ＣＭＯＳスイッチをオフ状態にしたときに電流の漏れを防ぐため、ＮチャネルＭＯＳＦＥＴＱ９により上記ＮチャネルＭＯＳＦＥＴＱ７の基板（Ｐ−ＷＥＬＬ）の電位を０Ｖとする制御を行う。これにより、オフ状態でのＭＯＳＦＥＴＱ７の実効的なしきい値電圧は、上記基板電位により上記オン状態のときよりも大きくなり、上記オフ状態においてソース−ドレイン間を流れるスレショルドリーク電流を大幅に低減させることができる。
【００４２】
本願発明者においては、上記ＣＭＯＳスイッチの上記ＭＯＳＦＥＴＱ７の基板に従来のＣＭＯＳスイッチのように０Ｖのようなバイアス電圧を供給した状態でのオン抵抗値が約１６３ＫΩのように大きなものを用い、それに上記ＭＯＳＦＥＴＱ８を追加して上記伝達すべき入力信号と同じ電圧としたときには、約２．３ＫΩのように大幅なオン抵抗値を小さくすることができるということを確認している。
【００４３】
上記のようなＣＭＯＳスイッチのオン状態／オフ状態に対応して上記ＭＯＳＦＥＴＱ８とＱ９を前記のようにスイッチ制御するために、上記ＭＯＳＦＥＴＱ８のゲートには、ＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴＱ７のゲートに供給される非反転のスイッチ制御信号Ｖｓｗが供給され、上記ＮチャネルＭＯＳＦＥＴＱ９のゲートには、ＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ６のゲートに供給される反転のスイッチ制御信号／Ｖｓｗが供給される。
【００４４】
この実施例では、チョッパ型電圧比較回路の入力・参照電圧切り替えスイッチＳ１，Ｓ２として図７に示すような基板バイアス制御型回路を使用することで、こうしたオン抵抗増大の影響を緩和するものである。前記図７の実施例回路では、ＣＭＯＳアナログスイッチを構成するＮチャネルＭＯＳＦＥＴＱ７のバックゲート（基板）を、スイッチがオン状態の時はスイッチＭＯＳＦＥＴＱ８により入力信号でバイアスし、スイッチがオフの時はスイッチＭＯＳＦＥＴＱ９によりグランドに接続する。これによりオフ時リーク電流を増大させることなく、基板バイアス効果によるオン抵抗増大を避けることが出来る。
【００４５】
図７の実施例回路は、前記図５に示したようなｎ基板・Ｐ−ＷＥＬＬプロセスまたは近年一般的になっているトリプルウェル（ディープウェル）で実現可能である。ｐ基板・Ｎ−ＷＥＬＬプロセスでは、ＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴ６を基板バイアス制御型にすることが可能であり、トリプルウェルプロセスではＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ６とＮチャネルＭＯＳＦＥＴＱ７の双方とも基板バイアス制御型とすることが出来る。
【００４６】
このＣＭＯＳアナログスイッチのオン抵抗増大はチョッパ型電圧比較回路とともに逐次比較型Ａ／Ｄ変換器の重要な回路要素であるローカルＤＡＣでも問題となる。ローカルＤＡＣとして一般的に使用される抵抗ストリング型ＤＡＣは、ｎビットのＤＡＣだと２ｎ  個の単位抵抗を直列に接続し、各節点の電圧をスイッチで選択して出力するため、１／２Ｖｃｃ付近の電圧を選択するスイッチで先のチョッパ型電圧比較回路の入力・参照電圧切り替えスイッチと全く同じ問題が発生する。オン抵抗が問題となるスイッチを全て基板バイアス制御型とすることで原理的には解決可能であるが、制御されるバックゲート（図７ではＰ−ＷＥＬＬ）を各スイッチで分離する必要があるため、多数のスイッチに適用すると占有面積が激増しコスト面で現実的でない。
【００４７】
この実施例のＣＭＯＳスイッチは、オフ状態時にＮチャネルＭＯＳＦＥＴＱ７，Ｑ８の基板（Ｐ−ＷＥＬＬ）を０Ｖに制御するので、出力電圧ＶＯＵＴ  が０〜ＡＶＣＣ（アナログ回路の電源電圧）の範囲で使用可能である。しかしながら、Ｐ−ＷＥＬＬを他のＮチャネルＭＯＳＦＥＴと分離する必要があり、レイアウトサイズが大きくなるため使用箇所は限定的とすることが望ましい。例えば、前記のようにｎビットのＤＡＣだと２ｎ  個の単位抵抗を直列に接続し、各節点の電圧をスイッチで選択して出力するものであり、そのうち１／２Ｖｃｃ付近の電圧を選択するスイッチで先のチョッパ型電圧比較回路の入力・参照電圧切り替えスイッチと全く同じ問題が発生するので、中間的な基準電圧Ｖｒｅｆ  を選択するために限定的に使用して占有面積の増大を必要最小に防ぐようにする。
【００４８】
図８には、この発明に用いられるＣＭＯＳスイッチの他の一実施例の回路図が示されている。この実施例のＣＭＯＳスイッチは、後述するようなローカルＤＡＣのスイッチを下位ビット側と上位ビット側との２段直列構成とし、下位ビットデコーダで制御されるもののうちのオン抵抗値が問題となるものに用いられる。つまり、前記のように高耐圧で高ＶｔｈのＭＯＳＦＥＴでＣＭＯＳスイッチを構成すると、オン抵抗値が約２１０ＫΩにもなるが、ＮチャネルＭＯＳＦＥＴＱ１１を低Ｖｔｈのものを用いることにより、オン抵抗値を約４．４ＫΩに低下させることができる。
【００４９】
ただし、上記のように低ＶｔｈのＭＯＳＦＥＴＱ１１を用いると、それをオフ状態としたときのリーク電流が増大してしまう。そこで、抵抗ストリングの各節点に設けられるもののうち、例えば、０．７Ｖ〜２．２Ｖ付近の中間電圧を選択するものに使用する。このような中間電圧を選択するＣＭＯＳスイッチに適用すると、基板（チャネル）に対してソース電位が上記のように０．７Ｖ〜２．２Ｖとなり、基板効果によって実効的なしきい値電圧Ｖｔｈが増大し、リーク電流を低減させることができる。
【００５０】
図９と図１０には、この発明に係るローカルＤＡＣの一実施例の回路図が示されている。図９は、ローカルＤＡＣの左半分の回路図が示され、図１０はローカルＤＡＣの右半分の回路図が示されている。このローカルＤＡＣは、前記チョッパ型電圧比較回路と組み合わされて逐次比較型Ａ／Ｄ変換器を構成する。
【００５１】
ローカルＤＡＣは、抵抗ストリング型ＤＡＣであり、８ビットのＤＡＣだと２８  ＝２５６個の単位抵抗を定電圧Ｖｒと回路の接地電位ａｖｓｓとの間に直列に接続し、２５６通りの各節点の電圧をスイッチで選択して出力する。この実施例では、上位ビット側を３ビットとし、下位ビット側を５ビットとして上記２５６通りの電圧の中の１つを選択する。上記２５６の各節点のうち、３２個の直列抵抗を８グループに分けて、上位３ビットのデコード出力で制御されるスイッチＳＷ１〜ＳＷ８で選択する。
【００５２】
上記８個のグループのそれぞれ３２個の節点を中位５ビットのデコード出力で制御されるスイッチにより選択する。この実施例では、図１０に示されているように、中間電位の４つ取り出して下位２ビットデコード出力で選択する。つまり、上記２５６通りの基準電圧を形成し、そのうち２５６の各電位を上位ビット３ビットデコード出力と、中位５ビットデコード出力で選択して前記チョッパ型電圧比較回路に供給される第１基準電圧Ｖｒｅｆ１として出力する。そして、上記２５６の中の４つの節点の電位を下位２ビットデコード出力で選択して他の前記チョッパ型電圧比較回路に供給される第２基準電圧Ｖｒｅｆ２として出力する。
【００５３】
上記第２基準電圧Ｖｒｅｆ２が入力される入力容量Ｃｉｎを前記第１基準電圧Ｖｒｅｆ１が入力される入力容量Ｃｉｎとの容量比を４倍とすることにより、入力信号及び基準電圧Ｖｒｅｆ２を上記２５６の各電位を受けるチョッパ型電圧比較回路に供給される信号電圧を１／４にすることができ、上記２つのチョッパ型電圧比較回路の出力結果を組み合わせて全体で１０ビットのＡ／Ｄ変換出力を得ることができる。
【００５４】
この実施例のローカルＤＡＣにおいて、上位３ビットデコード出力に対応した８個のスイッチＳＷ１〜ＳＷ８のうち、中間電圧を選択するＳＷ３〜ＳＷ６を前記図７で示したようなアナログスイッチを用い、高電圧を選択するスイッチＳＷ７とＳＷ８をＰチャネルＭＯＳＦＥＴで構成し、低電圧を選択するスイッチＳＷ１とＳＷ２はＮチャネルＭＯＳＦＥＴで構成する。また、同図では、省略されているが、下位ビット及び中位ビットデコード出力でスイッチ制御されるＣＭＯＳスイッチのうちの中間電位を選択するものは前記図８に示したような低しきい値電圧のＭＯＳＦＥＴを用いたもので構成される。
【００５５】
このように下位ビット側スイッチ及び中位ビットデコード出力でスイッチ制御されるＣＭＯＳスイッチのうちの中間電位を選択するものに低ＶｔｈＭＯＳを使用しているが、本構成では各低ＶｔｈＭＯＳには常に１／２Ｖｒ付近の電圧がソース・ドレインに印加されているため、オフ時のリーク電流は問題にならない。
【００５６】
図１１には、この発明が適用されたシングルチップマイクロコンピュータの一実施例のブロック構成図が示されている。特に制限されないが、この実施例のシングルチップマイクロコンピュータＭＣＵは、自動車又は産業用機械等に組み込まれ、その制御装置として機能する。
【００５７】
同図のマイクロコンピュータＭＣＵは、いわゆるストアドプログラム方式の中央処理装置ＣＰＵとされる。中央処理装置ＣＰＵには、特に制限されないが、内部バスＩＢＵＳを介してフラッシュメモリＦＥＥＰＲＯＭ，ランダムアクセスメモリＲＡＭ，アナログ／デジタル変換回路ＡＤＣ，ウォッチドッグタイマＷＤＴ，タイマ回路ＴＩＭ及びシリアルコミュニケーションインターフェイスＳＣＩが結合される。また、中央処理装置ＣＰＵを含むマイクロコンピュータＭＣＵの各部には、クロック生成回路ＣＬＫＧから所定のクロック信号ＣＬＫが供給され、マイクロコンピュータＭＣＵは、さらに、クロック生成回路ＣＬＫＧの動作を制御するためのクロックコントローラＣＬＫＣと、電源投入時にマイクロコンピュータＭＣＵの各部を初期状態にリセットするためのパワーオンリセット回路ＰＯＲとを備える。
【００５８】
ウォッチドッグタイマＷＤＴには、中央処理装置ＣＰＵから内部信号ＰＲが供給され、その出力信号つまり異常検出信号ＴＤは、クロックコントローラＣＬＫＣに供給される。クロック生成回路ＣＬＫＧの一方の入力端子は、外部端子ＥＸＴＡＬを介して水晶発振子ＸＴＡＬの一方の電極に結合され、その他方の入力端子には、クロックコントローラＣＬＫＣのクロック出力信号ＣＧが供給される。水晶発振子ＸＴＡＬの他方の電極は、外部端子ＸＴＡＬを介してクロックコントローラＣＬＫＣに結合される。
【００５９】
パワーオンリセット回路ＰＯＲには、外部端子ＶＣＣ及びＶＳＳを介してシングルチップマイクロコンピュータＭＣＵの動作電源となる電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞれ供給され、その出力信号つまりパワーオンリセット信号ＰＯＲは、クロックコントローラＣＬＫＣに供給される。上記クロックコントローラＣＬＫＣには、さらに中央処理装置ＣＰＵから完全停止制御レジスタＲＳＴＰの出力信号ＲＳＴＰならびにモード制御レジスタＲＣＭＤの出力信号ＲＣＭＤが供給され、その出力信号つまり通常リセット信号ＲＳは、中央処理装置ＣＰＵを含むマイクロコンピュータＭＣＵの各部に供給される。
【００６０】
上記中央処理装置ＣＰＵは、フラッシュメモリＦＥＥＰＲＯＭに格納されたユーザプログラムに従ってステップ動作し、所定の演算処理を実行するとともに、マイクロコンピュータの各部を制御・統括する。この実施例において、中央処理装置ＣＰＵは、命令により書き込み可能な完全停止制御レジスタ及びモード制御レジスタを備え、その出力信号ＲＳＴＰ及びＲＣＭＤは、前述のように、クロックコントローラＣＬＫＣに供給される。また、中央処理装置ＣＰＵのプログラム実行状況を示す内部信号ＰＲは、ウォッチドッグタイマＷＤＴによって常時モニタされ、マイクロコンピュータＭＣＵの異常検出に供される。
【００６１】
フラッシュメモリＦＥＥＰＲＯＭは、中央処理装置ＣＰＵの制御に必要なプログラムや固定データを格納する。ランダムアクセスメモリＲＡＭは、例えば所定の記憶容量を有するスタティック型ＲＡＭ等からなり、中央処理装置ＣＰＵの演算結果や制御データ等を一時的に格納する。
【００６２】
このようなシングルチップマイクロコンピュータにおいて、アナログ／デジタル変換回路ＡＤＣは、外部に接続される各種センサから入力されるアナログ入力信号を所定ビットのデジタル信号に変換し、内部バスＩＢＵＳを介して中央処理装置ＣＰＵ等に伝達するために用いることが出来る。この実施例では、前記のようなローカルＤＡＣとチョッパ型電圧比較回路を用いて構成される。タイマ回路ＴＩＭは、クロック発生回路ＣＰＧから供給されるクロック信号に従って時間計時を行い、シリアルコミュニケーションインターフェイスＳＣＩは、例えばマイクロコンピュータの外部に結合されたシリアル入出力装置とランダムアクセスメモリＲＡＭとの間の高速データ転送をサポートする。
【００６３】
ウォッチドッグタイマＷＤＴは、中央処理装置ＣＰＵから出力される内部信号ＰＲをモニタし、この内部信号ＰＲが所定時間を超えて形成されないことを受けて、言い換えるならば中央処理装置ＣＰＵによる命令フェッチが長期間にわたって行われないことを受けて中央処理装置つまりはマイクロコンピュータの異常を検出して、その出力信号つまり異常検出信号ＴＤを選択的にハイレベルとする。上記パワーオンリセット回路ＰＯＲは、外部端子ＶＣＣ及びＶＳＳを介して供給される電源電圧ＶＣＣ及び接地電位ＶＳＳの電位をモニタし、動作電源が投入された当初において、その出力信号つまりパワーオンリセット信号ＰＯＲを所定期間だけ一時的にハイレベルとする。ウォッチドッグタイマＷＤＴによる異常検出信号ＴＤ及びパワーオンリセット回路ＰＯＲによるパワーオンリセット信号ＰＯＲは、クロックコントローラＣＬＫＣに供給される。
【００６４】
これにより、自動車や産業用機械等に組み込まれるシングルチップマイクロコンピュータ等において、ウォッチドッグタイマによる異常検出あるいは中央処理装置からの命令による所定レジスタの書き込みを受けて選択的にクロック生成回路の動作を停止しうるクロックコントローラを設け、この完全停止状態の解除を、電源再投入時のパワーオンリセット信号によってのみ可能とすることで、異常発生時には、動作電源が切断後再投入されるまでの間、マイクロコンピュータ等の動作を完全に停止することができる。
【００６５】
以上のシングルチップマイクロコンピュータは、フラッシュメモリＦＥＥＰＲＯＭの製造プロセスを用いて構成される。言い換えるならば、フラッシュメモリＦＥＥＰＲＯＭのメモリセル及びその周辺回路を構成する高耐圧で高しきい値電圧のＭＯＳＦＥＴと、中央処理装置ＣＰＵ等の論理回路を構成する低しきい値電圧のＭＯＳＦＥＴの２通りのしきい値電圧をＭＯＳＦＥＴにより構成される。このような２種類のＭＯＳＦＥＴで構成されるシングルチップマイクロコンピュータにおいてアナログ／デジタル変換回路ＡＤＣを構成する場合、アナログ／デジタル変換回路ＡＤＣを構成するローカルＤＡＣ及びチョッパ型電圧比較回路に用いられるスイッチあるいはＣＭＯＳスイッチにこの発明を適用することにより、上記論理回路の低閾値電圧ＭＯＳＦＥＴと同じものを用いることによりコストの削減を図りつつ、アナログ／デジタル変換回路ＡＤＣでのリーク電流を抑えまた高速で高精度のＡ／Ｄ変換動作を行うようにすることができる。
【００６６】
以上説明した実施例によれば、チョッパ型電圧比較回路に用いられるインバータ回路のリセットスイッチに低ＶｔｈＭＯＳを使用することにより、動作可能電源電圧を引き下げることが可能となる。そして、低ＶｔｈのＭＯＳＦＥＴで発生するリーク電流による精度劣化を防ぐため、初段インバータ回路のリセットスイッチを２個直列に接続し、スイッチオフ時にはその中間ノードを適切な電位に設定してリーク電流を防止することができる。また段間容量を取り除くことにより、２段目以降のインバータ回路のリセットスイッチのリーク電流による精度劣化を防ぐとともに、インバータ回路の負荷となる段間容量の寄生容量（ボトムプレート容量）を取り除くことにより高速動作が可能となる。
【００６７】
上記段間容量を取り除く際、２段目インバータ回路のリセットスイッチがあるとリセット時に初段インバータ回路のオフセット電圧が本来の値から外れてしまうため、２段目インバータ回路のリセットスイッチは取り除いてそれを防止することができる。一方、３段目（以降）のリセットスイッチは残しておくことにより、リセット時と比較時の消費電流がほぼ等しくなり、電源配線の寄生抵抗により発生する電圧降下（ＩＲドロップ）のためオフセット誤差が発生することを防ぐことができる。
【００６８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、インバータ回路は、低しきい値電圧のものであっても、高しきい値電圧のものであってもよい。この発明は、一度入力信号を蓄えた後、複数の異なる基準電圧に対し大小比較を行う各種チョッパ型電圧比較回路やローカルＤＡＣ及びそれらを組み合わせて構成された逐次比較型Ａ／Ｄ変換器、あるいは抵抗ストリング型ＤＡＣ等を備えた各種の半導体集積回路装置に広く利用することができる。
【００６９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１電圧と回路の接地電位とにより動作する第１インバータ回路の入力端子と出力端子との間に、上記第１電圧と回路の接地電位によりオン／オフ制御される第１と第２スイッチＭＯＳＦＥＴを直列形態に設け、この直列回路の相互接続点と上記第１電圧との間に上記第１と第２スイッチＭＯＳＦＥＴがオフ状態に制御されるときにオン状態にされる第３スイッチＭＯＳＦＥＴを設け、上記第１と第２スイッチＭＯＳＦＥＴをオン状態とした状態で、上記第１インバータ回路の入力にキャパシタを介して入力信号を取り込ませてチョッパ型増幅回路を構成することにより、簡単な構成で高精度、高速の電圧比較動作を可能とすることができる。
【図面の簡単な説明】
【図１】この発明に係るチョッパ型電圧比較回路の一実施例を示す回路図である。
【図２】図１の実施例のリセットスイッチの説明図である。
【図３】この発明に係るチョッパ型電圧比較回路の他の一実施例を示す回路図である。
【図４】この発明に用いられるチョッパ型電圧比較回路に用いられるインバータ回路の一実施例を示す素子レイアウト図である。
【図５】図１の実施例の段間容量の一実施例を示す素子断面図である。
【図６】図１の実施例のインバータ回路の負荷回路図である。
【図７】この発明に用いられるＣＭＯＳスイッチの一実施例を示す回路図である。
【図８】この発明に用いられるＣＭＯＳスイッチの他の一実施例を示す回路図である。
【図９】この発明に係るローカルＤＡＣの一実施例を示す一部回路図である。
【図１０】この発明に係るローカルＤＡＣの一実施例を示す残り一部回路図である。
【図１１】この発明が適用されたシングルチップマイクロコンピュータの一実施例を示すブロック構成図である。
【図１２】この発明を説明するためのＭＯＳＦＥＴの特性図である。
【図１３】この発明を説明するためのＭＯＳＦＥＴの測定回路図である。
【図１４】この発明に先立って検討されたチョッパ型電圧比較回路の一例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、Ｓ１，Ｓ２…スイッチ、Ａ１〜Ａ３…インバータ回路、Ｍ１〜Ｍ６…単位ＭＯＳＦＥＴ、ＳＷ１〜ＳＷ８…アナログスイッチ、ＭＣＵ…シングルチップマイクロコンピュータ、ＣＰＵ…中央処理装置、ＩＢＵＳ…内部バス、ＦＥＥＰＲＯＭ…フラッシュメモリ、ＲＡＭ…ランダムアクセスメモリ、ＡＤＣ…アナログ／デジタル変換回路、ＷＤＴ…ウォッチドッグタイマ、ＴＩＭ…タイマ回路、ＳＣＩ…シリアルコミュニケーションインターフェイス、ＰＯＲ…パワーオンリセット回路、ＣＬＫＣ…クロックコントローラ、ＣＬＫＧ…クロック生成回路、ＸＴＡＬ…水晶発振子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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