(57)【要約】【課題】デュアルダマシンプロセスにおいて銅ヒロックを有する配線上にＳｉＮ膜を形成すると不均一な膜厚となり、工程中のＳｉＮ膜破れに起因する物理的化学的ダメージを配線に与えてしまうのを防止できる半導体装置の製造方法を得る。【解決手段】下地配線である第１配線２５の形成後にアニールを行い、銅ヒロック２６を意図的に発生させ、ＣＭＰ法により研磨除去する。その後、ＳｉＮ膜２７を形成することにより、銅ヒロックの発生を防ぎ、ＳｉＮ膜２７の均一な膜厚を確保し、工程中のＳｉＮ膜２７破れを防ぎ、第１配線２５に対する物理的化学的ダメージを最低限に抑制する。【選択図】      図１
2004165222.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の配線を形成する工程と、
該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、
該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する処理と、
前記第１の配線上を含む前記半導体基板上に絶縁膜を形成し、該絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込む、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成した第１の絶縁膜に、該絶縁膜と表面が同一になるように埋め込まれた第１の配線を形成する工程と、
該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、
該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する工程と、
前記第１の配線上を含む前記半導体基板上に第２の絶縁膜を形成し、該第２の絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込み、研磨により不要な配線材料膜を除去してヴィアおよび第２の配線を形成する工程とを含む、
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、
該第１の配線が形成された半導体基板に対しアニールを行うアニール工程と、
該アニールにより前記第１の配線上に発生したヒロックを研磨し、平坦化する工程と、
該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、
該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、
前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、
前記ヴィア形状底部のＳｉＮ膜を除去する工程と、
前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、
該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含む、
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記アニール工程は、酸素を抑制した雰囲気で前記第１の配線から銅ヒロックが発生する温度と時間の条件の下でアニール処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記ＳｉＮ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＮ膜が残存するような膜厚の形成を行う、
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、
該第１の配線が形成された半導体基板に対し酸素プラズマ処理を行う工程と、
該酸素プラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、
該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、
該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、
前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、
前記ヴィア形状底部のＳｉＮ膜を除去する工程と、
前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、
該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含む、
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記酸素プラズマ処理工程は、基板温度が１２０°Ｃ以下となる条件の下で行う、
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、
該第１の配線が形成された半導体基板に対しアンモニアプラズマ処理を行う工程と、
該アンモニアプラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、
該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、
該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、
前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、
前記ヴィア形状底部のＳｉＮ膜を除去する工程と、
前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、
該第２の銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含む、
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記アンモニアプラズマ処理工程は基板温度が１２０°Ｃ以下の条件の下で行う、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、
該第１の配線上にＳｉＣ膜を形成する工程と、
該ＳｉＣ膜上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、
前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、
前記ヴィア形状底部のＳｉＣ膜を除去する工程と、
前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に銅膜を形成する工程と、
該銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含む、
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記ＳｉＣ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＣ膜が残存するような膜厚の形成を行う、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に配線材料として銅を用いたデュアルダマシンプロセスの改良を図ったものに関する。
【０００２】
【従来の技術】
近年、配線抵抗を低くするために、配線材料として銅を用いた半導体装置が求められている。特に銅配線を有する半導体装置の製造方法としてデュアルダマシンプロセスが用いられている。
【０００３】
デュアルダマシンプロセスは、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の主導電層を堆積し、さらに、その主導電層を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）法等によって配線溝および接続孔内のみに残されるように研磨することにより、配線溝および接続孔内に埋め込み配線を形成するものである。
【０００４】
以下、この従来例による半導体装置の製造方法について、図面を参照しながら説明する。
図８は従来例における半導体装置の製造方法の工程断面図を示す。この従来の半導体装置の製造方法は、図８（ａ）ないし（ｋ）の各工程からなる。
【０００５】
図９は従来例における半導体装置の製造方法の工程を示すフローチャートであり、図８の工程断面図の（ａ）ないし（ｋ）の工程に対応する処理工程９０１ないし９１２を示している。
【０００６】
図８において、１は半導体基板、２は半導体基板１上に形成された絶縁膜、３は絶縁膜２の表面に形成された第１配線溝、４は第１配線溝３内を含む絶縁膜２の表面を覆うように形成された銅膜、５は第１配線溝３内に形成された第１配線、６は第１配線５上を含む絶縁膜上２に形成されたＳｉＮ膜、７はＳｉＮ膜６上に形成された絶縁膜、８は銅膜５から発生した銅ヒロックであり、ＳｉＮ膜６中に侵入している。９は絶縁膜７上に形成されたヴィア形状形成用フォトレジストマスク、１０はＳｉＮ膜６及び絶縁膜７に形成されたヴィア形状、１１は絶縁膜７上に形成された第２配線溝形成用フォトレジストマスク、１２は第１配線５の表面に発生したボイド、１３は絶縁膜７の表面に形成された第２配線溝、１４は第１配線５に発生した侵食部、１５はヴィア形状１０底面の第１配線５の露出部を覆うとともにヴィア形状１０内を充填するように絶縁膜７上に形成された銅膜、１６は絶縁膜７内に形成されたヴィア、１７は絶縁膜７の第２配線溝１３内に形成された第２配線である。
【０００７】
以下、図８の各工程断面図について説明する。
図８（ａ）は半導体基板１上に絶縁膜２を形成し、絶縁膜２の表面に第１配線溝３を形成した直後の工程断面図である。この段階は図９の処理工程９０１に対応する。
【０００８】
図８（ｂ）はスパッタリング法及びメッキ法により第１配線溝３内を含む絶縁膜２の表面全面に銅膜４を形成した直後の工程断面図である。この段階は図９の処理工程９０２に対応する。
【０００９】
図８（ｃ）はＣＭＰ法により銅膜４及び絶縁膜２を研磨、平坦化し、洗浄し、絶縁膜２と表面が同一となるように第１配線５を形成した直後の工程断面図である。この段階は図９の処理工程９０３に対応する。
【００１０】
図８（ｄ）は第１配線５上を含む絶縁膜２上に、ＣＶＤ法によりＳｉＮ膜６及び絶縁膜７をこの順で形成した直後の工程断面図であり、第１配線５からＳｉＮ膜６中へ銅ヒロック８が侵入している。この段階は図９の処理工程９０４および９０５に対応する。
【００１１】
図８（ｅ）はリソグラフィ法により絶縁膜７上にヴィア形状形成用フォトレジストマスク９を形成した直後の工程断面図である。この段階は図９の処理工程９０６に対応する。
【００１２】
図８（ｆ）はフォトレジストマスク９を用いたドライエッチング法によりＳｉＮ膜６及び絶縁膜７にヴィア形状１０を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク９を除去した直後の工程断面図である。この段階は図９の処理工程９０７に対応する。
【００１３】
図８（ｇ）はリソグラフィ法により、絶縁膜７上に開口を有する第２配線溝形成用フォトレジストマスク１１を形成した直後の工程断面図である。フォトレジストマスク１１はヴィア形状１０を含む領域に開口を有しており、第１配線５中にはボイド１２が発生している。この段階は図９の処理工程９０８に対応する。
【００１４】
図８（ｈ）はフォトレジストマスク１１を用いたドライエッチング法によりヴィア形状１０の上部を含む絶縁膜７の表面の一部に第２配線溝１３を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク１１を除去した直後の工程断面図である。この段階は図９の処理工程９０９に対応する。
【００１５】
図８（ｉ）はドライエッチング法によりＳｉＮ膜６をエッチングし、洗浄した直後の工程断面図である。第１銅配線５中には侵食部１４が形成されている。この段階は図９の処理工程９１０に対応する。
【００１６】
図８（ｊ）はスパッタリング法及びメッキ法によりヴィア形状１０内および第１銅配線５の露出した表面および第２配線溝１３内を含む絶縁膜７上全面に銅膜１５を形成した直後の工程断面図である。この段階は図９の処理工程９１１に対応する。
【００１７】
図８（ｋ）はＣＭＰ法により銅膜１５及び絶縁膜７を研磨、平坦化し、洗浄し、ヴィア形状１０内を銅膜により充填したヴィア１６と、絶縁膜７と表面が同一の第２配線１７とを形成した直後の工程断面図である。この段階は図９の処理工程９１２に対応する。
【００１８】
従来の半導体装置の製造方法は以上のような工程を有しており、配線材料として銅を用いた配線を形成することができ、配線の低抵抗化を実現した半導体装置を製造することができる。
【００１９】
この従来方法においては、絶縁膜に形成された溝などの内部に導電膜を埋め込んだ後、絶縁膜上の不要な導電膜を除去するダマシン法を用いて第１銅配線を形成し、その後、ダマシン法と同様の工程によりヴィアおよび配線を同時に形成するデュアルダマシン法によりヴィア及び第２銅配線を形成している。
【００２０】
このようにダマシン法を用いて第１銅配線を形成する点を示すものとして、例えば特許文献１がある。また、ダマシン法を用いて第１銅配線を形成した後、デュアルダマシン法によりヴィア及び第２銅配線を形成する点を示すものとして、例えば特許文献２がある。
【００２１】
【特許文献１】
特開２００１−５３０７６号公報（第４頁、第８−９頁、第７図、第８図、第１０図）
【特許文献２】
特開２００１−２９１７２０号公報（第４頁、第１０頁、第２４頁−第２５頁、第４図、第６６図−第７７図）
【００２２】
【発明が解決しようとする課題】
しかしながら、上記従来例では、第１配線５からＳｉＮ膜６中へ銅ヒロック８が侵入することにより（図８（ｅ）参照）、部分的にＳｉＮ膜６が薄膜化し、後の工程であるヴィア形状１０を形成するためのドライエッチング工程（図８（ｆ）参照）から、ヴィア形状１０底部のＳｉＮ膜６を除去するためのドライエッチング工程前までの工程を経る間にＳｉＮ膜６の薄膜化した部分が破れ、第１配線５が部分的に露出し、第１配線５に意図せぬダメージが与えられ、ボイド１２を発生させ（図８（ｇ）参照）、それを基点として第１配線５に侵食部１４を発生させてしまう（図８（ｉ）参照）。
【００２３】
その後、ヴィア１６と第２配線１７とを形成すれば（図８（ｋ）参照）、半導体装置の製造方法としての一連の工程は終了する。しかしながら、このような従来方法で製造した半導体装置では、第１配線５と第２配線１７との間にヴィア１６を介する電流を通電させたとき、ヴィア抵抗の異常な上昇や断線などの信頼性不良を発生させてしまうおそれがある。
【００２４】
本発明は上記の課題に鑑みてなされたもので、第１配線５への工程中のダメージを極力低減し、ヴィア抵抗の異常な上昇や配線の信頼性不良を防ぐことが可能な半導体装置を製造できる半導体装置の製造方法を提供することを目的としている。
【００２５】
【課題を解決するための手段】
この課題を達成するために、本発明の請求項１に係る半導体装置の製造方法においては、半導体基板上に第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する処理と、前記第１の配線上を含む前記半導体基板上に絶縁膜を形成し、該絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込むようにしたものである。
【００２６】
本発明では、第１の配線形成後に、意図的にヒロックを発生させる工程を追加し、さらに発生したヒロックを研磨除去する。このため、その後の絶縁膜を形成する工程でヒロックが発生することはなく、絶縁膜下にバリア層を形成しておく場合に、バリア層を均一な膜厚に形成することができ、その後の工程でバリア層が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００２７】
本発明の請求項２に係る半導体装置の製造方法においては、半導体基板上に形成した第１の絶縁膜に、該絶縁膜と表面が同一になるように埋め込まれた第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する工程と、前記第１の配線上を含む前記半導体基板上に第２の絶縁膜を形成し、該第２の絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込み、研磨により不要な配線材料膜を除去してヴィアおよび第２の配線を形成する工程とを含むようにしたものである。
【００２８】
本発明では、第１の配線形成後に、意図的にヒロックを発生させる工程を追加し、さらに発生したヒロックを研磨除去する。このため、その後の絶縁膜を形成する工程でヒロックが発生することはなく、第２の絶縁膜下にバリア層を形成しておく場合に、バリア層を均一な膜厚に形成することができ、その後の工程でバリア層が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００２９】
また、本発明の請求項３に係る半導体装置の製造方法においては、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアニールを行うアニール工程と、該アニールにより前記第１の配線上に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたものである。
【００３０】
本発明では、第１の配線形成後にアニール工程を追加し、意図的に銅ヒロックを発生させる。さらに発生した銅ヒロックをＣＭＰ法によって研磨除去する。このため、その後のＳｉＮ膜や絶縁膜を形成する工程では銅ヒロックが発生することはなく、ＳｉＮ膜を均一な膜厚に形成することができる。従って、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００３１】
また、本発明の請求項４に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記アニール工程は、酸素を抑制した雰囲気で前記第１の配線から銅ヒロックが発生する温度と時間の条件の下でアニール処理を行うようにしたものである。
【００３２】
本発明では、第１の配線形成後に追加したアニール工程において、銅ヒロックを十分発生させるため、以降の工程においてヒロックが発生することがなくなる。
【００３３】
また、本発明の請求項５に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記ＳｉＮ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＮ膜が残存するような膜厚の形成を行うようにしたものである。
【００３４】
本発明では、第２の絶縁膜下に形成するＳｉＮ膜として、ヴィア形成時及び第２の配線溝形成時に行う処理を経ても残存できる厚さのものを形成しておくため、これらの工程を経た後でもＳｉＮ膜が確実に残存する。
【００３５】
また、本発明の請求項６に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対し酸素プラズマ処理を行う工程と、該酸素プラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたものである。
【００３６】
本発明では、第１の配線形成後に酸素プラズマ処理工程を追加し、意図的に銅ヒロック及び酸化銅層を発生させる。さらに発生した銅ヒロック及び酸化銅層をＣＭＰ法によって研磨除去する。その後、ＳｉＮ膜や絶縁膜を形成する工程では銅ヒロックが発生することはなく、ＳｉＮ膜は均一な膜厚に形成することができる。従って、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【００３７】
また、本発明の請求項７に係る半導体装置の製造方法によれば、請求項６記載の半導体装置の製造方法において、前記酸素プラズマ処理工程は、基板温度が１２０°Ｃ以下となる条件の下で行うようにしたものである。
【００３８】
本発明では、第１の配線形成後に追加した酸素プラズマ処理工程において、銅ヒロックを十分発生させるため、以降の工程においてヒロックが発生することがなくなる。酸素プラズマ中（酸化雰囲気中）で銅ヒロック発生処理を行うことにより、比較的低温、短時間でヒロックを発生させることができる。
【００３９】
また、本発明の請求項８に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアンモニアプラズマ処理を行う工程と、該アンモニアプラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたものである。
【００４０】
本発明では、第１配線形成後にアンモニアプラズマ処理工程を追加し、意図的に銅ヒロックを発生させる。さらに発生した銅ヒロックをＣＭＰ法によって研磨除去する。このため、その後のＳｉＮ膜や絶縁膜を形成する工程では銅ヒロックが発生することはなく、ＳｉＮ膜を均一な膜厚に形成することができる。従って、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００４１】
また、本発明の請求項９に係る半導体装置の製造方法によれば、請求項８記載の半導体装置の製造方法において、前記アンモニアプラズマ処理工程は基板温度が１２０°Ｃ以下の条件の下で行うようにしたものである。
【００４２】
本発明では、第１の配線形成後に追加したアンモニアプラズマ処理工程において、銅ヒロックを十分発生させるため、以降の工程においてヒロックが発生することがなくなる。アンモニアプラズマ中（還元雰囲気中）で銅ヒロック発生処理を行うことにより、比較的低温、短時間でヒロックを発生させることができる。
【００４３】
また、本発明の請求項１０に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線上にＳｉＣ膜を形成する工程と、該ＳｉＣ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＣ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に銅膜を形成する工程と、該銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたものである。
【００４４】
本発明では、第１配線形成後にＳｉＣ膜を形成し、その後絶縁膜を形成する。ＳｉＣ膜はＳｉＮ膜に比べて硬度が高いために銅ヒロック発生を抑制することができ、ＳｉＣ膜は均一な膜厚に形成することができる。従って、その後の工程でＳｉＣ膜が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置を製造することが可能となる。
【００４５】
また、本発明の請求項１１に係る半導体装置の製造方法によれば、請求項１０記載の半導体装置の製造方法において、前記ＳｉＣ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＣ膜が残存するような膜厚の形成を行うようにしたものである。
【００４６】
本発明では、第２の絶縁膜の下に形成するＳｉＣ膜として、ヴィア形成時及び第２の配線溝形成時に行う処理によっても残存できる厚さのものを形成しておくため、これらの工程を経た後でもＳｉＣ膜が確実に残存する。
【００４７】
【発明の実施の形態】
（実施の形態１）
この実施の形態１は、請求項１ないし５の発明に対応するもので、第１配線を形成後、アニール処理によりこの第１配線に意図的にヒロックを発生させ、これをＣＭＰ法で除去した後、デュアルダマシン法を行うようにしたもので、意図的にヒロックを発生させたためにヒロック除去後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【００４８】
以下、本発明の実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
図１は本発明の実施の形態１による半導体装置の製造方法の工程断面図を示す。
【００４９】
図２は本発明の実施の形態１による半導体製造方法の工程フローチャートであり、図１の工程断面図の（ａ）ないし（ｍ）の工程に対応する処理工程２０１ないし２１４を示している。
【００５０】
図１において、２１は半導体基板、２２は半導体基板２１上に形成された絶縁膜、２３は絶縁膜２２の表面に形成された第１配線溝、２４は第１配線溝２３内を含む絶縁膜２２の表面を覆うように形成された銅膜、２５は第１配線溝２３内に形成された第１配線、２６は第１配線２５の表面に発生した銅ヒロック、２７は第１配線２５上を含む絶縁膜２２上に形成されたＳｉＮ膜、２８はＳｉＮ膜２７上に形成された絶縁膜、２９は絶縁膜２８上に形成されたヴィア形状形成用フォトレジストマスク、３０はＳｉＮ膜２７及び絶縁膜２８に形成されたヴィア形状、３１は絶縁膜２８上に形成された第２配線溝形成用フォトレジストマスク、３２は絶縁膜２８の表面に形成された第２配線溝、３３はヴィア形状３０底面の第１配線２５の露出部を覆うとともにヴィア形状３０内を充填するように絶縁膜２８上に形成された銅膜、３４は絶縁膜２８内に形成されたヴィア、３５は絶縁膜２８の第２配線溝３２内に形成された第２配線である。
【００５１】
以下では図１の各工程断面図について説明する。
図１（ａ）は半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成した直後の工程断面図である。この段階は図２の処理工程２０１に対応し、成膜装置およびエッチング装置により実現される。
【００５２】
図１（ｂ）はスパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成した直後の工程断面図である。この段階は図２の処理工程２０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【００５３】
図１（ｃ）はＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成した直後の工程断面図である。この段階は図２の処理工程２０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００５４】
図１（ｄ）はアニール工程により第１配線２５上に銅ヒロック２６を意図的に発生させた直後の工程断面図である。この段階は図２の処理工程２０４に対応し、アニール装置により実現される。
【００５５】
図１（ｅ）はＣＭＰ法により銅ヒロック２６を研磨、平坦化し、洗浄した直後の工程断面図である。この段階は図２の処理工程２０５に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００５６】
図１（ｆ）はＣＶＤ法により第１配線２５上を含む絶縁膜２２上全面にＳｉＮ膜２７及び絶縁膜２８をこの順で形成した直後の工程断面図である。この段階は図２の処理工程２０６および２０７に対応し、成膜装置により実現される。
【００５７】
図１（ｇ）はリソグラフィ法により絶縁膜２８上にヴィア形状形成用フォトレジストマスク２９を形成した直後の工程断面図である。この段階は図２の処理工程２０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００５８】
図１（ｈ）はフォトレジストマスク２９を用いたドライエッチング法によりＳｉＮ膜２７及び絶縁膜２８にヴィア形状３０を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク２９を除去した直後の工程断面図である。この段階は図２の処理工程２０９に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００５９】
図１（ｉ）はリソグラフィ法により絶縁膜２８上に第２配線溝形成用フォトレジストマスク３１を形成した直後の工程断面図である。フォトレジストマスク３１はヴィア形状３０を含む領域に開口を有している。この段階は図２の処理工程２１０に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００６０】
図１（ｊ）はフォトレジストマスク３１を用いたドライエッチング法により絶縁膜２８の表面の一部に第２配線溝３２を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク３１を除去した直後の工程断面図である。この段階は図２の処理工程２１１に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００６１】
図１（ｋ）はドライエッチング法によりＳｉＮ膜２７をエッチングし、洗浄した直後の工程断面図である。この段階は図１の処理工程２１２に対応し、ドライエッチング装置および洗浄装置により実現される。
【００６２】
図１（ｌ）はスパッタリング法及びメッキ法によりヴィア形状３０内および第１配線２５の露出した表面および第２配線溝３２内を含む絶縁膜２８上全面に第２の銅膜３３を形成した直後の工程断面図である。この段階は図２の処理工程２１３に対応し、スパッタリング装置およびメッキ装置により実現される。
【００６３】
図１（ｍ）はＣＭＰ法により銅膜３３及び絶縁膜２８を研磨、平坦化し、洗浄し、ヴィア形状３０内を銅膜により充填したヴィア３４と、絶縁膜２８と表面が同一の第２配線３５とを形成した直後の工程断面図である。この段階は図２の処理工程２１４に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００６４】
次に、本実施の形態１において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図１（ａ）ないし図１（ｃ）は半導体基板２１上の絶縁膜２２の表面の一部に形成された配線溝２３に埋め込まれた第１配線２５を形成する工程である。
【００６５】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成し、スパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成し、ＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成する、というものである。
【００６６】
図１（ｃ）の工程断面図に示された半導体基板に対して酸素濃度を抑制した雰囲気中で１５０°Ｃ程度のアニールを１２０分程度行うと、銅ヒロック２６が第１配線２５上に発生する（図１（ｄ）参照）。これは第１配線２５が熱的なストレスを与えられることにより、銅原子が移動し、銅のグレイン成長が促進されることに起因すると考えられる。銅ヒロックはランダムに発生し、その高さは５０〜１００ｎｍ程度である。第１配線２５の配線膜厚は３５０ｎｍ程度に設定している。銅のグレイン成長を促進させるためにはさらなる高温でのアニールを行うことが望ましいが、例えば４００°Ｃ程度の高温で処理すると、１０ｐｐｍ程度の微量な酸素濃度を有する雰囲気中でも第１配線２５上に酸化銅が形成されてしまう。このため、アニール装置の酸素濃度抑制能力の制約上、または生産性を考慮し、１５０°Ｃ程度かつ１２０分程度の熱処理を行うことが合理的である。また、アニールの雰囲気として窒素を用いたが、銅に対して不活性なガスであれば窒素ガス以外を用いても良い。要は、酸化銅形成を抑制しながら、銅ヒロックを意図的に発生させることが肝要である。その後、ＣＭＰ法により銅ヒロック２６を研磨し、洗浄し、第１配線２５を平坦化する。この状態では第１配線に再度熱処理を加えても、銅原子が移動することは無い。すなわち銅のグレイン成長は飽和状態にある。従って、第１配線２５は銅ヒロックの存在しない図１（ｅ）の状態になる。次に、図１（ｆ）のようにＣＶＤ法によりＳｉＮ膜２７及び絶縁膜２８を形成する。このＣＶＤ法によるＳｉＮ膜２７及び絶縁膜２８の形成時には最高到達温度が４００°Ｃ程度まで半導体基板２１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され、図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態１では、この熱ストレスが図１（ｅ）に示す第１配線２５に与えられたとしても、銅原子が移動することは無く、銅のグレイン成長が促進されず、もはや銅ヒロックは発生しない。このため、ＳｉＮ膜２７は所望の均一な膜厚を有することができ、図１（ｆ）のようになる。
【００６７】
ＳｉＮ膜２７の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシングや洗浄で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態１ではＳｉＮ膜２７の膜厚を１５０ｎｍと設定した。また、絶縁膜２８の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態１では、図１（ｈ）に示すヴィア形状３０はＳｉＮ膜２７中まで到達しているが、ＳｉＮ膜２７を貫通することはなく、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量はヴィア形状３０形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態１の図１（ｊ）に示す第２配線溝３２形成後のヴィア形状３０の底部はＳｉＮ膜２７中まで到達しているが、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量は第２配線溝３２形成のためのドライエッチング量と、絶縁膜に対するＳｉＮ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝３２形成後のヴィア形状３０の底部のＳｉＮ膜２７は合計１２０ｎｍ程度がエッチングされ、３０ｎｍが残るように設計されている。そして、図１（ｋ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状３０底部のＳｉＮ膜２７をエッチングすることにより、初めて第１配線２５が露出する。その後、洗浄を施し、図１（ｌ）に示すようにスパッタリング法及びメッキ法を用いて銅膜３３を形成する。この間、第１配線２５へのダメージは従来例に比べて最小限に抑えることができる。その後、図１（ｍ）に示すようにＣＭＰ法により銅膜３３を研磨、平坦化し、洗浄し、ヴィア３４及び第２配線３５を形成する。
【００６８】
これにより、第１配線２５及びヴィア３４及び第２配線３５はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【００６９】
このように、本実施の形態１によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、意図的にアニール工程を行うことで銅ヒロックを発生させ、この銅ヒロックをＣＭＰ法により、研磨し平坦化した後に、デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【００７０】
（実施の形態２）
この実施の形態２は、請求項１，２，６，７の発明に対応するもので、第１配線を形成後、酸素プラズマ処理によりこの第１配線に意図的にヒロックを発生させ、これをＣＭＰ法で除去した後、デュアルダマシン法を行うようにしたもので、意図的にヒロックを発生させたためにヒロック除去後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【００７１】
以下、本発明の実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。
図３は本発明の実施の形態２による半導体装置の製造方法の工程断面図を示す。
【００７２】
図４は本発明の実施の形態２による半導体装置の製造方法の工程フローチャートであり、図３の工程断面図の（ａ）ないし（ｍ）の工程に対応する処理工程４０１ないし４１４を示している。
【００７３】
図３において、４１は半導体基板、４２は半導体基板４１上に形成された絶縁膜、４３は絶縁膜４２の表面に形成された第１配線溝、４４は第１配線溝４３内を含む絶縁膜４２の表面を覆うように形成された銅膜、４５は第１配線溝４３内に形成された第１配線、４６は第１配線４５の表面に発生した銅ヒロック、４７は第１配線４５上に形成された酸化銅層、４８は第１配線４５上を含む絶縁膜４２上に形成されたＳｉＮ膜、４９はＳｉＮ膜４８上に形成された絶縁膜、５０は絶縁膜４９上に形成されたヴィア形状形成用フォトレジストマスク、５１はＳｉＮ膜４８及び絶縁膜４９に形成されたヴィア形状、５２は絶縁膜４９の表面に形成された第２配線溝形成用フォトレジストマスク、５３は絶縁膜４９の表面に形成された第２配線溝、５４はヴィア形状５１底面の第１配線４５の露出部を覆うとともにヴィア形状５１内を充填するように絶縁膜４９上に形成された銅膜、５５は絶縁膜４９内に形成されたヴィア、５６は絶縁膜４９の第２配線溝５３内に形成された第２配線である。
【００７４】
以下では図３の各工程断面図について説明する。
図３（ａ）は半導体基板４１上に絶縁膜４２を形成し、絶縁膜４２の表面に第１配線溝４３を形成した直後の工程断面図である。この段階は図４の処理工程４０１に対応し、成膜装置およびエッチング装置により実現される。
【００７５】
図３（ｂ）はスパッタリング法及びメッキ法により第１配線溝４３内を含む絶縁膜４２の表面全面に銅膜４４を形成した直後の工程断面図である。この段階は図４の処理工程４０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【００７６】
図３（ｃ）はＣＭＰ法により銅膜４４及び絶縁膜４２を研磨、平坦化し、洗浄し、絶縁膜４２と表面が同一になるように第１配線４５を形成した直後の工程断面図である。この段階は図４の処理工程４０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００７７】
図３（ｄ）は酸素プラズマ処理により第１配線４５上に銅ヒロック４６及び酸化銅層４７が発生した直後の工程断面図である。この段階は図４の処理工程４０４に対応し、プラズマ処理装置により実現される。
【００７８】
図３（ｅ）はＣＭＰ法により銅ヒロック４６及び酸化銅層４７を研磨、平坦化し、洗浄した直後の工程断面図である。この段階は図４の処理工程４０５に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００７９】
図３（ｆ）はＣＶＤ法により第１配線４５上を含む絶縁膜４２上全面にＳｉＮ膜４８及び絶縁膜４９をこの順で形成した直後の工程断面図である。この段階は図４の処理工程４０６および４０７に対応し、成膜装置により実現される。
【００８０】
図３（ｇ）はリソグラフィ法により絶縁膜４９上にヴィア形状形成用フォトレジストマスク５０を形成した直後の工程断面図である。この段階は図４の処理工程４０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００８１】
図３（ｈ）はフォトレジストマスク５０を用いたドライエッチング法によりＳｉＮ膜４８及び絶縁膜４９にヴィア形状５１を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク５０を除去した直後の工程断面図である。この段階は図４の処理工程４０９に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００８２】
図３（ｉ）はリソグラフィ法により絶縁膜４９上に第２配線溝形成用フォトレジストマスク５２を形成した直後の工程断面図である。フォトレジストマスク５２はヴィア形状５１を含む領域に開口を有している。この段階は図４の処理工程４１０に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【００８３】
図３（ｊ）はフォトレジストマスク５２を用いたドライエッチング法により絶縁膜４９の表面の一部に第２配線溝５３を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク５２を除去した直後の工程断面図である。この段階は図４の処理工程４１１に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【００８４】
図３（ｋ）はドライエッチング法によりＳｉＮ膜４８をエッチングし、洗浄した直後の工程断面図である。この段階は図４の処理工程４１２に対応し、ドライエッチング装置および洗浄装置により実現される。
【００８５】
図３（ｌ）はスパッタリング法及びメッキ法によりヴィア形状５１内および第１配線４５の露出した表面および第２配線溝５３内を含む絶縁膜４９上全面に第２の銅膜５４を形成した直後の工程断面図である。この段階は図４の処理工程４１３に対応し、スパッタリング装置およびメッキ装置により実現される。
【００８６】
図３（ｍ）はＣＭＰ法により銅膜５４及び絶縁膜４９を研磨、平坦化し、洗浄し、ヴィア形状５１内を銅膜により充填したヴィア５５と、絶縁膜４９と表面が同一の第２配線５６とを形成した直後の工程断面図である。この段階は図３の処理工程４１４に対応し、ＣＭＰ装置および洗浄装置により実現される。
【００８７】
次に、本実施の形態２において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図３（ａ）ないし図３（ｃ）は半導体基板４１上の絶縁膜４２の表面の一部に形成された配線溝４３に埋め込まれた第１配線４５を形成する工程である。
【００８８】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板４１上に絶縁膜４２を形成し、絶縁膜４２の表面に第１配線溝４３を形成し、スパッタリング法及びメッキ法により第１配線溝４３内を含む絶縁膜４２の表面全面に銅膜４４を形成し、ＣＭＰ法により銅膜４４及び絶縁膜４２を研磨、平坦化し、洗浄し、絶縁膜４２と表面が同一となるように第１配線４５を形成する、というものである。
【００８９】
図３（ｃ）の工程断面図に示された半導体基板に対して酸素雰囲気中、８０°Ｃ程度の基板温度、１２０秒程度のプラズマ処理を行うと、銅ヒロック４６及び酸化銅層４７が第１配線４５上に発生する（図３（ｄ）参照）。これは第１配線４５が熱的なストレスを与えられることにより、銅原子が移動し、銅のグレイン成長が促進されることと、酸素ラジカルと銅原子の反応により酸化銅が生成されることに起因する。銅ヒロックはランダムに発生し、その高さは５０〜１００ｎｍ程度である。酸化銅層は本実施の形態２の酸素プラズマ処理では３０ｎｍ以下である。本実施の形態２では酸素プラズマ処理時の基板温度を８０°Ｃに設定したが、銅ヒロックの発生状況から勘案するとプラズマ照射による温度上昇により第１配線４５は８０°Ｃ以上に上昇していることが考えられる。第１配線４５の配線膜厚は３５０ｎｍ程度に設定している。その後、ＣＭＰ法により銅ヒロック４６及び酸化銅層４７を研磨し、洗浄し、第１配線４５を平坦化する。この状態では第１配線に再度熱処理を加えても、銅原子は移動することが無い。すなわち銅のグレイン成長は飽和状態にある。従って、第１配線４５は銅ヒロックの存在しない図３（ｅ）の状態になる。次に、図３（ｆ）のようにＣＶＤ法によりＳｉＮ膜４８及び絶縁膜４９を形成する。このＣＶＤ法によるＳｉＮ膜４８及び絶縁膜４９の形成時には最高到達温度が４００°Ｃ程度まで半導体基板４１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され、図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態２では、この熱ストレスが図３（ｅ）に示す第１配線４５に与えられたとしても、銅原子が移動することは無く、銅のグレイン成長が促進されず、もはや銅ヒロックは発生しない。このため、ＳｉＮ膜４８は所望の均一な膜厚を有することができ、図３（ｆ）のようになる。
【００９０】
ＳｉＮ膜４８の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシングや洗浄で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態２ではＳｉＮ膜４８の膜厚を１５０ｎｍと設定した。また、絶縁膜４９の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態２では、図３（ｈ）に示すヴィア形状５１はＳｉＮ膜４８中まで到達しているが、ＳｉＮ膜４８を貫通することはなく、第１配線４５が露出することは無い。ＳｉＮ膜４８のエッチング量はヴィア形状５１形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態２の図３（ｊ）に示す第２配線溝５３形成後のヴィア形状５１の底部はＳｉＮ膜４８中まで到達しているが、第１配線４５が露出することは無い。ＳｉＮ膜４８のエッチング量は第２配線溝５３形成のためのドライエッチング量と、絶縁膜に対するＳｉＮ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝５３形成後のヴィア形状５１の底部のＳｉＮ膜４８は合計１２０ｎｍ程度エッチングされ、３０ｎｍが残るように設計されている。そして、図３（ｋ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状５１底部のＳｉＮ膜４８をエッチングすることにより、初めて第１配線４５が露出する。その後、洗浄を施し、図３（ｌ）に示すようにスパッタリング法及びメッキ法を用いて銅膜５４を形成する。この間、第１配線４５へのダメージは従来例に比べて最小限に抑えることができる。その後、図３（ｍ）に示すようにＣＭＰ法により銅膜５４を研磨、平坦化し、洗浄し、ヴィア５５及び第２配線５６を形成する。
【００９１】
これにより、第１配線４５及びヴィア５５及び第２配線５６はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【００９２】
このように、本実施の形態２によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、意図的に酸素プラズマ処理を行うことで銅ヒロックを発生させ、この銅ヒロックをＣＭＰ法により、研磨し平坦化した後に、デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【００９３】
（実施の形態３）
この実施の形態３は、請求項１，２，８，９の発明に対応するもので、第１配線を形成後、アンモニアプラズマ処理によりこの第１配線に意図的にヒロックを発生させ、これをＣＭＰ法で除去した後、デュアルダマシン法を行うようにしたもので、意図的にヒロックを発生させたためにヒロック除去後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【００９４】
以下、本発明の実施の形態３における半導体装置の製造方法について、図面を参照しながら説明する。
図１は本発明の実施の形態３による半導体装置の製造方法の工程断面図を示す。
【００９５】
図５は本発明の実施の形態３による半導体装置の製造方法の工程フローチャートであり、図１の工程断面図の（ａ）ないし（ｍ）の工程に対応する処理工程５０１ないし５１４を示している。
【００９６】
実施の形態１で述べたように、図１において、２１は半導体基板、２２は半導体基板２１上に形成された絶縁膜、２３は絶縁膜２２の表面に形成された第１配線溝、２４は第１配線溝２３内を含む絶縁膜２２の表面を覆うように形成された銅膜、２５は第１配線溝２３内に形成された第１配線、２６は第１配線２５の表面に発生した銅ヒロック、２７は第１配線２５上を含む絶縁膜２２上に形成されたＳｉＮ膜、２８はＳｉＮ膜２７上に形成された絶縁膜、２９は絶縁膜２７上に形成されたヴィア形状形成用フォトレジストマスク、３０はＳｉＮ膜２７及び絶縁膜２８に形成されたヴィア形状、３１は絶縁膜２８上に形成された第２配線溝形成用フォトレジストマスク、３２は絶縁膜２８の表面に形成された第２配線溝、３３はヴィア形状３０底面の第１配線２５の露出部を覆うとともにヴィア形状３０内を充填するように絶縁膜２８上に形成された銅膜、３４は絶縁膜２８内に形成されたヴィア、３５は絶縁膜２８の第２配線溝３２内に形成された第２配線である。
【００９７】
以下では図１の各工程断面図について説明する。
図１（ａ）は半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成した直後の工程断面図である。この段階は図５の処理工程５０１に対応し、成膜装置およびエッチング装置により実現される。
【００９８】
図１（ｂ）はスパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成した直後の工程断面図である。この段階は図５の処理工程５０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【００９９】
図１（ｃ）はＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成した直後の工程断面図である。この段階は図５の処理工程５０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１００】
図１（ｄ）はアンモニアプラズマ処理により第１配線２５上に銅ヒロック２６を意図的に発生させた直後の工程断面図である。この段階は図５の処理工程５０４に対応し、プラズマ処理装置により実現される。
【０１０１】
図１（ｅ）はＣＭＰ法により銅ヒロック２６を研磨、平坦化し、洗浄した直後の工程断面図である。この段階は図５の処理工程５０５に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１０２】
図１（ｆ）はＣＶＤ法により第１配線２５上を含む絶縁膜２２上全面にＳｉＮ膜２７及び絶縁膜２８をこの順で形成した直後の工程断面図である。この段階は図５の処理工程５０６および５０７に対応し、成膜装置により実現される。
【０１０３】
図１（ｇ）はリソグラフィ法により絶縁膜２８上にヴィア形状形成用フォトレジストマスク２９を形成した直後の工程断面図である。この段階は図５の処理工程５０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１０４】
図１（ｈ）はフォトレジストマスク２９を用いたドライエッチング法によりＳｉＮ膜２７及び絶縁膜２８にヴィア形状３０を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク２９を除去した直後の工程断面図である。この段階は図５の処理工程５０９に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１０５】
図１（ｉ）はリソグラフィ法により絶縁膜２８上に第２配線溝形成用フォトレジストマスク３１を形成した直後の工程断面図である。フォトレジストマスク３１はヴィア形状３０を含む領域に開口を有している。この段階は図５の処理工程５１０に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１０６】
図１（ｊ）はフォトレジストマスク３１を用いたドライエッチング法により絶縁膜２８中の表面の一部に第２配線溝３２を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク３１を除去した直後の工程断面図である。この段階は図５の処理工程５１１に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１０７】
図１（ｋ）はドライエッチング法によりＳｉＮ膜２７をエッチングし、洗浄した直後の工程断面図である。この段階は図５の処理工程５１２に対応し、ドライエッチング装置および洗浄装置により実現される。
【０１０８】
図１（ｌ）はスパッタリング法及びメッキ法によりヴィア形状３０内および第１配線２５の露出した表面および第２配線溝３２内を含む絶縁膜２８上全面に第２の銅膜３３を形成した直後の工程断面図である。この段階は図５の処理工程５１３に対応し、スパッタリング装置およびメッキ装置により実現される。
【０１０９】
図１（ｍ）はＣＭＰ法により銅膜３３及び絶縁膜２８を研磨、平坦化し、洗浄し、ヴィア形状３０内を銅膜により充填したヴィア３４と、絶縁膜２８と表面が同一の第２配線３５とを形成した直後の工程断面図である。この段階は図５の処理工程５１４に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１１０】
次に、本実施の形態３において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図１（ａ）ないし図１（ｃ）は半導体基板２１上の絶縁膜２２の表面の一部に形成された配線溝２３に埋め込まれた第１配線２５を形成する工程である。
【０１１１】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２の表面に第１配線溝２３を形成し、スパッタリング法及びメッキ法により第１配線溝２３内を含む絶縁膜２２の表面全面に銅膜２４を形成し、ＣＭＰ法により銅膜２４及び絶縁膜２２を研磨、平坦化し、洗浄し、絶縁膜２２と表面が同一となるように第１配線２５を形成する、というものである。
【０１１２】
図１（ｃ）の工程断面図に示された半導体基板に対してアンモニア雰囲気中、８０°Ｃ程度の基板温度、１２０秒程度のプラズマ処理を行うと、銅ヒロック２６が第１配線２５上に発生する（図１（ｄ）参照）。これは第１配線２５が熱的なストレスを与えられることにより、銅原子が移動し、銅のグレイン成長が促進されることに起因すると考えられる。銅ヒロックはランダムに発生し、その高さは５０〜１００ｎｍ程度である。第１配線２５の配線膜厚は３５０ｎｍ程度に設定している。プラズマ処理時の雰囲気としてアンモニアを用いたのはプラズマ中で分解した水素原子による還元雰囲気の中で、銅ヒロックを意図的に発生させることを目的としている。その後、ＣＭＰ法により銅ヒロック２６を研磨し、洗浄し、第１配線２５を平坦化する。この状態では第１配線に再度熱処理を加えても、銅原子が移動することは無い。すなわち銅のグレイン成長は飽和状態にある。従って、第１配線２５は銅ヒロックの存在しない図１（ｅ）の状態になる。次に、図１（ｆ）のようにＣＶＤ法によりＳｉＮ膜２７及び絶縁膜２８を形成する。このＣＶＤ法によるＳｉＮ膜２７及び絶縁膜２８の形成時には最高到達温度が４００°Ｃ程度まで半導体基板２１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態３では、この熱ストレスが図１（ｅ）に示す第１配線２５に与えられたとしても、銅原子が移動することは無く、銅のグレイン成長が促進されず、もはや銅ヒロックは発生しない。このため、ＳｉＮ膜２７は所望の均一な膜厚を有することができ、図１（ｆ）のようになる。
【０１１３】
ＳｉＮ膜２７の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシング工程や洗浄工程で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態３ではＳｉＮ膜２７の膜厚を１５０ｎｍと設定した。また、絶縁膜２８の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態３では、図１（ｈ）に示すヴィア形状３０はＳｉＮ膜２７中まで到達しているが、ＳｉＮ膜２７を貫通することはなく、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量はヴィア形状３０形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態３の図１（ｊ）に示す第２配線溝３２形成後のヴィア形状３０の底部はＳｉＮ膜２７中まで到達しているが、第１配線２５が露出することは無い。ＳｉＮ膜２７のエッチング量は第２配線溝３２形成のためのドライエッチング量と、絶縁膜に対するＳｉＮ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＮ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝３２形成後のヴィア形状３０の底部のＳｉＮ膜２７は合計１２０ｎｍ程度がエッチングされ、３０ｎｍが残るように設計されている。そして、図１（ｋ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状３０底部のＳｉＮ膜２７をエッチングすることにより、初めて第１配線２５が露出する。その後、洗浄を施し、図１（ｌ）に示すようにスパッタリング法及びメッキ法を用いて銅膜３３を形成する。この間、第１配線２５へのダメージは従来例に比べて最小限に抑えることができる。その後、図１（ｍ）に示すようにＣＭＰ法により銅膜３３を研磨、平坦化し、洗浄し、ヴィア３４及び第２配線３５を形成する。
【０１１４】
これにより、第１配線２５及びヴィア３４及び第２配線３５はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【０１１５】
このように、本実施の形態３によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、意図的にアンモニアプラズマ処理を行うことで銅ヒロックを発生させ、この銅ヒロックをＣＭＰ法により、研磨し平坦化した後に、デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【０１１６】
（実施の形態４）
この実施の形態４は、請求項１０，１１の発明に対応するもので、第１配線を形成後、バリア層としてＳｉＣ膜を第１配線上全面に形成し、その後デュアルダマシン法を行うようにしたもので、バリア層の材質を硬質なものに変更したために、その後の工程で第１配線にヒロックが発生することがなく、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができるようにしたものである。
【０１１７】
以下、本発明の実施の形態４による半導体装置の製造方法について、図面を参照しながら説明する。
図６は本発明の実施の形態４における半導体装置の製造方法の工程断面図を示す。
【０１１８】
図７は本発明の実施の形態４における半導体装置の製造方法の工程フローチャートであり、図６の工程断面図の（ａ）ないし（ｋ）の工程に対応する処理工程７０１ないし７１２を示す。
【０１１９】
図６において、６１は半導体基板、６２は半導体基板６１上に形成された絶縁膜、６３は絶縁膜６２の表面に形成された第１配線溝、６４は第１配線溝６３内を含む絶縁膜６２の表面を覆うように形成された銅膜、６５は第１配線溝６３内に形成された第１配線、６６は第１配線６５上を含む絶縁膜６２上に形成されたＳｉＮ膜、６７はＳｉＮ膜６６上に形成された絶縁膜、６８は絶縁膜６７上に形成されたヴィア形状形成用フォトレジストマスク、６９はＳｉＮ膜６６及び絶縁膜６７に形成されたヴィア形状、７０は絶縁膜６７上に形成された第２配線溝形成用フォトレジストマスク、７１は絶縁膜６７の表面に形成された第２配線溝、７２はヴィア形状６９底面の第１配線６５の露出部を覆うとともにヴィア形状６９内を充填するように絶縁膜６７上に形成された銅膜、７３は絶縁膜６７内に形成されたヴィア、７４は絶縁膜６７の第２配線溝７１内に形成された第２配線である。
【０１２０】
以下では図６の各工程断面図について説明する。
図６（ａ）は半導体基板６１上に絶縁膜６２を形成し、絶縁膜６２の表面に第１配線溝６３を形成した直後の工程断面図である。この段階は図７の処理工程７０１に対応し、成膜装置およびエッチング装置により実現される。
【０１２１】
図６（ｂ）はスパッタリング法及びメッキ法により第１配線溝６３内を含む絶縁膜６２の表面全面に銅膜６４を形成した直後の工程断面図である。この段階は図７の処理工程７０２に対応し、スパッタリング装置およびメッキ装置により実現される。
【０１２２】
図６（ｃ）はＣＭＰ法により銅膜６４及び絶縁膜６２を研磨、平坦化し、洗浄し、絶縁膜６２と表面が同一となるように第１配線６５を形成した直後の工程断面図である。この段階は図７の処理工程７０３に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１２３】
図６（ｄ）はＣＶＤ法によりＳｉＣ膜６６及び絶縁膜６７を形成した直後の工程断面図である。この段階は図７の処理工程７０４および７０５に対応し、成膜装置により実現される。
【０１２４】
図６（ｅ）はリソグラフィ法により絶縁膜６７上にヴィア形状形成用フォトレジストマスク６８を形成した直後の工程断面図である。この段階は図７の処理工程７０６に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１２５】
図６（ｆ）はドライエッチング法によりＳｉＣ膜６６及び絶縁膜６７中にヴィア形状６９を形成し、アッシング及び洗浄によりヴィア形状形成用フォトレジストマスク６８を除去した直後の工程断面図である。この段階は図７の処理工程７０７に対応し、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１２６】
図６（ｇ）はリソグラフィ法により絶縁膜６７上に第２配線溝形成用フォトレジストマスク７０を形成した直後の工程断面図である。フォトレジストマスク７０はヴィア形状６９を含む領域に開口を有している。この段階は図７の処理工程７０８に対応し、レジスト成膜装置およびリソグラフィ装置により実現される。
【０１２７】
図６（ｈ）はドライエッチング法により絶縁膜６７の表面の一部に第２配線溝７１を形成し、アッシング及び洗浄により第２配線溝形成用フォトレジストマスク７０を除去した直後の工程断面図である。この段階は図７の処理工程７０９に対応すし、ドライエッチング装置，アッシング装置および洗浄装置により実現される。
【０１２８】
図６（ｉ）はドライエッチング法によりＳｉＣ膜６６をエッチングし、洗浄した直後の工程断面図である。この段階は図７の処理工程７１０に対応し、ドライエッチング装置および洗浄装置により実現される。
【０１２９】
図６（ｊ）はスパッタリング法及びメッキ法によりヴィア形状６９内および第１配線６５の露出した表面および第２配線溝７１内を含む絶縁膜６７上全面に第２の銅膜７２を形成した直後の工程断面図である。この段階は図７の処理工程７１１に対応し、スパッタリング装置およびメッキ装置により実現される。
【０１３０】
図６（ｋ）はＣＭＰ法により銅膜７２及び絶縁膜６７を研磨、平坦化し、洗浄し、ヴィア７３と第２配線７４を形成した直後の工程断面図である。この段階は図７の処理工程７１２に対応し、ＣＭＰ装置および洗浄装置により実現される。
【０１３１】
次に、本実施の形態４において、半導体製造装置により実行される、半導体装置の製造方法について説明する。
図６（ａ）ないし図６（ｃ）は半導体基板６１上の絶縁膜６２の表面の一部に形成された配線溝６３に埋め込まれた第１配線６５を形成する工程である。
【０１３２】
これは従来の図８（ａ）ないし図８（ｃ）と同様、半導体基板６１上に絶縁膜６２を形成し、絶縁膜６２の表面に第１配線溝６３を形成し、スパッタリング法及びメッキ法により第１配線溝６３内を含む絶縁膜６２の表面全面に銅膜６４を形成し、ＣＭＰ法により銅膜６４及び絶縁膜６２を研磨、平坦化し、洗浄し、絶縁膜６２と表面が同一となるように第１配線６５を形成する、というものである。
【０１３３】
図６（ｃ）の工程断面図に示された半導体基板に対してＣＶＤ法によりＳｉＣ膜６６及び絶縁膜６７を形成する（図６（ｄ）参照）。このＣＶＤ法によるＳｉＣ膜６６及び絶縁膜６７の形成時には最高到達温度が４００°Ｃ程度まで半導体基板６１の温度が上昇する。従来例ではこの熱ストレスが図８（ｃ）に示す第１配線５に与えられると、銅原子が移動し銅のグレイン成長が促進され、図８（ｄ）に示すような銅ヒロック８がＳｉＮ膜６へと侵入してしまう。しかしながら、本実施の形態４では、この熱ストレスが図６（ｃ）に示す第１配線６５に与えられたとしても、ＳｉＣ膜６６自体の硬度が高いために銅原子が移動することは無く、銅のグレイン成長が促進されず、銅ヒロックは発生しない。このため、ＳｉＣ膜６６は所望の均一な膜厚を有することができ、図６（ｄ）のようになる。
【０１３４】
ＳｉＣ膜６６の膜厚は配線間容量を低減させるために可能な限り薄膜化することが望まれているが、その後のヴィア形成や第２配線溝形成のためのドライエッチング工程やアッシング工程や洗浄工程で第１配線が露出しないような膜厚に設定することが重要である。本実施の形態４ではＳｉＣ膜６６の膜厚を１５０ｎｍと設定した。また、絶縁膜６７の膜厚を８００ｎｍとした。従来例の図８（ｅ）に示すようなＳｉＮ膜６の膜厚が不均一な状態でヴィア形状１０形成や第２配線溝１３形成のためのドライエッチングを施すと、ＳｉＮ膜６が部分的に破れ、レジストマスク除去時のアッシングや洗浄、リソグラフィ時の現像液などにより、第１配線５に物理的、化学的なダメージが複数回与えられ、ボイド１２や侵食部１４を発生させてしまう。しかしながら、本実施の形態４では、図６（ｆ）に示すヴィア形状６９はＳｉＣ膜６６中まで到達しているが、ＳｉＣ膜６６を貫通することはなく、第１配線６５が露出することは無い。ＳｉＣ膜６６のエッチング量はヴィア形状６９形成のためのドライエッチング時のオーバーエッチング量によって決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＣ膜選択比を十分に確保した条件を用い、４０ｎｍ程度のエッチング量に抑制している。また本実施の形態４の図６（ｈ）に示す第２配線溝７１形成後のヴィア形状６９の底部はＳｉＣ膜６６中まで到達しているが、第１配線６５が露出することは無い。ＳｉＣ膜６６のエッチング量は第２配線溝７１形成のためのドライエッチング量と、絶縁膜に対するＳｉＣ膜選択比から決まるが、フロロカーボン系のガスを用い、絶縁膜に対するＳｉＣ膜選択比を確保した条件を用い、８０ｎｍ程度のエッチング量に抑制している。第２配線溝７１形成後のヴィア形状６９の底部のＳｉＣ膜６６は合計１２０ｎｍ程度エッチングされ、３０ｎｍ残るように設計されている。そして、図６（ｉ）に示すようにフロロカーボン系のガスを用いたドライエッチング法により、ヴィア形状６９底部のＳｉＣ膜６６をエッチングすることにより、初めて第１配線６５が露出する。その後、洗浄を施し、図６（ｊ）に示すようにスパッタリング法及びメッキ法を用いて銅膜７２を形成する。この間、第１配線６５へのダメージは従来例に比べて最小限に抑えることができる。その後、図６（ｋ）に示すようにＣＭＰ法により銅膜７２を研磨、平坦化し、洗浄し、ヴィア７３及び第２配線７４を形成する。
【０１３５】
これにより、第１配線６５及びヴィア７３及び第２配線７４はボイドや侵食の無い配線となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる。
【０１３６】
このように、本実施の形態４によれば、第１の銅配線を絶縁膜と表面が同一となるように埋め込んで形成した後、バリア層としてＳｉＮ膜よりも硬質なＳｉＣ膜を第１配線上に形成し、その後デュアルダマシン法により、第１，第２の銅配線を互いに接続するヴィアと第２の銅配線とを形成するようにしたので、デュアルダマシン法を実施する際に第１の銅配線にヒロックが発生することはもはや無く、バリア層としてＳｉＮ膜を形成する場合の問題である、デュアルダマシン法を実施する際に形成するＳｉＮ層に銅ヒロックが侵入し、一部でＳｉＮ層が薄膜化するために、第１の銅配線の一部が露出し、ヴィア形状形成時のドライエッチングで意図しないダメージを受け、第１の銅配線に侵食部が生じてしまう、というおそれがなくなり、ヴィア抵抗の異常や断線などの信頼性不良が発生する不具合をなくすことができる。
【０１３７】
なお、本件の特許請求の範囲に示された発明は上記各実施の形態で説明した態様に限られるものではない。
例えば、第１配線はその形成後にデュアルダマシン法を実行する際にヒロックが生じ、これが原因となって自身に浸食部が生じるものであれば、銅以外の配線材料で形成するものであってもよい。また、第１配線はダマシン法以外の方法で形成するものであってもよい。
【０１３８】
【発明の効果】
以上のように、本発明の請求項１に係る半導体装置の製造方法によれば、半導体基板上に第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する処理と、前記第１の配線上を含む前記半導体基板上に絶縁膜を形成し、該絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込むようにしたので、意図的に発生させたヒロックを研磨除去した後に、バリヤ層や絶縁膜を形成する場合にヒロックが発生することはなく、バリヤ層は均一な膜厚に形成することができる。このため、その後の工程でバリヤ層が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１３９】
また、本発明の請求項２に係る半導体装置の製造方法によれば、半導体基板上に形成した第１の絶縁膜に、該絶縁膜と表面が同一になるように埋め込まれた第１の配線を形成する工程と、該第１の配線にヒロックを発生させる処理を行うヒロック発生工程と、該ヒロック発生工程により発生したヒロックを研磨により除去し、前記第１の配線の表面を平坦化する工程と、前記第１の配線上を含む前記半導体基板上に第２の絶縁膜を形成し、該第２の絶縁膜に前記第１の配線が露出するようにヴィア形状を形成し、該ヴィア形状の内部に配線材料膜を埋め込み、研磨により不要な配線材料膜を除去してヴィアおよび第２の配線を形成する工程とを含むようにしたので、意図的に発生させたヒロックを研磨除去した後に、バリヤ層や絶縁膜を形成する場合にヒロックが発生することはなく、バリヤ層は均一な膜厚に形成することができる。このため、その後の工程でバリヤ層が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、第１配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４０】
また、本発明の請求項３に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアニールを行うアニール工程と、該アニールにより前記第１の配線上に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたので、アニール工程により意図的に銅ヒロックを発生させた後のＳｉＮ膜や絶縁膜を形成する工程で銅ヒロックが発生することがなく、ＳｉＮ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４１】
また、本発明の請求項４に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記アニール工程は、酸素を抑制した雰囲気で前記第１の配線から銅ヒロックが発生する温度と時間の条件の下でアニール処理を行うようにしたので、第１の配線形成後に追加したアニール工程において、銅ヒロックが発生しつくしているため、以降の工程においてヒロックが発生することを確実に抑えることができる半導体装置の製造方法が得られる効果がある。
【０１４２】
また、本発明の請求項５に係る半導体装置の製造方法によれば、請求項３記載の半導体装置の製造方法において、前記ＳｉＮ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＮ膜が残存するような膜厚の形成を行うようにしたので、ヴィア形成時及び第２の配線溝形成時に行う処理によっても残存できる厚さのものを予め形成しているため、これらの工程を経た後でもＳｉＮ膜が確実に残存することが可能な半導体装置の製造方法が得られる効果がある。
【０１４３】
また、本発明の請求項６に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対し酸素プラズマ処理を行う工程と、該酸素プラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状の内部および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２の配線とを形成する工程とを含むようにしたので、酸素プラズマ処理により意図的に銅ヒロックを発生させた後のＳｉＮ膜や絶縁膜を形成する工程で銅ヒロックが発生することがなく、ＳｉＮ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４４】
また、本発明の請求項７に係る半導体装置の製造方法によれば、請求項６記載の半導体装置の製造方法において、前記酸素プラズマ処理工程は、基板温度が１２０°Ｃ以下となる条件の下で行うようにしたので、第１の配線形成後に追加した酸素プラズマ処理工程において、銅ヒロックが発生しつくしているため、以降の工程においてヒロックが発生するのをなくすことが可能な半導体装置の製造方法が得られる効果がある。
【０１４５】
また、本発明の請求項８に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線が形成された半導体基板に対しアンモニアプラズマ処理を行う工程と、該アンモニアプラズマ処理により前記第１の配線に発生したヒロックを研磨し、平坦化する工程と、該平坦化された前記第１の配線上にＳｉＮ膜を形成する工程と、該ＳｉＮ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＮ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に第２の銅膜を形成する工程と、該第２の銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたので、アンモニアプラズマ処理工程により意図的に銅ヒロックを発生させた後のＳｉＮ膜や絶縁膜を形成する工程で銅ヒロックが発生することがなく、ＳｉＮ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＮ膜が意図せぬ破れを起こすことが無く、第１の配線へのダメージを最小限に抑えることが可能となり、第１の配線の侵食を防ぐことができ、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４６】
また、本発明の請求項９に係る半導体装置の製造方法によれば、請求項８記載の半導体装置の製造方法において、前記アンモニアプラズマ処理工程は基板温度が１２０°Ｃ以下の条件の下で行うようにしたので、第１の配線形成後に追加したアンモニアプラズマ処理工程において、銅ヒロックが発生しつくしているため、以降の工程においてヒロックが発生するのをなくすことが可能な半導体装置の製造方法が得られる効果がある。
【０１４７】
また、本発明の請求項１０に係る半導体装置の製造方法によれば、半導体基板上の第１の絶縁膜の表面に、配線が埋め込まれるべき第１の配線溝を形成し、該第１の配線溝の内部を含む前記第１の絶縁膜上に第１の銅膜を形成し、該第１の銅膜を研磨、平坦化して第１の配線を形成する工程と、該第１の配線上にＳｉＣ膜を形成する工程と、該ＳｉＣ膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜に対しヴィア形状形成用フォトレジストマスクを用いて前記第１の配線に相当する位置にヴィア形状を形成する工程と、前記第２の絶縁膜に対し配線溝形成用フォトレジストマスクを用いて前記ヴィア形状の上部を含む第２の配線溝を形成する工程と、前記ヴィア形状底部のＳｉＣ膜を除去する工程と、前記ヴィア形状および前記第２の配線溝の内部を含む前記第２の絶縁膜上に銅膜を形成する工程と、該銅膜を研磨、平坦化しヴィアと第２配線とを形成する工程とを含むようにしたので、ＳｉＣ膜はＳｉＮ膜に比べて硬度が高いために銅ヒロックの発生を抑制することができ、ＳｉＣ膜は均一な膜厚に形成することができる。このため、その後の工程でＳｉＣ膜が意図せぬ破れを起こすことが無く、第１配線へのダメージを最小限に抑えることが可能となり、ヴィア抵抗の安定化や配線の信頼性を確保することができる半導体装置の製造方法が得られる効果がある。
【０１４８】
また、本発明の請求項１１に係る半導体装置の製造方法によれば、請求項１０記載の半導体装置の製造方法において、前記ＳｉＣ膜を形成する工程は、前記ヴィア形成時及び前記第２の配線溝形成時のヴィア底部において、ＳｉＣ膜が残存するような膜厚の形成を行うようにしたので、第２の絶縁膜の下に形成するＳｉＣ膜として、ヴィア形成時及び第２の配線溝形成時に行う処理によっても残存できる厚さのものを予め形成しているため、これらの工程を経た後でもＳｉＣ膜が確実に残存する半導体装置の製造方法が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１および３における半導体製造方法の工程断面図である。
【図２】本発明の実施の形態１における半導体製造方法の工程フローチャートを示す図である。
【図３】本発明の実施の形態２における半導体製造方法の工程断面図である。
【図４】本発明の実施の形態２における半導体製造方法の工程フローチャートを示す図である。
【図５】本発明の実施の形態３における半導体製造方法の工程フローチャートを示す図である。
【図６】本発明の実施の形態４における半導体製造方法の工程断面図である。
【図７】本発明の実施の形態４における半導体製造方法の工程フローチャートを示す図である。
【図８】従来例における半導体製造方法の工程断面図である。
【図９】従来例における半導体製造方法の工程フローチャートを示す図である
【符号の説明】
１  半導体基板
２  絶縁膜
３  第１配線溝
４  銅膜
５  第１配線
６  ＳｉＮ膜
７  絶縁膜
８  銅ヒロック
９  ヴィア形状形成用フォトレジストマスク
１０  ヴィア形状
１１  第２配線溝形成用フォトレジストマスク
１２  ボイド
１３  第２配線溝
１４  侵食部
１５  銅膜
１６  ヴィア
１７  第２配線
２１  半導体基板
２２  絶縁膜
２３  第１配線溝
２４  銅膜
２５  第１配線
２６  銅ヒロック
２７  ＳｉＮ膜
２８  絶縁膜
２９  ヴィア形状形成用フォトレジストマスク
３０  ヴィア形状
３１  第２配線溝形成用フォトレジストマスク
３２  第２配線溝
３３  銅膜
３４  ヴィア
３５  第２配線
４１  半導体基板
４２  絶縁膜
４３  第１配線溝
４４  銅膜
４５  第１配線
４６  銅ヒロック
４７  酸化銅層
４８  ＳｉＮ膜
４９  絶縁膜
５０  ヴィア形状形成用フォトレジストマスク
５１  ヴィア形状
５２  第２配線溝形成用フォトレジストマスク
５３  第２配線溝
５４  銅膜
５５  ヴィア
５６  第２配線
６１  半導体基板
６２  絶縁膜
６３  第１配線溝
６４  銅膜
６５  第１配線
６６  ＳｉＣ膜
６７  絶縁膜
６８  ヴィア形状形成用フォトレジストマスク
６９  ヴィア形状
７０  第２配線溝形成用フォトレジストマスク
７１  第２配線溝
７２  銅膜
７３  ヴィア
７４  第２配線
【図１】
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【図２】
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【図３】
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【図４】
2004165222.tif 000006
【図５】
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【図６】
2004165222.tif 000008
【図７】
2004165222.tif 000009
【図８】
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【図９】
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