(57)【要約】      （修正有）【課題】  製造プロセス中に磁気記憶抵抗素子の性能劣化が生じにくい、磁気記憶抵抗素子を含む磁気記憶半導体装置を提供する。【解決手段】  半導体基板１上に形成され、少なくとも１つの磁気抵抗効果素子５０と、磁気抵抗効果素子を制御するトランジスタ素子３ａ，３ｂと、これらの素子を作動させる金属配線層１１，３４，５３，６３と、磁気抵抗効果素子、トランジスタ素子、および金属配線層を層状に配置するための層間絶縁膜とを有し、この磁気抵抗効果素子が、層間絶縁膜５２と異なる保護膜４４によって被覆されている。【選択図】        図６
2004274016.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの磁気抵抗効果素子と、前記磁気抵抗効果素子を制御するトランジスタ素子と、その磁気抵抗効果素子およびトランジスタ素子を作動させるビット線層およびライト線層と、前記磁気抵抗効果素子、トランジスタ素子、および前記ビット線層、ライト線層などの複数の金属配線層を層状に配置するために設けられた複数の層間絶縁膜とを有し、半導体基板上に形成された磁気記憶半導体装置であって、
前記磁気抵抗効果素子が、前記複数の層間絶縁膜のうち前記ライト線層およびビット線層のいずれかを含む層間絶縁膜の上に位置し、保護膜に被覆されている、磁気記憶半導体装置。
【請求項２】
前記保護膜が、前記ライト線層およびビット線層のいずれかを含む層間絶縁膜の上に位置する層間絶縁膜として形成されている、請求項１に記載の磁気記憶半導体装置。
【請求項３】
前記保護膜が、前記ライト線層およびビット線層のいずれかを含む層間絶縁膜の上に位置する層間絶縁膜内に配置され、該層間絶縁膜と異なる保護膜として形成されている、請求項１に記載の磁気記憶半導体装置。
【請求項４】
前記保護膜は、絶縁性金属窒化物、絶縁性金属炭化物、およびＦｅよりも酸化物生成自由エネルギーが低い金属の酸化処理によって形成した金属酸化物、のうち少なくとも１つを含む、請求項３に記載の磁気記憶半導体装置。
【請求項５】
少なくとも１つの磁気抵抗効果素子と、前記磁気抵抗効果素子を制御するトランジスタ素子と、その磁気抵抗効果素子およびトランジスタ素子を作動させるビット線層およびライト線層と、前記磁気抵抗効果素子、トランジスタ素子、および前記ビット線層、ライト線層などの複数の金属配線層を層状に配置するために設けられた複数の層間絶縁膜とを有し、半導体基板上に形成された磁気記憶半導体装置であって、
前記磁気抵抗効果素子は、前記複数の層間絶縁膜の一つに被覆され、
前記半導体基板に接して位置する層間絶縁膜は、前記ライト線層およびビット線層のいずれかを含む層間絶縁膜の下に位置し、その半導体基板上の層間絶縁膜内に前記半導体基板に形成されたトランジスタ素子のソースドレイン領域の一方と、前記ライト線層およびビット線層のいずれかとを導通する接続部材を有する、磁気記憶半導体装置。
【請求項６】
前記磁気抵抗効果素子およびトランジスタ素子を含むメモリセルが配列されたメモリセル部と、金属配線層を備える論理回路部とが一体化して１つの半導体基板上に形成されている、請求項１〜５のいずれかに記載の磁気記憶半導体装置。
【請求項７】
前記保護膜が前記論理回路部に延在しない、請求項６に記載の磁気記憶半導体装置。
【請求項８】
前記磁気抵抗効果素子は、前記ライト線層と前記ビット線層との間に位置する、請求項１〜７のいずれかに記載の磁気記憶半導体装置。
【請求項９】
前記論理回路部が４層の金属配線層からなる、請求項１〜８のいずれかに記載の磁気記憶半導体装置。
【請求項１０】
そのビット線層およびライト線層の少なくとも１つが、前記論理回路部における同じ層の金属配線に比べて、前記磁気抵抗効果素子の側に向ってその層の膜厚を厚くしている、請求項６〜９のいずれかに記載の磁気記憶半導体装置。
【請求項１１】
前記金属配線層として電源配線層が含まれる場合において、前記半導体基板より最も遠い位置の金属配線層は電源配線層であり、前記ビット線層およびライト線層は、前記電源配線層より半導体基板に近い位置に位置する、請求項１〜１０のいずれかに記載の磁気記憶半導体装置。
【請求項１２】
前記磁気抵抗効果素子および前記トランジスタ素子を含むメモリセルがマトリックス配列される、請求項１〜１１のいずれかに記載の磁気記憶半導体装置。
【請求項１３】
前記接続部材が、前記マトリックス配列において、行配列された磁気抵抗効果素子ごとにまたは列配列された磁気抵抗効果素子ごとに設けられ、他の行配列または列配列された磁気抵抗効果素子に共有されない、請求項１２に記載の磁気記憶半導体装置。
【請求項１４】
前記接続部材が、１つの磁気抵抗効果素子ごとに設けられ、他の磁気抵抗効果素子に共有されない、請求項１２に記載の磁気記憶半導体装置。
【請求項１５】
前記メモリセルにおける最小単位構造が、前記マトリックス配列の行および列に対してそれぞれ並進配列または交互配列された構成をとる、請求項１２〜１４のいずれかに記載の磁気記憶半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶半導体装置に関し、具体的には、トンネル磁気抵抗効果によりデータを記憶する磁気記憶半導体装置に関するものである。
【背景技術】
【０００２】
磁気抵抗（ＭＲ：magneto resistance）効果は、磁性体に磁界を加えることにより電気抵抗が変化する現象であり、磁界センサや磁気ヘッドなどに利用されている。近年、非常に大きな磁気抵抗効果を示す巨大磁気抵抗（ＧＭＲ：giant magneto resistance）効果材料として、Ｆｅ／Ｃｒ、Ｃｏ／Ｃｕなどの人工格子膜などが提案されている（たとえば非特許文献１、２参照）。
【０００３】
また、強磁性層間の交換結合作用がなくなる程度に厚い非磁性金属層を持つ強磁性層／非磁性層／強磁性層／反強磁性層からなる積層構造を用いた磁気抵抗効果素子が提案されている。この素子では、強磁性層と反強磁性層とを交換結合させて、その強磁性層の磁気モーメントを固定し、他方の強磁性層のスピンのみを外部磁場で容易に反転できるようにしている。これが、いわゆるスピンバルブ膜として知られている素子である。この素子では、２つの強磁性層間の交換結合が弱いために小さな磁場でスピンが反転できる。このため、スピンバルブ膜は上記交換結合膜に比べて高感度の磁気抵抗素子を提供することができる。反強磁性体としては、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎなどが用いられている。このスピンバルブ膜は、用いる際に膜面内方向に電流を流すが、上記のような特徴のために、高密度磁気記録用再生ヘッドに用いられている。
【０００４】
一方、膜面に対して垂直方向に電流を流す垂直磁気抵抗効果を利用すると、さらに大きな磁気抵抗効果が得られることが、提案されている（たとえば、非特許文献３）。
【０００５】
また、強磁性層／絶縁層／強磁性層からなる３層膜に対して、外部磁場を印加する方法が提案されている。この方法は、外部磁場によって上記３層膜の２つの強磁性層のスピンを互いに平行または反平行とし、膜面垂直方向のトンネル電流の大きさが異なることを利用する。すなわち、強磁性トンネル接合によるトンネル磁気抵抗（ＴＭＲ：tunneling magneto-resistance）効果を利用する（非特許文献４）。
【０００６】
また、近年、ＧＭＲ素子およびＴＭＲ素子を不揮発性磁気記憶半導体装置（ＭＲＡＭ：magnetic random access memory）に利用する技術が提案されている（非特許文献５、および６）。この提案において、保磁力の異なる２つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子や強磁性トンネル効果素子が検討されている。ＭＲＡＭへ利用する場合にはこれらの素子をマトリックス状に配置し、別に設けた配線に電流を流して磁界を印加する。そして、各素子を構成する２つの磁性層を互いに平行または反平行に制御することにより、“１”または“０”が記録される。読出しはＧＭＲ効果やＴＭＲ効果を利用して行なわれる。
【０００７】
ＭＲＡＭにおいては、ＧＭＲ効果を用いるよりも、ＴＭＲ効果を利用した方が低消費電力であるから、主としてＴＭＲ素子を用いることが検討されている。ＴＭＲ素子を利用したＭＲＡＭは、室温でＭＲ変化率が２０％以上と大きく、かつトンネル接合における抵抗が大きい。このため、より大きな出力電圧が得られること、また読出し時にスピン反転をする必要がなく、それだけ小さい電流で読出しが可能である。これらの特徴のため、高速書込みと読出しとが可能な低消費電力型の不揮発性半導体記憶装置として期待されている。
【特許文献１】特開２０００−３５３７９１号公報
【非特許文献１】D.H. Mosca et al.,"Oscillatory interlayer coupling and giant magnetoresistance in Co/Cu multilayers", Journal of Magnetism and Magnetic Materials 94 (1991) pp.L1-L5
【非特許文献２】S.S.P.Parkin et al.,"Oscillatory Magnetic Exchange Coupling through Thin Copper Layers", Physical Review Letters, vol.66, No.16, 22 April 1991, pp.2152-2155
【非特許文献３】W.P.Pratt et al.,"Perpendicular Giant Magnetoresistances of Ag/Co Multilayers", Physical Review Letters, vol.66, No.23, 10 June 1991, pp.3060-3063
【非特許文献４】T. Miyazaki et al.,"Giant magnetic tunneling effect in Fe/Al2O3/Fe junction", Journal of Magnetism and Magnetic Materials 139 (1995), pp.L231-L241
【非特許文献５】S.Tehrani et al.,"High density submicron magnetoresistive random access memory (invited)", Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5822-5827
【非特許文献６】S.S.P.Parkin et al.,"Exchange-biased magnetic tunnel junctions and application to nonvolatile magnetic random access memory (invited)", Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5828-5833
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、磁気抵抗効果素子は、シリコン半導体素子の製造に用いられる程度の加熱を伴なうプロセスにより酸化が生じ、性能が劣化することが知られている。従来のＭＲＡＭでは、非特許文献５や下記の特許文献１に示されているように、半導体基板に近い比較的下層の配線層間に磁気抵抗素子を配置していた。このため、磁気抵抗素子の特性を劣化させないプロセスを用いて、これより上層の金属配線層や層間絶縁膜を形成する必要があった。この場合、磁気抵抗効果素子の特性を劣化させないために、加熱温度は３００℃程度を上限とし、それより高い温度に加熱しないプロセスを用いるという制限が課せられる。
【０００９】
しかし、上記の３００℃程度を上限とするプロセス（低温プロセスと記す）は、少なくとも４００℃程度のプロセスを必要とする一般的なシリコンのＬＳＩプロセスと比較してかなり低温である。このため、上記の低温プロセスは、トランジスタ素子の特性を劣化させてしまい、製品歩留まりを低下させる問題がある。また、上記の低温プロセスは、特に論理回路と磁気抵抗素子とを混載するような場合には、配線間容量や配線抵抗などの特性にも悪影響を及ぼし、製品不良を引き起こす。
【００１０】
もう一つの課題として、メモリセル部と論理回路部との金属配線層の層数の整合をとる課題がある。磁気記憶半導体装置は、単体メモリとしても有用であるが、論理回路との混載ＬＳＩとした場合には、高速動作に基づいてネットワーク環境や移動体通信における情報のインタラクティブな取り扱い環境を改善することができる。さらにそれだけでなく、コンピュータ、携帯端末等への不揮発性メモリ適用による消費電力、動作環境の改善など、非常に効果的なデバイスを提供することができる。
【００１１】
しかしながら、ＭＲＡＭアーキテクチャは、第１の金属配線層として杭打ちソース線層、第２の金属配線層としてライト線層、第３の金属配線層としてビット線層、第４の金属配線層としてセル選択線層、第５の金属配線層として電源線層の計５層の金属配線構成が一般的である。一方、論理ＬＳＩにおいては、４層の金属配線から構成されることが普通に行なわれる。この場合、少なくとも５層の金属配線層を必要とする従来構造のＭＲＡＭを混載して論理ＬＳＩの機能を拡張しようとすると、論理ＬＳＩ単独に比較して配線層が増大し、製造コストや製品歩留まりの観点から問題が生じる。この結果、従来のＭＲＡＭ構造では、デバイス応用の範囲を狭めてしまう。
【００１２】
そこで、本発明は、製造プロセス中に磁気記憶抵抗素子の性能劣化が生じにくい、４層以上の金属配線層を有する磁気記憶半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の磁気記憶半導体装置は、少なくとも１つの磁気抵抗効果素子と、磁気抵抗効果素子を制御するトランジスタ素子と、その磁気抵抗効果素子およびトランジスタ素子を作動させるビット線層およびライト線層と、磁気抵抗効果素子、トランジスタ素子、およびビット線層、ライト線層などの複数の金属配線層を層状に配置するために設けられた複数の層間絶縁膜とを有する。そして、磁気抵抗効果素子が、複数の層間絶縁膜のうちライト線およびビット線層のいずれかを含む層間絶縁膜の上に位置し、保護膜に被覆されている。
【００１４】
この保護膜は、ライト線層およびビット線層のいずれかを含む層間絶縁膜の上に位置する層間絶縁膜として形成されていてもよい。すなわち、製造プロセス中に保護膜として機能すれば、単なる層間絶縁膜であってもよい。また、ライト線層およびビット線層のいずれかを含む層間絶縁膜の上に位置する層間絶縁膜内に配置され、該層間絶縁膜と異なる保護膜として形成されていてもよい。また、上記保護膜は、層間絶縁膜が２層で形成されており、そのうちの磁気抵抗効果素子に、直接、接する１層であってもよい。すなわち、たとえば２層構造の層間絶縁膜が形成され、磁気抵抗効果素子を直接覆って、その酸化を防止する一方の膜を保護膜と解釈してもよい。
【００１５】
なお、「磁気抵抗効果素子が、複数の層間絶縁膜のうちライト線およびビット線層のいずれかを含む層間絶縁膜の上に位置する」とは、磁気抵抗効果素子が、そのような層間絶縁膜の上方に位置してもよいし、そのような層間絶縁膜に接して上に位置してもよい。とくに接して上に位置するとことわらない限り、上記の意味に解することとする。
【００１６】
この構造により、磁気記憶半導体装置の製造プロセス中、または磁気記憶半導体装置の動作環境中における磁気抵抗効果素子の酸化を抑制することができる。この結果、製造が容易で、かつ動作特性が安定した磁気記憶半導体装置を得ることができる。
【００１７】
また、半導体基板に接して位置する半導体基板上の層間絶縁膜は、ライト線層およびビット線層のいずれかを含む層間絶縁膜の下に接して位置し、その半導体基板上の層間絶縁膜内に半導体基板に形成されたトランジスタ素子のソースドレイン領域の一方と、ライト線層およびビット線層のいずれかとを導通する接続部材、すなわち杭打ちソース線を有する構成としてもよい。
【００１８】
この構成によれば、接続部材、すなわちソース線の杭打ち構造をライト線またはビット線としても利用することになる。このため、低い抵抗のソース線構造において、金属配線層を１層削減できることになる。この結果、４層金属配線の磁気記憶半導体装置を得ることができ、４層金属配線の論理回路部との混載ＬＳＩを製造することが容易となる。
【発明の効果】
【００１９】
本発明の磁気記憶半導体装置を用いることにより、製造プロセス中に磁気記憶抵抗素子の性能劣化が生じにくい、４層以上の金属配線層の磁気記憶半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態について図に基づいて説明する。
【００２１】
（実施の形態１）
図１〜図５は、本発明の実施の形態１における磁気記憶半導体装置の製造工程を示す部分断面図である。図１を参照して、半導体基板１に分離酸化膜２を設け、次いで、ゲート絶縁膜５およびゲート電極４を備えるトランスファゲートトランジスタ３ａ、３ｂを形成する。次いで、第１の層間絶縁膜１０を堆積し、第１の層間絶縁膜１０を貫通するコンタクトホール１０ａを開け、磁気記憶半導体装置の下部の構造を形成する。
【００２２】
さらに、図１では簡単化のため省略されているが、周辺回路として、（ｓ1）単位記憶回路を構成するメモリセルを選択するためのアドレス信号を外部から受けるロウアンドカラムアドレスバッファ、（ｓ2）そのアドレス信号を解読することによってメモリセルを指定するロウデコーダとカラムデコーダ、（ｓ3）指定されたメモリセルに蓄積された信号を増幅して読みすためのセンスアンプと、（ｓ4）データ入出力のためのデータインバッファ及びデータアウトバッファ、（ｓ5）クロック信号を発生するためのクロックジェネレータ等が備わる。
【００２３】
次に、図２を参照して、コンタクトホール１０ａ内を埋め込みかつ第１の層間絶縁膜１０を覆うように形成したタングステン層にＣＭＰ(Chemical Mechanical Polishing)処理あるいはＲＩＥ(Reactive Ion Etching)法などを用いたエッチバック処理を施す。この処理により、コンタクトホール１０ａ内にプラグ１１を形成する。プラグ１１の材料として、上記のように本実施の形態ではタングステンを用いたが、銅やチタン、タンタルといった金属のいずれか、またはそれら金属の合金や窒化物等も適用できる。なお、プラグ１１の形成法としては、上記のＣＭＰ法やＲＩＥ法の他に、メッキ法、スパッタリング法、ＣＶＤ法などが適用できる。銅を適用する場合には、いわゆるダマシン法が適用でき、プラグ１１と並行して配線層を形成することも可能である。
【００２４】
次に、図３を参照して、金属配線層の形成方法について説明する。杭打ちソース線１１の第１層目にはシングルダマシンを適用する。この場合、デュアルダマシンを用いてもよい。また、上記杭打ちソース線の第２層目以降の金属配線層の形成プロセスには、いわゆるデュアルダマシンを適用する。しかし、ここでもシングルダマシンを適用することができる。必要な層数になるまで処理を繰り返すことにより、例えば図３に示すように、杭打ちソース線１１の上部層である第２層の上にプラグ２２を形成し、そのプラグ２２の上に接してライト線層と異なる金属配線層６４、およびライト線層３４が形成された構造が得られる。杭打ちソース線１１は、上述の第１層目と第２層目とで構成される。上記において、配線層間の膜厚は適用デバイスにより異なるが、本実施の形態においては４００ｎｍとした。
【００２５】
図４を参照して、ライト線層３４の上に絶縁層４０を形成し、次いでその絶縁層の上にトンネル磁気抵抗効果素子（ＴＭＲ素子）５０となる多層膜構造を形成する。多層膜構造は、所定の形状に加工され、分離されてＴＭＲ素子５０が形成される。
【００２６】
図５は、金属配線層６４と固着層４１との接続部の構造が図４のそれと相違する、図４の変形例を示す図である。図４および図５におけるトンネル磁気抵抗効果素子を含む周囲の構成に着目して、ＴＭＲ素子５０は、絶縁層４０の上に磁化方向が固定された固着層４１と、トンネル絶縁層４２と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層４３とが積層された構成を有している。
【００２７】
図４および図５において、磁気抵抗効果素子５０を形成した後、その後のドライエッチング工程や洗浄工程においてダメージを受けないように、トンネル磁気抵抗素子５０を保護する目的で、保護膜により被覆している。すなわち、トンネル磁気抵抗効果素子５０を、保護膜である厚み１０ｎｍのシリコン窒化膜４４で被覆している。製造プロセス中に磁気抵抗効果素子に発生する可能性のあるダメージとしては、たとえば層間絶縁膜としてのシリコン酸化膜を形成する場合、４００℃程度の酸化雰囲気により磁性膜が酸化することが考えられる。この酸化により、磁気特性が劣化してしまう。上記の保護膜により上記の酸化を防止する。
【００２８】
上記の酸化を防止するため、層間絶縁膜をシリコン窒化膜などの非酸化性雰囲気下で成膜可能な薄膜と、酸化性絶縁膜との２層構造としてもよい。磁気抵抗効果素子を、直接、シリコン窒化膜４４により被覆することにより、シリコン窒化膜４４が酸化バリヤとして機能しトンネル磁気抵抗素子を保護することができる。この場合、２層構造の層間絶縁膜のうち、シリコン窒化膜が磁気抵抗効果素子の保護膜となる。
【００２９】
一般的には、上記の保護膜は、絶縁性金属窒化物、絶縁性金属炭化物、およびＦｅよりも酸化物生成自由エネルギーが低い金属の酸化処理によって形成した金属酸化物、のうち少なくとも１つを含むのがよい。絶縁性金属窒化物としては、好ましくはシリコン窒化膜、アルミニウム窒化膜、ボロン窒化膜などを用いるのがよい。また、絶縁性金属炭化物としては、好ましくはシリコン炭化物、ダイヤモンドライクカーボン（ダイヤモンド構造の炭素体）などを用いるのがよい。また、Ｆｅよりも酸化物生成自由エネルギーが低い金属の酸化処理によって形成される金属酸化物としては、好ましくは、クロム、シリコン、アルミニウム、チタン、ニオブ、ジルコニウム、ハフニウム、および、上記金属を含む合金の酸化物、または、クロム、アルミニウム、チタン、ニオブ、ジルコニウム、ハフニウムの１種以上を主たる金属成分とするシリケート酸化物を用いるのがよい。このような材料を用いることにより、少なくともＦｅを含む磁性材料薄膜を用いた上記磁気記憶半導体装置の製造工程中における酸化工程で磁気抵抗効果素子の酸化を抑制することができる。この結果、製造が容易でかつ動作特性が安定した磁気記憶半導体装置を得ることができる。
【００３０】
なお、論理回路との混載デバイスへの適用において、保護膜としてシリコン窒化膜のように比較的誘電率の高い材料を酸化バリヤとして用いる場合、次のことを留意しなければならない。すなわち、たとえば論理ＬＳＩでは、デバイスの動作速度やアクセスタイミングをも考慮して、金属配線層間の容量や配線抵抗が設定されている。誘電率の高い材料が論理回路部に配置されると、論理回路部における金属配線層間の容量などが設計パラメータから乖離し、デバイス動作が不良になる可能性がある。その場合、図４を参照してトンネル磁気抵抗効果素子５０が配置された層間と同じ層間の論理回路領域にはそのような酸化バリヤ膜を形成しない構成とするのがよい。
【００３１】
上記の磁気抵抗効果素子を形成した後、その上を開口部５２ａを有する層間絶縁膜５２で覆う。その後、開口部を埋め込むように形成された銅からなるビット線層５３が形成される。ビット線層５３とライト線３４との間に位置する多層構造が、トンネル磁気抵抗効果素子５０である。図４において、ビット線層５３は、磁気抵抗効果素子の紙面垂直方向の端の位置の断面であるため、磁気抵抗効果素子のはずれの位置で止まるように描かれているが、磁気抵抗効果素子の紙面垂直方向の中心部の断面では、隣りのメモリセルに延びている。すなわち、ビット線層５３は両隣りのメモリセルに延びて接続されている。また、トンネル磁気抵抗効果素子５０は、トランスファゲートトランジスタ３ａのソースおよびドレインのいずれか一方に電気的に接続される。
【００３２】
トンネル磁気抵抗効果素子５０は、トランスファゲートトランジスタ３ａのソースおよびドレインのいずれか一方に電気的に接続するため、導電層を介することがある。すなわち、絶縁層４０と磁化方向が固定された固着層４１との間に導電層が配置される場合がある。その導電層の形状は、固着層４１と同じとなる。低抵抗の金属、好ましくは白金、ルテニウム、銅、アルミニウム、タンタルなどが選択され、その厚さはその上に成膜される固着層４１、記録層４３およびその間のトンネル絶縁層４２の平坦性を損なわないように、３００ｎｍ以下とすることが好ましい。
【００３３】
また、固着層４１と記録層４３とは強磁性材料からなり、好ましくはニッケル、鉄、および／またはコバルトを主成分とする磁性材料が用いられ、さらには磁気特性向上や熱安定性などのために硼素、窒素、シリコンなどの添加物が導入される場合もある。さらには、ＮｉＭｎＳｂ、Ｃｏ2ＭｎＧｅなどのハーフメタルなどを用いることもできる。ハーフメタルは一方のスピンバンドにエネルギギャップが存在するので、これを用いるとより大きな磁気抵抗効果を得ることができ、その結果、大きな信号出力が得られる。これら磁性材料層の厚さは、好ましくは０．３〜５０ｎｍ程度の薄膜で形成される。
【００３４】
一方、トンネル絶縁層４２には、非磁性材料、好ましくはアルミニウム、シリコン、タンタル、マグネシウムなどの金属、それら金属の合金、それら金属および合金の酸化物または窒化物が用いられる。なお、トンネル絶縁層４２の厚さは０．３〜５ｎｍ程度と非常に薄い膜として形成される。
【００３５】
固着層４１は、たとえば反強磁性層と強磁性層との積層構造とすることにより磁化方向を固定できる。つまり、反強磁性層が強磁性層のスピンの向きを固定することで、強磁性層の磁化方向が一定に保たれる。反強磁性層としては、好ましくは、鉄などの強磁性材料または貴金属の少なくとも１つと、マンガンとの化合物が用いられる。
【００３６】
絶縁層４０と固着層４１との間に導電層を用いる場合、その導電層として厚み５０ｎｍの銅を配置する。固着層４１としては、厚み２０ｎｍの反強磁性材料である白金マンガン合金、厚み３ｎｍの強磁性材料であるコバルト鉄合金を、順次積層する。上記導電層の形状は、固着層４１と同じとする。その後、トンネル絶縁層４２としてアルミニウム酸化物を厚み１ｎｍ堆積し、次いで記録層４３としてニッケル鉄合金を厚み３ｎｍ積層する。
【００３７】
上記の磁気抵抗効果素子を形成する薄膜は、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、各種スパッタ法、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法、蒸着法など通常の薄膜形成装置を用いて作製することができる。
【００３８】
本実施の形態では、トンネル磁気抵抗効果素子５０が、複数のライト線３４と複数のビット線５３との各交差部付近に位置することでマトリックス状に配置されている。ここで、ライト線３４とビット線５３の少なくともどちらか一方がトンネル磁気抵抗効果素子と電気的に接続されればよく、本実施例においてはビット線５３が層間絶縁膜の開口部５２ａを介して電気的に接続されている構造とした。
【００３９】
引き続き、図６（ａ）および図６（ｂ）を参照して、セル選択線または電源供給線などに供される最上層金属配線部６３を形成する。本実施の形態ではデュアルダマシン法により銅配線を形成する。論理回路部における最上層配線層とその下の配線層との層間膜厚は、適用デバイスによって異なるが、本実施の形態では、９５０ｎｍとする。
【００４０】
ＭＲＡＭアーキテクチャは、上記非特許文献５に示されるような、第１の金属配線層としての杭打ちソース線層、第２の金属配線層としてのライト線層、第３の金属配線層としてのビット線層、さらには非特許文献５には示されていないセル選択線層、電源供給線層などを含めた５層以上の金属配線層の構成が一般的である。このような多層の金属配線層の構成では、少なくとも電源供給線などの最上層配線層を形成する場合、下層金属配線層との間に介在する層間絶縁膜が１μｍ程度の厚さになることも珍しいことではない。
【００４１】
このことに関連して、上述した非特許文献５に示されるように、半導体基板に近い下層金属配線層間に磁気抵抗効果素子を配置する場合には、上述の製造プロセス中の磁気抵抗効果素子の性能劣化の他に、素子レイアウト上の問題がある。すなわち、下層金属配線層間に磁気抵抗効果素子を配置する場合には、安定した動作のための素子レイアウトに関する自由度がなく、結果的に製品歩留まりが低下するという問題があった。
【００４２】
本実施の形態によれば、従来、最上層配線層を形成する際に１μｍ程度の厚さになる下層金属配線層との層間を磁気抵抗効果素子の形成に利用できる。このため、磁気抵抗効果素子のレイアウト自由度が増し、論理回路部の特性を劣化させることなく磁気記憶半導体装置を製造することができる。また、さらに金属配線層が１層削減可能な磁気記憶半導体装置を得ることができる。
【００４３】
また、図６に示す構造では、ビット線５３は層間絶縁膜の開口部５２ａを介してトンネル磁気抵抗効果素子５０と電気的な接続を得ている。しかし、図７に示すように、本実施の形態の磁気記憶半導体装置の変形例であってもよい。すなわち、図７に示すように、開口部を介することなく、直接、トンネル磁気抵抗効果素子５０とビット線５３とが接触してもよい。図８は、金属配線層６４と固着層４１との接続部の構造が図７のそれと相違する、図７の変形例を示す図である。
【００４４】
図７および図８に示す構造の場合、ビット線層５３とトンネル磁気抵抗効果素子５０の表面との距離が減じられることによって、ビット線層５３を流れる電流によって生じる磁界が効果的にトンネル磁気抵抗効果素子５０に与えられ、少ない電流での動作が可能になる。これは、ライト線３４が、トンネル磁気抵抗効果素子５０と電気的接続を有する場合でも同様である。すなわち、ライト線３４と、トンネル磁気抵抗効果素子５０との間の距離を小さくすることにより、少ない電流で目的を達成することができる。なお、上述したように、ビット線層５３は、両隣りのメモリセルに延びて接続されている。
【００４５】
上記の金属配線層は、これまで説明した構造では、ライト線層はビット線層より半導体基板に近い位置に位置するが、最も一般的には、その積層順序は問わず、ビット線層がライト線層より半導体基板近くに位置してもよい。このような一般的な構造において、磁気抵抗効果素子は、ビット線層とライト線層との間に位置し、そのビット線層およびライト線線の少なくとも１つが、論理回路部における同じ層の金属配線に比べて、磁気抵抗効果素子の側に向ってその層の膜厚を厚くするのがよい。このような構造により、上記の効果を得ることができる。なお、上記のように膜厚を厚くしてゆき、磁気抵抗効果素子に接触させてもよいことはいうまでもない。
【００４６】
次に、図９を用いて本実施の形態の磁気記憶半導体装置の情報記憶動作について説明する。図９には表れていないが、上述のように、本発明の実施の形態における磁気記憶半導体装置では、磁気抵抗効果素子５０を保護膜が被覆している点に特徴がある。この場合、素子選択用トランジスタ７５と強磁性トンネル接合素子５０とを含むメモリセルを、複数のビット線５３と複数のワード線７３との各交差部に配置する。すなわち、メモリセルをマトリックス状に配置する。このマトリックス配列される構成において、最小単位構造がマトリックス配列の行および列に対してそれぞれ並進もしくは交互構成となるようにできる。これにより、単位構造を並進もしくは交互構成とするアレイ状の磁気記憶半導体装置を得ることができる。
【００４７】
素子選択用トランジスタ７５のソースおよびドレインのうちの一方をビット線５３に、他方を強磁性トンネル接合素子５０にそれぞれ電気的に接続する。この強磁性トンネル接合素子の近くを通るように、データ書換用のライト線３４を配置する。また、素子選択用トランジスタのゲートをワード線７３に電気的に接続する。
【００４８】
書きこみは、ビット線５３、ライト線３４にそれぞれ与えられる電流が磁界を発生し、その合成磁界がトンネル磁気抵抗効果素子５０に印加される。合成磁界の方向は記録層４３の磁化方向を決定し、情報が記録される。すなわち、書込み時には、ライト線３４に電流を流し磁界を発生し、その磁界により強磁性トンネル接合素子５０を構成する２つの磁性層を、互いに平行または反平行となるように磁化する。この結果、“０”または“１”が記録される。
【００４９】
また、読み出しは、トランスファゲートトランジスタ３ａ，３ｂをオンするためにゲート電圧が印加されると、センス信号がビット線５３、トンネル磁気抵抗効果素子部５０、プラグ１１等を介して流れ、基準値との比較によって記録状態を判定する。すなわち、読出し時には、所定のワード線７３を選択駆動して、ワード線に接続している素子選択用トランジスタ７５をオン状態とする。さらに、所定のビット線に電流を流して、オン状態の素子選択用トランジスタに接続している強磁性トンネル接合素子にトンネル電流を流す。このときの強磁性トンネル接合素子の抵抗に基づいて記憶状態を判定する。つまり、強磁性トンネル接合素子は磁化方向が平行では抵抗が小さく、反平行では抵抗が大きい。この性質を利用して選択メモリセルの出力信号が参照セルの出力信号より小さいかまたは大きいかに応じて、選択メモリセルの記憶状態“０”または“１”を判定する。
【００５０】
上記の磁気記憶半導体装置では、記憶情報の読み出しを記憶状態を破壊することなく行なう。このため、再書き込み動作が不要であり、読み出し速度が高速となる。かつ、磁化反転速度は１ナノ秒以下であるので、情報の書き込みを非常に高速で行うことができる。さらに、磁化反転動作に関しては、一般に反転を繰り返すことにより特性が劣化する疲労現象は生じないといわれている。すなわち、ＭＲＡＭにより、事実上、動作回数に制限がない不揮発性メモリデバイスを提供できる。
【００５１】
上記の特徴は、単体メモリとしても有用であるが、上記メモリセルを論理回路と混載した混載ＬＳＩの場合に、より一層有用に作用する。すなわち、混載ＬＳＩの場合、高速動作に基づいてネットワーク環境や移動体通信における情報のインタラクティブな取り扱い環境が改善される。さらに、コンピュータ、携帯端末等への不揮発性メモリ適用による消費電力の低減や、動作環境の改善など、非常に効果的なデバイスを提供することができる。
【００５２】
（実施の形態２）
図１０は、本発明の実施の形態２における磁気記憶半導体装置を示す図である。図１０を参照して、本実施の形態における磁気記憶半導体装置では、半導体基板の主表面のソース領域に杭打ちした、金属層からなる杭打ちソース線１１のうちの上部層である第２層がライト線層３４または金属配線層６４を兼ねた構造となっている。また杭打ちソース線１１の下層である第１層がライト線層３４または金属配線層６４と直接接続されているとみることもできる。
【００５３】
上記のように、杭打ちソース線１１と、ライト線３４または金属配線６４とを共用することにより、金属配線層の層数を削減することができる。この結果、４層の金属配線層でメモリセル部を形成することができ、４層の金属配線層の論理回路部と混載ＬＳＩを形成することが容易化される。本実施の形態では、図１０に示すように、メモリセル部の金属配線層を、論理回路部における一般的な金属配線層の層数に整合するように、４層で構成したことに最大の特徴がある。
【００５４】
この磁気記憶半導体装置の製造方法について以下に説明する。半導体基板に分離酸化膜などを設ける最初の工程は、実施の形態１における図１および図２の説明と同じであるので省略する。実施の形態１における図２の処理に引き続いて、図１１を参照して、金属配線層の形成方法について説明する。ライト線層を兼ねた杭打ちソース線層３４にはシングルダマシン法を適用したが、プラグ１１と同時形成の場合など、必要に応じてデュアルダマシン法を用いることもできる。配線材料としてドライエッチングが容易なシリコン、タングステン、アルミニウム、チタンなどの金属やそれら合金、化合物などを適用した場合には、ドライエッチングでの配線形成も可能である。また、第２層目以降の金属配線層の形成プロセスには、いわゆるデュアルダマシン法を適用したが、シングルダマシン法でもデバイス作製は可能である。必要な層数になるまで処理を繰り返すことにより、例えば図１１に示すように、ライト線層を兼ねた杭打ちソース線層３４、プラグ１１に接してライト線層と異なる金属配線層６４が形成された構造が得られる。上記において、配線層間の膜厚は適用デバイスにより異なるが、本実施の形態においては４００ｎｍとした。
【００５５】
図１２を参照して、ライト線層３４の上に絶縁層４０を形成し、次いでその絶縁層の上に磁気抵抗効果素子５０となる多層膜構造を形成する。多層膜構造は、所定の形状に加工され、分離されて磁気抵抗効果素子５０が形成される。
【００５６】
図１２における磁気抵抗効果素子５０を含む周囲の構成に着目して、磁気抵抗効果素子５０は、絶縁層４０の上に磁化方向が固定された固着層４１と、トンネル絶縁層４２と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層４３とが積層された構成を有している。トンネル絶縁層が非磁性導電層の場合、いわゆる膜面垂直方向の巨大磁気抵抗効果を利用することもできる。なお、図１２では金属配線層６４とトンネル磁気抵抗効果素子５０を接続部材５１を用いて電気的に接続している。
【００５７】
接続部材１１は、上述したマトリックス配列において、行配列された磁気抵抗効果素子ごとにまたは列配列された磁気抵抗効果素子ごとに設けられ、他の行配列または列配列された磁気抵抗効果素子に共有されないようにしてもよい。また、接続部材１１が、１つの磁気抵抗効果素子ごとに設けられ、他の磁気抵抗効果素子に共有されないようにしてもよい。この構成により、半導体磁気記憶装置の高い信頼性を確保することができる。
【００５８】
図１３を参照して、トンネル磁気抵抗効果素子５０において、固着層４１と記録層４３とは強磁性材料からなり、好ましくはニッケル、鉄、および／またはコバルトを主成分とする磁性材料が用いられ、さらには磁気特性向上や熱安定性などのために硼素、窒素、シリコンなどの添加物が導入される場合もある。さらには、ＮｉＭｎＳｂ、Ｃｏ2ＭｎＧｅなどのハーフメタルなどを用いることもできる。ハーフメタルは一方のスピンバンドにエネルギギャップが存在するので、これを用いるとより大きな磁気抵抗効果を得ることができ、その結果、大きな信号出力が得られる。これら磁性材料層の厚さは、好ましくは０．３〜５０ｎｍ程度の薄膜で形成される。
【００５９】
固着層４１は、たとえば反強磁性層と強磁性層との積層構造とすることにより磁化方向を固定できる。つまり、反強磁性層が強磁性層のスピンの向きを固定することで、強磁性層の磁化方向が一定に保たれる。反強磁性層としては、好ましくは、鉄などの強磁性材料または貴金属の少なくとも１つと、マンガンとの化合物が用いられる。
【００６０】
一方、トンネル絶縁層４２には、非磁性材料、好ましくはアルミニウム、シリコン、タンタル、マグネシウムなどの金属、それら金属の合金、それら金属および合金の酸化物または窒化物が用いられる。なお、トンネル絶縁層４２の厚さは０．３〜５ｎｍ程度と非常に薄い膜として形成される。
【００６１】
トンネル磁気抵抗効果素子５０は、トランスファゲートトランジスタ３ａのソースおよびドレインのいずれか一方に電気的に接続するため、導電層を介することもある。すなわち、絶縁層４０と磁化方向が固定された固着層４１との間に導電層が配置される場合がある。本実施例においては、その導電層の形状は、固着層４１と同じとなる。前記導電層には、低抵抗の金属、好ましくは白金、ルテニウム、銅、アルミニウム、タンタルなどが選択され、その厚さはその上に成膜される固着層４１、記録層４３およびその間のトンネル絶縁層４２の平坦性を損なわないように、３００ｎｍ以下とすることが好ましい。また、固着層４１が記録層４３とほぼ同じ大きさとなるように分離、加工することも可能であるが、この場合、トンネル磁気抵抗効果素子５０を、トランスファゲートトランジスタ３ａのソースおよびドレインのいずれか一方に電気的に接続できるようにするため、導電層の大きさは固着層と同じにはならず、固着層４１より大きく設定されることになるが、何ら問題はない。
【００６２】
本実施例においては、固着層４１として、厚み２０ｎｍの反強磁性材料である白金マンガン合金、厚み３ｎｍの強磁性材料であるコバルト鉄合金を、順次積層した。その後、トンネル絶縁層４２としてアルミニウム酸化物を厚み１ｎｍ堆積し、次いで記録層４３としてニッケル鉄合金を厚み３ｎｍ積層した。
【００６３】
上記の磁気抵抗効果素子を形成する薄膜は、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、各種スパッタ法、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法、蒸着法など通常の薄膜形成装置を用いて作製することができる。
【００６４】
トンネル磁気抵抗効果素子５０を形成した後、図１４を参照して、その後のドライエッチング工程や洗浄工程においてダメージを受けないように、トンネル磁気抵抗素子５０を保護する目的で、保護膜により被覆している。すなわち、トンネル磁気抵抗効果素子５０を、保護膜４４で被覆している。製造プロセス中に磁気抵抗効果素子に発生する可能性のあるダメージとしては、たとえば、層間絶縁膜としてのシリコン酸化膜を形成する場合、４００℃程度の酸化雰囲気により磁性膜が酸化することが考えられる。この酸化により、磁気特性が劣化してしまう。
【００６５】
上記の保護膜は、上記の酸化を防止するため、層間絶縁膜をシリコン窒化膜などの非酸化性雰囲気下で成膜可能な薄膜と、酸化性絶縁膜との２層構造としてもよい。磁気抵抗効果素子を、直接、シリコン窒化膜４４により被覆することにより、シリコン窒化膜４４が酸化バリヤとして機能しトンネル磁気抵抗素子を保護することができる。この場合、２層構造の層間絶縁膜のうち、シリコン窒化膜が磁気抵抗効果素子の保護膜となる。
【００６６】
なお、上記の保護膜は、製造途中でトンネル磁気抵抗効果素子の酸化などの劣化を防止する膜である限り、どのような膜であってもよい。厚みのいかんによらず単層の層間絶縁膜で代用してもよい。すなわち、トンネル磁気抵抗効果素子の酸化を防止することのみを目的とせず、他の目的を有する層間絶縁膜であってもよい。
【００６７】
上記の保護膜は、通常は、絶縁性金属窒化物、絶縁性金属炭化物、およびＦｅよりも酸化物生成自由エネルギーが低い金属の酸化処理によって形成した金属酸化物、のうち少なくとも１つを含むのがよい。このような材料を用いることにより、少なくともＦｅを含む磁性材料薄膜を用いた上記磁気記憶半導体装置の製造工程中における酸化工程で磁気抵抗効果素子の酸化を抑制することができる。この結果、製造が容易でかつ動作特性が安定した磁気記憶半導体装置を得ることができる。
【００６８】
なお、論理回路との混載デバイスへの適用において、保護膜としてシリコン窒化膜のように比較的誘電率の高い材料を酸化バリヤとして用いる場合、次のことを留意しなければならない。すなわち、たとえば論理ＬＳＩでは、デバイスの動作速度やアクセスタイミングをも考慮して、金属配線層間の容量や配線抵抗が設定されている。誘電率の高い材料が論理回路部に配置されると、論理回路部における金属配線層間の容量などが設計パラメータから乖離し、デバイス動作が不良になる可能性がある。その場合、図１４を参照してトンネル磁気抵抗効果素子５０が配置された層間と同じ層間の論理回路領域にはそのような酸化バリヤ膜を形成しない構成とするのがよい。
【００６９】
引き続き図１４を参照して、上記の磁気抵抗効果素子および保護膜４４を形成した後、その上を開口部５２ａを有する層間絶縁膜５２で覆う。その後、開口部を埋め込むように形成された銅からなるビット線層５３が形成される。ビット線層５３とライト線３４との間に位置する多層構造が、トンネル磁気抵抗効果素子５０である。
【００７０】
本実施の形態の冒頭で説明した図１０を参照して、この後、セル選択線または電源配線層（電源供給線層）などに供される上層金属配線部６３を形成する。本実施の形態ではデュアルダマシン法により銅配線を形成し基本的なデバイス構造が確定される。
【００７１】
磁気抵抗効果素子の回りの接続構造について、付言すると、ライト線３４とビット線５３の少なくともどちらか一方がトンネル磁気抵抗効果素子と電気的に接続されればよく、本実施例においてはビット線５３が層間絶縁膜のプラグ配線５３ａを介して電気的に接続されている構造とした。金属配線層６４と固着層４１との接続部の構造は、実施の形態１における図５と同様の構造であってもよい。図１４では、金属配線層６４とトンネル磁気抵抗効果素子５０をプラグ配線の接続部材５１を用いて電気的に接続している。しかし、図５に示したように、プラグ配線を用いることなく固着層４１で金属配線層６４との電気的接続を得てもよい。図１５は、金属配線層６４と固着層４１との接続部の構造に、図５の接続構造を用いた例を示す図である。どちらの構造でも電気的な接続が達成されれば問題はない。
【００７２】
また、図１４に示す構造では、ビット線５３は層間絶縁膜に埋め込まれたプラグ配線５３ａを介してトンネル磁気抵抗効果素子５０と電気的な接続を得ている。しかし、実施の形態１の図８に示したように、開口部を介することなく、直接、トンネル磁気抵抗効果素子５０とビット線５３とが接触してもよい。
【００７３】
実施の形態１における図８の接続構造を採用した場合、ビット線層５３とトンネル磁気抵抗効果素子５０の表面との距離が減じられる。このため、ビット線層５３を流れる電流によって生じる磁界が効果的にトンネル磁気抵抗効果素子５０に与えられ、少ない電流での動作が可能になる。これは、ライト線３４についても同様である。すなわち、ライト線３４と、トンネル磁気抵抗効果素子５０との間の距離を小さくすることにより、少ない電流で目的を達成することができる。ビット線層５３とライト線層３４の両方がトンネル磁気抵抗効果素子５０に近づけばより一層効果的である。
【００７４】
上記の金属配線層は、これまで説明した構造では、ライト線層はビット線層より半導体基板に近い位置に位置するが、最も一般的には、その積層順序は問わず、ビット線層がライト線層より半導体基板近くに位置してもよい。このような一般的な構造において、磁気抵抗効果素子は、ビット線層とライト線層との間に位置し、そのビット線層およびライト線線の少なくとも１つが、論理回路部における同じ層の金属配線に比べて、磁気抵抗効果素子の側に向ってその層の膜厚を厚くするのがよい。このような構造により、上記の効果を得ることができる。なお、上記のように膜厚を厚くしてゆき、磁気抵抗効果素子に接触させてもよいことはいうまでもない。
【００７５】
図１０または図１５の磁気記憶半導体装置においては、半導体基板の主表面のソース領域に杭打ちした、金属層からなる杭打ちソース線のうちの上部層である第２層がライト線層３４または金属配線層６４を兼ねた構造となっている。また杭打ちソース線の下層である第１層がライト線層３４または金属配線層６４と直接接続されているとみることもできる。このソース線はダマシン法などにより銅によって形成することができる。また、他の導電性材料、とくに金属または合金によって形成することができる。杭打ちソース線と、ライト線３４または金属配線６４とを共用することにより、配線を削減することができる。この結果、４層の金属配線層でメモリセル部を形成することができ、４層の金属配線層の論理回路部と混載ＬＳＩを形成することが容易化される。
【００７６】
上記のソース線は銅によって形成されるようにできる。ソース線をダマシン法などにより銅で形成することにより、電気抵抗を下げ、動作速度を向上させることができる。
【００７７】
次に、上記の実施の形態１および２において、メモリセル部をマトリックスに配列するときの対称性について説明する。図１６は、トンネル磁気抵抗効果素子５０およびそれに対応したトランジスタ素子（図示せず）を並進配列した状態を示す平面図である。また、図１７は、トンネル磁気抵抗効果素子５０およびそれに対応したトランジスタ素子（図示せず）を交互配列した状態を示す平面図である。いずれの対称性を用いても、メモリセル部を、ビット線とワード線との各交差部に配置して、メモリセル部を密にマトリックス配列してコンパクト化した磁気記憶半導体装置を得ることができる。
【００７８】
上記においては半導体基板を利用した磁気記憶半導体装置について説明したが、本発明はそれに限定されるものではなく、磁気センサ、磁気記録ヘッド、磁気記録媒体などのパターン化された磁気素子および類似する他の装置に広く適用することが可能である。
【００７９】
また、上記においては、１つのトンネル磁気抵抗効果素子からなるメモリセルについて説明したが、メモリセルは２つ以上のトンネル磁気抵抗効果素子が含まれていてもよく、それらのメモリセルは互いに積層されていてもよい。
【００８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８１】
本発明の磁気記憶半導体装置は、信頼性が高く安価であり、高速動作が要求される各種の記憶装置に広範に利用されることが期待される。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１における磁気記憶半導体装置の作製において層間絶縁膜にコンタクトホールを開口した段階の部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図２】コンタクトホールに導電層を堆積してプラグを形成した段階の部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図３】図２の状態から層間絶縁膜と配線層とを繰り返し形成し後、その上にライト線を形成した段階の部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図４】ライト線層の上に磁気抵抗効果素子を形成し、さらにビット線を形成した段階の部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図５】図４の磁気記憶半導体装置の固着層とその下の金属配線層との接続部の構造の変形例を示す図である。
【図６】さらに、電源供給線層を形成した段階の部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図７】本発明の実施の形態における磁気記憶半導体装置の変形例を示す部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図８】図７に示す磁気記憶半導体装置の固着層とその下の金属配線層との接続部の構造の変形例を示す図である。
【図９】本発明の実施の形態の磁気記憶半導体装置のメモリセルの配列を示す図である。
【図１０】本発明の実施の形態２における磁気記憶半導体装置の部分断面図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図１１】図１０に示す磁気記憶半導体装置の製造においてライト線層を形成した状態を示す図である。
【図１２】トンネル磁気抵抗効果素子を形成した状態を示す図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図１３】トンネル磁気抵抗効果素子を示す図である。
【図１４】トンネル磁気抵抗効果素子の上にビット線および他の金属配線を形成した状態を示す図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図１５】トンネル磁気抵抗効果素子とビット線との接続構造に、図５に示す構造を採用した場合の実施の形態２における磁気記憶半導体装置を示す図であり、（ａ）はメモリセル部、また（ｂ）は論理回路部である。
【図１６】メモリセル部が並進配置されてマトリックス配列された図である。
【図１７】メモリセル部が交互配置されてマトリックス配列された図である。
【符号の説明】
【００８３】
１  シリコン基板、２  分離酸化膜、３ａ，３ｂ  トランスファゲートトランジスタ、４  ゲート電極、５  ゲート絶縁膜、１０  層間絶縁膜、１０ａ  コンタクトホール、１１  杭打ちソース線、２２  プラグ、３４  ライト線、４０  絶縁層、４１  固着層、４２  トンネル絶縁層、４３  記録層、４４  保護膜（シリコン窒化膜）、５０  磁気抵抗効果素子、５１  接続部材（プラグ配線）、５２  層間絶縁膜、５２ａ  コンタクトホール、５３  ビット線、５３ａ  プラグ配線、６３  上層金属配線層（電源配線層、セル選択線層）、６４  金属配線層、７３  ワード線、７５  素子選択用トランジスタ、８１  杭打ちソース線。
【図１】
2004274016.tif 000003
【図２】
2004274016.tif 000004
【図３】
2004274016.tif 000005
【図４】
2004274016.tif 000006
【図５】
2004274016.tif 000007
【図６】
2004274016.tif 000008
【図７】
2004274016.tif 000009
【図８】
2004274016.tif 000010
【図９】
2004274016.tif 000011
【図１０】
2004274016.tif 000012
【図１１】
2004274016.tif 000013
【図１２】
2004274016.tif 000014
【図１３】
2004274016.tif 000015
【図１４】
2004274016.tif 000016
【図１５】
2004274016.tif 000017
【図１６】
2004274016.tif 000018
【図１７】
2004274016.tif 000019