(57)【要約】【課題】強誘電体膜に高い配向性を確保することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上にＭＯＳトランジスタ１４を形成した後、全面にＩｒ膜２５、ＬＴ膜２６ａ、ＰＺＴ膜２６ｂ及びＩｒＯ２膜２７を順次形成する。ＬＴ膜２６ａ自体は強誘電体膜ではないが、ＬＴ膜２６ａ及びＰＺＴ膜２６ｂの積層膜から強誘電体膜２６が構成される。このような強誘電体膜２６を有する強誘電体キャパシタにおいては、ＬＴ膜２６ａがＰｂを含有していないため、その成膜の際に配向性を容易に制御することが可能であり、配向性の高いＬＴ膜２６ａを形成することができる。また、ＬＴ膜２６ａの結晶構造はＰＺＴ膜２６ｂと同様に、ペロブスカイト型構造である。そして、このようなＬＴ膜２６ａの上に、ＰＺＴ膜２６ｂを形成しているので、ＰＺＴ膜２６ｂの成長の際にＬＴ膜２６ａの配向が引き継がれ、高い配向性のＰＺＴ膜２６ｂが得られる。【選択図】　図２
2004079675.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された下部電極及び上部電極と、
前記下部電極と前記上部電極との間に挟まれ、ペロブスカイト型構造の結晶構造を備えた強誘電体膜とを有し、
前記強誘電体膜は、
前記下部電極と接し、Ｌａを含有するＬａ含有領域と、
前記Ｌａ含有領域上に存在し、Ｐｂを含有するＰｂ含有領域と、
を有し、
前記Ｌａ含有領域の最下面におけるＬａ濃度が、前記Ｐｂ含有領域の最上面におけるＬａ濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記Ｌａ含有領域は、ＬａＴｉＯ３膜から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部電極は、Ｉｒから構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方に下部電極を形成する工程と、
前記下部電極上に、Ｌａを含有しＰｂを含有しないペロブスカイト型構造の結晶構造を備えた下地膜を形成する工程と、
前記下地膜上に、Ｐｂを含有するペロブスカイト型構造の結晶構造を備えた強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記下地膜を、ＬａＴｉＯ３膜とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記強誘電体膜を、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、及び（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜からなる群から選択されたいずれか１種の膜とすることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記下地膜を形成する工程と前記強誘電体膜を形成する工程とを、前記下地膜を大気に触れさせることなく連続して行うことを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記下部電極を形成する工程と前記下地膜を形成する工程とを、前記下部電極を大気に触れさせることなく連続して行うことを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記強誘電体膜を形成する工程と前記上部電極を形成する工程とを、前記強誘電体膜を大気に触れさせることなく連続して行うことを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極を、Ｉｒ膜から形成することを特徴とする請求項４乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置等に好適な強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体材料は優れた強誘電性、圧電性及び焦電性等を示すことから、メモリ（半導体記憶装置）、アクチュエータ及びセンサ等に応用されている。メモリに関しては、強誘電性が持つヒステリシスを利用することにより不揮発性メモリに応用することができる。これらの半導体装置においては、下地上に順次積層された下部電極、強誘電体膜及び上部電極からなるキャパシタ構造が採用されている。そして、強誘電体膜としては、強誘電体材料の中でも強誘電性が優れたＰｂ（Ｚｒ，Ｔｉ）Ｏ３（以下、ＰＺＴともいう。）が主に用いられている。また、強誘電体膜の成膜方法としては、ゾルゲル法、スパッタ法、ＣＶＤ（化学的気相成長）法等が用いられている。
【０００３】
しかし、スパッタリング法又はＣＶＤ法によるＰＺＴ薄膜の形成においては、下地上でのＰＺＴの初期核形成密度が低く、グレインサイズにばらつきが生じるという問題があった。そして、その解決策として、「Ｊｐｎ．Ｊ．Ａｐｐｌｌ．Ｐｈｙｓ．，　Ｖｏｌ．３２．，　Ｎｏ．９Ｂ，ｐｐ．４０８６−４０８８（１９９３）」等で報告されている方法がある。この方法は、あらかじめ電極上にＰｂＴｉＯ３の初期層を形成し、その後にＰＺＴ膜を成膜するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来の成膜方法のように、ＰｂＴｉＯ３の初期層を形成したとしても、この初期層の上に形成するＰＺＴ膜の配向性を十分に制御することはできない。配向性が低い場合、高い残留分極を得ることが困難になり、高い信頼性を得ることができないという問題が生じる。
【０００５】
本発明は、かかる問題点に鑑みてなされたものであって、強誘電体膜に高い配向性を確保して高い信頼性を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、結晶の制御に初期層を使用しても、初期層にＰｂを含有する強誘電体を用いると、ＰｂＯの蒸気圧が高いため、成膜中にＰｂＯが蒸発して薄い初期層において、その配向性の制御が困難となっており、この結果、その上に形成するＰＺＴ膜の配向性を十分に制御することができなくなっていることを見出した。そして、本願発明者は、この原因を排除すべく、以下に示す発明の諸態様に想到した。
【０００７】
本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極を形成した後、前記下部電極上に、Ｌａを含有しＰｂを含有しないペロブスカイト型構造の結晶構造を備えた下地膜を形成する。その後、前記下地膜上に、Ｐｂを含有するペロブスカイト型構造の結晶構造を備えた強誘電体膜を形成する。そして、前記強誘電体膜上に、上部電極を形成する。
【０００８】
このような半導体装置の製造方法によれば、半導体基板と、前記半導体基板の上方に形成された下部電極及び上部電極と、前記下部電極と前記上部電極との間に挟まれ、ペロブスカイト型構造の結晶構造を備えた強誘電体膜とを有する半導体装置が得られる。この半導体装置では、前記強誘電体膜に、前記下部電極と接し、Ｌａを含有するＬａ含有領域と、前記Ｌａ含有領域上に存在し、Ｐｂを含有するＰｂ含有領域とが設けられている。また、前記Ｌａ含有領域の最下面におけるＬａ濃度が、前記Ｐｂ含有領域の最上面におけるＬａ濃度よりも高くなっている。
【０００９】
本発明においては、下部電極上にペロブスカイト型構造の結晶構造を備えた下地膜を形成した後に、下地膜上にＰｂを含有する強誘電体膜を形成し、下地膜として、Ｌａを含有しＰｂを含有しないものを使用している。従って、Ｐｂを含有する膜を形成するときのように蒸気圧が高くなることはないため、高い配向性をもった下地膜を形成することができる。そして、この配向性が、下地膜の上に形成する強誘電体膜の配向性を拘束するので、強誘電体膜の配向性も向上する。このため、例えば不揮発性半導体記憶装置に適用した場合には、高性能の強誘電体メモリを高い信頼性で製造することができる。
【００１０】
なお、本願明細書において、強誘電体膜とは、必ずしもその全体が強誘電性を示す膜のみを指すものではなく、強誘電性を示さない膜と強誘電性を示す膜との積層膜であっても、全体として強誘電性を示すものであれば、そのような積層膜も強誘電体膜に含まれるものとする。また、同様に、積層膜でなくとも、上述の積層膜と同様に、全体として強誘電性を示すものであれば、強誘電体膜に含まれるものとする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００１２】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００１３】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００１４】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００１５】
次に、上述のような強誘電体メモリの各メモリセルの構造について説明する。但し、ここでは、便宜上、各メモリセルの構造をその製造方法と共に説明する。図２乃至図４は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。なお、図２乃至図４には、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
【００１６】
先ず、図２（ａ）に示すように、シリコン基板等の半導体基板１１の表面に、例えばＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）により素子分離領域１２を形成する。次いで、素子分離領域１２により区画された素子活性領域において、半導体基板１１の表面にウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、シリサイド層１９、低濃度拡散層１５、サイドウォール２０及び高濃度拡散層１６をウェル１３の表面に形成することにより、ＭＯＳトランジスタ１４を形成する。このＭＯＳトランジスタ１４が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ１４には、ソース及びドレイン用に２個の高濃度拡散層１６を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。
【００１７】
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面にシリコン酸化膜２２を、例えば有機ＣＶＤ法により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。その後、各高濃度拡散層１６間で到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にバリアメタル膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ２４を形成する。
【００１８】
次いで、図２（ｂ）に示すように、全面にＩｒ膜２５、ＬａＴｉＯ３（以下、ＬＴともいう。）膜２６ａ、ＰＺＴ膜２６ｂ及びＩｒＯ２膜２７を順次形成する。ＬＴ膜２６ａ及びＰＺＴ膜２６ｂの結晶構造は、いずれもペロブスカイト型構造である。Ｉｒ膜２５は、例えばスパッタ法により２００ｎｍの厚さに形成してもよい。ＬＴ膜２６ａは、例えばＭＯＣＶＤ法により１０ｎｍの厚さに堆積してもよい。ＬＴ膜２６ａを成膜するのにＭＯＣＶＤ法を用いると、スパッタリング法を用いた場合と比較して、膜の配向性が良好になる。ＭＯＣＶＤ法による成膜の方がより緻密な膜を形成でき、薄くても高い膜の配向性が得られる。ＬＴ膜自体は強誘電体膜ではないので、ＰＺＴが有する強誘電特性を損なわないためには、ＬＴ膜はできる限り薄くすることが好ましく、本発明に対しＭＯＣＶＤ法を用いてＬＴ膜を成膜すれば、ＬＴ膜を薄くしながらＰＺＴの強誘電特性を損なわずに済むため、好ましい。なお、上記では、１０ｎｍの膜を例示しているが、膜厚が２０ｎｍ以下の場合、ＭＯＣＶＤ法を用いたときとスパッタリング法を用いたときとを比較すると、ＭＯＣＶＤ法を用いたときに良好な配向性が得られるという効果が顕著に現れる。
【００１９】
ＰＺＴ膜２６ｂは、例えばＭＯＣＶＤ法により１１０ｎｍの厚さに成膜してもよい。ＩｒＯ２膜２７は、例えばスパッタ法により２００ｎｍの厚さに形成してもよい。ＬＴ膜２６ａは強誘電体膜ではないが、本実施形態では、ＬＴ膜２６ａ及びＰＺＴ膜２６ｂの積層膜から強誘電体膜２６が構成されている。
【００２０】
なお、これらの一連の成膜工程は、既に形成された膜を大気、特に水蒸気に晒さないようにするために、同一チャンバ内で、半導体基板１１をチャンバから取り出すことなく連続して行うことが好ましい。つまり、Ｉｎ−ｓｉｔｕで行うことが好ましい。その中でも、ＬＴ膜２６ａの形成及びＰＺＴ膜２６ｂの形成は連続して行うことが特に好適である。
【００２１】
続いて、図２（ｃ）に示すように、パターニング及びエッチング技術を用いて、ＩｒＯ２膜２７、強誘電体膜２６及びＩｒ膜２５を加工することにより、ＩｒＯ２膜２７を上部電極とし、Ｉｒ膜２５を下部電極とし、これらの間に強誘電体膜２６が挟まれたスタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。
【００２２】
次に、図３（ａ）に示すように、強誘電体キャパシタを覆うアルミナ保護膜２８を全面に形成し、例えば６５０℃でＯ２雰囲気の炉内アニールを６０分間行う。
【００２３】
次いで、図３（ｂ）に示すように、全面に層間絶縁膜２９を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜２９としては、例えばＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）ＣＶＤ装置を使用してシリコン酸化膜を成膜してもよい。また、層間絶縁膜２９としてＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜を成膜してもよい。
【００２４】
続いて、図４（ａ）に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜２９及びアルミナ保護膜２８に、２個のＭＯＳトランジスタ１４により共有された高濃度拡散層１６に接続されたＷプラグ２４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にバリアメタル膜３０を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ３１を形成する。その後、例えば３５０℃でＮ２プラズマに層間絶縁膜２９及びＷプラグ３１の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。
【００２５】
次いで、全面にＷ酸化防止膜（図示せず）を形成する。Ｗ酸化防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば１００ｎｍ程度である。そして、パターニング及びエッチング技術を用いて、図４（ｂ）に示すように、Ｗ酸化防止膜及び層間絶縁膜２９に、上部電極たるＩｒＯ２膜２７まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５００℃でＯ２雰囲気のファーネスアニールとしてもよく、その時間は例えば６０分間である。このアニールの後、Ｗ酸化防止膜をエッチバックにより除去する。
【００２６】
次に、バリアメタル膜、配線材料膜及びバリアメタル膜を順次堆積する。下層のバリアメタル膜としては、例えば厚さが７０ｎｍのＴｉＮ膜と５ｎｍのＴｉ膜との積層膜を形成してもよく、配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を形成してもよく、上層のバリアメタル膜としては、例えば厚さが３０ｎｍのＴｉＮ膜と６０ｎｍのＴｉ膜との積層膜を形成してもよい。
【００２７】
次いで、上層のバリアメタル膜上に反射防止膜を形成し、レジスト膜を塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、バリアメタル膜、配線材料膜及びバリアメタル膜をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば３０ｎｍ程度である。このようなエッチングにより、図４（ｂ）に示すように、バリアメタル膜３２、配線３３及びバリアメタル膜３４が形成される。
【００２８】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極たるＩｒＯ２膜２７に接続された配線３３がプレート線に接続されるようにし、２個のＭＯＳトランジスタ１４により共有された高濃度拡散層１６に接続された配線３３がビット線に接続されるようにする。ゲート電極１８については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１８がワード線に接続されるようにしてもよい。
【００２９】
このように、本実施形態においては、ＰＺＴ膜２６ｂの形成前に、下部電極となるＩｒ膜２５の上にＬＴ膜２６ａを形成している。このＬＴ膜２６ａはＰｂを含有していないため、蒸気圧が高くなることはなく、その成膜の際に配向性を容易に制御することが可能である。つまり、配向性の高いＬＴ膜２６ａを形成することができる。また、ＬＴ膜２６ａの結晶構造はＰＺＴ膜２６ｂと同様に、ペロブスカイト型構造である。そして、このようなＬＴ膜２６ａの上に、ＰＺＴ膜２６ｂを形成しているので、ＰＺＴ膜２６ｂの成長の際にＬＴ膜２６ａの配向が受け継がれ、高い配向性のＰＺＴ膜２６ｂが得られる。
【００３０】
図５は、Ｘ線回折法（ＸＲＤ）による配向性の評価結果を示す図であり、縦軸に回折強度（任意単位）をとり、横軸に２θ（度）をとって回折強度の強い部分から結晶の配向性を評価したものである。本願発明者が、実際に、強誘電体膜をＬＴ膜及びＰＺＴ膜から構成した試料（ＬＴ初期層導入）及び強誘電体膜をＰＺＴ膜のみから構成した試料（初期層なし）について、ペロブスカイト型構造ＰＺＴの（１１１）ピーク強度を測定したところ、図５に示すように、従来の「初期層なし」の試料では、ピーク強度が約２．５目盛であるのに対し、本発明の実施例である「ＬＴ初期層導入」の試料では、ピーク強度が約７目盛となった。つまり、この実施例では、従来の３倍ものＰＺＴ（１１１）の配向性が得られた。
【００３１】
ここで、上述の実施形態では、製造された強誘電体キャパシタにおいて、ＬＴ膜２６ａとＰＺＴ膜２６ｂとが明確に分離され、その境界が明確になっているものとしているが、ＰＺＴ膜２６ｂの形成の際にＰＺＴ中のＰｂ及びＺｒがＬＴ膜２６ａ中に拡散することもあり得る。つまり、ＬＴ膜２６ａとＰＺＴ膜２６ｂとの境界がぼやける。このような場合、強誘電体膜２６を、下部電極たるＩｒ膜２５と接しＬａを含有するＬａ含有領域と、このＬａ含有領域上に存在しＰｂを含有するＰｂ含有領域とに区画すると、Ｌａ含有領域の最下面におけるＬａ濃度が、Ｐｂ含有領域の最上面におけるＬａ濃度よりも高くなる。このような場合でも、拡散の結果としてＬＴ膜２６ａ自体の配向性が低下しない限り、本発明の効果を得ることは可能である。逆に、Ｐｂの拡散に伴って強誘電性を示す領域が拡大することにより、強誘電体膜２６の全体的な強誘電性が向上することも考えられる。
【００３２】
また、上述のような拡散が生じない場合には、Ｐｂ含有領域はＰＺＴ膜２６ｂから構成されるため、その最上面には、Ｌａが存在しないが、拡散が生じた場合でも、ＬＴ膜２６ａ中のＬａはＰｂ含有領域の最上面まで到達しにくく、Ｐｂ含有領域の最上面には、Ｌａが存在しないことが多い。
【００３３】
更に、拡散が生じない場合には、Ｌａ濃度は、ＬＴ膜２６ａ中ではその厚さ方向において実質的に一定となる。一方、Ｐｂ及びＺｒの拡散が生じた場合には、ＬＴ膜２６ａ中のＬａが若干ＰＺＴ膜２６ｂ中に拡散するため、Ｌａ含有領域内では、その最下面（下部電極たるＩｒ膜２５と接する面）から上部電極たるＩｒＯ２膜２７に近づくにつれて単調に減少することとなる。
【００３４】
また、上述の実施形態では、ＬＴ膜２６ａをＭＯＣＶＤ法により形成しているが、例えばゾルゲル法又はスパッタ法により形成してもよい。但し、緻密な薄膜を形成することができる観点から、ＭＯＣＶＤ法がより好ましい。
【００３５】
更に、ＬＴ膜の上に形成する膜は、ペロブスカイト型構造で強誘電性を示すものであればＰＺＴ膜に限定されるものではない。例えば、ＰＺＴにＬａをドーピングした（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴともいう。）、Ｃａをドーピングした（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＣＺＴともいう。）、Ｓｒをドーピングした（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＳＺＴともいう。）、Ｌａ及びＣａをドーピングした（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＣＺＴともいう。）、Ｌａ及びＳｒをドーピングした（Ｐｂ，Ｌａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＳＺＴともいう。）、Ｃａ及びＳｒをドーピングした（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＣＳＺＴともいう。）、Ｌａ、Ｓｒ及びＣａをドーピングした（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＣＳＺＴともいう。）をＬＴ膜上に形成して、強誘電体膜を構成してもよい。また、Ｌａ、Ｃａ及びＳｒはペロブスカイト型構造のＡサイトに位置する元素であるが、Ｂサイトに位置するＮｂ及びＭｎをＰＺＴにドーピングした膜をＬＴ膜上に形成して、強誘電体膜を構成してもよい。
【００３６】
Ｌａをドーピングした膜では、ＰＺＴ膜と比較して、疲労特性が向上し、リーク電流が低下するという効果が得られる。Ｃａ及び／又はＳｒを添加した膜では、ＰＺＴ膜と比較して、水素劣化が発生しにくくなるという効果が得られる。これらは、強誘電体キャパシタを強誘電体メモリに適用する場合に有効である。また、Ｎｂ又はＭｎを添加した膜では、ＰＺＴ膜と比較して、圧電特性が向上するという効果が得られる。これらは、強誘電体キャパシタを圧電素子に適用する場合に有効である。
【００３７】
また、本発明が適用される半導体装置は、上述の強誘電体メモリ及び圧電素子に限定されるものではなく、強誘電体キャパシタを備えるものであれば、適用することが可能である。例えば、ペロブスカイト型構造の結晶構造を備えた強誘電体膜の焦電特性を利用して、本発明のデバイス構造を赤外線センサに適用することも可能である。但し、赤外線センサに適用する場合には、キャパシタ特性の向上を目的としたＬＴ膜の薄膜化は必ずしも要しない。製造の容易さを考慮すれば、赤外線センサのためには、むしろＬＴ膜は厚い方が好ましい。
【００３８】
更に、電極の構造も特に限定されるものではなく、例えばＰｔ膜とＴｉ膜との積層構造の下部電極を使用してもよい。Ｐｔ膜とＴｉ膜との積層構造を採用すれば、結晶性は比較的良好になる。しかし、Ｐｔ膜とＴｉ膜との積層構造によっては、強誘電体膜中のＰｂの拡散を完全に防止することは困難である。従って、Ｐｂの拡散を防止する対策を講じれば、Ｐｔ膜とＴｉ膜との積層構造の下部電極を使用することができ、逆に、上記の実施形態のように構成すれば、強誘電体膜中のＰｂ拡散の問題は解消できることとなる。
【００３９】
また、初期層として形成するＬＴ膜の厚さも特に限定されるものではないが、良好な配向性を確保できる範囲でできるだけ薄くすることが好ましい。これは、ＬＴ膜は、上述のように強誘電性を示さないので、この膜が厚すぎると、上部電極及び下部電極間に印加された電圧のうち、この膜にかかる電圧が大きくなって、強誘電体性を示す部分にかかる電圧が小さくなり、効率が低下するためである。
【００４０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４１】
（付記１）　半導体基板と、
前記半導体基板の上方に形成された下部電極及び上部電極と、
前記下部電極と前記上部電極との間に挟まれ、ペロブスカイト型構造の結晶構造を備えた強誘電体膜とを有し、
前記強誘電体膜は、
前記下部電極と接し、Ｌａを含有するＬａ含有領域と、
前記Ｌａ含有領域上に存在し、Ｐｂを含有するＰｂ含有領域と、
を有し、
前記Ｌａ含有領域の最下面におけるＬａ濃度が、前記Ｐｂ含有領域の最上面におけるＬａ濃度よりも高いことを特徴とする半導体装置。
【００４２】
（付記２）　前記Ｐｂ含有領域の最上面には、Ｌａが存在しないことを特徴とする付記１に記載の半導体装置。
【００４３】
（付記３）　前記Ｌａ含有領域におけるＬａ濃度が、前記下部電極と接する面から前記上部電極側に近づくにつれて単調に減少するか、又は一定であることを特徴とする付記１又は２に記載の半導体装置。
【００４４】
（付記４）　前記Ｌａ含有領域は、Ｐｂ及びＺｒからなる群から選択された少なくとも１種の元素を更に含有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００４５】
（付記５）　前記Ｌａ含有領域は、ＬａＴｉＯ３膜から構成されていることを特徴とする付記３に記載の半導体装置。
【００４６】
（付記６）　前記ＬａＴｉＯ３膜は、ＭＯＣＶＤ膜であることを特徴とする付記５に記載の半導体装置。
【００４７】
（付記７）　前記ＬａＴｉＯ３膜は、ＭＯＣＶＤ膜であり、且つその厚さが２０ｎｍ以下であることを特徴とする付記５に記載の半導体装置。
【００４８】
（付記８）　前記Ｐｂ含有領域は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、及び（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜からなる群から選択されたいずれか１種の膜から構成されていることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００４９】
（付記９）　前記下部電極は、Ｉｒから構成されていることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００５０】
（付記１０）　半導体基板の上方に下部電極を形成する工程と、
前記下部電極上に、Ｌａを含有しＰｂを含有しないペロブスカイト型構造の結晶構造を備えた下地膜を形成する工程と、
前記下地膜上に、Ｐｂを含有するペロブスカイト型構造の結晶構造を備えた強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００５１】
（付記１１）　前記下地膜を、ＬａＴｉＯ３膜とすることを特徴とする付記１０に記載の半導体装置の製造方法。
【００５２】
（付記１２）　前記下地膜は、ＭＯＣＶＤ膜であり、且つその厚さが２０ｎｍ以下であることを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【００５３】
（付記１３）　前記強誘電体膜を、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３膜、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜、及び（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３膜からなる群から選択されたいずれか１種の膜とすることを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００５４】
（付記１４）　前記下地膜を形成する工程と前記強誘電体膜を形成する工程とを、前記下地膜を大気に触れさせることなく連続して行うことを特徴とする付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００５５】
（付記１５）　前記下部電極を形成する工程と前記下地膜を形成する工程とを、前記下部電極を大気に触れさせることなく連続して行うことを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記１６）　前記強誘電体膜を形成する工程と前記上部電極を形成する工程とを、前記強誘電体膜を大気に触れさせることなく連続して行うことを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記１７）　前記下地膜をＭＯＣＶＤ法により形成することを特徴とする付記１０乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記１８）　前記強誘電体膜をＭＯＣＶＤ法により形成することを特徴とする付記１０乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１９）　前記下部電極を、Ｉｒ膜から形成することを特徴とする付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００６０】
【発明の効果】
以上詳述したように、半導体装置に係る発明によれば、強誘電体膜のＬａ含有領域の配向性はＰＺＴ膜のそれよりも高いので、その上に存在するＰｂ含有領域の配向性も高くなる。このため、高い信頼性が得られる。
【００６１】
また、半導体装置の製造方法に係る発明によれば、Ｐｂを含まない下地膜を高い配向性で形成することができ、また、下地膜の配向をその上に形成する強誘電体膜まで受け継がせることができる。つまり、強誘電体膜の配向性が下地膜の配向性に拘束され、高い配向性の強誘電体膜を得ることができる。このため、例えば高性能の強誘電体メモリを高い信頼性で製造することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】同じく、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す図であって、図２に示す工程の次工程を示す断面図である。
【図４】同じく、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す図であって、図３に示す工程の次工程を示す断面図である。
【図５】Ｘ線回折法（ＸＲＤ）による配向性の評価結果を示す図である。
【符号の説明】
１；強誘電体キャパシタ
２；ＭＯＳトランジスタ
３；ビット線
４；ワード線
５；プレート線
１１；半導体基板
１２；素子分離絶縁膜
１３；ウェル
１４；ＭＯＳトランジスタ
１５；低濃度拡散層
１６；高濃度拡散層
１７；ゲート絶縁膜
１８；ゲート電極
１９；シリサイド層
２０；サイドウォール
２１；シリコン酸窒化膜
２２；シリコン酸化膜
２３；バリアメタル膜
２４；Ｗプラグ
２５；Ｉｒ膜
２６；強誘電体膜
２６ａ；ＬＴ膜
２６ｂ；ＰＺＴ膜
２７；ＩｒＯ２膜
２８；保護膜
２９；層間絶縁膜
３０；バリアメタル膜
３１；Ｗプラグ
３２；バリアメタル膜
３３；配線
３４；バリアメタル膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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