(57)【要約】【課題】２つの１Ｔ  ＤＲＡＭセル（１トランジスタ・１コンデンサ型ＤＲＡＭセル）を接続した２Ｔ  ２Ｃ（２つのトランジスタおよび２つのトレンチ・コンデンサ）ＤＲＡＭセルからなる２ポートＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルを提供すること。【解決手段】２Ｔ  ２Ｃ  ＤＲＡＭセルおよび１Ｔ  ＤＲＡＭセルのマスク・データおよび断面は、これら２つの１Ｔ  ＤＲＡＭセルの２つの記憶ノードを接続する拡散接続部を除き、互いに完全に適合する。これにより、１Ｔ  １Ｃ  ＤＲＡＭセルを備えた１ポート・メモリ・セルおよび２Ｔ  ２Ｃ  ＤＲＡＭセルを備えた２ポート・メモリ・セルを完全に統合して、真のシステム・オンチップ・アーキテクチャを形成することができる。あるいは、コンデンサを半分にすることによって、依然としてデータ保持時間を維持しながら、ランダム・アクセス書込みサイクル時間がさらに短縮される。トレンチ深さを半分に減らすことによって、深いトレンチのプロセス時間も短縮される。【選択図】図４
2004274046.tif 000002
【特許請求の範囲】
【請求項１】
２つのトランジスタおよび２つのトレンチ・コンデンサを備えるメモリ・セルであって、前記２つのトランジスタの一方が、前記２つのトレンチ・コンデンサの記憶ノードを第１ビット線に選択的に接続するように、第１ワード線で制御され、前記２つのトランジスタの他方が、前記記憶ノードを第２ビット線に選択的に接続するように、第２ワード線で制御される、メモリ・セル。
【請求項２】
前記第１ワード線の制御時には前記第１ビット線を介して、前記第２ワード線の制御時には前記第２ビット線を介して、前記記憶ノード中のデータ・ビットにアクセスするための２ポート・メモリ・セルをさらに含む、請求項１に記載のメモリ・セル。
【請求項３】
それぞれ１つのトランジスタおよび１つのトレンチ・コンデンサを有する第１および第２メモリ・セルをさらに含み、前記第１メモリ・セル内の前記トランジスタが、前記第１トレンチ・コンデンサの第１記憶ノードを前記第１ビット線に選択的に接続するように、前記第１ワード線で制御され、前記第２メモリ・セル内の前記トランジスタが、前記第２トレンチ・コンデンサの第２記憶ノードを前記第２ビット線に選択的に接続するように、前記第２ワード線で制御され、前記第１および第２記憶ノードを結合して共通記憶ノードを形成する、請求項２に記載のメモリ・セル。
【請求項４】
前記第１メモリ・セルまたは前記第２メモリ・セルを１ポート・メモリ・セルとして統合することによって、システム・オンチップ中に統合される、請求項３に記載のメモリ・セル。
【請求項５】
前記第１および第２記憶ノードを結合せずに前記１ポート・メモリ・セルを形成して、２つの前記１ポート・メモリ・セル用に別の２つの記憶ノードを形成する、請求項４に記載のメモリ・セル。
【請求項６】
前記第１および第２メモリ・セルが同じ構造を有する、請求項４に記載のメモリ・セル。
【請求項７】
前記トレンチの深さが、１ポート・メモリ・セルを形成する前記１トランジスタ・１コンデンサ・メモリ・セルの深さの半分であり、それによって、書込み時間定数を、前記１ポート・メモリ・セルの値の半分よりも短い値に短縮する、請求項１に記載のメモリ・セル。
【請求項８】
前記トレンチの深さが、１ポート・メモリ・セルとして構成された前記１トランジスタ・１コンデンサ・メモリ・セルの深さと同じであり、それによって、１ポート・メモリ・セルの電荷の２倍の記憶電荷を生成する、請求項１に記載のメモリ・セル。
【請求項９】
１つのトランジスタおよび１つのトレンチ・コンデンサで形成した１ポート・メモリ・セルを備える第１メモリ・セルであって、前記１つのトランジスタが、前記トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続するように、ワード線で制御される、メモリ・セルと、
それぞれ１つのトランジスタおよび１つのトレンチ・コンデンサを有し、それによって、前記トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続する２つのメモリ・セルを備える２ポート・メモリ・セルであって、前記２つのメモリ・セルの２つの記憶ノードを互いに結合して共通記憶ノードを形成し、それによって、前記２つの１ポート・メモリ・セルのいずれか１つの前記１つのトランジスタを通して、前記トレンチ・コンデンサの前記共通記憶ノード中のデータ・ビットにアクセスすることができるメモリ・セルとを備えるシステム・オンチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、埋込みダイナミック・ランダム・アクセス・メモリに関し、より詳細には、システム・オンチップ埋込みＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）で使用する２つのトランジスタおよび２つのコンデンサで形成したセル構造に関する。
【背景技術】
【０００２】
数十年の間、コンピューティング・システムの高密度・低コスト半導体メモリには、１トランジスタ型ＤＲＡＭが最も有力な選択であった。近年、小型化が進み、ＤＲＡＭと同じチップ上にプロセッサを統合することができるようになった。プロセッサに並べてＤＲＡＭを同じチップ上に埋め込むと、パッケージ・コストが減少するだけでなく、プロセッサからメモリへの利用可能な帯域が大きく増加する。埋込みＤＲＡＭは、メモリ・セル・サイズがより小さいので、電力損失がより小さくかつソフトエラー率が１０００倍も改善された状態で動作するｅＳＲＡＭ（埋込みスタティック・ランダム・アクセス・メモリ）よりも約３〜６倍高密度にすることができる。
【０００３】
一般に、従来型埋込みＤＲＡＭセルでは、汎用ＤＲＡＭ（commodity DRAM）用に１Ｔ  １Ｃ  ＤＲＡＭ（１トランジスタ・１コンデンサ型ダイナミック・ランダム・アクセス・メモリ）セルを使用する。図１および２にそれぞれ、トランジスタ・レベルの概略図およびその断面図を示す。図１には、２つのＤＲＡＭセル１０Ａおよび１０Ｂを示す。各ＤＲＡＭセルは、ＮＭＯＳトランジスタ１１Ａ（または１１Ｂ）およびコンデンサ１２Ａ（または１２Ｂ）からなる。ＤＲＡＭセルは単純なので、そのサイズは、６つのトランジスタを有するＳＲＡＭセルのサイズの１／６〜１／１０にも小さくなる。図１に示すのと同じトランジスタ・レベルの表現を斜視図で示す図２に示すように、コンデンサ１２Ａまたは１２Ｂは、記憶ノード（storagenode）１３Ａ（または１３Ｂ）に結合したトレンチ構造を利用する。あるいは、プレーナ・コンデンサまたはスタック・コンデンサ構造をセルとして用いることができるが、これは当技術分野では周知のものであり、したがって、さらには論じない。ワード線（wordline）ＷＬＡ（またはＷＬＢ）を活動状態にすると、ＮＭＯＳ  １１Ａ（または１１Ｂ）が、ビット線（bitline）接点１４Ａ（または１４Ｂ）を介してビット線ＢＬＡ（またはＢＬＢ）に至るコンデンサ１２Ａ（または１２Ｂ）に接続される。これにより、コンデンサ１２Ａ（または１２Ｂ）とＢＬＡ（またはＢＬＢ）の間の電荷共有効果（chargesharing effect）のために、小さなＢＬ電圧が生成される。電荷共有により、コンデンサ１２Ａ（または１２Ｂ）中のデータ・ビットが破壊される（破壊読出し）ことに留意されたい。この対の第２ＢＬ（すなわち、ＢＬＢ）では、ＢＬがプリチャージ電圧に保たれ、基準ビット線として使用される。このＢＬ対にビット線センス・アンプ１５を接続して、コンデンサに対してデータ・ビットの読出しおよび書込みを行う。ビット線対（ＢＬＡおよびＢＬＢ）上に生成された低ＢＬ電圧は、このセンス・アンプによって増幅される。列選択信号ＣＳＬによってＮＭＯＳ列スイッチ（columnswitch）（１６Ａおよび１６Ｂ）がイネーブルされると、このセンス・アンプは、データ対（ＤＬＡおよびＤＬＢ）も制御することになる。このセンス・アンプは、感知結果に従ってビット線対を駆動し、それによって、コンデンサ１２Ａ（または１２Ｂ）に読み出したデータ・ビットを再度書き込むことができる（再書込み）。書込みモード動作中、ビット線対ＢＬＡおよびＢＬＢは、ＮＭＯＳ列スイッチ（１６Ａおよび１６Ｂ）を介してデータ線対（ＤＬＡおよびＤＬＢ）によって駆動され、データ・パターンに応じて、ローおよびハイ、またはその逆のハイおよびローになる。一般に、書込みモードは、読出し動作後にイネーブルされる。というのは、選択したセルだけを見つけて書込みモード状態にし、他のセルのデータ・ビットは、ワード線ＷＬを活動状態にする際に破壊する（破壊書込みとも称する）からである。破壊されたデータ・ビットは、センス・アンプによって、書込みデータ・ビットで同時に再書込みを行わなければならない（読出し−修正−書込み（readmodified write））。破壊読出しおよびその後の再書込みと、破壊書込みによって生じる読出し−修正−書込みでは、ＳＲＡＭセルで与えられるものよりも長いサイクル時間が必要である。汎用ＤＲＡＭにおける同様の動作の性能と比べると、従来型埋込みＤＲＡＭの改善された性能は無視できるほどのものであり、読出し−修正−書込み動作によって制限される。ただし、本来、高密度であるので、それらは画像用途にうまく利用されている。
【０００４】
埋込みＤＲＡＭの利点を増強するために、スタンドアローン型の相当物（stand-alonecounterpart）からアーキテクチャ上の変更を採り入れ、それによって、帯域、待ち時間およびメモリ・サイクル時間を改善している。埋込みシステムにおける埋込みＤＲＡＭのＩ／Ｏ幅は極めて大きくなることがあるので、汎用ＤＲＡＭで一般に用いるページ・モード動作では、その性能が改善されない。その代わりに、改善されたランダム・アクセス時間（または、待ち時間）およびサイクル時間（または、アドレス帯域幅）が、システム性能を向上させるのに最も重要である。
【０００５】
最初、ランダム・アクセス性能の改善は、マイクロセル・アーキテクチャ（micro-cellarchitecture）とも称する短いビット線およびワード線のアレイを利用することによって対処された。このマイクロセル・アーキテクチャは、ＩＳＳＣＣ技術論文ダイジェスト（ISSCCDigest of Technical papers）、４２０〜４２１頁、１９９９年で刊行された、ティー・キムラ（T. Kimura）他の「ＡＳＩＣ用６４Ｍｂ  ６．８ｎｓランダム・ロウ・アクセス（randomrow access）ＤＲＡＭマクロ（64Mb 6.8 ns random row access DRAM macro for ASICs）」という論文に極めて詳細に論じられている。以下に説明するように、ランダム・アクセス性能をさらに改善するために２ポート・メモリ・セルが提案され、成功裏に実施されている。
【０００６】
図２に、従来型２ポート・ダイナミック・メモリ・セルのトランジスタ・レベルの概略図を示す。このセルは、２つのＮＭＯＳスイッチング・トランジスタ２１および２２ならびに１つのコンデンサ２３からなる（この組合せを２Ｔ  １Ｃセルと称する）。ＮＭＯＳスイッチング・トランジスタ２１および２２のゲートは、２つの別々のワード線ＷＬ０およびＷＬ１に接続される。ＷＬ０およびＷＬ１をともに活動状態にすることによって、ＷＬ０およびＷＬ１にそれぞれ接続されたこのメモリ・セルは、対応するビット線ＢＬ０およびＢＬ１を介して同時に読出しまたは書込みを行うことができる。この２ポート・メモリ・セルの同時読出しまたは書込み機能では、これら２つのポートをインターリーブ方式で使用し、その結果、サイクル時間が半分になる。あるいは、これら２つのポートの１つを使用してリフレッシュ動作を実施して、リフレッシュ動作を完全に隠すことができる。この２Ｔ  １Ｃデュアル・ポート・セルは、１Ｔ  １Ｃ  ＤＲＡＭセルと比べてランダム・アクセス・サイクル時間が速いので、ネットワーク用途に特に有用である。デュアル・ポート機能は、キャッシュ用途にも重要な機能である。２ポート・メモリ・セルおよびその構造の詳細が、ＩＥＥＥソリッド・ステート回路ジャーナル、第３５巻、第１１号（IEEE Journal of Solid States Circuits, vol. 35, No. 11）、１６６８〜１６７２頁、２０００年１１月で刊行された、ワイ・アガタ（Y.Agata）他の「デュアル・ポート・インターリーブＤＲＡＭアーキテクチャを有する８ｎｓランダム・サイクル埋込みＲＡＭマクロ（An 8-ns RandomCycle Embedded RAM Macro with Dual-port Interleaved DRAM Architecture）」という論文に開示されている。
【０００７】
埋込みＤＲＡＭを備えたＳＯＣ（システム・オンチップ）を構築するには、システム・レベルでの統合が重要な要件であることが知られている。真のシステム・オンチップ設計では、様々な種類のメモリに対応するプロセス技術を適合させることができるように、同じチップ内に画像メモリ、ネットワーク・メモリおよびキャッシュ・メモリを統合する必要がある。単一チップ上に１Ｔ  １Ｄセルと２Ｔ  １Ｔセルを統合する際のプロセス適合性を可能にする方法は、当技術分野では知られていない。既存の２ポート・メモリ・セルでは、ランダム・アクセス性能がうまく改善されている。しかし、２ポート・メモリ・セルは既存の１Ｔ  １Ｃメモリ・セルと適合せず、その結果、２ポート・メモリ・セルは、１Ｔ  １Ｃメモリ・セルを使用しないシステムにしか使用されないという制限が生じる。
【非特許文献１】ティー・キムラ（T. Kimura）他、「ＡＳＩＣ用６４Ｍｂ  ６．８ｎｓランダム・ロウ・アクセスＤＲＡＭマクロ（64Mb6.8 ns random row access DRAM macro for ASICs）」、ＩＳＳＣＣ技術論文ダイジェスト（ISSCC Digest ofTechnical papers）、４２０〜４２１頁、１９９９年
【非特許文献２】ワイ・アガタ（Y. Agata）他、「デュアル・ポート・インターリーブＤＲＡＭアーキテクチャを有する８ｎｓランダム・サイクル埋込みＲＡＭマクロ（An8-ns Random Cycle Embedded RAM Macro with Dual-port Interleaved DRAMArchitecture）」、ＩＥＥＥソリッド・ステート回路ジャーナル、第３５巻、第１１号（IEEE Journal of Solid StatesCircuits, vol. 35, No. 11）、１６６８〜１６７２頁、２０００年１１月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、同じチップ上に２ポート・メモリ・セルおよび１ポート・メモリ・セルを統合して、真のシステム・オンチップを実現することである。
【０００９】
本発明の別の目的は、２ポート・メモリ・セルが１ポート・メモリ・セル構造に適合できるようにすることである。
【００１０】
本発明の別の目的は、２つの１Ｔ  １Ｃ  ＤＲＡＭセル構造の拡散部（diffusion）を接続して、２ポート・メモリ・セル構造を構成することである。
【００１１】
本発明の別の目的は、２Ｔ  ２Ｃ（２トランジスタ・２コンデンサ）ＤＲＡＭセルによって、ランダム・アクセス・サイクル時間を改善することである。
【００１２】
本発明のより特定の目的は、トレンチ技術応用分野において、２Ｔ  ２Ｃ  ＤＲＡＭセルを実施することである。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、共通記憶ノードに接続された２つのトランジスタおよび２つのトレンチ・コンデンサを有する２ポート・メモリ・セル構造が提供される。第１および第２ワード線を使用することによってこれら２つのトランジスタを独立に制御して、対応するビット線に至る２つのトランジスタのいずれか一方を通して共通記憶ノード中のデータ・ビットにアクセスする。この２ポート・メモリ・セルは、それぞれ１つのトランジスタおよび１つのコンデンサを有する１ポート・メモリ・セルを使用して構築し、２つの記憶ノードを共通記憶ノードに接続する。こうすると、２ポート・メモリ・セルが１ポート・メモリ・セルと完全に適合することができ、それによって、同じチップ上に２ポート・メモリ・セルと１ポート・メモリ・セルを統合することができる。あるいは、２ポート・メモリ・セルを１ポート・メモリ・セルに統合する必要がないときには、２ポート・メモリ・セルのトレンチ深さを半分にすることができる。こうすると、コンデンサへの並列な２つの経路のために、記憶電荷を減らすことなく書込みモードの性能を落とすことができる。
【００１４】
１ポート・メモリ・セルに統合する必要がないときでも、任意選択で、トレンチ深さを、１ポート・メモリ・セルに使用するものと同じにすることができる。こうすると、１ポート・メモリ・セルの２倍にまで記憶電荷を増加させることができ、その結果、より長時間の保持およびより低電圧での動作が得られる。
【００１５】
２ポート・メモリ・セルを構成するメモリ・セル構造およびマスク・データは、トレンチ技術用途に完全に適用可能である。
【００１６】
本発明の第２態様では、２つのトランジスタおよび２つのトレンチ・コンデンサを含むメモリ・セルが提供される。これら２つのトランジスタの一方は、２つのトレンチ・コンデンサの記憶ノードを第１ビット線に選択的に接続する第１ワード線で制御され、これら２つのトランジスタの他方は、この記憶ノードを第２ビット線に選択的に接続する第２ワード線で制御される。
【００１７】
本発明の第３態様では、１つのトランジスタおよび１つのトレンチ・コンデンサからなる１ポート・メモリ・セルで形成した第１メモリ・セルであって、この１つのトランジスタが、トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続するワード線で制御される第１メモリ・セルと、それぞれ１つのトランジスタおよび１つのトレンチ・コンデンサを有し、それによって、トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続する２つのメモリ・セルからなる２ポート・メモリ・セルであって、これら２つのメモリ・セルの２つの記憶ノードを互いに結合して共通記憶ノードを形成し、それによって、これら２つの１ポート・メモリ・セルのいずれか一方の１つのトランジスタを通して、これらのトレンチ・コンデンサの共通記憶ノード中のデータ・ビットにアクセスすることができる２ポート・メモリ・セルとを含むシステム・オンチップが提供される。
【００１８】
本発明の第４態様では、第１の１ポート・メモリ・セルおよび２ポート・メモリ・セルを含むシステム・オンチップが提供される。第１の１ポート・メモリ・セルは、第１トランジスタおよび第１トレンチ・コンデンサからなり、それによって、あるワード線を制御する第１トランジスタを通して、あるビット線に至る第１トレンチ・コンデンサの記憶ノードに選択的にアクセスする。２ポート・メモリ・セルは、それぞれ第２トランジスタおよび第２トレンチ・コンデンサを有し、それによって、第２トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続する２つの第２の１ポート・メモリ・セルからなり、これら２つのメモリ・セルの２つの記憶ノードを互いに結合して共通記憶ノードを形成し、それによって、２つの第２の１ポート・メモリ・セルの第２トランジスタのいずれか１つの第２トランジスタを通して、この共通記憶ノード中のデータ・ビットにアクセスすることができる。この２ポート・メモリ・セルの第１および第２の１ポート・メモリ・セルは、同じ構造を有する。
【００１９】
本発明の上記その他の目的、態様および利点は、本発明の好ましい実施形態の以下の詳細な説明を添付の図面と合わせ読めば明らかであろう。
【発明を実施するための最良の形態】
【００２０】
図４および５にそれぞれ、トレンチ技術に適用する際の本発明の２ポート・メモリ・セルのトランジスタ・レベルの概略図および断面図を示す。
【００２１】
図４を参照すると、対応するワード線（ポート０用のＷＬ０およびポート１用のＷＬ１）および対応するビット線（ポート０用のＢＬ０およびポート１用のＢＬ１）に接続される２つのＮＭＯＳアクセス・トランジスタ２１および２２からなる２ポート・メモリ・セルが示されている。１つのコンデンサを有する従来型の２ポート・メモリ・セル（図３参照）と異なり、この２ポート・メモリ・セルは、２つのコンデンサ３２および３４を含む。２つのトランジスタおよび２つのコンデンサを使用してセルを形成することによって、図４に示す本発明の２Ｔ  ２Ｃセルの構造は、図１に示す１Ｔ  １Ｃ  ＤＲＡＭセルとの完全な適合性が得られる。これは、図１および２に示す１Ｔ  １Ｃ  セルの２つのトレンチ構造を保ちながら、図５に示すように、拡散接続部３６としてこれら２つの１Ｔ  １Ｃセルの記憶ノード３６を接続することによって実現される。記憶ノード３６は、ポート０または１からアクセスすることができる。そのためには、ＷＬ０およびＢＬ０（または、ＷＬ１およびＢＬ１）を使用する。図５に示すビット線ＢＬ０およびＢＬ１は、ビット線接点３８および３９に接続されたままである。この例では、トレンチ構造用に構成されたコンデンサ３２および３４を示す。本発明の本質的な態様は、トレンチ・コンデンサ構造の深さおよび幅が１Ｔ  ＤＲＡＭセルに完全に適合したままであることである。１Ｔ  １Ｃセルと２Ｔ  ２Ｃセルの間で依然として同じコンデンサ構造を保ちながら、プレーナ・コンデンサまたはスタック・コンデンサなど他のコンデンサ構造を有利に使用できることが当業者には十分に理解されよう。こうすると、同じプロセス技術を用いて、２Ｔ  ２Ｃセルと１Ｔ  １Ｃセルを同じチップ上に完全に統合することができる。あるいは、トレンチ深さが半分になる場合でさえ、２Ｔ  ２Ｃセルを使用する唯一の目的がシステム統合（すなわち、システム・オンチップ）に限定されるときでさえも、依然として、１Ｔ  ＤＲＡＭセルのものと同じ容量を得ることができる。上記の統合により、データ保持時間を維持しながら、書込みサイクル時間が短くなり、トレンチ・ストラップ抵抗が大きい場合には大きな利点になる。これにより、さらに、２Ｔ  ２Ｃメモリ・セルのランダム・アクセス・サイクル時間を改善することができる。任意選択で、このコンデンサを、１Ｔ  ＤＲＡＭセルのものと同じ深さに構築することができ、それによって、ノード・コンデンサの長さを１Ｔ  ＤＲＡＭセルのものの２倍にして、長保持時間または低電圧動作を実現し、かつ依然として、１Ｔ  １Ｃ  ＤＲＡＭセル技術との完全な適合性を保つことができる。
【００２２】
図６に、２Ｔ  ２Ｃメモリ・セルのベース・ユニット４００を示す。ユニット４００は、２×２マトリックスで配置した４つの２Ｔ  ２Ｃメモリ・セル４１０（すなわち、４１０ａ、４１０ｂ、４１０ｃおよび４１０ｄ）からなる。Ｆは、このユニットの配置の方向を示す。２Ｔ  ２Ｃメモリ・セル４１０のトランジスタ・レベルの概略図および断面図は、図４および５に示すものと同じである。ポート０用のワード線ＷＬ０およびポート１用のワード線ＷＬ１は、ポリシリコンのｘ方向連続接点を用いる。好ましくは、ワード線ＷＬ０  ４２０およびＷＬ１  ４３０は、（図示しない）ステッチ（stitch）領域でＭ２（第２レベル金属）でステッチする。ポート０用のビット線ＢＬ０  ４２５およびポート１用のビット線ＢＬ１  ４３５は、ｙ方向に延びる連続したＭ１（第１レベル金属）を用いる。ポート０用の拡散マスク層４５０Ａは、ＷＬ０に直交して１つおきの列に配置する。上記ＷＬ０  ４２０用のポリシリコンと拡散接続部４５０Ａの組合せにより、アクセス・ゲート・トランジスタ２１（図５）が１つおきの列に形成される。アクセス・トランジスタ２１のソースは、第１レベル金属Ｍ１接点４７０を介して、対応するポート０用のＢＬ０  ４２５に接続する。このアクセス・トランジスタのドレインは、トレンチ・コンデンサ４２６に接続する。ポート１用の拡散マスク層４５０Ｂは、ＷＬ１に直交する方向で、交互に並ぶ他方の列に配置する。これにより、上記交互に並ぶ列に第２アクセス・ゲート・トランジスタ２２（図５）が形成される。アクセス・トランジスタ２２のソースは、Ｍ１接点４８０を介して、対応するポート１用のＢＬ１  ４３５に接続する。アクセス・トランジスタ２２のドレインは、トレンチ・コンデンサ４３６に接続する。これらの構成は、図１に示す１Ｔダイナミック・メモリ・セルに類似のものである。この１Ｔ  ＤＲＡＭセルと異なり、トレンチ・コンデンサ３２に接続されるアクセス・トランジスタ２１のドレインおよびトレンチ・コンデンサ３４に接続されるアクセス・トランジスタ２２は、拡散接続部４６０として接続する。こうすると、アクセス・トランジスタ２１または２２のいずれかによって、２つのトレンチ・コンデンサ３２および３４（図５）にアクセスすることができる。
【００２３】
図７を参照すると、マトリックスで配置した複数の２Ｔ  ２Ｃユニット４００で形成したアレイ５００が示されている。例として、それぞれ図７の右下に示す２×２のセル（すなわち、４１０ａ、４１０ｂ、４１０ｃおよび４１０ｄ）からなる２×２マトリックの２Ｔ  ２Ｃユニット（すなわち、４００ａ、４００ｂ、４００ｃおよび４００ｄ）を示す。Ｆは配置の方向を示す。こうすると、１６ビット・アレイの編成が得られる。ただし、本発明は、このアレイ配置のみに限定されるものではない。ｘ方向またはｙ方向に、あるいはｘ方向およびｙ方向に、より多くのユニット４００を付加することによって、任意の次元のアレイを構成することができる。
【００２４】
いくつかの好ましい実施形態について本発明を説明してきたが、本発明の範囲および趣旨から逸脱することなく、当業者は、様々な変更および改変を組み込むことができよう。したがって、本発明は、添付の特許請求の範囲の範囲に含まれるすべてのこうした代替形態を包含することを意図するものである。
【００２５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２６】
（１）２つのトランジスタおよび２つのトレンチ・コンデンサを備えるメモリ・セルであって、前記２つのトランジスタの一方が、前記２つのトレンチ・コンデンサの記憶ノードを第１ビット線に選択的に接続するように、第１ワード線で制御され、前記２つのトランジスタの他方が、前記記憶ノードを第２ビット線に選択的に接続するように、第２ワード線で制御される、メモリ・セル。
（２）前記第１ワード線の制御時には前記第１ビット線を介して、前記第２ワード線の制御時には前記第２ビット線を介して、前記記憶ノード中のデータ・ビットにアクセスするための２ポート・メモリ・セルをさらに含む、上記（１）に記載のメモリ・セル。
（３）それぞれ１つのトランジスタおよび１つのトレンチ・コンデンサを有する第１および第２メモリ・セルをさらに含み、前記第１メモリ・セル内の前記トランジスタが、前記第１トレンチ・コンデンサの第１記憶ノードを前記第１ビット線に選択的に接続するように、前記第１ワード線で制御され、前記第２メモリ・セル内の前記トランジスタが、前記第２トレンチ・コンデンサの第２記憶ノードを前記第２ビット線に選択的に接続するように、前記第２ワード線で制御され、前記第１および第２記憶ノードを結合して共通記憶ノードを形成する、上記（２）に記載のメモリ・セル。
（４）前記第１メモリ・セルまたは前記第２メモリ・セルを１ポート・メモリ・セルとして統合することによって、システム・オンチップ中に統合される、上記（３）に記載のメモリ・セル。
（５）前記第１および第２記憶ノードを結合せずに前記１ポート・メモリ・セルを形成して、２つの前記１ポート・メモリ・セル用に別の２つの記憶ノードを形成する、上記（４）に記載のメモリ・セル。
（６）前記第１および第２メモリ・セルが同じ構造を有する、上記（４）に記載のメモリ・セル。
（７）前記トレンチの深さが、１ポート・メモリ・セルを形成する前記１トランジスタ・１コンデンサ・メモリ・セルの深さの半分であり、それによって、書込み時間定数を、前記１ポート・メモリ・セルの値の半分よりも短い値に短縮する、上記（１）に記載のメモリ・セル。
（８）前記トレンチの深さが、１ポート・メモリ・セルとして構成された前記１トランジスタ・１コンデンサ・メモリ・セルの深さと同じであり、それによって、１ポート・メモリ・セルの電荷の２倍の記憶電荷を生成する、上記（１）に記載のメモリ・セル。
（９）１つのトランジスタおよび１つのトレンチ・コンデンサで形成した１ポート・メモリ・セルを備える第１メモリ・セルであって、前記１つのトランジスタが、前記トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続するように、ワード線で制御される、メモリ・セルと、
それぞれ１つのトランジスタおよび１つのトレンチ・コンデンサを有し、それによって、前記トレンチ・コンデンサの記憶ノードをあるビット線に選択的に接続する２つのメモリ・セルを備える２ポート・メモリ・セルであって、前記２つのメモリ・セルの２つの記憶ノードを互いに結合して共通記憶ノードを形成し、それによって、前記２つの１ポート・メモリ・セルのいずれか１つの前記１つのトランジスタを通して、前記トレンチ・コンデンサの前記共通記憶ノード中のデータ・ビットにアクセスすることができるメモリ・セルとを備えるシステム・オンチップ。
【図面の簡単な説明】
【００２７】
【図１】汎用ＤＲＡＭセルで使用する従来技術の１Ｔ  １Ｃ  ＤＲＡＭセルのトランジスタ・レベルの表現を示す概略図である。
【図２】汎用ＤＲＡＭセルで使用する従来技術の１Ｔ  １Ｃ  ＤＲＡＭセルのトランジスタ・レベルの表現を示す断面図である。
【図３】従来型２ポートＤＲＡＭセルを示すトランジスタ・レベルの概略図である。
【図４】本発明の第１実施形態による、トレンチ技術に適用する際の２ポート・メモリ・セルを示すトランジスタ・レベルの概略図である。
【図５】本発明の第１実施形態による、トレンチ技術に適用する際の２ポート・メモリ・セルを示すトランジスタ・レベルの断面図である。
【図６】本発明による、２×２のマトリックス配列で配置した４つの同じメモリ・セル（Ｆ）からなる２Ｔ  ２Ｃメモリ・セルのベース・ユニットを示す配置図である。
【図７】マトリックス配列で配置した複数の２Ｔ  ２Ｃメモリ・ユニットで形成した１６ビット・アレイを示す配置図である。
【符号の説明】
【００２８】
１０Ａ  ＤＲＡＭセル
１０Ｂ  ＤＲＡＭセル
１１Ａ  ＮＭＯＳトランジスタ
１１Ｂ  ＮＭＯＳトランジスタ
１２Ａ  コンデンサ
１２Ｂ  コンデンサ
１３Ａ  記憶ノード
１３Ｂ  記憶ノード
１４Ａ  ビット線接点
１４Ｂ  ビット線接点
１５  センス・アンプ
１６Ａ  ＮＭＯＳ列スイッチ
１６Ｂ  ＮＭＯＳ列スイッチ
２１  ＮＭＯＳスイッチング・トランジスタ、アクセス・ゲート・トランジスタ
２２  ＮＭＯＳスイッチング・トランジスタ、第２アクセス・ゲート・トランジスタ
２３  コンデンサ
３２  トレンチ・コンデンサ
３４  トレンチ・コンデンサ
３６  記憶ノード、拡散接続部
３８  ビット線接点
３９  ビット線接点
４００  ベース・ユニット
４１０  ２Ｔ  ２Ｃメモリ・セル
４００ａ  ２Ｔ  ２Ｃユニット
４００ｂ  ２Ｔ  ２Ｃユニット
４００ｃ  ２Ｔ  ２Ｃユニット
４００ｄ  ２Ｔ  ２Ｃユニット
４１０ａ  ２Ｔ  ２Ｃメモリ・セル
４１０ｂ  ２Ｔ  ２Ｃメモリ・セル
４１０ｃ  ２Ｔ  ２Ｃメモリ・セル
４１０ｄ  ２Ｔ  ２Ｃメモリ・セル
４２０  ワード線ＷＬ０
４２５  ビット線ＢＬ０
４２６  トレンチ・コンデンサ
４３０  ワード線ＷＬ１
４３５  ビット線ＢＬ１
４３６  トレンチ・コンデンサ
４５０Ａ  拡散マスク層、拡散接続部
４５０Ｂ  拡散マスク層
４６０  拡散接続部
４７０  第１レベル金属Ｍ１接点
４８０  Ｍ１接点
５００  アレイ
ＢＬ０  ビット線
ＢＬ１  ビット線
ＢＬＡ  ビット線
ＢＬＢ  ビット線
ＤＬＡ  データ
ＤＬＢ  データ
ＣＳＬ  列選択信号
ＷＬ０  ワード線
ＷＬ１  ワード線
ＷＬＡ  ワード線
ＷＬＢ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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