(57)【要約】【課題】多層集積回路デバイス中のビアホールの底部におけるボイド形成を除去または低減する方法を提供することである。【解決手段】ビアホール中のチタンシード層の厚みを制御し、その結果、成分であるチタンとアルミニウム原子より体積が小さいアルミ化チタン化合物を生成する、チタンシード層とアルミニウムバルク層との反応が抑制され、ビアホール底部におけるボイドの数および大きさを除去または低減することができ、その結果、デバイスの収率と信頼性は顕著に向上する。【選択図】図４
2004274065.tif 000002
【特許請求の範囲】
【請求項１】
ａ．  上部表面および底部表面を有する半導体基板、
ｂ．  上記基板の上部表面上に形成された第１の誘電層、
ｃ．  第１の誘電層表面上に形成されたメタルスタックであって
ｉ）  第１の金属間化合物層、
ｉｉ）  第１の金属間化合物層上に位置する金属層、
ｉｉｉ）  上記金属層上に位置する第２の金属間化合物層、及び
ｉｖ）  第２の金属間化合物層上に位置する拡散バリア層、
を含むメタルスタック、
ｄ．  上記メタルスタックおよび一部の第１の誘電層の上に位置する、上部表面を有
する第２の誘電層、
ｅ．  壁領域と底部領域とを有する第２の誘電層中にあるビア領域であって、底部領
域は第２の金属間化合物層と接しており、誘電物質のないビア領域、及び
ｆ．  底部領域および壁領域の少なくとも一部の表面に位置し、４０〜１００オング
ストロームの間の厚さであるシード層
を含む半導体集積回路デバイス。
【請求項２】
ａ．  上部表面および底部表面を有する半導体基板を用意すること、
ｂ．  上記基板の上部表面上に第１の誘電層を形成すること、
ｃ．  第１の誘電層表面上に、
ｉ）  第１の金属間化合物層、
ｉｉ）  第１の金属間化合物層上に位置する金属層、
ｉｉｉｉ）  上記金属層上に位置する第２の金属間化合物層、および
ｉｖ）  第２の金属間化合物層上に位置する第１の拡散バリア層、
を含むメタルスタックを形成すること、
ｄ．  上記メタルスタックおよび一部の第１の誘電層の上に位置する、上部表面を有
する第２の誘電層を形成すること、
ｅ．  第２の誘電層中に、壁領域および、第２の金属間化合物層と接している底部領
域を有する、誘電物質のないビア領域を形成すること、および
ｆ．  底部領域および壁領域の少なくとも一部の表面に位置し、４０〜１００オング
ストロームの間の厚さであるシード層を形成すること
を含む半導体集積回路デバイスの加工方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造に関し、特に半導体デバイス中のビアの形成法に関する。
【背景技術】
【０００２】
半導体集積回路製造において続いている傾向は、より高性能で複雑な集積回路デバイスをより小さい面積で作ることである。製造業者は、個々の回路素子の大きさを小さくすることと、これらの素子をより密に配置することによりこの目的を達している。数百万の、トランジスタ、キャパシタおよび抵抗体のような能動および受動回路素子が半導体基板上に形成される。これらの回路素子は、基板上でお互いに電気的に絶縁されて形成され、後に配線されて回路として機能する。これらの配線構造の品質は完成後の集積回路の性能および信頼性に大きな影響を与える。
【０００３】
配線はパターン化した金属、および誘電体の交互の層を有する多層構造として加工されることが多い。誘電層は酸化ケイ素の形であることが多く、導電体を垂直方向および水平方向に分離する働きをし、誘電層中の微小な垂直方向に金属で充填されたビアが、金属層の間の配線手段として働く。
【０００４】
多層構造においては、金属導電体は、基底層またの呼び名はシード層、バルク導電層、キャッピング層およびバリア層を含んでいてよく、これらの層の総体がメタルスタックと呼ばれる。このメタルスタックは誘電層上に形成され、次いでフォトリソグラフィー技術を用いてエッチングされ配線構造となる。
【０００５】
水平金属配線スタック層上に形成される代表的なビア構造には、一層または二層以上の誘電層を貫通するビアホール、およびビアホール中の導電金属プラグが含まれる。
【０００６】
現在、集積回路製造技術においては、アルミニウムおよびアルミニウム合金がバルク導電体して広く用いられ、タングステン系がビアの金属プラグとして広く用いられている。
【０００７】
配線用金属層スタックおよびビア中の金属プラグからなる系の構造的な欠陥によって、半導体集積回路デバイスの予想寿命範囲内において、性能および信頼性の問題が引き起こされる可能性がある。一つの構造的な欠陥は、金属プラグとメタルスタックの間の界面領域におけるボイドの形で現れる。出願番号１０／０９１，７８９により、タングステン／アルミニウム系におけるボイド形成の根本原因およびその解決法が見出されている。上記の発明においてメタルスタックからビアへの金属の侵入を阻む方法が記載されている。出願番号１０／０９１，７８９は参照により全体として本発明の一部とする。
【０００８】
本発明において、出願人等はタングステンプラグとアルミニウムメタルスタックの界面におけるボイド形成の別な原因を見出し、その有害な影響を除去あるいは軽減する解決法について述べる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的の一つは、多層集積回路デバイス中のビアホールの底部におけるボイド形成を除去または低減する方法を提供することである。
本発明の目的の一つは、ビアホール底部におけるボイド形成の根本原因を見出し、この欠陥の原因を除去または軽減する方法を提供することである。
本発明の目的の一つは、改善されたビア形成の製造方法を提供することである。
本発明の目的の一つは、処理量を落さない製造方法を提供することである。
本発明の目的の一つは、収率および信頼性が改善された半導体デバイスの製造法を提供することである。
本発明の目的の一つは、それぞれ異なったメタルスタック類に適用できる、ビアホール底部におけるボイド形成を除去または低減する方法を提供することである。
本発明の目的の一つは、ビアホールの底部におけるボイド形成に対して、ビアが良好な完全性を示す、アルミ化チタンを含む配線メラタライゼーションを提供することである。
【課題を解決するための手段】
【００１０】
本発明の、上述した目的および他の目的は、ビア底部におけるボイド形成を除去または低減する方法を開示することによって達成される。Ｔｉシード層の厚みが制御され、その結果、成分であるチタンおよびアルミニウム原子より体積が小さいアルミ化チタン化合物を生成する、Ｔｉシード層とアルミニウムバルク層との反応が阻まれる。
【００１１】
過剰なアルミ化チタンの原因を除去または低減することにより、ビアホール底部におけるボイドの数および大きさを除去または低減することができ、その結果、デバイスの収率と信頼性は顕著に向上する。この方法はそれぞれ異なったメタルスタック類に適用できる。
【００１２】
（発明の詳細な説明）
図１は本発明の一つの実施態様における金属層のスタックを示す。このメタルスタック層は多層構造の水平方向の配線を形成するためのものである。アルミニウム層１０６は、半導体基板（図示なし）上に形成した誘電層１０１の表面に堆積されているバルク導電層である。アルミニウム層は底部のチタン層１０２および上部のチタン層１０４にはさまれている。
【００１３】
上部のチタン層の上にあるのは窒化チタン層１０８である。この構造において窒化チタン層１０８の果たす主要な機能は、配線金属線を位置決めして形成することを助ける反射防止コーティングである。
【００１４】
窒化チタン１０８、チタン１０４、アルミニウム１０６およびチタン１０２からなるメタルスタック線を形成するフォトリソグラフィープロセスおよびエッチングプロセスに次いで、半導体基板は高温でのアニーリングプロセスにかけられる。その結果生じる構造を図２に示す。
【００１５】
図２はアニーリングプロセスの結果を示すが、ここではチタン層およびアルミニウム層が反応して、アルミ化チタン（ＴｉＡｌ3）層１０３および１０５が生成する。このアルミ化チタン層はエッチストップ、エレクトロマイグレーションのバリアおよび製造プロセスで後に形成されるビア中へのアルミニウムのはみ出しに対するバリアとして利点がある。
【００１６】
図２ではまた、窒化チタン層１０８の上部の誘電層１０９が示されている。図３に示すように、誘電層１０９中にメタルスタック１００が貫通して電気的に上部の導電層（図示なし）と結合されるビアが、誘電層１０９中に形成される。
【００１７】
図３はビアのエッチングプロセスが終了したときの二つのビアホールを示している。図中の寸法は、必ずしも実際のビアホールに対応しているわけではなく、単に説明図としてのものである。ビアホールのアスペクト比、すなわちビアホールの深さ（ｌ）とビアホールの直径（ｄ）の比は、デザインルールによって変化する可能性がある。現在、０．１８μｍデザインルールを用いる集積回路デバイスには、１．４〜２．４の範囲のアスペクト比のビアホールを含むことができる。
【００１８】
代表的な製造条件下では、ビアのエッチングプロセスにより、図３の一方または双方と似ているビアホールが生成する可能性がある。この図のビアホール３１０は、ビアホール底部のアルミ化チタン層の結晶粒構造の完全性が保持されてアルミ化チタン層が完全に下層のアルミニウムを保護しているビアホールの一つの型を示している。
【００１９】
図中のビアホール３２０は、アルミ化チタン層１０５の結晶粒構造が失われ、結晶粒構造が失われた領域でアルミニウム層１０６が露出している第２の型のビアホールを示す。ビアホールの底部では、窒化チタン層１０８は、通常、エッチングプロセスにより除去される。
【００２０】
図４は、ビア金属堆積が完成したビア３２０を含む集積回路デバイスの部分を示す。このビア金属は、薄いチタン層２０１、薄い窒化チタン層２０３およびタングステンプラグ２０５を含んでいる。
【００２１】
この構造中の窒化チタン層は、拡散バリアとして働いている。チタンの機能に付いてはさらに詳細を以下の段落に記載する。
チタンは化学的に活性のある金属元素で、この構造では少なくとも２つの目的に働く。
【００２２】
第１に、チタンは容易にビアホールの壁および窒化チタン層２０３表面と結合し、その結果、ビアホールの壁および窒化チタン層２０３の良好な接着が達成できる。
【００２３】
第２に、チタンは、ビアホール底部のメタルスタック１００の表面で生成する酸化アルミニウム（Ａｌ2Ｏ3）のような金属酸化物と反応し、還元する。メタルスタック１００とビア中の金属の間の良好なオーム性接触を形成するためには、メタルスタック１００の上部表面に、非導電性の金属酸化物薄膜がないことが必須である。そこで、ゲッタリング効果を起こすには十分な量のチタンがビアホール底部に存在することが望ましい。
【００２４】
集積回路デバイスの製造業者に見過ごされがちな一つの現象は、このシードチタン層が、図３に示すようなアルミ化チタン層の孔を通じて容易にメタルスタック１００のアルミニウム層と反応するであろうということである。
【００２５】
アルミ化チタン分子の大きさは、成分であるチタンおよびアルミニウム原子の体積の合計より小さいことは冶金業界ではよく知られている。メタルスタック１００およびビア３２０底部の界面のような閉空間においてアルミ化チタンを生成する反応が起こると、生成するアルミ化チタンの体積に比例するボイドもまた生成することになるであろう。
【００２６】
図４は、アルミ化チタン層１０５から結晶粒の一部が失われた領域２００で起こるボイドのこのような反応による生成を示している。反応が継続するのに適していると、ボイドの大きさは成長し、過度に成長すると半導体集積回路デバイスの故障をひきおこすであろう。
【００２７】
この故障が集積回路の製造業者の工場で、電子システムに組み込まれる前に検知されれば、収率の損失として算入される。より重大なのは、ボイドが最初の試験段階では微小で、検知から漏れ、後に実地に使用中に成長を続け、最終的には全体システムの故障をひきおこすことがあり得ることである。
【００２８】
本出願人は、この機構によるボイドの存在が、半導体基板をベーキングし、ビア抵抗を検査する簡単なプロセスで検出できることを見出した。ボイドの存在と成長を明らかにするには、半導体集積回路デバイスを２００℃、７２時間ベーキングすれば十分である。ベーキング段階の後にビア抵抗がかなり増大するならば、反応が続いていて潜在的なビア欠陥が存在することが明らかである。一例をあげれば、出願人は、７２時間のベーキングの後にビア抵抗が０．１９オーム増加していることは、常にビア底部に視覚的に（電子顕微鏡で）検出できるボイドが存在することを示すことを見出した。
【００２９】
二つの方法により過度のボイドの成長による故障を防止できる。第１の方法では、アルミ化チタン層１０５は完全に維持され、チタン層２０１は下層のアルミニウムと直接接触しない。ビアホールから誘電物質１０９を完全に除去することを確実にするためには、ビアエッチングプロセスにおいて、ある程度のオーバーエッチングが必要であり、このオーバーエッチングによりアルミ化チタン層１０５が損傷されることが多く、結果としてビアホール底部において結晶粒が失われるので、この方法はいつでも実用的というわけではない。
【００３０】
ボイドの過度の成長を除く好ましい一つの方法は、チタン層２０１の厚さを制限することにより反応に利用できるチタンの量を削減することである。
チタン層２０１が約１００Åより厚くないときには、半導体集積回路の信頼性を危うくするような重大なボイドの生成は起こらないことが、出願人等により見出されている。チタン層２０１が約５５Å未満のときには、ボイド生成は実用的には妨げられる。
【００３１】
（１）  ａ．  上部表面および底部表面を有する半導体基板、
ｂ．  上記基板の上部表面上に形成された第１の誘電層、
ｃ．  第１の誘電層表面上に形成されたメタルスタックであって、
ｉ）  第１の金属間化合物層、
ｉｉ）  第１の金属間化合物層上に位置する金属層、
ｉｉｉ）  上記金属層上に位置する第２の金属間化合物層、及び
ｉｖ）  第２の金属間化合物層上に位置する拡散バリア層、
を含むメタルスタック、
ｄ．  上記メタルスタックおよび一部の第１の誘電層の上に位置する、上部表面
を有する第２の誘電層、
ｅ．  壁領域と底部領域とを有する第２の誘電層中にあるビア領域であって、底
部領域は第２の金属間化合物層と接しており、誘電物質のないビア領域、
及び
ｆ．  底部領域および壁領域の少なくとも一部の表面に位置し、４０〜１００オ
ングストロームの間の厚さであるシード層
を含む半導体集積回路デバイス。
（２）  第１の金属間化合物層および第２の金属間化合物層がアルミ化チタンを含む第１項記載の半導体集積回路デバイス。
（３）  シード層がチタンを含む第１項記載の半導体集積回路デバイス。
（４）  シード層が４０〜５５オングストロームである第１項記載の半導体集積回路デバイス。
（５）  金属層がアルミニウムを含む第１項記載の半導体集積回路デバイス。
（６）  ａ．  上部表面および底部表面を有する半導体基板を用意すること、
ｂ．  上記基板の上部表面上に第１の誘電層を形成すること、
ｃ．  第１の誘電層表面上に、
ｉ）  第１の金属間化合物層、
ｉｉ）  第１の金属間化合物層上に位置する金属層、
ｉｉｉ）  上記金属層上に位置する第２の金属間化合物層、および
ｉｖ）  第２の金属間化合物層上に位置する第１の拡散バリア層、
を含むメタルスタックを形成すること、
ｄ．  上記メタルスタックおよび一部の第１の誘電層の上に位置する、上部表面
を有する第２の誘電層を形成すること、
ｅ．  第２の誘電層中に、壁領域および、第２の金属間化合物層と接している底
部領域を有する、誘電物質のないビア領域を形成すること、および
ｆ．  底部領域および壁領域の少なくとも一部の表面に位置し、４０〜１００オ
ングストロームの間の厚さであるシード層を形成すること
を含む半導体集積回路デバイスの加工方法。
（７）  第１の誘電層および第２の誘電層が二酸化ケイ素を含む第６項記載の半導体集積回路デバイスの加工方法。
（８）  第１の金属間化合物層および第２の金属間化合物層がアルミ化チタンを含む第６項記載の半導体集積回路デバイスの加工方法。
（９）  シード層がチタンを含む第６項記載の半導体集積回路デバイスの加工方法。
（１０）  シード層が４０〜５５オングストロームである第９項記載の半導体集積回路デバイス加工方法。
【００３２】
多層の金属およびビア構造について記述している。金属導電体は、基底層あるいはシード層（１０３）、バルク導電層（１０６）、キャッピング層（１０５）およびバリア層（１０８）を含み、ビア構造は、シード層（２０１）、拡散バリア層（２０３）および金属プラグ（２０５）を含む。
ビアシード層（２０１）は、ビアシード層（２０１）とバルク導電層（１０６）の反応を阻むような厚さに制御される。この反応は、ビアシード金属（２０１）をバルク導電層（１０６）と、バリア層（１０８）の孔を通じて接触させることにより起こるが、結果として、ビア底部（２００）に有害なボイドが生じ得る。
【図面の簡単な説明】
【００３３】
【図１】堆積された配線メタルスタックの断面図である。
【図２】アニールおよびアルミ化チタン生成後の配線メタルスタックの断面図である。
【図３】配線メタルスタック上のビア形成の断面図である。
【図４】ビア金属堆積後のビア断面図である。
【符号の説明】
【００３４】
１００  メタルスタック
１０１  誘電層
１０２  チタン層
１０３  アルミ化チタン層
１０４  チタン層
１０５  アルミ化チタン層
１０６  アルミニウム層
１０８  窒化チタン層
１０９  誘電層
２００  結晶粒の一部が失われた領域
２０１  薄いチタン層
２０３  薄い窒化チタン層
２０５  タングステンプラグ
３１０  ビアホール
３２０  ビアホール
【図１】
2004274065.tif 000003
【図２】
2004274065.tif 000004
【図３】
2004274065.tif 000005
【図４】
2004274065.tif 000006