(57)【要約】【課題】動作電圧や周囲温度などの環境条件が変動しても、誤動作無く、低電力で動作可能な制御回路を提供する。【解決手段】最大動作周波数を決定するクリティカルパス回路と、前記クリティカルパス回路と同一に構成する第２のクリティカルパス回路と、前記第２のクリティカルパス回路を備え、前記第２のクリティカルパス回路の信号遅延に基づいてリング発振信号を出力するＶＣＯ回路と、前記ＶＣＯ回路を備え、前記ＶＣＯ回路による出力信号に基づいて制御回路を動作させるクロックを生成するクロック生成回路とを備える。【選択図】        図１
2004199133.tif 000002
【特許請求の範囲】
【請求項１】
最大動作周波数を決定するクリティカルパス回路と、
前記クリティカルパス回路と同一に構成する第２のクリティカルパス回路と、
前記第２のクリティカルパス回路を備え、前記第２のクリティカルパス回路の信号遅延に基づいてリング発振信号を出力するＶＣＯ回路と、
前記ＶＣＯ回路を備え、前記ＶＣＯ回路による出力信号に基づいて制御回路を動作させるクロックを生成するクロック生成回路と
を備えることを特徴とする制御回路。
【請求項２】
前記クロック生成回路は、前記ＶＣＯ回路による出力信号を２倍の周波数にして出力する逓倍回路を備えることを特徴とする請求項１記載の制御回路。
【請求項３】
前記逓倍回路は、
遅延量を設定可能な位相遅延回路と、
前記ＶＣＯ回路による出力信号と前記位相遅延回路による出力信号とに基づいて信号を出力するＸＯＲ回路と
を備えることを特徴とする請求項２記載の制御回路。
【請求項４】
前記クロック生成回路は、周囲温度を監視する温度監視回路を備えるとともに、
前記位相遅延回路は、前記温度監視回路による制御信号に基づいて遅延量を設定する
ことを特徴とする請求項３記載の制御回路。
【請求項５】
前記クロック生成回路により出力されるクロックを計数するクロックカウンタと、
前記クロックカウンタにより計数された値に基づいて周波数値を保持する周波数保持回路と、
ソフトウェアにより所定の値が設定される周波数設定レジスタと、
前記周波数保持回路に保持された値と前記周波数設定レジスタに設定された値とを比較する周波数比較器と、
前記周波数比較器による比較結果に基づいて制御回路の動作電圧を設定する電圧値設定回路と
を備える電圧制御回路を備えることを特徴とする請求項１記載の制御回路。
【請求項６】
前記クロックカウンタは、カウンタ値の変化の前後で遷移するビット数が常に１ビットであるグレイコードカウンタ方式を用いることを特徴とする請求項５記載の制御回路。
【請求項７】
前記電圧制御回路は、入力されるクロックの周波数に応じて前記周波数保持回路の更新時間を変更する更新時間生成回路を備えることを特徴とする請求項５記載の制御回路。
【請求項８】
前記電圧制御回路は、制御回路へ供給される電源電圧が最大値となっていることを判断した前記電圧値設定回路により、前記周波数保持回路の値が保持される最大周波数保持レジスタを備えることを特徴とする請求項５記載の制御回路。
【請求項９】
前記電圧値設定回路は、外部割込み信号が入力されると、前記電源生成回路に動作電圧を上昇させる指示を出すことを特徴とする請求項５記載の制御回路。
【請求項１０】
前記ＶＣＯ回路は、遅延量を調整する過負荷回路を備えることを特徴とする請求項１記載の制御回路。
【請求項１１】
前記過負荷回路は、クロック停止要求信号を入力するＮＡＮＤ素子を備えることを特徴とする請求項１０記載の制御回路。
【請求項１２】
前記クロック停止要求信号を、前記ＶＣＯ回路により出力される発振信号に基づいたタイミングを用いて、フリップフロップ回路でラッチし、前記ＮＡＮＤ素子に出力する発振停止／復帰回路を備えることを特徴とする請求項１１記載の制御回路。
【請求項１３】
前記過負荷回路は、遅延量を設定可能な遅延制御回路を備えることを特徴とする請求項１０記載の制御回路。
【請求項１４】
前記遅延制御回路は、前記ＶＣＯ回路の出力が“０”の場合は遅延を挿入し、前記ＶＣＯ回路の出力が“１”の場合は遅延を挿入しないことを特徴とする請求項１３記載の制御回路。
【請求項１５】
前記クロック生成回路は、周囲温度を監視する温度監視回路を備えるとともに、
前記遅延制御回路は、前記温度監視回路による制御信号に基づいて遅延量を設定する
ことを特徴とする請求項１３記載の制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マイクロプロセッサなどの電子デバイス制御回路において、回路の消費電力を極力低減する低電力方式技術に関するものである。
【０００２】
【従来の技術】
近年の携帯電話、モバイルコンピュータや電子手帳などの情報通信装置は小型化の一途を辿っている。こうした情報通信装置は主にバッテリにて動作するため、消費電力は最小限に抑えることが要求される。
【０００３】
この様な低電力型の情報通信装置では、装置が使用されていない場合に、制御回路の電源電圧及びクロック発信を停止したり下げたりして、電力を抑える方法がとられている。
【０００４】
さらに上記に加えて、装置の使用中においても動作電圧及びクロック周波数を必要最低限に抑えながら動作する方法が考案されている。この方法は、装置の処理負荷に応じたクロック周波数及び動作電圧を動的に制御する、より洗練された方式である。
【０００５】
一般に、ＣＭＯＳトランジスタ技術にて製造された制御回路の消費電力（Ｐ）と動作周波数（ｆ）、動作電圧（Ｖ）は、以下の関係で与えられる。
【０００６】
Ｐ＝Ｃ×ｆ×Ｖ2                  ・・・（１）
ｆ＝（Ｖ−Ｖth）α／（Ｋ×Ｖ）    ・・・（２）
【０００７】
ここで、Ｃは制御回路の負荷容量、Ｖthはトランジスタの閾電圧、Ｋは比例定数、αはトランジスタの飽和領域に関するパラメータ定数（半導体プロセスに依存して１〜２の間の値をとる）である。（１）式より消費電力（Ｐ）は、動作電圧（Ｖ）の２乗に比例するため、動作電圧を下げる事は低電力化に大きく寄与する。しかし、動作電圧（Ｖ）を下げた場合は（２）式に応じて、動作周波数（ｆ）も下げる必要があるため、動作電圧を下げて低電力化を行うことは、装置の処理性能とのトレードオフとなる。
【０００８】
制御回路の動作中に動作周波数と動作電圧とを動的に制御する場合、処理の負荷状況がＯＳ（オペレーティングシステム）などのＳ／Ｗにより監視され、必要最低限の動作周波数が決定される。そして、この決定された動作周波数に対応した動作電圧が見積もられる。
【０００９】
図１０は、従来の制御回路の構成を示す説明図であり、国際論文であるIEEE Journal of Solid-State Circuits VOL.35, NO11, pp1571-1580, Nov.2000に記載されている。これによると制御回路５００は、クロック生成回路５１０と周波数設定レジスタ５２０とを備え、クロック生成回路５１０は、リング発振回路５１１とクロック分配回路５１３とを備える。クロック生成回路５１０は、制御回路５００自身を動作させるシステムクロックを生成する。また、リング発振回路５１１は、可変遅延５１２にて発振周波数を変更できる構成とする。制御回路５００の動作試験時などに、可変遅延５１２の遅延量を調整して動作可能限界試験を行う事により遅延量が決定され、この決定された遅延量が、制御回路５００のクリティカルパス遅延を模擬した遅延量となり、これにより最大動作周波数が決定される。また、ＯＳ等のＳ／Ｗにて所望の動作周波数を周波数設定レジスタ５２０に設定可能な構成とする。
【００１０】
電圧制御回路６００は、クロックカウンタ６１０と周波数比較器６２０と電源生成回路６３０とを備える構成とする。クロックカウンタ６１０は、リング発振回路５１１によって出力されたシステムクロックを計数する。周波数比較器６２０は、クロックカウンタ６１０により計数された周波数と、ＯＳにより周波数設定レジスタ５２０に設定された周波数とを比較し、クロックカウンタ６１０の値が大きい場合は、電源生成回路６３０に出力電圧を下げるように指示を出す。逆に、クロックカウンタ６１０の値が小さい場合は、電源生成回路６３０に出力電圧を上げるように指示を出す。電源生成回路６３０はレギュレータ機能を備え、周波数比較器６２０の指示に従いバッテリ電源から所望の供給電圧を生成する。
【００１１】
リング発振回路５１１を含む制御回路５００は、電源生成回路６３０の出力する電圧値で動作する。このため、電圧値が低ければリング発振回路５１１の発振周波数は下がり、電圧値が高ければ発振周波数は上がる。これにより、制御回路５００は、システムクロックのフィードバックがかかり、ＯＳにより周波数設定レジスタ５２０に設定された動作周波数及び、それに応じた動作電圧に収束した状態で動作する。リング発振回路５１１は、制御回路５００のクリティカルパス遅延を模擬した遅延で発振しているため、動作電圧を変更しても制御回路５００は誤動作を生じない。
【００１２】
【非特許文献１】
IEEE Journal of Solid-State Circuits VOL.35, NO11, pp1571-1580, Nov.2000
【００１３】
【発明が解決しようとする課題】
しかし、上記従来の制御回路では、以下に記載する課題がある。従来の制御回路では、制御回路を駆動するクロック信号は、可変遅延を備えたリング発振回路で生成される。これにより、制御回路のクリティカルパス遅延を模擬する。しかし、可変遅延の遅延回路と制御回路の実際のクリティカルパス回路とでは回路構成が異なるため、制御回路の動作電圧及び周囲温度などの環境条件が変動すると、トランジスタ特性と配線特性との差異に起因して遅延量に差分が生じる。
こうした遅延特性の差分は、制御回路の誤動作の原因となる。このため、可変遅延の遅延量は、環境条件を最悪としても誤動作が生じないようマージン遅延を含んで決定されなくてはならない。
上記のマージン遅延を可変遅延に含めることにより、マージン遅延を含めない場合と同等の性能を発揮するには、より多くの電力が必要となるため、バッテリで動作する装置では、そのバッテリ寿命が短くなるという課題が生じてしまう。
【００１４】
この発明は上記のような問題点を解決するためになされたもので、動作電圧や周囲温度などの環境条件が変動しても、誤動作無く、低電力で動作可能な制御回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係る制御回路は、最大動作周波数を決定するクリティカルパス回路と、前記クリティカルパス回路と同一に構成する第２のクリティカルパス回路と、前記第２のクリティカルパス回路を備え、前記第２のクリティカルパス回路の信号遅延に基づいてリング発振信号を出力するＶＣＯ回路と、前記ＶＣＯ回路を備え、前記ＶＣＯ回路による出力信号に基づいて制御回路を動作させるクロックを生成するクロック生成回路とを備えるものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は、本実施の形態１における制御回路の構成を示す説明図である。図１において、低消費電力型のマイクロプロセッサなどの電子デバイスの制御回路１は、制御回路１の動作周波数を決定する最大遅延パスであるクリティカルパス回路２、制御回路１が動作するためのクロック信号を生成するクロック生成回路３、制御回路１の動作電圧を制御する電圧制御回路４を備えている。
また、クロック生成回路３は、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）回路３１、逓倍回路３２、クロック分配回路３３を備え、制御回路１自身が動作するためのクロック信号を生成する。ＶＣＯ回路３１は、制御回路１のクリティカルパス回路２と同一の回路構成で設けられた第２のクリティカルパス回路３１１を備え、この第２のクリティカルパス回路３１１の遅延でリング発振する発振回路である。ＶＣＯ回路３１の発振周波数は、制御回路１自身の動作電圧により変化する。
また、電圧制御回路４は、クロック信号をカウントするクロックカウンタ４１、クロックカウンタ４１の値に基づいて周波数値を保持する周波数保持回路４２、Ｓ／Ｗにより任意に動作周波数を設定できる周波数設定レジスタ４３、周波数保持回路４２の値と周波数設定レジスタ４３の値とを比較する周波数比較器４４、電圧値を設定する電圧値設定回路４５を備える。
また、電源生成回路５は、電圧制御回路４からの制御信号に基づいて電圧を生成し、制御回路１に供給する。
【００１７】
次に動作について説明する。
クロック生成回路３に、制御回路１のクリティカルパス回路２と同一の回路構成を持つ第２のクリティカルパス回路３１１を用いた点が、本実施の形態１における制御回路の特徴的部分である。クロック生成回路３は、第２のクリティカルパス回路３１１を備えたＶＣＯ回路３１の出力信号を、逓倍回路３２を用いて周期を２倍にして、制御回路１が動作するためのクロック信号を生成する。クロック生成回路３は、このクロック信号をクロック分配回路３３で分配する。クロック分配回路３３により分配されたクロック信号は、クリティカルパス回路２を含む制御回路１の各回路で用いられる。
【００１８】
そして、クロック分配回路３３により分配されたクロック信号は、電圧制御回路４にも入力され、電圧制御回路４内のクロックカウンタ４１は、入力されたクロック信号をカウントする。周波数保持回路４２は、計数されたクロックカウンタ４１の値を定期的に保持する。一方、ＯＳ等のソフトウェア（以下Ｓ／Ｗと呼ぶ）にて所望の動作周波数が周波数設定レジスタ４３に設定される。先の周波数保持回路４２に保持された周波数値と、周波数設定レジスタ４３に設定された周波数値とを、周波数比較器４４が比較する。電圧値設定回路は、周波数比較器４４の比較結果に基づき、周波数保持回路４２の値が大きい場合は、電源生成回路５に出力電圧を下げるように指示を出し、逆に、周波数保持回路４２の値が小さい場合は、電源生成回路５に出力電圧を上げるように指示を出す。電源生成回路５は、電圧値設定回路４５の電圧昇降指示に従い、制御回路１へ供給する電圧を図示しないバッテリ電源から生成する。
【００１９】
これにより、制御回路１は、システムクロックのフィードバックがかかり、ＯＳにより周波数設定レジスタ４３に設定された動作周波数及び、それに応じた動作電圧に収束した状態で動作する。
つまり、ＶＣＯ回路３１の発振信号は、制御回路１の動作電圧に依存して発振周波数が変動する。
【００２０】
このようにして制御回路１は動作するため、クリティカルパス回路２の遅延が、制御回路１の動作電圧や周囲温度により変動したとしても、ＶＣＯ回路３１内の第２のクリティカルパス回路３１１も同一に変動する。したがって、クロック生成回路３により生成されるシステムクロックで動作する制御回路１は、動作電圧や周囲温度の変動による誤動作を生じる事はない。
【００２１】
つまり、制御回路１が動作するシステムクロックは、Ｓ／Ｗにより要求されるクロック周波数に合致するように常に動的制御されると同時に、制御回路１は必要最低限の動作電圧で動作する。決められた動作周波数における制御回路１の動作可能な最低電圧は、一般には半導体プロセスは周囲温度などに依存するためＳ／Ｗが一義的に決める事は困難である。しかし、本実施の形態２における電圧制御回路４を用いた制御回路１では、Ｓ／Ｗは電圧に関する制御を一切関与せず、周波数を設定するだけで、動作電圧は自動的に決定される。
【００２２】
また、このように動作することにより、制御回路１には以下のような効果がある。
・制御回路１の動作電圧、周囲温度が変動しても、制御回路１が誤動作を生じる事はない。
・ＶＣＯ回路３１は、クリティカルパス回路２と同一遅延で発振するため、遅延誤差が少なく低電力性能が向上する。
・動作しているクロック周波数に対して、動作電圧を制御回路１が備える潜在的な最低電圧値まで下げる事が可能である。これにより、低電力性能が向上する。
・動作電圧の変動中も制御回路１は動作可能である。
【００２３】
なお、逓倍回路３２は、クロック周期を２倍にすることができればよいが、例えば以下のような回路を用いてもよい。
図２は、逓倍回路３２の構成を示す説明図である。逓倍回路３２は、位相遅延回路３２１と、ＸＯＲ（排他的ＯＲ）回路３２２とから構成される。ＸＯＲ回路３２２の第１の入力（Ａ）は、ＶＣＯ回路３１の出力を入力する。ＸＯＲ回路３２２の第２の入力（Ｂ）は、ＶＣＯ回路３１の出力を、位相遅延回路３２１を通して入力する。
【００２４】
そして、位相遅延回路３２１の遅延量は、ＸＯＲ回路３２２の出力信号のデューティ比を決める。図３は、ＸＯＲ回路３２２の入力信号と出力信号の波形を示す説明図である。図３に示すように、位相遅延回路３２１の遅延量によりＸＯＲ回路３２２の出力信号のデューティ比を決めることができるため、図２に示すように、複数の遅延量を選択できるような位相遅延回路３２１とし、動作環境に応じて適切な遅延量を選択する。ただし、設計時に適切な遅延量の位相遅延回路３２１を作り込んでもよい。
【００２５】
このような位相遅延回路３２１とＸＯＲ回路３２２とからなる逓倍回路３２は、ＣＭＯＳトランジスタのみで容易に構成することができ、電圧変動下における制御回路１の誤作動を無くすことができる。
【００２６】
また、周囲温度などでこの位相遅延の遅延量が変化する場合は、温度監視回路３２０を設けて補正する。周囲温度などで位相遅延量が変化した場合、温度監視回路３２０より位相遅延回路３２１に遅延制御信号を送ることにより、位相遅延回路３２１の遅延量を適切な遅延量に切り替えることができ、より精度の高いクロックを生成し、制御回路１の誤作動を防止することができる。
【００２７】
実施の形態２．
上記実施の形態１では、従来の制御回路と同様の機能を持つ電圧制御回路を用いる場合について説明したが、本実施の形態２では、低消費電力を実現するためのより細かい制御を行うことのできる電圧制御回路を用いる場合について説明する。
【００２８】
図４は、本実施の形態２における制御回路の電圧制御回路の構成を示す説明図である。低周期でタイマ精度の良いカウンタ更新タイマ回路４６と更新時間生成回路４７とにより、周波数保持回路４２の更新時間を動的に変更する。また、電圧制御回路４は、制御回路１が動作可能な最大クロック周波数を保持する最大周波数保持レジスタ４８を備えている。その他、図１と同様の記号を付したものは、図１と同様のため、説明は省略する。
【００２９】
次に動作について説明する。
まず、更新時間生成回路４７により、周波数保持回路４２の更新時間を動的に変更する動作について説明する。
更新時間生成回路４７は、カウンタ更新タイマ回路４６に基づき、周波数保持回路４２の更新時間を決める。また、更新時間は動的に変更可能とする。例えば、入力されるクロック信号の周波数が高いときは更新時間を短く、クロック信号の周波数が低いときは更新時間を長く、というように制御する。この時、周波数比較器４４は、更新時間の違いを補正してカウント値を比較する。そして周波数比較器４４は、電圧値設定回路４５を介して、電圧値を設定する信号を電源生成回路５に出力する。入力されるクロック信号の周波数の計数制度を上げるためには、更新時間は長い方がよい。しかし、更新時間を長くすると、制御回路１の電圧制御の応答性能は劣化する。周波数保持回路４２の更新時間は、周波数計数制度と電圧制御の応答性能とでトレードオフの関係となるため、システムに応じて、制御回路１の処理性能と低電力性能とをバランスよく向上させることができる。なお、上記のように入力されるクロック周波数対応して更新時間を制御することが考えられるが、システムに応じてその他の制御を行ってもよい。
【００３０】
次に、制御回路１が動作可能な最大クロック周波数を保持する最大周波数保持レジスタ４８の動作について説明する。
最大周波数保持レジスタ４８は、制御回路１が動作可能な最大クロック周波数を保持する。制御回路１へ供給される電源が最大値となるように制御されることを電圧値設定回路４５が判断した場合、周波数保持回路４２の内容を最大周波数保持レジスタ４８へ格納する。制御回路１が動作可能な最大クロック周波数は、クリティカルパス遅延に依存するため、個々のデバイスや周囲温度などの条件で変動する。Ｓ／Ｗは、この最大周波数保持レジスタ４８の内容を読み出して、制御回路１の最大動作周波数を知ることが可能となる。制御回路１の最大動作周波数を最大周波数保持レジスタ４８に保持することにより、低消費電力を実現するためのＳ／Ｗの制御、例えば周波数設定レジスタ４３の設定等を、より最適に行うことができる。
【００３１】
またさらに、外部割込み信号に基づいて供給電圧を制御する電圧値設定回路４５の動作について説明する。
電圧値設定回路４５は、通常、上記のように周波数比較器４４からの指示に従って、電圧値を設定する信号を電源生成回路５に出力する。これに加え、電圧値設定回路４５に外部割込み信号が通知されると、周波数比較器４４の指示ではなく電圧値設定回路４５自身が自発的に供給電圧値を上昇させる信号を電源生成回路５に出力する。例えば、制御回路１がスリープモードなどの低電圧（低周波数）で動作している状態から通常の高速動作へ復帰させたい場合、更新時間生成回路４７による更新時間は低周波数であることから長く設定されているため、復帰時間が大きくなってしまう。本実施の形態２の電圧値設定回路４５を用いることにより、このようなスリープモードからの復帰の際、外部割込み信号を使用して復帰時間を短縮する事が可能となる。
【００３２】
また、クロックカウンタ４１のカウント方式はグレイコードカウンタ方式とする。グレイコードカウンタ方式とは、カウンタ値の変化の前後で遷移するビット数が常に１ビットのみであるカウント方式である。
図５は、４ビットの場合におけるグレイコードカウンタ方式とバイナリカウンタ方式との比較を示す説明図である。クロックカウンタ４１は、入力されるクロック信号毎に常にカウントを変化させるため、消費する電力が大きい。消費電力は、カウント値のビット変化量に起因するため、通常のバイナリカウンタ方式よりグレイコードカウンタ方式の方が低電力である。図５の場合、遷移する合計は、バイナリカウンタ方式が２９であるのに対して、グレイコードカウンタ方式は１５である。このようにクロックカウンタにグレイコードカウンタ方式を用いることにより、低消費電力を実現することができる。
【００３３】
以上説明したように、周波数保持回路４２の更新時間を動的に変更する更新時間生成回路４７及びカウンタ更新タイマ回路４６、外部割込み信号に基づいて供給電圧を制御する電圧値設定回路４５、制御回路１が動作可能な最大クロック周波数を保持する最大周波数保持レジスタ４８を、電圧制御回路４に備えることにより、低消費電力を実現するためのより細かい制御を行うことができる。また、Ｓ／Ｗにとって一義的に決める事が困難な電圧に関する設定は、Ｓ／Ｗにより周波数設定レジスタ４３に周波数を設定すれば、上述のように電圧値設定回路４７が自動的に電源生成回路５に指示するため、面倒なＳ／Ｗ制御の設定が不要である。
【００３４】
実施の形態３．
上記実施の形態１では、ＶＣＯ回路３１の遅延量として、第２のクリティカルパス回路３１１のみを用いた場合について説明したが、本実施の形態３では、更に遅延量の微調整を行う場合について説明する。
【００３５】
図６は、本実施の形態３における制御回路のクロック生成回路内のＶＣＯ回路の構成を示す説明図である。ＶＣＯ回路３１内に微調整用の過負荷回路３１２を備え、発振停止／復帰回路３１０を設けている。その他、図１と同様の記号を付したものは、図１と同様のため、説明は省略する。
【００３６】
第２のクリティカルパス回路３１１は、実際のクリティカルパス回路２と同一の回路構成ではあるが、チップ内素子特性のばらつき程度に遅延特性が異なる可能性がある。よって、これを補正するための過負荷回路３１２をＶＣＯ回路３１内に設ける。このような過負荷回路３１２を設けることにより、チップ内素子特性のばらつきに対応した遅延量を微調整することができるため、より精度の高いクロックを生成し、制御回路１の誤作動を防止することができる。ただし、この過負荷回路３１２は非常に小さな遅延量である。
【００３７】
また、過負荷回路３１２に、少なくとも１つのＮＡＮＤゲートを設け、このＮＡＮＤゲートの入力の１つにクロック停止要求信号を入力する構成とすることにより、簡単にクロック生成回路３の生成クロックを完全停止する機能（ゲーテッドクロック）を設けることができる。
【００３８】
図６に示すように、発信停止／復帰回路３１０を設け、過負荷回路３１２のＮＡＮＤゲートに入力されるクロック停止要求信号は、ＶＣＯ回路３１が出力する信号に基づいたタイミングでフリップフロップ回路によりラッチされる構成とする。
図７は、図６の構成によりクロック停止要求信号とＶＣＯ回路３１の出力である発振クロックとのタイミングを示すタイミングチャートである。図７に示す通り、図６の構成によりクロック停止時にクロック信号にグリッジパルスが生じるのを防ぐことができ、制御回路１の誤作動を防止することができる。
【００３９】
この発振停止／復帰回路３１０を設けることにより、クロックが不要なときは生成クロックそのものを完全停止することができるため、更なる低消費電力を実現することができる。
【００４０】
実施の形態４．
上記実施の形態３では、遅延量の微調整を行う場合について説明したが、本実施の形態４では、より精度の高いクロックを生成するための調整を行う場合について説明する。
【００４１】
図８は、本実施の形態４における制御回路のクロック生成回路内のＶＣＯ回路の構成を示す説明図である。ＶＣＯ回路３１の過負荷回路３１２内に遅延制御回路３１３を備える。その他、図１と同様の記号を付したものは、図１と同様のため、説明は省略する。
【００４２】
図２において、ＸＯＲ回路３２２出力のクロック周波数が正確に２倍となるためには、ＶＣＯ回路３１のクロックのデューティは５０／５０でなくてはならない。しかし、ＶＣＯ回路３１出力のデューティは、ＣＭＯＳ回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性差に起因して５０／５０とならない場合がある。そこで、遅延制御回路３１３の遅延量を適宜変更する構成とする。図８に示すように、ＶＣＯ回路３１に備えられた過負荷回路３１２は、遅延制御回路３１３を備え、遅延量の設定変更が可能な構成とする。この遅延量は、ＶＣＯ回路３１自身の出力が“０”（ＮＭＯＳ）の場合に遅延が挿入され、ＶＣＯ回路３１の出力が“１”（ＰＭＯＳ）の場合に、遅延が挿入されないように制御される。このような遅延制御回路３１３を備えた過負荷回路３１２を設けることにより、ＶＣＯ回路３１出力のデューティを５０／５０にすることができ、より精度の高いクロックを生成し、制御回路１の誤作動を防止することができる。
【００４３】
実施の形態５．
上記実施の形態３では、チップ内素子特性のばらつきに対応した遅延量を微調整する場合について説明したが、本実施の形態５では、更に周辺温度の変化に対応した遅延量を微調整する場合について説明する。
【００４４】
図９は、本実施の形態５における制御回路のクロック生成回路内のＶＣＯ回路の構成を示す説明図である。ＶＣＯ回路３１の過負荷回路３１２内に遅延制御回路３１３を備え、周囲温度を監視する温度監視回路３１４を設けている。その他、図１と同様の記号を付したものは、図１と同様のため、説明は省略する。
【００４５】
図９において、遅延制御回路３１３は、温度監視回路３１４の指示により、遅延量を変更する。周囲温度が変化すると、制御回路１は、クリティカルパス回路２とは別の回路部分がクリティカルパスとなる場合がある。こうなると、誤動作の原因となるため、遅延制御回路３１３の遅延量を変更して、制御回路１の誤動作を防止する。このような遅延制御回路３１３を備えた過負荷回路３１２及び温度監視回路３１４を設けることにより、周辺温度の変化に対応した遅延量を微調整することができるため、より精度の高いクロックを生成し、制御回路１の誤作動を防止することができる。
【００４６】
【発明の効果】
以上のように、最大動作周波数を決定するクリティカルパス回路と、前記クリティカルパス回路と同一に構成する第２のクリティカルパス回路と、前記第２のクリティカルパス回路を備え、前記第２のクリティカルパス回路の信号遅延に基づいてリング発振信号を出力するＶＣＯ回路と、前記ＶＣＯ回路を備え、前記ＶＣＯ回路による出力信号に基づいて制御回路を動作させるクロックを生成するクロック生成回路とを備えることにより、クロックを生成するための遅延回路である第２のクリティカルパス回路がクリティカルパス回路と同一の構成であるため、動作電圧や周囲温度などの環境条件が変動しても、誤動作無く、低電力で動作することができるという効果がある。
【図面の簡単な説明】
【図１】実施の形態１における制御回路の構成を示す説明図
【図２】逓倍回路３２の構成を示す説明図
【図３】ＸＯＲ回路３２２の入力信号と出力信号の波形を示す説明図
【図４】実施の形態２における制御回路の電圧制御回路の構成を示す説明図
【図５】４ビットの場合におけるグレイコードカウンタ方式とバイナリカウンタ方式との比較を示す説明図
【図６】実施の形態３における制御回路のクロック生成回路内のＶＣＯ回路の構成を示す説明図
【図７】クロック停止要求信号とＶＣＯ回路３１の出力である発振クロックとのタイミングを示すタイミングチャート
【図８】実施の形態４における制御回路のクロック生成回路内のＶＣＯ回路の構成を示す説明図
【図９】実施の形態５における制御回路のクロック生成回路内のＶＣＯ回路の構成を示す説明図
【図１０】従来の制御回路の構成を示す説明図
【符号の説明】
１  制御回路
２  クリティカルパス回路
３  クロック生成回路
４  電圧制御回路
５  電源生成回路
３１  ＶＣＯ回路
３２  逓倍回路
３３  クロック分配回路
４１  クロックカウンタ
４２  周波数保持回路
４３  周波数設定レジスタ
４４  周波数比較器
４５  電圧値設定回路
４６  カウンタ更新タイマ回路
４７  更新時間生成回路
４８  最大周波数保持レジスタ
３１０  発振停止／復帰回路
３１１  第２のクリティカルパス回路
３１２  過負荷回路
３１３  遅延制御回路
３１４  温度監視回路
３２０  温度監視回路
３２１  位相遅延回路
３２２  ＸＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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