(57)【要約】【課題】微細化による配線間の電界集中を緩和し、信頼性の向上を図る。【解決手段】配線層Ｍ１のビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、チップ内において、最小幅、最小スペースで配置され、ビット線間には、最大で、電位差Ｖ１が与えられる。最小スペースは、ビット線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値である。この値は、デザインルール又はリソグラフィによる最小加工寸法であってもよい。配線層Ｍ１のシールド電源線ＢＬＳＨＩＥＬＤとビット線との間には、電位差Ｖ２（＞Ｖ１）が与えられるが、配線層Ｍ１において、シールド電源線ＢＬＳＨＩＥＬＤは、ビット線が最小スペースで配列される領域から十分に離れている。【選択図】　　図４
2004079857.tif 000002
【特許請求の範囲】
【請求項１】
第１配線間隔でレイアウトされる第１及び第２配線と、前記第１配線間隔よりも広い第２配線間隔でレイアウトされる第３及び第４配線とを具備し、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第３及び第４配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第２配線は、前記第２配線の幅よりも広い幅を有する第１コンタクトプラグに接続され、前記第１配線と前記第１コンタクトプラグとの間の距離は、前記第１配線間隔よりも狭いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第４配線は、前記第４配線の幅よりも広い幅を有する第２コンタクトプラグに接続され、前記第３配線と前記第２コンタクトプラグとの間の距離は、前記第２配線間隔よりも狭いことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１及び第２配線と前記第３及び第４配線とは、同一配線層に形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１及び第２配線と前記第３及び第４配線とは、異なる配線層に形成されることを特徴とする請求項１記載の半導体装置。
【請求項６】
請求項１記載の半導体装置において、さらに、メモリセルアレイを具備し、前記第１及び第２配線は、前記メモリセルアレイ内に配置される配線であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、さらに、メモリセルアレイを具備し、前記第１及び第２配線は、前記メモリセルアレイ内に配置されるビット線であることを特徴とする半導体装置。
【請求項８】
前記第１配線間隔をＳ１，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第３及び第４配線間に生じる最大の電圧をＶ２とした場合に、前記第２配線間隔Ｓ２は、Ｓ２＝（Ｖ２／Ｖ１）×Ｓ１で表されることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第１配線と前記第１コンタクトプラグとの間の距離をＳａ，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第３及び第４配線間に生じる最大の電圧をＶ２とした場合に、前記第３配線と前記第２コンタクトプラグとの間の距離Ｓｂは、Ｓｂ＝（Ｖ２／Ｖ１）×Ｓａで表されることを特徴とする請求項３記載の半導体装置。
【請求項１０】
第１配線間隔でレイアウトされる第１及び第２配線と、前記第１及び第２配線と同一配線層に形成され、前記第１配線に対して前記第１配線間隔よりも広い第２配線間隔でレイアウトされる第３配線と、前記第２配線と前記第３配線とを接続する第１トランジスタとを具備し、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第１及び第３配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きいことを特徴とする半導体装置。
【請求項１１】
第１配線間隔でレイアウトされる第１及び第２配線と、前記第１及び第２配線と同一配線層に形成される第３配線と、前記第２配線と前記第３配線とを接続する第１トランジスタとを具備し、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第１及び第３配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きく、前記第３配線は、前記第１配線に隣接しない位置にレイアウトされることを特徴とする半導体装置。
【請求項１２】
前記第２配線は、前記第２配線の直下の配線層を経由して前記第１トランジスタに接続され、前記第３配線は、前記第３配線の直下の配線層を経由して前記第１トランジスタに接続されることを特徴とする請求項１０又は１１記載の半導体装置。
【請求項１３】
請求項１０又は１１記載の半導体装置において、さらに、メモリセルアレイを具備し、前記第１及び第２配線は、前記メモリセルアレイ内に配置される配線であることを特徴とする半導体装置。
【請求項１４】
請求項１０又は１１記載の半導体装置において、さらに、メモリセルアレイを具備し、前記第１及び第２配線は、前記メモリセルアレイ内に配置されるビット線であることを特徴とする半導体装置。
【請求項１５】
前記第３配線は、読み出し動作時に、前記第２配線に所定電位を与えるための配線であることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第３配線は、前記第２配線をセンスアンプに接続するための配線であることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
消去動作時に、前記トランジスタは、オフ状態となり、前記第１及び第２配線は、消去電位となり、前記第３配線は、電源電位となることを特徴とする請求項１４記載の半導体装置。
【請求項１８】
前記第１配線間隔をＳ１，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第１及び第３配線間に生じる最大の電圧をＶ２とした場合に、前記第２配線間隔Ｓ２は、Ｓ２＝（Ｖ２／Ｖ１）×Ｓ１で表されることを特徴とする請求項１０記載の半導体装置。
【請求項１９】
前記第２配線は、前記第２配線の幅よりも広い幅を有する第１コンタクトプラグに接続され、前記第１配線と前記第１コンタクトプラグとの間の距離は、前記第１配線間隔よりも狭いことを特徴とする請求項１０記載の半導体装置。
【請求項２０】
前記第３配線は、前記第３配線の幅よりも広い幅を有する第２コンタクトプラグに接続され、前記第１配線と前記第２コンタクトプラグとの間の距離は、前記第２配線間隔よりも狭いことを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記第１配線と前記第１コンタクトプラグとの間の距離をＳａ，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第１及び第３配線間に生じる最大の電圧をＶ２とした場合に、前記第１配線と前記第２コンタクトプラグとの間の距離Ｓｂは、Ｓｂ＝（Ｖ２／Ｖ１）×Ｓａで表されることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
請求項１０記載の半導体装置において、さらに、前記第１配線に接続される第２トランジスタを具備し、前記第１及び第２トランジスタは、前記第１及び第２配線が延びる方向に並んで配置されることを特徴とする半導体装置。
【請求項２３】
前記第２トランジスタは、前記第１配線と前記第３配線との間に接続されることを特徴とする請求項２２記載の半導体装置。
【請求項２４】
請求項１１記載の半導体装置において、さらに、前記第１又は第２配線に隣接して配置される第４配線を具備し、前記第４配線は、フローティング状態に設定されるダミー配線であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧がかかる配線間の電界を弱めるための配線レイアウトに関し、特に、不揮発性半導体メモリのビット線に適用される。
【０００２】
【従来の技術】
まず、本発明の従来の技術について、不揮発性半導体メモリの一種であるＮＡＮＤ型フラッシュメモリを例に説明する。
【０００３】
図９は、ＮＡＮＤ型フラッシュメモリのセルアレイ部の一例を示している。　この例では、説明を簡単にするため、１つのＮＡＮＤブロック（消去単位）についてのみ図示している。
【０００４】
ＮＡＮＤ型フラッシュメモリは、電気的に書き換え可能な不揮発性半導体メモリの一種である。ＮＡＮＤブロックは、消去単位を表し、ＮＡＮＤブロック内のメモリセルのデータは、同時に消去される。ＮＡＮＤブロックは、複数のＮＡＮＤセルユニット１を有し、これら複数のＮＡＮＤセルユニット１は、例えば、１つのセルＰウェル領域ＣＰＷＥＬＬ内に配置される。
【０００５】
ＮＡＮＤセルユニットは、直列接続される複数のメモリセル２からなるＮＡＮＤ列と、このＮＡＮＤ列の両端にそれぞれ１つずつ接続されるセレクトゲートトランジスタ３とから構成される。ＮＡＮＤ列の一端に接続されるセレクトゲートトランジスタ３は、共通ソース線ＣＥＬＳＲＣに接続され、ＮＡＮＤ列の他端に接続されるセレクトゲートトランジスタ３は、ビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏに接続される。
【０００６】
ワード線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、ＮＡＮＤセルユニット１内のメモリセル２に接続され、メモリセル２のコントロールゲート電極として機能している。セレクトゲート線ＳＧＳ，ＳＧＤは、ＮＡＮＤセルユニット１内のセレクトゲートトランジスタ３に接続され、セレクトゲートトランジスタ３のゲート電極として機能している。
【０００７】
本例では、１つのセンスアンプ（Ｓ／Ａ）４には、選択回路５Ａを経由して、２本のビット線ＢＬｉｅ，ＢＬｉｏ（ｉ＝１，２，・・・ｎ）が接続されるセルアレイ構造を採用している。また、２本のビット線ＢＬｉｅ，ＢＬｉｏは、選択回路５Ｂを経由して、シールド電源線ＢＬＳＨＩＥＬＤに接続される。この構造によれば、読み出し時に、いわゆるシールドビット線読み出し手法を適用できる。
【０００８】
即ち、制御信号ＢＬＳｅが“Ｈ”、制御信号ＢＬＳｏが“Ｌ”のとき、ＮチャネルＭＯＳトランジスタ６Ａがオン状態となるため、偶数番目のビット線ＢＬｉｅがセンスアンプ４に電気的に接続される。この時、制御信号ＢＩＡＳｅは、“Ｌ”、制御信号ＢＩＡＳｏは、“Ｈ”になっているため、ＮチャネルＭＯＳトランジスタ７Ｂは、オン状態であり、奇数番目のビット線ＢＬｉｏには、シールド電位ＶＳＨＩＥＬＤ（例えば、０Ｖ）が供給されている。
【０００９】
また、制御信号ＢＬＳｅが“Ｌ”、制御信号ＢＬＳｏが“Ｈ”のとき、ＮチャネルＭＯＳトランジスタ７Ａがオン状態となるため、奇数番目のビット線ＢＬｉｏがセンスアンプ４に電気的に接続される。この時、制御信号ＢＩＡＳｅは、“Ｈ”、制御信号ＢＩＡＳｏは、“Ｌ”になっているため、ＮチャネルＭＯＳトランジスタ６Ｂは、オン状態であり、偶数番目のビット線ＢＬｉｅには、シールド電位ＶＳＨＩＥＬＤ（例えば、０Ｖ）が供給されている。
【００１０】
なお、偶数及び奇数に関しては、左端のビット線を先頭に、０から数え始めたときのビット線の順番に従うものとする。
【００１１】
ここで、選択回路５Ａ，５Ｂ内のＮチャネルＭＯＳトランジスタ６Ａ，６Ｂ，７Ａ，７Ｂは、消去時に、全てのビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏが高電位（消去電位）になることから、高耐圧ＭＯＳトランジスタにより構成される。
【００１２】
ＮＡＮＤ型フラッシュメモリでは、書き込み動作と消去動作において、フローティングゲート電極に対し、ＦＮトンネル電流による電荷の注入／排出が実行される。
【００１３】
書き込み時には、例えば、選択されたワード線ＷＬｊに、２０Ｖ、セルＰウェル領域（メモリセルのチャネル）ＣＰＷＥＬＬに、０Ｖが与えられ、消去時には、例えば、選択されたＮＡＮＤブロック内のワード線ＷＬ０，ＷＬ１，・・・ＷＬ１５に、０Ｖ、セルＰウェル領域（メモリセルのチャネル）ＣＰＷＥＬＬに、２０Ｖが与えられる。
【００１４】
消去時においては、実際は、全てのビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏは、フローティング状態となっている。
【００１５】
しかし、セルＰウェル領域ＣＰＷＥＬＬに２０Ｖが与えられると、セルＰウェル領域ＣＰＷＥＬＬとビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏとの間には、フォワードバイアスのダイオード（セルＰウェル領域＋Ｎ型拡散層）が接続された形となる。その結果、ビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏも、２０Ｖ程度に充電される。
【００１６】
このように、書き込み動作又は消去動作においては、選択されたワード線ＷＬｊ又は全てのビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏが２０Ｖ程度になる。従って、これらの配線と他の配線との間の電位差が大きくなると、配線間において絶縁破壊が発生し、配線ショートの問題が発生する。
【００１７】
特に、近年では、セルアレイの微細化が進み、配線間のデザインルールが非常に狭くなっている。従って、セルアレイ部及びその近傍においては、高電界による配線ショートが発生する可能性が高くなっており、信頼性を確保する上で、この問題は、避けて通れないものとなっている。
【００１８】
以下、不揮発性半導体メモリのビット線を例に、この問題について詳細に説明する。
【００１９】
図１０は、図９の領域Ｂで示す部分の配線レイアウトを示している。図１１は、図１０のレイアウトをそのままのイメージで回路図に置き換えたものである。
ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、メモリチップ内において、メタル配線Ｍ１として、最小幅、最小スペースでレイアウトされる。
【００２０】
ここで、最小幅とは、リソグラフィによる加工技術により決まる最小幅のことであり、最小スペースとは、リソグラフィによる加工技術に影響を受けるが、原則として、配線間に電圧（電位差）Ｖ１が生じたときに、絶縁破壊による配線ショートが生じない最小のスペースＳ１のことである。
【００２１】
ビット線ＢＬ１ｅ，ＢＬ２ｅは、それぞれ、Ｖ１コンタクトプラグ、メタル配線Ｍ０及びＣＳコンタクトプラグを経由して、ＮチャネルＭＯＳトランジスタ６ＢのＮ型ドレイン拡散層に接続される。ビット線ＢＬ１ｏ，ＢＬ２ｏは、それぞれ、Ｖ１コンタクトプラグ、メタル配線Ｍ０及びＣＳコンタクトプラグを経由して、ＮチャネルＭＯＳトランジスタ７ＢのＮ型ドレイン拡散層に接続される。
【００２２】
シールド電源線ＢＬＳＨＩＥＬＤは、Ｖ１コンタクトプラグ、メタル配線Ｍ０及びＣＳコンタクトプラグを経由して、ＮチャネルＭＯＳトランジスタ６Ｂ，７ＢのＮ型ソース拡散層に接続される。
【００２３】
なお、メタル配線Ｍ０は、シリコン基板（Ｎ型拡散層など）Ｓｉに、他のメタル配線を経由することなく、ＣＳコンタクトプラグを用いて直接接続される最下層のメタル配線のことであり、メタル配線Ｍ１は、メタル配線Ｍ０の１つ上のメタル配線のことである。
【００２４】
ＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂのゲート電極は、例えば、不純物を含む導電性のポリシリコン膜から構成される。
【００２５】
本例の配線レイアウトでは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが、最小幅及び最小スペースでレイアウトされるため、コンタクト部（Ｖ１コンタクトプラグの上部）において、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏに、フリンジが付けられていない。また、Ｖ１コンタクトプラグのサイズは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの幅よりも大きくなっている。
【００２６】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとＶ１コンタクトプラグとの間のスペースは、配線間の絶縁破壊が生じない最小スペースよりもさらに狭くなる。
【００２７】
具体的には、図１０及び図１１の例では、領域Ｘ１において、ビット線ＢＬ１ｏとＶ１コンタクトプラグとの間のスペースが最小スペースよりも狭くなる。また、領域Ｘ２において、シールド電源線ＢＬＳＨＩＥＬＤとＶ１コンタクトプラグとの間のスペースが最小スペースよりも狭くなる。
【００２８】
その結果、その狭くなった部分において電界集中による絶縁破壊が生じ、不揮発性半導体メモリの信頼性を確保できなくなる。
【００２９】
また、本例の配線レイアウトでは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが、最小幅及び最小スペースでレイアウトされると共に、シールド電源線ＢＬＳＨＩＥＬＤとビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとの間のスペースも、最小スペースに設定される。
【００３０】
しかし、この最小スペースは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ間にかかる電圧Ｖ１に基づいて決定される。つまり、シールド電源線ＢＬＳＨＩＥＬＤとビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとの間には、電圧Ｖ１よりも大きな電圧が加わる場合もある。
【００３１】
この場合、シールド電源線ＢＬＳＨＩＥＬＤとビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとの間で電界集中による配線ショートが生じ、不揮発性半導体メモリの信頼性を確保できなくなる。
【００３２】
図１２は、消去時における信号波形図を示している。
時刻ｔ１から時刻ｔ３において、セルＰウェル領域ＣＰＷＥＬＬには、消去電圧として、２０Ｖが与えられる。
【００３３】
この時、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、約２０Ｖ、具体的には、２０Ｖ−Ｖｆ（Ｖｆは、セルＰウェル領域とＮ型拡散層との間のフォワードバイアス電圧）に充電される。一方、シールド電源線ＢＬＳＨＩＥＬＤは、時刻ｔ１から時刻ｔ３において、Ｖｃｃ（例えば、約３Ｖ）に充電される。
【００３４】
従って、消去時、例えば、図１０のビット線ＢＬ１ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間には、２０Ｖ−Ｖｃｃ程度の電位差が生じる。
【００３５】
特に、領域Ｘ１，Ｘ２においては、ビット線ＢＬ１ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間のスペースは、最小スペースよりも狭くなっている。また、リソグラフィ時におけるコンタクトホールや配線の合わせずれや、加工形状のばらつきなどを考慮すると、ビット線ＢＬ１ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間のスペースは、さらに狭くなる可能性も否めない。
【００３６】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間で電界集中による配線ショートが発生する可能性は、非常に大きい。
【００３７】
なお、配線ショートが生じると、消去動作に際して、例えば、電荷が、セルＰウェル領域からビット線ＢＬ１ｏ、さらには、シールド電源線ＢＬＳＨＩＥＬＤにリークすることになり、十分に大きな消去電圧を、セルＰウェル領域に印加することができなくなる。
【００３８】
その結果、消去動作不良が生じ、不揮発性半導体メモリの信頼性を低下させる原因となる。
【００３９】
【発明が解決しようとする課題】
このように、従来は、素子の微細化に伴い、デザインルールが非常に小さくなると、高電圧がかかる配線間においてショートが生じる可能性が大きくなる、という問題があった。
【００４０】
本発明は、このような問題を解決するためになされたもので、その目的は、高電圧がかかる配線間の電界を弱めるための配線レイアウトを提案することにより、半導体装置の高電圧動作に関して、信頼性の向上を図ることにある。
【００４１】
【課題を解決するための手段】
本発明の半導体装置は、第１配線間隔でレイアウトされる第１及び第２配線と、前記第１配線間隔よりも広い第２配線間隔でレイアウトされる第３及び第４配線とを備え、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第３及び第４配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きい。
【００４２】
前記第２配線は、前記第２配線の幅よりも広い幅を有する第１コンタクトプラグに接続され、前記第１配線と前記第１コンタクトプラグとの間の距離は、前記第１配線間隔よりも狭い。
【００４３】
前記第４配線は、前記第４配線の幅よりも広い幅を有する第２コンタクトプラグに接続され、前記第３配線と前記第２コンタクトプラグとの間の距離は、前記第２配線間隔よりも狭い。
【００４４】
前記第１及び第２配線と前記第３及び第４配線とは、同一配線層に形成されていてもよいし、異なる配線層に形成されていてもよい。
【００４５】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置される配線である。
【００４６】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置されるビット線である。
【００４７】
前記第１配線間隔をＳ１，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第３及び第４配線間に生じる最大の電圧をＶ２とした場合に、前記第２配線間隔Ｓ２は、Ｓ２＝（Ｖ２／Ｖ１）×Ｓ１で表される。
【００４８】
前記第１配線と前記第１コンタクトプラグとの間の距離をＳａ，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第３及び第４配線間に生じる最大の電圧をＶ２とした場合に、前記第３配線と前記第２コンタクトプラグとの間の距離Ｓｂは、Ｓｂ＝（Ｖ２／Ｖ１）×Ｓａで表される。
【００４９】
本発明の半導体装置は、第１配線間隔でレイアウトされる第１及び第２配線と、前記第１及び第２配線と同一配線層に形成され、前記第１配線に対して前記第１配線間隔よりも広い第２配線間隔でレイアウトされる第３配線と、前記第２配線と前記第３配線とを接続する第１トランジスタとを備え、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第１及び第３配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きい。
【００５０】
本発明の半導体装置は、第１配線間隔でレイアウトされる第１及び第２配線と、前記第１及び第２配線と同一配線層に形成される第３配線と、前記第２配線と前記第３配線とを接続する第１トランジスタとを備え、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第１及び第３配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きく、前記第３配線は、前記第１配線に隣接しない位置にレイアウトされる。
【００５１】
前記第２配線は、前記第２配線の直下の配線層を経由して前記第１トランジスタに接続され、前記第３配線は、前記第３配線の直下の配線層を経由して前記第１トランジスタに接続される。
【００５２】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置される配線である。
【００５３】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置されるビット線である。
【００５４】
前記第３配線は、読み出し動作時に、前記第２配線に所定電位を与えるための配線であってもよいし、前記第２配線をセンスアンプに接続するための配線であってもよい。
【００５５】
消去動作時に、前記トランジスタは、オフ状態となり、前記第１及び第２配線は、消去電位となり、前記第３配線は、電源電位となる。
【００５６】
前記第１配線間隔をＳ１，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第１及び第３配線間に生じる最大の電圧をＶ２とした場合に、前記第２配線間隔Ｓ２は、Ｓ２＝（Ｖ２／Ｖ１）×Ｓ１で表される。
【００５７】
前記第２配線は、前記第２配線の幅よりも広い幅を有する第１コンタクトプラグに接続され、前記第１配線と前記第１コンタクトプラグとの間の距離は、前記第１配線間隔よりも狭い。
【００５８】
前記第３配線は、前記第３配線の幅よりも広い幅を有する第２コンタクトプラグに接続され、前記第１配線と前記第２コンタクトプラグとの間の距離は、前記第２配線間隔よりも狭い。
【００５９】
前記第１配線と前記第１コンタクトプラグとの間の距離をＳａ，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第１及び第３配線間に生じる最大の電圧をＶ２とした場合に、前記第１配線と前記第２コンタクトプラグとの間の距離Ｓｂは、Ｓｂ＝（Ｖ２／Ｖ１）×Ｓａで表される。
【００６０】
本発明の半導体装置は、さらに、前記第１配線に接続される第２トランジスタを備え、前記第１及び第２トランジスタは、前記第１及び第２配線が延びる方向に並んで配置される。
【００６１】
前記第２トランジスタは、前記第１配線と前記第３配線との間に接続される。
【００６２】
本発明の半導体装置は、さらに、前記第３配線に隣接して配置される第４配線を備え、前記第２トランジスタは、前記第３配線と前記第４配線との間に配置される。
【００６３】
本発明の半導体装置は、さらに、前記第１又は第２配線に隣接して配置される第４配線を備え、前記第４配線は、フローティング状態に設定されるダミー配線である。
【００６４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００６５】
１．　概念
（１）　　第１概念
図１は、本発明の第１概念を示す図である。
第１及び第２配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ１がかかるものとする。また、第１及び第２配線のスペースＳ１は、少なくとも第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。
【００６６】
この値は、第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない最小値となる場合もあるし、リソグラフィによる加工技術により制限される場合もある。
【００６７】
ここでは、この最小値は、リソグラフィによる最小加工寸法又はデザインルール（０．１２μｍ未満の値）に等しいものとする。つまり、スペースＳ１は、第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない最小値と定義する。
【００６８】
一方、第３及び第４配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ２（＞Ｖ１）がかかるものとする。第３及び第４配線は、第１及び第２配線と同じ配線層に形成されていてもよいし、また、異なる配線層に形成されていてもよい。
【００６９】
この場合、第３及び第４配線のスペースＳ２は、スペースＳ１よりも大きな値、具体的には、少なくとも第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。具体的には、スペースＳ２は、第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない最小値又はそれ以上の値に設定される。
【００７０】
（２）　　第２概念
図２は、本発明の第２概念を示す図である。
第１及び第２配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ１がかかるものとする。また、第１及び第２配線のスペースは、デザインルール（例えば、０．１２μｍ未満の値）又はリソグラフィによる最小加工寸法に設定される。
【００７１】
第２の概念では、コンタクトプラグのサイズが第２配線の幅よりも大きいものと仮定する。この場合、第１配線とコンタクトプラグとの間のスペースＳａは、第１配線と第２配線との間のスペース（デザインルール又は最小加工寸法）よりも狭くなる。
【００７２】
第２の概念では、第１配線とコンタクトプラグとの間のスペースＳａは、少なくとも第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。具体的には、スペースＳａは、第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない最小値に設定される。
【００７３】
一方、第３及び第４配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ２（＞Ｖ１）がかかるものとする。第３及び第４配線は、第１及び第２配線と同じ配線層に形成されていてもよいし、また、異なる配線層に形成されていてもよい。
【００７４】
この場合、第３配線とコンタクトプラグとの間のスペースＳｂは、スペースＳａよりも大きな値、つまり、少なくとも第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。具体的には、スペースＳｂは、第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない最小値又はそれ以上の値に設定される。
【００７５】
（３）　　第３概念
図３は、本発明の第３概念を示す図である。
第１及び第２配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ１がかかるものとする。また、第１及び第２配線のスペースＳ１は、少なくとも第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。この値は、例えば、リソグラフィによる最小加工寸法又はデザインルール（０．１２μｍ未満の値）に等しい。
【００７６】
一方、第３配線は、第１及び第２配線と同一配線層に形成され、第１及び第３配線間には、最大で、電位差Ｖ２（＞Ｖ１）がかかるものとする。この場合、第１及び第３配線のスペースＳ２は、スペースＳ１よりも大きな値、具体的には、少なくとも第１及び第３配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない最小値又はそれ以上の値に設定される。
【００７７】
なお、第２配線と第３配線は、高耐圧ＭＯＳトランジスタによって、互いに接続されている。
【００７８】
（４）　　数値例
第１概念は、第１及び第２配線間のスペースＳ１が決まっている場合に、第３及び第４配線間のスペースＳ２を決定するレイアウト手法に関する。第３概念は、第１及び第２配線間のスペースＳ１が決まっている場合に、第１及び第３配線間のスペースＳ２を決定するレイアウト手法に関する。
【００７９】
第１及び第３概念では、スペースＳ１とスペースＳ２との間には、Ｅ（電界）＝Ｖ１／Ｓ１＝Ｖ２／Ｓ２なる関係が成り立つ。
【００８０】
また、第２概念は、第１配線とコンタクトプラグとの間のスペースＳａが決まっている場合に、第３配線とコンタクトプラグとの間のスペースＳｂを決定するレイアウト手法に関する。
【００８１】
第２概念では、スペースＳａとスペースＳｂとの間には、Ｅ（電界）＝Ｖ１／Ｓａ＝Ｖ２／Ｓｂなる関係が成り立つ。
【００８２】
この関係を基にして、Ｓ１，Ｓ２，Ｓａ，Ｓｂの値をシミュレーションすることができる。
【００８３】
例えば、Ｖ１を、３．６Ｖに固定し、かつ、Ｖ２を、２０Ｖに固定すると、Ｓ１が０．１μｍのとき、Ｓ２は、０．５６μｍとなる。また、Ｓ１が０．０９μｍのときは、Ｓ２は、０．５０μｍとなり、Ｓ１が０．０５μｍのときは、Ｓ２は、０．２８μｍとなり、Ｓ１が０．０３μｍのときは、Ｓ２は、０．１６７μｍとなり、Ｓ１が０．０２５μｍのときは、Ｓ２は、０．１４μｍとなる。
【００８４】
なお、これらの数値Ｓ１，Ｓ２，Ｓａ，Ｓｂは、実際には、配線加工後の配線間隔等を意味する。一方、配線加工時には、マスクの合わせずれなどの不確定要素が混入する。即ち、配線加工前の設計（デザイン）上の配線間隔等（レイアウトパターン作成時のサイズ）Ｓ１’，Ｓ２’，Ｓａ’，Ｓｂ’と、配線加工後の配線間隔等との間には、いくらかの変換差が存在する。
【００８５】
従って、設計上の配線間隔等Ｓ１’，Ｓ２’，Ｓａ’，Ｓｂ’は、この変換差を考慮して決定される。
【００８６】
（５）　　まとめ
このように、チップ内において最も狭いスペースＳ１，Ｓａとなる第１及び第２配線間に生じる最大の電位差Ｖ１、並びに、第３及び第４配線間又は第１及び第３配線間に生じる最大の電位差Ｖ２に基づいて、第３及び第４配線間のスペースＳ２又は第１及び第３配線間のスペースＳｂの値を決定している。
【００８７】
これにより、高電圧Ｖ２がかかる第３及び第４配線又は第１及び第３配線のレイアウトを容易に行えると共に、半導体装置の高電圧動作に関して、信頼性の向上を図ることができる。
【００８８】
２．　実施の形態
以下、具体的に、本発明の実施の形態について説明する。
【００８９】
（１）　　第１例
図４は、本発明の実施の形態に関わる配線レイアウトを示している。図５は、図４のレイアウトをそのままのイメージで回路図に置き換えたものである。
図４のレイアウトは、図９の領域Ｂの部分に相当し、図１０の従来のレイアウトを改良した形となっている。
【００９０】
選択回路としてのＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂは、シールド電位ＶＳＨＩＥＬＤを与えるビット線を選択する機能を有すると共に、消去動作において、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの電位（約２０Ｖ）がシールド電源線ＢＬＳＨＩＥＬＤに伝わるのを防止する機能を有する。
【００９１】
消去動作において、セルＰウェル領域ＣＰＷＥＬＬからビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏに電荷が充電されることを防止するのは、非常に困難なことである。一方、消去動作において、シールド電源線ＢＬＳＨＩＥＬＤは、電源電位Ｖｃｃ（例えば、３Ｖ）程度に充電される。
【００９２】
従って、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）とシールド電源線ＢＬＳＨＩＥＬＤ（Ｖ１コンタクトプラグを含む）との間の電界を弱めるには、両者の距離を十分に離せばよい。理想的には、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとが、配線の幅方向において互いに隣接しないようにすればよい。
【００９３】
そのために、本例では、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ及びシールド電源線ＢＬＳＨＩＥＬＤの直下に配置されるメタル配線Ｍ０を大いに利用する。
【００９４】
図９から明らかなように、シールド電源線ＢＬＳＨＩＥＬＤ側の全ての選択回路５Ｂ（ＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂ）は、シールド電源線ＢＬＳＨＩＥＬＤに共通に接続される。
【００９５】
そこで、本例では、複数（例えば、２つ）の選択回路５Ｂ内のＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂのソースを、メタル配線Ｍ０で共通接続し、このメタル配線Ｍ０を、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが存在しない領域まで引き伸ばす。
【００９６】
そして、そのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが存在しない領域において、メタル配線Ｍ０とシールド電源線ＢＬＳＨＩＥＬＤ（メタル配線Ｍ１）とを、Ｖ１コンタクトプラグにより接続する。
【００９７】
これにより、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）とシールド電源線ＢＬＳＨＩＥＬＤ（Ｖ１コンタクトプラグを含む）とが、配線の幅方向において互いに隣接しない配線レイアウトを実現できる。
【００９８】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとは、同一配線層で、必要以上に近づくことがなく、半導体装置の高電圧動作に関して、信頼性の向上を図ることができる。
【００９９】
なお、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂとを接続するために設けられる中間層としてのメタル配線Ｍ０と、シールド電源線ＢＬＳＨＩＥＬＤとＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂとを接続するために設けられる中間層としてのメタル配線Ｍ０とに関しても、絶縁破壊による配線ショートを防止するのに十分な距離を空けて、配置する必要がある。
【０１００】
（２）　　第２例
図６は、本発明の実施の形態に関わる配線レイアウトを示している。図７は、図６のレイアウトをそのままのイメージで回路図に置き換えたものである。
図６のレイアウトは、図９の領域Ａの部分に相当する。
【０１０１】
選択回路としてのＮチャネルＭＯＳトランジスタ６Ａ，７Ａは、センスアンプＳ／Ａに接続するビット線を選択する機能を有すると共に、消去動作において、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの電位（約２０Ｖ）がセンスアンプＳ／Ａに伝わるのを防止する機能を有する。
【０１０２】
消去動作において、セルＰウェル領域ＣＰＷＥＬＬからビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏに電荷が充電されることを防止するのは、非常に困難なことである。一方、消去動作において、選択回路としてのＮチャネルＭＯＳトランジスタ６Ａ，７Ａのゲート電位ＢＬＳｅ，ＢＬＳｏは、電源電位Ｖｃｃ（例えば、３Ｖ）に設定され、センスアンプＳ／Ａ側の分岐前のビット線ＢＬ１，ＢＬ２の電位は、Ｖｃｃ−Ｖｔ（Ｖｔは、ＭＯＳトランジスタの閾値電圧）程度になる。
【０１０３】
従って、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）とビット線ＢＬ１，ＢＬ２（Ｖ１コンタクトプラグを含む）との間の電界を弱めるには、両者の距離を十分に離せばよい。そのために、本例では、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ及びビット線ＢＬ１，ＢＬ２の直下に配置されるメタル配線Ｍ０を大いに利用する。
【０１０４】
図９から明らかなように、ビット線ＢＬ１，ＢＬ２側の配線レイアウトに関しては、シールド電源線ＢＬＳＨＩＥＬＤ側の配線レイアウトとは異なり、選択回路５Ａ（ＮチャネルＭＯＳトランジスタ６Ａ，７Ａ）は、個別に、センスアンプＳ／Ａに接続しなければならない。このため、本例では、複数の選択回路５Ａ内のＮチャネルＭＯＳトランジスタ６Ａ，７Ａのソースを、メタル配線Ｍ０で共通接続するということができない。
【０１０５】
そこで、本例では、選択回路５Ａ毎に、ＮチャネルＭＯＳトランジスタ６Ａ，７Ａに接続されるメタル配線Ｍ０を、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが疎に配置される領域まで、引き伸ばす。
【０１０６】
そして、そのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが疎になる領域において、メタル配線Ｍ０とビット線ＢＬ１，ＢＬ２（メタル配線Ｍ１）とを、Ｖ１コンタクトプラグにより接続する。
【０１０７】
なお、ＮチャネルＭＯＳトランジスタ６Ａ，７Ａに接続されるメタル配線Ｍ０を、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが存在しなくなる領域まで、引き伸ばせれば、さらに良い。
【０１０８】
これにより、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）と分岐前のビット線ＢＬ１，ＢＬ２（Ｖ１コンタクトプラグを含む）とが、配線の幅方向において互いに隣接しない配線レイアウトを実現できる。
【０１０９】
また、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏと分岐前のビット線ＢＬ１，ＢＬ２とが、配線の幅方向において互いに隣接する場合であっても、図６及び図７の領域Ｘ４に示されるように、その両者のスペースは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ同士のスペースに比べて、十分に広くなっている。
【０１１０】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏと分岐前のビット線ＢＬ１，ＢＬ２とは、同一配線層で、必要以上に近づくことがなく、半導体装置の高電圧動作に関して、配線間の電界の緩和及び信頼性の向上を図ることができる。
【０１１１】
また、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏと分岐前のビット線ＢＬ１，ＢＬ２とが、絶縁破壊によりショートすることがないため、センスアンプＳ／Ａ内のＭＯＳトランジスタに高電圧がかかることがなく、そのＭＯＳトランジスタのゲート破壊やジャンクション破壊を防止できる。
【０１１２】
なお、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとＮチャネルＭＯＳトランジスタ６Ａ，７Ａとを接続するために設けられる中間層としてのメタル配線Ｍ０と、分岐前のビット線ＢＬ１，ＢＬ２とＮチャネルＭＯＳトランジスタ６Ａ，７Ａとを接続するために設けられる中間層としてのメタル配線Ｍ０とに関しても、絶縁破壊による配線ショートを防止するのに十分な距離を空けて、配置する必要がある。
【０１１３】
（３）　　第３例
図８は、本発明の実施の形態に関わる配線レイアウトを示している。
この配線レイアウトは、図４の配線レイアウトを改良したものである。
【０１１４】
図４の例では、同一の配線層Ｍ１に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間の電界を弱めるために、配線層Ｍ０を用いて、両者を十分に引き離すレイアウトにした。これによって、配線間隔の極端に狭い場所をなくし、絶縁破壊による配線間ショートを防止するという目的を達成できた。
【０１１５】
しかし、図４の例では、配線幅及び配線間隔が狭い場所におけるパターンの疎密の程度が激しくなるため、配線層Ｍ１のリソグラフィ及び加工面に関しては、最適ということができない。
【０１１６】
そこで、本例では、配線層Ｍ１に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの周辺の空き領域に、ダミーパターン（ダミー配線）ＤＵＭＭＹを配置する。
【０１１７】
なお、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとダミーパターンＤＵＭＭＹとの間隔は、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ同士の間隔と同じであっても、又は、それよりも広くてもよい。
【０１１８】
このように、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの周辺の空き領域に、ダミーパターンＤＵＭＭＹを配置すれば、配線層Ｍ１のリソグラフィ及び加工に関して、良好な結果を得ることができる。
【０１１９】
図８の例では、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの周辺の空き領域に、２本のダミーパターンＤＵＭＭＹが配置されている。これらダミーパターンＤＵＭＭＹは、フローティング状態であり、かつ、電位が与えられることもない。
【０１２０】
このように、本例によれば、配線間に生じる電界を緩和するという本来の目的を達成しつつ、配線加工の面においても、加工精度に優れた配線レイアウトを実現できる。
【０１２１】
３．　その他
本発明に関しては、主として、ＮＡＮＤ型フラッシュメモリを例にして説明したが、本発明は、ＮＡＮＤ型フラッシュメモリ以外の不揮発性半導体メモリにも適用できる。
【０１２２】
また、実施の形態では、高電圧が与えられるビット線を例に説明したが、本発明は、ビット線以外の配線、例えば、ワード線や、通常の配線などに適用することもできる。
【０１２３】
さらに、本発明は、不揮発性半導体メモリ以外の半導体メモリや、ロジックＬＳＩなどの半導体装置にも適用できる。
【０１２４】
【発明の効果】
以上、説明したように、本発明の半導体装置によれば、高電圧がかかる配線間の電界を弱めるための新規な配線レイアウトにより、半導体装置の高電圧動作に関して、信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１概念を示す図。
【図２】本発明の第２概念を示す図。
【図３】本発明の第３概念を示す図。
【図４】本発明の実施の形態に関わる配線レイアウトを示す平面図。
【図５】図４のレイアウトをそのままのイメージで置き換えた回路図。
【図６】本発明の実施の形態に関わる配線レイアウトを示す平面図。
【図７】図６のレイアウトをそのままのイメージで置き換えた回路図。
【図８】本発明の実施の形態に関わる配線レイアウトを示す平面図。
【図９】ＮＡＮＤ型フラッシュメモリのセルアレイ部を示す回路図。
【図１０】従来の配線レイアウトを示す平面図。
【図１１】図１０のレイアウトをそのままのイメージで置き換えた回路図。
【図１２】消去動作のタイミングを示す動作波形図。
【符号の説明】
１　　　　　　　　　　　　　：ＮＡＮＤセルユニット、
２　　　　　　　　　　　　　：メモリセル、
３　　　　　　　　　　　　　：セレクトゲートトランジスタ、
４　　　　　　　　　　　　　：センスアンプ、
５Ａ，５Ｂ　　　　　　　　　　：選択回路、
６Ａ，６Ｂ，７Ａ，７Ｂ　　　　：ＮチャネルＭＯＳトランジスタ。
【図１】
2004079857.tif 000003
【図２】
2004079857.tif 000004
【図３】
2004079857.tif 000005
【図４】
2004079857.tif 000006
【図５】
2004079857.tif 000007
【図６】
2004079857.tif 000008
【図７】
2004079857.tif 000009
【図８】
2004079857.tif 000010
【図９】
2004079857.tif 000011
【図１０】
2004079857.tif 000012
【図１１】
2004079857.tif 000013
【図１２】
2004079857.tif 000014