(57)【要約】【課題】下層配線と接続されたプラグ上の絶縁膜が薄膜化すると共に、配線間に意図せぬ導通部分が発生し、半導体装置の歩留りが低下する。【解決手段】導電性を有する材料に接続された導電性を有するプラグ１０４部上に、プラズマ密度とイオンエネルギーをそれぞれ独立に制御できる２つ以上の交流電源を備え、かつ反応ガスに希ガスを添加した混合ガスを供給するプラズマＣＶＤ法を用いて絶縁膜１０５を堆積する際に、堆積する粒子の入射量を抑制する。その結果、プラグ１０４上の絶縁膜１０５にプラズマ粒子が集中せず、局所的な薄膜化を防止することが出来る。よって、ダマシン配線間での意図せぬ導通部分が発生しにくく、高い歩留りを持つ半導体装置の製造方法を提供する。【選択図】  図１
2004165420.tif 000002
【特許請求の範囲】
【請求項１】
導電性を有する材料上に第１絶縁膜を堆積する工程と、
前記第１絶縁膜内にホールを形成する工程と、
前記ホール内に第１導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去し、プラグを形成する工程と、
前記第１絶縁膜表面、及び前記プラグ上に第２絶縁膜を堆積する工程とを備え、
プラズマＣＶＤ法を用いて前記第２絶縁膜を堆積する際に、堆積する粒子の入射量を抑制することを特徴とする、半導体装置の製造方法。
【請求項２】
導電性を有する材料上に第１絶縁膜を堆積する工程と、
前記第１絶縁膜内にホールを形成する工程と、
前記ホール内に第１導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去し、プラグを形成する工程と、
前記第１絶縁膜表面、及び前記プラグ上に第２絶縁膜を堆積する工程と、
前記第２絶縁膜内に第１の溝と第２の溝を形成する工程と、
前記第１の溝及び前記第２の溝中に第２導電膜を堆積し、配線構造を形成する工程において、
前記第１の溝、又は第２の溝の少なくとも一方は、前記プラグと結合しており、
プラズマＣＶＤ法を用いて前記第２絶縁膜を堆積する際に、堆積する粒子の入射量を抑制することを特徴とする、半導体装置の製造方法。
【請求項３】
前記堆積する粒子の入射量の抑制は、
プラズマ密度、イオンエネルギー、又はプラズマ添加ガス流量のいずれかを調整することにより行うことを特徴とする、請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を堆積する工程において、前記堆積する粒子の入射量の抑制は、
前記イオンエネルギー制御用電力値を５００Ｗから１５００Ｗの範囲で設定することにより行うことを特徴とする、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜を堆積する工程において、前記堆積する粒子の入射量の抑制は、
前記プラズマ添加ガス流量を５体積％から２０体積％の範囲で設定することにより行うことを特徴とする、請求項３記載の半導体装置の製造方法。
【請求項６】
前記プラズマ添加ガスは、希ガスであることを特徴とする、請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２絶縁膜を堆積する工程において、前記堆積する粒子の入射量の抑制は、
プラズマ圧力を２Ｐａから７Ｐａの範囲で設定することにより行うことを特徴とする、請求項１又は２記載の半導体装置の製造方法。
【請求項８】
前記第２絶縁膜を堆積する工程において、前記堆積する粒子の入射量の抑制は、
前記イオンエネルギー制御用の電源の周波数が６０ＭＨｚ以上の高周波を用いることにより行うことを特徴とする、請求項３記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜を堆積する工程において、前記堆積する粒子の入射量の抑制は、
前記イオンエネルギー制御用の電源から供給される高周波電力が時間変調されており、ある周期でオンとオフを繰り返すことにより行うことを特徴とする、請求項３記載の半導体装置の製造方法。
【請求項１０】
前記時間変調された電力の１周期において、オフになる割合が３０％以上であることを特徴とする、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜を堆積する工程において、前記堆積する粒子の入射量の抑制は、
前記イオンエネルギー制御用電力を最初０Ｗとして膜を堆積し、その後前記イオンエネルギー制御用電力を所定値に切り替えて膜堆積することにより行うことを特徴とする、請求項３記載の半導体装置の製造方法。
【請求項１２】
前記イオンエネルギー制御用電力が０Ｗの状態で堆積する前記第２絶縁膜の膜厚が、５０ｎｍ以上であることを特徴とする、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１導電膜はＷであり、前記第２の導電膜はＣｕであることを特徴とする、請求項２記載の半導体装置の製造方法。
【請求項１４】
前記第１の溝と前記第２の溝の配線間隔が、０．２５μｍ以下であることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線の形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高性能化には目覚しいものがあり、高速化、高集積化、低消費電力化が進んでいる。このような背景の中、半導体装置の配線層には銅配線が、配線層間膜には低誘電率の絶縁膜が使用されている。低誘電率の絶縁膜としてはシリコン酸化膜中にフッ素（Ｆ）をドーピングした絶縁膜（ＦＳＧ膜）がよく使用されており、ＦＳＧ膜の堆積方法としては、高密度プラズマを利用したＨＤＰ−ＣＶＤ法（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）が用いられている（例えば、特許文献１参照）。以下、図面を参照しながら、従来の技術における半導体装置の製造方法について説明する。
【０００３】
まず、図８（ａ）に示すように、トランジスタ等の形成された半導体基板（図示せず）上に、プラズマＣＶＤ法等によりシリコン酸化膜１、シリコン酸窒化膜２、シリコン酸化膜３を形成した後、シリコン酸化膜３中に銅膜５を埋設し、銅配線を形成する。次いでその上にプラズマＣＶＤ法等によりシリコン窒化膜６、シリコン酸化膜７を形成する。
【０００４】
次に、図８（ｂ）に示すように、シリコン酸化膜７上に所定の開口部を有するレジスト膜８を設け、これをマスクとしてシリコン酸化膜７をドライエッチングし、シリコン窒化膜６に達するビアホールを形成する。
【０００５】
その後、図８（ｃ）に示すように、レジスト膜８を除去するため、酸素プラズマアッシングを行った後、レジスト剥離液によりシリコン酸化膜７表面やホール内壁に付着するレジスト残渣を除去する。
【０００６】
続いて、図８（ｄ）に示すように、シリコン窒化膜６をドライエッチングして銅膜５表面を露出させた後、レジスト剥離液によりレジスト残渣を除去する。
【０００７】
次に、図９（ａ）に示すように、密着膜の上にタングステン膜９をＣＶＤ法等により成膜する。
【０００８】
その後、図９（ｂ）に示すように、タングステン膜９を成膜した後、酸化剤および研磨材を含むスラリーを用いてＣＭＰを行い、続いて純水等によりリンス洗浄を行う。これによりホール外に形成された余分なタングステン膜９が除去され、ビアホール内にタングステン膜９からなるビアプラグが形成される。このとき、タングステン膜９中に発生するシームにＣＭＰ研磨液やリンス液等からなるＣＭＰ処理液１１が侵入する。
【０００９】
続いて、図１０（ａ）に示すように、この上にシリコン酸化膜１２を形成する。
【００１０】
次に、図１０（ｂ）に示すように、シリコン酸化膜１２成膜後、所定の開口部を有するレジスト膜１４を設け、これをマスクとして、図１０（ｃ）に示すように、シリコン酸化膜１２中に配線溝を形成する。その後、酸素プラズマアッシングおよびアミン系剥離液による処理を行い、レジスト膜１４およびエッチング残渣を除去する。
【００１１】
続いて、レジスト剥離後、図１１（ａ）に示すように、タングステン膜のシームにアミン系剥離液１５が侵入する。
【００１２】
次に、図１１（ｂ）に示すように、このアミン系剥離液１５を蒸発させるために熱処理を行う。
【００１３】
その後、図１１（ｃ）に示すように、配線溝に銅膜１６を埋設し、ダマシン銅配線を形成する。
【００１４】
【特許文献１】
特開２００１−３５８２１１号公報（段落番号［００４６］〜［００５６］）
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来例のようにダマシン配線を形成した際、プラグ上に堆積した絶縁膜が凹み、絶縁膜表面の平坦度が低下すると共に、下に導電層があるダマシン配線間に意図せぬ導通部分が発生し、半導体装置の歩留りを著しく低下させる不良が生じる。以下、図７を参照しながら、上記不良の発生原因を説明する。
【００１６】
まず、図７（ａ）に示すように、シリコン基板１１１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１１２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１１３を堆積した後、シリコン酸化膜１１３中に金属膜からなるプラグ１１４（例えばタングステンプラグ）を形成する。
【００１７】
次に、図７（ｂ）に示すように、タングステンプラグ１１４が形成されたシリコン酸化膜１１３上にＨＤＰ−ＣＶＤ法によりＦＳＧ膜１１５を堆積する。この際、タングステンプラグ１１４上のＦＳＧ膜は局所的に薄膜化して凹形状１１６になり、膜表面の平坦度が低下する。
【００１８】
その結果、図７（ｃ）に示すように、タングステンプラグ１１４上ではＦＳＧ膜が薄膜化しているため、その部分ではＣＭＰ工程の銅除去が不十分となり、ダマシン銅配線１１７間に導通部分１１８が発生してしまう。特に導通部分１１８の発生は、配線間距離が０．２５μｍ以下の場合に顕著となる。
【００１９】
そこで本発明では、絶縁膜の局所的な薄膜化を低減して膜表面の平坦度の低下を防ぐと共に、配線間ショートの発生を抑えることにより、歩留り低下を防止した半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明では、導電性を有する材料上に第１絶縁膜を堆積する工程と、第１絶縁膜内にホールを形成する工程と、ホール内に導電膜を堆積する工程と、ホールからはみ出した導電膜を除去し、プラグを形成する工程と、第１絶縁膜表面、及びプラグ上に第２絶縁膜を堆積する工程とを備え、プラズマＣＶＤ法を用いて前記第２絶縁膜を堆積する際に、堆積する粒子の入射量を抑制することを特徴とする、半導体装置の製造方法を提供する。
【００２１】
その結果、導電領域に接続されたプラグ上に絶縁膜を堆積する工程において、プラグ上での過剰なスパッタリングを抑制し、絶縁膜の局所的な薄膜化を低減できるため、絶縁膜表面の平坦度の低下を防ぐことが出来ると共に、配線間ショートの発生を抑えることができる。
【００２２】
【発明の実施の形態】
（発明の基本原理）
ＨＤＰ−ＣＶＤ法による絶縁膜、例えばＦＳＧ膜の堆積の際、タングステンプラグ上でＦＳＧ膜が局所的に薄膜化する原因について、図面を参照しながら説明する。
【００２３】
まず膜の堆積装置と膜形成の原理について説明する。
【００２４】
図５に、一般的なＨＤＰ−ＣＶＤ用プラズマ発生装置の模式図を示す。図５において、１７は接地され内壁がセラミック、アルミナまたは石英等の絶縁物で覆われたチャンバー、１８は高周波電力が印加される上部電極である。上部電極１８はコイル状の形状をしており、ここに高周波電力が印加されることにより、誘導結合プラズマがチャンバー内に発生し、プラズマ密度を制御する。
【００２５】
下部電極１９は高周波電力が印加される試料台であり、ここに印加される高周波電力によりイオンエネルギーの制御を行う。また、下部電極１９の内部は、冷媒などにより電極温度を制御する機構（図示せず）を有しており、電極温度を２０℃から１００℃程度まで制御できる。
【００２６】
チャンバー１７には反応ガスがマスフローコントローラ（図示せず）を介して導入口（図示せず）から導かれ、チャンバー内圧はターボポンプ（図示せず）により０．７Ｐａから７Ｐａ程度に制御できる。
【００２７】
次に、図６（ａ）に、シリコン基板２０上にＣＶＤ法等によりシリコン酸化膜２１を堆積し、その後ＨＤＰ−ＣＶＤ法によりＦＳＧ膜２２を堆積している途中の工程断面図を示す。供給ガスとしては、ＳｉＨ４、Ｏ２、ＳｉＦ、希ガスの混合ガスを用いる。ＨＤＰ−ＣＶＤ法を用いたＦＳＧ膜の堆積技術では、図５の上部電極１８と下部電極１９に高周波電力を印加して供給ガスをプラズマ化することにより、式（１）、（２）の反応を発生させて膜成分の粒子を形成し、ＦＳＧ膜を堆積する。
【００２８】
ＳｉＨ４＋Ｏ２  →  ＳｉＯｘ＋Ｈ２Ｏ↑  ・・・  （１）
ＳｉＯｘ＋ＳｉＦ＋希ガス  →  ＳｉＯｘＦｙ＋希ガス  ・・・  （２）
ここで、式（１）はプラズマ中のＳｉとＯが化学反応することによりＳｉＯｘの粒子が形成されることを示している。また、式（２）は式（１）で形成されたＳｉＯｘの粒子にＦが化学反応することにより、ＳｉＯｘＦｙなる粒子が形成され、ＦＳＧ膜が堆積されることを意味している。
【００２９】
続いて、式（２）の希ガスの役割について述べる。プラズマ中の希ガスイオン２３は図５の下部電極１９に印加された高周波電力によってＳｉＯｘ粒子をスパッタリングし、ＳｉとＯの結合を破壊する。そして結合が破壊されたＳｉとＯは反応性の高い状態となり、Ｆと反応してＳｉＯｘＦｙ粒子からなるＦＳＧ膜を形成する。このように混合ガス中の希ガスはＦＳＧ膜を形成する上でシリコン酸化膜にＦをドーピングする重要な役割を果たしている。
【００３０】
つまり、ＨＤＰ−ＣＶＤ法によるＦＳＧ膜の堆積技術では通常、反応ガスによるＳｉＯｘ粒子の形成と希ガスのスパッタリングがバランスしている状態にある。
【００３１】
次に、絶縁膜の薄膜化が発生する原因について説明する。
【００３２】
図６（ｂ）は図６（ａ）に示す構造体上にＨＤＰ−ＣＶＤ法を用いてＦＳＧ膜２２を堆積している途中の工程断面図である。ＦＳＧ膜２２の堆積メカニズムは図６（ａ）と同様に、図５の上部電極１８と下部電極１９に高周波電力を印加して供給ガスをプラズマ化することにより、上記の式（１）、（２）の反応を発生させてＦＳＧ膜を堆積する。
【００３３】
ここで図６（ｂ）の場合、プラズマ中に存在する電子がタングステンプラグ２５を通して下層の導電領域２４に過剰に供給され、導電領域２４が負に帯電する。負に帯電した導電領域２４と接するタングステンプラグ２５上では、正に帯電した希ガスイオン２３が過剰に引き寄せられ、過剰なスパッタリングが発生する。その結果、タングステンプラグ２５上ではＳｉＯｘＦｙ粒子の堆積よりも希ガスイオンのスパッタリングの方が優勢な、「ＳｉＯｘＦｙ粒子の堆積＜希ガスイオンのスパッタリング」の状態になり、局所的にＦＳＧ膜２２の堆積が阻害されてＦＳＧ膜２２の薄膜化が発生する。
【００３４】
以上より、ＨＤＰ−ＣＶＤ法によるＦＳＧ膜堆積工程において、プラグ上で生じるＦＳＧ膜の薄膜化の原因が、「希ガスイオンの過剰なスパッタリング」にあることが分かる。よって、希ガスイオンの過剰なスパッタリングを抑制することにより、ＦＳＧ膜の薄膜化を防止することが出来る。
【００３５】
以下より、「希ガスイオンの過剰なスパッタリング」を防ぐための方法を示した各実施形態について、図面を参照しながら説明する。
【００３６】
（第１の実施形態）
本実施形態では、膜に接触するイオンの数を低減することに特徴がある。
【００３７】
まず、図１（ａ）に示すように、シリコン基板１０１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１０２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１０３を堆積した後、シリコン酸化膜１０３中に金属膜からなるプラグ１０４（例えばタングステンプラグ）を形成する。
【００３８】
次に、図１（ｂ）に示すように、タングステンプラグ１０４が形成されたシリコン酸化膜１０３上にＨＤＰ−ＣＶＤ法によりフッ素（Ｆ）がドーピングされた絶縁膜（ＦＳＧ膜）１０５を堆積する。ＦＳＧ膜の堆積工程では、例えば以下の条件を使用し、希ガスにはＡｒガスを使用した。
【００３９】
・圧力：０．８Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（１３．５６ＭＨｚ）：１０００Ｗ
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：８０ｍｌ／ｍｉｎ
ここで、図２（ａ）にタングステンプラグ上に発生するＦＳＧ膜薄膜化の下部高周波電力依存性を示す。図２（ａ）の縦軸はＦＳＧ膜の薄膜化部の凹量（薄膜化がない場合は０ｎｍ）を、横軸は下部高周波電力をそれぞれ示している。ＦＳＧ膜１０５の薄膜化部の凹量は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）を用いて測定した。図２（ａ）より、下部高周波電力を低減させることで、ＦＳＧ膜１０５の薄膜化が低減することが分かる。これは、下部高周波電力を低減することにより、膜表面に到達するＡｒガスイオンの数が減少し、タングステンプラグ上への過剰スパッタリングが低減するためである。
【００４０】
また、タングステンプラグ１０４上のＦＳＧ膜１０５の凹量が５０ｎｍ以下である場合、銅配線形成時に意図せぬ導通部分が発生しにくいことが分かった。よって、下部高周波電力を１５００Ｗ以下にすることで、タングステンプラグ１０４上のＦＳＧ膜１０５の凹量を５０ｎｍ以下に抑えることが出来、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００４１】
しかしながら、下部高周波電力を極端に低減してしまうと、酸化膜にドーピングされるＦ量が低減し、誘電率が大きくなってしまう不具合が生じる。つまり、高周波電力が０ＷになるとＦが膜中にドーピングされなくなり、誘電率が上昇するため、誘電率が極端に大きくならない下部高周波電力の範囲（具体的には、５００Ｗ以上）で、下部高周波電力を制御する必要がある。従って、下部高周波電力を５００Ｗ〜１５００Ｗの範囲で設定することにより、誘電率の上昇を抑制しながらＦＳＧ膜１０５の薄膜化を低減することが出来る。
【００４２】
次に、図１（ｃ）に示すように、ＦＳＧ膜１０５上に所定の開口部を有するレジスト膜１０６を設け、これをマスクとしてＦＳＧ膜１０５をドライエッチングし、タングステンプラグ１０４に達する溝パターン１０７を形成する。
【００４３】
その後、図１（ｄ）に示すように、酸素プラズマアッシング技術と洗浄技術を用いてレジスト膜１０６を除去し、溝パターン１０７中に銅を埋没し、銅配線１０８を形成する。
【００４４】
以上のように、導電領域に接続されたプラグ上に絶縁膜を堆積する場合において、ＦＳＧ膜１０５堆積時の下部高周波電力を５００Ｗ〜１５００Ｗの範囲で設定することにより、希ガスイオンの膜表面への入射量を低減することが出来る。
その結果、プラグ１０４上における希ガスイオンの過剰なスパッタリングを抑制し、タングステンプラグ上の薄膜化を抑制する、具体的にはＦＳＧ膜１０５の凹量を５０ｎｍ以下にすることが出来るため、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００４５】
（第２の実施形態）
本実施形態は、プラズマＣＶＤ法を用いた絶縁膜の堆積工程において、反応ガスに添加される希ガスの割合を５体積％から２０体積％の範囲にすることを特徴としている。半導体装置の製造方法は、ＦＳＧ膜の堆積条件以外は実施形態１と同様であり、以下のようにしてプラグを形成する。
【００４６】
まず、図１（ａ）に示すように、シリコン基板１０１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１０２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１０３を堆積した後、シリコン酸化膜１０３中に金属膜からなるプラグ１０４（例えばタングステンプラグ）を形成する。
【００４７】
次に、図１（ｂ）に示すように、タングステンプラグ１０４が形成されたシリコン酸化膜１０３上にＨＤＰ−ＣＶＤ法によりフッ素（Ｆ）がドーピングされた絶縁膜（ＦＳＧ膜）１０５を堆積する。ＦＳＧ膜１０５の堆積工程では、例えば以下の条件を使用し、希ガスにはＡｒガスを使用した第２の実施形態におけるＦＳＧ膜１０５の堆積条件を示す。
【００４８】
・圧力：０．８Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（１３．５６ＭＨｚ）：２５００Ｗ
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：３０ｍｌ／ｍｉｎ
ここで、図２（ｂ）に、タングステンプラグ上に発生するＦＳＧ膜薄膜化のＡｒガス添加割合依存性を示す。図２（ｂ）の縦軸はＦＳＧ膜の薄膜化部の凹量を、横軸はＡｒガスの添加割合をそれぞれ示している。ＦＳＧ膜の薄膜化部の凹量は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）を用いて測定する。図２（ｂ）より、Ａｒガスの添加割合が低下するに従い、ＦＳＧ膜の薄膜化が低減することが分かる。これは、Ａｒガスの添加割合を低減することにより、プラズマ中のＡｒガスイオンの絶対量が減少するため、タングステンプラグ上へ引き込まれるイオンの数も減少し、過剰スパッタリングが低減するためである。
【００４９】
その結果、Ａｒガスの添加割合を２０体積％以下にすることにより、タングステンプラグ上のＦＳＧ膜の凹量を５０ｎｍ以下にでき、絶縁膜の薄膜化を防ぐことが出来るため、銅配線形成時に意図せぬ導通部が発生するのを抑制することが出来る。
【００５０】
ただし、Ａｒ添加割合を極端に低減してしまうと、Ａｒプラズマによってイオン化されていたＦイオンの数も減少する。よって、酸化膜にドーピングされるＦ量が低減し、絶縁膜中に含有されるＦ濃度が低減するため、誘電率が大きくなってしまう不具合が生じる。そこで、誘電率が極端に大きくならないＡｒガスの添加、例えば５体積％以上にすることによって、絶縁膜の誘電率の低下を抑制することが出来る。
【００５１】
次に、図１（ｃ）に示すように、ＦＳＧ膜１０５上に所定の開口部を有するレジスト膜１０６を設け、これをマスクとしてＦＳＧ膜１０５をドライエッチングし、タングステンプラグ１０４に達する溝パターン１０７を形成する。
【００５２】
その後、図１（ｄ）に示すように、酸素プラズマアッシング技術と洗浄技術を用いてレジスト膜１０６を除去し、溝パターン１０７中に銅を埋没し、銅配線１０８を形成する。
【００５３】
以上より、Ａｒガスの添加割合を５体積％〜２０体積％の範囲に設定することで、絶縁膜中に入射されるＦイオンの量を低下させすぎることなく、希ガスイオンの絶対量を低減することが出来る。その結果、プラグ上における希ガスイオンの過剰なスパッタリングを抑制することが出来、誘電率を上昇させることなく、タングステンプラグ上の薄膜化（ＦＳＧ膜の凹量を５０ｎｍ以下）を抑制することが出来るため、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００５４】
（第３の実施形態）
本実施形態は、プラズマＣＶＤ法を用いた絶縁膜の堆積工程において、絶縁膜を２Ｐａから７Ｐａの範囲の圧力下で堆積することを特徴としている。半導体装置の製造方法は、ＦＳＧ膜の堆積条件以外は実施形態１と同様であり、以下のようにしてプラグを形成する。
【００５５】
まず、図１（ａ）に示すように、シリコン基板１０１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１０２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１０３を堆積した後、シリコン酸化膜１０３中に金属膜からなるプラグ１０４（例えばタングステンプラグ）を形成する。
【００５６】
次に、図１（ｂ）に示すように、タングステンプラグ１０４が形成されたシリコン酸化膜１０３上にＨＤＰ−ＣＶＤ法によりフッ素（Ｆ）がドーピングされた絶縁膜（ＦＳＧ膜）１０５を堆積する。ＦＳＧ膜１０５の堆積工程では、例えば以下の条件を使用し、希ガスにはＡｒガスを使用した第３の実施形態におけるＦＳＧ膜１０５の堆積条件を示す。
【００５７】
・圧力：２．７Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（１３．５６ＭＨｚ）：２５００Ｗ
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：８０ｍｌ／ｍｉｎ
・下部電極温度：８０℃
ここで、図２（ｃ）に、タングステンプラグ上に発生するＦＳＧ膜薄膜化の処理圧力依存性を示す。図２（ｃ）の縦軸はＦＳＧ膜の薄膜化部の凹量を、横軸はＦＳＧ膜堆積時の処理圧力をそれぞれ示している。ＦＳＧ膜の薄膜部の凹量は、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）を用いて測定した値である。図２（ｃ）より、処理圧力が高くなるに従い、凹量が低下し、ＦＳＧ膜の薄膜化が低減することが分かる。これは、処理圧力が高くなると、プラズマ中のＡｒガスイオンの平均自由工程が短くなり、膜表面に到達するＡｒイオンの数が減少する。その結果、絶縁膜若しくはプラグ上へのＡｒガスイオンの入射量が減少し、タングステンプラグ上への過剰スパッタリングが低減するため、絶縁膜の薄膜化が抑制される。しかしながら、処理圧力を極端に高くしてしまうと、酸化膜にドーピングされるＦ量が低減し、絶縁膜の誘電率が大きくなってしまう不具合が生じる。そこで、絶縁膜の誘電率が極端に大きくならない処理圧力、例えば上限値７Ｐａの範囲で、絶縁膜（ＦＳＧ膜）を堆積することにより、誘電率の上昇を抑制しながら絶縁膜の薄膜化を低減することが出来る。
【００５８】
次に、図１（ｃ）に示すように、ＦＳＧ膜１０５上に所定の開口部を有するレジスト膜１０６を設け、これをマスクとしてＦＳＧ膜１０５をドライエッチングし、タングステンプラグ１０４に達する溝パターン１０７を形成する。
【００５９】
その後、図１（ｄ）に示すように、酸素プラズマアッシング技術と洗浄技術を用いてレジスト膜１０６を除去し、溝パターン１０７中に銅を埋没し、銅配線１０８を形成する。
【００６０】
以上より、導電領域に接続されたプラグ１０４上に絶縁膜を堆積する場合において、堆積工程の処理圧力を高圧力、例えば２Ｐａから７Ｐａの範囲に設定することにより、希ガスイオンの膜表面への入射量を低減することが出来る。その結果、プラグ１０４上における希ガスイオンの過剰なスパッタリングを抑制し、タングステンプラグ１０４上の薄膜化（ＦＳＧ膜の凹量を５０ｎｍ以下）を抑制することが出来るため、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００６１】
（第４の実施形態）
本実施形態は、導電領域に接続されたプラグ上に絶縁膜を堆積する工程において、イオンエネルギー制御用の電源周波数を高周波にすることに特徴がある。半導体装置の製造方法は、ＦＳＧ膜の堆積条件以外は実施形態１と同様であり、以下のようにしてプラグを形成する。
【００６２】
まず、図１（ａ）に示すように、シリコン基板１０１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１０２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１０３を堆積した後、シリコン酸化膜１０３中に金属膜からなるプラグ１０４（例えばタングステンプラグ）を形成する。
【００６３】
次に、図１（ｂ）に示すように、タングステンプラグ１０４が形成されたシリコン酸化膜１０３上にＨＤＰ−ＣＶＤ法によりフッ素（Ｆ）がドーピングされた絶縁膜（ＦＳＧ膜）１０５を堆積する。ＦＳＧ膜１０５の堆積工程では、例えば以下の条件を使用し、希ガスにはＡｒガスを使用した第４の実施形態におけるＦＳＧ膜の堆積条件を示す。
【００６４】
・圧力：０．８Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（６０ＭＨｚ）：２５００Ｗ
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：８０ｍｌ／ｍｉｎ
本実施形態においては、下部高周波電源の周波数が高くなるに従い、ＦＳＧ膜１０５の凹量が低減する。これは、下部高周波電源の周波数が高くなると、Ａｒガスイオンが下部高周波電力の＋／−の電荷の変化に追従しづらくなる。具体的には、−電荷の時にＡｒガスイオンが膜表面に入射されるが、Ａｒイオンは比較的重いので、周波数の早い変動に追従することが出来ず、Ａｒガスイオンの膜表面への入射量が低減する。その結果、膜表面に到達するＡｒガスイオン数が減少するため、タングステンプラグ上への過剰スパッタリングを低減させることが出来る。ここで、下部高周波電力の周波数は６０ＭＨｚ以上であることが望ましい。
【００６５】
次に、図１（ｃ）に示すように、ＦＳＧ膜１０５上に所定の開口部を有するレジスト膜１０６を設け、これをマスクとしてＦＳＧ膜１０５をドライエッチングし、タングステンプラグ１０４に達する溝パターン１０７を形成する。
【００６６】
その後、図１（ｄ）に示すように、酸素プラズマアッシング技術と洗浄技術を用いてレジスト膜１０６を除去し、溝パターン１０７中に銅を埋没し、銅配線１０８を形成する。
【００６７】
以上より、導電領域に接続されたプラグ１０４上に絶縁膜を堆積する場合において、下部高周波電源の周波数を高くすることにより、希ガスイオンの膜表面への入射量を低減することが出来る。その結果、プラグ１０４上における希ガスイオンの過剰なスパッタリングを抑制し、タングステンプラグ１０４上の薄膜化（ＦＳＧ膜の凹量を５０ｎｍ以下）を抑制することが出来るため、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００６８】
（第５の実施形態）
本実施形態は、導電領域に接続されたプラグ上に絶縁膜を堆積する工程において、イオンエネルギー制御用電源から供給される高周波電力が時間変調され、ある周期でオンとオフを繰り返す場合に、時間変調された電力の１周期において、オフになる割合が３０％以上であることに特徴がある。ここで半導体装置の製造方法は、ＦＳＧ膜の堆積条件以外は実施形態１と同様であり、以下のようにしてプラグを形成する。
【００６９】
まず、図１（ａ）に示すように、シリコン基板１０１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１０２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１０３を堆積した後、シリコン酸化膜１０３中に金属膜からなるプラグ１０４（例えばタングステンプラグ）を形成する。
【００７０】
次に、図１（ｂ）に示すように、タングステンプラグ１０４が形成されたシリコン酸化膜１０３上にＨＤＰ−ＣＶＤ法によりフッ素（Ｆ）がドーピングされた絶縁膜（ＦＳＧ膜）１０５を堆積する。ＦＳＧ膜１０５の堆積工程では、例えば以下の条件を使用し、希ガスにはＡｒガスを使用した第５の実施形態におけるＦＳＧ膜の堆積条件を示す。
【００７１】
・圧力：０．８Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（１３．５６ＭＨｚ）：３５００Ｗ／時間変調周波数：１ｋＨｚ／Ｄｕｔｙ比：２０％
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：８０ｍｌ／ｍｉｎ
本実施形態では、下部高周波電力を時間変調して印加する。図３にその概念図を示す。ここで図３（ａ）は通常の高周波電力の波形を、図３（ｂ）は時間変調した高周波電力の波形をそれぞれ示している。グラフの縦軸は電力値を、横軸は時間を表している。図３（ｂ）において、Ａは時間変調の１周期を、Ｂは時間変調１周期内で下部高周波電力がオンになる時間をそれぞれ示している。なお、Ｂ／ＡをＤｕｔｙ比と言う。
【００７２】
ＦＳＧ膜を堆積する際に、下部高周波電力を図３（ｂ）のように時間変調すると、Ａｒガスイオンが膜表面へ入射する量を、Ｄｕｔｙ比によって、つまり時間変調一周期内でどれぐらい下部高周波電力がオンになっているかによって制御することができる。その理由を以下に説明する。
【００７３】
下部高周波電力がオンの時、Ａｒガスイオンが膜表面に向かって放出され、膜に到達する。一方、下部高周波電力がオフの時、Ａｒガスイオンは膜表面に向かって移動せず、膜表面内に入射しない。つまり、Ａｒガスイオンは下部高周波電力がオンになっている時に膜表面に向かって移動するので、１周期中に下部高周波電力の電源がオンになっている時間が長いほど、膜表面には多くのＡｒガスイオンが入射されることになる。よって、１周期中に下部高周波電力の電源がオンになっている割合であるＤｕｔｙ比を制御することにより、膜表面へＡｒガスイオンが入射する量を制御し、タングステンプラグ上への過剰スパッタリングを抑制することが出来る。具体的には、Ｄｕｔｙ比を３０％以下にすることで、タングステンプラグ上のＦＳＧ膜の凹量を５０ｎｍ以下に抑えることが出来る。
【００７４】
次に、図１（ｃ）に示すように、ＦＳＧ膜１０５上に所定の開口部を有するレジスト膜１０６を設け、これをマスクとしてＦＳＧ膜１０５をドライエッチングし、タングステンプラグ１０４に達する溝パターン１０７を形成する。
【００７５】
その後、図１（ｄ）に示すように、酸素プラズマアッシング技術と洗浄技術を用いてレジスト膜１０６を除去し、溝パターン１０７中に銅を埋没し、銅配線１０８を形成する。
【００７６】
以上より、導電領域に接続されたプラグ上に絶縁膜を堆積する場合において、下部高周波電源の電力印加タイミングを制御することにより、希ガスイオンの膜表面への入射量を低減することが出来る。その結果、プラグ上における希ガスイオンの過剰なスパッタリングを抑制し、タングステンプラグ上の薄膜化（ＦＳＧ膜の凹量を５０ｎｍ以下）を抑制することが出来るため、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００７７】
（第６の実施形態）
本実施形態は、導電領域に接続されたプラグ上に絶縁膜を堆積する工程において、イオンエネルギー制御用電力を０Ｗに設定し膜を堆積した後、イオンエネルギー制御用電力を所定値に切り替えて更に膜の堆積を行うことに特徴がある。ここで本実施形態は、ＦＳＧ膜の堆積条件以外は実施形態１と同様であり、以下のようにしてプラグを形成する。
【００７８】
まず、図４（ａ）に示すように、シリコン基板１０１等の半導体基板中に不純物（例えばＶ族原子）を注入して導電領域１０２を形成し、その上にプラズマＣＶＤ法等によりシリコン酸化膜１０３を堆積した後、シリコン酸化膜１０３中に金属膜からなるプラグ１０４（例えばタングステンプラグ）を形成する。
【００７９】
次に、図４（ｂ）に示すように、下記の条件１のＦＳＧ膜１０９を５０ｎｍ程度堆積する。ここで、希ガスとしてはＡｒガスを用いる。
【００８０】
（条件１）
・圧力：０．８Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（１３．５６ＭＨｚ）：０Ｗ
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：８０ｍｌ／ｍｉｎ
上記条件１では、下部高周波電力が０Ｗであるので、希ガスイオンが膜表面に入射しない状態にあり、タングステンプラグ上でのＡｒガスイオンの過剰スパッタリングは起こらず、ＦＳＧ膜の薄膜化は発生しない。
【００８１】
次に、図４（ｃ）に示すように、条件１からプラズマ放電を継続した形で、下記に示す条件２で残りのＦＳＧ膜１１０を堆積する。
【００８２】
・圧力：０．８Ｐａ
・上部高周波電力（２ＭＨｚ）：３０００Ｗ
・下部高周波電力（１３．５６ＭＨｚ）：２５００Ｗ
・ＳｉＨ４ガス流量：４０ｍｌ／ｍｉｎ
・Ｏ２ガス流量：６０ｍｌ／ｍｉｎ
・ＳｉＦガス流量：５０ｍｌ／ｍｉｎ
・Ａｒガス流量：８０ｍｌ／ｍｉｎ
上記条件２でのＦＳＧ膜１１０の堆積では、負に帯電した導電領域１０２に接するタングステンプラグ１０４上に、条件１で堆積されたＦＳＧ膜１０９が存在するため、プラズマ中のＡｒガスイオンは負に帯電した導電領域１０２の影響を受けることがない。つまり、プラグ１０４上には絶縁膜１０９が堆積しており、希ガスイオンは導電領域に蓄積された負の電荷を感じなくなり、過剰な希ガスイオンの膜表面への入射は起こらなくなる。よって、プラグ１０４上においてもＡｒガスイオンによる過剰スパッタリングが発生しないため、ＦＳＧ膜１０９の薄膜化の抑制、例えばＦＳＧ膜１１０の凹量を５０ｎｍ以下に抑えることが出来る。
【００８３】
次に、図１（ｃ）に示すように、ＦＳＧ膜１０５上に所定の開口部を有するレジスト膜１０６を設け、これをマスクとしてＦＳＧ膜１０５をドライエッチングし、タングステンプラグ１０４に達する溝パターン１０７を形成する。
【００８４】
その後、図１（ｄ）に示すように、酸素プラズマアッシング技術と洗浄技術を用いてレジスト膜１０６を除去し、溝パターン１０７中に銅を埋没し、銅配線１０８を形成する。
【００８５】
以上より、導電領域に接続されたプラグ上に絶縁膜を堆積する場合において、先に下部高周波電源の電力０Ｗの状態で絶縁膜を堆積しておくことによって、その後下部高周波電源の電力を上げて膜の堆積を行っても、希ガスイオンの過剰なスパッタリングは発生しにくくなる。その結果、タングステンプラグ上の薄膜化を抑制し、銅配線形成時に意図せぬ導通部が発生するのを防ぐことが出来る。
【００８６】
また、本実施形態において、導電性を有する材料として不純物が注入されたシリコン基板を用いたが、金属膜等の導電膜パターンであっても同様の効果が得られることは言うまでもない。
【００８７】
加えて、本実施形態において、希ガスとしてＡｒガスを用いたが、Ｎｅ、Ｘｅ、Ｋｒ等のガスを用いても同様の効果を得ることが出来る。
【００８８】
なお、本実施形態では図９に示すような構成のＨＤＰ−ＣＶＤ装置ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いたが、それ以外の、例えばＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式等のプラズマ源を搭載するＨＤＰ−ＣＶＤ装置を用いても同様の効果を得ることが出来る。
【００８９】
【発明の効果】
以上、本発明によると、導電性を有する材料に接続されたプラグ上にＨＤＰ−ＣＶＤ法を用いて絶縁膜を堆積する工程において、希ガスイオンの過剰なスパッタリングを抑えることにより、プラグ上における絶縁膜の薄膜化が抑制され、配線間の意図せぬ導通部分の発生を防ぐことができる。その結果、高い歩留り、かつ高信頼性を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態の工程断面図
【図２】（ａ）ＦＳＧ膜薄膜化の下部高周波電力依存性を示す図
（ｂ）ＦＳＧ膜薄膜化のＡｒガス添加割合依存性を示す図
（ｃ）ＦＳＧ膜薄膜化の処理圧力依存性を示す図
【図３】（ａ）通常の高周波電力の波形図
（ｂ）時間変調した高周波電力の波形図
【図４】第２の実施形態の工程断面図
【図５】本発明の絶縁膜堆積工程で用いたＨＤＰ−ＣＶＤ装置系を示す図
【図６】ＨＤＰ−ＣＶＤ法によりＦＳＧ膜を堆積している途中の工程断面図
【図７】従来の半導体装置の製造方法において、不良の発生メカニズムを説明する図
【図８】従来方法による工程断面図
【図９】従来方法による工程断面図
【図１０】従来方法による工程断面図
【図１１】従来方法による工程断面図
【符号の説明】
１７  チャンバー
１８  上部電極
１９  下部電極
２０  シリコン基板
２１  シリコン酸化膜
２３  希ガスイオン
２４  導電領域
２５  タングステンプラグ
１０１  半導体基板
１０２  不純物が注入された導電領域
１０３  シリコン酸化膜
１０４  タングステンプラグ
１０５  ＦＳＧ膜
１０６  レジスト膜
１０７  配線溝
１０８  銅配線
１０９  第１のＦＳＧ膜
１１０  第２のＦＳＧ膜
【図１】
2004165420.tif 000003
【図２】
2004165420.tif 000004
【図３】
2004165420.tif 000005
【図４】
2004165420.tif 000006
【図５】
2004165420.tif 000007
【図６】
2004165420.tif 000008
【図７】
2004165420.tif 000009
【図８】
2004165420.tif 000010
【図９】
2004165420.tif 000011
【図１０】
2004165420.tif 000012
【図１１】
2004165420.tif 000013