(57)【要約】【課題】遅延回路の挿入による挿入損失を低減し、系全体の効率の低下を抑止する。【解決手段】入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第１の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第２の回路とを並列に接続し、上記第１の回路と上記第２の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第３の回路を直列に接続した。【選択図】        図１
2004165947.tif 000002
【特許請求の範囲】
【請求項１】
入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、
入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第１の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第２の回路とを並列に接続し、
前記第１の回路と前記第２の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第３の回路を直列に接続した
ものである抵抗減衰器。
【請求項２】
入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、
入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第１の回路とインダクタとキャパシタと抵抗とを並列接続した第２の回路とを直列に接続し、
前記第１の回路と前記第２の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第３の回路を並列に接続した
ものである抵抗減衰器。
【請求項３】
入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第１の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第２の回路とを並列に接続し、前記第１の回路と前記第２の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第３の回路を直列に接続した第１の抵抗減衰器と、
入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第４の回路とインダクタとキャパシタと抵抗とを並列接続した第５の回路とを直列に接続し、前記第４の回路と前記第５の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第６の回路を並列に接続した第２の抵抗減衰器と
を有し、前記第１の抵抗減衰器と前記第２の抵抗減衰器とを直列に接続した
ものである抵抗減衰器。
【請求項４】
請求項３に記載の抵抗減衰器において、
前記第１の抵抗減衰器と前記第２の抵抗減衰器との少なくともいずれか一方が複数あり、前記第１の抵抗減衰器と前記第２の抵抗減衰器とを交互に直列に接続した
ものである抵抗減衰器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗減衰器に関し、さらに詳細には、遅延回路における遅延線を短縮することを可能にした抵抗減衰器に関する。
【０００２】
【従来の技術】
電子回路や電気回路においては、信号が能動素子あるいは受動素子を通過する際に、能動素子あるいは受動素子に入力された信号は出力されるときに遅れを生じ、入力と出力との間で必ず遅延時間が存在することになる。
【０００３】
このため、到達時間の異なる二つ以上の系について同時刻での振幅や位相の比較を行う必要がある電子回路や電気回路においては、到達時間の最も遅い系に合わせるように到達時間の早い方の系に対して遅延回路を設け、当該到達時間の早い方の系における信号の振幅や位相を遅延させる必要があった。
【０００４】
しかしながら、ある系に遅延回路を挿入すると、当該遅延回路の挿入による挿入損失が生じ、系全体の効率が低下するという問題点があった。
【０００５】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、遅延回路の挿入による挿入損失を低減し、系全体の効率の低下を抑止することのできる抵抗減衰器を提供しようとするものである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明のうちの請求項１に記載の発明は、入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第１の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第２の回路とを並列に接続し、上記第１の回路と上記第２の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第３の回路を直列に接続したものである。
【０００７】
また、本発明のうちの請求項２に記載の発明は、入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第１の回路とインダクタとキャパシタと抵抗とを並列接続した第２の回路とを直列に接続し、上記第１の回路と上記第２の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第３の回路を並列に接続したものである。
【０００８】
また、本発明のうちの請求項３に記載の発明は、入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第１の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第２の回路とを並列に接続し、上記第１の回路と上記第２の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第３の回路を直列に接続した第１の抵抗減衰器と、入力ポートと出力ポートとの２つポートを有する２ポート回路網における抵抗減衰器において、入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第４の回路とインダクタとキャパシタと抵抗とを並列接続した第５の回路とを直列に接続し、上記第４の回路と上記第５の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第６の回路を並列に接続した第２の抵抗減衰器とを有し、上記第１の抵抗減衰器と上記第２の抵抗減衰器とを直列に接続したものである。
【０００９】
また、本発明のうちの請求項４に記載の発明は、本発明のうちの請求項３に記載の発明において、上記第１の抵抗減衰器と上記第２の抵抗減衰器との少なくともいずれか一方が複数あり、上記第１の抵抗減衰器と上記第２の抵抗減衰器とを交互に直列に接続したものである。
【００１０】
即ち、本発明による抵抗減衰器は、帯域除去フィルタの機能と抵抗減衰器の機能とを合わせ持つように構成したものである。
【００１１】
従って、本発明による抵抗減衰器は、帯域除去フィルタが有する帯域内における負の群遅延特性と、抵抗減衰器が有する全帯域において所定の減衰量である減衰特性との両方の特性を兼ね備えているので、所望の帯域内、即ち、帯域除去フィルタの信号除去帯域内において、所定の減衰量を有し、かつ、帯域除去フィルタの有する負の群遅延特性により位相を進めることができるので、結果として、信号経路における遅延時間の存在に伴う信号の減衰と位相遅れを補償することができ、遅延回路の遅延線を短縮することが可能となる。
【００１２】
また、本発明による抵抗減衰器によれば、帯域除去フィルタの機能である帯域特性たる負の群遅延特性と抵抗減衰器の機能である減衰特性との設計を、それぞれを独立して行うことができるため設計が非常に容易である。
【００１３】
【発明の実施の形態】
以下、添付の図面に基づいて、本発明による抵抗減衰器の実施の形態の一例について詳細に説明するものとする。
【００１４】
図１には、本発明による抵抗減衰器の第１の実施の形態を示す回路構成図が示されている。
【００１５】
図１に示す抵抗減衰器は、入力ポート１０と出力ポート１２との２つポートを有する２ポート回路網における抵抗減衰器である。
【００１６】
この抵抗減衰器は、入力ポート１０に接続されたインダクタＬ１とキャパシタＣ１と抵抗Ｒ１とを直列接続した第１の回路と出力ポート１２に接続されたインダクタＬ３とキャパシタＣ３と抵抗Ｒ３とを直列接続した第２の回路とを並列に接続し、第１の回路と第２の回路との間に、インダクタＬ２とキャパシタＣ２と抵抗Ｒ２とを並列接続した第３の回路を直列に接続したものである。
【００１７】
上記した図１に示す回路構成の抵抗減衰器は、図３に示す回路構成のπ型帯域除去フィルタの機能と図５に示す回路構成のπ型抵抗減衰器の機能とを合わせ持つように構成された回路である。
【００１８】
なお、図３に示すπ型帯域除去フィルタの回路構成ならびに図５に示すπ型抵抗減衰器の回路構成においては、図１に示す回路構成の各構成と同一または相当する構成には図１において用いた符号と同一の符号を用いて示すこととする。
【００１９】
即ち、図３に示すπ型帯域除去フィルタは、入力ポート１０に接続されたインダクタＬ１とキャパシタＣ１とを直列接続した第１の回路と出力ポート１２に接続されたインダクタＬ３とキャパシタＣ３とを直列接続した第２の回路とを並列に接続し、第１の回路と第２の回路との間に、インダクタＬ２とキャパシタＣ２とを並列接続した第３の回路を直列に接続したものである。
【００２０】
また、図５に示すπ型抵抗減衰器は、抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３とをπ型に接続したものである。
【００２１】
ここで、図１に示す抵抗減衰器においては、インダクタＬ１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、インダクタＬ３ならびにキャパシタＣ３は帯域除去フィルタとして機能するものであり、その周波数／振幅特性は、この実施の形態においては図８に示すものとする。
【００２２】
なお、図８におけるマーカーｍ１、ｍ２は、インダクタＬ１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、インダクタＬ３ならびにキャパシタＣ３により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【００２３】
また、図１に示す抵抗減衰器においては、抵抗Ｒ１、Ｒ２、Ｒ３は抵抗減衰器として機能するものであり、その周波数／振幅特性は一定の値、即ち、周波数によらず一定の減衰量を示すものである。
【００２４】
従って、図１に示す抵抗減衰器においては、インダクタＬ１、Ｌ２、Ｌ３、キャパシタＣ１、Ｃ２、Ｃ３ならびに抵抗Ｒ１、Ｒ２、Ｒ３の値をそれぞれ設定することにより、帯域除去フィルタの機能である帯域特性たる負の群遅延特性と抵抗減衰器の機能である減衰特性との設計を、それぞれを独立して任意に行うことができる。
【００２５】
そして、図１に示す抵抗減衰器においては、インダクタＬ１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、インダクタＬ３ならびにキャパシタＣ３により帯域除去フィルタとして機能する信号を除去する帯域では、帯域除去フィルタとして機能する回路における対接地間のインピーダンスがほぼ零になるため、例えば、図９に示すように、抵抗Ｒ１、Ｒ２、Ｒ３による抵抗減衰器の機能として設計された減衰量の特性を示すことになる。
【００２６】
なお、図９におけるマーカーｍ１１、ｍ１２は、インダクタＬ１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、インダクタＬ３ならびにキャパシタＣ３により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【００２７】
さらに、図１に示す抵抗減衰器においては、上記したインダクタＬ１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、インダクタＬ３ならびにキャパシタＣ３により帯域除去フィルタとして機能する信号を除去する帯域では、例えば、図１０に示すように、負の群遅延特性を示す。
【００２８】
なお、図１０におけるマーカーｍ１３、ｍ１４は、インダクタＬ１、キャパシタＣ１、インダクタＬ２、キャパシタＣ２、インダクタＬ３ならびにキャパシタＣ３により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【００２９】
このように、図１に示す抵抗減衰器は、使用する帯域内において有限の減衰量を有し、かつ、負の群遅延特性を有することから、系の信号経路における遅延時間の存在に伴う信号の減衰と位相遅れを補償することができ、系の遅延回路の遅延線を短縮することが可能となる。
【００３０】
次に、図２には、本発明による抵抗減衰器の第２の実施の形態を示す回路構成図が示されている。
【００３１】
図２に示す抵抗減衰器は、図１に示す抵抗減衰器と同様に、入力ポート１０と出力ポート１２との２つポートを有する２ポート回路網における抵抗減衰器である。
【００３２】
この抵抗減衰器は、入力ポート１０と出力ポート１２との間にインダクタＬ４とキャパシタＣ４と抵抗Ｒ４とを並列接続した第１の回路とインダクタＬ６とキャパシタＣ６と抵抗Ｒ６とを並列接続した第２の回路とを直列に接続し、第１の回路と第２の回路との中点に対してインダクタＬ５とキャパシタＣ５と抵抗Ｒ５とを直列接続した第３の回路を並列に接続したものである。
【００３３】
上記した図２に示す回路構成の抵抗減衰器は、図４に示す回路構成のＴ型帯域除去フィルタの機能と図６に示す回路構成のＴ型抵抗減衰器の機能とを合わせ持つように構成された回路である。
【００３４】
なお、図４に示すＴ型帯域除去フィルタの回路構成ならびに図６に示すＴ型抵抗減衰器の回路構成においては、図２に示す回路構成の各構成と同一または相当する構成には図２において用いた符号と同一の符号を用いて示すこととする。
【００３５】
即ち、図４に示すＴ型帯域除去フィルタは、入力ポート１０と出力ポート１２との間にインダクタＬ４とキャパシタＣ４とを並列接続した第１の回路とインダクタＬ６とキャパシタＣ６とを並列接続した第２の回路とを直列に接続し、第１の回路と第２の回路との中点に対してインダクタＬ５とキャパシタＣ５とを直列接続した第３の回路を並列に接続したものである。
【００３６】
また、図６に示すＴ型抵抗減衰器は、抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３とをＴ型に接続したものである。
【００３７】
ここで、図２に示す抵抗減衰器においては、インダクタＬ４、キャパシタＣ４、インダクタＬ５、キャパシタＣ５、インダクタＬ６ならびにキャパシタＣ６は帯域除去フィルタとして機能するものであり、その周波数／振幅特性は、この実施の形態においては図８に示すものとする。
【００３８】
なお、図８におけるマーカーｍ１、ｍ２は、インダクタＬ４、キャパシタＣ４、インダクタＬ５、キャパシタＣ５、インダクタＬ６ならびにキャパシタＣ６により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【００３９】
また、図２に示す抵抗減衰器においては、抵抗Ｒ４、Ｒ５、Ｒ６は抵抗減衰器として機能するものであり、その周波数／振幅特性は一定の値、即ち、周波数によらず一定の減衰量を示すものである。
【００４０】
従って、図２に示す抵抗減衰器においては、インダクタＬ４、Ｌ５、Ｌ６、キャパシタＣ４、Ｃ５、Ｃ６ならびに抵抗Ｒ４、Ｒ５、Ｒ６の値をそれぞれ設定することにより、帯域除去フィルタの機能である帯域特性たる負の群遅延特性と抵抗減衰器の機能である減衰特性との設計を、それぞれを独立して任意に行うことができる。
【００４１】
そして、図２に示す抵抗減衰器においては、インダクタＬ４、キャパシタＣ４、インダクタＬ５、キャパシタＣ５、インダクタＬ６ならびにキャパシタＣ６により帯域除去フィルタとして機能する信号を除去する帯域では、帯域除去フィルタとして機能する回路における対接地間のインピーダンスがほぼ零になるため、例えば、図９に示すように、抵抗Ｒ４、Ｒ５、Ｒ６による抵抗減衰器の機能として設計された減衰量の特性を示すことになる。
【００４２】
なお、図９におけるマーカーｍ１１、ｍ１２は、インダクタＬ４、キャパシタＣ４、インダクタＬ５、キャパシタＣ５、インダクタＬ６ならびにキャパシタＣ６により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【００４３】
さらに、図２に示す抵抗減衰器においては、上記したインダクタＬ４、キャパシタＣ４、インダクタＬ５、キャパシタＣ５、インダクタＬ６ならびにキャパシタＣ６により帯域除去フィルタとして機能する信号を除去する帯域では、例えば、図１０に示すように、負の群遅延特性を示す。
【００４４】
なお、図１０におけるマーカーｍ１３、ｍ１４は、インダクタＬ４、キャパシタＣ４、インダクタＬ５、キャパシタＣ５、インダクタＬ６ならびにキャパシタＣ６により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【００４５】
このように、図２に示す抵抗減衰器は、使用する帯域内において有限の減衰量を有し、かつ、負の群遅延特性を有することから、系の信号経路における遅延時間の存在に伴う信号の減衰と位相遅れを補償することができ、系の遅延回路の遅延線を短縮することが可能となる。
【００４６】
なお、図１１（ａ）に示すように、上記した図１に示す抵抗減衰器と図２に示す抵抗減衰器とを直列に接続すると、より大きな負の群遅延特性を有する抵抗減衰器を実現することができる。
【００４７】
また、図１に示す抵抗減衰器と図２に示す抵抗減衰器とを直列に接続する際には、図１に示す抵抗減衰器と図２に示す抵抗減衰器との少なくともいずれか一方を複数備えるようにして、図１に示す抵抗減衰器と図２に示す抵抗減衰器とを交互に直列に接続するようにしてもよい。図１１（ｂ）は、図１に示す抵抗減衰器を２つ備えるとともに図２に示す抵抗減衰器を１つ備える場合を示し、また、図１１（ｃ）は、図１に示す抵抗減衰器を１つ備えるとともに図２に示す抵抗減衰器を２つ備える場合を示し、また、図１１（ｄ）は、図１に示す抵抗減衰器を２つ備えるとともに図２に示す抵抗減衰器を２つ備える場合を示す。
【００４８】
なお、図１１（ａ）乃至図１１（ｄ）に示す回路構成は一例であって、図１に示す抵抗減衰器と図２に示す抵抗減衰器とを合計で５つ以上備えるようにしてもよい。
【００４９】
図７には、本発明による図１に示す抵抗減衰器、図２に示す抵抗減衰器あるいは図１に示す抵抗減衰器と図２に示す抵抗減衰器とを直列に接続した抵抗減衰器を用いて好適な回路の一例を示している。
【００５０】
この図７に示す回路は、電力利得がαｄＢの電力増幅器１００の入力側に入力側方向性結合器１０２を配置するとともに、電力増幅器１００の出力側に出力側方向性結合器１０４を配置し、比較回路１０６で電力増幅器１００の入出力の波形を比較し、その歪み成分を検出する回路である。
【００５１】
ここで、電力増幅器１００を通過する際の遅延時間を補償するために、入力側方向性結合器１０２と比較回路１０６との間に遅延回路１０８を設けている。
【００５２】
また、電力増幅器１００の電力利得αｄＢを補償するために、出力側方向性結合器１０４と比較回路１０６との間に従来の抵抗減衰器２０を設けている。
【００５３】
この回路においては、電力増幅器１００の入力の波形が入力側方向性結合器１０２によって取り出され、また、電力増幅器１００の出力の波形が出力側方向性結合器１０４によって取り出されて、遅延回路１０８で遅延量が補償され、抵抗減衰器１１０で振幅が正しく補償されると、比較回路１０６の出力には電力増幅器１００で発生する歪み成分のみが出力されることになる。
【００５４】
即ち、この回路においては、電力増幅器１００を通過する間の遅延時間と同じ時間を遅延回路１０８で遅延させることになるが、そのためには相当長さの遅延線を用いることが一般的である。
【００５５】
ところで、電力増幅器１００で扱う周波数が低くなればなるほど、遅延回路１０８で補償すべき遅延時間が長くなる、即ち、遅延線が長くなることになる。遅延線が長くなることにより回路の損失が増えるとともに、遅延線を収納するスペースが増大するなどの問題点が生じる。
【００５６】
ここで、従来の抵抗減衰器１１０を本発明による図１に示す抵抗減衰器、図２に示す抵抗減衰器あるいは図１に示す抵抗減衰器と図２に示す抵抗減衰器とを直列に接続した抵抗減衰器に置き換えると、電力増幅器１００を通過する間の遅延時間の存在に伴う信号の減衰と位相遅れを相殺して補償することができ、結果として、遅延回路１０８で補償すべき遅延時間を短縮することが可能となり、このため遅延線も短くすることができる。
【００５７】
このように、以上において説明した本発明による各実施の形態によれば、使用する帯域内において有限の減衰量を有し、かつ、負の群遅延時間を有することから、系において遅延量を合わせるために用いていた遅延線を短縮できるようになり、遅延線で発生する損失を低減することができるようになる。
【００５８】
【発明の効果】
本発明は、以上説明したように構成されているので、遅延回路の挿入による挿入損失を低減し、系全体の効率の低下を抑止することのできる抵抗減衰器を提供することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明による抵抗減衰器の第１の実施の形態を示す回路構成図である。
【図２】本発明による抵抗減衰器の第２の実施の形態を示す回路構成図である。
【図３】π型帯域除去フィルタの回路構成図である。
【図４】Ｔ型帯域除去フィルタの回路構成図である。
【図５】π型抵抗減衰器の回路構成図である。
【図６】Ｔ型抵抗減衰器の回路構成図である。
【図７】本発明による図１に示す抵抗減衰器、図２に示す抵抗減衰器あるいは図１に示す抵抗減衰器と図２に示す抵抗減衰器とを直列に接続した抵抗減衰器を用いて好適な回路の一例を示す回路構成図である。
【図８】図３に示すπ型帯域除去フィルタならびに図４に示すＴ型帯域除去フィルタの機能ならびに本発明による図１に示す抵抗減衰器ならびに図２に示す抵抗減衰器の帯域除去フィルタの機能の周波数／振幅特性を示すグラフである。
【図９】本発明による図１に示す抵抗減衰器ならびに図２に示す抵抗減衰器の周波数／振幅特性を示すグラフである。
【図１０】本発明による図１に示す抵抗減衰器ならびに図２に示す抵抗減衰器の周波数／群遅延特性を示すグラフである。
【図１１】（ａ）乃至（ｄ）は、図１に示す抵抗減衰器と図２に示す抵抗減衰器とを直列に接続した回路構成を示すブロック構成図である。
【符号の説明】
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６    インダクタ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６    キャパシタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６    抵抗
１０        入力ポート
１２        出力ポート
１００        電力増幅器
１０２        入力側方向性結合器
１０４        出力側方向性結合器
１０６        比較回路
１０８        遅延回路
１１０        抵抗減衰器
【図１】
2004165947.tif 000003
【図２】
2004165947.tif 000004
【図３】
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【図４】
2004165947.tif 000006
【図５】
2004165947.tif 000007
【図６】
2004165947.tif 000008
【図７】
2004165947.tif 000009
【図８】
2004165947.tif 000010
【図９】
2004165947.tif 000011
【図１０】
2004165947.tif 000012
【図１１】
2004165947.tif 000013